(57)【要約】【課題】各画素に表示素子を備える表示装置において検査精度を向上する。【解決手段】各画素には、表示素子と、この表示素子の動作を制御する画素トランジスタと、表示データに応じた電荷を一定期間保持する保持容量を備える。通常動作時には各保持容量に接続された容量ラインに出力する容量信号を所定周期で交流駆動することで、表示品質等の向上を図る。一方で、画素の欠陥検査などにおいては、容量ラインに出力する容量信号を固定レベルとする構成を画素回路などと同時に基板上に形成しておく。これにより、検査時に、各画素の欠陥検査を各画素における容量値データなどから検出する場合に、検査精度を向上させることを可能とする。なお、検査時において、固定レベルを検査に適した任意の検査用電圧に設定可能としてもよい。【選択図】図２
2007101900.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素を備える表示領域と、前記表示領域内の前記複数の画素を駆動するための駆動回路とを備える表示装置であって、
前記表示領域において、前記複数の画素のそれぞれは、表示素子と、前記表示素子を表示データに応じて制御する画素トランジスタと、前記表示データを所定期間保持するための保持容量と、を備え、
前記保持容量は、第１電極及び第２電極を備え、前記第１電極は、前記画素トランジスタと前記表示素子との間に接続され、前記第２電極は、容量ラインに接続され、
前記駆動回路は、少なくとも垂直方向駆動部及び容量信号固定部を有し、
前記垂直方向駆動部は、前記容量ラインに対し、所定の交流信号を容量信号として出力する容量信号作成部を備え、
前記容量信号固定部は、前記容量信号作成部から出力される前記容量信号を選択的に、直流レベルに固定することを特徴とする表示装置。
【請求項２】
マトリクス状に配置された複数の画素を備える表示領域と、前記表示領域内の前記複数の画素を駆動するための駆動回路とを備える表示装置であって、
前記表示領域において、前記複数の画素のそれぞれは、表示素子と、前記表示素子を表示データに応じて制御する画素トランジスタと、前記表示データを所定期間保持するための保持容量と、を備え、
前記保持容量は、第１電極及び第２電極を備え、前記第１電極は、前記画素トランジスタと前記表示素子との間に接続され、第２電極は、容量ラインに接続され、
前記表示領域の水平走査方向には、対応する画素の画素トランジスタを選択するための選択ラインと、前記保持容量の前記第２電極の電位を制御する容量ラインとが延在形成され、
前記駆動回路は、少なくとも垂直方向駆動部及び容量信号固定部を有し、
前記垂直方向駆動部は、１垂直走査期間の開始タイミングを示す垂直スタート信号に基づき、対応する行の前記画素トランジスタを選択するため前記選択ラインに順次出力する選択信号と、前記垂直スタート信号に基づき１水平走査期間中に第１電圧レベル期間と第２電圧レベル期間が設定され、前記容量ラインに順次出力される容量信号と、を作成し、
前記容量信号固定部は、前記垂直方向駆動部から出力される前記容量信号を選択的に直流レベルに固定することを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記垂直方向駆動部は、
前記垂直スタート信号を取り込んで順次転送する複数段のレジスタを有する垂直転送レジスタと、
前記垂直転送レジスタの出力に基づいて前記選択ラインに供給される前記選択信号を作成する選択信号作成部と、
前記垂直転送レジスタの出力に基づいて前記容量信号を作成する容量信号作成部と、を有することを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記容量信号作成部は、前記容量ラインに前記容量信号を出力するための論理回路を有し、
前記論理回路の１つの入力端には、前記容量信号固定部からの所定レベルの固定制御信号が供給され、該固定制御信号に応じて前記論理回路からの前記容量信号の出力レベルが固定されることを特徴とする表示装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の表示装置において、
さらに、前記容量信号作成部から出力される前記容量信号の前記電圧レベルを設定するレベル設定部を備えることを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置において、
前記レベル設定部は、前記容量信号固定部から固定制御信号が出力されることを検出して、前記容量信号作成部の容量信号出力部で該容量信号の電圧値を決定するための出力部電源電圧のレベルを設定することを特徴とする表示装置。
【請求項７】
請求項５又は請求項６に記載の表示装置において、
前記レベル設定部は、レベル設定用端子を有し、該レベル設定用端子に接続される設定用電源に応じて前記容量信号の前記電圧レベルが設定されることを特徴とする表示装置。
【請求項８】
請求項１〜請求項７のいずれか１項に記載の表示装置において、
前記容量信号固定部は、固定制御用端子を有し、該固定制御用端子に接続される電源電圧に応じて前記容量信号の直流レベルへの固定制御を行うことを特徴とする表示装置。
【請求項９】
請求項１〜請求項８のいずれか１項に記載の表示装置において、
前記容量信号固定部は、前記表示領域における動作検査モードに際し、前記容量信号のレベルを固定することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素の表示素子として、例えば有機ＥＬ素子などを用いた表示装置の検査に関する。
【背景技術】
【０００２】
各画素の表示素子として、電流駆動型の発光素子である有機ＥＬ素子を用いた表示装置が知られており、特に各画素に設けられた有機ＥＬ素子を画素毎に個別に駆動するためのトランジスタ（薄膜トランジスタ：ＴＦＴ）を各画素に備えるいわゆるアクティブマトリクス型表示装置の開発が進んでいる。
【０００３】
このようなアクティブマトリクス型表示装置において、水平走査方向（行方向）にゲートラインＧＬ、垂直走査方向（列方向）はデータラインＤＬおよび電源ラインＰＬが設けられ、これらによって画素が定義される。各画素の等価回路としては、図１２に示すようなものが知られており、各画素は、ｎチャネル型ＴＦＴからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネル型ＴＦＴからなる素子駆動トランジスタＴｄ、有機ＥＬ素子ＥＬを有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素に対してデータ電圧を供給するデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬ接続され、そのソースは、素子駆動トランジスタＴｄのゲートに接続されている。
【０００４】
また、素子駆動トランジスタＴｄは、そのソースが電源ラインＰＬに接続され、ドレインは有機ＥＬ素子ＥＬのアノードに接続されている。なお、この有機ＥＬ素子ＥＬのカソードは、各画素共通に形成され、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲート及び選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、この保持容量Ｃｓの他方の電極は、例えばグランドなどの一定電圧の電源に接続されている。
【０００５】
このような回路において、ゲートラインＧＬがＨレベルになると、選択トランジスタＴｓがオンになりデータラインＤＬのデータ電圧が、選択トランジスタＴｓを介して素子駆動トランジスタＴｄのゲートに供給され、保持容量Ｃｓにデータ電圧に応じた電圧が保持される。これによって、素子駆動トランジスタＴｄがそのゲート電圧（保持容量Ｃｓに保持された電圧）に応じた駆動電流を流し、ゲートラインＧＬがＬレベルになっても、保持容量Ｃｓに保持された電圧に応じて、素子駆動トランジスタＴｄは有機ＥＬ素子ＥＬに駆動電源ＰＶＤＤに接続された電源ラインＰＬからの駆動電流を供給し、有機ＥＬ素子ＥＬは、この駆動電流に応じた強度で発光する。
【０００６】
なお、本発明に関連する文献としては、下記特許文献１及び特許文献２が挙げられる。
【０００７】
【特許文献１】特開平１１−２４６０４号
【特許文献２】特開２００３−１５０１２７号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記有機ＥＬ素子は、電流の供給・停止に対する応答性が非常に良く、本質的には残像が発生し難いにも拘わらず、上述のような画素回路を用いる表示装置において、残像が発生し、表示品質が劣化するという問題がある。これは、ｐチャネル型の素子駆動トランジスタのヒステリシスに起因していると考えられる。すなわち、素子駆動トランジスタは、保持容量に保持されゲートに供給されるデータ電圧に応じ、電源Ｐｖｄｄからの駆動電流をほぼ１フレーム期間にわたって流し、次のデータ電圧が保持容量Ｃｓに書き込まれることで、次のフレーム期間、新たなデータ電圧に応じた駆動電流を流す。このように１フレーム期間中素子駆動トランジスタＴｄは、同一の電流を流し続けるため、その状態が記憶され、次のデータ電圧が供給された場合にも、前に書き込まれたデータ電圧の影響が残ってしまう。この現象は、データ電圧が中間レベルの場合に顕著となり、また、データ電圧の変化の大きい動画を表示する場合に特に問題となる。
【０００９】
そこで、本発明では、このような残像の発生の改善を図る。
【００１０】
また、本発明では、交流駆動される容量ラインを制御することで表示領域における検査精度を維持し、又は精度向上を図る。
【課題を解決するための手段】
【００１１】
本発明は、マトリクス状に配置された複数の画素を備える表示領域と、前記表示領域内の前記複数の画素を駆動するための駆動回路とを備える表示装置であって、前記表示領域において、前記複数の画素のそれぞれは、表示素子と、前記表示素子を表示データに応じて制御する画素トランジスタと、前記表示データを所定期間保持するための保持容量と、を備え、前記保持容量は、第１電極及び第２電極を備え、前記第１電極は、前記画素トランジスタと前記表示素子との間に接続され、前記第２電極は、容量ラインに接続される。前記駆動回路は、少なくとも垂直方向駆動部及び容量信号固定部を有し、前記垂直方向駆動部は、前記容量ラインに対し、所定の交流信号を容量信号として出力する容量信号作成部を備え、前記容量信号固定部は、前記容量信号作成部から出力される前記容量信号を選択的に、直流レベルに固定する。
【００１２】
また本発明の他の態様では、マトリクス状に配置された複数の画素を備える表示領域と、前記表示領域内の前記複数の画素を駆動するための駆動回路とを備える表示装置であって、前記表示領域において、前記複数の画素のそれぞれは、表示素子と、前記表示素子を表示データに応じて制御する画素トランジスタと、前記表示データを所定期間保持するための保持容量と、を備え、前記保持容量は、第１電極及び第２電極を備え、前記第１電極は、前記画素トランジスタと前記表示素子との間に接続され、第２電極は、容量ラインに接続され、前記表示領域の水平走査方向には、対応する画素の画素トランジスタを選択するための選択ラインと、前記保持容量の前記第２電極の電位を制御する容量ラインとが延在形成され、前記駆動回路は、少なくとも垂直方向駆動部及び容量信号固定部を有し、前記垂直方向駆動部は、１垂直走査期間の開始タイミングを示す垂直スタート信号に基づき、対応する行の前記画素トランジスタを選択するため前記選択ラインに順次出力する選択信号と、前記垂直スタート信号に基づき１水平走査期間中に第１電圧レベル期間と第２電圧レベル期間が設定され、前記容量ラインに順次出力される容量信号と、を作成し、前記容量信号固定部は、前記垂直方向駆動部から出力される前記容量信号を選択的に直流レベルに固定する。
【００１３】
本発明の他の態様では、上記表示装置において、前記容量信号作成部は、前記容量ラインに前記容量信号を出力するための論理回路を有し、前記論理回路の１つの入力端には、前記容量信号固定部からの所定レベルの固定制御信号が供給され、該固定制御信号に応じて前記論理回路からの前記容量信号の出力レベルが固定される。
【００１４】
本発明の他の態様では、上記表示装置において、さらに、前記容量信号作成部から出力される前記容量信号の前記電圧レベルを設定するレベル設定部を備える。
【００１５】
本発明の他の態様では、このレベル設定部は、前記容量信号固定部から固定制御信号が出力されることを検出して、前記容量信号作成部の容量信号出力部で該容量信号の電圧値を決定するための出力部電源電圧のレベルを設定することができる。
【００１６】
また、上記前記レベル設定部は、レベル設定用端子を有し、該レベル設定用端子に接続される設定用電源に応じて前記容量信号の前記電圧レベルを設定することができる。
【００１７】
本発明の他の態様では、前記容量信号固定部は、固定制御用端子を有し、該固定制御用端子に接続される電源電圧に応じて前記容量信号の直流レベルへの固定制御を行う。
【００１８】
また、本発明の他の態様では、前記容量信号固定部は、前記表示領域における動作検査モードに際し、前記容量信号のレベルを固定することができる。
【発明の効果】
【００１９】
以上のように本発明によれば、各画素に設けられた保持容量に接続された容量ラインに出力され、交流駆動される容量信号を、選択的に固定できる。すなわち、製品の工場出荷前等において、画素の形成された表示パネルに対して欠陥検査を行う場合など、必要に応じて容量信号を固定することができる。上記検査時には各画素の非常に小さい容量値のバラツキなどを検査する。従って、検査時に容量信号のレベルが大きく変動してしまうと、測定対象である各画素の容量値の変動が大きく、精度良く微小な容量変化を測定することができないが、本発明では、要求に応じて容量信号の変化を停止できるため、通常動作時の表示品質の向上と、欠陥検査の精度向上の両立を図ることができる。
【００２０】
また、容量信号固定部によって、容量ラインに出力する電圧レベルを所定レベルに設定可能とすることで、欠陥検査において、測定条件を広範囲に設定でき、より高精度の検査をすることが可能となる。また、欠陥検査で得られる検出信号のＳ／Ｎ比の向上が可能であるため、測定時間の短縮、処理能力の向上を図ることもできる。
【００２１】
また、通常表示動作時などは、容量信号を交流駆動することが可能であるため、対応する画素の画素トランジスタを強制的にオフ制御することで表示素子を動作をオフ制御し、残像の発生を抑制したり、表示素子の交流駆動して焼き付きを防止したりすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２３】
（実施形態１）
本実施形態において、表示装置は、ここでは、アクティブマトリクス型のＥＬ表示装置を例に説明する。このＥＬ表示装置は、複数の画素が、ガラスなどのパネル基板上１１０にマトリクス状に配置されている。図１は、この実施形態に係るアクティブマトリクス型表示装置の等価回路構成を示す図である。また、図２は、図１のＶドライバ及び容量固定制御部のより具体的な回路構成を示している。パネル基板１１０のマトリクスの水平走査（行）方向には、順次選択信号が出力されるゲートライン（選択ライン）１０（ＧＬ）が形成されており、垂直走査（列）方向には、データ信号が出力されるデータライン１４（ＤＬ）と、被駆動素子である有機ＥＬ素子に動作電源（ＰＶＤＤ）を供給するための電源ライン１６（ＰＬ）が設けられている。
【００２４】
各画素は、概ねこれらのラインによって定義される領域に設けられており、各画素の回路構成は、被駆動素子として有機ＥＬ素子を有し、画素トランジスタとして、ｎチャネルのＴＦＴより構成された選択トランジスタＴｒ１及びｐチャネルのＴＦＴより構成された素子駆動トランジスタＴｒ２を有し、さらに保持容量Ｃｓを有する。
【００２５】
選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１４に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１０に接続され、そのソースは素子駆動トランジスタＴｒ２のゲートに接続されている。
【００２６】
素子駆動トランジスタＴｒ２は、そのソースが電源ライン１６に接続され、ドレインが有機ＥＬ素子ＥＬのアノード（陽極）に接続されている。また、有機ＥＬ素子ＥＬのカソード（陰極）は各画素共通で形成されておりカソード電源ＣＶに接続されている。
【００２７】
また、素子駆動トランジスタＴｒ２のゲート及び選択トランジスタＴｒ１のソースには、保持容量Ｃｓの第１電極が接続され、この保持容量Ｃｓの第２電極は容量ライン１２（ＳＣ）に接続されている。容量ライン１２は、選択ライン１０と平行して行方向に延在形成されており、後述するように各画素における残像を改善するために、周期的に電圧が変動する容量信号が供給される。
【００２８】
なお、上記選択トランジスタＴｒ１及び素子駆動トランジスタＴｒ２は、いずれも、能動層として半導体材料が用いられ、例えばレーザアニールなどによって多結晶化された多結晶シリコンなど、結晶性シリコンが用いられ、かつ不純物としてそれぞれｎ導電型と、ｐ導電型がドープされたｎチャネル型、ｐチャンネル型の薄膜トランジスタ（ＴＦＴ）で構成することができる。なお、ＴＦＴの能動層としては、多結晶シリコンに限らず、いわゆるアモルファスシリコンを採用することもできる。
【００２９】
画素回路のトランジスタとして、上記のように結晶性シリコンを能動層に用いたＴＦＴを採用した場合、この結晶性シリコンＴＦＴは、各画素回路だけでなく、各画素を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態では、表示部１００が形成されるパネル基板１１０において、画素回路用トランジスタの製造と同時に、更に表示部１００の外側に、画素回路と同様の結晶性シリコンＴＦＴを形成し、周辺駆動回路２００を内蔵する。なお、表示部１００は、上述のような構成の複数の画素がマトリクス状に配置されている。
【００３０】
駆動部（ドライバ）２００は、表示部１００の各画素を駆動するための各種制御信号を出力する。具体的には、駆動部２００は、Ｈドライバ（水平方向駆動回路）２１０と、Ｖドライバ（垂直方向駆動回路）２２０を有し、Ｈドライバ２１０は、マトリクスの列方向に延びる複数のデータライン１４に対して対応するデータ信号を出力する。
【００３１】
Ｖドライバ２２０は、マトリクスの行方向に延びる複数の選択ライン１０に対し、１水平走査（１Ｈ）期間毎に第１ＴＦＴｒ１をオンさせるための選択信号を作成して順次出力する選択信号作成部（選択信号出力部）と、周期的に容量ライン１２の電位を変動させる保持容量信号を作成して出力する容量信号作成部（容量信号出力部）を備える。
【００３２】
さらに、本実施形態では、上記容量信号出力部からの保持容量信号を選択的に固定する容量信号固定部３００を内蔵する。この容量信号固定部３００は、表示装置の通常表示時には容量信号の出力を制限せず（交流の容量信号の出力を許可）、一方、工場出荷時など、表示パネルの欠陥検査を行う際には、容量信号の電圧レベルを固定して直流信号とする。
【００３３】
本実施形態において、上記容量信号作成部の少なくとも信号出力部は、後述するように各行毎に設けられた論理回路（ここではＮＯＲ回路）２４０で構成しており、言い換えるとデジタル的な信号処理構成を備える。このため、容量信号固定部３００は、少なくとも所定の外部電源に接続可能なセレクタ端子（容固定制御用端子）Ｔｓｃを備えればよく、このセレクタ端子Ｔｓｃから容量信号作成部の論理回路２４０に所定レベルの容量固定制御信号（固定制御信号）を出力することにより、論理回路２４０の他の入力端に供給される信号に拘わらずに、この論理回路２４０の出力レベルを固定することができる。特に、本実施形態の構成では、セレクタ端子Ｔｓｃに、固定制御用電源として、ＶＶＤＤを外部から接続・供給することにより、容量信号出力部（ＮＯＲ回路２４０）の１入力をＨレベルに固定でき、自動的にＮＯＲ回路２４０の出力をここではＬレベルに固定している。
【００３４】
また、本実施形態において容量信号固定部３００は、図２に示すように、上記セレクタ端子Ｔｓｃに加え、スイッチ素子３１０を備える。このスイッチ素子３１０は、画素回路、周辺駆動部２００と同一構造の薄膜トランジスタ、より具体的には、例えばｎチャネル型ＴＦＴによって構成することができる。ｎチャネル型ＴＦＴの場合、ゲートは高圧電源（ＶＶＤＤ）に接続され、ドレイン（又はソース）はＧＮＤに接続（接地）されている。なお低圧側電源ＶＶＳＳに接続されている場合もある。ソース（又はドレイン）には、セレクタ端子Ｔｓｃに接続され、かつ、レベルシフタ３２０、バッファ３３０を介して容量信号出力部に接続されている。
【００３５】
ｎチャネル型ＴＦＴ３１０は、常時オン状態であるが、画素回路の欠陥検査等、所定の検査モードでは、セレクタ端子ＴｓｃにＶＶＤＤ電源が選択的に接続されることで、容量信号出力部には、セレクタ端子ＴｓｃのＶＶＤＤに応じたＨレベル信号が供給される。逆に、所定の欠陥検査以外の検査時や、検査終了後の工場出荷時（ユーザ使用時：通常動作時）には、セレクタ端子Ｔｓｃは例えば低圧側電源であるＶＶＳＳやＧＮＤに接続され、或いはフローティングに設定される。上述のようにＴＦＴ３１０は常時オンしているため、セレクタ端子Ｔｓｃがフローティングに設定されると、ＴＦＴ３１０のドレイン（又はソース）に接続されている電源（ＧＮＤ又はＶＶＳＳ）の電圧に応じたＬレベル信号がＴＦＴ３１０を介して容量信号作成部（出力部）に供給される。また、ここで、常時オン状態のＴＦＴ３１０における電力消費を低減する観点から、ＴＦＴ３１０の上記ドレイン（又はソース）がＧＮＤに接続されている場合、通常動作時又は他の検査時にセレクタ端子Ｔｓｃに接続されるＬレベル電源としてはＧＮＤが好適であり、ＶＶＳＳが接続されている場合にはセレクタ端子Ｔｓｃに接続されるＬレベル電源はＶＶＳＳとすることが好適である。
【００３６】
次に、図１に示す回路構成において、通常動作モードの際の動作・駆動方法について説明する。各画素回路において、選択ライン１０に出力される選択信号がＨレベルになると、選択トランジスタＴｒ１がオンし、データライン１４のデータ信号に応じたデータ電圧が選択トランジスタＴｒ１のドレインソースドレイン間を介し、素子駆動トランジスタＴｒ２のゲート及び保持容量Ｃｓの第１電極に印加される。
【００３７】
保持容量Ｃｓは、その第１電極に印加されたデータ電圧と、第２電極に接続された容量ライン１２から供給される容量制御電圧の電位差に応じた電圧を保持する。本実施形態において、データ電圧の書き込み時には、容量ライン１２の容量信号の電圧は、第１電圧レベルＶsc1として例えばグランドレベル（０Ｖ）等の低い一定電圧に維持されており、保持容量Ｃｓの第１電極に印加されるデータ電圧が、素子駆動トランジスタＴｒ２のゲート電圧として保持される。より正確には、該データ電圧が、容量ライン１２に印加される第１電圧レベルとの電位差として保持容量Ｃｓに保持される。素子駆動トランジスタＴｒ２がｐチャネル型であるため、データ電圧は、電源電圧ＰＶＤＤに対してどの程度低いかによって素子駆動トランジスタＴｒ２が流す駆動電流を決定しており、データ電圧が電源電圧に対して低いほど駆動電流が大きく、即ち、有機ＥＬ素子の発光輝度が大きくなる。
【００３８】
選択ライン１０の選択信号がＬレベルになって、選択トランジスタＴｒ１がオフしても、保持容量Ｃｓがデータ信号に応じた電圧を保持する。よって、素子駆動トランジスタＴｒ２は有機ＥＬ素子ＥＬへの駆動電流の供給を維持し、データ電圧に応じて有機ＥＬ素子ＥＬが発光する。
【００３９】
本実施形態では、対応する画素が次の垂直走査（１フレーム）期間に選択されて新たなデータ信号が書き込まれるまで、前のデータ信号に応じて有機ＥＬ素子を発光させ続けるのではなく、データ電圧に応じて所定期間有機ＥＬ素子を発光させた後、次のフレーム期間までの間に、素子駆動トランジスタＴｒ２をオフ制御し、有機ＥＬ素子を消灯させる。
【００４０】
具体的には、容量ライン１２に出力する容量信号の第１電圧レベルＶsc１を所定期間経過後、素子駆動トランジスタＴｒ２をオフ制御するために十分高い第２電圧レベルＶsc2（例えば１０Ｖ）に昇圧させる。この保持容量Ｃｓの第１電極は、上述のように素子駆動トランジスタＴｒ２のゲート及び選択トランジスタＴｒ１のソースに接続されており、この保持容量Ｃｓの第２電極の電位が容量ライン（容量制御ライン）ＳＣによって第２電圧Ｖsc2に昇圧されると、昇圧分ΔＶ（Ｖsc2−Ｖsc1）に応じて保持容量Ｃｓの第１電極電位が上昇する。また、電源電圧ＰＶＤＤは、例えば８Ｖに設定されている。従って、容量信号が第２電位レベルＶsc2に上昇すると、素子駆動トランジスタＴｒ２のゲート電圧Ｖｇは、ソース電位である電源電圧ＰＶＤＤよりも高くなり（低い場合でも、該トランジスタＴｒ２の動作閾値Ｖthpより小さい電位差となる）、素子駆動トランジスタＴｒ２はオフする。
【００４１】
このため、ある画素について着目した場合に、この着目画素が次のフレーム期間に再び選択され新たなデータ信号に応じて有機ＥＬ素子が発光する前に、素子駆動トランジスタＴｒ２がオフ制御され、有機ＥＬ素子が強制的に消灯されることとなる。このように一旦素子駆動トランジスタＴｒ２がオフ制御されて有機ＥＬ素子が消灯され、残像の改善効果が得られる。
【００４２】
本実施形態では、さらに、素子駆動トランジスタＴｒ２のゲート絶縁膜にキャリア（正孔）がトラップされていた場合にも、次のフレーム期間の表示が開始される前に、素子駆動トランジスタＴｒ２のゲート電圧Ｖｇが保持容量Ｃｓの第１電極の昇圧ΔＶに応じて昇圧されるため、上記トラップされていたキャリアが、ゲートより低電位のソースへとトンネル電流となって引き抜かれる。従って、素子駆動トランジスタＴｒ２の電気的特性が一旦初期化され、確実に有機ＥＬ素子への駆動電流の供給を一旦完全に停止することができる。
【００４３】
本実施形態では、この容量電圧（容量制御電圧）切換のための構成をパネル基板上に内蔵させている。外付けＩＣによって容量ライン１２の電圧を制御することも可能であるが、その場合、外付け回路からの信号を受けるパネル接続端子数には制限があるため、全容量ライン１２を一括して制御することが望ましく、帰線期間中に一括して容量信号の電位を昇圧することとなる。しかし、内蔵ドライバ中に容量制御電圧切換のための構成を設けることにより、行毎に制御することが容易となり、そのため、昇圧期間も任意に設定することが可能となる。また行毎に容量ライン１２の電位を制御することで、どの画面上のどの行位置の画素に対しても等しい期間、素子駆動トランジスタＴｒ２のオフ制御をすることが可能となる。外付けＩＣで帰線期間中に一括して全容量ライン１２の電位を昇圧する場合、垂直帰線期間直前に選択される画素についてみると、データ信号を保持容量に書き込んだ後、直ぐに容量ラインから該保持容量に高電圧が印加されることとなるため、選択トランジスタのリーク電流が大きくなって表示すべきであったデータが失われやすくなり、表示品位が低下する可能性がある。しかし、内蔵することにより表示品位の低下を防止できる。
【００４４】
さらに、外部ＩＣから容量ライン１２の電圧を第１及び第２電圧レベルの間で制御すると、実際の素子駆動トランジスタのゲート到達電圧は、配線抵抗や配線に対する寄生容量などの影響で低下し、外部ＩＣからの出力電圧の振幅を大きくするなど外部ＩＣの駆動能力が要求され、或いは外部ＩＣにおける消費電力が大きくなる。パネルに内蔵されるドライバ内にこのような容量ライン１２に出力する容量信号を作成する回路を設ければ、上述のようにその振幅は選択信号等と大差ないので、選択信号作成回路の電源などを共通利用することなどにより、ドライバの消費電力の上昇を最小限としつつ必要な振幅の容量信号を簡易な構成により作成することができる。また、内蔵ドライバで作成した容量信号を容量ラインに出力するため、第２電圧レベルＶsc2を出力した際の素子駆動トランジスタのゲート電圧Ｖｇの目標到達電位が、外部ＩＣによる制御と比較して例えば１０％〜２０％程度、又はそれ以上高くなり、また到達時間の短縮を図ることも容易となる。
【００４５】
以上のように容量制御電圧切換のための構成をパネル内に内蔵することで、表示品質を高めることがより確実となる。一方で、駆動回路が内蔵されている場合、その回路動作は、パネルの工場出荷前における各画素回路の欠陥検査に際しても、決められたとおり、つまり一般的に通常使用時と同様にしか動作しない。つまり、本実施形態の場合であれば、容量信号のレベルが大きく変動する。しかし、各画素回路の欠陥検査に際しては、画素回路の微細な容量を測定し、保持容量Ｃｓや駆動トランジスタ等における欠陥などを判定するため、測定時に、容量ラインの電位が大きく変動すると、各画素の容量値の変動が大きく、精度良く微小な容量変化を測定することができない。
【００４６】
これに対し、本実施形態では、容量電圧（容量制御電圧）切換の構成を内蔵すると共に、容量信号固定部３００を内蔵し、容量電圧レベルを要求に応じて固定することができる。具体的には、画素回路の欠陥検査モードや、残像検査モードの時は、制御端子ＴｓｃにＶＶＤＤなどの高電圧電源を供給し、この電源電圧をＨレベル信号として、容量信号作成部に入力する。これにより、図２等に示すようにＮＯＲ回路から構成される論理回路２４０の出力は、他方の入力信号に拘わらず、Ｌレベルに固定される。よって、容量制御ラインＳＣの電位変動のない状態で、順次各画素を選択し検査用データ信号を書き込むことで、画素回路の欠陥検出を実行することができる。画素回路の欠陥検出は、例えば、各画素に検査用データを書き込んだ後、データラインの電位変動を測定したり、或いは容量制御ラインの電位変動を測定するなどにより実行できる。
【００４７】
また、上記画素回路の欠陥検査や残像検査以外の検査、具体的には、例えば、表示装置、電圧マージン検査など実動作を伴う検査の場合、通常動作時と同様、少なくともセレクタ端子Ｔｓｃは、高電圧レベルには固定しない。つまり、その際、容量信号作成部に出力される固定制御信号のレベルは、セレクタ端子Ｔｓｃに接続される低圧電源や、ＴＦＴ３１０を介して供給される低圧電源に応じた低電圧レベルとなる。このため、論理回路２４０からの容量信号のレベルは固定されず、論理回路２４０の第２入力に供給されるレジスタ出力タイミング差に応じた信号Ｇ(k-1)-kに応じて変化する。つまり、容量信号は通常表示動作時と同様に所定タイミングでそのレベルが変化する（交流駆動される）。
【００４８】
以下、本実施形態に係る容量ライン１２の制御回路及び容量信号固定部３００をパネル内に内蔵した場合のより具体的なドライバ構成及び動作例について、図２〜図４を参照して説明する。
【００４９】
まず、Ｈドライバ２１０及びＶドライバ２２０の基本構成を説明する。Ｈドライバ２１０は、図には具体的には示していないが、表示部１００の列数ｍに応じた段数のレジスタを有する水平転送レジスタ、サンプリング回路などを備える。水平転送レジスタは、１水平走査期間の開始を指示するＨスタート信号ＳＴＨを１水平走査方向の画素数に応じた周波数の水平クロックＣＫＨに応じて順次、次段（隣列）のレジスタに転送する。また、サンプリング回路は、例えば、Ｒ，Ｇ，Ｂ，Ｗ（ホワイト）それぞれの表示信号Ｖdataを、水平転送レジスタの各段のレジスタから順次出力されるＳＴＨに応じた選択信号によってサンプリングし、これをデータ信号ＤＬとして対応するデータライン１４に出力する。
【００５０】
Ｖドライバ２２０は、図２に示すように、表示部１００の行数ｎに応じた段数ｋ（図２ではｋ＝ｎ＋２）のレジスタを有する垂直転送レジスタ２２２、レジスタＶＳＲのデータ転送方向を制御する転送制御ゲート２２４、及び選択信号と容量信号を作成する信号作成部２３０（信号発生論理部）を有する。信号発生論理部２３０は、レジスタＶＳＲが転送するＶスタート信号ＳＴＶに基づいて、各容量ライン１２に出力する容量信号ＳＣ１〜ＳＣｋを作成する論理部と、各選択ライン１０に順次出力する選択信号ＧＬ１〜ＧＬｋを作成する論理部と、を有する。また、上記レジスタＶＳＲのデータ転送方向の制御と同様に、信号作成論理部２３０内で論理演算すべき隣接行を切り替える論理制御ゲート２２８を有する。
【００５１】
各レジスタＶＳＲ1〜ＶＳＲkは、１垂直走査期間の開始を指示するＶ（垂直）スタート信号ＳＴＶを、１水平走査期間の２分の１の周波数の垂直クロックＣＫＶに応じて順次、隣（隣行）レジスタＶＳＲ1〜ＶＳＲkに転送する。転送制御ゲート回路２２４は、転送方向制御信号ＣＳＶに応じて各レジスタＶＳＲ1〜ＶＳＲkのＶスタート信号ＳＴＶの転送方向を制御する。図２の例では、ＣＳＶがＨレベルのとき、ＣＳＶがゲートに入力されるｎチャネル型ＴＦＴが全てオンし、逆にＣＳＶがゲートに入力されているｐチャネルＴＦＴは全てオフすることで、レジスタＶＳＲ1の入力端子ｉｎにＶスタート信号ＳＴＶが供給され、このレジスタＶＳＲ1の出力端子ｏｕｔがレジスタＶＳＲ2の入力端子ｉｎに接続され、同様に、レジスタＶＳＲ2の出力端子ｏｕｔがレジスタＶＳＲ3の入力端子ｉｎに接続されるように、レジスタへの入出力が切り替え制御される。このため、ＣＳＶがＨレベルの時は、図４のタイミングチャートに示すように、垂直転送レジスタ２２２のデータ転送方向は、ＶＳＲ1、ＶＳＲ2、・・・、ＶＳＲkへと順次に進む。逆にＣＳＶがＬレベルの時は、Ｖスタート信号ＳＴＶがＶＳＲkの入力端子ｉｎに供給され、ＶＳＲk、・・・ＶＳＲ1へと順にこのＶスタート信号ＳＴＶに応じたデータが転送される。
【００５２】
ここで、図４に示すように、Ｖスタート信号ＳＴＶは、１垂直走査（１フレーム）期間の初めにスタートを意味するＨレベルになって１フレーム内の所定の期間、そのＨレベルを保ち、残余の期間がＬレベルとなる。このＶスタート信号ＳＴＶのＨレベル期間は、通常は１水平走査期間程度の長さであるが、本実施形態では、例えば２００水平走査期間分程度と長く設定されており、このＨレベル期間の長さが、後述するように各容量ライン１２へ出力する保持制御信号の点灯期間の長さを決定するよう論理回路が設けられている。なお、図４では、図示の都合上、上記Ｈレベル期間の長さは４水平走査期間程度で表している。もちろん図４に示すとおり４水平走査期間程度のＨレベル期間に設定される場合もある。
【００５３】
以下、ＣＳＶ信号がＨレベルで、順方向にデータを転送する場合を例に、具体的に、各部の動作を説明する。まず、Ｖスタート信号ＳＴＶは、垂直転送クロックＣＫＶの立ち上がりで、最初のレジスタＶＳＲ1に取り込まれ、同時にレジスタＶＳＲ1の出力ＳＲ1はＨレベルとなる。この出力ＳＲ１のＨレベル期間は、レジスタＶＳＲ1に供給されるＶスタート信号がＬレベルとなってから最初のＣＫＶの立ち上がりタイミングでＬレベルとなるまで継続する。つまり、このレジスタ出力ＳＲ１のＨレベル期間は、Ｖスタート信号ＳＴＶのＨレベル継続期間（パルス幅）に応じた長さとなる。
【００５４】
各レジスタのデータ取り込みタイミングは、互いに垂直クロック信号ＣＫＶの半周期毎ずれており、したがって、図４に示すように、ＣＳＶの次の立ち下がりタイミング（ＣＳＶ反転信号（ＣＳＶ２）の立ち上がり）で、２番目のレジスタＶＳＲ2がレジスタＶＳＲ1の出力ＳＲ1を取り込み、これに応じてその出力ＳＲ２がＨレベルとなる。このようにして、順次、後ろの行のレジスタＶＳＲ3，ＶＳＲk-1，ＶＳＲkが前段レジスタの出力を取り込んでこれを転送していく。従って、各レジスタＶＳＲ1〜ＶＳＲkの出力ＳＲ１〜ＳＲｋは、図４に示すように、順次、Ｖスタート信号に応じた期間Ｈレベルを維持する波形となる。
【００５５】
垂直転送レジスタ２２２の出力側には、信号発生論理部２３０の論理積回路２３２が設けられている。この論理積回路２３２は、隣接段のレジスタ出力ＳＲk-1とＳＲk、のＮＡＮＤ演算するＮＡＮＤ回路と、その出力側に設けられた反転機能付きレベルシフタ（Ｌ／Ｓ）により構成されている。
【００５６】
ここで、図２に示す中段のレジスタＶＳＲ7〜ＶＳＲ9の出力ＳＲ７〜ＳＲ９から６行目の画素へ供給する選択信号ＧＬ７、容量信号ＳＣ７を作成する構成を拡大して表した図３を更に参照し、この中段のレジスタ出力に基づく選択信号ＧＬ７と、容量信号ＳＣ７の作成手順を説明する。レジスタＶＳＲ7とＶＳＲ8の出力が、対応する論理積回路２３２−７のＮＡＮＤ回路でＮＡＮＤ演算され、かつ反転機能付Ｌ／ＳによりそのＮＡＮＤ出力のレベルがシフトされ、またＨ，Ｌレベルを反転して出力する。得られた反転出力は図４にＧ７−８として示されており、論理積回路２３２−７で、レジスタＶＳＲ7とＶＳＲ8の出力のタイミングの違いに応じて論理積信号（Ｇ７−８）が得られる。また、レジスタＶＳＲ8とＶＳＲ9の出力が、対応する論理積回路２３２−８のＮＡＮＤ回路でＮＡＮＤ演算され、さらに、反転機能付Ｌ／ＳによりそのＮＡＮＤ出力のレベルがシフトされ、かつレベル反転されて出力される。得られるこの反転出力は、図４にＧ８−９で示されており、論理積回路２３２−８で、レジスタＶＳＲ8とＶＳＲ9の出力のタイミングの違いに応じて論理積信号（Ｇ８−９）が得られる。
【００５７】
上記反転機能付きレベルシフタＬ／Ｓは、後段のＮＯＲ回路を経て選択ライン１０に出力される選択信号のレベルが、対応する行の選択トランジスタＴｒ１を確実にオンオフさせるために必要なレベルとなるように設けられている。具体的には、論理積回路２３２のＮＡＮＤ回路の出力のＬレベルが０Ｖ、Ｈレベルが１０Ｖであった場合に、Ｈレベルが−２Ｖ、Ｌレベルが１０Ｖとなるようにシフト・レベル反転している。以上のようにして、論理積回路２３２−７及び２３２−８からは、図４のＧ７−８、Ｇ８−９のようなタイミングで論理積信号が出力される。
【００５８】
論理積信号Ｇ７−８、Ｇ８−９は、論理制御ゲート２２８を経てＮＯＲ回路２３４，２４０にそれぞれ供給される。論理制御ゲート２２８は、ＣＳＶ信号がＨレベルであるから、論理積回路２３２−７からの出力Ｇ７−８と、論理積回路２３２−８からの出力Ｇ８−９が６行目の画素用のＮＯＲ回路２３４−７，２４０−７のそれぞれに供給されるように切り替え制御されている。
【００５９】
６行目の画素に対して選択信号ＧＬ７を出力する選択信号用ＮＯＲ回路２３４−７には、インバータ２３６−７で反転された論理積出力Ｇ７−８の反転信号と、８番目の論理積出力Ｇ８−９と、１水平走査（１Ｈ）期間の切り替わりタイミングでの選択信号の出力を禁止するためのイネーブル信号ＥＮＢ（本実施形態の回路構成では実際には図４に示すような反転イネーブル信号ＸＥＮＢ）とが供給される。
【００６０】
したがって、この７番目のＮＯＲ回路２３４−７からは、３つの入力信号の全てがＬレベルになるときだけ、Ｈレベル（１０Ｖ）となるＮＯＲ演算信号が出力される。ここで、７番目の論理積回路２３２−７の出力Ｇ７−８の反転信号と、８番目の論理積回路２３２−８の出力Ｇ８−９のいずれもがＬとなるのは、図４において出力Ｇ７−８がＨレベルになってから、次に出力Ｇ８−９がＨレベルとなるまでのＣＫＶの半周期（１Ｈ期間）であり、さらに、ＸＥＮＢ信号の１Ｈの最初と最後の期間以外の期間である。よって、ＸＥＮＢ信号がＬレベルとなったタイミングからＨレベルに立ち上がるまでの期間、ＮＯＲ回路２３４−７から、図４にＧＬ７として示すようにＨレベルの選択信号ＧＬ７が出力される。なお、ＸＥＮＢ信号及びＥＮＢ信号は、いずれも外部駆動ＩＣから例えば０Ｖ、３Ｖの振幅で供給されるが、各ＮＯＲ回路２３４に供給される前に、例えばレベルシフタＬ／Ｓによって、−２Ｖ、１０Ｖの振幅の信号にシフトされている。
【００６１】
容量信号を出力する７番目のＮＯＲ回路２４０−７には、容量信号固定部３００からの全行に対して共通の出力と、論理積回路２３２−７の出力Ｇ７−８とが入力されている。上述のように、欠陥検査モードでは、欠陥検査用の外部ＩＣから容量信号固定部３００のセレクタ端子ＴｓｃにＶＶＤＤ電源が供給され、容量信号固定部３００の出力はＨレベルに固定される。
【００６２】
このため、ＮＯＲ回路２４０−７から出力される容量信号ＳＣ７は、Ｌレベルに固定され、６行目の画素の保持容量第２電極電位は、一定のＬレベルに維持される。このため、対応する容量ライン１２の保持容量ＳＣは、データラインＤＬからスイッチングトランジスタＴｒ１を介して供給されるデータ信号を、容量信号ＳＣ７との電位差として保持する。
【００６３】
一方、通常動作モード（所定の欠陥検査以外の検査でも同様）において、セレクタ端子Ｔｓｃは、ＧＮＤに接続されるため（又はフローティング）、容量信号固定部３００からの出力は、Ｌレベルとなる。このため、ＮＯＲ回路２４０−７の出力は、論理積回路２３２−７の出力Ｇ７−８がＨレベルとなる期間、Ｌレベルとなる容量信号ＳＣ７を出力する（論理積回路２３２−７の出力の反転回路と同様に機能する）。
【００６４】
通常動作モードにおいては、このように、容量信号ＳＣが、ＬレベルからＨレベルに変化することで、ｐチャネル型の素子駆動トランジスタＴｒ２のゲート電位を上昇させ、この素子駆動トランジスタＴｒ２をオフ制御する。容量信号ＳＣは、そのＬレベル（第１電圧レベルＶsc1）期間が、各論理積回路２３２から出力のＨレベル期間に等しく、１垂直走査期間の内の残りの期間がＨレベル（第２電圧レベルＶsc2）、即ち、素子駆動トランジスタＴｒ２のオフ制御期間（ＥＬ素子の消灯期間）となる。つまり、各行のＥＬ素子の消灯期間は、Ｖスタート信号ＳＴＶのＬレベル期間に対応しており、ＳＴＶのＬレベル期間（パルス幅）を調整することで消灯期間を調整することが可能となる。
【００６５】
また、図４に示すように、次行の画素のための選択信号ＧＬ８は、ＧＬ７がＨレベルとなった次の１水平走査期間にＨレベルとなる。欠陥検査モードであれば容量信号ＳＣ８は、６行目の容量信号ＳＣ７と同様、常時Ｈレベルに固定される。通常動作モードであれば、論理積出力Ｇ８−９がＨレベルの期間、次行の容量信号ＳＣ８は、Ｌレベルを維持し、論理積出力Ｇ８−９がＬレベルとなったタイミングでＨレベルとなり、８行目の各画素のＥＬ素子を消灯させる。
【００６６】
このように、セレクタ端子Ｔｓｃが所定Ｌレベル（ＧＮＤ又はＶＶＳＳ）又はフローティングに設定された時のみ、各行の容量ライン１２には、行毎に１水平走査期間ずれ、かつ、それぞれ同じ期間、ＥＬ素子を消灯させるＨレベルとなる容量信号（容量ライン制御信号）が出力される。このＥＬ消灯期間（容量信号の昇圧期間）は、上記のようにＶスタート信号ＳＴＶによって可変であり、例えば２ｍｓ程度の長さとでき、ＥＬ素子の発光にちらつき（フリッカ）が生じない範囲で更に長くすることもでき、１垂直走査期間（１フレーム）中の１６ｍｓの中で、人の目にフリッカとして認識される最長の時間である４ｍｓ程度まで延長可能である。外付ＩＣによって、垂直帰線期間に全容量ライン１２に対して消灯レベルとなるよう制御する場合、消灯期間として確保できる期間は９００μｓ程度である。これに対し、内蔵ドライバによって容量ライン１２に容量信号を作成することにより、行毎に各画素の素子駆動トランジスタＴｒ２及びＥＬ素子をオフ制御することが可能となり、長期間このオフ制御期間を設定することができ確実に残像を解消することが可能となる。
【００６７】
以上説明したように、図２に示すようなＶドライバの構成により、選択信号は、
ＧＬｓ＝Ｇｓ−（ｓ＋１）  ＡＮＤ  ＸＧ（ｓ＋１）−（ｓ＋２）
で表される論理演算により得られる。なお、ここでｓは、画素の行数で１〜ｎの範囲となり、ＸＧは、対応するＧ信号の反転信号を意味する。
容量信号は、通常動作モードの場合、
ＳＣｓ＝Ｇｓ−（ｓ＋１）の反転により得られる。
【００６８】
また、図２の回路構成において、ＰＶＤＤ＝８Ｖ、ＧＮＤ＝０Ｖ、ＶＶＤＤ＝１０Ｖ、ＶＶＳＳ＝−２Ｖ、ＣＶ＝−２Ｖ等の電圧を用意し、容量ライン１２及びゲートライン１０に出力する容量信号ＳＣ、選択信号ＧＬのいずれも、Ｈレベル＝ＶＶＤＤ、Ｌレベル＝ＶＶＳＳに設定することができる。このような電圧関係とすることで、各画素の選択トランジスタＴｒ１のオンオフ、素子駆動トランジスタＴｒ２のオンオフ、ＥＬ素子の点灯、消灯を確実かつ正確に制御することが可能となる。
【００６９】
なお、図２において、レジスタは、画素の行数ｎ＋２に等しいｋ段設けられている。また、１行目の画素の前行のダミー画素と、ｎ行目の画素の次行のダミー画素に選択信号ＧＬ１、ＧＬｋ−１、容量信号ＳＣ１、ＳＣｋ−１が出力されている。このダミー画素は現実にパネル上に形成されていなくとも良い。レジスタがｋ段設けられているのは、図２の回路構成では上述のように、ｓ−１〜ｓ＋１までの合計３段のレジスタ出力を用いてｓ番目の出力（ｓ−１行画素用出力）を作成するためである。
【００７０】
（実施形態２）
次に、実施形態２として、容量信号を制御するための他の態様について、さらに図５を参照して説明する。実施形態１との差異は、実施形態２では、容量信号固定部３００の他に、容量信号の出力電圧を決定する容量信号出力部の電源電圧をモードに応じて設定可能としたことである。具体的には、レベル設定部３０２を備えることでレベル設定を実現している。
【００７１】
レベル設定部３０２は、レベル設定用端子Ｔv3pにより構成できる。このレベル設定用端子Ｔv3pは、容量信号出力部（論理回路２４０）の低圧側電源配線に保護回路を介して接続されている。所定の欠陥検査時には、この電源制御端子Ｔv3pを任意のレベル設定用電源（外部検査用電源）Ｖ３Ｐに接続することで、論理回路２４０にはその低圧側電源として、この検査用電源Ｖ３Ｐが供給される。なお、欠陥検査時において、容量信号固定部３００は、上記実施形態１と同様、通常時は交流駆動される容量信号の電圧レベルをＨレベル，Ｌレベルの一方（ここではＬレベル）に固定し、かつ、レベル設定部３０２が、この容量信号の固定電圧レベルを上記電源制御端子Ｔv3pに供給する検査用電源に応じたレベルに制御する。
【００７２】
検査用電源Ｖ３Ｐは、画素回路内の容量の微少なばらつき等についてもこれを検査回路が精度良く検出することが可能な任意の電圧に設定でき、画素回路構成数と、検査不良レベルに応じて最適化を行う。例えば、一般に入力ビデオ信号と同電位か、ＰＶＤＤと同電位とすることができる。
【００７３】
また、図５に示す構成では、電源制御端子Ｔv3pの他に、パネル１１０上に内蔵されるＨ，Ｖドライバ２１０、２２０等の回路と共通の下側電源ＶＥＥと、電源制御端子Ｔv3pとの間に、更にスイッチ素子３４０が設けられている。スイッチ素子３４０は、例えば、スイッチ素子３２０と同様、ｎチャネル型薄膜トランジスタ（ＴＦＴ）によって構成され、画素回路などと同時に形成可能である。このＴＦＴ３４０のゲート電極は、セレクタ端子Ｔｓｃから容量信号作成部への信号配線経路に接続されている。具体的には、このゲート電極は、セレクタ端子Ｔscに保護回路を介して接続されたレベルシフタ３２０の出力側に設けられたインバータ３３０に接続されており、図５では、２つ直列接続されたインバータの内の最初のインバータの出力に接続されている。また、スイッチ素子３４０のソース又はドレインの一方は、電源ＶＥＥに接続され、他方は、容量信号作成部の出力部（ここではＮＯＲ回路２４０からなる論理回路）の低圧側電源ラインと、電源制御端子Ｔvp3とに接続されている。
【００７４】
実施形態１において説明したように、所定の欠陥検査モードの場合、セレクタ端子ＴｓｃにはＶＶＤＤが接続される。このため、スイッチ素子３４０のゲートには、インバータで反転され、所定基準に対してＶＶＤＤと逆極性のいわゆるＬレベルの電圧が印加される。上記の通りスイッチ素子３４０は、ｎチャネル型ＴＦＴから構成されているので、Ｌレベル電圧がゲート電極に印加されることでオフする。すなわち、所定の欠陥検査モードとなって、セレクタ端子Ｔscに高レベルの電源ＶＶＤＤが接続されるときのみ、スイッチ素子３４０がオフし、容量信号出力部（論理回路２４０）の低圧側電源ラインは、通常動作時にはスイッチ素子３４０を介して接続される電源ＶＥＥから切り離される。そして、このとき、保護回路を介して電流制御端子Ｔvp3に供給される検査用電源Ｖ３Ｐが、論理回路２４０の下側電源として供給される。
【００７５】
また、通常動作時など、容量制御ラインを交流駆動する場合には、レベルシフタ３２０への入力電圧は、ＶＶＳＳ又はＧＮＤに応じたＬレベルであり、スイッチ素子３４０のゲートに印加される電圧はＨレベルとなり、スイッチ素子３４０はオン状態を維持する。よって、特別な切り替え信号を作成することなく、通常動作時などは、スイッチ素子３４０を介し、論理回路２４０の下側電源として、他の論理回路の下側電源と同じ電源ＶＥＥを供給することが可能となっている。
【００７６】
ここで、画素回路の欠陥検査に際し、各画素回路の特性ばらつきは、画素の容量値を検出することで測定することができる。一例として、図１に示す選択トランジスタＴｒ１をオンさせ、検査用データをデータライン１４に出力し、そのときの容量値をデータライン１４を介して外部回路で読み出す。この際、論理回路２４０の出力、すなわち容量制御ライン１２の電圧を検査装置の特性に応じて十分低い検査用電圧Ｖ３Ｐとしておくことで、画素の保持容量Ｃｓに十分な量の電荷を充電できる。特にｐチャネルＴＦＴで構成されている素子駆動トランジスタＴｒ２をオンさせるに十分な低いレベルの検査用データを選択トランジスタＴｒ１を介して素子駆動トランジスタＴｒ２のゲートに印加する場合にも、容量制御ライン１２を検査用データよりも十分低い電圧に維持することで、保持容量Ｃｓに正確に検査用データを書き込むことができる。さらに、十分な電荷量を保持容量Ｃｓに供給できるため、例えば上記のようにデータライン１４を介して保持電荷量に応じた電圧を検出する際の精度を高めることが可能となる。
【００７７】
固定される容量信号の設定しうる電圧は、容量信号出力部が動作可能であって、かつ検査用電圧Ｖ３Ｐとして供給可能な範囲内に任意に設定でき、欠陥検査の条件設定の自由度が向上する。また、この検査用電圧Ｖ３Ｐを複数種類設定して、電圧を変更して検査をすれば、測定条件を広範囲に設定することができ、画素回路の構成に伴う寄生容量の影響を低減して、高精度の（欠陥検査の一環として）容量値測定を実行できる。
【００７８】
なお、本実施形態２においても、上記実施形態１と同様に、通常動作時及び上記所定検査以外の検査の際には、容量信号固定部３００による容量信号の固定制御は解除し、容量ラインは交流駆動される。また、その際の出力電圧レベルの低圧側（Ｌレベル）は、その際に容量信号出力部に供給される下側電源となり、これは、他の内蔵回路における低圧側電源の電圧レベル（ＶＥＥ）とすることができる。
【００７９】
（実施形態３）
次に、実施形態３について説明する。実施形態３では、垂直転送レジスタ２２２の各レジスタからの出力に基づいて実施形態１と同様な選択信号ＧＬ及び容量信号ＳＣを作成するためのより簡易な回路構成を備え、かつ、所定検査時には容量信号ＳＣの交流駆動を停止し、さらにこの容量信号ＳＣを実施形態２と同様に任意の設定電圧に固定する構成を備える。
【００８０】
具体的には図６に示すように以下の構成を備える。入力される垂直スタート信号ＳＴＶを垂直転送レジスタ２２２の各レジスタＶＳＲが転送し、かつ各レジスタＶＳＲのデータ入出力方向が、転送制御ゲート２２４によって制御される点は、上記図２の構成と共通する。相違する点は、図２の論理制御ゲート２２８、論理積回路２３２が省略されている点、そして、容量ライン１２に出力する容量信号の作成部がＮＯＲ回路２５０に簡略化（通常動作時にはインバータとして動作）されている点、選択信号作成部の構成（論理）である。また、図２では、ダミー画素が、パネルの最上行及び最下行に設けられており、これらの行に対しても選択信号ＧＬ、容量信号ＳＣを作成して出力しているが、図６の構成例では、このようなダミー画素が上下２行ずつ設けられている。このため、１行目の画素用のレジスタＶＳＲ１の前段には、ダミー用レジスタＶＳＲd1、ＶＳＲd2が設けられている。
【００８１】
また、本実施形態３では、容量信号の作成部を構成するＮＯＲ回路２５０において、その一方の入力端に対応する１つ前のレジスタからの非反転出力が供給され、他方の入力端には、容量信号固定部３００からの容量固定制御信号が供給されている。実施形態１，２と同様、画素回路の欠陥検査モードや、残像検査モードの時は、制御端子ＴｓｃにＶＶＤＤなどの高電圧電源が供給され、この電源電圧がＨレベル信号として、容量制御用の論理回路であるＮＯＲ回路２５０に入力される。よって、この場合、ＮＯＲ回路２５０からの出力は、Ｌレベルに固定される。さらに、レベル設定部３０２を備える。つまり、外部電源に接続可能なレベル設定用端子Ｔv3pを備え、この端子Ｔv3pは、容量信号出力部であるＮＯＲ回路２５０の下側電源に接続されている。従って、残像検査などにおいて、ＮＯＲ回路２５０の出力が固定される際、その出力の固定Ｌレベルが、そのとき端子Ｔv3pに接続される検査用の電源電圧に応じた電圧レベルに制御される。
【００８２】
図６の回路の全体構成及びその動作は以下の通りである。転送方向制御信号ＣＳＶがＨレベルのとき、１番目のダミー用レジスタＶＳＲd1の入力端子ｉｎにＶスタート信号ＳＴＶが供給され、レジスタＶＳＲd1は、これを垂直クロックＣＫＶ１の立ち上がりで取り込んで出力端子ｏｕｔから出力する。レジスタＶＳＲd1からの出力ＳＲd1は、２番目のダミー用レジスタＶＳＲd2に入力され、レジスタＶＳＲd2は、ＣＫＶ１の次の立ち下がりタイミング（ＣＫＶ２の立ち上がりタイミング）で、この出力ＳＲd1を取り込んで、出力端子ｏｕｔからＳＲd2を出力する。レジスタＶＳＲ１の入力端子ｉｎには、上記レジスタＶＳＲd2の出力ＳＲd2が供給され、レジスタＶＳＲ１は、ＣＫＶ１の次の立ち上がりタイミングで出力ＳＲd2を取り込み、出力端子ｏｕｔからＳＲ１を出力する。レジスタＶＳＲ1〜ＶＳＲnは、実際の画素に選択信号ＧＬ１〜ＧＬｎ及び容量信号ＳＣ１〜ＳＣｎを出力するためのレジスタであり、レジスタＶＳＲnの後段には、ダミー画素に対応するＶＳＲd3及びＶＳＲd4が設けられているが、いずれも、順次、ＣＫＶ１の立ち上がり又は立ち下がりに従って前段のレジスタの出力を取り込んで後段レジスタへ出力する。
【００８３】
ｎ段目のレジスタＶＳＲnへの入力ラインとｎ行目の容量ラインＳＣｎとの間には容量信号作成部として、上述のようにＮＯＲ回路２５０が設けられている。ＮＯＲ回路２５０の第１入力には上記レジスタＶＳＲn-1の出力信号が供給され、第２入力に容量信号固定部３００からの制御信号が供給されている。
【００８４】
通常表示動作時には、端子Ｔscに供給される電源ＶＶＳＳ又はＧＮＤに応じて、容量信号固定部３００から、ＮＯＲ回路２５０の第２入力には、Ｌレベルの制御信号が供給される。よって、ＮＯＲ回路２５０は、実質的には、その第１入力に供給されるレジスタＶＳＲn-1の出力信号ＳＲn-1を反転するインバータとして機能し、ＮＯＲ回路２５０から対応する容量ラインＳＣnには、レジスタ出力信号ＳＲｎ−１の反転信号が、ｎ行目の画素の容量信号ＳＣｎとして出力される。
【００８５】
ここで、本実施形態において、容量信号の電圧レベルを決定する出力部に相当するＮＯＲ回路２５０では、Ｈレベル用電源としてＶＶＤＤが供給されている。また、Ｌレベル用電源（低圧側電源）として、通常動作時にはスイッチ素子３４０を介して電源ＶＥＥが供給され、所定の検査時には、電源制御端子Ｔv3pに接続される検査用電源Ｖ３Ｐが供給される。よって、通常動作時において、ＮＯＲ回路２５０から出力される容量信号ＳＣのＬレベル（第１電圧レベルＶsc1）は、ＶＥＥと等しい電圧レベル（例えば−２Ｖ）となり、Ｈレベル（第２電位Ｖsc2）は、ＶＶＤＤと同じ、例えば１０Ｖとなる。また、所定検査時には、容量信号ＳＣは所定電圧に固定され、かつその電圧値は、検査用電源の電圧Ｖ３Ｐとなる。電圧Ｖ３Ｐは、対象回路構成に対し、事前に最適化された値を用いることが望ましい。
【００８６】
次に、選択信号作成部２６０について説明する。本実施形態では、選択信号作成部２６０は、レジスタＶＳＲn（その出力）と選択ライン１０ｎとの間に設けられ、論理回路によって構成されている。
【００８７】
具体的には、この選択信号作成部２６０は、インバータ２６１、ＮＯＲ回路２６２、インバータ２６４及び２６６を有する。ＮＯＲ回路２６２の第１入力端には、レジスタＶＳＲnの出力ＳＲｎが供給され、第２入力端にはインバータ２６１を介してレジスタＶＳＲｎへの入力信号の反転信号（ＸＳＲｎ−１）が供給され、第３入力端には、イネーブル信号の反転信号ＸＥＮＢが供給されている。よって、ＮＯＲ回路２６２は、レジスタ出力ＳＲnと、ＸＳＲｎ−１、反転イネーブル信号ＸＥＮＢのＮＯＲ演算を行う。インバータ２６４は、ＮＯＲ回路２６２の出力を反転し、インバータ２６６が、このインバータ２６４の出力をさらに反転し、これをｎ行目の画素の選択ライン１０に供給する。ＮＯＲ回路２６２、インバータ２６４及び２６６は、全体として、出力ＳＲｎ−１と出力ＳＲｎのＮＯＲ演算をするＮＯＲゲートを構成し、ＮＯＲ演算結果をｎ行目の選択ライン１０に選択信号ＧＬｎとして出力する。なお、インバータ２６４は、図２において論理積回路２３２の出力側に設けられている反転機能付きのレベルシフタを採用し、出力の極性を反転すると共に信号の電圧レベルを必要に応じて電圧レベルへとシフトし、これをインバータ２６６に出力してもよい。
【００８８】
１行目のレジスタＶＳＲ1の入力は、前段レジスタであるダミー用のレジスタＶＳＲd2の出力ＳＲd2であり、この出力ＳＲd2は、ＮＯＲ回路２５０で反転され（通常動作時）、１行目の画素の容量信号ＳＣ１として容量ライン１２に出力されている。また、１行目の選択信号用論理回路２６０は、レジスタＶＳＲ1の出力ＳＲd2の反転信号ＸＳＲd2と、レジスタＶＳＲ1の出力ＳＲ１とのＮＯＲ演算の結果を１行目の選択ライン１０に選択信号ＧＬ１として出力している。
【００８９】
以上のように、図６のようなＶドライバの回路構成によっても、Ｖスタート信号ＳＴＶのＬレベル期間に応じた期間が、容量信号ＳＣｎのＨレベル、即ち対応する行の画素のＥＬ素子の消灯期間となる。よって、実施形態２の回路構成でも、Ｖスタート信号ＳＴＶの調整により、行毎に、ＥＬ素子の消灯及び素子駆動トランジスタＴｒ２のオフ制御を実行することが可能となる。また、上述のように、図２の回路構成に比べて転送ゲートや論理回路の省略が可能となっており、Ｖドライバ２２０を最小限の回路素子数で構成でき、Ｖドライバの面積を小さくすることが可能となっている。パネル上における回路面積低減が強く求められる小型表示装置、例えば電子ビューファインダー（ＥＶＦ）等では、パネル上に内蔵される回路素子面積を削減する必要がある。したがって、実施形態２に説明したような構成は、このＥＶＦなどの表示装置用として有利であり、またこの構成を採用することにより消費電力の低減を図ることも可能となる。
【００９０】
図８は、上記図６において具体的に説明した回路構成をより一般化した場合の論理回路構成を示し、図９は、図８に示す構成でのタイミングチャートである。ここで、図８の回路構成においても、図２の転送制御ゲート２２４と同様の転送制御ゲートは存在するが、転送方向制御信号ＣＳＶがＨレベルであって、レジスタＶＳＲｎ−１からＶＳＲｎに向かってデータ（Ｖスタート信号ＳＴＶ）が転送される場合を例に挙げ、図８では図示を省略している。なお、容量信号作成部（ＮＯＲ回路２５０）、容量信号固定部３００、固定容量信号のレベル制御のための構成、動作はいずれも図６及び図７と同様である。
【００９１】
図８では、Ｖドライバの中間段部分として、レジスタＶＳＲ6〜ＶＳＲ8とその出力を用いて選択信号ＧＬ７〜ＧＬ９及び容量信号ＳＣ７〜ＳＣ９を作成する信号作成部を示している。スタート信号ＳＴＶは、垂直クロックＣＫＶに従って順次レジスタに転送される。前段レジスタＶＳＲ5の出力ＳＲ５が、レジスタＶＳＲ6に入力されると、レジスタＶＳＲ6は、ＣＫＶに応じてこの出力ＳＲ５を取り込み、ＳＲ６を出力する。出力ＳＲ６は、７行目の選択ライン用の論理積回路２８０に供給され、またＮＯＲ回路２５０の第１入力に供給される。通常動作時、容量信号固定部３００からＬレベル信号がＮＯＲ回路２５０の第２入力に供給されている。よって、第１入力に供給される上記出力ＳＲ６に対するインバータとして機能し出力ＳＲ６のＨ，Ｌレベルを反転する。また、例えばこの出力ＳＲ６のＨレベルを１０Ｖ（ＶＶＤＤ）、Ｌレベルが−２Ｖ（ＶＥＥ）となるようレベルシフトし、得られた信号を容量信号ＳＣ７として、７行目の画素の容量ラインに出力する。
【００９２】
７行目の選択信号作成回路（選択信号用論理積回路）２８０は、インバータ２８１、ＮＡＮＤ回路２８２及びインバータ２８４を有する。ＮＡＮＤ回路２８２の第１入力には、レジスタＶＳＲ6の出力ＳＲ６が供給され、第２入力には、インバータ２８１を介して次段のシフトレジスタＶＳＲ7の出力ＳＲ７の反転出力ＸＳＲ８が供給され、第３入力にはイネーブル信号が供給される。ＮＡＮＤ回路２８２は、この３つの入力のＮＡＮＤ演算を行い、演算出力をインバータ２８４が極性反転する。従って、出力ＳＲ６と、反転出力ＸＳＲ７のいずれもがＨレベルとなり、かつＥＮＢが立ち上がって各選択ラインへの選択信号の許可された期間にＨレベルとなる選択信号ＧＬ７が、７行目の画素の選択ラインに出力される。なお、論理積回路２８０から出力される選択信号ＧＬのレベルが各画素の選択トランジスタを十分駆動できるようにするため、レジスタＶＳＲnから対応する論理積回路２８０の経路、又は回路２８０内には、レジスタ出力ＳＲｎのＨレベル、Ｌレベルを、それぞれ１０Ｖ、−２Ｖとするためのレベルシフタが設けられていることが必要である。
【００９３】
以上のように、図８のような論理回路構成によって、上記図６に示す具体的な回路構成と同様、通常動作時には、各行の容量ラインに、Ｖスタート信号ＳＴＶのＨレベル期間に応じた期間Ｈレベルとなる容量信号ＳＣｎを出力することができる。また、各選択ライン１０には、１水平走査期間毎に選択信号を出力し、対応する画素に表示内容に応じたデータ信号を書き込むと共に、容量ライン１２に対し上記のように容量信号ＳＣを出力し、ＥＬ素子の消灯制御及び素子駆動トランジスタＴｒ２のオフ制御を実行することができる。
【００９４】
（実施形態４）
上記実施形態では、ＥＬ素子を各画素の表示画素として用いたＥＬ表示装置の場合における容量ラインの制御構成を例に説明したが、本発明は液晶表示装置についても適用することができる。以下、実施形態４として、液晶表示装置への適用例を図１０を参照して説明する。
【００９５】
各画素の表示素子として、ＥＬ素子を用い場合、特に有機ＥＬ素子は、電流駆動型素子であってダイオード構造であるため、陽極から陰極に向けて一方向に表示データに応じた電流を流すことで発光表示が行われる。上記実施形態１〜実施形態３において、容量ライン５１２を交流駆動するのは、保持容量Ｃｓを介してこの容量ライン１２に接続された素子駆動トランジスタＴｒ２を周期的にオフさせるためである。そして、画素の欠陥検査の際に、この容量ライン１２への交流信号出力を停止して出力電圧を固定電圧に維持する。
【００９６】
一方、本実施形態４に係る液晶表示装置（以下ＬＣＤ）では、表示素子として、電圧駆動型の液晶素子（Ｃlc）が採用される。このＬＣＤでは、液晶の焼き付き防止のために液晶を交流駆動することが知られている。ＬＣＤの内、画素毎の高精度な制御が可能なアクティブマトリクス型ＬＣＤでは、各画素で液晶を個別に制御するための画素トランジスタＴｒ１１と、このトランジスタＴｒ１１に対して液晶素子と並列接続され、所定期間、液晶に印加する電圧を保持するための保持容量Ｃｓと、を備える。そして、このアクティブマトリクス型ＬＣＤにおいて、焼き付き防止のために液晶を交流駆動を交流駆動する場合には、各画素の保持容量Ｃｓに接続された容量ライン５１２に出力される容量信号を周期的に交流駆動する方法が存在する。この方法が採用されている場合に、各画素の欠陥検査を実行すると、検査中に容量ライン５１２に出力される容量信号が変動し、上記実施形態と同様、各画素の容量値を正確に測定することが困難となる。したがって、高精度な欠陥検査を実現するため、検査時には、選択的に容量信号を所定レベルに固定できることが望まれる。さらに、各画素回路を駆動するためのＨドライバ４１０及びＶドライバ４２０を表示部４００の各画素ＴＦＴと同じ基板に内蔵形成する場合、検査時に容量ライン５１２に出力する容量信号の電圧レベルを固定するための構成を組み込むことが必要となる。
【００９７】
そこで、本実施形態４では、ドライバ内蔵型のアクティブマトリクス型ＬＣＤにおいて、例えば実施形態１と同様の構成の容量信号固定部６００を設け、さらに図１０には示していないが図４と同様なレベル設定部を基板上に備けることで、画素の欠陥検査時に容量ライン５１４に出力する容量信号の電圧レベルを固定することを可能としている。
【００９８】
以下、詳しく説明する。まず、ＬＣＤでは、一対の基板間に封入された液晶層の配向状態を、各基板の液晶側にそれぞれ形成された第１電極と第２電極とに印加する電圧を、制御することで表示を行う。液晶分子は、印加される電圧の極性と関係なく、その絶対値に応じて配向状態が決まり、いわゆる表示の焼き付きを防止する観点から、印加電圧を周期的に極性反転しても、絶対値が等しければ同一の表示を維持できる。そこで、ＬＣＤでは、液晶層への印加電圧極性を周期的に反転する極性反転駆動、いわゆる交流駆動が採用される。この液晶の交流駆動方法としては、各画素の液晶に印加する電圧の極性を、フレーム又はフィールド期間毎に反転するフレーム又はフィールド反転駆動方法、１ライン毎（１水平走査期間毎に）に反転するライン反転駆動方法、１画素毎に反転させるドット反転駆動方法が存在する。
【００９９】
上記アクティブマトリクス型ＬＣＤでは、第１基板側に、画素毎に液晶を駆動するための第１電極として、画素毎に個別パターンの画素電極が形成され、第１基板と間に液晶層を挟んで対向配置される第２基板側には、各画素に対して共通の共通電極（対向電極）が形成される。
【０１００】
第１基板には、上記画素電極に接続される画素トランジスタＴｒ１１及び保持容量Ｃｓが形成されている。さらに、第１基板にはこれらの画素に表示データ信号を供給するためのデータライン５１４、各画素トランジスタＴｒ１１を選択する選択ライン（ゲートライン）５１０、各画素の保持容量Ｃｓの一方の電極に接続された容量ライン５１２（保持容量Ｃｓ他方の電極は、画素電極に接続されている）が形成されている。
【０１０１】
また、本実施形態では、同じ第１基板上の表示部４００の周辺領域に、画素回路を制御駆動するためのＨドライバ４１０及びＶドライバ４２０が形成されている。
【０１０２】
画素トランジスタＴｒ１１は、ＴＦＴで構成され、ここでは、図１０に示すようにｎチャネル型ＴＦＴが用いられている。また、内蔵ドライバ（Ｈドライバ４１０、Ｖドライバ４２０）は、上記画素トランジスタＴｒ１１と基本的に同一工程で製造可能なＴＦＴによって構成されており、より具体的には、ｎチャネル型ＴＦＴと、ｐチャネル型ＴＦＴと、が用いられ、多くの回路ブロックがＣＭＯＳ構造で設けられている。
【０１０３】
アクティブマトリクス型ＬＣＤにおいて、上述のような様々な周期で行われる液晶の極性反転駆動は、基本的には、各画素にデータライン５１４から供給する表示データ信号の極性を所定周期で反転させることで実行する。さらにこの表示データ信号Ｖdataの極性反転駆動と併せ、共通電極電圧及び容量電極電圧（容量ライン電圧）の一方又は両方を表示データ信号の基準に対する極性と逆極性に反転駆動が行われる。このように共通電極（Ｖcom）又は容量電極（Ｖsc）の両方又は一方を交流駆動することで、表示データ信号の極性反転後の振幅を小さくしつつ、画素の液晶容量Ｃlcを確実に交流駆動し、かつ一定期間、確実に保持容量Ｃｓに表示データに応じた電荷を保持することができる。なお、大面積でかつＩＴＯ（Indium Tin Oxide）やＩＺＯ(Indium Zinc Oxide)などの導電性透明金属酸化物が用いられる共通電極は、多くの金属導電層に用いられるＡｌやＣｕ等と比較して高抵抗である。従って、共通電極の電圧の極性反転周期が短くなると（交流駆動の周波数が高くなると）、消費電力が高まる。そこで、一層の低消費電力化のために表示データ信号と容量信号のみ交流駆動することもできる。
【０１０４】
本実施形態４では、共通電極電圧を交流駆動するか否かにかかわらず、容量信号を交流する場合に適用することができる。完成したＬＣＤに対して工場出荷前に表示欠陥検査を行う場合、各画素を選択して検査用データを書き込み、そのときの各画素での容量値の変化を電圧信号としてデータラインなどから読み出す。よって、容量ラインに印加される容量信号の電圧が、検査時に交流駆動によって変動すると、保持容量Ｃｓの電極電圧が変動してしまい、十分な検査精度が得られない。そこで、欠陥検査時には、容量信号の交流駆動を停止し、容量ラインに出力される容量信号電圧を固定することが望ましい。特に、内蔵ドライバを組み込んだ場合には、表示部は常に内蔵ドライバの制御に従ってしか動作せず、上述の実施形態のように、ＬＣＤのＴＦＴが形成されるＴＦＴアレイ基板（ここでは第１基板）に容量信号固定部６００を形成することが必要である。
【０１０５】
ＬＣＤのＨドライバ４１０、Ｖドライバ４２０の回路構成は、上述のＥＬ表示装置のドライバと基本的な機能は共通する。すなわち、Ｈドライバ４１０は、水平スタート信号ＳＴＨに基づいて、列毎に設けられたデータライン５１４に、対応する画素の表示内容に応じた表示データ信号Ｖdataを出力する。
【０１０６】
Ｖドライバ４２０は、垂直スタート信号ＳＴＶに基づいて表示部４００でマトリクス配置されている各画素を行毎に選択するための選択信号を作成して行毎に設けられた選択ライン(ゲートライン）５１０に順次出力し、各画素の保持容量Ｃｓに接続された容量ライン５１２に容量信号Ｖscを出力する。
【０１０７】
Ｖドライバ４２０は、図２、図６，図８等に示すように、垂直スタート信号ＳＴＶを順次転送するＶシフトレジスタ（ＶＳＲ）と、レジスタ出力ＳＲに基づいて選択信号を作成し、また容量信号を作成する信号作成部を備える。選択信号の波形及び出力タイミングは、例えば図４，図７，図９などに示す選択信号ＧＬと同様でよく、選択信号作成部の論理構成は、上記図２，図６，図８等と同様の構成を採用できる。一方、容量信号作成部は、例えば、容量信号を行毎に極性反転する場合には、反転周期が１Ｈ（１水平走査期間）となる論理構成を用いる。
【０１０８】
なお、画素毎に極性反転するドット反転駆動を採用した場合において、容量信号も画素毎（行方向に隣接する画素毎）に異なる極性とすることが効果的である。一方で、表示データ信号を保持容量に書き込んだ後、次に新しい表示データ信号を書き込むまでの期間には、できるだけ保持したデータ信号を失わないようにする観点から、保持容量電極電圧は変動しないことが好ましい。そこで、ドット反転の場合、容量ライン５１２は、１行当たり２本設け、その内の一方の容量ライン（５１２ｏ）は、奇数列の画素の保持容量Ｃｓに接続し、他方の容量ライン（５１２ｅ）は、奇数列の画素と逆極性の表示データ信号が供給される偶数列の画素の保持容量Ｃｓに接続する。そして、Ｖドライバ４２０のこの容量信号作成部の論理部は、奇数列用容量ラインと、偶数列用容量ラインに対して、それぞれ行毎に極性反転タイミングの設定された容量信号を作成する。
【０１０９】
図１１は、容量ラインを交流駆動する場合の通常表示動作時における１画素について着目した場合の各信号の波形の一例を示している。各行に出力される選択信号は、１水平走査期間毎に対応する行の画素トランジスタＴｒ１１をオンさせるレベル（ここではＨレベル）となる。このとき対応するデータライン５１４には、図１１の例では、同一画素について１フィールド毎に極性の反転された表示データ信号Ｖdataが出力されている。
【０１１０】
選択信号がＬレベルからＨレベル（選択レベル）に変化して画素トランジスタＴｒ１１がオンし、表示データ信号がトランジスタＴｒ１１のドレインソース間を介して画素電極と、保持容量の一方の電極に印加される。次に、選択信号がＨレベルからＬレベルに立ち下がると、画素トランジスタＴｒ１１は、オフし、保持容量Ｃｓへの充電は停止し、画素電極に印加される電圧Ｖｐが決定する。容量信号は、画素電極電圧が決定するまでは、一定電圧に維持され、決定後（トランジスタＴｒ１１のオフ後）、基準電圧（ここでは中心電圧Ｖｃ）に対する極性が反転する。この例では、表示データ信号のＶｃに対する極性がＨレベルの時、トランジスタＴｒ１１がオフした後に、容量信号ＶｓｃがＬレベルからＨレベルに変化する。逆に、データ信号の極性がＬレベルの時は逆にトランジスタＴｒ１１がオフした後に、ＨレベルからＬレベルに変化する。書き込んだ表示データ信号と同じ極性となるように容量信号Ｖｓｃを変化させることで、図１１のように、容量信号Ｖｓｃの変化に応じて保持容量Ｃｓに保持された表示データ電圧Ｖｐをレベルシフトさせることが可能となっている。従って、表示データ信号Ｖdataの振幅を最小限に抑えつつも、最終的に各画素において液晶容量Ｃlcに印加される表示データ電圧Ｖｐを大きくすることが可能となっている。
【０１１１】
このような構成において、表示欠陥の検査を行う場合、通常通りに各画素を駆動すると、画素トランジスタＴｒ１１をオンさせて、検査用データを保持容量Ｃｓに書き込んだ後に、容量信号Ｖｓｃのレベルが変化する。つまり、書き込んだ検査データをデータラインを介して読み出している際に、画素電極電圧が大きく変動することとなり、検査精度の低下を招きやすい。従って、検査時には、この容量信号のレベル変化（交流駆動）を停止し、また、画素電極電圧を容量ライン５１２を介して検査精度をより高めることの可能な電圧に設定できることが好適である。
【０１１２】
このように容量ラインが交流駆動される場合において、容量信号作成部は、図１１のような波形の容量信号は、Ｖシフトレジスタ等からの出力を論理演算をすることで作成できる。単純に所定レジスタ出力の反転することで容量信号を作成できる場合もある。そこで、本実施形態においても、容量信号の出力段に論理回路を設け、また、図２等と同様の構成の容量信号固定部６００を設け、容量信号の出力回路（図２の論理回路２４０等）に対し、その出力レベルを要求に応じて固定するための容量固定制御信号を供給する。これにより、表示装置の通常表示時には容量信号の交流出力を制限せず、一方、工場出荷時など、表示パネルの欠陥検査を行う際には、容量信号の電圧レベルを所定レベルに固定することができる。なお、最終論理回路の入力に容量固定制御信号を入力する構成に限らず、別途出力電圧切り替え専用のＴＦＴをドライバと同時に基板上に形成し、これを容量ライン５１２に接続し、検査時など要求に応じてＴＦＴを動作させ、容量信号の電圧レベルを一定電圧の電源に接続する構成を採用しても良い。
【０１１３】
また、図２と同様な構成のレベル設定部を設け、容量信号固定時の容量信号の電圧レベルを設定用端子Ｔv3pに接続する電源Ｖ３Ｐによって任意のレベルに設定することができる。
【０１１４】
以上各実施形態において、固定制御用端子Ｔｓｃ及びレベル設定用端子Ｔv3pがそれぞれ保護回路を介して容量信号作成部の対応する回路に接続されているのは、主として、これらの端子から静電気ノイズなどが侵入し、パネル上の回路を静電破壊させることを防止するためである。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態に係る発光表示装置の概略等価回路を示す説明図である。
【図２】実施形態１に係るＶドライバの回路構成の一例を示す図である。
【図３】図２の構成の一部を拡大した図である。
【図４】図２の回路構成の動作を示すタイミングチャートである。
【図５】実施形態２に係るＶドライバの回路構成の一例を示す図である。
【図６】実施形態３に係るＶドライバの回路構成の一例を示す図である。
【図７】図６の回路構成の動作を示すタイミングチャートである。
【図８】図６の回路構成を一般化した論理回路構成を説明する図である。
【図９】図８の回路構成の動作を示すタイミングチャートである。
【図１０】本発明の実施形態に係る液晶表示装置の概略等価回路を示す説明図である。
【図１１】図１０の回路構成の通常表示動作時の駆動波形を示す図である。
【図１２】従来の発光表示装置の１画素についての等価回路を示す図である。
【符号の説明】
【０１１６】
１０  選択ライン、１２  容量ライン、１４  データライン、１６  電源ライン、１００  表示部、１１０  パネル基板、２００  ドライバ（周辺駆動回路）、２１０  Ｈドライバ、２２０  Ｖドライバ、２２２  垂直転送レジスタ、２２４  転送制御ゲート、２２８  論理制御ゲート、２３０  信号発生論理部、２３２  論理積回路、２３４  選択ライン用ＮＯＲ回路、２４０，２５０  容量ライン用ＮＯＲ回路、２６０，２８０  選択信号作成部（選択信号用論理積回路）、３００，６００  容量信号固定部、３０２  レベル設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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