(57)【要約】【課題】精度の高いシミュレーションを行うことができる半導体集積回路の設計方法を提供することを目的とする。【解決手段】活性領域１４〜１７およびゲート配線２１〜２５が配置する標準セルにおいて、活性領域１４、１５、１６、１７におけるゲート幅方向の長さを、ゲート長方向の端部において最大にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート長方向にゲート幅の異なるＭＩＳトランジスタが配置されている第１のセルを備えた半導体集積回路の設計方法であって、
前記第１のセルは、前記第１のセル内のゲート長方向において、少なくとも、前記第１のセルの一端側に配置された第１の活性領域と、前記第１のセルの他端側に配置された第２の活性領域と備え、
前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さを同じにし、且つ、前記第１のセル内においてゲート長方向に配置されている複数の活性領域のうち最大の長さとすることを特徴とする半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記第１のセルは、前記第１の活性領域と前記第２の活性領域との間に配置された第３の活性領域をさらに備え、
前記第３の活性領域のゲート幅方向の長さを、前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さよりも小さくすることを特徴とする半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法であって、
前記第３の活性領域を、前記第１の活性領域に隣接して配置させることを特徴とする半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積回路の設計方法であって、
前記第２の活性領域を、前記第３の活性領域と離間して配置させることを特徴とする半導体集積回路の設計方法。
【請求項５】
請求項３に記載の半導体集積回路の設計方法であって、
前記第２の活性領域を、前記第３の活性領域に隣接して配置させることを特徴とする半導体集積回路の設計方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体集積回路の設計方法であって、
前記半導体集積回路は、少なくとも一端側に半導体領域が配置されている第２のセルをさらに備え、
前記半導体領域のゲート幅方向の長さ及びゲート幅方向の位置を、前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さ及びゲート幅方向の位置と同じにし、
前記第２のセルを、前記第１のセルのゲート長方向の両隣のうち少なくとも一方に隣接して配置させることを特徴とする半導体集積回路の設計方法。
【請求項７】
請求項６に記載の半導体集積回路の設計方法であって、
前記半導体領域と、前記半導体領域と対向する前記第１の活性領域又は前記第２の活性領域との間の距離を一定とすることを特徴とする半導体集積回路の設計方法。
【請求項８】
請求項６または７に記載の半導体集積回路の設計方法であって、
前記第２のセルは、ＭＩＳトランジスタを有さないスペーサーセルであって、
前記半導体領域はダミー活性領域であることを特徴とする半導体集積回路の設計方法。
【請求項９】
請求項８に記載の半導体集積回路の設計方法であって、
前記スペーサーセルの広さを調整することにより、前記スペーサーセル内に前記ダミー活性領域を配置可能にすることを特徴とする半導体集積回路の設計方法。
【請求項１０】
請求項６または７に記載の半導体集積回路の設計方法であって、
前記第２のセルは、ＭＩＳトランジスタを有するセルであって、
前記半導体領域は活性領域であることを特徴とする半導体集積回路の設計方法。
【請求項１１】
請求項６〜１０のうちいずれか１項に記載の半導体集積回路の設計方法であって、
前記第１のセルと前記第２のセルとの境界から前記半導体領域までの距離と、前記境界から前記半導体領域と対向する前記第１の活性領域又は第２の活性領域までの距離とを同じにすることを特徴とする半導体集積回路の設計方法。
【請求項１２】
請求項６〜１１のうちいずれか１項に記載の半導体集積回路の設計方法であって、
前記第１の活性領域、前記第２の活性領域および前記半導体領域は、同一導電型の不純物領域を有することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のＭＩＳトランジスタを集積してなる半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩなどの開発において、回路シミュレータのシミュレーション精度のより一層の向上が要求されている。また、半導体プロセスの微細化が進むにつれて、回路素子のレイアウトパターンや配置などがシミュレーションの性能に大きく影響するようになってきている。特に、ＳＴＩ(Shallow Trench Isolation)などの素子分離用絶縁膜を用いたトランジスタにおいて、素子分離用絶縁膜からトランジスタにかかる機械的応力によりチャネルの移動度が変化する現象が、回路シミュレーションの精度の向上を阻害する要因として注目されている。
【０００３】
従来の回路シミュレーション方法では、素子分離用絶縁膜からトランジスタに加わる応力を考慮に入れたパラメータが存在しなかったために、同じサイズで異なる応力を受けるトランジスタに対して、同じパラメータをあてはめ、回路シミュレーションを実行していた。そのため、応力による特性差が誤差として含まれてしまい、正確な回路シミュレーションを行うのが困難であった。
【０００４】
このような不具合に対して、素子分離絶縁膜からトランジスタに加わる応力をパラメータとして定義し、回路シミュレーションを実行することで精度を上げる手法が提案されている（例えば、特許文献１および特許文献２参照）。トランジスタに加わる応力の指標として、特許文献１では活性領域の長さを、特許文献２では素子分離用絶縁膜の幅を定義し、回路シミュレーションを実行している。
【０００５】
図５は、一般的な回路シミュレーションのパラメータを説明するための平面図である。なお、図５に示す半導体装置は特許文献２に開示される技術である。
【０００６】
図５に示す従来の半導体装置では、半導体基板１００に、活性領域１０２と、活性領域１０２の側方を囲む素子分離領域１０１とが配置している。活性領域１０２の上にはゲート電極１０３が配置している。この半導体装置において、シミュレーション時に応力の指標として考慮される主な事項は、ゲート長Ｌ１やゲート幅Ｗ１といったトランジスタサイズの他に、活性領域１０２のうちゲート電極１０３の側方に位置する部分の幅ＯＤＦＬ、ＯＤＦＲ、ゲート長方向における素子分離領域１０１の幅ＯＤＳＬ、ＯＤＳＲおよびゲート幅方向における素子分離領域１０１の幅ＯＤＳＵ、ＯＤＳＤである。これらの指標のうち幅ＯＤＦＬ、ＯＤＦＲをまとめてＯＤフィンガーと称し、幅ＯＤＳＬ、ＯＤＳＲ、ＯＤＳＵ、ＯＤＳＤをまとめてＯＤセパレートと称する。
【０００７】
同一のトランジスタサイズを有する半導体装置であっても、上記のＯＤフィンガーおよびＯＤセパレートより分類される数種類のモデルパラメータによって最適なモデルパラメータを選択し、そのパラメータを用いて回路シミュレーションを実行することにより、シミュレーション精度が向上する。これにより、微細化された回路の設計に適したシミュレーション結果を用いることが可能になる。
【０００８】
ところで、近年のシステムＬＳＩは、セルベース方式により設計されている。図６は、従来において、システムＬＳＩを構成するセルのうちの１つの例を示す平面図である。セル内のトランジスタの配置は、そのセルが実現する論理回路の機能および用途によって様々である。そして、図６に示すようなセルを複数組み合わせてシステムＬＳＩが設計される。
【０００９】
図６に示す従来のセルでは、半導体基板１１１に形成されたＮ型ウェル１１２内に、Ｐ型活性領域１１４、１１５およびＮ型基板コンタクト領域１１９が配置している。また、半導体基板１１１に形成されたＰ型ウェル１１３内に、Ｎ型活性領域１１６、１１７およびＰ型基板コンタクト領域１２０が配置している。なお、図６において、セル同士の境界は破線で示している。Ｐ型活性領域１１４、１１５およびＮ型活性領域１１６、１１７の上にはゲート配線１２１〜１２５が形成され、これらで構成されるＮ型トランジスタＮＴｒ０、ＮＴｒ１、ＮＴｒ２、ＮＴｒ３、ＮＴｒ４およびＰ型トランジスタＰＴｒ０、ＰＴｒ１、ＰＴｒ２、ＰＴｒ３、ＰＴｒ４が配置している。
【００１０】
半導体基板１１１のうちＮ型ウェル１１２およびＰ型ウェル１１３の上に位置する部分には、ダミーゲート電極１２６、１２７、１２８が配置している。
【００１１】
図６に示すセル内において、各Ｎ型トランジスタＮＴｒ０〜ＮＴｒ４のゲート幅はＷｎ０〜Ｗｎ４で示される。また、各Ｐ型トランジスタＰＴｒ０〜ＰＴｒ４のゲート幅はＷｐ０〜Ｗｐ４で示される。
【特許文献１】特開２００３―２６４２４２号公報
【特許文献２】特開２００４−８６５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の方法によりシミュレーションを行っても、十分な精度を得ることができないといった不具合が生じていた。
【００１３】
そこで、本発明では、精度の高いシミュレーションを行うことができる半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様の半導体集積回路の設計方法は、ゲート長方向にゲート幅の異なるＭＩＳトランジスタが配置されている第１のセルを備えた半導体集積回路の設計方法であって、前記第１のセルは、前記第１のセル内のゲート長方向において、少なくとも、前記第１のセルの一端側に配置された第１の活性領域と、前記第１のセルの他端側に配置された第２の活性領域と備え、前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さを同じにし、且つ、前記第１のセル内においてゲート長方向に配置されている複数の活性領域のうち最大の長さとする。
【００１５】
本発明の一態様の半導体集積回路の設計方法では、第１のセルとその周囲のセルとの間において、活性領域間の距離を一定にすることができる。これにより、隣合うセルによる応力の影響を一定にすることができる。この場合には隣合うセルからの応力の影響を予め予測することが可能となるため、１つのセルのみを用いて、隣合うセルからの影響までも考慮に入れたシミュレーションが可能となる。これにより、シミュレーションの精度を向上することができる。特に、現在主流のセルライブラリを用いたシミュレーションの精度を向上することができる。
【００１６】
前記第１のセルは、前記第１の活性領域と前記第２の活性領域との間に配置された第３の活性領域をさらに備え、前記第３の活性領域のゲート幅方向の長さを、前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さよりも小さくしてもよい。
【００１７】
前記第３の活性領域を、前記第１の活性領域に隣接して配置させてもよい。
【００１８】
前記第２の活性領域を、前記第３の活性領域と離間して配置させてもよい。
【００１９】
前記第２の活性領域を、前記第３の活性領域に隣接して配置させてもよい。
【００２０】
前記半導体集積回路は、少なくとも一端側に半導体領域が配置されている第２のセルをさらに備え、前記半導体領域のゲート幅方向の長さ及びゲート幅方向の位置を、前記第１の活性領域及び前記第２の活性領域のゲート幅方向の長さ及びゲート幅方向の位置と同じにし、前記第２のセルを、前記第１のセルのゲート長方向の両隣のうち少なくとも一方に隣接して配置させてもよい。
【００２１】
前記半導体領域と、前記半導体領域と対向する前記第１の活性領域又は前記第２の活性領域との間の距離を一定としてもよい。
【００２２】
前記第２のセルは、ＭＩＳトランジスタを有さないスペーサーセルであって、前記半導体領域はダミー活性領域であってもよい。
【００２３】
この場合には、前記スペーサーセルの広さを調整することにより、前記スペーサーセル内に前記ダミー活性領域を配置可能にしてもよい。
【００２４】
また、前記第２のセルは、トランジスタを有するセルであって、前記半導体領域は活性領域であってもよい。
【００２５】
また、前記第１のセルと前記第２のセルとの境界から前記半導体領域までの距離と、前記境界から前記半導体領域と対向する前記第１の活性領域又は第２の活性領域までの距離とを同じにしてもよい。
【００２６】
前記第１の活性領域、前記第２の活性領域および前記半導体領域は、同一導電型の不純物領域を有していてもよい。
【発明の効果】
【００２７】
本発明では、１つのセルで閉じたシミュレーションを行っても隣接するセルからの応力の影響を予測することができるため、シミュレーションの精度を向上することができる。
【発明を実施するための最良の形態】
【００２８】
（発明者の考察）
発明者は、従来技術においてシミュレーションの精度を高めることができない理由について以下のような考察を行った。
【００２９】
従来の文献においてはセル内のモデリングの手法のみが開示され、隣接したセルの影響をどう扱うかについては具体的に開示されていない。しかしながら、実際のＬＳＩではセルはアレー状に配置されるため、セル内のトランジスタでは、隣接するセルの影響を受けて特性が変動すると考えられる。
【００３０】
図７（ａ）、（ｂ）は、複数のセルが配置するアレーを示す平面図である。図７（ａ）では、同じ配置を有する２つのセル１１０、１２０が、同じ向きで横方向に並べられている。そして、図７（ｂ）では、２つのセル１１０、１２０が反転した向きで配置している。
【００３１】
ここで、第５のＰ型ＭＩＳトランジスタＰＴｒ５からみた実効的な素子分離幅について、簡単な式を用いて説明する。
【００３２】
図７（ａ）に示す構造では、標準セル１１０における第５のＰ型ＭＩＳトランジスタＰＴｒ５と、標準セル１２０における第１のＰ型ＭＩＳトランジスタＰＴｒ１とが隣り合っている。第５のＰ型ＭＩＳトランジスタＰＴｒ５の活性領域の幅（図面における縦方向の幅）Ｗｐ４は第１のＰ型ＭＩＳトランジスタＰＴｒ１の幅Ｗｐ０よりも広い。そのため、第５のＰ型ＭＩＳトランジスタＰＴｒ５と第１のＰ型ＭＩＳトランジスタＰＴｒ１との間の素子分離領域の幅は、幅Ｄｐ１０と幅Ｄｐ１１との２種類ある。同様に、第５のＮ型ＭＩＳトランジスタＮＴｒ５と第１のＮ型ＭＩＳトランジスタＮＴｒ１との間の素子分離領域１１８の幅も、幅Ｄｎ１０と幅Ｄｎ１１との２種類ある。以上のことから、素子分離領域１１８の実効分離幅は、非常に簡単には下記近似式（１）で示される。
Ｄｎ１０×Ｗｎ０／Ｗｎ４＋Ｄｎ１１×（Ｗｎ４−Ｗｎ０）／Ｗｎ４      ・・・（１）
一方、図７（ｂ）に示す構造では、標準セル１１０と標準セル１２０との境界部分において、第５のＰ型ＭＩＳトランジスタＰＴｒ５同士が隣り合っている。これらの活性領域１１５の幅はＷｐ４で同じであるため、第５のＰ型ＭＩＳトランジスタＰＴｒ５同士の間の素子分離領域１１８の幅は、一様に幅Ｄｐ１２となる。同様に、第５のＮ型ＭＩＳトランジスタＮＴｒ５同士の素子分離領域１１８の幅も、一様に幅Ｄｎ１２となる。
【００３３】
このように、素子分離用絶縁膜に起因する応力の影響をモデルパラメータに反映させるためには、標準セル内だけでなく隣の標準セルまでも考慮する必要があり、単体の標準セルのみでなくチップレベルでのシミュレーションが必要となる。しかしながら、チップにおける標準セルの組み合わせには膨大なパターンがあるため、その全てのパターンに対してシミュレーションを行うのは、時間的な観点およびツール的な観点から、現実的に困難である。
【００３４】
以上の考察により、本発明では、標準セルのみを用いたシミュレーションにより、隣の標準セルからの影響までも特定可能にする方法を考え出した。
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体回路装置の設計手法について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る標準セルの構造を示す平面図である。なお、本明細書および特許請求の範囲において、標準セル（またはセル）とは、１つ若しくは複数の機能（論理の反転、ＡＮＤ、・・・等）を実現するためにＣＭＩＳトランジスタが配置、接続された範囲のことをいう。そして、システムＬＳＩでは数百種類の標準セルを配置し、標準セル間を配線する事で設計される。一般的に、システムＬＳＩでは階層を持ってシミュレーションが行われ、数百種類の標準セルで各々遅延情報のテーブルを作成するためのシミュレーションを行い、ブロックレベル、チップレベルのシミュレーションではその遅延情報を引き継いでシミュレーションを行う。
【００３６】
図１において、標準セル同士の境界は破線で示されている。本実施形態の標準セル１０では、半導体基板１１にＮ型ウェル１２およびＰ型ウェル１３が配置している。そして、標準セル１０内においては、活性領域１４、１５、１６、１７と、活性領域１４、１５、１６、１７を囲む素子分離領域１８とが配置している。ここで、活性領域１４、１５におけるゲート配線２１〜２５の側方領域にはＰ型ソースドレイン領域となるＰ型不純物領域が設けられており、活性領域１６、１７におけるゲート配線２１〜２５の側方領域にはＮ型ソースドレイン領域となるＮ型不純物領域が設けられている。
【００３７】
活性領域１４では、標準セル１０の外側に近い側の幅（ゲート幅方向の長さ）Ｗｐ０が、標準セル１０の内側に近い側の幅Ｗｐ１よりも広い。
【００３８】
活性領域１５では、ゲート幅方向の長さが、標準セル１０の内側から外側に向かう方向に除々に大きくなっている。つまり、標準セル１０の内側から、幅Ｗｐ２、Ｗｐ３、Ｗｐ４が順に配置している。そして活性領域１４と活性領域１５のうち隣合う部分の幅、つまりＷｐ１とＷｐ２とは同じ幅である。
【００３９】
活性領域１６では、標準セル１０の外側に近い側の幅（ゲート幅）Ｗｎ０が、標準セル１０の内側に近い側の幅Ｗｎ１よりも広い。
【００４０】
活性領域１７では、ゲート幅方向の長さが、標準セル１０の内側から外側に向かう方向に除々に大きくなっている。つまり、標準セル１０の内側から、幅Ｗｎ２、Ｗｎ３、Ｗｎ４が順に配置している。そして活性領域１６と活性領域１７のうち隣合う部分の幅、つまりＷｎ１とＷｎ２とは同じ幅である。
【００４１】
半導体基板１１の上には、複数のゲート配線２１〜２５が配置している。なお、ゲート配線２１〜２５は、活性領域１４〜１７の上において、ゲート電極として機能する。ゲート配線２１は、活性領域１４のうち幅Ｗｐ０を有する部分の上から、活性領域１６のうち幅Ｗｎ０を有する部分の上に亘って形成されている。このゲート配線２１と活性領域１４とにより第１のＰ型ＭＩＳトランジスタＰＴｒ１が構成され、ゲート配線２１と活性領域１６とにより第１のＮ型ＭＩＳトランジスタＮＴｒ１が構成されている。また、ゲート配線２２は、活性領域１４のうち幅Ｗｐ１を有する部分の上から、活性領域１６のうち幅Ｗｎ１を有する部分の上に亘って形成されている。このゲート配線２２と活性領域１４とにより第２のＰ型ＭＩＳトランジスタＰＴｒ２が構成され、ゲート配線２２と活性領域１６とにより第２のＮ型ＭＩＳトランジスタＮＴｒ２が構成されている。また、ゲート配線２３は、活性領域１５のうち幅Ｗｐ２を有する部分の上から、活性領域１７のうち幅Ｗｎ２を有する部分の上に亘って形成されている。このゲート配線２３と活性領域１５とにより第３のＰ型ＭＩＳトランジスタＰＴｒ３が構成され、ゲート配線２３と活性領域１７とにより第３のＮ型ＭＩＳトランジスタＮＴｒ３が構成されている。また、ゲート配線２４は、活性領域１５のうち幅Ｗｐ３を有する部分の上から、活性領域１７のうち幅Ｗｎ３を有する部分の上に亘って形成されている。このゲート配線２４と活性領域１５とにより第４のＰ型ＭＩＳトランジスタＰＴｒ４が構成され、ゲート配線２４と活性領域１７とにより第４のＮ型ＭＩＳトランジスタＮＴｒ４が構成されている。また、ゲート配線２５は、活性領域１５のうち幅Ｗｐ４を有する部分の上から、活性領域１７のうち幅Ｗｎ４を有する部分の上に亘って形成されている。このゲート配線２５と活性領域１５とにより第５のＰ型ＭＩＳトランジスタＰＴｒ５が構成され、ゲート配線２５と活性領域１７とにより第５のＮ型ＭＩＳトランジスタＮＴｒ５が構成されている。
【００４２】
標準セル１０の境界部分のうち活性領域１４、１５の上に位置する部分には、Ｎ型不純物を含むＮ型基板コンタクト領域１９が形成されている。Ｎ型基板コンタクト領域１９の側方は素子分離領域１８により囲まれている。一方、標準セル１０の境界部分のうち活性領域１６、１７の下に位置する部分には、Ｐ型不純物を含むＰ型基板コンタクト領域２０が形成されている。Ｐ型基板コンタクト領域２０の側方は素子分離領域１８により囲まれている。
【００４３】
素子分離領域１８のうち活性領域１４、１６の横（向かって左側）に位置する部分の上には、ダミーゲート電極２６が形成されている。ダミーゲート電極２６は、ゲート配線２１と同じ長さで形成されている。また、素子分離領域１８のうち活性領域１４と活性領域１５との間に位置する部分および活性領域１６と活性領域１７との間に位置する部分の上には、ダミーゲート電極２７が形成されている。また、素子分離領域１８のうち活性領域１５、１７の横（向かって右側）に位置する部分の上には、ダミーゲート電極２８が形成されている。
【００４４】
図１に示す標準セル１０では、標準セル１０のゲート長方向の端部において、活性領域１４〜１７のゲート幅方向の長さが最大となっている。言い換えると、活性領域１４〜１７の長さは、標準セル１０の中心よりも外側において長くなっている。
【００４５】
図２は、図１に示す標準セルを２つ並べた構造を示す平面図である。図２に示す構造では、同じ構造を有する標準セル３０、３１が隣り合って配置している。標準セル３０の活性領域１５のうち標準セル３１に最も近い部分の幅Ｗｐ４と、標準セル３１の活性領域１４のうち標準セル３０に最も近い部分の幅Ｗｐ０とは同一である。また、標準セル３０内の右端のＰ型ＭＩＳトランジスタＰＴｒ５およびＮ型ＭＩＳトランジスタＮＴｒ５と、標準セル３１内の左端のＰ型ＭＩＳトランジスタＰＴｒ１およびＮ型ＭＩＳトランジスタＮＴｒ１とは、ゲート幅方向の位置が揃うように形成されている。また、標準セル３０内の活性領域１５から標準セル３１内の活性領域１４までの距離と、標準セル３０内の活性領域１７から標準セル３１内の活性領域１６までの距離とは、同一の値Ｄｎ１である。なお、幅Ｄｎ１は一定の値である。また、標準セル３０と標準セル３１との境界から標準セル３０内の活性領域１５までの距離と、上記境界から標準セル３１内の活性領域１４までの距離とは同一である。
【００４６】
本実施形態では、標準セル内のゲート長方向の両端部において、活性領域のゲート幅方向の長さを同一かつ最大にすることにより、標準セル同士の間において、活性領域間の距離を一定にすることができる。これにより、隣合うセルによる応力の影響を一定にすることができる。この場合には隣合うセルからの応力の影響を予め予測することが可能となるため、１つの標準セルのみを用いて、隣合う標準セルからの影響までも考慮に入れたシミュレーションが可能となる。これにより、シミュレーションの精度を向上することができる。特に、現在主流のセルライブラリを用いたシミュレーションの精度を向上することができる。
【００４７】
なお、図２では、同じ構造を有する標準セルを２つ並べる場合について説明したが、本発明においては、異なる構造を有する標準セルが隣合って配置していてもよい。この場合にも上述したように設定することにより、同様の効果を得ることができる。
【００４８】
図１および図２に示す構造では、最もゲート幅の広いトランジスタを標準セルの端に配置することにより、標準セルの端において活性領域のゲート幅方向の長さを最大にした。しかしながら、最もゲート幅の広いトランジスタを標準セルの端に配置することができない場合もある。そのような場合について、図３を参照しながら説明する。
【００４９】
図３は、第１の実施形態における変形例を示す平面図である。図３に示す構造では、半導体基板４１に、Ｎ型ウェル４２およびＰ型ウェル４３が配置している。そして、Ｎ型ウェル４２およびＰ型ウェル４３内には素子分離領域４８が形成されている。素子分離領域４８内には、Ｐ型不純物領域が設けられた活性領域４４およびＮ型不純物領域が設けられた活性領域４５が配置している。活性領域４４の上から活性領域４５の上に亘って、ゲート配線５１、５２が形成されている。活性領域４４はＷｐ５とＷｐ６との２種類の幅を有している。そして、活性領域４４の両端部における幅はＷｐ５であり、活性領域４４のうち両端部を除く部分の幅は、Ｗｐ５よりも短いＷｐ６である。一方、活性領域４５の両端部における幅はＷｎ５であり、活性領域４５のうち両端部を除く部分の幅は、Ｗｎ５よりも短いＷｎ６である。ゲート配線５１は、活性領域４４のうち幅Ｗｐ６を有する部分の上から、活性領域４５のうち幅Ｗｎ６を有する部分の上に亘って形成されている。一方、ゲート配線５２は、活性領域４４のうち幅Ｗｐ５を有する部分の上から、活性領域４５のうち幅Ｗｎ５を有する部分の上に亘って形成されている。ゲート配線５１および活性領域４４は第１のＰ型ＭＩＳトランジスタＰＴｒ１を構成し、ゲート配線５２および活性領域４５は第２のＰ型ＭＩＳトランジスタＰＴｒ２を構成している。一方、ゲート配線５１および活性領域４５は第１のＮ型ＭＩＳトランジスタＮＴｒ１を構成し、ゲート配線５２および活性領域４５は第２のＮ型ＭＩＳトランジスタＮＴｒ２を構成している。
【００５０】
図３に示す構造では、活性領域４４の左端部分の幅Ｗｐ５が、第１のＰ型ＭＩＳトランジスタＰＴｒ１のゲート幅であるＷｐ６よりも大きくなり、活性領域４５の左端部分の幅Ｗｎ６が、第１のＮ型ＭＩＳトランジスタＮＴｒ１のゲート幅であるＷｎ５よりも大きくなっている。つまり、第１のＰ型ＭＩＳトランジスタＰＴｒ１および第１のＮ型ＭＩＳトランジスタＮＴｒ１のゲート幅を確保するためには、活性領域４４、４５の向かって左端部分の幅はＷｐ６、Ｗｎ６であれば足りるが、本変形例では、それより大きい幅Ｗｐ５、Ｗｎ５としているのである。
【００５１】
標準セル４０の境界部分のうち活性領域４４の上に位置する部分には、Ｎ型不純物を含むＮ型基板コンタクト領域４６が形成され、Ｎ型基板コンタクト領域４６の側方は素子分離領域４８により囲まれている。一方、標準セル４０の境界部分のうち活性領域４５の下に位置する部分には、Ｐ型不純物を含むＰ型基板コンタクト領域４７が形成され、Ｐ型基板コンタクト領域４７の側方は素子分離領域４８により囲まれている。
【００５２】
素子分離領域４８のうち活性領域４４、４５の横（向かって左側）に位置する部分の上には、ダミーゲート電極５３が形成されている。ダミーゲート電極５３は、ゲート配線５１と同じ長さで形成されている。また、素子分離領域４８のうち活性領域４４、４５の横（向かって右側）に位置する部分の上には、ダミーゲート電極５４が形成されている。
【００５３】
本変形例では、ゲート幅の最も大きいトランジスタを標準セルの端に配置することができない場合でも、標準セルの端における活性領域の幅を最大にすることにより、隣の標準セルに与える応力の影響をシミュレーション可能なものとすることができる。つまり、図３に示す構造において、活性領域４４の向かって左端の幅をＷｐ５とすることにより、第１のＰ型ＭＩＳトランジスタＰＴｒ１のチャネルの実効的な幅は増加することになる。しかしながら、その幅の増加による特性の変化についてはモデリングが可能であるため、より正確なシミュレーション結果を得ることができる。
【００５４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体回路装置の設計手法について、図面を参照しながら説明する。図４は、本発明の第２の実施形態に係る標準セルの構造を示す平面図である。図４に示す構造では、図１に示す標準セル１０が、アレーに複数配置されている。
【００５５】
図４において、標準セル１０同士の境界は破線で示されている。なお、標準セル１０内のゲート配線や活性領域の配置は図１と同様であるので、その詳細な説明は省略する。
【００５６】
現在のＬＳＩは、一般に、セルベース方式により設計されている。この方法では、格子点にセルを配置して、標準セル１０内の入出力端子（図示せず）を配線（図示せず）で接続して設計される。この設計は、ＥＤＡツール（セルを配置してセル間を配線で接続するツール）を用いて、自動で行われる。
【００５７】
標準セルや配線には様々な種類があるため、標準セルおよび配線を隙間無く敷き詰めることは困難であり、図４に示すように、標準セル１０が配置できないスペーサーセル６０が存在する。このスペーサーセル６０内には、素子分離領域１８とダミー活性領域６１、６２、６３、６４とが配置している。ダミー活性領域６１、６２、６３、６４のゲート幅方向（図面における縦方向）の幅は、それぞれ、隣の標準セル１０内の活性領域１４、１５、１６、１７の幅と同じである。
【００５８】
また、ダミー活性領域６１、６２と活性領域１４、１５とは、ゲート幅方向の位置が揃うように形成されている。一方、ダミー活性領域６３、６４と活性領域１６、１７とは、ゲート幅方向の位置が揃うように形成されている。また、活性領域１５からダミー活性領域６１までの距離Ｄｐ２、活性領域１４からダミー活性領域６２までの距離Ｄｐ３、活性領域１７からダミー活性領域６３までの距離Ｄｎ２、活性領域１６からダミー活性領域６４までの距離Ｄｎ３は、同一の値である。
【００５９】
なお、このダミー活性領域６１〜６４はＥＤＡツールを用いて配置させてもよいし、予めダミー活性領域が形成されたセルを準備しておき、そのセル幅を格子点の整数倍に設定しておいてもよい。また、一般的なデザインルールでは最小の空きスペースにもダミー活性領域を配置することができるが、デザインルールによってはダミーの拡散領域が配置できない場合があるかもしれない。そのような場合には、セルを配置させるＥＤＡツールに、スペース幅が小さいスペースを禁止するような機能を付け加えてやればよい。具体的には、アレーの中央部にスペース幅が小さいスペースが空きそうであれば、そのスペースを無くすように両隣の標準セルを詰めて配置させるか、逆に、活性領域が配置できるスペースを生み出すように両隣の標準セルを離間させて配置させればよい。
【００６０】
また、図４に示す構造では、アレーの端部（向かって右側の端部）に配置する標準セル１０の横に、ダミー活性領域６５〜７０が配置している。
【００６１】
ダミー活性領域６５〜７０のゲート幅方向の幅は、それぞれ、隣の標準セル１０内の活性領域１５、１７の幅と同じである。また、ダミー活性領域６５、６７、６９と活性領域１５とは、ゲート幅方向の位置が揃うように形成されている。また、ダミー活性領域６６、６８、７０と活性領域１７とは、ゲート幅方向の位置が揃うように形成されている。また、活性領域１５からダミー活性領域６５、６７、６９までの距離Ｄｐ４および活性領域１７からダミー活性領域６６、６８、７０までの距離Ｄｎ４は、同一の値である。なお、距離Ｄｐ４およびＤｎ４は、距離Ｄｐ２、Ｄｐ３、Ｄｎ２、Ｄｎ３とも同一の値である。
【００６２】
なお、このダミー活性領域６５〜７０はＥＤＡツールを用いて配置させてもよいし、予めダミー活性領域が配置されたセルを準備しておき、そのセルをアレーの周辺部に配置させてもよい。
【００６３】
本実施形態では、標準セルの横にスペースが空く場合に、そのスペースにダミー活性領域を配置することにより、標準セルの特性が変動するのを防止することができる。これにより、標準セルが外部から受ける影響を予め予測することが可能となるため、１つの標準セルのみを用いて、外部からの影響までも考慮に入れたシミュレーションが可能となる。これにより、シミュレーションの精度を向上することができる。特に、現在主流のセルライブラリを用いたシミュレーションの精度を向上することができる。
【００６４】
また、アレーの端に配置する標準セルの横にダミー活性領域を配置することにより、標準セルの特性が変動するのを防止することができる。これにより、標準セルが外部から受ける影響を予め予測することが可能となるため、１つの標準セルのみを用いて、外部からの影響までも考慮に入れたシミュレーションが可能となる。これにより、シミュレーションの精度を向上することができる。特に、現在主流のセルライブラリを用いたシミュレーションの精度を向上することができる。
【産業上の利用可能性】
【００６５】
本発明では、半導体装置のシミュレーションの精度を高めることができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る標準セルの構造を示す平面図である。
【図２】図１に示す標準セルを２つ並べた構造を示す平面図である。
【図３】第１の実施形態における変形例を示す平面図である。
【図４】本発明の第２の実施形態に係る標準セルの構造を示す平面図である。
【図５】一般的な回路シミュレーションのパラメータを説明するための平面図である。
【図６】従来において、システムＬＳＩを構成するセルのうちの１つの例を示す平面図である。
【図７】（ａ）、（ｂ）は、複数のセルが配置するアレーを示す平面図である。
【符号の説明】
【００６７】
１０      標準セル
１１      半導体基板
１２      Ｎ型ウェル
１３      Ｐ型ウェル
１４〜１７      活性領域
１８      素子分離領域
１９      Ｎ型基板コンタクト領域
２０      Ｐ型基板コンタクト領域
２１〜２５      ゲート配線
２６〜２８      ダミーゲート電極
３０、３１、４０      標準セル
４１      半導体基板
４２      Ｎ型ウェル
４３      Ｐ型ウェル
４４、４５      活性領域
４６      Ｎ型基板コンタクト領域
４７      Ｐ型基板コンタクト領域
４８      素子分離領域
５１、５２      ゲート配線
５３      ダミーゲート電極
５４      ダミーゲート電極
６０      スペーサーセル
６１〜７０      ダミー活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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