(57)【要約】【課題】微細化されたＮＡＮＤ型フラッシュメモリにおいて、素子分離溝の加工歩留まりを低下させることなく、良好な素子分離特性を実現する。【解決手段】半導体基板１のメモリアレイ領域には、ＮＡＮＤ型フラッシュメモリのメモリセルが行方向および列方向に沿ってマトリクス状に配置されている。行方向に沿って配置された複数のメモリセルは、列方向に延在する細長い帯状の平面形状を有する素子分離溝３によって互いに分離されている。素子分離溝３は、その底部における行方向の径が、表面近傍における行方向の径よりも大きい。【選択図】図４
2007273859.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面の第１方向およびこれと直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、ゲート絶縁膜を介して前記半導体基板の主面上に形成された浮遊ゲートと、絶縁膜を介して前記浮遊ゲートの上部に形成された制御ゲートとを備え、
前記第１方向に沿って配置された複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成し、
前記第２方向に沿って配置された複数のメモリセルは、直列に接続され、
前記第１方向に隣接するメモリセルは、前記半導体基板の主面に形成され、前記第２方向に延在する素子分離溝によって互いに分離され、
前記素子分離溝の底部における前記第１方向の径は、前記半導体基板の表面における前記第１方向の径よりも大きいことを特徴とする半導体装置。
【請求項２】
前記素子分離溝に埋め込まれた絶縁膜中の一部に空隙が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１方向に隣接する前記素子分離溝は、それらの底部が互いに繋がっていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記素子分離溝に埋め込まれた絶縁膜中の一部に空隙が設けられていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２方向に沿って配置されたメモリセル列の端部は、選択トランジスタを介して第２導電型の拡散層に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記浮遊ゲートの断面形状は、逆Ｔ字形であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１方向に隣接する前記選択トランジスタのゲートには独立に電位を給電でき、かつ前記第２導電型の拡散層は、前記第１方向に隣接する前記選択トランジスタ２つごとに共有されていることを特徴とする請求項５記載の半導体装置。
【請求項８】
（ａ）半導体基板中に第１導電型のウェルを形成する工程と、
（ｂ）前記半導体基板上に第１絶縁膜を形成する工程と、
（ｃ）前記ウェルとは前記第１絶縁膜を介して前記シリコン基板に平行な第１の方向と前記半導体基板に平行でかつ前記第１の方向に垂直な第２の方向に等間隔で並ぶ複数の第１ゲートを形成する工程と、
（ｄ）前記第１の方向に隣接する前記第１ゲートの隙間に第２方向に延在するように前記シリコン基板中に素子分離溝を形成する工程と、
（ｅ）前記素子分離溝を絶縁膜で埋め込む工程と、
（ｆ）前記第１ゲートと第２絶縁膜を介して第２ゲートを第１の方向に延在して形成する工程とを含み、
前記（ｄ）素子分離溝を形成する工程は、前記素子分離溝の前記第１の方向の寸法を前記シリコン基板表面よりも深い標高で最大になるようにする工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体基板に素子分離溝を形成する際、
（ｇ）第１の深さの素子分離溝を形成する工程と、
（ｈ）前記第１の深さの溝内の前記シリコン基板表面に絶縁膜を形成する工程と、
（ｉ）前記絶縁膜を異方的にエッチングし前記第１の深さの溝の底部の前記絶縁膜だけを除去する工程と、
（ｊ）前記半導体基板を等方的にエッチングし、前記半導体基板表面に垂直な方向と水平の方向の両方向に前記溝を広げる工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記素子分離溝を前記絶縁膜で埋め込む際に前記絶縁膜中に空洞を形成する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記素子分離溝を形成する際、前記第１方向に隣接する素子分離溝を前記半導体基板内部で互いに連結させる工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記素子分離溝を前記絶縁膜で埋め込む際、前記絶縁膜中に空洞を形成する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板に前記素子分離溝を形成する際、
（ｋ）シリコン基板上に形成したウェル上に前記第１絶縁膜を介して前記第２方向に延在する前記第１ゲート材料を堆積する工程と、
（ｌ）前記第１ゲート材料上にダミー絶縁膜を堆積する工程と、
前記第１ゲートと前記ダミー絶縁膜を第２方向に延在するライン／スペースパターンに形成し第１絶縁膜の一部を露出させる工程と、
（ｍ）前記（ｌ）工程で形成した前記第１ゲートと前記ダミー絶縁膜のライン／スペースをマスクに露出した前記第１絶縁膜の一部を除去し前記シリコン基板を一部露出させる工程と、
（ｎ）前記（ｌ）工程で形成した前記第１ゲートと前記ダミー絶縁膜のライン／スペースをマスクに前記露出させた前記シリコン基板を第１の深さまでエッチングする工程と、
（ｏ）前記第１の深さの溝内の前記シリコン基板表面と前記第１ゲートの露出した側壁にシリコン酸化膜を形成する工程と、
（ｐ）前記シリコン酸化膜を異方的にエッチングし前記第１の深さの溝の底部の前記シリコン酸化膜だけを除去する工程と、
（ｑ）前記（ｐ）工程に引き続きシリコン基板を等方的にエッチングし前記シリコン基板表面に垂直な方向と水平の方向の両方向に前記溝を広げる工程と、
を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記（ｑ）工程において、前記第１方向に隣接した素子分離溝同士が繋がるまで前記溝を広げることを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的書き換えが可能なメモリセルを有する半導体装置の微細化技術に関するものである。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性メモリのうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性および耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大には、メモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。
【０００３】
例えば、非特許文献１には、大容量化に適するコンタクトレス型セルの一種であるＡＮＤ型セルアレイにおいて、浮遊ゲートおよび制御ゲートに加えて、第３のゲートをメモリセル内に持ち、第３のゲートに与える電位によってその下部の半導体基板表面に形成される反転層をローカルビット線として用いる構造が報告されている。
【０００４】
また、非特許文献２、３、４には、同じく大容量化に適するコンタクトレス型セルの一種である、いわゆるＮＡＮＤ型フラッシュメモリの例が報告されている。これらの構造を用いることによって、メモリセルの物理的面積をほぼ４Ｆ２（Ｆ：最小加工寸法）にまで低減することに成功し、大容量を実現している。
【０００５】
しかし、今後、４０ｎｍ世代以降にまでフラッシュメモリの微細化を進めるためには、素子分離特性の保持が必要である。フラッシュメモリの技術ではないが、半導体デバイスの素子分離特性を改善するための技術として、特許文献１に挙げる技術、すなわち、素子分離溝の横方向寸法をシリコン基板表面よりも標高低いシリコン基板内で広げ、後の酸化工程で溝どうしをつなげ、リーク電流売パスを遮断する技術がある。
【特許文献１】特開平８−７０１１２号公報
【非特許文献１】International Electron Devices Meeting, 2003, p.823-826
【非特許文献２】International Electron Devices Meeting, 2004, p.873-876
【非特許文献３】International Solid-State Circuits Conference, 2005, p.44-45
【非特許文献４】International Solid-State Circuits Conference, 2005, p.46-47
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＮＡＮＤ型フラッシュメモリのような微細化が進んだ素子分離溝で、特許文献１にあるような溝どうしがつながるほどのシリコン基板の酸化を行なうと、シリコンが酸化されてシリコン酸化膜になる際の体積膨張によって生じる応力により、シリコン基板に欠陥を生じさせメモリトランジスタのソース・ドレイン間パンチスルーを生じさせるなどの不具合を生じさせることになる。
【０００７】
ＮＡＮＤ型アレイ構造のフラッシュメモリは、ワード線方向に並んだ複数のメモリセル間に素子分離溝が設けられている。従って、この素子分離溝によって分離されたメモリセル下のチャネル間で良好な素子分離特性が確保できない場合には、誤読み出し、誤書き込みが生じ、動作信頼性が低下する。
【０００８】
素子分離溝は、溝の深さが大きいほど、また溝の幅が広いほど、素子分離特性が良好になる。従って、メモリセルサイズの縮小に伴って素子分離溝の幅が狭くなると、深さが同じであっても素子分離特性は低下する。そこで、素子分離特性を維持しながらメモリセルサイズを縮小しようとすれば、溝の幅を狭くした分だけ、深さを大きくする必要があるが、溝のアスペクト比の増大によって溝の加工自体が困難となる。すなわち、素子分離溝の深さに対し、アスペクト比の増加に伴う加工歩留まりの低下と素子分離特性の低下とがトレードオフの関係にある。従って、この課題を解決できないと、メモリセルサイズの縮小が行き詰ることになる。
【０００９】
また、素子分離特性に加えて、書込み時の選択ワード線下セルの書込みを行なわないセルへの誤書込みの抑制がＮＡＮＤ型フラッシュでの重要課題である。ＮＡＮＤ型フラッシュでの書き込みは、トンネル絶縁膜を介したファウラー・ノルトハイム(Fowler-Nordheim)トンネル電流を用いて行う。図８は書込み時の電圧条件を説明した回路図である。書き込みは選択ワード線（ＳＷＬ）に接続されたメモリセルに対して行なう。同じＳＷＬに接続されたメモリセルでも書き込みを行なう場合と行わない場合が生じるが、ビット線の電位によってこれを制御する。選択トランジスタ（ＳＴ１）に２Ｖ程度、選択ワード線（ＳＷＬ）下の書き込みを行なうメモリセルに接続されたビット線に０Ｖ、書き込みを行なわないメモリセルに接続されたビット線に３Ｖ程度を印加する。共通ソース線、選択トランジスタ（ＳＴ２）、ウェルはそれぞれ０Ｖである。この状態で、非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖ程度に急激に増加させる。（数マイクロ秒程度以下）。すると、非選択ワード線（ＵＳＷＬ）下の浮遊ゲートの電位は増加し、その電位の影響で、メモリセル下の基板表面電位も増加しようとする。
【００１０】
ビット線電位を３Ｖ程度にしたビット線では選択トランジスタ（ＳＴ１）がＯＦＦ状態となるため、メモリセル下の基板表面電位は増加しＶＨとなる。一方、ビット線電位を０Ｖとしたビット線では選択トランジスタ（ＳＴ１）がＯＮ状態となるため、ビット線コンタクト側から電子がメモリセル下基板表面に供給され、電位は０Ｖとなる。
【００１１】
書き込みを行なわない場合のメモリセル下基板表面の電位ＶＨの決まり方を図１０に示す。非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖに急増させることにより、浮遊ゲート電位もΔＶｆｇだけ増加する。基板表面の電位ＶＨは、トンネル絶縁膜容量Ｃｏｘ、空乏層容量Ｃｄｅｐで決まるカップリング比Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）とΔＶｆｇの積で表される。
【００１２】
ＶＨ＝ΔＶｆｇ×Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）    （１）
なるべく大きいＶＨを得ることで、書込みを行なわないセルへの誤書込みを抑制することができるが、そのためには、（１）式から考えてＣｏｘ/（Ｃｏｘ＋Ｃｄｅｐ）を大きくすることが要請される。
【００１３】
本発明の目的は、微細化されたＮＡＮＤ型フラッシュメモリにおいて、メモリセル間に設けられる素子分離溝の深さを大きくすることなく、良好な素子分離特性を実現することのできる技術を提供すること、または書き込み素子電圧を増加させることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体装置は、第１導電型の半導体基板の主面の第１方向およびこれと直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、ゲート絶縁膜を介して前記半導体基板の主面上に形成された浮遊ゲートと、絶縁膜を介して前記浮遊ゲートの上部に形成された制御ゲートとを備え、前記第１方向に沿って配置された複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成し、前記第２方向に沿って配置された複数のメモリセルは、互いに直列に接続され、前記第１方向に隣接するメモリセルは、前記半導体基板の主面に形成され、前記第２方向に延在する素子分離溝によって互いに分離され、前記素子分離溝の底部における前記第１方向の径は、前記素子分離溝の表面近傍における前記第１方向の径よりも大きいものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
微細化されたＮＡＮＤ型フラッシュメモリにおいて、良好な素子分離特性を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１である半導体装置のメモリアレイ領域を示す要部平面図、図２〜図６は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った断面図である。なお、図１はメモリアレイ領域の構成を見易くするために、一部の部材の図示が省略されている。
【００２１】
本実施の形態の半導体装置は、ＮＡＮＤ型フラッシュメモリである。メモリセルは、ｐ型単結晶シリコンからなる半導体基板（以下、基板という）１の主面のｐ型ウエル１０に形成され、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート５、絶縁膜６、制御ゲート８およびｎ型拡散層１３（ソース、ドレイン）を有している。制御ゲート８は、行方向（図１のｘ方向）に延在し、ワード線ＷＬを構成している。ｐ型ウエル１０と浮遊ゲート５はゲート絶縁膜４によって分離され、浮遊ゲート５と制御ゲート８（ワード線ＷＬ）は絶縁膜６によって分離されている。
【００２２】
基板１のメモリアレイ領域には、上記した構造を有する複数のメモリセルが行方向および列方向（図１のｙ方向）に沿ってマトリクス状に配置されている。行方向、すなわちワード線ＷＬの延在方向に並んだ複数のメモリセルは、列方向に延在する細長い帯状の平面形状を有する素子分離溝３によって互いに分離されている。一方、列方向に並んだ複数のメモリセルは、それぞれのｎ型拡散層１３を介して互いに直列に接続されている。
【００２３】
列方向に延在するメモリセル列は、メモリアレイ領域の一端で選択トランジスタＳＴ１に接続され、選択トランジスタＳＴ１のｎ型拡散層１１（ＢＬＤＬ）を介してビット線コンタクト（ＢＬＣＯＮＴ）に接続されている。ビット線コンタクト（ＢＬＣＯＮＴ）は、ワード線ＷＬの上層の層間絶縁膜（図示せず）に形成され、この層間絶縁膜上に形成されたメタル配線からなるビット線ＢＬ（図７、図８）に接続されている。また、列方向に延在するメモリセル列は、メモリアレイ領域の他端で選択トランジスタＳＴ２のｎ型拡散層１２に接続されている。選択トランジスタＳＴ２のｎ型拡散層１２は、共通ソース線（ＣＳＤＬ）を構成している。
【００２４】
図４および図５に示すように、本実施の形態のＮＡＮＤ型フラッシュメモリは、素子分離溝３の底部における行方向の径（Ｗbottom）が、表面近傍における行方向の径（Ｗtop）よりも大きい（Ｗbottom＞Ｗtop）という特徴がある。後述するように、素子分離溝３の断面形状をこのようにすることにより、溝の深さを浅くしても良好な素子分離特性が得られる。
【００２５】
次に、上記ＮＡＮＤ型フラッシュメモリの動作について説明する。まず、読み出し時には、図７に示すように、選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬｎ、ＢＬｎ−２）に１Ｖ、選択トランジスタ（ＳＴ１、ＳＴ２）に５Ｖ程度、非選択ワード線（ＵＳＷＬ）に５Ｖ程度、共通ソース線（ＣＳＤＬ）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択ワード線（ＳＷＬ）に読み出し判定電圧（Ｖread）を印加し、選択メモリセル（ＳＭＣ）のＯＮ、ＯＦＦを判定する。
【００２６】
書き込みは、トンネル絶縁膜４を介したファウラー・ノルトハイム(Fowler-Nordheim)トンネル電流を用い、選択ワード線（ＳＷＬ）に接続された複数のメモリセルに対して行なう。この場合、選択ワード線（ＳＷＬ）に接続された複数のメモリセルのうち、書き込みを行うメモリセルと行わないメモリセルとの区別は、ビット線（ＢＬ）に印加する電圧の大小によって制御する。
【００２７】
すなわち、書き込み時には、図８に示すように、選択トランジスタ（ＳＴ１）に２Ｖ程度、選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬｎ）に０Ｖ、他のビット線に３Ｖ程度をそれぞれ印加する。共通ソース線（ＣＳＬ）および選択トランジスタ（ＳＴ２）は０Ｖにする。この状態で、非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖ程度まで急激（数マイクロ秒程度以下）に増加させる。すると、非選択ワード線（ＵＳＷＬ）下の浮遊ゲート（５）の電位が増加し、その影響で、メモリセル下の基板表面電位も増加しようとする。このとき、３Ｖ程度の電圧が印加されたビット線に接続された選択トランジスタ（ＳＴ１）はＯＦＦ状態となるため、メモリセル下の基板表面電位が増加する（ＶＨ）。一方、０Ｖが印加されたビット線（ＢＬｎ）に接続された選択トランジスタ（ＳＴ１）はＯＮ状態となるため、ビット線コンタクト（ＢＬＣＯＮＴ）側からメモリセル下の基板表面に電子が供給され、その電位は０Ｖとなる。
【００２８】
次に、選択ワード線（ＳＷＬ）の電位を０Ｖから２０Ｖ程度まで増加させる。このとき、基板表面電位が０Ｖのビット線（ＢＬｎ）では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板（１）の表面から浮遊ゲート（５）にトンネル電流により電子が注入され、書き込みが起こる。一方、基板表面電位がＶＨのビット線では、浮遊ゲート−基板表面間電位差が緩和されるので、書き込みが起こらない。
【００２９】
選択トランジスタ（ＳＴ１）を介したメモリセル下の基板表面とビット線コンタクト（ＢＬＣＯＮＴ）側の拡散層１１との電子のやり取りを図９（ａ）、（ｂ）に示す。書き込みを行なう場合が（ａ）、書き込みを行なわない場合が（ｂ）である。また、書き込みを行なわない場合におけるメモリセル下の基板表面電位（ＶＨ）、浮遊ゲート電位変化（ΔＶｆｇ）、トンネル酸化膜容量（Ｃｏｘ）、基板空乏層容量（Ｃｄｅｐ）の関係を図１０に示す。
【００３０】
非選択ワード線（ＵＳＷＬ）を０Ｖから１０Ｖに急増させることにより、浮遊ゲート電位もΔＶｆｇだけ増加する。基板表面電位（ＶＨ）は、トンネル絶縁膜容量（Ｃｏｘ）および基板空乏層容量（Ｃｄｅｐ）で決まるカップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］と浮遊ゲート電位変化（ΔＶｆｇ）との積で表される。
【００３１】
ＶＨ＝ΔＶｆｇ×Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）      （１）
書き込みの際には、書き込みを行なうメモリセルに接続されたビット線（基板表面電位＝０Ｖ）と、書き込みを行なわないメモリセルに接続されたビット線（基板表面電位＝ＶＨ）とが隣接する箇所が生じる。このとき、基板表面間の絶縁が不十分であると、図１１に示すように、両者の間に電流が流れ、書き込みを行なわないメモリセルに接続されたビット線の基板表面電位はＶＨより低下し、書き込みを行なうメモリセルに接続されたビット線の電位は０Ｖより増加する。この電流が大きい場合は、２つの電位差が小さくなり、書き込みを行なうメモリセルが書き込まれなかったり、書き込みを行なわないメモリセルが書き込まれるといった書き込み不良が生じる。
【００３２】
本実施の形態では、素子分離溝３の底部の径を表面近傍の径よりも大きくしたことによって、溝の深さが浅い場合でも、溝の壁面に沿って流れる電流の経路が実効的に長くなるので、基板表面間の絶縁性が確保でき、良好な素子分離特性が得られる。
【００３３】
消去時には、図１２に示すように、選択トランジスタ（ＳＴ１、ＳＴ２）に挟まれた全てのワード線に−２０Ｖ程度の電圧を印加し、ゲート絶縁膜を介してファウラー・ノルトハイムトンネル電流により、浮遊ゲートから基板に電子を放出する。
【００３４】
次に、図１３〜図３８を用いて上記ＮＡＮＤ型フラッシュメモリの製造方法を説明する。なお、図１３〜図１５、図１７〜図３０は、図１のＣ−Ｃ線に沿った要部断面図に対応している。
【００３５】
まず、図１３に示すように、ｐ型単結晶シリコンからなる基板１にリンをイオン注入してｐ型ウエル１０を形成した後、熱酸化法を用いてｐ型ウエル１０の表面に膜厚９ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜４を形成する。次に、図１４に示すように、ゲート絶縁膜４の上部にリンをドープした多結晶シリコン膜５ａおよび窒化シリコン膜２１ａをＣＶＤ法で堆積する。多結晶シリコン膜５ａは、後の工程で浮遊ゲート（５）になる導電膜であり、その膜厚は５０ｎｍ〜１００ｎｍ程度とする。また、窒化シリコン膜２１ａの膜厚は５０ｎｍ程度とする。
【００３６】
次に、図１５に示すように、フォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜２１ａをパターニングし、窒化シリコン膜２１ｂとする。図１６は、メモリアレイ領域に形成された窒化シリコン膜２１ｂの平面形状を示している。窒化シリコン膜２１ｂは、列方向（ｙ方向）に延在する細長い帯状の平面形状を有し、基板１のアクティブ領域となる部分を覆っている。
【００３７】
次に、図１７に示すように、ドライエッチングまたはウェットエッチングによって窒化シリコン膜２１ｂをスリミングし、窒化シリコン膜２１ｃとする。このスリミング処理によって得られた窒化シリコン膜２１ｂの幅（Ｗ）は、フォトリソグラフィの最小加工寸法よりも小さくなる。次に、図１８に示すように、窒化シリコン膜２１ｃをマスクにしたドライエッチングで多結晶シリコン膜５ａをパターニングする。このとき、下層のゲート絶縁膜４が露出する前にエッチングを停止し、断面形状が櫛歯状の多結晶シリコン膜５ｂとする。
【００３８】
次に、図１９に示すように、ＣＶＤ法を用いて酸化シリコン膜２２を堆積する。酸化シリコン膜２２は、櫛歯状にパターニングされた多結晶シリコン膜５ｂの凹部が完全に埋め込まれないような薄い膜厚で堆積する。次に、図２０に示すように、酸化シリコン膜２２を異方的にドライエッチングすることによって、多結晶シリコン膜５ｂおよび窒化シリコン膜２１ｃのそれぞれの側面にサイドウォール状の酸化シリコン膜２２ａを形成する。
【００３９】
次に、図２１に示すように、窒化シリコン膜２１ｃとその側面に形成された酸化シリコン膜２２ａとをマスクにして、多結晶シリコン膜５ｂとその下層のゲート絶縁膜４とをドライエッチングし、ｐ型ウエル１０の表面の一部を露出させる。このエッチングにより、多結晶シリコン膜５ｂは、逆Ｔ字形の断面形状を有し、所定の間隔で互いに分離された複数の多結晶シリコン膜５ｃとなる。次に、図２２に示すように、露出したｐ型ウエル１０をドライエッチングすることによって、複数の溝３ａを形成する。これらの溝３ａは、列方向に延在する細長い帯状の平面形状を有している。
【００４０】
次に、図２３に示すように、ＣＶＤ法を用いて酸化シリコン膜２３を堆積する。酸化シリコン膜２３は、溝３ａの内部が完全に埋め込まれないような薄い膜厚で堆積する。なお、ＣＶＤ法に代えて熱酸化法を用い、溝３ａの内壁と多結晶シリコン膜５ｂの側面とに薄い熱酸化膜（酸化シリコン膜）を形成してもよい。次に、図２４に示すように、酸化シリコン膜２３を異方的にドライエッチングすることによって、溝３ａの底部のｐ型ウエル１０を露出させると共に、酸化シリコン膜２２ａ、多結晶シリコン膜５ｃおよび溝３ａのそれぞれの側面にサイドウォール状の酸化シリコン膜２３ａを形成する。
【００４１】
次に、図２５に示すように、溝３ａの底部に露出したｐ型ウエル１０を等方的にエッチングする。このエッチングは、ドライまたはウェットのいずれでもよい。これにより、溝３ａの底部が基板１の主面に対して垂直な方向と水平な方向とに拡大され、開口部近傍の径よりも底部の径が大きい溝３ｂが形成される。次に、図２６に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積し、溝３ｂの内部を酸化シリコン膜２４で完全に埋め込んだ後、図２８に示すように、溝３ｂの外部の酸化シリコン膜２４、サイドウォール状の酸化シリコン膜２２ａ、２３ａをエッチバックし、溝３ｂの内部のみに酸化シリコン膜２４を残す。ここまでの工程により、図４および図５に示したような、表面近傍よりも底部の径（行方向の径）が大きい素子分離溝３が完成する。
【００４２】
続いて多結晶シリコン膜５ｃの上部の窒化シリコン膜２１ｃをドライエッチングまたはウェットエッチングにより取り除く。次に、図２９に示すように、隣り合う多結晶シリコン膜５ｃのスペースが完全に埋め込まれないような薄い膜厚の絶縁膜６ａを堆積し、多結晶シリコン膜５ｃの表面を絶縁膜６ａで覆う。絶縁膜６ａは、例えばＣＶＤ法で堆積した酸化シリコン膜、またはＣＶＤ法で堆積した酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜で構成する。
【００４３】
このとき、隣り合う多結晶シリコン膜５ｃのスペースが絶縁膜６ａで完全に埋め込まれてしまうと、後の工程で絶縁膜６上に制御ゲート（８）を形成した際、浮遊ゲート（５）の側壁を利用した制御ゲート−浮遊ゲート間の容量増加が見込めないので、カップリング比を確保することが困難となる。しかし、本実施の形態では、多結晶シリコン膜５ｃの断面形状を逆Ｔ字形にしたことにより、メモリセルサイズの縮小に伴って、隣り合う多結晶シリコン膜５ｃのスペースが狭くなっても、このスペースが完全に埋め込まれないように絶縁膜６を堆積することができる。すなわち、図２９に示すスペース（Ｌsp）を確保することができるので、浮遊ゲート（５）の側壁を利用した制御ゲート−浮遊ゲート間の容量を増加してカップリング比を確保することができる。
【００４４】
次に、図３０に示すように、絶縁膜６ａの上部にリンをドープした多結晶シリコン膜７ａをＣＶＤ法で堆積する。多結晶シリコン膜７ａは、後の工程で形成される制御ゲート（７）の一部となる導電膜である。図３１は、この時点における図１のＡ−Ａ線断面図であり、図３２は、この時点における図１のＢ−Ｂ線断面である。ここからの工程は、このＡ−Ａ線断面図とＢ−Ｂ線断面図とを用いて説明する。
【００４５】
次に、図３３および図３４に示すように、後の工程で選択トランジスタ（ＳＴ１、ＳＴ２）が形成される領域の多結晶シリコン膜７ａおよび絶縁膜６ａをパターニングし、それぞれ多結晶シリコン膜７ｂおよび絶縁膜６とする。次に、図３５および図３６に示すように、スパッタリング法を用いてメタル膜９を堆積する。メタル膜９は、例えば窒化タングステン膜とタングステン膜との積層膜や、タングステンシリサイド膜などのメタルシリサイド膜からなる。
【００４６】
次に、図３７および図３８に示すように、フォトレジスト膜をマスクにしたドライエッチングでメタル膜９、多結晶シリコン膜７ｂ、絶縁膜６および多結晶シリコン膜５ｃを順次パターニングする。ここまでの工程により、メタル膜９と多結晶シリコン膜７ｂとの積層膜からなる制御ゲート８（ワード線ＷＬ）と、多結晶シリコン膜５ｃからなる浮遊ゲート５とが形成される。また、メモリアレイ領域の端部には、メタル膜９と多結晶シリコン膜７ｂ、５ｃとの積層膜からなる選択トランジスタ（ＳＴ１、ＳＴ２）のゲート電極１４が形成される。
【００４７】
次に、ｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層（ＢＬＤＬ）１１、ｎ型拡散層（ＣＳＤＬ）１２およびｎ型拡散層１３を形成することにより、前記図１〜図６に示すメモリセルおよび選択トランジスタ（ＳＴ１、ＳＴ２）が完成する。図示は省略するが、その後、制御ゲート８（ワード線ＷＬ）の上部に層間絶縁膜を形成し、続いて層間絶縁膜をエッチングして、ワード線ＷＬ、ｐ型ウエル１０、選択トランジスタ（ＳＴ１、ＳＴ２）、ｎ型拡散層（ＢＬＤＬ）１１およびｎ型拡散層（ＣＳＤＬ）１２のそれぞれに達するコンタクトホールを形成した後、層間絶縁膜の上部にメタル配線（ビット線）を形成することにより、本実施の形態のＮＡＮＤ型フラッシュメモリが完成する。
【００４８】
図３９（ａ）は、素子分離溝の径が表面近傍と底部とでほぼ等しいＮＡＮＤ型フラッシュメモリ（比較例）と、本実施の形態のＮＡＮＤ型フラッシュメモリの素子分離特性を比較したグラフである。グラフの横軸は素子分離溝の幅(ＷＳＴＩ)を示し、縦軸は素子分離を実現する最小の溝深さ(ＤＳＴＩｃ)を示している。グラフから明らかなように、本実施の形態のＮＡＮＤ型フラッシュメモリは、素子分離溝の幅が比較例と同じであっても、素子分離を実現する最小の溝深さを浅くすることができる。すなわち、本実施の形態によれば、素子分離溝のアスペクト比を大きくすることなく、メモリセルサイズを縮小することができるので、製造歩留まりを低下させることなく、ＮＡＮＤ型フラッシュメモリを大容量化することができる。
【００４９】
また、図３９（ｃ）に示すように、本実施の形態のＮＡＮＤ型フラッシュメモリは、素子分離溝の底部の径を大きくしたことにより、素子分離溝がメモリセルの下方にまで延びている。一方、図３９（ｃ）に示すように、比較例では、素子分離溝がメモリセルの下方にまで延びていない。素子分離溝の内部には、基板を構成するシリコン（比誘電率＝１１．９）よりも低誘電率の酸化シリコン膜（比誘電率＝３．９）が埋め込まれるので、素子分離溝がメモリセルの下方にまで延びることにより、基板空乏層容量（Ｃｄｅｐ）が実効的に小さくなる（Ｃｄｅｐ＜Ｃｄｅｐ’）。これにより、前記式（１）に示すカップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］が大きくなるので、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができる。すなわち、書き込み時に非選択ワード線に印加する電圧を低くすることができるという効果が得られる。
【００５０】
（実施の形態２）
本実施の形態は、前記実施の形態１と同じように、素子分離溝３の底部の径を表面近傍の径よりも大きくするが、図４０〜図４４に示すように、本実施の形態では、素子分離溝３の底部の径がさらに拡大され、隣接するメモリセルの素子分離溝３の底部と繋っている。すなわち、メモリアレイ領域の列方向に沿って並行に延在する複数の素子分離溝３は、それらの表面近傍では互いに分離されているが、底部では互いに繋がっている。なお、図４０〜図４４は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に対応する要部断面図である。
【００５１】
上記のような素子分離溝３を有するＮＡＮＤ型フラッシュメモリの製造方法を説明する。まず、前記実施の形態１の図１３〜図２５に示す工程に従い、ｐ型ウエル１０に溝３ａを形成した後、溝３ａの底部に露出したｐ型ウエル１０を等方的にエッチングする。これにより、溝３ａの底部が基板１の主面に対して垂直な方向と水平な方向とに拡大され、開口部近傍の径よりも底部の径が大きい溝３ｂが形成される。続いて、図４５に示すように、溝３ｂの底部のｐ型ウエル１０をさらに等方的にエッチングすると、溝３ｂの底部の径がさらに拡大され、隣り合う溝３ｂ同士がそれらの底部で繋がるようになる。次に、図４６に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積し、溝３ｂの内部を酸化シリコン膜２４で完全に埋め込む。その後の工程は、前記実施の形態１と同じである。
【００５２】
素子分離溝３を上記のような構造にした場合は、メモリセルのｎ型拡散層１３（ソース、ドレイン）が素子分離溝３まで達しないようにすることが望ましい。すなわち、図４０および図４３に示すｎ型拡散層１３の底部から素子分離溝３までの距離（Ｄｐ）が正の値（Ｄｐ＞０）になるようにすることが望ましい。Ｄｐ＞０であれば、消去時に浮遊ゲート５から基板表面に放出された電子が、ｎ型拡散層１３と素子分離溝３との間のｐ型ウエル１０を伝わって、バルクシリコンに放出される。しかし、Ｄｐ＝０になると、浮遊ゲート５から放出された電子がｎ型拡散層１３と拡散層１３との間のｐ型ウエル１０内に蓄積されてしまうので、浮遊ゲート−基板表面電位間の電位差が小さくなり、消去速度が非常に遅くなる。同様の理由から、図４０に示すｎ型拡散層１２（共通ソース線）の端部から素子分離溝３までの距離（Ｄｐ２）も正の値（ＤＰ２＞０）になるようにすることが望ましい。
【００５３】
本実施の形態では、素子分離特性は、シリコンではなく、素子分離溝３に埋め込まれた酸化シリコン膜（２４）の絶縁性によって確保されるため、前記実施の形態１と比較して良好な素子分離特性を実現できる。
【００５４】
また、本実施の形態では、シリコン（比誘電率＝１１．９）よりも低誘電率の酸化シリコン膜（比誘電率＝３．９）が埋め込まれた素子分離溝３がメモリアレイ領域の全体に広がっている。従って、前記式（１）の基板空乏層容量（Ｃｄｅｐ）が前記実施の形態１よりもさらに小さくなるので、カップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］がさらに大きくなる。これにより、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができ、書き込み時に非選択ワード線に印加する電圧をさらに低くすることができる。
【００５５】
（実施の形態３）
図４７〜図５１は、実施の形態３の半導体装置を示す要部断面図であり、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った要部断面図に対応している。
【００５６】
前記実施の形態１、２では、浮遊ゲート５の断面形状を逆Ｔ字形にしたが、本実施の形態では、浮遊ゲート５の断面形状を矩形にしている。本実施の形態の製造方法を説明すると、まず、図５２に示すように、基板１にｐ型ウエル１０を形成した後、熱酸化法を用いてｐ型ウエル１０の表面に酸化シリコン膜からなるゲート絶縁膜４を形成する。続いてゲート絶縁膜４の上部にリンをドープした多結晶シリコン膜５ｄおよび窒化シリコン膜２１をＣＶＤ法で堆積する。
【００５７】
次に、図５３に示すように、フォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜２１ａをパターニングし、窒化シリコン膜２１ｂとする。この窒化シリコン膜２１ｂの平面形状を示したのが図１６である。次に、窒化シリコン膜２１ｂをマスクにしたドライエッチングで多結晶シリコン膜５ｄをパターニングし、多結晶シリコン膜５ｅとする。続いてゲート絶縁膜４をドライエッチングし、ｐ型ウエル１０の表面の一部を露出させる。
【００５８】
次に、図５４に示すように、露出したｐ型ウエル１０をドライエッチングすることによって、複数の溝３ａを形成した後、図５５に示すように、ＣＶＤ法を用いて堆積した酸化シリコン膜２３を異方的にドライエッチングすることによって、溝３ａの底部のｐ型ウエル１０を露出させると共に、窒化シリコン膜２１ｂ、多結晶シリコン膜５ｅおよび溝３ａのそれぞれの側面にサイドウォール状の酸化シリコン膜２３ａを形成する。
【００５９】
次に、図５６に示すように、溝３ａの底部に露出したｐ型ウエル１０を等方的にエッチングすることにより、溝３ａの底部が基板１の主面に対して垂直な方向と水平な方向とに拡大され、開口部近傍の径よりも底部の径が大きい溝３ｂが形成される。次に、図５７に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積し、溝３ｂの内部を酸化シリコン膜２４で完全に埋め込んだ後、溝３ｂの外部の酸化シリコン膜２３ａ、２４をエッチバックし、溝３ｂの内部のみに酸化シリコン膜２４を残す。ここまでの工程により、表面近傍よりも底部の径が大きい素子分離溝３が完成する。
【００６０】
次に、図５８に示すように、窒化シリコン膜２１ｂをドライエッチングまたはウェットエッチングにより取り除いた後、絶縁膜６ａを堆積する。絶縁膜６ａは、前記実施の形態１と同様、ＣＶＤ法で堆積した酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜などで構成してもよいが、本実施の形態では、浮遊ゲート５の断面形状を矩形にし、浮遊ゲート上表面だけで制御ゲート−浮遊ゲート間の容量を確保するため充分な容量が期待できない。従って、カップリング比を確保するためには、絶縁膜６ａを酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜より低誘電率材料、例えばＡｌ２Ｏ３あるいはＨｆＯ２などで構成する。
【００６１】
次に、図５９に示すように、リンをドープした多結晶シリコン膜７ａを堆積する。図６０は、この時点における図１のＡ−Ａ線断面図であり、図６１は、この時点における図１のＢ−Ｂ線断面である。ここからの工程は、このＡ−Ａ線断面図とＢ−Ｂ線断面図とを用いて説明する。
【００６２】
次に、図６２および図６３に示すように、後の工程で選択トランジスタ（ＳＴ１、ＳＴ２）が形成される領域の多結晶シリコン膜７ａおよび絶縁膜６ａをパターニングし、それぞれ多結晶シリコン膜７ｂおよび絶縁膜６とする。次に、図６４および図６５に示すように、スパッタリング法を用いてメタル膜９を堆積する。メタル膜９は、例えば窒化タングステン膜とタングステン膜との積層膜や、タングステンシリサイド膜などのメタルシリサイド膜からなる。
【００６３】
次に、図６６および図６７に示すように、フォトレジスト膜をマスクにしたドライエッチングでメタル膜９、多結晶シリコン膜７ｂ、絶縁膜６および多結晶シリコン膜５ｅを順次パターニングする。ここまでの工程により、メタル膜９と多結晶シリコン膜７ｂとの積層膜からなる制御ゲート８（ワード線ＷＬ）と、多結晶シリコン膜５ｅからなる浮遊ゲート５とが形成される。また、メモリアレイ領域の端部には、メタル膜９と多結晶シリコン膜７ｂ、５ｅとの積層膜からなる選択トランジスタ（ＳＴ１、ＳＴ２）のゲート電極１４が形成される。その後の工程は、前記実施の形態１と同じである。
【００６４】
本実施の形態のＮＡＮＤ型フラッシュメモリは、前記実施の形態１と同様、素子分離溝のアスペクト比を大きくすることなく、メモリセルサイズを縮小することができるので、製造歩留まりを低下させることなく、ＮＡＮＤ型フラッシュメモリを大容量化することができる。また、書き込み時に非選択ワード線に印加する電圧を低くすることができるという効果も得られる。
【００６５】
（実施の形態４）
図６８〜図７２は、実施の形態４の半導体装置を示す要部断面図であり、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った要部断面図に対応している。
【００６６】
本実施の形態は、前記実施の形態２と同じく、素子分離溝３の底部が隣接メモリセルの素子分離溝３の底部と繋っている。また、前記実施の形態３と同じく、浮遊ゲート５の断面形状が矩形になっている。
【００６７】
本実施の形態の製造方法を説明すると、まず、前記実施の形態３の図５２〜図５６に示す工程に従い、開口部近傍の径よりも底部の径が大きい溝３ｂを形成する。次に、図７３に示すように、溝３ｂの底部のｐ型ウエル１０をさらに等方的にエッチングし、溝３ｂの底部の径をさらに拡大することにより、隣り合った溝３ｂ同士の底部が繋がるようにする。次に、図７４に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積し、溝３ｂの内部を酸化シリコン膜２４で完全に埋め込んだ後、溝３ｂの外部の酸化シリコン膜２３ａ、２４をエッチバックし、溝３ｂの内部のみに酸化シリコン膜２４を残す。その後の工程は、前記実施の形態３の図５７以降の工程と同じである。
【００６８】
前記実施の形態２で説明したように、素子分離溝３を上記のような構造にした場合は、メモリセルのｎ型拡散層１３（ソース、ドレイン）が素子分離溝３まで達しないようにすることが望ましい。すなわち、図６８および図７１に示す拡散層１３の底部から素子分離溝３までの距離（Ｄｐ）が正の値（Ｄｐ＞０）になるようにすることが望ましい。同様に、図６８に示すｎ型拡散層１２（共通ソース線）の端部から素子分離溝３までの距離（Ｄｐ２）も正の値（ＤＰ２＞０）になるようにすることが望ましい。
【００６９】
また、本実施の形態では、素子分離溝３の素子分離特性はシリコンではなく、素子分離溝３に埋め込まれた酸化シリコン膜２４の絶縁性で確保されるため、前記実施の形態３と比較しても良好な素子分離特性を実現できる。
【００７０】
また、本実施の形態では、シリコン（比誘電率＝１１．９）よりも低誘電率の酸化シリコン膜（比誘電率＝３．９）が埋め込まれた素子分離溝３がメモリアレイ領域の全体に広がっている。従って、前記式（１）の基板空乏層容量（Ｃｄｅｐ）が前記実施の形態１よりもさらに小さくなるので、カップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］がさらに大きくなる。これにより、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができ、書き込み時に非選択ワード線に印加する電圧をさらに低くすることができる。
【００７１】
（実施の形態５）
図７５〜図７８は、実施の形態５の半導体装置を示す要部断面図であり、それぞれ図１のＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った要部断面図に対応している。なお、Ａ−Ａ線断面には素子分離溝がなく、実施の形態３の図４７（Ａ−Ａ線断面）と同じ断面構造になっている。
【００７２】
前記実施の形態１〜４では、素子分離溝３の内部に酸化シリコン膜２４を埋め込んでいるが、本実施の形態では、素子分離溝３の内部に空洞１５を設けている。空洞１５を形成するには、まず、前記実施の形態３の図５７に示す工程で溝３ｂの内部に酸化シリコン膜２４を埋め込む際、被覆性の良くない堆積条件を用いる。このようにすると、図７９に示すように、開口部よりも径が狭い溝３ｂの底部には酸化シリコン膜２４が完全に埋め込まれず、空洞１５が形成される。その後の工程は、前記実施の形態３の図５７以降の工程と同じである。
【００７３】
本実施の形態は、素子分離溝３の内部に酸化シリコン膜２４の空洞１５（比誘電率はほぼ１．０）があるため、ワード線電位による素子分離溝３の表面の反転が生じ難くなり、前記実施の形態３と比較して良好な素子分離特性を実現できる。
【００７４】
また、素子分離溝３の内部に酸化シリコン膜（比誘電率３．９）よりも誘電率が低い空洞１５があるため、前記式（１）の基板空乏層容量（Ｃｄｅｐ）が実施の形態３よりもさらに小さくなり、カップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］がさらに大きくなる。従って、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができ、書き込み時に非選択ワード線に印加する電圧をさらに低くすることができる。
【００７５】
（実施の形態６）
図８０〜図８４は、実施の形態６の半導体装置を示す要部断面図であり、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った要部断面図に対応している。
【００７６】
本実施の形態は、前記実施の形態２、４と同じく、素子分離溝３の底部が隣接メモリセルの素子分離溝３の底部と繋っている。また、前記実施の形態５と同じく、素子分離溝３の内部に空洞１５が設けられている。空洞１５を形成するには、まず、前記実施の形態４の図７４に示す工程で溝３ｂの内部に酸化シリコン膜２４を埋め込む際、被覆性の良くない堆積条件を用いる。このようにすると、図８５に示すように、開口部よりも径が狭い溝３ｂの底部には酸化シリコン膜２４が完全に埋め込まれず、空洞１５が形成される。その後の工程は、前記実施の形態３の図５７以降の工程と同じである。
【００７７】
前記実施の形態２で説明したように、素子分離溝３を上記のような構造にした場合は、メモリセルのｎ型拡散層１３（ソース、ドレイン）が素子分離溝３まで達しないようにすることが望ましい。すなわち、図８０および図８３に示す拡散層１３の底部から素子分離溝３までの距離（Ｄｐ）が正の値（Ｄｐ＞０）になるようにすることが望ましい。同様に、図８０に示すｎ型拡散層１２（共通ソース線）の端部から素子分離溝３までの距離（Ｄｐ２）も正の値（ＤＰ２＞０）になるようにすることが望ましい。
【００７８】
また、本実施の形態では、素子分離溝３の素子分離特性はシリコンではなく、素子分離溝３に埋め込まれた酸化シリコン膜２４の絶縁性で確保されるため、前記実施の形態３と比較しても良好な素子分離特性を実現できる。
【００７９】
また、本実施の形態では、前記実施の形態４と同じく、素子分離溝３の素子分離特性はシリコンではなく、素子分離溝３に埋め込まれた酸化シリコン膜２４の絶縁性で確保されるため、前記実施の形態５と比較しても良好な素子分離特性を実現できる。
【００８０】
また、本実施の形態では、シリコン（比誘電率＝１１．９）よりも低誘電率の酸化シリコン膜（比誘電率＝３．９）が埋め込まれた素子分離溝３がメモリアレイ領域の全体に広がっている。従って、前記式（１）の基板空乏層容量（Ｃｄｅｐ）が前記実施の形態１よりもさらに小さくなるので、カップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］がさらに大きくなる。これにより、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができ、書き込み時に非選択ワード線に印加する電圧をさらに低くすることができる。
【００８１】
（実施の形態７）
図８６および図８７は、実施の形態７の半導体装置を示す要部断面図であり、それぞれ図１におけるＡ−Ａ、Ｄ−Ｄ線に沿った要部断面図に対応している。なお、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面およびＥ−Ｅ線断面は、前記実施の形態６と同じ断面構造になっている。
【００８２】
前記実施の形態１〜６は、ｐ型ウエル１０に不純物（ヒ素）をイオン注入することによって、メモリセルのｎ型拡散層１３（ソース、ドレイン）を形成したが、本実施の形態は、不純物のイオン注入によるｎ型拡散層１３（ソース、ドレイン）の形成を行っていない。
【００８３】
ｎ型拡散層１３は、列方向に並んだ複数のメモリセルを直列に接続するために形成するが、メモリセルサイズの縮小に伴ってメモリセル間の距離が３０ｎｍ程度以下になると、列方向に並んだ複数のメモリセルの反転層同士が繋がるようになるため、ｎ型拡散層１３の形成を省略することができる。
【００８４】
本実施の形態においても、素子分離溝３の底部の径を表面近傍の径よりも大きくするが、前記実施の形態２、４のように、素子分離溝３の底部が隣接メモリセルの素子分離溝３の底部と繋るようにしてもよい。また、前記実施の形態５、６のように、素子分離溝３の内部に空洞１５を設けてもよい。
【００８５】
素子分離溝３の底部が隣接メモリセルの素子分離溝３の底部と繋るようにする場合、拡散層１３を作らなければ、実施例２、４、６の場合に考慮する必要のあった拡散層の底部とシリコンワイヤの底部の間の距離Ｄｐが正の値になるように拡散層を形成するということも必要なくなる。拡散層１３を形成する場合には、微細化が進むにつれてシリコンワイヤの厚さも薄くなるので、距離Ｄｐを確保するためには拡散層１３も薄く形成しなければならず、これは極めて困難である。微細化が進むとワード線間距離もそれにしたがって小さくなるので、読出し/書込み時に隣接するワード線に正電位を印加するだけで、その間のワード線スペース部のシリコン基板表面も反転状態になる。したがって拡散層１３を形成しなくても通常のＮＡＮＤ型フラッシュの動作が実現できるようになる。
【００８６】
一方、距離Ｄｐ２に関しては正の値になるようにすることが重要である。これは、実施例２、４と同様に、ＳＴ２のゲートがバルクシリコン領域とシリコンワイヤ領域にまたがるようにして形成することで、メモリセルはシリコンワイヤ上に形成しなおかつ、Ｄｐ２＞０となるようにできる。
【００８７】
（実施の形態８）
図８８は、本発明の実施の形態８である半導体装置のメモリアレイ領域を示す要部平面図、図８９〜図９６は、それぞれ図８８のＡ−Ａ線、Ａ２−Ａ２線、Ｂ−Ｂ線、Ｂ２−Ｂ２線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線、Ｆ−Ｆ線に沿った断面図である。なお、図８８はメモリアレイ領域の構成を見易くするために、一部の部材の図示が省略されている。
【００８８】
前記実施の形態１〜７は、列方向に延在するメモリセル列毎に１個のビット線コンタクト（ＢＬＣＯＮＴ）を設けているが、本実施の形態は、２本のメモリセル列に１個の割合でビット線コンタクト（ＢＬＣＯＮＴ）を設けている。すなわち、メタル配線からなるビット線（ＢＬ）は、１本あたり２本のメモリセル列に接続されている（図９７〜図９９）。このようなビット線レイアウトは、メモリセルサイズの縮小に伴ってビット線（ＢＬ）のピッチが狭くなり、メモリセル列毎に１個のビット線コンタクト（ＢＬＣＯＮＴ）を設けたり、メモリセル列毎に１本のビット線（ＢＬ）を設けたりすることが困難になった場合に有効である。
【００８９】
列方向に延在するメモリセル列は、メモリアレイ領域の一端で２個の選択トランジスタＳＴ１−１および選択トランジスタＳＴ１−２に接続され、これら２個の選択トランジスタ（ＳＴ１−１、ＳＴ１−２）を介してｎ型拡散層１１（ＢＬＤＬ）、ビット線コンタクト（ＢＬＣＯＮＴ）およびビット線（ＢＬ）に接続されている。また、上記メモリセル列に隣接するもう１本のメモリセル列も、２個の選択トランジスタ（ＳＴ１−１、ＳＴ１−２）を介して上記ｎ型拡散層１１（ＢＬＤＬ）、ビット線コンタクト（ＢＬＣＯＮＴ）およびビット線（ＢＬ）に接続されている。
【００９０】
隣り合った２本のメモリセル列のうち、いずれをｎ型拡散層１１（ＢＬＤＬ）に接続するかは、選択トランジスタ（ＳＴ１−１、ＳＴ１−２）のＯＮ、ＯＦＦによって制御される。これを実現するために、図８８および図９２のＬoffで示す選択トランジスタＳＴ１−１のゲート電極１４の端部からｎ型拡散層１１（ＢＬＤＬ）に接する素子分離溝３の端部までの長さは、Ｌoff＞０となっている。すなわち、共通のｎ型拡散層１１（ＢＬＤＬ）に接続された２本のメモリセル列の一方に接続された選択トランジスタＳＴ１−１のチャネルと、他方に接続された選択トランジスタＳＴ１−１のチャネルとは、素子分離溝３によって互いに分離されている。
【００９１】
また、選択トランジスタ（ＳＴ１−１、ＳＴ１−２）のゲート電極１４は、前記実施の形態１〜７の選択トランジスタ（ＳＴ１）のゲート電極１４と同じく、浮遊ゲート材料（多結晶シリコン膜５ｅ）と制御ゲート（ワード線）材料（メタル膜９および多結晶シリコン膜７ｂ）との積層構造を有しているが、断面図に示すように、選択トランジスタＳＴ１−１の浮遊ゲート材料（多結晶シリコン膜５ｅ）と、選択トランジスタＳＴ１−２の浮遊ゲート材料（多結晶シリコン膜５ｅ）とは、互いに絶縁され、別々の制御ゲート材料（メタル膜９および多結晶シリコン膜７ｂ）と接続され、それぞれ独立に給電可能となっている。
【００９２】
本実施の形態の素子分離溝３は、例えば前記実施の形態２、４と同じ方法で形成するが、図９２に示すように、ｎ型拡散層１１（ＢＬＤＬ）が形成された領域のｐ型ウエル１０は、ｎ型拡散層１１（ＢＬＤＬ）の下方で基板１に接続されている。
【００９３】
次に、本実施の形態のＮＡＮＤ型フラッシュメモリの動作について説明する。例えば図９７に示すメモリセル（ＭＣｎ，Ｌ）の読み出し時には、メモリセル（ＭＣｎ，Ｌ）に接続されたビット線（ＢＬｎ）に１Ｖ、他のビット線に０Ｖをそれぞれ印加する。また、選択トランジスタＳＴ１−１に０Ｖ、選択トランジスタＳＴ１−２に５Ｖ程度、非選択ワード線（ＵＳＷＬ）に５Ｖ程度、共通ソース線（ＣＳＤＬ）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択ワード線（ＳＷＬ）に読み出し判定電圧（Ｖread）を印加し、メモリセル（ＭＣｎ，Ｌ）のＯＮ、ＯＦＦを判定する。
【００９４】
書き込みは、トンネル絶縁膜４を介したファウラー・ノルトハイムトンネル電流を用い、選択ワード線（ＳＷＬ）に接続された複数のメモリセルに対して行なう。この場合、選択ワード線（ＳＷＬ）に接続された複数のメモリセルのうち、書き込みを行うメモリセルと行わないメモリセルとの区別は、ビット線（ＢＬ）に印加する電圧の大小によって制御する。
【００９５】
すなわち、図９８に示すメモリセル（ＭＣｎ，Ｌ）の書き込み時には、メモリセル（ＭＣｎ，Ｌ）に接続されたビット線（ＢＬｎ）に０Ｖ、他のビット線に３Ｖ程度をそれぞれ印加する。また、選択トランジスタＳＴ１−１に０Ｖ、選択トランジスタＳＴ１−２に２Ｖ程度、共通ソース線（ＣＳＤＬ）に０Ｖ、選択トランジスタＳＴ２、ｐ型ウエル１０に０Ｖをそれぞれ印加する。この状態で、非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖ程度まで急激（数マイクロ秒程度以下）に増加させる。すると、非選択ワード線（ＵＳＷＬ）下の浮遊ゲート５の電位が増加し、その影響で、メモリセル下の基板表面電位も増加しようとする。ビット線を３Ｖ程度にした場合では選択トランジスタＳＴ１−１がＯＦＦ状態となるため、メモリセル下の基板表面電位は増加し、ＶＨとなる。一方、ビット線電位を０Ｖとしたビット線では、選択トランジスタＳＴ１−１がＯＮ状態となるため、ビット線コンタクト側から電子がメモリセル下の基板表面に供給され、電位は０Ｖとなる。
【００９６】
次に、選択ワード線（ＳＷＬ）の電位を０Ｖから２０Ｖ程度まで増加させる。このとき、基板表面の電位が０Ｖのビット線では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板表面から浮遊ゲートにトンネル電流により電子が注入され書き込みが起こる。一方、基板表面の電位がＶＨのビット線では、浮遊ゲート−基板表面間電位差が緩和され、書き込みが起こらない。
【００９７】
同じビット線コンタクト、選択ワード線に接続されたメモリセル（ＭＣｎ，Ｌ）とメモリセル（ＭＣｎ，Ｒ）の読み出しと書き込みの電圧条件を図１００にまとめる。読み出し電圧条件が（ａ）、書き込み電圧条件が（ｂ）である。図１００（ｂ）でＰｒｏｇ．はメモリセルに書き込みを行なう場合、Ｉｎｈｉｂｉｔは書き込みを行なわない場合である。書き込みに関しては、メモリセル（ＭＣｎ，Ｌ）に書き込みを行なう場合には自動的にメモリセル（ＭＣｎ，Ｒは書き込みを行なわない状態になる。すなわち、選択トランジスタＳＴ１−１がＯＦＦの場合にはメモリセル（ＭＣｎ，Ｒ）下の基板表面はＢＬｎの電位によらずＶＨとなり、選択トランジスタＳＴ１−２がＯＦＦの場合にはメモリセル（ＭＣｎ，Ｌ）下の基板表面はＢＬｎの電位によらずＶＨとなり、それぞれ書き込みが起こらない。
【００９８】
消去時には、図９９に示すように、選択トランジスタ（ＳＴ１−１、ＳＴ１−２）と選択トランジスタＳＴ２とに挟まれた全てのワード線に−２０Ｖ程度の電圧を印加し、ゲート絶縁膜を介してファウラー・ノルトハイムトンネル電流により、浮遊ゲートから基板に電子を放出する。
【００９９】
本実施の形態の半導体装置は、実施の形態４と同様の方法によって製造できる。ただし途中、窒化シリコン膜２１ａを図１０１のような平面形状にする。また、ワード線の加工の際に、選択トランジスタＳＴ１−１、選択トランジスタＳＴ１−２の境界部分で多結晶シリコン膜５ｂが分断されてしまわないようにする必要がある。ワード線の制御ゲート層８ａ、７ｂをパターニングした後、図１０２のように、選択トランジスタＳＴ１−１、選択トランジスタＳＴ１−２の境界部分にレジストパターン１７を形成する。その後、制御ゲートとレジストパターン１７をマスクとして絶縁膜６、多結晶シリコン膜５ａを加工する。図１０２はＡ−Ａ断面であるが、Ａ２−Ａ２断面、Ｂ−Ｂ断面、Ｂ２−Ｂ２断面での選択トランジスタＳＴ１−１、選択トランジスタＳＴ１−２の境界部分も同様である。
【０１００】
実施の形態２、４の場合と同様、途中、メモリセルの拡散層１３（ソース、ドレイン）を形成する際に、図８９、図９０、図９４の寸法Ｄｐが正の値になるようにすることが重要である。消去時に浮遊ゲートからシリコン基板表面に放出された電子が、ｐ型ウエル１０を伝わって、バルクシリコン（基板１）に放出されるようにしなければならない。Ｄｐ＝０となると、消去時に放出された電子がｐ型ウエル１０中に蓄積されてしまい、浮遊ゲート−ｐ型ウエル１０表面間の電位差が小さくなり、消去が非常に低速になる。
【０１０１】
同じ理由で、図８９、図９０の距離Ｄｐ２も正の値になるようにすることが重要である。選択トランジスタＳＴ２のゲートがバルクシリコン領域（基板１）とｐ型ウエル１０にまたがるようにして形成することで、Ｄｐ２＞０となる。
【０１０２】
本実施の形態では、素子分離特性は、シリコンではなく、素子分離溝３に埋め込まれた酸化シリコン膜（２４）の絶縁性によって確保されるため、前記実施の形態１と比較して良好な素子分離特性を実現できる。
【０１０３】
また、本実施の形態では、シリコン（比誘電率＝１１．９）よりも低誘電率の酸化シリコン膜（比誘電率＝３．９）が埋め込まれた素子分離溝３がメモリアレイ領域の全体に広がっている。従って、前記式（１）の基板空乏層容量（Ｃｄｅｐ）が前記実施の形態１よりもさらに小さくなるので、カップリング比［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］がさらに大きくなる。これにより、書き込み阻止を実現する基板表面電位（ＶＨ）をより低い浮遊ゲート電位変化（ΔＶｆｇ）で生じさせることができ、書き込み時に非選択ワード線に印加する電圧をさらに低くすることができる。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０５】
本発明は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いるフラッシュメモリに利用されるものである。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施の形態１である半導体装置を示す要部平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】図１のＣ−Ｃ線断面図である。
【図５】図１のＤ−Ｄ線断面図である。
【図６】図１のＥ−Ｅ線断面図である。
【図７】本発明の実施の形態１である半導体装置の読み出し動作を説明する回路図である。
【図８】本発明の実施の形態１である半導体装置の書き込み動作を説明する回路図である。
【図９】（ａ）、（ｂ）は、書き込み時におけるメモリセル下基板表面とビット線コンタクト側拡散層との電子のやり取りを示す説明図である。
【図１０】書き込みを行なわない場合におけるメモリセル下基板表面の電位、浮遊ゲート電位変化、トンネル酸化膜容量および基板空乏層容量の関係を示す説明図である。
【図１１】書き込み時に隣接ビット線間に流れる電流の経路を示す説明図である。
【図１２】本発明の実施の形態１である半導体装置の消去動作を説明する回路図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部平面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す要部断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す要部断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す要部断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す要部断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す要部断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す要部断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す要部断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す要部断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す要部断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す要部断面図である。
【図３９】（ａ）は、実施の形態１の半導体装置および比較例の素子分離特性を示すグラフ、（ｂ）は、実施の形態１の半導体装置における基板空乏層容量を示す説明図、（ｃ）は、比較例の基板空乏層容量を示す説明図である。
【図４０】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図４１】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図４２】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図４３】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図４４】本発明の実施の形態２である半導体装置を示す要部断面図である。
【図４５】本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。
【図４６】図４５に続く半導体装置の製造方法を示す要部断面図である。
【図４７】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図４８】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図４９】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図５０】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図５１】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図５２】本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。
【図５３】図５２に続く半導体装置の製造方法を示す要部断面図である。
【図５４】図５３に続く半導体装置の製造方法を示す要部断面図である。
【図５５】図５４に続く半導体装置の製造方法を示す要部断面図である。
【図５６】図５５に続く半導体装置の製造方法を示す要部断面図である。
【図５７】図５６に続く半導体装置の製造方法を示す要部断面図である。
【図５８】図５７に続く半導体装置の製造方法を示す要部断面図である。
【図５９】図５８に続く半導体装置の製造方法を示す要部断面図である。
【図６０】図５９に続く半導体装置の製造方法を示す要部断面図である。
【図６１】図６０に続く半導体装置の製造方法を示す要部断面図である。
【図６２】図６１に続く半導体装置の製造方法を示す要部断面図である。
【図６３】図６２に続く半導体装置の製造方法を示す要部断面図である。
【図６４】図６３に続く半導体装置の製造方法を示す要部断面図である。
【図６５】図６４に続く半導体装置の製造方法を示す要部断面図である。
【図６６】図６５に続く半導体装置の製造方法を示す要部断面図である。
【図６７】図６６に続く半導体装置の製造方法を示す要部断面図である。
【図６８】本発明の実施の形態４である半導体装置を示す要部断面図である。
【図６９】本発明の実施の形態４である半導体装置を示す要部断面図である。
【図７０】本発明の実施の形態４である半導体装置を示す要部断面図である。
【図７１】本発明の実施の形態４である半導体装置を示す要部断面図である。
【図７２】本発明の実施の形態４である半導体装置を示す要部断面図である。
【図７３】本発明の実施の形態４である半導体装置の製造方法を示す要部断面図である。
【図７４】図７３に続く半導体装置の製造方法を示す要部断面図である。
【図７５】本発明の実施の形態５である半導体装置を示す要部断面図である。
【図７６】本発明の実施の形態５である半導体装置を示す要部断面図である。
【図７７】本発明の実施の形態５である半導体装置を示す要部断面図である。
【図７８】本発明の実施の形態５である半導体装置を示す要部断面図である。
【図７９】本発明の実施の形態５である半導体装置の製造方法を示す要部断面図である。
【図８０】本発明の実施の形態６である半導体装置を示す要部断面図である。
【図８１】本発明の実施の形態６である半導体装置を示す要部断面図である。
【図８２】本発明の実施の形態６である半導体装置を示す要部断面図である。
【図８３】本発明の実施の形態６である半導体装置を示す要部断面図である。
【図８４】本発明の実施の形態６である半導体装置を示す要部断面図である。
【図８５】本発明の実施の形態６である半導体装置の製造方法を示す要部断面図である。
【図８６】本発明の実施の形態７である半導体装置を示す要部断面図である。
【図８７】本発明の実施の形態７である半導体装置を示す要部断面図である。
【図８８】本発明の実施の形態８である半導体装置のメモリアレイ領域を示す要部平面図である。
【図８９】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９０】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９１】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９２】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９３】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９４】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９５】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９６】本発明の実施の形態８である半導体装置を示す要部断面図である。
【図９７】本発明の実施の形態８である半導体装置の読み出し動作を説明する回路図である。
【図９８】本発明の実施の形態８である半導体装置の書き込み動作を説明する回路図である。
【図９９】本発明の実施の形態８である半導体装置の消去動作を説明する回路図である。
【図１００】（ａ）は、本発明の実施の形態８である半導体装置の読み出し電圧条件を示す図、（ｂ）は、本発明の実施の形態８である半導体装置の書き込み電圧条件を示す図である。
【図１０１】本発明の実施の形態８である半導体装置の製造方法を示す要部平面図である。
【図１０２】本発明の実施の形態８である半導体装置の製造方法を示す要部断面図である。
【符号の説明】
【０１０７】
１  半導体基板
３  素子分離溝
３ａ、３ｂ  溝
４  ゲート絶縁膜（トンネル絶縁膜）
５  浮遊ゲート
５ａ、５ｂ、５ｃ、５ｄ、５ｅ  多結晶シリコン膜
６、６ａ、  絶縁膜
７ａ、７ｂ  多結晶シリコン膜
８  制御ゲート
９  メタル膜
１０  ｐ型ウエル
１１  ｎ型拡散層（ＢＬＤＬ）
１２  ｎ型拡散層（ＣＳＤＬ）
１３  ｎ型拡散層（ソース、ドレイン）
１４  ゲート電極
１５  空洞
２１ａ、２１ｂ、２１ｃ  窒化シリコン膜
２２、２２ａ  酸化シリコン膜
２３、２３ａ  酸化シリコン膜
２４  酸化シリコン膜
ＢＬＣＯＮＴ  ビット線コンタクト
ＳＴ１、ＳＴ２  選択トランジスタ
ＷＬ  ワード線
【図１】
2007273859.tif 000003
【図２】
2007273859.tif 000004
【図３】
2007273859.tif 000005
【図４】
2007273859.tif 000006
【図５】
2007273859.tif 000007
【図６】
2007273859.tif 000008
【図７】
2007273859.tif 000009
【図８】
2007273859.tif 000010
【図９】
2007273859.tif 000011
【図１０】
2007273859.tif 000012
【図１１】
2007273859.tif 000013
【図１２】
2007273859.tif 000014
【図１３】
2007273859.tif 000015
【図１４】
2007273859.tif 000016
【図１５】
2007273859.tif 000017
【図１６】
2007273859.tif 000018
【図１７】
2007273859.tif 000019
【図１８】
2007273859.tif 000020
【図１９】
2007273859.tif 000021
【図２０】
2007273859.tif 000022
【図２１】
2007273859.tif 000023
【図２２】
2007273859.tif 000024
【図２３】
2007273859.tif 000025
【図２４】
2007273859.tif 000026
【図２５】
2007273859.tif 000027
【図２６】
2007273859.tif 000028
【図２７】
2007273859.tif 000029
【図２８】
2007273859.tif 000030
【図２９】
2007273859.tif 000031
【図３０】
2007273859.tif 000032
【図３１】
2007273859.tif 000033
【図３２】
2007273859.tif 000034
【図３３】
2007273859.tif 000035
【図３４】
2007273859.tif 000036
【図３５】
2007273859.tif 000037
【図３６】
2007273859.tif 000038
【図３７】
2007273859.tif 000039
【図３８】
2007273859.tif 000040
【図３９】
2007273859.tif 000041
【図４０】
2007273859.tif 000042
【図４１】
2007273859.tif 000043
【図４２】
2007273859.tif 000044
【図４３】
2007273859.tif 000045
【図４４】
2007273859.tif 000046
【図４５】
2007273859.tif 000047
【図４６】
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【図４７】
2007273859.tif 000049
【図４８】
2007273859.tif 000050
【図４９】
2007273859.tif 000051
【図５０】
2007273859.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
2007273859.tif 000070
【図６９】
2007273859.tif 000071
【図７０】
2007273859.tif 000072
【図７１】
2007273859.tif 000073
【図７２】
2007273859.tif 000074
【図７３】
2007273859.tif 000075
【図７４】
2007273859.tif 000076
【図７５】
2007273859.tif 000077
【図７６】
2007273859.tif 000078
【図７７】
2007273859.tif 000079
【図７８】
2007273859.tif 000080
【図７９】
2007273859.tif 000081
【図８０】
2007273859.tif 000082
【図８１】
2007273859.tif 000083
【図８２】
2007273859.tif 000084
【図８３】
2007273859.tif 000085
【図８４】
2007273859.tif 000086
【図８５】
2007273859.tif 000087
【図８６】
2007273859.tif 000088
【図８７】
2007273859.tif 000089
【図８８】
2007273859.tif 000090
【図８９】
2007273859.tif 000091
【図９０】
2007273859.tif 000092
【図９１】
2007273859.tif 000093
【図９２】
2007273859.tif 000094
【図９３】
2007273859.tif 000095
【図９４】
2007273859.tif 000096
【図９５】
2007273859.tif 000097
【図９６】
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【図９７】
2007273859.tif 000099
【図９８】
2007273859.tif 000100
【図９９】
2007273859.tif 000101
【図１００】
2007273859.tif 000102
【図１０１】
2007273859.tif 000103
【図１０２】
2007273859.tif 000104