(57)【要約】【課題】高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。【解決手段】容量分割型のＤＡＣにおいて、各ビットに対応する容量を１つづつ設けるのではなく、下位ビットのデジタル信号の各ビットに対応する容量を１つづつ設けるだけにした。そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極（第１電極）に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極（第２電極）に与えることで該容量を充電する。【選択図】図１
2007028662.tif 000002
【特許請求の範囲】
【請求項１】
ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
第１電極と第２電極を有するｍ個（ｍはｎより小さい自然数）の容量と、
第１端子と第２端子を有する２n-m個の抵抗と、
２n-m個の第１スイッチと、
ｍ個の第２スイッチと、
１つの第３のスイッチと、を有し、
前記ｍ個の容量の第１電極は、それぞれ互いに異なる前記第２スイッチを介して、第１の電源又は第２の電源のいずれか一方に選択的に接続され、
前記ｍ個の容量の第２電極は、それぞれ前記第３のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記２n-m個の抵抗は、前記第１端子が他の抵抗の前記第２端子に接続されることで、直列に接続され、
前記２n-m個の抵抗のうち、前記第１端子が他の抵抗の前記第２端子に接続されていない抵抗は、前記第１端子が第３の電源に接続され、
前記２n-m個の抵抗のうち、前記第２端子が他の抵抗の前記第１端子に接続されていない抵抗は、前記第２端子が第４の電源に接続され、
前記２n-m個の抵抗の第２端子は、それぞれ互いに異なる前記第１スイッチの一方の端子に接続され、
前記２n-m個の第１スイッチの他方の端子は、それぞれ前記第３のスイッチの他方の端子に接続され、
プリチャージ期間において、ｎ−ｍビットのデジタル信号によって、前記２n-m個の第１スイッチのいずれか１つがオンになり、前記ｍ個の第２のスイッチにより、前記ｍ個の容量の第１電極は全て前記第１の電源に接続され、前記第３のスイッチがオンになり、
書き込み期間において、ｍビットのデジタル信号によって前記第３のスイッチがオフになることを特徴とするＤ／Ａ変換回路。
【請求項２】
ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
第１電極と第２電極を有するｍ個（ｍはｎより小さい自然数）の容量と、
第１端子と第２端子を有する２n-m個の抵抗と、
２n-m個の第１スイッチと、
ｍ個の第２スイッチと、
１つの第３のスイッチと、を有し、
前記ｍ個の容量の第１電極は、それぞれ互いに異なる前記第２スイッチを介して、第１の電源又は第２の電源のいずれか一方に選択的に接続され、
前記ｍ個の容量の第２電極は、それぞれ前記第３のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記２n-m個の抵抗は、前記第１端子が他の抵抗の前記第２端子に接続されることで、直列に接続され、
前記２n-m個の抵抗のうち、前記第１端子が他の抵抗の前記第２端子に接続されていない抵抗は、前記第１端子が第３の電源に接続され、
前記２n-m個の抵抗のうち、前記第２端子が他の抵抗の前記第１端子に接続されていない抵抗は、前記第２端子が第４の電源に接続され、
前記２n-m個の抵抗の第２端子は、それぞれ互いに異なる前記第１スイッチの一方の端子に接続され、
前記２n-m個の第１スイッチの他方の端子は、それぞれ前記第３のスイッチの他方の端子に接続され、
プリチャージ期間においてｎ−ｍビットのデジタル信号によって前記第３のスイッチがオンになり、
書き込み期間において、ｍビットのデジタル信号によって、前記ｍ個の第２スイッチが制御され、前記ｍ個の容量の第１電極は、それぞれ前記第１の電源又は前記第２の電源のいずれか一方に接続され、前記第３のスイッチがオフになることを特徴とするＤ／Ａ変換回路。
【請求項３】
請求項１又は２において、前記２n-m個の抵抗の抵抗値は同じであることを特徴とするＤ／Ａ変換回路。
【請求項４】
請求項１乃至３のいずれか１項において、前記ｍ個の容量は、それぞれ容量値がＣ、２Ｃ、２2Ｃ、…、２m-1Ｃで表されることを特徴とするＤ／Ａ変換回路。
【請求項５】
請求項１又は２において、前記２n-m個の抵抗の抵抗値は同じであり、
前記ｍ個の容量は、それぞれ容量値がＣ、２Ｃ、２2Ｃ、…、２m-1Ｃであり、
前記第１の電源の電圧をＶC、前記第２の電源の電圧をＶD、前記第３の電源の電圧をＶA、前記第４の電源の電圧をＶB、前記出力線の容量をＣWとすると、以下の（１）式が満たされていることを特徴とするＤ／Ａ変換回路。
（式１）
2007028662.tif 000016
【請求項６】
ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
第１電極と第２電極を有するｍ個（ｍはｎより小さい自然数）の容量と、
互いに電圧の値が異なる２n-m本の階調電圧線と、
２n-m個の第１スイッチと、
ｍ個の第２スイッチと、
１つの第３のスイッチと、を有し、
前記ｍ個の容量の記第１電極は、それぞれ互いに異なる前記第２スイッチを介して、第１の電源と第２の電源のいずれか一方に接続され、
前記２n-m本の階調電圧線は、それぞれ互いに異なる前記第１スイッチを介して、前記第３のスイッチの他方の端子に接続され、
プリチャージ期間において、ｎ−ｍビットのデジタル信号によって２n-m個の第１スイッチのいずれか１つがオンになり、前記ｍ個の容量の第１電極は全て前記第１の電源に接続され、前記第３のスイッチがオンになり、
書き込み期間において、ｍビットのデジタル信号によって前記第３のスイッチがオフになることを特徴とするＤ／Ａ変換回路。
【請求項７】
ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
第１電極と第２電極を有するｍ個（ｍはｎより小さい自然数）の容量と、
互いに電圧の値が異なる２n-m本の階調電圧線と、
２n-m個の第１スイッチと、
ｍ個の第２スイッチと、
１つの第３のスイッチと、を有し、
前記ｍ個の容量の前記第１電極は、それぞれ互いに異なる前記第２スイッチを介して、第１の電源と第２の電源のいずれか一方に接続され、
前記ｍ個の容量の第２電極は、それぞれ前記第３のスイッチの一方の端子、及びアナログ信号が出力される出力線に接続され、
前記２n-m本の階調電圧線は、それぞれ互いに異なる前記第１スイッチを介して、前記第３のスイッチの他方の端子に接続され、
プリチャージ期間において、ｎ−ｍビットのデジタル信号によって前記第３のスイッチがオンになり、
書き込み期間において、ｍビットのデジタル信号によって前記ｍ個の第２スイッチが制御され、前記ｍ個の容量の第１電極は、それぞれ前記第１の電源と第２の電源のいずれか一方に接続され、前記第３のスイッチがオフになることを特徴とするＤ／Ａ変換回路。
【請求項８】
請求項６又は７において、前記ｍ個の容量は、それぞれその容量値がそれぞれＣ、２Ｃ、２2Ｃ、・・・、２m-1Ｃで表されることを特徴とするＤ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。
特に、半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行われている。多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高いため、ＴＦＴのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【０００３】
システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいＤＡＣの実現である。
【０００５】
ＤＡＣには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のＤＡＣは、抵抗分割型に比べて比較的少ない面積で高速に動作することが可能である。
【０００６】
図１１に、従来の容量分割型のＤＡＣの一例を示す。図１１に示す従来の容量分割型のＤＡＣは、ｎビットのデジタル信号Ｄ1〜Ｄnの各ビットが制御するｎ個のスイッチＳＷ［１］〜ＳＷ［ｎ］と、各スイッチに接続されたｎ個の容量Ｃ、２Ｃ、…、２n-1Ｃと、リセット用スイッチＳＷRとを有している。また、この従来のＤＡＣには、電源Ａ（電圧ＶA）、電源Ｂ（電圧ＶB）が接続されている。電源Ａと電源Ｂは異なる電圧に保たれている。また、ＤＡＣから出力されるアナログ信号の電圧は出力線に与えられる。
【０００７】
なお、本明細書において電圧とは、グランドの電位との電位差に相当する。
【０００８】
スイッチＳＷ［１］〜ＳＷ［ｎ］のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する０または１の情報によって、各容量が電源Ａに接続されるか、電源Ｂに接続されるかが選択される。
【０００９】
この従来のＤＡＣの動作を順を追って説明する。この従来のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴAとに分けて説明される。
【００１０】
まず、リセット期間ＴR中、リセット用スイッチＳＷRが閉じる。また、デジタル信号もリセットされ、全てのスイッチＳＷ［１］〜ＳＷ［ｎ］が同じ電源に接続される。ここでは仮に、電源Ｂに接続されたとする。このリセット期間終了直前における従来のＤＡＣの等価回路図を図１２（Ａ）に示す。なおＣTは全ての容量の合成容量を意味する。
【００１１】
リセット期間ＴR終了後、書き込み期間ＴAが開始され、リセット用スイッチＳＷRが開く。続いて、０または１の任意の情報を有する各ビットのデジタル信号が、スイッチＳＷ［１］〜ＳＷ［ｎ］を制御する。そして、各ビットの情報に応じて各容量は電源Ａまたは電源Ｂに接続されることで、電荷がｎ個の容量へ充電され、その後定常状態になる。このときの等価回路図を図１２（Ｂ）に示す。なおＣAは電源Ａに接続された容量の合成容量を意味し、ＣBは電源Ｂに接続された容量の合成容量を意味する。
【００１２】
上述したリセット期間ＴRと書き込み期間ＴAの一連の動作により、デジタル信号をアナログ信号に変換することが可能である。
【００１３】
容量分割型のＤＡＣは、上述したように抵抗分割型のＤＡＣに比べて比較的少ない面積で高速に動作するため、フラットパネルディスプレイの小型化を進める上で有望視されている。しかしフラットパネルディスプレイを高精細化するためにデジタル信号のビット数が増えると、容量分割型のＤＡＣの場合でも、その基板上における占有面積を抑えることが難しくなってくる。
【００１４】
占有面積を抑えるために、容量分割型のＤＡＣの容量を縮小して設計したとすると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のＤＡＣを形成するのが難しくなる。
【００１５】
また、抵抗分割型のＤＡＣは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【００１６】
上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速駆動が可能な線形性の良いＤＡＣの作製を課題とする。
【課題を解決するための手段】
【００１７】
本発明者は、容量分割型のＤＡＣにおいて、各ビットに対応する容量を１つづつ設けるのではなく、下位ビットのデジタル信号の各ビットに対応する容量を１つづつ設けるだけにした。そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極（第１電極）に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極（第２電極）に与えることで該容量を充電することを考えた。以下、本発明においてリセット期間をプリチャージ期間と呼ぶ。
【００１８】
具体的には、プリチャージ期間における各容量への電荷の充電は、上位ビットのデジタル信号によって抵抗分割型のＤＡＣもしくはセレクタ回路の動作を制御することで行う。
【００１９】
本発明の、例えばｎビットのデジタル信号Ｄ1〜Ｄnに対応するＤＡＣの場合、Ｄm+1〜Ｄnの上位ｎ−ｍビット（ｍ＜ｎ）のデジタル信号に対応する抵抗分割型のＤＡＣ（Ｒ−ＤＡＣ）またはセレクタ回路と、Ｄ1〜Ｄmの下位ｍビットに対応するｍ個の容量とが設けられている。以下、下位ｍビットに対応するｍ個の容量を、単に容量（ＣU）と呼ぶ。
【００２０】
ｍ個の容量の容量値は、下位のデジタル信号に対応する容量から順に、それぞれＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｍ−１］＝２m-2Ｃ、ＣU［ｍ］＝２m-1Ｃ（Ｃは単位容量）で表される。
【００２１】
本発明のＤＡＣは、電源Ａ（電圧ＶA）、電源Ｂ（電圧ＶB）、電源Ｃ（電圧ＶC）、電源Ｄ（電圧ＶD）に接続されている。書き込み期間ＴAに、電源Ｃと電源Ｄによって、ｍ個の容量ＣUの第１電極に電圧が与えられ、電荷が充電される。
【００２２】
また、本発明のＤＡＣが有する上位ｎ−ｍビットに対応する抵抗分割型のＤＡＣまたはセレクタ回路は、電源Ａと電源Ｂに接続されている。そしてプリチャージ期間ＴPに、抵抗分割型のＤＡＣまたはセレクタ回路において、上位ｎ−ｍビットのデジタル信号がアナログに変換される。本明細書では該アナログの信号をプリチャージ用アナログ信号（電圧ＶP）と呼ぶ。そして、抵抗分割型のＤＡＣまたはセレクタ回路から出力されたプリチャージ用アナログ信号の電圧は、ｍ個の容量ＣUの第２電極に与えられ、容量が充電される。
【００２３】
全ての容量ＣUの第２電極は、１つの出力線に接続されている。したがって、書き込み期間及びプリチャージ期間において充電された電荷によって、出力線の電圧、言いかえるとＤＡＣから出力されるアナログ信号の電圧が定まる。
【００２４】
上記構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【発明の効果】
【００２５】
本発明は構成により、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【発明を実施するための最良の形態】
【００２６】
（実施の形態１）
図１に本発明のＤＡＣの構成を示す。図１に示すＤＡＣは、抵抗分割回路（Ｒ−ＤＡＣ）１０１において、上位ｎ−ｍビットのデジタル信号を、プリチャージ用アナログ信号に変換している。
【００２７】
また、下位ｍビットに対応するｍ個の容量ＣU［１］、ＣU［２］、ＣU［３］
、…、ＣU［ｍ−１］、ＣU［ｍ］を有している。
【００２８】
なお、容量ＣUの容量値は、下位のビットに対応する容量から順に、ＣU［１］
＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｍ−１］＝２m-2Ｃ、ＣU［ｍ］＝２m-1Ｃ（Ｃは定数）で表される。
【００２９】
抵抗分割回路（Ｒ−ＤＡＣ）１０１の出力は、プリチャージ用スイッチＳＷPを介してｍ個の容量ＣUの第２電極に与えられるように接続されている。つまり、プリチャージ用スイッチＳＷPがオフのとき、Ｒ−ＤＡＣ１０１の出力はｍ個の容量ＣUの第２電極に与えられず、プリチャージ用スイッチＳＷPがオンのとき、Ｒ−ＤＡＣ１０１の出力はｍ個の容量ＣUの第２電極に与えられる。
【００３０】
なおプリチャージ用スイッチＳＷPのスイッチングは、プリチャージ信号（Ｐｒｅ）によって制御される。
【００３１】
そして、ｍ個の容量ＣUの第２電極は、全て出力線１０２（電圧ＶOUT）に接続されている。
【００３２】
Ｒ−ＤＡＣ１０１は、２n-m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２n-m］と、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］とを有する。
【００３３】
なお本明細書において抵抗とは、少なくとも２つの端子を有する。上記端子は、抵抗に入力、及び抵抗から出力させるための入出力端子と、それ以外に抵抗の入出力に共通な共通端子とがある。以下本願発明においては、抵抗の２つの入出力端子を抵抗の端子と称する。
【００３４】
２n-m個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］
＝…＝ＲL［２n-m］＝Ｒ（Ｒは定数）で表される。また、２n-m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２n-m］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［２n-m］は電源Ｂと電源Ａにそれぞれ接続されている。
【００３５】
また、直列に接続されている各抵抗間の電圧と、電源Ａの電圧とが、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］
のそれぞれを介して、Ｒ−ＤＡＣ１０１から出力されるように接続されている。
つまり、ＳＷａ［ｔ］（ｔ＝１〜ｎ−ｍ−１）がオンのとき、ＲL［ｔ］とＲL［ｔ＋１］の間の電圧と、Ｒ−ＤＡＣ１０１の出力の電圧とが等しくなる。そしてＳＷａ［ｎ−ｍ］がオンのとき、Ｒ−ＤＡＣ１０１の出力は電源Ａの電圧ＶAと等しくなるように接続されている。
【００３６】
そして該出力は、プリチャージ用スイッチＳＷPを介して、ｍ個の容量ＣUの第２電極に与えられる。
【００３７】
なお図１とは異なり、直列に接続されている各抵抗間の電圧と、電源Ｂの電圧とが、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］のそれぞれを介してＲ−ＤＡＣ１０１から出力されるように接続されていても良い。
【００３８】
容量ＣUがそれぞれ有する第１電極は、下位のビットに対応する容量から順に、それぞれｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］
、ＳＷｂ［ｍ］を介して、電源Ｃまたは電源Ｄに接続されている。
【００３９】
ｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］には、それぞれ、下位ｍビットの各ビットが入力されている。そして、書き込み期間に、下位ｍビットの各ビットが有する１または０の情報に従い、ｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］
のスイッチングが制御される。
【００４０】
なお出力線１０２は配線容量（ＣW）を有しており、ＶGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線１０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【００４１】
次に図１に示した本発明のＤＡＣの動作について、順を追って説明する。本発明のＤＡＣの動作は、プリチャージ期間ＴPと書き込み期間ＴAとに分けて説明される。図２に、本発明のＤＡＣが有する各スイッチの、プリチャージ期間ＴPと書き込み期間ＴAとにおける動作を示す。
【００４２】
まず、プリチャージ期間ＴP中、プリチャージ信号（Ｐｒｅ）によってプリチャージ用スイッチＳＷPがオン（ＯＮ）になる。
【００４３】
そして、上位ｎ−ｍビットに対応する２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、…、ＳＷａ［２n-m−１］、ＳＷａ［２n-m］は、上位ｎ−ｍビットのデジタル信号Ｄm+1、Ｄm+2、…、Ｄn-1、Ｄnによって、その動作が制御される。
【００４４】
具体的に説明すると、上位ｎ−ｍビットのデジタル信号Ｄm+1〜Ｄnは、それぞれ１または０の情報を有している。この上位ｎ−ｍビットのデジタル信号が有する情報の１または０の組み合わせは、２n-m組存在する。その２n-m組の情報の組み合わせによって、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］のいずれか１つのみが選択され、オンになる。
【００４５】
例えばスイッチＳＷａ［ｘ］（１≦ｘ≦２n-m）が選択されてオンになった場合、プリチャージ用アナログ信号の電圧ＶLは、以下の式２で表される。
【００４６】
（式２）
2007028662.tif 000003
【００４７】
２n-m個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、…、ＲL［２n-m］の抵抗値は全て同じであるので、式２から以下の式３が導き出せる。
【００４８】
（式３）
2007028662.tif 000004
【００４９】
式３においてｘにより定まる値の電圧（ＶL）が、プリチャージ用アナログ信号としてＲ−ＤＡＣ１０１から出力される。
【００５０】
プリチャージ用アナログ信号の電圧ＶLは、プリチャージ用スイッチＳＷPを介して、容量ＣUの第２電極及び出力線１０２に与えられる。
【００５１】
さらに、下位ｍビットのデジタル信号によって、下位ｍビットに対応するｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］
が、全て電源Ｃに接続される。
【００５２】
このプリチャージ期間ＴP終了直前における、本発明のＤＡＣの等価回路図を、図３（Ａ）に示す。容量ＣTは、全ての容量ＣU［１］、ＣU［２］、…、ＣU［ｍ］の合成容量に相当する。
【００５３】
プリチャージ期間ＴPにおいて配線容量（ＣW）と容量ＣTに蓄えられる全電荷ＱWPは、以下の式４で表される。
【００５４】
（式４）
2007028662.tif 000005
【００５５】
プリチャージ期間ＴP終了後、プリチャージ用スイッチＳＷPはオフになる。そして書き込み期間ＴAが開始される。
【００５６】
下位ｍビットに対応するｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］は、下位ｍビットのデジタル信号Ｄ1、Ｄ2、…、Ｄm-1、Ｄmに１対１で対応しており、書き込み期間ＴAに、各ビットが有する０または１の情報によって各スイッチの動作が制御される。
【００５７】
具体的には、ｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］を介して、容量ＣU［１］、ＣU［２］、…、ＣU［ｍ］の第１電極と、電源Ｃまたは電源Ｄとが接続される。電源Ｃまたは電源Ｄのどちらと接続するかは、下位ｍビットのデジタル信号の各ビットが有する１または０の情報によって決められる。
【００５８】
なお、書き込み期間において２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］
、ＳＷａ［３］、…、ＳＷａ［２n-m］は、オンとオフのどちらでも良い。
【００５９】
この書き込み期間ＴA終了直前における、本発明のＤＡＣの等価回路図を、図３（Ｂ）に示す。容量ＣAは、全ての容量ＣUのうち、電源Ｃに接続されたものの合成容量である。また、容量ＣBは、全ての容量ＣUのうち、電源Ｄに接続されたものの合成容量である。よって以下の式５の関係が成り立っていると言える。
【００６０】
（式５）
2007028662.tif 000006
【００６１】
また、ＣAとＣBは、以下の式６の関係が成り立っている。
【００６２】
（式６）
2007028662.tif 000007
【００６３】
書き込み期間ＴAにおいて容量ＣW、ＣA及びＣBに蓄積される電荷ＱWAは、以下の式７で表される。
【００６４】
（式７）
2007028662.tif 000008
【００６５】
ここで電荷保存の法則より、電荷ＱWPと電荷ＱWAは等しくなる。よって、式４及び式６より以下の式８が導き出される。
【００６６】
（式８）
2007028662.tif 000009
【００６７】
式８と式５より、以下の式９が導き出される。
【００６８】
（式９）
2007028662.tif 000010
【００６９】
式３、式５、式６、式９より、以下の式１０が導き出される。
【００７０】
（式１０）
2007028662.tif 000011
【００７１】
ｘの値が固定のときに１階調分ＶOUTを変化させるには、ＣBが単位容量Ｃ分だけ変化する。よって式１０から、ｘの値が固定のときの１階調分のＶOUTの差Δ1は、以下の式１１で表される。
【００７２】
（式１１）
2007028662.tif 000012
【００７３】
またｘの値を変化させて１階調分ＶOUTを変化させる場合について考察する。
スイッチＳＷａ［ｘ］は上位ビットにより制御されているので、例えばｘが１つ大きくなる直前の階調において、下位ビットは全ての容量が電源Ｄに接続されるような情報を有しており、ＣB＝ＣTとなる。そして、ｘが１つ大きくなったときの階調において、下位ビットは全ての容量が電源Ｃに接続されるような情報を有しており、ＣB＝０となる。
【００７４】
よって式１０から、ｘの値が可変のときの１階調分のＶOUTの差Δ2は、以下の式１２で表される。
【００７５】
（式１２）
2007028662.tif 000013
【００７６】
アナログ信号の電圧ＶOUTが線形であるためには、Δ1とΔ2が等しくなる必要がある。よって、式１１と式１２から、以下の式１３が導き出される。
【００７７】
（式１３）
2007028662.tif 000014
【００７８】
式１３を満たすとき、式１０において示したｎビットのデジタル信号に対する、アナログ信号の電圧ＶOUTを、図４にグラフにして示す。図４に示したとおり、アナログ信号の電圧ＶOUTは入力したｎビットのデジタル信号に対して、ＶAからＶMの間において線形性を有している。なおＶMは、以下の式１４で表される。
【００７９】
（式１４）
2007028662.tif 000015
【００８０】
上述したプリチャージ期間ＴPと書き込み期間ＴAの一連の動作により、ｎビットのデジタル信号をアナログ信号に変換することが可能である。
【００８１】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００８２】
（実施の形態２）
本実施の形態では、本発明のＤＡＣにおいて、Ｒ−ＤＡＣの代わりにセレクタ回路を用いる構成について説明する。
【００８３】
図５にセレクタ回路を用いた本発明のＤＡＣの構成を示す。図５に示すＤＡＣは、上位ｎ−ｍビットのデジタル信号を、セレクタ回路２０１においてプリチャージ用アナログ信号に変換している。
【００８４】
また、下位ｍビットに対応するｍ個の容量ＣU［１］、ＣU［２］、ＣU［３］
、…、ＣU［ｍ−１］、ＣU［ｍ］を有している。
【００８５】
容量ＣUの容量値は、下位のビットに対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｍ−１］＝２m-2Ｃ、ＣU［ｍ］＝２m-1Ｃで表される。
【００８６】
セレクタ回路２０１は、２n-m本の階調電圧線２０４と、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］とを有する。
【００８７】
２n-m本の階調電圧線２０４の電圧は、それぞれ、ＶA、ＶB＋（ＶA−ＶB）／２n-m、ＶB＋２（ＶA−ＶB）／２n-m、ＶB＋３（ＶA−ＶB）／２n-m、…、ＶB＋（２n-m−１）（ＶA−ＶB）／２n-mで表される。
【００８８】
また、各階調電圧線２０４の電圧が、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］のそれぞれを介してセレクタ回路２０１から出力されるように、２n-m個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、…、ＳＷａ［２n-m］と各階調電圧線２０４がそれぞれ接続されている。
【００８９】
セレクタ回路２０１から出力された電圧は、プリチャージ用スイッチＳＷPを介して、容量ＣUの第２電極及び出力線２０２に与えられる。
【００９０】
容量ＣUの第１電極は、下位のビットに対応する容量から順に、それぞれｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］
を介して、電源Ｃまたは電源Ｄに接続されるようになっている。
【００９１】
第２電極が電源Ｃと電源Ｄのどちらに接続されるかは、ｍ個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｍ−１］、ＳＷｂ［ｍ］にそれぞれ入力される、下位ｍビットの各ビットが有する情報によって決まる。
【００９２】
またプリチャージ用スイッチＳＷPは、プリチャージ信号（Ｐｒｅ）によってそのスイッチングが制御されている。
【００９３】
なお出力線２０２は配線容量（ＣW）を有しており、ＶGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線２０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【００９４】
次に図５に示した本発明のＤＡＣの動作はについては、プリチャージ期間ＴPと書き込み期間ＴAとに分けて説明される。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【００９５】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【００９６】
以下に、本発明の実施例について説明する。
【実施例１】
【００９７】
本実施例では、図１に示した本発明のＤＡＣにおいて、ｍ＝ｎ−２の場合ついて説明する。
【００９８】
図６に本実施例のＤＡＣの構成を示す。図６に示すＤＡＣは、上位２ビットのデジタル信号を、抵抗分割回路３０１においてプリチャージ用アナログ信号に変換している。
【００９９】
また、下位ｎ−２ビットに対応するｎ−２個の容量ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］を有している。
【０１００】
容量ＣUの容量値は、下位のビットに対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１０１】
抵抗分割回路（Ｒ−ＤＡＣ）３０１の出力は、プリチャージ用スイッチＳＷPを介して、容量ＣUの第２電極及び出力線ＶOUTに接続されている。なおプリチャージ用スイッチＳＷPのスイッチングは、プリチャージ信号（Ｐｒｅ）によって制御される。
【０１０２】
Ｒ−ＤＡＣ３０１は、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］と、４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］とを有する。
【０１０３】
４個の抵抗の抵抗値は全て同じであり、ＲL［１］＝ＲL［２］＝ＲL［３］＝ＲL［４］＝Ｒ（Ｒは定数）で表される。
【０１０４】
また、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］は全て直列に接続されており、接続の両端に位置する抵抗ＲL［１］とＲL［４］は電源Ｂと電源Ａにそれぞれ接続されている。
【０１０５】
また、直列に接続されている各抵抗間の電圧と、電源Ａの電圧とが、４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］のそれぞれを介してＲ−ＤＡＣ３０１から出力されるように、４個の抵抗ＲL［１］、ＲL［２］、ＲL［３］、ＲL［４］と、４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］とが接続されている。
【０１０６】
容量ＣUが有する第１電極は、下位のビットに対応する容量から順に、それぞれｎ−２個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−３］、ＳＷｂ［ｎ−２］を介して、電源Ｃまたは電源Ｄに接続されている。
【０１０７】
書き込み期間において、容量の一方の電極が電源Ｃと電源Ｄのどちらに接続されるかは、ｎ−２個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−３］、ＳＷｂ［ｎ−２］にそれぞれ入力される、下位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１０８】
なお出力線３０２は配線容量（ＣW）を有しており、ＶGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線３０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１０９】
次に図６に示した本発明のＤＡＣの動作はについては、プリチャージ期間ＴPと書き込み期間ＴAとに分けて説明される。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【０１１０】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【０１１１】
なお本実施例ではｍ＝ｎ−２の場合について述べたが、本発明はこれに限定されない。ｍの値は、設計者が適宜選択することが可能である。
【実施例２】
【０１１２】
本実施例では、図５に示した本発明のＤＡＣにおいて、ｍ＝ｎ−２の場合ついて説明する。
【０１１３】
図７に本実施例のＤＡＣの構成を示す。図７に示すＤＡＣは、上位２ビットのデジタル信号を、セレクタ回路４０１においてプリチャージ用アナログ信号に変換することで、ｎビットのデジタル信号をアナログ信号に変換している。
【０１１４】
また、下位ｎ−２ビットに対応するｎ−２個の容量ＣU［１］、ＣU［２］、ＣU［３］、…、ＣU［ｎ−３］、ＣU［ｎ−２］を有している。
【０１１５】
容量ＣUの容量値は、下位のビットに対応する容量から順にＣU［１］＝Ｃ、ＣU［２］＝２Ｃ、ＣU［３］＝２2Ｃ、…、ＣU［ｎ−３］＝２n-4Ｃ、ＣU［ｎ−２］＝２n-3Ｃで表される。
【０１１６】
セレクタ回路４０１は、４本の階調電圧線４０４と、４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］とを有する。
【０１１７】
４本の階調電圧線４０４の電圧は、それぞれ、ＶA、ＶA＋（ＶB−ＶA）／４、ＶA＋２（ＶB−ＶA）／４、ＶA＋３（ＶB−ＶA）／４で表される。
【０１１８】
また、各階調電圧線４０４の電圧が、４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］のそれぞれを介してセレクタ回路４０１から出力されるように、各階調電圧線４０４と４個のスイッチＳＷａ［１］、ＳＷａ［２］、ＳＷａ［３］、ＳＷａ［４］のそれぞれが接続されている。
【０１１９】
セレクタ回路４０１から出力された電圧は、プリチャージ用スイッチＳＷPを介して、容量ＣUの第２電極及び出力線４０２に与えられる。
【０１２０】
容量ＣUがそれぞれ有する第１電極は、下位のビットに対応する容量から順に、それぞれｎ−２個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−３］、ＳＷｂ［ｎ−２］を介して、電源Ｃまたは電源Ｄに接続されるようになっている。
【０１２１】
容量ＣUの第１電極が電源Ｃと電源Ｄのどちらに接続されるかは、ｎ−２個のスイッチＳＷｂ［１］、ＳＷｂ［２］、…、ＳＷｂ［ｎ−３］、ＳＷｂ［ｎ−２］にそれぞれ入力される、下位ｎ−２ビットの各ビットが有する情報によって決まる。
【０１２２】
またプリチャージ用スイッチＳＷPは、プリチャージ信号（Ｐｒｅ）によってそのスイッチングが制御されている。
【０１２３】
なお出力線４０２は配線容量（ＣW）を有しており、ＶGはグランドの電圧を意味する。ただし配線容量は必ずしもグランドと出力線４０２との間に形成されていなくとも良く、グランド以外の電源と出力線との間に形成されていても良い。
【０１２４】
次に図７に示した本発明のＤＡＣの動作はについては、プリチャージ期間ＴPと書き込み期間ＴAとに分けて説明される。各スイッチの動作は実施の形態１で示した場合と同じであるので、ここでは説明を省略する。デジタル信号が各スイッチの動作を制御することで、出力線に入力されるアナログ信号の電圧が、デジタル信号のビットに対して線形性を有する。
【０１２５】
本発明は上記構成によって、高速駆動が可能で、かつ面積を比較的抑えることができるという容量分割型の利点を生かしつつ、線形性を崩さないで高いビット数のデジタル信号に対応するＤＡＣを形成することができる。
【実施例３】
【０１２６】
本実施例では、本発明のＤＡＣに用いられる上位ビットに対応するスイッチの一例を示す。
【０１２７】
図８に、本実施例のスイッチは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有するトランスミッションゲートである。デジタル信号と、デジタル信号の極性が反転した信号（反転デジタル信号）とが、それぞれＩＮとＩＮｂとに入力される。
【０１２８】
ＩＮとＩＮｂとに入力されるデジタル信号と反転デジタル信号とによって、入力端子に与えられた電圧が、サンプリングされて出力端子に与えられる。
【０１２９】
なお、下位ビットに対応するスイッチは、図８に示したトランスミッションゲートを２つ有している。そして２つのトランスミッションゲートは、ＩＮとＩＮｂに入力される信号が互いに入れ替わっている。
【０１３０】
なお、本発明のＤＡＣに用いられるスイッチは、図８に示した構成に限定されない。
【０１３１】
また本実施例の構成は、実施例１または２と自由に組み合わせて実施することが可能である。
【実施例４】
【０１３２】
本実施例では、本発明のＤＡＣに用いられるＴＦＴの作製工程の一例について説明する。なお図９にはｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを１つづつ作製する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図９に示した工程に基づいて作製することが可能である。
【０１３３】
図９（Ａ）において、基板１００１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【０１３４】
基板１００１のＴＦＴを形成する表面に、基板１００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１００２を１０〜２００nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【０１３５】
島状半導体層１００３、１００４は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法（ＲＴＡ法）などで結晶化させた結晶質半導体膜から形成する。また、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した結晶質半導体膜から形成しても良い。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１００３、１００４を形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。いずれにしても、このように形成した結晶質半導体膜を選択的にエッチングして所定の場所に島状半導体層１００３、１００４を形成する。
【０１３６】
または、基板１００１上に単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。
勿論、その他のＳＯＩ基板を使用することも可能である。
【０１３７】
ゲート絶縁膜はプラズマＣＶＤ法、スパッタ法、減圧ＣＶＤ法などにより、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などから形成する。これを第１の形状のゲート絶縁膜１００５とする。そして、第１の形状のゲート絶縁膜１００５上にゲート電極を形成するための導電層１００６を形成する。この導電層１００６は耐熱性を有する導電性材料から形成することが望ましく、単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。そして、第１の形状のマスク１００７を形成する。第１の形状のマスク１００７はフォトリソグラフィーの技術を用いてレジスト材料で形成する。
【０１３８】
そして図９（Ｂ）で示すように、導電層１００６をエッチング処理する。エッチング処理はドライエッチング法を用い、好ましくはＩＣＰエッチング装置を用いて行う。エッチングガスにはＣＦ4とＣｌ2の混合ガスを用い、基板にバイアス電圧を印加して行い、少なくとも島状半導体層１００３、１００４上に第1のテーパー形状を有する導電層１００８、１００９を形成する。テーパー部の形状は、上記エッチングガスの混合比、エッチング時の圧力、基板側に印加するバイアス電圧によって変化させることができる。最もテーパー形状を制御できるのは基板側に印加するバイアス電圧である。
【０１３９】
ドライエッチングでは、フッ素（Ｆ）や塩素（Ｃｌ）などの元素または該元素を含む分子の中性種やイオン種により行われる。通常、中性種によるエッチングが支配的であると等方性にエッチングが進み、テーパー形状は形成されにくくなる。基板側に正または負のバイアス電圧を印加することにより異方性のエッチングが成される。テーパー形状を形成するためのエッチングは、基板側にバイアス電圧を印加すると同時に、被膜とレジストとのエッチング速度の差（選択比とも呼び、被加工物のエッチング速度／レジストのエッチング速度で表す）をある一定の範囲の値として、レジストを同時にエッチングしながら行う。最初に形成するレジストの形状を適したものとすることにより、レジストの端部から徐々にエッチングされ、下地にある被膜にテーパー形状を形成することができる。第１の形状のマスク１００７の形状も変化し、第２の形状のマスク１０１０が形成される。また、エッチングが進むと導電層１００６の下層にあるゲート絶縁膜１００５の表面が露呈され、ゲート絶縁膜も表面からある程度エッチングされて第２の形状のゲート絶縁膜１０１１が形成される。
【０１４０】
そして、レジスト１０１０をマスクとして、第1のドーピング処理を行い、島状半導体層１００３、１００４にｎ型を付与するの不純物元素を添加する。ドーピング処理は不純物元素をイオン化し電界で加速して半導体層に注入するイオンドープ法やイオン注入法で行う。ｎ型を付与する不純物元素はゲート絶縁膜を通してその下の半導体層１００３、１００４に添加する。一部のｎ型の不純物元素はテーパー形状が形成された第１の形状のゲート電極１００８、１００９の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１４１】
第１の不純物領域１０１２、１０１３には一導電型の不純物元素の濃度が１×１０20〜１×１０21atoms/cm3の濃度で含まれるようにする。また、第２の不純物領域１０１４、１０１５は第１の不純物領域１０１２、１０１３に比較して第２の形状のゲート絶縁膜１０１１の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第２の不純物領域１０１４、１０１５内で必ずしも均一な濃度分布を取り得ないが、１×１０17〜１×１０20atoms／cm3の濃度範囲で不純物元素が添加されるようにする。
【０１４２】
第２の不純物領域１０１４、１０１５はゲート絶縁膜１０１１と導電層１００８、１００９のテーパー部の下に形成される。第２の不純物領域１０１４、１０１５における不純物元素の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。この減少の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部の角度や第１の形状のゲート電極１００８、１００９の厚さにより異なってくる。
【０１４３】
次に、図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理は第１の形状を有するゲート電極１００８、１００９のチャネル長方向の幅を短くするようにエッチングする。エッチングの方法は、第１のエッチング処理と同じでありＩＣＰエッチング装置を用いる。エッチングガスには同様にＣＦ4とＣｌ2の混合ガスを用い、基板側にバイアス電圧を印加して行い、第２の形状のゲート電極１０１６、１０１７を形成する。第２のエッチング処理においても下地であるゲート絶縁膜１０１１の一部が表面からエッチングされることにより第２の形状のゲート絶縁膜１０１８が形成される。図９（Ｃ）において、第２のテーパー形状を有する導電層１０１６、１０１７の端部にもテーパー部が形成される。
【０１４４】
そして、レジスト１０２１をマスクとして、第２のドーピング処理を行い、島状半導体層１００３、１００４にｎ型の不純物元素を添加する。この場合、一部の不純物元素は第２の形状のゲート電極１０１６、１０１７の端部及びその近傍を通してその下の半導体層に添加することができる。
【０１４５】
第２のドーピング処理では、半導体層に１×１０16〜５×１０18atoms/cm3の濃度で一導電型の不純物元素が含まれるようにする。この処理では第１のドーピング処理で形成された第１の不純物領域１０１２、１０１３と第２の不純物領域１０１４、１０１５にも重ねて一導電型の不純物元素が添加されるが、添加量が低いためその影響を無視することができる。新に形成される第３の不純物領域１０１９、１０２０にはｎ型の不純物元素の濃度が１×１０16〜５×１０18atoms/cm3の濃度で含まれるようにする。第３の不純物領域１０１９、１０２０は第２の形状のゲート電極１０１６、１０１７の厚さが増加する分半導体層に添加される不純物元素の濃度が低下し、第３の不純物領域１０１９、１０２０内で必ずしも均一な濃度分布を取り得ないが上記濃度範囲で不純物元素が含まれるようにする。
【０１４６】
第３の不純物領域１０１９、１０２０は第２の形状のゲート絶縁膜１０１８と第２の形状のゲート電極１０１６、１０１７のテーパー部の下に形成される。第３の不純物領域１０１９、１０２０の濃度分布は、第１の不純物領域１０１２、１０１３から遠ざかるにつれ減少する。第２の形状のゲート電極１０１６、１０１７はゲート電極として用いる。このように、ゲート電極の端部をテーパー形状として、テーパー部を通して不純物元素をドーピングすることにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。このような不純物領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１４７】
次に図９（Ｄ）に示すように島状半導体層１００３をレジストマスク１０２２で覆い、島状半導体層１００４にｐ型を付与する不純物元素を添加する。この場合も第２の形状のゲート電極１０１７をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。ここで形成される不純物領域１０２３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１０２３のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【０１４８】
しかしながら、この不純物領域１０２３は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第４の不純物領域１０２３ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｂは１×１０17〜１×１０20atoms／cm36の濃度でｎ型を付与する不純物元素を含み、第５の不純物領域１０２３ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１０２３ｂ、１０２３ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第４の不純物領域１０２３ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第４の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第６の不純物領域１０２３ｃは一部が第２の形状のゲート電極１０１７と一部が重なって形成される。
【０１４９】
以上のようにして、島状半導体層１００３にソース領域またはドレイン領域となる第１の不純物領域１０２４、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２５、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０２６及びチャネル形成領域１０２７が形成される。また、島状半導体層１００４にソース領域またはドレイン領域となる第１の不純物領域１０２８、ゲート電極と重ならないＬＤＤ領域を形成する第２の不純物領域１０２９、ゲート電極と一部が重なるＬＤＤ領域を形成する第３の不純物領域１０３０及びチャネル形成領域１０３１が形成される。
【０１５０】
その後、図９（Ｅ）に示すように、必要に応じて層間絶縁膜１０３２を形成しソース領域またはドレイン領域とコンタクトを形成する配線１０３４を形成しても良い。
【０１５１】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【実施例５】
【０１５２】
本発明のＤＡＣを有する半導体装置は、様々な電子機器に用いることができる。
【０１５３】
本発明のＤＡＣを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０に示す。
【０１５４】
図１０（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明のＤＡＣは表示部２００３またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１５５】
図１０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明のＤＡＣは表示部２１０２またはその他制御回路に用いることができる。
【０１５６】
図１０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明のＤＡＣは表示部２２０３またはその他制御回路に用いることができる。
【０１５７】
図１０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明のＤＡＣは表示部２３０２またはその他制御回路に用いることができる。
【０１５８】
図１０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明のＤＡＣはこれら表示部Ａ、Ｂ２４０３、２４０４またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１５９】
図１０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明のＤＡＣは表示部２５０２またはその他制御回路に用いることができる。
【０１６０】
図１０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明のＤＡＣは表示部２６０２またはその他制御回路に用いることができる。
【０１６１】
ここで図１０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明のＤＡＣは表示部２７０３またはその他制御回路に用いることができる。
【０１６２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のＤＡＣは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【０１６３】
以上の様に、本発明のＤＡＣの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜４に示したいずれの構成のＤＡＣを用いても良い。
【図面の簡単な説明】
【０１６４】
【図１】本発明の構成を有するＤＡＣの構成を示す図。
【図２】本発明のＤＡＣが有するスイッチの動作を説明する図。
【図３】本発明のＤＡＣの等価回路図。
【図４】本発明のＤＡＣにおいて、デジタル信号のビット数と出力されるアナログ信号の電圧の関係を示す図。
【図５】本発明の構成を有するＤＡＣの構成を示す図。
【図６】本発明の構成を有するＤＡＣの構成を示す図。
【図７】本発明の構成を有するＤＡＣの構成を示す図。
【図８】本発明のＤＡＣに用いられるスイッチの回路図
【図９】ＴＦＴの作製工程を示す図。
【図１０】本発明のＤＡＣを用いた電子機器の図。
【図１１】従来の容量分割型のＤＡＣの構成を示す図。
【図１２】従来の容量分割型のＤＡＣの等価回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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