(57)【要約】【課題】テストの高速化及び簡易化が図れる強誘電体メモリを提供する。【解決手段】強誘電体キャパシタと第１のＭＯＳトランジスタでユニットセルを形成し、複数個直列に接続してブロックを構成する。各ユニットセル中の第１のＭＯＳトランジスタのゲートをワード線ＷＬに接続し、ロウアドレス信号に基づいてワード線ドライバ１５で選択的に駆動する。ブロックの一端にプレート線ＰＬを接続し、このプレート線をプレート線ドライバ１６で駆動する。ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介してビット線ＢＬを接続し、ビット線をカラムアドレス信号に基づいてカラムデコーダ１３で選択する。そして、駆動及び制御回路１４でプレート線ドライバ及び前記カラムデコーダを制御し、複数本のワード線をＯＦＦした状態で、プレート線とビット線間に電位差を印加する。【選択図】      図１
2007141339.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソース及びドレインに接続して形成されたユニットセルが複数個直列に接続されたブロックと、
前記第１のＭＯＳトランジスタのゲートにそれぞれ接続されたワード線と、
ロウアドレス信号に基づいて前記ワード線を選択的に駆動するワード線ドライバと、
前記ブロックの一端に接続されたプレート線と、
前記プレート線を駆動するプレート線ドライバと、
前記ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介して接続されたビット線と、
カラムアドレス信号に基づいて前記ビット線を選択するカラムデコーダと、
複数本の前記ワード線をＯＦＦした状態で、前記プレート線と前記ビット線間に電位差を印加するように構成された駆動及び制御回路と
を具備する事を特徴とする強誘電体メモリ。
【請求項２】
前記駆動及び制御回路は、前記プレート線ドライバから前記プレート線のノーマルモード時の駆動電位とテスト用のプレート線電位を受けて前記プレート線の駆動信号を生成して出力し、前記カラムデコーダからテスト用のビット線電位を受けて前記ビット線の駆動信号を生成して出力する事を特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソース及びドレインに接続して形成されたユニットセルが複数個直列に接続されたブロックと、前記第１のＭＯＳトランジスタのゲートにそれぞれ接続されたワード線と、ロウアドレス信号に基づいて前記ワード線を選択的に駆動するワード線ドライバと、前記ブロックの一端に接続されたプレート線と、前記プレート線を駆動するプレート線ドライバと、前記ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介して接続されたビット線と、カラムアドレス信号に基づいて前記ビット線を選択するカラムデコーダとを備えた強誘電体メモリのテスト方法であって、
前記ブロック中の各ユニットセルにデータを書き込むステップと、
複数本のワード線をＯＦＦするステップと、
前記プレート線と前記ビット線間のブロック中の複数のユニットセルに、同時に前記ユニットセルに書き込んだデータに対して分極を弱める方向の電位差を印加するステップと、
前記ユニットセルからデータを読み出して前記ユニットセルを評価するステップと
を具備する事を特徴とする強誘電体メモリのテスト方法。
【請求項４】
前記分極を弱める方向の電位差を印加するステップにおいて、前記プレート線には、電源電位、ノーマルモードにおけるプレート線駆動電位、ノーマルモードにおけるスタンドバイ時のプレート線プリチャージ電位、及びセンスアンプ用の電源電位のいずれかが印加され、前記ビット線には前記プレート線電位よりも低い電位が印加される事を特徴とする請求項３に記載の強誘電体メモリのテスト方法。
【請求項５】
前記分極を弱める方向の電位差を印加するステップにおいて、前記ビット線には、電源電位、ノーマルモードにおけるビット線駆動電位、及びノーマルモードにおけるスタンドバイ時のビット線プリチャージ電位のいずれかが印加され、前記ビット線には前記プレート線電位よりも低い電位が印加される事を特徴とする請求項３に記載の強誘電体メモリのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びそのテスト方法に関するもので、例えば強誘電体セルのヒステリシス特性をテストする方法に関する。
【背景技術】
【０００２】
従来、強誘電体セルにおけるヒステリシス特性のテストに関しては、例えば特許文献１、特許文献２及び特許文献３のような提案がされている。
【０００３】
しかしながら、これらの特許文献に開示されているテスト方法では、強誘電体セルにデータを書き込んだ後、減極（Depolarization）が十分進むまで読み出しを待つ旨規定されていない。このため、データを書いた後すぐに読み出しを行っているか、減極が十分起こらない内に読み出しを行っている可能性があり、実使用に即したヒステリシス特性をテストする事が出来ない。又、抗電圧の小さなヒステリシス曲線を持つ強誘電体セルをスクリーニングする事も出来ない。
【０００４】
非特許文献１の図１には、ＰＺＴ膜の減極による経時変化が示されている。この測定結果によれば、強誘電体セルにデータを書き込んだ後、分極量の減衰が止まるためには１０−３（ｓｅｃ）から１００（ｓｅｃ）は待たなければならないとされている。このため、データを書いてから読み出すというテストを行うにあたり、減極が十分に進行した後でデータを読み出そうとするとテストに長時間を要し、コストが高騰するという問題がある。
【０００５】
本出願人は、特許文献４によりテスト時間を短縮出来るテスト方法を提案した。このテストシーケンスは、下記（１）〜（８）に示すような手順にしたがって実行される。
【０００６】
（１）ファンクション試験を行い、歩留まり算出
（２）初期パターンデータ(Pattern Data)書き込み
（３）ベーク（Bake）
（４）初期パターンデータを読んでのＳＳ歩留まり(same state yield)算出
（５）逆データパターン書き込み
（６）セルキャパシタに分極を弱める向きに抗電圧以下の微小電圧を印加
（７）逆データパターンを読み、ＯＳ歩留まり(opposite state yield)算出
（８）次のパターンの書き込み
上記テストシーケンスでは、ステップ（７）において逆データパターンを読み込むテストを行う前に、セルキャパシタの分極を弱める向きに抗電圧以下の微小電圧を印加するステップ（６）を実行する。ステップ（５）において逆データパターンが書き込まれた直後のヒステリシス曲線は、十分に大きな残留分極量である。しかしながら、ステップ（６）が実行される事により、減極するのに長時間を要する大きな残留電極量であっても減衰して実効的に短時間で減極したのと等価になる。従って、ビット線には減極した後の分極量に相当する低い読み出し電位が出力される。
【０００７】
なお、短い時間で減極してしまうセルについては、本テストによって更なる分極量の減少は起こらない事が経験的に知られている。即ち、減極に要する時間が長いセルと短いセルが混在していてもステップ（６）を付け加える事で、チップ面内全てのセルに対し、短時間に減極後の残留分極量に相当するビット線電位を読み出す事が出来る。
【０００８】
また、抗電圧の小さいセルは、ステップ（６）において微小電圧を加える事で分極反転してフェイルとなってしまう。これによって、抗電圧の小さいヒステリシス曲線を持つ強誘電体セルをスクリーニングする事が出来る。
【０００９】
このように、特許文献４に記載されているテストシーケンスでは、ステップ（６）の処理を追加した事により、短い時間でセルキャパシタが減極した後と等しい分極量を持たせる事が出来、実効的に減極した後の分極データに対するステップ（７）の試験を行う事が出来る。
【００１０】
しかしながら、前述した特許文献４に記載されている技術では、一度に１つのセルにしかディスターブのための電圧を印加出来ず、しかもディスターブのための微小電圧を生成する回路を設ける必要があった。
【００１１】
従って、テストの高速性及び簡易性という点からはまだ改良の余地がある。
【特許文献１】U.S.Patent No.5,661,730
【特許文献２】U.S.Patent No.5,991,189
【特許文献３】U.S.Patent No.5,822,237
【特許文献４】特開2002-313100
【非特許文献１】J. Appl. Phys. 75(1), 1 January 1994
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、テストの高速化及び簡易化が図れる強誘電体メモリ及びそのテスト方法を提供する。
【課題を解決するための手段】
【００１３】
本発明の一態様によると、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソース及びドレインに接続して形成されたユニットセルが複数個直列に接続されたブロックと、前記第１のＭＯＳトランジスタのゲートにそれぞれ接続されたワード線と、ロウアドレス信号に基づいて前記ワード線を選択的に駆動するワード線ドライバと、前記ブロックの一端に接続されたプレート線と、前記プレート線を駆動するプレート線ドライバと、前記ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介して接続されたビット線と、カラムアドレス信号に基づいて前記ビット線を選択するカラムデコーダと、複数本の前記ワード線をＯＦＦした状態で、前記プレート線と前記ビット線間に電位差を印加するように構成された駆動及び制御回路とを具備する強誘電体メモリが提供される。
【００１４】
本発明の他の一態様によると、強誘電体キャパシタの両電極をそれぞれ第１のＭＯＳトランジスタのソース及びドレインに接続して形成されたユニットセルが複数個直列に接続されたブロックと、前記第１のＭＯＳトランジスタのゲートにそれぞれ接続されたワード線と、ロウアドレス信号に基づいて前記ワード線を選択的に駆動するワード線ドライバと、前記ブロックの一端に接続されたプレート線と、前記プレート線を駆動するプレート線ドライバと、前記ブロックの他端にブロック選択用の第２のＭＯＳトランジスタを介して接続されたビット線と、カラムアドレス信号に基づいて前記ビット線を選択するカラムデコーダとを備えた強誘電体メモリのテスト方法であって、前記ブロック中の各ユニットセルにデータを書き込むステップと、複数本のワード線をＯＦＦするステップと、前記プレート線と前記ビット線間のブロック中の複数のユニットセルに、同時に前記ユニットセルに書き込んだデータに対して分極を弱める方向の電位差を印加するステップと、前記ユニットセルからデータを読み出して前記ユニットセルを評価するステップとを具備する強誘電体メモリのテスト方法が提供される。
【発明の効果】
【００１５】
本発明によれば、テストの高速化及び簡易化が図れる強誘電体メモリ及びそのテスト方法が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１乃至図６はそれぞれ、本発明の第１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するための図である。図１は強誘電体メモリのテストに関係する要部を抽出して概略的に示すブロック図、図２は図１におけるメモリセルアレイの構成例を、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取って示す回路図、図３はセンスアンプとその周辺の構成例を示す回路図、図４，図５はそれぞれプレート線及びビット線に駆動電位を供給する駆動及び制御回路、図６は上記図１乃至図５に示した回路におけるテスト動作を説明するためのタイミングチャートを示している。
【００１７】
図１に示す強誘電体メモリは、メモリセルアレイ（Memory Cell Array）１１、ロウデコーダ（Row Decoder）１２、カラムデコーダ（Column Decoder）１３、駆動及び制御回路１４等を備えている。上記ロウデコーダ（Row Decoder）１２には、ワード線ドライバ（WL Driver）１５とプレート線ドライバ（PL Driver）１６が含まれている。
【００１８】
上記メモリセルアレイ１１中にはメモリセルがアレイ状に配置されており、各々のメモリセルはワード線（Word Line）ＷＬ、ビット線（Bit Line）ＢＬ及びプレート線（Plate Line）ＰＬに接続される。上記ワード線ＷＬとプレート線ＰＬは、ビット線ＢＬと交差する方向、例えば直交する方向に配置されている。
【００１９】
上記ワード線ＷＬはワード線ドライバ１５によって駆動され、上記プレート線ＰＬはプレート線ドライバ１６によって駆動される。上記ビット線ＢＬはカラムデコーダ１３によって選択され、メモリセルからビット線ＢＬ上に読み出されたデータがＤＱ線１７に転送される。あるいは、ＤＱ線１７に供給された書き込みデータがビット線ＢＬを介してメモリセルに転送される。上記ＤＱ線１７は、上記ワード線ＷＬ及びプレート線ＰＬと同一方向に沿って延設されている。
【００２０】
上記駆動及び制御回路１４は、プレート線とビット線に供給する駆動電位を制御するためのものである。この駆動及び制御回路１４は、プレート線ドライバ１６から上記プレート線ＰＬの駆動電位（ノーマルモード時）ＶＰＬとテスト用のプレート線電位ＶＴｅｓｔＰＬを受けて動作が制御され、上記プレート線ＰＬの駆動信号ＰＬＡＴＥ＜ｘ＞を出力する。また、上記カラムデコーダ１３からテスト用のビット線電位ＶＴｅｓｔＢＬを受けて動作が制御され、上記ビット線ＢＬの駆動信号ＢＬ＜ｘ＞を出力するようになっている。
【００２１】
図２に示すメモリセルアレイ１１は、セルトランジスタ（Ｔ）のソース，ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルＵＣ０，ＵＣ１，…，ＵＣ７として、このユニットセルＵＣ０，ＵＣ１，…，ＵＣ７を複数直列に接続したものである（ＴＣ並列ユニット直列接続型強誘電体メモリと呼ばれる）。上記直列接続された複数のユニットセルＵＣ０，ＵＣ１，…，ＵＣ７はそれぞれ、ブロック（Block）ＧＵＣ０，ＧＵＣ１，ＧＵＣ２，…を構成する。これらブロックＧＵＣ０，ＧＵＣ１，ＧＵＣ２，…の一端はそれぞれ、ブロック選択用のＭＯＳトランジスタＢＳ＜０＞，ＢＳ＜１＞，ＢＳ＜２＞，…の電流通路を介してビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，…に接続され、他端はプレート線ＰＬ＜０＞，ＰＬ＜１＞に交互に接続される。上記各セルトランジスタＴのゲートは、行毎にワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，…に接続される。
【００２２】
なお、図２では、キャパシタＣの分極の向きをプラス（＋）とマイナス（−）の対で表し、これらの符号を○で囲んで表現している。
【００２３】
図３では、ビット線ＢＬ＜０＞及びこれと相補的な関係のビット線ＢＬ＜１＞（ビット線対）に着目し、センスアンプ（S/A : Sense Amplifier）とその周辺の回路構成例を示している。上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞間には、イコライズ用のＭＯＳトランジスタＱ１の電流通路が接続される。また、このビット線対ＢＬ＜０＞，ＢＬ＜１＞間には、カラム選択線ＣＳＬ＜０＞がビット線対ＢＬ＜０＞，ＢＬ＜１＞の延設方向に沿って配置されている。上記カラム選択線ＣＳＬ＜０＞と上記ビット線ＢＬ＜０＞間にはイコライズ用のＭＯＳトランジスタＱ２の電流通路が接続され、上記カラム選択線ＣＳＬ＜０＞と上記ビット線ＢＬ＜１＞間にはイコライズ用のＭＯＳトランジスタＱ３の電流通路が接続される。これらＭＯＳトランジスタＱ１〜Ｑ３のゲートには、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞と交差する方向（例えば直交する方向）に延設された信号線２１からイコライズ信号ＥＱＬが供給される。
【００２４】
また、上記ビット線ＢＬ＜０＞とカラム選択線ＣＳＬ＜０＞との間には、ＭＯＳトランジスタＱ４の電流通路が接続され、このＭＯＳトランジスタＱ４のゲートには、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞と交差する方向に延設された信号線２２Ａから信号ＴｅｓｔＷＬ＜０＞が供給される。上記ビット線ＢＬ＜１＞とカラム選択線ＣＳＬ＜０＞との間には、ＭＯＳトランジスタＱ５の電流通路が接続され、このＭＯＳトランジスタＱ５のゲートには、上記信号線２２Ａと平行な方向に延設された信号線２２Ｂから信号ＴｅｓｔＷＬ＜１＞が供給される。
【００２５】
更に、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞間には、センスアンプ（Ｓ／Ａ）２３が設けられており、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞間の電位差を増幅する。
【００２６】
／ＤＱ線２４ＡとＤＱ線２４Ｂは、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞と交差する方向に延設される。上記ビット線ＢＬ＜０＞とＤＱ線２４Ｂ間にはＭＯＳトランジスタＱ６の電流通路が接続され、このＭＯＳトランジスタＱ６のゲートはカラム選択線ＣＳＬ＜０＞に接続される。同様に、上記ビット線ＢＬ＜１＞と／ＤＱ線２４Ａ間にはＭＯＳトランジスタＱ７の電流通路が接続され、このＭＯＳトランジスタＱ７のゲートはカラム選択線ＣＳＬ＜０＞に接続される。上記／ＤＱ線２４ＡとＤＱ線２４Ｂ間には、ＤＱ線用のセンスアンプ（ＤＱ Ｓ／Ａ）２５が設けられており、上記／ＤＱ線２４ＡとＤＱ線２４Ｂ間の電位差を増幅するようになっている。
【００２７】
上記ビット線ＢＬ＜０＞とビット線にノーマルモードにおけるビット線駆動電位を外部から与えるための信号線ＥｘｔＶＢＬ＜０＞との間、及び上記／ビット線ＢＬ＜１＞とビット線にノーマルモードにおけるビット線駆動電位を外部から与えるための信号線ＥｘｔＶＢＬ＜１＞との間にはそれぞれ、トランスファゲートＴＧ０，ＴＧ１が設けられている。上記トランスファゲートＴＧ０は、Ｐチャネル型ＭＯＳトランジスタＱ８とＮチャネル型ＭＯＳトランジスタＱ９の電流通路が並列接続されて構成されている。上記ＭＯＳトランジスタＱ８のゲートには信号／ＥｘｔＯＮ＜０＞が供給され、上記ＭＯＳトランジスタＱ９のゲートには信号ＥｘｔＯＮ＜０＞が供給される。同様に、上記トランスファゲートＴＧ１は、Ｐチャネル型ＭＯＳトランジスタＱ１０とＮチャネル型ＭＯＳトランジスタＱ１１の電流通路が並列接続されて構成されている。上記ＭＯＳトランジスタＱ１０のゲートには信号／ＥｘｔＯＮ＜１＞が供給され、上記ＭＯＳトランジスタＱ１１のゲートには信号ＥｘｔＯＮ＜１＞が供給される。
【００２８】
信号ＶＳＡが転送される信号線２６、テスト用のビット線電位ＶＴｅｓｔＢＬが転送される信号線２７、及び接地電位Ｖｓｓ用の電源線２８はそれぞれ、上記ビット線対ＢＬ＜０＞，ＢＬ＜１＞と交差する方向に延設されている。
【００２９】
駆動及び制御回路１４の一部の、プレート線ＰＬに駆動電位を供給する図４に示す回路部は、ＮＡＮＤゲート３１〜３５、インバータ３６〜３９、Ｐチャネル型ＭＯＳトランジスタＱ１２，Ｑ１３及びＮチャネル型ＭＯＳトランジスタＱ１４を含んで構成されている。上記ＮＡＮＤゲート３１の入力端には、ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞、プレート線イネーブル信号ＰＬＥＮＥＢＬＥ及びノーマルモード(Normal Mode)かテストモード(Test Mode)かを指示する信号ＰＬＯＮがそれぞれ供給される。上記ＮＡＮＤゲート３１の出力信号はインバータ３６の入力端に供給され、このインバータ３６の出力信号はインバータ３７の入力端に供給される。上記インバータ３７の出力信号は、ＭＯＳトランジスタＱ１２のゲートに供給される。このＭＯＳトランジスタＱ１２のソースには、上記プレート線ドライバ１６からプレート線ＰＬの駆動電位ＶＰＬが印加される。
【００３０】
上記ＮＡＮＤゲート３２の入力端には、上記ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞とプレート線テスト信号ＴｅｓｔＰＬがそれぞれ供給される。上記ＮＡＮＤゲート３２の出力信号はインバータ３８の入力端に供給され、このインバータ３８の出力信号はインバータ３９の入力端に供給される。上記インバータ３９の出力信号は、ＭＯＳトランジスタＱ１３のゲートに供給される。このＭＯＳトランジスタＱ１３のソースには上記プレート線ドライバ１６からテスト用のプレート線電位ＶＴｅｓｔＰＬが供給され、ドレインは上記ＭＯＳトランジスタＱ１２のドレインに接続される。
【００３１】
上記ＮＡＮＤゲート３３の入力端には、プレート線イネーブル信号ＰＬＥＮＡＢＬＥ及びノーマルモードかテストモードかを指示する信号ＰＬＯＮがそれぞれ供給される。このＮＡＮＤゲート３３の出力信号と上記プレート線テスト信号ＴｅｓｔＰＬの反転信号／ＴｅｓｔＰＬは、ＮＡＮＤゲート３４に供給される。このＮＡＮＤゲート３４の出力信号と上記ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞は、ＮＡＮＤゲート３５に供給される。このＮＡＮＤゲート３５の出力信号は、ＭＯＳトランジスタＱ１４のゲートに供給される。上記ＭＯＳトランジスタＱ１４のドレインは、ＭＯＳトランジスタＱ１２，Ｑ１３のドレインに接続され、ソースは接地点Ｖｓｓに接続される。そして、上記ＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１４のドレインからプレート線ＰＬを駆動する信号ＰＬＡＴＥ＜ｘ＞を出力するようになっている。
【００３２】
駆動及び制御回路１４の一部の、ビット線ＢＬに駆動電位を供給する図５に示す回路部は、ＮＡＮＤゲート４０，４１、インバータ４２、ＮＯＲゲート４３、Ｎチャネル型ＭＯＳトランジスタＱ１５及びＮチャネル型ＭＯＳトランジスタＱ１６を含んで構成されている。上記ＮＡＮＤゲート４０の入力端には、カラムアドレス信号ＣｏｌＡｄｄ．＜ｘ＞、ビット線イコライズ信号／ＥＱＬ及びビット線のテスト信号ＴｅｓｔＢＬがそれぞれ供給される。上記ＮＡＮＤゲート４０の出力信号はインバータ４２の入力端に供給され、このインバータ４２の出力信号はＭＯＳトランジスタＱ１５のゲートに供給される。このＭＯＳトランジスタＱ１５のドレインには、上記カラムデコーダ１３からテスト用のビット線電位ＶＴｅｓｔＢＬが印加される。
【００３３】
上記ＮＯＲゲート４３には、ビット線イコライズ信号ＥＱＬ（信号／ＥＱＬの反転信号）及びビット線テスト信号／ＴｅｓｔＢＬ（信号ＴｅｓｔＢＬの反転信号）がそれぞれ供給される。このＮＯＲゲート４３の出力信号及び上記カラムアドレス信号ＣｏｌＡｄｄ．＜ｘ＞は、ＮＡＮＤゲート４１に供給される。このＮＡＮＤゲート４１の出力信号はＭＯＳトランジスタＱ１６のゲートに供給される。上記ＭＯＳトランジスタＱ１６のドレインはＭＯＳトランジスタＱ１５のソースに接続され、ソースは接地点Ｖｓｓに接続される。そして、上記ＭＯＳトランジスタＱ１５のソースとＭＯＳトランジスタＱ１６のドレインとの接続点からビット線ＢＬを駆動する信号ＢＬ＜ｘ＞を出力するようになっている。
【００３４】
上記のような構成において、概略的なテスト動作は、上記特許文献４と同様に下記（ａ）〜（ｈ）に示すような手順にしたがって実行される。
【００３５】
（ａ）ファンクション試験を行い、歩留まり算出
（ｂ）初期パターンデータ(Pattern Data)書き込み
（ｃ）ベーク（Bake）
（ｄ）初期パターンデータを読んでのＳＳ歩留まり(same state yield)算出
（ｅ）逆データパターン書き込み
（ｆ）複数のセルキャパシタに分極を弱める向きに抗電圧以下の微小電圧を同時に印加
（ｇ）逆データパターンを読み、ＯＳ歩留まり(opposite state yield)算出
（ｈ）次のパターンの書き込み
即ち、ステップ（ｇ）において逆データパターンを読み込むテストを行う前に、複数のセルキャパシタの分極を弱める向きに抗電圧以下の微小電圧を同時に印加する。ステップ（ｆ）の実行により、減極するのに長時間を要する大きな残留電極量であっても減衰して実効的に短時間で減極したのと等価に出来る。これによって、ビット線には減極した後の分極量に相当する低い読み出し電位が出力される。
【００３６】
また、抗電圧の小さいセルは、ステップ（ｆ）において微小電圧を加える事で分極反転してフェイルとなってしまうので、抗電圧の小さいヒステリシス曲線を持つ強誘電体セルをスクリーニングする事が出来る。
【００３７】
このように、短い時間でセルキャパシタが減極した後と等しい分極量を持たせる事が出来、実効的に減極した後の分極データに対するステップ（ｇ）の試験を行う事が出来る。
【００３８】
次に、図６を参照しながらテスト動作の手順について説明する。図６は、上記図１乃至図５に示した回路の動作を説明するためのタイミングチャートであり、テストモードの動作波形を示している。
【００３９】
まず、図２に示したように、全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）を０Ｖに設定する事で、各強誘電体キャパシタ（セルキャパシタ）Ｃの両端に電圧ΔＶを印加出来るように準備する。この時、信号ＰＬＥＮＢＬＥは電源電位Ｖｄｄになっている。
【００４０】
続いて、信号ＰＬＯＮをロウ（"Low"）レベルにする事で、ノーマルモードの動作ではなく、テストモードのプレート線駆動動作に入る。上記信号ＰＬＥＮＢＬＥのハイ（"High"）レベルと上記信号ＰＬＯＮのロウレベルにより、ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞に関係なくＮＡＮＤゲート３１の出力がロウレベルとなってＭＯＳトランジスタＱ１２がオフする。
【００４１】
また、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本とも選択状態（ロウレベル）にする事で、セルトランジスタＴをオフさせる。これによって、各ブロックＧＵＣ０，ＧＵＣ１，ＧＵＣ２，…内のセルキャパシタの両電極間に電圧が印加出来る。
【００４２】
引き続き、信号／ＴｅｓｔＰＬのロウレベルへの遷移に応答してプレート線ＰＬ＜０＞，ＰＬ＜１＞を共にＶｄｄレベル（＝ＶＴｅｓｔＰＬ）にパルス駆動する。信号／ＴｅｓｔＰＬがハイレベルからロウレベルに遷移（信号ＴｅｓｔＰＬはロウレベルからハイレベルに遷移）すると、ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞がハイレベルであると、ＮＡＮＤゲート３２の出力信号はロウレベルとなり、ＭＯＳトランジスタＱ１３がオンする。
【００４３】
一方、上記信号ＰＬＥＮＢＬＥのハイレベルと上記信号ＰＬＯＮのロウレベルによりＮＡＮＤゲート３３の出力がハイレベルとなり、信号／ＴｅｓｔＰＬのロウレベルによりＮＡＮＤゲート３４の出力がハイレベルとなる。また、上記ロウアドレス信号ＲｏｗＡｄｄ．＜ｘ＞がハイレベルであると、ＮＡＮＤゲート３５の出力信号はロウレベルとなり、ＭＯＳトランジスタＱ１４がオフする。
【００４４】
これによって、プレート線ＰＬ＜０＞，ＰＬ＜１＞には、ＭＯＳトランジスタＱ１３を介してＶＴｅｓｔＰＬ（Ｖｄｄ）が供給される。
【００４５】
成膜直後でインプリント（Imprint）等が発生していない状況であれば、図２に示したような“オール１”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×Ｖｄｄ
という分極を弱める方向のディスターブ電圧（１回目）が印加される。
【００４６】
次に、信号／ＴｅｓｔＰＬをハイレベルにする事により、プレート線ＰＬ＜０＞，ＰＬ＜１＞がＶｓｓレベル（例えば０Ｖ）に戻った後、ワード線ＷＬ＜０＞〜ＷＬ＜７＞に高電圧ＶＰＰを与えてセルトランジスタＴをオンさせ、セルキャパシタＣの両電極間を短絡して放電する。そして、上記信号／ＴｅｓｔＰＬのハイレベルからロウレベルへの遷移に応答してプレート線ＰＬ＜０＞，ＰＬ＜１＞を再びＶｄｄレベルにパルス駆動する。これによって、２回目のディスターブ電圧が印加される。
【００４７】
ここでは、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。何回を選択するかは、必要とする特性や要求される特性に応じて選択すれば良い。
【００４８】
ディスターブ電圧の印加が終了すると、プレート線ＰＬ＜０＞，ＰＬ＜１＞がＶｓｓレベルに戻り、ワード線ＷＬ＜０＞〜ＷＬ＜７＞に高電圧ＶＰＰを与えてセルトランジスタＴをオンさせることによりセルキャパシタＣの両電極間を短絡して放電する。そして、信号ＰＬＯＮがハイレベルとなって通常読み出し動作が指示されると、選択されたワード線（所望のＷＬ）はロウレベルになる。また、選択されたプレート線（所望のＰＬ）と選択されたビット線（所望のＢＬ）も同様に読み出しのための電位（ハイレベル）に設定される。
【００４９】
上記のような強誘電体メモリ及びそのテスト方法によれば、８個のキャパシタ全部に対して一遍に分極を弱める方向のディスターブ電圧ΔＶを印加出来るので、テストの高速化が図れ、テスト時間を短縮してテストコストの削減が出来る。
【００５０】
しかも、上記ディスターブ電圧ΔＶに相当する微小電圧を発生させるジェネレータを新規に設ける必要がなく、外部から印加する必要もない。
【００５１】
従って、テストの高速化及び簡易化が図れる強誘電体メモリ及びそのテスト方法が得られる。
【００５２】
［第２の実施形態］
上記第１の実施形態では、プレート線ＰＬ＜０＞，ＰＬ＜１＞をＶｄｄレベルにパルス駆動した後に、一度ワード線ＷＬ＜０＞〜ＷＬ＜７＞の電位を上げてセルキャパシタＣの両電極間を短絡し、一旦電位差を０Ｖにした後、再度プレート線ＰＬ＜０＞，ＰＬ＜１＞をパルス駆動する方式を採用した。
【００５３】
この方法であれば毎回確実に各セルキャパシタＣに対して
ΔＶ＝１／８×Ｖｄｄ
という電圧を印加出来る。
【００５４】
しかしながら、高速なテストという観点のみに着目すると、ワード線ＷＬ＜０＞〜ＷＬ＜７＞電位の上昇と下降に要する時間は速度を低下させる要因になるので、この時間を省略するようにしたのが本第２の実施形態の趣旨である。
【００５５】
即ち、本実施形態は、図７のタイミングチャートに示すように、ディスターブ印加時にはワード線ＷＬ＜０＞〜ＷＬ＜７＞をロウレベルに維持し、セルトランジスタＴをオフさせたまま、前述した各セルキャパシタＣの電位差を０Ｖにリセットする事なく、プレート線ＰＬ＜０＞，ＰＬ＜１＞のパルス駆動を繰り返してテストをするものである。これによって、ワード線ＷＬ＜０＞〜ＷＬ＜７＞電位の上昇と下降に要する時間を削減できるので、第１の実施形態よりもテストの高速化が図れる。
【００５６】
但し、本実施形態の場合には、一度目のパルス駆動が終了した時点では、各セルキャパシタＣの両端にはディスターブ電圧ΔＶが印加された事により分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【００５７】
従って、高速化が要求される場合には好適であるが、ヒステリシス特性を正確にテストしたい場合には第１の実施形態を採用すると良い。どちらを採用するかは、必要とする特性や要求される特性に応じて選択する。
【００５８】
［第３の実施形態］
図８及び図９はそれぞれ、本発明の第３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図８はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図９はテストモードの動作波形を示すタイミングチャートである。
【００５９】
テスト動作の手順は、ＯＦＦ（非選択）にするワード線が奇数番である他は第１の実施形態と同様である。
【００６０】
即ち、本第３の実施形態では、セルキャパシタＣへのディスターブ電圧ΔＶの印加において、４本のワード線ＷＬ＜ｎ＞（ｎ：偶数）をＯＮ（選択）状態にし（他はＶＰＰ）、プレート線ＰＬ＜０＞，ＰＬ＜１＞にＶｄｄレベルを印加する事により１つの強誘電体キャパシタＣ当たり
ΔＶ＝１／４×Ｖｄｄ
の電圧を印加している。このディスターブ電圧ΔＶは、４個のセルキャパシタ全部に一遍に印加されるのでテストの高速化が図れる。
【００６１】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【００６２】
［第４の実施形態］
上記第３の実施形態では、プレート線ＰＬ＜０＞，ＰＬ＜１＞をＶｄｄレベルにパルス駆動した後に、一度４本のワード線ＷＬ＜ｎ＞（ｎ：偶数）の電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【００６３】
これに対し、本第４の実施形態では、第２の実施形態と同様に、ワード線ＷＬ＜ｎ＞（ｎ：偶数）の電位の上昇と下降に要する時間は速度を低下させる要因になるので、図１０に示すようにディスターブ電圧ΔＶの印加期間中はワード線ＷＬ＜ｎ＞（ｎ：偶数）のＯＦＦ（非選択）状態を維持する事により、印加するディスターブ電圧ΔＶを正確に
ΔＶ＝１／４×Ｖｄｄ
とするよりも高速化を優先させたものである。
【００６４】
［第５の実施形態］
図１１及び図１２はそれぞれ、本発明の第５の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図１１はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図１２はテストモードの動作波形を示すタイミングチャートである。
【００６５】
テスト動作の手順は第３の実施形態と同様であるが、プレート線ＰＬ＜０＞，ＰＬ＜１＞に印加する電圧が１／２×Ｖｄｄになっている。
【００６６】
本第５の実施形態では、セルキャパシタＣへのディスターブ電圧ΔＶの印加において、４本のワード線をＯＦＦ（非選択）にし、プレート線ＰＬ＜０＞，ＰＬ＜１＞に１／２×Ｖｄｄレベルを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／４×１／２×Ｖｄｄ
の電圧を印加する。このディスターブ電圧ΔＶは、４個のキャパシタ全部に一遍に印加されるので、テストの高速化が図れる。
【００６７】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【００６８】
［第６の実施形態］
上記第５の実施形態では、プレート線ＰＬ＜０＞，ＰＬ＜１＞をＶｄｄレベルにパルス駆動した後に、一度４本のワード線ＷＬ＜ｎ＞（ｎ：偶数）の電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【００６９】
本第６の実施形態では、第４の実施形態と同様に、図１３に示すようにディスターブ電圧ΔＶの印加期間中はワード線ＷＬ＜ｎ＞（ｎ：偶数）のＯＦＦ（非選択）状態を維持する事により、印加するディスターブ電圧ΔＶを正確に
ΔＶ＝１／８×Ｖｄｄ
とするよりも高速化を優先させたものである。
【００７０】
［第７の実施形態］
図１４及び図１５はそれぞれ、本発明の第７の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図１４はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図１５はテストモードの動作波形を示すタイミングチャートである。
【００７１】
テスト動作の手順は、ＯＦＦ（非選択）にするのがワード線ＷＬ＜６＞，ＷＬ＜７＞である他は第１の実施形態と同様である。
【００７２】
本第７の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、２本のワード線ＷＬ＜６＞，ＷＬ＜７＞をＯＦＦ（非選択）にし、プレート線ＰＬ＜０＞，ＰＬ＜１＞にＶｄｄレベルを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／２×Ｖｄｄ
の電圧を印加する。このディスターブ電圧ΔＶは、２個のキャパシタに同時に印加されるのでテストの高速化が図れる。
【００７３】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【００７４】
［第８の実施形態］
上記第７の実施形態では、プレート線をパルス駆動した後に、一度ワード線を立ち上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【００７５】
本第８の実施形態では、前述した第２の実施形態と同様に、印加する電圧を正確に
ΔＶ＝１／２×Ｖｄｄ
とするよりも高速化を優先させたものである。
【００７６】
本第８の実施形態は、上記第７の実施形態と実質的に同様であり、図１４に示したメモリセルアレイの構成において、図１６のタイミングチャートに示すように、ディスターブ電圧ΔＶの印加期間中にワード線ＷＬ＜６＞，ＷＬ＜７＞のＯＦＦ（非選択）状態を維持する事により実現出来る。
【００７７】
［第９の実施形態］
図１７及び図１８はそれぞれ、本発明の第９の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図１７はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図１８はテストモードの動作波形を示すタイミングチャートである。
【００７８】
本第９の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、プレート線ＰＬ＜０＞，ＰＬ＜１＞にノーマルモード時のプレート線ＰＬの駆動電位ＶＰＬ（＝ＶＴｅｓｔＰＬ）を印加する事により、１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×ＶＰＬ
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【００７９】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【００８０】
次に、図１８のタイミングチャートを参照しながらテスト動作の手順について説明する。
【００８１】
まず、図１７に示したように、全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）を０Ｖに設定する事で、各セルキャパシタＣの両端に電圧ΔＶを印加出来るように準備する。この時、信号ＰＬＥＮＢＬＥは電源電位Ｖｄｄになっている。
【００８２】
続いて、信号ＰＬＯＮをロウレベルにする事で、ノーマルモードとしての動作ではなく、テストモードとしてのプレート線駆動動作に入る。
【００８３】
そして、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で、全セルキャパシタに電圧が印加出来るようにする。
【００８４】
その後、信号／ＴｅｓｔＰＬのロウレベルへの遷移に応答して、プレート線ＰＬ＜０＞，ＰＬ＜１＞を電位ＶＰＬ（＝ＶＴｅｓｔＰＬ）でパルス駆動する。
【００８５】
成膜直後でインプリント等が発生していない状況であれば、図１７のような“オール１”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×ＶＰＬ
という分極を弱める方向のディスターブ電圧が印加される。
【００８６】
なお、図１８では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【００８７】
［第１０の実施形態］
上記第９の実施形態では、プレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【００８８】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×ＶＰＬ
という電圧が印加される。
【００８９】
しかしながら、本第１０の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図１９に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【００９０】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【００９１】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第９の実施形態を採用すると良い。
【００９２】
［第１１の実施形態］
図２０及び図２１はそれぞれ、本発明の第１１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図２０はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図２１はテストモードの動作波形を示すタイミングチャートである。
【００９３】
本第１１の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、プレート線ＰＬ＜０＞，ＰＬ＜１＞に駆動電位（ノーマルモードにおけるスタンドバイ時のプレート線プリチャージ電位）ＶＰＬＬを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬＬ）
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【００９４】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【００９５】
次に、図２１のタイミングチャートを参照しながらテスト動作の手順について説明する。
【００９６】
まず、図２０に示すように、ビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）に電位ＶＰＬＬを印加する。この時、信号ＰＬＥＮＢＬＥは電源電位Ｖｄｄになっている。
【００９７】
続いて、信号ＰＬＯＮをロウレベルにする事で、ノーマルモードとしての動作ではなく、テストモードとしてのプレート線駆動動作に入る。
【００９８】
そして、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で、全セルキャパシタに電圧が印加出来るようにする。
【００９９】
引き続き、信号／ＴｅｓｔＰＬのロウレベルへの遷移に応答して、プレート線ＰＬ＜０＞，ＰＬ＜１＞を電位Ｖｄｄ（＝ＶＴｅｓｔＰＬ）でパルス駆動する。
【０１００】
成膜直後でインプリント等が発生していない状況であれば、図２０のような“オール１”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬＬ）
という分極を弱める方向のディスターブ電圧が印加される。
【０１０１】
なお、図２１では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１０２】
［第１２の実施形態］
上記第１１の実施形態では、プレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１０３】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬＬ）
という電圧が印加される。
【０１０４】
しかしながら、本第１２の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図２２に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１０５】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１０６】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第１１の実施形態を採用すると良い。
【０１０７】
［第１３の実施形態］
図２３及び図２４はそれぞれ、本発明の第１３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図２３はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図２４はテストモードの動作波形を示すタイミングチャートである。
【０１０８】
本第１３の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、プレート線ＰＬ＜０＞，ＰＬ＜１＞に駆動電位ＶＰＬＬを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×（ＶＰＬ−ＶＰＬＬ）
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１０９】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１１０】
次に、図２４のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１１１】
まず、図２３に示したように、全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）に電位ＶＰＬＬを印加する。この時、信号ＰＬＥＮＢＬＥは電源電位Ｖｄｄになっている。
【０１１２】
続いて、信号ＰＬＯＮをロウレベルにする事で、ノーマルモードとしての動作ではなく、テストモードとしてのプレート線駆動動作に入る。
【０１１３】
そして、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で、全セルキャパシタに電圧が印加出来るようにする。
【０１１４】
引き続き、信号／ＴｅｓｔＰＬのロウレベルへの遷移に応答して、プレート線ＰＬ＜０＞，ＰＬ＜１＞を電位ＶＰＬ（＝ＶＴｅｓｔＰＬ）でパルス駆動する。
【０１１５】
成膜直後でインプリント等が発生していない状況であれば、図２３のような“オール１”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×（ＶＰＬ−ＶＰＬＬ）
という分極を弱める方向のディスターブ電圧が印加される。
【０１１６】
なお、図２４では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１１７】
［第１４の実施形態］
上記第１３の実施形態では、プレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１１８】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×（ＶＰＬ−ＶＰＬＬ）
という電圧が印加される。
【０１１９】
しかしながら、本第１４の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図２５に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１２０】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１２１】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第１３の実施形態を採用すると良い。
【０１２２】
［第１５の実施形態］
図２６及び図２７はそれぞれ、本発明の第１５の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図２６はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図２７はテストモードの動作波形を示すタイミングチャートである。
【０１２３】
第１乃至第１４の実施形態までは“１”データが書き込まれたセルキャパシタの分極を弱めるようにディスターブ電圧を印加したが、本第１５の実施形態では“０”データが書き込まれたセルキャパシタの分極を弱めるようにディスターブ電圧を印加する点が異なっている。
【０１２４】
本第１５の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…とプレート線ＰＬ＜０＞，ＰＬ＜１＞間に電源電位Ｖｄｄを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×Ｖｄｄ
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１２５】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１２６】
次に、図２７のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１２７】
まず、全てのプレート線ＰＬ＜０＞，ＰＬ＜１＞，…（全ＰＬ）を０Ｖにする事で直列接続された強誘電体キャパシタの両端間に電圧ΔＶを印加出来る準備をする。この時、信号ＰＬＥＮＢＬＥは０Ｖとなっているため、信号ＰＬＯＮの電位にかかわらずプレート線電位は０Ｖを維持する。
【０１２８】
続いて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で全セルトランジスタをオフして全セルキャパシタに電圧が印加出来るようにする。
【０１２９】
その後、信号／ＴｅｓｔＢＬをハイレベル→ロウレベル→ハイレベルとパルス状に遷移させ、この信号／ＴｅｓｔＢＬの遷移に応答して全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）をＶｄｄレベルでパルス駆動する。
【０１３０】
成膜直後でインプリント等が発生していない状況であれば、図２６のような“オール０”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×Ｖｄｄ
という分極を弱める方向のディスターブ電圧が印加される。
【０１３１】
なお、図２７では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１３２】
［第１６の実施形態］
上記第１５の実施形態ではプレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１３３】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×Ｖｄｄ
という電圧が印加される。
【０１３４】
しかしながら、本第１６の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図２８に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１３５】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１３６】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第１５の実施形態を採用すると良い。
【０１３７】
［第１７の実施形態］
図２９及び図３０はそれぞれ、本発明の第１７の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図２９はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図３０はテストモードの動作波形を示すタイミングチャートである。
【０１３８】
本第１７の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…とプレート線ＰＬ＜０＞，ＰＬ＜１＞間にセンスアンプ２３用の電源電位ＶＡＡを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×ＶＡＡ
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１３９】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１４０】
次に、図３０のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１４１】
まず、全てのプレート線ＰＬ＜０＞，ＰＬ＜１＞，…（全ＰＬ）を０Ｖにする事で直列接続された強誘電体キャパシタの両端に電圧ΔＶを印加出来る準備をする。この時、信号ＰＬＥＮＢＬＥは０Ｖとなっているため、信号ＰＬＯＮの電位にかかわらずプレート電位は０Ｖである。
【０１４２】
続いて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で全セルキャパシタに電圧が印加出来るようにする。
【０１４３】
その後、信号／ＴｅｓｔＢＬをハイレベル→ロウレベル→ハイレベルとパルス状に遷移させ、全ＢＬ（全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…）を電位ＶＡＡでパルス駆動する。
【０１４４】
成膜直後でインプリント等が発生していない状況であれば、図２９のような“オール０”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×ＶＡＡ
という分極を弱める方向のディスターブ電圧が印加される。
【０１４５】
なお、図３０では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１４６】
［第１８の実施形態］
上記第１７の実施形態ではプレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１４７】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×ＶＡＡ
という電圧が印加される。
【０１４８】
しかしながら、本第１８の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図３１に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１４９】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１５０】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第１５の実施形態を採用すると良い。
【０１５１】
［第１９の実施形態］
図３２及び図３３はそれぞれ、本発明の第１９の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図３２はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図３３はテストモードの動作波形を示すタイミングチャートである。
【０１５２】
本第１９の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…とプレート線ＰＬ＜０＞，ＰＬ＜１＞間に駆動電位ＶＰＬＬを印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×ＶＰＬＬ
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１５３】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１５４】
次に、図３３のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１５５】
まず、全てのプレート線ＰＬ＜０＞，ＰＬ＜１＞，…（全ＰＬ）を０Ｖにする事で直列接続された強誘電体キャパシタの両端に電圧ΔＶを印加出来る準備をする。この時、信号ＰＬＥＮＢＬＥは０Ｖとなっているため、信号ＰＬＯＮの電位にかかわらずプレート電位は０Ｖである。
【０１５６】
続いて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で全セルキャパシタに電圧が印加出来るようにする。
【０１５７】
その後、信号／ＴｅｓｔＢＬをハイレベル→ロウレベル→ハイレベルとパルス状に遷移させ、この信号／ＴｅｓｔＢＬの遷移に応答して全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）を電位ＶＡＡでパルス駆動する。
【０１５８】
成膜直後でインプリント等が発生していない状況であれば、図３２のような“オール０”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×ＶＰＬＬ
という分極を弱める方向のディスターブ電圧が印加される。
【０１５９】
なお、図３３では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１６０】
［第２０の実施形態］
上記第１９の実施形態では、プレート線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１６１】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×ＶＰＬＬ
という電圧が印加される。
【０１６２】
しかしながら、本第２０の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図３４に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１６３】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１６４】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第１９の実施形態を採用すると良い。
【０１６５】
［第２１の実施形態］
図３５及び図３６はそれぞれ、本発明の第２１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図３５はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図３６はテストモードの動作波形を示すタイミングチャートである。
【０１６６】
本第２１の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…とプレート線ＰＬ＜０＞，ＰＬ＜１＞間に“Ｖｄｄ−ＶＰＬ”を印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬ）
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１６７】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１６８】
次に、図３６のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１６９】
まず、全てのプレート線ＰＬ＜０＞，ＰＬ＜１＞，…（全ＰＬ）をＶＰＬレベルにする事で直列接続された強誘電体キャパシタの両端に電圧ΔＶを印加出来る準備をする。この時、信号ＰＬＥＮＢＬＥはＶｄｄ、信号ＰＬＯＮの電位を０Ｖに落とす事で、ノーマル動作ではなくテストモードとしての動作となる。
【０１７０】
続いて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で全セルキャパシタに電圧が印加出来るようにする。
【０１７１】
引き続き、信号／ＴｅｓｔＢＬをハイレベル→ロウレベル→ハイレベルとパルス状に遷移させ、この信号／ＴｅｓｔＢＬの遷移に応答して全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）をＶｄｄレベルでパルス駆動する。
【０１７２】
成膜直後でインプリント等が発生していない状況であれば、図３５のような“オール０”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬ）
という分極を弱める方向のディスターブ電圧が印加される。
【０１７３】
なお、図３６では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１７４】
［第２２の実施形態］
上記第２１の実施形態ではビット線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１７５】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×（Ｖｄｄ−ＶＰＬ）
という電圧が印加される。
【０１７６】
しかしながら、本第２２の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図３７に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１７７】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１７８】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第２１の実施形態を採用すると良い。
【０１７９】
［第２３の実施形態］
図３８及び図３９はそれぞれ、本発明の第２３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、図３８はＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図、図３９はテストモードの動作波形を示すタイミングチャートである。
【０１８０】
本第２３の実施形態では、セルキャパシタへのディスターブ電圧ΔＶの印加において、８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞をＯＦＦ（非選択）にし、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…とプレート線ＰＬ＜０＞，ＰＬ＜１＞間に“ＶＡＡ−ＶＰＬ”を印加する事により１つの強誘電体キャパシタ当たり
ΔＶ＝１／８×（ＶＡＡ−ＶＰＬ）
の電圧を印加する。このディスターブ電圧ΔＶは、８個のキャパシタに一遍に印加されるのでテストの高速化が図れる。
【０１８１】
また、上記ディスターブ電圧ΔＶに相当する電圧を発生させるジェネレータを新たに設ける必要がなく、外部から印加する必要もない。
【０１８２】
次に、図３９のタイミングチャートを参照しながらテスト動作の手順について説明する。
【０１８３】
まず、全てのプレート線ＰＬ＜０＞，ＰＬ＜１＞，…（全ＰＬ）を電位ＶＡＡにする事で強誘電体キャパシタの両端に電圧ΔＶを印加出来る準備をする。この時、信号ＰＬＥＮＢＬＥは電位ＶＡＡ、信号ＰＬＯＮの電位を０Ｖに落とす事で、ノーマル動作ではなくテストモードとしての動作となる。
【０１８４】
続いて、ワード線ＷＬ＜０＞〜ＷＬ＜７＞を８本ともＯＦＦ（非選択）にする事で全セルキャパシタに電圧が印加出来るようにする。
【０１８５】
その後、信号／ＴｅｓｔＢＬをハイレベル→ロウレベル→ハイレベルとパルス状に遷移させ、この信号／ＴｅｓｔＢＬの遷移に応答して全てのビット線ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞，…（全ＢＬ）を電位ＶＡＡでパルス駆動する。
【０１８６】
成膜直後でインプリント等が発生していない状況であれば、図３８のような“オール０”パターンでは全セルの容量成分が等しいと考えられるので、全セルに対して等しく
ΔＶ＝１／８×（ＶＡＡ−ＶＰＬ）
という分極を弱める方向のディスターブ電圧が印加される。
【０１８７】
なお、図３９では、ディスターブ電圧を２回与える場合を例にとって示しているが、１回でも良いし必要に応じて３回以上連続して与えても良い。
【０１８８】
［第２４の実施形態］
上記第２３の実施形態ではビット線をパルス駆動した後に、一度ワード線電位を上げて強誘電体キャパシタの両電極間を短絡し、一旦電位差を０Ｖにした後、再度パルス駆動する方式を採用した。
【０１８９】
この方法であれば毎回確実に各セルキャパシタに対して
ΔＶ＝１／８×（ＶＡＡ−ＶＰＬ）
という電圧が印加される。
【０１９０】
しかしながら、本第２４の実施形態では、より高速なテストという観点からワード線電位の上昇と下降に要する時間は速度を低下させる要因になるので、図４０に示すように前述した電位差を０Ｖにリセットする事なく、パルス駆動を繰り返して高速なテストをする事を優先したものである。
【０１９１】
但し、一度目のパルス駆動が終了すると、各セルキャパシタの両端にはディスターブ電圧ΔＶが印加された事により、分極反転して発生した電荷による電位差が残っている可能性がある。通常、抗電圧を越えないと分極反転しないと考えられているが、微視的には抗電界の小さい分極領域も存在すると考えられるためである。
【０１９２】
従って、より高速化が要求される場合には好適であるが、正確なヒステリシス特性をテストしたい場合には第２３の実施形態を採用すると良い。
【０１９３】
上述したように、本発明の第１乃至第２４の実施形態によれば、減極が十分起こった後における強誘電体セルの試験を短時間で行う事が出来る。また、一度に複数のセルを選択してテストするので、テストを高速化し、且つ微小電位を発生させなくとも良いようにする事でテストを簡易化出来る。
【０１９４】
なお、上述した各実施形態では、ディスターブを複数回与える場合に、同じ電位を与えるようにしたが、異なる電位を与えるようにしても良い。例えば、ブロック中の各ユニットセルにデータを書き込み、複数本のワード線をＯＦＦ（非選択）にした状態で、ビット線駆動電位よりも高いプレート線駆動電位を印加し、ブロック中の各ユニットセルに第１のディスターブを与える。次に、プレート線駆動電位よりも高いビット線駆動電位を印加し、ブロック中の各ユニットセルに第２のディスターブを与える。そして、ユニットセルからデータを読み出して前記ユニットセルを評価する。
【０１９５】
上記第１のディスターブを与えるステップにおいて、プレート線駆動電位は、電源電位、ノーマルモードにおけるスタンドバイ時のプレート線プリチャージ電位、及びセンスアンプ用の電源電位のいずれかを用い、ビット線駆動電位には接地電位を用いる。
【０１９６】
また、上記第２のディスターブを与えるステップにおいて、ビット線駆動電位は、電源電位、及びノーマルモードにおけるスタンドバイ時のビット線プリチャージ電位のいずれかを用い、プレート線駆動電位には接地電位を用いる。
【０１９７】
上記第１，第２のディスターブを与えるステップを、交互に複数回繰り返しても良いのは勿論である。
【０１９８】
従って、本発明の１つの側面によれば、強誘電体セルに一旦データを書き込み、すぐに読み出しを行うのではなく、書いたデータに対応する分極を弱めるような微小電圧を複数セルに対して一度に加えた後、読み出しを行う事により、短時間で減極した後のセル特性を評価出来、合わせて抗電圧が小さい不良セルを高速にスクリーニングする事が可能となる。
【０１９９】
以上第１乃至第２４の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形する事が可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決出来、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２００】
【図１】本発明の第１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、テストに関係する要部を抽出して概略的に示すブロック図。
【図２】図１におけるメモリセルアレイの構成例を、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取って示す回路図。
【図３】センスアンプとその周辺の構成例を示す回路図。
【図４】図１に示した回路における駆動及び制御回路の一部の構成例を示しており、プレート線に電位を供給する回路とその制御回路を示す回路図。
【図５】図１に示した回路における駆動及び制御回路の一部の構成例を示しており、ビット線に電位を供給する回路とその制御回路を示す回路図。
【図６】図１乃至図５に示した回路におけるテスト動作を説明するためのタイミングチャート。
【図７】本発明の第２の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図８】本発明の第３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図９】図８に示した回路における動作を説明するためのタイミングチャート。
【図１０】本発明の第４の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図１１】本発明の第５の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図１２】図１１に示した回路における動作を説明するためのタイミングチャート。
【図１３】本発明の第６の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図１４】本発明の第７の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図１５】図１４に示した回路における動作を説明するためのタイミングチャート。
【図１６】本発明の第８の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図１７】本発明の第９の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図１８】図１７に示した回路における動作を説明するためのタイミングチャート。
【図１９】本発明の第１０の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図２０】本発明の第１１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図２１】図２０に示した回路における動作を説明するためのタイミングチャート。
【図２２】本発明の第１２の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図２３】本発明の第１３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図２４】図２３に示した回路における動作を説明するためのタイミングチャート。
【図２５】本発明の第１４の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図２６】本発明の第１５の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図２７】図２６に示した回路における動作を説明するためのタイミングチャート。
【図２８】本発明の第１６の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図２９】本発明の第１７の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図３０】図２９に示した回路における動作を説明するためのタイミングチャート。
【図３１】本発明の第１８の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図３２】本発明の第１９の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図３３】図３２に示した回路における動作を説明するためのタイミングチャート。
【図３４】本発明の第２０の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図３５】本発明の第２１の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図３６】図３５に示した回路における動作を説明するためのタイミングチャート。
【図３７】本発明の第２２の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【図３８】本発明の第２３の実施形態に係る強誘電体メモリ及びそのテスト方法について説明するためのもので、ＴＣ並列ユニット直列接続型強誘電体メモリを例に取ってメモリセルアレイの構成と印加電圧を示す回路図。
【図３９】図３８に示した回路における動作を説明するためのタイミングチャート。
【図４０】本発明の第２４の実施形態に係る強誘電体メモリ及びそのテスト方法の動作を説明するためのタイミングチャート。
【符号の説明】
【０２０１】
１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…駆動及び制御回路、１５…ワード線ドライバ、１６…プレート線ドライバ、１７…ＤＱ線、ＷＬＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，…，ＷＬ＜７＞…ワード線、ＢＬ，ＢＬ＜０＞，ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞…ビット線、ＰＬ，ＰＬ＜０＞，ＰＬ＜１＞…プレート線、ＣＳＬ＜０＞…カラム選択線、Ｔ…セルトランジスタ、Ｃ…キャパシタ、ＵＣ０，ＵＣ１，…，ＵＣ７…ユニットセル、ＧＵＣ０，ＧＵＣ１，ＧＵＣ２，ＧＵＣ３…ブロック、ＢＳ＜０＞，ＢＳ＜１＞，ＢＳ＜２＞，ＢＳ＜３＞…ブロック選択用のＭＯＳトランジスタ、Ｖｄｄ…電源電位、Ｖｓｓ…接地電位、ＶＰＬ…ノーマルモードにおけるプレート線駆動電位、ＶＰＬＬ…ノーマルモードにおけるスタンドバイ時のプレート線プリチャージ電位、ＶＡＡ…センスアンプ用電源電位、ＶＢＬ…ノーマルモードにおけるビット線駆動電位、ＶＢＬＬ…ノーマルモードにおけるスタンドバイ時のビット線プリチャージ電位。
【図１】
2007141339.tif 000003
【図２】
2007141339.tif 000004
【図３】
2007141339.tif 000005
【図４】
2007141339.tif 000006
【図５】
2007141339.tif 000007
【図６】
2007141339.tif 000008
【図７】
2007141339.tif 000009
【図８】
2007141339.tif 000010
【図９】
2007141339.tif 000011
【図１０】
2007141339.tif 000012
【図１１】
2007141339.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007141339.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2007141339.tif 000034
【図３３】
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【図３４】
2007141339.tif 000036
【図３５】
2007141339.tif 000037
【図３６】
2007141339.tif 000038
【図３７】
2007141339.tif 000039
【図３８】
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【図３９】
2007141339.tif 000041
【図４０】
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