(57)【要約】【課題】ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体デバイスにおいて、マイクロパイプだけでなく残留ひずみや、残留ひずみに起因する基底面内転位の積層欠陥への拡張も低減し、通電中における素子の劣化を抑制すること。【解決手段】マイクロパイプを有するＳｉＣ単結晶基板１上に、ＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法であって、ＳｉＣエピタキシャル成長層２の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層２ａを成長する閉塞層成長工程と、第１のエピタキシャル成長層２ａ上に積層してもマイクロパイプが維持される第２のエピタキシャル成長層２ｂを成長する非閉塞層成長工程とを少なくとも一つのマイクロパイプが閉塞し切らない間にそれぞれ１回又は複数回有している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
マイクロパイプを有するＳｉＣ単結晶基板上に、ＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、
前記ＳｉＣエピタキシャル成長層の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層を成長する閉塞層成長工程と、前記第１のエピタキシャル成長層上に積層してもマイクロパイプが維持される第２のエピタキシャル成長層を成長する非閉塞層成長工程とを少なくとも一つのマイクロパイプが閉塞し切らない間にそれぞれ１回又は複数回有していることを特徴とするＳｉＣ基板の製造方法。
【請求項２】
請求項１に記載のＳｉＣ基板の製造方法において、
前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成することを特徴とするＳｉＣ基板の製造方法。
【請求項３】
請求項１又は２に記載のＳｉＣ基板の製造方法において、
前記第２のエピタキシャル成長層の全層厚を、前記ＳｉＣ単結晶基板に存在するマイクロパイプの基板面積における平均直径よりも厚くすることを特徴とするＳｉＣ基板の製造方法。
【請求項４】
請求項１から３のいずれか一項に記載のＳｉＣ基板の製造方法において、
前記第２のエピタキシャル成長層を、珪素供給律速となる雰囲気でエピタキシャル成長することを特徴とするＳｉＣ基板の製造方法。
【請求項５】
請求項１から４のいずれか一項に記載のＳｉＣ基板の製造方法によって作製されたことを特徴とするＳｉＣ基板。
【請求項６】
マイクロパイプを有するＳｉＣ単結晶基板と、
前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、
前記ＳｉＣエピタキシャル成長層が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層と、前記第１のエピタキシャル成長層上にマイクロパイプが維持される第２のエピタキシャル成長層とを少なくとも一つのマイクロパイプが閉塞し切らない間にそれぞれ１つ又は複数形成した層を備えていることを特徴とするＳｉＣ基板。
【請求項７】
請求項６に記載のＳｉＣ基板において、
前記第２のエピタキシャル成長層の全層厚が、前記ＳｉＣ単結晶基板に存在するマイクロパイプの基板面積における平均直径よりも厚い膜厚であることを特徴とするＳｉＣ基板。
【請求項８】
請求項５から７のいずれか一項に記載のＳｉＣ基板又は前記ＳｉＣ基板上に成長された半導体層に半導体素子が形成されていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイス等の形成用基板に好適なＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体デバイスに関する。
【背景技術】
【０００２】
近年、電力制御用のパワーデバイスや高周波デバイス等の形成用基板として、シリコンよりも大きなバンドギャップ、高い飽和ドリフト速度、高い熱伝導度、大きい絶縁破壊電界強度等を有するＳｉＣ（炭化珪素）が注目されている。例えば、このＳｉＣを用いたパワーデバイスでは、低損失化、高性能化及び小型化が可能であり、電源電力変換の省エネルギー化やハイブリット車、電気自動車の性能向上等に大いに寄与するものと考えられている。
【０００３】
パワーデバイスに用いられるＳｉＣ単結晶基板は、種基板を用いた昇華成長技術であるいわゆる改良レーリー法によって成長させた単結晶ＳｉＣインゴットから作製されるものが知られている。
パワーデバイス等をＳｉＣを用いて作製する場合、ＳｉＣ単結晶基板上にデバイス形成領域としてＳｉＣエピタキシャル成長層を成長するが、バルク移動度が高い４Ｈ−ＳｉＣ等のα−ＳｉＣの市販基板には、結晶のｃ軸に沿ってマイクロパイプと呼ばれる中空の貫通欠陥が多数存在し、その基板上に成長したＳｉＣエピタキシャル成長層にも、欠陥が生じてしまっていた。作製したパワーデバイスのデバイス領域に、一つでもこのマイクロパイプが存在すると、大幅な素子特性の低下が生じてしまう不都合があった。
【０００４】
従来、例えば特許文献１には、マイクロパイプを閉塞する方法として液相成長法（ＬＰＥ）でＳｉＣエピタキシャル成長層を成長する方法が提案されている。
また、特許文献２には、炭化珪素単結晶の表面を被覆し、炭化珪素蒸気種で飽和状態にした雰囲気で、熱処理工程を昇温、降温を繰り返し行うことによりマイクロパイプを閉塞する方法が提案されている。
【０００５】
さらに、特許文献３には、ＣＶＤ（化学的気相成長）炉により、マイクロパイプを閉塞する方法として、Ｃ（炭素）原料とＳｉ（珪素）原料との供給比Ｃ／Ｓｉを炭素供給律速の条件でＳｉＣエピタキシャル成長層（マイクロパイプ閉塞層）の成長を行うことで、マイクロパイプの１００％近くが閉塞されたことが記載されている。この方法によれば、同一炉を用いて、マイクロパイプの閉塞層とデバイス活性層とを連続して作製することが可能になる。
また、特許文献４には、面方位（１１−２０）方向に結晶成長させることにより、マイクロパイプを結晶表面に継承しない方法が提案されている。
【０００６】
【特許文献１】米国特許第５６７９１５３号明細書
【特許文献２】特開２０００−３４１９９号公報
【特許文献３】国際公開０３／０７８７０２号パンフレット
【特許文献４】特開２０００−３１９０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の技術には、以下の課題が残されている。
すなわち、従来の特許文献１に記載の技術では、マイクロパイプが閉塞される代わりに試料表面の凹凸が非常に大きくなってしまう問題があった。また、大面積の基板には適用が困難であった。
また、特許文献２に記載の技術では、被覆工程及び熱処理工程等の追加の工程が必要になり、また、被覆するＳｉＣ結晶が、基板と異なる多形となるため、積層欠陥を形成し易く、電子素子に適用する事が困難であった。
また、特許文献４に記載の技術では、マイクロパイプと直交する向きに成長させるためマイクロパイプを低減させることができるが、新たに積層欠陥を形成し易いという問題がある。このような積層欠陥もデバイスの電気特性に悪影響を及ぼす不都合があった。
さらに、特許文献３に記載の技術では、十分なマイクロパイプ閉塞率が得られることが報告されている。しかし、T.Ohno等、J.Crys.Growth 271(2004)1-7.によれば、基底面内転位が結晶表面に多く残留する問題が指摘されている。この転位中には、炭素供給律速の雰囲気で多く発生するエピタキシャル成長中欠陥である基底面内転位−貫通刃状転位ペアが発生したことによる基底面内転位が含まれている。このような基底面内転位もまた、デバイスの電気特性に悪影響を及ぼす不都合があった。さらに、特許文献１および３に記載された技術に関しては、マイクロパイプを閉塞した箇所に作製した素子が通電中に劣化する事が報告されている（R.Rupp, et al., 5th European Conference on Silicon Carbide and Related Materials (ECSCRM2004), Aug 31 - Sept 4 , Bologna (Italy), Sa11-03）。
【０００８】
本発明は、前述の課題に鑑みてなされたもので、マイクロパイプだけでなく残留ひずみや、残留ひずみに起因する基底面内転位の積層欠陥への拡張も低減し、通電中における素子の劣化を抑制することができるＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板並びに半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のＳｉＣ基板の製造方法は、マイクロパイプを有するＳｉＣ単結晶基板上に、ＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、前記ＳｉＣエピタキシャル成長層の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層を成長する閉塞層成長工程と、前記第１のエピタキシャル成長層上に積層してもマイクロパイプが維持される第２のエピタキシャル成長層を成長する非閉塞層成長工程とを少なくとも一つのマイクロパイプが閉塞し切らない間にそれぞれ１回又は複数回有していることを特徴とする。
【００１０】
また、本発明のＳｉＣ基板は、マイクロパイプを有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、前記ＳｉＣエピタキシャル成長層が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層と、前記第１のエピタキシャル成長層上にマイクロパイプが維持される第２のエピタキシャル成長層とを少なくとも一つのマイクロパイプが閉塞し切らない間にそれぞれ１つ又は複数形成した層を備えていることを特徴とする。
【００１１】
これらのＳｉＣ基板の製造方法及びＳｉＣ基板では、マイクロパイプが閉塞される第１のエピタキシャル成長層と、その上に積層されマイクロパイプの閉塞に寄与せずにマイクロパイプが維持される第２のエピタキシャル成長層と、が少なくとも一つのマイクロパイプが閉塞し切らないうちに１つ以上積層されるので、マイクロパイプの閉塞過程で生じた第１のエピタキシャル成長層のストレスを、第２のエピタキシャル層で弾性的に吸収する事により、第１および第２のエピタキシャル層全体での単位膜厚当たりで蓄積されるストレスを軽減できる。ストレスはＳｉＣエピタキシャル成長層全体として分散するため、上記第１および第２のエピタキシャル層およびその上に成膜したエピタキシャル層においてストレスに起因した基底面内転位の積層欠陥への拡張の発生が低減される。
【００１２】
また、本発明のＳｉＣ基板の製造方法は、前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成することを特徴とする。
【００１３】
また、本発明のＳｉＣ基板の製造方法は、前記第２のエピタキシャル成長層の全層厚を、前記ＳｉＣ単結晶基板に存在するマイクロパイプの基板面積における平均直径よりも厚くすることを特徴とする。
また、本発明のＳｉＣ基板は、前記第２のエピタキシャル成長層の全層厚が、前記ＳｉＣ単結晶基板に存在するマイクロパイプの基板面積における平均直径よりも厚いことを特徴とする。
【００１４】
前記ＳｉＣ単結晶基板に存在するマイクロパイプの基板面積における平均直径を超えて第２のエピタキシャル成長層の全膜厚を成膜した場合、マイクロパイプが閉塞される第１のエピタキシャル層のマイクロパイプを閉塞する際に生じるストレスに対し、マイクロパイプの大きさに相当する以上の膜厚の第２のエピタキシャル層で弾性的に吸収するストレスを均衡させるか、またはより多くのストレスを第２のエピタキシャル層に弾性的に吸収させる事により、第１および第２のエピタキシャル層全体での単位膜厚当たりで蓄積されるストレスを軽減できる。ストレスはＳｉＣエピタキシャル成長層全体として分散するため、上記第１および第２のエピタキシャル層およびその上に成膜したエピタキシャル層においてストレスに起因した基底面内転位の積層欠陥への拡張の発生が低減される。このため、本発明の第１、第２のエピタキシャル層の上にエピタキシャル成長させて良好な活性層が作製可能となる。
【００１５】
また、本発明のＳｉＣ基板の製造方法は、前記第２のエピタキシャル成長層を、珪素供給律速となる雰囲気でエピタキシャル成長することを特徴とする。
すなわち、このＳｉＣ基板の製造方法では、珪素供給律速となる雰囲気で第２のエピタキシャル成長層を成膜するので、マイクロパイプが維持されながら第２のエピタキシャル成長層を得ることができ、第１のエピタキシャル層に蓄積されたストレスをＳｉＣエピタキシャル層全体として分散することができる。引き続き第２のエピタキシャル成長層上に行われる第１のエピタキシャル成長層の成膜は、残留ストレスの影響が軽減された状態で行うことができる。
【００１６】
本発明のＳｉＣ基板は、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されたことを特徴とする。すなわち、このＳｉＣ基板では、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されているので、マイクロパイプ密度が低減され、かつ、ＳｉＣエピタキシャル成長層内の単位膜厚あたりのストレスが軽減され、マイクロパイプ密度が低減されている。
【００１７】
本発明の半導体デバイスは、上記本発明のいずれかＳｉＣ基板又はＳｉＣ基板上に成長された半導体層に半導体素子が形成されていることを特徴とする。すなわち、この半導体デバイスでは、良好な結晶性のＳｉＣ基板又はその上に成長された半導体層に半導体素子が形成されているので、デバイスの良好な電気特性を得ることができる。
【発明の効果】
【００１８】
本発明によれば、以下の効果を奏する。
すなわち、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板によれば、マイクロパイプが閉塞される第１のエピタキシャル成長層と、その上に積層されマイクロパイプの閉塞に寄与せずにマイクロパイプが維持される第２のエピタキシャル成長層と、が少なくとも一つのマイクロパイプが閉塞し切らないうちに１つ以上積層されるので、ＳｉＣエピタキシャル成長層全体にストレスが分散されて、ストレスに起因した基底面内転位の積層欠陥への拡張が低減される。
したがって、これにより作製された本発明のＳｉＣ基板では、マイクロパイプの閉塞と積層欠陥の低減とが両立した良好な最表面を得ることができる。すなわち、本発明のＳｉＣ基板は、デバイスの電気特性に悪影響を及ぼす欠陥が少ない良好な結晶面を有し、パワーデバイス等の半導体デバイスの形成基板に好適である。
さらに、これらのＳｉＣ基板を用いて形成した半導体デバイスでは、デバイスの良好な電気特性を得ることができ、特性劣化が少なく優れた信頼性を得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体デバイスの一実施形態を、図１から図３を参照しながら説明する。
【００２０】
本実施形態のＳｉＣ基板の製造方法は、電力制御用のパワーデバイスや高周波デバイス等の形成用基板を作製する方法であって、図１に示すように、マイクロパイプ（図示略）を有するＳｉＣ単結晶基板１上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法である。このＳｉＣ基板の製造方法では、ＳｉＣ単結晶基板１として、４Ｈ−ＳｉＣの＜０００１＞軸が＜１１−２０＞方向に８°傾いたＳｉ面鏡面基板を用いる。
【００２１】
このＳｉＣ単結晶基板１上に、横型減圧ＨＷ−ＣＶＤ（ホットウォール化学的気相成長）炉によりマイクロパイプ閉塞層であるＳｉＣエピタキシャル成長層２を形成する。このＳｉＣエピタキシャル成長層２は、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層２ａと、第１のエピタキシャル成長層２ａ上にマイクロパイプが維持される第２のエピタキシャル成長層２ｂと、の組み合わせを少なくとも一つのマイクロパイプが閉塞し切らないうちに形成した層を複数備えて構成されている。
【００２２】
上記第１のエピタキシャル成長層２ａは、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、炭素供給律速の条件である供給比Ｃ／Ｓｉ＝１．２に設定し、０．５μｍの層厚で各層を成膜する。また、窒素添加により不純物濃度を５×１０１７ｃｍ−３としたｎ型半導体になるように成膜する。この成膜条件では、第２のエピタキシャル成長層２ａの積層により閉塞されるマイクロパイプの大きさと膜厚との関係は、およそ１：１である。例えば、内径３μｍのマイクロパイプは、第１のエピタキシャル成長層２ａを３μｍ成膜することで、ほぼ閉塞させることができる条件である。
【００２３】
また、上記第２のエピタキシャル成長層２ｂは、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝２．５に設定し、１μｍの層厚で各層を成膜する。また、窒素添加により不純物濃度を５×１０１７ｃｍ−３としたｎ型半導体になるように成膜する。
【００２４】
本実施形態では、第１のエピタキシャル成長層２ａの成長工程（閉塞層成長工程）と、第２のエピタキシャル成長層２ｂの成長工程（非閉塞層成長工程）と、の組み合わせを合計４回行って、第１のエピタキシャル成長層２ａの全層厚（各層の合計層厚）を４μｍとすると共に、第２のエピタキシャル成長層２ｂの全層厚（各層の合計層厚）を４μｍとする。
【００２５】
さらに、第１のエピタキシャル成長層２ａと同じ成膜条件でＳｉＣ層（図示略）を１μｍ成膜した。これは、予め調べておいたＳｉＣ単結晶基板１表面に開口したマイクロパイプのうち最大の内径が４μｍの大きさであったためである。
【００２６】
なお、比較例として、上記初期アニール後に４μｍまで第１のエピタキシャル成長層２ａだけを上記成膜条件で成膜してＳｉＣエピタキシャル成長層とした従来の製法による試料も作製した。
【００２７】
上記製造方法により作製されたＳｉＣ基板では、図１及び図２に示すように、マイクロパイプＭＰが閉塞される第１のエピタキシャル成長層２ａと、その上に積層されマイクロパイプＭＰの閉塞に寄与せずにマイクロパイプＭＰが維持される第２のエピタキシャル成長層２ｂと、が１組以上積層されるので、マイクロパイプＭＰの閉塞過程で生じた第１のエピタキシャル成長層２ａのストレスを、ＳｉＣエピタキシャル成長層２全体として分散することができ、ストレスに起因した基底面内転位の積層欠陥への拡張を防ぐことが出来る。
【００２８】
すなわち、図２に示すように、ＳｉＣ単結晶基板１上に成膜された第１のエピタキシャル成長層２ａでは、積層に伴って閉塞傾向にあるマイクロパイプＭＰが見られるが、マイクロパイプＭＰが閉塞されていく過程で結晶中に歪み（ストレス）が生じた状態となっている。マイクロパイプＭＰが完全に閉塞される前に第１のエピタキシャル成長層２ａ上にマイクロパイプＭＰを閉塞させない第２のエピタキシャル成長層２ｂを積層すると、第１のエピタキシャル成長層２ａと第２のエピタキシャル成長層２ｂとを合わせた層全体で歪みが分散される。
【００２９】
次に、本実施形態のＳｉＣ基板上に、図３に示すように、さらに活性層（半導体層）３を成膜した。この活性層３は、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．８に設定し、１０μｍの層厚で成膜する。また、窒素添加により不純物濃度を５×１０１５ｃｍ−３としたｎ型半導体になるように成膜する。なお、上記比較例のＳｉＣ基板についても、同様に活性層３を積層した。
このように成膜した基板の表面観察を行ったところ、本実施形態及び比較例のいずれの基板でも全てのマイクロパイプが閉塞されていた。
【００３０】
さらに、このＳｉＣ基板の表面側（活性層３側）にショットキー電極４を形成すると共に、裏面側にオーミック電極５を形成し、ショットキー電極４と活性層３との間にショットキー障壁部（半導体素子）が形成されたショットキーバリアダイオード（半導体デバイス）６を作製した。
なお、上記比較例についても、同様に表裏面に電極（ショットキー電極４、オーミック電極５）を形成し、ショットキーバリアダイオードを作製した。
【００３１】
作製したショットキーバリアダイオード６のうち、ショットキー電極４にマイクロパイプの閉塞した後の部分が含まれている４０個のダイオードに対して逆方向耐圧に対する耐久試験を行い、リーク電流を比較した。その結果、比較例は実施例に比べてリーク電流の増加が多く耐性が低いことが分かった。
【００３２】
このように、本実施形態のＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板では、この第２のエピタキシャル成長層２ｂ上にさらに第１のエピタキシャル成長層２ａを成膜してマイクロパイプＭＰを閉塞しても、残留ストレス（歪み）が分散されているため、基底面内転位の積層欠陥への拡張を低減されることができる。また、このような第１のエピタキシャル成長層２ａと第２のエピタキシャル成長層２ｂとの組み合わせ成長を複数回行うことで、ＳｉＣエピタキシャル成長層２全体として、より歪みを分散させることができる。
【００３３】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る一実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体デバイスにおいて、ＳｉＣ基板を示す要部断面図である。
【図２】本実施形態において、ＳｉＣ基板中のマイクロパイプの閉塞状態を説明するための断面概念図である。
【図３】本実施形態の半導体デバイスを示す断面図である。
【符号の説明】
【００３５】
１…ＳｉＣ単結晶基板、２…ＳｉＣエピタキシャル成長層、２ａ…第１のエピタキシャル成長層、２ｂ…第１のエピタキシャル成長層、３…活性層（半導体層）、４…ショットキー電極、５…オーミック電極、６…ショットキーバリアダイオード（半導体デバイス）、ＭＰ…マイクロパイプ
【図１】
2007250913.tif 000003
【図２】
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【図３】
2007250913.tif 000005