(57)【要約】【課題】  薄膜トランジスタの製造に際し、成膜されたｎ型アモルファスシリコン膜および真性アモルファスシリコン膜のパターニングをドライエッチングによって行なうとき、成膜されたｎ型アモルファスシリコン膜上に異物が存在しても、ｎ型アモルファスシリコン膜および真性アモルファスシリコン膜が不要に残存しないようにする。【解決手段】  レジスト膜４５ａ〜４５ｄをマスクとして、成膜されたｎ型アモルファスシリコン膜４３および真性アモルファスシリコン膜４１のパターニングをドライエッチングによって行なうとき、成膜されたｎ型アモルファスシリコン膜４３上に異物４６が存在すると、異物４６下にｎ型アモルファスシリコン膜および真性アモルファスシリコン膜が不要に残存される。そこで、この後の所定の工程において、この残存されたｎ型アモルファスシリコン膜および真性アモルファスシリコン膜をドライエッチングにより除去する。【選択図】  図６
2007035904.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁膜、半導体薄膜が設けられ、相互に分離された２つのオーミックコンタクト層およびが各オーミックコンタクト層上に設けられたソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極とを備えたアクティブ基板の製造方法において、所定の形状にパターニングされたレジスト膜をマスクとして前記オーミックコンタクト層および前記半導体薄膜をドライエッチングにより連続して形成し、前記レジスト膜を剥離した後に、前記オーミックコンタクト層および前記半導体薄膜を形成した際に生じたエッチング残渣をドライエッチングにより除去することを特徴とするアクティブ基板の製造方法。
【請求項２】
請求項１に記載の発明において、エッチング残渣をドライエッチングにより除去する前に前記画素電極を形成することを特徴とするアクティブ基板の製造方法。
【請求項３】
請求項２に記載の発明において、前記エッチング残渣の除去は、前記画素電極を形成するためのレジスト膜を残した状態で行なうことを特徴とするアクティブ基板の製造方法。
【請求項４】
請求項２に記載の発明において、前記エッチング残渣の除去は、前記画素電極を形成するためのレジスト膜を剥離した後に行なうことを特徴とするアクティブ基板の製造方法。
【請求項５】
請求項１に記載の発明において、前記ソース電極、前記ドレイン電極、前記オーミックコンタクト層および前記半導体薄膜を１回のフォトリソグラフィ工程で形成することを特徴とするアクティブ基板の製造方法。
【請求項６】
請求項５に記載の発明において、前記ゲート絶縁膜の上面に半導体薄膜形成用膜を成膜し、前記半導体薄膜形成用膜の上面にオーミックコンタクト層形成用膜およびソース・ドレイン電極形成用膜を成膜し、前記ソース・ドレイン電極形成用膜の上面にソース・ドレイン電極形成用レジスト膜をフォトリソグラフィ法により形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記ソース・ドレイン電極形成用膜をウェットエッチングによりパターニングして、前記ソース電極および前記ドレイン電極を形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記オーミックコンタクト層形成用膜および前記半導体薄膜形成用膜をドライエッチングによりパターニングして、前記オーミックコンタクト層および前記半導体薄膜を形成することを特徴とするアクティブ基板の製造方法。
【請求項７】
請求項６に記載の発明において、前記オーミックコンタクト層および前記半導体薄膜を形成した後に、成膜された透明導電膜をパターニングすることにより、前記画素電極を前記ソース電極に接続させて形成することを特徴とするアクティブ基板の製造方法。
【請求項８】
請求項７に記載の発明において、前記ドレイン電極に接続されたドレインラインおよびその外部接続端子を、下から順に、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜および前記ソース・ドレイン電極形成用膜の３層構造として形成することを特徴とするアクティブ基板の製造方法。
【請求項９】
請求項７に記載の発明において、前記ゲート電極に接続されたゲートラインの外部接続端子を、下から順に、前記ゲート電極と同一の金属材料からなる金属膜、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜、前記ソース・ドレイン電極形成用膜および前記透明導電膜の５層構造として形成することを特徴とするアクティブ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアクティブ基板の製造方法に関する。
【背景技術】
【０００２】
例えば、従来の液晶表示装置におけるアクティブ基板の製造方法には、基板上にゲート電極を形成し、ゲート絶縁膜、真性アモルファスシリコン膜およびチャネル保護膜形成用膜を連続して成膜し、チャネル保護膜形成用膜をパターニングしてチャネル保護膜を形成し、ｎ型アモルファスシリコン膜を成膜し、ｎ型アモルファスシリコン膜および真性アモルファスシリコン膜を連続してパターニングすることにより、デバイスエリアにｎ型アモルファスシリコンからなるオーミックコンタクト層および真性アモルファスシリコンからなる半導体薄膜を形成し、ゲート絶縁膜上に画素電極を形成し、オーミックコンタクト層の上面にソース電極およびドレイン電極を形成し、オーバーコート膜を成膜し、画素電極の中央部上のオーバーコート膜に開口部を形成するようにしたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平７−６６４１７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、デバイスエリアに形成されるオーミックコンタクト層および半導体薄膜の加工精度を良くするため、成膜されたｎ型アモルファスシリコン膜および真性アモルファスシリコン膜のパターニングをドライエッチングによって行なうとき、成膜されたｎ型アモルファスシリコン膜上に異物（パーティクル、レジスト片等）が存在すると、この異物がマスクとなってエッチング不良を引き起こし、異物下にｎ型アモルファスシリコン膜および真性アモルファスシリコン膜が不要に残存し、配線（ドレインライン）間の短絡の原因となってしまうという問題があった。
【０００５】
そこで、この発明は、成膜されたオーミックコンタクト層形成用膜および半導体薄膜形成用膜のパターニングをドライエッチングによって行なうとき、成膜されたオーミックコンタクト層形成用膜上に異物が存在しても、オーミックコンタクト層形成用膜および半導体薄膜形成用膜が不要に残存しないようにすることができるアクティブ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、基板上にゲート電極、ゲート絶縁膜、半導体薄膜が設けられ、相互に分離された２つのオーミックコンタクト層およびが各オーミックコンタクト層上に設けられたソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極とを備えたアクティブ基板の製造方法において、所定の形状にパターニングされたレジスト膜をマスクとして前記オーミックコンタクト層および前記半導体薄膜をドライエッチングにより連続して形成し、前記レジスト膜を剥離した後に、前記オーミックコンタクト層および前記半導体薄膜を形成した際に生じたエッチング残渣をドライエッチングにより除去することを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、オーミックコンタクト層および半導体薄膜を形成した際に生じたエッチング残渣をドライエッチングにより除去しているので、成膜されたオーミックコンタクト層形成用膜上に異物が存在しても、オーミックコンタクト層形成用膜および半導体薄膜形成用膜が不要に残存しないようにすることができる。
【発明を実施するための最良の形態】
【０００８】
図１はこの発明の製造方法により製造されたアクティブ基板の一例の要部の断面図を示す。この場合、図１の左側から右側に向かって、画素電極１２およびドレインライン１３を含む薄膜トランジスタ１１の部分の断面図、後述する製造方法において異物が発生した場合を説明するための部分の断面図、ドレインライン用外部接続端子２１の部分の断面図、ゲートライン用外部接続端子３１の部分の断面図を示す。
【０００９】
まず、画素電極１２およびドレインライン１３を含む薄膜トランジスタ１１の部分について説明する。ガラス基板１の上面の所定の箇所にはアルミニウム合金からなるゲート電極２および該ゲート電極２に接続されたゲートライン３が設けられている。ゲート電極２およびゲートライン３を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜４が設けられている。
【００１０】
ゲート電極２上におけるゲート絶縁膜４の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜５が設けられている。半導体薄膜５の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜６が設けられている。チャネル保護膜６の上面両側およびその両側における半導体薄膜５の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層７、８が設けられている。
【００１１】
一方のオーミックコンタクト層７の上面にはクロムからなるソース電極９が設けられている。他方のオーミックコンタクト層８の上面にはクロムからなるドレイン電極１０が設けられている。そして、ゲート電極２、ゲート絶縁膜４、半導体薄膜５、チャネル保護膜６、オーミックコンタクト層７、８、ソース電極９およびドレイン電極１０により、ボトムゲート型の薄膜トランジスタ１１が構成されている。
【００１２】
ゲート絶縁膜４の上面の所定の箇所にはＩＴＯからなる画素電極１２がソース電極９に接続されて設けられている。ゲート絶縁膜４の上面の他の所定の箇所にはドレインライン１３が設けられている。ドレインライン１３は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜１３ａ、ｎ型アモルファスシリコン膜１３ｂおよびクロム膜１３ｃの３層構造となっている。
【００１３】
ドレインライン１３の一端部、つまり、真性アモルファスシリコン膜１３ａ、ｎ型アモルファスシリコン膜１３ｂおよびクロム膜１３ｃの各一端部は、薄膜トランジスタ１１の半導体薄膜５、他方のオーミックコンタクト層８およびドレイン電極１０にそれぞれ接続されている。
【００１４】
薄膜トランジスタ１１、画素電極１２およびドレインライン１３を含むゲート絶縁膜４の上面には窒化シリコンからなるオーバーコート膜１４が設けられている。この場合、画素電極１２の大部分に対応する部分におけるオーバーコート膜１４には開口部１５が設けられている。
【００１５】
次に、ドレインライン用外部接続端子２１の部分について説明する。ドレインライン用外部接続端子２１は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂおよびクロム膜２１ｃの３層構造となっている。このうち、最上層のクロム膜２１ｃは、オーバーコート膜１４に設けられた開口部２２を介して露出されている。
【００１６】
そして、ドレインライン１３の他端部、つまり、真性アモルファスシリコン膜１３ａ、ｎ型アモルファスシリコン膜１３ｂおよびクロム膜１３ｃの各他端部は、ドレインライン用外部接続端子２１の真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂおよびクロム膜２１ｃにそれぞれ接続されている。
【００１７】
次に、ゲートライン用外部接続端子３１の部分について説明する。ゲートライン用外部接続端子３１は、下から順に、アルミニウム合金膜３１ａ、真性アモルファスシリコン膜３１ｂ、ｎ型アモルファスシリコン膜３１ｃ、クロム膜３１ｄおよびＩＴＯ膜３１ｅの５層構造となっている。
【００１８】
このうち、アルミニウム合金膜３１ａは、ガラス基板１の上面に設けられ、ゲートライン３を介して薄膜トランジスタ１１のゲート電極２に接続されている。真性アモルファスシリコン膜３１ｂおよびｎ型アモルファスシリコン膜３１ｃは、ゲート絶縁膜４の上面に島状に設けられている。ここで、島状とは、他の要素とは物理的および電気的に分離されているという意味合いであり、以下において、同様の定義で用いられる。
【００１９】
クロム膜３１ｄは、ｎ型アモルファスシリコン膜３１ｃの上面に島状に設けられ、且つ、ｎ型アモルファスシリコン膜３１ｃ、真性アモルファスシリコン膜３１ｂおよびゲート絶縁膜４に設けられた開口部３２を介してアルミニウム合金膜３１ａに接続されている。ＩＴＯ膜３１ｅは、クロム膜３１ｄの上面に島状に設けられ、且つ、オーバーコート膜１４に設けられた開口部３３を介して露出されている。
【００２０】
次に、このアクティブ基板の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の所定の個所に、スパッタ法により成膜されたアルミニウム合金膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２、ゲートライン３およびアルミニウム合金膜３１ａを形成する。次に、ゲート電極２等を含むガラス基板１の上面に、ＣＶＤ法により、窒化シリコンからなるゲート絶縁膜４、真性アモルファスシリコン膜（半導体薄膜形成用膜）４１および窒化シリコンからなるチャネル保護膜形成用膜４２を連続して成膜する。
【００２１】
次に、チャネル保護膜形成用膜４２をフォトリソグラフィ法によりパターニングすることにより、チャネル保護膜６を形成する。この場合、チャネル保護膜６下以外の領域における真性アモルファスシリコン膜４１の上面が露出されるため、この露出された上面に自然酸化膜（図示せず）が形成される。そこで、次に、この自然酸化膜をＮＨ4Ｆ（フッ化アンモニウム溶液）を用いて除去する。
【００２２】
次に、図３に示すように、チャネル保護膜６を含む真性アモルファスシリコン膜４１の上面に、ＣＶＤ法により、ｎ型アモルファスシリコン膜（オーミックコンタクト層形成用膜）４３を成膜する。次に、図４に示すように、アルミニウム合金膜３１ａ上におけるｎ型アモルファスシリコン膜４３、真性アモルファスシリコン膜４１およびゲート絶縁膜４に、フォトリソグラフィ法により、開口部３２を連続して形成する。
【００２３】
次に、図５に示すように、開口部３２を介して露出されたアルミニウム合金膜３１ａの上面を含むｎ型アモルファスシリコン膜４３の上面に、スパッタ法により、クロム膜（ソース・ドレイン電極形成用膜）４４を成膜する。次に、クロム膜４４の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜４５ａ〜４５ｄを形成する。
【００２４】
この場合、レジスト膜４５ａはドレイン電極１０およびドレインライン１３を形成するためのものである。レジスト膜４５ｂはソース電極９を形成するためのものである。レジスト膜４５ｃはドレインライン用外部接続端子２１を形成するためのものである。レジスト膜４５ｄはゲートライン用外部接続端子３１の一部を形成するためのものである。
【００２５】
次に、レジスト膜４５ａ〜４５ｄをマスクとして、クロム膜４４をウェッエッチングすると、図６に示すようになる。すなわち、レジスト膜４５ａ下にドレイン電極１０およびクロム膜１３ｃが形成され、レジスト膜４５ｂ下にソース電極９が形成され、レジスト膜４５ｃ下にクロム膜２１ｃが形成され、レジスト膜４５ｄ下にクロム膜３１ｄが形成される。
【００２６】
次に、同一のレジスト膜４５ａ〜４５ｄをマスクとして、ｎ型アモルファスシリコン膜４３および真性アモルファスシリコン膜４１を連続してドライエッチングすると、図７に示すようになる。すなわち、レジスト膜４５ａ下のドレイン電極１０下にオーミックコンタクト層８が形成され、レジスト膜４５ｂ下のソース電極９下にオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８およびチャネル保護膜６下に半導体薄膜５が形成される。なお、この場合、チャネル保護膜６がオーミックコンタクト層８のエッチングストッパーとなるため、チャネル保護膜６下の真性アモルファスシリコン膜４１がエッチングされることはない。
【００２７】
また、レジスト膜４５ａ下のクロム膜１３ｃ下にｎ型アモルファスシリコン膜１３ｂおよび真性アモルファスシリコン膜１３ａが形成される。また、レジスト膜４５ｃ下のクロム膜２１ｃ下にｎ型アモルファスシリコン膜２１ｂおよび真性アモルファスシリコン膜２１ａが形成される。さらに、レジスト膜４５ｄ下のクロム膜３１ｄ下にｎ型アモルファスシリコン膜３１ｃおよび真性アモルファスシリコン膜３１ｂが形成される。
【００２８】
ここで、上述の如く、ｎ型アモルファスシリコン膜４３および真性アモルファスシリコン膜４１を連続してドライエッチングする前に、図６に示すように、ｎ型アモルファスシリコン膜４３の上面のどこかに異物（パーティクル、レジスト片等）４６が何らかの理由により存在するとする。すると、この異物４６がマスクとなってエッチング不良を引き起こし、図７に示すように、異物４６下にｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａがエッチング残渣として不要に残存される。
【００２９】
次に、レジスト膜４５ａ〜４５ｄをレジスト剥離液を用いて剥離すると、図８に示すようになる。この場合、レジスト膜４５ａ〜４５ｄの剥離と同時に、異物４６も除去されるが、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａはそのまま残存されている。
【００３０】
次に、図９に示すように、上面全体に、スパッタ法により、ＩＴＯ膜（透明導電膜）４７を成膜する。次に、ＩＴＯ膜４７の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜４８ａ、４８ｂを形成する。この場合、レジスト膜４８ａは画素電極１２を形成するためのものである。レジスト膜４８ｂはゲートライン用外部接続端子３１の一部を形成するためのものである。
【００３１】
次に、レジスト膜４８ａ、４８ｂをマスクとして、ＩＴＯ膜４７をウェットエッチングすると、図１０に示すようになる。すなわち、レジスト膜４８ａ下に画素電極１２が形成され、レジスト膜４８ｂ下においてクロム膜３１ｄの上面にＩＴＯ膜３１ｅが形成される。この状態では、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａはそのまま残存されている。
【００３２】
次に、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａを除去するためのドライエッチングを行なうと、図１１に示すように、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａが除去される。次に、レジスト膜４８ａ、４８ｂをレジスト剥離液を用いて剥離すると、図１２に示すようになる。
【００３３】
ここで、ゲートライン用外部接続端子３１形成領域において、クロム膜３１ｄの上面にＩＴＯ膜３１ｅを形成するのは、成膜されたＩＴＯ膜４７をＩＴＯ用のエッチング液を用いてウェットエッチングするとき、エッチング液が開口部３２内に染み込んでアルミニウム合金膜３１ａを侵食するのを防止するためである。
【００３４】
次に、図１に示すように、薄膜トランジスタ１１および画素電極１２等を含むゲート絶縁膜４の上面に、ＣＶＤ法により、窒化シリコンからなるオーバーコート膜１４を成膜する。次に、フォトリソグラフィ法により、画素電極１２の大部分に対応する部分におけるオーバーコート膜１４に開口部１５を形成し、またドレインライン用外部接続端子２１のクロム膜２１ｃ上におけるオーバーコート膜１４に開口部２２を形成し、さらにゲートライン用外部接続端子３１のＩＴＯ膜３１ｅ上におけるオーバーコート膜１４に開口部３３を形成する。かくして、図１に示すアクティブ基板が得られる。
【００３５】
以上のように、上記製造方法では、図１０に示すように、画素電極１２を形成した後に、オーミックコンタクト層７、８および半導体薄膜５を形成した際に生じたエッチング残渣（ｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａ）をドライエッチングにより除去しているので、成膜されたｎ型アモルファスシリコン膜４３上に異物４７が存在しても、ｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａが不要に残存しないようにすることができる。
【００３６】
ところで、上記製造方法では、図６に示すように、レジスト膜４５ａ〜４５ｄをマスクとして、クロム膜４４をウェットエッチングし、次いで図７に示すように、同一のレジスト膜４５ａ〜４５ｄ（この場合、チャネル保護膜６を含む）をマスクとして、ｎ型アモルファスシリコン膜４３および真性アモルファスシリコン膜４１を連続してドライエッチングしているので、レジスト膜の形成（フォトリソグラフィ工程数）を１回だけ少なくすることができ、その分だけ生産性を向上することができる。
【００３７】
ちなみに、上記製造方法では、フォトリソグラフィ工程は、図２に示すゲート電極２等形成工程、同じく図２に示すチャネル保護膜６形成工程、図４に示す開口部３２形成工程、図５に示すレジスト膜４５ａ〜４５ｄ形成工程、図９に示す画素電極１２等形成工程、図１に示す開口部１５、２２、３３形成工程の合計６回である。
【００３８】
これに対し、上記特許文献１の図１に記載の製造方法では、フォトリソグラフィ工程は、ゲート電極を形成する工程、チャネル保護膜を形成する工程、成膜されたｎ型アモルファスシリコン膜および真性アモルファスシリコン膜を連続してパターニングする工程、画素電極を形成する工程、ソース電極およびドレイン電極を形成する工程、オーバーコート膜に開口部を形成する工程のほかに、ゲート電極に接続されたゲートラインの外部接続端子（本願のアルミニウム合金膜３１ａに相当するもの）上におけるゲート絶縁膜にコンタクトホールを形成する工程が必要であり、合計７回である。
【００３９】
ところで、上記製造方法では、図１０に示すように、レジスト膜４８ａ、４８ｂを残した状態において、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａをドライエッチング（プラズマエッチング）により除去しているが、この場合、レジスト膜４８ａ、４８ｂの表面に表面変質層が形成される。
【００４０】
その要因としては、プラズマからの紫外線等の照射によりレジスト表面が架橋して変質したり、プラズマの熱によりレジスト表面が硬化して変質したり、エッチングガス中にＦ等のハロゲン系元素が含まれていると、このハロゲン系元素とレジストとの反応によりレジスト表面が変質したりすることが挙げられる。
【００４１】
このように、レジスト膜４８ａ、４８ｂの表面に表面変質層が形成された場合には、表面変質層がレジスト剥離液に溶解しないため、表面変質層残渣が発生し、レジスト剥離不良となる。そこで、次に、このような表面変質層残渣が発生しないようにすることができる製造方法について説明する。
【００４２】
（製造方法の他の例）
図１０に示すように、レジスト膜４８ａ、４８ｂ下に画素電極１２およびＩＴＯ膜３１ｅをウェットエッチングにより形成した後に、レジスト膜４８ａ、４８ｂを剥離すると、図１３に示すようになる。次に、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａを除去するためのウェットエッチングを行なうと、例えば図１２に示すように、不要に残存されたｎ型アモルファスシリコン膜４３ａおよび真性アモルファスシリコン膜４１ａが除去される。
【００４３】
なお、上記各実施形態では、オーミックコンタクト層形成用膜４３をエッチングする際に真性アモルファスシリコン膜４１がエッチングされるのを防止するために、真性アモルファスシリコン膜４１のチャネル領域上にチャネル保護膜６を設けた場合で説明したが、真性アモルファスシリコン膜４１がエッチングされる量を見込んで、その分、真性アモルファスシリコン膜４１を厚く形成することにより、チャネル保護膜６を形成しない場合にも適用することが可能である
【００４４】
このように、この製造方法によれば、レジスト膜４８ａ、４８ｂ下に画素電極１２およびＩＴＯ膜３１ｅをウェットエッチングにより形成した状態では、レジスト膜４８ａ、４８ｂの表面に表面変質層は形成されないので、この後にレジスト膜４８ａ、４８ｂをレジスト剥離液を用いて剥離すると、表面変質層残渣は勿論のこと、レジスト残渣も発生しないようにすることができる。
【図面の簡単な説明】
【００４５】
【図１】この発明の製造方法により製造されたアクティブ基板の一例の要部の断面図。
【図２】図１に示すアクティブ基板の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１に示すアクティブ基板の製造方法の他の例を説明するために示す所定の工程の断面図。
【符号の説明】
【００４６】
１  ガラス基板
２  ゲート電極
３  ゲートライン
４  ゲート絶縁膜
５  半導体薄膜
６  チャネル保護膜
７、８  オーミックコンタクト層
９  ソース電極
１０  ドレイン電極
１１  薄膜トランジスタ
１２  画素電極
１３  オーバーコート膜
１５  ドレインライン
２１  ドレインライン用外部接続端子
３１  ゲートライン用外部接続端子
４１  真性アモルファスシリコン膜（半導体薄膜形成用膜）
４１ａ、４３ａ  エッチング残渣
４２  チャネル保護膜形成用膜
４３  ｎ型アモルファスシリコン膜（オーミックコンタクト層形成用膜）
４４  クロム膜（ソース・ドレイン電極形成用膜）
４５ａ〜４５ｄ  レジスト膜
４６  異物
４７  ＩＴＯ膜（透明導電膜）
４８ａ、４８ｂ  レジスト膜
【図１】
2007035904.tif 000003
【図２】
2007035904.tif 000004
【図３】
2007035904.tif 000005
【図４】
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【図５】
2007035904.tif 000007
【図６】
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【図７】
2007035904.tif 000009
【図８】
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【図９】
2007035904.tif 000011
【図１０】
2007035904.tif 000012
【図１１】
2007035904.tif 000013
【図１２】
2007035904.tif 000014
【図１３】
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