(57)【要約】【課題】工程を単純化させ、内部に空隙（ｖｏｉｄ）が存在しないように、埋め込み特性を改善することができる不揮発性メモリ素子の素子分離膜形成方法を提供すること。【解決手段】基板３１上に、ゲート絶縁膜３２、ゲート用導電膜３３、及びハードマスクを形成するステップと、前記ハードマスク、ゲート用導電膜３３、ゲート絶縁膜３２、及び基板３１の一部をエッチングしてトレンチを形成するステップと、前記トレンチ内面に側壁保護膜３８Ａを形成するステップと、前記トレンチの一部を埋め込むように、前記トレンチ内面に第１の絶縁膜３９Ａを形成するステップと、第１の絶縁膜３９Ａをリセスさせるステップと、前記ハードマスクを除去するステップと、前記トレンチを埋め込むように、第１の絶縁膜３９Ａ上に第２の絶縁膜４０を形成するステップとを含む。【選択図】図２Ｅ
2007273948.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート絶縁膜、ゲート用導電膜、及びハードマスクを形成する第１ステップと、
前記ハードマスク、前記ゲート用導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングしてトレンチを形成する第２ステップと、
前記トレンチの一部を埋め込むように、前記トレンチ内面に第１の絶縁膜を形成する第３ステップと、
前記ハードマスクを除去する第４ステップと、
前記トレンチを埋め込むように、前記第１の絶縁膜上に第２の絶縁膜を形成する第５ステップと
を含むことを特徴とする不揮発性メモリ素子の素子分離膜形成方法。
【請求項２】
前記トレンチを形成する前記第２ステップの後に、前記トレンチ内面に側壁保護膜を形成する第６ステップを更に含むことを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項３】
前記側壁保護膜が、前記第１の絶縁膜と異なる物質で形成されることを特徴とする請求項２に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項４】
前記側壁保護膜が、窒化物で形成されることを特徴とする請求項２に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項５】
前記ハードマスクを除去する前記第４ステップの前又は後に、前記第１の絶縁膜をリセスさせる第７ステップを更に含むことを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項６】
前記第１の絶縁膜をリセスさせる前記第７ステップが、前記ゲート用導電膜の側壁の一部を露出させるように行われることを特徴とする請求項５に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項７】
前記第１の絶縁膜をリセスさせる前記第７ステップが、前記トレンチの上部の幅が底部の幅よりも大きくなるように行われることを特徴とする請求項５に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項８】
前記第２の絶縁膜を形成する前記第５ステップの後に、  前記ゲート用導電膜を研磨停止膜として用いて前記第２の絶縁膜を研磨する第８ステップを更に含むことを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項９】
前記第８ステップが、前記ゲート用導電膜の一部を研磨するステップであることを特徴とする請求項８に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１０】
前記ゲート用導電膜を形成する前記第１ステップが、最終目標値の厚さよりも前記第８ステップにおいて研磨する厚さの分だけ、前記ゲート用導電膜を厚く形成するステップであることを特徴とする請求項９に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１１】
前記第２の絶縁膜を形成する前記第５ステップの後に、前記第２の絶縁膜に対してアニールを行う第９ステップを更に含むことを特徴とする請求項８に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１２】
前記第１の絶縁膜及び前記第２の絶縁膜が、同じ物質で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１３】
前記第１の絶縁膜及び前記第２の絶縁膜が、酸化物で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１４】
前記第１の絶縁膜及び前記第２の絶縁膜が、ＨＤＰ膜で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【請求項１５】
前記ハードマスクが、窒化物を含んで形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、不揮発性メモリ素子の素子分離膜形成方法に関する。更に詳細には、フラッシュメモリ素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ素子の製造技術の発達につれて、半導体メモリ素子の線幅が次第に減少するようになった。これにより、アクティブ領域間のフィールド領域の幅が減少し、このため、フィールド領域に形成されるトレンチのアスペクト比が増大して、トレンチ内に素子分離膜を埋め込むことが困難となった。
【０００３】
したがって、このような素子分離膜の埋め込み特性を向上させるために、従来用いていたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜やＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の代わりに、スピンコーティング法での製膜に用いられるるＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）材料の一種であるＰＳＺ（Ｐｏｌｙｓｉｌａｚａｎｅ）を用いて、トレンチを埋め込む方法が提案された。しかし、ＰＳＺは、ウェットエッチング速度が速く、不均一であるという特性を有しているため、ウェットエッチングを適用すると、素子分離膜の有効高さＥＦＨ（Ｅｆｆｅｃｔｉｖｅ  Ｆｉｅｌｄ  ｏｘｉｄｅ  Ｈｅｉｇｈｔ）が不均一になるという問題がある。
【０００４】
このような問題を解決するために、近年、素子分離膜を形成する際に、ＨＤＰ膜でトレンチを所定の深さまで埋め込んだ後、その上にトレンチを完全に埋め込むようにＰＳＺ膜を形成し、それから、ＰＳＺ膜を所定の深さまでリセスさせた後、その上に更にＨＤＰ膜を形成する方法が提案された。この方法をフラッシュメモリ素子のフローティングゲート形成方法のうちの１つであるＳＡ−ＳＴＩ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法と関連付けて説明すると、次の通りである。
【０００５】
以下、従来技術に係るフラッシュメモリ素子において適用するＳＡ−ＳＴＩ法を説明する。
【０００６】
図１Ａ〜図１Ｅは、従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図である。
【０００７】
まず、図１Ａに示すように、基板１１上に、トンネル酸化膜１２、ポリシリコン膜１３、バッファ酸化膜１４、ＳｉＮ膜１５、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜１６及びＳｉＯＮ膜（図示せず）を順次形成する。
【０００８】
次に、ＳｉＯＮ膜、ＴＥＯＳ膜１６、ＳｉＮ膜１５、バッファ酸化膜１４、ポリシリコン膜１３、トンネル酸化膜１２、及び基板１１の一部をエッチングしてトレンチ１７を形成する。
【０００９】
ここで、トレンチ１７を形成する際に、ＳｉＯＮ膜はエッチングされて除去される。
【００１０】
次いで、図１Ｂに示すように、トレンチ１７の一部を埋め込むように、トレンチ１７の内面に沿って第１のＨＤＰ膜１８を形成する。
【００１１】
続いて、図１Ｃに示すように、ＳＯＤ膜１９を形成する。まず、トレンチ１７（図１Ｂ参照）を完全に埋め込むように、ＳＯＤ膜１９を形成する。
【００１２】
次いで、ＳｉＮ膜１５を研磨停止膜として用いて化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰとする）を行って、ＳｉＮ膜１５上に形成されたＳＯＤ膜１９の一部を除去する。このとき、ＳｉＮ膜１５上に残留したＴＥＯＳ膜１６（図１Ｂ参照）も、ＣＭＰにより除去される。
【００１３】
続いて、ウェットエッチングを行ってＳＯＤ膜１９を所定の深さまでリセスさせて、図１Ｃに示した構造を得る。ここで、符号１８ＡはＣＭＰ後の第１のＨＤＰ膜を示す。
【００１４】
次に、図１Ｄに示すように、トレンチ１７（図１Ｂ参照）を完全に埋め込むように、第２のＨＤＰ膜２０を形成した後、ＳｉＮ膜１５を研磨停止膜として用いてＣＭＰを行って、第２のＨＤＰ膜２０を平坦化する。
【００１５】
続いて、図１Ｅに示すように、ＳｉＮ膜１５及びバッファ酸化膜１４（図１Ｄ参照）を除去し、次いで、第２のＨＤＰ膜２０を所定の深さにリセスさせて、有効高さを調節する。これにより、最終的に残留する第１のＨＤＰ膜１８Ｂ、ＳＯＤ膜１９、及びリセスされた第２のＨＤＰ膜２０Ａからなる素子分離膜が完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記した従来技術に係るフラッシュメモリ素子の素子分離膜形成方法によると、次のような問題が発生する。
【００１７】
図１Ｄに示したように、従来技術に係るフラッシュメモリ素子の素子分離膜形成方法によると、ＳＯＤ膜１９を形成及びエッチングした後、更にその上に第２のＨＤＰ膜２０を形成するため、工程が複雑になるという問題がある。また、上記したように、ＳＯＤ膜１９は、埋め込み特性は優れているが、ウェットエッチング溶液により容易にエッチングされるため、素子分離膜の有効高さの制御が困難であり、ＳＯＤ膜１９を有する素子分離膜を形成する際に、ＳＯＤ膜１９を素子分離膜の最上位層として用いることができず、エッチング溶液に耐久性のあるＨＤＰ膜２０をＳＯＤ膜１９上に形成しなければならないという問題がある。
【００１８】
本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、工程を単純化することができる不揮発性メモリ素子の素子分離膜形成方法を提供することにある。
【００１９】
また、本発明の他の目的は、内部に空隙（ｖｏｉｄ）が存在しないように、埋め込み特性を改善することができる不揮発性メモリ素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【００２０】
そこで、上記の目的を達成するための本発明による不揮発性メモリ素子の素子分離膜形成方法は、基板上に、ゲート絶縁膜、ゲート用導電膜、及びハードマスクを形成するステップと、前記ハードマスク、前記ゲート用導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングしてトレンチを形成するステップと、前記トレンチの一部を埋め込むように、前記トレンチ内面に第１の絶縁膜を形成するステップと、前記ハードマスクを除去するステップと、前記トレンチを埋め込むように、前記第１の絶縁膜上に第２の絶縁膜を形成するステップとを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、素子分離膜の上部層として機能するＨＤＰ膜を形成する前に、フローティングゲート用ポリシリコン膜の上部に形成されたハードマスク用窒化膜を除去してトレンチのアスペクト比を減少させることにより、ＨＤＰ膜の埋め込み特性を向上させ、工程を単純化することができる。
【００２２】
また、本発明によれば、素子分離膜の下部層として機能するＨＤＰ膜を形成する前に、トレンチ内面に側壁保護膜を形成することにより、後続の工程においてＨＤＰ膜を形成する際に、ゲート絶縁膜の露出部位において酸化膜が過度に成長することを防止してトレンチの開口部が狭くなるという問題を防止し、これにより、ＨＤＰ膜の埋め込み特性を向上させることができる。
【００２３】
また、本発明によれば、素子分離膜の下部層として機能するＨＤＰ膜を形成する前に、トレンチ内面に側壁保護膜を形成することにより、後続の工程においてＨＤＰ膜をリセスさせるためのエッチングの際に、フローティングゲート用ポリシリコン膜の側壁が損失することを防止することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００２５】
なお、各図面において、層及び領域の厚さは、明確性を期するために誇張されている。また、本明細書において、層が他の層又は基板上にあると記された場合、それは、層が他の層又は基板上に直接形成される場合に限らず、間に第３の層が介在し得ることをも意味する。
【００２６】
なお、本明細書及び図面全体にわたり、同じ符号（参照番号）で示された構成要素は、同じ構成要素を示している。
【００２７】
図２Ａ〜図２Ｅは、本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図である。ここでは、説明の便宜上、ＳＡ−ＳＴＩ法を適用するフラッシュメモリ素子の素子分離膜形成方法の断面図を一例として示し、また、ウェーハ全体ではなく、メモリセル領域の一部のみを図示する。
【００２８】
まず、図２Ａに示すように、半導体物質からなる基板３１上に、ゲート絶縁膜３２、フローティングゲート用導電膜として機能するポリシリコン膜３３、バッファ酸化膜３４、ハードマスク用窒化膜３５、及びハードマスク用酸化膜３６を順次形成する。
【００２９】
このとき、ゲート絶縁膜３２は酸化膜、又は酸化膜内に窒化膜が介挿された構造の膜であって、酸化処理によって形成し、その厚さは約５０Å〜約１００Åの範囲、望ましくは、約７５Åである。
【００３０】
ポリシリコン膜３３は、不純物イオンをドーピングされたドープド（ｄｏｐｅｄ）シリコン膜、又は不純物イオンをドーピングされていないアンドープド（ｕｎｄｏｐｅｄ）シリコン膜で形成し、最終目標値の厚さより少なくとも約１０％〜約２０％程度厚く形成することが好ましい。その理由は、ポリシリコン膜３３が後続のＣＭＰの際に、研磨停止膜として用いられ、所定の厚さが研磨されて除去されるためである。例えば、その厚さは約８００Å〜約１２００Åの範囲、望ましくは、約１０００Åである。
【００３１】
バッファ酸化膜３４は酸化物系の物質、例えばＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜で形成し、その厚さは約４０Å〜約６０Åの範囲、望ましくは、約５０Åである。
【００３２】
ハードマスク用窒化膜３５は、ＣＭＰの際に研磨停止膜、又はエッチングの際にハードマスクとして機能し、ＳｉＮで形成する。また、その厚さは約４００Å〜約６００Åの範囲、望ましくは、約５００Åである。
【００３３】
ハードマスク用酸化膜３６は、ＴＥＯＳで形成し、その厚さは約２００Å〜約４００Åの範囲、望ましくは、約３００Åである。
【００３４】
次いで、ハードマスク用酸化膜３６上に、反射防止膜としてＳｉＯＮ膜（図示せず）を形成する。
【００３５】
続いて、ＳｉＯＮ膜上に感光膜を塗布した後、フォトマスクを用いた露光及び現像を行って感光膜パターン（図示せず）を形成する。
【００３６】
次に、感光膜パターンをエッチングマスクとして用いてエッチングを行い、反射防止膜（ＳｉＯＮ膜）、ハードマスク用酸化膜３６、ハードマスク用窒化膜３５、バッファ酸化膜３４、ポリシリコン膜３３、ゲート絶縁膜３２、及び基板３１の一部をエッチングしてトレンチ３７を形成する。
【００３７】
次いで、ストリップ処理を行って感光膜パターンを除去する。この過程において反射防止膜（ＳｉＯＮ膜）も除去される。
【００３８】
続いて、図２Ｂに示すように、トレンチ３７内面に沿って側壁保護膜３８を形成する。このとき、側壁保護膜３８を、後続の工程において形成する第１のＨＤＰ膜３９（図２Ｃ参照）とは異なる物質、例えば、第１のＨＤＰ膜３９が酸化膜である場合、窒化物系の物質で比較的薄く形成する。その理由は、側壁保護膜３８を形成せずに、第１のＨＤＰ膜３９を形成する場合、同じ酸化膜系のゲート絶縁膜３２の露出部位において過度に成長が誘発され、トレンチ３７の入口が底部に比べて相対的に狭くなるためである。また、側壁保護膜３８を厚く形成する場合、トレンチ３７の幅が狭くなり、それだけ、第１のＨＤＰ膜３９を形成する際に、埋め込み特性が低下し、その内部に空隙が発生する可能性が増大する。したがって、側壁保護膜３８を形成する場合、約１００Å以下の厚さ、望ましくは、約３０Å〜約１００Åの厚さに形成する。
【００３９】
次いで、ハードマスク用窒化膜３５を研磨停止膜として用いたＣＭＰ、又はハードマスク用窒化膜３５をエッチングバリア層として用いたエッチングを行って、ハードマスク用窒化膜３５上に形成されたハードマスク用酸化膜３６（図２Ａ参照）及び側壁保護膜３８の一部を除去する。
【００４０】
続いて、図２Ｃに示すように、トレンチ３７（図２Ｂ参照）の一部を埋め込むように、素子分離膜用絶縁膜として埋め込み特性に優れた第１のＨＤＰ膜３９を、側壁保護膜３８上に形成する。このとき、第１のＨＤＰ膜３９は、トレンチ３７の内側壁よりも、トレンチ３７の底部及びハードマスク用窒化膜３５上面においてより厚く形成される。また、第１のＨＤＰ膜３９の厚さは、トレンチ３７の幅に応じて異なるように形成し、６０ｎｍ級の場合には、トレンチ３７の底部から約１４００Å〜約２０００Åの範囲の厚さに形成する。
【００４１】
次いで、ハードマスク用窒化膜３５を研磨停止膜として用いてＣＭＰを行い、ハードマスク用窒化膜３５上面に形成された第１のＨＤＰ膜３９を研磨して除去する。
【００４２】
次に、図２Ｄに示すように、酸化膜に対する高いエッチング選択性を有するリン酸（Ｈ３ＰＯ４）を用いてエッチングを行い、選択的にハードマスク用窒化膜３５（図２Ｃ参照）を除去する。
【００４３】
次いで、ＤＨＦ溶液（Ｄｉｌｕｔｅ  ＨＦ；Ｈ２Ｏで稀釈されたＨＦ溶液）を用いたウェットエッチングを行って、選択的に第１のＨＤＰ膜３９をリセスさせる。ここで、第１のＨＤＰ膜３９を、前記ポリシリコン膜３３に接している前記側壁保護膜３８の一部が露出するようにリセスさせる。このため、トレンチ３７（図２Ｂ参照）の内側壁には、トレンチ３７の底部へ行くほどその幅が狭くなるように、リセスされた第１のＨＤＰ膜３９Ａが所定の傾斜角を有して形成され、これにより、トレンチ３７の上部の幅Ｗ１が底部の幅Ｗ２より大きくなり、後続の工程において第２のＨＤＰ膜４０（図２Ｅ参照）を形成する際に、埋め込み特性を改善することができる。ここでは、第１のＨＤＰ膜３９のリセスを、ハードマスク用窒化膜３５を除去した後に行っているが、ハードマスク用窒化膜３５を除去する前に行ってもよい。
【００４４】
なお、第１のＨＤＰ膜３９をエッチングする際に、トレンチ３７の内側壁には側壁保護膜３８が形成されているため、側壁においてポリシリコン膜３３の損失が発生せず、選択的に第１のＨＤＰ膜３９をエッチングすることができる。符号３８Ａは残留する側壁保護膜を示す。
【００４５】
また、第１のＨＤＰ膜３９をエッチングする際に、バッファ酸化膜３４（図２Ｃ参照）も除去される。
【００４６】
次いで、図２Ｅに示すように、トレンチ３７（図２Ｂ参照）を完全に埋め込むように、素子分離膜用絶縁膜を構成する第２のＨＤＰ膜４０を形成する。このとき、第２のＨＤＰ膜４０は、ハードマスク用窒化膜３５（図２Ｃ参照）が除去され、第１のＨＤＰ膜３９のエッチングが行われて、トレンチ３７の上部が底部に比べて相対的に広い幅を有する状態（図２Ｄ参照）で形成されるため、それだけ、アスペクト比が減少しており、埋め込み特性を改善することができる。
【００４７】
続いて、第２のＨＤＰ膜４０に対してアニールを行うことができる。このとき、アニールは、リセスされた第２のＨＤＰ膜４０を硬化させ、後続のＣＭＰの際に、研磨特性を向上させるためのものであって、アニール時の温度は制限されない。
【００４８】
次に、ポリシリコン膜３３を研磨停止膜として用いたＣＭＰを行って、第２のＨＤＰ膜４０を研磨する。図示していないが、このとき、ポリシリコン膜３３を約１００Å〜約２００Åの範囲の厚さで研磨する。
【００４９】
以上説明したことから、本発明によれば、次のような効果を得ることができる。
【００５０】
第１に、本発明によれば、素子分離膜の上部層として機能するＨＤＰ膜を形成する前に、フローティングゲート用ポリシリコン膜の上部に形成されたハードマスク用窒化膜を除去してトレンチのアスペクト比を減少させることにより、ＨＤＰ膜の埋め込み特性を向上させることができる。
【００５１】
第２に、本発明によれば、素子分離膜の上部層として機能するＨＤＰ膜を形成する前に、ハードマスクとして機能する窒化膜を除去してトレンチのアスペクト比を減少させ、これにより、ＨＤＰ膜の埋め込み特性を向上させることにより、従来用いられていた、埋め込み特性に優れたＳＯＤ膜を、ＨＤＰ膜の形成前に形成する必要がなく、工程を単純化することができる。
【００５２】
第３に、本発明によれば、素子分離膜の下部層として機能するＨＤＰ膜を形成する前に、トレンチ内面に側壁保護膜を形成することにより、後続の工程においてＨＤＰ膜を形成する際に、ゲート絶縁膜の露出部位において酸化膜が過度に成長することを防止してトレンチの開口部が狭くなるという問題を防止し、これにより、ＨＤＰ膜の埋め込み特性を向上させることができる。
【００５３】
第４に、本発明によれば、素子分離膜の下部層として機能するＨＤＰ膜を形成する前に、トレンチ内面に側壁保護膜を形成することにより、後続の工程においてＨＤＰ膜をリセスさせるためのエッチングの際に、フローティングゲート用ポリシリコン膜の側壁が損失することを防止することができる。
【００５４】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。特に、上記の実施形態では、ＳＡ−ＳＴＩ法を一例に挙げて説明したが、本発明は、ＡＳＡ−ＳＴＩ（Ａｄｖａｎｃｅｄ  ＳＡ−ＳＴＩ）法にも適用することができる。また、素子分離膜として用いられる膜もＨＤＰ膜に限定されず、素子分離のための任意の絶縁膜を用いることができる。
【図面の簡単な説明】
【００５５】
【図１Ａ】従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図１Ｂ】従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図１Ｃ】従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図１Ｄ】従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図１Ｅ】従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図２Ａ】本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図２Ｂ】本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図２Ｃ】本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図２Ｄ】本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【図２Ｅ】本発明の実施形態に係るフラッシュメモリ素子の素子分離膜形成方法を示した断面図である。
【符号の説明】
【００５６】
３１      半導体基板
３２      ゲート絶縁膜
３３      フローティングゲート用ポリシリコン膜
３４      バッファ酸化膜
３５      ハードマスク用窒化膜
３６      ハードマスク用酸化膜
３７      トレンチ
３８      側壁保護膜
３９      第１のＨＤＰ膜
４０      第２のＨＤＰ膜
【図１Ａ】
2007273948.tif 000003
【図１Ｂ】
2007273948.tif 000004
【図１Ｃ】
2007273948.tif 000005
【図１Ｄ】
2007273948.tif 000006
【図１Ｅ】
2007273948.tif 000007
【図２Ａ】
2007273948.tif 000008
【図２Ｂ】
2007273948.tif 000009
【図２Ｃ】
2007273948.tif 000010
【図２Ｄ】
2007273948.tif 000011
【図２Ｅ】
2007273948.tif 000012