(57)【要約】【課題】チップサイズが小さく、かつ、耐サージ性の高いサージ保護用半導体装置を提供する。【解決手段】チップ２０８は、Ｎ型半導体基板２０１と、Ｎ型半導体基板２０１の表面に形成される低濃度Ｎ型半導体層２０２と、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１の表面まで達するように形成されるＰ型半導体領域２０３と、Ｐ型半導体領域２０３の表面から内部にかけて形成されるＮ型半導体領域２０４とを備える。また、低濃度Ｎ型半導体層２０２の表面には、Ｎ型半導体領域２０４の表面の一部が露出するように絶縁膜２０５が形成され、Ｎ型半導体領域２０４の露出部分を覆う第１電極２０６と、Ｎ型半導体基板２０１の裏面を覆う第２電極２０７とが形成されている。【選択図】図１Ａ
2007273960.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成される第１導電型の低濃度半導体層と、
前記低濃度半導体層の表面の一部から前記半導体基板の表面まで達するように形成される第２導電型の第１半導体領域と、
前記第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、
前記第２半導体領域の表面の一部が露出するように、前記半導体層の表面に形成される絶縁膜と、
前記第２半導体領域の表面における露出部分を覆うように形成される第１電極と、
前記半導体基板の裏面を覆うように形成される第２電極とを備える、半導体装置。
【請求項２】
半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成される第１導電型の低濃度半導体層と、
前記低濃度半導体層の表面の一部から前記半導体基板の表面まで達するように形成され、第２導電型の第１半導体領域と、
前記第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、
前記第１半導体領域との間に所定の隙間を空けて、前記半導体層の表面の他の一部から前記半導体基板の表面まで達するように形成される第１導電型の第３半導体領域と、
前記第２半導体領域の表面の一部と、前記第３半導体領域の表面の一部とがそれぞれ露出するように、前記低濃度半導体層の表面に形成される絶縁膜と、
前記第２半導体領域の表面における露出部分を覆うように形成される第１電極と、
前記第３半導体領域の表面における露出部分を覆うように形成される第２電極とを備える、半導体装置。
【請求項３】
半導体装置であって、
第２導電型の半導体基板と、
前記半導体基板の表面に形成される第１導電型の半導体層と、
前記第１導電型の半導体層の表面に形成される第１導電型の低濃度半導体層と、
前記低濃度半導体層の表面の一部から前記第１導電型の半導体層の表面まで達するように形成される第２導電型の第１半導体領域と、
前記第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、
前記第１半導体領域との間に所定の隙間を空けて、前記第１導電型の低濃度半導体層の表面の他の一部から前記第１導電型の半導体層の表面まで達するように形成される第１導電型の第３半導体領域と、
前記第１半導体領域及び前記第３半導体領域とを所定の隙間を空けて取り囲み、かつ、前記第１導電型の低濃度半導体層の表面から前記半導体基板の表面まで達するように形成される第２導電型の分離領域と、
前記第２半導体領域の表面の一部と、前記第３半導体領域の表面の一部とが露出するように、前記第１導電型の低濃度半導体層の表面に形成される絶縁膜と、
前記第２半導体領域の表面における露出部分を覆うように形成される第１電極と、
前記第３半導体領域の表面における露出部分を覆うように形成される第２電極とを備える、半導体装置。
【請求項４】
半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成される第１導電型の低濃度半導体層と、
前記低濃度半導体層の表面の一部から前記半導体基板の表面まで達するように形成される第２導電型の低濃度半導体領域である第４半導体領域と、
前記第４半導体領域の表面から内部にかけて形成される第１導電型の高濃度半導体領域である第５半導体領域と、
前記第５半導体領域の底面から前記半導体基板の表面まで達するように形成される第２導電型の高濃度半導体領域である第６半導体領域と、
前記第５半導体領域の表面の一部が露出するように、前記半導体層および前記第４半導体領域の表面に形成される絶縁膜と、
前記第５半導体領域の表面における露出部分を覆うように形成される第１電極と、
前記半導体基板の裏面を覆うように形成される第２電極とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、サージ保護のために使用される半導体装置に関する。
【背景技術】
【０００２】
近年、電源ライン等において、サージ対策として、サージ保護用半導体装置が使用されている。サージ保護用半導体装置としては、主にツェナーダイオードが使用される場合が多い。
【０００３】
しかしながら、音声ラインやモーターには、通常、正及び負の電圧が印加されるため、従来のツェナーダイオードは、以下に示す理由により、サージ保護用半導体装置として不十分であった。
【０００４】
図５は、サージ保護用半導体装置の特性を説明するための図である。
【０００５】
図５に示されるように、従来のツェナーダイオードに、正の電圧が印加された場合には、印加された電圧がそのまま出力されるが、負の電圧が印加された場合には、印加された電圧の一部がカットされる。したがって、従来のツェナーダイオードは、入力電圧信号が有する波形を維持することができないので、音声ライン等のサージ保護用半導体装置として不向きであった。
【０００６】
そこで、音声ラインのように、正及び負の電圧信号が入力される回路のサージ保護にも使用可能な双方向性を有するサージ保護用半導体装置の需要が増加している。双方向性を有するサージ保護用半導体装置は、図５に示されるように、入力信号の波形を維持することができる。
【０００７】
双方向性を有するサージ保護用半導体装置は、２個のツェナーダイオードを組み合わせることによって実現可能である。ただし、年々小型化するモバイル機器等の用途においては、サージ保護用半導体装置自体を小型化するために、１つの素子によって、双方向性を有するサージ保護用半導体装置を構成することが主流である（例えば、特許文献１参照）。
【０００８】
図６は、従来の双方向サージ保護用半導体装置の構成を示す断面図である。
【０００９】
Ｐ+型半導体基板１０１の表面に、例えば、エピタキシャル成長によって、Ｎ-型半導体層１０２が形成されている。Ｎ-型半導体層１０２の表面には、所定間隔を空けて、２つのＰ型半導体領域１０３及び１０４が選択的に形成されている。また、Ｎ-型半導体層１０２の外周部分には、Ｎ-型半導体層１０２の表面からＰ+型半導体基板１０１まで達するように、Ｐ型アイソレーション領域１０５及び１０６が形成されている。更に、Ｎ-型半導体層１０２の表面には、Ｐ型半導体領域１０３及び１０４の各々の表面の一部と、Ｐ型アイソレーション領域１０５及び１０６の各々の表面の一部とが露出するように、シリコン熱酸化膜よりなる絶縁膜１０７が形成されている。
【００１０】
絶縁膜１０７の表面には、第１電極１０８及び接続電極１０９が形成されている。第１電極１０８は、Ｐ型半導体領域１０３の露出面を覆うように形成されている。一方、接続電極１０９は、Ｐ型半導体領域１０４の露出面と、Ｐ型アイソレーション領域１０５の露出面の一部とを覆うように、形成されている。また、Ｐ+型半導体基板１０１の裏面を覆うように、第２電極１１０が形成されている。
【００１１】
上記の構成を有する半導体装置においては、Ｐ型半導体領域１０３とＮ-型半導体層１０２との接合部Ｊ１１と、Ｎ-型半導体層１０２とＰ型半導体領域１０４との接合部Ｊ１２とによって、２つのツェナーダイオードが構成されている。
【特許文献１】特開２００４−１７９５７２号公報
【特許文献２】特開平７−２５４６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のサージ保護用半導体装置においては、次のような問題がある。
【００１３】
まず、第１電極１０８に入力された電流は、図６の矢印によって示されるように、Ｐ型半導体領域１０３と、Ｎ-型半導体層１０２と、Ｐ型半導体領域１０４と、接続電極１０９と、Ｐ型アイソレーション領域１０５とを順に経由した後、第２電極１１０へと流れる。それ故に、接続電極１０９においてマイグレーションが発生する可能性が増大する。また、Ｐ型半導体領域１０３及び１０４に挟まれたＮ-型半導体層１０２のうち、絶縁膜１０７との界面に近い部分を電流が通過することになるので、降伏電圧が安定しないという問題が発生する。更に、従来の構成においては、電流経路が長いため、直列抵抗成分の増加によって、半導体装置のクランプ電圧が大きくなるという問題もある。
【００１４】
次に、従来のサージ保護用半導体装置の双方向性は、２つのＰ型半導体領域１０３及び１０４と、Ｎ-型半導体層１０２とによって構成されるＰＮ接合を水平方向に２つ形成することによって実現されている。それ故に、チップサイズは、通常のツェナーダイオードの２倍に増加する。耐サージ性と拡散領域の面積の大きさとは、比例関係にあるため、チップサイズを小さくすると、耐サージ性が低下するという問題がある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、第１の発明は、半導体装置であって、第１導電型の半導体基板と、半導体基板の表面に形成される第１導電型の低濃度半導体層と、低濃度半導体層の表面の一部から半導体基板の表面まで達するように形成される第２導電型の第１半導体領域と、第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、第２半導体領域の表面の一部が露出するように、半導体層の表面に形成される絶縁膜と、第２半導体領域の表面における露出部分を覆うように形成される第１電極と、半導体基板の裏面を覆うように形成される第２電極とを備える。
【００１６】
第２の発明は、半導体装置であって、第１導電型の半導体基板と、半導体基板の表面に形成される第１導電型の低濃度半導体層と、低濃度半導体層の表面の一部から半導体基板の表面まで達するように形成される第２導電型の第１半導体領域と、第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、第１半導体領域との間に所定の隙間を空けて、低濃度半導体層の表面の他の一部から半導体基板の表面まで達するように形成される第１導電型の第３半導体領域と、第２半導体領域の表面の一部と、第３半導体領域の表面の一部とがそれぞれ露出するように、低濃度半導体層の表面に形成される絶縁膜と、第２半導体領域の表面における露出部分を覆うように形成される第１電極と、第３半導体領域の表面における露出部分を覆うように形成される第２電極とを備える。
【００１７】
第３の発明は、半導体装置であって、第２導電型の半導体基板と、半導体基板の表面に形成される第１導電型の半導体層と、第１導電型の半導体層の表面に形成される第１導電型の低濃度半導体層と、低濃度半導体層の表面の一部から第１導電型の半導体層の表面まで達するように形成される第２導電型の第１半導体領域と、第１半導体領域の表面から内部にかけて形成される第１導電型の第２半導体領域と、第１半導体領域との間に所定の隙間を空けて、第１導電型の低濃度半導体層の表面の他の一部から第１導電型の半導体層の表面まで達するように形成される第１導電型の第３半導体領域と、第１半導体領域及び第３半導体領域とを所定の隙間を空けて取り囲み、かつ、第１導電型の低濃度半導体層の表面から半導体基板の表面まで達するように形成される第２導電型の分離領域と、第２半導体領域の表面の一部と、第３半導体領域の表面の一部とが露出するように、第１導電型の低濃度半導体層の表面に形成される絶縁膜と、第２半導体領域の表面における露出部分を覆うように形成される第１電極と、第３半導体領域の表面における露出部分を覆うように形成される第２電極とを備える。
【００１８】
第４の発明は、半導体装置であって、第１導電型の半導体基板と、半導体基板の表面に形成される第１導電型の低濃度半導体層と、低濃度半導体層の表面の一部から半導体基板の表面まで達するように形成される第２導電型の低濃度半導体領域である第４半導体領域と、第４半導体領域の表面から内部にかけて形成される第１導電型の高濃度半導体領域である第５半導体領域と、第５半導体領域の底面から半導体基板の表面まで達するように形成される第２導電型の高濃度半導体領域である第６半導体領域と、第５半導体領域の表面の一部が露出するように、半導体層および第４半導体領域の表面に形成される絶縁膜と、第５半導体領域の表面における露出部分を覆うように形成される第１電極と、半導体基板の裏面を覆うように形成される第２電極とを備える。
【００１９】
上記の第１〜第３の発明においては、半導体基板と第１半導体領域との接合部と、第１半導体領域と第２半導体領域との接合部とによって、半導体基板の厚み方向に整列する２つのツェナーダイオードが形成される。
【００２０】
上記の第１〜第３の発明の構成によれば、第１半導体領域の側壁部は、低濃度半導体層に接合されるので、空乏層が伸びやすくなり、降伏電圧が大きくなる傾向がある。しかしながら、第１半導体領域の底部は、低濃度半導体層よりも不純物濃度の高い半導体基板（半導体層）に接合されるので、半導体基板の厚み方向において空乏層が伸びにくくなり、その結果、降伏電圧を低く抑えることができる。また、第１半導体領域の側壁部に電流が流れないので、低濃度第１導電型半導体層がリングの機能を発揮する。
【００２１】
したがって、第１半導体領域の底部における降伏電圧は、第１半導体領域の側壁部における降伏電圧より小さくなるので、電流は、第１半導体領域の底部を通過して第１電極から第２電極へと流れる。よって、電流は、低濃度第１導電型半導体層には流れないので、耐サージ性が低い界面付近への電荷集中を避けることができ、耐サージ性の低下を防ぐことができる。
【００２２】
尚、空乏層の拡がりがサージ保護用半導体装置の側面まで達することによって、上記のような特性を損なわれることを防ぐために、半導体層を含む半導体基板の表面の外周縁に、チャンネルストッパーとして機能する高濃度半導体ウェル領域を設けても良い。
【００２３】
尚、その他の周知技術を本発明に係る半導体装置に組み合わせても良い。
【００２４】
上記の第４の発明の構成においては、半導体基板と第６半導体領域との接合部と、第６半導体領域と第５半導体領域との接合部とによって、半導体基板の厚み方向に整列する２つのツェナーダイオードが形成される。
【００２５】
第６半導体領域と第５半導体領域との接合部の降伏電圧が、第５半導体領域と第４半導体領域との接合部よりも低いので、絶縁膜の近傍を含む第５半導体領域と、第４半導体領域との接合部を降伏電流が流れる事がなくなる。すなわち、降伏電流が半導体装置の表面近くの絶縁膜近傍を流れる事がない。
【発明の効果】
【００２６】
上記の第１〜第４の発明に係る半導体装置においては、２つのツェナーダイオードを構成する半導体接合が、半導体基板の厚み方向に隣接して形成されるので、半導体装置の面積を従来のものよりも小さくする事が可能で、半導体装置の面積を同じとする場合は半導体接合の面積を従来のものよりも大きくする事が可能なので、耐サージ性を向上させることができる。
【００２７】
従って、本発明によれば、２つのツェナーダイオードが半導体基板の厚み方向に直列接続されるため、耐サージ性を低下させることなく、半導体装置のチップサイズを小さくすることが可能となる。
【００２８】
更に、本発明に係る半導体装置は、従来のサージ保護用半導体装置のように、接続電極を必要としないので、接続電極においてマイグレーションが発生する虞がない。
【００２９】
更に、本発明によれば、直列抵抗成分を低減することができるので、クランプ電圧の増加を防ぐことができる。
【００３０】
更に、上記の第４の発明に係る半導体装置においては、絶縁膜近傍の半導体接合を流れる降伏電流がさらに抑制されるので、降伏電圧の安定性と耐サージ性とに優れる。特に、この効果は、半導体装置の半導体領域が高濃度になるほど有効である。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について説明する。
【００３２】
（実施の形態１）
図１Ａは、本発明の実施の形態１に係る半導体装置の断面図である。
【００３３】
本実施形態に係る半導体装置であるチップ２０８は、不純物濃度が１×１０19［ｃｍ-3］程度であるＮ型半導体基板２０１と、低濃度Ｎ型半導体層２０２と、Ｐ型半導体領域２０３と、Ｎ型半導体領域２０４と、絶縁膜２０５と、第１電極２０６と、第２電極２０７とを備える。
【００３４】
低濃度Ｎ型半導体層２０２は、例えば、エピタキシャル成長法によって、Ｎ型半導体基板２０１の表面に形成されている。低濃度Ｎ型半導体層２０２に含まれる不純物の濃度は、例えば、１×１０15［ｃｍ-3］程度である。
【００３５】
Ｐ型半導体領域２０３は、不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１にまで達するように形成されている。Ｐ型半導体領域２０３の不純物濃度は、例えば、１×１０19［ｃｍ-3］程度である。
【００３６】
Ｎ型半導体領域２０４は、Ｐ型半導体領域２０３の表面から不純物を選択的に導入することによって、Ｐ型半導体領域２０３の内部に形成されている。Ｎ型半導体領域２０４に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００３７】
絶縁膜２０５は、例えば、シリコン熱酸化膜よりなり、低濃度Ｎ型半導体層２０２及びＮ型半導体領域２０４の表面において、Ｎ型半導体領域の表面の一部が露出するように形成されている。
【００３８】
第１電極２０６は、Ｎ型半導体領域２０４の露出面と、絶縁膜２０５の表面の一部とを覆うように形成されている。また、第２電極２０７は、Ｎ型半導体基板２０１の裏面を覆うように形成されている。
【００３９】
図１Ａに示される半導体装置においては、接合部Ｊ２１を介して接合されるＮ型半導体基板２０１及びＰ型半導体領域２０３と、接合部Ｊ２２を介して接合されるＰ型半導体領域２０３及びＮ型半導体領域２０４とによって、２つのツェナーダイオードが構成されている。
【００４０】
尚、本実施形態においては、Ｎ型が第１の導電型に相当し、Ｐ型が第２の導電型に相当する。また、Ｐ型半導体領域２０３が第１半導体領域に相当し、Ｎ型半導体領域２０４が第２半導体領域に相当する。
【００４１】
図１Ｂは、図１Ａに示される半導体装置が実装されたパッケージの断面図である。
【００４２】
図１Ｂに示されるように、チップ２０８をリードフレームに形成された第１リード２０９にダイボンディングすることによって、チップ２０８の第２電極２０７と第１リード２０９とが電気的に接続されている。また、チップ２０８の第１電極２０６は、金線等のワイヤー２１１によって、リードフレームに形成された第２リード２１０に電気的に接続されている。
【００４３】
更に、チップ２０８の周囲をモールドすることによって、樹脂パッケージ２１２が形成された後、各リードは、リードフレームからカットされる。その後、必要な加工等を施すことによって、所望の形状を有する半導体装置が形成される。
【００４４】
このように、本実施形態に係るサージ保護用半導体装置は、従来の半導体製造技術を適用することによって、容易に製造することが可能である。
【００４５】
本実施形態に係る半導体装置においては、２つの接合部Ｊ２１及びＪ２２は、Ｎ型半導体基板２０１の厚み方向に連続して配置されている。本実施形態に係る半導体装置においては、Ｐ型半導体領域２０３及びＮ型半導体領域２０４の面積によって、耐サージ性が決定される。したがって、従来のサージ保護用半導体装置と同じ耐サージ性を有する半導体装置を構成した場合、チップサイズを従来より小さくすることができる。また、本実施形態に係る半導体装置が従来例と同一のチップサイズを有する場合、Ｐ型半導体領域２０３及びＮ型半導体領域２０４の面積を従来より大きくすることができるので、耐サージ性を向上させることが可能となる。
【００４６】
（実施の形態２）
図２Ａは、本発明の実施の形態２に係る半導体装置の上面図であり、図２Ｂは、図２Ａに示されるＡ−Ｂ線に沿った断面図である。尚、本実施形態においては、サージ保護用半導体装置をフリップチップ型ダイオードによって実現した例について説明する。
【００４７】
本実施形態に係る半導体装置は、不純物濃度が１×１０19［ｃｍ-3］程度であるＮ型半導体基板２０１と、低濃度Ｎ型半導体層２０２と、Ｐ型半導体領域２０３と、Ｎ型半導体領域２０４と、Ｎ型半導体領域２１３と、絶縁膜２０５と、第１電極２０６と、表面第２電極２１４とを備える。
【００４８】
低濃度Ｎ型半導体層２０２は、例えば、エピタキシャル成長法によって、Ｎ型半導体基板２０１の表面に形成されている。低濃度Ｎ型半導体層２０２に含まれる不純物の濃度は、例えば、１×１０15［ｃｍ-3］程度である。
【００４９】
Ｐ型半導体領域２０３は、不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１にまで達するように形成されている。Ｐ型半導体領域２０３の不純物濃度は、例えば、１×１０19［ｃｍ-3］程度である。
【００５０】
Ｎ型半導体領域２０４は、Ｐ型半導体領域２０３の表面から不純物を選択的に導入することによって、Ｐ型半導体領域２０３の内部に形成されている。Ｎ型半導体領域２０４に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００５１】
Ｎ型半導体領域２１３は、低濃度Ｎ型半導体層２０２の表面から不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１にまで達するように形成されている。ただし、Ｎ型半導体領域２１３は、Ｎ型半導体基板２０１の表面と平行な方向（図２Ａ及び図２Ｂにおける左右方向）において、Ｐ型半導体領域２０３との間に所定の隙間を開けて形成されている。Ｎ型半導体領域２１３に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００５２】
絶縁膜２０５は、例えば、シリコン熱酸化膜よりなり、Ｎ型半導体領域２０４の表面の一部と、Ｎ型半導体領域２１３の表面の一部とが露出するように、低濃度Ｎ型半導体層２０２の表面上に形成されている。
【００５３】
第１電極２０６は、Ｎ型半導体領域２０４の露出面を覆うように形成されている。また、表面第２電極２１４は、Ｎ型半導体領域２１３の露出面を覆うように形成されている。
【００５４】
尚、本実施形態においては、Ｎ型半導体領域２１３と表面第２電極２１４とは、それぞれ１つずつ形成されているが、第１電極２０６の周辺に、複数形成されても良い。
【００５５】
また、本実施形態においては、Ｎ型が第１の導電型に相当し、Ｐ型が第２の導電型に相当する。更に、Ｐ型半導体領域２０３が第１半導体領域に相当し、Ｎ型半導体領域２０４が第２半導体領域に相当し、Ｎ型半導体領域２１３が第３半導体領域に相当する。
【００５６】
本実施形態に係る半導体装置においても、２つの接合部Ｊ２１及びＪ２２は、Ｎ型半導体基板２０１の厚み方向に連続して配置されている。本実施形態においては、耐サージ性は、Ｐ型半導体領域２０３及びＮ型半導体領域２０４の面積によって規定される。それ故に、本実施形態に係る半導体装置が従来のサージ保護用半導体装置と同じ耐サージ性を有する場合、チップサイズを従来のものより小さくすることができる。また、本実施形態に係る半導体装置が従来例と同一のチップサイズを有する場合、Ｐ型半導体領域２０３及びＮ型半導体領域２０４の面積を従来のものより大きくすることができるので、耐サージ性を向上させることが可能となる。
【００５７】
特に、本実施形態に係る半導体装置によれば、フリップチップでプリント基板に配線される場合に、半導体装置が占めるスペースをより小さくすることが可能となる。
【００５８】
(実施の形態３）
図３は、本発明の実施の形態３に係る半導体装置の断面図である。尚、本実施形態においては、本発明を半導体集積回路に適用した例について説明する。
【００５９】
本実施形態に係る半導体装置は、不純物濃度が５×１０19［ｃｍ-3］程度であるＰ型半導体基板２１５と、不純物濃度が１×１０19［ｃｍ-3］程度であるＮ型半導体層２０１と、低濃度Ｎ型半導体層２０２と、Ｐ型半導体領域２０３と、Ｎ型半導体領域２０４と、Ｎ型半導体領域２１３と、絶縁膜２０５と、第１電極２０６と、表面第２電極２１４と、分離層２１６とを備える。
【００６０】
低濃度Ｎ型半導体層２０２は、例えば、エピタキシャル成長法によって、Ｎ型半導体層２０１の表面に形成されている。低濃度Ｎ型半導体層２０２に含まれる不純物の濃度は、例えば、１×１０15［ｃｍ-3］程度である。
【００６１】
Ｐ型半導体領域２０３は、不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体層２０１にまで達するように形成されている。Ｐ型半導体領域２０３の不純物濃度は、例えば、１×１０19［ｃｍ-3］程度である。
【００６２】
Ｎ型半導体領域２０４は、Ｐ型半導体領域２０３の表面から不純物を選択的に導入することによって、Ｐ型半導体領域２０３の内部に形成されている。Ｎ型半導体領域２０４に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００６３】
Ｎ型半導体領域２１３は、低濃度Ｎ型半導体層２０２の表面から不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１にまで達するように形成されている。ただし、Ｎ型半導体領域２１３は、Ｐ型半導体基板２１５の表面と平行な方向（図３における左右方向）において、Ｐ型半導体領域２０３との間に所定の隙間を開けて形成されている。Ｎ型半導体領域２１３に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００６４】
絶縁膜２０５は、例えば、シリコン熱酸化膜よりなり、Ｎ型半導体領域２０４の表面の一部と、Ｎ型半導体領域２１３の表面の一部とが露出するように、低濃度Ｎ型半導体層２０２の表面上に形成されている。
【００６５】
第１電極２０６は、Ｎ型半導体領域２０４の露出面を覆うように形成されている。また、表面第２電極２１４は、Ｎ型半導体領域２１３の露出面を覆うように形成されている。
【００６６】
Ｐ型半導体領域である分離層２１６は、低濃度Ｎ型半導体層２０２の表面から不純物を選択的に導入することによって、Ｐ型半導体領域２０３と、Ｎ型半導体領域２１３とを所定の隙間を空けて取り囲み、かつ、Ｐ型半導体基板２１５まで達するように形成されている。分離層２１６に含まれる不純物の濃度は、例えば、５×１０19［ｃｍ-3］程度である。
【００６７】
尚、本実施形態においては、Ｎ型が第１の導電型に相当し、Ｐ型が第２の導電型に相当する。また、Ｐ型半導体領域２０３が第１の半導体領域に相当し、Ｎ型半導体領域２０４が第２の半導体領域に相当し、Ｎ型半導体領域２１３が第３の半導体領域に相当する。
【００６８】
以上のような構成によれば、分離層２１６を形成することによって、Ｐ型半導体基板２１５上に、複数のサージ保護用半導体装置を形成することが可能となる。特に、本実施形態に係る半導体装置は、半導体集積回路の内部に形成するために有効である。
【００６９】
本実施形態においても、耐サージ性は、Ｐ型半導体領域２０３及びＮ型半導体領域２０４の面積によって規定される。それ故に、本実施形態に係る半導体装置が従来のサージ保護用半導体装置と同じ耐サージ性を有する場合、チップサイズを従来のものより小さくすることができる。よって、本実施形態に係る半導体装置によれば、半導体集積回路内部にサージ保護用半導体装置を形成する場合に、半導体集積回路全体のチップサイズを低減することができる。
【００７０】
(実施の形態４）
図４は、本発明の実施の形態４に係る半導体装置の断面図である。
【００７１】
本実施形態に係る半導体装置は、不純物濃度が１×１０19［ｃｍ-3］程度であるＮ型半導体基板２０１と、低濃度Ｎ型半導体層２０２と、低濃度Ｐ型半導体領域２１７と、高濃度Ｐ型半導体領域２１８と、高濃度Ｎ型半導体領域２１９と、絶縁膜２０５と、第１電極２０６と、第２電極２０７とを備える。
【００７２】
低濃度Ｎ型半導体層２０２は、例えば、エピタキシャル成長法によって、Ｎ型半導体基板２０１の表面に形成されている。低濃度Ｎ型半導体層２０２に含まれる不純物の濃度は、例えば、１×１０15［ｃｍ-3］程度である。
【００７３】
低濃度Ｐ型半導体領域２１７は、不純物を選択的に導入することによって、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１にまで達する様に形成されている。低濃度Ｐ型半導体領域２１７の不純物濃度は、例えば、１×１０18［ｃｍ-3］程度である。
【００７４】
高濃度Ｎ型半導体領域２１９は、低濃度Ｐ型半導体領域２１７の表面から不純物を選択的に導入することによって、低濃度Ｐ型半導体領域２１７の内部に形成されている。高濃度Ｎ型半導体領域２１９に含まれる不純物の濃度は、例えば、１×１０20［ｃｍ-3］程度である。
【００７５】
高濃度Ｐ型半導体領域２１８は、不純物を選択的に導入することによって、高濃度Ｎ型半導体領域２１９の底面からＮ型半導体基板２０１にまで達するように（ただし、低濃度Ｐ型半導体領域２１７よりも深く）形成されている。高濃度Ｐ型半導体領域２１８の不純物濃度は、例えば、５×１０19［ｃｍ-3］程度である。
【００７６】
絶縁膜２０５は、例えば、シリコン熱酸化膜よりなり、低濃度Ｎ型半導体層２０２から高濃度Ｎ型半導体領域２１９の表面において、高濃度Ｎ型半導体領域２１９の表面の一部が露出するように形成されている。
【００７７】
第１電極２０６は、高濃度Ｎ型半導体領域２１９の露出面と、絶縁膜２０５の表面の一部とを覆うように形成されている。また、第２電極２０７は、Ｎ型半導体基板２０１の裏面を覆うように形成されている。
【００７８】
図４に示される半導体装置においては、接合部Ｊ２１を介して接合されるＮ型半導体基板２０１及び高濃度Ｐ型半導体領域２１８と、接合部Ｊ２２を介して接合される高濃度Ｐ型半導体領域２１８及び高濃度Ｎ型半導体領域２１９とによって、２つのツェナーダイオードが構成されている。
【００７９】
尚、本実施形態においては、Ｎ型が第１の導電型に相当し、Ｐ型が第２の導電型に相当する。また、低濃度Ｐ型半導体領域２１７が第４の半導体領域に相当し、高濃度Ｎ型半導体領域２１９が第５の半導体領域に相当し、高濃度Ｐ型半導体領域２１８が第６の半導体領域に相当する。
【００８０】
本実施形態に係る半導体装置においても、２つの接合部Ｊ２１及びＪ２２は、Ｎ型半導体基板２０１の厚み方向に連続して配置されている。本実施形態においては、耐サージ性は、高濃度Ｐ型半導体領域２１８及び高濃度Ｎ型半導体領域２１９の面積によって規定される。それ故に、本実施形態に係る半導体装置が従来のサージ保護用半導体装置と同じ耐サージ性を有する場合、チップサイズを従来のものより小さくすることができる。また、本実施形態に係る半導体装置が従来例と同一のチップサイズを有する場合、高濃度Ｐ型半導体領域２１８及び高濃度Ｎ型半導体領域２１９の面積を従来のものより大きくすることができるので、耐サージ性を向上させることが可能となる。
【００８１】
更に、絶縁膜２０５との界面付近には、低濃度Ｐ型半導体領域２１７と高濃度Ｎ型半導体領域２１９との接合Ｊ２４が設けられているが、絶縁膜２０５との界面付近における降伏電圧は、高濃度Ｎ型半導体領域２１９と高濃度Ｐ型半導体領域２１８との接合Ｊ２２で決定される降伏電圧よりも高くなる。したがって、降伏時の電流経路は、接合Ｊ２２が主体となり、絶縁膜２０５近傍の接合Ｊ２４が電流経路となることが防止される。よって、降伏時に絶縁膜２０５近傍を流れる電流が抑制され、素子の降伏電圧が安定し、連続印加に起因する降伏電圧の変動を防止することが可能となる。
【００８２】
特に、本実施の形態に係る半導体装置は、低い降伏電圧（１０Ｖ以下）を狙う場合に有効であり、実施の形態１に係る半導体装置の代わりとして使用しても良い。
【産業上の利用可能性】
【００８３】
本発明は、例えば、正及び負の電圧が印加される回路においてサージ対策に使用されるサージ保護用半導体装置に適用できる。
【図面の簡単な説明】
【００８４】
【図１Ａ】本発明の実施の形態１に係る半導体装置の断面図
【図１Ｂ】図１Ａに示される半導体装置が実装されたパッケージの断面図
【図２Ａ】本発明の実施の形態２に係る半導体装置の上面図
【図２Ｂ】図２Ａに示されるＡ−Ｂ線に沿った断面図
【図３】本発明の実施の形態３に係る半導体装置の断面図
【図４】本発明の実施の形態４に係る半導体装置の断面図
【図５】サージ保護用半導体装置の特性を説明するための図
【図６】従来の双方向サージ保護用半導体装置の構成を示す断面図
【符号の説明】
【００８５】
２０１  Ｎ型半導体基板（Ｎ型半導体層）
２０２  低濃度Ｎ型半導体層
２０３  Ｐ型半導体領域（第１の半導体領域）
２０４  Ｎ型半導体領域（第２の半導体領域）
２０５  絶縁膜
２０６  第１電極
２０７  第２電極
２０８  チップ
２０９  第１リード
２１０  第２リード
２１１  ワイヤー
２１２  樹脂パッケージ
２１３  Ｎ型半導体領域（第３の半導体領域）
２１４  表面第２電極
２１５  Ｐ型半導体基板
２１６  分離層
２１７  低濃度Ｐ型半導体領域（第４の半導体領域）
２１８  高濃度Ｐ型半導体領域（第６の半導体領域）
２１９  高濃度Ｎ型半導体領域（第５の半導体領域）
Ｊ２１、Ｊ２２、Ｊ２３、Ｊ２４  接合部
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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