(57)【要約】【課題】半導体装置において、高周波ノイズの影響を低減すること。【解決手段】本発明に係る半導体装置１は、半導体基板２と、半導体基板２上に形成されたアナログ回路とを備える。そのアナログ回路は、ダイオード５０を含む。そのダイオード５０の一端に接続される配線（２２、２３、３１、５１、５２）の少なくとも一区間は、磁性体１０によって覆われている。【選択図】図５
2007273638.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたアナログ回路と
を備え、
前記アナログ回路は、ダイオードを含み、
前記ダイオードの一端に接続される第１配線の少なくとも一区間が、磁性体によって覆われている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ダイオードの他端は、第２配線に接続されており、
前記磁性体は、更に、前記第２配線の少なくとも一区間を覆っている
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記ダイオードは、電源線又はグランド線とパッドとの間に介在する保護素子である
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１配線は、前記電源線又は前記グランド線と前記ダイオードとの間を接続している
半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記第１配線は、前記ダイオードと前記パッドとの間を接続している
半導体装置。
【請求項６】
請求項３乃至５のいずれかに記載の半導体装置であって、
前記磁性体は、更に、前記電源線又は前記グランド線の少なくとも一区間を覆っている
半導体装置。
【請求項７】
請求項１又は２に記載の半導体装置であって、
前記第１配線は、前記ダイオードに接続される電源線又はグランド線である
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記電源線及び前記グランド線は、半導体チップの周縁部に配置されており、
前記磁性体は、前記電源線及び前記グランド線の全区間を覆っている
半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置であって、
前記アナログ回路は、更に、前記ダイオードの後段に配置された差動増幅器を含む
半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記差動増幅器の入力端子は、入力配線を介して前記ダイオードに接続され、
前記磁性体は、更に、前記入力配線の少なくとも一区間を覆っている
半導体装置。
【請求項１１】
請求項１又は２に記載の半導体装置であって、
前記アナログ回路は、バンドギャップリファレンス回路であり、
前記ダイオードは、バンドギャップダイオードである
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記バンドギャップリファレンス回路は、更に、前記バンドギャップダイオードの後段に配置された差動増幅器を含む
半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置であって、
前記バンドギャップダイオードは、直接接地されている
半導体装置。
【請求項１４】
請求項１乃至１３のいずれかに記載の半導体装置であって、
前記磁性体は、前記半導体基板上に形成された絶縁層の一部の領域に埋め込まれている
半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記磁性体は、前記絶縁層の表面に達している
半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記磁性体において、磁性材料と可溶材料が混合している
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、半導体装置において高周波ノイズに対する耐性を高めるための技術に関する。
【背景技術】
【０００２】
数十ＭＨｚ以上の高周波成分を有するノイズ（以下、「高周波ノイズ」と参照される）は、電子機器の動作に悪影響を与える。例えば、アナログ回路に侵入した高周波ノイズが内部で検波され、そのアナログ回路を誤動作させる現象が報告されている。従って、高周波ノイズに対する耐性を向上させることができる技術が望まれている。特に近年、携帯電話の急速な普及により、ＬＳＩを取り巻く電磁環境は悪化の一途をたどっている。このような背景において、高周波ノイズ耐性を高めるための技術は非常に重要である。
【０００３】
関連する技術として、以下のものが知られている。
【０００４】
特許文献１には、ノイズ耐性改善回路が記載されている。そのノイズ耐性改善回路は、二つ入力端子を持つ増幅器と、それら二つの入力端子にそれぞれ接続された二本の伝送線路と、それら二本の伝送線路間に接続されたコンデンサと、を備えている。コンデンサは、二本の伝送線路を容量結合する。コンデンサの各端子から増幅器の各入力端子に至る線路のインピーダンスは等しくなるように設計されている。
【０００５】
特許文献２には、Ｄ／Ａ変換器における基準電圧回路が記載されている。その基準電圧回路によれば、バンドギャップ回路の出力に接続された回路は、第１ＦＥＴ、バイパスコンデンサ、第２ＦＥＴ、及びバッファ回路を含んでいる。Ｄ／Ａ変換動作中、第１及び第２ＦＥＴはオンする。その間、第１及び第２ＦＥＴとバイパスコンデンサにより、バンドギャップ回路から発生する高周波ノイズが除去される。
【０００６】
特許文献３には、安定化電源回路が記載されている。その安定化電源回路は、フィードバック回路を有する増幅器とトランジスタ回路からなる。増幅器のフィードバック回路には、ノイズ除去フィルタが設けられている。
【０００７】
特許文献４には、車両用交流発電機の制御装置が記載されている。その制御装置は、各回路部を収容するケース、バッテリから内部電源回路に内部電源ラインを通じて給電する給電端子、及び磁性体（フェライトコア）を備える。その磁性体は、内部電源ラインもすくは給電端子に嵌着されている。そして、給電端子及び磁性体は、上記ケースに固定されている。
【０００８】
特許文献５には、多層プリント配線基板が記載されている。その多層プリント配線基板は、複数のパターン層と、電磁遮蔽層と、スルーホールとを有している。複数のパターン層は、絶縁層を介して積層されている。電磁遮蔽層は、所望のパターン層の一面または両面に、絶縁層を介してまたは直接形成されている。電磁遮蔽層は、磁性体部分と絶縁体部分とを有する。スルーホールは、電磁遮蔽層の絶縁体部分を貫通し、また、任意のパターン層の回路パターンと電気的に接続されている。
【０００９】
特許文献６には、多層プリント配線基板が記載されている。その多層プリント配線基板は、内層に電源回路及びグラウンド回路を有する。電源回路及びグラウンド回路の少なくともいずれかに磁性体層が被覆されている。その磁性体層において、軟磁性体粉末からなる芯材にフェライト層が被覆されている。
【００１０】
特許文献７には、多層プリント配線基板が記載されている。その多層プリント配線基板は、１層以上の信号配線層と電源配線層とグランド層とから構成されている。その電源配線層は、２層のグランド層で挟まれている。電源配線の周囲は、磁性体で囲まれている。
【００１１】
特許文献８には、薄膜磁性体記憶装置が記載されている。その薄膜磁性体記憶装置は、外部に対して電波を送受信するためのアンテナ部を備えている。そのアンテナ部を構成するインダクタンス配線は、金属配線と磁性体膜とを有している。磁性体膜は、金属配線の下面部、または、その下面部及び側面部に対応して形成されている。その磁性体膜は、専用の製造工程ではなく、薄膜磁性体記憶装置の本来の製造工程において作製される。
【００１２】
【特許文献１】特開平８−８６５７号公報
【特許文献２】特開平５−２１６５４６号公報
【特許文献３】特開２０００−２８４８３６号公報
【特許文献４】特開２００１−２３８４９６号公報
【特許文献５】特許２９１０７２６号
【特許文献６】特開２００５−１５８９１６号公報
【特許文献７】特開２０００−１８３５４０号公報
【特許文献８】特開２００３−２４３６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、一部の内部配線に流れる高周波電流だけを選択的に抑制することができる半導体装置を提供することにある。
【００１４】
本発明の更に他の目的は、高周波電流を抑制するための磁性体を所望の位置に有し、且つ、金属イオンの混入による電気特性の劣化が防止された半導体装置を提供することにある。
【００１５】
本発明の更に他の目的は、アナログ回路を有する半導体装置において、高周波ノイズが検波された後に生成される低周波ノイズを低減することができる技術を提供することにある。
【００１６】
本発明の更に他の目的は、アナログ回路の誤動作を防止し、半導体装置の信頼性を向上させることができる技術を提供することにある。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明に係る半導体装置（１）は、半導体基板（２）と、その半導体基板（２）上に形成されたアナログ回路とを備えている。そのアナログ回路は、ダイオード（５０，７３）を含んでいる。そのダイオード（５０，７３）の一端に接続される第１配線（２２，２３，３１，５１，５２，７１，７２）の少なくとも一区間は、磁性体（１０）によって覆われている。また、そのダイオード（５０，７３）の他端は、第２配線（２２，２３，３１，５１，５２，７１，７２）に接続されている。磁性体（１０）は、更に、第２配線（２２，２３，３１，５１，５２，７１，７２）の少なくとも一区間を覆っていてもよい。
【００１９】
例えば、上記ダイオード（５０）は、電源線（２２）又はグランド線（２３）とパッド（２１）との間に介在する保護素子（４０）である。この場合、磁性体（１０）によって覆われる上記第１配線（５２）は、電源線（２２）又はグランド線（２３）とダイオード（５０）との間を接続している。また、磁性体（１０）によって覆われる上記第１配線（５１，３１）は、ダイオード（５０）とパッド（２１）との間を接続している。磁性体（１０）は、更に、その電源線（２２）又はグランド線（２３）の少なくとも一区間を覆っていてもよい。
【００２０】
また、磁性体（１０）によって覆われる上記第１配線（２２，２３）は、ダイオード（５０）に接続される電源線（２２）又はグランド線（２３）であってもよい。特に、電源線（２２）又はグランド線（２３）が半導体チップ（２０）の周縁部に配置されている場合、その電源線（２２）又はグランド線（２３）とパッド（２１）との間には、保護素子（４０）としてダイオード（５０）が設けられることが多い。よって、その電源線（２２）及びグランド線（２３）の全区間が、磁性体（１０）により覆われていると好適である。
【００２１】
上記アナログ回路は、更に、ダイオード（５０）の後段に配置された差動増幅器（３０）を含んでいてもよい。その差動増幅器（３０）の入力端子は、入力配線（３１）を介してダイオード（５０）に接続される。この時、磁性体（１０）は更に、その入力配線（３１）の少なくとも一区間を覆っていてもよい。
【００２２】
また、上記アナログ回路は、バンドギャップリファレンス回路（６０）であってもよい。その場合、上記ダイオード（７３）は、バンドギャップダイオード（７３）である。バンドギャップリファレンス回路（６０）は、更に、バンドギャップダイオード（７３）の後段に配置された差動増幅器（７０）を含んでいる。バンドギャップダイオード（７３）につながる配線（７１，７２）の少なくとも一区間が、磁性体（１０）で覆われている。バンドギャップダイオード（７３）は、直接接地されていると好適である。
【００２３】
上記磁性体（１０）は、半導体基板（２）上に形成された絶縁層（３）の一部の領域（Ｒｆ）に埋め込まれている。上記第１配線及び第２配線は、その磁性体（１０）を貫通するように、絶縁層（３）に埋め込まれている。また、磁性体（１０）は、その絶縁層（３）の表面に達していてもよい。その磁性体（１０）において、磁性材料と可溶材料が混合していてもよい。
【発明の効果】
【００２４】
本発明に係る半導体装置よれば、金属配線（内部配線）の一部区間だけを被覆するように、磁性体が設けられている。その磁性体は、その一部区間における金属配線の全周を覆うように形成されている。金属配線を流れる高周波電流により発生する高周波磁界は、その磁性体によって連続的に吸収される。その結果、電磁放射ノイズが低減され、また、その金属配線を流れる高周波電流が効果的に抑制される。
【００２５】
また、高周波電流が抑制されるのは、磁性体に覆われた金属配線だけである。よって、高速・高周波信号を通すべき信号配線までも磁性体の影響を受け、高速・高周波信号が伝わらなくなるといった事態が防止される。すなわち、特定の回路だけに本発明を適用し、一部の内部配線に流れる高周波電流だけを選択的に抑制することができる。必要とされる高速・高周波信号の伝播を阻害することなく、所望の回路の高周波電流だけを限定的に抑制することが可能である。
【００２６】
その磁性体に覆われた金属配線は、ダイオードの一端に接続される。これにより、そのダイオードに入力される高周波ノイズが抑制される。その結果、ダイオードが高周波ノイズを検波した後に生成される低周波ノイズが低減される。従って、ダイオードに接続された後段のアナログ回路がその低周波ノイズにより誤動作することが防止される。このように、本発明によれば、半導体装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００２７】
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。
【００２８】
１．磁性体被覆配線
本実施の形態によれば、半導体チップの全てではなく、半導体基板上の一部の金属配線における高周波ノイズだけを選択的に低減することができる技術が提供される。具体的には、金属配線の一区間だけが、フェライト等の高周波ノイズを吸収する磁性体で覆われる。その一区間だけが磁性体に覆われた配線構造及びその製造方法を、まず説明する。
【００２９】
１−１．構造
図１Ａ及び図１Ｂは、本実施の形態に係る半導体装置１の構造を示す断面図である。図１Ａは、図１Ｂ中の線Ａ−Ａ’に沿った断面構造を示しており、図１Ｂは、図１Ａ中の線Ｂ−Ｂ’に沿った断面構造を示している。図中、ＸＹ面は基板に平行な面として定義され、Ｚ方向は基板表面に直交する方向として定義されている。
【００３０】
図１Ａ及び図１Ｂに示されるように、シリコン基板に例示される半導体基板２上に配線構造が形成されている。具体的には、半導体基板２上に絶縁層３が形成されており、金属配線５が、その絶縁層３に埋め込まれている。また、絶縁層３の一部の領域Ｒｆには、フェライト等の磁性体１０が埋め込まれている。図１Ａに示されるように、金属配線５は、磁性体１０をＸ方向に貫通している。また、図１Ｂに示されるように、磁性体１０は、上記領域Ｒｆにおいて金属配線５の全周を覆っている。つまり、磁性体１０は、金属配線５の一部区間の上面、底面、及び側面を完全に覆っている。
【００３１】
磁性体１０で金属配線５の一部区間の全周を被覆することによって、その金属配線５を流れる高周波電流により生ずる磁界が連続的に磁性材料に吸収される。その結果、金属配線５を流れる高周波電流が効果的に抑制される。尚、磁性体１０は金属配線５の全周を被覆していなくてもよいが、その場合、効果は小さくなる。
【００３２】
１−２．製造方法の一例
次に、図１Ａ及び図１Ｂを参照しながら、上述の配線構造の製造方法の一例を説明する。まず、前工程（半導体プロセス）が実行され、シリコンウエハ（半導体基板）２上に、「予備配線構造」が形成される。その予備配線構造においては、磁性体１０の代わりに、可溶材料からなる犠牲層が形成されている。つまり、磁性体１０が形成される予定の領域Ｒｆ（空間６）には、可溶材料が充填されている。その可溶材料としては、所定の温度で溶解する材料や、薬品で溶解する材料が用いられる。例えば、可溶材料として、ヘキサフルオロプロピレンからなる樹脂が用いられる。
【００３３】
可溶材料からなる犠牲層を含む予備配線構造は、所定のマスクを用いるフォトリソグラフィ工程を繰り返すことによって形成することができる。ここで、図１Ａ及び図１Ｂに示されるように、磁性体１０が形成される予定の空間６は、絶縁層３の表面に達するように形成される。すなわち、犠牲層は、開口部ＯＰ１、ＯＰ２において外部に露出するように形成される。犠牲層（可溶材料）が絶縁層３の表面に露出しているため、溶剤等を用いることによってその犠牲層を除去することが可能である。
【００３４】
前工程が終了した後、磁性体形成工程が実行される。まず、可溶材料からなる犠牲層が、開口部ＯＰ１、ＯＰ２を用いることによって除去される。例えば、開口部ＯＰ１、ＯＰ２から溶剤であるテトラヒドロフランを注入することによって、上述のヘキサフルオロプロピレンの溶解が行われる。廃液は、同じく開口部ＯＰ１、ＯＰ２から排出されればよい。開口部は少なくとも１つあればよいが、図１Ａ及び図１Ｂに示されるように複数の開口部ＯＰ１、ＯＰ２がある場合、上述の溶剤の注入と廃液の排出がスムーズに実現され、好適である。また、空洞６は、絶縁層３及び半導体基板２を貫通するように形成されていてもよい。その場合も同じく、溶剤の注入と廃液の排出がスムーズに実現され、好適である。
【００３５】
犠牲層が除去された結果、空洞６が絶縁層３内に形成される。つまり、絶縁層３内の一部の領域Ｒｆに、磁性体１０を形成するための空洞６（空間）が確保される。その空洞６は、絶縁層３の表面に達している。続いて、形成された空洞６に磁性材料が充填される。磁性材料の充填は、例えば、「湿式フェライト法」や「フェライトメッキ法」により実現される。具体的には、第１鉄イオンを含有する水溶液を弱酸性に保ち、酸化処理することにより、フェライトを析出させることができる。水溶液中に溶けているイオンからフェライトが析出するため、微細な空間に対しても緻密にフェライトを生成することができる。このようにして、空洞６が、磁性材料であるフェライトにより充填される。尚、フェライトの組成は、水溶液に含まれる金属イオン、酸化剤の種類、ｐＨや温度を制御することによって、自由に調整することができる。
【００３６】
磁性材料の充填の結果、図１Ａ及び図１Ｂに示された構造が得られる。つまり、一部の領域Ｒｆにおいて絶縁層３に埋め込また磁性体１０が得られる。その磁性体１０は、その一部の領域Ｒｆにおいて、金属配線５の全周を覆っている。例えば、金属配線５のうち長さ５ｍｍの区間を覆うように磁性体１０が形成される。また、犠牲層や空洞６と同様に、磁性体１０も絶縁層３の表面に達している。例えば、図１Ａ及び図１Ｂにおいて、磁性体１０は、２箇所ＯＰ１、ＯＰ２において、絶縁層３の表面に露出している。絶縁層３の表面における開口部ＯＰや、それら開口部ＯＰに達する磁性体１０は、上述の製造方法ならではの構造であると言える。
【００３７】
尚、半導体集積回路としての機能が阻害されなければ、上記磁性体形成肯定において可溶材料（犠牲層）を完全に除去する必要はない。空洞６の一部に可溶材料が残っていてもよい。その場合、製造される半導体装置の磁性体１０（空洞６）においては、磁性材料と可溶材料が混合していることになる。そのような組成も、上述の製造方法ならではの特徴であると言える。
【００３８】
磁性体形成工程が終了した後、一般的な「後工程」が行われる。これにより、個々の半導体チップが得られる。半導体チップは、プリント基板に実装され、樹脂封入が行われる。
【００３９】
１−３．効果
本実施の形態に係る半導体装置１よれば、金属配線５（内部配線）の一部区間だけを被覆するように、磁性体１０が設けられている。その磁性体１０は、その一部区間における金属配線５の全周を覆うように形成されている。金属配線５を流れる高周波電流により発生する高周波磁界は、その磁性体１０によって連続的に吸収される。その結果、電磁放射ノイズが低減され、また、その金属配線５を流れる高周波電流が効果的に抑制される。
【００４０】
また、高周波電流が抑制されるのは、磁性体１０に覆われた金属配線５だけである。よって、高速・高周波信号を通すべき信号配線までも磁性体の影響を受け、高速・高周波信号が伝わらなくなるといった事態が防止される。すなわち、特定の回路だけに本発明を適用し、一部の内部配線に流れる高周波電流だけを選択的に抑制することができる。必要とされる高速・高周波信号の伝播を阻害することなく、所望の回路の高周波電流だけを限定的に抑制することが可能である。
【００４１】
図２は、透過特性（透過率）Ｓ２１の周波数依存を示している。図２には、磁性体サンプル１４００Ｌに関する透過特性Ｓ２１のカーブが示されている。更に、電気定数が一部理想化された磁性体モデルＡ及び磁性体モデルＢに関しても、透過特性Ｓ２１のカーブが示されている。尚、磁性体１０に覆われた金属配線５の区間は、５ｍｍに設定されている。図２から、磁性体１０によって高周波電流が効果的に抑制されていることが分かる。また、図３は、透過特性（透過率）Ｓ２１の磁性体区間に対する依存を示している。ここでは、周波数は２００ＭＨｚに固定されている。図３から、数ｍｍ程度の区間が磁性体１０で覆われれば、高周波電流の抑制効果が十分に得られることが分かる。
【００４２】
更に、上述の一製造方法によれば、製造される半導体装置１の電気特性の劣化が防止される。その理由は次の通りである。仮に、半導体プロセス（前工程）において上記磁性体１０が形成される場合、磁性材料に含まれるＦｅ、Ｎｉ、Ｍｎ、Ｚｎ等の金属イオンが、不純物としてシリコン基板等に混入する危険性がある。そのような不純物、特に金属イオンの混入は、半導体の電気特性を大きく劣化させてしまう。しかしながら、上述の製造方法によれば、半導体プロセス（前工程）においては、磁性体１０は形成されない。その代わり、磁性体１０が形成される領域６には、可溶材料からなる犠牲層が形成される。そして、半導体プロセス後に、溶剤等によって犠牲層が除去され、空いた領域６に磁性材料が充填される。従って、半導体プロセスにおいて、磁性材料に含まれる金属イオンが半導体に混入することが防止される。すなわち、半導体プロセスにおける不純物汚染を回避することができる。
【００４３】
２．磁性体被覆配線の適用
本発明に係る磁性体被覆配線は、ミクロな領域に対して適用することが可能である。例えば、本発明を、半導体集積回路の内部電源配線やＩ／Ｏ配線の一部だけに、限定的に適用することが可能である。その結果、内部電源配線やＩ／Ｏ配線の一部における不要な高周波電流だけを、選択的に抑制することが可能である。
【００４４】
また、本発明は、ダイオードにつながる配線に適用されてもよい。図４は、ダイオードの一般的な検波動作を示している。具体的には、図４の上段は、ダイオードに入力される信号の電圧波形を示しており、特に、高周波ノイズ（数十ＭＨｚ以上）が入力される場合を示している。一方、図４の下段は、その高周波ノイズが検波された後の、ダイオードでの瞬時電流波形を示している。上段に示される高周波ノイズがダイオードに入力されると、順方向電流が流れ、下段に示されるような電流が出力される。その瞬時電流波形の包絡線は、変調された低周波成分（ＤＣ〜数百ｋＨｚ）を示している。このように、高周波ノイズがダイオードで検波されると、ダイオードの基本特性により、低周波ノイズが生成される。
【００４５】
この低周波ノイズは、ダイオードに接続されたアナログ回路に入力されると、そのアナログ回路の誤動作を引き起こす可能性がある。例えば、差動増幅器を有するアナログＬＳＩに、外部から高周波ノイズが印加された場合を考える。その高周波ノイズが差動増幅器の前段で検波された場合、差動増幅器には検波により生成された低周波ノイズが入力される。この低周波ノイズは、規定のゲインで増幅され、結果的に回路の誤動作を招く。従来、差動増幅器そのものの高周波ノイズ耐性を改善するための技術は提案されている（例えば、特許文献１参照）。しかしながら、そのような従来技術では、上述の低周波ノイズ（ＤＣ〜数百ｋＨｚ）に対応することは出来ない。
【００４６】
よって、本実施の形態によれば、差動増幅器を改良する代わりに、その差動増幅器の前段における低周波ノイズの生成そのものを抑制することができる技術が提案される。差動増幅器の前段において高周波ノイズを検波可能な素子として、例えば、ダイオードが挙げられる。本実施の形態によれば、そのダイオードの一端に接続される配線の少なくとも一区間が、上記磁性体１０によって覆われる。また、そのダイオードの他端に接続される配線の少なくとも一区間も、上記磁性体１０によって覆われてもよい。その結果、ダイオードに入力される高周波ノイズが低減される。言い換えれば、高周波ノイズのダイオードへの侵入が抑制される。検波されるノイズ量自体が大幅に削減されるため、検波により生成される低周波ノイズが抑制される。従って、そのダイオードに接続された後段のアナログ回路が低周波ノイズにより誤動作することが防止される。このように、本発明によれば、半導体装置の信頼性が向上する。
【００４７】
２−１．第１の実施の形態
図５は、本発明の第１の実施の形態に係る半導体装置１の構成を概略的に示している。この半導体装置１は、半導体基板２上に形成されたアナログ回路を備えており、そのアナログ回路は、バイポーラ型の差動増幅器３０を含んでいる。その差動増幅器３０の入力端子には、入力配線３１が接続されている。その入力配線３１は、半導体チップ２０の周縁部に配置されたパッド２１（入力パッド）に接続されている。また、半導体チップ２０の周縁部には、電源線２２及びグランド線２３が配置されている。それら電源線２２及びグランド線２３は、半導体チップ２０の内部回路の周りを周回するように配置されている。それら電源線２２やグランド線２３も、パッド２１（電源パッド、グランドパッド）に接続されている。
【００４８】
一般的に、半導体素子は静電気に弱く、パッド２１における静電気放電（ESD: Electro-Static Discharge）によって破壊されやすい。そのため、半導体素子を静電気放電から保護するためのＥＳＤ保護回路が、半導体チップに組み込まれることが多い。通常、ＥＳＤ保護回路は、パッド２１と内部回路との間に配置され、ＥＳＤによって発生した高電圧パルス（ＥＳＤサージ）から内部回路を守る。ＥＳＤ保護回路は、抵抗、ダイオード、トランジスタなどで構成される。
【００４９】
図５に示された例においても、パッド２１と内部回路との間に、ＥＳＤから内部回路を守るための保護素子４０が設けられている。その保護素子４０は、ダイオード５０から構成されている。図５に示されるように、ダイオード５０は、電源線２２又はグランド線２３とパッド２１との間に介在している。具体的には、ダイオード５０の一端は、配線５２を介して電源線２２あるいはグランド線２３に接続されている。また、ダイオード５０の他端は、配線５１及び上記入力配線３１を介してパッド２１に接続されている。そのダイオード５０の他端は、配線５１及び入力配線３１を介して、上述の差動増幅器３０の入力端子にも接続されている。つまり、保護素子４０としてのダイオード５０の後段に、差動増幅器３０が配置されている。
【００５０】
パッド２１（入力パッド、電源パッド、グランドパッド）から半導体チップ２０内に高周波ノイズが入力されると、保護素子４０であるダイオード５０には、高周波ノイズが印加される。順方向電流が流れると、図４に示されるように、低周波ノイズが生成される。その低周波ノイズが入力配線３１を通って差動増幅器３０に入力されると、誤動作やＤＣドリフトが発生する可能性がある。
【００５１】
そのような不具合を防ぐために、第１の実施の形態によれば、ダイオード５０の周辺領域に「磁性体被覆配線」が適用される。つまり、ダイオード５０につながる配線の少なくとも一部（例えば２００ｍｍの区間）が、磁性体１０によって被覆される。例えば、図５に示されるように、配線５１の少なくとも一区間が、磁性体１０によって覆われる。あるいは、配線５２の少なくとも一区間が、磁性体１０によって覆われてもよい。また、配線５１及び配線５２の両方が、磁性体１０によって覆われてもよい。更に、電源線２２及び／又はグランド線２３の少なくとも一区間が磁性体１０によって覆われてもよい。更に、入力配線３１の少なくとも一区間が、磁性体１０によって覆われてもよい。
【００５２】
その結果、ダイオード５０に入力される高周波ノイズが低減される。言い換えれば、高周波ノイズのダイオード５０への侵入が抑制される。検波されるノイズ量自体が大幅に削減されるため、検波により生成される低周波ノイズが抑制される。従って、そのダイオード５０の後段に配置された差動増幅器３０が低周波ノイズにより誤動作することが防止される。このように、本実施の形態によれば、半導体装置１の信頼性が向上する。
【００５３】
また、差動増幅器３０の入力端子につながる入力配線３１が磁性体１０で被覆されることは、その差動増幅器３０の高周波ノイズ耐性を向上させる。つまり、差動増幅器３０の誤動作を２重に抑制することができるという格段の効果が得られる。磁性体１０で被覆される区間が長いほど、効果は大きくなる。従って、実用的には、入力パッド２１から差動増幅器３０の入力端子までの区間が、磁性体１０で被覆されるとよい。
【００５４】
２−２．第２の実施の形態
図６は、本発明の第２の実施の形態に係る半導体装置１の構成を概略的に示している。図６において、図５と同じ構成には同じ符号が付されており、第１の実施の形態と重複する説明は適宜省略される。
【００５５】
図６において、電源線２２やグランド線２３は、内部回路の周りを周回するように、半導体チップ２０の周縁部に配置されている。上述の通り、それら電源線２２やグランド線２３とパッド２１との間には、保護素子４０が設けられることが多い。つまり、それら電源線２２やグランド線２３には、保護素子４０であるダイオード５０が接続されることが多い。従って、図６に示されるように、電源線２２及び／又はグランド線２３が磁性体１０によって覆われることが望ましい。好適には、周回している電源線２２及びグランド線２３の全区間が磁性体１０によって覆われる。これにより、全ての保護素子４０に関して、効果が得られる。
【００５６】
また、半導体装置１の内部の電源配線やグランド配線の一区間が磁性体１０によって被覆されていてもよい。半導体装置１が多層配線構造を有する場合、上層配線層に、電源配線やグランド配線がメッシュ状に形成されていることがある。その場合、そのメッシュ状配線が磁性体１０によって覆われていると好ましい。下層配線層に形成される細い配線が磁性体１０で被覆されていなくても、ある程度の効果が期待される。更に、第１の実施の形態と同様に、差動増幅器３０の入力端子につながる入力配線３１が、磁性体１０で被覆されていてもよい。
【００５７】
２−３．第３の実施の形態
図７は、本発明に係る磁性体被覆配線が、基準電圧を生成するためのバンドギャップリファレンス回路（ＢＧＲ回路）６０に適用された場合を示している。このＢＧＲ回路は、差動増幅器７０を備えている。その差動増幅器７０の入力端子は、入力配線７１、８１に接続されている。入力配線７１、８１は、それぞれ抵抗Ｒ１、Ｒ２を介して定電流源に接続されている。また、入力配線７１は、ダイオード（バンドギャップダイオード）７３を介して、配線７２に接続されている。入力配線８１は、ダイオード（バンドギャップダイオード）８３を介して、配線８２に接続されている。ダイオード７３は、配線７２を通して直接グランドＧＮＤに接続されている。一方、ダイオード８３は、配線８２及び抵抗Ｒ３を介してグランドＧＮＤに接続されている。
【００５８】
本実施の形態によれば、一端がバンドギャップダイオード７３、８３に接続された配線の一部が、磁性体被覆配線として形成される。例えば、図７において、入力配線７１の少なくとも一区間が磁性体１０によって被覆される。あるいは、配線７２の少なくとも一区間が磁性体１０によって被覆される。入力配線７１及び配線７２の両方が磁性体１０によって被覆されていてもよい。
【００５９】
その結果、バンドギャップダイオード７３に入力される高周波ノイズが低減される。検波されるノイズ量自体が大幅に削減されるため、検波により生成される低周波ノイズが抑制される。従って、バンドギャップダイオード７３の後段に配置された差動増幅器７０が低周波ノイズにより誤動作することが防止される。このように、本実施の形態によれば、半導体装置１の信頼性が向上する。また、入力配線７１が磁性体１０で被覆されることは、差動増幅器７０の高周波ノイズ耐性を向上させる。つまり、差動増幅器７０の誤動作を２重に抑制することができるという格段の効果が得られる。
【００６０】
磁性体１０は、入力配線８１や配線８２を覆っていてもよい。但し、高周波ノイズがグランド系に侵入した場合に特に効果が得られるのは、図７に示された構成である。つまり、エミッタがグランドＧＮＤに直接接地されたトランジスタ（ダイオード）に関して、本発明が適用されることが好ましい。その場合、ピンポイントの対策にもかかわらず、高周波ノイズに対してより高いイミュニティを確保することができる。
【００６１】
３．まとめ
高周波ノイズのＬＳＩへの侵入を抑える目的で、従来、フェライトビーズが広く用いられてきた。例えば、フェライトビーズは、ＬＳＩパッケージの外部において入力ピンの近傍に設けられる。しかしながら、そのような対策では、電源ピンやグランドピンから高周波ノイズが侵入し、保護素子に到達した高周波ノイズに起因する誤動作が発生し得る。それを防止するために、電源ピンやグランドピンを含む全てのピンにフェライトビーズを挿入することも考えられる。しかしながら、全てのピンにフェライトビーズを挿入することは、コスト的にもレイアウト的にも困難であり、実用的ではない。
【００６２】
それに対し、本発明によれば、半導体チップ内の特定の金属配線の一区間だけが磁性体によって覆われる。これにより、一部の金属配線における高周波ノイズだけを選択的に抑制することが可能となる。磁性体で被覆される領域に関しては、格段のイミュニティ向上が期待できる。磁性体で被覆される区間としては、保護素子等のダイオードに一端が接続される金属配線のうちの一定区間が挙げられる。その結果、高周波ノイズを検波するダイオードそのものへの高周波ノイズの侵入が抑制される。検波されるノイズ量自体が大幅に削減されるため、検波により生成される低周波ノイズが低減される。従って、そのダイオードの後段に配置された差動増幅器が低周波ノイズにより誤動作することが防止される。このように、本発明によれば、半導体装置の信頼性が向上する。
【００６３】
また、差動増幅器の入力端子につながる入力配線が磁性体で被覆されることは、従来低いとされてきた差動増幅器の高周波ノイズに対するイミュニティを向上させる。つまり、差動増幅器の誤動作を２重に抑制することができるという格段の効果が得られる。高周波ノイズに対する対策が十分であるので、アナログ回路の設計者は本来のアナログ動作の設計に注力できる。
【図面の簡単な説明】
【００６４】
【図１Ａ】図１Ａは、本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図２】図２は、透過特性の周波数依存を示すグラフである。
【図３】図３は、透過特性の磁性体区間依存を示すグラフである。
【図４】図４は、ダイオードにおける検波動作を示すグラフである。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。
【図７】図７は、本発明の第３の実施の形態に係る半導体装置の構成を示す回路図である。
【符号の説明】
【００６５】
１    半導体装置
２    半導体基板
３    絶縁層
４    犠牲層
５    金属配線
６    空洞
１０    磁性体
２０    半導体チップ
２１    パッド
２２    電源線
２３    グランド線
３０    差動増幅器
３１    入力配線
４０    保護素子
５０    ダイオード
５１、５２    配線
６０    バンドギャップリファレンス回路
７０    差動増幅器
７１、８１  入力配線
７２、８２  配線
７３、８３  バンドギャップダイオード
【図１Ａ】
2007273638.tif 000003
【図１Ｂ】
2007273638.tif 000004
【図２】
2007273638.tif 000005
【図３】
2007273638.tif 000006
【図４】
2007273638.tif 000007
【図５】
2007273638.tif 000008
【図６】
2007273638.tif 000009
【図７】
2007273638.tif 000010