(57)【要約】【課題】  製造工程のハンドリング中などにおいて、電気的過剰ストレスに曝されても、ダメージを受けにくい半導体レーザを提供する。【解決手段】  活性層１などのメサ状に加工された部分の両側において第１の埋込み層５が形成される半導体基板９の面の一部分に段差を形成することにより、半導体基板９の第１の埋込み層５側に凸の面９ａ，９ｂ，９ｃのエッジ９ａ−１，９ｂ−１，９ｂ−２，９ｃ−１と、第２の埋込み層６の第１の埋込み層５側に凸の面６ａ，６ｂのエッジ６ａ−１，６ａ−２，６ｂ−１，６ｂ−２との間のエッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｄにおける第１の埋込み層５の膜厚ｄ１を、第１の埋込み層５の前記エッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｄ以外の部分の膜厚ｄ２よりも薄くする。或いは、第１の埋込み層の一部分の膜厚を、第１の埋込み層の一部分以外の部分の膜厚よりも薄くしてなる、薄膜部分を、第１の埋込み層に設ける。【選択図】        図１
2007035924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けられた第１の電極と、
前記半導体基板側に設けられた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加され、且つ、前記第１の電極と前記第２の電極との間に逆バイアスの電圧が印加されたとき、前記半導体基板と前記第１の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記メサ状に加工された部分の両側において前記第１の埋込み層が形成される前記半導体基板の面の１箇所又は複数箇所の部分に段差を形成することにより、前記半導体基板の前記第１の埋込み層側に凸の面のエッジと、前記第２の埋込み層の前記第１の埋込み層側に凸の面のエッジとの間のエッジ間部分における前記第１の埋込み層の膜厚を、前記第１の埋込み層の前記エッジ間部分以外の部分の膜厚よりも薄くしたことを特徴とする半導体レーザ。
【請求項２】
半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けられた第１の電極と、
前記半導体基板側に設けられた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加され、且つ、前記第１の電極と前記第２の電極との間に逆バイアスの電圧が印加されたとき、前記半導体基板と前記第１の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第１の埋込み層には、前記第１の埋込み層の１箇所又は複数箇所の部分の膜厚を、前記第１の埋込み層の前記１箇所又は複数箇所の部分以外の部分の膜厚よりも薄くしてなる、１箇所又は複数箇所の薄膜部分を設けたことを特徴とする半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ファイバ通信、光情報処理、光ディスクなどに用いられる半導体レーザ（半導体光増幅器・半導体光スイッチを含む：これらはアクティブデバイスとも称する）において逆方向過電圧による故障抑制に関するものである。
【背景技術】
【０００２】
ＩｎＧａＡｓＰ系の半導体レーザは高信頼・高速・小型・低消費電力の光送信器光源としてアクセス・メトロ・長距離の光伝送システムで広く使用されている。
【０００３】
図９は従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザの構造の１例を示す断面図である。図９において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層、６は第２の（ｎ-ＩｎＰ）埋込み層、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極である。
【０００４】
詳述すると、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工されている。そして、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込６み層とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【０００５】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）に逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。また、このｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザ半導体レーザは、上記とは逆に、ｎ電極１１とｐ電極１２の間に逆バイアス（ｎ電極１１側が正でｐ電極１２側が負）の電圧が印加されると、第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）に逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）が電流ブロックとなる。このように、電流ブロック層は半導体レーザを実現する上で必須の技術となっている。
【０００６】
また、このような半導体レーザでは前面側（図９の紙面と直交する方向の一端面）に低反射膜、後面側（図９の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率良くレーザ光を入力する構造をとる。従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの駆動電流による光出力・電圧特性の１例を図１０に示す。図１０に示すようにｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザは、活性層１の駆動電流を増加させると、電圧が上昇するとともに、光出力が増加し、良好な光出力特性と電気的特性を示している。なお、光出力特性のロールオーバーは発熱によるものである。一方、半導体レーザの両端面に反射防止膜をコーティングすると、この両端面によるファブリー・ペローモードが抑制され、半導体光増幅器又は半導体光スイッチを作製することができる。ＩｎＧａＡｓＰ系の半導体光増幅器は高信頼・小型・低消費電力の特徴を持ち、更に、半導体光スイッチは高信頼・高速・小型・低消費電力の特徴を持ち、光情報処理システムにおける重要なデバイスである。
【０００７】
このようなＩｎＧａＡｓＰ系アクティブデバイスはｐｎ接合を持ち、数Ｖ程度のサージによる破壊は免れる。しかし、入荷検査でレーザ特性が良好であり、また、製品作製に静電対策を取ったにもかかわらず、突発故障、閾値電流・スローブ効率の劣化、更に、発振波長のシフトが発生する素子が現れることが知られている。また、新しいパッケージを導入した際、突発故障数が増大することが報告されている。これらは製造工程のハンドリング中、特に、それぞれのレーザのマウント及びテスト中において、電気的過剰ストレスに曝されたことが原因と考えられ、ＥＳＤが指摘されている。
【０００８】
このようなＥＳＤは約０．１μｓの短パルスであるものの、数百Ｖを越える静電放電（ＥＳＤ：electrostatic discharge)であり、特に、逆方向にＥＳＤが発生した場合、ダメージ電圧は順方向に比べ低くなることが知られている。従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの微小電流特性の１例を図１１に示す。図１１に示すように逆バイアス電圧−１Ｖでリーク電流３×１０-8Ａ、逆バイアス電圧−２Ｖでリーク電流１×１０-7Ａとなり、逆方向のリーク電流は小さい。このように逆方向には電流が流れにくいことから、過渡的に高電圧が印加される。従って、ＥＳＤ耐性を上げるには、逆方向のリーク電流を増加させることが必要である。
【０００９】
なお、ＥＳＤに関する先行技術文献としては下記のものがある。
【非特許文献１】Y. Twu et. al., Journal of Applied Physics, Vol. 74, No. 3,pp. 1510, 1993年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＥＳＤは電気的過剰ストレス（ＥＯＳ：electrical overstress)の１つに分類され、電子部品にダメージを与え、伝送システムの突発故障の原因となる。このような故障に対してパッケージを含めた電子部品のＥＳＤに関係した信頼性の確保が必要であり、一般的にＥＳＤ保護回路が配置される。しかしながら、製造工程のハンドリング中、特に、それぞれのレーザのマウント及びテスト中において、電気的過剰ストレスに曝された場合、デバイスは無防備となる。
【００１１】
近年、ＥＳＤダメージを受け、突発故障を起こすもの、更に、内在する故障を故障判定基準で検知できないものがあることが指摘されている。この中で初期のＥＳＤダメージを持つ素子は、スクリーニングで除去されず、フィールドでの使用において完全な故障に至るまで内在する故障を確認することはできない。従って、ＥＳＤダメージを与えないこと、更には、ＥＳＤダメージの閾値を上げることが重要となる。
【００１２】
本発明はこのような課題を解決するものであり、製造工程のハンドリング中などにおいて、電気的過剰ストレスに曝されても、ダメージを受けにくい半導体レーザを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成する第１の発明の半導体レーザ（半導体光増幅器・半導体光スイッチを含む：これらはアクティブデバイスとも称する）は、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けられた第１の電極と、
前記半導体基板側に設けられた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加され、且つ、前記第１の電極と前記第２の電極との間に逆バイアスの電圧が印加されたとき、前記半導体基板と前記第１の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記メサ状に加工された部分の両側において前記第１の埋込み層が形成される前記半導体基板の面の１箇所又は複数箇所の部分に段差を形成することにより、前記半導体基板の前記第１の埋込み層側に凸の面のエッジと、前記第２の埋込み層の前記第１の埋込み層側の面のエッジとの間のエッジ間部分における前記第１の埋込み層の膜厚を、前記第１の埋込み層の前記エッジ間部分以外の部分の膜厚よりも薄くしたことを特徴とする。
【００１４】
また、第２の発明の半導体レーザ（半導体光増幅器・半導体光スイッチを含む：これらはアクティブデバイスとも称する）は、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けられた第１の電極と、
前記半導体基板側に設けられた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加され、且つ、前記第１の電極と前記第２の電極との間に逆バイアスの電圧が印加されたとき、前記半導体基板と前記第１の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第１の埋込み層には、前記第１の埋込み層の１箇所又は複数箇所の部分の膜厚を、前記第１の埋込み層の前記１箇所又は複数箇所の部分以外の部分の膜厚よりも薄くしてなる、１箇所又は複数箇所の薄膜部分を設けたことを特徴とする。
【発明の効果】
【００１５】
上記第１又は第２の発明の半導体レーザでは、第１の電極と第２の電極との間に逆バイアスの電圧が印加されて、半導体基板と第１の埋込み層とからなるｐｎ接合部に逆バイアスの電圧が印加されると、第１の埋込み層の空乏層が第２の埋込み層に向かって延びることにより、空乏層でない残りの第１の埋込み層厚を減少させ、半導体基板と第１の埋込み層のｐｎ接合部に流れる逆方向のリーク電流が増加する。更に、逆バイアスの印加電圧が増加すると、第１の埋込み層の空乏層が第２の埋込み層近傍まで延び、逆バイアスの印加電圧が降伏電圧まで高まると、半導体基板と第１の埋込み層のｐｎ接合部に流れる電流が急激に増加し始め、電圧クランプとなり、逆バイアスの印加電圧は制限される。
【００１６】
そして、上記第１の発明の半導体レーザでは、メサ状に加工された部分の両側において第１の埋込み層が形成される半導体基板の面の１箇所又は複数箇所の部分に段差を形成することにより、半導体基板の第１の埋込み層側に凸の面のエッジと、第２の埋込み層の前記第１の埋込み層側の面のエッジとの間のエッジ間部分における第１の埋込み層の膜厚を、第１の埋込み層の前記エッジ間部分以外の部分の膜厚よりも薄くしたことにより、前記リーク電流を増加させている。このため、上記第１の発明の半導体レーザはＥＳＤ耐圧が向上し、製造工程のハンドリング中などにおいて、ＥＳＤにより逆バイアスの電圧が印加されても、ダメージを受けにくい。
【００１７】
また、上記第２の発明の半導体レーザでは、第１の埋込み層の１箇所又は複数箇所の部分の膜厚を、第１の埋込み層の１箇所又は複数箇所の部分以外の部分の膜厚よりも薄くしてなる、１箇所又は複数箇所の薄膜部分を、第１の埋込み層に設けたことにより、前記リーク電流を増加させている。このため、上記第２の発明の半導体レーザもＥＳＤ耐圧が向上し、製造工程のハンドリング中などにおいて、ＥＳＤにより逆バイアスの電圧が印加されても、ダメージを受けにくい。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態について図を用いて説明する。
【００１９】
［第１の実施の形態例］
図１は本発明の第１の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体レーザの構造の１例を示す断面図である。
【００２０】
図１において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層、６は第２の（ｎ-ＩｎＰ）埋込み層、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極、１３ａ，１３ｂ，１３ｃ，１３ｄは第１の埋込み層５のエッジ間部分である。
【００２１】
詳述すると、本第１の実施の形態例の半導体レーザは、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有しており、また、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込み層６とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【００２２】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）に逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。更に、このｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザ半導体レーザは、上記とは逆に、ｎ電極１１とｐ電極１２の間に逆バイアス（ｎ電極１１側が正でｐ電極１２側が負）の電圧が印加されると、第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）に逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）が電流ブロックとなる。また、本半導体レーザでは前面側（図１の紙面と直交する方向の一端面）に低反射膜、後面側（図１の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率よくレーザ光を入力する構造をとる。
【００２３】
そして、本第１の実施の形態例の半導体レーザでは、前記メサ状に加工された部分の両側において第１の埋込み層５が形成される半導体基板９の面の複数箇所（図示例では左右両側でそれぞれ２箇所）の部分に段差を形成することにより、半導体基板９の第１の埋込み層５側に凸の面９ａ，９ｂ，９ｃのエッジ９ａ−１，９ｂ−１，９ｂ−２，９ｃ−１と、第２の埋込み層６の第１の埋込み層５側に凸の面６ａ，６ｂのエッジ６ａ−１，６ａ−２，６ｂ−１，６ｂ−２との間のエッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｄにおける第１の埋込み層５の膜厚ｄ１が、第１の埋込み層５の前記エッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｄ以外の部分の膜厚ｄ２よりも薄くなっている。
【００２４】
なお、エッジ間部分１３ａはエッジ６ａ−１とエッジ９ａ−１の間の部分、エッジ間部分１３ｂはエッジ６ａ−２とエッジ９ｂ−１の間の部分、エッジ間部分１３ｃはエッジ６ｂ−１とエッジ９ｂ−２の間の部分、エッジ間部分１３ｄはエッジ６ｂ−２とエッジ９ｃ−１の間の部分である。本第１の実施の形態例では第１の埋込み層５のエッジ間部分１３ａ〜１３ｄの膜厚ｄ１を０．７μｍとしている。また、第１の埋込み層５のエッジ間部分１３ａ〜１３ｄ以外の部分の膜厚ｄ２は例えば１μｍ程度とする。
【００２５】
このような膜厚の薄いエッジ間部分１３ａ〜１３ｄは次のようにして作製した。即ち、埋込み領域となる半導体基板９の面（第１の埋込み層５が形成される面）の複数箇（図示例では左右両側でそれぞれ２箇所）の領域が窓となるレジストパターンを作製し、このレジストパターンの窓から露出している領域をドライエッチングによりエッチングして、前記半導体基板９の面に段差を形成する。そして、レジストパターンを除去後、この段差が形成された半導体基板９の面の上に第１の埋込み層５と第２の埋込み層６とを順に再成長（活性層１などの１回目の膜の成長に続く２回目の膜の成長）させる。その結果、半導体基板９のモホロジーを反映して（即ち前記半導体基板９の段差形状を反映して）、第１の埋込み層５及び第２の埋込み層６にも段差が形成されることにより、第１の埋込み層５には他の部分に比べて膜厚の薄いエッジ間部分１３ａ〜１３ｂが形成される。なお、図示例では半導体基板９の段差形状（エッチングされた部分の形状）や埋込み層５，６の段差形状が台形状となっているが、これらの段差形状は矩形状であってもよい。
【００２６】
本第１の実施の形態例の半導体レーザでは、ｐ電極１２とｎ電極１１との間に逆バイアス（ｎ電極１１側が正でｐ電極１２側が負）の電圧が印加されて、半導体基板９と第１の埋込み層５とからなるｐｎ接合部に逆バイアスの電圧が印加されると、第１の埋込み層５の空乏層が第２の埋込み層６に向かって延びることにより、空乏層でない残りの第１の埋込み層厚を減少させ、半導体基板９と第１の埋込み層５のｐｎ接合部に流れる逆方向のリーク電流１４が増加する。更に、逆バイアスの印加電圧が増加すると、第１の埋込み層５の空乏層が第２の埋込み層６近傍まで延び、逆バイアスの印加電圧が降伏電圧まで高まると、半導体基板１と第１の埋込み層５のｐｎ接合部に流れる電流が急激に増加し始め、電圧クランプとなり、逆バイアスの印加電圧は制限される。
【００２７】
そして、本第１の実施の形態例の半導体レーザでは、埋め込み領域となる半導体基板９の一部をエッチングして段差を形成し、その上に第１の埋込み層５及び第２の埋込み層６を再成長させると、第１の埋込み層５及び第２の埋込み層６には半導体基板９の段差を反映した（半導体基板９の段差に倣った）段差が形成されて第１の埋込み層５に膜厚の薄い部分（エッジ間部分）が生じることを利用して、逆方向のリーク電流１４を増加させている。
【００２８】
即ち、上記のようにメサ状に加工された部分の両側において第１の埋込み層５が形成される半導体基板９の面の複数箇所の部分に段差を形成することにより、半導体基板９の第１の埋込み層５側に凸の面９ａ，９ｂ，９ｃのエッジ９ａ−１，９ｂ−１，９ｂ−２，９ｃ−１と、第２の埋込み層６の第１の埋込み層５側に凸の面６ａ，６ｂのエッジ６ａ−１，６ａ−２，６ｂ−１，６ｂ−２との間のエッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｂにおける第１の埋込み層５の膜厚ｄ１を、第１の埋込み層５の前記エッジ間部分１３ａ，１３ｂ，１３ｂ，１３ｂ以外の部分の膜厚ｄ２よりも薄くしたことにより、逆バイアス電圧に対するリーク電流１４を、従来の半導体レーザに比べて増加させている。このため、本第１の実施の形態例の半導体レーザはＥＳＤ耐圧が向上し、製造工程のハンドリング中などにおいて、ＥＳＤにより逆バイアスの電圧が印加されても、ダメージを受けにくい。
【００２９】
図２〜図４に基づいて具体的に説明する。図２には第１の（ｐ-ＩｎＰ）埋込み層５のドーピング濃度による空乏層の厚さの電圧依存性の計算結果を示す。なお、図２では半導体基板（ｎ-ＩｎＰ）９のドーピング濃度を１×１０18ｃｍ-3とした。図２において、ｄｎがｎ型の半導体層である半導体基板９側に形成される空乏層の厚さ、ｄｐがｐ型の半導体層である第１の埋込み層５側に形成される空乏層の厚さである。
【００３０】
図２に示すように、第１の（ｐ-ＩｎＰ）埋込み層３（エッジ間部分１３ａ〜１３ｄを含む）のドーピング濃度を１×１０18ｃｍ-3とすると、第１の埋込み層３（エッジ間部分１３ａ〜１３ｄを含む）の空乏層の厚さは、逆バイアス電圧−２Ｖの印加で約０．５μｍとなる。このとき、第１の埋込み層５のエッジ間部分１３ａ〜１３ｄの膜厚ｄ１を０．７μｍとしたことから、このエッジ間部分１３ａ〜１３ｄでは空乏層が隣接層の第２の埋込み（ｎ-ＩｎＰ）層６に近づくため、従来の半導体レーザに比べて大きなリーク電流１４が流れる。
【００３１】
図３には本第１の実施の形態例に係る埋込み領域の半導体基板の一部をエッチングした半導体レーザの微小電流特性を示す。図３に示すように逆バイアス電圧−１Ｖでリーク電流１×１０-6Ａであり、図１１に示す従来構造の微小電流特性では逆バイアス電圧−１Ｖでリーク電流３×１０-8Ａであったのに比べ、１桁以上リーク電流が増加している。
【００３２】
図４には本第１の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体レーザの駆動電流による光出力・電圧特性を示す。図４に示すように駆動電流を増加させると、電圧が上昇するとともに、光出力が増加しており、逆方向のリーク電流を増加させたことよる光出力への影響は認められない。なお、光出力特性のロールオーバーは発熱によるものである。
【００３３】
本第１の実施の形態例の半導体レーザでは、第１の埋込み層５の一部に膜厚の薄いエッジ間部分１３ａ〜１３ｄを設けることによって、逆方向のリーク電流１４を増加させたことにより、逆方向のＥＳＤ耐圧が、従来は０．５ｋＶ以下であったものが、０．７ｋＶ以上となり、逆方向ＥＳＤ耐圧の向上が確認された。従って、順方向特性を劣化させることなく、半導体レーザに保護回路が組み込まれた構成となり、ハンドリング等によるＥＳＤを原因とする劣化の抑制に有効である。
【００３４】
なお、前記リーク電流１４の大きさは、第１の埋込み層５のエッジ間部分１３ａ〜１３ｄの膜厚ｄ１によって調整される。エッジ間部分１３ａ〜１３ｄの膜厚ｄ１が薄いほど、逆バイアス電圧に対するリーク電流１４は大きくなる。換言すれば、エッジ間部分１３ａ〜１３ｄの膜厚ｄ１は所定の逆バイアス電圧に対するリーク電流１４に応じて適宜設定すればよい。即ち、ＥＳＤなどの電気的過剰ストレスによる半導体レーザのダメージを抑制するのに適した逆バイアス電圧に対するリーク電流１４を設定し、当該所定の逆バイアス電圧に対するリーク電流１４が流れるようにエッジ間部分１３ａ〜１３ｄの膜厚ｄ１を設定すればよい。
【００３５】
また、図１では活性層１などのメサ形状部分の左右両側の半導体基板９の面において、それぞれ２箇所をエッチングして２箇所に段差部を形成することにより、４箇所に膜厚の薄いエッジ間部分１３ａ〜１３ｄを設けているが、勿論、これに限定するものではなく、半導体基板９の１箇所にだけ段差部を形成して２箇所に膜厚の薄いエッジ間部分を設けてもよく、半導体基板９の３箇所以上に段差部を形成して６箇所以上に膜厚の薄いエッジ間部分を設けてもよい。膜厚の薄いエッジ間部分が多いほど、逆バイアス電圧に対するリーク電流１４が大きくなる。即ち、この場合も、前記所定の逆バイアス電圧に対するリーク電流１４に応じて、適宜、膜厚の薄いエッジ間部分の数を設定すればよい。
【００３６】
また、上記ではｎ基板１．５５μｍ帯半導体レーザについて示したが、勿論、これに限定するものではなく、本発明（第１の埋込み層に膜厚の薄いエッジ間部分を設けるという構成）はｐ基板１．５５μｍ帯半導体レーザ、ｎ基板及びｐ基板１．３μｍ帯半導体レーザなどにも適用することができ、これらの半導体レーザにおいても上記と同様の効果が得られることは明らかである。
【００３７】
また、上記では半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有する半導体レーザについて示したが、これに限定するものではなく、本発明（第１の埋込み層に膜厚の薄いエッジ間部分を設けるという構成）は、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分を有する半導体レーザにも適用することができる。
【００３８】
また、本発明（第１の埋込み層に膜厚の薄いエッジ間部分を設けるという構成）は、ファブリー・ペロー型半導体レーザに限定するものではなく、ＤＦＢ半導体レーザにも適用することができる。この場合、ＤＦＢ半導体レーザは図１に示す構造において、第２のＳＣＨ層３とカバー層４との間にグレーティング層を形成した構造、即ち、半導体基板９と、第１のＳＣＨ層２と、活性層１と、第２のＳＣＨ層３と、グレーティング層と、カバー層４とがメサ形状に加工された部分を有する構造となる。
【００３９】
［第２の実施の形態例］
図５は本発明の第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層の一部をエッチングした半導体レーザの構造の１例を示す断面図である。
【００４０】
図５において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層（ドーピング濃度；１×１０18ｃｍ-3）、６は第２の（ｎ-ＩｎＰ）埋込み層（ドーピング濃度；１×１０18ｃｍ-3）、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極、１５ａ，１５ｂは第１の埋込み層５の一部をエッチングして残った薄膜部分である。
【００４１】
詳述すると、本第２の実施の形態例の半導体レーザは、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有しており、また、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込み層６とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【００４２】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）に逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。更に、このｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザ半導体レーザは、上記とは逆に、ｎ電極１１とｐ電極１２の間に逆バイアス（ｎ電極１１側が正でｐ電極１２側が負）の電圧が印加されると、第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）には逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と半導体基板９の領域（ｐｎ接合部）が電流ブロックとなる。また、本半導体レーザでは前面側（図１の紙面と直交する方向の一端面）に低反射膜、後面側（図１の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率よくレーザ光を入力する構造をとる。
【００４３】
そして、本第２の実施の形態例の半導体レーザにおける第１の埋込み層５には、前記メサ状に加工された部分の両側においてそれぞれ、第１の埋込み層５の２箇所の部分の膜厚ｄ３を、第１の埋込み層５の前記２箇所の部分以外の部分の膜厚ｄ４よりも薄くしてなる、薄膜部分１５ａ，１５ｂが設けられている。この薄膜部分１５ａ，１５ｂは、第１の埋込み層５を再成長（活性層１などの１回目の膜の成長に続く２回目の膜の成長）した後、第１の埋込み層５の２箇所の領域（薄膜部分１５ａ，１５ｂとなる部分）が窓となるレジストパターンを作製し、このレジストパターンの窓から露出している第１の埋込み層５の領域をドライエッチングでエッチングし、その後、前記レジストパターンを除去することによって作製した。なお、図示例では台形状にエッチングされているが、矩形状にエッチングされていてもよい。
【００４４】
このドライエッチングにより、薄膜部分１５ａ，１５ｂの膜厚ｄ３は０．５μｍとした。なお、第１の埋込み層５の薄膜部分１５ａ，１５ｂ以外の部分の膜厚ｄ４は例えば０．８〜１μｍとし、また、薄膜部分１５ａ，１５ｂの幅ｗは例えば２〜３μｍとする。
【００４５】
本第２の実施の形態例の半導体レーザでは、ｐ電極１２とｎ電極１１との間に逆バイアス（ｎ電極１１側が正でｐ電極１２側が負）の電圧が印加されて、半導体基板９と第１の埋込み層５とからなるｐｎ接合部に逆バイアスの電圧が印加されると、第１の埋込み層５の空乏層が第２の埋込み層６に向かって延びることにより、空乏層でない残りの第１の埋込み層厚を減少させ、半導体基板９と第１の埋込み層５のｐｎ接合部に流れる逆方向のリーク電流１４が増加する。更に、逆バイアスの印加電圧が増加すると、第１の埋込み層５の空乏層が第２の埋込み層６近傍まで延び、逆バイアスの印加電圧が降伏電圧まで高まると、半導体基板１と第１の埋込み層５のｐｎ接合部に流れる電流が急激に増加し始め、電圧クランプとなり、逆バイアスの印加電圧は制限される。
【００４６】
そして、本第２の実施の形態例の半導体レーザでは、第１の埋込み層５の２箇所の部分の膜厚ｄ３を、第１の埋込み層５の前記２箇の部分以外の部分の膜厚ｄ４よりも薄くしてなる、２箇所の薄膜部分１５ａ，１５ｂを、第１の埋込み層５に設けたことにより、逆バイアス電圧に対する逆方向のリーク電流１６を、従来の半導体レーザに比べて増加させている。このため、本第２の実施の形態例の半導体レーザはＥＳＤ耐圧が向上し、製造工程のハンドリング中などにおいて、ＥＳＤにより逆バイアスの電圧が印加されても、ダメージを受けにくい。
【００４７】
図２、図６及び図７に基づいて具体的に説明する。前述のように図２には第１の（ｐ-ＩｎＰ）埋込み層５のドーピング濃度による空乏層の厚さの電圧依存性の計算結果を示す。半導体基板（ｎ-ＩｎＰ）９のドーピング濃度は１×１０18ｃｍ-3とした。図２に示すように、第１の（ｐ-ＩｎＰ）埋込み層５（薄膜部分１５ａ，１５ｂを含む）のドーピング濃度を１×１０18ｃｍ-3とすると、第１の埋込み層５（薄膜部分１５ａ，１５ｂを含む）の空乏層の厚さは、逆バイアス電圧−２Ｖ印加で約０．５μｍとなる。このとき、第１の埋込み層５の薄膜部分１５ａ，１５ｂの膜厚ｄ３を０．７μｍとしたことから、この薄膜部分１５ａ，１５ｂでは空乏層が隣接層の第２の埋込み（ｎ-ＩｎＰ）層６に近づくため、従来の半導体レーザに比べて大きなリーク電流１６が流れる。
【００４８】
図６には本第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層５の一部をエッチングした半導体レーザの微小電流特性を示す。図６に示すように逆バイアス電圧−１Ｖでリーク電流３×１０-6Ａであり、図１１に示す従来構造の微小電流特性では逆バイアス電圧−１Ｖでリーク電流３×１０-8Ａであったのに比べ、２桁リーク電流が増加している。
【００４９】
図７には本第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層の一部をエッチングした半導体レーザの駆動電流による光出力・電圧特性を示す。図７に示すように駆動電流を増加させると、電圧が上昇するとともに、光出力が増加しており、逆方向のリーク電流を増加させたことによる光出力への影響は認められない。なお、光出力特性のロールオーバーは発熱によるものである。
【００５０】
本第２の実施の形態例の半導体レーザでは、第１の埋込み層５の一部に薄膜部分１５ａ，１５ｂを設けることによって、逆方向のリーク電流を増加させたことにより、逆方向ＥＳＤ耐圧が、従来は０．５ｋＶ以下であったものが、０．７ｋＶ以上となり、逆方向ＥＳＤ耐圧の向上が確認された。従って、順方向特性を劣化させることなく、半導体レーザに保護回路が組み込まれた構成となり、ハンドリング等によるＥＳＤを原因とする劣化の抑制に有効である。
【００５１】
なお、前記リーク電流１６の大きさは、第１の埋込み層５の薄膜部分１５ａ，１５ｂの膜厚ｄ３や幅ｗによって調整される。薄膜部分１５ａ，１５ｂの膜厚ｄ３が薄いほど、また、幅ｗが広いほど、逆バイアス電圧に対するリーク電流１４は大きくなる。換言すれば、薄膜部分１５ａ，１５ｂの薄膜部分１５ａ，１５ｂの膜厚ｄ３や幅ｗは所定の逆バイアス電圧に対するリーク電流１６に応じて適宜設定すればよい。即ち、ＥＳＤなどの電気的過剰ストレスによる半導体レーザのダメージを抑制するのに適した逆バイアス電圧に対するリーク電流１６を設定し、当該所定の逆バイアス電圧に対するリーク電流１６が流れるように薄膜部分１５ａ，１５ｂの膜厚ｄ３や幅ｗを設定すればよい。
【００５２】
また、図５では活性層１などのメサ形状部分の左右両側の第１の埋込み層５において、それぞれ２箇所に薄膜部分１５ａ，１５ｂを設けているが、勿論、これに限定するものではなく、第１の埋込み層５の１箇所にだけ薄膜部分を設けてもよく、第１の埋込み層５の３箇所以上に薄膜部分を設けてもよい。薄膜部分が多いほど、逆バイアス電圧に対するリーク電流１６が大きくなる。即ち、この場合も、前記所定の逆バイアス電圧に対するリーク電流１６に応じて、適宜、薄膜部分の数を設定すればよい。
【００５３】
また、上記ではｎ基板１．５５μｍ帯半導体レーザについて示したが、勿論、これに限定するものではなく、本発明（第１の埋込み層に薄膜部分を設けるという構成）はｐ基板１．５５μｍ帯半導体レーザ、ｎ基板及びｐ基板１．３μｍ帯半導体レーザなどにも適用することができ、これらの半導体レーザにおいても上記と同様の効果が得られることは明らかである。
【００５４】
また、上記では半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有する半導体レーザについて示したが、これに限定するものではなく、本発明（第１の埋込み層に薄膜部分を設けるという構成）は、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分を有する半導体レーザにも適用することができる。
【００５５】
また、本発明（第１の埋込み層に薄膜部分を設けるという構成）は、ファブリー・ペロー型半導体レーザに限定するものではなく、ＤＦＢ半導体レーザにも適用することができる。この場合、ＤＦＢ半導体レーザは図５に示す構造において、第２のＳＣＨ層３とカバー層４との間にグレーティング層を形成した構造、即ち、半導体基板９と、第１のＳＣＨ層２と、活性層１と、第２のＳＣＨ層３と、グレーティング層と、カバー層４とがメサ形状に加工された部分を有する構造となる。
【００５６】
［第３の実施の形態例］
図１に示した第１の実施の形態例に係る埋込み領域の半導体基板の一部をエッチングした半導体レーザにおいて、両端面に反射防止膜をコーティングすると、両端面によるファブリー・ペローモードが抑制され、半導体光増幅器又は半導体光スイッチを作製することができる。
【００５７】
この本発明の第３の実施の形態例に係る埋込み領域の半導体基板の一部をエッチングした半導体光増幅器・半導体光スイッチの微小電流特性を図８に示す。図８に示すように逆バイアス電圧−１Ｖでリーク電流１×１０-6Ａであり、図１１に示す従来構造の微小電流特性では逆バイアス電圧−１Ｖでリーク電流３×１０-8Ａであったのに比べ、１桁以上リーク電流が増加している。
【００５８】
以上のように、本発明の第３の実施の形態例により、逆方向リーク電流を増加させると、従来の半導体光増幅器及び半導体光スイッチでは逆方向ＥＳＤ耐圧が０．５ｋＶ以下であったものが、０．７ｋＶ以上となり、半導体光増幅器及び半導体光スイッチでも、逆方向ＥＳＤ耐圧の向上が確認された。従って、順方向特性を劣化させることなく、半導体光増幅器及び半導体光スイッチに保護回路が組み込まれた構成となり、ハンドリング等によるＥＳＤを原因とする劣化の抑制に有効である。
【００５９】
なお、図５に示した第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層の一部をエッチングした半導体レーザにおいて、両端面に反射防止膜をコーティングした場合にも、両端面によるファブリー・ペローモードが抑制され、半導体光増幅器又は半導体光スイッチを作製することができる。この場合にも、上記と同様の効果が得られる。また、ｎ基板１．５５μｍ帯半導体レーザだけでなく、ｐ基板１．５５μｍ帯半導体レーザや、ｎ基板及びｐ基板１．３μｍ帯半導体レーザなどに基づいて、半導体光増幅器又は半導体光スイッチを作製する場合にも、上記と同様の効果が得られる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体レーザの構造の１例を示す断面図である。
【図２】第１の（ｐ-ＩｎＰ）埋込み層のドーピング濃度による空乏層幅の電圧依存性の計算結果を示す図である。
【図３】本発明の第１の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体レーザの微小電流特性を示す図である。
【図４】本発明の第１の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体レーザの駆動電流による光出力・電圧特性を示す図である。
【図５】本発明の第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層を一部エッチングした半導体レーザの構造の一例を示す断面図である。
【図６】本発明の第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層を一部エッチングした半導体レーザの微小電流特性を示す図である。
【図７】本発明の第２の実施の形態例に係る第１の（ｐ-ＩｎＰ）埋込み層を一部エッチングした半導体レーザの駆動電流による光出力・電圧特性を示す図である。
【図８】本発明の第３の実施の形態例に係る埋込み領域の基板の一部をエッチングした半導体増幅器・半導体光スイッチの微小電流特性を示す図である。
【図９】従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの構造の１例を示す断面図である。
【図１０】従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの駆動電流による光出力・電圧特性の１例を示す図である。
【図１１】従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの微小電流特性の１例を示す図である。
【符号の説明】
【００６１】
１  １．５５μｍ組成ＩｎＧａＡｓＰ活性層
２  第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層
３  第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層
４  ｐ-ＩｎＰカバー層
５  第１の（ｐ-ＩｎＰ）埋込み層
６  第２の（ｎ-ＩｎＰ）埋込み層
６ａ，６ｂ  第２の埋込み層の第１の埋込み層側に凸の面
６ａ−１，６ａ−２，６ｂ−１，６ｂ−２  エッジ
７  ｐ-ＩｎＰクラッド層
８  ｐ+-ＩｎＧａＡｓＰキャップ層
９  ｎ-ＩｎＰ基板
９ａ，９ｂ，９ｃ  半導体基板の第１の埋込み層側に凸の面
９ａ−１，９ｂ−１，９ｂ−２，９ｃ−１  エッジ
１０  ＳｉＯ2絶縁膜
１１  ｎ電極
１２  ｐ電極
１３ａ，１３ｂ，１３ｂ，１３ｄ  第１の埋込み層のエッジ間部分
１４  リーク電流の経路
１５ａ，１５ｂ  第１の埋込み層の薄膜部分
１６  リーク電流の経路
【図１】
2007035924.tif 000003
【図２】
2007035924.tif 000004
【図３】
2007035924.tif 000005
【図４】
2007035924.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2007035924.tif 000010
【図９】
2007035924.tif 000011
【図１０】
2007035924.tif 000012
【図１１】
2007035924.tif 000013