(57)【要約】【課題】  非揮発性メモリセルに格納される特定のビットを判定するための構造及び方法を提供する。【解決手段】  マルチビットワードによって表される情報を１つの非揮発性メモリセルに格納することは、非揮発性メモリの閾値電圧をマルチビットワードに対応する特定の閾値レベルにプログラムすることによって可能になる。格納または生成されたマルチビットワードは、非揮発性メモリセルからの電気的応答が、ゲートに印加されていた特定のマルチビットワードから生成された電圧が非揮発性メモリセルに格納された情報と一致することを示すまで、走査され、非揮発性メモリセルに印加されるゲート電圧に変換される。一致したマルチビットワードは、記憶装置から読み出され、１つの非揮発性メモリセルに格納されたビットを表す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
非揮発性メモリ構造であって、
Ｎ個（Ｎは１より大きい選択された整数）の異なるマルチビットワードのいずれか１つを表す電荷を蓄積するためのストレージ層及び制御ゲートを含むＭＯＳＦＥＴと、
前記Ｎ個のマルチビットワードがデジタル形式でＮ個の異なる電圧レベルを表すような前記Ｎ個のマルチビットワードの供給源と、
前記供給源から前記Ｎ個のマルチビットワードを順に受信しかつ前記Ｎ個のマルチビットワードに対応するＮ個の異なる電圧レベルを前記制御ゲートに供給するためのデジタルアナログ変換器と、
前記Ｎ個のマルチビットワードを受け取るための出力バッファと、
前記ＭＯＳＦＥＴの状態を表す信号を搬送するための出力リード線と、
前記ＭＯＳＦＥＴの状態を表す前記信号の変化に応えて、前記出力バッファに信号を供給して、前記出力バッファに、前記ＭＯＳＦＥＴのストレージ層に蓄積された電荷によって表されるマルチビットワードの値に対応する信号の出力をさせるための制御回路とを含むことを特徴とする構造。
【請求項２】
前記変換器からの前記Ｎ個の異なる電圧レベルの各々が、第１の電圧レベルを除いて、前記変換器から、前の電圧レベルからの所定の増分だけ値を変化させられることを特徴とする請求項１の構造。
【請求項３】
Ｎが４に等しいことを特徴とする請求項１の構造。
【請求項４】
Ｎが８に等しいことを特徴とする請求項１の構造。
【請求項５】
Ｎが１６に等しいことを特徴とする請求項１の構造。
【請求項６】
Ｎが２ｎに等しく、ｎは２またはそれ以上の整数であることを特徴とする請求項１の構造。
【請求項７】
前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１の構造。
【請求項８】
前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであることを特徴とする請求項１の構造。
【請求項９】
前記ＭＯＳＦＥＴが、ＮチャネルＭＯＳＦＥＴと直列に接続されたＰチャネルＭＯＳＦＥＴに置き換えられ、それによってＣＭＯＳセルを供給することを特徴とする請求項１の構造。
【請求項１０】
前記ＰチャネルＭＯＳＦＥＴ及び前記ＮチャネルＭＯＳＦＥＴが共通制御ゲート及び共通ストレージ層を共有することを特徴とする請求項９の構造。
【請求項１１】
前記ＰチャネルＭＯＳＦＥＴが供給電圧とＮチャネルＭＯＳＦＥＴのドレインの間に接続され、前記ＮチャネルＭＯＳＦＥＴが前記ＰチャネルＭＯＳＦＥＴのドレインと接地点の間に接続されていることを特徴とする請求項９の構造。
【請求項１２】
前記出力リード線が前記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴの間のノードに接続されていることを特徴とする請求項１１の構造。
【請求項１３】
前記出力リード線上の信号の変化を検出しかつ前記変化に応じて中間信号を生成するように配置された比較器を含み、前記変化が、前記デジタルアナログ変換器から前記制御ゲートに印加された電圧とＭＯＳＦＥＴの閾値電圧との一致を表すことを特徴とする請求項１の構造。
【請求項１４】
非揮発性メモリセルにおいてＭＯＳＦＥＴのストレージ層上に格納されたＮ個（Ｎは２以上の整数）の可能な値から特定のマルチビット値を判定する方法であって、前記ＭＯＳＦＥＴが制御ゲートも含むとき、前記方法が、
前記制御ゲートに、時間の関数として増加的に変化する一連の電圧を順に印加する過程と、
前記ＭＯＳＦＥＴが１つの状態から別の状態に変化するのに応じた前記出力信号の変化を検出することによって前記ＭＯＳＦＥＴが１つの状態から別の状態に変化するときを判定するべく、前記ＭＯＳＦＥＴによって制御される出力リード線上の出力信号をモニタする過程と、
前記出力信号の変化を用いて、前記ストレージ層に格納される前記Ｎ個の可能な値の特定の１つを識別する過程とを含むことを特徴とする方法。
【請求項１５】
前記出力信号の変化を用いる過程が、前記出力信号を制御回路に与える過程を含み、前記制御回路が、前記出力信号の前記変化に応えて、前記ＭＯＳＦＥＴの制御ゲートに印加される電圧を用いて前記ストレージ層に格納される特定の値を識別することを特徴とする請求項１４の方法。
【請求項１６】
Ｎが２ｎに等しく、ｎは２またはそれ以上の整数であることを特徴とする請求項１５の構造。
【請求項１７】
前記制御ゲートに一連の電圧を順に印加する前記過程が、
一連のバイナリコードワードであって、各バイナリコードワードが前のバイナリコードワードから所定量だけ値を変化させるような該バイナリコードワードを生成する過程と、
前記一連のバイナリコードワードにおける各バイナリコードワードを、各バイナリコードワードに応えて一意の出力信号を生成するデジタルアナログ変換器に、そしてバッファにも与える過程と、
前記デジタルアナログ変換器からの各出力信号を、ストレージ層を有するＭＯＳＦＥＴの制御ゲートに与える過程と、
前記ＭＯＳＦＥＴに１つの状態から別の状態への遷移をさせるような特定のコードワードを検出する過程と、
ＭＯＳＦＥＴの動作状態の変化に応えて前記特定のコードワードの値を出力端子に供給する過程とを含むことを特徴とする請求項１４の方法。
【請求項１８】
前記ＭＯＳＦＥＴが、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間のチャネル領域とを含み、前記制御ゲートが、前記下にあるチャネル領域上にありかつ前記下にあるチャネル領域から絶縁体によって分離されており、前記ストレージ層が、前記制御ゲートと前記チャネル領域の間の前記絶縁体に形成されており、前記ストレージ層が、Ｎ個の異なるマルチビットワードのいずれか１つを表すためのＮ個の異なる電荷のいずれか１つを保持することができることを特徴とする請求項１４の方法。
【請求項１９】
非揮発性メモリセルに蓄積された電荷によって表される特定のマルチビットコードワードを判定する構造であって、前記メモリセルが、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間のチャネル領域と、前記チャネル領域上にあるが、前記下にあるチャネル領域から絶縁体によって分離されている制御ゲートと、前記制御ゲートと前記チャネル領域の間の前記絶縁体に形成されたストレージ層とを含むＭＯＳＦＥＴを含み、前記ストレージ層が所定数のマルチビットワードのいずれか１つに対応する電荷を保持することができるとき、前記構造が、
前記ＭＯＳＦＥＴの制御ゲートに、時間の関数として増加的に変化する一連の電圧を順に印加する手段と、
前記ＭＯＳＦＥＴが１つの状態から別の状態に変化するときを判定するべく前記ＭＯＳＦＥＴによって制御される出力電圧をモニタし、かつそのような変化に応えて中間信号を生成する手段と、
前記中間信号に応答して、前記中間信号の生成時に前記制御ゲートに印加されている電圧を表す信号を外部回路によって使用可能にさせ、それによって前記ストレージ層上に格納される特定のマルチビットワードを識別するようにするための手段とを含むことを特徴とする方法。
【請求項２０】
前記印加する手段が、
一連のバイナリコードワードであって、各バイナリコードワードが前のバイナリコードワードから所定量だけ値を変化させるような該バイナリコードワードを生成する手段と、
前記一連のバイナリコードワードにおける各バイナリコードワードをデジタルアナログ変換器に、そしてバッファにも送信する手段と、
前記デジタルアナログ変換器から前記ＭＯＳＦＥＴの前記制御ゲートへ前記バイナリコードワードの各々に対応する出力信号を送信する手段とを含むことを特徴とする請求項１９の構造。
【請求項２１】
前記モニタする手段が、
前記ＭＯＳＦＥＴに１つの状態から別の状態への遷移をさせるような特定のマルチビットワードを検出する手段と、
前記特定のマルチビットワードの値を出力端子に供給する手段とを含むことを特徴とする請求項１９の構造。
【請求項２２】
非揮発性メモリ構造であって、
ストレージ層及び制御ゲートを含むＭＯＳＦＥＴと、
少なくとも２つの異なる電圧を前記制御ゲートに供給するように接続されたデジタルアナログ変換器と、
前記少なくとも２つの異なる電圧を表す少なくとも２つのデジタルマルチビットワードのソースと、
前記少なくとも２つのデジタルマルチビットワードを受け取るための出力バッファと、
自身と前記ＭＯＳトランジスタの間にノードを与えるべく前記ＭＯＳＦＥＴと直列に接続された負荷と、
前記ノードでの信号の変化を判定するように配置された比較器であって、前記変化が、前記制御ゲートに印加される電圧が前記ＭＯＳＦＥＴの閾値電圧と一致した結果として前記ＭＯＳＦＥＴのターンオンを表すような該比較器と、
前記比較器からの出力電圧の前記変化を検出するための制御回路であって、前記制御回路がデータ出力バッファに信号を供給し、それによって前記システムが前記制御ゲートに印加される制御電圧の値を出力することを可能にし、前記制御電圧が、前記ＭＯＳトランジスタのストレージ層上に格納されたマルチビットデータに対応するような該制御回路とを含むことを特徴とする構造。
【請求項２３】
前記変換器からの前記少なくとも２つの異なる電圧がＮ個の電圧レベルを含み、Ｎは２またはそれ以上の整数であることを特徴とする請求項２２の構造。
【請求項２４】
Ｎが８に等しいことを特徴とする請求項２２の構造。
【請求項２５】
Ｎが１６に等しいことを特徴とする請求項２２の構造。
【請求項２６】
Ｎが２ｎに等しく、ｎは２またはそれ以上の整数であることを特徴とする請求項２２の構造。
【請求項２７】
前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであることを特徴とする請求項２２の構造。
【請求項２８】
前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであることを特徴とする請求項２２の構造。
【請求項２９】
前記ＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタと直列に接続されたＰチャネルＭＯＳトランジスタに置き換えられ、それによってＣＭＯＳセルを供給することを特徴とする請求項２２の構造。
【請求項３０】
前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタが共通制御ゲートを共有することを特徴とする請求項３０の構造。
【請求項３１】
前記ＰチャネルＭＯＳトランジスタが供給電圧とＮチャネルＭＯＳトランジスタのドレインの間に接続され、前記ＮチャネルＭＯＳトランジスタが前記ＰチャネルＭＯＳトランジスタのドレインと接地点の間に接続されていることを特徴とする請求項３０の構造。
【請求項３２】
前記直列接続されたＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタからの出力電圧が前記２つのトランジスタ間のノードから獲得されることを特徴とする請求項３１の構造。
【請求項３３】
非揮発性メモリセルに格納される特定のマルチビット値を判定する方法であって、
マルチビットワードに対応する所定の電荷をＭＯＳトランジスタのフローティングゲート上に蓄積する過程であって、前記ＭＯＳトランジスタが、ソース領域と、ドレイン領域と、ソースとドレイン領域の間のチャネル領域と、前記下にあるチャネル領域から絶縁体によって分離される制御ゲートと、前記制御ゲートと前記チャネル領域の間の前記絶縁体に形成されたストレージ層とを含み、前記ストレージ層が、対応する数のマルチビット値のいずれか１つを表すための選択された異なる数Ｎの電荷のいずれか１つを保持するように適合されているような該過程と、
前記制御ゲートに、時間の関数として増加的に変化する一連の電圧を順に印加する過程と、
前記ＭＯＳトランジスタが１つの状態から別の状態に変化するときを判定するべく、前記ＭＯＳトランジスタからの出力電圧をモニタする過程と、
前記ＭＯＳＦＥＴが１つの状態から別の状態に変化するときに出力信号を生成する過程と、
前記ＭＯＳトランジスタの状態を変えた前記制御ゲートに印加された電圧であって前記ストレージ層上に蓄積された電荷に対応する電圧を出力端子上に供給させるような制御回路に、前記出力信号を与える過程とを含むことを特徴とする方法。
【請求項３４】
Ｎが２ｎに等しく、ｎが２またはそれ以上の整数であることを特徴とする請求項３３の方法。
【請求項３５】
電圧を前記制御ゲートに印加する前記過程が、
一連のバイナリコードワードであって、各バイナリコードワードが前のバイナリコードワードから所定量だけ値を変化させるような該バイナリコードワードを生成する過程と、
前記バイナリコードワードをデジタルアナログ変換器に、そしてバッファにも与える過程と、
前記ＭＯＳＦＥＴに１つの状態から別の状態への遷移をさせるような特定のコードワードを検出する過程と、
前記ＭＯＳトランジスタの動作状態の変化に応えて前記コードワードの値を出力端子に供給する手段とを含むことを特徴とする請求項３３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの非揮発性メモリセルにおけるマルチビット（多ビット）のストレージに関し、詳細には、１つの非揮発性メモリセルに格納されたマルチビット情報をセンシングしかつ読み出す方法、結果的に得られる構造、及びそのようなセルのアレイに関する。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
フローティングゲートを有するＭＯＳＦＥＴ（「金属酸化膜半導体電界効果トランジスタ」）などの非揮発性メモリデバイスは、フローティングゲート上に種々の量の電荷を蓄積できることがよく知られている。フローティングゲートに蓄積される電荷の量は、デバイスの閾値電圧（即ち下にあるＭＯＳトランジスタがオンになるゲート電圧）を公知の方法で変化させる。フローティングゲート上の異なる電荷量は、下にあるＭＯＳトランジスタに対する異なる閾値電圧に対応する。
【０００３】
半導体非揮発性メモリ（「ＮＶＭ」）及び特定の電気消去可能プログラマブル読出し専用メモリ（「ＥＥＰＲＯＭ」）が、コンピュータ、電気通信システム、民生機器及びその他の電子装置において幅広く用いられている。ＥＥＰＲＯＭは、特殊型式の非揮発性メモリであり、システムへの電力がオフになっているときであってもファームウェア及びデータの記憶が可能である。さらに、ＥＥＰＲＯＭに格納された情報は、必要に応じて、変更、消去、または更新されることができる。フラッシュＥＥＰＲＯＭは、要求に応じて包括的にまたはブロック単位で消去されることができる特殊型式のＥＥＰＲＯＭである。
【０００４】
公知の方法で電荷キャリアをＭＯＳＦＥＴのチャネルからＭＯＳＦＥＴのフローティングゲート中へ、またはゲートとＭＯＳＦＥＴのチャネルの間にある電荷捕獲絶縁層上へ注入することによって、データがＥＥＰＲＯＭセルに格納される。フローティングゲートまたは電荷捕獲絶縁層は、時には「電荷ストレージ層」と呼ばれる。例えば、ＮチャネルＭＯＳＦＥＴに関して、フローティングゲート（基本的には、ＭＯＳＦＥＴのチャネル領域上に絶縁されて導電性層を含む）における電子の蓄積は、下にある電界効果トランジスタをオンにするのに必要な閾値電圧Ｖｔｈを増加させる。フローティングゲート上にフローティングゲートから絶縁されているのが導電性のゲート（「制御ゲート」とも呼ばれる）である。この導電性のゲートに電圧が印加されると、下にあるＭＯＳ電界効果トランジスタのソースとドレインの間のチャネル領域は、ソース及びドレインと同じ導電型に反転するので「オンになる」（即ち電流がソースからドレインへ流れるようにする）ことになる。ＭＯＳＦＥＴのゲートに固定読み取り電圧が印加されるとき、ＭＯＳＦＥＴは、Ｖｔｈの値に依ってオンになる（即ち電流がソースからドレインへ流れるようにする）ことになるかまたはオフのままであるかのいずれかである。Ｖｔｈの値は、フローティングゲート上に置かれる電荷の量及びＭＯＳＦＥＴのチャネルにおける不純物濃度によって制御される。
【０００５】
複数個のビットを格納することができる非揮発性メモリセルと共に用いられるものとして、パラレル及びシリアルの両センシング法が提唱されてきた。多層メモリセルを読み取るための従来のセンシング方式においては、固定読み取り電圧を制御ゲートに印加することに起因するＮＶＭセルからの電流または電圧応答が、同一条件下で同一の非揮発性メモリセルの異なる閾値電圧レベルから生成される基準電流または電圧と比較される。パラレル・センシング法は、メモリセルからの応答電流または電圧を同時に基準電流または電圧と比較し、最も近い一致から読み取られる非揮発性メモリセルに対するビットレベルを判定する。
【０００６】
シリアル・センシング法は、非揮発性メモリセルからの電流または電圧応答を、比較器（コンパレータ）の出力信号と共に供給される逐次比較レジスタ（「ＳＡＲ」）によって制御される可変リファレンス応答と比較する。ＳＡＲは、所定の初期状態から開始し、一連の状態を経て漸進的に変化するようなシーケンシャルネットワークを含み、各状態はシリアル二分探索の１ステップに対応する。
【０００７】
基本的に、先行技術のパラレル及びシリアルの両センシング法は、非揮発性メモリセルからのアナログ出力電気信号と、閾値レベルが異なる非揮発性メモリセルからのアナログ出力電気信号とを比較する。１つのシステムにおいては、所与の制御ゲート電圧を有する所与の非揮発性メモリセルからのアナログ出力電気信号はデジタル署名に変換され、閾値レベルが異なる非揮発性メモリセルから生成された複数のアナログ出力電気信号と比較される。センシング／判定方式は、アナログデジタル変換器（「ＡＤＣ」）の一種と考えることができる。アナログ出力電気信号は、最も近い値を与えるものであり、読み取られているメモリセル上に格納されたデータを表す。それに対応するデジタル出力電気信号は、システムから読み出される。
【０００８】
固定制御ゲート電圧及び固定負荷条件下で複数の閾値レベルを有するメモリセルからの応答（即ち電流または電圧のいずれか）は全く異なるので、以前の従来型の読取り方式は、非揮発性メモリセルに格納される特定のビットを判定するために最も最適化された方法で機能しないことがある。例えば閾値電圧が未知である非揮発性メモリセルの制御ゲートに固定制御ゲート電圧を印加すると、低閾値電圧を有する非揮発性メモリセルの線形領域に対応する電気的応答またはより高い閾値電圧を有する非揮発性メモリセルに対する下にあるＭＯＳデバイスの飽和領域における電気的応答を生じさせることがある。動作領域が線形領域から飽和領域になっても、隣接する非揮発性メモリセル閾値電圧レベル間の電気的応答の段階的な管理は、非揮発性メモリセルの可能な応答の全範囲で一様にはならないであろう。
【０００９】
プログラミング後の非揮発性メモリアレイの電気的応答分布もまた、これらのＭＯＳトランジスタの異なる閾値電圧レベルに対応する異なる動作領域に起因するアレイのＭＯＳトランジスタの非一様応答特性に依存する。閾値電圧レベルの関数としての電気的応答間の不均等な分離は、閾値レベルに依存するメモリセルからの応答の分布をもたらす。この不均等分布は、１つの非揮発性メモリセルにおいて、より多くの閾値電圧レベルを解明する能力を妨げる。従って、プログラムされることができる閾値電圧レベルの利用可能な範囲は、先行技術において非揮発性メモリセルを読み出すのに用いることができる利用可能な固定ゲート電圧の限界のために制限される。
【課題を解決するための手段】
【００１０】
本発明では、閾値電圧は１またはそれ以上のビットによってデジタル形式で表されることができることを認識している。特定の閾値電圧レベルをデジタルビット（即ち１及び０）の特定の組合せに割り当てることによって、ビットの特定の組合せを非揮発性メモリセルの選択された閾値電圧と一致させることができる。その結果、当該ビットの組合せに対応する電圧が非揮発性メモリセルの制御ゲートに印加されるとき、非揮発性メモリセルはオンになり、それによって、非揮発性メモリセルにおいてフローティングゲートに格納されている情報が、印加されたゲート電圧を発生させるために用いられたビットに対応することを示することになる。従って、非揮発性メモリセルをオンにすると、非揮発性メモリセルが用いられているシステムに、非揮発性メモリデバイスのフローティングゲートに格納されている特定の情報が通知される。
【００１１】
本発明に基づき、非揮発性メモリセルへの固定ゲート電圧の印加に代わり、セルの制御ゲートに離散的な走査電圧が印加される。離散的なゲート電圧はそれぞれ、可能な電圧の範囲において特定の電圧を表すビットの特定の組合せに対応する。トランジスタの制御ゲートに印加される各電圧に応じた非揮発性メモリセルのＭＯＳトランジスタからの電気的応答は常に、最も感度の高い応答領域に到達するかまたは一致する。メモリセルの最も感度の高い応答は、非揮発性メモリのフローティングゲートに格納されるビットを判定するのに用いられることができる。最も感度の高い応答が生じるとき（即ち、読み取られている特定の非揮発性メモリセルに関連する下にあるＭＯＳトランジスタがオンになるとき）、非揮発性メモリセルのフローティングゲート上に蓄積された電荷を表すビットの特定の組合せが決定されることができる。というのも、ビットのこの特定の組合せは、非揮発性メモリセルに関連する下にあるＭＯＳトランジスタをオンにするために制御ゲートに印加される電圧に対応するからである。
【００１２】
ソース‐ドレイン電流が最初に現れる（即ちトランジスタが「オン」になる）制御ゲートに印加される電圧は、認識可能である。下にあるＭＯＳ電界効果トランジスタの閾値電圧と一致する制御ゲート電圧に対応するメモリに格納されたマルチビットワードを判定することができるので、ＥＥＰＲＯＭセルのフローティングゲート上に蓄積された電荷を判定することができる。このマルチビットワードは、その後メモリから読み出されるものであり、フローティングゲート上に蓄積された電荷を表す。
【００１３】
ＥＥＰＲＯＭセルに格納されるビット数は、検出可能である解明可能な閾値電圧レベルの数（即ちＶｔｈの数）によって決定される。センシング及び解明がされることができる閾値電圧が多ければ多いほど、１つの非揮発性メモリセルに格納されるビットは多くなる。格納されることができるビット数ｎは、２を底とする解明可能な閾値電圧レベルの数Ｎの対数である。つまり、
ｎ＝ｌｏｇ２Ｎ      （１）
である。例えば、Ｎ＝１６であれば、ｎ＝４となる。即ち、４ビットを用いて１６個の異なる閾値電圧レベルを画定することができる。それゆえ、１６個の閾値レベルをセンシングすることができれば、４ビットの全ての可能な組合せに対応する電圧を１つのＮＶＭセルに格納することができる。３２個の閾値電圧レベルをセンシング及び解明することができれば、５ビットの全ての可能な組合せに対応する電圧を１つのＮＶＭセルに格納することができる。
【００１４】
本発明は、以下の詳細な説明及び添付図面と併せて、より十分に理解されよう。
【発明を実施するための最良の形態】
【００１５】
以下の詳細な説明は、例示を意図したものに過ぎず、限定的なものではない。本発明の他の実施形態は、以下の説明を考慮すれば当業者に自明であろう。
【００１６】
図１、図２、図３はそれぞれ、Ｎ型ＭＯＳＦＥＴ非揮発性メモリセル、Ｐ型ＭＯＳＦＥＴ非揮発性メモリセル、相補形ＭＯＳＦＥＴ非揮発性メモリセルを用いた本発明の実施形態を示す。図１、図２、図３において、ビットパターン生成器１０３は、デジタルアナログ変換器１０４に入力されるデジタルビットを生成して、リード線１１６上で非揮発性メモリセルにおける少なくとも１つのトランジスタの制御ゲートに印加されるアナログ制御電圧を発生させる。従って、図１において、ＮチャネルＭＯＳＦＥＴ Ｑ１は、フローティングゲート１２４及び制御ゲート１２５を有し、フローティングゲート１２４上にはＮ個の電圧レベルのいずれか１つに対応する電荷を蓄積することができ、制御ゲート１２５には、フローティングゲート１２４上に電荷として蓄積（格納）された特定のマルチビット情報を読み出すためのＤＡＣ１０４からの制御電圧が印加されることになる。制御ゲート１２５は、デジタルアナログ変換器１０４からの出力リード線１１６に接続される。ビットパターン生成器１０３は、Ｎ個の異なるデジタルワードをバス１１５上でＤＡＣ１０４へ送信する。一実施形態において、バス１１５の数は異なる電圧レベルの数に対応し、これはＮチャネルＭＯＳＦＥＴ Ｑ１のフローティングゲート１２４に格納されることができる。この実施形態において、１６個の電圧レベルをフローティングゲート１２４上に蓄積することができれば、各バスは、４ビットをＤＡＣ１０４に並列に伝送するために４本のリード線を有する。所与の電圧レベルを表すビットが連続して伝送されるのであれば、各バスは単一リード線であることができる。
【００１７】
ビットチャネルパターン生成器１０３は、バス１１５上のデジタルアナログ変換器１０４へのみならず、バス１１４上のデータ出力バッファ１０２へもビットを供給する。データ出力バッファ１０２は、データ出力バッファ制御１０１によって制御される。ＮチャネルＭＯＳＦＥＴ Ｑ１をオンにする制御ゲート１２５に印加されている制御電圧に応じてＭＯＳＦＥＴ Ｑ１が状態を変えるのに応じて、バッファ制御１０１は、出力リード線１２０上の出力信号レベルの変化を生じさせるような比較器１０７の出力端子１２０からリード線１２１上の入力信号を受信する。リード線１２１上の出力信号変化は、データ出力バッファ制御１０１によって検出される。データ出力バッファ制御１０１は同様に、受信イネーブルリード線１１３‐３上で信号を送信し、データ出力バッファ１０２がバス１１４の選択された１つ上でビットパターン生成器１０３からのビットワードを受け取ることを可能にする。特定のメモリセルのためのデータバッファ１０３が占有された後、データバッファ１０３は、後のサイクルでデータバッファ１０３の重ね書きを防ぐために、リード線１１３‐２によって占有データバッファ信号をデータバッファコントローラ１０１に送信することがある。Ｎ個の可能なビットワード全てを問い合わせるための全サイクルの完了後、バス１１３‐１上のバッファコントローラ１０１からの「送信」信号は、データバッファがデータバッファ１０１におけるバッファデータ全体を送り出すことを可能にする。
【００１８】
図２３に示されているように、ビットパターン生成器１０３は、クロック信号（クロックは図示せず）によって駆動され、各４ビットの、１６個の異なるレジスタ１３０３‐１ないし１３０３‐１６に格納されたビットに対応するルックアップテーブル１３０３からの各バス１３０５‐１ないし１３０５‐１６上の出力信号を、順に供給する。デジタルアナログ変換器１０４（図１、図２、図３）は、制御ゲート１２５、２２５または３２５への出力リード線１１６上に、図２５の３番目のラインに示されているようにＶ０からＶ１５までの一連の電圧レベルを与える。特定の電圧レベルＶｇは、ＮチャネルＭＯＳトランジスタＱ１（図１）の閾値電圧Ｖｔｈに対応するものであり、その次にトランジスタＱ１をオンにする。ＰチャネルトランジスタＱ２（図２）またはＣＭＯＳトランジスタＱ３及びＱ４の制御ゲート２２５または３２５に印加される適切な一定の割合で変化する電圧は、これらのトランジスタの閾値電圧に対応する制御ゲート２２５または３２５に電圧が印加されたとき、Ｑ２またはＣＭＯＳトランジスタＱ３及びＱ４をそれぞれオンにすることになる。閾値電圧Ｖｔｈに対応する図２３における対応するレジスタ１３０３‐ｉからの特定のビットは、次に、バス１１４の対応する１つ上のビットパターン生成器１０３（図１、図２、図３）からデータ出力バッファ１０２へ読み出される。バッファ１０２は、リード線１１２（バッファ１０２からの信号が並列にｎビットであれば、ｎチャネルのバスであることもある）上で、非揮発性メモリセルにおいてトランジスタのフローティングゲート１２４、２２４または３２４に蓄積された電圧レベルに対応する信号を供給する。
【００１９】
図２３のシーケンスのために、データ出力制御１０１は、新たな問い合わせサイクルを開始する前にデータバッファ１０２中の残りデータをクリアするようにシステム制御装置（図示せず）からのリード線１１１上の信号によってプリセットされる。リード線１１３‐１上の送信イネーブル信号は、問い合わせサイクルの最後にデータ出力バッファ制御１０１からデータバッファへ送信され、バッファデータを送り出す。この信号は、バッファ１０２が、ＮＶＭセルにおいて対応するトランジスタのフローティングゲートに格納される情報を表すデジタル信号をリード線１１２上で出力することを可能にする。リード線１２１上での電圧変化は、デジタルアナログ変換器１０４からの出力リード線１１６上の所定の電圧によるトランジスタＱ１（またはＱ２またはＱ３及びＱ４）のターンオンを示すようなリード線１２０上の比較器１０７からの出力信号の変化を反映する。
【００２０】
要約すれば、デジタルアナログ変換器１０４からの出力信号は、ビットパターン生成器１０３からのマルチビット入力信号に対応する一連の離散的な電圧である。デジタルアナログ変換器１０４からの離散的な出力電圧はそれぞれ、図１においてＮチャネルＭＯＳＦＥＴ Ｑ１の制御ゲート１２５に印加される。フローティングゲート１２４上に電荷として蓄積（格納）される情報を判定することができるように、トランジスタＱ１への問い合わせが行われている。制御ゲート１２５に印加される離散的な電圧はそれぞれ、デジタルアナログ変換器１０４の入力バス１１５の１つに与えられるビットの特定の１つの組合せに対応する。供給電圧Ｖｄｄと接地点の間に直列接続されたＮチャネルＭＯＳＦＥＴ Ｑ１及び負荷１０５を含む回路の出力電圧は、リード線１１８上で比較器１０７へ伝送される。基準電圧Ｖｒｅｆは、比較器１０７の入力端子１１９に印加される。比較器１０７の端子１２０上の出力電圧は、一実施形態において、それぞれ、リード線１１８上の供給電圧Ｖｄｄに対して１であるかまたはリード線１１８上の接地電圧に対して０であるかのいずれかになる。比較器１０７の２つの出力電圧状態は、入力リード線１１９上の基準電圧Ｖｒｅｆ以上または以下である非揮発性メモリセルの出力電圧に対応する。回路設計次第では、比較器１０７の出力電圧状態は、必要に応じて逆にされることができる。
【００２１】
比較器１０７からの端子１２０上の出力電圧は、リード線１２１上のデータ出力バッファ制御１０１へ伝送される。端子１２０上のこの出力電圧の変化は、ビットパターン生成器１０３から出力リード線またはバス１１２へのデジタルビット（フローティングゲート１２４に格納されるビットに対応する）及びそこからシステムへのシステムで用いるためのデジタルビットを受け取るように、データ出力バッファ制御１０１にデータ出力バッファ１０２をトリガさせる。
【００２２】
図１において、ＮチャネルＭＯＳＦＥＴ Ｑ１がオンになりかつリード線１１８上の電圧を接地点へ逃がすまで、比較器１０７への入力リード線１１８上の電圧はＶｄｄに本質的に対応して高い。従って、リード線１１８上の電圧は、初めのうちは比較器１０７への入力リード線１１９上の基準電圧より高く、トランジスタＱ１がオンになるときにはこの基準電圧以下に落ちることになる。
【００２３】
図２に示されている構造は、ＶｄｄからＮチャネルＭＯＳＦＥＴ Ｑ１へ端子１１７間に直列に存在する電流負荷１０５（図１）が図２においてＰチャネルＭＯＳＦＥＴ Ｑ２のドレインと接地点の間にある電流シンク２０６に置き換えられている以外は、図１に示されているように作動する。図２において、ＭＯＳトランジスタＱ２のソースはＶｄｄに接続される。
【００２４】
図２において、比較器１０７への入力リード線２１８上の電圧は、トランジスタＱ２がオンになるまで、電流シンク２０６の動作が原因で、低くかつ接地点に近いままであることになる。トランジスタＱ２がオンになるとき、リード線２１８上の電圧は、リード線１１７を介してＰチャネルＭＯＳトランジスタＱ２のソースに印加されるように電圧Ｖｄｄに向けて高く引き上げられることになる。その他の点では、図２の構造は、制御ゲート２２５に印加される電圧が正の方向（接地点からＶｄｄ方向への始動電圧）よりもむしろ負の方向（Ｖｄｄから接地点方向への始動電圧）に一定の割合で変化すること以外は、図１の構造と同様に作動する。ｐチャネルＭＯＳトランジスタをオンにするのに必要なゲート電圧はＶｓ‐Ｖｔｈｐ（Ｖｔｈｐ＞０）以下であることに留意されたい。ここで、Ｖｓは印加されたソース電圧、ＶｔｈｐはｐチャネルＭＯＳトランジスタの閾値電圧の絶対値である。フローティングゲート２２４上に蓄積された電子は、Ｖｔｈｐをより小さな値にシフトする。従って、ＰチャネルＭＯＳＦＥＴをオフ状態にするのに必要なゲート電圧は、フローティングゲートに電子が蓄積されていないときに必要であろう電圧より高い（オフにするためにはＶｇ＞Ｖｓ‐Ｖｔｈｐ）。
【００２５】
図３の構造は同様に、トランジスタＱ３及びＱ４がそれぞれＰチャネル及びＮチャネルＭＯＳＦＥＴとほぼ直列に接続されてＣＭＯＳデバイスとして作動する以外は図２及び図１の構造と同じように作動する。一実施形態において、図３の制御ゲート３２５に印加される電圧レベルが低いとき、ＮチャネルトランジスタＱ４はオフ状態であり、ＰチャネルトランジスタＱ３はオン状態である。それゆえ、リード線３１８上の電圧は高い。デジタルアナログ変換器１０４からの電圧出力が増加しかつ制御ゲート３２５に印加されるので、ある時点で、ＰチャネルトランジスタＱ３は、共通フローティングゲート３２４に蓄積された電荷、制御ゲート３２５と共通フローティングゲート３２４のキャパシタンス、両チャネルにおけるドナー不純物濃度、Ｐチャネル及びＮチャネル静電結合比次第でオフになる。この電圧または他のより高い電圧に応えて、共通フローティングゲート３２４に蓄積される電荷、制御ゲート３２５と共通フローティングゲート３２４間のキャパシタンス、両チャネルにおけるドナー不純物濃度、Ｐチャネル及びＮチャネル静電結合比次第で、ＮチャネルトランジスタＱ４はオンになる。このとき、比較器１０７への入力リード線３１８上の電圧は、Ｖｄｄに対応するかまたはＶｄｄ付近の高レベル電圧から接地点に対応する低レベル電圧へ変化する。この点で、比較器１０７の出力端子１２０からの出力信号の値変化はリード線１２１上をデータ出力バッファ制御１０１へ伝送され、比較器１０７からのリード線１２０上の出力信号が高レベルから低レベルへ移動してしまったことを示す。これは、図１に関連して上述したようにデータ出力バッファ制御１０１を作動させて、比較器１０７からの出力電圧のこの変化を生じさせたビットパターン生成器１０３における特定のビットパターンがデータ出力バッファ１０２を介して出力リード線１１２へ伝送されることができるようにする。
【００２６】
ＮチャネルＭＯＳトランジスタＱ１（図１）、ＰチャネルＭＯＳトランジスタＱ２（図２）、ＮチャネルＭＯＳトランジスタＱ４と直列に接続されてＣＭＯＳ構造を形成するＰチャネルＭＯＳトランジスタＱ３（図３）などの非揮発性メモリセルにおけるトランジスタの入力電圧及び出力電圧は、図４に示されるようなインバータ型の電圧伝達特性（「ＶＴＣ」）によって特徴付けられる。入力電圧Ｖｉｎは、ＭＯＳトランジスタＱ１、Ｑ２またはＱ３及びＱ４の制御ゲート上の電圧である。出力電圧Ｖｏｕｔは、Ｑ１と負荷１０５の間のノード、またはＱ２と電流シンク２０６のノードまたはＱ３とＱ４の間のノードでの電圧である。ＶＴＣ曲線の形状は、負荷に関してＮＶＭセル閾値電圧及びＮＶＭセル駆動電流に依存する。一般的に、対応するＮＭＯＳトランジスタの制御ゲート１２５（図１）及び３２５（図３）に印加された電圧がＮＶＭセルをオンにし始めた直後に、ＶＴＣ曲線の上部で出力電圧が高レベル電圧から低レベル電圧へ反転し始める。制御ゲート２２５（図２）及び３２５（図３）へ電圧を印加することにより対応するＰＭＯＳトランジスタをオフにすることは、ＶＴＣ曲線の下部付近でより顕著である。
【００２７】
図４に示されているように、曲線の傾きは、ＶＴＣ特性曲線４０１‐１により示されているような非常に急な傾きから、高出力電圧から低出力電圧への回路の非常に速い遷移を示すかなり急な傾きを有する４０１‐６などの曲線、ＮＶＭセルと直列に接続されたより小さな負荷を表すより緩やかな傾きを有する４０１‐７に示されるような曲線へと変化することができる。ＶＴＣ４０１‐１及びＶＴＣ４０１‐６を生成する電圧に対するＶＴＣ４０１‐１とＶＴＣ４０１‐６間の電圧伝達特性を示す曲線は、図面が乱雑にならないように番号を付してはいないが、当業者には４０１‐２ないし４０１‐５であることが明らかであろう。曲線４０１‐２ないし４０１‐５は、ＮＶＭメモリセルにおいてＭＯＳトランジスタと直列に接続された負荷の特性に応じて、異なる傾きを有する。一般的に、負荷抵抗が高ければ高いほど電圧遷移は急である。同様に、ＭＯＳトランジスタを流れる駆動電流が大きければ大きいほど電圧遷移は急である。
【００２８】
オン状態にされた後のＮＶＭセルの制御ゲートに印加される電圧への電流応答は、制御ゲートに印加される電圧とＮＶＭセルの閾値電圧との電圧の差に完全に依存する。明示的には、ＭＯＳＦＥＴの駆動電流は、線形領域において
Ｉｄ＝ｋ［（Ｖｇ‐Ｖｔｈ）×Ｖｄｓ‐１／２ Ｖｄｓ２」      （２）
または、飽和領域において
Ｉｄ＝ｋ／２（Ｖｇ‐Ｖｔｈ）２×（１＋λ Ｖｄｓ）      （３）
で与えられる。
【００２９】
式（１）及び（２）において、ｋは定数、Ｖｇは制御ゲートに印加される電圧、ＶｔｈはＮＶＭメモリセルにおけるＭＯＳＦＥＴの閾値電圧、Ｖｄｓはドレイン‐ソース間電圧、λはチャネル長変調パラメータである。駆動電流は常に（Ｖｇ‐Ｖｔｈ）の関数である。
【００３０】
ＮＶＭセルにおいて、閾値電圧は、次式で与えられる。
ＶｔｈＮＶＭ＝Ｖｔｈ０‐Ｑｆ／Ｃｃ      （４）
ここで、Ｖｔｈ０はフローティングゲート上に電荷が蓄積されていないＮＶＭセルにおけるＭＯＳＦＥＴに対する閾値電圧、Ｑｆはフローティングゲート上の電荷（電子では負、正孔では正）、Ｃｃは制御ゲートとフローティングゲートの間のキャパシタンスである。非揮発性メモリセルからの電気的応答は、常に（Ｖｇ‐ＶｔｈＮＶＭ）の関数である。異なる閾値電圧をもたらすフローティングゲート上の異なる電荷により、非揮発性メモリセルの制御ゲートに供給された電圧への電気的応答は常に‐Ｑｆ／Ｃｃだけシフトされる。従って、閾値電圧が異なるＮＶＭセルに対するＶＴＣ曲線は、入力電圧軸に沿って常に‐Ｑｆ／Ｃｃだけ平行にシフトされる。正の閾値電圧シフトをもたらす蓄積された電子電荷（負）をフローティングゲートが有していれば、ＶＴＣ曲線はＮＶＭの元の閾値電圧の曲線から右方向にシフトする。フローティングゲートに蓄積された正電荷（正孔）は、ＶＴＣ曲線を元の閾値電圧の曲線から左方向に動かす。
【００３１】
図５は、ＮＶＭセルと関連するＭＯＳトランジスタに対して異なる閾値電圧Ｖｔｈｉと関連する平行なＶＴＣ曲線を横断する水平線によって表される同じ出力電圧Ｖｏｕｔで、対応する出力電圧が基準電圧Ｖｒｅｆである入力ゲート電圧Ｖｇｉは、ＮＶＭ閾値電圧との一対一対応を有することを示す。フローティングゲート上に電荷Ｑｆｉを有する閾値電圧Ｖｔｈｉは、フローティングゲート上に電荷を有しない閾値電圧Ｖｔｈ０と式５によって関連付けられる。
Ｖｔｈｉ＝Ｖｔｈ０‐Ｑｆｉ／Ｃｃ      （５）
式５において、Ｃｃは制御ゲートとフローティングゲート間のキャパシタンスである。Ｑｆｉは、フローティングゲート（フローティングゲート１２４（図１）、２２４（図２）、３２４（図３）など）上の電荷であり、Ｎ個の異なる可能な閾値の特定の１つに対応する。それゆえ、閾値電圧Ｖｔｈｉに対応する必要がある電荷量Ｑｆ１は、式（５）に基づいて計算することができる。
【００３２】
図６は、プログラミング後の閾値電圧レベルＶｔｈｉに対するＮＶＭセルの閾値電圧分布を示す。図６に示されているように、この閾値電圧分布は、基準電圧Ｖｒｅｆと一致する出力電圧を有するＶｇｉでのゲート電圧分布（破線）に一意的に変形されることができる。ここで、Ｖｇｉは図１、図２、図３のいずれか１つに示されているようなＮＶＭメモリセルにおいてＭＯＳＦＥＴの制御ゲート１２５（図１）、２２５（図２）または３２５（図３）に印加される電圧である。変形は、Ｖｔｈｉ付近の閾値電圧分布を有する一群のＶＴＣ曲線に水平線Ｖｒｅｆが交わるようにすることによりＶｔｈｉからＶｇｉへの閾値分布をマッピングすることによって行われる。
【００３３】
分布６０１‐１は、ゲート電圧Ｖｇ０に対応することになるプログラミング後の閾値電圧レベルＶｔｈ０での閾値電圧分布を表す。ゲート電圧Ｖｇ０の分布は、基準電圧Ｖｒｅｆと一致する出力電圧を有するプロット６０１‐１ａによって示されている。曲線６０１‐１ａないし６０１‐１６ａなどの点で構成されている曲線は、印加されたゲート電圧Ｖｇ０ないしＶｇ１５に対する分布を表し、それから閾値電圧分布Ｖｔｈ０ないしＶｔｈ１５（実線６０１‐１ないし６０１‐１６として示されている）に対して基準電圧Ｖｒｅｆと一致する出力電圧が得られる。
【００３４】
ＶｔｈｉとＶｇｉの間で一対一対応の分布を有するのであれば、図６の閾値電圧分布（実線）を省略し、図６に示されている対応するゲート電圧分布（破線）を維持し、閾値電圧Ｖｔｈｉに対応するＶｇｉでのＶＴＣ特性６０２‐ｉを図７に加えることができる。図７に示されているように、ＮＶＭセルの制御ゲートに印加される電圧ステップＶ０ないしＶ１５が、Ｖｇｉでの対応するゲート電圧分布全体（破線）が各ｉ＝０，１，２，．．．，１５に対してステップ電圧Ｖｉ‐１とＶｉの間にあるように選択されるのであれば、印加された制御ゲート電圧がＶｉ‐１からＶｉまで増加するときに、閾値電圧レベルＶｔｈｉでの閾値電圧分布を有するＭＯＦＥＴメモリセルの全集団に対する出力電圧応答は、基準電圧Ｖｒｅｆ以上から基準電圧Ｖｒｅｆ以下へ反転する。それゆえ、図１、図２、図３における比較器１０７からの出力電圧は、印加された制御ゲート電圧が閾値電圧Ｖｔｈｉに対してＶｉ‐１からＶｉまで増加するとき、値を変えることになる。図７に示されているように、ゲート電圧Ｖｇｉの電圧分布は、Ｖｉ−１及びＶｉに対応するリード線／バス１１２上の出力電圧間でピークに達する必要がある。プログラミング後のＮＶＭセルにおける特定の閾値電圧レベルＶｔｈｉに対する閾値電圧分布は、このレベルでピークでなければならない。デジタルアナログ変換器１０４（図１、図２、図３）への入力リード線での複数個のビットは、この閾値電圧レベルを表すように互いに関係づけられることができる。
【００３５】
比較器論理回路１０７を駆動するべく典型的なＶＴＣに対する最大インバータ利得を得るために、比較器１０７の入力端子１１９に印加される基準電圧は、ＶＴＣ曲線の微分の最大絶対値に対応する電圧に設定されることがある。このことは、比較器及びセンシング回路が常に、ＮＶＭセルの閾値電圧レベルに関係なくＮＶＭセルの最も感度の高い領域において作動することを確実にする。従って、そのようなセルのアレイにおいては、ＮＶＭセル全てが閾値電圧レベルに拘らず最も感度の高い領域において作動するように設定されることになる。
【００３６】
制御ゲート１２５（図１）、２２５（図２）、３２５（図３）への走査入力電圧はまた、図８に示されているように水平軸に沿った全範囲に広げられることができる。この点を説明するために、同型の電流負荷を有するＮＶＭセルに固定電圧Ｖｇｆｉｘが印加されると仮定する。出力応答電圧を求めるために、ＶＴＣ曲線は垂線Ｖｇｆｉｘに交わる必要がある。最も可能性の高い出力電圧は、Ｖｄｄまたは接地電圧（「縮退（degenerate）」電圧であると考えられている）のいずれかである。縮退されていないＶＴＣ曲線のみが、ウィンドウΔＶｔｈ内に閾値電圧を有する曲線である。走査電圧の全範囲において閾値電圧Ｖｔｈｉとこの閾値電圧ウィンドウを比較すると、結果は明らかである。通常、従来のセンシング及び読出しの設計においてより広い閾値電圧ウィンドウΔＶｔｈを有するように、図９に示されているようなより高い固定ゲート電圧及び低抵抗負荷が望ましい。しかし、より高い固定ゲート電圧と低抵抗負荷からのより高い電流と、データ保存、書込み‐消去サイクル及び隣接するセルの障害に関連する信頼性とは、トレードオフである。ＮＶＭの最も感度の高い領域において作動することは、先行技術よりも本発明において、より多くの閾値電圧レベルを解明することができることを意味する。
【００３７】
図９において、一般的に、ＮＶＭメモリセル中のトランジスタを、従来の方式における固定ゲート電圧で、カットオフまたは飽和領域で作動させることに起因する応答電圧縮退を防ぐために、ＮＶＭセルにおいてＭＯＳＦＥＴに接続される負荷またはシンクは通常、ＶＴＣ曲線の傾きの絶対値を低減するべく低インピーダンスであるように設計される。それゆえ、そのような曲線は、図４に示されているそれほど急ではない曲線４０１‐７または図９に示されているそれほど急ではない曲線に対応することになる。即ち、従来の方式に対する縮退を防止するための設計目標は、出力電圧がＶｄｄでも０でもない固定ゲート電圧Ｖｇｆｉｘで垂線と交わるように、より広い範囲の平行なＶＴＣ曲線を有することである。
【００３８】
カレントミラー回路は、負荷（シンク）とメモリセル間のノードでの出力電圧の大きさに応じて、負荷及びメモリセルを流れる電流を増幅することになる。そのようなカレントミラーは、セルの小さな応答電流を増幅する。増幅された電流はその後、差動アンプに供給され、基準電流と比較される。差動アンプは、次に、比較を電圧判定（即ち、高いか低いかのいずれかである比較器からの出力電圧）に変換する。この従来型方式と比べて、本発明は更に、増幅方式を単純化し、ｎビット、例えば４ビットを記憶する１つのＮＶＭセルの能力を高める。
【００３９】
図１０ないし図１４は、図１に示されているようなＮ型ＮＶＭセルと直列に用いられることができる種々の電流負荷を示す。図１０においてＮチャネルＭＯＳＦＥＴ Ｑ４は、ノード８０１‐１に接続された直列接続抵抗器Ｒ１を有し、ノード８０１‐１からは出力電圧が獲得される。
【００４０】
図１１において、その制御ゲートへのリード線８０２‐２上に入力電圧が印加されているＮチャネルＭＯＳＦＥＴ Ｑ６は、Ｎ型飽和トランジスタＱ５と直列に接続されている。出力電圧は、負荷トランジスタＱ５とＮチャネルＭＯＳＦＥＴ Ｑ６の間に接続されているリード線８０１‐２上で再び獲得される。
【００４１】
図１２は、ＶｄｄとＱ８の間で直列に接続されているＰ型トランジスタＱ７飽和負荷を有するＮチャネルＭＯＳＦＥＴ Ｑ８を示す。出力電圧は、トランジスタＱ７とトランジスタＱ８の間のノードからのリード線８０１‐３上で獲得される。
【００４２】
図１３は、リード線８０２‐４上のＱ１０の制御ゲートに入力電圧が印加され、Ｎ型リニアトランジスタＱ９と直列に接続されて負荷を供給するＮチャネルＭＯＳＦＥＴ Ｑ１０を示す。直列接続トランジスタＱ９及びＱ１０からの出力電圧は、Ｑ９とＱ１０の間のノードに接続された出力リード線８０１‐４から獲得される。
【００４３】
図１４は、リード線８０２‐５上の制御ゲートに入力電圧が印加され、線形領域において作動するように接続されたＰチャネル負荷ＭＯＳ電界効果トランジスタＱ１１と直列に接続されたＮチャネルＭＯＳＦＥＴ Ｑ１２を示す。この特定の構成からの出力信号は、トランジスタＱ１１とトランジスタＱ１２の間のノードに接続されたリード線８０１‐５から獲得される。当業者は、他の種類の負荷を本発明の他の実施形態に用いることができることを認識するであろう。図１０ないし図１４に示されている構造の変型は、この開示を考慮すれば当業者に分かるであろう。
【００４４】
図１５ないし図１９は、異なる種類の負荷を有するＰ型ＭＯＳＦＥＴ ＮＶＭセルを利用した本発明の種々の実施形態を示す。
【００４５】
図１５は、抵抗型負荷Ｒ２に直列に接続されているＰ型トランジスタＱ１４を示す。この構成からの出力電圧は、トランジスタＱ１４と抵抗器Ｒ２の間のノードで接続された出力端子９０１‐１上で獲得される。抵抗器Ｒ２の他端は接地されている。Ｐ型ＭＯＳＦＥＴ Ｑ１４の制御ゲートへの入力電圧は、リード線９０２‐１に印加される。
【００４６】
図１６は、負荷として接続された飽和Ｎ型トランジスタＱ１６に直列に接続されたＰ型ＭＯＳＦＥＴ Ｑ１５を示す。トランジスタＱ１６のソースは接地点に接続され、ドレインはこの構成からの出力電圧が得られる出力リード線９０１‐２に同様に接続されているノードに接続されている。Ｐ型ＭＯＳＦＥＴ Ｑ１５の制御ゲートは、入力リード線９０２‐２上の電圧によって駆動される。
【００４７】
図１７は、負荷として接続されたＰ型飽和ＭＯＳＦＥＴ Ｑ１８のソースとＶｄｄの間に直列に接続されたＰ型ＭＯＳＦＥＴ Ｑ１７を示す。この構成からの出力電圧は、Ｑ１７とＱ１８の間のノードに接続されているリード線９０１‐３から獲得される。Ｑ１７の制御ゲートは、入力リード線９０２‐３上の電圧を受け取る。Ｑ１８のドレインは接地されている。
【００４８】
図１８は、負荷として作用するＮ型リニアトランジスタＱ２０のドレインとＶｄｄの間に接続されているＰ型ＭＯＳＦＥＴ Ｑ１９を示す。この構成からの出力電圧は、Ｑ１９とＱ２０の間のノードに接続されているリード線９０１‐４から獲得される。Ｑ２０のソースは接地され、Ｑ１９の制御ゲートは、入力リード線９０２‐４から電圧を受け取る。
【００４９】
図１９は、ＶｄｄとＰチャネルリニアトランジスタＱ２２の間に直列に接続されたＰ型ＭＯＳＦＥＴ Ｑ２１を示す。Ｑ２２は同様に接地点に接続されている。ＰチャネルトランジスタＱ２２のソースは出力リード線９０１‐５に接続され、出力リード線９０１‐５は同様にＰ型ＭＯＳＦＥＴ Ｑ２１のドレインにも接続されている。制御ゲートＱ２１は、入力リード線９０２‐５から入力電圧を受け取る。
【００５０】
図１５ないし図１９に示されている構造は、さらに、Ｑ１４、Ｑ１５、Ｑ１７、Ｑ１９またはＱ２１などのＰ型ＮＶＭトランジスタに関連して働く本発明の特定の実施形態を示す。
【００５１】
図２０は、直列接続Ｐ型ＭＯＳＦＥＴ Ｑ２３及びＮ型ＭＯＳＦＥＴ Ｑ２４で構成されている相補形ＭＯＳＦＥＴ ＮＶＭセルを利用した本発明の一実施形態を示す。制御ゲート１０２５は、両トランジスタに共通であり、入力リード線１００２上の電圧によって駆動される。出力電圧は、出力リード線１００１上の２つのトランジスタＱ２３及びＱ２４のドレイン間のノードから獲得される。Ｐ型トランジスタＱ２３のソースはＶｄｄに接続され、Ｎ型トランジスタＱ２４のソースは接地点に接続されている。両トランジスタに共通のフローティングゲート１０２４は、所定の電荷を蓄積することができる。
【００５２】
図２１は、Ｎ型非揮発性メモリセルＭＯＳＦＥＴに直列な飽和トランジスタローディングに対する典型的なＶＴＣ曲線を示す。印加された制御ゲート電圧がＮＶＭ閾値電圧ＶｔｈＮＶＭ以下であるとき、ＮＶＭ Ｎ型ＭＯＳＦＥＴはカットオフモードにある。ＮＶＭセルのカットオフに対する出力電圧は、飽和トランジスタ負荷にはＶｄｄ‐ＶｔｈＬ、またはＮ型トランジスタ負荷にはＶｄｄ‐ＶｔｈＬ以下であるが、これは基板バイアス効果に因る。ここで、ＶｔｈＬは負荷トランジスタ閾値電圧である。ＶＴＣ曲線遷移領域の傾きは、ｋｎ／ｋｌの負の平方根によって与えられる。ここで、ｋｎ、ｋｌはそれぞれ、キャリア移動度（Ｎ型ＭＯＳＦＥＴでは電子、Ｐ型ＭＯＳＦＥＴでは正孔）掛ける幅対長さの比、負荷トランジスタ電子移動度掛ける幅対長さの比に比例する。より急な傾き（より大きな反転利得）を得るためにｋｎ／ｋｌ比を増加させることができる。通常、このことは、負荷トランジスタの幅対長さの比をアップまたはダウンに調整することによって容易に達成されることができる。負荷トランジスタの幅対長さの比が低下すると一般的に傾きはより急になり、逆もまた同様である。比較器に対する基準電圧は、基準電圧ラインＶｒｅｆの位置によって図２１に示されるようにＶＴＣ遷移領域の一定の傾きにおいて選択されることができる。
【００５３】
ＮＶＭセルにおいて用いられるＭＯＳＦＥＴの閾値電圧レベルは、印加された電圧ステップに等しい電圧レベル間隔で均等に分けられる。応答ゲート電圧から基準出力電圧Ｖｒｅｆを引いたものは、全ての平行なＶＴＣ曲線に対して常に閾値電圧からの一定の電圧差であるので、対応する制御ゲート電圧ＶｇｉがＶｉ−１とＶｉの間の電圧ステップの中心にあるように閾値電圧レベルＶｔｈｉをプログラムすることができる。制御ゲートに印加された電圧（即ち「印加されたゲート電圧」）がＶｉ−１からＶｉまで増加するとき、閾値電圧レベルＶｔｈｉを有するＮＶＭセルＭＯＳＦＥＴインバータの出力電圧は、基準電圧以上の出力電圧から基準電圧以下の出力電圧へシフトすることになる。その結果として、インバータ出力電圧は比較器１０７（図１及び図３）の出力電圧を比較器の詳細設計に応じて「高（ハイ）」から「低（ロー）」へまたは「低」から「高」へ変化させる。比較器出力リード線１２０上の電圧の状態変化は、リード線１２１上のデータバッファ制御回路１０１に与えられ（図１及び図３）、データ出力バッファ１０２を作動させて、ビットをビットパターン生成器１０３からデータ出力バッファ１０２を介して出力リード線またはバス１１２へ供給する。データバッファにおける複数個のビットは、ＭＯＳＦＥＴ ＮＶＭセルの制御ゲートに印加される電圧に対応し、読み取られているＮＶＭセルの閾値電圧レベルを一意的に表す。
【００５４】
図２１に示されているインバータ曲線は、閾値電圧ＶｔｈＮＶＭに応じてＶｉｎとＶｏｕｔの関係を反映する。最大閾値電圧はもちろん図２１の横座標上に示されているようなＶｄｄであるが、ＭＯＳＦＥＴがオフ状態であるとき、出力電圧は基本的にＶｄｄ‐ＶｔｈＬである。Ｖｔｈｌは、負荷トランジスタの閾値電圧を表す。ＭＯＳＦＥＴ ＮＶＭの制御ゲートに印加されるゲート電圧が増加すると、ある時点で非揮発性メモリセルＭＯＳＦＥＴの閾値電圧ＶｔｈＮＶＭに達し、比較器１０７（図１）からの出力電圧は、Ｖｄｄ‐Ｖｔｈｌによって表される高レベルからほぼ接地点へＶＴＣ曲線１１０１‐１ないし１１０１‐４に示されるように下落することになる。トランジスタＱ１（図１）などのＮチャネル非揮発性メモリＭＯＳＦＥＴと関連付けることができる種々の閾値電圧が、Ｖ０からＶｄｄまで変化する横座標に沿って示されている。
【００５５】
図２２は、本発明に基づく４ビットＲ２Ｒデジタルアナログ変換器（ＤＡＣ）の一実施形態を示す。そのような変換器は、公知のデザインであり、図１、図２、図３におけるＤＡＣ１０４に対して用いられることができる。４つの入力ビットＢ０ないしＢ３は、それぞれ入力リード線１２０６‐１ないし１２０６‐４上で並列に伝送され、パストランジスタＱ２５ないしＱ３２の動作を制御することに留意されたい。これらのパストランジスタ（４対の並列接続トランジスタを含み、各対は並列接続されたＰチャネル及びＮチャネルトランジスタからなる）は、差動アンプ１２０３への入力リード線１２０８‐１ないし１２０８‐２に印加される電圧が出力リード線１２０５上に出力電圧を供給できるように公知の方法で接続される。これは、その後、制御ゲート１２５（図１）、２２５（図２）、３２５（図３）に電圧を印加するために用いられることになる。出力リード線１２０５上のＤＡＣからの出力電圧は、０ボルトからＶｄｄボルトの範囲にある。各電圧ステップは、Ｖｄｄ／１６で与えられる。一般的には３．３ボルトであるＶｄｄでは、電圧ステップは２０６．２５ミリボルトである。従って、閾値電圧間隔は２０６．２５ミリボルトになることになる。図２２に示されているようなＤＡＣの動作は公知であり、これについては更に詳細に説明しない。
【００５６】
図２３は、単純なデジタルパターンを生成するための４ビット加算器を示す。図２３に示されているデジタルパターン生成器は、ビットパターン生成器１０３（図１）においてビットを生成するために用いられることができるが、そのようなビットは、ＤＡＣ１０４中に伝達され、対応するＭＯＳＦＥＴのフローティングゲートに格納された情報との一致が見つかったときには、出力リード線／バス１１２（図１、図２、図３）上に伝達されることになるビットである。
【００５７】
図２３において、最初の４ビットワードは「００００」で始まる。クロックサイクル毎に、前の４ビットワードに「０００１」を加えることによって出力ビットが変わることになる。出力ビットパターンは図２３の右側の表に示されている。図２３の右側の表は、図２２においてＢ０ないしＢ３としてＤＡＣ１０４（図１、図２、図３）の入力に与えられることになるビットを概略的に示している。
【００５８】
図２４は、マルチビットＮＶＭ ＮＯＲ型ｍ×ｎアレイの一実施形態を概略的な形で示す。図２４に示されているアレイアーキテクチャは、本明細書中の説明を考慮して当業者によく理解されよう。図２４において、ワード線１４０３‐１ないし１４０３‐ｍは各々、行１４０３‐１に接続されたＢＬ１、ＢＬ２ないしＢＬｎ‐１、ＢＬｎなどのＮＶＭセルの対応する行におけるＮＶＭデバイスの並列接続ソース電極からの電流経路を制御する。例えば、トランジスタＱ３４‐１１ないしＱ３４‐ｎ１のソース電極はライン１４０４‐１に接続され、ライン１４０４‐１は同様に、パストランジスタＱ４５‐１をオンにすることによって接地点に接続可能である。パストランジスタＱ４５‐１は、設計上の配慮に応じてＮチャネルまたはＰチャネルかいずれかのデバイスであることができる。ビット線１４０５‐１ないし１４０５‐ｎは、列におけるトランジスタのドレインを比較器１０７‐１ないし１０７‐ｎの対応する１つの１個の入力に接続する。例えば、ビット線１４０５‐１は図１中のリード線１１８に対応する。このリード線１４０５‐１は、比較器１０７‐１への１つの入力端子に接続されている。比較器１０７‐１の他の入力端子は、導電リード線１４０２によって電圧基準源に接続される。
【００５９】
比較器１０７‐１からの出力端子１２０‐１は、次に、図１に示されているようなデータ出力バッファ制御１０１に対応するデータ出力バッファ制御１０１‐１に入力される。データ出力バッファ制御１０１はこのとき、図１ないし図３に関連して上述したように作動し、図２４に示されているような複数のそのようなデータ出力バッファ１０２‐１ないし１０２‐ｎにおいて対応する出力リード線１１３‐２及び１１３‐３上の出力信号を対応するデータ出力バッファ１０２‐１に供給する。ビットパターン生成器１０３は、次に、データ出力バッファ１０２‐１にビットパターンを供給し、この正しいビットパターンが、図１ないし図３に関連して上述したような対応する出力リード線１１２‐１上の信号として出力されることを可能にすることになる。
【００６０】
図２４において、ビット線１４０５‐１ないし１４０５‐ｎは、対応するＮチャネルＭＯＳＦＥＴ Ｑ３４のドレイン電極を対応する比較器１０７の適切な入力リード線に接続する。
【００６１】
例えば、ビット線１４０５‐１は、対応するＮチャネルＭＯＳＦＥＴＱ３４‐１１ないしＱ３４‐ｍ１（ｍは行の数を表す）のドレインを比較器１０７‐１への１つの入力端子に接続する。比較器１０７‐１への基準端子は、リード線１４０２によってＶｒｅｆに接続される。負荷トランジスタＱ３３‐１（飽和ＮチャネルＭＯＳＦＥＴ）は、トランジスタＱ３４‐１１ないしＱ３４‐ｍ１の各々と直列に接続される。パストランジスタＱ４５‐１ないしＱ４５‐ｍの対応する１つが、対応するＮチャネルＭＯＳＦＥＴ Ｑ３４においてフローティングゲートに格納された値を読み出すためにオンにされる。この構造は、その後、図１に関連して上述したように作動する。図２４に示されているアレイアーキテクチャは、アドレス可能なセルの読出しを可能にする。従って、各セルＱ３４‐１１ないしＱ３４‐ｍｎは、選択的にアドレス指定され、同一行の全てのセルを上記した方法で読み出すことができる。回路から対応する出力端子１１２‐ｉ上で読み出されるに先立って、ビットパターン生成器１０３中の複数個のビットを対応するデータバッファ１０２‐ｉに渡すように、対応するデータ出力制御回路１０１‐ｉをトリガするために各比較器１０７‐ｉからのリード線１２０‐ｉ上の出力信号が用いられる。ゲートＴＧ１‐１ないしＴＧ１‐ｍは、唯一の選択された行１４０３‐ｉが一度にイネーブルされることができるようにし、それによってＤＡＣ１０４上の容量負荷を低減することによって読出し処理を速める。
【００６２】
図２５は、図２４中のＮＶＭ ＮＯＲ型ｎ×ｍアレイが如何に機能するかを示す波形を有する。マルチレベル読取り操作を示すために例として１セル当たり４ビットを用いると、図２５において、一番上のラインは、データ出力バッファ制御１０１からデータ出力バッファ１０２へリード線１１３‐３上を搬送される高レベル受信イネーブル信号を表す。データバッファ１０２は、一番下のラインに示されているようにゼロ（ヌル）にプリセットされる。プリセットされた信号は、端子１１１（図１及び図２４）からデータ出力バッファ制御１０１に入る。セルＱ３４‐１１ないしＱ３４‐ｎ１（図２４）などのＮＶＭセルの行は、パストランジスタＱ４５‐１のゲートに適切な電圧を印加することによって接地点に接続される。実際に、図２４に示されているようなアレイにおける全てのワード線１４０３‐１ないし１４０３‐ｍは、伝達ゲートＴＧ１‐１ないしＴＧ１‐ｍを順次よりもむしろ同時にオンにすることによって、ＤＡＣの出力リード線に接続されることができたが、ＤＡＣがゲート及び接続されたワード線を迅速に変えることができるならば、１回に１つのパストランジスタＱ４５‐ｉだけをオンにすることによって１行のみが読み出される。１６サイクルのクロックが開始され、２番目のラインに示されているようなビットパターン生成器１０３を駆動する。ビットパターン生成器は、順に電圧Ｖ０ないしＶ１５を生成する。
【００６３】
デジタルアナログ変換器１０４の電圧出力レベルは、３番目のラインに示されている。読まれている特定のＮチャネルＭＯＳＦＥＴ Ｑ３４‐１１の閾値電圧に対応するデジタルアナログ変換器１０４からの出力電圧に応えて、４番目のラインに示されているように比較器１０７からの出力信号が「高」に設定されるとき、ビット線１４０５‐１に対応するような対応するデータ出力バッファ制御回路１０１‐１は、データバッファ１０２‐１がバス１１４上のビットパターン生成器１０３から４ビットを受け取ることを可能にさせる。これらの４ビットはその後、出力端子またはバス１１２‐１上のデータバッファ１０２‐１から読み出される。デジタル信号が読み出されることになるか、またはデジタルアナログ変換器がデータ出力バッファ１０２‐１の一部であれば、出力端子１１２‐１は４ビットチャネルであることができる。出力端子１１２‐１は、ＭＯＳＦＥＴ ＮＶＭメモリセルＱ３４‐１１に格納されているビットパターン生成器１１４からの４ビットの値に対応するアナログ電圧を含む単一端子であることができる。
【００６４】
データバッファ制御上の信号が上昇するのに応えて１４０５‐１などの特定のビット線に対するデータバッファがいっぱいになった後で（図２５の上から５番目のラインを参照）、データバッファ制御回路１０１‐１は、いっぱいになったデータバッファ１０２‐１がシーケンシャルクロックサイクルにおいて新たなデータを取得できないようにする。図２５の下から３番目のラインは、ビットパターン生成器１０３から４ビットのデータを受信するためのデータバッファ１０２‐１の時間窓を示す。ＤＡＣ出力電圧の１６サイクル全てが完了した後、データバッファ１０２‐２ないし１０２‐ｎは４×ｎビットのデータでいっぱいになる。それゆえ、ＮＶＭ ＭＯＳ電界効果トランジスタの所与の行、例えばトランジスタＱ３４‐１１ないしＱ３４‐ｎ１などは、自身の値がＤＡＣ１０４からのＤＡＣ出力電圧の１６のステップ中に読み出されるようにすることになる。データ出力制御バッファ１０１からリード線１１３‐１上のデータ出力バッファ１０２‐１ないし１０２‐ｎへのデータ送信信号はその後、バッファ１０２‐１ないし１０２‐ｎから４×ｎビットのデータ全てを送信する。これは、図２４に示されている行１４０３‐１におけるセルＱ３４‐１１ないしＱ３４‐ｎ１などのマルチビットＮＶＭセルの行に対する読取り操作を完了する。当然、図２４に示されているＭＯＳＦＥＴ ＮＶＭセルの行の各々は、一連の読取り操作において同じように読み出される。
【００６５】
本発明は、１つのＥＥＰＲＯＭセルにおける情報のマルチビット・ストレージを効率的に達成する。適用範囲の広さに関し、ストレージ層なる語は、特許請求の範囲において、絶縁体、微粒子、またはフローティングゲートとして知られているもの、または他の適切な物質を含む、電荷（電子または正孔のいずれか）を保持するであろう任意の構造を含むものとして用いられている。
【００６６】
上記に基づき、当業者は、本明細書に記載の本発明の実施形態は例示的なものに過ぎず、多少なりとも制限的なものではないことを理解されよう。本発明の他の実施形態は、この説明を考慮して当業者に自明であろう。
【図面の簡単な説明】
【００６７】
【図１】非揮発性メモリセルと関連するＭＯＳＦＥＴとしてＮチャネルトランジスタを利用する本発明の一実施形態の概略ブロック図。
【図２】非揮発性メモリセルと関連するＭＯＳＦＥＴとしてＰチャネルトランジスタを利用する本発明の一実施形態の概略ブロック図。
【図３】本発明に基づき非揮発性メモリセルの一部としてＣＭＯＳトランジスタを利用する本発明の一実施形態の概略ブロック図。
【図４】ＭＯＳトランジスタの制御ゲートに入力電圧が印加されるとき、異なる種類のプルアップまたはプルダウンの負荷を有するインバータとして用いられるＭＯＳトランジスタの電圧伝達特性（ＶＴＣ）。
【図５】出力電圧Ｖｏｕｔに対する一対一対応のゲート電圧Ｖｇｉ。図５において、ＮＭＯＳトランジスタ閾値電圧Ｖｔｈｉ（ｉ＝０，．．．．，１５）を表す平行な電圧伝達特性（ＶＴＣ）曲線と水平線Ｖｒｅｆが交わるとき、Ｖｏｕｔは基準電圧Ｖｒｅｆと一意的に一致する。
【図６】プログラミング後のＮＭＯＳＦＥＴ ＮＶＭアレイの閾値電圧レベルＶｔｈｉでの仮想閾値電圧分布（実線）。本発明に基づき出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと一致するとき、閾値電圧分布は、Ｖｇｉでのゲート電圧分布（破線）に一意的に変形されることができる。
【図７】対応する破線曲線上に示されるようなＶｇｉのピーク値に等しい特定のＶｇｉ値に対して基準電圧Ｖｒｅｆに等しい出力電圧Ｖｏｕｔを有するＶｇｉでの全ゲート電圧分布（破線）。Ｖｇｉの全分布は、入力電圧Ｖｉ‐１とＶｉの間にあることが分かる。閾値電圧レベルＶｔｈｉ（図６）で閾値電圧分布を有するＮＭＯＳＦＥＴメモリセルに対する出力電圧応答Ｖｏｕｔは、本発明に基づき印加された制御ゲート電圧がＶｉ‐１からＶｉに増加するとき基準電圧Ｖｒｅｆより大きい電圧からより小さい電圧へ反転する。
【図８】ＮＭＯＳＦＥＴメモリセル及び特定の負荷に対する固定読み取りゲート電圧Ｖｇｆｉｘ（非縮退ウィンドウの右側の垂直な破線）に関連する縮退されていない電圧応答ウィンドウ（網掛け領域）。非縮退応答許容閾値電圧ウィンドウΔＶｔｈは、出力電圧ＶｏｕｔがＶｄｄでも０でもないときに垂線Ｖｇｆｉｘを平行なＶＴＣ曲線（破線）と交わらせることによって決定される。
【図９】従来の設計において抵抗負荷が低くかつ固定ゲート電圧が高いＭＯＳＦＥＴの電圧特性。より広い縮退されていない閾値電圧範囲ΔＶｔｈ（即ち破線と交わる出力電圧ＶｏｕｔがＶｄｄでも０でもないとき）を有するために、より高いＶｇｆｉｘ線（更に右への垂線）及びそれほど急でない傾きが望ましい。
【図１０】本発明と共に使用可能な型の非揮発性メモリセルにおけるＮチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１１】本発明と共に使用可能な型の非揮発性メモリセルにおけるＮチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１２】本発明と共に使用可能な型の非揮発性メモリセルにおけるＮチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１３】本発明と共に使用可能な型の非揮発性メモリセルにおけるＮチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１４】本発明と共に使用可能な型の非揮発性メモリセルにおけるＮチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１５】本発明と共に使用可能な型の非揮発性メモリセルにおけるＰチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１６】本発明と共に使用可能な型の非揮発性メモリセルにおけるＰチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１７】本発明と共に使用可能な型の非揮発性メモリセルにおけるＰチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１８】本発明と共に使用可能な型の非揮発性メモリセルにおけるＰチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図１９】本発明と共に使用可能な型の非揮発性メモリセルにおけるＰチャネルＭＯＳＦＥＴと共に用いられる種々の負荷デバイス。
【図２０】本発明に関連して非揮発性メモリセルの一部として使用可能なＣＭＯＳ構造。
【図２１】基準電圧Ｖｒｅｆに関して非揮発性メモリセルトランジスタの閾値電圧Ｖｔｈの関数としてのダイオード接続のＭＯＳＦＥＴ負荷（図１１または図１２）と非揮発性メモリセルにおいて用いられるＮＭＯＳＦＥＴからの出力電圧Ｖｏｕｔとの関係。
【図２２】４ビットのデジタル信号からステップ状の電圧を発生させるための典型的なＲ２Ｒデジタルアナログ回路。
【図２３】１６個の異なる電圧レベルのいずれか１つに対応する４ビットデジタルコードワードを読み出すための本発明に関連する一種のビットパターン生成器のルックアップテーブルを生成するための加算器の使用。
【図２４】本発明と共に使用するのに適した非揮発性メモリセルアレイ。
【図２５】非揮発性メモリセルの制御ゲートに異なる電圧レベルを加えるための図１、図２、図３、図２３に示されているような回路に対応する波形。
【符号の説明】
【００６８】
１０１  データ出力バッファ制御
１０２  データ出力バッファ
１０３  ビットチャネルパターン生成器
１０４  デジタルアナログ変換器
１０７  比較器
１１２、１１３  出力リード線
１１４、１１５  バス
１２４、２２４、３２４  フローティングゲート
１２５、２２５、３２５  制御ゲート
【図１】
2007250173.tif 000003
【図２】
2007250173.tif 000004
【図３】
2007250173.tif 000005
【図４】
2007250173.tif 000006
【図５】
2007250173.tif 000007
【図６】
2007250173.tif 000008
【図７】
2007250173.tif 000009
【図８】
2007250173.tif 000010
【図９】
2007250173.tif 000011
【図１０】
2007250173.tif 000012
【図１１】
2007250173.tif 000013
【図１２】
2007250173.tif 000014
【図１３】
2007250173.tif 000015
【図１４】
2007250173.tif 000016
【図１５】
2007250173.tif 000017
【図１６】
2007250173.tif 000018
【図１７】
2007250173.tif 000019
【図１８】
2007250173.tif 000020
【図１９】
2007250173.tif 000021
【図２０】
2007250173.tif 000022
【図２１】
2007250173.tif 000023
【図２２】
2007250173.tif 000024
【図２３】
2007250173.tif 000025
【図２４】
2007250173.tif 000026
【図２５】
2007250173.tif 000027
【手続補正書】
【提出日】平成19年5月11日(2007.5.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
ビットチャネルパターン生成器１０３は、バス１１５上のデジタルアナログ変換器１０４へのみならず、バス１１４上のデータ出力バッファ１０２へもビットを供給する。データ出力バッファ１０２は、データ出力バッファ制御１０１によって制御される。ＮチャネルＭＯＳＦＥＴ Ｑ１をオンにする制御ゲート１２５に印加されている制御電圧に応じてＭＯＳＦＥＴ Ｑ１が状態を変えるのに応じて、バッファ制御１０１は、出力リード線１２０上の出力信号レベルの変化を生じさせるような比較器１０７の出力端子１２０からリード線１２１上の入力信号を受信する。リード線１２１上の出力信号変化は、データ出力バッファ制御１０１によって検出される。データ出力バッファ制御１０１は同様に、受信イネーブルリード線１１３‐３上で信号を送信し、データ出力バッファ１０２がバス１１４の選択された１つ上でビットパターン生成器１０３からのビットワードを受け取ることを可能にする。特定のメモリセルのためのデータバッファ１０２が占有された後、データバッファ１０２は、後のサイクルでデータバッファ１０２の重ね書きを防ぐために、リード線１１３‐２によって占有データバッファ信号をデータバッファコントローラ１０１に送信することがある。Ｎ個の可能なビットワード全てを問い合わせるための全サイクルの完了後、バス１１３‐１上のバッファコントローラ１０１からの「送信」信号は、データバッファがデータバッファ１０２におけるバッファデータ全体を送り出すことを可能にする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図１３に示されているように、ビットパターン生成器１０３は、クロック信号（クロックは図示せず）によって駆動され、各４ビットの、１６個の異なるレジスタ１３０３‐１ないし１３０３‐１６に格納されたビットに対応するルックアップテーブル１３０３からの各バス１３０５‐１ないし１３０５‐１６上の出力信号を、順に供給する。デジタルアナログ変換器１０４（図１、図２、図３）は、制御ゲート１２５、２２５または３２５への出力リード線１１６上に、図１５の３番目のラインに示されているようにＶ０からＶ１５までの一連の電圧レベルを与える。特定の電圧レベルＶｇは、ＮチャネルＭＯＳトランジスタＱ１（図１）の閾値電圧Ｖｔｈに対応するものであり、その次にトランジスタＱ１をオンにする。ＰチャネルトランジスタＱ２（図２）またはＣＭＯＳトランジスタＱ３及びＱ４の制御ゲート２２５または３２５に印加される適切な一定の割合で変化する電圧は、これらのトランジスタの閾値電圧に対応する制御ゲート２２５または３２５に電圧が印加されたとき、Ｑ２またはＣＭＯＳトランジスタＱ３及びＱ４をそれぞれオンにすることになる。閾値電圧Ｖｔｈに対応する図１３における対応するレジスタ１３０３‐ｉからの特定のビットは、次に、バス１１４の対応する１つ上のビットパターン生成器１０３（図１、図２、図３）からデータ出力バッファ１０２へ読み出される。バッファ１０２は、リード線１１２（バッファ１０２からの信号が並列にｎビットであれば、ｎチャネルのバスであることもある）上で、非揮発性メモリセルにおいてトランジスタのフローティングゲート１２４、２２４または３２４に蓄積された電圧レベルに対応する信号を供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１３のシーケンスのために、データ出力制御１０１は、新たな問い合わせサイクルを開始する前にデータバッファ１０２中の残りデータをクリアするようにシステム制御装置（図示せず）からのリード線１１１上の信号によってプリセットされる。リード線１１３‐１上の送信イネーブル信号は、問い合わせサイクルの最後にデータ出力バッファ制御１０１からデータバッファへ送信され、バッファデータを送り出す。この信号は、バッファ１０２が、ＮＶＭセルにおいて対応するトランジスタのフローティングゲートに格納される情報を表すデジタル信号をリード線１１２上で出力することを可能にする。リード線１２１上での電圧変化は、デジタルアナログ変換器１０４からの出力リード線１１６上の所定の電圧によるトランジスタＱ１（またはＱ２またはＱ３及びＱ４）のターンオンを示すようなリード線１２０上の比較器１０７からの出力信号の変化を反映する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
ＮＶＭセルにおいて、閾値電圧は、次式で与えられる。
ＶｔｈＮＶＭ＝Ｖｔｈ０−Ｑｆ／Ｃｃ      （４）
ここで、Ｖｔｈ０はフローティングゲート上に電荷が蓄積されていないＮＶＭセルにおけるＭＯＳＦＥＴに対する閾値電圧、Ｑｆはフローティングゲート上の電荷（電子では負、正孔では正）、Ｃｃは制御ゲートとフローティングゲートの間のキャパシタンスである。非揮発性メモリセルからの電気的応答は、常に（Ｖｇ−ＶｔｈＮＶＭ）の関数である。異なる閾値電圧をもたらすフローティングゲート上の異なる電荷により、非揮発性メモリセルの制御ゲートに供給された電圧への電気的応答は常に−Ｑｆ／Ｃｃだけシフトされる。従って、閾値電圧が異なるＮＶＭセルに対するＶＴＣ曲線は、入力電圧軸に沿って常に‐Ｑｆ／Ｃｃだけ平行にシフトされる。正の閾値電圧シフトをもたらす蓄積された電子電荷（負）をフローティングゲートが有していれば、ＶＴＣ曲線はＮＶＭの元の閾値電圧の曲線から右方向にシフトする。フローティングゲートに蓄積された正電荷（正孔）は、ＶＴＣ曲線を元の閾値電圧の曲線から左方向に動かす。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３０
【補正方法】変更
【補正の内容】
【請求項３０】
前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタが共通制御ゲートを共有することを特徴とする請求項２９の構造。