(57)【要約】【課題】  半導体デバイスの評価においては、高価な評価装置と多大の評価時間を要する。そのために簡単なオンボードでのテスト装置が活用されている。しかしオンボードのテスト装置に使用される電源装置としてデジタルで、自動設定できる電源装置が存在しないという問題がある。【解決手段】  ＦＰＧＡと、デジタルポテンショメータと、電源発生装置とを備え、ＦＰＧＡには抵抗値コントローラと制御信号を備えた記憶部を生成する。記憶部は直接制御信号をラッチする記憶回路、またはＶ−Ｒテーブル記憶部とすることができる。デジタルの制御信号によりデジタルポテンショメータの抵抗分割比を設定し、その抵抗分割比に従って電源電圧を発生する可変電圧電源装置が得られる。【選択図】    図１
2007148604.tif 000002
【特許請求の範囲】
【請求項１】
オンボードで使用される可変電圧電源装置において、フィールドプログラマブルゲートアレイ(ＦＰＧＡ)と、デジタルポテンショメータと、電源電圧発生回路とを備え、前記ＦＰＧＡには抵抗値コントローラと記憶部とを生成し、前記記憶部からの制御信号により前記デジタルポテンショメータの抵抗分割比を設定し、前記電源電圧発生回路から設定電圧を出力することを特徴とする可変電圧電源装置。
【請求項２】
前記制御信号は、シリアル入出力制御回路により、前記記憶部から前記デジタルポテンショメータへ送出されることを特徴とする請求項１に記載の可変電圧電源装置。
【請求項３】
前記デジタルポテンショメータは、抵抗と接続切り替えスイッチとを備え、前記ＦＰＧＡからの制御信号により前記接続切り替えスイッチを切り替えることで、電源と接地電源間の抵抗値を一定とし、抵抗分割点から抵抗分割電圧を出力することを特徴とする請求項１に記載の可変電圧電源装置。
【請求項４】
前記電源電圧発生回路は、前記抵抗分割電圧を入力され、電流駆動能力が大きな前記抵抗分割電圧と等しい電圧を出力することを特徴とする請求項３に記載の可変電圧電源装置。
【請求項５】
前記記憶部は、設定電圧と前記デジタルポテンショメータの抵抗分割比を設定する制御信号との関係を示すＶ−Ｒテーブル記憶部により構成されたことを特徴とする請求項１に記載の可変電圧電源装置。
【請求項６】
前記記憶部は、前記デジタルポテンショメータの抵抗分割比を設定する制御信号をラッチするラッチ回路群から構成されたことを特徴とする請求項１に記載の可変電圧電源装置。
【請求項７】
前記記憶部は、さらに保存データ群とデータ選択スイッチとを備え、前記ラッチ回路群にラッチされた制御信号、または前記保存データ群のなかの１つにラッチされた制御信号とを、前記データ選択スイッチにより選択することを特徴とする請求項６に記載の可変電圧電源装置。
【請求項８】
前記制御信号は、クロックに同期して前記ラッチ回路または前記保存データ群のなかの１つに入力されることを特徴とする請求項６に記載の可変電圧電源装置。
【請求項９】
前記データ選択スイッチは、論理回路とトランスファゲートとを備えたことを特徴とする請求項７に記載の可変電圧電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変電圧電源装置に係り、特にデジタル入力により抵抗値が切り換わるデジタルポテンショメータを備え、出力電圧を自動設定することが可能な可変電圧電源装置に関する。
【背景技術】
【０００２】
半導体デバイスは大規模化が進み、例えばダイナミックランダムアクセスメモリにおいては、１Ｇビットクラスの大容量メモリが製品化されている。これらの大容量メモリの製品評価には、高価な評価設備と、多大の時間及び技術工数とが必要になる。特にダイナミックランダムアクセスメモリの保持時間の測定には、１つの測定において秒単位の測定時間が必要である。しかもこの保持時間の特性は、テストパターン依存性、電源電圧依存性、温度依存性が大きい。そのために１個の製品評価に数日の評価時間が必要となる。
【０００３】
半導体デバイスの評価は、評価対象デバイス（ＤＵＴ）をソケットに挿入し、デバイス評価装置からの電源電圧及び試験信号により評価される。しかし、デバイス評価装置は数億円〜１０億円と非常に高価であり、この高価なデバイス評価装置を占有して評価することはコスト的に許されない。そのために、高価な評価装置の代わりに、ボード上に評価ツールを組み立て、専用的な廉価版の評価装置が使用されている。この廉価版の評価装置に共通に必要となるのが電源装置である。
【０００４】
半導体デバイスの評価においては、半導体デバイスの各特性の電源依存性が要求される。しかしボード上に乗せた半導体デバイスで電圧依存性の評価を行う際、自動的に指定電圧を与える電源装置が存在しない。そのために電源電圧を変更するときは、外部電源を手動で調整するとか、外部に接続した抵抗を可変して調整している。この抵抗としてポテンショメータを使用し、出力電圧調整は、電圧計を接続しポテンショメータのつまみを手動で調整しながら合わせ込まなければならない。そのために非常に時間がかかり評価効率が悪い。また電源装置の出力レベルの調整精度も悪く、同じ電圧で再調査する事が困難であり、また設定に個人差があるなどの問題があった。したがって、精確な電圧を簡単に設定できる可変電圧電源装置が望まれている。
【０００５】
精確な電圧を供給する電源装置としては、下記の特許文献がある。特開２００４−２６５４８４（以下、特許文献１）では、複数の基準電圧のなかから最適な基準電圧を選択し、電圧発生回路の発生電圧を適正化している。特開２００１−０３５１９９（以下、特許文献２）では、チューニングモード時にクロックカウンタにより基準電圧を生成し、外部基準電圧と等しくすることで基準電圧を適正化している。特開平０９−１３３８５３（以下、特許文献３）では、可変抵抗器の可動端子を上限、下限としたときの出力電圧が規定値になるようにしている。特表２００３−５２５０１３（以下、特許文献４）では、切り替えダイアグラムによって定義される回路パラメータ条件の変化に応答してパワーコンバータモードを切り替えている。
【０００６】
これらの特許文献においてはパラメータの変動に対し、最適な基準電圧またはパワーモードを選択する技術が開示されている。したがって本発明の課題とは異なるものであり、本発明の可変電圧を精確に生成する電源装置として採用できる技術ではない。
【０００７】
【特許文献１】特開２００４−２６５４８４号公報
【特許文献２】特開２００１−０３５１９９号公報
【特許文献３】特開平０９−１３３８５３号公報
【特許文献４】特表２００３−５２５０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、オンボードタイプの電源装置では、出力電圧の調整は電源装置の外部に接続した抵抗の値を可変し対応している。この抵抗としてポテンショメータを使用し、出力電圧調整は、電圧計を接続しポテンショメータのつまみを手動で調整しながら合わせ込まなければならない。そのために非常に時間がかかり評価効率が悪かったほか、電源装置の出力レベルの調整精度も悪く、同じ電圧で再調査する事が困難であり、さらにこれらの設定に個人差があるなどの問題がある。
【０００９】
本願の目的は、上記した問題に鑑み、精確な電圧を簡単に設定できる可変電圧電源装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１１】
本発明の可変電圧電源装置は、オンボードで使用されるものであり、フィールドプログラマブルゲートアレイ(ＦＰＧＡ)と、デジタルポテンショメータと、電源電圧発生回路とを備え、前記ＦＰＧＡには抵抗値コントローラと記憶部とを生成し、前記記憶部からの制御信号により前記デジタルポテンショメータの抵抗分割比を設定し、前記電源電圧発生回路から設定電圧を出力することを特徴とする。
【００１２】
本発明の可変電圧電源装置において前記制御信号は、シリアル入出力制御回路により、前記記憶部から前記デジタルポテンショメータへ送出されることを特徴とする。
【００１３】
本発明の可変電圧電源装置において前記デジタルポテンショメータは、抵抗と接続切り替えスイッチとを備え、前記ＦＰＧＡからの制御信号により前記接続切り替えスイッチを切り替えることで、電源と接地電源間の抵抗値を一定とし、抵抗分割点から抵抗分割電圧を出力することを特徴とする。
【００１４】
本発明の可変電圧電源装置において前記電源電圧発生回路は、前記抵抗分割電圧を入力され、電流駆動能力が大きな前記抵抗分割電圧と等しい電圧を出力することを特徴とする。
【００１５】
本発明の可変電圧電源装置において前記記憶部は、設定電圧と前記デジタルポテンショメータの抵抗分割比を設定する制御信号との関係を示すＶ−Ｒテーブル記憶部により構成されたことを特徴とする。
【００１６】
本発明の可変電圧電源装置において前記記憶部は、前記デジタルポテンショメータの抵抗分割比を設定する制御信号をラッチするラッチ回路群から構成されたことを特徴とする。
【００１７】
本発明の可変電圧電源装置において前記記憶部は、さらに保存データ群とデータ選択スイッチとを備え、前記ラッチ回路群にラッチされた制御信号、または前記保存データ群のなかの１つにラッチされた制御信号とを、前記データ選択スイッチにより選択することを特徴とする。
【００１８】
本発明の可変電圧電源装置において前記制御信号は、クロックに同期して前記ラッチ回路または前記保存データ群のなかの１つに入力されることを特徴とする。
【００１９】
本発明の可変電圧電源装置において前記データ選択スイッチは、論理回路とトランスファゲートとを備えたことを特徴とする。
【発明の効果】
【００２０】
本発明は、ＦＰＧＡに生成した抵抗値コントローラ及び記憶部と、デジタルポテンショメータと、電源発生装置とを備える。デジタルの制御信号によりデジタルポテンショメータの抵抗分割比を設定し、その抵抗分割比に従って電源電圧を発生する可変電圧電源装置が得られる。評価で必要とする電源電圧を設定する場合、電圧を変更するための抵抗値を自動で調整することが出来る。そのため手間がかからず短時間で電圧ふりの評価結果を得られる他、各評価の電圧値の誤差も押さえられ、精度が必要な評価においても使用可能である。また、電圧を合せるのに経験の差で設定精度が変わることなく、同じ設定で再現データを容易に取る事が可能になるという効果がある。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態について、図面を参照して以下詳細に説明する。
【実施例１】
【００２２】
実施例１として、図１、２を用いて説明する。図１（Ａ）に可変電圧電源装置の構成ブロック図、（Ｂ）にＶ−Ｒテーブルを示す。図２にデジタルポテンショメータの抵抗アレイの回路図を示す。図１の可変電圧電源装置はオンボードタイプの電源装置であり、デバイス評価装置等に使用される。可変電圧電源装置は、フィールドプログラマブルゲートアレイ（以下ＦＰＧＡと称する）１と、デジタルポテンショメータ５と、電源電圧発生回路６から構成される。
【００２３】
ＦＰＧＡ１には、抵抗値コントローラ２と、シリアル入出力制御回路３と、制御信号を記憶したＶ−Ｒテーブル記憶部４とが、プログラムにより生成される。抵抗値コントローラ２は入力された設定電圧に対し、Ｖ−Ｒテーブル記憶部４から該当する制御信号を指定する。シリアル入出力制御回路３は内部バス線を経由して、抵抗値コントローラ２の制御のもとに、Ｖ−Ｒテーブル記憶部４の該当制御信号を取り出し、デジタルポテンショメータ５へ送出する。Ｖ−Ｒテーブル記憶部４は設定電圧と、デジタルポテンショメータの設定抵抗とその制御信号がテーブルとして記憶されている。
【００２４】
Ｖ−Ｒテーブル記憶部４のテーブル内容を図１（Ｂ）に示す。これらのデータはデジタルポテンショメータ５、電源電圧発生回路６の特性に依存するものであり、デジタルポテンショメータ５、電源電圧発生回路６の特性、組み合わせにより異なる。したがって、可変電圧電源装置としてシステム化するときには、使用するデジタルポテンショメータ５と電源電圧発生回路６により、それぞれのＶ−Ｒテーブル記憶部４を作成する必要がある。これらのテーブルはＦＰＧＡ１にプログラムすることで簡単に作成できる。
【００２５】
デジタルポテンショメータ５は、シリアル入出力部と抵抗アレイ部を有し、入力された制御信号により抵抗アレイ部の抵抗値を設定する。制御信号により抵抗アレイの抵抗分割比Ｒ２／（Ｒ１＋Ｒ２）が設定され、抵抗アレイに印加された電源電圧が抵抗分割して出力される。図２に示す抵抗アレイは、電源電圧５Ｖ、トータル抵抗値（Ｒ１＋Ｒ２）は１０００オームで、１Ω単位に抵抗値を設定できるものである。電源側の抵抗Ｒ１，接地電源側の抵抗Ｒ２とし、その抵抗分割節点から出力ＶＲｏｕｔを出力する。
【００２６】
抵抗アレイは、１Ω抵抗が１０本、１０Ω抵抗が９本、１００Ω抵抗が９本から構成される。それぞれ１００Ω、１０Ω、１Ω抵抗がアレイ状に配置され、各抵抗の両端には接続切り替えスイッチが設けられている。１００Ω、１０Ωの抵抗は３トランジスタタイプの接続切り替えスイッチ、１Ωの抵抗は１トランジスタタイプの接続切り替えスイッチが使用される。３トランジスタタイプの接続切り替えスイッチは垂直方向に抵抗を接続させるトランジスタと、抵抗の両端から水平方向に取り出す２つのトランジスタにより構成される。１トランジスタタイプの接続切り替えスイッチは抵抗の両端から出力ＶＲｏｕｔに取り出すトランジスタにより構成される。
【００２７】
抵抗１００Ωのそれぞれは電源―接地電源間に縦続接続され、それぞれ電源、抵抗の両端、接地電源との節点には接続切り替えスイッチ間が挿入されている。同様に抵抗１０ΩはノードＮ１とノードＮ４との間に縦続接続され、それぞれノードＮ１、抵抗の両端、ノードＮ４との節点に接続切り替えスイッチ間が挿入されている。また、抵抗１ΩはノードＮ２とノードＮ３との間に縦続接続され、それぞれの抵抗の両端と出力ＶＲｏｕｔとの間に接続切り替えスイッチ間が挿入されている。
【００２８】
例えば抵抗Ｒ１０１の両端には接続切り替えスイッチＳＷ３−０とＳＷ３−１に接続される。接続切り替えスイッチＳＷ３−０は、電源とノードＮ１間に接続されたトランジスタＴｒ１と、電源と抵抗Ｒ１０１の一端とに接続されたトランジスタＴｒ３と、抵抗Ｒ１０１の一端とノードＮ４とに接続されたトランジスタＴｒ２から構成される。接続切り替えスイッチＳＷ３−０用の制御信号Ｓ３−０がハイレベルの場合にはトランジスタＴｒ１，２がオン、トランジスタＴｒ３がオフされる。トランジスタＴｒ１がオンし、電源はノードＮ１に接続される。トランジスタＴｒ２がオンし、抵抗Ｒ１０１の一端はノードＮ４に接続される。トランジスタＴｒ３がオフすることで抵抗Ｒ１０１の一端は電源との直接接続は切断される。
【００２９】
制御信号Ｓ３−０がロウレベルの場合にはトランジスタＴｒ１，２がオフ、トランジスタＴｒ３がオンされる。トランジスタＴｒ１、２がオフすることで、ノードＮ１、Ｎ４との接続は切断される。トランジスタＴｒ３がオンすることで抵抗Ｒ１０１の一端は電源に直接に接続される。制御信号がハイレベルの場合には電源はノードＮ１に，抵抗Ｒ１０１の一端はＮ４に接続され、制御信号がロウレベルの場合には抵抗の節点は電源側に接続されることになる。ノードＮ１は抵抗分割された電源側の抵抗を接続するノードであり、ノードＮ４は抵抗分割された接地電源側の抵抗を接続するノードである。以下接続切り替えスイッチＳＷ３−１〜３−９、ＳＷ２−０〜２−９も接続点が異なるだけでその構成は同様である。
【００３０】
抵抗Ｒ１の両端は接続切り替えスイッチＳＷ１−０とＳＷ１−１に接続される。接続切り替えスイッチＳＷ１−０は、ノードＮ２と抵抗Ｒ１の１端との共通節点と出力ＶＲｏｕｔ間に、接続切り替えスイッチＳＷ１−１は、抵抗Ｒ１の他端と抵抗Ｒ２の１端との共通節点と出力ＶＲｏｕｔ間に設けられている。接続切り替えスイッチＳＷ１−０用の制御信号Ｓ１−０がハイレベルの場合には接続切り替えスイッチトランジスタＴｒ４はオンとなり、ノードＮ２を出力ＶＲｏｕｔに接続する。ロウレベルの場合にはトランジスタＴｒ４はオフとなり、ノードＮ２を出力ＶＲｏｕｔから切り離す。ノードＮ２は抵抗分割された電源側の抵抗を接続するノードである。以下接続切り替えスイッチＳＷ１−１〜１−１０は接続点が異なるだけでその構成は同様である。
【００３１】
抵抗アレイは最初に電源電圧から垂直方向に設定された数の１００Ω抵抗に接続された後に、水平方向に取り出され、ノードＮ１に接続される。次にノード１から垂直方向に設定された数の１０Ω抵抗に接続された後に、水平方向に取り出され、ノードＮ２に接続される。さらに次にノード２から垂直方向に設定された数の１Ω抵抗に接続された後に、水平方向に取り出され、出力ノードＶＲｏｕｔに接続される。以上により電源側の分割抵抗Ｒ１が構成される。接地電源側の分割抵抗Ｒ２は逆方向に、出力ＶＲｏｕｔから１Ωの残りの抵抗を経由してノード３に接続される。さらにノード３から１０Ωの残りの抵抗を経由してノード４に接続される。さらにノード４から１００Ωの残りの抵抗を経由して接地電源に接続される。
【００３２】
このように接続切り替えスイッチＳＷ３−０〜３−９と抵抗Ｒ１０１〜１０９、接続切り替えスイッチＳＷ２−０〜２−９と抵抗Ｒ１１〜１９、接続切り替えスイッチＳＷ１−０〜１−１０と抵抗Ｒ１〜１０は接続される。その抵抗分割点から出力ＶＲｏｕｔが出力される。抵抗分割された出力電圧ＶＲｏｕｔが電源電圧発生回路６に出力される。電源電圧発生回路６は、大きな電流駆動能力を有する出力ＯＵＴを出力する。電源電圧発生回路６は、例えば差動増幅回路により構成することで、入力された電圧ＶＲｏｕｔと同じ電圧で、電流駆動能力の大きな電源回路とすることができる。
【００３３】
これらの可変電圧電源回路の動作は、まず設定したい設定電圧値を、ＦＰＧＡ１の抵抗値コントローラ２に入力する。抵抗値コントローラ２は、Ｖ−Ｒテーブル記憶部４をアクセスし、設定電圧値の抵抗値を選択し、その制御信号をシリアル入出力制御回路に送出させる。例えば設定電圧値が１．０１Ｖが入力された場合には、抵抗アレイの電源電圧５Ｖでは、抵抗アレイの抵抗Ｒ１は７８０Ω、抵抗Ｒ２は２２０Ωとなり、その制御信号は〈７，８，０〉となる。
【００３４】
抵抗アレイの制御信号Ｓ３−７、Ｓ２−８、Ｓ１−０がハイレベルとなる。他の制御信号はロウレベルである。抵抗アレイにおいては１００Ωの抵抗列、１０Ωの抵抗列、１Ωの抵抗列のそれぞれにおいて、１つの制御信号がハイレベル、他の制御信号はロウレベルである。制御信号がハイレベルのときは水平方向への取り出しを行い、ロウレベルのときは垂直方向の抵抗を直列接続する。そのために制御信号は、各抵抗列のハイレベルになる接続切り替えスイッチを指定すればよい。
【００３５】
制御信号Ｓ３−０〜６がロウレベルであることから電源から１００Ωの抵抗Ｒ１０１〜１０７が直列接続され、制御信号Ｓ３−７のハイレベルにより水平方向に取り出されノードＮ１に接続される。制御信号Ｓ２−０〜７がロウレベルであることからノードＮ１から１０Ωの抵抗Ｒ１１〜１８が直列接続され、制御信号Ｓ２−８のハイレベルにより水平方向に取り出されノードＮ２に接続される。制御信号Ｓ１−０のハイレベルによりノードＮ２は出力ＶＲｏｕｔに接続される。
【００３６】
このときの電源から出力ＶＲｏｕｔまでの抵抗値Ｒ１は７８０（１００ｘ７＋１０ｘ８＋１ｘ０）Ωとなる。電源側の抵抗Ｒ１は電源、１００Ω抵抗列(Ｒ１０１〜Ｒ１０７)、ノードＮ１、１０Ω抵抗列（Ｒ１１〜Ｒ１８）、ノードＮ２、出力ＶＲｏｕｔと接続される。この例においては１Ωの抵抗は電源側の抵抗としては使用されない。これらの電流経路を図２の点線で示す。
【００３７】
出力ＶＲｏｕｔから接地電源までの抵抗Ｒ２は、次のように接続される。制御信号Ｓ１−０がハイレベル、制御信号Ｓ１−１〜１０がロウレベルであることから出力ＶＲｏｕｔから１Ωの抵抗Ｒ１〜１０が直列接続され、ノードＮ３に接続される。制御信号Ｓ２−８がハイレベル、制御信号Ｓ２−９がロウレベルであることからノードＮ３から１０Ωの抵抗Ｒ１９が接続され、さらにノードＮ４に接続される。制御信号Ｓ３−７がハイレベル、制御信号Ｓ３−８〜９がロウレベルであることからノードＮ４から１００Ωの抵抗Ｒ１０８，１０９が直列接続され、接地電源に接続される。
【００３８】
このときの出力ＶＲｏｕｔから接地電源までの抵抗値Ｒ２は２２０（１ｘ１０+１０ｘ１+１００ｘ２）Ωとなる。接地電源側の抵抗Ｒ２は出力ＶＲｏｕｔ、１Ω抵抗列(Ｒ１〜Ｒ１０)、ノードＮ３、１０Ω抵抗(Ｒ１９)、ノードＮ４、１００Ω抵抗列(Ｒ１０８〜Ｒ１０９)、接地電源と接続される。これらの電流経路を図２の実線で示す。
【００３９】
抵抗アレイは入力された制御信号により、抵抗アレイは電源側抵抗Ｒ１（７８０Ω）、接地電源側抵抗Ｒ２（２２０Ω）に分割される。抵抗分割された分割ノードから出力ＶＲｏｕｔを抵抗分割比にしたがって出力する。分割比Ｒ２／（Ｒ１＋Ｒ２）＝２２０／１０００であり、電源電圧５Ｖの場合にはその出力は１．０１Ｖとなる。抵抗アレイからは、出力ＶＲｏｕｔとして、１．０１Ｖが出力される。この出力ＶＲｏｕｔは電源電圧発生回路に入力され、電源電圧発生回路は電流駆動能力が大きな同じ電圧として出力する。
【００４０】
以上の実施例においては、設定電圧が１つの場合を説明したが、半導体デバイスにおいては複数の電源電圧の特性を評価する必要がある。例えば電源電圧が１．５Ｖ±０．２Ｖの場合には、許容される電源電圧範囲（１．３〜１．７Ｖ）は勿論のこと、その上下範囲を含めて１．０Ｖ〜２．０Ｖ程度まで連続して特性評価する必要がある。
【００４１】
この場合には１．０Ｖ、１．０５Ｖ、・・・、２．０Ｖと測定したい電源電圧を連続して入力する。入力された電源電圧を抵抗値コントローラに備えられた設定電圧記憶部で記憶させる。最初の設定電圧に対し、Ｖ−Ｒテーブル記憶部からの制御信号をシリアル入出力制御回路に送り、設定電圧を供給することで、半導体デバイスを評価する。評価終了の信号が抵抗値コントローラに入力され、次の設定電圧に対応する制御信号を設定することで連続した評価が行われる。抵抗値コントローラに設定電圧記憶部をさらに設け、複数の設定電圧を記憶する。記憶された設定電圧を、連続して電源電圧として供給することで連続的に電源電圧特性評価が行える。
【００４２】
さらに、設定電圧ポイント数が多い場合には電圧設定を下限電源電圧１．００Ｖ、評価電圧ステップ０．０１Ｖ、上限電源電圧２．００Ｖとして入力することができる。この場合には、抵抗値コントローラにさらに設定電圧記憶部とカウンタを設ける。設定電圧記憶部には、下限電源電圧１．００Ｖ、評価電圧ステップ０．０１Ｖ、上限電源電圧２．００Ｖが記憶される。カウンタをカウントアップさせることで、下限電源電圧１．００Ｖにカウント数に応じてステップ電圧を加算する。この構成により順次１．００Ｖ、１．０１Ｖ、１．０２と電源電圧を設定することができる。
【００４３】
本実施例の可変電圧電源装置は、抵抗値コントローラと、シリアル入出力制御回路と、Ｖ−Ｒテーブル記憶部が構成されたＦＰＧＡと、デジタルポテンショメータと、電源電圧発生回路から構成される。入力された設定電圧はＶ−Ｒテーブル記憶部において換算され、抵抗アレイの接続を制御する制御信号が出力される。制御信号によりデジタルポテンショメータの抵抗分割比を設定し、出力電圧をその分割比にしたがって出力する。電源電圧発生回路はデジタルポテンショメータからの出力電圧を、電流駆動能力の大きな電圧として出力する。この構成とすることで簡便で、高精度の可変電圧電源装置が得られる。
【実施例２】
【００４４】
実施例２として、図３〜図５を用いて説明する。図３に記憶部の構成ブロック図を示す。図４はタイミング図、図５はデータ選択スイッチの回路図を示す。実施例２は、実施例１のＶ−Ｒテーブル記憶部の代わりに記憶回路を備えた実施例である。
【００４５】
記憶回路は、ラッチ回路１〜３１と、格納データ１，２，３と、データ選択スイッチＳＷ１〜３１を備えている。ここでラッチ回路１〜３１と同様に、格納データ１，２，３はそれぞれが３１個のデータラッチ回路有している。ラッチ回路１〜３１と、格納データ１，２，３はデジタルポテンショメータの抵抗アレイの接続切り替えスイッチの３１個をそれぞれオン／オフさせる制御信号を記憶している。Ｖ−Ｒテーブル記憶部の代わりに記憶回路を備えた以外の構成は図１のブロック構成図と同様である。
【００４６】
始めに使用頻度の高い電源電圧を評価時に高速に設定するために、あらかじめ制御信号Ｓ３−０〜Ｓ３−９，Ｓ２−０〜Ｓ２−９、Ｓ１−０〜Ｓ１−１０を、ラッチ回路から構成される格納データ１／２／３にそれぞれセットする。詳細は図４に示すようにクロックＣＬＫに同期させて制御信号Ｓ１−１０〜Ｓ１−０，Ｓ２−９〜Ｓ２−０、Ｓ３−９〜Ｓ３−０を図３の格納データ３にセットし、次に格納データ２、その次に格納データ１を順次セットするという動作を行う。仮にあらかじめセットしたいものが３種類存在しない場合は、３種類すべてをセットする必要はなく必要なデータ数だけセットすればよい。更にこのセットのための時間も短縮したい場合は、ＤＡＴＡ用入力ピンおよび内部ＤＡＴＡ  ＢＵＳを複数にし、1クロック（ＣＬＫ）で同時に書き込めるデータ数を増やせばセット時間は短縮される。
【００４７】
次に図３のデータ選択スイッチＳＷ１〜３１により、どの制御信号を使用するのかを決定する。データ選択スイッチＳＷ は図５に示す構成で、データ選択信号ＤＳＥＬ１／ＤＳＥＬ２によって制御される。図５には、データ選択スイッチＳＷ１を示す。データ選択スイッチＳＷ１は制御信号Ｓ３−０を選択するスイッチであり、データ選択信号ＤＳＥＬ１／ＤＳＥＬ２により、格納データ１〜３の制御信号Ｓ３−０およびラッチ回路１の出力のいずれかを選択する。例えばデータ選択信号ＤＳＥＬ１／ＤＳＥＬ２がともにハイレベルの場合には格納データ１に記憶された制御信号が選択される。選択された制御信号を図２の抵抗アレイへ出力する。
【００４８】
同様にしてそれぞれの制御信号Ｓ３−１〜Ｓ３−９，Ｓ２−０〜Ｓ２−９、Ｓ１−０〜Ｓ１−１０を図２の抵抗アレイへ出力する。この手法により格納データ１／２／３に用意されている制御信号を使用する場合は、図２の抵抗アレイの抵抗値を制御するためのトランジスタのゲート信号である制御信号を図３の記憶回路から即座に出力することが出来る。図２に示す抵抗アレイの抵抗値を制御するためのトランジスタの設定を高速に行うことができる。このようにして得られた図２の出力信号であるＶＲｏｕｔを電源装置で使用することにより期待する電圧値を得ることができる。
【００４９】
電源電圧を０．２４５Ｖに設定したい場合には、抵抗アレイの電源側の抵抗値(Ｒ1)は９５１Ωであり、接続切り替えスイッチＳＷ３−９、ＳＷ２−５、ＳＷ１−１に入力される制御信号がハイレベルとなる。その結果、抵抗アレイの電源電圧５Ｖとすると、電源側の抵抗（Ｒ１）は９５１Ω、接地電源側の抵抗（Ｒ２）は４９Ωとなり、出力ＶＲｏｕｔは０．２４５Ｖとなる。
【００５０】
本構成により抵抗をテーブルで決定する方式に比べ使用頻度の高い電源電圧（抵抗値）の設定速度があがる他、想定外の電圧を使用したい場合、テーブル以外の抵抗値でも１Ω単位のきめ細かい設定が即座に対応できるため、評価の制限が緩和されより高精細な評価が可能となる。
【００５１】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５２】
【図１】実施例１における可変電圧電源装置の構成ブロック図（Ａ）、Ｖ−Ｒテーブル（Ｂ）である。
【図２】本発明における抵抗アレイの回路図である。
【図３】実施例２における記憶部の構成ブロック図である。
【図４】実施例２におけるタイミング図である。
【図５】実施例２におけるデータ選択スイッチの回路図である。
【符号の説明】
【００５３】
１    ＦＰＧＡ
２    抵抗値コントローラ
３    シリアル入出力制御回路
４    Ｖ−Ｒテーブル記憶部
５    デジタルポテンショメータ
６    電源電圧発生回路
Ｓ３−０、Ｓ２−０、Ｓ１−０    制御信号
Ｎ１、Ｎ２、Ｎ３、Ｎ４    ノード
Ｒ１０１、Ｒ１１、Ｒ１    抵抗
ＶＲｏｕｔ    出力
ＳＷ１、ＳＷ２    データ選択スイッチ
ＤＳＥＬ１、ＤＳＥＬ２    データ選択信号
【図１】
2007148604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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