(57)【要約】【課題】低電力消耗、高速動作及び高集積化を具現できる階層的ビットライン構造及びデータ経路を有する半導体メモリ装置を提供することにある。【解決手段】半導体メモリ装置において、同一ビットライン対を共有し動作的に区画された第１，２メモリセルクラスタと、前記第１，２メモリセルクラスタに連結されたワードラインにそれぞれ対応して連結され、前記ビットライン対とは異なったビットライン対を共有し、動作的に区画された第３，４メモリセルクラスタと、コラム選択信号に応じて前記第１ないし第４メモリセルクラスタに連結されたビットライン対のうち１つを共有センスアンプにスイッチングするためのコラムパスゲートと、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
同一ビットライン対を共有し動作的に区画された第１，２メモリセルクラスタと、
前記第１，２メモリセルクラスタに連結されたワードラインにそれぞれ対応して連結され、前記ビットライン対とは異なったビットライン対を共有し、動作的に区画された第３，４メモリセルクラスタと、
コラム選択信号に応じて前記第１ないし第４メモリセルクラスタに連結されたビットライン対のうち１つを共有センスアンプにスイッチングするためのコラムパスゲートと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は、クラスタ選択信号を受信して前記第１ないし第４メモリセルクラスタのうち１つを選択するためのクラスタ選択部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記クラスタ選択信号は、コラムアドレスとローアドレスの組合により生成される信号であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記クラスタ選択部は、前記第１ないし第４メモリセルクラスタが動作的に分割されるようにし、前記クラスタ選択信号により制御されるゲートトランジスタを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記ゲートトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１ないし第４メモリセルクラスタを構成するメモリセルは、スタティックタイプのメモリセルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
第１，２メモリセルクラスタに動作的に区画された複数個のメモリセルが連結されたビットライン対を複数個だけ備える半導体メモリ装置において、
前記ビットライン対のうち少なくとも２つのビットライン対に対応するように１つずつ配置される複数個のグローバルビットライン対と、
前記グローバルビットライン対のうち１つのグローバルビットライン対に対応するビットライン対に連結されたそれぞれの第１，２メモリセルクラスタのうち１つのメモリセルクラスタがアクセシングされるようにするためのクラスタ選択部と、
コラム選択信号を受信してこれに対応される１つのグローバルビットライン対と共通センスアンプ間を電気的に連結するため、前記グローバルビットライン対ごとに対応して配置されるコラムパスゲートと、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記半導体メモリ装置はコラムアドレス及びローアドレスを組合せてクラスタ選択信号を生成するためのクラスタ選択信号生成部をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記クラスタ選択部は前記クラスタ選択信号により制御されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記クラスタ選択部は、前記ビットライン対のそれぞれとこれに対応する前記グローバルビットライン対との間の電気的連結を制御するためのゲートトランジスタを備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記ゲートトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
半導体メモリ装置において、
複数個のビットライン対をそれぞれ備えた複数個のメモリブロックと、
前記メモリブロック内でＩ／Ｏポート別に分割配置され、前記複数個のビットライン対のうちアドレスにより選択された１つのビットライン対に表れるデータを感知して第１レベルに増幅するための第１センスアンプと、
前記第１センスアンプのうち第１方向に沿った仮想線上に配置されたメモリブロックに連結された第１センスアンプのリードセクションデータライン対に表れるデータを感知して、前記第１レベルよりも高い第２レベルに増幅するために１つのリードセクションデータライン対ごとに１つずつ配置された第２センスアンプと、を備えることを特徴とする半導体メモリ装置。
【請求項１３】
前記リードセクションデータライン対及びそれぞれのリードセクションデータライン対に対応する互いに異なった二つ以上の第１センスアンプは、ブロック選択信号により電気的連結が制御されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記ブロック選択信号はローアドレス情報であることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１方向はコラム方向であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記メモリブロックはスタティックタイプのメモリセルを有することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１７】
少なくとも１つ以上のメモリセルが連結された複数個のビットライン対の配置されたメモリブロックを複数で備える半導体メモリ装置において、
第１メモリブロック内で選択されたメモリセルが連結されたビットライン対のデータを感知して第１レベルに増幅するための第１ローカルセンスアンプと、
前記第１メモリブロックと第１方向に沿った仮想線上に配置された第２メモリブロック内で選択されたメモリセルが連結されたビットライン対のデータを感知して第１レベルに増幅するための第２ローカルセンスアンプと、
前記第１ローカルセンスアンプ及び第２ローカルセンスアンプのうちいずれ１つのローカルセンスアンプからの出力信号を感知して第１レベルよりも高い第２レベルに増幅するためのグローバルセンスアンプと、を備えることを特徴とする半導体メモリ装置。
【請求項１８】
前記半導体メモリ装置は前記第１ローカルセンスアンプ及び第２ローカルセンスアンプのうち選択されたローカルセンスアンプと前記グローバルセンスアンプ間を電気的に連結するためのブロック選択部をさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記ブロック選択部はローアドレス情報により制御されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記ブロック選択部は前記ローアドレス情報を受信して前記第１ローカルセンスアンプまたは第２ローカルセンスアップと前記グローバルセンスアンプ間の電気的連結を制御するためのゲートトランジスタを備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記メモリセルはスタティックタイプのメモリセルであることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２２】
前記ビットライン対のそれぞれに連結されたメモリセルは第１，２メモリセルクラスタに動作的に区画されることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２３】
前記ビットライン対のうち少なくとも２つのビットライン対に対応されるように１つずつ配置される複数個のグローバルビットライン対をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記グローバルビットライン対のうち１つのグローバルビットライン対に対応するビットライン対に連結されたそれぞれの第１，２メモリセルクラスタのうち１つのメモリセルクラスタがアクセシングされるようにするためのクラスタ選択部をさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
コラム選択信号を受信してこれに対応する１つのグローバルビットライン対と第１ローカルセンスアンプまたは第２ローカルセンスアンプとの間を電気的に連結するため、前記グローバルビットライン対ごとに対応して配置されるコラムパスゲートをさらに備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
データを受信してメモリセルにライトするためのライトドライビング回路を有する半導体メモリ装置において、
前記ライトドライビング回路は、前記メモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブし、これを第１データ入力ライン対に出力する第１ライトドライバ部と、
前記第１ライトドライバ部から提供されるデータを受信して前記メモリセルにライトされるべきデータのレベルまでにドライブして、前記メモリセルと連結された選択ビットライン対に提供する第２ライトドライバ部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２７】
前記第１ライトドライバ部は、データライトの時に前記第１データ入力ライン対とのチャージシェアリング動作を行うためのチャージシェアリングキャパシタを備えることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記半導体メモリ装置は、前記第１データ入力ライン対のデータが前記第２ライトドライバ部に印加されるようにスイッチングするデータライン選択部をさらに備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記メモリセルはスタティックタイプのメモリセルであることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項３０】
複数個のメモリブロックを備える半導体メモリ装置において、
前記メモリブロックのうちいずれ１つのメモリブロック内で選択されたビットライン対のデータがローカルセンスアンプにより感知されて第１レベルのデータに増幅され、他の１つまたはそれ以上のメモリブロックにおけるローカルセンスアップにも共有されるグローバルセンスアンプにより前記ローカルセンスアンプからの出力データが感知されて前記第１レベルよりも高い第２レベルのデータに増幅されるデータリード経路と、
第１ライトドライバ部がライトデータを受信してメモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブし、これを第１データ入力ライン対に出力し、第２ライトドライバ部が前記第１ライトドライバ部から提供されるデータを受信して前記メモリセルにライトされるべきデータのレベルまでにドライブして前記メモリセルと連結された選択ビットライン対に提供するデータライト経路と、
を備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは、低電力消耗、高速動作及び高集積化を具現できる階層的ビットライン構造及びデータ経路を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
大容量半導体メモリ装置に対する要求が増加している状況のもとで、動作の高速化及び高集積化も同時に求められている。しかし、半導体メモリ装置の高速化及び高集積化に対する要求は、一般に同時には充足され難い。
【０００３】
例えば、半導体メモリ装置の高集積化のための１つの方法として１つのビットラインに連結されるメモリセルの個数を増加させる方法があるが、１つのビットラインに連結されたメモリセルの個数が多くなれば多くなるほど、ビットラインに掛かる負荷抵抗及び負荷キャパシタンスが増加する。そのために、アドレスによりアクセシングされるメモリセルがビットラインに電荷をディスチャージするために掛かる時間が増加して、半導体メモリ装置の動作速度の低下を招来するようになる。
【０００４】
また、多様な半導体メモリ装置のデータリード経路またはデータライト経路においても、ＣＭＯＳレベルにフルスイングされたデータがデータ伝送経路上に伝送されることに起因して、動作速度の低下、消耗電力の増加及びチップサイズの増加などの問題が解決されていない。
【０００５】
ＣＭＯＳレベルとはＶＤＤ，ＶＳＳレベルを意味する。即ち、ハイレベルはＶＤＤで、ローレベルはＶＳＳである。ＶＤＤも多様に定められるが、ＳＲＡＭにおいては１．２Ｖほどである。フルスイングはデータのスイング幅がＶＤＤである場合をいい、スモールスイングとはデータのスイング幅がＶＤＤ未満の場合をいう。
【０００６】
半導体メモリ装置の高速動作、低電力消耗及び高集積化に対する努力が絶えずなされてきた。そのような例が特許文献１（米国特許第５，９８６，９１４号明細書）及び特許文献２（米国特許第６，８２２，９１８号明細書）に開示されている。
【０００７】
以下、添付図を参照して従来の半導体メモリ装置においてビットライン構造、データリード経路及びデータライト経路などが有する問題点を順次詳しく説明する。
【０００８】
図１４は従来のＳＲＡＭにおいて１つのビットラインに連結されたメモリセルの個数による負荷キャパシタンスを示すグラフである。
【０００９】
図１４においてビットラインで示したグラフはビットラインの負荷キャパシタンスで、ＹＰＡＴＨで示したグラフはコラムパス部の負荷キャパシタンスで、ＳｅｎｓｅＡｍｐで示したグラフはセンスアンプの負荷キャパシタンスである。前記コラムパス部はコラムアドレスを受信してビットラインとセンスアンプが選択的に電気的連結されるようにする部分であって、通常複数個のコラムパスゲートで構成される。
【００１０】
図１４を参照すると、１つのビットラインに連結されたメモリセルの個数が１２８個の場合、センスアンプ及びコラムパス部の負荷キャパシタンスを除いたビットラインの負荷キャパシタンスは２５％である。ビットラインの負荷キャパシタンス、センスアンプによる負荷キャパシタンス、及びコラムパス部による負荷キャパシタンスは、全てビットラインに連結された周辺回路の負荷である。従って、ビットラインの負荷キャパシタンスは、厳密な意味では、ビットラインに連結されたセルによる負荷キャパシタンスをいう。これは以下の説明でもすべて同一に適用される概念である。
【００１１】
１つのビットラインに連結されたメモリセルの個数が２５６個の場合、センスアンプとコラムパス部の負荷キャパシタンスを除いたビットラインの負荷キャパシタンスは３９％である。そして、１つのビットラインに連結されたメモリセルの個数が５１２個の場合、センスアンプ及びコラムパス部の負荷キャパシタンスを除いたビットラインのローディングキャパシタンスは５４％である。そして、１つのビットラインに連結されたメモリセルの個数が１０２４の場合、センスアンプ及びコラムパス部の負荷キャパシタンスを除いたビットラインの負荷キャパシタンスは７０％である。
【００１２】
このように１つのビットラインに連結されたメモリセルの個数が増加するに従い、ビットラインの負荷キャパシタンスは増加する。
【００１３】
そこで、半導体メモリ装置の高集積化のためにビットライン当りメモリセルの個数を増加させると、負荷キャパシタンスが増加して半導体メモリ装置の動作速度が低下する。このような問題点を抱えた従来の半導体メモリ装置の一例が図１５に図示されている。
【００１４】
図１５はビットラインの負荷キャパシタンスが大きい従来のＳＲＡＭのビットライン構造を説明するための概略図である。
【００１５】
図１５を参照すると、ワードラインＷＬ０，ＷＬ１，．．．，ＷＬｎ−１、コラムデコーダー（ＹＤＥＣ）２０、コラムパスゲート（ＹＰＡＳＳ）２２，２４、複数個のメモリセル（ＭＣ）、ビットライン対ＢＬｍ−１、ＢＬｍ−１Ｂ，ＢＬｍ，ＢＬｍＢ、及びセンスアンプ２６が図示される。
【００１６】
ワードラインＷＬ０，ＷＬ１，．．．，ＷＬｎ−１はローデコーダー（図示せず）により選択される。
【００１７】
コラムデコーダー２０はコラムアドレスＹＡを受信してデコーディングされた信号のコラム選択信号を出力する。
【００１８】
コラムパスゲート２２，２４は、コラム選択信号を受信して、コラムアドレスＹＡが指定するメモリセルＭＣの連結されたビットライン対とセンスアンプ２６との間を電気的に連結する。
【００１９】
ビットライン対ＢＬｍ−１、ＢＬｍ−１Ｂ，ＢＬｍ，ＢＬｍＢは、ビットライン対ＢＬｍ−１、ＢＬｍ−１Ｂ，ＢＬｍ，ＢＬｍＢとワードラインＷＬ０，ＷＬ１，．．．，ＷＬｎ−１の交差点に連結されて配置された複数個のメモリセルＭＣのデータを伝送するか又はメモリセルＭＣにデータを伝送する。
【００２０】
センスアンプ２６は、コラム選択信号により選択されたビットラインから出力される信号を感知及び増幅する。
【００２１】
通常、ＳＲＡＭは複数個のメモリマット（これはマットともいわれる）を備え、それぞれのメモリマットは複数個のサブメモリマット（これはサブマットともいわれる）に分けられる。また、それぞれのサブメモリマットは複数個のメモリブロック（これはブロックともいわれる）に分けられる。また、それぞれのメモリブロックは、Ｉ／Ｏポート別に区別されて配置された複数個のセンスアンプを備え、それぞれのセンスアンプはそれぞれのメモリブロック内のコラムビットの個数だけのビットライン対により共有される。
【００２２】
一層明確な理解のために例を挙げて説明すると、それぞれのメモリブロック内のコラムビットの個数が３２個で、Ｉ／Ｏポートの個数が９個の場合、それぞれのセンスアンプは３２個のビットライン対により共有され、センスアンプはそれぞれのＩ／Ｏポート別に１つずつ具備される。それぞれのビットライン対に割当されたコラムパスゲート２２，２４はコラム選択信号を受信して対応のビットライン対とセンスアンプを電気的に連結する。
【００２３】
上述のように、図１５に示したＳＲＡＭのそれぞれのメモリブロック内のコラムビットの個数が３２個で、Ｉ／Ｏポートの個数が９個であれば、該ＳＲＡＭにおけるセンスアンプ２６は３２個のビットライン対により共有される。また、それぞれのビットライン対に割り当てて配置されたコラムパスゲートＹＰＡＳＳの個数も３２個である。そして、それぞれのメモリブロック内のロービットの個数が６４個であれば、６４個のメモリセルＭＣの全てがそれぞれのビットライン対に連結される。
【００２４】
そこで、図１４に示したように、１つのビットライン対に連結されたメモリセルの個数が多ければ多いほど、ビットラインの負荷キャパシタンスは高い。従って、高い負荷キャパシタンスはＳＲＡＭの動作速度を低下させる主要原因となる。
【００２５】
このような問題点を解決するために、それぞれのメモリブロック内でのそれぞれのビットラインに連結されたメモリセルの個数を減らす方法が考慮されるようになる。以下、このような半導体メモリ装置が説明される。
【００２６】
図１６は従来のビットラインの負荷キャパシタンスを減らすためのＳＲＡＭの一例を示す概略図である。
【００２７】
図１６を参照すると、ＳＲＡＭにおける１つのメモリブロック内でコラムデコーダー（ＹＤＥＣ）３０から出力されるコラム選択信号を受信することにより、それぞれのコラムパスゲート（ＹＰＡＳＳ）３２，３４により１つのセンスアンプ３６に選択的に連結される２つのビットライン対ＢＬｍ−１、ＢＬｍ−１Ｂ，ＢＬｍ，ＢＬｍＢが図示される。メモリブロック単位は図１５を参照して既に説明されており、図１６にも同一に適用されるため、その追加説明は省略する。
【００２８】
図１６に示したビットライン構造を図１５に示した従来技術と比較してみると、図１６においては１つのビットライン対に連結されたメモリセルが２つのグループに分けられて区別されるように制御される。
【００２９】
即ち、１つのビットライン対の負荷キャパシタンスを減らすための方法として、１つのビットライン対に連結されたメモリセルの個数が減らされている。２つのグループに分けられて同一ビットラインに連結されたメモリセルは、選択ラインＳＬ１，ＳＬ２に印加される制御信号により区別されるように制御される。即ち、１つのビットラインが分割された形態である。
【００３０】
以下、分割されたビットラインのそれぞれが区別されるように制御される方法を詳しく説明する。
【００３１】
アクセシングしようとするメモリセルＭＣが上部ビットライン対に連結された場合には以下のように説明される。
【００３２】
１つのビットライン対、例えば、ビットライン対ＢＬｍ−１、ＢＬｍ−１ＢはスイッチングトランジスタＮＭ３１，ＮＭ３２，ＮＭ３３，ＮＭ３４によりスイッチングされてそれぞれ独立的に制御される。
【００３３】
制御ラインＳＬ１に印加される制御信号がハイレベルで、制御ラインＳＬ２に印加される制御信号ＳＬ２がローレベルであれば、ノードＮ３１はハイレベルで、ノードＮ３２はローレベルなので、スイッチングトランジスタＮＭ３１，ＮＭ３２はターンオンされ、スイッチングトランジスタＮＭ３３，ＮＭ３４はターンオフされる。
【００３４】
説明の便宜のため、以下、ビットライン対ＢＬｍ−１、ＢＬｍ−１ＢのうちスイッチングトランジスタＮＭ３１，ＮＭ３２の上部を上部ビットライン対とし、スイッチングトランジスタＮＭ３３，ＮＭ３４の下部を下部ビットライン対とする。
【００３５】
上部ビットライン対はグローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂに電気的に連結され、下部ビットライン対はグローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂに電気的に連結されない。そして、グローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂは、コラムパスゲート３２によりセンスアンプ３６に電気的に連結される。センスアンプ３６は、グローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂのデータを感知増幅して出力する。
【００３６】
反対に、アクセシングしようとするメモリセルＭＣが下部ビットライン対に連結されている場合、選択ラインＳＬ１に印加される制御信号はローレベルで、選択ラインＳＬ２に印加される制御信号はハイレベルとなる。
【００３７】
下部ビットライン対がグローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂに連結され、グローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂはコラムパスゲート３２によりセンスアンプ３６に電気的に連結される。センスアンプ３６は、グローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂのデータを感知増幅して出力する。
【００３８】
このように、図１６に示した従来の半導体メモリ装置はグローバルビットライン対ＧＢＬｍ−１、ＧＢＬｍ−１Ｂ，ＧＢＬｍ，ＧＢＬｍＢ、スイッチングトランジスタＮＭ３１，ＮＭ３２，ＮＭ３３，ＮＭ３４，ＮＭ３５，ＮＭ３６，ＮＭ３７，ＮＭ３８及び選択ラインＳＬ１，ＳＬ２を備えて、１つのコラムでのメモリセルＭＣの全てが１つのビットラインに連結されることにより、ビットラインの高いローディングキャパシタンスの問題点（図１５に示したＳＲＡＭのビットライン構造の問題点）を改善しようとする。
【００３９】
しかし、図１６に示した従来の半導体メモリ装置はビットラインの負荷キャパシタンスは減るが、コラムパスゲート２２，２４による負荷は減らないという問題点がある。図１４に示したように、ビットラインに連結された周辺回路中の１つのコラムパスゲートによる負荷キャパシタンスも半導体メモリ装置の動作速度を低下させる主要原因となることができる。
【００４０】
図１７は図１５及び図１６においてコラムパスゲートＹＰＡＳＳの一例を示す詳細回路図である。
【００４１】
コラムパスゲートＹＰＡＳＳは、リード／ライト情報ＲＣＯＮ及びコラムアドレスＹＡを受信して、アクセシングすべきメモリセルに連結されたビットライン対を選択し、データリード経路とデータライト経路が区別されるようにする。
【００４２】
図１７を参照すると、コラムパスゲートＹＰＡＳＳはコラム選択信号ＹＡｉとリード／ライト情報ＲＣＯＮを受信する。
【００４３】
コラム選択信号ＹＡｉが指定するコラムにおけるデータリード動作時にコラム選択信号ＹＡｉ及びリード／ライト情報ＲＣＯＮはハイレベルとなる。そして、ビットライン対ＢＬ，ＢＬＢとリードライン対ＬＲＳＤＬ，ＬＲＳＤＬＢが電気的に連結される。
【００４４】
データライト動作時にはコラム選択信号ＹＡｉだけがハイレベルとなる。そして、ビットライン対ＢＬ，ＢＬＢとライトライン対ＬＷＳＤＬ，ＬＷＳＤＬＢが電気的に連結される。
【００４５】
図１８は従来のデータリード経路を説明するためのＳＲＡＭにおけるサブマットを簡略に示す構成図である。
【００４６】
図１８を参照すると、上述のように、複数個のサブマットの夫々は複数個のメモリブロックを備える。即ち、サブマットＳＭＡＴ１は複数個のメモリブロックＢＬＫ１−ＢＬＫ８を備え、サブマットＳＭＡＴ２は複数個のメモリブロックＢＬＫ１１−ＢＬＫ１８を備える。
【００４７】
複数個のメモリブロックＢＬＫ１−ＢＬＫ８、ＢＬＫ１１−ＢＬＫ１８のそれぞれは第１センスアンプＢＳＡ１及び第２センスアンプＢＳＡ２を備える。図１８においてそれぞれのメモリブロックには１つの第１センスアンプＢＳＡ１及び１つの第２センスアンプＢＳＡ２だけが代表的に図示されているが、複数個の第１センスアンプＢＳＡ１及び複数個の第２センスアンプＢＳＡ２がＩ／Ｏポート別に分割されて配置される。従って、それぞれのメモリブロック内でＩ／Ｏポートの個数は、第１センスアンプＢＳＡ１の個数と同一で、第２センスアンプＢＳＡ２の個数とも同一である。
【００４８】
第１センスアンプＢＳＡ１のそれぞれはアドレスにより選択されたビットラインに表れるデータを感知及び増幅し、第２センスアンプＢＳＡ２のそれぞれは第１センスアンプＢＳＡ１のそれぞれから出力されるデータを感知及び増幅する。
【００４９】
第２センスアンプＢＳＡ２は、第１センスアンプＢＳＡ１による増幅のみではＣＭＯＳレベルにフルスイングされたデータを出力するまでには多くの時間が掛かるか、又は安定したレベルのデータを出力し難い場合、このような問題点を改善するために使用されるセンスアンプである。従って、データリード動作速度を速くするか又は安定したレベルのデータが出力されるようにするため、通常、従来のＳＲＡＭにおいてはそれぞれのメモリブロック内で少なくとも２次以上のセンスアンプが使用される。
【００５０】
メインデータラインＭＤＬ０，ＭＤＬ１は、第２センスアンプＢＳＡ２から出力されるデータを伝送する。
【００５１】
メインデータラインＭＤＬ０，ＭＤＬ１により伝送されたデータは、出力ドライバ（図示せず）を経てデータ出力端に出力される以前にＮＡＮＤゲートＮＡＮＤ５１に入力されてＮＡＮＤ演算が行われる。メインデータラインＭＤＬ０、ＭＤＬ１はリード動作の際にハイレベルにプリチャージされている。従って、メインデータラインＭＤＬ０，ＭＤＬ１のうちいずれか１つでもローレベルになると、ＮＡＮＤゲートＮＡＮＤ５１はハイレベルの信号を出力する。結果的には論理和演算を行っているように見せられる。
【００５２】
図１９は図１８において２つのブロックＢＬＫ１，ＢＬＫ１１内での１つのＩ／Ｏポートのデータリード経路を詳しく示す回路図である。
【００５３】
図１９を参照すると、１つのメモリブロックＢＬＫ１における第１センスアンプ（ＢＳＡ１）５２及び第２センスアンプ（ＢＳＡ２）５４、他の１つのメモリブロックＢＬＫ１１における第１センスアンプ（ＢＳＡ１）５６及び第２センスアンプ（ＢＳＡ２）５８が図示される。
【００５４】
コラムアドレスによりメモリブロックＢＬＫ１における１つのビットライン対が選択され、該ビットライン対に表れたデータはローカルセクションデータライン対ＬＳＤＬ，ＬＳＤＬＢに伝送される。メモリブロックＢＬＫ１における１つの第１センスアンプ５２は、センスアンプイネーブル信号ＢＳＡ１＿ＥＮによりイネーブルされ、前記ローカルセクションデータライン対ＬＳＤＬ，ＬＳＤＬＢに表れたデータを１次的に感知及び増幅する。
【００５５】
第２センスアンプ５４は、センスアンプイネーブル信号ＢＳＡ２＿ＥＮによりイネーブルされ、第１センスアンプ５２から出力されるデータを２次的に感知増幅する。第２センスアンプＢＳＡ２により出力されるデータはメインデータラインＭＤＬ０により伝送される。
【００５６】
第１センスアンプ５２，５６及び第２センスアンプ５４，５８のそれぞれの構造及び動作は、本発明が属する技術分野において通用の知識を有した者にとって自明な事実なので、詳細な説明は省略する。
【００５７】
図１８及び図１９に示すように、ＮＡＮＤゲートＮＡＮＤ５１の入力端のメインデータラインの個数はサブマットの個数と同一である。ＮＡＮＤゲートＮＡＮＤ５１は複数個のメインデータラインＭＤＬ０，ＭＤＬ１から入力される信号をＮＡＮＤ演算する。
【００５８】
このため、データリード経路を有するＳＲＡＭは、ＮＡＮＤ演算による信号遅延が多く発生して動作速度が低下する。また、それぞれのメモリブロックごとに第１センスアンプ及び第２センスアンプが使用されることにより、チップの面積が増加しデータリード動作時の電力消耗が多いとの問題点があった。
【００５９】
図２０は従来のデータライト経路を説明するためのＳＲＡＭにおける１つのＩ／Ｏポートを簡略に示した構成図である。
【００６０】
図２０を参照すると、データがライトドライバ部（ＷＤＲＶ）７６に入力されると、データ入力ライン対ＤＩＬ，ＤＩＬＢにデータが伝送される。データ入力ライン対ＤＩＬ，ＤＩＬＢに載せられたデータは、ローカルデータ入力ライン対ＬＤＩＬ，ＬＤＩＬＢに伝送される。コラムデコーダー（ＹＤＥＣ）７０から出力されるコラム選択信号を受信するコラムパスゲート（ＹＰＡＳＳ）７４は選択されたビットライン対ＢＬ，ＢＬＢとローカルデータ入力ライン対ＬＤＩＬ，ＬＤＩＬＢを電気的に連結する。そして、ビットライン対ＢＬ，ＢＬＢに伝送されるデータはアドレスにより選択されたメモリセルにライトされる。
【特許文献１】米国特許第５，９８６，９１４号明細書
【特許文献２】米国特許第６，８２２，９１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００６１】
然るに、データライト経路において、ライトドライバ部７６はデータが入力される場合にＣＭＯＳレベルにフルスイングされたデータを出力する。このため、ＣＭＯＳレベルにフルスイングされたデータがデータ入力ライン対ＤＩＬ，ＤＩＬＢ及びローカルデータ入力ライン対ＬＤＩＬ，ＬＤＩＬＢに印加されることにより、電力消耗が多く、ライト動作速度も低下されるとの問題点があった。
【００６２】
そこで、電力消耗が少なく、動作速度が速いと共に、高集積化された半導体メモリ装置を具現できるように、ビットラインの構造、データリード経路及びデータライト経路などの改善が切実に求められている。
【００６３】
本発明の第１の目的は、上述のような電力消耗の増加、動作速度の低下、チップサイズの増加などの問題点を解決することができる改善された半導体メモリ装置を提供することにある。
【００６４】
本発明の第２の目的は、ビットラインに連結された周辺回路の負荷に起因する動作速度の低下問題を解決することができる階層的ビットライン構造を有する半導体メモリ装置を提供することにある。
【００６５】
本発明の第３の目的は、コラムパスゲートの個数を顕著に減らしてチップサイズを減少させることができる階層的ビットライン構造を有する半導体メモリ装置を提供することにある。
【００６６】
本発明の第４の目的は、データリードの動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らして電力消耗を減少させることができるデータリード経路を有する半導体メモリ装置を提供することにある。
【００６７】
本発明の第５の目的は、データリードの動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らしてデータリード動作速度を増加させることができるデータリード経路を有する半導体メモリ装置を提供することにある。
【００６８】
本発明の第６の目的は、センスアンプの個数を減少させてチップサイズを減らすことができる半導体メモリ装置を提供することにある。
【００６９】
本発明の第７の目的は、データライト動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らして電飾消耗を減少させることができるデータライト経路を有する半導体メモリ装置を提供することにある。
【００７０】
本発明の第８の目的は、データライト動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らして動作速度を増加させることができるデータライト経路を有する半導体メモリ装置を提供することにある。
【００７１】
本発明の第９の目的は、データライト動作時にデータ入力ライン対にスモールスイングされたデータを伝送して動作の誤謬を減少または最小化することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００７２】
このような目的を達成するために本発明の一実施形態による半導体メモリ装置は、同一ビットライン対を共有し動作的に区画された第１，２メモリセルクラスタと、前記第１，２メモリセルクラスタに連結されたワードラインにそれぞれ対応して連結され、前記ビットライン対とは異なったビットライン対を共有し、動作的に区画された第３，４メモリセルクラスタと、コラム選択信号に応じて前記第１ないし４メモリセルクラスタに連結されたビットライン対のうち１つを共有センスアンプにスイッチングするためのコラムパスゲートと、を備える。
【００７３】
ここで、前記第１ないし４メモリセルクラスタを構成するメモリセルは、スタティックタイプのメモリセルであることができる。
【００７４】
また、前記半導体メモリ装置は、クラスタ選択信号を受信して前記第１ないし４メモリセルクラスタのうち１つを選択するためのクラスタ選択部をさらに備えることができる。
【００７５】
また、前記クラスタ選択信号は、コラムアドレスとローアドレスの組合せで生成された信号であることができる。
【００７６】
また、前記クラスタ選択部は、前記第１ないし４メモリセルクラスタが動作的に分割されるようにし、前記クラスタ選択信号により制御されるゲートトランジスタを備えることができる。
【００７７】
また、前記ゲートトランジスタはＮＭＯＳトランジスタであることができる。
【００７８】
また、本発明の他の実施形態による第１，２メモリセルクラスタに動作的に区画された複数個のメモリセルが連結されたビットライン対を複数個だけ備える半導体メモリ装置は、前記ビットライン対のうち少なくとも２つのビットライン対に対応するように１つずつ配置される複数個のグローバルビットライン対と、前記グローバルビットライン対のうち１つのグローバルビットライン対に対応するビットライン対に連結されたそれぞれの第１，２メモリセルクラスタのうち１つのメモリセルクラスタがアクセシングされるようにするためのクラスタ選択部と、コラム選択信号を受信してこれに対応する１つのグローバルビットライン対と共通センスアンプとの間を電気的に連結するため、前記グローバルビットライン対ごとに対応して配置されるコラムパスゲートと、を備えることを特徴とする。
【００７９】
ここで、前記半導体メモリ装置は、コラムアドレス及びローアドレスを組合せてクラスタ選択信号を生成するためのクラスタ選択信号生成部をさらに備えることができる。
【００８０】
また、前記クラスタ選択部は前記クラスタ選択信号により制御され、前記クラスタ選択部は前記ビットライン対のそれぞれとこれに対応する前記グローバルビットライン対との間の電気的連結を制御するためのゲートトランジスタを備えることができる。
【００８１】
本発明の目的を達成するためにまた他の実施形態による半導体メモリ装置は、複数個のビットライン対をそれぞれ備えた複数個のメモリブロックと、前記メモリブロック内でＩ／Ｏポート別に分割配置され、前記複数個のビットライン対のうちアドレスにより選択された１つのビットライン対に表れるデータを感知して第１レベルに増幅するための第１センスアンプと、前記第１センスアンプのうち第１方向に沿った仮想線上に配置されたメモリブロックに連結された第１センスアンプのリードセクションデータライン対に表れるデータを感知して前記第１レベルよりも高い第２レベルに増幅するために１つのリードセクションデータライン対ごとに１つずつ配置された第２センスアップと、を備えることができる。
【００８２】
ここで、前記リードセクションデータライン対及びそれぞれのリードセクションデータライン対に対応される互いに異なった二つ以上の第１センスアンプはブロック選択信号により電気的連結が制御されることができる。
【００８３】
また、前記ブロック選択信号はローアドレス情報であることができる。
【００８４】
また、前記第１方向はコラム方向であることができる。
【００８５】
また、前記メモリブロックはスタティックタイプのメモリセルであることができる。
【００８６】
本発明の目的を達成するためにまた他の実施形態による少なくとも１つ以上のメモリセルが連結された複数個のビットライン対が配置されたメモリブロックを複数個だけ備える半導体メモリ装置は、第１メモリブロック内で選択されたメモリセルが連結されたビットライン対のデータを感知して第１レベルに増幅するための第１ローカルセンスアンプと、前記第１メモリブロックと第１方向に沿った仮想線上に配置された第２メモリブロック内で選択されたメモリセルが連結されたビットライン対のデータを感知して第１レベルに増幅するための第２ローカルセンスアンプと、前記第１ローカルセンスアップ及び第２ローカルセンスアンプのうちいずれ１つのローカルセンスアンプからの出力信号を感知して前記第１レベルよりも高い第２レベルに増幅するためのグローバルセンスアンプと、を備えることを特徴とする。
【００８７】
ここで、前記半導体メモリ装置は前記第１ローカルセンスアンプ及び第２ローカルセンスアンプのうち選択されたローカルセンスアンプと前記グローバルセンスアンプ間を電気的に連結するためのブロック選択部をさらに備えることができる。
【００８８】
また、前記ブロック選択部はローアドレス情報により制御されることができる。
【００８９】
また、前記ブロック選択部は前記ローアドレス情報を受信して前記第１ローカルセンスアンプまたは第２ローカルセンスアンプと前記グローバルセンスアンプ間の電気的連結を制御するためのゲートトランジスタを備えることができる。
【００９０】
また、前記メモリセルはスタティックタイプのメモリセルであることができる。
【００９１】
また、前記ビットライン対のそれぞれに連結されたメモリセルは第１，２メモリセルクラスタに動作的に区画されることができる。
【００９２】
また、前記半導体メモリ装置は前記ビットライン対のうち少なくとも２つのビットライン対に対応されるように１つずつ配置される複数個のグローバルビットライン対をさらに備えることができる。
【００９３】
また、前記半導体メモリ装置は前記グローバルビットライン対のうち１つのグローバルビットライン対に対応されるビットライン対に連結されたそれぞれの第１，２メモリセルクラスタのうち１つのメモリセルクラスタがアクセシングされるようにするためのクラスタ選択部をさらに備えることができる。
【００９４】
また、前記半導体メモリ装置はコラム選択信号を受信してこれに対応される１つのグローバルビットライン対と第１ローカルセンスアンプまたは第２ローカルセンスアンプ間を電気的に連結するため、前記グローバルビットライン対ごとに対応して配置されるコラムパスゲートをさらに備えることができる。
【００９５】
上述のような目的を達成するために本発明のまた他の実施形態によるデータを受信してメモリセルにライトするためのライトドライビング回路を有する半導体メモリ装置において前記ライトドライビング回路は、前記メモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブし、これを第１データ入力ライン対に出力する第１ライトドライバ部と、前記第１ライトドライバ部から提供されるデータを受信して前記メモリセルにライトされるべきデータのレベルまでにドライブして、前記メモリセルと連結された選択ビットライン対に提供する第２ライトドライバ部と、を備えることを特徴とする。
【００９６】
ここで、前記メモリセルはスタティックタイプのメモリセルであることができる。
【００９７】
また、前記第１ライトドライバ部は、データライト時に前記第１データ入力ライン対とのチャージシェアリング動作を行うためのチャージシェアリングキャパシタを備えることができる。
【００９８】
また、前記半導体メモリ装置は、前記第１データ入力ライン対のデータが前記第２ライトドライバに印加されるようにスイッチングするデータライン選択部をさらに備えることができる。
【００９９】
上述の目的を達成するために本発明のまた他の実施形態による複数個のメモリブロックを備える半導体メモリ装置は、前記メモリブロックのうちいずれ１つのメモリブロック内で選択されたビットライン対のデータがローカルセンスアンプにより感知されて第１レベルのデータに増幅され、他の１つまたはそれ以上のメモリブロックにおけるローカルセンスアンプにも共有されるグローバルセンスアンプにより前記第１センスアンプからの出力データが感知されて前記第１レベルよりも高い第２レベルのデータに増幅されるデータリード経路と、第１ライトドライバ部がライトデータを受信してメモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブし、これを第１データ入力ライン対に出力し、第２ライトドライバ部が前記第１ライトドライバ部から提供されるデータを受信して前記メモリセルにライトされるべきデータのレベルまでにドライブして前記メモリセルと連結された選択ビットライン対に提供するデータライト経路と、を有することを特徴とする。
【発明の効果】
【０１００】
本発明は、階層的ビットライン構造を有する半導体メモリ装置を提供することにより、ビットラインに連結された周辺回路の負荷に起因する動作速度の低下問題を改善できるとの効果がある。
【０１０１】
また、本発明は、コラムパスゲートの個数を顕著に減らすことにより、チップを減少できるとの効果がある。
【０１０２】
また、本発明は、改善されたデータリード経路を有する半導体メモリ装置を提供することにより、データリード動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らすことにより、電力消耗を減少できるとの効果がある。
【０１０３】
また、本発明は、データリード動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らすことにより、データリード動作速度を増加させることができるとの効果がある。
【０１０４】
また、本発明は、メモリブロック別に配置されるセンスアンプの個数を減少させることにより、チップサイズを減少させることができるとの効果がある。
【０１０５】
また、本発明は、改善されたデータライト経路を有する半導体メモリ装置を提供することにより、データライト動作時にデータがＣＭＯＳレベルにフルスイングされる経路を減らすことにより、電力消耗を減少させることができるとの効果がある。
【０１０６】
また、本発明は、データライト動作時にデータ入力ライン対にスモールスイングされたデータを伝送して装置外部からのノイズに鈍感になるようにすることにより、動作の誤謬を減少または最小化できるとの効果がある。
【発明を実施するための最良の形態】
【０１０７】
以下、本発明の好ましい実施形態を図面を参照にして詳しく説明する。以下の実施形態における説明は本発明が属する技術分野において通常の知識を有した者に本発明に対する理解を助けるための意図で挙げられて図示され限定されたものに過ぎない。従って、以下の実施形態が本発明の範囲を制限するものとして使用されてはならない。
【０１０８】
まず、本発明の第１実施形態による階層的ビットライン構造を有する半導体メモリ装置が図１ないし図４を参照して説明される。
【０１０９】
図１は本発明の第１実施形態による階層的ビットライン構造を有する半導体メモリ装置を説明するためのブロック図である。
【０１１０】
図１を参照すると、本発明の第１実施形態による半導体メモリ装置は、動作的に区画された第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４と、コラム選択信号に応じてスイッチングするコラムパスゲート（ＹＰＡＳＳ）８４を備える。
【０１１１】
第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４を構成するメモリセルは、スタティックタイプのメモリセルであることができる。
【０１１２】
第１メモリセルクラスタＭＣＣ１及び第２メモリセルクラスタＭＣＣ２は、１つのビットライン対ＢＬ１，ＢＬ１Ｂを共有し、クラスタ選択部８２により動作的に区画される。
【０１１３】
第３メモリセルクラスタＭＣＣ３及び第４メモリセルクラスタＭＣＣ４は、ビットライン対ＢＬ１，ＢＬ１Ｂとは異なったビットライン対ＢＬ２，ＢＬ２Ｂを共有し、クラスタ選択部８２により動作的に区画される。
【０１１４】
第３メモリセルクラスタＭＣＣ３及び第４メモリセルクラスタＭＣＣ４は、第１メモリセルクラスタＭＣＣ１及び第２メモリセルクラスタＭＣＣ２に連結されたワードラインにそれぞれ対応して連結される。即ち、第３メモリセルクラスタＭＣＣ３は第１メモリセルクラスタＭＣＣ１に連結されたワードラインに連結され、第４メモリセルクラスタＭＣＣ４は第２メモリセルクラスタＭＣＣ２に連結されたワードラインに連結される。
【０１１５】
コラムパスゲート８４は、コラムデコーダー（ＹＤＥＣ）８０から出力されるコラム選択信号に応じて第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４に連結されたビットライン対のうち１つを共通センスアンプ８６に連結するようにスイッチングする。
【０１１６】
クラスタ選択部（ＢＭＵＸ＿１，ＢＭＵＸ＿２）８２は、クラスタ選択信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４により制御される。即ち、クラスタ選択部８２は、クラスタ選択信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４を受信して第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４のうち１つのメモリセルクラスタを選択する。
【０１１７】
クラスタ選択信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４はクラスタ選択信号生成部８１により生成される。
【０１１８】
クラスタ選択信号生成部８１は、コラムアドレスＹＡとローアドレスＸＡを組み合わせてクラスタ選択信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４を生成する。クラスタ選択信号生成部８１の一例は、図３に図示されているため、図３の説明部分で詳しく説明する。
【０１１９】
図２は図１の詳細回路図である。
【０１２０】
以下、図２を参照して本発明の第１実施形態による半導体メモリ装置を詳しく説明する。
【０１２１】
第１メモリセルクラスタＭＣＣ１内のメモリセルのうちワードラインＷＬ０に連結されたメモリセルＭＣ１１のデータをリードする場合を説明する。
【０１２２】
まず、ワードラインＷＬ０を指定するローアドレスによりワードラインＷＬ０がイネーブルされる。
【０１２３】
そして、メモリセルＭＣ１１が連結されたビットライン対ＢＬ１，ＢＬ１Ｂを指定するコラムアドレスＹＡが印加されると、コラムデコーダー（ＹＤＥＣ）８０は、コラムアドレスＹＡを受信してコラム選択信号を生成する。
【０１２４】
コラムパスゲート（ＹＰＡＳＳ）８４は、該コラム選択信号を受信して、該コラム選択信号に対応するグローバルビットライン対ＧＢ１，ＧＢＬ１Ｂと共通センスアンプ８６との間を電気的に連結する。ここで、グローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂは、ビットライン対ＢＬ１，ＢＬ１Ｂとビットライン対ＢＬ２，ＢＬ２Ｂにより共有される。そして、グローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂは、第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４のうちいずれか１つのメモリセルクラスタ内のメモリセルのデータが共通センスアンプ８６に伝送されるようにする役割をする。
【０１２５】
コラムパスゲート８４により共通センスアンプ８４と電気的に連結されたグローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂは、クラスタ選択部ＢＭＵＸ＿１，ＢＭＵＸ＿２により第１メモリセルクラスタＭＣＣ１が連結されたビットライン対ＢＬ１，ＢＬ１Ｂに電気的に連結される。このとき、第１メモリセルクラスタＭＣＣ１の以外の残りのメモリセルクラスタＭＣＣ２，ＭＣＣ３，ＭＣＣ４は、グローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂに連結されない。
【０１２６】
クラスタ選択部ＢＭＵＸ＿１、ＢＭＵＸ＿２は、クラスタ選択信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４により制御されるゲートトランジスタＮＭ９１，ＮＭ９２，ＮＭ９３，ＮＭ９４，ＮＭ９５，ＮＭ９６，ＮＭ９７，ＮＭ９８を備える。クラスタ選択部ＢＭＵＸ＿１，ＢＭＵＸ＿２は、第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４のうちいずれか１つのメモリセルクラスタがアクセシングされるようにする。ゲートトランジスタＮＭ９１，ＮＭ９２，ＮＭ９３，ＮＭ９４，ＮＭ９５，ＮＭ９６，ＮＭ９７，ＮＭ９８は、ビットライン対ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂのそれぞれとビットライン対ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂに対応するグローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂの間の電気的連結を制御する。
【０１２７】
例えば、クラスタ選択信号ＳＣ１がハイレベルで、残りのクラスタ選択信号ＳＣ２，ＳＣ３，ＳＣ４がローレベルである場合、メモリセルＭＣ１１のデータはグローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂにより伝送される。そして、そのデータは共通センスアンプ８６により感知及び増幅される。
【０１２８】
ゲートトランジスタＮＭ９１，ＮＭ９２，ＮＭ９３，ＮＭ９４，ＮＭ９５，ＮＭ９６，ＮＭ９７，ＮＭ９８は、例えば、ＮＭＯＳトランジスタであるか、或いはＰＭＯＳトランジスタであることができる。
【０１２９】
図１及び図２を参照して本発明の第１実施形態による半導体メモリ装置を共通センスアンプ８６の観点から説明する。
【０１３０】
複数個のビットライン対ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂのそれぞれには複数個のメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１が連結される。
【０１３１】
複数個のメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１は、第１メモリセルクラスタ及び第２メモリセルクラスタに動作的に区画される。即ち、ビットライン対ＢＬ１，ＢＬ１Ｂに連結されたメモリセルは第１メモリセルクラスタＭＣＣ１と第２メモリセルクラスタＭＣＣ２に動作的に区画され、ビットライン対ＢＬ２，ＢＬ２Ｂに連結されたメモリセルもまた第１メモリセルクラスタＭＣＣ３及び第２メモリセルクラスタＭＣＣ４に動作的に区画される。
【０１３２】
ビットライン対ＢＬ２，ＢＬ２Ｂに連結された第１メモリセルクラスタＭＣＣ３は、ビットライン対ＢＬ１，ＢＬ１Ｂに連結された第１メモリセルクラスタＭＣＣ１との区別のために第３メモリセルクラスタＭＣＣ３とする。そして、ビットライン対ＢＬ２，ＢＬ２Ｂに連結された第２メモリセルクラスタＭＣＣ４は、ビットライン対ＢＬ１，ＢＬ１Ｂに連結された第１メモリセルクラスタＭＣＣ１との区別のために第４メモリセルクラスタＭＣＣ４とする。
【０１３３】
複数個のグローバルビットライン対（図１及び図２にはＧＢＬ１，ＧＢＬ１Ｂだけが図示されたが、最大でメモリブロック内のＩ／Ｏポート当りコラムビット数／２だけが存在できる）は、それぞれ複数のビットライン対のうち少なくとも２つのビットライン対に対応するように１つずつ配置される。例えば、グローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂには２つのビットライン対(ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂ)が対応する。
【０１３４】
クラスタ選択部８２は、グローバルビットライン対のうち１つのグローバルビットライン対に対応するビットライン対に連結されたそれぞれの第１，２メモリセルクラスタのうち１つのメモリセルクラスタがアクセシングされるようにする。例えば、クラスタ選択部８２は、グローバルビットライン対ＧＢＬ１，ＧＢＬ１Ｂに対応するビットライン対ＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂに連結された第１ないし第４メモリセルクラスタＭＣＣ１，ＭＣＣ２，ＭＣＣ３，ＭＣＣ４のうち１つのメモリセルクラスタがアクセシングされるようにする。
【０１３５】
コラムパスゲートは、グローバルビットライン対ごとにそれに対応して配置される。そして、コラムパスゲートは、コラム選択信号を受信して該コラム選択信号に対応する１つのグローバルビットライン対と共通センスアンプとの間を電気的に連結する。前記グローバルビットライン対は低い非抵抗の金属ラインに配線されることが好ましい。
【０１３６】
図３は図１におけるクラスタ選択信号生成部８１の一例を示すブロック図である。
【０１３７】
図３を参照すると、ローアドレスＸＡがローレベルで、コラムアドレスＹＡもローレベルであれば、クラスタ選択信号ＳＣ１だけがハイレベルとなる。ローアドレスＸＡがハイレベルで、コラムアドレスＹＡがローレベルであれば、クラスタ選択信号ＳＣ２だけがハイレベルとなる。ローアドレスＸＡがローレベルで、コラムアドレスＹＡがハイレベルであれば、クラスタ選択信号ＳＣ３だけがハイレベルとなる。ローアドレスＸＡがハイレベルで、コラムアドレスＹＡもハイレベルであれば、クラスタ選択信号ＳＣ４だけがハイレベルとなる。
【０１３８】
図２及び図３を参照すると、第１メモリセルクラスタＭＣＣ１内のメモリセルのデータがリードされる場合には、ローアドレスＸＡがローレベルで、コラムアドレスＹＡもローレベルである。
【０１３９】
第２メモリセルクラスタＭＣＣ２内のメモリセルのデータがリードされる場合には、ローアドレスＸＡがハイレベルで、コラムアドレスＹＡがローレベルである。
【０１４０】
第３メモリセルクラスタＭＣＣ３内のメモリセルのデータがリードされる場合には、ローアドレスＸＡがローレベルで、コラムアドレスＹＡがハイレベルである。
【０１４１】
第４メモリセルクラスタＭＣＣ４内のメモリセルのデータがリードされる場合には、ローアドレスＸＡがハイレベルで、コラムアドレスＹＡもハイレベルである。
【０１４２】
上述のように、本発明の第１実施形態による半導体メモリ装置は、同一ビットライン対を共有し動作的に区画される第１，２メモリセルクラスタと、ビットライン対とは異なったビットライン対を共有し動作的に区画される第３，４メモリセルクラスタを備え、第１ないし第４メモリセルクラスタの連結されたビットライン対が１つのコラムパスゲートを通じて共通センスアンプに選択的にスイッチングされる構造を有する。
【０１４３】
従って、本発明の第１実施形態による半導体メモリ装置は、ビットラインのローディングキャパシタンスが減少され、動作速度が増加し、集積度が増加されるとの効果を有する。
【０１４４】
図４は本発明の第１実施形態による半導体メモリ装置の効果を従来の技術と比較して図示したグラフである。
【０１４５】
図４を参照すると、従来技術１、従来技術２、及び本発明の実施形態のビットラインディスチャージタイムが区別されて図示される。
【０１４６】
ビットラインディスチャージタイム（BL Discharge Time）は、メモリセルがビットラインに電荷をディスチャージするのに掛かる時間で、ビットラインの負荷キャパシタンスと密接に関連される。
【０１４７】
従来技術１は図１５に示した半導体メモリ装置で、従来技術２は図１６に示した半導体メモリ装置である。
【０１４８】
従来技術１のビットラインディスチャージタイムを１００とした場合、上部ビットラインと下部ビットラインに分割されたビットライン構造を有する従来技術２のビットラインディスチャージタイムはほぼ８４で、本発明の第１実施形態による半導体メモリ装置のビットラインディスチャージタイムはほぼ４８である。
【０１４９】
これは本発明の第１実施形態がメモリセルクラスタ単位で動作的に区画され、コラムパスゲートの個数も前記従来技術２に比べ半分以下に減少されることにより、ビットラインの周辺回路による負荷キャパシタンスが顕著に減らしているからである。
【０１５０】
次いで、本発明の第２実施形態による半導体メモリ装置が図５ないし図８を参照して説明される。
【０１５１】
図５は本発明の第２実施形態による半導体メモリ装置を説明するためのブロック図である。
【０１５２】
図５を参照すると、本発明の第２実施形態による半導体メモリ装置は、複数個のメモリブロックＢＬＫ１−ＢＬＫ８，ＢＬＫ１１−ＢＬＫ１８，第１センスアンプＢＳＡ１及び第２センスアンプＢＳＡ２を備える。メモリブロックＢＬＫ１−ＢＬＫ８，ＢＬＫ１１−ＢＬＫ１８のそれぞれにおける第１センスアンプＢＳＡ１の前端にはコラムパスゲートが配置されるが、図示していない。
【０１５３】
半導体メモリ装置は、メモリブロックＢＬＫ１−ＢＬＫ８，ＢＬＫ１１−ＢＬＫ１８内のメモリセルがスタティックタイプのＳＲＡＭであることができる。
【０１５４】
メモリブロックＢＬＫ１−ＢＬＫ８，ＢＬＫ１１−ＢＬＫ１８のそれぞれは複数個のメモリセル（図示）が連結された複数個のビットライン対（図示せず）を備える。
【０１５５】
第１センスアンプＢＳＡ１は、複数個のビットライン対のうちアドレスにより選択された１つのビットライン対に表れるデータを感知して第１レベルに増幅する。第１センスアンプＢＳＡ１は、それぞれのメモリブロック内でＩ／Ｏポート別に分割配置されることができる。
【０１５６】
第２センスアンプＢＳＡ２は、１つのリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢごとに１つずつ配置されて、第１センスアンプＢＳＡ１のうち第１方向に沿った仮想線上に配置されたメモリブロックに連結された第１センスアンプＢＳＡ１のリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに表れるデータを感知する。
【０１５７】
ここで、前記第１方向はコラム方向であることができる。即ち、図５に示すように、第１方向に沿った仮想線上に配置されたメモリブロックは、メモリブロックＢＬＫ１とメモリブロックＢＬＫ１１、メモリブロックＢＬＫ２とメモリブロックＢＬＫ１２であることができる。
【０１５８】
リードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢと、それぞれのリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢに対応する互いに異なった二つ以上の第１センスアンプＢＳＡ１は、対応するブロック選択部により電気的連結が制御される。
【０１５９】
例えば、互いに異なった二つの第１センスアンプ１２２，１２４とリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢは、ブロック選択部１２８，１２９により電気的連結が制御される。
【０１６０】
前記ブロック選択部は、ブロック選択信号ＢＳＡ１＿ＥＮ０，ＢＳＡ１＿ＥＮ１を受信して、リードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢとこれに対応する互いに異なった二つ以上の第１センスアンプＢＳＡ１の電気的連結を制御する。
【０１６１】
例えば、前記第１方向がコラム方向の場合、ブロック選択信号ＢＳＡ１＿ＥＮ０，ＢＳＡ１＿ＥＮ１はローアドレス情報であることができる。なぜならば、コラム方向に配置されたメモリブロック（例えば、ＢＬＫ１とＢＬＫ１１、ＢＬＫ２とＢＬＫ１２など）はそれぞれのメモリブロック内でのワードラインを選択するためのローアドレスにより区別されることができるからである。
【０１６２】
このようにして、図１８に示した従来の半導体メモリ装置に比べ本発明の第２実施形態による半導体メモリ装置はセンスアンプの個数が大幅に減らす構造を有するようになる。
【０１６３】
図６は図５においてコラム方向に配置されたメモリブロックの詳細回路図である。
【０１６４】
以下、図６を参照して、本発明の第２実施形態による半導体メモリ装置のデータリード動作を説明する。
【０１６５】
一層明確な理解のため、メモリブロックＢＬＫ１のセルアレイ内のメモリセルのデータをリードする場合を仮定して説明する。
【０１６６】
ローデコーダー（図示せず）により１つのワードラインが選択された後、メモリブロックＢＬＫ１内の１つのビットライン対がコラムパスゲート（図示せず）により選択される。そして、該ビットライン対のデータがローカルリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに伝送される。
【０１６７】
メモリブロックＢＬＫ１内の第１センスアンプ（ＢＳＡ１）１２２がブロック選択信号ＢＳＡ１＿ＥＮ０によりイネーブルされて、ローカルリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに表れるデータを感知及び増幅する。そして、ブロック選択信号ＢＳＡ１＿ＥＮ０はブロック選択部１２８に印加される。ブロック選択信号ＢＳＡ１＿ＥＮ０がハイレベルで印加される場合、他のブロック選択信号ＢＳＡ１＿ＥＮ１はローレベルで印加される。
【０１６８】
ブロック選択部１２８はインバーターＩＮＶ１３１，ＩＮＶ１３２及びゲートトランジスタＮＭ１３１，ＮＭ１３２を備える。そして、ブロック選択部１２８は、ブロック選択信号ＢＳＡ１＿ＥＮ０を遅延させた後、グローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢと第１センスアンプ１２２を電気的に連結させる。
【０１６９】
ブロック選択信号ＢＳＡ１＿ＥＮ０は、インバーターＩＮＶ１３１，ＩＮＶ１３２により遅延される。ブロック選択信号ＢＳＡ１＿ＥＮ０が遅延されてゲートトランジスタＮＭ１３１，ＮＭ１３２をターンオンさせる。
【０１７０】
第２センスアンプ（ＢＳＡ２）１２６は、第２センスアンプイネーブル信号ＢＳＡ２＿ＥＮを受信してイネーブルされて、グローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢに表れる信号を感知及び増幅する。ここで、第２センスアンプ１２６により感知されるグローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢの信号は、ＣＭＯＳレベルにフルスイングされる信号でなく、ＣＭＯＳレベルよりも低いレベルでスモールスイングされる信号である。従って、第２センスアンプ１２６は、グローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢのスモールスイング信号を感知及び増幅してメインデータラインＭＤＬに印加する。メインデータラインＭＤＬに印加されたデータは、出力ドライバなどを経て出力端に出力される。
【０１７１】
メモリブロックＢＬＫ１のセルアレイ内のメモリセルのデータがリードされる場合を例として説明したが、メモリブロックＢＬＫ１１のセルアレイ内のメモリセルのデータがリードされる場合にもブロック選択信号ＢＳＡ１＿ＥＮ１がブロック選択部１２９に印加されることだけが異なり、それ以外の場合は同一である。
【０１７２】
図７は図６の回路の動作を説明するためのタイミング図である。
【０１７３】
以下、図７を参照して図６の回路の動作を説明する。
【０１７４】
ローデコーダー（図示せず）によりワードラインＷＬがハイレベルに遷移された後、コラムパスゲート（図示せず）にスイッチング動作によりワードラインＷＬに連結されたメモリセル（図示せず）のデータがローカルリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに印加される。このとき、ローカルリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに表れる信号はスイング信号幅が小さい信号である。
【０１７５】
第１センスアンプ１２２がローカルリードセクションデータライン対ＬＲＳＤＬ，ＬＲＳＤＬＢに表れる信号を感知可能な所定の時点においてブロック選択信号ＢＳＡ１＿ＥＮ０がハイレベルで印加される。そして、ブロック選択信号ＢＳＡ１＿ＥＮ０は、ブロック選択部１２８により遅延された後、第１センスアンプ１２２とグローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢが電気的に連結されるようにする。
【０１７６】
第２センスアンプ１２６は、第２センスアンプイネーブル信号ＢＳＡ２＿ＥＮを受信してイネーブルされた後、グローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢに表れる信号を感知してＣＭＯＳレベルにフルスイングされるように増幅する。そして、メインデータラインＭＤＬはＣＭＯＳレベルにフルスイングされる。
【０１７７】
図５ないし図７を参照して説明されたように、本発明の第２実施形態による半導体メモリ装置は、センスアンプの個数が減ることにより、消耗電力及び面積が減少されるとともにメインデータラインの数も減少され、且つメインデータラインに表れる信号の論理和演算を減らすことにより、動作速度を増加させることができる。
【０１７８】
図８は本発明の第２実施例による半導体メモリ装置の効果を従来技術と比較説明するためのグラフである。従来技術は図１８に例示された半導体メモリ装置である。
【０１７９】
図８を参照すると、本発明の第２実施形態による半導体メモリ装置は、データリード速度（Data Read Speed）の面において従来技術に比べ約２２％ほど増加され、マットの面積(Mat Area)の面において約１６％ほど減少される。そして、１つのＩ／Ｏポートの電極消耗(1I/O Power)が約３０％ほど減少される効果を有する。データリード速度で示されたグラフはデータリードの時に消耗される時間のグラフである。
【０１８０】
以下、本発明の第３実施形態による半導体メモリ装置が図１ないし図８を参照して説明される。
【０１８１】
本発明の第３実施形態による半導体メモリ装置は、第１メモリブロック（図５のＢＬＫ１）内で選択されたメモリセルの連結されたビットライン対のデータを感知して第１レベルに増幅するための第１ローカルセンスアンプ（図５の１２２）、第１メモリブロックＢＬＫ１と第１方向に沿った仮想線上に配置された第２メモリブロックＢＬＫ１１内で選択されたメモリセルの連結されたビットライン対のデータを感知して第１レベルに増幅するための第２ローカルセンスアンプ１２４、及び、前記第１ローカルセンスアンプ１２２及び第２ローカルセンスアップ１２４のうちいずれ１つのローカルセンスアンプからの出力信号を感知して前記第１レベルよりも高い第２レベルに増幅するためのグローバルセンスアンプ１２６を備える。そして、前記ビットライン対のそれぞれに連結されたメモリセルは、第１メモリセルクラスタ（図２のＭＣＣ１）及び第２メモリセルクラスタ（図２のＭＣＣ２）に動作的に区画される。そして、前記ビットライン対のうち少なくとも２つのビットライン対に対応するように１つずつ配置される複数個のグローバルビットライン対（例えば図２のＧＢＬ１，ＧＢＬ１Ｂ）をさらに備えることができる。そして、前記グローバルビットライン対のうち１つのグローバルビットライン対（図２のＧＢＬ１，ＧＢＬ１Ｂ）に対応するビットライン対（図２のＢＬ１，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｂ）に連結されたそれぞれの第１メモリセルクラスタ（図２のＭＣＣ１，ＭＣＣ３）及び第２メモリセルクラスタ（図２のＭＣＣ２，ＭＣＣ４）のうち１つのメモリセルクラスタがアクセシングされるようにするためのクラスタ選択部ＢＭＵＸ＿１，ＢＭＵＸ＿２をさらに備えることができる。
【０１８２】
一例において、前記第１方向はコラム方向で、前記第１レベルはＣＭＯＳレベルよりも低い電圧で、第２レベルはＣＭＯＳレベルの電圧である。そして、前記半導体メモリ装置は前記メモリセルがスタティックタイプのメモリセルのＳＲＡＭであることができる。
【０１８３】
本発明の第３実施形態による半導体メモリ装置は、本発明の第１実施形態及び第２実施形態による半導体メモリ装置が有する利点を全部有するようになる。
【０１８４】
従って、本発明の第３実施形態による半導体メモリ装置は、ビットラインの負荷及びコラムパスゲートの個数を減らし、センスアンプの個数及びメインデータライン対の論理和演算を減らすことにより、動作速度の増加及び高集積化消耗電力の減少効果を有することができる。
【０１８５】
以下、本発明の第４実施形態による半導体メモリ装置を図９ないし図１２を参照して説明する。
【０１８６】
図９は本発明の第４実施形態による半導体メモリ装置を説明するためのブロック図である。
【０１８７】
図９を参照すると、本発明の第４実施形態による半導体メモリ装置は、データＤＩＮを受信してメモリセルにライトするためのライトドライビング回路を備える。ライトドライビング回路は、第１ライトドライバ部（ＧＷＤＲＶ）１６０及び第２ライトドライバ部（ＬＷＤＲＶ）１６２−１６５を備える。半導体メモリ装置は、メモリセルがスタティックタイプのメモリセルのＳＲＡＭであることができる。
【０１８８】
第１ライトドライバ部１６０は前記メモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブする。そして、前記ドライブされたデータを第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢに出力する。前記メモリセルにライトされるべきデータのレベルはＣＭＯＳレベルであることができる。前記第１ライトドライバ部１６０はＩ／Ｏポート別に分割されて配置されることができる。前記第１ライトドライバ部１６０が前記メモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブする過程は図１０及び図１１を参照して説明される。
【０１８９】
第２ライトドライバ部１６２−１６５は、第１ライトドライバ部１６０から提供されるデータを受信してメモリセルにライトされるべきデータのレベルまでにドライブする。そして、第２ライトドライブ部１６２−１６５は、メモリセルにライトされるべきデータのレベルまでにドライブされたデータをメモリセルに連結された選択ビットライン対に提供する。メモリセルに連結された選択ビットライン対とは、アドレスに選択されたビットライン対を意味する。
【０１９０】
本発明の第４実施形態による半導体メモリ装置は、データライン選択部（ＳＷ）１６６，１６７をさらに備えることができる。データライン選択部１６６，１６７は、ライトコマンド信号ＷＣＯＮ及びコラムアドレスＹＡの組合信号を受信して第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢのデータが第２ライトドライバ部１６２−１６５に印加されるようにスイッチングすることができる。データライン選択部１６６，１６７のスイング動作は、図１０を参照して説明される。
【０１９１】
図１０は図９において１つのＩ／Ｏポートでのライトドライビング回路を詳しく示した回路図で、図１１は図１０のライトドライビング回路を説明するためのタイミング図である。
【０１９２】
図１０を参照すると、第１ライトドライバ部ＧＷＤＲＶ、データライン選択部ＳＷ、データラインプリチャージブＰＲＥ１７１及び第２ライトドライバ部ＬＷＤＲＶが図示される。プリチャージブＰＲＥ１７１はそれぞれのグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢをプリチャージさせるための部分である。
【０１９３】
以下、セルアレイ内のメモリセルにライトされる過程を説明する。
【０１９４】
まず、ライトコマンド信号ＷＣＯＮが印加されない場合にはプリチャージ部ＰＲＥ１７０により第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢはプリチャージされている。
【０１９５】
ライトコマンド信号ＷＣＯＮを受信するショートパルスジェネレーター（図示せず）により生成されるパルスＰＷＣＯＮが印加されると、プリチャージ部ＰＲＥ１７０は第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢと遮断される。そして、ＮＯＲゲートＮＯＲ１７１，ＮＯＲ１７２によりＮＯＲ演算が行われ、ＮＯＲ演算の結果信号がＰＭＯＳトランジスタＰＭ１８２，ＰＭ１８３を選択的にターンオンさせて、第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢにデータが出力される。ここで、第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢにデータが出力される前にチャージシェアリングキャパシタＣＡＰ１によりチャージシェアリングされる。
【０１９６】
例えば、メモリセルにライトされるべきデータＤＩＮがハイレベルに印加される場合、ＮＯＲゲートＮＯＲ１７２の出力信号はハイレベルとなり、ＮＯＲゲートＮＯＲ１７２の出力信号はインバータＩＮＶ１７７により反転され、つまりＰＭＯＳトランジスタＰＭ１８１はターンオンされる。この場合にＰＭＯＳトランジスタＰＭ１８０はターンオフ状態である。ＰＭＯＳトランジスタＰＭ１８１がターンオンされる場合、第１データ入力ラインＧＤＩＬとチャージシェアリングキャパシタＣＡＰ１が電気的に連結されてチャージシェアリング動作が行われる。そして、図１１に示されたように、第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢのデータはスイング幅が減るようになる。これはメモリセルにライトされるべきデータのレベルよりも低いレベルのデータである。
【０１９７】
データライン選択部ＳＷは、第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢとグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢを連結するためにスイッチングする。データライン選択部ＳＷは、ライトコマンド信号ＷＣＯＮ及びコラムアドレスのアンド演算結果信号により制御される。ライトコマンド信号ＷＣＯＮ及びコラムアドレスが全部ハイレベルである場合、データライン選択部ＳＷはターンオンされて第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢとグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢを電気的に連結する。そして、第１ライト入力ライン対ＧＤＩＬ，ＧＤＩＬＢのデータがグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢに伝送されるようにする。従って、グローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢのタイミング図は、図１１に示した第１データ入力ライン対ＧＤＩＬ，ＧＤＩＬＢのタイミング図とほぼ同一である。
【０１９８】
ドライバイネーブル信号ＤＲＶ＿ＥＮが印加されると、第２ライトドライバ部ＬＷＤＲＶがイネーブルされてグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢに表れたデータを感知及び増幅する。
【０１９９】
第２ライトドライバ部ＬＷＤＲＶはＣＭＯＳレベルにフルスイングされたデータを生成する。第２ライトドライバ部ＬＷＤＲＶにより増幅されたデータは、ローカルライトセクションデータライン対ＬＷＳＤＬ，ＬＷＳＤＬＢに出力され、選択されたビットライン対に伝送される。それで、ワードラインＷＬにより選択されたメモリセルにはＣＭＯＳレベルにフルスイングされたデータがライトされる。
【０２００】
図２０に示した従来の半導体メモリ装置のデータライト経路を説明すると、ライトドライバ部（図２０の７６）によりＣＭＯＳレベルにフルスイングされたデータがデータ入力ライン対（図２０のＤＩＬ，ＤＩＬＢ）に伝送される。しかし、上述したように、本発明の第４実施形態による半導体メモリ装置のライトドライビング回路は、第１データ入力ライン対、グローバルライトセクションデータライン対などのデータ入力ライン対にスモールスイングされたデータが伝送されるようにする。そして、第２ライトドライバ部がスモールスイングされたデータをメモリセルにライトされるべきレベルまでにドライブしてメモリセルに連結された選択ビットラインに提供する。また、データ入力ライン対にスモールスイングされたデータが伝送されることにより、装置外部のノイズに鈍感となって装置の誤動作を予防することができる。
【０２０１】
従って、本発明の第４実施形態による半導体メモリ装置は電力消耗が少なく、動作速度も増加する。
【０２０２】
図１２は本発明の第４実施形態による半導体メモリ装置の効果を従来技術と比較説明するためのグラフである。
【０２０３】
図１２を参照すると、消耗電力(Power)の面において従来技術による半導体メモリ装置に比べ本発明の第４実施形態による半導体メモリ装置の消耗電力が約６７％ほど減少することがわかる。また、動作速度(Speed)の面において本発明の第４実施形態による半導体メモリ装置が約３０％ほど増加する。図１２において速度で表現されたグラフは、データライト動作のときに所要される時間である。
【０２０４】
最後に、本発明の第５実施形態による半導体メモリ装置が図１３、図６ないし図１２を参照して説明される。
【０２０５】
図１３は本発明の第５実施形態による半導体メモリ装置を説明するための回路図である。
【０２０６】
図１３を参照すると、複数個のメモリブロックのうちいずれか１つのメモリブロック内で選択されたビットライン対のデータがローカルセンスアンプＢＳＡ１により感知されるデータリード経路の一部と、第２ライトドライバ部ＬＷＤＲＶがグローバルライトセクションデータライン対ＧＷＳＤＬ，ＧＷＳＤＬＢにより提供されるデータを受信してメモリセルにライトされるべきデータのレベルまでにドライブしてメモリセルと連結された選択ビットライン対に提供するデータライト経路の一部とが図示される。
【０２０７】
前記データリード経路において、ローカルセンスアンプＢＳＡ１の以後の経路は図１３に図示されていないが、図６においてグローバルリードセクションデータライン対ＧＲＳＤＬ，ＧＲＳＤＬＢに連結されたグローバルセンスアンプ（図６におけるＢＳＡ２）と同一である。
【０２０８】
また、前記データライト経路においても第２ライトドライバ部ＬＷＤＲＶの以前の経路は図１３に図示されていなが、メモリセルにライトされるべきデータのレベルよりも低いレベルのデータにドライブするための図１０における第１ライトドライバ部ＧＷＤＲＶと同一である。
【０２０９】
従って、本発明の第５実施形態による半導体メモリ装置は、データリード動作の時に複数個のメモリブロックのうちいずれ１つのメモリブロック内で選択されたビットライン対のデータがローカルセンスアンプＢＳＡ１により感知されて第１レベルのデータに増幅される。そして、他の１つまたはそれ以上のメモリブロックにおけるローカルセンスアンプＢＳＡ１にも共有されるグローバルセンスアンプ（図６のＢＳＡ２）によりローカルセンスアンプＢＳＡ１からの出力データが感知され、第１レベルよりも高い第２レベルのデータに増幅される。
【０２１０】
本発明の第５実施形態による半導体メモリ装置は、データライトの動作時、第１ライトドライバ部ＧＷＤＲＶがライトデータを受信してメモリセルにライトされるべきデータのレベルよりも小さいレベルのデータにドライブし、これを第１データ入力ライン対に出力する。そして、第２ライトドライバ部ＬＷＤＲＶが第１ライトドライバ部ＧＷＤＲＶから提供されるデータを受信してメモリセルにライトされるべきデータのレベルまでにドライブして前記メモリセルと連結された選択ビットライン対に提供する。
【０２１１】
従って、本発明の第５実施形態による半導体メモリ装置は動作速度が速くなり、消耗電力も減るとの効果を有する。
【０２１２】
上述した本発明の多様な実施形態による半導体メモリ装置は、前記実施形態に限定されず、本発明の基本原理を外れない範囲内で多様に設計され応用されるのは本発明が属する技術分野において通常の知識を有した者にとって自明な事実である。
【図面の簡単な説明】
【０２１３】
【図１】本発明の第１実施形態による階層的ビットライン構造を有する半導体メモリ装置を説明するためのブロック図である。
【図２】図１の詳細回路図である。
【図３】図１におけるクラスタ選択信号生成部の一例を示すブロック図である。
【図４】本発明の第１実施形態による半導体メモリ装置の効果を従来の技術と比較して図示したグラフである。
【図５】本発明の第２実施形態による半導体メモリ装置を説明するためのブロック図である。
【図６】図５におけるコラム方向に配置されたメモリブロックの詳細回路図である。
【図７】図６の回路の動作を説明するためのタイミング図である。
【図８】本発明の第２実施形態による半導体メモリ装置の効果を従来技術と比較説明するためのグラフである。
【図９】本発明の第４実施形態による半導体メモリ装置を説明するためのブロック図である。
【図１０】図９において１つのＩ／Ｏポートでのライトドライビング回路を詳しく示した回路図である。
【図１１】図１０のライトドライビング回路を説明するためのタイミング図である。
【図１２】本発明の第４実施形態による半導体メモリ装置の効果を従来技術と比較説明するためのグラフである。
【図１３】本発明の第５実施形態による半導体メモリ装置を説明するための回路図である。
【図１４】従来のＳＲＡＭにおける１つのビットラインに連結されたメモリセルの個数に従う負荷キャパシタンスを示すグラフである。
【図１５】ビットラインの負荷キャパシタンスが大きい従来のＳＲＡＭのビットライン構造を説明するための概略図である。
【図１６】従来のビットラインの負荷キャパシタンスを減らすためのＳＲＡＭの一例を示す概略図である。
【図１７】図１５及び図１６におけるコラム選択部の一例を示す詳細等価回路図である。
【図１８】従来のデータリード経路を説明するためのＳＲＡＭにおけるサブマットを簡略に示す構成図である。
【図１９】図１８における２つのブロックＢＬＫ１，ＢＬＫ１１内での１つのＩ／Ｏポートのデータリード経路を詳しく示す回路図である。
【図２０】従来のデータライト経路を説明するためのＳＲＡＭにおける１つのＩ／Ｏポートを簡略に示す構成図である。
【符号の説明】
【０２１４】
ＭＣＣ１−ＭＣＣ４：メモリセルクラスタ
ＳＣ１−ＳＣ４：クラスタ選択信号
ＢＬ１−ＢＬ２，ＢＬ１Ｂ−ＢＬ２Ｂ：ビットライン
ＧＢＬ１，ＧＢＬ１Ｂ：グローバルビットライン
ＢＭＵＸ＿１，ＢＭＵＸ＿２：クラスタ選択部
ＹＰＡＳＳ：コラムパスゲート
８１：クラスタ選択信号生成部
ＹＤＥＣ：コラムデコーダー
８６：センスアンプ
ＹＡ：コラムアドレス
ＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１：メモリセル
ＸＡ：ローアドレス
ＢＬＫ１−ＢＬＫ８，ＢＬＫ１１−ＢＬＫ１８：メモリブロック
ＢＳＡ１：第１センスアンプ
ＢＳＡ２：第２センスアンプ
１２８，１２９：ブロック選択部
ＢＳＡ１＿ＥＮ０，ＢＳＡ１＿ＥＮ１：ブロック選択信号
ＭＤＬ：メインデータライン
ＬＲＳＤＬ，ＬＲＳＤＬＢ：ローカルリードセクションデータライン
ＧＲＳＤＬ，ＧＲＳＤＬＢ：グローバルリードセクションデータライン
ＢＳＡ２＿ＥＮ：センスアンプイネーブル信号
ＬＷＳＤＬ，ＬＷＳＤＬＢ：ローカルライトセクションデータライン
Ｓ＿ＭＡＴ１，Ｓ＿ＭＡＴ２：サブマット
ＬＷＤＲＶ：第２ライトドライバ部
ＧＷＤＲＶ：第１ライトドライバ部
ＳＷ：データライン選択部
ＧＤＩＬ，ＧＤＩＬＢ：第１データ入力ライン
ＧＷＳＤＬ，ＧＷＳＤＬＢ：グローバルライトセクションデータライン
ＡＮＤ１６１，ＡＮＤ１６２，ＡＮＤ１７１：アンドゲート
ＷＣＯＮ：ライトコマンド信号
ＤＲＶ＿ＥＮ：ドライバイネーブル信号
ＣＡＰ１：チャージシェアリングキャパシタ
ＰＲＥ１７１，ＰＲＥ１７０：プリチャージ部
【図１】
2007141431.tif 000003
【図２】
2007141431.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2007141431.tif 000016
【図１５】
2007141431.tif 000017
【図１６】
2007141431.tif 000018
【図１７】
2007141431.tif 000019
【図１８】
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【図１９】
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【図２０】
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