(57)【要約】【課題】コンパクトなバラン変成器回路を提供する。【解決手段】コンパクトなバラン変成器は、１次および２次導体ループを有する。これらのループの各々は、実質的に平坦なスパイラル構造に設けられる。しかし、これらのループの１つ、１次または２次ループは、好適には、多層（積層）構造内に設けられる。多層構造内の１次または２次層のうちの少なくとも１層の積層は、ループの１つにインピーダンスの増大を与える。インピーダンス整合のためのこの増大されたインピーダンスは、多層構造内に通常生じるような１次および２次層間の寄生容量がないという利点をもたらす。本発明の他の実施例では、導体ループは共に、多層構造内に設けられる。このような構造は、１対１インピーダンス整合状態および幾分低い周波数のバラン回路に対して特に有用である。【選択図】  図９
2007243208.tif 000002
【特許請求の範囲】
【請求項１】
（イ）スパイラル・パターンで巻かれ実質的に平坦な第１導電ループ部分とスパイラル・パターンで巻かれ実質的に平坦な第２導電ループ部分とを有する１次導電ループと、
（ロ）スパイラル・パターンで巻かれ実質的に平坦な２次導電ループとを備え、
（ハ）前記１次導電ループの前記第１導電ループ部分が第１層に設けられ、前記２次導電ループが前記１次導電ループの前記第１導電ループ部分に隣り合って沿うように前記第１層に設けられ、
（ニ）絶縁層を挟んで前記第１層と垂直方向で隣接する第２層に前記１次導電ループの前記第２導電ループ部分だけが単独で設けられ、
（ホ）前記スパイラル・パターンが矩形状のパターンであり、前記第１層に設けられている前記第１導電ループ部分の部分と前記第２層に単独で設けられている前記第２導電ループ部分の部分とが対面しており、
（ヘ）前記第１導電ループ部分と前記第２導電ループ部分とが同じスパイラル方向に電流を流すことを特徴とするバラン変成器。
【請求項２】
（イ）スパイラル・パターンで巻かれ実質的に平坦な第１導電ループ部分とスパイラル・パターンで巻かれ実質的に平坦な第２導電ループ部分とを有する１次導電ループと、
（ロ）スパイラル・パターンで巻かれ実質的に平坦な２次導電ループとを備え、
（ハ）前記１次導電ループの前記第１導電ループ部分が第１層に設けられ、前記２次導電ループが前記１次導電ループの前記第１導電ループ部分に隣り合って沿うように前記第１層に設けられ、
（ニ）絶縁層を挟んで前記第１層と垂直方向で隣接する第２層に前記１次導電ループの前記第２導電ループ部分だけが単独で設けられ、
（ホ）前記スパイラル・パターンが矩形状のパターンであり、前記第１層に設けられている前記第１導電ループ部分の部分と前記第２層に単独で設けられている前記第２導電ループ部分の部分とが対面しており、
（ヘ）前記第１導電ループ部分と前記第２導電ループ部分とが同じスパイラル方向に電流を流し、
（ト）前記１次導電ループ側と前記２次導電ループ側との間で４：１のインピーダンス・マッチングを与えることを特徴とするバラン変成器。
【請求項３】
第１層に設けられ、平坦なスパイラル・パターンで巻かれた第１の部分と、前記第１層に平行な第２層に設けられ、前記第１の部分と同じ巻線方向の平坦なスパイラル・パターンで巻かれた第２の部分とを有する１次導体ループと、
前記第１層に設けられ、平坦なスパイラル・パターンで巻かれ、前記１次導体ループの前記第１の部分と水平に隣接して配置された２次導体ループとを含み、
前記導体ループの少なくとも１つが、矩形パターンで構成されていることを特徴とするバラン変成器。
【請求項４】
第１層に設けられ、平坦なスパイラル・パターンで巻かれた第１の部分と、前記第１層に平行な第２層に設けられ、前記第１の部分と同じ巻線方向の平坦なスパイラル・パターンで巻かれた第２の部分とを有する１次導体ループと、
前記第１層に設けられ、平坦なスパイラル・パターンで巻かれ、前記１次導体ループの前記第１の部分と水平に隣接して配置された２次導体ループとを含み、
当該バラン変成器は、約８５０ＭＨｚの周波数で動作し、４対１インピーダンス整合を与え、各辺が約２３５μｍである矩形パターンで構成されていることを特徴とするバラン変成器。
【請求項５】
前記第１層に設けられ、平坦なスパイラル・パターンで巻かれた第１の部分と、前記第１層に平行な第２層に設けられ、当該１次導体ループの前記第１の部分と同じ巻線方向の平坦なスパイラル・パターンで巻かれた第２の部分とを有する１次導体ループと、
第１層に設けられた平坦なスパイラル・パターンで巻かれ、前記１次導体ループの前記第１の部分と水平に隣接して配置されている第１の部分と、第２層に設けられ、当該２次導体ループの前記第１の部分と同じ巻線方向の平坦なスパイラル・パターンで巻かれ、前記１次導体ループの前記第２の部分と水平に隣接して配置された第２の部分とを有する２次導体ループとを含み、
当該バラン変成器は、１対１インピーダンス整合を与え、各辺が約２３５μｍである矩形パターンで構成されていることを特徴とするバラン変成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、アナログ信号のためのバラン（ＢＡＬＵＮ）変成器回路に関する。特に、本発明は、集積回路基板上に製造されるバラン回路の構成に関する。さらに特に、本発明は、コンパクトであるだけでなく、１次および２次変成器回路間の寄生容量の影響を減少するバラン構造を作製するために、複数の層内に設けられるバラン変成器構造に関する。
【背景技術】
【０００２】
バランは、無線周波（ＲＦ）回路内にインピーダンス平衡を与えるために用いられる電子回路要素である。本質的には、バランは、平衡不平衡変成器である。これらのデバイスは、不平衡要素および回路を平衡要素および回路に接続するために、無線周波応用に用いられる。
【０００３】
不平衡回路要素は、通常、大きくて高価であり、フィルタおよび電力増幅器のようなデバイスを含む。それらを平衡にすることは、可能ではあるが、２倍の大きさおよび費用を必要とするであろう。一方、平衡要素は、通常、集積回路内に用いられる。というのは、内部要素の数を２倍するコストが、集積回路構造内では低いからである。バラン回路はまた、所望の電気的特性を有する。バラン回路は、改良された信号分離特性と線形特性とを有し、故に、可能な時は常に用いられる。不平衡回路においては、電流は、典型的には、単一ワイヤーによって送られ、アースを経て戻される。アースは、好適には、デバイスのシャシーを形成するか、あるいは、シャシーに直接かつ電気的に直接接続される大きな導体である。一方、平衡回路は、典型的には、２つの導体と１つのアースとを含む。バランの場合は、電流は、一方の導体“下（ｄｏｗｎ）”を流れ、他方の導体を経て戻る。これにより、アースを経て流れる電流を排除する。これは、理想的な状態である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
バラン回路は、無線構造において望まれる。というのは、チップ構造は差動（ｄｉｆｆｅｒｅｎｔｉａｌ）である傾向にあるが、外部要素はシングル・エンデッド（ｓｉｎｇｌｅ  ｅｎｄｅｄ）である傾向にあるからである。従って、バラン変成器は、内部要素と外部要素とを結合する必要がある。しかし、バランは、一般に、セルラー電話機のような無線周波デバイスにおいて使用されることになると、コストおよびサイズについて特に制限がある。これらのデバイスは、セルラー電話機またはセルラー電話システムの他の要素について特に小さいサイズのバランを明らかに必要とする。従って、さらに、良好な電気的性能を示す小さく安価なバランが必要とされる。特に、集積された無線周波集積回路は、通常モード信号の分離を改良し易い差動回路を用いることが非常に望まれる。さらに、電力整合は、平衡インピーダンス変成器の使用を必要とする。さらに、能動とは逆の受動のバラン・デバイスが望ましい。というのは、受動バラン・デバイスは、動作に対して付加的な電流を必要としないからである。しかし、受動バランは、物理的に非常に大きくなる傾向がある。本発明のバランは、受動バラン・デバイスにおけるサイズの減少を可能にする。
【課題を解決するための手段】
【０００５】
本発明の好適な実施例によれば、無線周波バラン変成器は、実質的に平坦な１次導電ループと、実質的に平坦な２次導電ループとを有する。これら導電ループは、各々、スパイラル・パターンで構成される。ループは、一方のループの少なくとも一部が、他方のループの一部に水平に隣接して配置されるように設けられる。さらに、少なくとも１つのループは、少なくとも２つの垂直に隣接する平面に設けられる。垂直に隣接する平面にあるループの部分は、同じ巻線方向を有する。本発明の一実施例では、ループの両方は、垂直に隣接する平面内に設けられた部分を有する。本発明のバラン変成器は、特に、高周波応用、例えば、約８５０ＭＨｚの周波数で有効なバラン回路に有用であり、各辺がわずか２３５μｍの矩形パターンで構成される。
【０００６】
従って、本発明の目的は、コンパクトなバラン変成器回路を提供することにある。
【０００７】
本発明の他の目的は、能動回路要素を使用しないで、高周波回路応用におけるインピーダンス整合を提供することにある。
【０００８】
本発明のさらに他の目的は、バラン変成器の１次および２次巻線間に生じる寄生容量を減少することにある。
【０００９】
本発明のさらに他の目的は、セルラー電話機およびセルラー電話システムに特に有用なバラン変成器回路を提供することにある。
【００１０】
また、本発明のさらに他の目的は、集積回路製造方法を用いて製造することができるバラン変成器回路を提供することにある。
【００１１】
さらに、本発明のさらに他の目的は、２以上のプレーナー回路構造内に作製することができるバラン回路を提供することにある。
【００１２】
本発明のさらに他の目的は、小形、効果的、製造容易、かつ、低コストであるバラン回路を提供することにある。
【００１３】
最後に、これに限定されるものではないが、本発明の目的は、種々のインピーダンス特性を有するバラン回路を提供することにある。
【００１４】
本発明の種々の実施例に適合する所望のこれら目的の説明は、これらの目的のいずれかあるいは全てが、本発明の最も一般的な実施例または特定の実施例のいずれかにおいて、個々にまたは集合的に、本質的または必須の特徴として与えられることを提示することを意味するものではない。
【発明の効果】
【００１５】
本発明によれば、コンパクトなバラン変成器回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明に関する要旨を、特に指摘し、明細書の最後の部分に個別にクレームした。しかしながら、本発明は、構成および実施の方法の両方を、本発明の他の目的および利点とともに、図面と共に以下の説明を参照することによって最も理解することができる。
【００１７】
本出願で例示された回路のより一層の理解のために、１次巻線は、一般に実線で示している。同様に、２次巻線は、点線で示している。これは、便宜のためであり、また、“１次”および“２次”の表示が、相対的な用語であることを理解すべきである。
【００１８】
図１（ａ）は、端子１および２を有する１次巻線を備えるプレーナー・バランを示す。図１（ｂ）は、図１（ａ）の線１ＡＡ−１ＡＡについての断面図である。同様に、２次巻線は、端子３および４を有する。図示のように、巻線は、ほぼ単一平面内に設けられ、かつ、互いに隣接して設けられている。
【００１９】
図２は、図１（ａ）に示すバラン変成器の等価回路である。特に、１次回路はインダクタンスＬ１を有し、２次回路はインダクタンスＬ２を有することが分かる。また、１次および２次回路間の結合係数ｋが定義される。特に、ｋ＝Ｍ／（Ｌ１×Ｌ２）1/2  であり、ここに、Ｍは、１次および２次巻線間の相互インダクタンスである。図１（ａ）および図２に示すような回路には、実際には、発生するインピーダンス変換があり、変成器の端子１および２から見た入力インピーダンスＺinは、Ｚload×（Ｌ１／Ｌ２）に等しい。ここに、Ｚloadは、出力端子３および４に接続された負荷インピーダンスである。
【００２０】
図１（ａ）および図２に示したバラン回路を、積層プレーナー構造で異なる構成に巻線を設けることによってよりコンパクトに作製しようと試みると、図３（ａ）に示す物理的回路になる。図３（ｂ）は、図３（ａ）の平面２ＡＡ−２ＡＡ−２ＡＡ−２ＡＡについての断面図である。しかし、１次および２次巻線間の中間絶縁層（図示せず）の存在のため、１次および２次巻線間には、寄生容量Ｃpが生じる。この寄生容量は、図３（ａ）の点線で示される導体を介して回路の他の部分に接続されたキャパシタの追加によって示される。しかし、図３（ａ）の寄生容量は、集中回路要素の存在によって示されるが、この構成によって生じた比較的高い寄生容量は、実際には、導電路に沿って分布し、層間に設けられた絶縁材料、および層間に生じる表面結合の故に、存在することに注意すべきである。また、これに関しては、図３（ａ）が、実際には、多層バラン回路を示す等角図であることに特に注意されたい。特に、１次巻線は、上層にあり、２次巻線は、下層すなわち低層にある。また、図３（ａ）では、２次巻線は点線として表示されていないことに注意されたい。というのは、このような点線表示は、この説明にとって必要ではないからである。
【００２１】
図４は、図３（ａ）の等価集中回路の概略図である。特に、寄生容量Ｃp  は、１次および２次巻線間に高周波路を与えることに注意すべきである。このことは、コモンモードの信号に対し所望のレベルの分離を与えない。
【００２２】
図５は、４対１インピーダンス整合変成器回路を実現するために、変成器巻線を接続する方法を示す。特に、図に示すように、１次回路は通常のものであるが、２次巻線は並列構成で接続されていることに注意されたい。この結果、端子１，２間の電圧がＶであると、２次回路の出力電圧は、Ｖ／２となる。同様に、１次回路の電流がＩであると、端子３を流れる電流は、２Ｉである。入力インピーダンスをＺ1  ＝Ｖ／Ｉと定義すると、出力インピーダンスＺ2  ＝Ｖ／４Ｉ＝Ｚ1／４であることが明らかである。
【００２３】
平坦なスパイラルに設けられたバラン回路において、この４対１インピーダンス整合を実現する方法の１つを、図６に示す。この回路は、中心タップが設けられ、多数の巻線が用いられている点を除いては、図５に示した回路と同じである。図６の集中等価回路図を図７に示す。
【００２４】
図８は、多層積層インダクタ回路の物理的構成を示す。この図は、例示のためのものである。特に、この図は、１次回路または２次回路を含まないことに注意すべきである。しかし、この図は、ループが２つの隣接プレーナー構造で設けられる一対のほぼ平坦なスパイラル構成の導電ループを説明することに注意されたい。プレーナー回路が示される例示の他の回路については、絶縁層が上部および下部のプレーナー構造間に設けられているものと仮定する。このような絶縁層の存在および構成は、プリント回路技術および集積回路技術に乏しい当業者にとっても、十分に理解されるであろう。しかし、特に、図８を参照すると、上部および下部巻線が、各々、同じ巻線方向に向き、従って、上部層の端子１に入る電流は、時計回りの方向であり、同様に、この同じ電流が下層に入るときも、時計周りの方向に流れることが分かることに注意されたい。図８に示す垂直隣接および水平隣接構造の結果、上部および下部巻線層間の結合は、インダクタンスが巻き数の２乗ほど増大するようになる。特に、２回巻きインダクタは、単一プレーナー構造のインダクタンスの４倍のインダクタンスを生じる。同様に、３回巻きインダクタは、９倍ほど増大されたインダクタンスを生じる。このような回路における層間の誘導結合の態様は、バラン回路におけるインピーダンス整合に効果的に用いられる。
【００２５】
特に図９（ａ）を参照すると、このようなマルチレベル構造は、バラン変成器の１次回路に与えられることに注意すべきである。なお、図９（ｂ）は、図９（ａ）の平面６Ａ−６Ａ−６Ａ−６Ａについての断面図である。同時に、２次回路は、単一平面のみに設けられる。図９（ａ）に示した特定のケースでは、２次バラン変成器回路は、上部レベルすなわち上層に設けられる。また、本発明においては特に注意することは、多層回路の層間に通常存在する１次寄生容量が、上部および下部の１次回路のみに結合することである。多層構造を与えた結果、１次および２次回路間に生じる寄生容量は最小になる。このように、本発明では、層間の寄生容量は、１次および２次回路間ではなく、１次回路のみにわたる。この層間の寄生容量は、重要ではなく、１次回路から２次回路までのコモンモード・リジェクションを低下することはない。また、この点は、特に、図１０に示す図９（ａ）の等価集中回路に示される。
【００２６】
最後に、図１１（ａ）に示す物理的回路（なお、図１１（ｂ）は、図１１（ａ）の平面８Ａ−８Ａ−８Ａ−８Ａについての断面図である）、および図１２に示す対応する等価集中回路図について考察する。この実施例では、１次インダクタンスと２次インダクタンスとは同じである。すなわち、これは、１対１インピーダンス変成器である。この特定の回路構成の利点は、高インダクタンスのバランが、小さい面積とコンパクトな容積で実現されることである。このようなバランは、低周波回路応用においてより有用である。
【００２７】
９００ＭＨｚデバイスに通常のバラン・レイアウト回路を用いると、作製された回路のサイズは、約８００μｍ×４００μｍである。しかし、本発明の技術および回路を用いて、８５０ＭＨｚにおける最適動作のために構成されたバラン回路は、約２３５μｍ×２３５μｍだけの面積を有する。これらバラン・デバイスは共に、４対１インピーダンス整合プロファイルを示す。従って、本発明の回路は、コンパクトな多層バラン回路の構造および構成においてサイズについて大きな利点を与える。
【００２８】
本発明を、特定の好適な実施例によって詳細に説明したが、当業者によれば、本発明の多くの変更および変形を実現することができる。従って、特許請求の範囲によって、本発明の真の趣旨および範囲内に入る全てのこのような変更および変形を含むことが意図される。
【００２９】
まとめとして、本発明の構成に関して、以下の事項を開示する。
（１）実質的に平坦な１次導体ループと、実質的に平坦な２次導体ループとを備え、前記１次および２次導体ループが、各々、スパイラル・パターンに形成され、前記一方のループの少なくとも一部が、前記他方のループに対して水平に隣接して配置されるように設けられ、前記ループのうちの少なくとも１つが、少なくとも２つの垂直に隣接する層内に設けられ、垂直に隣接する層内の巻線部分が、同じ巻線方向を有する、バラン変成器。
（２）前記導体ループの両方が、垂直に隣接する平面内に設けられた部分を有する、上記（１）に記載のバラン変成器。
（３）前記導体ループの少なくとも１つが、矩形パターンに設けられる、上記（１）に記載のバラン変成器。
（４）前記変成器は、約８５０ＭＨｚの周波数で動作し、４対１インピーダンス整合を与え、各辺が約２３５μｍである矩形パターンで構成されている、上記（１）に記載のバラン変成器。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）は、本発明の利点を示さないプレーナー・バラン変成器の物理的回路図である。図１（ｂ）は、図１（ａ）の線１ＡＡ−１ＡＡについての断面図である。
【図２】図１（ａ）に示す回路の集中等価回路の概略図である。
【図３】図３（ａ）は、本発明の利点を与えない多層バラン回路の等角物理的回路図である。図３（ｂ）は、図３（ａ）の平面２ＡＡ−２ＡＡ−２ＡＡ−２ＡＡについての断面図である。
【図４】図３に示す等価電気的構造を示す集中回路の概略図である。
【図５】４対１インピーダンス整合を与える変成器における巻線接続の利用を示す概略図である。
【図６】４対１インピーダンス整合変成器を与えるバランの物理的回路レイアウトである。
【図７】図６に示す回路の集中等価回路の概略図である。
【図８】インダクタンスの増大を与えるために、多層または積層インダクタの使用を示す等角物理的回路図である。
【図９】図９（ａ）は、本発明の一実施例によって構成された等角多層物理的バラン回路であり、特に、多層内に設けられた１次回路を示す。図９（ｂ）は、図９（ａ）の平面６Ａ−６Ａ−６Ａ−６Ａについての断面図である。
【図１０】図９（ａ）に示す物理的回路の集中等価回路図である。
【図１１】図１１（ａ）は、本発明の他の実施例によるバラン回路の等角物理的回路図であり、２次回路もまた別個のプレーナー・スタックまたは層に分割された部分を含む。図１１（ｂ）は、図１１（ａ）の平面８Ａ−８Ａ−８Ａ−８Ａについての断面図である。
【図１２】図１１に示す物理的回路の集中等価回路の概略図である。
【符号の説明】
【００３１】
１，２，３，４  端子
Ｌ1，Ｌ2  インダクタンス
ｋ  結合係数
Ｃp  寄生容量
Ｚin  入力インピーダンス
Ｚout  出力インピーダンス
Ｚload  負荷インピーダンス
Ｚ1  入力インピーダンス
Ｚ2  出力インピーダンス
【図１】
2007243208.tif 000003
【図２】
2007243208.tif 000004
【図３】
2007243208.tif 000005
【図４】
2007243208.tif 000006
【図５】
2007243208.tif 000007
【図６】
2007243208.tif 000008
【図７】
2007243208.tif 000009
【図８】
2007243208.tif 000010
【図９】
2007243208.tif 000011
【図１０】
2007243208.tif 000012
【図１１】
2007243208.tif 000013
【図１２】
2007243208.tif 000014