(57)【要約】【課題】ウェハ上に形成された複数の集積回路チップに対して同時に電圧を印加する際に、不良チップが存在する場合であっても、他の集積回路チップに印加する電圧が降下することを防止する。【解決手段】ウェハ４上に形成された複数の集積回路チップ２０のそれぞれに、半導体装置１０の外部に設けられた電圧供給源５から供給される電圧によって特性の検査を行われる被テスト回路３と、電圧供給手段５から供給される電流の電流値が所定値以上になったときに、被テスト回路３への電流を遮断するための電流遮断回路１とを備える。【選択図】図１
2007141882.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置において、
上記集積回路チップは、
外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、
上記電圧供給手段から供給される電流の電流値が所定値以上になったときに、上記被テスト回路への電流を遮断するための電流遮断回路とを備えていることを特徴とする半導体装置。
【請求項２】
上記電流遮断回路は、
上記電圧供給手段から供給される電流の電流値に応じた電位を生成する電流検出手段と、
上記電流検出手段の生成する電位が設定値以上になったときに、上記被テスト回路への電流を遮断する遮断手段とを備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記電流遮断手段は、
第１乃至第３の３つのトランジスタと、抵抗手段とを備え、
上記第１トランジスタは、ソースを上記電圧供給手段から供給される電流を受け入れるための入力端子に接続され、ドレインを上記第２トランジスタのソースに接続され、ゲートを上記第３トランジスタのドレインに接続されており、
上記第２トランジスタは、ドレインを上記被テスト回路および該第２トランジスタ自身のゲートおよび上記第３トランジスタのゲートに接続されており、
上記第３トランジスタは、ソースを上記電圧供給手段から供給される電流を受け入れるための入力端子に接続され、ドレインを上記第１トランジスタのゲートおよび上記抵抗手段の一端に接続されており、
上記抵抗手段の他端は、電位が一定の配線に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記集積回路チップは、
上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成回路を備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
上記信号生成回路は、
上記電圧供給手段から供給された電圧を発振させてクロック信号を発生させる発振回路と、
上記発振回路の発生したクロック信号および／または上記電圧供給手段から供給された電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するロジック回路とを備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置において、
上記集積回路チップは、
外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、
上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成回路を備えていることを特徴とする半導体装置。
【請求項７】
上記信号生成回路は、
上記電圧供給手段から供給された電圧を発振させてクロック信号を発生させる発振回路と、
上記発振回路の発生したクロック信号および／または上記電圧供給手段から供給された電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するロジック回路とを備えていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験装置において、
上記被テスト回路に印加する電圧を供給する電圧供給手段と、
上記被テスト回路毎に設けられ、上記電圧供給手段から供給される電圧を上記被テスト回路に出力するための出力端子と、
上記各出力端子と上記電圧供給手段との間にそれぞれ設けられ、上記出力端子に流れる電流の電流値が所定値以上になったときに、当該出力端子への電流を遮断するための電流遮断回路と、を備えていることを特徴とする試験装置。
【請求項９】
半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法において、
上記各被テスト回路に電圧を供給する電圧供給工程と、
上記各被テスト回路に流れる電流の電流値が所定値以上であるかどうかを判定する判定工程と、
上記判定工程において所定値以上の電流が流れていると判定された被テスト回路への電流を遮断する電流遮断工程とを含むことを特徴とする試験方法。
【請求項１０】
上記各被テスト回路にそれぞれ対応するように上記半導体ウェハ上に形成された複数の信号生成回路によって、上記被テスト回路に供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成工程を含むことを特徴とする請求項９に記載の試験方法。
【請求項１１】
上記判定工程において被テスト回路に所定値以上の電流が流れていると判定されたときに、上記信号生成回路から当該被テスト回路への制御信号の供給を停止する信号停止工程を含むことを特徴とする請求項１０に記載の試験方法。
【請求項１２】
半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法において、
上記各被テスト回路に電圧を供給する電圧供給工程と、
上記各被テスト回路にそれぞれ対応するように上記半導体ウェハ上に形成された複数の信号生成回路によって、上記被テスト回路に供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成工程と、を含むことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の集積回路チップ領域を有するウェハ状態の半導体装置、複数個の集積回路チップ領域を有するウェハ状態の半導体装置の試験装置および試験方法に関するものである。
【背景技術】
【０００２】
半導体装置の検査は、ウェハ状態での検査と製品状態での検査に大別できる。ウェハ状態での検査とは、例えば、ウェハ上に形成した複数個の集積回路チップに対してウェハ状態のままで行われる、各集積回路チップの良品／不良品を選別するためのスクリーニング試験（エイジング試験，バーンイン試験）などである。
【０００３】
例えば、ウェハ状態での集積回路チップの信頼性確保ため、各集積回路チップに電圧ストレスを印加し、ウェハ欠陥に起因する不具合チップの不具合症状を顕在化させ、電圧ストレス印加後に行う試験によって良品／不良品を選別する試験が行われる。
【０００４】
この試験では、プローブカードとプローバとを用いて、ウェハ上にパターン形成された各集積回路チップの不良のスクリーニングが行われる。この際、ウェハ上の各集積回路チップに対応して設けられた不良スクリーニング用の電圧ストレス試験用パッドに対して、プローブカードの針を同時に接触させて電圧ストレスを印加することが最も効率的である。
【０００５】
しかしながら、現状のプローブカードの技術では、ウェハ上の全てのチップ、あるいは多数のチップの電圧ストレス試験用パッドに対して、プローブカードの針を同時に接触させることは困難である。このため、従来の電圧ストレス試験では、集積回路チップ毎に電圧ストレスを順次印加して試験を行う必要があり、ウェハ上の全チップに対しての電圧ストレス印加時間がテスト時間に付加されるので、テスト時間が増大し、処理能力が低下するという問題があった。
【０００６】
なお、このような問題を軽減する技術として、例えば特許文献１には、１個の電圧ストレス試験用の端子からの入力を用いて、チップ領域上に形成された複数個の回路に電圧ストレスを印加する技術が開示されている。
【特許文献１】特開平５−２９１３６８号公報（公開日：１９９３年１１月５日）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、全ての電圧ストレス試験用パッドに対してプローブカードの針を同時に接触させることができたと仮定しても、全ての集積回路パッドに対して電圧ストレスを印加できるとは限らない。また、上記特許文献１の技術においても、全ての集積回路パッドに対して電圧ストレスを印加できない場合がある。
【０００８】
すなわち、電圧ストレスを印加しようとした多数チップ中に不良チップが存在する場合、電圧ストレス試験用パッドからプローブカードの針を通して、電圧供給源に大電流が流れる場合がある。このような場合に、電圧供給源に流れる大電流によって各集積回路チップに印加するストレス電圧が低下してしまう。
【０００９】
また、上記特許文献１の技術では、電圧ストレス試験用の端子（電圧ストレス試験用パッド）の数を少なくすることはできても、各集積回路チップの動作を制御するための制御信号等を別途供給する必要がある場合には、それらの制御信号を供給するための端子の数を減らすことはできない。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ウェハ上に形成された複数の集積回路チップに対して同時に電圧を印加する際に、不良チップが存在する場合であっても、他の集積回路チップに印加する電圧の電圧降下を防止できる半導体装置、半導体装置の試験装置、試験方法を提供することにある。
【００１１】
また、本発明の他の目的は、ウェハ上に形成された複数の集積回路チップに対して複数の信号を供給して各集積回路チップの性能を試験するために、ウェハ上に形成する端子数を削減できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、上記の課題を解決するために、半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置において、上記集積回路チップは、外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、上記電圧供給手段から供給される電流の電流値が所定値以上になったときに、上記被テスト回路への電流を遮断するための電流遮断回路とを備えていることを特徴としている。
【００１３】
上記の構成によれば、上記複数の集積回路チップのいずれかに備えられている被テスト回路が電圧印加時に大電流が流れる不良品である場合、該被テスト回路に流れる電流を電流遮断回路によって遮断できる。したがって、半導体装置の外部に備えられる電圧供給手段から不良チップに流れる電流が該電圧供給手段の電流供給能力を超えることを防止し、他の集積回路チップの被テスト回路に印加する電圧の電圧降下が生じることを防止できる。
【００１４】
また、上記電流遮断回路は、上記電圧供給手段から供給される電流の電流値に応じた電位を生成する電流検出手段と、上記電流検出手段の生成する電位が設定値以上になったときに、上記被テスト回路への電流を遮断する遮断手段とを備えた構成であってもよい。
【００１５】
例えば、上記電流遮断手段は、第１乃至第３の３つのトランジスタと、抵抗手段とを備え、上記第１トランジスタは、ソースを上記電圧供給手段から供給される電流を受け入れるための入力端子に接続され、ドレインを上記第２トランジスタのソースに接続され、ゲートを上記第３トランジスタのドレインに接続されており、上記第２トランジスタは、ドレインを上記被テスト回路および該第２トランジスタ自身のゲートおよび上記第３トランジスタのゲートに接続されており、上記第３トランジスタは、ソースを上記電圧供給手段から供給される電流を受け入れるための入力端子に接続され、ドレインを上記第１トランジスタのゲートおよび上記抵抗手段の一端に接続されており、上記抵抗手段の他端は、電位が一定の配線に接続されている構成であってもよい。
【００１６】
上記の構成によれば、上記設定値を適切に設定しておくことで、被テスト回路に所定値以上の電流値の電流が流れることを検出し、該電流を遮断することができる。
【００１７】
また、上記集積回路チップは、上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成回路を備えている構成であってもよい。
【００１８】
例えば、上記信号生成回路は、上記電圧供給手段から供給された電圧を発振させてクロック信号を発生させる発振回路と、上記発振回路の発生したクロック信号および／または上記電圧供給手段から供給された電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するロジック回路とを備えた構成であってもよい。
【００１９】
上記の構成によれば、上記信号生成回路が上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するので、各集積回路チップに被テスト回路の動作を制御するための制御信号を入力する必要がない。したがって、半導体ウェハ上に電圧供給手段から制御信号を入力するための端子を設ける必要がないので、半導体ウェハ上に形成する端子数を削減できる。
【００２０】
本発明の他の半導体装置は、半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置において、上記集積回路チップは、外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成回路を備えていることを特徴としている。
【００２１】
例えば、上記信号生成回路は、上記電圧供給手段から供給された電圧を発振させてクロック信号を発生させる発振回路と、上記発振回路の発生したクロック信号および／または上記電圧供給手段から供給された電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するロジック回路とを備えた構成であってもよい。
【００２２】
上記の構成によれば、上記信号生成回路が上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成するので、各集積回路チップに被テスト回路の動作を制御するための制御信号を入力する必要がない。したがって、半導体ウェハ上に外部から制御信号を入力するための端子を設ける必要がないので、半導体ウェハ上に形成する端子数を削減できる。
【００２３】
本発明の試験装置は、上記の課題を解決するために、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験装置において、上記被テスト回路に印加する電圧を供給する電圧供給手段と、上記被テスト回路毎に設けられ、上記電圧供給手段から供給される電圧を上記被テスト回路に出力するための出力端子と、上記各出力端子と上記電圧供給手段との間にそれぞれ設けられ、上記出力端子に流れる電流の電流値が所定値以上になったときに、当該出力端子への電流を遮断するための電流遮断回路と、を備えていることを特徴としている。
【００２４】
上記の構成によれば、上記複数の集積回路チップのいずれかに備えられている被テスト回路が電圧印加時に大電流が流れる不良品である場合、該被テスト回路に流れる電流を電流遮断回路によって遮断できる。したがって、電圧供給手段から不良チップに流れる電流が該電圧供給源の電流供給能力を超えることを防止し、他の集積回路チップの被テスト回路に印加する電圧の電圧降下が生じることを防止できる。
【００２５】
本発明の試験方法は、上記の課題を解決するために、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法において、上記各被テスト回路に電圧を供給する電圧供給工程と、上記各被テスト回路に流れる電流の電流値が所定値以上であるかどうかを判定する判定工程と、上記判定工程において所定値以上の電流が流れていると判定された被テスト回路への電流を遮断する電流遮断工程とを含むことを特徴としている。
【００２６】
上記の方法によれば、上記複数の集積回路チップのいずれかに備えられている被テスト回路が電圧印加時に大電流が流れる不良品である場合、該被テスト回路に流れる電流を遮断できる。したがって、半導体装置の外部に備えられる電圧供給源から不良チップに流れる電流が該電圧供給源の電流供給能力を超えることを防止し、他の集積回路チップの被テスト回路に印加する電圧の電圧降下が生じることを防止できる。
【００２７】
また、本発明の試験方法は、上記各被テスト回路にそれぞれ対応するように上記半導体ウェハ上に形成された複数の信号生成回路によって、上記被テスト回路に供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成工程を含んでいてもよい。
【００２８】
上記の方法によれば、半導体ウェハ上に形成された信号生成回路が、上記被テスト回路に供給される電圧に基づいて該被テスト回路の動作を制御するための制御信号を生成するので、半導体ウェハ上に外部から制御信号を入力するための端子を設ける必要がない。したがって、半導体ウェハ上に形成する端子数を削減できる。
【００２９】
また、本発明の試験方法は、上記判定工程において被テスト回路に所定値以上の電流が流れていると判定されたときに、上記信号生成回路から当該被テスト回路への制御信号の供給を停止する信号停止工程を含んでいてもよい。上記の方法によれば、被テスト回路に所定値以上の電流が流れている場合、信号停止手段によって当該被テスト回路への制御信号の供給を停止できる。
【００３０】
本発明の他の試験方法は、上記の課題を解決するために、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法において、上記各被テスト回路に電圧を供給する電圧供給工程と、上記各被テスト回路にそれぞれ対応するように上記半導体ウェハ上に形成された複数の信号生成回路によって、上記被テスト回路に供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成工程と、を含むことを特徴としている。
【００３１】
上記の方法によれば、半導体ウェハ上に形成された信号生成回路が、上記被テスト回路に供給される電圧に基づいて該被テスト回路の動作を制御するための制御信号を生成するので、半導体ウェハ上に外部から制御信号を入力するための端子を設ける必要がない。したがって、半導体ウェハ上に形成する端子数を削減できる。
【発明の効果】
【００３２】
以上のように、本発明の半導体装置は、半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置であって、上記集積回路チップは、外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、上記電圧供給手段から供給される電流の電流値が所定値以上になったときに、上記被テスト回路への電流を遮断するための電流遮断回路とを備えている。
【００３３】
また、本発明の試験装置は、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験装置であって、上記被テスト回路に印加する電圧を供給する電圧供給手段と、上記被テスト回路毎に設けられ、上記電圧供給手段から供給される電圧を上記被テスト回路に出力するための出力端子と、上記各出力端子と上記電圧供給手段との間にそれぞれ設けられ、上記出力端子に流れる電流の電流値が所定値以上になったときに、当該出力端子への電流を遮断するための電流遮断回路と、を備えている。
【００３４】
また、本発明の試験方法は、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法であって、上記各被テスト回路に電圧を供給する電圧供給工程と、上記各被テスト回路に流れる電流の電流値が所定値以上であるかどうかを判定する判定工程と、上記判定工程において所定値以上の電流が流れていると判定された被テスト回路への電流を遮断する電流遮断工程とを含む。
【００３５】
上記の半導体装置、試験装置、試験方法によれば、半導体装置の外部に備えられる電圧供給源から不良チップに流れる電流が該電圧供給源の電流供給能力を超えることを防止し、他の集積回路チップの被テスト回路に印加する電圧の電圧降下が生じることを防止できる。
【００３６】
また、本発明の他の半導体装置は、半導体ウェハ上に複数の集積回路チップが形成されてなる半導体装置であって、上記集積回路チップは、外部の電圧供給手段から供給される電圧によって特性の検査を行われる被テスト回路と、上記電圧供給手段から供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成回路を備えている。
【００３７】
また、本発明の他の試験方法は、半導体ウェハ上に形成された複数の被テスト回路に同時に電圧を印加することで各被テスト回路の特性を検査する試験方法であって、上記各被テスト回路に電圧を供給する電圧供給工程と、上記各被テスト回路にそれぞれ対応するように上記半導体ウェハ上に形成された複数の信号生成回路によって、上記被テスト回路に供給される電圧に基づいて上記被テスト回路の動作を制御するための制御信号を生成する信号生成工程と、を含む。
【００３８】
上記の半導体装置および試験方法によれば、半導体ウェハ上に形成された信号生成回路が、上記被テスト回路に供給される電圧に基づいて該被テスト回路の動作を制御するための制御信号を生成するので、半導体ウェハ上に外部から制御信号を入力するための端子を設ける必要がない。したがって、半導体ウェハ上に形成する端子数を削減できる。
【発明を実施するための最良の形態】
【００３９】
本発明の一実施形態について説明する。図１は、本実施形態にかかる半導体装置１０の構成を示すブロック図である。
【００４０】
この図に示すように、半導体装置１０は、ウェハ４上に複数のチップ（集積回路チップ）２０を備えている。各チップ２０は、電流遮断回路１、テスト信号発信回路２、被テスト回路３を備えている。
【００４１】
電流遮断回路１は、電圧供給源５から被テスト回路３に供給される電流の電流値が所定値以上になったときに、該電流を遮断するものである。換言すれば、電流遮断回路１は、過電流を検出する機能と、過電流を検出したときに電圧供給源５と被テスト回路３（被テスト回路３およびテスト信号発信回路２）との間を遮断する機能とを備えている。なお、電圧供給源５は、ウェハ４に接続される試験装置３０に備えられた、電圧ストレスを印加させるための電圧供給源である。電圧供給源５は、半導体装置１０に備えられた電圧ストレス試験用の端子（図示せず）を介して電流遮断回路１に接続される。電圧ストレス試験用の端子は、チップ毎に設けられていてもよく、複数のチップ毎に設けられていてもよい。
【００４２】
図２は、電流遮断回路１の一構成例を示す回路図である。この図に示すように、電流遮断回路１は、電流遮断用トランジスタ１１、互いに同等の特性を有するトランジスタ１３ａ，１３ｂによって構成されるカレントミラー回路１２、電流検出抵抗１４を備えている。
【００４３】
電流遮断用トランジスタ１１のソースは電圧ストレス試験用の端子（図示せず）を介して電圧供給源５に接続されており、ドレインはトランジスタ１３ａのソースに接続されており、ゲートはトランジスタ１３ｂのドレインに接続されている。
【００４４】
トランジスタ１３ａのソースは電流遮断用トランジスタ１１のドレインに接続されており、ドレインはテスト信号発信回路２および被テスト回路３に接続されている。また、トランジスタ１３ａのドレインは、トランジスタ１３ａおよび１３ｂのゲートにも接続されている。
【００４５】
トランジスタ１３ｂのソースは電圧ストレス試験用の端子（図示せず）を介して電圧供給源５に接続され、ドレインは電流検出抵抗１４の一端および電流遮断用トランジスタ１１のゲートに接続されている。また、電流検出抵抗１４の他端は図示しない接地配線（ＧＮＤ）に接続されている。
【００４６】
テスト信号発信回路２は、電圧供給源５から供給される電圧に基づいて、被テスト回路３に備えられる各部材の動作を制御するための制御信号（被テスト回路３に備えられる各部材を活性化させるための信号）を発生させ、被テスト回路３に入力するものである。
【００４７】
図３は、テスト信号発信回路２の一構成例を示すブロック図である。この図に示すように、テスト信号発信回路２は、オシレータ３１、ロジック回路３２を備えている。
【００４８】
また、図７は、電圧供給源５から電流遮断回路１を介してテスト信号発信回路２に供給される供給電圧、オシレータ３１の発振出力、ロジック回路３２から出力される制御信号（テスト信号）の波形図である。
【００４９】
この図に示すように、オシレータ３１は、電圧供給源５から電流遮断回路１を介して供給される電圧（電流）を発振させてクロック信号を発生させ、ロジック回路３２に出力する。
【００５０】
ロジック回路３２は、電圧供給源５から電流遮断回路１を介して供給される供給電圧、および／または、オシレータ３１から供給されるクロック信号に基づいて、被テスト回路３に備えられる各部材の動作を制御するための１つ以上の制御信号を生成し、生成した各制御信号を被テスト回路３に出力する。また、ロジック回路３２は、電圧供給源５からの電圧供給が停止するときの電圧降下を検知する機能を備え、この電圧降下を検知した時には出力（各制御信号）をＬｏｗ状態に固定する。
【００５１】
なお、各制御信号の波形については、被テスト回路３の構成に応じて、この被テスト回路３に所望の動作をさせるように適宜設定さればよい。例えば、電圧供給源５からの電圧供給が開始されたタイミングやオシレータ３１から出力される発振信号の発振回数等に応じて、被テスト回路３に備えられる各部材に所望の動作をさせるための制御信号を生成するように、ロジック回路３２を形成しておけばよい。
【００５２】
ここで、電流遮断回路１の動作について説明する。図４は、電流遮断回路１に接続された被テスト回路３が良品である場合の電流遮断回路１の動作を示す説明図である。
【００５３】
電流遮断用トランジスタ１１は、ゲート電圧が電流検出抵抗１４を介してＧＮＤと接続されており、半導体スイッチとしてＯＮ状態になっている。この際、電流遮断用トランジスタ１１およびトランジスタ１３ａを通過する電流１０１（図中に示したＢ点を流れる電流）の電流値は、例えばμＡレベル以下である。また、カレントミラー回路１２により、この電流１０１と同じ電流値の電流１０２（図中に示したＡ点を流れる電流）が、電圧供給源５からトランジスタ１３ｂを介して電流検出抵抗１４に流れる。この際、電流検出抵抗１４におけるトランジスタ１３ｂ側の端部の電位（図中に示したＡ点の電位）は、オームの法則により電流１０２と電流検出抵抗１４の抵抗値の積となるが、この電位は、電流遮断用トランジスタ１１（半導体スイッチ）をＯＦＦ状態にする電位ではない。つまり、被テスト回路３が良品である場合には、電流１０１は過電流ではないので（例えばμＡレベル以下の電流であるので）、電流遮断用トランジスタ１１のゲートの電位は、この電流遮断用トランジスタ１１を遮断させるための電位よりも低く、電流遮断用トランジスタ１１はＯＮ状態に維持される。このため、電圧供給源５からテスト信号発信回路２および被テスト用回路部にストレス電圧が印加される。
【００５４】
次に、電流遮断回路１に接続された被テスト回路３が不良品である場合の電流遮断回路１の動作について説明する。図５は、電圧ストレスを印加する多数の集積回路チップ２０中に、内部故障により大電流を流してしまう不良チップが存在する場合の電流遮断回路１の動作を示す説明図である。
【００５５】
電流遮断回路１に接続された被テスト回路３が内部故障等により大電流を流してしまう場合、電流遮断用トランジスタ１１およびトランジスタ１３ａを通過して電流１０３（例えば数ｍＡ〜数十ｍＡ以上の大電流（過電流））が流れる。そして、カレントミラー回路１２によって電流１０３と同じ電流値の電流１０４が電流検出抵抗１４を流れる。
【００５６】
電流検出抵抗１４におけるトランジスタ１３ｂ側の端部の電位（図中に示したＡ点の電位）は、オームの法則に基づいて、電流１０４の電流値と電流検出抵抗１４の抵抗値との積になる。このため、電流遮断用トランジスタ１１のゲート電圧が上昇し、半導体スイッチとしてＯＦＦ状態となり、電圧供給源５からテスト信号発信回路２および被テスト回路３への電圧（電流）供給を遮断する。換言すれば、電流検出抵抗１４の抵抗値を、この電流検出抵抗１４に所定電流値以上の電流が流れたときに、Ａ点の電位が電流遮断用トランジスタ１１を遮断させるための電位になるように設定しておくことで、所定電流値以上の電流が流れたときに電圧供給源５からテスト信号発信回路２および被テスト回路３への電圧（電流）供給を遮断できる。
【００５７】
これにより、電圧供給源５から不良チップに流れる電流が該電圧供給源５の電流供給能力を超えることを防止し、その他の集積回路チップに印加するストレス電圧の電圧降下を防止することができる。
【００５８】
以上のように、本実施形態にかかる半導体装置１０では、ウェハ４上に形成された複数個の集積回路チップ２０に電流遮断回路１がそれぞれ備えられている。これにより、いずれかの集積回路チップ２０に備えられている被テスト回路３が電圧ストレス印加時に大電流が流れる不良品である場合、この被テスト回路３に流れる電流を遮断できる。したがって、電圧供給源５から不良チップに流れる電流が該電圧供給源５の電流供給能力を超えることを防止し、他の集積回路チップ２０の被テスト回路３に印加するストレス電圧の電圧降下を防止することができる。
【００５９】
また、良品の集積回路チップ２０および不良チップであっても電圧ストレス印加時に大電流が流れないものについては、電圧ストレスを適切に印加できる。
【００６０】
また、本実施形態にかかる半導体装置１０は、電圧供給源５から電流遮断回路１を介して供給される電圧を発振させてクロック信号を発生させるオシレータ３１と、電圧供給源５から電流遮断回路１を介して供給される供給電圧、および／または、オシレータ３１から供給されるクロック信号に基づいて、被テスト回路３に備えられた各部材の動作を制御するための１つ以上の制御信号を生成し、生成した各制御信号を被テスト回路３に出力するロジック回路３２とを備えたテスト信号発信回路２を有している。
【００６１】
これにより、テスト信号発信回路２は、電源電圧が供給された場合に内部のオシレータ３１がクロックを発生させ、そのクロックに従ってロジック回路３２が被テスト回路３を活性化させるための信号（被テスト回路３の動作を制御するための制御信号）を生成して被テスト回路３に出力する。したがって、各集積回路チップ２０に被テスト回路３の動作を制御するための制御信号を入力する必要がなく、各集積回路チップ２０にストレス電圧を入力するだけでよいので、１つの集積回路チップ２０に接触させるプローブカードの針の数（各集積回路チップ２０に制御信号を入力するために必要な入力端子の数）を削減するとともに、多数の集積回路チップ２０を同時に活性化させ、電圧ストレスを同時に印加できる。
【００６２】
なお、本実施形態では、電流遮断回路１を集積回路チップ２０に備えた構成について説明したが、これに限るものではない。例えば、図６に示すように、電流遮断回路１を試験装置３０側に備えてもよい。この場合にも、電流遮断回路１を集積回路チップ２０に備える場合と略同様の効果を奏する。また、各半導体装置１０に電流遮断回路１を作りこむ必要がないので、半導体装置１０の製造工程を簡略化できる。
【００６３】
また、本実施形態では、各集積回路チップ２０にテスト信号発信回路２を備えた構成について説明したが、これに限るものではなく、集積回路チップ２０にテスト信号発信回路２を備えない構成としてもよい。この場合、被テスト回路３の各部材の動作を制御するための制御信号を供給する必要があるときには、各集積回路チップ２０に制御信号を入力するための入力端子を設ければよい。
【００６４】
また、本実施形態では、各集積回路チップ２０に電圧供給源５からの供給電圧を入力するための入力端子を備えるものとしているが、これに限るものではない。例えば、複数の集積回路チップ毎に電圧供給源５からの供給電圧を入力するための入力端子を設けてもよい。なお、複数の集積回路チップ毎に電圧供給源５からの供給電圧を入力するための入力端子を設ける場合には、各集積回路チップに電流遮断回路１を備えることが好ましい。
【００６５】
また、各集積回路チップ２０に電圧供給源５からの供給電圧を入力するための入力端子は、ウェハ状態での試験用に個別に設けられるものであってもよく、集積回路チップ２０を製品化したときに外部からの供給電圧を入力するための端子をウェブ状態での試験用に併用してもよい。
【００６６】
また、本発明は、複数個の集積回路チップを有するウェハ状態の半導体装置において、互いに独立した電源系統を有する集積回路チップに対して、電圧ストレス印加配線をスクライブライン（各集積回路チップを分割する線）を介して結線し、電圧ストレス印加配線からの電流が集積回路チップに規定量（規定電流値）以上に流れ込んだ場合に、該集積回路チップに供給される電流を遮断するための電流遮断回路と、この電流遮断回路からの電流（電圧）によって駆動し、集積回路チップに備えられた被テスト回路に対するテスト信号（制御信号）を生成するテスト信号発生回路とを各集積回路チップに備えた構成である、と表現することもできる。
【００６７】
また、本実施形態では、被テスト回路３にストレス電圧を印加する例について説明したが、本発明の適用対象はこれに限るものではなく、ウェハ４上に形成された複数の集積回路チップに同時に電圧を印加する構成であれば適用できる。
【００６８】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６９】
本発明は、ウェハ４上に複数の集積回路チップが形成されてなる半導体装置、および、プローブカードとプローバとを用いて上記ウェハ上に形成された複数の集積回路チップに対して同時に電圧を印加する試験装置に適用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態にかかる半導体装置および試験装置の構成を示すブロック図である。
【図２】図１に示した半導体装置に備えられる電流遮断回路の構成を示す回路図である。
【図３】図１に示した半導体装置に備えられるテスト信号発信回路の構成を示す回路図である。
【図４】図１に示した半導体装置において、被テスト回路が良品である場合の電流遮断回路の動作を示す説明図である。
【図５】図１に示した半導体装置において、被テスト回路が、電圧ストレス印加時に大電流が流れる不良品である場合の電流遮断回路の動作を示す説明図である。
【図６】本発明の一実施形態にかかる半導体装置および試験装置の変形例を示すブロック図である。
【図７】図３に示したテスト信号発信回路に供給される供給電圧、オシレータの発振出力、ロジック回路から出力される制御信号の波形図である。
【符号の説明】
【００７１】
１  電流遮断回路
２  テスト信号発信回路（信号生成回路）
３  被テスト回路
４  ウェハ（半導体ウェハ）
５  電圧供給源（電圧供給手段）
１０  半導体装置
１１  電流遮断用トランジスタ（第１トランジスタ）
１２  カレントミラー回路
１３ａ  トランジスタ（第２トランジスタ）
１３ｂ  トランジスタ（第３トランジスタ）
１４  電流検出抵抗（抵抗手段）
２０  集積回路チップ
３０  試験装置
３１  オシレータ（発信回路）
３２  ロジック回路
【図１】
2007141882.tif 000003
【図２】
2007141882.tif 000004
【図３】
2007141882.tif 000005
【図４】
2007141882.tif 000006
【図５】
2007141882.tif 000007
【図６】
2007141882.tif 000008
【図７】
2007141882.tif 000009