(57)【要約】【課題】ウェットエッチングにより生じる不具合を低減できる半導体装置およびその製造方法を提供する。【解決手段】ゲート絶縁膜４およびＦＵＪＩゲート５０の両側面には、酸化膜１０，１２および窒化膜１１からなるサイドウォールが形成されている。ＦＵＳＩゲート５０の側面には酸化膜１０が、シリコン基板１上には酸化膜１２が、それぞれ、シリコンの熱酸化により１０ｎｍ以下の膜厚で形成されている。【選択図】図１１
2007250733.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を順次積層する積層工程と、
前記ゲート絶縁膜、前記ポリシリコンゲートおよび前記キャップ膜を所定パターンにエッチングする第１エッチング工程と、
前記第１エッチング工程の後に熱酸化処理を行うことにより前記ポリシリコンゲートの側面および前記シリコン基板上に熱酸化膜を形成する熱酸化工程と、
前記熱酸化工程の後に表面全面に窒化膜を形成する工程と、
前記熱酸化膜および前記窒化膜をエッチングすることにより前記所定パターンの側面にサイドウォールを形成するサイドウォール形成工程と、
前記サイドウォール形成工程の後にシリサイド防止膜を表面全面に形成する工程と、
前記ポリシリコンゲート上の前記キャップ膜および前記シリサイド防止膜を除去する除去工程と、
前記除去工程の後に表面全面に金属層を形成する工程と、
前記ポリシリコンゲートを全体的に前記金属層とシリサイド反応させることによりフルシリサイドゲートを形成する工程と
を備える半導体装置の製造方法。
【請求項２】
シリコン基板上に、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を順次積層する積層工程と、
前記ゲート絶縁膜、前記ポリシリコンゲートおよび前記キャップ膜を所定パターンにエッチングする第１エッチング工程と、
前記第１エッチング工程の後に熱酸化処理を行うことにより前記ポリシリコンゲートの側面および前記シリコン基板上に熱酸化膜を形成する熱酸化工程と、
前記熱酸化工程の後に前記キャップ膜をマスクとして前記熱酸化膜をエッチングし、前記ポリシリコンゲートの側面のみ前記熱酸化膜を残す第２エッチング工程と、
前記第２エッチング工程の後に表面全面に窒化膜を形成する工程と、
前記窒化膜をエッチングすることにより前記所定パターンの側面にサイドウォールを形成するサイドウォール形成工程と、
前記サイドウォール形成工程の後にシリサイド防止膜を表面全面に形成する工程と、
前記ポリシリコンゲート上の前記キャップ膜および前記シリサイド防止膜を除去する除去工程と、
前記除去工程の後に表面全面に金属層を形成する工程と、
前記ポリシリコンゲートを全体的に前記金属層とシリサイド反応させることによりフルシリサイドゲートを形成する工程と
を備える半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記ゲート絶縁膜は、高誘電率を有するＨｉｇｈ−ｋ膜である
半導体装置の製造方法。
【請求項４】
シリコン基板上に、高誘電率を有するＨｉｇｈ−ｋ膜であるゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を順次積層する積層工程と、
前記ポリシリコンゲートおよび前記キャップ膜を所定パターンにエッチングする第１エッチング工程と、
前記第１エッチング工程の後に熱酸化処理を行うことにより前記ポリシリコンゲートの側面のみに熱酸化膜を形成する熱酸化工程と、
前記熱酸化工程の後に表面全面に窒化膜を形成する工程と、
前記ゲート絶縁膜および前記窒化膜をエッチングすることにより前記所定パターンの側面にサイドウォールを形成するサイドウォール形成工程と、
前記サイドウォール形成工程の後にシリサイド防止膜を表面全面に形成する工程と、
前記ポリシリコンゲート上の前記キャップ膜および前記シリサイド防止膜を除去する除去工程と、
前記除去工程の後に表面全面に金属層を形成する工程と、
前記ポリシリコンゲートを全体的に前記金属層とシリサイド反応させることによりフルシリサイドゲートを形成する工程と
を備える半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法であって、
前記積層工程においては、前記ゲート絶縁膜・前記ポリシリコンゲート間に耐酸化性金属膜が形成される
半導体装置の製造方法。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法であって、
前記除去工程は、
前記ポリシリコンゲートの上方の前記シリサイド防止膜のみを露出させたマスクを用いて前記ポリシリコンゲート上の前記キャップ膜および前記シリサイド防止膜を除去する工程と、
前記マスクをウェットエッチングにより除去するウェットエッチング工程と
を含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記ウェットエッチング工程においては、フッ酸またはアンモニアを含むエッチング液が用いられる
半導体装置の製造方法。
【請求項８】
シリコン基板上に順次積層された所定パターンのゲート絶縁膜およびフルシリサイドゲートと、
前記ゲート絶縁膜および前記フルシリサイドゲートの側面に形成されたサイドウォールとを備え、
前記サイドウォールは、
前記フルシリサイドゲートの側面および前記シリコン基板上に形成された熱酸化膜と、
前記フルシリサイドゲートの側面の前記熱酸化膜および前記ゲート絶縁膜に接するように前記シリコン基板上の前記熱酸化膜上に形成された窒化膜と
を有する半導体装置。
【請求項９】
シリコン基板上に順次積層された所定パターンのゲート絶縁膜およびフルシリサイドゲートと、
前記ゲート絶縁膜および前記フルシリサイドゲートの側面に形成されたサイドウォールとを備え、
前記サイドウォールは、
前記フルシリサイドゲートの側面のみに形成された熱酸化膜と、
前記フルシリサイドゲートの側面の前記熱酸化膜および前記ゲート絶縁膜に接するように前記シリコン基板上に形成された窒化膜と
を有する半導体装置。
【請求項１０】
請求項８又は請求項９に記載の半導体装置であって、
前記ゲート絶縁膜は、高誘電率を有するＨｉｇｈ−ｋ膜である
半導体装置。
【請求項１１】
シリコン基板上に順次積層された所定パターンの高誘電率を有するＨｉｇｈ−ｋ膜であるゲート絶縁膜およびフルシリサイドゲートと、
前記ゲート絶縁膜上且つ前記フルシリサイドゲートの側面に形成されたサイドウォールとを備え、
前記サイドウォールは、
前記フルシリサイドゲートの側面のみに形成された熱酸化膜と、
前記熱酸化膜に接するように前記ゲート絶縁膜上に形成された窒化膜と
を有する半導体装置。
【請求項１２】
請求項８乃至請求項１１のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜・前記ポリシリコンゲート間に介在する耐酸化性金属膜
をさらに備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＦＵＳＩ（フルシリサイド）ゲートを有する半導体装置の製造においてウェットエッチングより生じる不具合を防ぐための技術に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ等に用いられる半導体装置においては、微細化が進んでおり、４５ｎｍノード型のものが現れている。また、このような半導体装置では、ゲート電極全体においてポリシリコンをシリサイド化させたＦＵＳＩゲートが用いられるようになっている。ＦＵＳＩゲートを有する半導体装置の例は、例えば特許文献１および非特許文献１等に開示されている。
【０００３】
【特許文献１】特開２００５−１２９５５１号公報
【非特許文献１】B.Tavel1, T.Skotnicki, G.Pares, N.Carriere, M.Rivoire, F.Leverd, C.Julien, J.Torres, R.Pantel, "Totally Silicided (CoSi2) Polysilicon: a novel approach to very low-resistive gate(〜２Ω□) without metal CMP nor etching" ,International Electron Devices Meeting Technical Digest 2001 ,2-5 Dec. 2001 ,p.825-828
【発明の開示】
【発明が解決しようとする課題】
【０００４】
４５ｎｍノード型のＦＵＳＩゲートを有する半導体装置の製造方法においては、ポリシリコンゲートの両側面に、酸化膜を含むサイドウォールが形成される。この酸化膜は、ＣＶＤ等を用いた堆積により形成されているので、膜厚均一性を得るためには、１０ｎｍ以上の膜厚に形成する必要がある。
【０００５】
しかし、この酸化膜は、１０ｎｍ以上の膜厚に形成した場合には、後の工程でフッ酸を含むエッチング液を用いたウェットエッチングが行ったときにフッ酸が浸透しやすくなるので、大きく除去されてしまう。従って、さらに後の工程でシリサイド化を行ったときには、酸化膜が除去された領域がシリサイド領域となる。よって、このシリサイド領域を介してゲート電極とシリコン基板とが導通する等の不具合が生じるという問題点があった。
【０００６】
本発明は、以上の問題点を解決するためになされたものであり、ウェットエッチングにより生じる不具合を防ぐことができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、シリコン基板上に、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を順次積層する積層工程と、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を所定パターンにエッチングする第１エッチング工程と、第１エッチング工程の後に熱酸化処理を行うことによりポリシリコンゲートの側面およびシリコン基板上に熱酸化膜を形成する熱酸化工程と、熱酸化工程の後に表面全面に窒化膜を形成する工程と、熱酸化膜および窒化膜をエッチングすることにより所定パターンの側面にサイドウォールを形成するサイドウォール形成工程と、サイドウォール形成工程の後にシリサイド防止膜を表面全面に形成する工程と、ポリシリコンゲート上のキャップ膜およびシリサイド防止膜を除去する除去工程と、除去工程の後に表面全面に金属層を形成する工程と、ポリシリコンゲートを全体的に金属層とシリサイド反応させることによりフルシリサイドゲートを形成する工程とを備える。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法は、シリコン基板上に、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を順次積層する積層工程と、ゲート絶縁膜、ポリシリコンゲートおよびキャップ膜を所定パターンにエッチングする第１エッチング工程と、第１エッチング工程の後に熱酸化処理を行うことによりポリシリコンゲートの側面およびシリコン基板上に熱酸化膜を形成する熱酸化工程と、熱酸化工程の後に表面全面に窒化膜を形成する工程と、熱酸化膜および窒化膜をエッチングすることにより所定パターンの側面にサイドウォールを形成するサイドウォール形成工程と、サイドウォール形成工程の後にシリサイド防止膜を表面全面に形成する工程と、ポリシリコンゲート上のキャップ膜およびシリサイド防止膜を除去する除去工程と、除去工程の後に表面全面に金属層を形成する工程と、ポリシリコンゲートを全体的に金属層とシリサイド反応させることによりフルシリサイドゲートを形成する工程とを備える。従って、除去工程において熱酸化膜が大きく除去されることを防ぐことができる。よって、フルシリサイドゲートとシリコン基板とが導通する等の不具合を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る半導体装置およびその製造方法では、ポリシリコンゲートの両側面のサイドウォールに含まれる酸化膜を、ＣＶＤ等を用いた堆積により１０ｎｍ以上の膜厚で形成するのではなく、シリコンの熱酸化により１０ｎｍ以下の膜厚で形成することを特徴とする。これにより、フッ酸を含むエッチング液を用いたウェットエッチングにおいて、フッ酸を浸透しにくくできるので、酸化膜が大きく除去されることを防ぐことが可能となる。なお、本明細書では、説明の都合上、フッ酸を含むエッチング液を単にフッ酸とも呼び、また、シリコン酸化膜およびシリコン窒化膜をそれぞれ単に酸化膜および窒化膜と呼ぶ。
以下、各実施の形態について、図面を用いて詳細に説明する。
【００１０】
＜実施の形態１＞
まず、図１〜８の断面図を用いて、実施の形態１に係る半導体装置の製造方法の概略を説明する。
【００１１】
まず、図１に示されるような構造を、図９を用いて後述するようなプロセスを用いて形成する。図１において、シリコン基板１は、トレンチ分離膜２により、２個のトランジスタ領域に分離されている。以下では、２個のトランジスタ領域のうち、一方がＰＭＯＳトランジスタに対応し他方がＮＭＯＳトランジスタに対応するＣＭＯＳ構造について説明するが、これに限らず、あるいは、両方がＰＭＯＳトランジスタであってもよく、また、両方がＮＭＯＳトランジスタであってもよい。
【００１２】
シリコン基板１上には、ゲート絶縁膜４ａ，４ｂ、ポリシリコンゲート５ａ，５ｂ、および窒化膜６ａ，６ｂが、各トランジスタ領域に対応して、この順に積層されている。以下では、ゲート絶縁膜４ａ，４ｂ等を、総称して単にゲート絶縁膜４とも呼ぶ。
【００１３】
ゲート絶縁膜４は、ポリシリコンゲート５および窒化膜６と同時にエッチング（パターニング）されており、ポリシリコンゲート５とほぼ等しい長さ（図１の横方向）を有している。
【００１４】
ゲート絶縁膜４ａ、ポリシリコンゲート５ａ、および窒化膜６ａの両側面には、酸化膜１０ａ，１２ａおよび窒化膜１１ａをエッチングしたサイドウォールが形成されている。また、ゲート絶縁膜４ｂ、ポリシリコンゲート５ｂ、および窒化膜６ｂの両側面には、酸化膜１０ｂ，１２ｂおよび窒化膜１１ｂをエッチングしたサイドウォールが形成されている。以下では、酸化膜１０ａ，１０ｂ等を、総称して単に酸化膜１０等とも呼ぶ。
【００１５】
本実施の形態においては、ゲート絶縁膜４はＨｆ酸化物等からなり高誘電率を有するＨｉｇｈ−ｋ膜であるものとする。また、酸化膜１０，１２は、シリコンの熱酸化により１０ｎｍ以下の膜厚に形成されるものとする。
【００１６】
また、トランジスタ領域におけるシリコン基板１の主面内には、ポリシリコンゲート５直下の領域を除いて、ソース／ドレイン拡散層２０ａ，２０ｂが形成されている。以下では、ソース／ドレイン拡散層２０ａ，２０ｂを、総称して単にソース／ドレイン拡散層２０とも呼ぶ。
【００１７】
シリコン基板１およびトレンチ分離膜２上には、表面全面に、ストッパー窒化膜３０および酸化膜３１が、この順に形成されている。後述するように、このストッパー窒化膜３０は、所望のポリシリコンゲート５の上方のみにおいてシリサイド化を行うためのシリサイド防止膜として機能するものであり、酸化膜３１は、所望のポリシリコンゲート５の上方のみにおいてストッパー窒化膜３０を露出させるためのマスクとして機能するものである。
【００１８】
次に、図２に示されるように、シリサイド化の対象となる所望のポリシリコンゲート５の上方においてストッパー窒化膜３０を露出させるために、酸化膜３１を、化学機械的研磨（ＣＭＰ）法により研磨する。図２の断面図では便宜上図示を省略したが、ポリシリコンゲート５や窒化膜６等は、シリコン基板１上のみならず実際はトレンチ分離膜２上にも配置されており、トレンチ分離膜２表面はシリコン基板１表面より高いので、トレンチ分離膜２上方のストッパー窒化膜３０表面は、実際はそれ以外のストッパー窒化膜３０表面より高い。従って、この研磨は、トレンチ分離膜２上方のストッパー窒化膜３０で停止するので、当該上方以外のストッパー窒化膜３０は露出しない。そこで、酸化膜３１を、フッ酸を用いてウェットエッチングすることにより、ポリシリコンゲート５上方のストッパー窒化膜３０を露出させる。これにより、シリサイド化の対象となる所望のポリシリコンゲート５の上方のみにおいてストッパー窒化膜３０が露出する。
【００１９】
次に、図３に示されるように、窒化膜６およびストッパー窒化膜３０を除去する。すなわち、所望のポリシリコンゲート５の上方のシリサイド防止膜（ストッパー窒化膜３０）のみを露出させたマスク（酸化膜３１）を用いることにより、所望のポリシリコンゲート５の上方のキャップ膜（窒化膜６）およびシリサイド防止膜（ストッパー窒化膜３０）を除去することができる。
【００２０】
次に、図４に示されるように、酸化膜３１を、フッ酸を用いてウェットエッチングすることにより、除去する。
【００２１】
次に、図５に示されるように、スパッタ法により、ニッケル層４０を表面全面に堆積する。
【００２２】
次に、図６に示されるように、ポリシリコンゲート５ａ，５ｂを熱処理により全体的にニッケル層４０とシリサイド反応させ、ＦＵＳＩ（フルシリサイド）ゲート５０ａ，５０ｂをそれぞれ形成する。そして、ニッケル層４０を除去する。以下では、ＦＵＳＩゲート５０ａ，５０ｂを、総称して単にＦＵＳＩゲート５０とも呼ぶ。
【００２３】
次に、図７に示されるように、ストッパー窒化膜３０を等方性エッチングにより除去した後に、ニッケル層４５をスパッタ法により表面全面に堆積する。
【００２４】
次に、図８に示されるように、ソース／ドレイン拡散層２０ａ，２０ｂ内のポリシリコンを熱処理により部分的にニッケル層４５とシリサイド反応させ、ソース／ドレイン拡散層２０ａ，２０ｂ内に、それぞれシリサイド層５１ａ，５１ｂを形成する。そして、ニッケル層４５を除去する。以上の工程により、ＦＵＳＩゲート５０を有するトランジスタ構造が構成される。
【００２５】
従来の半導体装置の製造方法においては、上述したように、酸化膜１０は、ＣＶＤ等を用いた堆積により形成されていたので、膜厚均一性を得るために１０ｎｍ以上の膜厚に形成する必要があった。従って、図４で上述したような酸化膜３１のウェットエッチングを行った場合には、酸化膜１０がフッ酸で大きくエッチングされることにより、不具合が生じる場合があった。
【００２６】
本発明に係る半導体装置の製造方法においては、酸化膜１０は、シリコンの熱酸化により１０ｎｍ以下の膜厚に形成される。従って、図４で上述したような酸化膜３１のウェットエッチングを行った場合においても、酸化膜１０がフッ酸で大きくエッチングされることはない。以下では、図９〜１３を用いて、本発明の有効性について詳細に説明する。
【００２７】
図９は、図１において、酸化膜３１が形成される前の構造を示す断面図である。図９の構造は、以下のような工程により形成される。
【００２８】
すなわち、まず、シリコン基板１上に、ゲート絶縁膜４、ポリシリコンゲート５、および窒化膜６を順次積層する（積層工程）。次に、ゲート絶縁膜４、ポリシリコンゲート５、および窒化膜６を、マスクを用いて、所定パターン（ゲートパターン）にエッチングする（第１エッチング工程）。次に、シリコン基板１上方から不純物を注入し拡散させることにより、ポリシリコンゲート５直下の領域を除くシリコン基板１内にソース／ドレイン拡散層２０を形成する。次に、熱酸化処理を行うことにより、ポリシリコンゲート５の側面に酸化膜１０を、シリコン基板１上に酸化膜１２（この段階ではシリコン基板１表面全面に形成される）を、それぞれ、膜厚が１０ｎｍ以下になるように形成する（熱酸化工程）。次に、窒化膜１１を表面全面に形成する。次に、酸化膜１２および窒化膜１１を異方性エッチングすることにより、（ゲートパターンに加工された）ゲート絶縁膜４およびポリシリコンゲート５の側面にサイドウォールを形成する（サイドウォール形成工程）。次に、シリサイド防止膜としてストッパー窒化膜３０を表面全面に形成する。これにより、図９に示されるような構造が形成される。
【００２９】
上述したように、酸化膜１０，１２は、いずれも、シリコンの熱酸化により形成される。従って、酸化膜１０は窒化膜１１とポリシリコンゲート５との界面のみ形成され、酸化膜１２は窒化膜１１とシリコン基板１との界面にのみ形成されている。すなわち、酸化膜１０は、窒化膜６と窒化膜１１との界面には形成されず、酸化膜１２は、Ｈｆ酸化物等からなるＨｉｇｈ−ｋ膜であるゲート絶縁膜４と窒化膜１１との界面には形成されていない。
【００３０】
図１０は、図４に対応しており、シリサイド化の対象となる所望のポリシリコンゲート５の上方において窒化膜６を除去した後に、当該除去のマスクである酸化膜３１（図３参照）をフッ酸を用いてウェットエッチングすることにより除去した後の構造を示している。
【００３１】
上述したように、酸化膜１０は、膜厚が１０ｎｍ以下と比較的に薄いので、フッ酸の界面張力により、フッ酸は容易には浸透しない。従って、酸化膜１０が大きくエッチングされることを防ぐことが可能となる。
【００３２】
さらに、ゲート絶縁膜４をフッ酸にはエッチングされにくいＨｆ酸化物等からなるＨｉｇｈ−ｋ膜で構成しているので、仮に酸化膜１０が全てエッチングされた場合においても、ゲート絶縁膜４はほとんどエッチングされない。従って、仮に酸化膜１０が全てエッチングされた場合においても、酸化膜１２がエッチングされることを防ぐことができる。
【００３３】
図１１は、図６に対応しており、ＦＵＳＩゲート５０を形成した後の構造を示している。上述したように、酸化膜１０，１２が大きくエッチングされないので、ＦＵＳＩゲート５０とシリコン基板１（ソース／ドレイン拡散層２０）とが導通することを防ぐことができる。
【００３４】
すなわち、酸化膜１０，１２は、本発明に係る熱酸化膜として機能する。また、酸化膜３１は、本発明に係るマスクとして機能する。また、ストッパー窒化膜３０は、本発明に係るシリサイド防止膜として機能する。また、窒化膜６，１１は、それぞれ、本発明に係るキャップ膜および窒化膜として機能する。
【００３５】
図１１においては、熱酸化膜はＦＵＳＩゲート５０の側面（酸化膜１０）およびシリコン基板１上（酸化膜１２）に形成され、窒化膜（窒化膜１１）は、酸化膜１０およびゲート絶縁膜４に接するように、酸化膜１２上に形成されている。すなわち、酸化膜１２は、ゲート絶縁膜４に比較して、膜厚が１０ｎｍ以下と薄いので、窒化膜１１がゲート絶縁膜４に接することになる。
【００３６】
図１２〜１４は、比較用に、ＣＶＤ等を用いた堆積により酸化膜１０を形成した場合の構造を示す断面図である。
【００３７】
図１２は、図９に対応しており、酸化膜１０’は、酸化膜１０に代えて、ＣＶＤ等を用いた堆積により１０ｎｍ以上の膜厚で形成した酸化膜である。図１２の酸化膜１０’は、図１０の酸化膜１０とは異なり、窒化膜１１とポリシリコンゲート５との界面および窒化膜１１とシリコン基板１との界面のみならず窒化膜６と窒化膜１１との界面やゲート絶縁膜４と窒化膜１１との界面にも連続的に形成されている。
【００３８】
図１３は、図１０および図４に対応しており、酸化膜１０’は、膜厚が厚く且つ連続的に形成されるので、フッ酸が浸透されやすく、全部がエッチングにより除去されている。
【００３９】
図１４は、図１１および図６に対応しており、シリサイドによってＦＵＳＩゲート５０とシリコン基板１とが導通している。
【００４０】
このように、本実施の形態に係る半導体装置およびその製造方法では、酸化膜１０を、ＣＶＤ等を用いた堆積により１０ｎｍ以上の膜厚で連続的に形成するのではなく、シリコンの熱酸化により１０ｎｍ以下の膜厚で不連続に形成する。従って、（図１３のように）フッ酸を用いたウェットエッチングで酸化膜１０が大きく除去されることを防ぐことができる。よって、（図１４のように）ＦＵＳＩゲート５０とシリコン基板１とが導通する等の不具合を低減することが可能となる。
【００４１】
また、本実施の形態に係る半導体装置およびその製造方法では、ゲート絶縁膜４を、Ｈｆ酸化物等からなるＨｉｇｈ−ｋ膜としている。従って、仮に酸化膜１０が全てエッチングされた場合においても、酸化膜１２がエッチングされることを防ぐことができる。よって、ＦＵＳＩゲート５０とシリコン基板１とが導通する等の不具合をさらに低減することが可能となる。
【００４２】
なお、酸化膜１０が全てエッチングされない場合においては、フッ酸はゲート絶縁膜４に到達しないので、ゲート絶縁膜４は必ずしもＨｆ酸化物等からなるＨｉｇｈ−ｋ膜である必要はない。
【００４３】
＜実施の形態２＞
実施の形態１では、図９〜１１に示されるように、シリコンの熱酸化により窒化膜１１とシリコン基板１との界面に酸化膜１２が形成されているが、この酸化膜１２は、エッチングにより除去されていてもよい。
【００４４】
図１５〜１７は、実施の形態２に係る半導体装置の製造方法を示す断面図であり、それぞれ、実施の形態１に係る図９〜１１に対応している。
【００４５】
本実施の形態においては、シリコンの熱酸化を行った後に、シリコン基板１上に形成された酸化膜１２を、全面的なドライエッチングを行うことにより除去する（第２エッチング工程）。従って、図１５〜図１７に示されるように、窒化膜１１は、シリコン基板１上に直接に堆積される。なお、上記のドライエッチングにおいては、ポリシリコンゲート５の両側面に形成された酸化膜１０は、窒化膜６が庇となることにより保護されるので、除去されず残される。
【００４６】
図１７においては、熱酸化膜はＦＵＳＩゲート５０の側面（酸化膜１０）のみに形成され、窒化膜（窒化膜１１）は、酸化膜１０およびゲート絶縁膜４に接するように、シリコン基板１上に形成されている。
【００４７】
このように、本実施の形態に係る半導体装置およびその製造方法では、シリコン基板１上の酸化膜１２を除去し、フッ酸にエッチングされにくい窒化膜１１をシリコン基板１上に直接に堆積している。従って、実施の形態１に比べて、ＦＵＳＩゲート５０とシリコン基板１とが導通する等の不具合をさらに低減することが可能となる。
【００４８】
なお、酸化膜１０が全てエッチングされない場合においては、フッ酸はゲート絶縁膜４に到達しないので、実施の形態１と同様に、ゲート絶縁膜４は必ずしもＨｆ酸化物等からなるＨｉｇｈ−ｋ膜である必要はない。
【００４９】
＜実施の形態３＞
実施の形態２においては、シリコン基板１上の酸化膜１２を、エッチングにより除去する場合について説明したが、あるいは、ゲート絶縁膜４をより長くすることにより、酸化膜１２が形成されないようにしてもよい。
【００５０】
図１８〜２０は、実施の形態３に係る半導体装置の製造方法を示す断面図であり、それぞれ、実施の形態１に係る図９〜１１および実施の形態２に係る図１５〜１７に対応している。
【００５１】
本実施の形態においては、実施の形態１〜２とは異なり、ゲート絶縁膜４’のパターニングを、ポリシリコンゲート５のパターニングと同時に行うのではなく、窒化膜１１のパターニングと同時に（すなわちサイドウォールの形成と同時に）行う。従って、図１８〜図２０に示されるように、Ｈｆ酸化物等からなるＨｉｇｈ−ｋ膜であるゲート絶縁膜４’がポリシリコンゲート５より長く形成される。ゲート絶縁膜４’中のシリコンは熱酸化されにくいので、酸化膜１２は形成されない。よって、ゲート絶縁膜４’上に窒化膜１１が堆積される。
【００５２】
図２０においては、熱酸化膜はＦＵＳＩゲート５０の側面（酸化膜１０）のみに形成され、窒化膜（窒化膜１１）は、酸化膜１０に接するように、ゲート絶縁膜４上に形成されている。
【００５３】
このように、本実施の形態に係る半導体装置およびその製造方法では、酸化膜１２は形成されず、ゲート絶縁膜４’上に窒化膜１１が堆積される。ゲート絶縁膜４’はＨｆ酸化物等からなるＨｉｇｈ−ｋ膜であり、フッ酸にエッチングされにくい。すなわち、本実施の形態は、実施の形態２の効果に加えて、酸化膜１２をエッチングする必要がなく工程数を低減できるという効果を奏する。
【００５４】
なお、上述においては、ポリシリコンゲート５を全体的にシリサイド反応させＦＵＳＩゲート５０を形成する場合について説明した。しかし、本発明をＣＭＯＳデバイスに適用する場合には、ＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにおいて、両方またはいずれか一方のみのトランジスタに適用すればよい。従って、ＣＭＯＳトランジスタの一方のトランジスタのみに適用する場合には、導電型が異なる他方のトランジスタは、例えば図２１〜２３に示されるように、ポリシリコンゲート５を部分的にシリサイド反応させてもよい。図２１〜２３は、それぞれ、実施の形態１の図１１、実施の形態２の図１７、および実施の形態３の図２０において、一方のトランジスタをフルシリサイド化させた後に、他方のトランジスタに、比較的に軽い熱処理を行うことによりポリシリコンゲート５の上部にシリサイドゲート５５を部分的に形成させたものである。
【００５５】
また、上述においては、ゲート絶縁膜４上に直接にポリシリコンゲート５を形成する場合について説明した。しかし、これに限らず、例えば図２４〜図２６に示されるように、ゲート絶縁膜４とポリシリコンゲート５との間に、耐酸化性が高いＴｉＮ等からなる金属膜４２（耐酸化性金属膜）を介在させてもよい。図２４〜２６は、図１１，１７，２０において、ゲート絶縁膜４とポリシリコンゲート５との間に金属膜４２を介在させたものである。この金属層４２は、ゲート絶縁膜４、ポリシリコンゲート５および窒化膜６をこの順に積層するときに、ゲート絶縁膜４の成膜後かつポリシリコンゲート５の成膜前に成膜すればよい。フッ酸に冒されにくい金属層４２を介在させることにより、さらにフッ酸を浸透しにくくしシリコン基板１へのフッ酸の到達時間を遅らせることができる。
【００５６】
また、上述においては、エッチング液として、フッ酸を含むものを用いた場合について説明したが、これに限らず、例えばアンモニア等を含むものであってもよい。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す概略の断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す比較用の断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す比較用の断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す比較用の断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２６】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５８】
１  シリコン基板、２  トレンチ分離膜、４  ゲート絶縁膜、５  ポリシリコンゲート、６，１１  窒化膜、１０，１２，３１  酸化膜、２０  ソース／ドレイン拡散層、３０  ストッパー窒化膜、４０，４５  ニッケル層、４２  金属層、５０  ＦＵＳＩゲート、５１  シリサイド層、５５  シリサイドゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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