(57)【要約】【課題】回路構成を簡単にしてグリッチやセトリングタイムを改善する。【解決手段】タイミング生成回路を用いた電流セル型D/Aコンバータは、デジタルコードDをこれに対応した第１及び第２のアナログ電圧の差Voutに変換するものであり複数の電流セル３０−０と、この各電流セル３０−０に与えるスイッチ制御用の信号SEL1,SEL1b,SEL2,SEL2bをそれぞれ生成する複数のスイッチ制御信号生成回路５０−０とを備えている。各電流セル３０−０は、スイッチ用のNMOS３１〜３４と、定電流源用のNMOS３５，３６とを有している。そして、信号SEL1,SEL1b,SEL2,SEL2bによりそれぞれオン／オフ制御されるNMOS３１〜３４の切り替えタイミグを調整することで、完全オフの期間をなくし、D/Aコンバータのグリッチ及びセトリングタイムを改善している。【選択図】図１
2007227990.tif 000002
【特許請求の範囲】
【請求項１】
デジタルコードをこれに対応した第１及び第２のアナログ電圧の差に変換する電流セル型のデジタル／アナログ変換器であって、
前記第１のアナログ電圧を出力する第１の出力線及び前記第２のアナログ電圧を出力する第２の出力線と、電源電位ノードと、の間に並列に接続された複数の電流セルと、
前記各電流セルに１対１に対応して設けられ、前記デジタルコードを入力し、前記デジタルコードに対応した第１のスイッチ制御信号、前記第１のスイッチ制御信号に対して逆相の第２のスイッチ制御信号、前記第１のスイッチ制御信号に対してタイミングのずれた第３のスイッチ制御信号、及び前記第２のスイッチ制御信号に対してタイミングのずれた第４のスイッチ制御信号をそれぞれ生成して前記各電流セルに与える複数のスイッチ制御信号生成回路とを備え、
前記各電流セルは、
前記第１の出力線と共通ノードとの間に接続され、前記第１のスイッチ制御信号によりオン／オフ動作する第１のスイッチと、
前記第２の出力線と前記共通ノードとの間に接続され、前記第２のスイッチ制御信号によりオン／オフ動作する第２のスイッチと、
前記第１のスイッチに対して並列に接続され、前記第３のスイッチ制御信号によりオン／オフ動作する第１のスイッチ手段と、
前記第２のスイッチに対して並列に接続され、前記第４のスイッチ制御信号によりオン／オフ動作する第２のスイッチ手段と、
前記共通ノードと前記電源電位ノードとの間に接続され、前記重み付けされた所定量の電流を供給する定電流源と、
を有することを特徴とするデジタル／アナログ変換器。
【請求項２】
前記第１及び第２の出力線は、それぞれ電流／電圧変換素子を介して、前記電源電位ノードとは異なるレベルの他の電源電位ノードに接続されていることを特徴とする請求項１記載のデジタル／アナログ変換器。
【請求項３】
前記各スイッチ制御信号生成回路は、前記第１、第２のスイッチ、及び前記第１、第２のスイッチ手段が同時にオフ状態にならないタイミングの前記第１、第２、第３及び第４のスイッチ制御信号を出力する構成になっていることを特徴とする請求項１又は２記載のデジタル／アナログ変換器。
【請求項４】
前記第３のスイッチ制御信号は、タイミングのずれた複数の第１の信号からなり、
前記第１のスイッチ手段は、前記複数の第１の信号によりそれぞれオン／オフ動作する並列接続された複数のスイッチで構成され、
前記第４のスイッチ制御信号は、タイミングのずれた複数の第２の信号からなり、
前記第２のスイッチ手段は、前記複数の第２の信号によりそれぞれオン／オフ動作する並列接続された複数のスイッチで構成されていることを特徴とする請求項１〜３のいずれか１項に記載のアナログ／デジタル変換器。
【請求項５】
前記各スイッチ制御信号生成回路は、遅延回路により構成されていることを特徴とする請求項１〜４のいずれか１項に記載のアナログ／デジタル変換器。
【請求項６】
前記遅延回路は、複数のインバータにより構成されていることを特徴とする請求項５項記載のアナログ／デジタル変換器。
【請求項７】
前記遅延回路は、インバータと抵抗素子及びキャパシタとにより構成されていることを特徴とする請求項５項記載のアナログ／デジタル変換器。
【請求項８】
前記定電流源は、バイアス電圧によりオン状態になった複数のトランジスタが直列に接続されて構成されていることを特徴とする請求項１〜７のいずれか１項に記載のアナログ／デジタル変換器。
【請求項９】
第１のノード及び第２のノード間に設けられ、第１の周期で前記第１のノード及び前記第２のノード間を電気的に接続する第１のトランジスタと、
前記第１のノード及び前記第２のノード間に設けられ、前記第１の周期より少しずれた第２の周期で前記第１のノード及び前記第２のノード間を電気的に接続する第２のトランジスタと、
前記第２のノード及び弟３のノード間に設けられ、前記第１の周期と正反対の第３の周期で前記第２のノード及び前記第３のノード間を電気的に接続する第３のトランジスタと、
前記第２のノード及び前記第３のノード間に設けられ、前記第２の周期と正反対の第４の周期で前記第２のノード及び前記第３のノード間を電気的に接続する第４のトランジスタと、
を備えたことを特徴とするタイミング生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング生成回路を用い、デジタルコードをこれに対応するアナログ電圧に変換する電流セル型のデジタル／アナログ変換器（以下「D/Aコンバータ」という。）、特に、回路構成を簡単にしてグリッチやセトリングタイムを改善したタイミング生成回路及びそれを用いたD/Aコンバータに関するものである。
【背景技術】
【０００２】
従来、グリッチやセトリングタイムを改善したD/Aコンバータに関する技術とこれに関連する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２００３−１１５７６１号公報
【特許文献２】特開平１０−３７９１号公報
【０００４】
図７は、特許文献１に記載された従来の電流セル型D/Aコンバータを示す要部の構成図である。
【０００５】
この電流セル型D/Aコンバータは、電流量IがそれぞれI２０，I２１，I２２，・・・に重み付けされた複数の電流セル１０−０，１０−１，１０−２，・・・を有し、この複数の電流セル１０−０，１０−１，１０−２，・・・が、正電源電位（以下「VDD」という。）ノードと、出力線１４及びグランド（以下「GND」という。）との間に、並列に接続されている。なお、図７では、複数の電流セル１０−０，１０−１，１０−２，・・・の内の電流セル１０−０のみが示されている。電流セル１０−０には、これを駆動する一対のスイッチ制御信号生成回路２０−１，２０−２からなるドライバが、接続されている。他の電流セル１０−１，１０−２，・・・にも、これらを駆動するドライバがそれぞれ接続されている。
【０００６】
例えば、電流セル１０−０は、重み付けされた電流量I２０ の電流を供給する定電流源１１と、差動スイッチである２つのPチャネル型MOSトランジスタ（以下「PMOS」とう。）１２，１３とを有している。定電流源１１は、VDDノードと共通ノードN11との間に接続され、この共通ノードN11と出力線１４との間に、PMOS１２が接続され、更に、共通ノードN11とGNDとの間に、PMOS１３が接続されている。図示しない他の電流セル１０−１，１０−２，・・・も同様に構成されている。出力線１４の一端には出力端子OUTが接続され、この出力端子OUTとGNDとの間に、電流／電圧変換（以下「I/V変換」という。）用の抵抗素子１５が接続されている。
【０００７】
電流セル１０−０を駆動する一対のスイッチ制御信号生成回路２０−１，２０−２の内、スイッチ制御信号生成回路２０−１は、入力端子INから入力されるデジタルコードDの信号を反転するインバータ２５の出力側に接続され、該インバータ２５の出力電圧に基づき、所定のタイミングのスイッチ制御信号Ｓ２０−１をPMOS１２のゲートへ出力し、該PMOS１２をオン／オフ動作させる回路である。スイッチ制御信号生成回路２０−２は、入力端子INから入力されるデジタルコードDの信号に基づき、所定のタイミングのスイッチ制御信号Ｓ２０−２をPMOS１３のゲートへ出力し、該PMOS１３をオン／オフ動作させる回路であり、スイッチ制御信号生成回路２０−１と同様の回路構成になっている。
【０００８】
スイッチ制御信号生成回路２０−２は、マスタ側ラッチ回路２１と、セレクタ２２と、スレーブ側ラッチ回路２３とにより構成されている。マスタ側ラッチ回路２１は、相補的なラッチ信号LA,LABに同期してデジタルコードDの信号を保持する回路であり、Nチャネル型MOSトランジスタ（以下「NMOS」という。）、及びインバータにより構成され、この出力側に、セレクタ２２が接続されている。セレクタ２２は、ラッチ回路２１にラッチされた信号に応じて、２つの遅延信号R,Fの内のいずれか一方を選択して出力する回路であり、否定論理積ゲート（NANDゲート）、及びインバータにより構成され、この出力側に、スレーブ側ラッチ回路２３が接続されている。スレーブ側ラッチ回路２３は、セレクタ２２で選択された信号とこの相補的な信号とにより、スイッチ制御信号Ｓ２０−２を出力する回路であり、マスタ側ラッチ回路２１と同様の回路で構成されている。
【０００９】
このような構成のD/Aコンバータでは、各入力端子IN,・・・に入力されるデジタルコードD,・・・の信号に応じて各電流セル１０−０，・・・内の差動スイッチ用のPMOS１２，１３，・・・を制御するスイッチ制御信号Ｓ２０−１，Ｓ２０−２，・・・がスイッチ制御信号生成回路２０−１，２０−２，・・・により生成され、各電流セル１０−０，・・・において、スイッチ制御信号Ｓ２０−１，Ｓ２０−２，・・・に応じて定電流源１１，・・・から供給される電流がGND側又は出力線１４側へ供給される。そして、出力線１４側へ供給された全電流が加算され、I/V変換用の抵抗素子１５により電圧に変換され、デジタルコードD,・・・に対応するアナログ電圧が出力端子OUTから出力される。
【００１０】
各電流セル１０−０，・・・においては、差動スイッチ用のPMOS１２，１３，・・・のオン／オフを制御するスイッチ制御信号Ｓ２０−１，Ｓ２０−２，・・・が、その切り替わりのタイミングで低レベル（以下「Lレベル」という。）となる期間、即ちPMOS１２，１３，・・が同時にオンする期間が設けられている。これにより、各電流セル１０−０，・・・において、PMOS１２，１３，・・・をオン／オフするタイミングでグリッチやセトリングタイムのばらつきの発生を防止することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の図７のD/Aコンバータでは、電流を切り替えるスイッチ制御信号Ｓ２０−１，Ｓ２０−２，・・・のタイミングをスイッチ制御信号生成回路２０−１，２０−２，・・・により調整することで、同時にオフする期間をなくし、各電流セル１０−０，・・・内の共通ノードN11,・・・の電位を安定化させ、D/Aコンバータのグリッチやセトリングタイムを改善している。
【００１２】
しかしながら、図７のD/Aコンバータでは、スイッチ制御信号線毎に複雑なタイミング調整用のスイッチ制御信号生成回路２０−１，２０−２，・・・が必要となり、回路規模、及びチップ面積が増大してしまうという課題があった。
【００１３】
このような課題を解決するために、例えば、特許文献２に記載された技術を利用することも考えられる。この特許文献２には、半導体記憶装置に好適なセンスアンプ用の差動増幅器において、２つの差動入力用のトランジスタを、それぞれ並列接続された２重のトランジスタにより構成する技術が記載されている。この技術を利用して、各電流セル１０−０，・・・内の差動スイッチ用のPMOS１２，１３，・・・を、それぞれ並列接続された２重のPMOSにより構成し、スイッチ制御信号生成回路２０−１，２０−２，・・・を簡略化することも考えられるが、制御するPMOSの数が増えることにより、スイッチ制御信号生成回路２０−１，２０−２，・・・の回路構成がより複雑化してしまい、前記の課題を解決することが困難であった。
【課題を解決するための手段】
【００１４】
本発明のタイミング生成回路は、第１のノード及び第２のノード間に設けられ、第１の周期で前記第１のノード及び前記第２のノード間を電気的に接続する第１のトランジスタと、前記第１のノード及び前記第２のノード間に設けられ、前記第１の周期より少しずれた第２の周期で前記第１のノード及び前記第２のノード間を電気的に接続する第２のトランジスタと、前記第２のノード及び弟３のノード間に設けられ、前記第１の周期と正反対の第３の周期で前記第２のノード及び前記第３のノード間を電気的に接続する第３のトランジスタと、前記第２のノード及び前記第３のノード間に設けられ、前記第２の周期と正反対の第４の周期で前記第２のノード及び前記第３のノード間を電気的に接続する第４のトランジスタとを備えている。
【００１５】
本発明の電流セル型D/Aコンバータは、前記タイミング生成回路を用い、デジタルコードをこれに対応した第１及び第２のアナログ電圧の差に変換する電流セル型D/Aコンバータであって、複数の電流セルと、複数のスイッチ制御信号生成回路とを備えている。
【００１６】
前記複数の電流セルは、前記第１のアナログ電圧を出力する第１の出力線及び前記第２のアナログ電圧を出力する第２の出力線と、電源電位ノード（例えば、VDDノード又はGND等）との間に並列に接続されている。前記複数のスイッチ制御信号生成回路は、前記各電流セルに１対１に対応して設けられ、前記デジタルコードを入力し、前記デジタルコードに対応した第１のスイッチ制御信号、前記第１のスイッチ制御信号に対して逆相の第２のスイッチ制御信号、前記第１のスイッチ制御信号に対してタイミングのずれた第３のスイッチ制御信号、及び前記第２のスイッチ制御信号に対してタイミングのずれた第４のスイッチ制御信号をそれぞれ生成して前記各電流セルに与える回路である。
【００１７】
更に、前記各電流セルは、前記第１の出力線と共通ノードとの間に接続され、前記第１のスイッチ制御信号によりオン／オフ動作する第１のスイッチ（前記発明の第１のトランジスタに相当）と、前記第２の出力線と前記共通ノードとの間に接続され、前記第２のスイッチ制御信号によりオン／オフ動作する第２のスイッチ（前記発明の第２のトランジスタに相当）と、前記第１のスイッチに対して並列に接続され、前記第３のスイッチ制御信号によりオン／オフ動作する第１のスイッチ手段（前記発明の第３のトランジスタに相当）と、前記第２のスイッチに対して並列に接続され、前記第４のスイッチ制御信号によりオン／オフ動作する第２のスイッチ手段（前記発明の第４のトランジスタに相当）と、前記共通ノードと前記電源電位ノードとの間に接続された定電流源とを有している。
【００１８】
そして、前記第１、第２、第３及び第４のスイッチ制御信号によりそれぞれオン／オフ制御される前記第１、第２のスイッチ、及び前記第１、第２のスイッチ手段の切り替えタイミグを調整することで、完全オフの期間をなくし、D/Aコンバータのグリッチ及びセトリングタイムを改善している。
【発明の効果】
【００１９】
請求項１〜３に係る発明によれば、第１と第２のスイッチが切り替わる際に、第１又は第２のスイッチ手段がオン状態になっているので、電流がゼロになる期間を無くすことができる。これより、共通ノードの電位の変動を低減でき、定電流源の電流変動を抑制できる。従って、定電流源の変動が小さくなることで、第１、第２のスイッチ及び第１、第２のスイッチ手段の切り替えによるグリッチの低減、及びセトリングタイムの改善という効果が得られる。その上、第１及び第２の出力線間の差動出力電圧をアナログ電圧として出力する構成になっているので、第１のスイッチ側と第２のスイッチ側との回路特性のバランスが良く、より安定したアナログ電圧を出力できる。
【００２０】
請求項４に係る発明によれば、第１、第２のスイッチ手段を複数のスイッチでそれぞれ構成しているので、第１のスイッチ及び第１のスイッチ手段と第２のスイッチ及び第２のスイッチ手段との切り替え時に、スイッチのオン抵抗値が小さくなり、グリッチを更に低減することができる。
【００２１】
請求項５、６、７に係る発明によれば、スイッチ制御信号生成回路を簡単な遅延回路により構成できるので、回路規模、及びチップ面積を低減できる。
【００２２】
請求項８に係る発明によれば、定電流源を複数のトランジスタで構成したので、各トランジスタ間のノードが、スイッチ切り替え時の変動に対しても一定電圧となり、安定したD/A変換動作が期待できる。
【００２３】
請求項９に係る発明によれば、請求項１に係る発明とほぼ同様の効果がある。
【発明を実施するための最良の形態】
【００２４】
電流セル型D/Aコンバータは、デジタルコードをこれに対応した第１及び第２のアナログ電圧の差に変換するものであり、複数の電流セルと、この各電流セルに与える第１、第２、第３、第４のスイッチ制御信号をそれぞれ生成する複数のスイッチ制御信号生成回路とを備えている。各電流セルは、第１、第２のスイッチと、第１、第２のスイッチ手段と、重み付けされた所定量の電流を供給する定電流源とを有している。そして、第１、第２、第３及び第４のスイッチ制御信号によりそれぞれオン／オフ制御される第１、第２のスイッチ、及び第１、第２のスイッチ手段の切り替えタイミグを調整することで、完全オフの期間をなくし、D/Aコンバータのグリッチ及びセトリングタイムを改善している。
【実施例１】
【００２５】
（実施例１の構成）
図１は、本発明の実施例１を示す電流セル型D/Aコンバータの要部の構成図である。
【００２６】
この電流セル型D/Aコンバータは、例えば、電流量IがそれぞれI２０，I２１，I２２，・・・に重み付けされた複数の電流セル３０−０，・・・を有し、この複数の電流セル３０−０，・・・が、第１、第２の出力線４１，４２と電源電位ノード（例えば、GND)との間に、並列に接続されている。各電流セル3０−０，・・・には、これを駆動する各スイッチ制御信号生成回路５０−０，・・・がそれぞれ接続され、更に、複数の電流セル３０−０，・・・には、これらにバイアス電圧BIAS1,BIAS2を供給する共通のバイアス回路６０が接続されている。
【００２７】
例えば、電流セル３０−０は、第１、第２、第３、第４のトランジスタあるいは第１のスイッチ、第１のスイッチ手段、第２のスイッチ、第２のスイッチ手段（例えば、NMOS３１，３３，３２，３４）からなるタイミング生成回路と、定電流源（例えば、２つ直列に接続されたNMOS３５，３６）とにより構成されている。
【００２８】
第１のスイッチ（あるいは第１のトランジスタ）であるNMOS３１は、第１の出力線（第１のノード）４１と共通ノード（第２のノード）N３１との間に接続され、第１のスイッチ制御信号SEL1によりオン／オフ動作する素子である。第２のスイッチ（あるいは第３のトランジスタ）であるNMOS３２は、第２の出力線（第３のノード）４２と共通ノード（第２のノード）N３１との間に接続され、第２のスイッチ制御信号SEL1bによりオン／オフ動作する素子である。第１のスイッチ手段（あるいは第２のトランジスタ）であるNMOS３３は、NMOS３１に並列に接続され、第３のスイッチ制御信号（例えば、第１の信号）SEL2によりオン／オフ動作する素子である。第２のスイッチ手段（あるいは第４のトランジスタ）であるNMOS３４は、NMOS３２に並列に接続され、第４のスイッチ制御信号（例えば、第２の信号）SEL2bによりオン／オフ動作する素子である。電流源であるNMOS３５，３６は、共通ノードN３１とGNDとの間に接続され、バイアス電圧BIAS1,BIAS2が供給されて重み付けされた電流量I２０の電流を供給する素子である。
【００２９】
図示しない他の電流セルも、第１のスイッチ（例えば、NMOS)と、第２のスイッチ（例えば、NMOS)と、第１のスイッチ手段（例えば、１つのNMOS)と、第２のスイッチ手段（例えば、１つのNMOS)と、共通ノードとGNDとの間に接続され、それぞれ重み付けされた電流量I２１，I２２，・・・の電流をそれぞれ供給する定電流源（例えば、２つの直列に接続されたNMOS)とを有している。
【００３０】
第１、第２の出力線４１，４２の一端には、第１、第２の出力端子OUT,OUTbがそれぞれ接続され、この第１、第２の出力端子OUT,OUTbとVDDノードとの間に、I/V変換素子（例えば、抵抗素子）４３，４４がそれぞれ接続されている。第１の出力端子OUT及び第２の出力端子OUTb間から出力される差動出力電圧は、入力端子I,・・・に入力されるデジタルコードD,・・・の信号SEL，・・・に応じたアナログ電圧Voutである。
【００３１】
電流セル３０−０に第１、第２のスイッチ制御信号SEL1,SEL1b及び第１、第２の信号SEL2,SEL2bを供給するスイッチ制御信号生成回路５０−０は、信号反転及び信号遅延用のインバータ５１〜５７からなる遅延回路により構成されている。
【００３２】
この遅延回路は、入力端子INに入力されるデジタルコードDの信号SELを反転して逆相の信号SELbを出力するインバータ５１と、入力される信号SELを反転して第１のスイッチ制御信号SEL1を出力するインバータ５２と、このインバータ５２の出力側に縦続接続され、第１のスイッチ制御信号SEL1を遅延して第１の信号SEL2を出力する２段のインバータ５３，５４と、インバータ５１の出力信号SELbを反転して第２のスイッチ制御信号SEL1bを出力するインバータ５５と、このインバータ５５の出力側に縦続接続され、第２のスイッチ制御信号SEL1bを遅延して第２の信号SEL2bを出力する２段のインバータ５６，５７とにより構成されている。第１の信号SEL2は、第１のスイッチ制御信号SEL1に対して同相であるが、インバタ２個分程度遅れている。同様に、第２の信号SEL2bは、第２のスイッチ制御信号SEL1bに対して同相であるが、インバタ２個分程度遅れている。
【００３３】
図示しない他のスイッチ制御信号生成回路も、スイッチ制御信号生成回路５０−０と同様に、入力端子に入力されるデジタルコードの信号を反転遅延して第１、第２のスイッチ制御信号、及び第１、第２の信号を出力する回路であり、６つのインバータからなる遅延回路により構成されている。
【００３４】
複数の電流セル３０−０，・・・にバイアス電圧BIAS1,BIAS2を供給する共通のバイアス回路６０は、抵抗素子６１、ダイオード接続されたNMOS６２，６４、供給される基準電流Irefによりゲート制御されるNMOS６３、NMOS６５，６６、及び電荷蓄積用のキャパシタ６７，６８を有している。
【００３５】
バイアス電流Ibisaを入力する入力端子とＧＮＤとの間には、抵抗素子６１とダイオード接続されたNMOS６２とが直列に接続され、その抵抗素子６１の入力端子側電極からバイアス電圧BIAS2が出力される。VDDノードとGNDとの間には、基準電流Irefによりゲート制御されるNMOS６３と、ダイオード接続されたNMOS６４とが、直列に接続されている。基準電流Irefを入力する入力端子とGNDとの間には、バイアス電圧BIAS2によりゲート制御されるNMOS６５と、NMOS６４のドレイン電圧及びゲート電圧によりゲート制御されるNMOS６６とが、直列に接続され、このNMOS６６のゲートから、バイアス電圧BIAS1が出力される。NMOS６５，６６のゲートとGNDとの間には、キャパシタ６８，６７がそれぞれ接続されている。
【００３６】
（実施例１の動作）
図２は、図１のスイッチ制御用の信号のタイミングチャートであり、横軸は時刻、及び縦軸は論理レベルである。
【００３７】
図１のD/Aコンバータのスイッチ制御信号生成回路５０−０，・・・において、各入力端子IN,・・・に入力されるデジタルコードD,・・・の信号SEL,・・・に応じて、各電流セル３０−０，・・・内のNMOS３１〜３４，・・・を制御するスイッチ制御信号SEL1,SEL1b,・・・及び信号SEL2,SEL2b,・・・が生成される。
【００３８】
例えば、スイッチ制御信号生成回路５０−０では、入力端子INに入力されるデジタルコードDの信号SELが、高レベル（以下「Hレベル」という。）に立ち上がると、これがインバータ５１，５２で反転されて信号SELb及びスイッチ制御信号SEL1がLレベルに立ち下がる。スイッチ制御信号SEL1がLレベルに立ち下がると、電流セル３０−０内のNMOS３１がオフ状態になる。信号SELbがLレベルに立ち下がると、これがインバータ５５で反転されてスイッチ制御信号SEL1bがHレベルに立ち上がり、電流セル３０−０内のNMOS３２がオン状態になり、出力線４２→NMOS３２→共通ノードN31→NMOS３５，３６→GNDへ電源電流が流れる。
【００３９】
スイッチ制御信号SEL1がLレベルに立ち下がると、これがインバータ５３，５４によりインバータ２段分遅れて、信号SEL2がLレベルに立ち下がる。スイッチ制御信号SEL1bがHレベルに立ち上がると、これがインバータ５６，５７によりインバータ２段分遅れて、信号SEL2bがHレベルに立ち上がり、電流セル３０−０内のNMOS３４がオン状態になり、NMOS３２に流れていた電源電流がNMOS３４へ分流し、共通ノードN31及びNMOS３５，３６を介してGNDへ流れる。
【００４０】
その後、入力端子INに入力されるデジタルコードDの信号SELが、Lレベルに立ち下がると、これがインバータ５１，５２で反転されて信号SELb及びスイッチ制御信号SEL1がHレベルに立ち上がる。スイッチ制御信号SEL1がHレベルに立ち上がると、電流セル３０−０内のNMOS３１がオン状態になり、出力線４１→NMOS３１→共通ノードN31→NMOS３５，３６→GNDへ電源電流が流れる。信号SELbがHレベルに立ち上がると、これがインバータ５５で反転されてスイッチ制御信号SEL1bがLレベルに立ち下がり、電流セル３０−０内のNMOS３２がオフ状態になり、これを流れる電流が遮断される。
【００４１】
スイッチ制御信号SEL1がHレベルに立ち上がると、これがインバータ５３，５４によりインバータ２段分遅れて、信号SEL2がHレベルに立ち上がる。信号SEL2がHレベルに立ち上がると、電流セル３０−０内のNMOS３３がオン状態になり、NMOS３１に流れていた電源電流がNMOS３３へ分流し、共通ノードN31及びNMOS３５，３６を介してGNDへ流れる。スイッチ制御信号SEL1bがLレベルに立ち下がると、これがインバータ５６，５７によりインバータ２段分遅れて、信号SEL2bがLレベルに立ち下がり、電流セル３０−０内のNMOS３４がオフ状態になり、NMOS３４に流れていた電流が遮断される。
【００４２】
各電流セル３０−０，・・・において、出力線４１から共通ノードN31を介してGNDへ流れる電流は、その出力線４１で全電流が加算され、I/V変換用の抵抗素子４３により電圧に変換される。同様に、出力線４２から共通ノードN31を介してGNDへ流れる電流は、その出力線４２で全電流が加算され、I/V変換用の抵抗素子４４により電圧に変換される。そして、出力端子OUT及びOUTbの電圧差が、デジタルコードD,・・・に対応したアナログ電圧Voutとして出力される。
【００４３】
（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｅ）のような効果がある。
【００４４】
（ａ）  NMOS３１，３２が切り替わる際に、NMOS３３あるいはNMOS３４がオン状態になっているので、電流がゼロになる期間を無くすことができる。これより、共通ノードN31の電位の変動を低減でき、定電流源用NMOS３５，３６の電流変動を抑制できる。従って、定電流源用NMOS３５，３６の変動が小さくなることで、スイッチ用NMOS３１〜３４の切り替えによるグリッチの低減、及びセトリングタイムの改善という効果が得られる。その上、出力端子OUT,OUTb間の差動出力電圧をアナログ電圧Voutとして出力する構成になっているので、一方のスイッチ用NMOS３１，３３側と他方のスイッチ用NMOS３２，３４側との回路特性のバランスが良く、より安定したアナログ電圧Voutを出力できる。
【００４５】
（ｂ）  NMOS３１〜３４を切り替えるためのスイッチ制御信号SEL1,SEL1b及び信号SEL2,SEL2bを生成するスイッチ制御信号生成回路５０−０は、インバータ５１〜５７を用いた簡単な遅延回路により構成しているので、回路規模、及びチップ面積を低減できる。
【００４６】
（ｃ）  図３（Ａ）、（Ｂ）は、本発明の実施例１のD/Aコンバータと従来のD/Aコンバータとのシミュレーションによる効果の確認結果を示す図であり、同図（Ａ）は実施例１と従来の結果を合成した図、及び同図（Ｂ）は実施例１と従来の結果を分離した図である。横軸は時間（Time)、縦軸は電圧(Voltages)である。
【００４７】
図３において、Vout曲線は、本実施例１のD/Aコンバータにおける差動出力のアナログ電圧値の曲線、Vout1曲線は、従来の図７のD/Aコンバータにおいてスイッチ制御信号生成回路２０−１，２０−２のようなタイミング調整用の回路を設けない場合の差動出力のアナログ電圧値の曲線、及び、Vout2曲線は、従来の図７のD/Aコンバータにおける差動出力のアナログ電圧値の曲線である。
【００４８】
Vout1曲線に示すように、従来の図７のD/Aコンバータにおいてタイミング調整用の回路２０−１，２０−２を設けない場合、同時にスイッチ用のPMOS１２，１３を切り替えた時に大きなグリッチノイズが発生しているが、Vout2曲線に示すように、複雑なタイミング調整用の回路２０−１，２０−２を設けた場合、Vout1曲線の欠点が大幅に改善されている。これに対し、本実施例１のD/Aコンバータでは、Vout曲線に示すように、インバータ２個程度の簡単な遅延回路により構成されるスイッチ制御信号生成回路５０−０を設けることで、従来のVout2曲線の回路には及ばないものの、大幅なグリッチの低減効果を確認することができた。
【００４９】
（ｄ）  スイッチ制御信号生成回路５０−０は、インバータを用いた遅延回路により構成されているが、場合によっては既存回路中に存在するインバータを利用することにより、配線の接続変更のみで回路規模はそのままで、実現可能である。
【００５０】
（ｅ）  ２つのNMOS３５，３６により定電流源が構成されているので、NMOS３５のソースとNMOS３６のドレインとの間のノードは、スイッチ用NMOSの切り替え時の変動に対しても一定電位となり、安定したD/A変換動作が期待できる。なお、定電流源を１つ又は３つ以上のNMOSで構成しても良い。
【実施例２】
【００５１】
（実施例２の構成）
図４は、本発明の実施例２を示す電流セル型D/Aコンバータの要部の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５２】
本実施例２のD/Aでは、実施例１の電流セル３０−０に代えて、構成の異なる電流セル３０−０Ａが設けられている。この電流セル３０−０Ａでは、実施例１の第１のスイッチ手段である１つのNMOS３３に代えて、並列に接続された複数（n)のNMOS３３−１〜３３−nが設けられると共に、実施例１の第２のスイッチ手段である１つのNMOS３４に代えて、並列に接続された複数（n)のNMOS３４−１〜３４−nが設けられている。
【００５３】
各NMOS３３−１〜３３−nを切り替え制御するための信号SEL2〜SELnは、信号SEL2を基準にして信号SEL3,・・・,SELnがタイミング的にずれ、更に、各NMOS３４−１〜３４−nを切り替え制御するための信号SEL2b〜SELnbも、信号SEL2bを基準にして信号SEL3b,・・・,SELnbがタイミング的にずれている。これらの信号SEL2〜SELn，SEL2b〜SELnbは、図１のスイッチ制御信号生成回路５０−０において、インバータを用いた遅延回路を追加することにより生成される。
その他の構成は、実施例１と同様である。
【００５４】
(実施例２の動作）
図５は、図４のスイッチ制御用の信号のタイミングチャートであり、横軸は時刻、及び縦軸は論理レベルである。
【００５５】
図４のD/Aコンバータでは、スイッチ制御信号生成回路５０−０の入力端子INに入力されるデジタルコードDの信号SELとこの逆相信号SELbが、HレベルとLレベルに切り替わると、先ず、スイッチ制御信号SEL1,SELlbが切り替わり、インバータ２個分程度の遅延後に信号SEL2,SEL2bが切り替わる。同様にして、ある遅延後に信号SELn,SELnbが切り替わる。これにより、実施例１とほぼ同様のD/A変換動作が行われる。
【００５６】
（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様の効果があり、更に、次のような効果もある。
【００５７】
実施例１では、一方のスイッチ用NMOS３１，３３と他方のスイッチ用NMOS３２，３４の切り替え時に、いずれか一方のNMOS３１，３３又はNMOS３２，３４がオンしているので、NMOSのオン抵抗値は通常時の1/2である。これに対し、本実施例２では、一方のスイッチ用NMOSを（ｎ＋１)分割すると共に、他方のスイッチ用NMOSも（ｎ＋１)分割しているので、一方のスイッチ用NMOS３１，３３−１〜３３−ｎと他方のスイッチ用NMOS３２，３４−１〜３４−ｎの切り替え時に、NMOSのオン抵抗値を1/(n＋1)にすることができ、グリッチを更に低減することができる。
【実施例３】
【００５８】
図６は、本発明の実施例３を示すスイッチ制御信号生成回路の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５９】
本実施例３のスイッチ制御信号生成回路５０−０Ｂでは、実施例１のスイッチ制御信号生成回路５０−０中の遅延用インバータ５３，５４に代えて、抵抗素子及びキャパシタからなる遅延素子５３Ｂ、５６Ｂを設けている。このような構成にしても、実施例１とほぼ同様の作用効果が得られる上に、インバータ１個分の消費電流を削減できる。
【００６０】
なお、本発明は上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（１）、（２）のようなものがある。
【００６１】
（１）  図１、図４の電流セル３０−０，３０−０Ａは、NMOS３１，３２，・・・を用いて構成したが、これらをPMOSに置き換えると共に、VDDノードとGNDを置き換えても、実施例１〜３とほぼ同様の作用効果が得られる。
【００６２】
（２）  電流セル３０−０，３０−０Ａ、スイッチ制御信号生成回路５０−０，５０−０Ｂ、及びバイアス回路６０は、MOSトランジスタ以外のバイポーラトランジスタ等の他のトランジスタを用いて構成したり、あるいは、それらを他の回路構成に変更しても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１を示す電流セル型D/Aコンバータの要部の構成図である。
【図２】図１のスイッチ制御用の信号のタイミングチャートである。
【図３】本発明の実施例１のD/Aコンバータと従来のD/Aコンバータとのシミュレーションによる効果の確認結果を示す図である。
【図４】本発明の実施例２を示す電流セル型D/Aコンバータの要部の構成図である。
【図５】図４のスイッチ制御用の信号のタイミングチャートである。
【図６】本発明の実施例３を示すスイッチ制御信号生成回路の構成図である。
【図７】従来の電流セル型D/Aコンバータを示す要部の構成図である。
【符号の説明】
【００６４】
３０−０，３０−０Ａ      電流セル
３１〜３４，３３−１〜３３−n，３４−１〜３４−n      NMOS
３５，３６      NMOS
４１，４１      出力線
５０−０，５０−０Ｂ      スイッチ制御信号生成回路
５１〜５７      インバータ
５３Ｂ，５６Ｂ      遅延素子
６０      バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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