(57)【要約】【課題】本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】半導体基板上に絶縁膜１０を介して形成された凸型形状の半導体層２０と、半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極７０と、半導体層内において、ゲート電極間にシリコンによって形成されたチャネル領域と、半導体層内において、チャネル領域の両側にシリコンゲルマニウム又はシリコンカーボンによって形成されたソースエクステンション領域及びドレインエクステンション領域１４０と、半導体層内において、ソースエクステンション領域におけるチャネル領域と反対側に隣接するようにシリコンによって形成されたソース領域１００、及びドレインエクステンション領域におけるチャネル領域と反対側に隣接するようにシリコンによって形成されたドレイン領域１００とを備える。【選択図】図１０
2007250665.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成された凸型形状の半導体層と、
前記半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極間にシリコンによって形成されたチャネル領域と、
前記半導体層内において、前記チャネル領域の両側にシリコンゲルマニウム又はシリコンカーボンによって形成されたソースエクステンション領域及びドレインエクステンション領域と、
前記半導体層内において、前記ソースエクステンション領域における前記チャネル領域と反対側に隣接するようにシリコンによって形成されたソース領域、及び前記ドレインエクステンション領域における前記チャネル領域と反対側に隣接するようにシリコンによって形成されたドレイン領域と
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記ソースエクステンション領域及び前記ドレインエクステンション領域の表面が、前記チャネル領域の表面より外側に位置するように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は、前記チャネル領域並びに前記ソースエクステンション領域及び前記ドレインエクステンション領域がそれぞれ形成された複数のフィンを有し、
前記複数のフィンは、前記シリコンゲルマニウム又はシリコンカーボンによって接続するように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に埋め込み絶縁膜を介してシリコンによって形成された第１の半導体層上にマスク材を堆積し、前記マスク材及び前記第１の半導体層にパターニングを行うことにより、凸型形状を有する第１の半導体層を形成するステップと、
前記第１の半導体層の対向する１組の両側面にゲート絶縁膜を形成するステップと、
前記埋め込み絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材にパターニングを行うことにより、前記第１の半導体層の対向する１組の両側面及び上面に、前記ゲート絶縁膜及び前記マスク材を介してゲート電極を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成し、前記第１の半導体層上に形成されかつ前記ゲート電極及び前記ゲート電極側壁によって覆われていない前記マスク材を除去するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記第１の半導体層にイオン注入することにより、ソース領域及びドレイン領域を形成するステップと、
前記埋め込み絶縁膜、前記第１の半導体層、前記ゲート電極及び前記ゲート電極側壁上に絶縁膜を形成するステップと、
前記絶縁膜上に、前記ゲート電極側壁の上面が開口するパターンを有するマスクを形成するステップと、
前記マスクを用いて、前記絶縁膜及び前記ゲート電極側壁にエッチングを行うことにより、前記第１の半導体層の一部を露出するステップと、
前記マスクを除去した後、露出された前記第１の半導体層にエッチングを行ってこれを除去するステップと、
前記除去された領域にシリコンゲルマニウム又はシリコンカーボンからなる第２の半導体層を形成するステップと、
前記ゲート電極及び前記絶縁膜をマスクとして、所定の不純物を前記第２の半導体層にイオン注入することにより、ソースエクステンション領域及びドレインエクステンション領域を形成するステップと
を備える半導体装置の製造方法。
【請求項５】
前記第２の半導体層を形成するステップでは、前記第２の半導体層の表面が、前記第１の半導体層の表面より外側に位置するように形成されたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化、低消費電力化及び高速化を目的として、いわゆる縦型ダブルゲート構造のＭＯＳＦＥＴが開発されており、なかでも半導体層がＦｉｎ状に形成されたＭＯＳＦＥＴは、ＦｉｎＦＥＴと呼ばれている。
【０００３】
一方、プレーナ型ＭＯＳＦＥＴでは、そのチャネル領域に応力を加えることにより、キャリアの移動度を向上させる技術が開発されている。
【０００４】
例えば、プレーナ型ＰＭＯＳＦＥＴの場合には、ソース／ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を埋め込み、チャネル領域に圧縮応力を加えることにより、正孔の移動度を向上させる。これに対して、プレーナ型ＮＭＯＳＦＥＴの場合には、ソース／ドレイン領域にシリコンカーボン（ＳｉＣ）を埋め込み、チャネル領域に引張り応力を加えることにより、電子の移動度を向上させる。
【０００５】
近年、ＦｉｎＦＥＴにおいても、ソース／ドレイン領域にシリコンゲルマニウムを使用する方法が提案されている（例えば非特許文献１参照）。この方法によれば、半導体層のうちソース／ドレイン形成領域を途中までエッチングして所定量除去した後、シリコンゲルマニウムをエピタキシャル成長させることにより、ＦｉｎＦＥＴの駆動電流を増大させることができる。
【０００６】
しかし、この方法では、エッチングを途中で止める必要があるが、ソース／ドレイン形成領域の全面にわたって均一にエッチングを止めることが困難であるという問題があった。
【０００７】
そこで、ＳＯＩ基板上にＦｉｎＦＥＴを形成する際、かりにソース／ドレイン形成領域の底部までエッチングを行って埋め込み絶縁膜を露出させると、シリコンからなる半導体層のうち、コンタクトプラグ形成領域を含むソース／ドレイン形成領域のシリコンが全て消失し、これにより、シリコンゲルマニウムをエピタキシャル成長させることができなくなるという問題があった。
【０００８】
さらに、この方法では、ソース／ドレイン形成領域の上部にのみシリコンゲルマニウムが形成されるため、チャネル領域の上部にのみ応力が加えられ、チャネル領域の底部には応力が十分に加えられずに、デバイスの電気特性に悪影響を及ぼすという問題があった。
【０００９】
以下、ソース／ドレイン領域にシリコンゲルマニウムを使用するＦｉｎＦＥＴに関する文献名を記載する。
【非特許文献１】2005 Symposium on VLSI Technology Digest of Technical Papers, p.194~p.195
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体装置は、
半導体基板上に絶縁膜を介して形成された凸型形状の半導体層と、
前記半導体層のうち対向する１組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極間にシリコンによって形成されたチャネル領域と、
前記半導体層内において、前記チャネル領域の両側にシリコンゲルマニウム又はシリコンカーボンによって形成されたソースエクステンション領域及びドレインエクステンション領域と、
前記半導体層内において、前記ソースエクステンション領域における前記チャネル領域と反対側に隣接するようにシリコンによって形成されたソース領域、及び前記ドレインエクステンション領域における前記チャネル領域と反対側に隣接するようにシリコンによって形成されたドレイン領域と
を備える。
【００１２】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に埋め込み絶縁膜を介してシリコンによって形成された第１の半導体層上にマスク材を堆積し、前記マスク材及び前記第１の半導体層にパターニングを行うことにより、凸型形状を有する第１の半導体層を形成するステップと、
前記第１の半導体層の対向する１組の両側面にゲート絶縁膜を形成するステップと、
前記埋め込み絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材にパターニングを行うことにより、前記第１の半導体層の対向する１組の両側面及び上面に、前記ゲート絶縁膜及び前記マスク材を介してゲート電極を形成するステップと、
前記ゲート電極の側面にゲート電極側壁を形成し、前記第１の半導体層上に形成されかつ前記ゲート電極及び前記ゲート電極側壁によって覆われていない前記マスク材を除去するステップと、
前記ゲート電極及び前記ゲート電極側壁をマスクとして、所定の不純物を前記第１の半導体層にイオン注入することにより、ソース領域及びドレイン領域を形成するステップと、
前記埋め込み絶縁膜、前記第１の半導体層、前記ゲート電極及び前記ゲート電極側壁上に絶縁膜を形成するステップと、
前記絶縁膜上に、前記ゲート電極側壁の上面が開口するパターンを有するマスクを形成するステップと、
前記マスクを用いて、前記絶縁膜及び前記ゲート電極側壁にエッチングを行うことにより、前記第１の半導体層の一部を露出するステップと、
前記マスクを除去した後、露出された前記第１の半導体層にエッチングを行ってこれを除去するステップと、
前記除去された領域にシリコンゲルマニウム又はシリコンカーボンからなる第２の半導体層を形成するステップと、
前記ゲート電極及び前記絶縁膜をマスクとして、所定の不純物を前記第２の半導体層にイオン注入することにより、ソースエクステンション領域及びドレインエクステンション領域を形成するステップと
を備える。
【発明の効果】
【００１３】
本発明の半導体装置及びその製造方法によれば、トランジスタ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
（１）第１の実施の形態
図１〜図１０に、本発明の第１の実施の形態による半導体装置の製造方法を示す。まず、図１に示すように、図示しない半導体基板上に、埋め込み絶縁膜１０と、厚さが５０ｎｍ程度の半導体層２０とが順次積層されたＳＯＩ基板を用意する。なお、半導体基板及び半導体層２０は、例えばシリコン単結晶からなり、埋め込み絶縁膜１０は、例えばシリコン酸化（ＳｉＯ２）膜からなる。
【００１６】
半導体層２０上に例えばシリコン窒化（ＳｉＮ）膜からなるマスク材３０を７０ｎｍ程度堆積した後、リソグラフィ及びＲＩＥによって、マスク材３０及び半導体層２０に順次パターニングを行うことにより、フィン２０Ｆ及びコンタクトプラグ形成領域２０Ｃからなる凸型形状の半導体層２０を形成する。
【００１７】
図２に示すように、フィン２０Ｆの対向する１組の両側面に、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜（図示せず）をそれぞれ形成する。ＣＶＤ法などによって、１層目として、例えばポリシリコンからなるゲート電極材４０を２５０ｎｍ程度堆積した後、マスク材３０をストッパとして、ＣＭＰ法によって、ゲート電極材４０を平坦化する。
【００１８】
ＣＶＤ法などによって、２層目として、例えばポリシリコンからなるゲート電極材５０を５０ｎｍ程度堆積した後、ゲート電極材５０上に例えばシリコン窒化（ＳｉＮ）膜からなるマスク材６０を１２０ｎｍ程度堆積する。リソグラフィ及びＲＩＥによって、マスク材６０、ゲート電極材５０及び４０に順次パターニングを行うことにより、ゲート電極７０を形成する。
【００１９】
その後、例えばシリコン窒化膜からなる第１のゲート電極側壁材を５ｎｍ程度全面に堆積し、ＲＩＥによって、当該第１のゲート電極側壁材にエッチングを行うことにより、ゲート電極７０及びマスク材６０の側面に第１のゲート電極側壁８０を形成する。
【００２０】
図３に示すように、例えばＴＥＯＳ膜からなる第２のゲート側壁材を３０ｎｍ程度全面に堆積した後、ＲＩＥによって、当該第２のゲート電極側壁材にエッチングを行うことにより、第１のゲート電極側壁８０の側面に第２のゲート電極側壁９０を形成する。
【００２１】
その際、半導体層２０のうち、後にソース／ドレイン領域が形成されるソース／ドレイン形成領域上に形成されているマスク材３０を除去すると共に、ゲート電極７０上に形成されているマスク材６０の膜厚を５０ｎｍ程度にする。
【００２２】
その後、マスク材６０、第１及び第２のゲート電極側壁８０及び９０をマスクとして、プラズマドーピング法又は斜めイオン注入法によって、半導体層２０内にイオン注入を行うことにより、半導体層２０のうち、コンタクトプラグ形成領域２０Ｃ及びフィン２０Ｆの一部に、図中横方向における接合深さが深いソース／ドレイン領域１００を形成する。なお、この場合、イオン注入を行う前に、露出している半導体層２０の上面及び側面にシリコンをエピタキシャル成長させても良い。
【００２３】
続いて、ソース／ドレイン領域１００の表面部分に、例えばニッケルシリサイド（ＮｉＳｉ）などのシリサイド（図示せず）を形成する。図４に示すように、全面に例えばＴＥＯＳ膜からなる絶縁膜１１０を厚く堆積した後、ＣＭＰ法によって、絶縁膜１１０を平坦化する。
【００２４】
図５に示すように、絶縁膜１１０上にフォトレジストを塗布し、露光及び現像を行うことにより、第２のゲート電極側壁９０の上面が開口するパターンを有するレジストマスク１２０を形成する。このレジストマスク１２０をマスクとして、ＲＩＥによって、絶縁膜１１０及び第２のゲート電極側壁９０にエッチングを行うことにより、絶縁膜１１０の一部及び第２のゲート電極側壁９０を除去し、フィン２０Ｆの一部を露出させる。
【００２５】
図６に示すように、レジストマスク１２０を除去した後、図７に示すように、ＲＩＥによって、露出しているフィン２０Ｆにエッチングを行ってこれを除去する。
【００２６】
図８に示すように、気相成長法又は固相成長法によって、第１のゲート電極側壁８０及び絶縁膜１１０の側面に露出しているフィン２０Ｆの側面をシードとして、シリコンゲルマニウムをエピタキシャル成長させることにより、フィン２０Ｆより高さが高く、かつ広い幅を有するフィン１３０を形成する。
【００２７】
次いで、例えばボロン（Ｂ）などの不純物をフィン１３０内にイオン注入することにより、フィン１３０に、図中横方向における接合深さが浅く、不純物濃度分布が急峻なソース／ドレインエクステンション領域１４０を形成する。なお、この場合、フィン１３０として、ボロンがドーピングされたボロン・ドープ・シリコンゲルマニウムを形成しても良い。
【００２８】
図９に示すように、例えばＴＥＯＳ膜からなる絶縁膜を堆積し、ＣＭＰ法によって、この絶縁膜を平坦化することにより、層間絶縁膜１５０を形成する。図１０に示すように、層間絶縁膜１５０にコンタクトプラグ１６０を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴであるＦｉｎＦＥＴ１７０を製造する。
【００２９】
以上の方法によって製造されたＰＭＯＳＦＥＴであるＦｉｎＦＥＴ１７０は、図１０に示すように、図示しない半導体基板上に埋め込み絶縁膜１０が形成され、当該埋め込み絶縁膜１０上には、シリコンからなるフィン２０Ｆ及びコンタクトプラグ形成領域２０Ｃと、シリコンゲルマニウムからなるフィン１３０とを有する半導体層２０が形成されている。
【００３０】
半導体層２０の中央部付近に形成されているフィン２０Ｆ（図示せず）には、チャネル領域（図示せず）が形成されている。チャネル領域の両側であってかつフィン１３０内には、ソース／ドレインエクステンション領域１４０が形成され、さらにフィン２０Ｆ及びコンタクトプラグ形成領域２０Ｃ内には、ソース／ドレインエクステンション領域１４０を挟むようにソース／ドレイン領域１００が形成されている。
【００３１】
フィン２０Ｆのうち、チャネル領域付近の両側面には、図示しないゲート絶縁膜が形成されると共に、当該チャネル領域付近の上面には、マスク材３０（図２）が形成されている。フィン２０Ｆの両側面及び上面には、ゲート絶縁膜及びマスク材３０を介してゲート電極７０がフィン２０Ｆをまたぐように形成されている。ゲート電極７０の上面にはマスク材６０が形成され、これらゲート電極７０及びマスク材６０の側面には、ゲート電極側壁８０が形成されている。
【００３２】
埋め込み絶縁膜１０、半導体層２０、マスク材６０及び側壁絶縁膜８０上には、層間絶縁膜１５０が形成され、半導体層２０のうち、コンタクトプラグ形成領域２０Ｃの上面には、コンタクトプラグ１６０が形成されている。
【００３３】
このように本実施の形態によれば、ＰＭＯＳＦＥＴであるＦｉｎＦＥＴ１７０において、半導体層２０のうち、チャネル領域及びソース／ドレイン領域１００をシリコンによって形成すると共に、ソース／ドレインエクステンション領域１４０をシリコンゲルマニウムによって形成する。
【００３４】
ところで、ソース／ドレイン領域１００をもシリコンゲルマニウムによって形成すると、シリサイドとソース／ドレイン領域１００との界面に凹凸が形成されることにより、シリサイドが異常成長して接合リーク電流が発生するという問題が生じる。これに対して、本実施の形態によれば、キャリアの移動度を向上させながら、シリサイドの異常成長を抑制して接合リーク電流の発生を抑制することができる。
【００３５】
また、本実施の形態によれば、フィン１３０の上部から底部まで均一にシリコンゲルマニウムを形成することができ、これによりチャネル領域の上部から底部まで均一にキャリアの移動度を向上させることができる。
【００３６】
また、本実施の形態によれば、フィン２０Ｆより高さが高く、かつ広い幅を有するフィン１３０を形成することにより、寄生抵抗を低減することができる。
【００３７】
また、本実施の形態によれば、半導体層２０が有するフィン２０Ｆの一部を除去する際に、コンタクトプラグ形成領域２０Ｃを含むソース／ドレイン形成領域のシリコンが全て消失することを防止することができ、これにより、シリコンゲルマニウムをエピタキシャル成長させることができなくなることを回避することができる。
【００３８】
また、本実施の形態によれば、高温熱工程を必要とするソース／ドレイン領域１００を、ソース／ドレインエクステンション領域１４０よりも先に形成するため、ソース／ドレインエクステンション領域１４０の不純物濃度分布が変化することを抑制することができる。
【００３９】
（２）第２の実施の形態
図１１〜図１８に、本発明の第２の実施の形態によるＦｉｎＦＥＴの製造方法を示す。本実施の形態の場合、複数のフィンを有するＦｉｎＦＥＴを製造する方法について説明する。なお、図１〜図１０に示された要素と同一のものには同一の符号を付して説明を省略する。
【００４０】
図１１に示すように、第１の実施の形態と同様に、図示しない半導体基板上に、埋め込み絶縁膜１０及び半導体層２０が順次積層されたＳＯＩ基板を用意する。半導体層２０上に例えばシリコン窒化膜からなるマスク材３０を７０ｎｍ程度堆積した後、リソグラフィ及びＲＩＥによって、マスク材３０及び半導体層２０に順次パターニングを行うことにより、３本のフィン２０Ｆ及びコンタクトプラグ形成領域２０Ｃからなる凸型形状の半導体層２０を形成する。
【００４１】
図１２に示すように、第１の実施の形態と同様に、フィン２０Ｆの対向する１組の両側面に、ゲート絶縁膜（図示せず）をそれぞれ形成する。ＣＶＤ法などによって、１層目として、ゲート電極材４０を堆積した後、マスク材３０をストッパとして、ＣＭＰ法によって、ゲート電極材４０を平坦化する。
【００４２】
ＣＶＤ法などによって、２層目として、ゲート電極材５０を堆積した後、ゲート電極材５０上に例えばシリコン酸化（ＳｉＯ２）膜からなるマスク材１８０を堆積する。リソグラフィ及びＲＩＥによって、マスク材１８０、ゲート電極材５０及び４０に順次パターニングを行うことにより、ゲート電極７０を形成する。
【００４３】
その後、例えばシリコン酸化膜からなる第１のゲート電極側壁材を７ｎｍ程度全面に堆積し、ＲＩＥによって、当該第１のゲート電極側壁材にエッチングを行うことにより、ゲート電極７０及びマスク材１８０の側面に第１のゲート電極側壁１９０を形成する。
【００４４】
図１３に示すように、エッチング速度が速い例えばシリコン窒化膜からなる第２のゲート側壁材を４０ｎｍ程度全面に堆積した後、ＲＩＥによって、第２のゲート電極側壁材にエッチングを行うことにより、第１のゲート電極側壁１９０の側面に第２のゲート電極側壁２００を形成する。
【００４５】
その際、第１の実施の形態と同様に、半導体層２０のうちソース／ドレイン形成領域上に形成されているマスク材３０を除去すると共に、ゲート電極７０上に形成されているマスク材１８０の膜厚を４０ｎｍ程度にする。
【００４６】
その後、第１の実施の形態と同様に、半導体層２０内にイオン注入を行うことにより、半導体層２０のうち、コンタクトプラグ形成領域２０Ｃ及びフィン２０Ｆの一部に、図中横方向における接合深さが深いソース／ドレイン領域１００を形成する。続いて、ソース／ドレイン領域１００の表面部分にシリサイド（図示せず）を形成する。図１４に示すように、第１の実施の形態と同様に、全面に例えばＴＥＯＳ膜からなる絶縁膜１１０を厚く堆積した後、ＣＭＰ法によって、絶縁膜１１０を平坦化する。
【００４７】
図１５に示すように、ＲＩＥによって、絶縁膜１１０、マスク材１８０及び第１のゲート電極側壁１９０にエッチングを行うことにより、第２のゲート電極側壁２００の上面を露出させる。
【００４８】
ホットリン酸を使用したウエットエッチングによって、シリコン酸化膜及びＴＥＯＳ膜よりエッチング速度が速いシリコン窒化膜からなる第２のゲート電極側壁２００を選択的に除去することにより、フィン２０Ｆの一部を露出させる。図１６に示すように、第１の実施の形態と同様に、ＲＩＥによって、露出しているフィン２０Ｆにエッチングを行ってこれを除去する。
【００４９】
図１７に示すように、気相成長法又は固相成長法によって、第１のゲート電極側壁１９０及び絶縁膜１１０の側面に露出しているフィン２０Ｆの側面をシードとして、シリコンゲルマニウムをエピタキシャル成長させることにより、シリコンゲルマニウム層２１０を形成する。その際、隣り合うフィン２０Ｆ同士は、シリコンゲルマニウム層２１０によって接続される。
【００５０】
次いで、例えばボロン（Ｂ）などの不純物をシリコンゲルマニウム層２１０内にイオン注入することにより、シリコンゲルマニウム層２１０に、図中横方向における接合深さが浅く、不純物濃度分布が急峻なソース／ドレインエクステンション領域２２０を形成する。  
図１８に示すように、第１の実施の形態と同様に、絶縁膜を堆積し、ＣＭＰ法によって、この絶縁膜を平坦化することにより、層間絶縁膜１５０を形成する。次いで、層間絶縁膜１５０にコンタクトプラグ１６０を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴであるＦｉｎＦＥＴ２３０を製造する。
【００５１】
以上の方法によって製造されたＰＭＯＳＦＥＴであるＦｉｎＦＥＴ２３０は、図１８に示すように、隣り合う複数のフィン２０Ｆ同士を、シリコンゲルマニウム層２１０によって接続するように形成されている。
【００５２】
このように本実施の形態によれば、第１の実施の形態と同様に、キャリアの移動度を向上させながら、シリサイドの異常成長を抑制して接合リーク電流の発生を抑制することができる。
【００５３】
また、本実施の形態によれば、第１の実施の形態と同様に、シリコンゲルマニウム層２１０を上部から底部まで均一に形成することができ、これによりチャネル領域の上部から底部まで均一にキャリアの移動度を向上させることができる。
【００５４】
また、本実施の形態によれば、隣り合う複数のフィン２０Ｆ同士を、シリコンゲルマニウム層２１０によって接続することにより、第１の実施の形態と比較してさらに寄生抵抗を低減することができる。
【００５５】
また、本実施の形態によれば、第１の実施の形態と同様に、半導体層２０が有するフィン２０Ｆの一部を除去する際に、コンタクトプラグ形成領域２０Ｃを含むソース／ドレイン形成領域のシリコンが全て消失することを防止することができ、これにより、シリコンゲルマニウムをエピタキシャル成長させることができなくなることを回避することができる。
【００５６】
また、本実施の形態によれば、第１の実施の形態と同様に、高温熱工程を必要とするソース／ドレイン領域１００を、ソース／ドレインエクステンション領域２２０よりも先に形成するため、ソース／ドレインエクステンション領域２２０の不純物濃度分布が変化することを抑制することができる。
【００５７】
（３）第３の実施の形態
図１９〜図２８に、本発明の第３の実施の形態によるＦｉｎＦＥＴの製造方法を示す。本実施の形態の場合、通常の半導体基板を用意し、当該半導体基板上にＦｉｎＦＥＴを形成する。ここでは、第１の実施の形態と同様の工程を通常の半導体基板上で実行する。なお、図１〜図１０に示された要素と同一のものには同一の符号を付して説明を省略する。
【００５８】
図１９に示すように、まず通常の半導体基板２４０を用意する。この半導体基板２４０上に例えばシリコン窒化膜からなるマスク材３０を堆積した後、リソグラフィ及びＲＩＥによって、マスク材３０にパターニングを行う。
【００５９】
さらに、このマスク材３０をマスクとして、半導体基板２４０に深さが７０ｎｍ程度のエッチングを行うことにより、フィン２６０Ｆ及びコンタクトプラグ形成領域２６０Ｃからなる凸型形状の半導体層２６０を形成する。
【００６０】
高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、全面に例えばシリコン酸化膜からなる素子分離絶縁膜２７０を堆積した後、マスク材３０をストッパとして、ＣＭＰ法によって、素子分離絶縁膜２７０を平坦化することにより、マスク材３０の上面を露出する。マスク材３０をマスクとして、ＲＩＥによって、素子分離絶縁膜２７０にエッチングを行うことにより、素子分離絶縁膜２７０の膜厚を３０ｎｍ程度にする。
【００６１】
これ以降、第１の実施の形態の図２〜図１０における工程と同一の工程である図２０〜図２８における工程を実行することにより、ＰＭＯＳＦＥＴであるＦｉｎＦＥＴ２８０を製造する。
【００６２】
なお、本実施の形態の場合、図２５に示すように、露出しているフィン２６０Ｆを除去すると、第１のゲート電極側壁８０及び絶縁膜１１０の側面だけでなく、素子分離絶縁膜２７０の上面にもフィン２６０Ｆが露出する。
【００６３】
この場合、気相成長法又は固相成長法によって、第１のゲート電極側壁８０及び絶縁膜１１０の側面と素子分離絶縁膜２７０の上面とに露出しているフィン２６０Ｆをシードとして、シリコンゲルマニウムをエピタキシャル成長させることにより、フィン２６０Ｆより高さが高く、かつ広い幅を有するフィン１３０を形成する。
【００６４】
その際、フィン２６０Ｆの上面が素子分離絶縁膜２７０の上面より十数ｎｍ程度低くなるように、フィン２６０Ｆにエッチングを行えば、フィン１３０の上部から底部まで均一にシリコンゲルマニウムを形成することができる。
【００６５】
このように本実施の形態によれば、第１の実施の形態と同様に、キャリアの移動度を向上させながら、シリサイドの異常成長を抑制して接合リーク電流の発生を抑制することができる。
【００６６】
また、本実施の形態によれば、第１の実施の形態と同様に、フィン１３０の上部から底部まで均一にシリコンゲルマニウムを上部から底部まで均一に形成することができ、これによりチャネル領域の上部から底部まで均一にキャリアの移動度を向上させることができる。
【００６７】
また、本実施の形態によれば、第１の実施の形態と同様に、フィン２６０Ｆより高さが高く、かつ広い幅を有するフィン１３０を形成することにより、寄生抵抗を低減することができる。
【００６８】
また、本実施の形態によれば、第１の実施の形態と同様に、半導体層２６０が有するフィン２６０Ｆの一部を除去する際に、コンタクトプラグ形成領域２６０Ｃを含むソース／ドレイン形成領域のシリコンが全て消失することを防止することができ、これにより、シリコンゲルマニウムをエピタキシャル成長させることができなくなることを回避することができる。
【００６９】
また、本実施の形態によれば、第１の実施の形態と同様に、高温熱工程を必要とするソース／ドレイン領域１００を、ソース／ドレインエクステンション領域１４０よりも先に形成するため、ソース／ドレインエクステンション領域１４０の不純物濃度分布が変化することを抑制することができる。
【００７０】
（４）第４の実施の形態
図２９〜図３３に、本発明の第４の実施の形態によるＦｉｎＦＥＴの製造方法を示す。なお、第３の実施の形態における図１９及び図２０の工程は、第４の実施の形態と同様であるため、説明を省略する。
【００７１】
図２９に示す構造で、第２のゲート電極側壁９０を形成する前に、例えばボロン（Ｂ）などの不純物をフィン２６０Ｆ内にイオン注入することにより、フィン２６０Ｆに、図中横方向における接合深さが浅く、不純物濃度分布が急峻なソース／ドレインエクステンション領域（図示せず）を形成する。
【００７２】
続いて、第２のゲート側壁材を全面に堆積した後、ＲＩＥによって、第２のゲート電極側壁材にエッチングを行うことにより、第１のゲート電極側壁８０の側面に第２のゲート電極側壁９０を形成する。
【００７３】
その際、半導体層２６０のうち、後にソース／ドレイン領域が形成されるソース／ドレイン形成領域上に形成されているマスク材３０を除去すると共に、ゲート電極７０上に形成されているマスク材６０の膜厚を５０ｎｍ程度にする。
【００７４】
図３０に示すように、ＲＩＥによって、露出している半導体層２６０（コンタクトプラグ形成領域２６０Ｃ及びフィン２６０Ｆの一部からなるソース／ドレイン形成領域）にエッチングを行うことにより、これを除去する。
【００７５】
なお、その際、図３１に示すように、半導体層２６０の上面が素子分離絶縁膜２７０の上面より十数ｎｍ程度低くなるように、半導体層にエッチングを行えば、フィン２６０Ｆの上部から底部まで均一にシリコンゲルマニウムを形成することができる。
【００７６】
図３２に示すように、気相成長法又は固相成長法によって、第２のゲート電極側壁９０の側面及び素子分離絶縁膜２７０の上面に露出している半導体層２６０をシードとして、シリコンゲルマニウムをエピタキシャル成長させることにより、シリコンゲルマニウム層２９０を形成する。
【００７７】
その後、シリコンゲルマニウム層２９０内にイオン注入を行うことにより、シリコンゲルマニウム層２９０に、図中横方向における接合深さが深いソース／ドレイン領域３００を形成する。
【００７８】
図３３に示すように、第１の実施の形態と同様に、層間絶縁膜１５０及びコンタクトプラグ１６０を順次形成して配線工程を行うことにより、ＰＭＯＳＦＥＴであるＦｉｎＦＥＴ３１０を製造する。
【００７９】
このように本実施の形態によれば、キャリアの移動度を向上させることができる。
【００８０】
また、本実施の形態によれば、第１の実施の形態と同様に、フィン２６０Ｆの上部から底部まで均一にシリコンゲルマニウム層２９０を形成することができ、これによりチャネル領域の上部から底部まで均一にキャリアの移動度を向上させることができる。
【００８１】
また、本実施の形態によれば、第１の実施の形態と同様に、フィン２６０Ｆより高さが高く、かつ広い幅を有するシリコンゲルマニウム層２９０を形成することにより、寄生抵抗を低減することができる。
【００８２】
また、本実施の形態によれば、露出している半導体層２６０（コンタクトプラグ形成領域２６０Ｃ及びフィン２６０Ｆの一部からなるソース／ドレイン形成領域）を除去しても、第２のゲート電極側壁９０の側面及び素子分離絶縁膜２７０の上面に露出している半導体層２６０をシードとして、シリコンゲルマニウムをエピタキシャル成長させることができる。
【００８３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばシリコンゲルマニウムではなく、シリコンカーボン（ＳｉＣ）をエピタキシャル成長させることにより、ＦｉｎＦＥＴとしてＮＭＯＳＦＥＴを形成しても良い。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】本発明の第３の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２９】本発明の第４の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００８５】
１０  埋め込み絶縁膜
２０、２６０  半導体層
２０Ｃ  、２６０Ｃ  コンタクトプラグ形成領域
２０Ｆ、１３０、２６０Ｆ  フィン
３０、６０、１８０  マスク材
７０  ゲート電極
８０、１９０  第１のゲート電極側壁
９０、２００  第２のゲート電極側壁
１００、３００  ソース／ドレイン領域
１１０  絶縁膜
１４０、２２０  ソース／ドレインエクステンション領域
１７０、２３０、２８０、３１０  ＦｉｎＦＥＴ
２１０、２９０  シリコンゲルマニウム層
２４０  半導体基板
２７０  素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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