(57)【要約】【課題】  ダミー拡散層やダミーゲート電極を含むダミー領域のデータ率の低下を抑止できる半導体集積回路装置及びダミーパターンの配置方法を提供すること。【解決手段】  本発明にかかる半導体集積回路装置１００は、機能回路を有する機能回路領域２０と、機能回路領域２０を外した領域に配置されるダミー領域１０と、ダミー領域１０に形成されダミー拡散層１２上にダミーゲート電極１３を有する複数のダミーＭＯＳＦＥＴ１１とを備え、複数のダミーＭＯＳＦＥＴ１１は、所定区画単位内において、ダミー拡散層１２及びダミーゲート電極１３のそれぞれのデータ率が一定の値となるように、ダミーＭＯＳＦＥＴ１１単位に配置されているものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上の機能回路領域と、前記機能回路領域外に形成されたダミー拡散層とダミーゲート電極からなるダミーＭＯＳＦＥＴパターンを備え、
前記ダミーＭＯＳＦＥＴパターンを含む所定区画単位で前記ダミーＭＯＳＦＥＴパターンが複数配置されている半導体集積回路装置であって、
前記ダミーＭＯＳＦＥＴパターンは、前記所定区画単位内において、前記ダミー拡散層と前記ダミーゲート電極のそれぞれのデータ率が一定の値となるように構成されている、
半導体集積回路装置。
【請求項２】
前記複数のダミーＭＯＳＦＥＴパターンは、前記ダミー拡散層が列状に並ぶように配置されている、
請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数のダミーＭＯＳＦＥＴパターンは、前記ダミー拡散層が前記機能回路領域の境界方向に沿って並ぶように配置されている、
請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記複数のダミーＭＯＳＦＥＴパターンは、前記ダミー拡散層及び前記ダミーゲート電極が前記機能回路領域に含まれるＭＯＳＦＥＴの拡散層及びゲート電極と同じ方向に延在するように配置されている、
請求項１乃至３のいずれか一つに記載の半導体集積回路装置。
【請求項５】
前記複数のダミーＭＯＳＦＥＴパターンのダミー拡散層及びダミーゲート電極の前記所定区画単位内におけるデータ率は、それぞれ２５％から７５％の範囲である、
請求項１乃至４のいずれか一つに記載の半導体集積回路装置。
【請求項６】
前記複数のダミーＭＯＳＦＥＴパターンのいずれかの前記ダミー拡散層は、所定の基準電位に接続されている、
請求項１乃至５のいずれか一つに記載の半導体集積回路装置。
【請求項７】
前記所定の基準電位は、基板電位又はウェル電位である、
請求項６に記載の半導体集積回路装置。
【請求項８】
前記複数のダミーＭＯＳＦＥＴパターンのダミー拡散層のうちＰ型拡散層は、接地電位に接続され、
前記複数のダミーＭＯＳＦＥＴパターンのダミー拡散層のうちＮ型拡散層は、電源電位に接続されている、
請求項６又は７に記載の半導体集積回路装置。
【請求項９】
前記複数のダミーＭＯＳＦＥＴパターンのうち前記ダミー拡散層がＰ型拡散層であるダミーＭＯＳＦＥＴパターンは、Ｐ型半導体基板もしくはＰ型ウェル内に形成され、
前記複数のダミーＭＯＳＦＥＴパターンのうち前記ダミー拡散層がＮ型拡散層であるダミーＭＯＳＦＥＴパターンは、Ｎ型半導体基板もしくはＮ型ウェル内に形成されている、
請求項６乃至８のいずれか一つに記載の半導体集積回路装置。
【請求項１０】
前記複数のダミーＭＯＳＦＥＴパターンのいずれかの前記ダミーゲート電極は、所定の電位に接続されている、
請求項１乃至９のいずれか一つに記載の半導体集積回路装置。
【請求項１１】
前記複数のダミーＭＯＳＦＥＴパターンは、前記機能回路の変更時に前記機能回路と接続され、前記機能回路の一部として動作する準備素子である、
請求項１乃至５のいずれか一つに記載の半導体集積回路装置。
【請求項１２】
前記複数のダミーＭＯＳＦＥＴパターンのうち前記ダミー拡散層がＰ型拡散層であるダミーＭＯＳＦＥＴパターンは、Ｎ型半導体基板もしくはＮ型ウェル内に形成され、
前記複数のダミーＭＯＳＦＥＴパターンのうち前記ダミー拡散層がＮ型拡散層であるダミーＭＯＳＦＥＴパターンは、Ｐ型半導体基板もしくはＰ型ウェル内に形成されている、
請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記複数のダミーＭＯＳＦＥＴパターンのダミー拡散層及びゲート電極のそれぞれは、金属配線に接続されており、
前記金属配線と前記機能回路とは、前記金属配線を形成する金属配線工程におけるマスクパターンの変更により接続され、又は、前記金属配線工程の後工程において接続される、
請求項１１又は１２に記載の半導体集積回路装置。
【請求項１４】
半導体集積回路装置におけるダミーパターンの配置方法であって、
半導体基板上に機能回路領域を配置し、
前記機能回路領域外にダミー拡散層とダミーゲート電極からなるダミーＭＯＳＦＥＴパターンを、前記ダミーＭＯＳＦＥＴパターンを含む所定区画単位で複数配置し、
前記ダミーＭＯＳＦＥＴパターンの配置では、前記所定区画単位内において、前記ダミー拡散層と前記ダミーゲート電極のそれぞれのデータ率が一定の値となるように前記ダミーＭＯＳＦＥＴパターンを配置する、
ダミーパターンの配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びダミーパターンの配置方法に関し、特に、機能回路領域とダミー領域を有する半導体集積回路装置及びダミーパターンの配置方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置の製造工程において、ＳＴＩ（Shallow Trench Isolation）の埋め込み絶縁膜や層間絶縁膜等を平坦化するためにＣＭＰ（Chemical Mechanical Polishing）が用いられている。
【０００３】
ＣＭＰでは、研磨対象の素子のパターン密度に起因して、研磨後の表面の平坦性が低下する。すなわち、研磨される絶縁膜において、下地パターンの密度が高い領域は表面の平坦性が高くなり、下地パターンの密度が低い領域はディッシングが生じ表面の平坦性が低くなる。ディッシングにより絶縁膜が部分的に過研磨になると、絶縁膜の上地のメタル加工時にパターンショートが発生する等の問題がある。そこで、下地パターンの密度が低い領域には、電気的に機能しないダミーパターンを配置することで、従来から、ＣＭＰのディッシング防止が図られている。
【０００４】
図９は、ダミーパターンを有する従来の半導体集積回路装置の平面図であり、図１０は、図９におけるＡ−Ａ'断面図である。図に示されるように、従来の半導体集積回路装置９００は、機能回路領域９２０（９２０ａ，９２０ｂ）と、機能回路領域９２０の間にダミー領域９１０を有している。
【０００５】
ウェル分離線９０１より半導体基板３１側（基板表面にウェルが形成されない側）の領域９４１には、機能回路領域９２０ａが設けられ、ウェル分離線９０１よりウェル３２側（基板表面にウェルが形成される側）の領域９４２には、機能回路領域９２０ｂが設けられている。
【０００６】
機能回路領域９２０（９２０ａ，９２０ｂ）には、ソース・ドレイン拡散層９２２（９２２ａ，９２２ｂ）上にゲート電極９２３（９２３ａ，９２３ｂ）を有するＭＯＳＦＥＴ９２１（９２１ａ，９２１ｂ）が形成されている。ＭＯＳＦＥＴ９２１の周辺には、コンタクト拡散層９２４（サブコンタクト拡散層９２４ａ，ウェルコンタクト拡散層９２４ｂ）が形成されている。
【０００７】
ダミー領域９１０には、正方形のダミーゲート電極９１１及びダミー拡散層９１２が複数配置されている。ダミー拡散層９１２は、機能回路領域９２０のソース・ドレイン拡散層９２２及びコンタクト拡散層９２４と同時に形成されており、ダミーゲート電極９１１は、機能回路領域９２０のゲート電極９２３と同時に形成されている。
【０００８】
機能回路領域９２０及びダミー領域９１０では、各ＭＯＳＦＥＴ及び各ダミーパターンの素子間は、埋め込み絶縁膜９３４により分離されている。さらに、各ＭＯＳＦＥＴ及び各ダミーパターンを含む半導体基板９３１の表面全体を覆うように層間絶縁膜９３３が形成されている。
【０００９】
図１１は、従来の半導体集積回路装置におけるダミーパターンのデータ率の一例を示している。データ率とは、所定領域または所定区画単位における当該パターンのデータ密度または当該パターンの面積密度である。
【００１０】
ダミー拡散層９１２は、正方形のサイズを１μｍ×１μｍ、ダミー拡散層間のピッチを１．６μｍ×１．６μｍとすると、データ率は（１×１）／（１．６×１．６）＝約３９％となる。ダミーゲート電極９１１は、正方形のサイズを１．４μｍ×１．４μｍ、ゲート電極間のピッチを１．９μｍ×１．９μｍとすると、データ率は（１．４×１．４）／（１．９×１．９）＝約５４％となる。
【００１１】
従来の半導体集積回路装置９００では、ダミー拡散層９１２を格子状に配置することで、ダミー領域９１０における埋め込み絶縁膜９３４の平坦性を向上させ、ダミーゲート電極９１１を格子状に配置することで、ダミー領域９１０における層間絶縁膜９３３の平坦性を向上させている。
【００１２】
尚、ダミーパターンを有する従来の半導体集積回路装置として特許文献１が知られている。特許文献１では、ノイズ対策としてダミーパターンを電気的に接続しているが、ダミーパターンのデータ率は考慮されていない。
【特許文献１】特開２００２−１９０５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の半導体集積回路装置では、ダミー拡散層を配置したときのデータ率とダミーゲート電極を配置したときのデータ率とが、別々に独立して考慮されていた。すなわち、ＣＡＤツールによってダミーパターンを設計する際、ダミー拡散層のデータ率を満たすようにダミー拡散層のパターンのみを自動的に配置し、ダミーゲート電極のデータ率を満たすようにダミーゲート電極のパターンのみを自動的に配置していた。
【００１４】
したがって、従来のように、拡散層とデート電極のデータ率を別々に考慮していると、ダミーパターンを電気的に接続する場合に、ダミー拡散層またはゲート電極のパターンの配置に関して自由度が失われることや、所定領域におけるデータ率が変化してデータ率が低下するようなことがあった。そのため、ダミーパターンを電気的に接続して利用するような場合に所望の効果が得られなかったり、ＣＭＰ工程時にダミーパターンとしての効果が得られないという問題があった。
【課題を解決するための手段】
【００１５】
本発明にかかる半導体集積回路装置は、半導体基板上の機能回路領域と、前記機能回路領域外に形成されたダミー拡散層とダミーゲート電極からなるダミーＭＯＳＦＥＴパターンを備え、前記ダミーＭＯＳＦＥＴパターンを含む所定区画単位で前記ダミーＭＯＳＦＥＴパターンが複数配置されている半導体集積回路装置であって、前記ダミーＭＯＳＦＥＴパターンは、前記所定区画単位内において、前記ダミー拡散層と前記ダミーゲート電極のそれぞれのデータ率が一定の値となるように構成されているものである。
【００１６】
この半導体集積回路装置によれば、ダミー領域にダミーＭＯＳＦＥＴが、ＭＯＳＦＥＴのパターン毎にまとまって一定のデータ率で配置されているため、ダミーパターンにコンタクトを形成する場合でも、ダミー拡散層及びダミーゲート電極のデータ率の低下を抑止することができる。
【００１７】
本発明にかかるダミーパターンの配置方法は、半導体集積回路装置におけるダミーパターンの配置方法であって、半導体基板上に機能回路領域を配置し、前記機能回路領域外にダミー拡散層とダミーゲート電極からなるダミーＭＯＳＦＥＴパターンを、前記ダミーＭＯＳＦＥＴパターンを含む所定区画単位で複数配置し、前記ダミーＭＯＳＦＥＴパターンの配置では、前記所定区画単位内において、前記ダミー拡散層と前記ダミーゲート電極のそれぞれのデータ率が一定の値となるように前記ダミーＭＯＳＦＥＴパターンを配置するものである。
【００１８】
このダミーパターンの配置方法によれば、ダミー領域にダミーＭＯＳＦＥＴが、ＭＯＳＦＥＴのパターン毎にまとまって一定のデータ率で配置されているため、ダミーパターンにコンタクトを形成する場合でも、ダミー拡散層及びダミーゲート電極のデータ率の低下を抑止することができる。
【発明の効果】
【００１９】
本発明によれば、ダミーパターンを電気的に接続して利用する場合に効率良く利用できることや、所定領域における当該パターンのデータ率の変化を抑止できる。結果として、機能回路領域以外の半導体チップの所定領域を有効利用した半導体集積回路装置及びダミーパターンの配置方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、複数のダミーＭＯＳＦＥＴがダミーＭＯＳＦＥＴ単位にダミー領域内に配置され、ダミー拡散層に所定の電位が供給されることを特徴としている。
【００２１】
図１及び図２を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図１は、半導体集積回路装置１００の平面図であり、図２は、図１におけるＡ−Ａ'断面図である。図に示されるように、半導体集積回路装置１００は、所定の機能回路が配置される機能回路領域２０（２０ａ，２０ｂ）と、機能回路領域２０の間にダミーパターンが配置されるダミー領域１０（１０ａ，１０ｂ）を有している。
【００２２】
半導体基板３１は、例えば、Ｐ型半導体基板である。半導体基板３１の表面側の領域には、選択的にウェル３２が形成されており、ウェル３２の境界線がウェル分離線１０１となる。ウェル３２は、例えば、Ｎ型ウェルである。
【００２３】
ウェル分離線１０１より基板側（基板表面にウェルが形成されない側）の領域４１には、機能回路領域（第１の機能回路領域）２０ａが設けられ、ウェル分離線１０１よりウェル側（基板表面にウェルが形成される側）の領域４２には、機能回路領域（第２の機能回路領域）２０ｂが設けらている。
【００２４】
機能回路領域２０（２０ａ，２０ｂ）には、ＭＯＳＦＥＴ２１（２１ａ，２１ｂ）が形成されている。尚、実際には、機能回路領域２０の内部には、所定の機能回路を構成する複数のＭＯＳＦＥＴが配置されている。ＭＯＳＦＥＴ２１は、ソース・ドレイン拡散層２２（２２ａ，２２ｂ）上にゲート酸化膜を介してゲート電極２３（２３ａ，２３ｂ）を有している。例えば、ソース・ドレイン拡散層２２ａは、半導体基板３１と逆導電型のＮ型拡散層であり、ソース・ドレイン拡散層２２ｂは、ウェル３２と逆導電型のＰ型拡散層である。
【００２５】
ＭＯＳＦＥＴ２１の周辺には、コンタクト拡散層２４（サブコンタクト拡散層２４ａ，ウェルコンタクト拡散層２４ｂ）が形成されている。例えば、サブコンタクト拡散層２４は、半導体基板３１と同じ導電型のＰ型拡散層であり、ウェルコンタクト拡散層２４ｂは、ウェル３２と同じ導電型のＮ型拡散層である。
【００２６】
サブコンタクト拡散層２４ａは、不図示のコンタクトを介して所定の電極に接続され、半導体基板３１に基板電位（サブ電位）を供給する。ウェルコンタクト拡散層２４ｂも、不図示のコンタクトを介して所定の電極に接続され、ウェル３２にウェル電位を供給する。
【００２７】
ダミー領域１０には、ダミーＭＯＳＦＥＴ１１（１１ａ，１１ｂ）が複数配置されている。ダミーＭＯＳＦＥＴ１１は、ＭＯＳＦＥＴとほぼ同じ構造である。すなわち、ダミーＭＯＳＦＥＴ１１は、半導体基板３１又はウェル３２の表面内部に、ソース・ドレイン拡散層と同様のダミー拡散層１２（１２ａ，１２ｂ）、半導体基板３１又はウェル３２の表面上で、露出するダミー拡散層１２に挟まれる位置の拡散層上にゲート酸化膜を介してダミーゲート電極１３（１３ａ，１３ｂ）が形成されている。
【００２８】
機能回路領域２０及びダミー領域１０では、各ＭＯＳＦＥＴ及び各ダミーパターンの素子間は、埋め込み絶縁膜３４により分離されている。さらに、各ＭＯＳＦＥＴ及び各ダミーパターンを含む半導体基板３１の表面全体を覆うように層間絶縁膜３３が形成されている。
【００２９】
ダミーＭＯＳＦＥＴ１１のダミー拡散層１２は、機能回路領域２０のソース・ドレイン拡散層２２及びコンタクト拡散層２４と同時に形成されており、ダミーＭＯＳＦＥＴ１１のダミーゲート電極１１は、機能回路領域２０のゲート電極２３と同時に形成されている。
【００３０】
ダミーＭＯＳＦＥＴ１１のダミー拡散層１２を格子状に配置することで、ダミー領域１０における埋め込み絶縁膜３４の平坦性を向上させ、ダミーＭＯＳＦＥＴ１１のダミーゲート電極１１を格子状に配置することで、ダミー領域１０における層間絶縁膜３３の平坦性を向上させている。
【００３１】
さらに、本実施形態では、ダミーＭＯＳＦＥＴ１１のダミー拡散層１２を基準電位を供給するコンタクト拡散層とする。ダミーＭＯＳＦＥＴ１１でコンタクトを設けるダミー拡散層１２は、ソース側・ドレイン側のいずれか一方でもよいし、両方でもよい。
【００３２】
ダミー拡散層１２は、半導体基板３１又はウェル３２に基準電位を供給するために、半導体基板３１又はウェル３２と同じ導電型の拡散層である。例えば、ダミー拡散層１２ａは、半導体基板３１と同じＰ型拡散層であり、ダミー拡散層１２ｂは、ウェル３２と同じＮ型拡散層である。
【００３３】
ダミー拡散層１２ａは、不図示のコンタクトを介して所定の電極に接続され、半導体基板３１に基板電位を供給するサブコンタクト拡散層となる。ダミー拡散層１２ｂも、不図示のコンタクトを介して所定の電極に接続され、ウェル３２にウェル電位を供給するウェルコンタクト拡散層となる。
【００３４】
図３は、本実施形態にかかる半導体集積回路装置におけるダミーパターンのデータ率の一例を示している。
【００３５】
ダミーＭＯＳＦＥＴ１１のダミー拡散層１２は、長方形のサイズを縦１μｍ×横２μｍ、ダミー拡散層間のピッチを縦２μｍ×横２．５μｍとすると、データ率は（１×２）／（２×２．５）＝約４０％となる。ダミーＭＯＳＦＥＴ１１のダミーゲート電極１３は、長方形のサイズを縦２μｍ×横１μｍ、ダミーゲート電極間のピッチを縦２．５μｍ×横２μｍとすると、データ率は（２×１）／（２．５×２）＝約４０％となる。
【００３６】
一般に、ダミー拡散層１２及びダミーゲート電極１３のデータ率は、それぞれ２５％〜７５％の許容範囲であれば、ＣＭＰのディッシングによる問題は生じない。
【００３７】
従来のように、ダミー拡散層１２とダミーゲート電極１３とを別々に配置してデータ率を一定にするのではなく、本実施形態では、ダミー拡散層１２及びダミーゲート電極１３を組み合わせたダミーＭＯＳＦＥＴ１１のパターンをダミー領域１０に配置することで、ダミー拡散層１２及びダミーゲート電極１３のデータ率を一定に保ち、この許容範囲内としている。尚、図１１の従来例と比べると、ダミーゲート電極のデータ率が約１４％小さくなるが、この許容範囲内であるため、平坦性に問題は無い。例えば、ダミーゲート電極のデータ率を大きくしたい場合、ゲート長Ｌをより太くしてもよい。
【００３８】
半導体集積回路装置のレイアウト設計でＣＡＤによりダミーパターンを配置する場合、ＣＡＤのライブラリに図３のようなダミーＭＯＳＦＥＴ１１のパターンを登録しておく。例えば、半導体基板上に機能回路（マクロなど）を含む機能回路領域２０ａ，２０ｂを配置し、機能回路領域２０ａ，２０ｂ間の領域をダミー領域１０とし、ダミー領域１０内にライブラリに登録したダミーＭＯＳＦＥＴ１１のパターンを自動的に配置する。図３のようなパターンを所定の間隔に配置することで、データ率を一定にすることができる。
【００３９】
このように、本実施形態では、ダミー領域にダミーパターンとしてダミーＭＯＳＦＥＴを配置することで、ダミー拡散層及びダミーゲート電極のデータ率を一定とし、ＣＭＰにおける平坦性の低下を防止している。
【００４０】
特に、ダミーパターンをダミーＭＯＳＦＥＴ単位で配置することにより、ダミー拡散層にコンタクトを設ける場合でも、データ率に影響を与えることが無い。さらに、本実施形態では、ダミー拡散層を基板電位又はウェル電位を供給するコンタクトを設けた拡散層とした。ダミー拡散層に電位を与えることで、基板電位やウェル電位の安定化やキャリアの吸収に寄与する。そのため、ラッチアップ防止に効果がある。
【００４１】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体集積回路装置について説明する。ここでは、半導体チップ上に実施の形態１のダミーＭＯＳＦＥＴを配置するレイアウト例について説明する。
【００４２】
図４は、本実施形態にかかる半導体チップの構成を示している。図に示されるように、半導体チップ２００は、ダミー領域２０１、ダミー領域２０１より半導体チップ内側に配置された内部回路ブロック２０２、ダミー領域２０１より半導体チップ外側に配置された入出力回路ブロック２０３、さらに入出力回路ブロック２０３の外側に配置された外部端子領域２０４を備えている。
【００４３】
ダミー領域２０１には、実施の形態１と同様のダミーＭＯＳＦＥＴ１１が配置されている。内部回路ブロック２０２と入出力回路ブロック２０３は、実施の形態１の機能回路領域２０ａ，２０ｂに対応している。例えば、内部回路ブロック２０２には、半導体チップの所定の機能を実現する内部回路が配置され、入出力回路ブロック２０３には、入出力保護素子や出力トランジスタ、電源保護素子が配置されている。外部端子領域２０４には、半導体チップの外部と電気的に接続するための外部端子（パッド）が配置されている。
【００４４】
図５は、ダミー領域２０１におけるダミーＭＯＳＦＥＴ１１の配置例である。ダミー領域２０１には、ダミーＭＯＳＦＥＴ１１が帯状に１列もしくは任意の列に配列されている。ダミーＭＯＳＦＥＴ１１は、内部回路ブロック２０２や入出力回路ブロック２０３の延在方向に向かって（境界方向に沿って）配列されている。ダミーＭＯＳＦＥＴ１１は、隣接するダミー拡散層１２のソース側もしくはドレイン側と対向して配置され、ダミー拡散層１２の長辺の方向が、ダミーＭＯＳＦＥＴ１１の配列方向とほぼ同じである。ダミーゲート電極１３は、長辺の方向が、ダミーＭＯＳＦＥＴ１１の配列方向とほぼ垂直である。また、ダミーゲート電極１１の方向は、内部回路ブロック２０２や入出力回路ブロック２０３のＭＯＳＦＥＴのゲート電極と同じ方向である。
【００４５】
図５の例では、Ｎ型のウェル２１１とＰ型のウェル２１２が並列に延在しており、ウェル２１１内とウェル２１２内にそれぞれダミーＭＯＳＦＥＴ１が１列に配列されている。実施の形態１と同様に、ウェル２１１のダミー拡散層１２は、ウェル２１１と同じ導電型のＮ＋拡散層のウェルコンタクトであり、ウェル２１２のダミー拡散層１２は、ウェル２１２と同じ導電型のＰ＋拡散層のウェルコンタクトである。そして、ウェル２１１のダミー拡散層１２は、電源電位に接続されており、ウェル２１２のダミー拡散層１２は、接地電位に接続されている。
【００４６】
このように、ダミー領域にダミーＭＯＳＦＥＴを帯状に配列することにより、機能回路領域近傍の所定領域のウェルまたは基板に一定の電位タップ間隔で所定の電位を供給することができ、ラッチアップを効果的に防止することができる。
【００４７】
発明の実施の形態３．
次に、本発明の実施の形態３にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、複数のダミーＭＯＳＦＥＴがダミーＭＯＳＦＥＴ単位にダミー領域内に配置され、ダミーＭＯＳＦＥＴが準備素子であることを特徴としている。
【００４８】
図６及び図７を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図６は、半導体集積回路装置１００の平面図であり、図７は、図６におけるＡ−Ａ'断面図である。尚、図６及び図７において、図１及び図２と同一の符号を付されたものは同様の要素である。
【００４９】
実施の形態１と同様に、ダミー領域１０に、複数のダミーＭＯＳＦＥＴ１１が配置されている。本実施形態では、これらのダミーＭＯＳＦＥＴの一部を準備素子（予備素子）５１（５１ａ，５１ｂ）とする。準備素子とは、機能回路と接続された場合に、機能回路の一部として動作し、機能回路内の素子とともに所定の機能を実現させる素子である。
【００５０】
準備素子５１は、他のダミーＭＯＳＦＥＴ１１と同様にダミー拡散層５２（５２ａ，５２ｂ）とダミーゲート電極５３（５３ａ，５３ｂ）から構成される。本実施形態では、準備素子５１をＭＯＳＦＥＴとして動作可能な構成とするために、ダミー拡散層５２は、半導体基板３１又はウェル３２と逆の導電型の拡散層とし、ダミーゲート電極５３は、ゲートのサイズ（ゲート長やゲート幅）を変更している。例えば、ダミー拡散層５２ａは、半導体基板３１と逆のＮ型拡散層であり、ダミー拡散層５２ｂは、ウェル３２と逆のＰ型拡散層である。すなわち、準備素子５１ａは、Ｎ型ＭＯＳＦＥＴとして動作可能であり、準備素子５１ｂは、Ｐ型ＭＯＳＦＥＴとして動作可能である。
【００５１】
準備素子５１では、ダミー拡散層５２とダミーゲート電極５３は、不図示のコンタクトを介して金属配線に接続されており、機能回路の金属配線には接続されていない。そして、回路修正時に必要に応じて、機能回路の金属配線に接続されて、機能回路のＭＯＳＦＥＴの代用として動作する。例えば、準備素子５１の金属配線は、金属配線工程のマスクパターンの変更によって機能回路と接続されたり、金属配線工程より後工程で他の金属配線と接続される。
【００５２】
準備素子５１は、種々の機能回路の素子として動作可能である。例えば、準備素子５１は、機能回路と接続されることにより論理回路の論理変更、信号伝達速度の変化、発振周波数や周期の変化、検知回路の検知レベルの変更、レファレンス回路のレファレンスレベルの変更、回路ブロックの切り替え等を行うことができる。また、複数の準備素子５１により、インバータ回路やＮＡＮＤ回路などの基本回路を最初から構成しておいても良い。
【００５３】
また、準備素子５１を回路が構成できるようなＭＯＳＦＥＴ構造パターンとすることは、若干のデータ率の制限になるが、実施の形態１と同様にデータ率は２５％〜７５％程度であればよいので、ＣＭＰの平坦性に問題はない。例えば、準備素子５１以外のダミーＭＯＳＦＥＴ１１を、データ率を一定に保つように、ダミー拡散層やダミーゲート電極のサイズを調整してもよい。尚、一方のダミーＭＯＳＦＥＴをＭＯＳＦＥＴとして機能できる準備素子とし、他方のダミーＭＯＳＦＥＴを実施の形態１と同様に所定の電位を供給させるコンタクトとしてもよい。
【００５４】
図８は、準備素子５１のＭＯＳＦＥＴのパターンの例である。尚、ここでは、準備素子５１と示しているが、その他のダミーＭＯＳＦＥＴ１１でも同様である。
【００５５】
図に示されるように、所定の機能を実現できるようにＭＯＳＦＥＴのゲート長Ｌ／ゲート幅Ｗが異なる複数種類の準備素子５１を準備しておく。例えば、図８（ａ）を基準の準備素子５１のパターンとして、図８（ｂ）は、図８（ａ）よりもゲート長Ｌが短いダミーゲート電極５３を２つ有する例である。図８（ｃ）は、図８（ａ）よりもゲート幅Ｗが長い例である。図８（ｄ）は、図８（ａ）よりもゲート長Ｌが短くゲート幅が長い例である。図８（ｅ）は、図８（ｄ）よりもゲート長Ｌが長い例である。
【００５６】
このように、本実施形態では、実施の形態１と同様にダミー領域にダミーＭＯＳＦＥＴを配置することにより、ＣＭＰにおける平坦性の低下を防止することができる。さらに、本実施形態では、ダミーＭＯＳＦＥＴをＭＯＳＦＥＴとして動作可能な準備素子とすることにより、機能回路領域内の素子を代用して動作させることができる。したがって、機能回路領域内に準備素子を設けておく必要がなく、半導体チップの回路面積を小さくすることができる。
【００５７】
尚、本発明におけるＭＯＳＦＥＴはゲート絶縁膜がＳｉＯ２膜に限定されるものではなく、高誘電率絶縁膜や複合絶縁膜なども含めたものであり、ゲート電極材料や基板構造なども限定するものではない。また、ゲート電極より後の工程（例えば金属配線工程）のデータ率も考慮したパターンであっても良い。このほか、上述の実施の形態に限らず、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明にかかる半導体集積回路装置の構成を示す平面図である。
【図２】本発明にかかる半導体集積回路装置の構成を示す断面図である。
【図３】本発明にかかる半導体集積回路装置のダミーパターンのデータ率の例を示す図である。
【図４】本発明にかかる半導体チップの構成を示すブロック図である。
【図５】本発明にかかるダミーパターンの配置例を示す図である。
【図６】本発明にかかる半導体集積回路装置の構成を示す平面図である。
【図７】本発明にかかる半導体集積回路装置の構成を示す断面図である。
【図８】本発明にかかるダミーパターンの形状例を示す図である。
【図９】従来の半導体集積回路装置の構成を示す平面図である。
【図１０】従来の半導体集積回路装置の構成を示す断面図である。
【図１１】従来の半導体集積回路装置のダミーパターンのデータ率の例を示す図である。
【符号の説明】
【００５９】
１０  ダミー領域
１１，１１ａ，１１ｂ  ダミーＭＯＳＦＥＴ
１２，１２ａ，１２ｂ  ダミー拡散層
１３，１３ａ，１３ｂ  ダミーゲート電極
２０，２０ａ，２０ｂ  機能回路領域
２１，２１ａ，２１ｂ  ＭＯＳＦＥＴ
２２，２２ａ，２２ｂ  ソース・ドレイン拡散層
３１  半導体基板
３２  ウェル
３３  層間絶縁膜
３４  埋め込み絶縁膜
４１  ウェル側領域
４２  基板側領域
１００  半導体集積回路装置
１０１  ウェル分離線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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