(57)【要約】【課題】ダブルポンプドアドレススキームのメモリ装置で高速動作のために拡張された有効アドレスウィンドウで有効コマンドをサンプリングする方法を提供する。【解決手段】有効アドレスウィンドウ拡張方法は、クロック信号の最初のサイクルで有効コマンド信号と最初のアドレス信号とを入力するステップと、クロック信号の２番目のサイクルで２番目のアドレスを入力するステップと、コマンド信号とアドレス信号とにそれぞれ対応して、デコーディングされたコマンド信号と拡張された第１及び第２内部アドレス信号とを発生するステップと、デコーディングされたコマンド信号に応答して、拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするステップとを含む。【選択図】図７
2007141430.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に応答してコマンド信号を取り込んで有効コマンド信号を発生する有効コマンド信号発生部と、
前記クロック信号に順次に応答して第１及び第２アドレス信号を取り込んで、前記第１及び第２アドレス信号から第１及び第２内部アドレス信号を発生し、前記有効コマンド信号に応答して、拡張された第１及び第２内部アドレス信号を発生するアドレスバッファと、
前記クロック信号に応答してコマンド信号から内部コマンド信号を発生し、前記クロック信号を遅延して内部クロック信号を発生するコマンドバッファと、
前記内部クロック信号に応答して前記内部コマンド信号をデコーディングしてデコーディングされた内部コマンド信号を発生し、前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするアドレスラッチ回路と、
を備えることを特徴とするメモリ装置。
【請求項２】
前記有効コマンド信号発生部は、
前記クロック信号に応答してＲＡＳ信号をサンプリングする第１入力サンプラーと、
前記クロック信号に応答してＣＡＳ信号をサンプリングする第２入力サンプラーと、
前記クロック信号に応答してチップ選択信号をサンプリングする第３入力サンプラーと、
前記クロック信号を遅延させる遅延部と、
前記第１ないし第３入力サンプラーの出力を取り込んで、前記ＲＡＳ信号、前記ＣＡＳ信号及び前記チップ選択信号が有効であるかどうかを判断する有効コマンドデコーダと、
前記遅延部の出力に応答して有効コマンドデコーダの出力を取り込んで、前記有効コマンド信号を発生するフリップフロップと、
を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記アドレスバッファは、
前記第１及び第２アドレス信号を入力する入力バッファと、
前記クロック信号に応答して前記入力バッファの出力をサンプリングし、前記第２内部アドレス信号で発生する入力サンプラーと、
前記クロック信号を遅延させる遅延部と、
前記遅延部の出力に応答して前記入力サンプラーの出力を取り込んで前記第１内部アドレス信号として発生するフリップフロップと、
前記有効コマンド信号に応答して前記第１内部アドレス信号をラッチして、前記拡張された第１内部アドレス信号として発生する第１ラッチ部と、
前記有効コマンド信号に応答して前記第２内部アドレス信号をラッチして、前記拡張された第２内部アドレス信号で発生する第２ラッチ部と、
を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記コマンドバッファは、
前記コマンド信号を入力する入力バッファと、
前記クロック信号に応答して前記入力バッファの出力をサンプリングし、前記内部コマンド信号として発生する入力サンプラーと、
前記クロック信号を遅延させて前記内部クロック信号を発生する遅延部と、
を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記アドレスラッチ回路は、
前記内部クロック信号に応答して前記内部コマンド信号をデコーディングし、前記デコーディングされた内部コマンド信号を発生するコマンドデコーダと、
前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするアドレスデコーダと、
を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記アドレスラッチ回路は、
前記デコーディングされた内部コマンド信号を遅延させる遅延部をさらに含み、
前記アドレスデコーダは、
前記遅延されたデコーディングされた内部コマンド信号に応答して、前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングすることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記メモリ装置は、
ダブルポンプドアドレススキームのメモリ装置であることを特徴とする請求項１に記載のメモリ装置。
【請求項８】
クロック信号を入力して第１内部クロック信号を発生するクロックバッファと、
前記第１内部クロック信号に応答してコマンド信号を取り込んで、有効コマンド信号を発生する有効コマンド信号発生部と、
前記第１内部クロック信号に順次に応答して第１及び第２アドレス信号を取り込んで、前記第１及び第２アドレス信号から第１及び第２内部アドレス信号を発生し、前記有効コマンド信号に応答して、拡張された第１及び第２内部アドレス信号を発生するアドレスバッファと、
前記第１内部クロック信号に応答してコマンド信号から内部コマンド信号を発生し、前記第１内部クロック信号を遅延して第２内部クロック信号を発生するコマンドバッファと、
前記第２内部クロック信号に応答して前記内部コマンド信号をデコーディングし、デコーディングされた内部コマンド信号を発生し、前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするアドレスラッチ回路と、
を備えることを特徴とするメモリ装置。
【請求項９】
前記有効コマンド信号発生部は、
前記第１内部クロック信号に応答してＲＡＳ信号をサンプリングする第１入力サンプラーと、
前記第１内部クロック信号に応答してＣＡＳ信号をサンプリングする第２入力サンプラーと、
前記第１内部クロック信号に応答してチップ選択信号をサンプリングする第３入力サンプラーと、
前記第１内部クロック信号を遅延させる遅延部と、
前記第１ないし第３入力サンプラーの出力を取り込んで、前記ＲＡＳ信号、前記ＣＡＳ信号及び前記チップ選択信号が有効であるかどうかを判断する有効コマンドデコーダと、
前記遅延部の出力に応答して有効コマンドデコーダの出力を取り込んで、前記有効コマンド信号を発生するフリップフロップと、
を含むことを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記アドレスバッファは、
前記第１及び第２アドレス信号を入力する入力バッファと、
前記第１内部クロック信号に応答して前記入力バッファの出力をサンプリングし、前記第２内部アドレス信号として発生する入力サンプラーと、
前記第１内部クロック信号を遅延させる遅延部と、
前記遅延部の出力に応答して前記入力サンプラーの出力を取り込んで、前記第１内部アドレス信号として発生するフリップフロップと、
前記有効コマンド信号に応答して前記第１内部アドレス信号をラッチして、前記拡張された第１内部アドレス信号として発生する第１ラッチ部と、
前記有効コマンド信号に応答して前記第２内部アドレス信号をラッチして、前記拡張された第２内部アドレス信号として発生する第２ラッチ部と、
を含むことを特徴とする請求項８に記載のメモリ装置。
【請求項１１】
前記コマンドバッファは、
前記コマンド信号を入力する入力バッファと、
前記第１内部クロック信号に応答して前記入力バッファの出力をサンプリングし、前記内部コマンド信号として発生する入力サンプラーと、
前記第１内部クロック信号を遅延させて前記第２内部クロック信号を発生する遅延部と、
を含むことを特徴とする請求項８に記載のメモリ装置。
【請求項１２】
前記アドレスラッチ回路は、
前記第２内部クロック信号に応答して前記内部コマンド信号をデコーディングし、前記デコーディングされた内部コマンド信号を発生させるコマンドデコーダと、
前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチして、デコーディングするアドレスデコーダと、
を含むことを特徴とする請求項８に記載のメモリ装置。
【請求項１３】
前記アドレスラッチ回路は、
前記デコーディングされた内部コマンド信号を遅延させる遅延部をさらに含み、
前記アドレスデコーダは、
前記遅延されたデコーディングされた内部コマンド信号に応答して、前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングすることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記メモリ装置は、
ダブルポンプドアドレススキームのメモリ装置であることを特徴とする請求項８に記載のメモリ装置。
【請求項１５】
クロック信号の最初のサイクルで有効コマンド信号と最初のアドレス信号とを入力するステップと、
前記クロック信号の２番目のサイクルで２番目のアドレス信号を入力するステップと、
前記コマンド信号と前記アドレス信号とにそれぞれ対応して、デコーディングされたコマンド信号と拡張された第１及び第２内部アドレス信号とを発生するステップと、
前記デコーディングされたコマンド信号に応答して、前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするステップと、
を含むことを特徴とする有効アドレスウィンドウ拡張方法。
【請求項１６】
前記有効アドレスウィンドウ拡張方法は、
前記デコーディングされたコマンド信号の有効ウィンドウは、前記クロック信号の少なくとも１クロック周期となることを特徴とする請求項１５に記載の有効アドレスウィンドウ拡張方法。
【請求項１７】
前記有効アドレスウィンドウ拡張方法は、
前記拡張された第１及び第２内部アドレス信号の有効ウィンドウは、前記クロック信号の少なくとも２クロック周期となることを特徴とする請求項１５に記載の有効アドレスウィンドウ拡張方法。
【請求項１８】
前記有効アドレスウィンドウ拡張方法は、
ダブルポンプドアドレススキームのメモリ装置に適用されることを特徴とする請求項１５に記載の有効アドレスウィンドウ拡張方法。
【請求項１９】
クロック信号を入力して第１内部クロック信号を発生する（ａ）ステップと、
前記第１内部クロック信号に応答してコマンド信号を取り込んで、前記コマンド信号が有効であるかどうかを判断して有効コマンド信号を発生する（ｂ）ステップと、
前記第１内部クロック信号に順次に応答して、第１及び第２アドレス信号を取り込んで第１及び第２内部アドレス信号を発生する（ｃ）ステップと、
前記有効コマンド信号に応答して、第１及び第２内部アドレス信号をラッチして拡張された第１及び第２内部アドレス信号を発生する（ｄ）ステップと、
前記第１内部クロック信号に応答して前記コマンド信号から内部コマンド信号を発生する（ｅ）ステップと、
前記第１内部クロック信号を遅延させて第２内部クロック信号を発生する（ｆ）ステップと、
前記第２内部クロック信号に応答して、前記内部コマンド信号をデコーディングし、デコーディングされた内部コマンド信号を発生する（ｇ）ステップと、
前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をデコーディングする（ｆ）ステップと、
を含むことを特徴とするダブルポンプドアドレススキームの有効アドレスウィンドウ拡張方法。
【請求項２０】
前記（ｂ）ステップは、
前記第１内部クロック信号に応答してＲＡＳ信号、ＣＡＳ信号及びチップ選択信号をそれぞれサンプリングする（ｂ−１）ステップと、
前記第１内部クロック信号を遅延させる（ｂ−２）ステップと、
前記ＲＡＳ信号、前記ＣＡＳ信号及び前記チップ選択信号が有効であるかどうかを判断する（ｂ−３）ステップと、
前記遅延された第１内部クロック信号に応答して前記（ｂ−３）ステップの出力信号から前記有効コマンド信号を発生する（ｂ−４）ステップと、
を含むことを特徴とする請求項１９に記載のダブルポンプドアドレススキームの有効アドレスウィンドウ拡張方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、ダブルポンプドアドレススキームのメモリ装置で高速動作のために拡張された有効アドレスウィンドウで有効コマンドをサンプリングする回路及び方法に関する。
【背景技術】
【０００２】
メモリ装置の容量が大きくなるにつれて、メモリセルをアドレッシングするアドレス信号が多くなる。アドレス信号は、アドレスピンを通じてメモリ装置に提供される。一般的に、同期式メモリ装置、例えば、ＳＤＲＡＭは、図１に図示されたように、クロック信号ＣＬＫに同期してコマンド信号ＣＭＤとアドレス信号ＡＤＤＲとが入力される。コマンド信号ＣＭＤは、例えば、／ＲＡＳ、／ＣＡＳ、／ＣＳ、／ＷＥ信号を意味する。アドレス信号ＡＤＤＲは、例えば、Ａ０からＡ１１までの１２個のアドレス信号を意味する。
【０００３】
図１において、アドレス信号Ａ０−Ａ１１のメモリ装置への入力のために、１２個のアドレス信号ラインがシステムボードのルーティングを通じてメモリ装置と連結される。ダブルポンプドアドレススキームを具現すれば、メモリ装置のアドレスピン数をＡ０−Ａ１１の１２個からＡ０−Ａ５の６個に減らすことができる。アドレス信号ライン数を半分に減らすことによってボード設計を単純化することができ、減少したアドレスパッドの代わりに電源パッドを使用することによってチップ内部の電源を安定化できるという長所がある。これにより、ダブルポンプドアドレススキームが開発された。
【０００４】
ダブルポンプドアドレススキームは、図２に図示されたように、クロック信号ＣＬＫの最初の上昇エッジで有効コマンドＣＭＤと最初のアドレスＡＤＤＲ１とを入力し、クロック信号ＣＬＫの２番目の上昇エッジで２番目のアドレスＡＤＤＲ２を入力する。コマンドの場合、クロック信号ＣＬＫの最初の上昇エッジで有効コマンドを入力し、２番目の上昇エッジで無効コマンド（Ｉｎｖａｌｉｄ，ＮＯＰ）を入力する。最初のアドレスＡＤＤＲ１と２番目のアドレスＡＤＤＲ２とは、Ａ０−Ａ１１の１２個のアドレス信号を２個のグループに分けて設定される。例えば、Ａ０−Ａ５の６個のアドレス信号は第１アドレスＡＤＤＲ１として設定され、Ａ６−Ａ１１の６個のアドレス信号は第２アドレスＡＤＤＲ２として設定される。
【０００５】
図３は、ダブルポンプドアドレススキームを具現する従来のメモリ装置を説明する図面である。これを参照すれば、メモリ装置３００は、クロックバッファ３１０、アドレスバッファ３２０、コマンドバッファ３３０、及びアドレスラッチ回路３４０を備える。
【０００６】
クロックバッファ３１０は、入力された外部クロック信号ＣＬＫに応じて内部クロック信号ＣＬＫ１を発生する。アドレスバッファ３２０は、内部クロック信号ＣＬＫ１に応答してアドレス信号ＡＤＤＲを取り込んで、第１内部アドレス信号ＴＡＦｉと第２内部アドレス信号ＴＡＳｉとを発生する。コマンドバッファ３３０は、内部クロック信号ＣＬＫ１に応答してコマンド信号ＣＭＤを取り込んで、第２内部クロック信号ＰＣＬＫＤと内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥとを発生する。アドレスラッチ回路３４０は、第２内部クロック信号ＣＬＫ２に応答して内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥと第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉとを取り込んで、ローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生する。
【０００７】
アドレスバッファ３２０は、具体的に図４に図示されている。図４を参照すれば、アドレスバッファ３２０は、アドレス信号ＡＤＤＲを入力する入力バッファ４１０と、第１内部クロック信号ＣＬＫ１に応答して入力バッファ４１０の出力をサンプリングしてクロックドアドレス信号Ｃ＿ＡＤＤＲを発生する入力サンプラー４２０、第１内部クロック信号ＣＬＫ１を遅延させる遅延部４３０、及び、遅延された第１内部クロック信号ＣＬＫ１＿Ｄに応答してクロックドアドレス信号Ｃ＿ＡＤＤＲを入力するフリップフロップ４４０を含む。入力サンプラー４２０の出力は、第２内部アドレス信号ＴＡＦｉとして発生し、フリップフロップ４４０の出力は、第１内部アドレス信号ＴＡＦｉとなる。
【０００８】
図５は、コマンドバッファ３３０とアドレスラッチ回路３４０とを具体的に説明するブロック図である。これを参照すれば、コマンドバッファ３３０は、コマンド信号ＣＭＤを入力する入力バッファ５１０、第１内部クロック信号ＣＬＫ１に応答して入力バッファ５１０の出力をサンプリングする入力サンプラー５２０、第１内部クロック信号ＣＬＫ１を遅延させる第１遅延部５３０、第１内部クロック信号ＣＬＫ１を遅延させて第２内部クロック信号ＰＣＬＫＤを発生する第２遅延部５４０、及び、遅延された第１内部クロック信号ＣＬＫ１＿Ｄに応答して入力サンプラー５２０の出力を取り込んで内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥを発生するフリップフロップ５５０を含む。
【０００９】
アドレスラッチ回路３４０は、第２内部クロック信号ＣＬＫ２に応答して内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥをデコーディングし、デコーディングされたコマンド信号Ｄ＿ＣＭＤを発生するコマンドデコーダ５６０、第２内部クロック信号ＰＣＬＫＤに応答して第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉを取り込んで、デコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉを発生するアドレスデコーダ５７０、及び、デコーディングされたコマンド信号Ｄ＿ＣＭＤに応答してデコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉを取り込んで、ローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生するラッチ部５８０を備える。
【００１０】
図６は、図３のメモリ装置３００の動作を説明するタイミング図である。これを参照すれば、外部クロック信号ＣＬＫの第１上昇エッジＣ１でコマンド信号ＣＭＤと第１アドレス信号ＡＦ１とが入力され、第２上昇エッジＣ２で第２アドレス信号ＡＳ１が入力される。
【００１１】
外部クロック信号ＣＬＫの第３上昇エッジＣ３で内部コマンド信号Ｃ＿ＣＭＤと第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉとが発生する。外部クロック信号ＣＬＫから一定時間遅延して第２内部クロック信号ＰＣＬＫＤが発生する。内部クロック信号ＰＣＬＫＤに応答して、デコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉが発生し、デコーディングされたコマンド信号Ｄ＿ＣＭＤが発生する。この後、デコーディングされたコマンド信号Ｄ＿ＣＭＤに応答して、デコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉがラッチされて、ローアドレスＲＡｉ及びカラムアドレスＣＡｉが発生する。
【００１２】
ここで、デコーディングされたコマンド信号Ｄ＿ＣＭＤがデコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉのウィンドウ内で発生した場合には、安定的にローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生させることができる。図６から分かるように、デコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉの有効アドレスウィンドウは、外部クロック信号ＣＬＫの１周期に相当する。
【００１３】
ところが、デコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉを発生させるためにアドレスデコーダ５７０に入力される第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉは、信号の間にスキューを持っている。さらに、メモリ装置３００の動作周波数が高くなるほど、順次にデコーディングされる第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉの有効アドレスウィンドウが狭くなるという問題点がある。
【００１４】
これにより、有効なウィンドウのデコーディングされた第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉとデコーディングされたコマンド信号Ｄ＿ＣＭＤとの間のマージンが足りなくなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、例えば、第１内部アドレス信号Ｄ＿ＴＡＦｉ及び第２内部アドレス信号Ｄ＿ＴＡＳｉの有効ウィンドウを外部クロック信号ＣＬＫの２周期以上で発生させるダブルポンプドアドレススキームを具現するメモリ装置を提供するところにある。
【００１６】
本発明の他の目的は、ダブルポンプドアドレススキームで有効アドレスウィンドウを拡張する方法を提供するところにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明の一面によるメモリ装置は、クロック信号に応答してコマンド信号を取り込んで有効コマンド信号を発生する有効コマンド信号発生部と、前記クロック信号に順次に応答して第１及び第２アドレス信号を取り込んで、前記第１及び第２アドレス信号から第１及び第２内部アドレス信号を発生し、前記有効コマンド信号に応答して、拡張された第１及び第２内部アドレス信号を発生するアドレスバッファと、前記クロック信号に応答してコマンド信号から内部コマンド信号を発生し、前記クロック信号を遅延させて内部クロック信号を発生するコマンドバッファと、前記内部クロック信号に応答して前記内部コマンド信号をデコーディングしてデコーディングされた内部コマンド信号を発生し、前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするアドレスラッチ回路と、を備える。
【００１８】
本発明の実施形態によって、有効コマンド信号発生部は、前記クロック信号に応答してＲＡＳ信号をサンプリングする第１入力サンプラーと、前記クロック信号に応答してＣＡＳ信号をサンプリングする第２入力サンプラーと、前記クロック信号に応答してチップ選択信号をサンプリングする第３入力サンプラーと、前記クロック信号を遅延させる遅延部と、前記第１ないし第３入力サンプラーの出力を取り込んで、前記ＲＡＳ信号、前記ＣＡＳ信号及び前記チップ選択信号が有効であるかどうかを判断する有効コマンドデコーダと、前記遅延部の出力に応答して有効コマンドデコーダの出力を取り込んで、前記有効コマンド信号を発生するフリップフロップと、を備える。
【００１９】
本発明の実施形態において、アドレスバッファは、前記第１及び第２アドレス信号を入力する入力バッファと、前記クロック信号に応答して前記入力バッファの出力をサンプリングし、前記第２内部アドレス信号として発生する入力サンプラーと、前記クロック信号を遅延させる遅延部と、前記遅延部の出力に応答して前記入力サンプラーの出力を取り込んで前記第１内部アドレス信号として発生するフリップフロップと、前記有効コマンド信号に応答して前記第１内部アドレス信号をラッチして、前記拡張された第１内部アドレス信号として発生する第１ラッチ部と、前記有効コマンド信号に応答して前記第２内部アドレス信号をラッチして、前記拡張された第２内部アドレス信号として発生する第２ラッチ部とを含む。
【００２０】
本発明の実施形態において、前記コマンドバッファは、前記コマンド信号を入力する入力バッファと、前記クロック信号に応答して前記入力バッファの出力をサンプリングし、前記内部コマンド信号として発生する入力サンプラーと、前記クロック信号を遅延させて前記内部クロック信号を発生する遅延部とを含む。
【００２１】
本発明の実施形態において、前記アドレスラッチ回路は、前記内部クロック信号に応答して前記内部コマンド信号をデコーディングし、前記デコーディングされた内部コマンド信号を発生するコマンドデコーダと、前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするアドレスデコーダとを含む。
【００２２】
本発明の実施形態によって、前記アドレスラッチ回路は、前記デコーディングされた内部コマンド信号を遅延させる遅延部をさらに含み、前記アドレスデコーダは、前記遅延されたデコーディングされた内部コマンド信号に応答して、前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングする。
【００２３】
本発明の実施形態によって、前記メモリ装置は、ダブルポンプドアドレススキームのメモリ装置である。
【００２４】
前記他の目的を達成するために、本発明の一面による有効アドレスウィンドウ拡張方法は、クロック信号の最初のサイクルで有効コマンド信号と最初のアドレス信号とを入力するステップと、前記クロック信号の２番目のサイクルで２番目のアドレスを入力するステップと、前記コマンド信号と前記アドレス信号とにそれぞれ対応して、デコーディングされたコマンド信号と拡張された第１及び第２内部アドレス信号とを発生するステップと、前記デコーディングされたコマンド信号に応答して、前記拡張された第１及び第２内部アドレス信号をラッチしてデコーディングするステップとを含む。
【００２５】
本発明の実施形態において、前記デコーディングされたコマンド信号の有効ウィンドウは、前記クロック信号の少なくとも１クロック周期となり、前記拡張された第１及び第２内部アドレス信号の有効ウィンドウは、前記クロック信号の少なくとも２クロック周期となる。
【００２６】
本発明の実施形態において、前記有効アドレスウィンドウ拡張方法は、ダブルポンプドアドレススキームのメモリ装置に適用される。
【００２７】
前記他の目的を達成するために、本発明の他の面によるダブルポンプドアドレススキームの有効アドレスウィンドウ拡張方法は、クロック信号を入力して第１内部クロック信号を発生する（ａ）ステップと、前記第１内部クロック信号に応答してコマンド信号を取り込んで、前記コマンド信号が有効であるかどうかを判断して有効コマンド信号を発生する（ｂ）ステップと、前記第１内部クロック信号に順次に応答して、第１及び第２アドレス信号を取り込んで第１及び第２内部アドレス信号を発生する（ｃ）ステップと、前記有効コマンド信号に応答して、第１及び第２内部アドレス信号をラッチして拡張された第１及び第２内部アドレス信号を発生する（ｄ）ステップと、前記第１内部クロック信号に応答して前記コマンド信号から内部コマンド信号を発生する（ｅ）ステップと、前記第１内部クロック信号を遅延して第２内部クロック信号を発生する（ｆ）ステップと、前記第２内部クロック信号に応答して、前記内部コマンド信号をデコーディングし、デコーディングされた内部コマンド信号を発生する（ｇ）ステップと、前記デコーディングされた内部コマンド信号に応答して前記拡張された第１及び第２内部アドレス信号をデコーディングする（ｆ）ステップと、を含む。
【発明の効果】
【００２８】
本発明によれば、例えば、ダブルポンプドアドレススキームのメモリ装置において、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉの有効ウィンドウがクロック信号ＣＬＫの少なくとも２周期分確保されるので、拡張された第１及び第２内部アドレス信号をラッチするためのデコーディングされた内部コマンド信号Ｄ＿ＣＭＤとのマージン確保が容易になる。
【発明を実施するための最良の形態】
【００２９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３０】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に記載された同じ参照符号は同じ構成要素を表す。
【００３１】
図７は、本発明の望ましい実施形態における拡張された有効アドレスウィンドウを持つダブルポンプドアドレススキームの信号タイミングを説明する図面である。これを参照すれば、図２で説明された典型的なダブルポンプドアドレススキームと同様に、外部クロック信号ＣＬＫの最初の上昇エッジＣ１で有効コマンド信号ＣＭＤ１と最初のアドレス信号ＡＤＤＲ１を取り込み、外部クロック信号ＣＬＫの２番目の上昇エッジＣ２で２番目のアドレス信号ＡＤＤＲ２を取り込む。
【００３２】
入力されるコマンド信号ＣＭＤ１とアドレス信号ＡＤＤＲ１、ＡＤＤＲ２にそれぞれ対応して、デコーディングされたコマンド信号Ｄ＿ＣＭＤと拡張された第１内部アドレス信号Ｅ＿ＡＤＤＲ１及び第２内部アドレス信号Ｅ＿ＡＤＤＲ２が発生する。デコーディングされたコマンド信号Ｄ＿ＣＭＤの有効ウィンドウは、外部クロック信号ＣＬＫの１クロック周期となり、拡張された第１内部アドレス信号Ｅ＿ＡＤＤＲ１及び第２内部アドレス信号Ｅ＿ＡＤＤＲ２の有効ウィンドウは、外部クロック信号ＣＬＫの少なくとも２クロック周期となる。これにより、デコーディングされたコマンド信号Ｄ＿ＣＭＤに応答して、拡張された第１内部アドレス信号Ｅ＿ＡＤＤＲ１及び第２内部アドレス信号Ｅ＿ＡＤＤＲ２をラッチできる区間マージンが大きくなる。
【００３３】
図８は、図７の拡張された有効アドレスウィンドウを持つダブルポンプドアドレススキームを具現するためのメモリ装置の一例を説明する図面である。これを参照すれば、メモリ装置８００は、クロックバッファ８１０、有効コマンド信号発生部８１５、アドレスバッファ８２０、コマンドバッファ８３０、及び、アドレスラッチ回路８４０を備える。
【００３４】
クロックバッファ８１０は、外部クロック信号ＣＬＫに応答して第１内部クロック信号ＣＬＫ１を発生する。有効コマンド信号発生部８１５は、第１内部クロック信号ＣＬＫ１に応答してコマンド信号ＣＭＤを取り込んで有効コマンド信号Ｖ＿ＣＭＤを発生する。アドレスバッファ８２０は、第１内部クロック信号ＣＬＫ１と有効コマンド信号Ｖ＿ＣＭＤとに応答してアドレス信号ＡＤＤＲを取り込んで、第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉを発生する。
【００３５】
コマンドバッファ８３０は、第１内部クロック信号ＣＬＫ１に応答してコマンド信号ＣＭＤを取り込み、第２内部クロック信号ＰＣＬＫＤと内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥを発生する。アドレスラッチ回路８４０は、第２内部クロック信号ＰＣＬＫＤと内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥに応答して第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉを取り込んで、ローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生する。
【００３６】
有効コマンド信号発生部８１５の具体的な構成例は図９に図示されている。図９を参照すれば、有効コマンド信号発生部８１５は、第１入力サンプラー９１０、第２入力サンプラー９２０、第３入力サンプラー９３０、遅延部９４０、有効コマンドデコーダ９５０、及び、フリップフロップ９６０を備える。
【００３７】
第１入力サンプラー９１０は、第１内部クロック信号ＣＬＫ１に応答してＲＡＳ信号／ＲＡＳをサンプリングし、第２入力サンプラー９２０は、第１内部クロック信号ＣＬＫ１に応答してＣＡＳ信号／ＣＡＳをサンプリングし、第３入力サンプラー９３０は、第１内部クロック信号ＣＬＫ１に応答してチップ選択信号／ＣＳをサンプリングする。
【００３８】
第１入力サンプラー９１０ないし第３入力サンプラー９３０の出力は有効コマンドデコーダ９５０に提供されて、有効コマンドデコーダ９５０は、ＲＡＳ信号／ＲＡＳ、ＣＡＳ信号／ＣＡＳ、及びチップ選択信号／ＣＳが有効であるかどうかを判断する。遅延部９４０は、第１内部クロック信号ＣＬＫ１を遅延させる。
【００３９】
フリップフロップ９６０は、遅延部９４０の出力に応答して有効コマンドデコーダ９５０の出力を取り込んで、有効コマンド信号Ｖ＿ＣＭＤを発生する。有効コマンド信号Ｖ＿ＣＭＤは、メモリ装置８００に入力されるコマンド信号（／ＲＡＳ，／ＣＡＳ／,／ＣＳ）がいずれも有効であるということを意味する。
【００４０】
図１０は、図８のアドレスバッファ８２０を具体的に説明するブロック図である。これを参照すれば、アドレスバッファ８２０は、アドレス信号ＡＤＤＲを入力する入力バッファ１０１０、第１内部クロック信号ＣＬＫ１に応答して入力バッファ１０１０の出力を取り込んで出力する入力サンプラー１０２０、第１内部クロック信号ＣＬＫ１を遅延させて遅延クロック信号ＣＬＫ１＿Ｄを発生する遅延部１０３０、及び、遅延部１０３０から出力される遅延クロック信号ＣＬＫ１＿Ｄに応答して入力サンプラー１０２０の出力を取り込んで第１内部アドレス信号ＴＡＦｉを発生するフリップフロップ１０４０を備える。
【００４１】
アドレスバッファ８２０は、有効コマンド信号Ｖ＿ＣＭＤに応答してフリップフロップ１０４０の出力をラッチし、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉを発生する第１ラッチ部１０５０、及び、有効コマンド信号Ｖ＿ＣＭＤに応答して入力サンプラー１０２０の出力をラッチし、拡張された第２内部アドレス信号Ｅ＿ＴＡＳｉを発生する第２ラッチ部１０６０をさらに備える。
【００４２】
アドレスバッファ８２０は、第１内部クロック信号ＣＬＫ１に応答して取り込んだアドレス信号ＡＤＤＲから第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉを発生し、有効コマンド信号Ｖ＿ＣＭＤに応答して第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉから拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉを発生する。
【００４３】
図１１は、図８のコマンドバッファ８３０とアドレスラッチ回路８４０を具体的に説明するブロック図である。これを参照すれば、コマンドバッファ８３０は、コマンド信号ＣＭＤを入力する入力バッファ１１１０、第１内部クロック信号ＣＬＫ１に応答して入力バッファ１１１０の出力をサンプリングし、内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥを発生させる入力サンプラー１１２０、及び、第１内部クロック信号ＣＬＫ１を遅延させて第２内部クロック信号ＰＣＬＫＤを発生する第１遅延部１１３０を備える。
【００４４】
アドレスラッチ回路８４０は、第２内部クロック信号ＰＣＬＫＤに応答して内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥをデコーディングし、デコーディングされたコマンド信号Ｄ＿ＣＭＤを発生するコマンドデコーダ１１４０と、デコーディングされたコマンド信号Ｄ＿ＣＭＤに応答して、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉをデコーディングし、ローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生するアドレスデコーダ１１５０を備える。
【００４５】
デコーディングされたコマンド信号Ｄ＿ＣＭＤとしては、例えば、メモリ装置８００の内部動作を指示するアクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ、リフレッシュ信号ＲＥＦ、モードレジスタ信号ＭＲＳなどがある。
【００４６】
一方、アドレスラッチ回路８４０は、デコーディングされたコマンド信号Ｄ＿ＣＭＤを遅延させる第２遅延部１１４５をさらに備えることができる。第２遅延部１１４５の出力はアドレスデコーダ１１５０に提供されうる。デコーディングされたコマンド信号Ｄ＿ＣＭＤを遅延させる理由は、図１２を参照して説明される。
【００４７】
図１２は、図８のメモリ装置８００の動作を説明するタイミング図である。これを参照すれば、外部クロック信号ＣＬＫの最初の上昇エッジＣ１でコマンド信号ＣＭＤ１と第１アドレス信号ＡＦ１が入力され、第２上昇エッジＣ２で第２アドレス信号ＡＳ１が入力される。
【００４８】
外部クロック信号ＣＬＫとほぼ同じ第１内部クロック信号ＣＬＫ１（図示せず）に応答して、入力されたコマンド信号ＣＭＤ１から有効コマンド信号Ｖ＿ＣＭＤが発生し、入力された第１アドレス信号ＡＦ１及び第２アドレス信号ＡＳ１から第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉが発生する。第１内部アドレス信号ＴＡＦｉ及び第２内部アドレス信号ＴＡＳｉは、有効コマンド信号Ｖ＿ＣＭＤに応答して、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉとして発生する。拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉの有効ウィンドウは、外部クロック信号ＣＬＫの少なくとも２周期が確保される。
【００４９】
入力されたコマンド信号ＣＭＤ１は、第１内部クロック信号ＣＬＫ１（図示せず）に応答して内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥとでぃて発生する。内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥは、第２内部クロック信号ＰＣＬＫＤに応答して、デコーディングされた内部コマンド信号Ｄ＿ＣＭＤとして発生する。
【００５０】
デコーディングされた内部コマンド信号Ｄ＿ＣＭＤは、アドレスデコーダ１１５０に提供されて、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉの有効ウィンドウ内で第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉをラッチし、デコーディングしてローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生させる。
【００５１】
デコーディングされた内部コマンド信号Ｄ＿ＣＭＤは、前述した図１１の第２遅延部１１４５により所定時間遅延されうる。外部クロック信号ＣＬＫの最初の上昇エッジＣ１から発生した第２内部クロック信号ＰＣＬＫＤに対応して、デコーディングされた内部コマンド信号Ｄ＿ＣＭＤが発生する。この時、デコーディングされた内部コマンド信号Ｄ＿ＣＭＤの発生時点が、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉより早い。なぜなら、外部クロック信号ＣＬＫの最初の上昇エッジＣ１で入力される信号が、第１内部クロック信号ＣＬＫ１に応答して直ちに内部コマンド信号ＴＣＡＳ／ＴＲＡＳ／ＴＣＳ／ＴＷＥで発生した後、外部クロック信号ＣＬＫの最初の上昇エッジＣ１に対応する第２内部クロック信号ＰＣＬＫＤに応答してデコーディングされた内部コマンド信号Ｄ＿ＣＭＤが発生するために、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉより先に発生しうるためである。
【００５２】
すなわち、先に発生したデコーディングされた内部コマンド信号Ｄ＿ＣＭＤの発生エッジを、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉの有効ウィンドウ内に遅延させるために、デコーディングされた内部コマンド信号Ｄ＿ＣＭＤは、図１１の第２遅延部１１４５により所定時間遅延される。
【００５３】
この後、デコーディングされたコマンド信号Ｄ＿ＣＭＤに応答して、拡張された第１内部アドレス信号Ｅ＿ＴＡＦｉ及び第２内部アドレス信号Ｅ＿ＴＡＳｉをラッチし、ローアドレスＲＡｉ及びカラムアドレスＣＡｉを発生させる。
【００５４】
本発明は図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００５５】
本発明は高速動作のメモリ装置に適用される。特に、拡張された有効アドレスウィンドウで有効コマンドをサンプリングするダブルポンプドアドレスメモリ装置に利用される。
【図面の簡単な説明】
【００５６】
【図１】典型的な同期式メモリ装置の信号タイミングを説明する図面である。
【図２】ダブルポンプドアドレススキームの信号タイミングを説明する図面である。
【図３】ダブルポンプドアドレススキームを具現する従来のメモリ装置を説明する図面である。
【図４】図３のメモリ装置でアドレスバッファを説明するブロック図である。
【図５】図３のメモリ装置でコマンドバッファとアドレスラッチ回路を説明するブロック図である。
【図６】図３のメモリ装置の動作を説明するタイミング図である。
【図７】本発明の拡張された有効アドレスウィンドウを持つダブルポンプドアドレススキームの信号タイミングを説明する図面である。
【図８】図７の拡張された有効アドレスウィンドウを持つダブルポンプドアドレススキームを具現するための、一例のメモリ装置を説明する図面である。
【図９】図８の有効コマンド信号発生部を説明するブロック図である。
【図１０】図８のアドレスバッファを説明するブロック図である。
【図１１】図８のコマンドバッファとアドレスラッチ回路を説明するブロック図である。
【図１２】図８のメモリ装置の動作を説明するタイミング図である。
【符号の説明】
【００５７】
ＣＬＫ  外部クロック信号
Ｃ１  最初の上昇エッジ
ＣＭＤ１  有効コマンド信号
ＡＤＤＲ２  ２番目のアドレス信号
Ｃ２  ２番目の上昇エッジ
ＡＤＤＲｓ  アドレス信号
ＡＤＤＲ１  最初のアドレス信号
Ｄ−ＣＭＤ  コマンド信号
Ｅ＿ＡＤＤＲ１  第１内部アドレス信号
Ｅ＿ＡＤＤＲ２  第２内部アドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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