(57)【要約】【課題】ｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低減することを可能にする。【解決手段】ｐ型半導体基板１，３と、半導体基板上に設けられたゲート絶縁膜５と、ゲート絶縁膜上に設けられたゲート電極６と、第１ゲート電極の両側の半導体基板に設けられたｎ型拡散層１０と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層１８２と、ｎ型拡散層とシリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層２０２とを有するソース・ドレイン領域と、を備え、前記第２金属元素を含む層は、最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄い。【選択図】図１
2007250781.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板に設けられたｎ型拡散層と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層と、前記ｎ型拡散層と前記シリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層と有する第１ソース・ドレイン領域と、
を備え、前記第２金属元素を含む層は、最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄いことを特徴とする半導体装置。
【請求項２】
ｐ型半導体領域およびｎ型半導体領域がそれぞれ設けられた半導体基板と、
前記ｐ型半導体領域上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側の前記ｐ型半導体領域に設けられたｎ型拡散層と、この  ｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とする第１シリサイド層と、前記ｎ型拡散層と前記第１シリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層とを有する第１ソース・ドレイン領域と、
を備えたｎ型ＭＩＳＦＥＴと、
前記ｎ型半導体領域上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第２ゲート電極の両側の前記ｎ型半導体領域に設けられたｐ型拡散層と、このｐ型拡散層上に形成され前記第１金属元素を主成分とする第２シリサイド層とを有する第２ソース・ドレイン領域と、
を備えたｐ型ＭＩＳＦＥＴと、
を備え、
前記第２金属元素を含む層は最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄いことを特徴とする半導体装置。
【請求項３】
ｐ型半導体基板と、
前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板に設けられ真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層と、前記シリサイド層と前記半導体基板とのの界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層とを有する第１ソース・ドレイン領域と、
を備え、
前記第２金属元素を含む層は最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度の厚さを有する領域が１ｎｍより薄いことを特徴とする半導体装置。
【請求項４】
前記シリサイド層は前記第１金属元素としてＮｉ、Ｃｏ、Ｐｔ、およびＰｄのいずれか１つを含んでいることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記シリサイド層の組成は、最も金属組成の大きなシリサイドであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１ゲート電極は、前記第１金属元素を主成分とするシリサイド層と、前記第２金属元素を含む層とを備えていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第２ゲート電極は前記第１金属元素を主成分とするシリサイド層からなっていることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記ｎ型拡散層と前記第２金属元素を含む層との間に設けられた絶縁膜を備えていることを特徴とする請求項１または２記載の半導体装置。
【請求項９】
半導体基板上に形成されたソース・ドレインとなる不純物拡散領域に、スカンジウム族元素及びランタノイドの群から選択された１つの元素をイオン注入する工程と、
前記不純物拡散領域を真空仕事関数が４．６ｅＶ以上である金属で覆い、熱処理することにより前記不純物拡散領域に前記金属のシリサイド層を形成するとともに前記シリサイド層と前記不純物拡散領域との界面または前記シリサイド層と前記半導体基板との界面に前記選択された１つの元素を偏析させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するＣＭＩＳデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＣＭＩＳデバイスの高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきた。しかし、近年、種々の物性的限界のため、素子の極微細化による高性能化、及び素子そのものの動作が困難な状況にある。その１つにチャネル抵抗に対して直列に存在する、ソース・ドレイン領域における寄生抵抗の増大の問題がある。特にその内、シリサイドとシリコンとの界面のコンタクト抵抗成分の増大が深刻である。コンタクト抵抗成分は、デバイスの微細化に伴うコンタクトサイズの縮小により増大し、３２ｎｍの技術世代以降では、寄生抵抗の５０％を占めると考えられる。この寄生抵抗の低減のためには、ソース・ドレインとなる拡散層の活性不純物を高濃度化すること及びショットキー障壁高さを低減することが必要である。
【０００３】
しかしながら、不純物は固溶限以上に活性にすることはできない。また、ＣＭＩＳデバイスを構成する場合には、ショットキー障壁高さをｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに対して同時に低くすることはできず、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴそれぞれに対して適当な２種類のコンタクト材料が必要となり、製造プロセスの煩雑化を招いてしまう。
【０００４】
また、ＳｉＧｅやＧｅなどのバンドギャップの狭い半導体をソース・ドレインに用いて、ショットキー障壁高さを低減する試みがなされているが（例えば、非特許文献１参照）、正孔に対する障壁高さの低減にはつながるものの、電子に対しての障壁高さ低減の効果はない。よって、簡単な製造プロセスにより、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴに対して同時にコンタクト抵抗を低減できる技術が必要とされている。
【０００５】
また、シリコンのドーパントとなり得る非金属元素を界面に偏析することでショットキー障壁高さを低減させる技術が知られているが、ＣＭＩＳＦＥＴの場合、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの両方に対して偏析させる必要があり、この場合に生じるシリサイド形成速度の違いによって集積化が困難になる（例えば、特許文献１参照）。
【非特許文献１】H.Kanaya et al., JJAP 28(1989) L544-L546.
【特許文献１】特開２００５−１０１５８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＭＩＳＦＥＴのソース・ドレインとなる拡散層と、この拡散層上に形成されるシリサイド層との界面における電気抵抗（コンタクト抵抗）はデバイスの高速動作実現のために低抵抗化する必要がある。バンドギャップの狭い半導体を拡散層に用いて、界面抵抗（ショットキー障壁高さ）を下げる試みがなされているが、ＣＭＩＳＦＥＴ、特にｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低抵抗化することは実現できていない。
【０００７】
本発明は、上記事情を考慮してなされたものであって、ｎ型ＭＩＳＦＥＴにおけるソース・ドレインのコンタクト抵抗を低減することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置は、ｐ型半導体基板と、前記半導体基板上に設けられた第１ゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に設けられたｎ型拡散層と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層と、前記ｎ型拡散層と前記シリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層とを有する第１ソース・ドレイン領域と、を備え、前記第２金属元素を含む層は最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄いことを特徴とする。
【０００９】
また、本発明の第２の態様による半導体装置は、ｐ型半導体領域およびｎ型半導体領域がそれぞれ設けられた半導体基板と、前記ｐ型半導体領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記ｐ型半導体領域に設けられたｎ型拡散層と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とする第１シリサイド層と、前記ｎ型拡散層と前記第１シリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層とを有する第１ソース・ドレイン領域と、を備えたｎ型ＭＩＳＦＥＴと、前記ｎ型半導体領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２ゲート電極の両側の前記ｎ型半導体領域に設けられたｐ型拡散層と、このｐ型拡散層上に形成され前記第１金属元素を主成分とする第２シリサイド層とを有する第２ソース・ドレイン領域と、を備えたｐ型ＭＩＳＦＥＴと、を備え、前記第２金属元素を含む層は最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄いことを特徴とする。
【００１０】
本発明の第３の態様による半導体装置は、ｐ型半導体基板と、前記半導体基板上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に設けられ真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層と、前記シリサイド層と前記半導体基板とのの界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種の第２金属元素を含むとを有する第１ソース・ドレイン領域と、を備え、前記第２金属元素を含む層は最大面密度が１ｘ１０１４ｃｍ−２以上である偏析層を含み、前記偏析層は１ｘ１０１４ｃｍ−２以上の面密度を有する領域の厚さが１ｎｍより薄いことを特徴とする。
【００１１】
なお、前記シリサイド層は前記第１金属元素としてＮｉ、Ｃｏ、Ｐｔ、およびＰｄのいずれか１つを含んでいてもよい。
【００１２】
なお、前記第１ゲート電極は、前記第１金属元素を主成分とするシリサイド層と、前記第２金属元素を含む層とを備えていてもよい。
【００１３】
なお、前記第２ゲート電極は前記第１金属元素を主成分とするシリサイド層からなっていてもよい。
【００１４】
なお、前記ｎ型拡散層と前記第２金属元素を含む層との間に設けられた絶縁膜を備えていてもよい。
【００１５】
また、本発明の第４の態様による半導体装置の製造方法は、半導体基板上に形成されたソース・ドレインとなる不純物拡散領域に、スカンジウム族元素及びランタノイドの群から選択された１つの元素をイオン注入する工程と、前記不純物拡散領域を真空仕事関数が４．６ｅＶ以上である金属で覆い、熱処理することにより前記不純物拡散領域に前記金属のシリサイド層を形成するとともに前記シリサイド層と前記不純物拡散領域との界面または前記シリサイド層と前記半導体基板との界面に前記選択された１つの元素を偏析させる工程と、を備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を以下に図面を参照して説明する。
【００１８】
（第１実施形態）
本発明の第１実施形態による半導体装置の断面を図１に示す。本実施形態の半導体装置はＣＭＩＳＦＥＴであって、ｎ型ＭＩＳＦＥＴ３０と、ｐ型ＭＩＳＦＥＴ４０とを備えている。ｎ型ＭＩＳＦＥＴ３０およびｐ型ＭＩＳＦＥＴ４０は、ｐ型シリコン基板１に形成されたｐ型不純物領域（ｐ型ウェル）３およびｎ型不純物領域（ｎ型ウェル）４にそれぞれ設けられている。ｐ型ウェル３およびｎ型ウェル４はＳｉＯ２からなる素子分離領域２によって素子分離されている。
【００１９】
ｎ型ＭＩＳＦＥＴ３０においては、ｐ型ウェル３上に例えばＳｉＯ２からなるゲート絶縁膜５が形成され、このゲート絶縁膜５上にゲート電極６が形成されている。このゲート電極６は、ゲート絶縁膜５上に形成されｎ型不純物例えばリンが高濃度（１ｘ１０１９原子ｃｍ−３以上）となるように添加された多結晶シリコン層８と、多結晶シリコン層８上に形成されＮｉ３ＳｉからなるＮｉシリサイド層１８１と、多結晶シリコン層８とＮｉシリサイド層１８１との界面に形成されＥｒ（エルビウム）が面密度１ｘ１０１４原子ｃｍ−２以上偏析しているＥｒ偏析層２０１とを備えた積層構造となっている。なお、本実施形態ではゲート電極６の多結晶シリコン層８中に添加される不純物としてリンを用いたが、砒素を用いてもよい。なお、ゲート電極６は、その仕事関数が３．７５ｅＶ〜４．３５ｅＶとなるように多結晶シリコン中の不純物濃度が調節されており、これにより高速動作することができる。
【００２０】
また、ゲート電極６の両側のｐ型ウェル３にはｎ＋型拡散層１０が形成され、ｎ＋型拡散層１０上にコンタクト電極となるＮｉ３ＳｉからなるＮｉシリサイド層１８２が形成されている。また、ｎ＋型拡散層１０と、Ｎｉシリサイド層１８２との界面にＥｒが面密度１ｘ１０１４原子ｃｍ−２以上偏析しているＥｒ偏析層２０２が形成されている。ｎ＋型拡散層１０、Ｅｒ偏析層２０２、およびＮｉシリサイド層１８２がソース・ドレインを構成する。
【００２１】
なお、ゲート電極６と、ｎ＋型拡散層１０上のＮｉシリサイド層１８２とはゲート電極６の側部に設けられた絶縁体からなるゲート側壁１４によって電気的に絶縁されている。また、Ｅｒ偏析層２０１およびＥｒ偏析層２０２は最大面密度が１ｘ１０１４ｃｍ−２以上であり、１ｘ１０１４ｃｍ−２以上の面密度の領域の厚さが１ｎｍより薄い。
【００２２】
他方、ｐ型ＭＩＳＦＥＴ４０においては、ｎ型ウェル４上に例えばＳｉＯ２からなるゲート絶縁膜５が形成され、このゲート絶縁膜５上にゲート電極７が形成されている。このゲート電極７は、ゲート絶縁膜５上に形成されｐ型不純物例えばボロンが高濃度（１ｘ１０１９原子ｃｍ−３以上）となるように添加された多結晶シリコン層９と、多結晶シリコン層９上に形成されＮｉ３ＳｉからなるＮｉシリサイド層１８３とを備えた積層構造となっている。なお、ゲート電極７は、その仕事関数が４．８７ｅＶ〜５．４７ｅＶとなるように多結晶シリコン中の不純物濃度が調節されており、これにより高速動作することができる。
【００２３】
また、ゲート電極７の両側のｎ型ウェル４にはｐ＋型拡散層１２が形成され、ｐ＋型拡散層１２上にコンタクト電極となるＮｉ３ＳｉからなるＮｉシリサイド層１８４が形成されている。ｐ＋型拡散層１２と、Ｎｉ３ＳｉからなるＮｉシリサイド層１８４がソース・ドレインを構成している。なお、ゲート電極７と、ｐ＋型拡散層１２上のＮｉシリサイド層１８４とはゲート電極７の側部に設けられた絶縁体からなるゲート側壁１４によって電気的に絶縁されている。
【００２４】
なお、本実施形態においては、ゲート絶縁膜とゲート電極から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は３０ｎｍ以下が好ましい。
【００２５】
本実施形態においては、ｎ型ＭＩＳＦＥＴ３０とｐ型ＭＩＳＦＥＴ４０とは相補的に働き、ＣＭＩＳＦＥＴが構成される。
【００２６】
本実施形態では、拡散層１０、１２上にＮｉ３Ｓｉからなるシリサイド層１８２、１８４が形成されている。シリサイドとして通常用いられるＮｉＳｉ（Ｎｉ：Ｓｉ＝１：１の組成のＮｉシリサイド相）の真空仕事関数は４．６ｅＶであり、そのフェルミレベルはＳｉのミッドギャップに相当するため、電子又は正孔に対して同じ０．６ｅＶのショットキー障壁高さを有する。ここで、真空仕事関数とは金属のフェルミ準位から真空準位までのエネルギー差であり、紫外光電子分光法により測定した値である。
【００２７】
ｐ型ＭＩＳＦＥＴに対しては、ソース・ドレインのシリサイドとしては、真空仕事関数が４．６ｅＶより大きな材料を用いることがコンタクト抵抗の低減の観点から望ましい。Ｎｉシリサイドの真空仕事関数はＮｉ組成の増加に従い、Ｎｉ２Ｓｉの場合は４．８ｅＶ、Ｎｉ３Ｓｉの場合は４．９ｅＶと増大し、Ｎｉの真空仕事関数（５．１５ｅＶ）に漸近する。シリサイドとシリコン（Ｓｉ）との界面のショットキー障壁高さ（ＳＢＨ(Schottky Barrier Height)）がシリサイドの真空仕事関数とＳｉの電子親和力の差で決定されるのであるならば、上記のシリサイドの仕事関数変化と同じようにＳＢＨも変調される。しかしながら、実際には、金属と半導体との界面に形成するＭＩＧＳ(Metal Induced Gap States)により、シリサイドの真空仕事関数の変化に比べてＳＢＨの変化量は小さくなる。この関係はピニング係数（Ｓ）を用いて、一般的にΔＳＢＨ＝ＳｘΔΦと表される。ここでΔＳＢＨはＳＢＨの変化量を示し、ΔΦは金属の仕事関数の変化量である。なお、シリサイドとＳｉとの界面でのピニング係数はＳ＝０．３程度であることが知られている。
【００２８】
本実施形態のように、シリサイド材料をＮｉＳｉからＮｉ３Ｓｉに変更することによる、０．３ｅＶの仕事関数増大に対しては、電子に対しては０．１ｅＶのＳＢＨの増大、つまり正孔に対しては、従来のようにシリサイドとしてＮｉＳｉを用いた場合に比べて０．１ｅＶのＳＢＨの低減が可能である。このことにより、ｐ型ＭＩＳＦＥＴにおいて、コンタクト抵抗がＮｉＳｉの場合の約１ｘ１０−７Ω・ｃｍ２から約５ｘ１０−８Ω・ｃｍ２程度にまで下げられる。ゆえに、４５ｎｍ技術世代以降においてｐ型ＭＩＳＦＥＴの高速動作に必要なコンタクト抵抗（界面抵抗）が実現できる。
【００２９】
また、本実施形態ではシリサイド層としてＮｉシリサイドを用いているが、真空仕事関数が４．６ｅＶ以上の他の金属元素のシリサイドを用いても無論有効である。特に、真空仕事関数の大きなコバルト（Ｃｏ（５．０ｅＶ））、白金（Ｐｔ（５．６ｅＶ））、またはパラジウム（Ｐｄ（５．１ｅＶ））のシリサイドで、最も金属組成の大きなシリサイドである、Ｃｏ３Ｓｉ、Ｐｔ３ＳｉまたはＰｄ５Ｓｉは、低温で形成可能であるため、現状の製造プロセスとの整合がよく、金属組成が大きいほどその変調幅は大きいため好ましい。
【００３０】
図２にＮｉシリサイドとシリコンとの界面に偏析したスカンジウム族元素、又はランタノイドと電子に対するショットキー障壁高さ（ＳＢＨ）の依存性を示す。界面のスカンジウム族元素及びランタノイド元素の偏析濃度の増加に従い、電子に対するＳＢＨが小さくなり、ＳＢＨの低下はＥｒ濃度１ｘ１０１４ｃｍ−２以上の場合に顕著であることが図２からわかる。このように、Ｎｉシリサイドとシリコンとの界面近傍に真空仕事関数が主成分金属元素（本実施形態においてはＮｉ）よりも小さい元素を添加することにより、電子に対するＳＢＨが低減される。
【００３１】
よって、本実施形態のｎ型ＭＩＳＦＥＴ３０においては、拡散層１０とシリサイド層１８２との界面にＥｒ偏析層２０２が形成されているため、Ｅｒ偏析層２０２のＥｒ元素により電子のＳＢＨの高さが低減され、ｎ型ＭＩＳＦＥＴの高速動作が可能になる。結果として、ｎ型およびｐ型ＭＩＳＦＥＴの高速化が可能となり、相補型ＭＩＳＦＥＴの高速動作が実現できる。
【００３２】
本実施形態ではＥｒを界面偏析させた場合について説明したが、図２に示すように、他のスカンジウム族元素、又はランタノイド元素を界面に偏析させた場合もその効果は同様である。
【００３３】
なお、ゲート電極は、その全てを金属材料、金属窒化物、金属炭化物または金属ジャーママナイド等の材料に置き換えても良い。各デバイスの技術世代に必要とされる動作閾値電圧に合わせ、ゲート電極材料を選べばよい。
【００３４】
また、本実施形態ではゲート絶縁膜の材料として酸化シリコンを用いているが、酸化シリコンよりも誘電率が高い高誘電体（high-ｋ）を用いてもよい。高誘電体材料としては、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等がある。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施形態でも、ゲート絶縁膜としてはシリコン酸化膜、特に断らない限り、高誘電体絶縁膜に置き換えることは無論有効である。
【００３５】
以上説明したように、本実施形態によれば、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの拡散層とシリサイドとの界面抵抗（コンタクト抵抗）を低減することができ、高速動作が可能なＣＭＩＳＦＥＴを得ることができる。
【００３６】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の断面を図３に示す。本実施形態の半導体装置は、ショットキーｎ型ＭＩＳＦＥＴ３０Ａであって、図１に示す第１実施形態に係るｎ型ＭＩＳＦＥＴ３０のｎ＋型拡散層１０を除去した構成となっている。また、本実施形態のｎ型ＭＩＳＦＥＴはｐ型シリコン基板１に形成されている。すなわち、Ｎｉ３Ｓｉからなるシリサイド層１８２が直接ｐ型シリコン基板１と接触している。本実施形態においては、このＮｉ３Ｓｉからなるシリサイド層１８２がソース・ドレインとなる。シリサイド層１８２とｐ型シリコン基板１との界面には、Ｅｒが面密度２ｘ１０１４ｃｍ−２以上偏析したＥｒ偏析層２０２が形成されており、その厚さは１ｎｍより薄い。また、ゲート側壁１４ａの厚さも図１に示すｎ型ＭＩＳＦＥＴ３０のゲート側壁１４に比べ薄く、１０ｎｍ以下である。
【００３７】
本実施形態は、ショットキーＭＩＳトランジスタである。ショットキーＭＩＳトランジスタにおいても、ソース端のＳＢＨを低減することがデバイスの高速化に必須である。特にショットキー型では、Ｓｉ側の不純物濃度が低いため、ＳＢＨの低減による界面のコンタクト抵抗の低減効果は大きい。よって、本実施形態の構造を用いることでトランジスタのオン電流は飛躍的に増加する。
【００３８】
また、ショットキーｐ型ＭＩＳＦＥＴとして、第１実施形態の場合と異なり、ｐ＋型拡散層を設けないでｎ型ウェルに直接にＮｉ３Ｓｉからなるシリサイド層を形成してもよい。このショットキーｐ型ＭＩＳＦＥＴの場合も、界面抵抗（コンタクト抵抗）を低減することができる。なお、この場合には界面のＥｒ偏析層は存在しない。このショットキーｐ型ＭＩＳＦＥＴと本実施形態のショットキーｎ型ＭＩＳＦＥＴとを同一シリコン基板上に形成すれば、ショットキー型ＣＭＩＳＦＥＴを得ることができる。
【００３９】
以下の実施形態では、全て拡散層が存在する構造で説明するが、適宜ショットキー型の構造を用いてもよい。各技術世代に合わせて、最適な構造を用いればよい。
【００４０】
以上説明したように、本実施形態によれば、ｎ型ＭＩＳＦＥＴのソース・ドレインのシリサイドの界面抵抗を低減することができる。
【００４１】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置の断面を図４に示す。本実施形態の半導体装置はｎ型ＭＩＳＦＥＴ３０Ｂであって、図１に示す第１実施形態に係るｎ型ＭＩＳＦＥＴ３０の、ｎ＋型拡散層１０と、Ｎｉ３Ｓｉからなるシリサイド層１８２との間に０．５ｎｍのシリコン窒化膜２２を設けた構成となっている。さらに、本実施形態のｎ型ＭＩＳＦＥＴ３０Ｂはｐ型ウェルではなくｐ型シリコン基板１に形成されている。なお、ｐ型シリコン基板１ではなくｐ型ウェルに形成してもよい。Ｅｒ偏析層２０２はシリコン窒化膜２２に対してシリサイド層１８２の側に存在する。
【００４２】
本実施形態のように、ｎ＋型拡散層１０と、Ｎｉ３Ｓｉからなるシリサイド層１８２との間の界面層としてシリコン窒化膜２２を設けた構造においては、バンドギャップ幅が広いシリコン窒化物からなる界面層２２により、一般にシリサイド層とシリコンとの界面に生じるフェルミレベルピニング現象が低減でき、電極の真空仕事関数に応じてＳＢＨが変化する。シリコン窒化膜２２を界面層として用いることで、界面層がない場合に比較して、ＳＢＨの変化割合は２倍〜３倍となる。その結果、電子に対するＳＢＨが０．１ｅＶ〜０．２ｅＶにまで下がり、コンタクト抵抗（界面抵抗）がシリコン窒化膜２２のない場合に比べ、１桁以上、更に低減される。
【００４３】
なお、本実施形態においては界面層としてシリコン窒化膜を用いたが、シリコン窒化膜以外のバンドギャップ幅の広い材料からなる膜を界面層として用いても同じ効果は得られ、その幅が広いほどＳＢＨの変化割合は大きくなる。但し、界面層の膜厚が２ｎｍ以上に厚くなると、そのバンドギャップによりコンタクト抵抗は増大する。よって、バンドギャップ幅の広い材料からなる膜を界面層として用いる場合には、バンドギャップ幅の大きさに応じて、コンタクト抵抗を増大させないように薄くする必要がある。
【００４４】
また、ｐ型ＭＩＳＦＥＴの場合も、ｐ＋型拡散層と、Ｎｉ３Ｓｉからなるシリサイド層との間の界面層としてシリコン窒化膜を用いても、コンタクト抵抗を低減することができる。なお、この場合、シリサイドとシリコン窒化膜との界面にはＥｒ偏析層は存在しない。このｐ型ＭＩＳＦＥＴと本実施形態のｎ型ＭＩＳＦＥＴとを同一シリコン基板上に形成すれば、ＣＭＩＳＦＥＴを得ることができる。
【００４５】
以上説明したように、本実施形態によれば、ｎ型ＭＩＳＦＥＴにおけるソース・ドレインとシリサイドとの界面抵抗を低減することができる。
【００４６】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置の断面を図５に示す。本実施形態の半導体装置はＣＭＩＳＦＥＴであって、ｎ型ＭＩＳＦＥＴ３０Ｃと、ｐ型ＭＩＳＦＥＴ４０Ｂとを備えている。ｎ型ＭＩＳＦＥＴ３０Ｃは、ｐ型シリコン基板１のｐ型ウェル３に形成され、図１に示す第１実施形態に係るｎ型ＭＩＳＦＥＴ３０のゲート電極６をゲート電極６Ａに置き換えた構成となっている。このゲート電極６Ａは、膜厚が２ｎｍ以下の酸化シリコンからなるゲート絶縁膜５上に形成されたＮｉ３Ｓｉ層１８１と、このＮｉ３Ｓｉ層１８１とゲート絶縁膜との間にＥｒが偏析したＥｒ偏析層２０１とを備えている。Ｅｒ偏析層２０１にはＥｒが面密度２ｘ１０１４ｃｍ−２以上偏析しており、Ｅｒ偏析層２０１の厚さは１ｎｍ以下である。
【００４７】
他方、ｐ型ＭＩＳＦＥＴ４０Ｂは、ｐ型シリコン基板１のｎ型ウェル４に形成され、図１に示す第１実施形態に係るｐ型ＭＩＳＦＥＴ４０のゲート電極７をゲート電極７Ａに置き換えた構成となっている。このゲート電極７Ａは、膜厚が２ｎｍ以下の酸化シリコンからなるゲート絶縁膜５上に形成されたＮｉ３Ｓｉ層１８１を備えている。ゲート電極７ＡにはＥｒ偏析層は形成されていない。すなわち、ゲート電極７Ａは完全にシリサイド化されている。
【００４８】
なお、本実施形態においては、ゲート絶縁膜とゲート電極から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は３０ｎｍ以下が好ましい。
【００４９】
本実施形態では、両導電型のトランジスタのゲート電極構造とも、ソース・ドレインのシリサイド層と同じ構造であり、第１実施形態と同様にコンタクト抵抗を低減することができる。
【００５０】
また、ＣＭＩＳＦＥＴのゲート電極には、第１実施形態に係るＣＭＩＳＦＥＴの多結晶シリコン層を備えたゲート電極と同じ仕事関数であることが好ましい。つまり、ｎ型ＭＩＳＦＥＴではＳｉの伝導帯端の４．０５ｅＶが好ましく、ｐ型ＭＩＳＦＥＴではＳｉの価電子帯端の５．１７ｅＶが好ましい。ただし、それぞれの禁制帯端から±０．３ｅＶ以内であれば、チャネルの不純物濃度による動作閾値電圧の制御可能な範囲であるので、ｎ型ＭＩＳトランジスタについては３．７５ｅＶ〜４．３５ｅＶ、ｐ型ＭＩＳトランジスタについては４．８７ｅＶ〜５．４７ｅＶ程度であれば所望の動作閾値が実現できる。ここでの仕事関数とは、一般的にゲート電極とゲート絶縁膜との界面での実効的な仕事関数であり、ＭＩＳキャパシタにおける容量―電圧特性のフラットバンド電圧のゲート酸化膜厚が０の場合の外挿値とＳｉ基板中の不純物濃度とにより求まる値である。ゲート絶縁膜がシリコン酸化膜の場合には、ゲート電極とゲート絶縁膜と界面でのピニング係数は１であり、ゲート電極材料の真空仕事関数、すなわちフェルミ準位とトランジスタの動作電圧を決める界面での仕事関数は一致する。本実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極はＮｉ３Ｓｉであることから、その仕事関数は４．９ｅＶとなり上記ｐ型ＭＩＳＦＥＴに必要とされる仕事関数が実現されている。
【００５１】
一方、ｎ型ＭＩＳＦＥＴの場合には、Ｅｒ偏析層２０２によりゲート電極とゲート絶縁膜との界面での仕事関数が変調される。２ｘ１０１４ｃｍ−２のＥｒ偏析層２０２が介在する場合には、図２に示したとおり、ピニング係数が０．３であるシリコンとの界面のＳＢＨの変化量は０．２６ｅＶである。しかし、ゲート電極においては、ピニング係数が１であるシリコン酸化膜との界面での仕事関数の変調量となるので、変調効果はシリコンとの界面の３．３４倍程度となる。このため、本実施形態のｎ型ＭＩＳＦＥＴにおいては、０．８７ｅＶ（＝０．２６ｅＶｘ３．３４）の仕事関数の低下が生じ、４．０３ｅＶの仕事関数が実現される。また、シリコン酸化膜とは異なるピニング係数が１より小さいゲート絶縁膜を用いる場合は、仕事関数が上記範囲に入るように適宜界面の添加金属元素の面密度を制御すればよい。
【００５２】
よって、本実施形態の構造をとることにより、ソース・ドレインのコンタクト抵抗の低減と、ゲート電極の仕事関数の制御が同時に実現できる。また、本実施形態においては、ゲート電極は金属的性質を有するシリサイドであり、多結晶シリコンからなるゲート電極の場合にデバイス高性能化の阻害要因となるゲート電極の空乏化を抑制できる。また、詳しくは後述する製造方法で述べるが、ゲートおよびソース・ドレインが同じ構造を有することで従来よりも簡単に金属ゲート電極が実現できる。
【００５３】
以上説明したように、本実施形態によれば、ｎ型ＭＩＳＦＥＴのソース・ドレインとシリサイドとの界面抵抗を低減することができる。
【００５４】
（第５実施形態）
次に、本発明の第５実施形態による半導体装置の断面を図６に示す。本実施形態の半導体装置はＣＭＩＳＦＥＴであって、ｎ型ＭＩＳＦＥＴ３０Ｄと、ｐ型ＭＩＳＦＥＴ４０Ｃとを備えている。ｎ型ＭＩＳＦＥＴ３０Ｄはｐ型シリコン基板１のｐ型ウェル３に形成され、図１に示す第１実施形態に係るｎ型ＭＩＳＦＥＴ３０のＳｉＯ２からなるゲート絶縁膜５を、Ｈｆを主成分とする高誘電率材料からなるゲート絶縁膜５Ａに置き換えた構成となっている。また、ｐ型ＭＩＳＦＥＴ４０Ｃはｐ型シリコン基板１のｎ型ウェル４に形成され、図５に示す第４実施形態に係るｐ型ＭＩＳＦＥＴ４０Ｂのゲート絶縁膜５を、Ｈｆを主成分とする高誘電率材料からなるゲート絶縁膜５Ａに置き換えた構成となっている。
【００５５】
ゲート絶縁膜にＨｆを主成分とする高誘電率材料を用い場合、第１実施形態のようにｐ型ＭＩＳＦＥＴのゲート絶縁膜直上のゲート電極を高ボロン濃度の多結晶シリコンを用いると、フェルミレベルのピニング現象によりトランジスタの閾値電圧が高くなってしまう。そこで、本実施形態では、ｐ型ＭＩＳＦＥＴのゲート絶縁膜直上のゲート電極をＮｉ３Ｓｉからなる金属を用いることで所望の動作閾値電圧を実現すると同時に、ゲート電極の空乏化が抑制され、チャネル中により多くのキャリアを生成することができるので、ｐ型ＭＩＳＦＥＴの高速化が達成される。
【００５６】
本実施形態においてはｎ型ＭＩＳＦＥＴのゲート絶縁膜との界面のＥｒ濃度が５ｘ１０１４ｃｍ−２以上の場合に特に有効である。なぜなら、この場合、Ｅｒ濃度は電極主成分元素の１／１０程度になっており、第４実施形態の構造のように、Ｅｒ偏析層とゲート絶縁膜が接していると、Ｅｒによりゲート絶縁膜が還元されデバイスの信頼性を劣化させてしまう。しかし、本実施形態の構造では、Ｅｒ偏析層とゲート絶縁膜の間に多結晶シリコン層を形成しているので、そのような問題は生じない。但し、ゲート絶縁膜の主成分にＥｒの酸化物よりも生成エネルギーが負に大きい金属を含む場合には、Ｅｒによる還元反応は生じないので、本実施形態のようなゲート構造を用いる必要はない。無論ソース・ドレインでは、このような問題は生じず、図２に示したとおり界面のＥｒ濃度の増大と共にＳＢＨは低減され、寄生抵抗が減少するので、デバイス性能はより改善される。
【００５７】
以上説明したように、本実施形態も第１実施形態と同様に、ｎ型ＭＩＳＦＥＴのソース・ドレインとシリサイドとの界面抵抗を低減することができる。
【００５８】
（第６実施形態）
次に、本発明の第６実施形態の半導体装置の断面を図７に示す。本実施形態の半導体装置はＣＭＩＳＦＥＴであって、ｎ型ＭＩＳＦＥＴ３０Ｅと、ｐ型ＭＩＳＦＥＴ４０Ｄとを備えている。ｎ型ＭＩＳＦＥＴ３０Ｅはｐ型シリコン基板１のｐ型ウェル３に形成され、図６に示す第５実施形態に係るｎ型ＭＩＳＦＥＴ３０Ｄにおいて、シリサイド層１８２とｎ＋型拡散層１０との界面に界面層として膜厚が０．５ｎｍのシリコン窒化膜２２を設けた構成となっている。なお、Ｅｒ偏析層２０２はシリコン窒化膜２２に対してＮｉ３Ｓｉ層１８２側に存在する。また、ｐ型ＭＩＳＦＥＴ４０Ｃはｐ型シリコン基板１のｎ型ウェル４に形成され、図６に示す第５実施形態に係るｐ型ＭＩＳＦＥＴ４０Ｃにおいて、シリサイド層１８４とｐ＋型拡散層１２との界面に界面層として膜厚が０．５ｎｍのシリコン窒化膜２２を設けた構成となっている。本実施形態のように、ソース・ドレインの拡散層とＮｉ３Ｓｉ層との界面にシリコン窒化膜２２を設ける構成は、図４に示す第３実施形態の場合と同じ構成であり、その効果も第３実施形態と同様に、電極の真空仕事関数に応じてＳＢＨを自由に変化することが可能となる。その結果、コンタクト抵抗（界面抵抗）が低減でき、相補型ＭＩＳＦＥＴの高速動作を実現することができる。
【００５９】
上記第１乃至第６実施形態においては、バルクシリコン基板上に形成されていたが、ＳＯＩ(Silicon-on-Insulator)基板上に形成してもよい。この場合、ＭＩＳＦＥＴは完全空乏型トランジスタとなる。また、ＦｉＮ型ＦＥＴに代表される３次元デバイスに上記実施形態を適用してもよい。また、Ｇｅ基板またはＧＯＩ(Ge-on-Insulator)基板に上記実施形態のソース・ドレイン構造及びゲート電極構造を適用してもよい。この場合、特に、ＮｉＳｉ層の代わりにＮｉとＧｅの固相反応によりＮｉＧｅ層を形成してもよい。
【００６０】
また、第１乃至第６実施形態では、チャネル領域にはＳｉを用いているが、Ｓｉよりも移動度の大きい歪Ｓｉ等を用いてもよい。
【００６１】
（第７実施形態）
次に、本発明の第７実施形態による半導体装置の製造方法を、図８乃至図１０を参照して説明する。図８乃至図１０は、本実施形態による半導体装置の製造方法の製造工程を示す断面図である。本実施形態の製造方法によって製造される半導体装置は、図１に示す第１実施形態の半導体装置である。
【００６２】
まず、図８に示すようにｐ型シリコン基板１に素子分離領域２を形成する。素子分離領域２は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。その後、イオン注入によりｐ型不純物領域（ｐ型ウェル）１０、ｎ型不純物領域（ｎ型ウェル）１２を形成する。
【００６３】
続いて、シリコン基板１の表面にゲート絶縁膜として用いるシリコン熱酸化膜５を形成する。高誘電率材料をゲート絶縁膜に用いる場合には、シリコン熱酸化膜の代わりに、ＭＯＣＶＤやＡＬＤ法により形成した金属酸化物及びそれにＳｉやＮ等を添加したものを用いればよい（図８参照）。
【００６４】
その後、ＬＰＣＶＤ(Low-Pressure Chemical Vapor Deposition)法により、ゲート電極として用いる多結晶シリコン層を堆積する。リソグラフィーによるパターニングを行い、異方性エッチングにより多結晶シリコン層をパターニングし、多結晶シリコン層８、９を形成する（図８参照）。
【００６５】
次に、砒素とボロンのイオン注入によりｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴの拡散層１０、１２を形成する（図８参照）。このとき、多結晶シリコン層８には砒素が注入さ、多結晶シリコン層９にはボロンが注入される。ソース・ドレインの形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレインの形成の際に、同時に不純物を導入してもよい。
【００６６】
次に、ゲート電極とソース・ドレインの絶縁のための側壁１４を形成する。その後リソグラフィーによりｎ型ＭＩＳトランジスタ形成領域のみ露出させ、ｐ型ＭＩＳＦＥＴの形成領域をレジストパターン２４又はハードマスクにより覆う。続いて、Ｅｒイオンのイオン注入を行う（図８参照）。注入エネルギーは１０-５０ｋｅＶ、ドーズ量は１ｘ１０１５〜１０１６原子個ｃｍ−２程度がよい。
【００６７】
その後、上記レジストパターン２４又はハードマスクを除去した後に、Ｎｉをスパッタ法を用いて堆積し、膜厚１０ｎｍのＮｉ層１８を形成する（図９参照）。その後、３００℃において熱処理を行い、Ｎｉ３Ｓｉ層１８１、１８２、１８３、１８４を拡散層１０、１２及びゲート電極８、９の上部に自己整合的に形成する。この際ｎ型ＭＩＳトランジスタにイオン注入により先に導入したＥｒは「雪かき効果」によりＮｉ３Ｓｉとシリコンとの界面に偏析する。その偏析の様子を図１１に示す。図１１にはＳＩＭＳの深さ方向に対するＥｒ分布を示す図であり、Erのドーズ量は５x1014cm-2であるが、上記高濃度ドーズの場合も、の濃度が増えるだけであり、その不純物分布には変わりはない。また、図１１の場合の注入エネルギーは５０keVであり、さらに加速電圧を下げることで、Erの分布は急峻でよりSi表面に近いと領域に分布する。雪かき効果により、熱処理前のＥｒのピーク濃度を保持したまま、ピーク位置がＮｉ３Ｓｉとの界面に移動していることがわかる。また、熱処理後もＥｒのプロファイルの急峻性を保持したままである。
【００６８】
その後、側壁１４や、素子分離領域２上の未反応のＮｉを、酸溶液を用いて選択剥離することで、図１０に示す構造のＭＩＳＦＥＴが得ることができる。
【００６９】
以上説明したように、本実施形態によれば、可及的に簡単なプロセスで、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのシリサイド層と拡散層との界面抵抗を低抵抗化することができる。
【００７０】
なお、本実施形態の製造方法によって製造された半導体装置は図１に示す第１実施形態の半導体装置と同じ構造を有しているから、第１実施形態と同じ効果を奏することができる。
【００７１】
（第８実施形態）
次に、本発明の第８実施形態による半導体装置の製造方法を図１２乃至図１４を参照して説明する。図１２乃至図１４は本実施形態の製造方法を示す工程断面図である。本実施形態の製造方法によって製造される半導体装置は、図５に示す第４実施形態の半導体装置である。
【００７２】
まず、図１２に示すように、素子分離領域２の形成から、ゲート電極８、９とソース・ドレイン１０、１２との絶縁のための側壁１４の形成までは行う。これらの形成は図８に示す第７実施形態の製造方法と同じ工程を用いて行う。但し、この時点での、ゲート電極部の多結晶シリコン層８、９の高さは、拡散層１０、１２上に設けられるＮｉ３Ｓｉを形成する際のシリコン消費量（深さ）と同じ高さである。すなわち、多結晶シリコン層８、９は完全にシリサイド化される高さとなっている。また、ゲート絶縁膜５Ａには高誘電率材料、例えばＨｆを主成分とする高誘電率材料を用いている。
【００７３】
その後、リソグラフィーによりｎ型ＭＩＳＦＥＴの形成領域のみ露出させ、ｐ型ＭＩＳＦＥＴの形成領域はレジストパターン２４又はハードマスクにより覆う。Ｅｒイオンのイオン注入を行う（図１２参照）。注入エネルギーは５０ｋｅＶ、ドーズ量は１ｘ１０１５〜１０１６原子個ｃｍ−２程度がよい。レジストパターン２４又はハードマスクを除去した後に、Ｎｉをスパッタ法を用いて堆積し、膜厚１０ｎｍのＮｉ膜１８を成膜する（図１３参照）。その後、３００℃において熱処理を行い、Ｎｉ３Ｓｉ層１８１、１８２、１８３、１８４を拡散層１０、１２及び多結晶シリコン膜８、９の上部に自己整合的に形成する。この際、ｎ型ＭＩＳトランジスタにイオン注入により先に導入したＥｒは「雪かき効果」によりＮｉ３Ｓｉ層とシリコンとの界面に偏析し、Ｅｒ偏析層２０２が形成される。また、多結晶シリコン膜８、９はゲート絶縁膜との界面まですべてＮｉと反応し、Ｎｉ３Ｓｉ層１８１、１８３となる。
【００７４】
その後、側壁１４や素子分離領域２上の未反応のＮｉを硫酸：過酸化水素水＝１：１の溶液を用いて選択剥離することで、図１４に示す構造の半導体装置が製造される。この場合も「雪かき効果」は同じように影響し、ｎ型ＭＩＳＦＥＴでは、ゲート電極のＮｉ３Ｓｉ層１８１とゲート絶縁膜５Ａとの界面にＥｒ偏析層２０１が形成される。
【００７５】
以上説明したように、本実施形態によれば、可及的に簡単なプロセスで、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのシリサイド層と拡散層との界面抵抗を低抵抗化することができる。
【００７６】
なお、本実施形態の製造方法によって製造された半導体装置は図５に示す第４実施形態の半導体装置と同じ構造を有しているから、第４実施形態と同じ効果を奏することができる。
【００７７】
本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【００７８】
以上述べたように、本発明の上記実施形態によれば、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴにおいて、拡散層上のシリサイド層の金属主成分は同じであり、ｎ型ＭＯＳＦＥＴのみ、その界面に主成分金属よりも真空仕事関数の小さい金属元素が偏析している。こうすることで、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴ共に界面抵抗が低減でき、結果として相補型ＭＩＳＦＥＴの高速動作が実現できる。また、製造プロセスの煩雑化がまったく生じない、又は最小限に留めることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態による半導体装置を示す断面図。
【図２】シリコンとシリサイド層との界面に偏析した元素の面密度とショットキー障壁高さ変調量との関係を示す図。
【図３】本発明の第２実施形態による半導体装置を示す断面図。
【図４】本発明の第３実施形態による半導体装置を示す断面図。
【図５】本発明の第４実施形態による半導体装置を示す断面図。
【図６】本発明の第５実施形態による半導体装置を示す断面図。
【図７】本発明の第６実施形態による半導体装置を示す断面図。
【図８】本発明の第７実施形態による半導体装置の製造方法を示す断面図。
【図９】本発明の第７実施形態による半導体装置の製造方法を示す断面図。
【図１０】本発明の第７実施形態による半導体装置の製造方法を示す断面図。
【図１１】多結晶Ｓｉ中へＥｒのイオン注入直後、及びその後にＮｉ３Ｓｉ形成を行なった場合のＥｒのＳＩＭＳによる深さ方向分布を示す図。
【図１２】本発明の第８実施形態による半導体装置の製造方法を示す断面図。
【図１３】本発明の第８実施形態による半導体装置の製造方法を示す断面図。
【図１４】本発明の第８実施形態による半導体装置の製造方法を示す断面図。
【符号の説明】
【００８０】
１  ｐ型シリコン基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
５Ａ  ゲート絶縁膜
６  ゲート電極
７  ゲート電極
８  多結晶シリコン層
９  多結晶シリコン層
１０  ｎ＋型拡散層
１２  ｐ＋型拡散層
１４  ゲート側壁
１８  Ｎｉ膜
１８１  Ｎｉ３Ｓｉ層
１８２  Ｎｉ３Ｓｉ層
１８３  Ｎｉ３Ｓｉ層
１８４  Ｎｉ３Ｓｉ層
２０１  Ｅｒ偏析層
２０２  Ｅｒ偏析層
２２  シリコン窒化膜
２４  レジストパターン
３０  ｎ型ＭＩＳＦＥＴ
４０  ｐ型ＭＩＳＦＥＴ
【図１】
2007250781.tif 000003
【図２】
2007250781.tif 000004
【図３】
2007250781.tif 000005
【図４】
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【図５】
2007250781.tif 000007
【図６】
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【図７】
2007250781.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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