(57)【要約】【課題】  アナログ回路等で用いる抵抗層３は、複数本をペアで用いて、それらの抵抗比によって出力電圧や電流を決定する。ところが、配線層１０は、アルゴリズムに従って自動的に設計されるため、各抵抗層３上に重なる配線層１０の面積が異なり、設計通りの抵抗比が得られない要因となっていた。【解決手段】  半導体集積回路の自動配置配線について、先ず、第１のダミーメタル８を抵抗層３の近傍に配置させ、次に、配線層１０を自動配置させる。更に、抵抗層３、配線層１０が配置されていない位置に、第１のダミーメタル８よりも大きい第２のダミーメタル９を配置させる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
抵抗層と、
前記抵抗層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜の一部上に形成された配線層及びダミーメタルと、を有する半導体装置において、
前記抵抗層と重なる前記層間絶縁膜上にはダミーメタルが形成されており、前記配線層は形成されていないことを特徴とする半導体装置。
【請求項２】
前記抵抗層はポリシリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗層は、第１の抵抗層と、第２の抵抗層と、からなり、
前記第１の抵抗層と、前記第２の抵抗層と、はペア性を有していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ダミーメタルは、前記抵抗層と重なる前記層間絶縁膜上に形成された第１のダミーメタルと、前記抵抗層と重ならない前記層間絶縁膜上に形成された第２のダミーメタルと、からなり、
前記第１のダミーメタルは、前記第２のダミーメタルよりも小さいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１のダミーメタルは、中心と外周との最短距離が０．５μｍよりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記層間絶縁膜、前記配線層、及び前記ダミーメタルは、プラズマ窒化膜により覆われていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記層間絶縁膜はＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）からなることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【請求項８】
抵抗層を有する半導体装置の自動配置配線方法において、
少なくとも前記抵抗層の一部上にダミーメタルを配置した後に自動配置配線を行うことを特徴とする半導体装置の自動配置配線方法。
【請求項９】
前記ダミーメタルは、前記抵抗層と重なる位置に配置される第１のダミーメタルと、前記抵抗層とは重ならない位置に配置される第２のダミーメタルと、からなり、
前記第１のダミーメタルは、前記第２のダミーメタルよりも小さいことを特徴とする請求項８に記載の半導体装置の自動配置配線方法。
【請求項１０】
前記第１のダミーメタルは、中心と外周との最短距離が０．５μｍよりも小さいことを特徴とする請求項９に記載の半導体装置の自動配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にポリシリコンからなる抵抗層を備えたアナログ用半導体装置に関する。
【背景技術】
【０００２】
多くのアナログ用半導体装置では、不純物が添加されたポリシリコン層からなる高抵抗の抵抗層が搭載されている。
【０００３】
図８は、上記の抵抗層を備えた半導体装置の一例を示す断面図である。半導体装置は、半導体基板１と、前記半導体基板１上に形成されたＳｉＯ２からなる酸化膜２と、前記酸化膜２上の一部上に形成されたポリシリコンからなる抵抗層３と、前記抵抗層３を覆うように形成されたＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）からなる層間絶縁膜４と、前記層間絶縁膜４において前記抵抗層３の一部上に形成されたコンタクトホール６と、前記コンタクトホール６を介して前記抵抗層３と接続されたＡｌからなる抵抗配線７と、前記抵抗層３及び前記抵抗配線７を覆うように形成されたプラズマ窒化膜５と、を備えている。
【０００４】
前記抵抗層３は、水素イオンの添加量により抵抗値が変化することが知られている。すなわち、前記プラズマ窒化膜５は、外部からイオンが侵入することを防ぐパッシベーション膜として、アナログ回路等の半導体集積回路では必須のものである。ところが、プラズマＣＶＤ法により形成される前記プラズマ窒化膜５中には多量の水素イオンが含まれている。このため、前記プラズマ窒素膜５が形成された後に熱処理工程が行われると、前記プラズマ窒化膜５中の水素イオンが、前記層間絶縁膜４を介して前記抵抗層３中に導入され、前記抵抗層３の抵抗値が変化するという不都合が生じていた。
【０００５】
上記問題を解決すべく、例えば、前記抵抗層３をシリコン酸化膜で覆い、前記プラズマ窒化膜５中の水素イオンが前記抵抗層３中に導入されないようにする等の対策がとられてきた。
関連した技術は、例えば、以下の特許文献に記載されている。
【特許文献１】特開２００３−１５２１００
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アナログ回路で用いる抵抗は、複数本をペアで用いて、それらの抵抗比によって出力電圧や電流を決定する。したがって、アナログ回路では、ロジック回路に用いられる場合以上に、抵抗層の抵抗精度を得る必要がある。
ところで、半導体集積回路の配線は、アルゴリズムに従って自動的に設計される。すなわち、図９に示す如く、先ず抵抗層等の素子を配置し、次にアルゴリズムに従って配線を自動設計し、次に配線が形成されない疎な領域にダミーメタルを自動配置していた。
この場合、以下のような問題が生じていた。
図１０は従来技術に係る半導体装置の一例を示す平面図を示す。また、図１１（ａ）はＹ２−Ｙ２における断面図、図１１（ｂ）はＹ３−Ｙ３における断面図を示す。配線層１０が自動的に設計された場合、前記配線層１０は、各抵抗層３上にランダムに重なっていた。このとき、前記配線層１０と前記抵抗層３との重なる面積により、前記プラズマ窒化膜５から前記抵抗層３に導入される水素イオンの量が異なることになる。すなわち、各抵抗層３の抵抗比が、設計値と大きく異なっていた。
このような各抵抗層３の抵抗比の設計値とのズレは、従来のように、前記抵抗層３をシリコン酸化膜で覆う等の製造プロセス上の手段では不十分な場合もあった。
【課題を解決するための手段】
【０００７】
上記の問題に鑑み、本発明に係る半導体装置は、抵抗層と、前記抵抗層を覆うように形成された層間絶縁膜と、前記層間絶縁膜の一部上に形成された配線層及びダミーメタルと、を有する半導体装置において、前記抵抗層と重なる前記層間絶縁膜上にはダミーメタルが形成されており、前記配線層は形成されていないことを特徴とする。
【０００８】
また、前記抵抗層はポリシリコンからなることを特徴とする。
【０００９】
また、前記抵抗層は、第１の抵抗層と、第２の抵抗層と、からなり、
前記第１の抵抗層と、前記第２の抵抗層と、はペア性を有していることを特徴とする。
【００１０】
また、前記ダミーメタルは、前記抵抗層と重なる前記層間絶縁膜上に形成された第１のダミーメタルと、前記抵抗層と重ならない前記層間絶縁膜上に形成された第２のダミーメタルと、からなり、前記第１のダミーメタルは、前記第２のダミーメタルよりも小さいことを特徴とする。
【００１１】
また、前記第１のダミーメタルは、中心と外周との最短距離が１μｍよりも小さいことを特徴とする。
【００１２】
また、前記層間絶縁膜、前記配線層、及び前記ダミーメタルは、プラズマ窒化膜により覆われていることを特徴とする。
【００１３】
また、前記層間絶縁膜はＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）からなることを特徴とする。
【００１４】
また、本発明に係る半導体装置の自動配線方法は、抵抗層を有する半導体装置の自動配置配線方法において、少なくとも前記抵抗層の一部上にダミーメタルを配置した後に自動配置配線を行うことを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体装置は、各抵抗層上に配線層が形成されないため、各抵抗層の抵抗比を設計通りに作製することができる。
【００１６】
また、本発明に係る半導体装置の自動配置配線方法では、回路図上に抵抗のペア性の情報がなくても一律に設計できる。
【００１７】
また、ダミーメタルのデータ数の増加を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明に係る半導体装置の自動配置配線方法のフローチャートを示す。すなわち、先ず、抵抗層等の素子を配置する。次に、配置された素子に抵抗層が含まれていたら、当該抵抗層上に第１のダミーメタルを配置する。次に、アルゴリズムに従って、配線を自動設計する。このとき、抵抗層上には、第１のダミーメタルが形成されているため、配線は配置されない。その後、配線が疎な領域に第２のダミーメタルを自動配置する。このとき、第２のダミーメタルは、第１のダミーメタルよりも大きく設定する。
【００１９】
以下、図２乃至図４を参照して、本発明に係る半導体装置の自動配置配線方法を具体的に説明する。
【００２０】
先ず、図２に示すように、ペア性を有した２つの抵抗層３が配置される。尚、図１は、半導体チップのレイアウト範囲において、前記抵抗層３が配置される一部のみを示している。したがって、本工程において、図１に示されていないレイアウト範囲には、トランジスタ等の機能素子が配置されている。
【００２１】
次に、図３に示すように、前記抵抗層３に重なるように、第１のダミーメタル８が配置される。前記第１のダミーメタル８の大きさ及び形状は、例えば、一辺が０．９μｍ程度の矩形状とする。
【００２２】
尚、前記第１のダミーメタル８の１辺を０．９μｍ程度としたのは、以下の理由による。すなわち、前記抵抗層３は、水素イオンの添加量により抵抗値が変化する。水素イオンは、前記抵抗層３上に形成される不図示のプラズマ窒化膜５から侵入する。したがって、前記抵抗層３とプラズマ窒化膜５との間に水素の浸入を遮断する障害物があると、前記抵抗層３に添加される水素イオンの添加量は、障害物の面積により変化する。特に、上記のように前記抵抗層３がペア性を有している場合、各前記抵抗層３上に形成される障害物の面積が異なれば、設計した抵抗比を得られないため問題となる。この点、本発明では、前記抵抗層３上に障害物たる前記第１のダミーメタル８が形成される。しかしながら、水素イオンは、障害物を横方向から０．５μｍ程度まで回り込むことができる。このため、例えば、前記抵抗層３上に形成される前記第１のダミーメタル８の一辺が１μｍよりも大きい場合、図７（ａ）に示すように、水素イオン１２は前記抵抗層３を完全には回り込まず、水素イオンが疎な領域１１が形成される。一方、本発明の如く、前記抵抗層３上に形成される前記第１のダミーメタル８の一辺が１μｍよりも小さい場合、図７（ｂ）に示すように、水素イオン１２は前記第１のダミーメタル８を完全に回り込む。したがって、前記第１のダミーメタル８の一辺が０．９μｍ程度であれば、前記抵抗層３の抵抗値は、前記第１のダミーメタル８の有無に影響を受けない。つまり、設計通りの抵抗比が容易に得られる。
【００２３】
次に、図４に示すように、配線層１０及び抵抗配線７の配置パターンがアルゴリズムに従って自動的に設計される。このとき、前記配線層１０は、前記第１のダミーメタル８が配置されているため、前記抵抗層３のペア情報が設定されていなくても、前記抵抗層３に重なる位置には形成されない。
【００２４】
次に、図５に示すように、平坦性を向上するため、前記第１のダミーメタル８及び前記配線層１０が形成されておらず、レイアウトパターンが疎な場所に第２のダミーメタル９が配置される。前記第２のダミーメタル９の大きさ及び形状は、例えば、一辺が５．２μｍ程度の矩形状とする。尚、前記第２のダミーメタル９の大きさが、前記第１のダミーメタル８と等しくても、平坦性は向上する。しかしながら、この場合にはデータ数が膨大となるため、一般的な汎用計算機では対応できなくなり、計算機のグレードアップをする必要が生じる。この点、本発明では、一辺０．９μｍのダミーバンプを必要最小限に限り配置させるため、データ数の増加を最小限に抑えることができ、一般的な汎用計算機で対応ができる。
【００２５】
続いて、本発明に係る半導体装置について説明する。
【００２６】
図６は、図５に示す半導体装置の断面図を示す。すなわち、図６（ａ）はＸ１−Ｘ１、図６（ｂ）はＹ１−Ｙ１における断面図を示す。本発明に係る半導体装置は、半導体基板１と、前記半導体基板１上に形成されたＳｉＯ２からなる酸化膜２と、前記酸化膜２上の一部上に形成されたポリシリコンからなる抵抗層３と、前記抵抗層３を覆うように形成されたＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）からなる層間絶縁膜４と、前記層間絶縁膜４において前記抵抗層３の一部上に形成されたコンタクトホール６と、前記コンタクトホール６を介して前記抵抗層３と接続されたＡｌからなる抵抗配線７と、前記抵抗層３の一部上に対応する前記層間絶縁膜４上に形成された第１のダミーメタル８と、前記層間絶縁膜４、前記抵抗配線７、及び前記第１のダミーメタル８を覆うように形成されたプラズマ窒化膜５と、を備えている。また、前記抵抗層３から離れた位置に配線層１０が配置されている。更に、前記配線層１０、前記第１のダミーメタルが形成されておらず、レイアウトパターンが疎な領域に、前記第１のダミーメタル８よりも大きい第２のダミーメタル９が形成されている。ここで、前記抵抗配線７、前記配線層１０、前記第１のダミーメタル８、及び前記第２のダミーメタル９は、例えばＡｌから形成される。また、前記第１のダミーメタルは、例えば、一辺０．９μｍの矩形状で形成される。また、前記第２のダミーメタル９は、例えば、一辺５．２μｍの矩形状で形成される。また、前記抵抗層３はペア性を有しており、例えば、抵抗比によって回路の出力値が決定される。斯かる機能は、例えばＢｉＣＭＯＳ等の半導体装置に備えられている。
【００２７】
上記の半導体装置では、前記抵抗層３の一部上に対応する前記層間絶縁膜４上には、前記配線層１０が形成されない。したがって、前記プラズマ窒化膜５に含まれる水素イオンは、前記配線層４に遮断されずに前記層間絶縁膜４を介して前記抵抗層３中に浸入する。つまり、ペア性を有する各抵抗層３に浸入する水素イオンの添加量は等しい。したがって、設計通りの抵抗比を容易に作製することが可能である。尚、前記抵抗層３と前記プラズマ窒化膜５との間の一部上には前記第１のダミーメタル８が形成されている。しかしながら、前述したように、前記第１のダミーメタル８は、一辺０．９μｍ程度の大きさで形成されているため、各抵抗層３に浸入する水素イオンの添加量には影響しない。
【００２８】
以上、本発明では、前記抵抗層３の一部上に前記第１のダミーメタル８を配置した後に、前記配線層１０の自動配置を行うため、回路図上に抵抗のペア性の情報がなくても、前記抵抗層３と前記配線層１０とが重ならない。したがって、ペアを組む各抵抗層３の水素添加量に差が生じないため、設計通りの抵抗比を得ることができる。
【００２９】
また、前記第１のダミーメタル８よりも、前記第２のダミーメタル９の大きさを大きくすることによりデータ数の増加を最小限に抑えることができる。
【００３０】
尚、本実施形態では、前記第２のダミーメタル９の大きさを前記第１のダミーメタル８よりも大きくした。しかしながら、使用している計算機の能力が優れていれば、前記第２のダミーメタル９の大きさを前記第１のダミーメタル８と等しくしても、設計通りの抵抗比が得られる。
【００３１】
また、本実施形態では、前記第１のダミーメタル８は、平面的に見て矩形状であり、且つ全ての辺が１μｍ以下であるとした。しかしながら、本発明はこれに限定されず、例えば、前記第１のダミーメタル８が平面的に見て楕円状であっても、その中心から外周への最短距離が０．５μｍ以下である場合、水素イオンは、本実施形態と同様に前記第１のダミーメタル８を完全に回り込むことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る半導体装置の自動配置配線方法のフローチャートを示す。
【図２】本発明の実施形態に係る半導体装置の自動配置配線方法を示す。
【図３】本発明の実施形態に係る半導体装置の自動配置配線方法を示す。
【図４】本発明の実施形態に係る半導体装置の自動配置配線方法を示す。
【図５】本発明の実施形態に係る半導体装置の自動配置配線方法を示す。
【図６】本発明の実施形態に係る半導体装置の断面図を示す。
【図７】本発明の実施形態に係る半導体装置を説明する断面図を示す。
【図８】従来技術に係る半導体装置の断面図を示す。
【図９】従来技術に係る半導体装置の自動配線方法のフローチャートを示す。
【図１０】従来技術に係る半導体装置の平面図を示す。
【図１１】従来技術に係る半導体装置の断面図を示す。
【符号の説明】
【００３３】
１    半導体基板
２    酸化膜
３    抵抗層
４    層間絶縁膜
５    プラズマ窒化膜
６    コンタクトホール
７    抵抗配線
８    第１のダミーメタル
９    第２のダミーメタル
１０  配線層
１１  水素イオンが疎な領域
１２  水素イオン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007250757.tif 000009
【図８】
2007250757.tif 000010
【図９】
2007250757.tif 000011
【図１０】
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【図１１】
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