(57)【要約】【課題】  パッシブな回路によりパワースイッチをオーバードライブするための回路を構成し、間欠動作する論理回路の待機時のリーク電流を低減する。【解決手段】  論理回路と電源との間に接続される第１の制御トランジスタのゲート電圧を制御し、論理回路の間欠動作に合わせた第１の制御トランジスタのオンオフに応じて論理回路への電源供給を制御する電源制御回路に備えられ、電源供給停止時のリーク電流を低減するリーク電流低減回路において、第１の制御トランジスタのゲート端子に接続される第２の制御トランジスタおよび容量素子を備え、第２の制御トランジスタを介して第１のトランジスタをオフにするゲート電圧を印加した後に第２の制御トランジスタをオフとし、さらに容量素子を介して第１のトランジスタをオフにするゲート電圧を印加する構成である。【選択図】        図１
2007300306.tif 000002
【特許請求の範囲】
【請求項１】
論理回路と電源との間に接続される第１の制御トランジスタのゲート電圧を制御し、論理回路の間欠動作に合わせた第１の制御トランジスタのオンオフに応じて論理回路への電源供給を制御し、かつ電源供給停止時のリーク電流を低減するリーク電流低減回路において、
前記第１の制御トランジスタのゲート端子に接続される第２の制御トランジスタおよび容量素子を備え、第２の制御トランジスタを介して前記第１のトランジスタをオフにするゲート電圧を印加した後に第２の制御トランジスタをオフとし、さらに容量素子を介して前記第１のトランジスタをオフにするゲート電圧を印加する構成である
ことを特徴とするリーク電流低減回路。
【請求項２】
請求項１に記載のリーク電流低減回路において、
前記論理回路を閾値電圧の低い電界効果トランジスタで構成し、前記第１の制御トランジスタを閾値電圧の高い電界効果トランジスタで構成することを特徴とするリーク電流低減回路。
【請求項３】
請求項１に記載のリーク電流低減回路において、
前記第１の制御トランジスタがパワーゲート用のトランジスタであることを特徴とするリーク電流低減回路。
【請求項４】
請求項１に記載のリーク電流低減回路において、
前記第１の制御トランジスタが前記論理回路の各要素回路に対応する電流源用のトランジスタであることを特徴とするリーク電流低減回路。
【請求項５】
請求項１に記載のリーク電流低減回路において、
前記第２の制御トランジスタは、デプレッション型トランジスタであることを特徴とするリーク電流低減回路。
【請求項６】
請求項１に記載のリーク電流低減回路において、
前記第１の制御トランジスタのゲート電圧を所定の時間間隔ごとにリフレッシュすることを特徴とするリーク電流低減回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠動作する論理回路の低消費電力化技術に係わり、特に論理回路の待機時のリーク電流を低減して平均消費電力を削減するリーク電流低減回路に関する。なお、間欠動作する論理回路とは、例えばＲＦＩＤシステムや無線送信機に使用される高周波アナログ回路を想定しているが、一般に集積回路における論理回路や演算回路も含むものとする。
【背景技術】
【０００２】
従来、間欠動作する論理回路が待機時に電源と当該論理回路との接続を遮断するスイッチ素子（パワースイッチ）を用いて、論理回路の待機時消費電力を低減する技術として、ＭＴ−ＣＭＯＳ（Muiti-Threshold CMOS) 回路がある（特許文献１）。これは、低閾値電圧トランジスタで構成された論理回路に対して、パワースイッチを高閾値電圧トランジスタで構成するものである。
【０００３】
図９は、ＭＴ−ＣＭＯＳ技術を用いたリーク電流低減回路の構成を示す。図において、低閾値電圧トランジスタで構成された論理回路１１と電源電位Ｖddとの間に、高閾値電圧トランジスタ（ＰＭＯＳトランジスタ）で構成されたパワースイッチ１２を挿入し、パワースイッチ１２のゲート端子に制御端子１を接続する。制御端子１は、パワースイッチ１２のゲート電圧を制御する端子であり、論理回路１１の動作時にグランド電位（０Ｖ）になり、論理回路１１の待機時に電源電位（Ｖdd）になる。パワースイッチ１２のゲート電圧を電源電位（ソース電位）Ｖddとすることにより、図１０に示すようにパワースイッチ１２をオフにしてリーク電流を低減する。
【０００４】
また、パワースイッチのゲート電圧をオーバーシュートした電圧に設定することによりリーク電流を低減し、ＭＴ−ＣＭＯＳ回路の更なる低消費電力化を実現する方法も提案されている（特許文献２）。
【特許文献１】特許第２６３１３３５号公報
【特許文献２】特許第３３１４１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図９に示す特許文献１のＭＴ−ＣＭＯＳ回路では、パワースイッチ１２は論理回路１１の動作時に数十ｍＡから数百ｍＡの電流を供給しなければならない。このため、ゲート幅が数十ｃｍ程度になるが、待機時のゲート電圧は電源電位であるので、リーク電流が数十μＡ程度流れてしまう問題がある。
【０００６】
また、特許文献２では、パワースイッチのゲート電圧をオーバードライブする概念は開示されているものの、オーバードライブするための回路に関しては明記されていない。なお、チャージポンプ回路に代表されるアクティブな回路（電力を消費する回路）を用いて、オーバードライブするための回路を構成した場合は、当該回路を動作させるための電力が消費される問題がある。
【０００７】
本発明は、パッシブな回路によりパワースイッチをオーバードライブするための回路を構成し、間欠動作する論理回路の待機時のリーク電流を低減することができるリーク電流低減回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、論理回路と電源との間に接続される第１の制御トランジスタのゲート電圧を制御し、論理回路の間欠動作に合わせた第１の制御トランジスタのオンオフに応じて論理回路への電源供給を制御する電源制御回路に備えられ、電源供給停止時のリーク電流を低減するリーク電流低減回路において、第１の制御トランジスタのゲート端子に接続される第２の制御トランジスタおよび容量素子を備え、第２の制御トランジスタを介して第１のトランジスタをオフにするゲート電圧を印加した後に第２の制御トランジスタをオフとし、さらに容量素子を介して第１のトランジスタをオフにするゲート電圧を印加する構成である。
【０００９】
また、論理回路を閾値電圧の低い電界効果トランジスタで構成し、第１の制御トランジスタを閾値電圧の高い電界効果トランジスタで構成するようにしてもよい。
【００１０】
また、第１の制御トランジスタはパワーゲート用のトランジスタであり、あるいは論理回路の各要素回路に対応する電流源用のトランジスタとしてもよい。
【００１１】
また、第２の制御トランジスタは、デプレッション型トランジスタとしてもよい。
【００１２】
また、第１の制御トランジスタのゲート電圧を所定の時間間隔ごとにリフレッシュする構成としてもよい。
【発明の効果】
【００１３】
本発明のリーク電流低減回路は、容量素子を用いた電位変換を用いて第１の制御トランジスタ（パワーゲート用のトランジスタまたは電流源用のトランジスタ）のゲート電圧を電源電位よりも高く、または接地電位よりも低くすることにより、第１の制御トランジスタにおけるリーク電流を大幅に低減することができる。
【００１４】
また、第１の制御トランジスタのゲート電圧を一定の時間間隔ごとにリフレッシュすることにより、論理回路の待機時の平均リーク電流を大幅に低減することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は、本発明のリーク電流低減回路の第１の実施形態を示す。図２は、第１の実施形態における各制御端子の制御信号波形を示す。
【００１６】
図１において、論理回路１１と電源電位Ｖddとの間に、パワースイッチ（ＰＭＯＳトランジスタ）１２を挿入し、パワースイッチ１２のゲート端子にスイッチ（ＮＭＯＳトランジスタ）１３を介して制御端子１を接続する。スイッチ１３のゲート端子には制御端子２が接続され、パワースイッチ１２のゲート端子には数十ｐＦから数百ｐＦの容量素子１４を介して制御端子３が接続される。ここで、論理回路１１は低閾値電圧トランジスタで構成され、パワースイッチ１２は高閾値電圧トランジスタで構成されるようにしてもよい。
【００１７】
制御端子１は、パワースイッチ１２のゲート電圧を制御する端子であり、論理回路１１の動作時にグランド電位（０Ｖ）になり、論理回路１の待機時に電源電位Ｖddになる。制御端子２は、スイッチ１３のゲート電圧を制御する端子であり、制御端子１の電圧が０Ｖのときにスイッチ１３のゲート電圧をＶddとしてスイッチ１３をオンとし、制御端子１が電源電位Ｖddになった後に、スイッチ１３のゲート電圧をＶddから０Ｖに変えてスイッチ１３をオフにする。制御端子３の電圧は、スイッチ１３がオフになった後に０ＶからＶddに変わる。
【００１８】
これにより、パワースイッチ１２のゲート電圧は図２に示すように、制御端子１の電圧がＶddになった直後はＶdd−｜Ｖth｜となり、電源電位Ｖddよりもスイッチ１３の閾値電圧Ｖth分だけ小さくなる。その後、制御端子２の電圧が０Ｖになってスイッチ１３がオフとなり、制御端子３の電圧がＶddになると、パワースイッチ１２のゲート電圧は電源電位Ｖddよりも高い値になる。すなわち、パワースイッチ１２がオーバードライブされ、パワースイッチ１２のソース／ドレイン間のリーク電流を大幅に低減することができる。
【００１９】
ここで、スイッチ１３には、最小ゲート幅のトランジスタを用いることができる。このため、スイッチ１３のリーク電流は１ｐＡ程度以下と小さい。よって、論理回路１１の待機時のパワースイッチ１２のゲート電圧を数十秒から数百秒の間保持できる。この時間は、本発明で間欠動作を行う論理回路として想定しているＲＦＩＤシステムや携帯端末における高周波アナログ回路の動作間隔よりも長い。
【００２０】
なお、本実施形態では、パワースイッチ１２としてＰＭＯＳトランジスタを用いる例を示したが、ＮＭＯＳトランジスタを用いることも可能である。この場合は、パワースイッチ１２はグランド電位側に接続され、スイッチ１３にはＰＭＯＳトランジスタを用い、制御信号１，２，３は、論理回路１１の動作時にＶdd，０Ｖ，Ｖdd、待機時に０Ｖ，Ｖdd，０Ｖに設定し、設定タイミングは図２に等しくする。
【００２１】
（第２の実施形態）
図３は、本発明のリーク電流低減回路の第２の実施形態を示す。図４は、第２の実施形態における各制御端子の制御信号波形を示す。
【００２２】
本実施形態の特徴は、第１の実施形態のスイッチ１３に代えてデプレッション型トランジスタ（ＮＭＯＳトランジスタ）によるスイッチ１５を用いたところにある。このため、制御端子１の電圧がＶddになった直後に、パワースイッチ１２のゲート電圧はＶddとなり、スイッチ１３をオフにした後に制御端子３の電圧をＶddとすると、パワースイッチ１２のゲート電圧を第１の実施形態の構成よりもさらに高い値にすることができる。これにより、パワースイッチ１２のソース／ドレイン間のリーク電流をさらに低減することができる。
【００２３】
なお、本実施形態では、パワースイッチ１２としてＰＭＯＳトランジスタを用いる例を示したが、ＮＭＯＳトランジスタを用いることも可能である。この場合は、パワースイッチ１２はグランド電位側に接続され、スイッチ１５にはデプレッション型のＰＭＯＳトランジスタを用い、制御信号１，２，３は、論理回路１１の動作時にＶdd，０Ｖ，Ｖdd、待機時に０Ｖ，Ｖdd，０Ｖに設定し、設定タイミングは図４に等しくする。
【００２４】
（第３の実施形態）
図５は、本発明のリーク電流低減回路の第３の実施形態を示す。図６は、第３の実施形態における各制御端子の制御信号波形を示す。
【００２５】
本実施形態では、第１の実施形態の論理回路１１を複数の要素回路２１−１〜２１−ｎに分解し、各要素回路への電源供給を制御する電流源トランジスタ（ＰＭＯＳトランジスタ）２２−１〜２２−ｎのゲート端子に、スイッチ（ＮＭＯＳトランジスタ）１３を介して制御端子１を接続する。スイッチ１３のゲート端子には制御端子２が接続され、電流源トランジスタ２２−１〜２２−ｎのゲート端子には容量素子１４を介して制御端子３が接続される。
【００２６】
制御端子１は、電流源トランジスタ２２−１〜２２−ｎのゲート電圧を制御する端子であり、要素回路２１−１〜２１−ｎの動作時にバイアス電圧になり、待機時に電源電位Ｖddになる。制御端子２は、スイッチ１３のゲート電圧を制御する端子であり、制御端子１の電圧がバイアス電圧のときにスイッチ１３のゲート電圧をＶddとしてスイッチ１３をオンとし、制御端子１が電源電位Ｖddになった後に、スイッチ１３のゲート電圧をＶddから０Ｖに変えてスイッチ１３をオフにする。制御端子３の電圧は、スイッチ１３がオフになった後に０ＶからＶddに変わる。
【００２７】
これにより、電流源トランジスタ２２−１〜２２−ｎのゲート電圧は図６に示すように、制御端子１の電圧がバイアス電圧からＶddになった直後はＶdd−｜Ｖth｜となり、電源電位Ｖddよりもスイッチ１３の閾値電圧Ｖth分だけ小さくなる。その後、スイッチ１３をオフとしてから制御端子３の電圧をＶddにすると、電流源トランジスタ２２−１〜２２−ｎのゲート電圧は電源電位Ｖddよりも高い値になる。すなわち、電流源トランジスタ２２−１〜２２−ｎのソース／ドレイン間のリーク電流を大幅に低減することができる。
【００２８】
なお、本実施形態では、バイアス電圧がＶdd−｜Ｖth｜よりも低くなるように、電流源トランジスタ２２−１〜２２−ｎおよびスイッチ１３に用いるトランジスタの閾値を設定する必要がある。
【００２９】
本構成においてもスイッチ１３には、最小ゲート幅のトランジスタを用いることができる。このため、スイッチ１３のリーク電流は１ｐＡ程度以下と小さい。よって、要素回路２１−１〜２１−ｎの待機時の電流源トランジスタ２２−１〜２２−ｎのゲート電圧を数十秒から数百秒の間保持できる。この時間は、本発明で間欠動作を行う論理回路として想定しているＲＦＩＤシステムや携帯端末における高周波アナログ回路の動作間隔よりも長い。
【００３０】
なお、本実施形態では、電流源トランジスタ２２−１〜２２−ｎとしてＰＭＯＳトランジスタを用いる例を示したが、ＮＭＯＳトランジスタを用いることも可能である。この場合は、電流源トランジスタ２２−１〜２２−ｎはグランド電位側に接続され、スイッチ１３にはＰＭＯＳトランジスタを用い、制御信号１，２，３は、要素回路２１−１〜２１−ｎの動作時にバイアス電圧，０Ｖ，Ｖdd、待機時に０Ｖ，Ｖdd，０Ｖに設定し、設定タイミングは図６に等しくする。
【００３１】
（第４の実施形態）
図７は、本発明のリーク電流低減回路の第４の実施形態を示す。図８は、第４の実施形態における各制御端子の制御信号波形を示す。
【００３２】
本実施形態の特徴は、第３の実施形態のスイッチ１３に代えてデプレッション型トランジスタ（ＮＭＯＳトランジスタ）によるスイッチ１５を用いたところにある。第３の実施形態ではスイッチ１３の閾値電圧Ｖthが大きい場合、Ｖdd−｜Ｖth｜がバイアス電圧よりも下がってしまうため要素回路２１−１〜２１−ｎが動作困難になるが、スイッチ１５としてデプレッション型トランジスタを用いる本実施形態の構成ではこの問題は生じない。また、本実施形態では、制御端子１の電圧がＶddになった直後に、電流源トランジスタ２２−１〜２２−ｎのゲート電圧はＶddとなり、スイッチ１３をオフにした後に制御端子３の電圧をＶddとすると、電流源トランジスタ２２−１〜２２−ｎのゲート電圧を第３の実施形態の構成よりもさらに高い値にすることができる。これにより、電流源トランジスタ２２−１〜２２−ｎのソース／ドレイン間のリーク電流をさらに低減することができる。
【００３３】
なお、本実施形態では、パワースイッチ１２としてＰＭＯＳトランジスタを用いる例を示したが、ＮＭＯＳトランジスタを用いることも可能である。この場合は、パワースイッチ１２はグランド電位側に接続され、スイッチ１３にはデプレッション型のＰＭＯＳトランジスタを用い、制御信号１，２，３は、論理回路１１の動作時にバイアス電圧，０Ｖ，Ｖdd、待機時に０Ｖ，Ｖdd，０Ｖに設定し、設定タイミングは図８に等しくする。
【００３４】
（第５の実施形態）
以上示した各実施形態の構成において、間欠動作する論理回路１１または要素回路２１−１〜２１−ｎの待機時間が、各実施形態におけるパワースイッチ１２または電流源トランジスタ２２−１〜２２−ｎのゲート電圧の保持時間よりも長い場合は、数十秒または数百秒おきにそのゲート電圧をリフレッシュする。リフレッシュ動作は、図２，図４，図６または図８において、制御端子１，２，３の電圧を順次切り換える制御動作を繰り返すことにより可能である。また、この場合のリフレッシュ間隔の時間は、ベースバンドＬＳＩなどがもつスロークロックを用いて、ベースバンドＬＳＩが計測し管理する。
【図面の簡単な説明】
【００３５】
【図１】本発明のリーク電流低減回路の第１の実施形態を示す図。
【図２】第１の実施形態における各制御端子の制御信号波形を示すタイムチャート。
【図３】本発明のリーク電流低減回路の第２の実施形態を示す図。
【図４】第２の実施形態における各制御端子の制御信号波形を示すタイムチャート。
【図５】本発明のリーク電流低減回路の第３の実施形態を示す図。
【図６】第３の実施形態における各制御端子の制御信号波形を示すタイムチャート。
【図７】本発明のリーク電流低減回路の第４の実施形態を示す図。
【図８】第４の実施形態における各制御端子の制御信号波形を示すタイムチャート。
【図９】従来のリーク電流低減回路の構成例を示す図。
【図１０】従来構成における制御端子の制御信号波形を示すタイムチャート。
【符号の説明】
【００３６】
１１  論理回路
１２  パワースイッチ
１３  スイッチ
１４  容量素子
１５  スイッチ（デプレッション型トランジスタ）
２１  電流源トランジスタ
２２  要素回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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