(57)【要約】【課題】  電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスを出力する。【解決手段】  パワーオンリセット回路１には、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ  ＭＯＳトランジスタＮＴ５が設けられている。起動時間調整部２はコンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整し、比較電圧発生部３は電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。このため、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスがコンパレータ４から出力される。【選択図】  図１
2007228095.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。
【請求項２】
電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。
【請求項３】
電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅する比較増幅手段と、
前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミット回路と、
前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号を入力し、論理演算して前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する論理演算手段と、
を具備することを特徴とするパワーオンリセット回路。
【請求項４】
前記比較増幅手段は、（＋）側に前記基準電圧を入力し、（−）側に前記入力電圧を入力するコンパレータであることを特徴とする請求項１乃至３のいずれか１項に記載のパワーオンリセット回路。
【請求項５】
電源電圧の立ち上がりとともに電流を出力し始め、前記電源電圧が所定値以上になると一定な電流を出力する定電流回路と、
前記定電流回路から出力される信号を入力し、前記定電流回路が安定動作限界以下になったときに、バイアススタート信号を出力するスタートアップ回路と、
前記定電流回路から出力される信号にもとづいて動作し、基準電圧を生成する基準電圧生成部と、
電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
前記基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時や電源降下時に、所定のリセット信号を出力するパワーオンリセット回路に関する。
【背景技術】
【０００２】
パワーオンリセット回路は、ＣＭＯＳ（Complementary  Metal−Oxide  Semiconductor）型の半導体集積回路（ＩＣ又はＬＳＩ）等に搭載され、電源の投入、電源の遮断、又は電源電圧の低下などが発生した場合、半導体集積回路（ＩＣ又はＬＳＩ）が誤動作或いは不動作状態に陥るのを防止するために半導体集積回路（ＩＣ又はＬＳＩ）を初期化（リセット）する（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているパワーオンリセット回路では、電源電圧の立ち上がり時に、電源電圧を抵抗分割した分圧点の電圧が抵抗分圧比×電源電圧に従って、電源電圧と同様に変化する。そして、電源が、基準電圧発生回路が動作可能な電圧まで立ち上がったとき、基準電圧発生回路から基準電圧が出力され、基準電圧＞分圧点の電圧の関係が成立する期間に電圧検知され、パワーオンリセット回路からリセットパルスが半導体集積回路（ＩＣ又はＬＳＩ）に出力される。ところが、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかり、電源電圧の立ち上がりが早い場合、基準電圧が安定した時点で既に基準電圧＞分圧点の電圧の関係が成立する期間を電源電圧が超えてしまい、リセットパルスが発生しない可能性がある。この場合、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やすと低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できないという問題点がある。
【０００４】
また、高電位側電源と低電位側電源の間に抵抗とコンデンサを縦続接続し、抵抗とコンデンサの間の電圧変化をインバータの入力とするパワーオンリセット回路では、電源電圧の立ち上がりが抵抗とコンデンサから計算されるＲＣ時定数に比べ十分遅い場合、抵抗とコンデンサの間の電圧変化がほぼ電源電圧の変化に追従してしまい、リセットパルスが発生しない可能性がある。
【特許文献１】特開平８−１８６４８４号公報（頁８、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスを出力できるパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様のパワーオンリセット回路は、電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様のパワーオンリセット回路は、電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅する比較増幅手段と、前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミット回路と、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号を入力し、論理演算して前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する論理演算手段とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスを出力できるパワーオンリセット回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係るパワーオンリセット回路について、図面を参照して説明する。図１はパワーオンリセット回路を示す回路図である。本実施例では、パワーオンリセット回路に電源電圧の立ち上がりが早い場合でも、リセットパルスを出力できるように起動時間調整部を設けている。
【００１１】
図１に示すように、パワーオンリセット回路１には、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ  ＭＯＳトランジスタＮＴ５が設けられている。ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１２】
起動時間調整部２には、コンデンサＣ１及びＮｃｈ  ＭＯＳトランジスタＮＴ１が設けられている。コンデンサＣ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続されている。起動時間調整部２は、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する機能を有する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ１に接続され、ソースが接地電圧である低電位側電源Ｖｓｓに接続され、ゲートがノードＮ４に接続されている。
【００１３】
比較電圧発生部３には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにノードＮ１の信号が入力される。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。抵抗Ｒ１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１のドレインに接続され、他端がノードＮ２に接続されている。抵抗Ｒ２は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードＮ１から抵抗分割された電圧が入力電圧Ｖｉｎとしてコンパレータ４に入力される。
【００１４】
コンパレータ４には、抵抗Ｒ３、抵抗Ｒ４、及びＮｃｈ  ＭＯＳトランジスタＮＴ２乃至４が設けられている。コンパレータ４は、（＋）側に基準電圧Ｖｒｅｆと（−）側に入力電圧Ｖｉｎを入力し、比較増幅する反転型コンパレータ（反転比較器）である。
【００１５】
抵抗Ｒ３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３に接続されている。抵抗Ｒ４は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ３のドレインに接続されている。ここで、抵抗Ｒ３及びＲ４は、コンパレータ４の負荷として機能する。抵抗Ｒ３及びＲ４の代わりに、例えば、Ｐｃｈ  ＭＯＳトランジスタで構成されるカレントミラー回路を用いてもよい。
【００１６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ３に接続され、ゲート（コンパレータ４の（−）側）に入力電圧Ｖｉｎが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ゲート（コンパレータ４の（＋）側）に基準電圧Ｖｒｅｆが入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ２及びＮＴ３は、差動対をなす。Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２及びＮＴ３のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ４の信号が入力される。ノードＮ４の信号が“Ｈｉｇｈ”レベルのとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４は電流源として“ＯＮ”し、コンパレータ４が動作してノードＮ３からコンパレータ４の出力信号Ｏｕｔが出力される。
【００１７】
定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ５のドレインに接続され、バイアス電流ＩｂをＮｃｈ  ＭＯＳトランジスタＮＴ５に供給する。Ｎｃｈ  ＭＯＳトランジスタＮＴ５は、ゲートがノードＮ４、ドレイン及びＮｃｈ  ＭＯＳトランジスタＮＴ４のゲートに接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ４及びＮＴ５は、カレントミラー回路を構成し、Ｎｃｈ  ＭＯＳトランジスタＮＴ５の低電位側電源Ｖｓｓ側に流れるバイアス電流とＮｃｈ  ＭＯＳトランジスタＮＴ４の低電位側電源Ｖｓｓ側に流れるバイアス電流は同じ値を有している（バイアス電流Ｉｂ）。そして、バイアス電圧ＶｂであるノードＮ４の信号はＮｃｈ  ＭＯＳトランジスタＮＴ１のゲートに入力される。
【００１８】
次に、パワーオンリセット回路の動作について、図面を参照して説明する。図２はパワーオンリセット回路の動作を示すタイミングチャートである。ここでは、電源電圧の立ち上がりが比較的早い場合のパワーオンリセット回路の動作について説明し、電源電圧の立ち上がりが遅い場合の動作については従来の動作と同じなので説明を省略する。
【００１９】
図２に示すように、まず、電源電圧が０Ｖから立ち上がるとき、起動時間調整部２に設けられているコンデンサＣ１の容量のカップリング効果により、ノードＮ１の電圧は電源電圧に追従して上昇する。このとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）は閾値電圧（Ｖｔｈ）以下であるからＰｃｈ  ＭＯＳトランジスタＰＴ１は“ＯＦＦ”している。このため、コンパレータ４の（−）に入力される入力電圧Ｖｉｎは接地電圧である低電位側電源Ｖｓｓ電圧である。
【００２０】
次に、電源電圧の立ち上がりが比較的早いので、図示しない基準電圧生成部（詳細は図４を用いて後述する）から出力される基準電圧Ｖｒｅｆは、電源電圧の立ち上がりより遅延して立ち上がり、時間ｔ１以降で一定な電圧となる。また、定電流源５は、図示しない定電流生成部（詳細は図４を用いて後述する）にもとづいて生成され、電源電圧がある程度の電圧値になるとバイアス電流Ｉｂを出力し始め、電源電圧が所定値以上になると一定な電流を出力する。コンパレータ４は、バイアス電流Ｉｂの供給により動作を開始する（時間ｔ１から）。時間ｔ１では基準電圧Ｖｒｅｆ＞入力電圧Ｖｉｎであるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｈｉｇｈ”レベルとなり、パワーオンリセット回路１からリセットパルスが出力される。
【００２１】
続いて、Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、定電流源５の動作に合わせてバイアス電圧Ｖｂがゲートに供給され、コンパレータ４と同様に動作を開始する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１によるカップリング効果とＮｃｈ  ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。
【００２２】
そして、電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”し、入力電圧Ｖｉｎは、
Vin＝{r2／(r1＋r2)}×Vdd・・・・・・・・・・・・式（１）
で表されるように、接地電圧である低電位側電源Ｖｓｓ電圧から昇圧し始める。ここで、ｒ１は抵抗Ｒ１の抵抗値、ｒ２は抵抗Ｒ２の抵抗値である。
【００２３】
次に、時間ｔ２になると、基準電圧Ｖｒｅｆ＜入力電圧Ｖｉｎとなるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなり、パワーオンリセット回路１からリセットパルスが時間ｔ２以降出力されない（リセットパルスの解除）。この結果、リセットパルスが出力される期間は（ｔ２−ｔ１）となる。
【００２４】
上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ  ＭＯＳトランジスタＮＴ５が設けられている。起動時間調整部２は、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。比較電圧発生部３は電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。
【００２５】
このため、電源電圧の立ち上がりが早く、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかる場合でも、リセットパルスを安定して出力することができる。また、電源電圧の立ち下がりの場合でもリセットパルスを安定して出力することができる。したがって、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスがコンパレータ４から出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。
【００２６】
なお、本実施例では、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor））を用いてもよい。
【実施例２】
【００２７】
次に、本発明の実施例２に係るパワーオンリセット回路について、図面を参照して説明する。図３はパワーオンリセット回路を示す回路図、図４は定電流生成部及び基準電圧生成部を示す回路図である。本実施例では、バイアススタート信号を用いてリセットパルス出力期間を長くしている。
【００２８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２９】
図３に示すように、パワーオンリセット回路１ａには、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、及びＮｃｈ  ＭＯＳトランジスタＮＴ５が設けられている。
【００３０】
起動時間調整部２ａには、コンデンサＣ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＴ２が設けられている。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートにバイアススタート信号ＩＢＳが入力される。
【００３１】
比較電圧発生部３ａには、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ５、及びコンデンサＣ２が設けられている。抵抗Ｒ５は、一端が高電位側電源Ｖｄｄに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ１のソースに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ドレインがノードＮ５に接続され、ゲートにノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ５に接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ１は、一端がノードＮ５に接続され、他端がノードＮ２に接続されている。抵抗Ｒ２は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードＮ１から抵抗分割された電圧が入力電圧Ｖｉｎとしてコンパレータ４に入力される。
【００３２】
次に、図４に示すように、定電流生成部６はスタートアップ回路８と定電流回路９から構成され、スタートアップ回路８からバイアススタート信号ＩＢＳが出力される。基準電圧生成部７は、基準電圧Ｖｒｅｆとバイアス電流Ｉｂを出力する。
【００３３】
スタートアップ回路８には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１乃至１４、及び抵抗Ｒ１１が設けられている。スタートアップ回路８は、回路起動時にスタートアップの抵抗Ｒ１１に電流を流し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１３及びＮＴ１４を介してノードＮ１３の電圧を下げ、定電流回路９のＰｃｈ  ＭＯＳトランジスタＰＴ１２及びＰＴ１３が電流を流さない状態で安定する事を防止する。また、電源電圧が定電流回路安定動作限界電圧以下になったときに、パワーオンリセット回路１ａにバイアススタート信号ＩＢＳ（ここでは、“Ｌｏｗ”レベルの信号）を出力する。
【００３４】
抵抗Ｒ１１は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１１のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ゲートがノードＮ１１及びドレインに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１２のドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ゲートがノードＮ１１に接続され、ソースが低電位側電源Ｖｓｓに接続されている。
【００３５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１２に接続され、ゲートがノードＮ１３に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ１３に接続され、ソースがノードＮ１２に接続され、ゲートがノードＮ１１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１４は、ドレインがノードＮ１２及びＮｃｈ  ＭＯＳトランジスタＮＴ１３のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１及びＮＴ１３は、カレントミラー回路を構成している。
【００３６】
定電流回路９には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１５、Ｎｃｈ  ＭＯＳトランジスタＮＴ１６、及び抵抗Ｒ１２が設けられている。定電流回路９は、電源電圧がある程度の電圧値になると基準電圧生成部７及びスタートアップ回路８に電流を供給し始め、Ｐｃｈ  MOSトランジスタＰＴ１３に流れる電流の増加に伴い、スタートアップ回路８のＰｃｈ  ＭＯＳトランジスタＰＴ１１の電流も増加する。スタートアップ回路８のＰｃｈ  ＭＯＳトランジスタＰＴ１１の電流能力がＮｃｈ  ＭＯＳトランジスタＮＴ１４の電流能力を上回った時点で、ノードＮ１２の電圧が上昇し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１３を“OFF”する。定電流回路９は、スタートアップ回路がノードＮ１３に影響を与えない安定状態となり、基準電圧生成部７に一定な電流を供給する。
【００３７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ１３のゲートに接続され、ドレインがノードＮ１６に接続されている。Ｐｃｈ  ＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレイン及びノードＮ１５に接続されている。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３とＰｃｈ  ＭＯＳトランジスタＰＴ１２、及びＰｃｈ  ＭＯＳトランジスタＰＴ１３とスタートアップ回路８のＰｃｈ  ＭＯＳトランジスタＰＴ１１は、それぞれカレントミラー回路を構成している。
【００３８】
抵抗Ｒ１２は、一端がノードＮ１６に接続され、他端がノードＮ１７に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１５は、ドレインがノードＮ１７に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１６に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１６は、ドレインがノードＮ１５に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１７に接続されている。
【００３９】
基準電圧生成部７には、コンパレータ１０、Ｐｃｈ  ＭＯＳトランジスタＰＴ１4、Ｐｃｈ  ＭＯＳトランジスタＰＴ１５、抵抗Ｒ１３乃至１５、ダイオードＤ１、及びダイオードＤ２が設けられている。
【００４０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１４は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが定電流回路９のノードＮ１５に接続され、ソースがコンパレータ１０に接続されている。定電流回路９のＰｃｈ  ＭＯＳトランジスタＰＴ１３とＰｃｈ  ＭＯＳトランジスタＰＴ１４は、カレントミラー回路を構成し、定電流回路９の動作時にＰｃｈ  ＭＯＳトランジスタＰＴ１４のソース側からコンパレータ１０にバイアス電流が供給される。
【００４１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１５は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが定電流回路９のノードＮ１５に接続されている。定電流回路９のＰｃｈ  ＭＯＳトランジスタＰＴ１３とＰｃｈ  ＭＯＳトランジスタＰＴ１５は、カレントミラー回路を構成し、定電流回路９の動作時にＰｃｈ  ＭＯＳトランジスタＰＴ１５のソース側からバイアス電流Ｉｂが出力される。
【００４２】
抵抗Ｒ１３は、一端がコンパレータ１０の出力側のノードＮ１９に接続され、他端がノードＮ１７に接続されている。抵抗Ｒ１５は、一端がノードＮ１７に接続され、他端がダイオードＤ１のアノードに接続されている。ダイオードＤ１は、カソードが低電位側電源Ｖｓｓに接続されている。ノードＮ１７からコンパレータ１０の（−）側に抵抗分割された電圧が入力される。ここで、抵抗Ｒ１５の他端の電位は、ダイオードＤ１のＶｆ（順方向電圧）分だけ接地電圧である低電位側電源Ｖｓｓより高く設定されている。
【００４３】
抵抗Ｒ１４は、一端がコンパレータ１０の出力側のノードＮ１９に接続され、他端がノードＮ１８に接続されている。ダイオードＤ２は、アノードがノードＮ１８に接続され、カソードが低電位側電源Ｖｓｓに接続されている。ノードＮ１８の信号がコンパレータ１０の（＋）側に入力される。ここで、抵抗Ｒ１４の他端の電位は、ダイオードＤ２のＶｆ（順方向電圧）分だけ接地電圧である低電位側電源Ｖｓｓより高く設定されている。
【００４４】
コンパレータ１０は、（−）側のノードＮ１７の信号を入力し、（＋）側にノード１８の信号を入力して比較増幅した信号をノードＮ１９から基準電圧Ｖｒｅｆとして出力する。
【００４５】
ここで、定電流回路９は、高電位側電源Ｖｄｄ電圧が、定電流回路９の安定動作限界電圧以上の場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３に一定電流が流れ、スタートアップ回路８のノードＮ１３と基準電圧生成部７にバイアス電圧としての“Ｈｉｇｈ”レベルの信号を出力する。
【００４６】
スタートアップ回路８は、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以下の場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３に少ない電流しか流れず、ノードＮ１３の信号が“Ｌｏｗ”レベルとなり、スタートアップ回路８のノードＮ１２から出力されるバイアススタート信号ＩＢＳが“Ｌｏｗ”レベルとなる。一方、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以上の場合、一定の電流を流す状態となるので、ノードＮ１３をゲート入力とするＰｃｈ  ＭＯＳトランジスタＰＴ１１の電流供給能力が高くなり、スタートアップ回路８のノードＮ１２から出力されるバイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベルとなる。
【００４７】
同様に、基準電圧生成部７は、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以下の場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３に少ない電流しか流れず、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４のソースを介してコンパレータ１０に供給されるバイアス電流が少ないので、コンパレータ１０から出力される基準電圧Ｖｒｅｆは“Ｌｏｗ”レベルとなる。一方、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以上の場合、定電流回路９が安定動作するので、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３に一定なバイアス電流が流れ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４のソースを介してコンパレータ１０に一定なバイアス電流が供給されるので、コンパレータ１０から出力される基準電圧Ｖｒｅｆは“Ｈｉｇｈ”レベルとなる。
【００４８】
次に、パワーオンリセット回路の動作について、図面を参照して説明する。図５はパワーオンリセット回路の動作を示すタイミングチャートである。ここでは、電源電圧が高電位側電源Ｖｄｄ電圧から定電流回路安定動作限界電圧以下となり、再度高電位側電源Ｖｄｄ電圧に上昇したときのパワーオンリセット回路の動作を示している。
【００４９】
図５に示すように、まず、電源電圧が高電位側電源Ｖｄｄ電圧のとき、ノードＮ１が接地電圧である低電位側電源Ｖｓｓレベル、バイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆが“Ｈｉｇｈ”レベル、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きいので、コンパレータ４の出力信号は“Ｌｏｗ”レベルとなっている（このとき、半導体集積回路であるＩＣ又はＬＳＩが正常動作）。
【００５０】
次に、電源電圧が低下し始め、入力電圧が低下してＶｉｎ＜Ｖｒｅｆになるとコンパレータ４の出力信号は“Ｈｉｇｈ”レベルとなり、パワーオンリセット回路１ａからリセットパルスが出力される。
【００５１】
続いて、電源電圧が定電流回路安定動作限界電圧以下になると、基準電圧Ｖｒｅｆが“Ｌｏｗ”レベル、バイアススタート信号ＩＢＳが“Ｌｏｗ”レベルとなり、起動時間調整部２ａのＰｃｈ  ＭＯＳトランジスタＰＴ２が“ＯＮ”する。このため、ノードＮ１の電圧が接地電圧である低電位側電源Ｖｓｓレベルよりも上昇する。なお、破線に示すようにバイアススタート信号ＩＢＳが供給されない場合、ノードＮ１の信号は接地電圧である低電位側電源Ｖｓｓレベルのままである。
【００５２】
そして、電源電圧が定電流回路安定動作限界電圧以下である電圧Ｖ１に達する。電源電圧が電圧Ｖ１のとき、コンパレータ４、コンパレータ１０、及び基準電圧生成部７などは動作している。
【００５３】
次に、電源電圧が電圧Ｖ１から上昇し始めると、ノードＮ１の電圧も上昇し始める。なお、破線に示すようにバイアススタート信号ＩＢＳが供給されない場合、ノードＮ１の信号は接地電圧である低電位側電源Ｖｓｓレベルから上昇する。
【００５４】
続いて、電源電圧が定電流回路安定動作限界電圧以上に復帰すると、基準電圧Ｖｒｅｆが“Ｈｉｇｈ”レベル、バイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベルとなり、起動時間調整部２ａのＮｃｈ  ＭＯＳトランジスタＮＴ１が定電流源５の動作に合わせて、ゲートにバイアス電圧Ｖｂが供給され、動作を開始する。一方、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は動作を停止する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１の容量のカップリング効果とＮｃｈ  ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。
【００５５】
そして、電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき（ノードＮ１の信号が最大値からΔＶ低下したとき）、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”する。なお、バイアススタート信号ＩＢＳが供給されない場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”するときが早くなる。
【００５６】
次に、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きくなると、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなり、パワーオンリセット回路１ａからリセットパルスが出力されない（リセットパルスの解除）。この結果、リセットパルスが出力される期間はＴ２となる。なお、バイアススタート信号ＩＢＳが供給されない場合、リセットパルスが出力される期間はΔｔだけ短くなり、Ｔ１となる。
【００５７】
ここでは、ノードＮ１の信号が最大電圧なる時間で、電源電圧は高電位側電源Ｖｄｄ電圧となっているが、実施例１のようにノードＮ１の信号が最大電圧なる時間で、電源電圧はまだ上昇している場合もある。その場合でもリセットパルスは、本実施例のように出力される。
【００５８】
なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ノードＮ１の信号レベルを定電流回路が動作開始するまでの間、接地電圧である低電位側電源Ｖｓｓレベルよりも高いレベルに保持する役目をする。このため、ノードＮ１の初期信号レベルや電源電圧の初期状態の影響を緩和することができる。また、コンデンサＣ２及び抵抗Ｒ３は、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”するときのゲート・ソース間電圧（Ｖｇｓ）を調整する役目をする。このため、入力電圧Ｖｉｎの電圧変化を遅延させ、より確実にコンパレータ４が入力電圧Ｖｉｎ＜基準電圧Ｖｒｅｆと判定する時間を確保でき、リセットパルスを確実に出力することができる。
【００５９】
上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、及びＮｃｈ  ＭＯＳトランジスタＮＴ５が設けられている。起動時間調整部２ａは、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。また、電源電圧が定電流回路安定動作限界電圧以下になるとバイアススタート信号を入力して、ノードＮ１の電圧を接地電圧である低電位側電源Ｖｓｓ電圧よりも上昇させる。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。
【００６０】
このため、電源電圧の立ち上がりが早く、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかる場合でも、リセットパルスを安定して出力することができる。また、電源電圧が定電流回路安定動作限界電圧以下になる電源電圧の立ち下がりの場合でもリセットパルスを安定して出力することができる。したがって、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスがコンパレータ４から出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。
【００６１】
本実施例では、スタートアップ回路８と定電流回路９から構成される定電流生成部６、及び基準電圧生成部７をパワーオンリセット回路１ａの外部に設けているが、定電流生成部６及び基準電圧生成部７をパワーオンリセット回路１ａ内部に設けてもよい。
【実施例３】
【００６２】
次に、本発明の実施例３に係るパワーオンリセット回路について、図面を参照して説明する。図６はパワーオンリセット回路を示す回路図である。本実施例では、パワーオンリセット回路にシュミットインバータを設け、電源電圧の立ち上がり時の低電圧からリセットパルスの出力を可能としている。
【００６３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６４】
図６に示すように、パワーオンリセット回路１ｂには、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、シュミットインバータ１１、及び２入力ＯＲ回路１２が設けられている。
【００６５】
シュミットインバータ１１は、ノードＮ１の信号を入力し、ヒステリシスな出力信号をノードＮ２０から出力する。ここで、ヒステリシスな出力信号とは、入力電圧であるノードＮ１の信号が変化した場合、０Ｖから上昇して入力電圧が“Ｈｉｇｈ”レベル（出力電圧であるノードＮ２０の信号が“Ｌｏｗ”レベル）とみなす電圧と、“Ｈｉｇｈ”から降下して入力電圧が“Ｌｏｗ”レベル（出力電圧であるノードＮ２０の信号が“Ｈｉｇｈ”レベル）とみなす電圧とが異なることをいう。
【００６６】
２入力ＯＲ回路１２は、コンパレータ４のノードＮ３から出力される出力信号Ｏｕｔとシュミットインバータ１１のノードＮ２０から出力される信号を入力し、論理演算した信号を出力信号Ｏｕｔｏｒとして出力する。
【００６７】
次に、パワーオンリセット回路の動作について、図面を参照して説明する。図７はパワーオンリセット回路の動作を示すタイミングチャートである。
【００６８】
図７に示すように、まず、電源電圧が０Ｖから立ち上がるとき、起動時間調整部２ａに設けられているコンデンサＣ１の容量により、ノードＮ１の電圧は電源電圧に追従して上昇する。電源電圧が比較的低電圧の時、シュミットインバータ１１が動作を開始し、時間ｔａで出力側のノードＮ２０の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。このため、時間ｔａ以降パワーオンリセット回路１ｂからリセットパルスが出力される。なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）は閾値電圧（Ｖｔｈ）以下であるからＰｃｈ  ＭＯＳトランジスタＰＴ１は“ＯＦＦ”している。このため、コンパレータ４の（−）に入力される入力電圧Ｖｉｎは接地電圧である低電位側電源Ｖｓｓ電圧である。
【００６９】
次に、電源電圧の立ち上がりが比較的早いので、基準電圧生成部から出力される基準電圧Ｖｒｅｆは、電源電圧の立ち上がりより遅延して立ち上がり、時間ｔ１以降で一定な電圧となる。また、定電流源５は、定電流生成部にもとづいて生成され、電源電圧がある程度の電圧値になってからバイアス電流Ｉｂを出力し始める。コンパレータ４は、バイアス電流Ｉｂの供給により動作を開始する（時間ｔ１から）。時間ｔ１では基準電圧Ｖｒｅｆ＞入力電圧Ｖｉｎであるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｈｉｇｈ”レベルとなり、シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｈｉｇｈ”レベルであるから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒは“Ｈｉｇｈ”レベルを維持する。２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｈｉｇｈ”レベルなのでパワーオンリセット回路１ｂからリセットパルスが出力し続ける。
【００７０】
続いて、Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、定電流源５の動作に合わせてバイアス電圧Ｖｂがゲートに供給され、コンパレータ４と同様に動作を開始する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１によるカップリング効果とＮｃｈ  ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”する。Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”すると、入力電圧Ｖｉｎが接地電圧である低電位側電源Ｖｓｓ電圧から上昇し始める。
【００７１】
そして、電源電圧と共にＮ１の電圧レベルがある程度上昇した時間ｔｂで、シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｌｏｗ”レベルで、コンパレータ４から出力される出力信号Ｏｕｔは“Ｈｉｇｈ”レベルを維持しているから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｈｉｇｈ”レベルでありパワーオンリセット回路１ｂからリセットパルスが出力し続ける。
【００７２】
次に、時間ｔ２になると、基準電圧Ｖｒｅｆ＜入力電圧Ｖｉｎになるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなる。シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｌｏｗ”レベルで、コンパレータ４から出力される出力信号Ｏｕｔは“Ｌｏｗ”であるから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｌｏｗ”レベルとなりパワーオンリセット回路１ｂからリセットパルスの出力が停止される。この結果、時間ｔａと時間ｔ２の間の期間がリセットパルス出力期間（Ｔ３）となる。
【００７３】
上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、シュミットインバータ１１、及び２入力ＯＲ回路１２が設けられている。起動時間調整部２ａは、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。また、電源電圧が定電流回路安定動作限界電圧以下になるとバイアススタート信号を入力して、ノードＮ１の電圧を接地電圧である低電位側電源Ｖｓｓ電圧よりも上昇させる。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。シュミットインバータ１１は、起動時間調整部２ａのノードＮ１の信号を入力し、ヒステリシスな信号を出力する。２入力ＯＲ回路１２は、コンパレータ４の出力信号Ｏｕｔとシュミットインバータ１１の出力信号を入力し、論理演算した信号をパワーオンリセット回路１ｂの出力信号として出力する。
【００７４】
このため、電源電圧の立ち上がりの比較的低電圧のとき、シミットインバータ１１から“Ｈｉｇｈ”レベルの信号が出力され、リセットパルスが出力される。
【００７５】
したがって、実施例１よりも電源電圧が低いときから、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスが出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。
【００７６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７７】
例えば、実施例では、パワーオンリセット回路、定電流生成部、基準電圧生成部をＣＭＯＳ構成にしているが、ＢｉＣＭＯＳ或いはバイポーラトランジスタで回路を構成してもよい。また、パワーオンリセット回路や基準電圧生成部に反転方コンパレータ（反転比較器）を用いているが、非反転型コンパレータを用いてもよい。
【００７８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅するコンパレータと、前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミットインバータと、前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号を入力し、論理演算して前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する２入力ＯＲ回路とを具備するパワーオンリセット回路。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係るパワーオンリセット回路を示す回路図。
【図２】本発明の実施例１に係るパワーオンリセット回路の動作を示すタイミングチャート。
【図３】本発明の実施例２に係るパワーオンリセット回路を示す回路図。
【図４】本発明の実施例２に係る定電流生成部及び基準電圧生成部を示す回路図。
【図５】本発明の実施例２に係るパワーオンリセット回路の動作を示すタイミングチャート。
【図６】本発明の実施例３に係るパワーオンリセット回路を示す回路図。
【図７】本発明の実施例３に係るパワーオンリセット回路の動作を示すタイミングチャート。
【符号の説明】
【００８０】
１、１ａ、１ｂ  パワーオンリセット回路
２、２ａ  起動時間調整部
３、３ａ  比較電圧発生部
４、１０  コンパレータ
５  定電流源
６  定電流生成部
７  基準電圧生成部
８  スタートアップ回路
９  定電流回路
１１  シュミットインバータ
１２  ２入力ＯＲ回路
Ｃ１、Ｃ２  コンデンサ
Ｄ１、Ｄ２  ダイオード
Ｉｂ  バイアス電流
ＩＢＳ  バイアススタート信号
Ｎ１〜５、Ｎ１１〜２０  ノード
ＮＴ１〜５、ＮＴ１１〜１６  Ｎｃｈ  ＭＯＳトランジスタ
Ｏｕｔ、Ｏｕｔｏｒ  出力信号
ＰＴ１、ＰＴ２、ＰＴ１１〜１５  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜５、Ｒ１１〜１４  抵抗
Ｖｂ  バイアス電圧
Ｖｄｄ  高電位側電源
Ｖｉｎ  入力電圧
Ｖｒｅｆ  基準電圧
Ｖｓｓ  低電位側電源
【図１】
2007228095.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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