(57)【要約】【課題】書き込みデータ論理に応じたストレージノード電圧の読み出し時のマージンを拡大する。【解決手段】メモリセルアレイを構成する各メモリセルＭＣｂが、書き込みトランジスタＷＴ、読み出しトランジスタ（アンプトランジスタＡＴおよびセレクトトランジスタＳＴ）、ＭＯＳトランジスタからなるキャパシタＣ、および、ストレージノードＳＮを有し、キャパシタＣを構成するＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線（ＳＣ信号線）に接続され、ＳＣ信号線に接続され、その電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の３値に制御可能な電圧制御回路（不図示）をさらに有する。【選択図】図９
2007250044.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、ＭＯＳトランジスタからなるキャパシタ、および、ストレージノードを有し、
前記キャパシタを構成する前記ＭＯＳトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続され、
前記キャパシタ制御線に接続され、当該キャパシタ制御線の電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の３値に制御可能な電圧制御回路をさらに有する
半導体メモリデバイス。
【請求項２】
前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続されている
請求項１に記載の半導体メモリデバイス。
【請求項３】
前記電圧制御回路は、前記キャパシタ制御線に、前記中レベル電圧を基準として、前記高レベル電圧をとる正側パルスと、前記低レベル電圧をとる負側パルスとを印加可能である
請求項１に記載の半導体メモリデバイス。
【請求項４】
前記メモリセルアレイのセル配列の一方向に並ぶ複数Ｎ個のメモリセルで共有されている前記キャパシタ制御線を複数Ｍ本備え、
前記電圧供給回路は、前記複数Ｍ本のキャパシタ制御線の何れかを、入力されるアドレス信号をデコードするデコード回路の結果に応じて選択する
請求項１に記載の半導体メモリデバイス。
【請求項５】
前記メモリセルアレイが複数のセルアレイブロックからなり、
前記電圧制御回路が前記セルアレイブロックごとに設けられ、
入力される前記アドレス信号の所定ビットをデコードし、デコード結果に応じて、前記セルアレイブロックごとの複数の電圧制御回路から一の電圧制御回路が活性化するデコード回路を、
さらに有する請求項４に記載の半導体メモリデバイス。
【請求項６】
メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、ＭＯＳトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記ＭＯＳトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続されている半導体メモリデバイスの動作方法であって、
前記キャパシタ制御線の電圧を、スタンバイ時の電圧レベルを基準として、前記ストレージノードに対するデータの書き込み時と読み出し時とで電圧の大小方向が異なる向きに制御する
半導体メモリデバイスの動作方法。
【請求項７】
前記データのうち少なくともハイレベルデータを書き込むときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記低レベル電圧の値をとる負側パルスを前記キャパシタ制御線に印加する
請求項６に記載の半導体メモリデバイスの動作方法。
【請求項８】
前記データのうち少なくともハイレベルデータを読み出すときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記高レベル電圧の値をとる正側パルスを前記キャパシタ制御線に印加する
請求項６に記載の半導体メモリデバイスの動作方法。
【請求項９】
前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続され、
前記ストレージノードにハイレベルデータを書き込む場合は、前記書き込みビット線にハイレベル電圧を設定し、前記書き込みワード線の電圧をハイレベルに設定し、前記書き込みトランジスタがカットオフするまでストレージノード電圧を上昇させた状態で、前記負側パルスを前記キャパシタ制御線に印可する
請求項７に記載の半導体メモリデバイスの動作方法。
【請求項１０】
前記読み出しトランジスタが、アンプトランジスタとセレクトトランジスタからなり、
前記書き込みトランジスタのソースとドレインの一方が書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが書き込みワード線に接続され、
前記アンプトランジスタのソースとドレインの一方が前記セレクトトランジスタのソースとドレインの一方に接続され、他方が共通電圧供給線に接続され、ゲートが前記ストレージノードに接続され、
前記セレクトトランジスタのソースとドレインの他方が読み出しビット線に接続され、ゲートが読み出しワード線に接続され、
前記ストレージノードからハイレベルデータを前記読み出しビット線に読み出す場合は、前記読み出しビット線に所定電圧を設定してフローティングにし、前記正側パルスを前記キャパシタ制御線に印加した状態で、前記読み出しワード線の電圧をハイレベルに駆動する
請求項８に記載の半導体メモリデバイスの動作方法。
【請求項１１】
前記メモリセル内の前記書き込みトランジスタ、前記アンプトランジスタ、前記セレクトトランジスタ、前記ＭＯＳトランジスタの少なくとも一つがＮチャネルトランジスタであり、当該Ｎチャネルトランジスタのチャネルが形成される半導体領域のバルク電位を、前記負側パルスを印加時に前記キャパシタ制御線がとる電位よりも低い電位に設定する
請求項７または８に記載の半導体メモリデバイスの動作方法。
【請求項１２】
前記データの書き込み時に、前記書き込みワード線に電源電圧の値をとるパルスを印加し、
前記データの読み出し時に、前記読み出しワード線に電源電圧値をとるパルスを印加する
請求項７または８に記載の半導体メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、ＭＯＳトランジスタからなるキャパシタ、および、ストレージノードを有し、当該キャパシタによってストレージノード電圧の昇圧が可能な半導体メモリデバイスと、その動作方法とに関する。
【背景技術】
【０００２】
図１に、３トランジスタ（３Ｔ）型メモリセル（ゲインセル）の等価回路を示す。
図示のメモリセルＭＣａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＳＴおよびアンプトランジスタＡＴとを有する。
【０００３】
書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。
アンプトランジスタＡＴのソースが接地電圧（コモンソース線ＣＳＬ）に接続され、ドレインがセレクトトランジスタＳＴのソースに接続され、ゲートがストレージノードＳＮに接続されている。
セレクトトランジスタＳＴのドレインが読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。
【０００４】
この３Ｔ型メモリセルの動作について、説明する。
図２（Ａ）〜図２（Ｃ）に、ストレージノードＳＮにロー（“Ｌ”）レベルの電圧を書き込むときのタイミングチャートを示す。
ストレージノードＳＮに“Ｌ”レベルの電圧を書き込むときは、書き込みビット線ＷＢＬに０[Ｖ]を印加した状態（図２（Ｂ））で、図２（Ａ）に示すように書き込みワード線ＷＷＬに、たとえば電源電圧Ｖddのパルスを印加する。これにより書き込みトランジスタＷＴがオンし、図２（Ｃ）のように書き込み前のストレージノードＳＮの電圧がハイ（“Ｈ”）レベルの場合、ストレージノードＳＮから電荷が書き込みビット線ＷＢＬに引き抜かれて、ストレージノードＳＮの電圧が書き込みビット線ＷＢＬの設定電圧（０[Ｖ]）と略等しくなる。たとえば、書き込み前のストレージノードＳＮの電圧が電源電圧Ｖddの場合、“Ｌ”レベル電圧の書き込み時は、書き込みトランジスタＷＴのソース−ドレイン間電圧Ｖｇｓが電源電圧Ｖddとなるため、書き込みトランジスタＷＴが十分オンする。このため、ストレージノードＳＮの電圧には０[Ｖ]（“Ｌ”レベル電圧）が書き込まれる。
【０００５】
図３（Ａ）〜図３（Ｃ）にストレージノードＳＮに“Ｈ”レベル電圧を書き込むときのタイミングチャートを示す。
ストレージノードＳＮに“Ｈ”レベル電圧を書き込むときは、書き込みビット線ＷＢＬに電源電圧Ｖddを印加した状態で（図３（Ｂ））、図３（Ａ）に示すように書き込みワード線ＷＷＬにハイレベル（電源電圧Ｖddレベル）のパルスを印加する。これにより書き込みトランジスタＷＴがオンし、図３（Ｃ）のように書き込み前のストレージノードＳＮの電圧が“Ｌ”レベルの場合、ストレージノードＳＮに電荷が書き込みビット線ＷＢＬから供給されて、ストレージノードＳＮの電圧が上昇する。このとき書き込みトランジスタＷＴのソース−ドレイン間電圧Ｖｇｓは、ストレージノードＳＮの電圧の上昇とともに小さくなる。そして、ストレージノードＳＮの電圧が電源電圧Ｖddから書き込みトランジスタＷＴの閾値電圧Ｖthnだけ低い電圧「Ｖdd−Ｖthn」に達したときに、書き込みトランジスタＷＴがカットオフする。このため、ストレージノードＳＮには「Ｖdd−Ｖthn」までしか電圧を書き込めない。
一方、ストレージノードＳＮに電源電圧Ｖdd以上の電圧を書き込むには、電源電圧Ｖddを「Ｖdd＋Ｖthn」以上に昇圧し、この昇圧電圧ＶＰＰのパルスを、図４（Ａ）に示すように書き込みワード線ＷＷＬに設定する必要がある。書き込みワード線ＷＷＬの設定電圧を昇圧電圧ＶＰＰ（＝Ｖdd＋Ｖthn）とした場合、図４（Ｃ）に示すように、ストレージノードＳＮには、図４（Ｂ）の電源電圧Ｖddが書き込みビット線ＷＢＬから書き込まれる。
【０００６】
書き込み後は、図５に示すように、書き込みワード線ＷＷＬの電圧をローレベル（＝０[Ｖ]）に立ち下げて、書き込みトランジスタＷＴをオフする。このとき読み出しワード線ＲＷＬの電圧を０[Ｖ]に保ったままとし、セレクトトランジスタＳＴのオフ状態を、次に読み出しを行う時まで維持する。このスタンバイ時には、ストレージノードＳＮがフローティングとなり、その蓄積電荷が保持される。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタＡＴのＭＯＳゲート容量に蓄積されている。したがってストレージノードＳＮの電圧は、書き込みトランジスタＷＴでの拡散層接合リーク、アンプトランジスタＡＴでのゲートリーク等により減少していく。このため、待機中に一定時間で再書き込み（リフレッシュ）を行う必要がある。
【０００７】
図６に、読み出し時のデータ出力系回路（センスアンプ）とメモリセルの接続関係を示す。
メモリセルアレイの列（カラム）ごとに設けられているセンスアンプＳＡの非反転入力「＋」に読み出しワード線ＲＷＬが接続され、反転入力「−」に基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは、読み出しワード線ＲＷＬに読み出す“１”レベルの電圧より少し低い電圧に設定される。
【０００８】
図７（Ａ）〜図７（Ｄ）に、ストレージノードＳＮの“Ｌ”レベル電圧を読み出すときのタイミングチャートを示す。
図７（Ｂ）に示すように、読み出しビット線ＲＢＬの電圧を電源電圧Ｖddにプリチャージし、電気的にフローティングにする。この状態で図７（Ａ）に示すように、読み出しワード線ＲＷＬにハイレベル電圧ＶＨ（電源電圧Ｖdd）のパルスを印加する。すると、セレクトトランジスタＳＴがオン可能となるが、ストレージノードＳＮの電圧が“Ｌ”レベルのため、アンプトランジスタＡＴはオフしたままである。よって、読み出しビット線ＲＢＬの電圧は電源電圧Ｖddのままであり、読み出しビット線ＲＢＬが基準電圧ＶＲＥＦより高いことから、センスアンプ出力ＳＡＯはハイレベル（たとえば電源電圧Ｖdd）となる。
【０００９】
図８（Ａ）〜図８（Ｄ）に、ストレージノードＳＮの“Ｈ”レベル電圧を読み出すときのタイミングチャートを示す。
図８（Ｂ）に示すように、読み出しビット線ＲＢＬの電圧を電源電圧Ｖddにプリチャージし、電気的にフローティングにする。この状態で図８（Ａ）に示すように、読み出しワード線ＲＷＬにハイレベル電圧ＶＨ（電源電圧Ｖdd）のパルスを印加する。すると、セレクトトランジスタＳＴがオンし、ストレージノードＳＮの電圧が“Ｈ”レベルのためアンプトランジスタＡＴもオンする。このため、フローティングの読み出しビット線ＲＢＬが、セレクトトランジスタＳＴ、アンプトランジスタＡＴの経路でコモンソース線ＣＳＬにディスチャージされる。このディスチャージによって、図８（Ｂ）に示すように読み出しビット線ＲＢＬの電圧は電源電圧Ｖddから低下し、センスアンプＳＡを活性化するタイミングまでには基準電圧ＶＲＥＦより小さいレベルに達する。よって図８（Ｄ）に示すように、センスアンプ出力ＳＡＯはローレベル（たとえば０[Ｖ]）となる。
【００１０】
以上の動作における課題を説明する。
前述したように、ストレージノードＳＮへの電圧入力を、書き込みトランジスタＷＴのソースとドレインを介して行うため、“Ｈ”レベル電圧を書き込むときは、書き込みトランジスタＷＴの閾値電圧Ｖthnによって上限がクリップされる。つまり、書き込みワード線ＷＷＬに電源電圧Ｖddを設定して書き込み動作を行うと、ストレージノードＳＮは「Ｖdd−Ｖthn」の電圧までしか書き込めない。ストレージノードＳＮに電源電圧Ｖddを書き込むには、予め電源電圧Ｖddを、書き込みトランジスタＷＴの閾値電圧Ｖthn以上さらに高い電圧に昇圧する必要がある。
また、ストレージノードＳＮの“Ｌ”と“Ｈ”のレベル電圧差は、書き込み直後から読み出し開始までの期間にリーク電流により低下する。そして読み出し対象の電圧差は、“Ｈ”レベルから低下したストレージノード電圧と“Ｌ”レベルのストレージノード電圧との差である。このため、リフレッシュを頻繁に行わないと読み出し対象である“Ｌ”と“Ｈ”の電圧差について、そのマージン確保が難しい。このマージンが小さいと頻繁にリフレッシュ動作を行う必要があり、電力消費が著しい。
以上の課題は、低電圧化、低消費電力化を阻害する大きな要因となっている。
【００１１】
上記マージン確保のために、ストレージノードＳＮと読み出しワード線ＲＷＬとの間にＭＯＳトランジスタ型キャパシタＣを設けるメモリセル構成が知られている（特許文献１参照）。
本特許文献１に記載されているメモリセルは、ストレージノード電圧をゲート入力として、ソースをオープンにして、ドレインを読み出しワード線ＲＷＬに接続させているＮＭＯＳトランジスタ（ＭＯＳトランジスタ型キャパシタＣ）を配置している。読み出し動作時に、読み出しワード線ＲＷＬを活性化すると、ＭＯＳトランジスタ型キャパシタＣのカップリング容量によって、読み出しワード線ＲＷＬの電圧上昇に連動してストレージノードの“Ｈ”レベル電圧が昇圧される。このため上記マージンが拡大し、その分、リフレッシュ動作の頻度を落としても正確なデータ読み出しが可能となる。
【００１２】
読み出し時にキャパシタを介してストレージノード電圧を昇圧することと同様な効果は、書き込み時にストレージノード電圧を昇圧することによっても達成可能である（特許文献２参照）。
本特許文献２に記載されているメモリセルは、キャパシタの一方電極をストレージノードに接続し、他方電極をキャパシタ駆動線に接続している。キャパシタ駆動線の制御電圧（ＷＣ信号）は、書き込み時にハイレベルからローレベルに駆動される。このため、書き込みトランジスタのソースとドレイン間の電圧差が拡大し、その分、書き込み電荷量を多くストレージノードに入力する。したがって、“Ｈ”レベルのストレージノード電圧が、キャパシタを用いない場合に比べ高く設定でき、このことが読み出し時のマージン拡大をもたらす。
【特許文献１】米国特許第２００５／０１２８８０３Ａ１号明細書
【特許文献２】特開昭６３−８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載されている技術では、読み出し動作時にストレージノード電圧を昇圧する。しかし、メモリセルの非アクセス時（スタンバイ時）のストレージノード電圧レベルは、何の対策も施されていない図１の３トランジスタ型メモリセルと同様である。このため読み出し時に多少電圧を昇圧しても、昨今の低電圧化、低消費電力化の要求に対して、読み出し時のマージン確保が十分とはいえない。このマージン拡大のためにＭＯＳトランジスタ型キャパシタＣのサイズを大きくすることも考えられるが、セルサイズの拡大につながり好ましくない。
【００１４】
特許文献２に記載されている技術では、書き込み動作時にストレージノード電圧を昇圧する。このためスタンバイ時のストレージノード電圧レベルは上昇している。しかし、キャパシタを駆動するＷＣ信号が書き込み動作時昇圧のための電圧設定となっていることから、読み出し時の昇圧ができない。したがって、この技術を用いても、昨今の低電圧化、低消費電力化の要求に対して、読み出し時のマージン確保が十分とはいえない。この特許文献２の技術を上記特許文献１の技術と単純に組み合わせると、書き込み時に昇圧用と読み出し時昇圧用にキャパシタが２つ必要になり、セルサイズが拡大するため好ましくない。
【００１５】
本発明が解決しようとする課題は、低電圧化、低消費電力化、高信頼性動作を実現するために、書き込みデータ論理に応じたストレージノード電圧の読み出し時のマージンを、余りセルサイズを大きくすることなく十分に拡大することである。
【課題を解決するための手段】
【００１６】
本発明にかかる半導体メモリデバイスは、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、ＭＯＳトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記ＭＯＳトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続され、前記キャパシタ制御線に接続され、当該キャパシタ制御線の電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の３値に制御可能な電圧制御回路をさらに有する。
前記電圧制御回路は、好適に、前記キャパシタ制御線に、前記中レベル電圧を基準として、前記高レベル電圧をとる正側パルスと、前記低レベル電圧をとる負側パルスとを印加可能である。
【００１７】
本発明に係る半導体メモリデバイスの動作方法は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、読み出しトランジスタ、ＭＯＳトランジスタからなるキャパシタ、および、ストレージノードを有し、前記キャパシタを構成する前記ＭＯＳトランジスタのゲートが前記ストレージノードに接続され、ソースとドレインの少なくとも一方がキャパシタ制御線に接続されている半導体メモリデバイスの動作方法であって、前記キャパシタ制御線の電圧を、スタンバイ時の電圧レベルを基準として、前記ストレージノードに対するデータの書き込み時と読み出し時とで電圧の大小方向が異なる向きに制御する。
好適に、前記データのうち少なくともハイレベルデータを書き込むときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記低レベル電圧の値をとる負側パルスを前記キャパシタ制御線に印加する。
好適に、前記データのうち少なくともハイレベルデータを読み出すときに、低レベル電圧と高レベル電圧との間の値を有する中レベル電圧を基準に、前記高レベル電圧の値をとる正側パルスを前記キャパシタ制御線に印加する。
【００１８】
上記構成によれば、ＭＯＳトランジスタからなるキャパシタを介して、キャパシタ制御線がストレージノードに容量カップリングしている。このため、たとえば電圧制御回路によって、キャパシタ制御線の電圧を制御することによってストレージノード電圧を昇圧できる。本発明では、このキャパシタ制御線の電位を３値、すなわち高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧に制御できる。
より詳細には、たとえば、データの書き込み時には、中レベル電圧を基準に、低レベル電圧をとる負側パルスをキャパシタ制御線に印加する。この負側パルスのエンドエッジ、すなわち当該負側パルスの低レベル電圧が元の中レベル電圧に戻るタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が上昇する。また、データの読み出し時には、たとえば、中レベル電圧を基準に、高レベル電圧をとる正側パルスをキャパシタ制御線に印加する。この正側パルスのフロントエッジ、すなわち当該正側パルスが立ち上がるタイミングで、前記キャパシタの容量カップリングによってストレージノード電圧が、上記書き込み時の昇圧後の電圧よりさらに高くまで上昇する。
【発明の効果】
【００１９】
本発明によれば、低電圧化、低消費電力化、高信頼性動作を実現するために、読み出し時のマージン拡大を、余りセルサイズを大きくすることなく十分に達成できる。
【発明を実施するための最良の形態】
【００２０】
図９に、本実施形態のメモリセルの等価回路図を示す。ここでの説明は図１との違いのみ説明する。
このメモリセルＭＣｂは、図１に示す３Ｔ型メモリセルＭＣａに、ＭＯＳトランジスタ型キャパシタＣと、ストレージノード電圧制御信号ＳＣ（以下、ＳＣ信号という）の供給線とを追加したものである。
ＭＯＳトランジスタ型キャパシタＣは、図示例のものに限定されないが、ここではＮ型チャネルのＭＯＳ（ＮＭＯＳ）トランジスタから構成されている。
このＮＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、書き込み時と読み出し時の双方で制御され、３値をとるＳＣ信号の供給線に接続されている。ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタの２つのソース・ドレイン領域をショートしてもよいが、ここではオープンとなっている。他の構成、すなわち書き込みトランジスタＷＴ、セレクトトランジスタＳＴ、アンプトランジスタＡＴと、それらの書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬとの接続関係は図１と同様である。
【００２１】
図１０に、半導体メモリデバイスの概略的なブロック図を示す。
図解した半導体メモリデバイスは、図９に示すメモリセルＭＣｂをマトリクス状に多数配置したメモリセルアレイ１と、その周辺回路とからなる。実際にメモリセルアレイ１は、図１１に示すように、複数（ここでは４つ）のセルアレイブロック１−０,１−１,１−２,１−３からなる。
周辺回路は、図１０に示すように、Ｘアドレスデコーダ２、Ｙアドレスデコーダ３、ロウデコーダ４、ビット線（ＢＬ）リセット回路５、カラム回路６、Ｉ／Ｏバッファ(Input/Output Buffer)９、制御回路１１を含む。
制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥを入力し、これらの３つのイネーブル信号に基づいて読み出し時にロウデコーダ４およびカラム回路６を制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にロウデコーダ４およびカラム回路６を制御する書き込み制御(Write Control)回路１１Ｂとを備える。
周辺回路が以上の構成を有すること自体は一般的であることから、以下、一般的な機能の説明は省略し、主に特徴的な内部構成および機能を説明する。
【００２２】
本実施形態のロウデコーダ４は、書き込みワード線ＷＷＬを選択して所定電圧を印加するためのＷＷＬデコーダ４Ａ、読み出しワード線ＲＷＬを選択して所定電圧を印加するためのＲＷＬデコーダ４Ｂのほかに、ＳＣ信号の供給線を選択してＳＣ信号を印加するためのＳＣデコーダ４Ｃを備える。これらＷＷＬデコーダ４Ａ、ＲＷＬデコーダ４ＢおよびＳＣデコーダ４Ｃを備えるロウデコーダ４が、図１１に示すように、セルアレイブロック１−０,１−１,１−２,１−３の各々に対して設けられている。
この４つのロウデコーダ４を選択するための回路として、図１１に示すように、Ｘアドレスデコーダ２内に、ブロック選択のためのＸアドレスビットＸ０,Ｘ１をデコードするＸセレクト回路７が設けられている。また、４つのロウデコーダ４の各々に、ブロック選択のためのイネーブル信号セレクト回路８が設けられている。
【００２３】
Ｘセレクト回路７からは、セルアレイブロック１−０を選択するためのＸセレクト信号Ｘ_ＳＥＬ０、セルアレイブロック１−１を選択するためのＸセレクト信号Ｘ_ＳＥＬ１、セルアレイブロック１−２を選択するためのＸセレクト信号Ｘ_ＳＥＬ２、セルアレイブロック１−３を選択するためのＸセレクト信号Ｘ_ＳＥＬ３が出力される。
イネーブル信号セレクト回路８は、この４つのＸセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを入力し、活性化する。活性化したイネーブル信号セレクト回路８は、入力するＷＷＬイネーブル・コモン信号ＷＷＬＥ_Ｃ、ＲＷＬイネーブル・コモン信号ＲＷＬＥ_Ｃ、ＳＣイネーブル・コモン信号ＳＣＥ_Ｃの各々を、ロウデコーダ４内のＷＷＬデコーダ４Ａ、ＲＷＬデコーダ４Ｂ、ＳＣデコーダ４Ｃに供給する回路である。
この３つのイネーブル共通信号、すなわちＷＷＬイネーブル・コモン信号ＷＷＬＥ_Ｃ、ＲＷＬイネーブル・コモン信号ＲＷＬＥ_Ｃ、ＳＣイネーブル・コモン信号ＳＣＥ_Ｃは、制御回路１１内に設けられている共通イネーブル回路１０にて、外部から入力されるチップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥに基づいて生成される。
【００２４】
以上の構成により、図１１に示す４つのセルアレイブロック１−０,１−１,１−２,１−３の１つが選択され、活性化される。このため、動作対象のメモリセルを含むブロックのみ活性化し、消費電力の抑制が達成される。
なお、制御回路１１は、入力する書き込みイネーブル信号ＷＥの反転信号（反転イネーブル信号ＷＥ＿）を生成し、４つのＳＣデコーダ４Ｃに供給する。
【００２５】
図１２に、Ｘセレクト回路７の回路例を示す。
図解したＸセレクト回路７は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクト回路７は、ＸアドレスビットＸ０,Ｘ１を入力し、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
【００２６】
図１３に、イネーブル信号セレクト回路８の回路例を示す。
図解したイネーブル信号セレクト回路８は、３つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ６、３つのインバータＩＮＶ８〜ＩＮＶ１０から構成されている。
イネーブル信号セレクト回路８は、３つのイネーブル・コモン信号、すなわちＲＷＬイネーブル・コモン信号ＲＷＬＥ_Ｃ、ＷＷＬイネーブル・コモン信号ＷＷＬＥ_Ｃ、ＳＣイネーブル・コモン信号ＳＣＥ_Ｃを、図１２により選択されたＸセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３の何れか一のＸセレクト信号Ｘ＿ＳＥＬと論理積をとる。これにより、イネーブル信号セレクト回路８は、ＲＷＬイネーブル信号ＲＷＬＥ、ＷＷＬイネーブル信号ＷＷＬＥ、ＳＣイネーブル信号ＳＣＥを出力する。
【００２７】
この図１３と図１２の回路構成は、ＸアドレスビットＸ０,Ｘ１により指定された一のロウデコーダ４を活性化するために設けられている。そのため当該一のロウデコーダ４に接続されているセルブロックのみが活性化し、Ｘアドレスの残りのビットによって、当該選択されたブロック内の、読み出しワード線ＲＷＬ、書き込みワード線ＷＷＬが選択されて所定電圧が印加される。
とくに図１３のイネーブル信号セレクト回路８は、ＳＣイネーブル信号ＳＣＥを生成する機能を有することが、その特徴の一つである。
【００２８】
つぎに、本実施形態における周辺回路の大きな特徴の一つであるＳＣデコーダ４Ｃの回路構成と動作について、２つの構成例を挙げて説明する。
【００２９】
＜第１構成例＞
図１４に、第１構成例のＳＣデコーダ４Ｃａの回路図を示す。
このＳＣデコーダ４Ｃａが生成するＳＣ信号電圧は、高レベル電圧ＶＰＳＣ、中レベル電圧ＶＮＳＣ１、低レベル電圧ＶＮＳＣ２の３値である。図１４の場合、各レベル電圧は電源電圧Ｖddおよび接地電圧０[Ｖ]との関係で、Ｖdd≧ＶＰＳＣ≧ＶＮＳＣ１≧ＶＮＳＣ２≧０[Ｖ]の関係を満たす。
図解したＳＣデコーダ４Ｃａは、３つのインバータＩＮＶ１１,ＩＮＶ１２,ＩＮＶ１３と、２つのナンド回路ＮＡＮＤ７,ＮＡＮＤ８と、１つのＰＭＯＳトランジスタ４１と、２つのＮＭＯＳトランジスタ４２,４３とを有する。
【００３０】
ナンド回路ＮＡＮＤ７の一方入力と、インバータＩＮＶ１１の入力に、図１１の制御回路１１で生成された反転書き込みイネーブル信号ＷＥ＿が入力可能になっている。ナンド回路ＮＡＮＤ７の他方入力、インバータＩＮＶ１２の入力、ナンド回路ＮＡＮＤ８の一方入力に、図１３からＳＣイネーブル信号ＳＣＥが入力可能になっている。ナンド回路ＮＡＮＤ８の他方入力は、インバータＩＮＶ１１の出力に接続されている。ナンド回路ＮＡＮＤ７の出力はＰＭＯＳトランジスタ４１のゲートに接続され、インバータＩＮＶ１２の出力はＮＭＯＳトランジスタ４２のゲートに接続され、ナンド回路ＮＡＮＤ８の出力はインバータＩＮＶ１３を介してＮＭＯＳトランジスタ４３のゲートに接続されている。ＰＭＯＳトランジスタ４１のソースが高レベル電圧ＶＰＳＣの供給線に接続され、そのドレインがＮＭＯＳトランジスタ４２と４３の共通ドレインに接続されている。ＮＭＯＳトランジスタ４２のソースが中レベル電圧ＶＮＳＣ１の供給線に接続され、ＮＭＯＳトランジスタ４３のドレインが低レベル電圧ＶＮＳＣ２の供給線に接続されている。ＮＭＯＳトランジスタ４２,４３の共通ドレインからＳＣ信号が出力される。
【００３１】
このＳＣ信号は、図１０の場合、ＳＣ（０）…ＳＣ（Ｎ）が付記されている（Ｎ＋１）本のＳＣ信号の供給線において、そのいずれかに供給される。このＳＣ信号の供給線の選択は、ＸアドレスのＸアドレスビットＸ０,Ｘ１以外のビットをロウデコーダ４がデコードすることにより決定される。
【００３２】
＜第２構成例＞
図１５に、第２構成例のＳＣデコーダ４Ｃｂの回路図を示す。
このＳＣデコーダ４Ｃｂが図１４のＳＣデコーダ４Ｃａと異なる点は、前段の論理回路部分４０である。図１４の場合は、３つの電圧値が電源電圧Ｖddと０[Ｖ]の範囲内であった。これに対し、低レベル電圧ＶＮＳＣ２を負側、高レベル電圧ＶＰＳＣを電源電圧Ｖddより高くしたい場合がある。図１５の論理回路部分４０は、このような要求を満たすために、電源電圧Ｖddレベルの入力を、より高いレベル（Ｖppレベル）に変換する機能を付加したものである。
【００３３】
図１６に、この論理回路部分４０の詳細を示す。
論理回路部分４０は、３つのインバータＩＮＶ１４〜ＩＮＶ１６と、２つのナンド回路ＮＡＮＤ９,１０と、２つのＶＰＰレベル変換回路５０ａ,５０ｂと、２つのＶＤＤレベル変換回路５１ａ,５１ｂとを備える。
【００３４】
ナンド回路ＮＡＮＤ９の一方入力に、ＶＰＰレベル変換回路５０ａを介して、反転書き込みイネーブル信号ＷＥ＿が入力可能になっている。反転書き込みイネーブル信号ＷＥ＿は、インバータＩＮＶ１１およびＶＤＤレベル変換回路５１ｂを介して、ナンド回路ＮＡＮＤ１０の一方入力に入力可能になっている。
ＳＣイネーブル信号ＳＣＥは、ＶＰＰレベル変換回路５０ｂを介して、ナンド回路ＮＡＮＤ９の他方入力に入力可能になっている。さらにＳＣイネーブル信号ＳＣＥは、ＶＤＤレベル変換回路５１ａを介して、インバータＩＮＶ１５の入力およびナンド回路ＮＡＮＤ１０の他方入力に入力可能になっている。
【００３５】
図１７にＶＰＰレベル変換回路５０ａ,５０ｂの回路例を、図１８にＶＤＤレベル変換回路５１ａ,５１ｂの回路例を示す。
この２つの回路例は、いわゆるラッチ回路であり、その負荷側の一対のＰＭＯＳトランジスタ５２Ａ,５２Ｂ、駆動側の一対のＮＭＯＳトランジスタ５４Ａ,５４Ｂ、ならびに、一方入力ＩＮの電圧を反転して他方入力に供給するインバータＩＮＶ１７を有すること自体は共通する。
ただし、負荷側と駆動側の間に設けられている出力部の構成が異なり、図１７では、その出力部が一対のＰＭＯＳトランジスタ５３Ａ,５３Ｂからなり、図１８では、その出力部が一対のＮＭＯＳトランジスタ５３ａ,５３ｂからなる。また、ラッチ回路部およびインバータＩＮＶ１７の供給電圧レベルが相違し、図１７では電源電圧Ｖddより高い高電圧ＶPPと、接地電圧とを用い、図１８では電源電圧Ｖddと、接地電圧より低い負電圧ＶNNとを用いている。
【００３６】
図１７の回路では、高電圧ＶPPと接地電圧との間に、ＰＭＯＳトランジスタ５２Ａ、ＰＭＯＳトランジスタ５３ＡおよびＮＭＯＳトランジスタ５４Ａが従属接続され、これと並列に、ＰＭＯＳトランジスタ５２Ｂ、ＰＭＯＳトランジスタ５３ＢおよびＮＭＯＳトランジスタ５４Ｂが従属接続されている。ＰＭＯＳトランジスタ５２Ａ、ＮＭＯＳトランジスタ５４Ａの各ゲートが入力ＩＮに接続され、入力ＩＮがインバータＩＮＶ１７を介してＰＭＯＳトランジスタ５２Ｂ、ＮＭＯＳトランジスタ５４Ｂの各ゲートに接続されている。ＰＭＯＳトランジスタ５３Ａのゲートは、ＰＭＯＳトランジスタ５３Ｂのドレインおよび出力ＯＵＴに接続され、ＰＭＯＳトランジスタ５３ＢのゲートはＰＭＯＳトランジスタ５３Ａのドレインに接続されている。ＰＭＯＳトランジスタ５２Ａ,５２Ｂ、ＰＭＯＳトランジスタ５３Ａ,５３Ｂが高電圧ＶPPにより基板バイアスされ、ＮＭＯＳトランジスタ５４Ａ,５４Ｂが接地電圧ＧＮＤにより基板バイアスされている。
図１８の構成もほぼ図１７と同じである。図１８の回路において、その出力部のＮＭＯＳトランジスタ５３ａのゲートがＮＭＯＳトランジスタ５３ｂのドレインに接続されて、そこから出力ＯＵＴＮが取り出されている。また、ＮＭＯＳトランジスタ５３ｂのゲートがＮＭＯＳトランジスタ５３ａのドレインに接続されている。
【００３７】
これら図１５〜図１８に示す回路を用いると、ＶＰＰレベル変換回路５０ａ,５０ｂおよびＶＤＤレベル変換回路５１ａ,５１ｂによって、レベル変換ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２,４３からなる３つのトランジスタのうち、非選択のＭＯＳトランジスタをカットオフできるように、それらトランジスタのゲート電圧レベルを制御する。
図１７のＶＰＰレベル変換回路５０ａ,５０ｂは、電源電圧Ｖddから接地電圧ＧＮＤまでの振幅の信号を、高電圧ＶPPから接地電圧ＧＮＤの信号に電圧変換する回路である。また、図１８のＶＤＤレベル変換回路５１ａ,５１ｂは、電源電圧Ｖddから接地電圧ＧＮＤまでの振幅の信号を、電源電圧Ｖddから負電圧ＶNNまでの振幅の信号に電圧変換する回路である。
なお、低レベル電圧ＶＮＳＣ２を負電圧にセットする場合は、メモリセルアレイ領域のＰウェルのローレベル電圧よりも高い電圧にセットする必要がある。
【００３８】
つぎに、以上の構成を有するＳＣデコーダ４Ｃの動作を、ＳＣデコーダ４Ｃａ（図１４）を中心に説明する。
ここでは、電源電圧Ｖdd（１.８[Ｖ]）≧ＶＰＳＣ（１.８[Ｖ]）≧ＶＮＳＣ１（０.９[Ｖ]）≧ＶＮＳＣ２（０.０[Ｖ]）≧０[Ｖ]の電圧関係を前提とする。
また、書き込みトランジスタＷＴの閾値電圧Ｖthnを０.４[Ｖ]とする。
【００３９】
図１９（Ｃ）に、ＳＣデコーダ４Ｃａの出力レベル変化を示す。また、図１９（Ａ）と図１９（Ｂ）に、読み出し動作と書き込み動作を規定するＳＣイネーブル信号ＳＣＥと書き込みイネーブル反転信号ＷＥ＿とのパルス波形を示す。
スタンバイ状態、すなわち、ＳＣイネーブル信号ＳＣＥが“Ｌ”レベル、書き込みイネーブル反転信号ＷＥ＿が“Ｈ”レベルのときは、図１４のＮＭＯＳトランジスタ４２のみオンし、ＳＣ信号レベルがＶＮＳＣ１となる。
図１９（Ａ）に示すように、読み出し時にＳＣイネーブル信号ＳＣＥを“Ｈ”レベルに変化させると、このとき書き込みイネーブル反転信号ＷＥ＿が“Ｈ”レベルであることから、図１４のＰＭＯＳトランジスタ４１のみオンし、ＳＣ信号レベルがＶＮＳＣ２となる。
読み出し動作後のスタンバイ状態で図１９（Ｂ）の書き込みイネーブル反転信号ＷＥ＿が“Ｈ”レベルからローレベルに変化するため、再び、ＳＣ信号レベルがＶＮＳＣ１となる。この状態は、読み出し動作終了時に書き込みイネーブル反転信号ＷＥ＿が“Ｌ”レベルに変化しても同じである。
そして書き込み動作時に、ＳＣイネーブル信号ＳＣＥが“Ｈ”レベルに変化すると、図１４のＮＭＯＳトランジスタ４３のみがオンし、ＳＣ信号レベルがＶＰＳＣ２となる。
このようにしてＳＣデコーダ４Ｃａ（４Ｃｂも同様）は、入力した制御信号の論理の組み合わせに応じて３値を出力することができる。
【００４０】
以上、本実施形態の半導体メモリデバイスの構成と、一部の回路動作（ＳＣデコーダの動作）を説明した。以下に、この構成と回路動作を前提として、本発明の動作方法の実施形態を説明する。
【００４１】
＜“Ｌ”データ書き込み＞
ストレージノードＳＮに“Ｌ”レベルを書き込む動作について、図２０のセル回路図、図２１のタイミングチャートを参照して説明する。
ストレージノードＳＮに“Ｌ”レベルの電圧を書き込むときは、図２０に示すように書き込みビット線ＷＢＬにローレベル電圧ＶＬ（＝０[Ｖ]）を設定した状態で、図２１（Ａ）〜図２１（Ｄ）に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図２１（Ａ）〜図２１（Ｄ）に示すように、書き込みイネーブル反転信号ＷＥ＿、ＷＷＬイネーブル信号ＷＷＬＥ、書き込みワード線ＷＷＬおよびＳＣイネーブル信号ＳＣＥをすべてローレベル（＝０[Ｖ]）で保持する。また、このとき図１９で説明したスタンバイ状態となっており、ＳＣ信号が中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）となっている（図２１（Ｅ））。
この状態で、図２１（Ｂ）に示すようにＷＷＬイネーブル信号ＷＷＬＥの電圧を電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上げると、図２１（Ｃ）に示すように書き込みワード線ＷＷＬの電圧が電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がる。すると、初期状態のストレージノードＳＮが“Ｈ”レベルの場合、図２０の書き込みトランジスタＷＴがオンし、ストレージノードＳＮには書き込みビット線ＷＢＬの設定電圧（ローレベル電圧ＶＬ（＝０[Ｖ]））が書き込まれる。
より詳細には、書き込み前のストレージノードＳＮの電圧が電源電圧Ｖddに近い電圧の場合、書き込みトランジスタＷＴのソース−ドレイン間電圧Ｖｇｓがほぼ電源電圧Ｖddとなるため、書き込みトランジスタＷＴが十分にオンする。そして、ストレージノードＳＮから電荷が書き込みビット線ＷＢＬに引き抜かれて、図２１（Ｆ）に示すように、ストレージノードＳＮの電圧が書き込みビット線ＷＢＬの設定電圧（ローレベル電圧ＶＬ（＝０[Ｖ]））と略等しくなる。
このようにしてストレージノードＳＮに“Ｌ”レベル電圧が書き込まれた後は、書き込みトランジスタＷＴがカットオフ状態になる。
【００４２】
その後、図２１（Ｄ）に示すように、ＳＣイネーブル信号ＳＣＥをハイレベル（電源電圧Ｖdd）に立ち上げる。すると、図１９の回路動作に基づいて、図２１（Ｅ）に示すようにＳＣ信号電圧が、中レベル電圧ＶＮＳＣ１から低レベル電圧ＶＮＳＣ２（＝０[Ｖ]）に立ち下がる。これにより、図２０のＭＯＳトランジスタ型キャパシタＣを介する容量カップリングにより、ストレージノードＳＮの電圧が低下する。しかし、書き込みトランジスタＷＴが何時でもオン可能な状態にあるため、この電圧低下に応じて書き込みトランジスタＷＴが瞬時にオンし、書き込みビット線ＷＢＬからの電荷供給が速やかに行われ、ストレージノードＳＮの“Ｌ”レベル電圧（＝０[Ｖ]）が直ぐに復帰する。
その後、図２１（Ｄ）に示すようにＳＣイネーブル信号ＳＣＥの電圧がローレベルに戻され、図１９の回路動作に基づいて、ＳＣ信号の電圧がハイレベルの中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）に立ち上がる。このときも容量カップリングにより電圧変動がストレージノードＳＮにおいて起こる。ただし、この場合は、ストレージノードＳＮの電圧は瞬間的な電圧上昇となる。これは、オン状態の書き込みトランジスタＷＴから電荷が書き込みビット線ＷＢＬに速やかに引き抜かれるためである。
【００４３】
このようなストレージノードＳＮへの“Ｌ”レベル電圧の書き込み時に起こる容量カップリングでは、ＭＯＳトランジスタ型キャパシタＣを構成するトランジスタの閾値電圧Vthnを０.４[Ｖ]とすると、低レベル電圧ＶＮＳＣ２が０[Ｖ]、ストレージノードＳＮの電圧が０[Ｖ]のため、当該ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタはオフしている。そのため、ストレージノード電圧とＳＣ信号電圧とのカップリング容量は、ＭＯＳトランジスタ型キャパシタＣを構成するトランジスタのゲートオーバーラップ容量のみである。したがって、容量カップリングによるストレージノードＳＮの電圧変動は無視できるほど小さい。したがって、瞬時にオンする書き込みトランジスタＷＴによって、当該電圧変動が速やかに除去される。
その後、図２１（Ｂ）のＷＷＬイネーブル信号ＷＷＬＥの電圧を立ち下げると、これによって書き込みワード線ＷＷＬの電圧が立ち下がる（図２１（Ｃ））ことで、メモリセルへの“Ｌ”書き込み動作は完了し、ストレージノードＳＮは、フローティング状態（保持状態、スタンバイ状態）へと遷移する。
【００４４】
＜“Ｈ”データ書き込み動作＞
ストレージノードＳＮに“Ｈ”レベルを書き込む動作について、図２２のセル回路図、図２３のタイミングチャートを参照して説明する。
ストレージノードＳＮに“Ｈ”レベルの電圧を書き込むときは、図２２に示すように書き込みビット線ＷＢＬにハイレベル電圧ＶＨ（＝Ｖdd）を設定した状態で、図２３（Ａ）〜図２３（Ｄ）に示すように各種信号レベルを制御する。
具体的には、書き込み前の初期状態では、図２３（Ａ）〜図２３（Ｄ）に示すように、書き込みイネーブル反転信号ＷＥ＿、ＷＷＬイネーブル信号ＷＷＬＥ、書き込みワード線ＷＷＬおよびＳＣイネーブル信号ＳＣＥをすべてローレベル（＝０[Ｖ]）で保持する。また、このとき図１９で説明したスタンバイ状態となっており、ＳＣ信号が中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）となっている（図２３（Ｅ））。
この状態で、図２３（Ｂ）に示すようにＷＷＬイネーブル信号ＷＷＬＥの電圧を電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上げると、図２３（Ｃ）に示すように書き込みワード線ＷＷＬの電圧が電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がる。すると、初期状態のストレージノードＳＮが“Ｌ”レベルの場合、図２２の書き込みトランジスタＷＴがオンし、ストレージノードＳＮには書き込みビット線ＷＢＬの設定電圧（ハイレベル電圧ＶＨ（＝Ｖdd））が書き込まれる。
より詳細には、書き込み前のストレージノードＳＮの電圧が接地電圧（＝０[Ｖ]）に近い電圧の場合、書き込みトランジスタＷＴのソース−ドレイン間電圧Ｖｇｓがほぼ電源電圧Ｖddとなるため、書き込みトランジスタＷＴが十分オンする。そして、ストレージノードＳＮに電荷が書き込みビット線ＷＢＬから供給されて、ストレージノードＳＮの電圧が上昇する。ただし、その電圧は電源電圧Ｖddまでは至らない。ストレージノードＳＮの電圧が、電源電圧Ｖddから書き込みトランジスタＷＴの閾値電圧Vthnだけ低い“Ｖdd−Ｖthn＝１.８[Ｖ]−０.４[Ｖ]＝１.４[Ｖ]”に達すると、書き込みトランジスタＷＴがカットオフするからである。
このようにして図２３（Ｆ）に示すように、ストレージノードＳＮに“Ｖdd−Ｖthn”の電圧が書き込まれた後は、図２２の書き込みトランジスタＷＴがカットオフ状態になる。
【００４５】
その後、図２３（Ｄ）に示すように、ＳＣイネーブル信号ＳＣＥをハイレベル（電源電圧Ｖdd）に立ち上げる。すると、図１９の回路動作に基づいて、図２３（Ｅ）に示すようにＳＣ信号電圧が、中レベル電圧ＶＮＳＣ１から低レベル電圧ＶＮＳＣ２（＝０[Ｖ]）に立ち下がる。これにより、図２２のＭＯＳトランジスタ型キャパシタＣを介する容量カップリングにより、ストレージノードＳＮの電圧が低下する。しかし、書き込みトランジスタＷＴが何時でもオン可能な状態にあるため、この電圧低下に応じて書き込みトランジスタＷＴが瞬時にオンし、書き込みビット線ＷＢＬからの電荷供給が速やかに行われ、ストレージノードＳＮにおいて、電源電圧Ｖddから書き込みトランジスタＷＴの閾値電圧Vthnだけ低い“Ｖdd−Ｖthn＝１.８[Ｖ]−０.４[Ｖ]＝１.４[Ｖ]”が直ぐに復帰する。
その後、図２３（Ｄ）に示すようにＳＣイネーブル信号ＳＣＥの電圧がローレベルに戻され、図１９の回路動作に基づいて、ＳＣ信号の電圧がハイレベルの中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）に立ち上がる。このとき図２２のＭＯＳトランジスタ型キャパシタＣを介したストレージノード電圧とＳＣ信号電圧との容量カップリングにより、ストレージノードＳＮの電圧が“Ｖdd−Ｖthn＋α”へと上昇する。
【００４６】
この電圧αだけストレージノードＳＮを昇圧する動作において、図２２のＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタがオンして、反転層が発生しているときの、ストレージノード電圧とＳＣ信号電圧間のカップリング比が０.５であるとする。この場合、上記電圧αは、α＝０.５×(ＶＮＳＣ１−ＶＮＳＣ２)＝０.４５[Ｖ]となり、昇圧後のストレージノード電圧は、１.４[Ｖ]＋０.４５[Ｖ]＝１.８５[Ｖ]となる。
このようにストレージノード電圧を昇圧することは書き込みトランジスタＷＴのソース電位が上昇することを意味することから、書き込みトランジスタＷＴがカットオフし、その後、昇圧された電圧“Ｖdd−Ｖthn＋α”がストレージノードＳＮに保持される。
また、この電圧カップリングにおいて、ＭＯＳトランジスタ型キャパシタＣを構成するトランジスタの閾値電圧Vthnを０.４[Ｖ]とすると、ＶＮＳＣ２＝０[Ｖ]、ストレージノードＳＮの昇圧直前の電圧＝Ｖdd−Ｖthn＝１.８[Ｖ]−０.４[Ｖ]＝１.４[Ｖ]であるため、ＭＯＳトランジスタ型キャパシタＣを構成するトランジスタがオンする。そのため、ストレージノードＳＮのＳＣ信号間にはゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅α（電位変動）が０.４５[Ｖ]と大きい。
その後、図２３（Ｂ）のＷＷＬイネーブル信号ＷＷＬＥの電圧を立ち下げると、これによって書き込みワード線ＷＷＬの電圧が立ち下がる（図２３（Ｃ））ことで、メモリセルへの“Ｈ”書き込み動作は完了し、ストレージノードＳＮは、フローティング状態（保持状態、スタンバイ状態）へと遷移する。
【００４７】
図２４に、読み出し時のデータ出力系回路（センスアンプ）とメモリセルの接続関係を示す。
読み出しワード線ＲＷＬごとに、ＰＭＯＳトランジスタからなるプリチャージトランジスタＰＴが設けられている。プリチャージトランジスタＰＴは、そのソースが電源電圧Ｖddの供給線に接続され、ドレインが読み出しワード線ＲＷＬに接続されている。また、プリチャージトランジスタＰＴのゲートは、ローアクティブのプリチャージ信号（／ＰＲＥ）により制御される。プリチャージ信号（／ＰＲＥ）の制御線は、図１０および図１１の読み出し制御回路１１Ａから出力される読み出し制御信号ＲＣに基づいて周辺回路内で生成され、書き込み時に当該プリチャージトランジスタＰＴのゲートに供給される。
また、メモリセルアレイの列（カラム）ごとに設けられているセンスアンプＳＡの非反転入力「＋」に読み出しワード線ＲＷＬが接続され、反転入力「−」に基準電圧ＶＲＥＦが印加されている。基準電圧ＶＲＥＦは読み出し動作時の比較参照電圧で、読み出し時に読み出しビット線ＲＢＬに設定する電圧より十分低く０[Ｖ]より高い電圧値を有する。たとえば上記読み出しビット線ＲＢＬの設定電圧が電源電圧Ｖddの場合、基準電圧ＶＲＥＦはＶdd／２程度の値に決められる。
【００４８】
＜“Ｌ”データ読み出し動作＞
図２５（Ａ）〜図２５（Ｉ）に、“Ｌ”データの読み出し時のタイミングチャートを示す。
ストレージノードＳＮから“Ｌ”レベルの電圧を読み出すときは、書き込みイネーブル反転信号ＷＥ＿を書込み禁止状態であるハイレベル（Ｖdd＝１.８[Ｖ]）に保持した状態で、図２５（Ａ）〜図２５（Ｆ）に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図２５（Ｂ）〜図２５（Ｅ）に示すように、プリチャージ信号（／ＰＲＥ）、ＲＷＬイネーブル信号ＲＷＬＥ、読み出しワード線ＲＷＬの電圧およびＳＣイネーブル信号ＳＣＥをすべてローレベル（＝０[Ｖ]）で保持する。プリチャージ信号（／ＰＲＥ）がローレベルであることから、図２４のプリチャージトランジスタＰＴがオンし、読み出しビット線ＲＢＬに電源電圧Ｖddが設定されている。また、このとき図１９で説明したスタンバイ状態となっており、ＳＣ信号が中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）となっている（図２５（Ｆ））。
【００４９】
図２５（Ｂ）に示すように、プリチャージ信号（／ＰＲＥ）がハイレベル、たとえば電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がると、読み出しビット線ＲＢＬが、電源電圧Ｖddを保ったままフローティング状態に遷移する。
図２５（Ｅ）に示すように、ＳＣイネーブル信号ＳＣＥをハイレベル（電源電圧Ｖdd）に立ち上げる。すると、図１９の回路動作に基づいて、図２５（Ｆ）に示すようにＳＣ信号電圧が、中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）から高レベル電圧ＶＰＳＣ（＝１.８[Ｖ]）に立ち上がる。このとき、図２４のＭＯＳトランジスタ型キャパシタＣを介する、ストレージノード電圧とＳＣ信号電圧との容量カップリングにより、ストレージノードＳＮの電圧が上昇する。
【００５０】
ただし、このとき電圧関係がＶdd（１.８[Ｖ]）≧ＶＰＳＣ（１.８[Ｖ]）≧ＶＮＳＣ１（０.９[Ｖ]）≧ＶＮＳＣ２（０.０[Ｖ]）≧０[Ｖ]を満たし、かつ、ストレージノードＳＮの電圧が０[Ｖ]である。したがって、このストレージノードＳＮの“Ｌ”レベル読み出し時に起こる容量カップリングでは、ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタの閾値電圧Vthnを０.４[Ｖ]とすると、当該ＮＭＯＳトランジスタはオフしている。そのため、ストレージノード電圧とＳＣ信号電圧とのカップリング容量は、ＭＯＳトランジスタ型キャパシタＣを構成するトランジスタのゲートオーバーラップ容量のみである。したがって、容量カップリングによるストレージノードＳＮの電圧変動（電圧上昇）は無視できるほど小さい。
【００５１】
つぎに、図２５（Ｃ）に示すようにＲＷＬイネーブル信号ＲＷＬＥの電圧を電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上げると、図２５（Ｄ）に示すように読み出しワード線ＲＷＬの電圧が電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がる。
しかし、ストレージノードＳＮの電圧が０[Ｖ]なので、図２４のアンプトランジスタＡＴはオフしたままであり、その結果、読み出しビット線ＲＢＬの電圧は電源電圧Ｖdd（＝１.８[Ｖ]）のままである。したがって、その後に図２４のセンスアンプＳＡを活性化しても、読み出しビット線ＲＢＬの電圧が基準電圧ＶＲＥＦ（＝０.９[Ｖ]）を下回ることがなく、センスアンプ出力ＳＡＯは“Ｌ”（＝０[Ｖ]）となる。
その後、図２５（Ｃ）のＲＷＬイネーブル信号ＲＷＬＥの電圧を立ち下げると、これによって読み出しワード線ＲＷＬの電圧が立ち下がる（図２５（Ｄ））。また、図２５（Ｄ）に示すようにＳＣイネーブル信号ＳＣＥの電圧がローレベルに戻され、図１９の回路動作に基づいて、ＳＣ信号の電圧がハイレベルの中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）に下がる。これにより、ストレージノード電圧とＳＣ信号電圧との容量カップリングによりストレージノードＳＮの電圧が下降し、読み出し動作前のストレージノードＳＮの電圧へ戻る。ただし、前述のストレージノードＳＮの電圧が０[Ｖ]なので、ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタがオフしていることに起因して、容量カップリングによる電位変動（この場合、電位降下）は無視できるほど小さい。
最後に、プリチャージ信号（／ＰＲＥ）をローレベルに戻して、再び、読み出しワード線ＲＷＬを電源電圧Ｖddにプリチャージすると、当該“Ｌ”データ読み出し動作が終了する。
【００５２】
＜“Ｈ”データ読み出し動作＞
図２６（Ａ）〜図２６（Ｉ）に、“Ｈ”データの読み出し時のタイミングチャートを示す。
ストレージノードＳＮから“Ｈ”レベルの電圧を読み出すときは、書き込みイネーブル反転信号ＷＥ＿を書込み禁止状態であるハイレベル（Ｖdd＝１.８[Ｖ]）に保持した状態で、図２６（Ａ）〜図２６（Ｆ）に示すように各種信号レベルを制御する。
具体的には、読み出し前の初期状態では、図２６（Ｂ）〜図２６（Ｅ）に示すように、プリチャージ信号（／ＰＲＥ）、ＲＷＬイネーブル信号ＲＷＬＥ、読み出しワード線ＲＷＬの電圧およびＳＣイネーブル信号ＳＣＥをすべてローレベル（＝０[Ｖ]）で保持する。プリチャージ信号（／ＰＲＥ）がローレベルであることから、図２４のプリチャージトランジスタＰＴがオンし、読み出しビット線ＲＢＬに電源電圧Ｖddが設定されている。また、このとき図１９で説明したスタンバイ状態となっており、ＳＣ信号が中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）となっている（図２６（Ｆ））。
【００５３】
図２６（Ｂ）に示すように、プリチャージ信号（／ＰＲＥ）がハイレベル、たとえば電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がると、読み出しビット線ＲＢＬが、電源電圧Ｖddを保ったままフローティング状態に遷移する。
図２６（Ｅ）に示すように、ＳＣイネーブル信号ＳＣＥをハイレベル（電源電圧Ｖdd）に立ち上げる。すると、図１９の回路動作に基づいて、図２６（Ｆ）に示すようにＳＣ信号電圧が、中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）から高レベル電圧ＶＰＳＣ（＝１.８[Ｖ]）に立ち上がる。このとき、図２４のＭＯＳトランジスタ型キャパシタＣを介する、ストレージノード電圧とＳＣ信号電圧との容量カップリングにより、ストレージノードＳＮの電圧が上昇する（図２６（Ｇ））。
【００５４】
ただし、このとき電圧関係がＶdd（１.８[Ｖ]）≧ＶＰＳＣ（１.８[Ｖ]）≧ＶＮＳＣ１（０.９[Ｖ]）≧ＶＮＳＣ２（０.０[Ｖ]）≧０[Ｖ]を満たし、かつ、ストレージノードＳＮの昇圧前の電圧が、前述したように電源電圧Ｖddから書き込みトランジスタＷＴの閾値電圧Ｖthnだけ低い電圧を電圧αだけ昇圧した“Ｖdd−Ｖthn＋α（＝１.８５[Ｖ]）”である。したがって、このストレージノードＳＮの“Ｈ”レベル読み出し時に起こる容量カップリングでは、ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタの閾値電圧Vthnを０.４[Ｖ]とすると、当該ＮＭＯＳトランジスタはオンする。そして、昇圧後のストレージノードＳＮの電圧が“Ｖdd−Ｖthn＋α＋β”になる。
ここで、このときの電圧上昇幅を符号“β”により表している。この昇圧動作における、ストレージノード電圧とＳＣ信号電圧間のカップリング比が０.５であるとする。この場合、上記電圧βは、β＝０.５×(ＶＰＳＣ−ＶＮＳＣ１)＝０.４５[Ｖ]となり、昇圧後のストレージノード電圧は、１.８５[Ｖ]＋０.４５[Ｖ]＝２.３[Ｖ]となる。
このように、“Ｈ”データ読み出しにおけるストレージノードＳＮの昇圧では、ストレージノードＳＮのＳＣ信号間に上記ＮＭＯＳトランジスタのゲートオーバーラップ容量に加えて、反転層容量も付加されるので、容量カップリングによる昇圧幅β（電位変動）が０.４５[Ｖ]と大きい。
【００５５】
つぎに、図２６（Ｃ）に示すように時間Ｔ１において、ＲＷＬイネーブル信号ＲＷＬＥの電圧を電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上げると、図２６（Ｄ）に示すように読み出しワード線ＲＷＬの電圧が電源電圧Ｖdd（＝１.８[Ｖ]）に立ち上がる。
このときストレージノードＳＮの電圧が“Ｖdd−Ｖthn＋α＋β（＝２.３[Ｖ]）”なので、図２４のアンプトランジスタＡＴおよびセレクトトランジスタＳＴがオンし、その結果、図２６（Ｈ）に示すように、読み出しビット線ＲＢＬの電圧は電源電圧Ｖdd（＝１.８[Ｖ]）から低下し始める。そして時間Ｔ２において、読み出しビット線ＲＢＬの電圧が、図２４のセンスアンプＳＡに与えられている基準電圧ＶＲＥＦより小さくなる。
このときセンスアンプＳＡが活性化されているとすると、センスアンプ出力ＳＡＯは“Ｈ”（＝Ｖdd＝１.８[Ｖ]）となる（図２６（Ｉ））。
【００５６】
その後、図２６（Ｃ）のＲＷＬイネーブル信号ＲＷＬＥの電圧を立ち下げると、これによって読み出しワード線ＲＷＬの電圧が立ち下がる（図２６（Ｄ））。また、図２６（Ｄ）に示すようにＳＣイネーブル信号ＳＣＥの電圧がローレベルに戻され、図１９の回路動作に基づいて、ＳＣ信号の電圧がハイレベルの中レベル電圧ＶＮＳＣ１（＝０.９[Ｖ]）に下がる。これにより、ストレージノード電圧とＳＣ信号電圧との容量カップリングによりストレージノードＳＮの電圧が下降し、読み出し動作前のストレージノードＳＮの電圧へ戻る。このとき、前述のストレージノードＳＮの電圧が“Ｖdd−Ｖthn＋α＋β”と大きいので、ＭＯＳトランジスタ型キャパシタＣを構成するＮＭＯＳトランジスタがオンしていることに起因して、容量カップリングによる電位変動（この場合、電位降下）は大きい。しかし、このときは既に実質的な読み出し動作が完了しているので、この電位変動が読み出し動作に悪影響を与えることはない。
最後に、プリチャージ信号（／ＰＲＥ）をローレベルに戻して、再び、読み出しワード線ＲＷＬを電源電圧Ｖddにプリチャージすると、当該“Ｈ”データ読み出し動作が終了する。
【００５７】
図２７に、以上の書き込み動作と読み出し動作を続けて行う場合のタイミングチャートの例を示す。
図２７（Ａ）の書き込みワード線ＷＷＬがハイレベルの期間が実質的な書き込み期間、図２７（Ｂ）の読み出しワード線ＲＷＬがハイレベルの期間が実質的な読み出し期間である。この連続動作時におけるＳＣ信号の制御レベル変化を図２７（Ｃ）に、“Ｈ”書き込み対象セルのストレージノードＳＮ（Ｈ）の電位変化を図２７（Ｄ）、“Ｌ”書き込み対象セルのストレージノードＳＮ（Ｌ）の電位変化を図２７（Ｅ）に、それぞれ示す。
【００５８】
本実施形態によれば、図１４または図１５に示すＳＣデコーダの回路構成によって３つのレベルの電圧、すなわち高レベル電圧ＶＰＳＣ、中レベル電圧ＶＮＳＣ１および低レベル電圧ＶＮＳＣ２を生成し、書き込み動作時には中レベル電圧ＶＮＳＣ１と低レベル電圧ＶＮＳＣ２を、読み出し動作時に葉中レベル電圧ＶＮＳＣ１と高レベル電圧ＶＰＳＣとを用いる。これによって、以下の利益が得られる。
【００５９】
書き込み動作時にＳＣ信号により、負のパルスを、ＭＯＳトランジスタ型キャパシタＣのソースまたはドレインの少なくとも一方に印加する。すなわち、スタンバイ状態が中レベル電圧ＶＮＳＣ１であり、電圧がスタンバイ状態より低い低レベル電圧ＶＮＳＣ２をとるパルスを、上記ＭＯＳトランジスタ型キャパシタＣに印加する。これによって、書き込みワード線ＷＷＬの“Ｈ”レベル電圧を電源電圧Ｖddのままとして（昇圧する必要なく）、ストレージノードＳＮの“Ｈ”レベル書き込み電位を電圧αほど昇圧することができるため、十分な“Ｈ”レベル電圧書き込みが可能である。そのため、ストレージノードＳＮの“Ｌ”書き込み電圧と“Ｈ”書き込み電圧の電位差ΔＶのマージンが広がるため、保持特性が改善する。また、リフレッシュ動作の頻度を減らしても正しいデータ読み出しが可能である。
【００６０】
また、読み出し動作時にＳＣ信号により、正のパルスをパルス印加する。すなわち、スタンバイ状態が中レベル電圧ＶＮＳＣ１であり、電圧がスタンバイ状態より高い高レベル電圧ＶＰＳＣをとるパルスを、上記ＭＯＳトランジスタ型キャパシタＣに印加する。これによって、ストレージノードＳＮが“Ｈ”レベル書き込み状態のときのみＭＯＳトランジスタ型キャパシタＣを構成するトランジスタがオンするような電位関係で読み出し時のストレージノードＳＮに対する昇圧動作が実行される。したがって、上記書き込み動作時に電圧αだけ昇圧しているストレージノードＳＮ（Ｈ）の電圧を、さらに電圧βほど読み出し時に昇圧できる。
保持特性の低下の原因であるリーク電流の増大は、この“Ｈ”レベルの低下であることから、上記書き込み時の昇圧、上記読み出し時のさらなる昇圧は、保持特性の改善、高速読出し動作に大きく貢献する。
また、ＭＯＳトランジスタ型キャパシタＣのゲートとストレージノードＳＮが接続されていることから、ストレージノードＳＮ自身の容量が大きいことから、この点でもデータ保持特性の改善、ノイズ耐性向上が図れている。
【図面の簡単な説明】
【００６１】
【図１】背景技術の３Ｔ型ゲインセルの等価回路図である。
【図２】（Ａ）〜（Ｃ）は、図１のゲインセルにおける“Ｌ”レベル書き込み時のタイミングチャートである。
【図３】（Ａ）〜（Ｃ）は、図１のゲインセルにおける“Ｈ”レベル書き込み時のタイミングチャートである。
【図４】（Ａ）〜（Ｃ）は、図１のゲインセルにおける“Ｈ”レベル書き込み時の他のタイミングチャートである。
【図５】背景技術のゲインセルのスタンバイ時の等価回路図である。
【図６】図１のゲインセルの読み出し時のセンスアンプとメモリセルの接続関係を示す回路図である。
【図７】（Ａ）〜（Ｄ）は、図１のゲインセルにおける“Ｌ”レベル読み出し時のタイミングチャートである。
【図８】（Ａ）〜（Ｄ）は、図１のゲインセルにおける“Ｈ”レベル読み出し時のタイミングチャートである。
【図９】実施形態のメモリセルの等価回路図である。
【図１０】実施形態の半導体メモリデバイスの概略的なブロック図である。
【図１１】実施形態の半導体メモリデバイスの、より詳細なブロック図である。
【図１２】Ｘセレクト回路の回路図である。
【図１３】イネーブル信号セレクト回路の回路図である。
【図１４】第１構成例のＳＣデコーダの回路図である。
【図１５】第２構成例のＳＣデコーダの回路図である。
【図１６】図１５の論理回路部分の、より詳細な回路図である。
【図１７】図１６のＶＰＰレベル変換回路の回路図である。
【図１８】図１６のＶＤＤレベル変換回路の回路図である。
【図１９】（Ａ）〜（Ｃ）は、ＳＣデコーダの時のタイミングチャートである。
【図２０】“Ｌ”レベル書き込み時のセル回路図である。
【図２１】（Ａ）〜（Ｆ）は、実施形態における“Ｌ”レベル書き込み時のタイミングチャートである。
【図２２】“Ｈ”レベル書き込み時のセル回路図である。
【図２３】（Ａ）〜（Ｆ）は、実施形態における“Ｈ”レベル書き込み時のタイミングチャートである。
【図２４】読み出し時のセンスアンプとメモリセルの接続関係を示す回路図である。
【図２５】（Ａ）〜（Ｉ）は、実施形態における“Ｌ”レベル読み出し時のタイミングチャートである。
【図２６】（Ａ）〜（Ｉ）は、実施形態における“Ｌ”レベル読み出し時のタイミングチャートである。
【図２７】（Ａ）〜（Ｅ）は、書き込みと読み出しを続けて行う場合のタイミングチャートである。
【符号の説明】
【００６２】
１…メモリセルアレイ、２…Ｘアドレスデコーダ、３…Ｙアドレスデコーダ、４…ロウデコーダ、４Ａ…ＷＷＬデコーダ、４Ｂ…ＲＷＬデコーダ、４Ｃ,４Ｃａ,４Ｃｂ…ＳＣデコーダ、４０…論理回路部、５０ａ,５０ｂ…ＶＰＰレベル変換回路、５１ａ,５１ｂ…ＶＤＤレベル変換回路、５…ＢＬリセット回路、６…カラム回路、７…Ｘセレクト回路、８…イネーブル信号セレクト回路、９…Ｉ／Ｏバッファ、１０…共通イネーブル回路、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、…プリチャージ回路、ＭＣａ,ＭＣｂ…メモリセル、ＷＷＬ…書き込みワード線、ＷＢＬ…書き込みビット線、ＲＷＬ…読み出しワード線、ＲＢＬ…読み出しビット線、ＣＳＬ…コモンソース線、ＷＴ…書き込みトランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…セレクトトランジスタ、ＰＴ…プリチャージトランジスタ、Ｃ…ＭＯＳトランジスタ型キャパシタ、ＳＮ…ストレージノード、ＳＡ…センスアンプ、ＳＡＯ…センスアンプ出力、ＷＥ＿…書き込みイネーブル反転信号、ＷＷＬＥ…ＷＷＬイネーブル信号、ＲＷＬＥ…ＲＷＬイネーブル信号、ＳＣＥ…ＳＣイネーブル信号、ＳＣ…ＳＣ信号、／ＰＲＥ…プリチャージ信号、ＶＲＥＦ…基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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