(57)【要約】【課題】不純物による汚染を抑制することを可能としつつ、絶縁層上に配置された半導体層を形成できるようにする。【解決手段】半導体基板１上に第１半導体層２および第２半導体層３を順次積層し、第２半導体層３を半導体基板１上で支持する支持体７を溝６内に形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１と第２半導体層３との間の空洞部９の表面に酸化膜１０を形成し後、酸化膜１０にて表面が覆われた空洞部９内ならびに溝６、８内にゲッタリング層１３をＣＶＤなどの方法にて埋め込む。【選択図】図７
2007227601.tif 000002
【特許請求の範囲】
【請求項１】
ＢＯＸ層上に形成された半導体層と、
前記ＢＯＸ層の少なくとも一部の領域に設けられたゲッタリング層とを備えることを特
徴とする半導体装置。
【請求項２】
ＢＯＸ層上に形成された半導体層と、
前記半導体層を水平面内で素子分離する素子分離領域と、
前記ＢＯＸ層および前記素子分離領域の少なくとも一部の領域に埋め込まれたゲッタリ
ング層とを備えることを特徴とする半導体装置。
【請求項３】
ＢＯＸ層上に形成された半導体層と、
前記ＢＯＸ層の少なくとも一部の領域に設けられ、熱酸化膜にて上下を覆われたゲッタ
リング層とを備えることを特徴とする半導体装置。
【請求項４】
ＢＯＸ層上に形成された半導体層と、
前記半導体層を水平面内で素子分離する素子分離領域と、
前記ＢＯＸ層および前記素子分離領域の少なくとも一部の領域に埋め込まれ、熱酸化膜
にて上下面または側面が覆われたゲッタリング層とを備えることを特徴とする半導体装置
。
【請求項５】
ＢＯＸ層上に形成された半導体層と、
前記半導体層を水平面内で素子分離する素子分離領域と、
前記半導体層上に積層された層間絶縁膜と、
前記ＢＯＸ層、前記素子分離領域および層間絶縁膜の少なくとも一部の領域に埋め込ま
れたゲッタリング層とを備えることを特徴とする半導体装置。
【請求項６】
前記ゲッタリング層は、リンガラス、シリコンナイトライドまたは多結晶シリコンであ
ることを特徴とする請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を
形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッ
チングレートが小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層
から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導
体層が除去された空洞部を形成する工程と、
前記第１溝および前記第２溝を介して前記半導体基板および前記第２半導体層の熱酸化
を行うことにより、前記空洞部内の表面を熱酸化膜にて覆う工程と、
前記熱酸化膜にて表面が覆われた空洞部内ならびに前記第１溝および前記第２溝にゲッ
タリング層を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して
好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで
、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１
に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエ
ッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基
板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行
うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との
間にＢＯＸ層を形成する。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のＳＯＩ層の形成方法では、イントリンジックあるいはエクストリ
ンジックゲッタリング層をＳＯＩ層に形成することができなかった。このため、従来のＳ
ＯＩ層は、アルカリ元素（ＮａやＫなど）や重金属元素（Ｆｅ、Ｎｉ、Ｃｕなど）に汚染
され易く、ＳＯＩトランジスタの電気的特性や信頼性を劣化させるという問題があった。
そこで、本発明の目的は、不純物による汚染を抑制することを可能としつつ、絶縁層上
に配置された半導体層を形成することが可能な半導体装置および半導体装置の製造方法を
提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ＢＯＸ層
上に形成された半導体層と、前記ＢＯＸ層の少なくとも一部の領域に設けられたゲッタリ
ング層とを備えることを特徴とする。
これにより、絶縁層上に半導体層を配置した場合においても、アルカリ元素や重金属元
素などの汚染物質をゲッタリング層に捕獲させることができる。このため、ＢＯＸ層上に
形成された半導体層に汚染物質が侵入することを防止することができ、ＳＯＩトランジス
タの電気的特性や信頼性を向上させることができる。
【０００５】
また、本発明の一態様に係る半導体装置によれば、ＢＯＸ層上に形成された半導体層と
、前記半導体層を水平面内で素子分離する素子分離領域と、前記ＢＯＸ層および前記素子
分離領域の少なくとも一部の領域に埋め込まれたゲッタリング層とを備えることを特徴と
する。
これにより、絶縁層上に半導体層を配置した場合においても、アルカリ元素や重金属元
素などの汚染物質を半導体層の周囲で捕獲させることができる。このため、ＢＯＸ層上に
形成された半導体層に汚染物質が侵入することを防止することができ、ＳＯＩトランジス
タの電気的特性や信頼性を向上させることができる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、ＢＯＸ層上に形成された半導体層と
、前記ＢＯＸ層の少なくとも一部の領域に設けられ、熱酸化膜にて上下を覆われたゲッタ
リング層とを備えることを特徴とする。
これにより、アルカリ元素や重金属元素などの汚染物質をゲッタリング層に捕獲させる
ことが可能となるとともに、ＢＯＸ層にゲッタリング層を設けた場合においても、半導体
層とＢＯＸ層との間の界面準位の増大を抑制することが可能となり、ＳＯＩトランジスタ
の電気的特性や信頼性を向上させることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、ＢＯＸ層上に形成された半導体層と
、前記半導体層を水平面内で素子分離する素子分離領域と、前記ＢＯＸ層および前記素子
分離領域の少なくとも一部の領域に埋め込まれ、熱酸化膜にて上下面または側面が覆われ
たゲッタリング層とを備えることを特徴とする。
これにより、アルカリ元素や重金属元素などの汚染物質を半導体層の周囲で捕獲させる
ことが可能となるとともに、ＢＯＸ層および素子分離領域にゲッタリング層を設けた場合
においても、半導体層とＢＯＸ層ならびに素子分離領域との間の界面準位の増大を抑制す
ることが可能となり、ＳＯＩトランジスタの電気的特性や信頼性を向上させることができ
る。
【０００８】
また、本発明の一態様に係る半導体装置によれば、ＢＯＸ層上に形成された半導体層と
、前記半導体層を水平面内で素子分離する素子分離領域と、前記半導体層上に積層された
層間絶縁膜と、前記ＢＯＸ層、前記素子分離領域および層間絶縁膜の少なくとも一部の領
域に埋め込まれたゲッタリング層とを備えることを特徴とする。
これにより、絶縁層上に半導体層を配置した場合においても、アルカリ元素や重金属元
素などの汚染物質を半導体層の周囲で捕獲させることができ、ＳＯＩトランジスタの電気
的特性や信頼性を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記ゲッタリング層は、リンガラス
、シリコンナイトライドまたは多結晶シリコンであることを特徴とする。
これにより、アルカリ元素や重金属元素などの汚染物質をゲッタリング層に捕獲させる
ことができ、ＢＯＸ層上に形成された半導体層に汚染物質が侵入することを防止すること
ができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導
体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層
を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通し
て前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半
導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前
記第１溝内に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なく
とも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介し
て第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空
洞部を形成する工程と、前記第１溝および前記第２溝を介して前記半導体基板および前記
第２半導体層の熱酸化を行うことにより、前記空洞部内の表面を熱酸化膜にて覆う工程と
、前記熱酸化膜にて表面が覆われた空洞部内ならびに前記第１溝および前記第２溝にゲッ
タリング層を埋め込む工程とを備えることを特徴とする。
【００１１】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介
してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、
第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半
導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた
ゲッタリング層を形成することができる。また、第２半導体層を半導体基板上で支持する
支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２
半導体層が半導体基板上に脱落することを防止することができる。さらに、空洞部内の表
面を熱酸化膜にて覆うことにより、空洞部にゲッタリング層を埋め込んだ場合においても
、ゲッタリング層と第２半導体層とが直接接触することを防止することができ、第２半導
体層とＢＯＸ層との間の界面準位の増大を抑制することが可能となる。
【００１２】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層をＢＯＸ層上に配
置することが可能となるとともに、第２半導体層の品質を損なうことなく、アルカリ元素
や重金属元素などの汚染物質を第２半導体層の周囲で捕獲させることが可能となる。この
結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成するこ
とが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジ
スタの電気的特性や信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明
する。
図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜
視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８
´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）の
Ｂ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００１４】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され
、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお
、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大き
な材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質
としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、Ｉｎ
Ｐ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることがで
きる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層
３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３と
の間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選
択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多
結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。
また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ
−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２
および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００１５】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に下地酸化膜４を形成す
る。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する
。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができ、第２半導
体層３の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセ
スのストッパー層として機能させることもできる。
【００１６】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、
酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングする
ことにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一
部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半
導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。
また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができ
る。
【００１７】
次に、図３に示すように、第１半導体層２および第２半導体層３の側壁に成膜され、第
２半導体層３を半導体基板１上で支持する支持体７を溝６内に形成する。なお、第１半導
体層２および第２半導体層３の側壁に成膜された支持体７を形成する場合、半導体のエピ
タキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いるこ
とにより、第１半導体層２および第２半導体層３の側壁ならびに半導体基板１の表面に支
持体７を選択的に形成することができる。なお、支持体７の材質としては、例えば、Ｓｉ
、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまた
はＺｎＳｅなどから選択することができる。特に、半導体基板１および第２半導体層３が
Ｓｉ、第１半導体層２がＳｉＧｅの場合、支持体７としてＳｉを用いることが好ましい。
【００１８】
これにより、支持体７と第２半導体層３との間の格子整合をとることを可能としつつ、
支持体７と第１半導体層２との間の選択比を確保することができる。また、支持体７の材
質として、Ｓｉなどの半導体を用いることにより、第１半導体層２が除去された場合にお
いても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学
的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子
分離プロセスを実現することができる。なお、支持体７の材質としては、半導体の他、シ
リコン酸化膜などの絶縁体を用いるようにしてもよい。
【００１９】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸
化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングするこ
とにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置
は、第２半導体層３の素子分離領域の残りの部分に対応させることができる。
【００２０】
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを
止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹
部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させて半導体
基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途
中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することが
できる。このため、第１半導体層２をエッチング除去する際に、溝８内の半導体基板１が
エッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の
半導体基板１のオーバーエッチングを抑制することができる。
【００２１】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導
体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第
２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合にお
いても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６と
は別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスま
たはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損
なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００２２】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧ
ｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これ
により、ＳｉとＳｉＧｅの選択比として１：１００〜１００００程度を得ることができ、
半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１
半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフ
ッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００２３】
次に、図６に示すように、半導体基板１、第２半導体層３および支持体７の熱酸化を行
うことにより、半導体基板１と第２半導体層３との間の空洞部９の表面に酸化膜１０を形
成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成し、さらに、支持体
７を酸化膜１２に変化させる。
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱
酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することが
できる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層
３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化すること
ができる。
【００２４】
また、エッチング時の選択比が互いに異なる第１半導体層２および第２半導体層３を半
導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、
半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成することが可能とな
る。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可
能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可
能となる。
【００２５】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸
化されることを防止しつつ、第２半導体層３の裏面側に酸化膜１０を形成することが可能
となる。このため、溝６、８内にそれぞれ形成された酸化膜１２、１１が侵食されること
を防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行う
ことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。
【００２６】
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、
第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるととも
に、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる
。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとと
もに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを
図ることが可能となる。
【００２７】
なお、酸化膜１０、１１、１２を形成した後、高温アニールを行うようにしてもよい。
これにより、酸化膜１０、１１、１２をリフローさせることが可能となり、酸化膜１０、
１１、１２のストレスを緩和させることが可能となるとともに、界面準位を減らすことが
できる。
【００２８】
次に、図７に示すように、酸化膜１０にて表面が覆われた空洞部９内ならびに溝６、８
内にゲッタリング層１３をＣＶＤなどの方法にて埋め込む。なお、ゲッタリング層１３と
しては、例えば、リンガラス、シリコンナイトライドまたは不純物がドープされた多結晶
シリコン、イントリンジック多結晶シリコンなどを用いることができる。これにより、酸
化膜１０にて表面が覆われた空洞部９内ならびに溝６、８内にゲッタリング層１３を一括
して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことが可
能となるとともに、第２半導体層３をＢＯＸ層上に配置することを可能としつつ、第２半
導体層３の周囲にゲッタリング層１３を配置することができる。このため、アルカリ元素
や重金属元素などの汚染物質を第２半導体層３の周囲で捕獲させることが可能となるとと
もに、ＢＯＸ層および素子分離領域にゲッタリング層を設けた場合においても、第２半導
体層３とＢＯＸ層ならびに素子分離領域との間の界面準位の増大を抑制することが可能と
なり、ＳＯＩトランジスタの電気的特性や信頼性を向上させることができる。
【００２９】
そして、ＣＭＰまたはエッチバックなどの方法にてゲッタリング層１３を薄膜化すると
ともに、酸化防止膜５をストッパー層として、ＣＭＰ（化学的機械的研磨）による平坦化
を止める。続いて、下地酸化膜４および酸化防止膜５を除去することにより、第２半導体
層３の表面を露出させる。
【００３０】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導
体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート
絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォ
トリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングす
ることにより、第２半導体層３上にゲート電極２２を形成する。
【００３１】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内
にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物
導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤな
どの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成
し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲー
ト電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート
電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純
物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側
方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂ
を第２半導体層３に形成する。
【００３２】
これにより、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３をＢＯＸ層
上に配置することが可能となるとともに、第２半導体層３の品質を損なうことなく、アル
カリ元素や重金属元素などの汚染物質を第２半導体層３の周囲で捕獲させることが可能と
なる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタ
を形成することが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、Ｓ
ＯＩトランジスタの電気的特性や信頼性を向上させることができる。
【００３３】
なお、上述した実施形態では、酸化膜１０、１１、１２を形成する際に、第２半導体層
３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法に
ついて説明したが、第２半導体層３上に酸化防止膜５を形成することなく、酸化膜１０、
１１、１２を形成するようにしてもよい。この場合、酸化膜１０、１１、１２の形成時に
第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するよう
にしてもよい。また、ゲート電極２２が形成された第２半導体層３上には、少なくとも一
部の領域にゲッタリング層が埋め込まれた層間絶縁膜を形成するようにしてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３５】
１  半導体基板、２  第１半導体層、３  第２半導体層、４  下地酸化膜、５  酸化防
止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０、１１、１２  酸化膜、１
３  ゲッタリング層、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ
層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ  ソース／ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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