(57)【要約】【課題】出力整流回路側において電力損失の少ない電源回路装置を提供すること。【解決手段】電源回路装置１０は、直流電源回路１１に接続されるトランスを介して伝送される電流ａ１を負荷Ｚに対して供給する出力整流回路１２と、この出力整流回路１２側の電位ｐを検出して作動するＦＥＴスイッチ制御装置１３とを備える。ＦＥＴスイッチ制御装置１３は、出力整流回路１２側の電位ｐの変化を検出した場合に、直流電源回路１１の第１および第２のＦＥＴスイッチング素子Ｑ１およびＱ２、出力整流回路１２側の第３および第４のＦＥＴスイッチング素子Ｑ３およびＱ４をオン・オフ制御させる。この素子Ｑ３およびＱ４のオン・オフ制御をワンショット回路で行い、両導通防止期間αを設定されるようにして負荷Ｚへ電力供給する。【選択図】  図１
2007014138.tif 000002
【特許請求の範囲】
【請求項１】
直流電源回路と、この直流電源回路に接続されるトランスを介して誘起される電流を負荷に対して供給する出力整流回路と、上記出力整流回路側の電位を検出して作動するＦＥＴスイッチ制御装置とを具備し、
上記直流電源回路は、直流電源と、この直流電源に接続される第１および第２のコンデンサの直列回路と、当該第１および第２のコンデンサの直列回路に並列接続される第１および第２のＦＥＴスイッチング素子の直列回路を備え、
上記出力整流回路は、上記トランスの２次巻線に接続される第３および第４のＦＥＴスイッチング素子と、
上記トランスの２次巻線の中間位置と、２次巻線の他端に、第３および第４のＦＥＴスイッチング素子を介して接続される出力平滑回路とを備え、
上記ＦＥＴスイッチ制御装置は、上記出力整流回路側の電位の変化を検出して上記直流電源回路の第１および第２のＦＥＴスイッチング素子をオン・オフ制御する制御回路と、
この制御回路による上記第１および第２のＦＥＴスイッチング素子に対するオン・オフ制御に応じて、上記第３および第４のＦＥＴスイッチング素子へ第１および第２のワンショットパルス信号を出力する第１および第２のワンショット回路とを備え、
上記第３および第４のＦＥＴスイッチング素子は、上記第１および第２のワンショットパルス信号を受信することにより作動して、上記第３および第４のＦＥＴスイッチング素子のオン・オフ動作の間に両導通防止期間が設定されるようにしたことを特徴とする電源回路装置。
【請求項２】
上記ＦＥＴスイッチ制御装置の制御回路は、出力整流回路側の出力平滑回路の電位を検知して作動させたことを特徴とする請求項１記載の電源回路装置。
【請求項３】
上記ＦＥＴスイッチ制御装置の制御回路は、出力整流回路の出力平滑回路側の電位を検知して直流電源回路側の第１および第２のＦＥＴスイッチング素子と、出力整流回路側の第３および第４のＦＥＴスイッチング素子とのそれぞれのオン・オフタイミングを制御するパルス幅制御回路を備えたことを特徴とする請求項１記載の電源回路装置。
【請求項４】
上記出力整流回路は、２次巻線の両端にそれぞれの一端が接続される第３および第４のＦＥＴスイッチング素子と、一端が上記２次巻線の中間位置に接続され、他端が上記第３および第４のＦＥＴスイッチング素子側に接続される出力平滑回路を備えたことを特徴とする請求項１記載の電源回路装置。
【請求項５】
上記第１〜第４のＦＥＴスイッチング素子は、それぞれのＦＥＴスイッチに並列接続されるダイオードが、スイッチ内蔵ダイオードであることを特徴とする請求項１記載の電源回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、伝送電力の損失を低減する目的で使用される電力伝送効率のよい電源回路装置に関する。
【背景技術】
【０００２】
従来、この種の電源回路装置には、トランスの利用効率がよいブリッジ型ＤＣ−ＤＣコンバータが採用されている。また、近年ＤＣ−ＤＣコンバータの効率向上のためにコンバータトランスの１次側にあるスイッチング素子の動作周波数と同期したコンバータトランスの２次側に、スイッチ回路を備えた整流回路を構成した方式のものが採用されている。
【０００３】
従来のこの種の電源回路装置として、２次側のダイオードの電流損失を除去するために、ＦＥＴを導通するタイミングでＯＮし、非導通時にＯＦＦするようにしたものがある。（例えば、特許文献１参照）。
【０００４】
この方式を流用したブリッジ型コンバータ方式の電源回路装置を、図３を参照して説明する。
【０００５】
図３に示す電源回路装置１は、電源回路２と、この電源回路２側からトランス３を介して電圧が誘起された整流回路４とから構成される。この電源回路２は、電源Ｐに接続されたコンデンサＣと、このコンデンサＣにトランス３の１次巻線ｔ１と、スイッチング素子Ｑ１１の接続回路を並列接続して構成される。また、スイッチング素子Ｑ１１のゲート電極には、ＰＷＭＣ（パルス幅制御器）５が接続される。
【０００６】
整流回路４は、トランス３の２次巻線ｔ２側に設けた整流用および転流用の各スイッチング素子Ｑ１２，Ｑ１３と、このスイッチング素子Ｑ１２，Ｑ１３を駆動するため、それぞれのスイッチング素子Ｑ１２，Ｑ１３のゲート電極に整流用補助巻線６および転流用補助巻線７がそれぞれ接続され、スイッチング素子Ｑ１２，Ｑ１３の通電制御がなされるようになっている。スイッチング素子Ｑ１２は、ＦＥＴｑ１２と、このＦＥＴｑ１２に並列接続されたダイオードｄ１２とから構成され、出力平滑回路（Ｌ−Ｃ回路）８を介して負荷９側に接続される。スイッチング素子Ｑ１３は、ＦＥＴｑ１３と、このＦＥＴｑ１３に並列接続されたダイオードｄ１３とから構成され、出力平滑回路（Ｌ−Ｃ回路）８および負荷９に対して並列接続される。
【０００７】
従って、トランス３の１次巻線ｔ１側において、ＰＷＭＣ５から制御信号を受けると、ＦＥＴＱ１１が導通する。このＦＥＴＱ１１の導通により、１次巻線ｔ１が通電して、２次巻線ｔ２側に所定の電圧ｖが誘起され、出力平滑回路８にて平滑された電圧が負荷９に対して印加される。
【０００８】
また同時に、整流用および転流用補助巻線６に電圧が発生するため、スイッチング素子Ｑ１２のＦＥＴｑ１２のゲート端子側に電圧が加わり、ダイオードｄ１２が短絡され、導通状態となる。従って、負荷９には、２次巻線ｔ２側で誘起された状態の電圧ｖが直接印加される。
【０００９】
一方、ＰＷＭＣ５がオフになると、２次巻線ｔ２側の出力電圧は、極性が反転し、補助巻線６側に逆電圧がかかり、ＦＥＴｑ１２はオフになる。また同時に、整流用および転流用補助巻線７に電圧が発生するため、スイッチング素子Ｑ１３のＦＥＴｑ１３のゲート端子側に電圧が加わり、ダイオードｄ１３が短絡された状態となる。従って、負荷９には、２次巻線ｔ２側で誘起された状態の電圧ｖが直接印加されるようになる。
【００１０】
一方、ＰＷＭＣ５がオンになると、２次巻線ｔ２側の出力電圧は極性がまた反転し、補助巻線７側の電圧が逆になるので、スイッチング素子Ｑ１３のＦＥＴｑ１３はオフになる。
【００１１】
このような構成の電源回路装置１は、スイッチング素子Ｑ１２およびＱ１３のそれぞれのダイオードｄ１２，ｄ１３の作動中にてそれぞれのＦＥＴをオンさせた、所謂フォワード型タイプのコンバータが開示されている。
【特許文献１】特開２００２−３３５６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このような電源回路装置１によれば、所定の電力消費を伴う負荷９に対する供給電力は、一定の電力供給効率が得られるが、入力電圧が高い場合には、ＰＷＭＣ５の制御によるスイッチング素子Ｑ１１の駆動時間が短くなり、入力電圧が低い場合には、ＰＷＭＣ５の制御によるスイッチング素子Ｑ１１の駆動時間が長くなる。
【００１３】
また、電源Ｐの電圧変動に伴うトランス３の２次巻線側の電圧変動によっても、ＦＥＴｑ１２とＦＥＴｑ１３のゲート電圧が低くなる。
【００１４】
このため、その低くなった時間分だけ、スイッチング素子Ｑ１２およびＱ１３のＦＥＴｑ１２およびｑ１３が導通しにくくなるので、スイッチング素子Ｑ１２およびＱ１３の損失が大きくなる。従って、負荷に対する供給電力が、損失分だけ低下するという欠点があった。
【００１５】
本発明は、上記の事情に鑑みてなされたもので、出力整流回路側における負荷に対して電流損失の少ない電力供給を可能とする電源回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明によれば、直流電源回路と、この直流電源回路に接続されるトランスを介して伝送された電力を負荷に対して平滑供給する出力整流回路と、上記出力整流回路側の電位を検出して作動するＦＥＴスイッチ制御装置とを具備し、上記直流電源回路は、直流電源と、この直流電源に接続される第１および第２のコンデンサの直列回路と、当該直列回路に並列に接続され、且つ上記第１および第２のコンデンサの直列回路に並列接続される第１および第２のＦＥＴスイッチング素子の直列回路を備え、上記出力整流回路は、上記トランスの２次巻線に並列に接続される第３および第４のＦＥＴスイッチング素子と、上記トランスの２次巻線の中間位置と、２次巻線の他端に、第３および第４のＦＥＴスイッチング素子を介して接続される出力平滑回路とを備え、上記ＦＥＴスイッチ制御装置は、上記出力整流回路側の電位の変化を検出して上記直流電源回路の第１および第２のＦＥＴスイッチング素子をオン・オフ制御する制御回路と、この制御回路による上記第１および第２のＦＥＴスイッチング素子に対するオン・オフ制御に応じて、上記第３および第４のＦＥＴスイッチング素子へ第１および第２のワンショットパルス信号を出力する第１および第２のワンショット回路とを備え、上記第３および第４のＦＥＴスイッチング素子は、上記第１および第２のワンショットパルス信号を受信することにより作動して、上記第３および第４のＦＥＴスイッチング素子のオン・オフ動作の間に両導通防止期間が設定されるようにしたことを特徴とする電源回路装置を提供する。
【発明の効果】
【００１７】
本発明によれば、電源回路装置側からトランスを介して電力供給される出力整流回路側において、負荷に対する電流損失の少ない電力供給を可能にした電源回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る電源回路装置の実施形態について、添付図面を参照して説明する。
【００１９】
図１は、本発明の電源回路装置の実施形態の概要を示す図である。
【００２０】
図２は、図１の電源回路装置における第１〜第４のＦＥＴスイッチング素子（以下、第１〜第４のスイッチという。）Ｑ１〜Ｑ４の導通（ドライブ）・非導通（ドライブ停止）状態の関係を示すタイムチャートである。
【００２１】
図１に示す電源回路装置１０は、直流電源回路１１と、この直流電源回路１１に接続されるトランスＴを介して誘起される電流ａ１を負荷に対して供給する出力整流回路１２と、出力整流回路１２側の電位ｐを検出して作動するＦＥＴスイッチ制御装置１３とから構成される。
【００２２】
直流電源回路１１は、直流電源Ｐと、この直流電源Ｐに接続される第１および第２のコンデンサＣ１，Ｃ２の直列回路と、この直列回路と並列に接続される第１および第２のスイッチＱ１，Ｑ２の直列回路を備える。第１および第２のコンデンサＣ１，Ｃ２の直列回路と、第１および第２のスイッチＱ１，Ｑ２の直列回路は、互いに並列接続され、直流電源Ｐとの間で閉ループを構成している。
【００２３】
直流電源回路１１には、このように、第１および第２のコンデンサＣ１，Ｃ２の直列回路と、第１および第２のスイッチＱ１，Ｑ２の直列回路との組み合わせにより、ハーフブリッジ回路が構成される。
【００２４】
また、第１および第２のコンデンサＣ１，Ｃ２の中間には、トランスＴの１次巻線Ｔ１の一端側（ドット側）が接続され、１次巻線Ｔ１の他端側は第１および第２のスイッチＱ１，Ｑ２の中間に接続される。
【００２５】
第１のスイッチＱ１は、ＦＥＴスイッチＱ１ａと、直流電源Ｐに対して順方向に設けられるスイッチ内蔵ダイオードＱ１ｂとを並列接続して構成され、第２のスイッチＱ２は、ＦＥＴスイッチＱ２ａと、直流電源Ｐに対して逆向きに設けられるスイッチ内蔵ダイオードＱ２ｂとを並列接続して構成される。
【００２６】
一方、出力整流回路１２は、トランスＴの２次巻線Ｔ２に接続される第３および第４のスイッチＱ３，Ｑ４の直列回路と、２次巻線Ｔ２の中間のドット位置と、２次巻線の他端ドット位置に、第３および第４のスイッチを介して接続されるチュークコイルＬおよび第３のコンデンサＣ３を接続した出力平滑回路１４とから構成される。
【００２７】
第３のスイッチＱ３は、ＦＥＴスイッチＱ３ａと、２次巻線Ｔ２に対して逆向きに設けられるスイッチ内蔵ダイオードＱ３ｂとを並列接続して構成される。
【００２８】
第４のスイッチＱ４は、ＦＥＴスイッチＱ４ａと、２次巻線Ｔ２に対して逆向きに設けられるスイッチ内蔵ダイオードＱ４ｂとを並列接続して構成される。
【００２９】
一方、ＦＥＴスイッチ制御装置１３は、出力整流回路１２側の負荷Ｚに接続される出力平滑回路１４側の電位を検知して、直流電源回路１１側のハーフブリッジ回路に組み込まれた第１および第２のスイッチＱ１，Ｑ２の制御を行う制御回路１５と、この制御回路１５からの第１の制御信号ｅ１を受信して所要のパルス幅を有する第１のワンショットパルス信号ｅ１１を出力する第１のワンショット回路１６と、制御回路１５からの第２の制御信号ｅ２を受信して所要のパルス幅を有する第２のワンショットパルス信号ｅ２１を出力する第２のワンショット回路１７とから構成される。
【００３０】
この制御回路１５は、パルス幅制御回路１５ａを備え、第１および第２のスイッチＱ１，Ｑ２のオン・オフタイミングを制御している。この第１および第２のスイッチＱ１，Ｑ２のオン・オフ制御は、出力整流回路１２側の出力平滑回路１４側の電位の変動を検知することにより、負荷Ｚにかかる電圧を安定化するためのものである。
【００３１】
パルス幅制御回路１５ａは、出力平滑回路１４側の電位の変動がある場合に、第１および第２のスイッチＱ１，Ｑ２のそれぞれのＦＥＴスイッチＱ１ａ，Ｑ２ａ、出力整流回路１４側の第３および第４のスイッチＱ３，Ｑ４のそれぞれのＦＥＴスイッチＱ３ａ，Ｑ４ａのそれぞれのオン・オフタイミングを制御するものである。
【００３２】
すなわち、制御回路１５は、パルス幅制御回路１５ａの作動により、第１および第２のワンショット回路１６，１７側から第１および第２のワンショットパルス信号ｅ１１，ｅ２１を発生するための制御信号ｅ１、ｅ２を発生する図示しないパルス発生器を備えている。
【００３３】
第１および第２の制御信号ｅ１，ｅ２は、制御回路１５から、直流電源回路１１側のスイッチＱ１、Ｑ２へ出力される動作制御信号ｇ１，ｇ２に同期して第１および第２のワンショット回路１６，１７側へ出力される。
【００３４】
第１のワンショット回路１６は、制御回路１５から第１の制御信号ｅ１を受信することにより、第４のスイッチＱ４のＦＥＴスイッチＱ４ａをオンさせる第１のワンショットパルス信号ｅ１１を発生するものである。また、第２のワンショット回路１７は、制御回路１５から第２の制御信号ｅ２を受信することにより、第３のスイッチＱ３のＦＥＴスイッチＱ３ａをオンさせる第２のワンショットパルス信号ｅ２１を発生するものである。
【００３５】
制御回路１５から発生されるこれらの動作制御信号ｇ１，ｇ２、第１および第２のワンショットパルス信号ｅ１，ｅ２は、図２に示すように、第１および第３のスイッチＱ１およびＱ３の組、第２および第４のスイッチＱ２およびＱ４の組のそれぞれが、Ｓ／２（Ｓ：オン・オフサイクル固定期間で電源装置の動作周期に相当する。）ずつずれたタイミングで同期してオンする一方、第３のスイッチＱ３が、第２のスイッチＱ２のオンするタイミングより両導通防止期間α前にオフし、また、第４のスイッチＱ４が、第３のスイッチＱ３のオンするタイミングより両導通防止期間α前にオフするように設定される。
【００３６】
なお、制御回路１５にて、出力平滑回路１４側から所定電位以下の電位ｐ´を検知した時には、制御回路１５の動作によってパルス幅制御回路１５ａから直流電源回路１１側の第１のスイッチＱ１および第２のスイッチＱ２側へ、所定パルス幅より広いパルス幅の補正動作制御信号ｇ１´，ｇ２´がそれぞれ出力されるようになっている。
【００３７】
また、同時に第１および第２のワンショット回路１６，１７側へも所定パルス幅より広いパルス幅の制御信号ｅ１，ｅ２が出力されるようになっている。すなわち、負荷Ｚに対する供給電力の変化に対応して、必要によりパルス幅制御となるが、ワンショット回路を介しているため２次側の両導通防止期間αを変更することなく安定した動作の整流回路が供給できる。
【００３８】
この両導通防止期間αは、第３および第４のスイッチＱ３，Ｑ４間での両導通による電流ショートを防止するために設定されるが、損失低減のためにはできるだけ短い期間に設定される。両導通防止期間αは、電源回路装置１０としての定格の大小や負荷Ｚの消費電力の大小等により定まる回路定数により最適期間を設定することが出来る。
【００３９】
この両導通防止期間αは、具体的には図２に示すように、第３のスイッチＱ３のＦＥＴスイッチＱ３ａがオン状態にあるワンショットパルス固定期間Ｓ１の経過後に、第４のスイッチＱ４のＦＥＴスイッチＱ４ａがオンするまでの期間である。
【００４０】
両導通防止期間αは、２次側（出力整流回路１２）におけるダイオードだけでの転流期間となる。すなわち、第３のスイッチＱ３のスイッチ内蔵ダイオードＱ３ｂおよび第４のスイッチＱ４のスイッチ内蔵ダイオードＱ４ｂを、電流ａ１が転流するようになる。従って、この両導通防止期間αを小さく最適化することができる。
【００４１】
次に、電源回路装置１０の作用を、図１および図２を参照して説明する。
【００４２】
第１のスイッチＱ１のＦＥＴスイッチＱ１ａがオン状態にある時、第２のコンデンサＣ２からトランスＴの１次巻線Ｔ１へ流れる電流ａは、トランスＴの２次側へ伝送され、２次巻線Ｔ２の中点から出力平滑回路１４のチョークコイルＬを通って第３のコンデンサＣ３を経由し第３のスイッチＱ３へと流れ負荷Ｚへは平滑された直流電流を流す。
【００４３】
第２のスイッチＱ２のＦＥＴスイッチＱ２ａがオン状態にある時、第２のコンデンサＣ２からトランスＴの１次巻線Ｔ１へ流れる電流ａ´はトランスＴの２次側へ伝送されＴ２の中点から出力平滑回路１４のチョークコイルＬを通って第３のコンデンサＣ３を経由し、第４のスイッチＱ４へと流れ負荷Ｚへは平滑された直流電流を流す。
【００４４】
第１のスイッチＱ１のＦＥＴスイッチＱ１ａおよび第２のスイッチＱ２のＦＥＴスイッチＱ２ａの両方ともオフ状態にある時、平滑回路１４のチョークコイルＬから電流ａ１が流れ続けるので第３のコンデンサＣ３を経由して第１および第２のスイッチＱ１，Ｑ２の両方へそのインピーダンス分に応じて分流して流れる。
【００４５】
一方、ＦＥＴスイッチ制御装置１３の制御回路１５は、負荷Ｚにかかる電圧を、出力平滑回路１４の電位ｐとして検知して、所定レベルの電位であれば、当初設定レベルの動作制御信号ｇ１およびｇ２にて、直流電源回路１１側の第１および第２のスイッチＱ１，Ｑ２のそれぞれのＦＥＴスイッチＱ１ａ，Ｑ２ａのオン・オフ制御を行う。また、同時に、制御回路１５から第１および第２のワンショット回路１６，１７へ初期設定のパルス幅の第１および第２の制御信号ｅ１，ｅ２を出力する。
【００４６】
この第１および第２の制御信号ｅ１，ｅ２を受信した第１および第２のワンショット回路１６，１７は、それぞれ第１および第２のワンショットパルス信号ｅ１１，ｅ２１を生成して第４および第３のスイッチＱ４，Ｑ３側へ出力する。従って、第３および第４のスイッチＱ３，Ｑ４は、図２に示すように、初期設定された両導通しないドライブ期間であるＳ１（Ｓ／２−α）およびＳ２（Ｓ／２−α）範囲で動作する。
【００４７】
ここで、負荷Ｚに変動電圧がかかった場合の、出力平滑回路１４側の電位が、電位ｐ´であった場合には、これを制御回路１５が検知して直流電源回路１１側の電源電圧を安定化させるように、補正動作制御信号ｇ１´，ｇ２´を出力する。また同時に、制御回路１５から第１および第２のワンショット回路１６，１７へ初期設定のパルス幅を調整した第１および第２の制御信号ｅ１´，ｅ２´を出力する。
【００４８】
この第１および第２の制御信号ｅ１´，ｅ２´を受信した第１および第２のワンショット回路１６，１７は、それぞれ第１および第２のワンショットパルス信号ｅ１１，ｅ２１を生成して第４および第３のスイッチＱ４およびＱ３側へ出力する。従って、第３および第４のスイッチＱ３，Ｑ４は、Ｓ１（Ｓ／２−α）およびＳ２（Ｓ／２−α）の範囲で動作しながら、負荷Ｚにかかる電圧が安定化するようになる。
【００４９】
このように、電源回路装置１０によれば、直流電源回路１１と、この直流電源回路１１に接続されるトランスを介して伝送される電流ａ１を負荷に対して供給する出力整流回路１２と、出力整流回路１２側の電位ｐを検出して作動するＦＥＴスイッチ制御装置１３とを備え、直流電源回路１１は、直流電源Ｐと、この直流電源Ｐに接続される第１および第２のコンデンサＣ１，Ｃ２の直列回路と、この直列回路に並列に接続され、且つ上記第１および第２のコンデンサＣ１，Ｃ２の直列回路に並列接続される第１および第２のスイッチＱ１，Ｑ２の直列回路を備え、また、出力整流回路１２は、トランスＴの２次巻線Ｔ２に並列に接続される第３および第４のスイッチＱ３，Ｑ４と、トランスＴの２次巻線Ｔ２の中間のドット位置と、２次巻線Ｔ２の他端ドット位置に、第３および第４のスイッチＱ３およびＱ４を介して接続される出力平滑回路１４とを備え、ＦＥＴスイッチ制御装置１３は、出力整流回路１２側の電位ｐの変化を検出して直流電源回路１１の第１および第２のスイッチＱ１，Ｑ２をオン・オフ制御する制御回路１５と、この制御回路１５による第１および第２のスイッチＱ１，Ｑ２に対するオン・オフ制御に応じて、第３および第４のスイッチＱ３，Ｑ４へ第１および第２のワンショットパルス信号ｅ１１，ｅ２１を出力する第１および第のワンショット回路１６，１７とを備え、第３および第４のスイッチＱ３，Ｑ４は、第２および第１のワンショットパルス信号ｅ２１，ｅ１１を受信することにより動作して、第３および第４のスイッチＱ３，Ｑ４のオン・オフ動作の間に両導通防止期間が設定されるようにしたことを特徴としている。
【００５０】
この構成によれば、ＦＥＴスイッチ制御装置１３の動作制御信号ｇ１，ｇ２は、パルス幅が変化するが、第１および第２のワンショット回路１６，１７にて、第１および第２のワンショットパルス信号ｅ１１，ｅ２１を出力整流回路１２側へ出力して、直流電源Ｐの電圧変動や、負荷Ｚの消費電力量にかかわりなく、安定した両導通期間の設定が可能となる。従って、電圧変動の伴う直流電源や各種消費電力量を有する負荷Ｚへ接続して用いられる電源回路装置としてはスイッチング素子の設計変更などによる微調整が特に必要でなくなり、電力損失の少ない高効率な電源回路装置が得られる。
【００５１】
また、ＦＥＴスイッチ制御装置１３の制御回路１５は、第１および第２のスイッチＱ１，Ｑ２をドライブする動作制御信号ｇ１，ｇ２と同期して第３および第４のスイッチＱ３，Ｑ４をスイッチするように、ＦＥＴスイッチ制御装置１３の第１および第２のワンショット回路１６，１７で駆動するので、負荷側への電力供給が短絡することなく継続供給できる。
【００５２】
また、電源回路装置１０によれば、ＦＥＴスイッチ制御装置１３の制御回路１５は、出力整流回路１２の出力平滑回路１４側の電位ｐを検知して直流電源回路１１側の第１および第２のスイッチＱ１，Ｑ２と、第１および第２のワンショット回路１６および１７のパルス信号ｅ１１，ｅ２１のそれぞれのオン・オフタイミングを制御するパルス幅制御回路１５ａを備えたから、直流電源回路１１側と、出力整流回路１２側とを１つのＦＥＴスイッチ制御装置１３にて一元的に制御が可能となるので、その構成が簡易となると共に、負荷Ｚに対するより一層安定した電力供給が可能となる。
【００５３】
更にまた、電源回路装置１０によれば、第１〜第４のスイッチＱ１〜Ｑ４は、それぞれのＦＥＴスイッチＱ１ａ〜Ｑ４ａに並列接続されるダイオードが、スイッチ内蔵ダイオードＱ１ｂ〜Ｑ４ｂであることから、その構成が簡易となり、特に低電圧電源に接続して用いられる場合には、電源回路装置１０の全体構成を小型化することもできる。
【００５４】
また、電源回路装置１０によれば、２次側（出力整流回路１２）側における転流期間を最短化し、電流損失を最小化することとができるので、負荷Ｚの消費電力が比較的少ない、例えば数１００Ｗクラスの電源回路装置の電力軽減に有効である。
【００５５】
延いては、この電力軽減効果が得られることにより、特に出力整流回路１２側の第３および第４のスイッチＱ３，Ｑ４自体の自己発熱の低減効果が期待できる。従って、第３および第４のスイッチＱ３，Ｑ４自体の性能劣化の軽減および当該スイッチＱ３，Ｑ４周辺に設置される電子部品等への放熱による悪影響の低減効果も期待できる。
【００５６】
更に、電源回路装置１０によれば、直流電源Ｐに接続された第１および第２のコンデンサＣ１，Ｃ２と、このコンデンサＣ１，Ｃ２に並列に接続されると共に、このコンデンサＣ１，Ｃ２の中間に一端側が接続されるトランスＴの１次巻線Ｔ１の他端側に並列に接続される第１および第２のスイッチＱ１，Ｑ２とを備えた構成のハーフブリッジ型としたが、コンデンサＣ１，Ｃ２の変わりにＦＥＴスイッチを接続するフルブリッジ型コンバータでの構成でも本提案の回路方式を採用することが可能である。
【００５７】
更にまた、電源回路装置１０によれば、直流電源回路１１および出力整流回路１２に設けられる第１のスイッチＱ１〜第４のスイッチＱ４それぞれのスイッチ内蔵ダイオードＱ１ｂ〜Ｑ４ｂは、必ずしも内蔵タイプのものでなく、ＦＥＴスイッチＱ１ａ〜Ｑ４ａの一部または全部へ外付けタイプのダイオードであっても差し支えない。
【図面の簡単な説明】
【００５８】
【図１】本発明の電源回路装置の概要を示す図。
【図２】図１の電源回路装置における複数のＦＥＴスイッチのオン・オフ状態の関係を示すタイムチャート。
【図３】従来の電源回路装置の概要を示す図。
【符号の説明】
【００５９】
１０  電源回路装置
１１  直流電源回路
１２  出力整流回路
１３  ＦＥＴスイッチ制御装置
１４  出力平滑回路
１５  制御回路
１５ａ  パルス幅制御回路
１６  第１のワンショット回路
１７  第２のワンショット回路
ａ，ａ´，ａ１  電流
Ｃ１〜Ｃ３  第１〜第３のコンデンサ
ｅ１，ｅ１´，ｅ２，ｅ２´  第１，２の制御信号
ｅ１１，ｅ２１  第１，２のワンショットパルス信号
ｇ１，ｇ２  動作制御信号
ｇ１´，ｇ２´  補正動作制御信号
Ｌ  チョークコイル
Ｐ  直流電源
ｐ，ｐ´  電位
Ｑ１〜Ｑ４  第１〜第４のスイッチ（第１〜第４のＦＥＴスイッチング素子）
Ｑ１ａ〜Ｑ４ａ  ＦＥＴスイッチ
Ｑ１ｂ〜Ｑ４ｂ  スイッチ内蔵ダイオード
Ｓ  オン・オフサイクル固定期間（１サイクル固定期間）
Ｓ１，Ｓ２  ワンショットパルス固定期間
Ｔ  トランス
Ｔ１  １次巻線
Ｔ２  ２次巻線
α  両導通防止期間
Ｚ  負荷
【図１】
2007014138.tif 000003
【図２】
2007014138.tif 000004
【図３】
2007014138.tif 000005