(57)【要約】【課題】本発明は、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度を増加させるようなパッケージング構造を有する半導体装置を実現することを目的とする。【解決手段】半導体チップ自体にチャネル領域に応力を印加する構造を設けると共に、パッケージ製造工程において、Ｓｉチップ１の回路面側に低熱膨張率膜２を装着することにより、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。【選択図】図１
2007141977.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域に応力を印加して高速動作を実現する半導体装置であって、
Ｓｉチップの回路面上に搭載されチャネル領域に応力が印加されたｎ型及びｐ型のＭＯＳＦＥＴと、
前記Ｓｉチップの前記回路面側の全面あるいは部分領域に装着されたＳｉよりも低い熱膨張係数を有する低熱膨張率膜と
を有し、前記低熱膨張率膜を装着された前記Ｓｉチップを基板あるいはフレームに装着後、樹脂封止することによりパッケージングされたことを特徴とする半導体装置。
【請求項２】
チャネル領域に応力を印加して高速動作を実現する半導体装置であって、
Ｓｉチップの回路面上に搭載されチャネル領域に応力が印加されたｎ型及びｐ型のＭＯＳＦＥＴと、
前記Ｓｉチップの前記回路面側の全面あるいは部分領域に装着されたＳｉよりも低い熱膨張係数を有する低熱膨張率膜と
を有し、前記低熱膨張率膜を装着された前記Ｓｉチップをフリップチップ法により実装されたことを特徴とする半導体装置。
【請求項３】
前記チャネル領域に印加された応力による前記ｎ型ＭＯＳＦＥＴ及び前記ｐ型ＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、前記低熱膨張率膜により発生する前記ｎ型ＭＯＳＦＥＴ及び前記ｐ型ＭＯＳＦＥＴのチャネル領域に発生する応力の各成分との合計が、ｎ型ＭＯＳＦＥＴについては前記チャネル領域のゲート長方向及びこれに垂直なゲート幅方向に沿って引張り応力となり、また、ｐ型ＭＯＳＦＥＴについては前記ゲート長方向に対しては圧縮応力となり、前記ゲート長方向に垂直なゲート幅方向に沿っては引張り応力となることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記低熱膨張率膜は、前記ｐ型ＭＯＳＦＥＴのゲート幅方向にはチップの端から端まで覆い、前記ｐ型ＭＯＳＦＥＴのゲート長方向にはチップの中央を中心に所定の幅のみを覆うことを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
【請求項５】
Ｓｉチップの回路面は｛１００｝面であり、前記ゲート長方向は＜０１１＞方向であることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
【請求項６】
前記低熱膨張率膜の材料がＳｉＯ２、ＳｉＯＣ、ＳｉＮ、ＳｉＣあるいはＳｉＣＮであることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記低熱膨張率膜は、パッケージング製造工程中の略最高温度に達した際に装着されたものであることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置。
【請求項８】
前記ｎ型ＭＯＳＦＥＴは前記ゲート長方向及びこれに垂直なゲート幅方向に沿って引張り応力を発生させる第１の応力発生構造を備え、前記ｐ型ＭＯＳＦＥＴは前記ゲート長方向に垂直なゲート幅方向に沿って引張り応力を発生させ、前記ゲート長方向に沿って圧縮応力を発生させる第２の応力発生構造を備えることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
【請求項９】
前記第１の応力発生構造として格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉをチャネル領域として用い、前記第２の応力発生構造として格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉを用いると共に前記ゲート長方向に圧縮応力を発生させるための埋め込み型歪み誘起構造を、ｐ型ＭＯＳＦＥＴのソース及びドレイン領域の両脇にゲート幅方向に沿って配置することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記埋め込み型歪み誘起構造がシリコン酸化膜、あるいは圧電体であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ｎ型ＭＯＳＦＥＴに対してはソース・ドレイン領域上にシリコン窒化膜からなる内部応力膜を形成し、前記ｐ型ＭＯＳＦＥＴに対してはソース・ドレイン領域上にＴＥＯＳ膜からなる内部応力膜を形成することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
【請求項１２】
前記Ｓｉチップの前記回路面の全面あるいは部分領域に圧電体を装着することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルのキャリア移動度を向上させることにより高速動作を実現する半導体装置に関するものである。
【背景技術】
【０００２】
Ｓｉ系ＭＯＳＦＥＴの急速な微細化の流れの中にあって、ＭＯＳＦＥＴに対し、高速動作と低消費電力を実現するためには、チャネルのキャリア移動度等の電気的特性を向上させることが必要である。非特許文献１及び非特許文献２に従えば、このための、ＭＯＳＦＥＴチャネル構造の候補として、幾つかの選択肢が提案されている。１つは、図１４に示すように、Ｓｉ結晶上に形成され、Ｓｉ結晶５０より大きな格子定数を有して格子緩和されたＳｉＧｅ層５１を基板として用い、このＳｉＧｅ基板上にエピタキシャル成長された歪みＳｉ５２をチャネルとして用いる方法である。ＳｉＧｅを格子緩和するために、ＳｉＧｅ層５１の直下に、Ｇｅの濃度を０％から所望の濃度まで増加させた傾斜型ＳｉＧｅバッファ層５３を配置する場合が多い。さらに、傾斜型ＳｉＧｅバッファ層５３とＳｉ基板との間に、図１５に示すように、埋め込み絶縁層５５を配置する場合も多い。もう１つは、図２３の左側部に示すように、ＭＯＳＦＥＴ（明細書中では、ＭＯＳＦＥＴと記すが、ＭＩＳＦＥＴでもよい）のソース領域（Ｓ）、ゲート（Ｇ）、及びドレイン領域（Ｄ）の直上に、例えば張力を発生させるＳｉＮ膜等の第一種内部応力膜６０を蒸着して、これによりＳｉチャネル領域のＳｉを歪ませる方法である。さらにもう１つは、図１６に示すように、ＳｉＧｅ層１５１をチャネルとして用いる方法である。最初の２つは、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに対して用いられ、また３つめの方法はｐＭＯＳＦＥＴに対して用いられる。これらのうち、最初の２つは、歪みＳｉとして、近年精力的に研究が進められている。物理的には、Ｓｉのバンド構造が変化し、バンドの縮退が解け、さらに有効質量も変化するためと説明される。現象論的には、チャネル領域に印加される応力ベクトルの３成分と、ピエゾパラメータと呼ばれる定数の線形結合で、印加応力に対するチャネルのキャリア移動度の変化が表現される。
【０００３】
ゲート長が１００ｎｍのＭＯＳＦＥＴを対象にして、ピエゾパラメータを用い、デバイスシミュレーションを実行して、応力と移動度変化の関係を求めた。図１７から図１９が、これらの結果をグラフにまとめたものである。横軸は、チャネル領域に印加したＭＰａ単位で表現した応力の各成分の大きさを、また縦軸は移動度の変化量を％で表わしている。応力の正値は引張り応力であることを、また負値は圧縮応力であることを表わす。それぞれの図において、黒丸と実線で表現したものは、ｎＭＯＳＦＥＴに対する結果を、また、黒三角と破線で表現したものは、ｐＭＯＳＦＥＴに対する結果を表わす。図１７、図１８、そして図１９は、それぞれ、Ｓｉ基板の主面である（００１）面上の、ゲート長方向（Ｘ方向）の応力Ｓｘ、Ｓｉ基板の主面である（００１）面上の、ゲート長方向に対し垂直方向（Ｙ方向）、すなわちゲート幅方向の応力Ｓｙ、そしてＳｉ基板の主面に垂直方向（Ｚ方向）の応力Ｓｚに対する依存性を表わしている。
【０００４】
図１７から図１９までの結果を要約すると、Ｓｉ基板の主面である（００１）面上の、図２０に示す矢印方向の応力をＭＯＳＦＥＴのチャネル領域に印加すると、キャリア移動度が増加する。すなわち、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が相互に異なっている。
【０００５】
ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］  方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。また、図１７より、移動度の変化は、印加する引張り応力Ｓｘに対して、ほぼ線形に増加する。同様に、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］  方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。図２０には示していないが、Ｓｉ基板の主面上のＸ方向及びＹ方向の応力に加えて、Ｓｉ基板の主面に垂直方向（Ｚ方向）の応力を圧縮する方向に加えると、図１９より、移動度が増加する方向に変化し、Ｚ方向の応力を引っ張る方向に加えると、移動度が減少する方向に変化する。
【０００６】
一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］  方向）に圧縮応力を印加していくと移動度が増加し、引っ張り応力を印加していくと移動度が減少する。また、図１７より、移動度の変化は、印加する圧縮応力Ｓｘに対して、ほぼ線形に増加する。同様に、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］  方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。図２０には示していないが、Ｓｉ基板の主面上のＸ方向及びＹ方向の応力に加えて、Ｓｉ基板の主面に垂直方向（Ｚ方向）の応力を引っ張る方向に加えると、図１９より、移動度が増加する方向に変化し、Ｚ方向の応力を圧縮する方向に加えると、移動度が減少する方向に変化する。但し、ｐＭＯＳＦＥＴの場合には、Ｚ方向（垂直方向）の応力に対する移動度の変化が、ｎＭＯＳＦＥＴに比べて非常に小さい。
【０００７】
繰り返すが、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、移動度を増加させる応力の方向がそれぞれ異なる。上記の事実を応用し、従来技術においては、チップ内のＭＯＳＦＥＴの移動度を増加させ電流駆動力を増大させるための手段として、例えば、下記特許文献１〜３に記載された半導体装置があった。
【０００８】
特許文献１においては、図２１に示すように、埋め込み絶縁層７３（この場合にはＳｉＯ２層）が挿設され、この埋め込み絶縁層により上下に区分された歪み印加半導体層としてのＳｉＧｅ層７２と、ＳｉＧｅ層７２上に形成されたチャネル層としての歪みシリコン層７４とを備え、埋め込み絶縁層７３はＳｉＧｅ層７２の膜厚が薄くなるように形成され、かつ歪みシリコン層７４の形成前に、ＳｉＧｅ層７２及び埋め込み絶縁層７３の形成時に、ＳｉＧｅ層７２内に発生した転位等の欠陥を低減するための熱処理がＳｉＧｅ層７２に施されている。
【０００９】
特許文献２においては、図２２に示すように、貼り合わせ法により、埋め込み絶縁層１２１上に第一のＳｉＧｅ層１１４を有する積層構造体を作成し、その後、第一のＳｉＧｅ層１１４上に、それよりゲルマニウム濃度が高い第二のＳｉＧｅ層１４１を形成し、その上にシリコン層１４２を形成する。シリコン層１４２は、下地の第二のＳｉＧｅ層１４１との格子定数の違いにより、歪みシリコン層となる。
図２３は特許文献３に記載された従来の実施例の半導体装置を示した図である。特許文献３においては、ｎＭＩＳＦＥＴのソース・ドレイン領域上に形成されたシリコン窒化膜からなる第一種内部応力膜６０と、ｐＭＩＳＦＥＴのソース・ドレイン領域上に形成されたＴＥＯＳ膜からなる第二種内部応力膜６１とを備えている。第一種内部応力膜６０により、ｎＭＩＳＦＥＴのチャネル領域において、電子の移動方向に引っ張り応力が生じ、電子の移動度が高められる。第二種内部応力膜により、ｐＭＩＳＦＥＴのチャネル領域において、正孔の移動方向に圧縮応力が生じ、正孔の移動度が高められる。
【非特許文献１】高木  信一  「Ｓｉ／ＳｉＧｅヘテロ構造を用いたＭＯＳデバイス技術」応用物理  第７２巻  第３号  （２００３）
【非特許文献２】Ｊ−Ｓ  Ｌｉｍ  ｅｔ  ａｌ．  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｌｅｔｔ．  Ｖｏｌ．２５  Ｎｏ．１１  ２００４．
【特許文献１】特開平９−３２１３０７号公報
【特許文献２】特開２００３−７８１１６号公報
【特許文献３】特開２００５−５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
Ｓｉ系ＭＯＳＦＥＴの急速な微細化の流れの中にあって、ＭＯＳＦＥＴに対し、高速動作と低消費電力を実現するためには、チャネルのキャリア移動度等の電気的特性を向上させることが必要である。このために、背景技術においても説明したように、半導体チップ製造プロセスにおいて、チャネル領域に適切な応力が印加されるような構造的な工夫を行い、チャネルのキャリア移動度を増加させる取り組みがなされてきている。しかしながら、せっかく半導体チップ内の応力発生構造を最適化させても、このチップをパッケージングする際には、このパッケージング製造過程における熱履歴に由来して、積層した材質間の熱膨張係数、ヤング率、あるいはポワッソン比等の差により、半導体チップに反り等の形状変化と、これに伴う圧縮応力がＳｉチップに対して発生し、その結果、半導体チップ製造プロセスにおいて作られた最適な応力の大きさとその空間分布が壊され、チャネル領域に所望の応力の大きさとその空間分布を与えられない、という問題点が存在していた。
【００１１】
本発明は上記問題点に鑑み、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１記載の半導体装置は、チャネル領域に応力を印加して高速動作を実現する半導体装置であって、Ｓｉチップの回路面上に搭載されチャネル領域に応力が印加されたｎ型及びｐ型のＭＯＳＦＥＴと、前記Ｓｉチップの前記回路面側の全面あるいは部分領域に装着されたＳｉよりも低い熱膨張係数を有する低熱膨張率膜とを有し、前記低熱膨張率膜を装着された前記Ｓｉチップを基板あるいはフレームに装着後、樹脂封止することによりパッケージングされたことを特徴とする。
【００１３】
請求項２記載の半導体装置は、チャネル領域に応力を印加して高速動作を実現する半導体装置であって、Ｓｉチップの回路面上に搭載されチャネル領域に応力が印加されたｎ型及びｐ型のＭＯＳＦＥＴと、前記Ｓｉチップの前記回路面側の全面あるいは部分領域に装着されたＳｉよりも低い熱膨張係数を有する低熱膨張率膜とを有し、前記低熱膨張率膜を装着された前記Ｓｉチップをフリップチップ法により実装されたことを特徴とする。
【００１４】
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記チャネル領域に印加された応力による前記ｎ型ＭＯＳＦＥＴ及び前記ｐ型ＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、前記低熱膨張率膜により発生する前記ｎ型ＭＯＳＦＥＴ及び前記ｐ型ＭＯＳＦＥＴのチャネル領域に発生する応力の各成分との合計が、ｎ型ＭＯＳＦＥＴについては前記チャネル領域のゲート長方向及びこれに垂直なゲート幅方向に沿って引張り応力となり、また、ｐ型ＭＯＳＦＥＴについては前記ゲート長方向に対しては圧縮応力となり、前記ゲート長方向に垂直なゲート幅方向に沿っては引張り応力となることを特徴とする。
【００１５】
請求項４記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、前記低熱膨張率膜は、前記ｐ型ＭＯＳＦＥＴのゲート幅方向にはチップの端から端まで覆い、前記ｐ型ＭＯＳＦＥＴのゲート長方向にはチップの中央を中心に所定の幅のみを覆うことを特徴とする。
【００１６】
請求項５記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置において、Ｓｉチップの回路面は｛１００｝面であり、前記ゲート長方向は＜０１１＞方向であることを特徴とする。
【００１７】
請求項６記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記低熱膨張率膜の材料がＳｉＯ２、ＳｉＯＣ、ＳｉＮ、ＳｉＣあるいはＳｉＣＮであることを特徴とする。
【００１８】
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置において、前記低熱膨張率膜は、パッケージング製造工程中の略最高温度に達した際に装着されたものであることを特徴とする。
【００１９】
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記ｎ型ＭＯＳＦＥＴは前記ゲート長方向及びこれに垂直なゲート幅方向に沿って引張り応力を発生させる第１の応力発生構造を備え、前記ｐ型ＭＯＳＦＥＴは前記ゲート長方向に垂直なゲート幅方向に沿って引張り応力を発生させ、前記ゲート長方向に沿って圧縮応力を発生させる第２の応力発生構造を備えることを特徴とする。
【００２０】
請求項９記載の半導体装置は、請求項８記載の半導体装置において、前記第１の応力発生構造として格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉをチャネル領域として用い、前記第２の応力発生構造として格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉを用いると共に前記ゲート長方向に圧縮応力を発生させるための埋め込み型歪み誘起構造をｐ型ＭＯＳＦＥＴのソース及びドレインの両脇にゲート幅方向に沿って配置することを特徴とする。
【００２１】
請求項１０記載の半導体装置は、請求項９記載の半導体装置において、前記埋め込み型歪み誘起構造がシリコン酸化膜、あるいは圧電体であることを特徴とする。
【００２２】
請求項１１記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記ｎ型ＭＯＳＦＥＴに対してはソース・ドレイン領域上にシリコン窒化膜からなる内部応力膜を形成し、前記ｐ型ＭＯＳＦＥＴに対してはソース・ドレイン領域上にＴＥＯＳ膜からなる内部応力膜を形成することを特徴とする。
【００２３】
請求項１２記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項１１のいずれかに記載の半導体装置において、前記Ｓｉチップの前記回路面の全面あるいは部分領域に圧電体を装着することを特徴とする。
【００２４】
以上により、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
【発明の効果】
【００２５】
本発明の半導体装置は、チャネル領域に応力を印加して高速動作させる半導体装置において、半導体チップ自体にチャネル領域に応力を印加する構造を設けると共に、パッケージ製造工程において、Ｓｉチップの回路面側に低熱膨張率膜を装着することにより、発生する応力の各成分の合計が、ｎＭＯＳＦＥＴのゲート長方向，ゲート長方向に垂直なゲート幅方向及びｐＭＯＳＦＥＴのゲート長方向に垂直なゲート幅方向の応力が引張り応力となり、ｐＭＯＳＦＥＴのゲート長方向の応力が圧縮応力となるため、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置は、Ｓｉチップの回路面側の全面あるいは部分領域に、Ｓｉよりも低い熱膨張係数を有する低熱膨張率膜を装着し、半導体製造プロセスにて設けた応力発生構造により発生する応力とパッケージング製造工程にて設けた低熱膨張率膜により発生する応力との各成分の合計を、ｎＭＯＳＦＥＴのゲート長方向，ゲート長方向に垂直なゲート幅方向及びｐＭＯＳＦＥＴのゲート長方向に垂直なゲート幅方向の応力が引張り応力となるようにし、ｐＭＯＳＦＥＴのゲート長方向の応力が圧縮応力となるようにすることにより、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力の大きさとその空間分布の発生を維持し、これにより移動度を増加させて電流駆動力が増大させるような、パッケージング構造を実現することができる。
【００２７】
以下に本発明の実施例について、図面を参照しながら説明する。
（実施例１）
図１は本発明の実施例１における半導体装置を示した断面図であり、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）というパッケージング構造を有する場合の例である。Ｓｉチップ１にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されており、さらに前記Ｓｉチップ１の前記回路面側には、その全面に、Ｓｉよりも低い熱膨張係数を有する材料の薄膜（以下では、「低熱膨張率膜」と呼ぶことにする）２が装着されており、これらをフレーム３に装着後、樹脂５を用いて封止することによりパッケージングした構造を有する半導体装置である。
【００２８】
図２は本発明の実施例１における半導体装置のパッケージング製造工程を示す工程断面図である。また、図３は実施例１の半導体装置のパッケージング製造工程中における熱履歴を示す図である。図２（ａ）に示すように、常温（例えば２５℃，図３におけるＡ部分）にて厚さ１５０ｎｍのＳｉチップ１を銅でできたフレーム３に装着する。その後、図２（ｂ）に示すように、フレーム３に装着した状態のＳｉチップ１の温度を、樹脂による封止温度まで上げる。この例では、１８０℃まで上昇させている（図３におけるＢ部分）。この温度を保ちながら、この温度で十分に緩和させた、厚さ１００ｎｍのＳｉＣでできた低熱膨張率膜２を、前記Ｓｉチップ１の前記回路面側に装着する（図３におけるＣ部分）。さらに、図２（ｃ）に示すように、これら全体を樹脂５にて封止し、温度を、常温（例えば２５℃）に下げていく。ここで、低熱膨張率膜２は、前記パッケージング製造工程中のほぼ最高温度に達した際に、Ｓｉチップ１の前記回路面に装着することが、特に有効である。
【００２９】
低熱膨張率膜２を装着しない場合には、温度を、常温（例えば２５℃）に下げた際に、樹脂５の硬化収縮により、Ｓｉチップ１の回路面上全体に、Ｓｉ基板の主面上に圧縮歪みがかかり、この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域にも圧縮歪みがかかっていた。しかし、本実施例のように、低熱膨張率膜２を装着することにより、前記回路面全体に、Ｓｉ基板の主面上の引張り歪みを印加することができる。
【００３０】
図２０を用いて背景技術のところで説明したように、キャリア移動度が増加する応力の印加方向は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が異なっている。すなわち、ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］  方向）及びＳｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］  方向）に引っ張り応力を印加していくと移動度が増加する。一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］  方向）に圧縮応力を印加し、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］  方向）に引っ張り応力を印加していくと移動度が増加する。この事実に基づき、本実施例では、パッケージング製造工程での低熱膨張率膜による応力の発生を見越して、半導体チップ製造プロセス中において、Ｓｉ基板の主面上のチャネル領域に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに対し、それぞれ異なった歪みを加え、応力の各成分の合計がｎＭＯＳＦＥＴのゲート長方向，ゲート長方向と垂直な方向及びｐＭＯＳＦＥＴのゲート長方向と垂直な方向に引っ張り応力が、ｐＭＯＳＦＥＴのゲート長方向には圧縮応力が印加されるような手段を用いる。
【００３１】
すなわち、前記Ｓｉチップ１に搭載されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに対しては、半導体チップ製造プロセス中において、Ｓｉ基板の主面上のチャネル領域に１軸歪み（すなわち１軸応力）あるいは２軸歪み（すなわち２軸応力）を与える構造を持たせる。本発明の実施例においては、具体的には、ｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上の、チャネル領域のゲート長方向及びこれに垂直方向に沿って、引張り応力を発生させる構造を、半導体チップ製造プロセス中において作成する。すなわち、図４（ａ）の断面図に示すように、従来技術と同様に格子緩和させたＳｉＧｅ結晶１２の上に成長させた歪みＳｉ１６をチャネル領域として用いることにより２軸引張り歪みを発生させる構造とした。図中、太い矢印は、発生する応力の方向を示している。また、図４（ｂ）の上面図には、発生する２軸引張応力の様子を、太い矢印で表現している。図４（ａ）の断面図に戻って説明する。Ｓｉ基板１０上に、Ｇｅの濃度を０％から所望の濃度ｘ％まで増加させた傾斜型ＳｉＧｅバッファ層１１をエピタキシャル成長させ、さらに、格子緩和したＳｉＧｅ結晶１２をエピタキシャル成長させる。これにより、Ｓｉ結晶より大きな格子定数を有するＳｉＧｅ結晶１２を作成する。このＳｉＧｅ結晶１２上に、Ｓｉをエピタキシャル成長させると、作製されたＳｉ結晶の格子定数はＳｉＧｅ結晶の格子定数と整合するように通常のＳｉ結晶のそれより大きくなるため、すなわちＳｉ結晶の格子間隔が２次元的に広げられるため、ゲート長方向及びこれに垂直方向に引張り応力を有する、すなわち２軸引張り歪みを有する歪みＳｉ１６を作成することができる。この歪みＳｉ１６をチャネルとして用いる。
【００３２】
また、ｐＭＯＳＦＥＴに対しても、前記ｎＭＯＳＦＥＴの場合と同様に、ＳｉＧｅ結晶上に、Ｓｉをエピタキシャル成長させ、２軸引張り歪みを有する歪みＳｉを作成し、この歪みＳｉをチャネルとして用いる。さらに、ｐＭＯＳＦＥＴに対しては、この構造に加えて、図５（ａ）の断面図に示すように、ゲート長方向にも発生していた引張り応力を打ち消して、ｐＭＯＳＦＥＴの移動度を向上させるゲート長方向の圧縮応力を得るために、Ｓｉの主面上におけるチャネル領域のゲート長方向に圧縮応力を発生させるための埋め込み型歪み誘起構造１８をｐＭＯＳＦＥＴの両脇に配置する。図中、太い矢印は、発生する応力の方向を示している。また、図５（ｂ）の上面図には、発生する引張り及び圧縮応力の様子を、太い矢印で表現している。図５（ａ）の断面図に戻って説明する。具体的には、埋め込み型歪み誘起構造１８として、ＳｉＯ２膜をその材料として用いた。この結果、ゲート長方向に１軸の圧縮歪みが加わる。一方、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向に垂直なゲート幅方向に対して、引張り応力を発生させる構造が、半導体チップ製造プロセス中において作成できる。
【００３３】
埋め込み型歪み誘起構造を配置することによる前記半導体チップ製造プロセス中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、低熱膨張率膜を装着することによる前記パッケージング製造工程中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分とを合計したものが、ｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向及びこれに垂直方向に沿って引張り応力となるように、また、ｐＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のチャネル方向に対しては圧縮応力となり、ゲート長方向に垂直なゲート幅方向に沿っては引張り応力となるように、前記格子緩和させたＳｉＧｅ結晶のＧｅ濃度、さらに前記低熱膨張係数を有する材料の薄膜の形状、面積、および厚みを制御する。例えば、前記格子緩和させたＳｉＧｅ結晶のＧｅ濃度ｘは２０％とする。また、この例では、前記低熱膨張率膜は、前記Ｓｉチップの前記回路面側の全面に装着する。
【００３４】
本実施例に基づいた実験を行ったところ、以下のような結果が得られた。パッケージングされたチップのサンプル数は１００である。また、各パッケージングされたチップ内の測定点は３０である。ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのキャリア移動度は、それぞれ、平均値として７％、及び４．５％増加した。
【００３５】
本実施例では、前記低熱膨張係数を有する材料はＳｉＣを用いたが、ＳｉＯ２、ＳｉＯＣ、ＳｉＮあるいはＳｉＣＮでも有効である。また、本実施例では、低熱膨張率膜の厚みは１００ｎｍを採用したが、この厚みは、装着するＳｉチップの厚みや、前記低熱膨張係数を有する材料に依存し、概ねＳｉチップの厚みの３０％から２００％程度が有効である。
【００３６】
なお、前記Ｓｉ基板の主面とは、実質的に｛１００｝面であり、また前記ＭＯＳＦＥＴのゲート電極のゲート長方向は、実質的に＜０１１＞方向である。
【００３７】
本実施例においては、低熱膨張率膜を前記Ｓｉチップの前記回路面側の全面に装着したが、部分領域にのみ装着する方法も有効である。例えば、図６の上面図に示すように、前記低熱膨張率膜２を、前記ｐＭＯＳＦＥＴのゲート幅方向にはＳｉチップ１の端から端まで覆い、前記ｐＭＯＳＦＥＴのゲート長方向にはＳｉチップ１の中央を中心に所定の幅のみを覆った構造を有するようにすると、前記低熱膨張率膜２の装着に伴う、ｐＭＯＳＦＥＴのゲート長方向に発生する引張り応力の大きさが緩和され、ｐＭＯＳＦＥＴの移動度がより向上する。この上面図には、発生する引張り応力の様子を、太い矢印で表現している。また、本実施例においては、埋め込み型歪み誘起構造として、ＳｉＯ２膜をその材料として用いたが、圧電体を用いても、同様に有効である。また、圧電体膜に印加する電圧をコントロールすることにより、圧縮応力の値の大きさを制御することも可能となる。
【００３８】
前記半導体チップ製造プロセス中において、常温から樹脂による封止温度である１８０℃まで上昇させる際に、フレームの材質である銅の熱膨張係数がＳｉチップのそれよりも大きいことに由来して、下に凸状に反ることがある。この場合には、前記低熱膨張率膜は、この反り形状をほぼ踏襲したようなものを装着することが、前記低熱膨張率膜と前記Ｓｉチップとの密着性改善の観点からより効果的である。
【００３９】
以上のように、格子緩和したＳｉＧｅ基板上にチャネル領域として歪みＳｉを成長させる半導体装置において、パッケージ製造工程時に、Ｓｉチップの回路面側に低熱膨張率膜を装着すると共に、ゲート長方向に発生する引張り応力を打ち消して、ｐＭＯＳＦＥＴの移動度を向上させるゲート長方向の圧縮応力を得るために、半導体チップ製造工程時に、ｐＭＯＳＦＥＴのゲート長方向に対向する埋め込み型歪み誘起構造を配置することにより、ゲート長方向の圧縮応力を得ることができ、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
（実施例２）
図７は本発明の実施例２における半導体装置を示す断面図であり、Ｐ−ＣＳＰ（Ｐｌａｓｔｉｃ  Ｃｈｉｐ−Ｓｉｚｅ  Ｐａｃｋａｇｅ）いうパッケージング構造を有する場合の例である。Ｓｉチップ１にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されており、さらに前記Ｓｉチップ１の前記回路面側には、その全面あるいは部分領域に、Ｓｉよりも低い熱膨張係数を有する材料の薄膜（以下では、「低熱膨張率膜」と呼ぶことにする）２３が装着されており、これらが前記Ｓｉチップ１の前記回路面側を基板２１に対向させるフリップチップ法により、アンダーフィル樹脂剤２２を介して装着されたパッケージング構造を有する。この断面図には、前記低熱膨張率膜を装着しない場合に発生する圧縮及び引張り応力の様子を、太い矢印で表現している。前記低熱膨張率膜を装着した場合には、前記Ｓｉチップの前記回路面側も、圧縮応力から引張り応力へと変化する。
【００４０】
図８は本発明の実施例２における半導体装置のパッケージング製造工程を示す工程断面図である。また、図９は実施例２の半導体装置のパッケージング製造工程中における熱履歴を示す図である。図８（ａ）及び（ｂ）に示すように、Ｓｉチップ１の温度を、常温からアンダーフィル樹脂剤２２を軟化させる温度まで上げる。この例では、１９０℃まで上昇させている（図９のＡ部分）。この温度を保ちながら、Ｓｉ酸化膜（ＳｉＯ２膜）でできた低熱膨張率膜２３を、前記Ｓｉチップ１の前記回路面側に装着する（図９のＢ部分）。前記低熱膨張率膜２３には、Ｓｉチップ１と基板２１との間の電気的接続をとるためのバンプが露出あるいは形成されている。一方、基板２１には、アンダーフィル樹脂剤２２を装着する。さらに、図８（ｃ）に示すように、これら両者をお互いに装着し、温度を常温（例えば２５℃  図９のＣ部分）に下げていく。ここで、低熱膨張率膜２３は、前記パッケージング製造工程中のほぼ最高温度に達した際に、Ｓｉチップ１の前記回路面に装着する。
【００４１】
低熱膨張率膜２３を装着しない場合には、温度の降下の際に、Ｓｉチップ１の回路面上全体に圧縮歪みがかかり、この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域にも圧縮歪みがかかった。この理由は、基板２１の熱膨張係数がＳｉチップ１のそれよりも大きいことに由来して、上に凸状に反るためである。しかし、本実施例のように、低熱膨張率膜２３を装着した場合には、低熱膨張率膜２３の熱膨張係数がＳｉより小さいため、上記の反りが抑えられ、前記回路面全体に引張り歪みがかかるようになる。
【００４２】
前記Ｓｉチップ１に搭載されたｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向に沿って、引張り応力を発生させる応力発生構造を、半導体チップ製造プロセス中において作成する。すなわち、図１０に示すように、ソース・ドレイン領域上にシリコン窒化膜からなる内部応力膜９０を形成し、チャネル領域において、電子の移動方向に引っ張り応力を発生させる。一方、ｐＭＯＳＦＥＴに対しては、図１０に示すように、ソース・ドレイン領域上にＴＥＯＳ膜からなる内部応力膜９１を形成し、チャネル領域において、正孔の移動方向に圧縮応力を発生させる。
【００４３】
内部応力膜による前記半導体チップ製造プロセス中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、低熱膨張率膜によるパッケージング製造工程中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分とを合計したものが、ｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向及びこれに垂直方向に沿って引張り応力となるように、また、ｐＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のチャネル方向に対しては圧縮応力となり、ゲート長方向に垂直なゲート幅方向に沿っては引張り応力となるように、前記内部応力膜の形状、面積、および厚みを制御する。具体的には、以下のとおりである。前記内部応力膜の厚みは３０ｎｍを採用し、前記内部応力膜は、ソース・ゲート、及びドレイン領域上のすべてを覆う。
【００４４】
本実施例に基づいた実験を行ったところ、以下のような結果が得られた。パッケージングされたチップのサンプル数は１２０である。また、各パッケージングされたチップ内の測定点は３５である。ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのキャリア移動度は、それぞれ、平均値として５．５％、及び４．３％増加した。
【００４５】
また、前記内部応力膜の厚みは１０ｎｍから５０ｎｍに対しても有効であった。なお、前記Ｓｉ基板の主面は、実施例１の場合と同様に、実質的に｛１００｝面であり、また前記ＭＯＳＦＥＴのゲート電極のゲート長方向は、実質的に＜０１１＞方向である。
【００４６】
以上のように、パッケージ製造工程時に、Ｓｉチップの回路面側に低熱膨張率膜を装着すると共に、半導体チップ製造工程時に、ｎＭＯＳＦＥＴの移動度を向上させるゲート長方向の引張り応力を得るための内部応力膜と、ｐＭＯＳＦＥＴの移動度を向上させるゲート長方向の圧縮応力を得るための内部応力膜とを形成することにより、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
（実施例３）
図１１は本発明の実施例３における半導体装置を示す断面図であり、Ｐ−ＢＧＡ（Ｐｌａｓｔｉｃ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）いうパッケージング構造を有する例である。Ｓｉチップ１にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されており、さらに前記Ｓｉチップ１の前記回路面側には、その全面あるいは部分領域に、圧電体膜３１、及びＳｉよりも低熱膨張係数を有する材料の薄膜（以下では、「低熱膨張率膜」と呼ぶことにする）３２が装着されており、これらがダイボンド剤３３を介して基板２１に装着され、その後、樹脂５により封止されたパッケージング構造を有する。この断面図には、前記低熱膨張率膜３１を装着しない場合に発生する前記Ｓｉチップ１の前記回路面側の主面上における圧縮応力の様子を、太い矢印で表現している。前記低熱膨張率膜３１を装着した場合には、前記Ｓｉチップ１の前記回路面側において圧縮応力から引張り応力へと変化する。
【００４７】
図１２は本発明の実施例３における半導体装置のパッケージング製造工程を示す工程断面図である。また、図１３は実施例３の半導体装置のパッケージング製造工程中における熱履歴を示す図である。図１２（ａ）に示すように、常温（例えば２５℃，図１３におけるＡ部分）にてＳｉチップ１を基板２１に装着する。さらに、酸化亜鉛でできた圧電体膜３１を、前記Ｓｉチップ１の上に装着する。その後、図１２（ｂ）に示すように、基板２１に装着した状態のＳｉチップ１の温度を、樹脂による封止温度まで上げる。この例では、１８０℃まで上昇させている（図１３におけるＢ部分）。この温度を保ちながら、ＳｉＣＮでできた低熱膨張率膜３２を、前記圧電体膜３１上のＳｉチップの前記回路面側に装着する（図１３におけるＣ部分）。図１２（ｃ）に示すように、これら全体を樹脂５にて封止し、温度を、常温（例えば２５℃）に下げていく。ここで、低熱膨張率膜３２は、前記パッケージング製造工程中のほぼ最高温度に達した際に、Ｓｉチップ１の前記回路面に装着する。
【００４８】
低熱膨張率膜３２を装着しない場合には、樹脂の硬化収縮により、Ｓｉチップ１の回路面上全体に圧縮歪みがかかり、この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域にも圧縮歪みがかかっていた。しかし、本実施例のように、低熱膨張率膜３２を装着した場合には、前記回路面全体に引張り歪みが印加される。また、圧電体膜３１を装着することにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域にＳｉ基板の主面に垂直方向に圧縮応力が印加され、特にｎＭＯＳＦＥＴに対して、移動度が増加する。また、前記圧電体膜３１の膜厚方向の上下には、電圧が印加される構造を有し、前記圧電体膜３１に印加する電圧をコントロールすることにより、Ｓｉ基板の主面に垂直方向に発生する圧縮応力の値の大きさを制御することができる。
【００４９】
前記Ｓｉチップ１に搭載されたｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向に沿って、引張り応力を発生させる構造を、半導体チップ製造プロセス中において作成した。すなわち、図１０に示すように、ソース・ドレイン領域上にシリコン窒化膜からなる内部応力膜９０を形成し、チャネル領域において、電子の移動方向に引っ張り応力を発生させた。一方、ｐＭＯＳＦＥＴに対しては、図１０に示すように、ソース・ドレイン領域上にＴＥＯＳ膜からなる内部応力膜９１を形成し、チャネル領域において、正孔の移動方向に圧縮応力を発生させた。
【００５０】
内部応力膜を形成することによる前記半導体チップ製造プロセス中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、低熱膨張膜を装着することによるパッケージング製造工程中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分とを合計したものが、ｎＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向及びこれに垂直方向に沿って引張り応力となるように、また、ｐＭＯＳＦＥＴに対しては、Ｓｉ基板の主面上におけるチャネル領域のゲート長方向に対しては圧縮応力となり、ゲート長方向に垂直な方向に沿っては引張り応力となるように、前記内部応力膜の形状、面積、および厚みを制御する。具体的には、以下のとおりである。前記内部応力膜の厚みは２０ｎｍを採用し、前記内部応力膜は、ソース・ゲート、及びドレイン領域上のすべてを覆った。また、本実施例では、圧電体膜を装着することによるパッケージング製造工程中に由来した、Ｓｉ基板の主面に垂直方向に圧縮応力も印加され、特にｎＭＯＳＦＥＴに対して、移動度が増加する。
【００５１】
本実施例に基づいた実験を行ったところ、以下のような結果が得られた。パッケージングされたチップのサンプル数は１２０である。また、各パッケージングされたチップ内の測定点は３５である。ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのキャリア移動度は、それぞれ、平均値として７．５％、及び４．８％増加した。
【００５２】
前記内部応力膜の厚みは１０ｎｍから５０ｎｍに対しても有効であった。前記圧電体膜として酸化亜鉛でできたものを用いたが、チタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、窒化アルミニウム、あるいはリチウムナイオベート（ＬｉＮｂＯ３）  に対しても有効であった。
【００５３】
なお、前記Ｓｉ基板の主面は、実施例１の場合と同様に、実質的に｛１００｝面であり、また前記ＭＯＳＦＥＴのゲート電極のゲート長方向は、実質的に＜０１１＞方向である。
【００５４】
以上のように、パッケージ製造工程時に、Ｓｉチップの回路面側に低熱膨張率膜を装着すると共に、Ｓｉチップ上に圧電体膜を装着することにより、Ｓｉ基板の主面に垂直方向に圧縮応力が印加され、特にｎＭＯＳＦＥＴに対して移動度が増加するため、パッケージング製造工程後であっても、搭載されたチップ内のｎＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
【００５５】
さらに、半導体チップ製造工程時に、ｎＭＯＳＦＥＴの移動度を向上させるゲート長方向の引張り応力得るための内部応力膜と、ｐＭＯＳＦＥＴの移動度を向上させるゲート長方向の圧縮応力を得るための内部応力膜とを形成することにより、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができる。
【産業上の利用可能性】
【００５６】
本発明は、パッケージング製造工程後であっても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することができ、チャネルのキャリア移動度を向上させることにより高速動作を実現する半導体装置等に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１における半導体装置を示す断面図
【図２】本発明の実施例１における半導体装置のパッケージング製造工程を示す工程断面図
【図３】実施例１の半導体装置のパッケージング製造工程中における熱履歴を示す図
【図４】本発明の実施例１におけるｎＭＯＳＦＥＴの断面構造と応力の方向を説明する図
【図５】本発明の実施例１におけるｐＭＯＳＦＥＴの断面構造と応力の方向を説明する図
【図６】本発明の実施例１における部分領域にのみ低熱膨張率膜を装着したＭＯＳＦＥＴを示す図
【図７】本発明の実施例２における半導体装置を示す断面図
【図８】本発明の実施例２における半導体装置のパッケージング製造工程を示す工程断面図
【図９】実施例２の半導体装置のパッケージング製造工程中における熱履歴を示す図
【図１０】本発明の実施例２における内部応力膜を形成したＭＯＳＦＥＴを示す断面図
【図１１】本発明の実施例３における半導体装置を示す断面図
【図１２】本発明の実施例３における半導体装置のパッケージング製造工程を示す工程断面図
【図１３】実施例３の半導体装置のパッケージング製造工程中における熱履歴を示す図
【図１４】従来のチャネルに歪みＳｉを用いる半導体装置を示す概略図
【図１５】従来の埋め込み絶縁層を配置したチャネルに歪みＳｉを用いる半導体装置を示す概略図
【図１６】従来のＳｉＧｅをチャネルとして用いる半導体装置を示す概略図
【図１７】チャネルに歪みＳｉを用いる半導体装置のＸ方向の応力と移動度の変化量の関係を示す図
【図１８】チャネルに歪みＳｉを用いる半導体装置のＹ方向の応力と移動度の変化量の関係を示す図
【図１９】チャネルに歪みＳｉを用いる半導体装置のＺ方向の応力と移動度の変化量の関係を示す図
【図２０】チャネルに歪みＳｉを用いる半導体装置におけるキャリア移動度が増加する応力の方向を示す図
【図２１】特許文献１におけるチャネルに歪みＳｉを用いる半導体装置を示す概念図
【図２２】特許文献２におけるチャネルに歪みＳｉを用いる半導体装置を示す概念図
【図２３】特許文献３におけるチャネルに歪みＳｉを用いる半導体装置を示す概念図
【符号の説明】
【００５８】
１    Ｓｉチップ
２    低熱膨張率膜
３    フレーム
５    樹脂
１０    Ｓｉ基板
１１    傾斜型ＳｉＧｅバッファ層
１２    ＳｉＧｅ結晶
１６    歪みＳｉ
１８    埋め込み型歪み誘起構造
２１    基板
２２    アンダーフィル樹脂剤
２３    低熱膨張率膜
３１    圧電体膜
３２    低熱膨張率膜
３３    ダイボンド剤
５０    Ｓｉ結晶
５１    ＳｉＧｅ層
５２    歪みＳｉ
５３    傾斜型ＳｉＧｅバッファ層
５５    埋め込み絶縁層
６０    第一種内部応力膜
６１    第二種内部応力膜
７２    ＳｉＧｅ層
７３    埋め込み絶縁層
７４    歪みシリコン層
９０    内部応力膜
９１    内部応力膜
１１４    第一のＳｉＧｅ層
１２１    埋め込み絶縁層
１４１    第二のＳｉＧｅ層
１４２    シリコン層
１５１    ＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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