(57)【要約】【課題】素子分離領域中の所望の位置に中空部を有する半導体装置とその製造方法を提供する。【解決手段】浮遊ゲートＦＧは、半導体基板１１上に形成されている。この浮遊ゲートＦＧに隣接する半導体基板１１内に溝１６−１が形成されている。この溝１６−１内に素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは少なくとも浮遊ゲートＦＧの側面に対応して中空部ＡＧを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された浮遊ゲートを含む素子と、
前記浮遊ゲートに隣接する前記半導体基板内に形成された溝と、
前記溝内の少なくとも前記浮遊ゲートの側面に対応して中空部を有する素子分離領域と
を具備することを特徴とする半導体装置。
【請求項２】
前記素子分離領域は、
前記溝の内面に形成され、上端部がゲート絶縁膜より上方に位置されたライナー膜と、
前記ライナー膜の上部に対応して前記溝の上部に埋め込まれ、前記溝内に前記中空部を形成する絶縁膜と
をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記中空部は、前記溝の底部から前記浮遊ゲートの側面に対応して存在していることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記中空部は、前記溝の底部から前記浮遊ゲートのほぼ底面に対応して存在していることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ライナー膜は、上端部に傾斜部を有することを特徴とする請求項２記載の半導体装置。
【請求項６】
半導体基板の表面領域上にゲート絶縁膜、第１の導電膜、及びマスク膜を順次形成し、
前記マスク膜をマスクとして、前記第１の導電膜、前記ゲート絶縁膜、及び前記半導体基板をエッチングして前記半導体基板内に溝を形成するとともに、前記第１の導電膜により浮遊ゲートを形成し、
前記溝の内面、前記ゲート絶縁膜、前記浮遊ゲート、及び前記マスク膜の側面にライナー膜を形成し、
全面に犠牲膜を形成して前記溝を埋め込み、
前記ライナー膜より前記犠牲膜に対して選択比が大きい等方性エッチングにより、前記犠牲膜を除去するとともに、前記ライナー膜の上部にライナー膜の上方ほど膜厚が薄い傾斜部を形成し、
前記溝の少なくとも前記傾斜部より上部に絶縁膜を埋め込み、この絶縁膜の下方で前記浮遊ゲートの側面に対応して中空部を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えばＮＡＮＤ型フラッシュメモリに適用される素子分離構造とその製造方法に関する。
【背景技術】
【０００２】
集積回路の動作速度や低消費電力などの性能向上及び製造コストの抑制を目的として、素子の微細化及び高集積化が進められている。近年素子の最小加工寸法は量産レベルでも０．１ミクロン近くまで進められている。このため、技術的難度が高まってきてはいるが、今後も０．１ミクロン以下まで一層の微細化が進展していくことが予測され、開発レベルでは、ロジックデバイスの場合、ゲート長は３０ｎｍ程度まで微細化されたデバイスが試作されている。
【０００３】
素子を微細化するためには、素子面積の大半を占める素子分離領域の微細化が重要である。近年、素子分離領域の形成方法として、異方性エッチングにより基板内に形成された溝に絶縁膜を埋め込んで形成したシャロー・トレンチ・アイソレーション（Shallow Trench Isolation : STI）技術が採用されている。このＳＴＩ技術により、溝幅は９０ｎｍから７０ｎｍ程度の０．１ミクロン以下に達している。また、高集積が重視されるメモリ分野においても、トランジスタが形成されるアクティブ領域の幅、及び素子分離領域の幅は、ロジックデバイスと同様に、９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の領域に達そうとしている。このため、メモリ分野においても、素子分離領域の微細化が重要になってきている。
【０００４】
素子分離領域の微細化に伴い素子の電気的分離は勿論であるが、素子間の近接作用による半導体装置の特性劣化が懸念されている。特に１００ｎｍ世代以降のフラッシュメモリなど浮遊ゲートに電荷を蓄積することにより、データを保持するデバイスは、隣接するメモリセルの浮遊ゲート間の距離が素子の微細化により近接している。このため、浮遊ゲート間の近接作用により、メモリセルに書き込まれた閾値電圧の分布が、その後に書き込まれたメモリセルの閾値電圧により変化するという問題がある。
【０００５】
この近接作用を低減するためには、素子分離材料に低誘電率の材料を用いることが効果的である。そこで、ＳＴＩの埋め込み材の低誘電率化が、今後開発の主要な課題になってくると思われる。しかし、ＳＴＩの埋め込み材は、次のような条件を満たす必要がある。
【０００６】
（１）ゲート絶縁膜などを形成する際の高温に耐え得る耐熱性を有すこと。  
（２）素子の特性を劣化させるような不純物を含まないこと。  
（３）膜自体からガスを発生しないこと。  
このため、現在、配線間の埋め込み材料として使用されている低誘電率材料を適用することは不可能である。
【０００７】
ＳＴＩの誘電率を低くする他の方法として、ＳＴＩ中に中空部を形成することが考えられている。一般に、誘電材料の誘電率は、空気の誘電率“１”よりも大きい。このため、ＳＴＩ中に中空部を形成することは、ＳＴＩの誘電率を低下させる方法として有力であると考えられている。
【０００８】
現在、標準的なＳＴＩへの絶縁膜埋め込み技術として用いられている高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition: HDPCVD）で形成されたシリコン酸化膜による埋め込みは、溝のアスペクト比が“３”以上になると、ボイドと呼ばれる未充填部が発生する。また、減圧（Low Pressure : LP）−ＣＶＤなどで形成されたシリコン酸化膜でも同様な未充填部が発生する。しかし、この未充填部は意図せずに形成されるため、形成位置やサイズがランダムであり、半導体装置の製造において、致命的欠陥である。また、ＳＴＩ中に意図的に中空部を形成する技術が開発されている（例えば特許文献１参照）。しかし、この技術をさらに改良し、ＳＴＩ中の所望の位置に確実に中空部を形成する技術の開発が望まれている。
【特許文献１】特開２００２−２０３８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、素子分離領域中の所望の位置に中空部を有する半導体装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の態様は、半導体基板上に形成された浮遊ゲートを含む素子と、前記浮遊ゲートに隣接する前記半導体基板内に形成された溝と、前記溝内の少なくとも前記浮遊ゲートの側面に対応して中空部を有する素子分離領域とを具備している。
【００１１】
本発明の半導体装置の製造方法の態様は、半導体基板の表面領域上にゲート絶縁膜、第１の導電膜、及びマスク膜を順次形成し、前記マスク膜、第１の導電膜、ゲート絶縁膜、及び前記半導体基板をエッチングして前記半導体基板内に溝を形成するとともに、前記第１の導電膜により浮遊ゲートを形成し、前記溝の内面、前記浮遊ゲート、及び前記マスク膜の側面にライナー膜を形成し、全面に前記ライナー膜に対してエッチングレートが大きな犠牲膜を形成して前記溝を埋め込み、前記ライナー膜より前記犠牲膜に対して選択比が大きい等方性エッチングにより、前記犠牲膜を除去するとともに、前記ライナー膜の上部に前記溝の中央部に近接するほど高さが低い傾斜部を形成し、前記溝の少なくとも前記傾斜部より上部に絶縁膜を埋め込み、この絶縁膜の下方で前記浮遊ゲートの側面に対応して中空部を形成する。
【発明の効果】
【００１２】
本発明によれば、素子分離領域中の所望の位置に中空部を有する半導体装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
図１（ａ）は、本実施形態が適用される例えばＮＡＮＤ型フラッシュメモリの平面図を示し、図１（ｂ）は、図１の１ｂ−１ｂ線に沿った断面図を示している。図１（ａ）（ｂ）において、半導体基板１１の表面領域には、ゲート絶縁膜ＧＩ、浮遊ゲートＦＧ、ゲート間絶縁膜ＩＧＩ、及び制御ゲートＣＧが順次形成されている。行方向に配置された各メモリセルの制御ゲートＣＧは、図１（ａ）に示すように互いに接続され、ワード線ＷＬを構成している。行方向に配置された各メモリセルの相互間に位置する前記半導体基板１１内には、溝１６−１が形成され、列方向端部に形成された例えばダミーセルＤＭＣの相互間には溝１６−２が形成されている。各メモリセル相互間の溝１６−１の幅は、例えば８０ｎｍであり、ダミーセルＤＭＣ相互間の溝１６−２の幅より狭く設定されている。これら溝１６−１、１６−２の底面及び側面には、例えばシリコン酸化膜１７が形成され、このシリコン酸化膜１７の上には、例えばＨＴＯ（High Temperature Oxide）膜により形成されたライナー膜１８が形成されている。さらに、ダミーセルＤＭＣ相互間の溝１６−２内は、例えばＨＤＰ（High Density Plasma）シリコン酸化膜により完全に埋め込まれ、ＳＴＩが形成されている。また、メモリセル相互間の溝１６−１は、例えば浮遊ゲートＦＧの側面から上部が例えばＨＤＰシリコン膜２０により埋め込まれ、浮遊ゲートＦＧの側面及び側面より下部は、中空部ＡＧとされている。したがって、溝１６−１内には、ＨＤＰシリコン酸化膜２０と中空部ＡＧとを有するＳＴＩが形成される。この中空部ＡＧの形成位置は、後述するように、溝１６−１、１６−２内に形成された犠牲膜と、ライナー膜１８のエッチング量を調整することにより、制御される。
【００１５】
次に、図２乃至図１３を参照して、図１（ａ）（ｂ）に示す半導体装置の製造方法について説明する。
【００１６】
本実施形態は、半導体基板に予めゲート絶縁膜と浮遊ゲートが形成される、所謂ゲート先作りの場合を示している。
【００１７】
すなわち、図２に示すように。半導体基板１１上に例えばシリコン酸化膜により構成されたゲート絶縁膜１２が形成され、このゲート絶縁膜１２の上に浮遊ゲートＦＧとなるポリシリコン膜１３が、例えば１５０ｎｍの膜厚で形成される。さらに、ポリシリコン膜１３の上に化学機械的研磨（ＣＭＰ）のストッパーとなるシリコン窒化膜１４が、例えば１００ｎｍの膜厚で形成される。このシリコン窒化膜２０４の上に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜１５が形成される。このＣＶＤシリコン酸化膜１５の上に図示せぬフォトレジスト膜が塗布される。次に、通常のリソグラフィ技術によってフォトレジスト膜が加工され、フォトレジスト膜をマスクとしてＲＩＥにより、前記シリコン酸化膜１５が加工されハードマスクが形成される。この後、フォトレジスト膜は、例えばアッシングされ、さらに、硫酸過酸化水素水混合液によってエッチングされ除去される。
【００１８】
このようにして形成されたＣＶＤシリコン酸化膜１５のハードマスクを用いて、ＲＩＥにより、前記シリコン窒化膜１４、ポリシリコン膜１３、ゲート絶縁膜１２、半導体基板１１が順次加工され、半導体基板１１内に深さ例えば２００ｎｍの溝が形成される。続いて、例えば弗酸蒸気によって、ハードマスクとしてのＣＶＤシリコン酸化膜１５が除去される。
【００１９】
図３は、上記のようにして形成された溝１６−１、１６−２を示している。  
続いて、図４に示すように、溝１６−１、１６−２の内面に、熱酸化により、膜厚が例えば４ｎｍのシリコン酸化膜１７が形成される。
【００２０】
次に、図５に示すように、基板１１の全面に、膜厚が例えば１５ｎｍのライナー膜１８が形成される。このライナー膜１８は、例えばＳｉＨ４とＮ２Ｏを原料ガスとして用いたＣＶＤにより形成されたＨＴＯ膜である。
【００２１】
次に、図６に示すように、基板全面に犠牲膜としてＳＯＧ（Spin On Glass）の一種である例えば過水素化シラザン重合体（以下、ポリシラザンと称す）膜１９が、スピンコーティング法により形成される。このポリシラザン膜１９の膜厚は、例えば６００ｎｍである。犠牲膜としては、ポリシラザン膜に限定されるものではない。
【００２２】
次に、例えば２５０℃乃至３５０℃の水蒸気雰囲気中でポリシラザン膜１９が熱処理され、膜中の不純物炭素や炭化水素が除去される。これとともに、膜中のＳｉ−Ｎ結合の殆どがＳｉ−Ｏ結合に転換される。この反応は典型的には以下に示すように進行する。
【００２３】
ＳｉＨ２ＮＨ＋２Ｏ→ＳｉＯ２＋ＮＨ３
この反応及び熱収縮により、ポリシラザン膜１９は緻密化し、ＣＭＰ加工ができるようになる。本実施形態では、例えば３００℃の水蒸気雰囲気中で３０分間の熱処理を行った。
【００２４】
次に、図７に示すように、シリコン窒化膜１４をストッパーとして、ＣＭＰにより、ポリシラザン膜１９、ＨＴＯ膜１８、シリコン酸化膜１７が研磨され、溝１６−１、１６−２内部にのみこれらの膜が残存される。
【００２５】
次に、図８に示すように、例えば１００：１希釈弗酸を用いたウエットエッチングにより、ポリシラザン膜１９が例えば１５０ｎｍエッチバックされる。このとき、溝幅によらず、ポリシラザン膜１９が等速度でエッチバックされることが好ましい。なぜならば、仮に、狭い溝１６−１内が広い溝１６−２内よりも多くエッチバックされたとすると、広い溝１６−２内において十分な深さまでエッチバックできないからである。
【００２６】
ウエットエッチングレートはポリシラザン膜１９の密度に強く依存し、ポリシラザン膜１９の密度は、水蒸気雰囲気中での熱処理温度に強く依存する。本実施形態は、前述したように、３００℃の水蒸気雰囲気中で３０分間の酸化を行った。この結果、図９（ａ）（ｂ）に示すように、ポリシラザン膜１９の膜密度は、ほぼ５．８５×１０２２ｃｍ−３であり、膜収縮量は、ほぼ９．０％であった。このため、１００：１の希釈弗酸を用いたウエットエッチングにおいて、シリコン酸化膜１７に対するポリシラザン膜１９の選択比を“１５”（図９（ｃ）に示す）、ＨＴＯ膜１８に対するポリシラザン膜１９の選択比を“１２”とすることができた。その結果、ポリシラザン膜１９のウエットエッチングによるエッチバック後、ゲート絶縁膜１２の側面には５ｎｍ以上のＨＴＯ膜１８が残存する。このため、ゲート絶縁膜１２がエッチング液によって侵食されることはない。尚、ポリシラザン膜１９とライナー膜１８との選択比は１０以上であることが望ましく、本実施形態は、この条件を満足することができる。また、図９（ｃ）に示すように、ポリシラザン膜は狭い溝１６−１と広い溝１６−２の両方において、同程度エッチングレートであるため、十分にエッチングすることができる。
【００２７】
また、前述の熱処理条件で酸化されたポリシラザン膜１９のＨＴＯ膜１８に対する選択比は１００以上であり、ポリシラザン膜１９のみエッチングされる。すると溝１６−１、１６−２内のＨＴＯ膜１８の残膜は、１００：１希釈弗酸によってエッチングされた部分は、溝１６−１、１６−２の上部に向かって薄くなる。すなわち、ライナー膜１８の上部に、ライナー膜１８の上部ほど膜厚が薄い傾斜部１８ａが形成される。この傾斜部１８ａが形成される位置は、ゲート絶縁膜の上方であればよい。
【００２８】
次に、図１０に示すように、硫酸蒸気により残ったポリシラザン膜１９がエッチング除去される。硫酸蒸気はＨＴＯ膜１８に比べてポリシラザン膜１９に対して選択比が大きい。このため、硫酸蒸気によるエッチング後のＨＴＯ膜１８の膜厚は、ほぼ成膜した時の膜厚のままである。したがって、傾斜部１８ａもエッチングされずに残る。
【００２９】
次に、図１１に示すように、基板全面に、ＨＤＰシリコン酸化膜２０が、例えば５００ｎｍの膜厚で形成される。ＨＴＯ膜１８の１００：１希釈弗酸によってエッチングされた傾斜部１８ａは、溝１６−１、１６−２の底部に近づくほど、膜厚が厚くなっている。このため、幅の広い溝１６−２は、ＨＤＰシリコン酸化膜２０により、ボイドレス埋め込みが可能となる。また、幅の狭い溝１６−１は、溝形状が細く深い。このため、ＨＤＰシリコン酸化膜２０は、溝１６−１の傾斜部１８ａが形成された上部のみに形成され、浮遊ゲートＦＧの側面に対応する部分以下は埋め込まれず中空部ＡＧとして残る。また、全ての溝内の中空部ＡＧの上端は、傾斜部１８ａの例えば下部に揃うこととなる。このように、幅の狭い溝１６−１内に形成されたＳＴＩは、浮遊ゲートＦＧより上部がＨＤＰシリコン酸化膜２０により構成され、浮遊ゲートＦＧの側面に対応する箇所及びそれより下方は、側面が熱酸化膜１７とＨＴＯ膜１８で、中央部が中空部ＡＧにより構成されている。
【００３０】
次に、図１２に示すように、シリコン窒化膜１４をストッパーとして、ＣＭＰによりＨＤＰシリコン酸化膜２０が平坦化される。  
次いで、図１３に示すように、例えばウエットエッチングにより、ＨＤＰシリコン酸化膜２０がエッチバックされ所望の高さとされる。次に、例えばホット燐酸を用いてシリコン窒化膜１４が除去され、ＳＴＩ領域が形成される。
【００３１】
この後、図１（ａ）（ｂ）に示すように、浮遊ゲートＦＧの上にゲート間絶縁膜ＩＧＩ、制御ゲートＣＧとしてのワード線が形成される。さらに、この積層ゲート構造に隣接する基板内にトランジスタの図示せぬソース／ドレイン領域が形成される。これらの製造工程は、従来と同様であるため説明は省略する。
【００３２】
上記実施形態によれば、素子間の幅の狭い溝１６−１内に形成された素子分離領域ＳＴＩは、浮遊ゲートＦＧの側面に対応して中空部ＡＧを有している。中空部ＡＧは誘電率が空気の誘電率“１”であるため、低誘電率の素子分離領域ＳＴＩを形成することができる。しかも、中空部ＡＧの形成位置は、浮遊ゲートＦＧの側面に対応しているため、隣接するメモリセル間の結合容量を低減することができる。したがって、各メモリセルは、隣接セルの閾値電圧の変化による閾値電圧の変化を低減することができる。
【００３３】
また、上記実施形態は、半導体基板に予めゲート絶縁膜と浮遊ゲートが形成される、所謂ゲート先作りの場合を示している。予め浮遊ゲートを形成しておくことにより、浮遊ゲート端部での電界集中等を抑制することができる。しかし、この反面、ＳＴＩ形成時の熱工程において、ゲート絶縁膜の劣化、あるいはゲート絶縁膜端部へのバーズビーク発生が問題になり易い。しかし、本実施形態によれば、溝１６−１，１６−２内にポリシラザン膜１９を形成する前に、溝１６−１，１６−２の内面にＨＴＯ膜からなるライナー膜１８を形成している。このため、ライナー膜１８により、ゲート絶縁膜１２を保護することができる。
【００３４】
さらに、ライナー膜１８の上部に傾斜部１８ａを形成している。このため、幅の狭い溝１６−１において、ＨＤＰシリコン酸化膜２０の埋め込み位置を制御できる。したがって、傾斜部１８ａの位置に応じて中空部ＡＧの形成位置を容易に制御できる。
【００３５】
尚、上記実施形態において、ライナー膜１８の上部に傾斜部１８ａを形成したが、傾斜部１８ａは必ずしも必要としない。ＨＴＯ膜１８を例えばポリシラザン膜１９に対して例えば低選択比のエッチング、或いはドライエッチングにより処理した場合、傾斜部は形成されないか、僅かに形成される程度である。この場合においても、ライナー膜１８としてのＨＴＯ膜１８の上端部がゲート絶縁膜の上方に位置していればよい。この後、溝１６−１内にＨＤＰシリコン酸化膜２０を埋め込んだ場合、ライナー膜１８の上部のみにＨＤＰシリコン酸化膜２０が形成され、溝１６−１内に中空部ＡＧが形成される。
【００３６】
さらに、ライナー膜は、ＨＴＯ膜に限定されるものではなく、例えばＬＰ−ＴＥＯＳ（Low Pressure-Tetra Ethyl Ortho-Silicate）膜等を適用することも可能である。
【００３７】
（変形例）
上記実施形態において、中空部ＡＧは、溝１６−１の底部から浮遊ゲートＦＧの側面部に対応して形成した。しかし、これに限定されるものではない。
【００３８】
図１４（ａ）（ｂ）は、素子分離領域ＳＴＩの変形例を示している。図１４（ａ）は、溝１６−１の底部にポリシラザン膜１９を残し、中空部ＡＧを溝１６−１の底部より上方から浮遊ゲートＦＧの側面に対応して形成した場合を示している。この場合、硫酸蒸気によるポリシラザン膜１９のエッチング時間を上記実施形態の場合より短縮することにより、ポリシラザン膜１９を溝１６−１の底部に残すことができる。
【００３９】
図１４（ｂ）は、中空部ＡＧを溝１６−１の浮遊ゲートＦＧより下方に形成した場合を示している。この場合、ポリシラザン膜１９を希釈弗酸によりエッチングする際、エッチング時間を上記実施形態より長くしている。このため、傾斜部１８ａの形成位置が浮遊ゲートＦＧのほぼ底部にまで及んでいる。したがって、ＨＤＰシリコン酸化膜２０は溝１６−１内の浮遊ゲートＦＧのほぼ底部にまで形成されている。
【００４０】
このように、ポリシラザン膜１９やライナー膜１８のエッチングを制御することにより、ＳＴＩ内に形成される中空部ＡＧの位置を制御することができる。
【００４１】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）は、本実施形態が適用される半導体装置例えばＮＡＮＤ型フラッシュメモリの一例を示す平面図、図１（ｂ）は、図１（ａ）の１ｂ−１ｂ線に沿った断面図。
【図２】図１（ｂ）に示すＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図９（ａ）は、ポリシラザン膜の密度を示す特性図、図９（ｂ）は、ポリシラザン膜の収縮率を示す特性図、図９（ｃ）は、ポリシラザン膜のエッチングレートを示す特性図。
【図１０】図８に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】図１４（ａ）（ｂ）は、それぞれ本実施形態の変形例を示す断面図。
【符号の説明】
【００４３】
１１…半導体基板、１２（ＩＧＩ）…ゲート絶縁膜、１３（ＦＧ）…浮遊ゲート、１８…ライナー膜（ＨＴＯ膜）、１９…犠牲膜（ポリシラザン膜）、２０…ＨＤＰシリコン酸化膜、ＳＴＩ…素子分離領域、ＡＧ…中空部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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