(57)【要約】【課題】メモリから入力されるデータの立ち上がりエッジタイミングと立ち下がりエッジタイミングとの差を調整することが可能なラッチタイミング調整装置を実現する。【解決手段】ラッチタイミング調整装置は、入力されたデータS10よりも指示された量だけ遅延した遅延データD1を生成するデータ遅延部14Aと、前記遅延データD1とは異なる遅延量を持つ遅延データD2を生成するデータ遅延部14Bと、前記遅延データD1、D2を論理演算し、遅延データD3を生成するエッジ調整部15と、前記遅延データD3を所定のタイミングでラッチするラッチ回路16と、ラッチされたデータS16aと期待値とを比較する比較回路17と、比較結果に基づき、前記データ遅延部14A、14Bにおいて設定すべき遅延量を判定する判定部18と、前記データ遅延部14A、14Bの遅延量を指示する遅延制御信号S19a、S19bを出力する遅延制御部19A、19Bとを備えている。【選択図】図１
2007148914.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータを遅延させて当該データのラッチタイミングを調整する装置であって、
前記入力されたデータよりも指示された量だけ遅延した第１の遅延データを生成する第１のデータ遅延部と、
前記入力されたデータよりも指示された量だけ遅延した、前記第１の遅延データとは異なる遅延量を持つ第２の遅延データを生成する第２のデータ遅延部と、
前記第１及び第２の遅延データを論理演算することにより、立ち上がり及び立ち下がりエッジのタイミングが調整された第３の遅延データを生成するエッジ調整部と、
前記第３の遅延データを所定のタイミングでラッチするラッチ回路と、
前記ラッチ回路によりラッチされたデータと期待値とを比較する比較回路と、
前記比較回路の比較結果に基づき、前記第１及び第２のデータ遅延部において設定すべき遅延量を判定する判定部と、
前記第１のデータ遅延部に対して、順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する第１の遅延制御部と、
前記第２のデータ遅延部に対して、順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する第２の遅延制御部と
を備えたことを特徴とするラッチタイミング調整装置。
【請求項２】
請求項１に記載のラッチタイミング調整装置において、
前記第１のデータ遅延部は、前記入力されたデータを遅延させて前記第１の遅延データを生成するものであり、
前記第２のデータ遅延部は、前記第１の遅延データをさらに遅延させて前記第２の遅延データを生成するものである
ことを特徴とするラッチタイミング調整装置。
【請求項３】
請求項１に記載のラッチタイミング調整装置において、
前記第１及び第２のデータ遅延部は、それぞれ前記入力されたデータを遅延させて前記第１及び第２の遅延データを生成するものである
ことを特徴とするラッチタイミング調整装置。
【請求項４】
入力されたデータを遅延させて当該データのラッチタイミングを調整する装置であって、
前記入力されたデータの立ち上がり及び立ち下がりエッジのタイミングを調整するエッジ調整部と、
所定の信号の受信タイミングで前記入力されたデータのラッチタイミング調整を行う第１のラッチタイミング調整装置と、
前記所定の信号の反転信号の受信タイミングで前記入力されたデータのラッチタイミング調整を行う第２のラッチタイミング調整装置とを備え、
前記第１及び第２のラッチタイミング調整装置は、それぞれ、
前記エッジ調整部によってエッジ調整されたデータより、指示された量だけ遅延した遅延データを生成するデータ遅延部と、
前記遅延データを前記受信タイミングでラッチするラッチ回路と、
前記ラッチ回路によってラッチされたデータと期待値とを比較する比較回路と、
前記比較回路の比較結果に基づき、前記データ遅延部において設定すべき遅延量を判定する判定部と、
前記データ遅延部に対して、順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する遅延制御部とを有するものであり、
前記エッジ調整部は、前記第１及び第２のラッチタイミング調整装置のそれぞれに備えられた前記判定部のうち、少なくともいずれか一方の判定結果に基づき、前記入力されたデータの立ち上がり又は立ち下がりエッジタイミングの少なくともいずれか一方のエッジタイミングの調整を行うものである
ことを特徴とするラッチタイミング調整装置。
【請求項５】
入力されたデータを遅延させて、当該遅延データのラッチタイミングを調整する方法であって、
前記入力されたデータより遅延した第１の遅延データを、遅延する量を変更して順次生成する第１のステップと、
前記入力されたデータより遅延した第２の遅延データを、前記第１の遅延データとは異なる遅延量で順次生成する第２のステップと、
前記第１及び第２の遅延データの論理演算をして第３の遅延データを生成する第３のステップと、
前記第３の遅延データを所定のタイミングでラッチする第４のステップと、
前記第４のステップにおいてラッチされたデータと期待値とを比較する第５のステップと、
前記第５のステップでの比較結果に基づき、前記第１及び第２の遅延データそれぞれの最適遅延量を判定する第６のステップと、
前記第６のステップでの判定結果に基づき、前記第１及び第２の遅延データそれぞれの最適遅延量を設定する第７のステップと
を備えたことを特徴とするラッチタイミング調整方法。
【請求項６】
請求項５に記載のラッチタイミング調整方法において、
前記第６のステップは、前記第１の遅延データの最適遅延量を判定して前記第７のステップで前記第１の遅延データの最適遅延量が設定されてから、前記第２の遅延データの最適遅延量を判定する
ことを特徴とするラッチタイミング調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチタイミング調整装置及びその調整方法に関し、特にメモリやＬＳＩなどから入力されたデータを遅延させてラッチタイミングを調整する技術に関する。
【背景技術】
【０００２】
一般に、メモリから読み出されるデータの読み出しタイミングは、その設計の際に決定される。しかし、メモリの配置場所や特性、周囲温度などの影響に起因してデータの読み出しタイミングが変化するため、その読み出されたデータを固定のラッチタイミングでラッチすると、データのラッチミスが生じる。このため、読み出されたデータのラッチタイミング調整が必要となる。従来、メモリから読み出したデータを遅延させてラッチタイミングを自動的に調整するタイミング調整回路が提案されている（例えば特許文献１参照）。
【特許文献１】特開２００４−１８５６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メモリの動作が高速化すると、メモリから読み出されるデータの読み出し速度も高速化し、それに応じて、メモリから読み出されるデータの確定期間が短くなる。換言すると、メモリ動作の高速化によって、メモリから読み出されたデータの立ち上がりエッジタイミングと、立ち下がりエッジタイミングとの差によって生じるデータの不確定期間が占める割合が大きくなる。したがって、このような高速動作するメモリから読み出されたデータを正確にラッチするには、このデータの不確定期間を考慮してラッチタイミングを調整する必要がある。
【０００４】
しかしながら、従来のラッチタイミング調整回路においては、データの不確定期間は特に考慮することなく、ラッチタイミングの調整を行っている。このため、データの読み出し速度がさらに高速化すると、データを正確にラッチするための十分なタイミングマージンを確保することが困難になるといった問題がある。
【０００５】
上記問題に鑑み、本発明は、特に高速動作するメモリから入力されたデータを正確にラッチするための十分なタイミングマージンを確保することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明が講じた手段は、入力されたデータを遅延させて当該データのラッチタイミングを調整するラッチタイミング調整装置として、前記入力されたデータより、指示された量だけ遅延した第１の遅延データを生成する第１のデータ遅延部と、前記入力されたデータより、指示された量だけ遅延した、前記第１の遅延データとは異なる遅延量を持つ第２の遅延データを生成する第２のデータ遅延部と、前記第１及び第２の遅延データを論理演算することにより、立ち上がり及び立ち下がりエッジのタイミングが調整された第３の遅延データを生成するエッジ調整部と、前記第３の遅延データを所定のタイミングでラッチするラッチ回路と、前記ラッチ回路によりラッチされたデータと期待値とを比較する比較回路と、前記比較回路の比較結果に基づき、前記第１及び第２のデータ遅延部において設定すべき遅延量を判定する判定部と、前記第１のデータ遅延部に対して、順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する第１の遅延制御部と、前記第２のデータ遅延部に対して、順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する第２の遅延制御部とを備えたものとする。
【０００７】
これによると、入力されたデータから異なる遅延量の第１及び第２の遅延データが生成され、これら２つの遅延データを論理演算して得られた第３の遅延データを所定のタイミングでラッチしたときの値と、その期待値との比較結果に基づいて、判定部によって第１及び第２のデータ遅延部における最適遅延量が判定される。これにより、ラッチ対象となるデータの立ち上がり及び立ち下がりエッジタイミングが調整され、特に高速動作するメモリから入力されたデータを正確にラッチするのに十分なタイミングマージンを確保することが可能となる。
【０００８】
具体的には、前記第１のデータ遅延部は、前記入力されたデータを遅延させて前記第１の遅延データを生成するものであり  前記第２のデータ遅延部は、前記第１の遅延データをさらに遅延させて前記第２の遅延データを生成するものとする。
【０００９】
また具体的には、前記第１及び第２のデータ遅延部は、それぞれ前記入力されたデータを遅延させて前記第１及び第２の遅延データを生成するものとする。
【００１０】
また、本発明が講じた手段は、入力されたデータを遅延させて当該データのラッチタイミングを調整するラッチタイミング調整装置として、前記入力されたデータの立ち上がり及び立ち下がりエッジのタイミングを調整するエッジ調整部と、所定の信号の受信タイミングで前記入力されたデータのラッチタイミング調整を行う第１のラッチタイミング調整装置と、前記所定の信号の反転信号の受信タイミングで前記入力されたデータのラッチタイミング調整を行う第２のラッチタイミング調整装置とを備えたものとする。ここで、前記第１及び第２のラッチタイミング装置は、それぞれ、前記エッジ調整部によってエッジ調整されたデータより、指示された量だけ遅延した遅延データを生成するデータ遅延部と、前記遅延データを前記受信タイミングでラッチするラッチ回路と、前記ラッチ回路によってラッチされたデータと期待値とを比較する比較回路と、前記比較回路の比較結果に基づき、前記データ遅延部において設定すべき遅延量を判定する判定部と、前記データ遅延部に対して順次異なる遅延量を指示するとともに、前記判定部の判定結果を受けたとき、当該判定結果に示された遅延量を指示する遅延制御部とを有している。また、前記エッジ調整部は、前記第１及び第２のラッチタイミング調整装置にそれぞれ備えられた前記判定部のうち、少なくともいずれか一方の判定結果に基づき、前記入力されたデータの立ち上がり又は立ち下がりエッジタイミングの少なくともいずれか一方のエッジタイミングの調整を行うものとする。
【００１１】
これによると、入力されたデータを所定の信号の立ち上がり及び立ち下がりエッジでそれぞれラッチする第１及び第２のラッチ回路においてラッチされたデータと、それぞれの期待値とを比較した比較結果に基づいて、第１及び第２のラッチタイミング調整装置にそれぞれ備えられた判定部における判定結果のうち少なくともいずれか一方の判定結果を受けて入力されたデータのエッジタイミングが調整される。したがって、メモリがタイミング信号の立ち上がり及び立ち下がり両エッジに同期して動作するＤＤＲ（Double Data Rate）−ＳＤＲＡＭにおいても、最適なタイミングでラッチすることが可能である。
【００１２】
さらに、本発明が講じた手段は、入力されたデータを遅延させて、当該遅延データのラッチタイミングを調整するラッチタイミング調整方法として、前記入力されたデータより遅延した第１の遅延データを、順次遅延する量を変更して生成する第１のステップと、前記入力されたデータより遅延した第２の遅延データを、前記第１の遅延データとは異なる遅延量で順次生成する第２のステップと、前記第１及び第２の遅延データの論理演算をして第３の遅延データを生成する第３のステップと、前記第３の遅延データを所定のタイミングでラッチする第４のステップと、前記第４のステップにおいてラッチされたデータと期待値とを比較する第５のステップと、前記第５のステップでの比較結果に基づき、前記第１及び第２の遅延データそれぞれの最適遅延量を判定する第６のステップと、前記第６のステップでの判定結果に基づき、前記第１及び第２の遅延データそれぞれの最適遅延量を設定する第７のステップとを備えたものとする。
【００１３】
これによると、入力されたデータから異なる遅延量の第１及び第２の遅延データが生成され、これら２つの遅延データを論理演算して得られた第３の遅延データを所定のタイミングでラッチしたときの値と、その期待値との比較結果に基づいて、第１及び第２の遅延データの最適遅延量が判定される。これにより、ラッチ対象となるデータの立ち上がり及び立ち下がりエッジタイミングが調整され、特に高速動作するメモリから入力されたデータを正確にラッチするのに十分なタイミングマージンを確保することが可能となる。
【００１４】
具体的には、前記第６のステップは、前記第１の遅延データの最適遅延量を判定して前記第７のステップで前記第１の遅延データの最適遅延量が設定されてから、前記第２の遅延データの最適遅延量を判定するものとする。
【発明の効果】
【００１５】
以上、本発明によると、特に高速動作するメモリから入力されたデータにおいて、立ち上がりと立ち下がりのエッジタイミングを調整することにより、データの確定期間を拡大してからラッチタイミングを調整するため、最適なラッチタイミングでラッチすることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るラッチタイミング調整装置の構成を示す。本ラッチタイミング調整装置は、書き込み制御部11と、チェック用データ保管部12と、読み出し制御部13と、データ遅延部14A、14Bと、エッジ調整部15と、ラッチ回路16と、比較回路17と、判定部18と、遅延制御部19A、19Bとを備えている。
【００１８】
書き込み制御部11は、モード選択信号Smodeを受け、モード選択信号Smodeが通常モードを指示しているときは、入力データをメモリ10の所定アドレスに書き込む。一方、モード選択信号Smodeがラッチタイミング調整モードを指示しているときは、チェック用データ保管部12に格納されているチェック用データを読み出し、メモリ10の所定アドレスに書き込む。
【００１９】
読み出し制御部13は、モード選択信号Smodeを受け、メモリ10にデータの読み出しタイミング信号S13aを与えるとともに、メモリ10から読み出されたデータS10をラッチするためのラッチパルス信号S13bを出力する。
【００２０】
データ遅延部14Aは、直列に接続された複数の遅延回路a1、a2・・・anと、選択部14aとを備えている。初段の遅延回路a1にはデータS10が与えられる。選択部14aは、遅延制御信号S19aに従って、遅延回路a1、a2・・・anから出力された複数の遅延データの中からいずれか１つを選択し、遅延データD1として出力する。同様に、データ遅延部14Bは、直列に接続された複数の遅延回路b1、b2・・・bnと、選択部14bとを備えている。初段の遅延回路b1には遅延データD1が与えられる。選択部14bは、遅延制御信号S19bに従って、遅延回路b1、b2・・・bnから出力された複数の遅延データの中からいずれか１つを選択し、遅延データD2として出力する。
【００２１】
エッジ調整部15は、遅延データD1、D2を論理演算して遅延データD3を生成する。図２は、エッジ調整部15の回路構成の一例を示す。具体的には、エッジ調整部15は、エッジ判定信号S18aが“Ｈ”のとき、遅延データD3として遅延データD1及びD2の論理和を出力する。一方、エッジ判定信号S18aが“Ｌ”のとき、遅延データD3として遅延データD1及びD2の論理積を出力する。
【００２２】
図１に戻り、ラッチ回路16は、遅延データD3をラッチパルス信号S13bの受信タイミングでラッチする。
【００２３】
比較回路17は、ラッチ回路16によってラッチされたデータS16aとチェック用データ保管部12から出力された期待データS12aによって示される期待値とを比較する。
【００２４】
判定部18は、比較回路17における比較結果に基づき、ラッチパルス信号S13bとデータS16aとの間のエッジタイミングのずれを検出する。そして、この検出結果に基づいて、データ遅延部14A、14Bにおける最適遅延量を判定する。また、判定部18は、上記検出結果に基づいて、エッジ判定信号S18aの論理レベルを決定する。
【００２５】
遅延制御部19Aは、遅延制御信号S19aを出力して選択部14aの動作を制御する。具体的には、遅延制御部19Aは、判定部18から判定結果を受けるまでは、選択部14aに対して、遅延量が順次増加するように遅延データを選択するよう指示する。そして、判定部18からデータ遅延部14Aの最適遅延量の判定結果を受けたときは、選択部14aに対して、その最適遅延量の遅延データを選択するよう指示する。同様に、遅延制御部19Bは、遅延制御信号S19bを出力して選択部14bの動作を制御する、具体的には、遅延制御部19Bは、データ遅延部14Aの最適遅延量が決定するまでは、選択部14bに対して、最小の遅延量の遅延データを選択するよう指示する。そして、データ遅延部14Aの最適遅延量が決定されると、選択部14bに対して、遅延量が順次増加するように遅延データを選択するよう指示する。さらに、判定部18から、データ遅延部14Bの最適遅延量の判定結果を受けたときは、選択部14bに対して、その最適遅延量の遅延データを選択するよう指示する。
【００２６】
なお、本ラッチタイミング調整装置におけるメモリ10以外の回路等は１つのＬＳＩに集積可能である。メモリ10から入力されたデータのラッチタイミング調整を行う場合、モード選択信号Smodeにおいて、ラッチタイミング調整モードが指示される。このラッチタイミング調整モードの指示は、例えば、電源投入時に行う方法や、設定時間をカウントして周期的に行う方法や、メモリ10から入力されるデータが映像信号の場合には、１フィールド毎に行ったり、映像信号が次の映像信号に切り替わるブランキング期間毎に行ったりする方法が可能であり、さらには、これらを組み合わせて行ってもよい。
【００２７】
以下、本実施形態に係るラッチタイミング調整装置によるエッジタイミング調整動作について説明する。本実施形態に係るラッチタイミング調整装置は、エッジ調整部15において、ラッチすべきデータのエッジタイミングを調整するものであるが、それには、まず、データ遅延部14Aの最適遅延量を決定した後、データ遅延部14Bの最適遅延量を決定する。
【００２８】
図３は、本実施形態に係るラッチタイミング調整装置のデータ遅延部14Aにおける最適遅延量決定の際のタイミングチャートの一例を示す。遅延データD3(t1)、D3(t2)、D3(t3)はそれぞれ、データ遅延部14Bを最小遅延量に固定した状態で、データ遅延部14Aから順次出力された遅延データD1に基づいて生成された遅延データD3を示すものであり、比較のために縦に並べている。遅延データD3(t1)、D3(t2)、D3(t3)と期待データS12aによって示される期待値とをそれぞれ比較すると、遅延データD3(t1)、D3(t2)はラッチパルス信号S13bの立ち上がりタイミングにおいて、期待データS12aとＨ，Ｌ期待値が連続して不一致である。一方、遅延データD3(t3)はＨ期待値のみ一致するようになっている。このように、データS10を順次遅延させることによって、Ｈ，Ｌ期待値が連続して不一致の状態から、Ｈ期待値のみ一致の状態に変化したことから、遅延データD3(t3)におけるＨ期間の方がＬ期間よりも長いことがわかる。すなわち、立ち上がりエッジタイミングよりも立ち下がりエッジタイミングの方が遅れていると判断することができる。
【００２９】
判定部18は、遅延データD3(t1)、D3(t2)、D3(t3)とその期待データS12aとのＨ，Ｌ期待値が連続して不一致の状態から、Ｈ期待値のみ一致の状態になったとき、ラッチパルス信号S13bとデータS16aとの間のエッジタイミングのずれを検出する。そして、エッジ判定信号S18aの論理レベルを“Ｌ”に設定するするとともに、エッジタイミングのずれが検出されたときのデータ遅延部14Aの遅延量をデータ遅延部14Aの最適遅延量として判定する。その後、遅延制御部19Bに対して、データ遅延部14Bにおける遅延量を順次増加させて遅延データD2を生成するよう指示する。
【００３０】
図４は、本実施形態に係るラッチタイミング調整装置のデータ遅延部14Bにおける最適遅延量決定の際のタイミングチャートの一例を示す。遅延データD3(t3)は、図３において、エッジタイミングのずれが検出されたときのものである。また、遅延データD3(t4)、D3(t5)はそれぞれ、遅延データD1の遅延量を最適遅延量で固定した状態で、データ遅延部14Bから順次出力された遅延データD2に基づいて生成された遅延データD3を示したものであり、比較のために縦に並べている。遅延データD3(t3)、D3(t4)、D3(t5)と期待データS12aによって示される期待値とをそれぞれ比較すると、遅延データD3(t3)、D3(t4)はラッチパルス信号S13bの立ち上がりタイミングにおいて、期待データS12aとＨ期待値のみ一致の状態となっている。一方、遅延データD3(t5)は、Ｈ，Ｌ期待値が連続して一致の状態となっている。
【００３１】
判定部18は、遅延データD3(t3)、D3(t4)、D3(t5)と期待データS12aのＨ期待値のみ一致の状態から、Ｈ，Ｌ期待値が連続して一致の状態になったとき、データS16aの立ち上がりエッジタイミングと立ち下がりエッジタイミングとが共にラッチパルス信号S13bと一致したと判定し、そのときのデータ遅延部14Bの遅延量をデータ遅延部14Bの最適遅延量として判定する。
【００３２】
上記のとおり、エッジタイミングの調整ができたならば、データ遅延部14Bを最適遅延量に固定した状態で、データ遅延部14Aの遅延量を順次変更させて、メモリ10から読み出されたデータS10のラッチのための最終的なラッチタイミング調整を行う。
【００３３】
以上、本実施形態によると、ラッチすべきデータのエッジタイミングの調整が行われるため、タイミングマージンに余裕を持たせることができ、高速で読み出されたデータを正確にラッチすることが可能となる。
【００３４】
なお、本実施形態において、ラッチすべきデータのエッジタイミングのずれを検出する際に、ラッチされたデータS16aとその期待データS12aのＨ，Ｌ期待値とが連続して不一致の状態から、片方の期待値のみ一致の状態になるという場合で説明を行ったが、Ｈ，Ｌ期待値が連続して一致の状態から、片方の期待値のみ一致の状態になるという場合でも検出可能であることはいうまでもない。また、エッジ調整回路15における論理構成は図２に示すもの以外であっても実現可能である。さらに、データ遅延部14A,14Bは離散的に遅延量を設定する構成として説明を行ったが、連続的に遅延量を設定する構成、例えば、アナログ制御による回路構成であってもよい。
【００３５】
（第２の実施形態）
図５は、第２の実施形態に係るラッチタイミング調整装置を示す。本ラッチタイミング調整装置は、図１に示したラッチタイミング調整装置におけるデータ遅延部14A、14Bに代えてデータ遅延部14を備えている。
【００３６】
データ遅延部14は、直列に接続された遅延回路a1、a2・・・anと、選択部14a1、14a2とを備えている。初段の遅延回路a1には、データS10が与えられる。選択部14a1、14a2は、それぞれ、遅延制御信号S19a、S19bに従って、遅延回路a1、a2・・・anのそれぞれから出力された遅延データの中から異なる遅延量の遅延データをいずれか１つ選択し、遅延データD1、D2として出力する。
【００３７】
遅延回路a1、a2・・・anと、選択部14a1とからなる部分は、第１の実施形態におけるデータ遅延部14Aに相当する。また、遅延回路a1、a2・・・anと、選択部14a2とからなる部分は、第１の実施形態におけるデータ遅延部14Bに相当する。すなわち、第１の実施形態におけるデータ遅延部14A、14Bを１つに併せて遅延回路a1、a2・・・anを共有した構成となっている。
【００３８】
以上、本実施形態によると、第１の実施形態に係るラッチタイミング調整装置よりも、回路構成が簡易になり、コストを抑えることが可能となる。
【００３９】
（第３の実施形態）
図６は、第３の実施形態に係るラッチタイミング調整装置を示す。本ラッチタイミング調整装置は、メモリ10がクロック信号CLKの両エッジタイミングに同期して動作するＤＤＲ−ＳＤＲＡＭで構成されている。
【００４０】
本ラッチタイミング調整装置は、書き込み制御部11と、チェック用データ保管部12と、読み出し制御部13と、エッジ調整部25と、データ遅延部14と、ラッチ回路26A、26Bと、比較回路27A、27Bと、判定部28A、28Bと、遅延制御部29A、29Bとを備えている。
【００４１】
メモリ10はクロック信号CLKを受け、クロック信号CLKの立ち上がりエッジタイミング及び立ち下がりエッジタイミングに同期してデータを出力するとともに、ストローブ信号DQSを出力する。メモリ10から出力されたストローブ信号DQSは、ラッチ回路26Aに入力されるとともに、インバータ30で反転されて、ラッチ回路26Bに入力される。
【００４２】
書き込み制御部11、チェック用データ保管部12及び読み出し制御部13は、それぞれ、図１に示すラッチタイミング調整装置における構成と同様である。また、データ遅延部14は、図５に示すラッチタイミング調整装置における構成と同様である。
【００４３】
ラッチ回路26A、26B、比較回路27A、27B、判定部28A、28B、遅延制御部29A、29Bは、それぞれストローブ信号DQSの立ち上がり及び立ち下がりエッジタイミング用の２つが備えられているが、これらは図１に示すラッチタイミング調整装置におけるラッチ回路16、比較回路17、判定部18、遅延制御部19A、19Bと同様の構成である。
【００４４】
エッジ調整部25は、判定部28Aの判定結果を受けて、メモリから入力されたデータS10の立ち上がりエッジタイミング又は立ち下がりエッジタイミングの少なくともいずれか一方を調整する。
【００４５】
ストローブ信号DQSの立ち上がり又は立ち下がり両エッジでS10のデータをラッチする場合、ストローブ信号DQSの両エッジで同一データをラッチする。このため、データS10の立ち上がりタイミング又は立下がりタイミングの修正は、ストローブ信号DQSの立ち上がりエッジを用いた判定結果で行うことができる。すなわち、ストローブ信号DQSの両エッジでデータをラッチする場合においても片方のエッジでラッチするときと同様の方法でデータのＨ，Ｌ期間を調整することができるため、簡易な回路構成で実現することができる。
【００４６】
なお、本実施形態においては、エッジ調整部25は、判定部28Aの判定結果を受けてメモリから入力されたデータのエッジタイミング調整を行ったが、判定部28Bまたは，28A、28Bの両方の判定結果を用いて、メモリから入力されたデータの立ち上がりエッジタイミングを調整するものであってもよい。
【産業上の利用可能性】
【００４７】
本発明に係るラッチタイミング調整装置は、メモリから入力されたデータのエッジタイミングを調整し、タイミングマージンに余裕を持たせてから、データのラッチタイミングを調整するため、特に高速動作するメモリから入力されたデータのラッチタイミング調整装置として有用である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係るラッチタイミング調整装置の構成を示す。
【図２】エッジ調整部の回路構成の一例を示す。
【図３】本実施形態に係るラッチタイミング調整装置のデータ遅延部14Aにおける最適遅延量決定の際のタイミングチャートの一例を示す。
【図４】本実施形態に係るラッチタイミング調整装置のデータ遅延部14Bにおける最適遅延量決定の際のタイミングチャートの一例を示す。
【図５】第２の実施形態に係るラッチタイミング調整装置を示す。
【図６】第３の実施形態に係るラッチタイミング調整装置を示す。
【符号の説明】
【００４９】
14A、14B、14    データ遅延部
19A、19B、29A、29B    遅延制御部
15、25    エッジ調整部
16、26A、26B    ラッチ回路
17、27A、27B    比較回路
18、28A、28B     判定部
D１、D2、D3     遅延データ
【図１】
2007148914.tif 000003
【図２】
2007148914.tif 000004
【図３】
2007148914.tif 000005
【図４】
2007148914.tif 000006
【図５】
2007148914.tif 000007
【図６】
2007148914.tif 000008