(57)【要約】【課題】半導体プロセスの微細化と集積化に伴い、配線抵抗と電力密度の増加にともなう集積回路内部での電源電圧降下による性能の低下という問題がある。最先端の半導体プロセスでは、上位ほどシート抵抗の低い多層配線構造がとられるが、電源電圧の降下抑制と配線性の両立が困難になってきている。【解決手段】本発明では、シート抵抗が最も低い最上位の配線層を有する多層配線構造の半導体集積回路において、電源電圧の降下抑制と配線性を両立した半導体集積回路を提供する。シート抵抗の差異を利用して、チップ形状及びマクロセル形状の短辺と最上位層の配線方向とを合わせることで、配線資源を確保しながら、よりシート抵抗の低い最上位層を電源配線として使用し易くし、電源電圧降下による性能劣化の少ない半導体集積回路を実現する。【選択図】図３
2007250835.tif 000002
【特許請求の範囲】
【請求項１】
電源配線を構成する最上層の配線シート抵抗が他の配線層のシート抵抗に比べて低い半導体集積回路であって、チップ形状において前記最上層の配線方向側が短いことを特徴とする半導体集積回路。
【請求項２】
前記最上層の配線層は、少なくともそれより下の配線層の一つと格子状の電源配線構造を有していることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記最上層の配線層は、配線断面において、最上層の配線層は下位の配線層よりも厚いことを特徴とする請求項１ないし２記載の半導体集積回路。
【請求項４】
前記最上層の配線層で形成されている電源配線は、最上層の配線層より下の配線層で形成されている電源配線よりも幅が広いことを特徴とする請求項１ないし３記載の半導体集積回路。
【請求項５】
電源配線を構成する最上層の配線シート抵抗が他の配線層のシート抵抗に比べて低い半導体集積回路であって、前記最上層の配線方向と直交する配線方向側のパッド数が、最上層の配線方向のパッド数に比べて、多いことを特徴とする半導体集積回路。
【請求項６】
電源配線を構成する最上層の配線シート抵抗が他の配線層のシート抵抗に比べて低い半導体集積回路であって、前記最上層の配線方向と直交する配線方向側の電源パッド数が、最上層の配線方向の電源パッド数に比べて、多いことを特徴とする半導体集積回路。
【請求項７】
半導体チップ内において、少なくとも一つ以上のマクロセルを含み、前記マクロセルの少なくとも一つの形状において、前記最上層の配線方向側が短いことを特徴とする請求項１記載の半導体集積回路。
【請求項８】
電源配線を構成する最上層の配線シート抵抗が他の配線層のシート抵抗に比べて低い半導体集積回路であって、複数の長方形のマクロセルを含み、前記マクロセルの全ての短辺が、前記最上層の配線方向と一致していることを特徴とする半導体集積回路。
【請求項９】
前記マクロセルは、マルチプロセッサコア構成を取る大規模半導体集積回路において、各プロセッサコアであることを特徴とする請求項７ないし８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より特定的には、シート抵抗の異なる配線層を有する多層配線構造の半導体集積回路に関する。
【背景技術】
【０００２】
近年、システムの機能を１個の半導体チップに集積したＳｏＣ(System on Chip)と呼ばれる大規模な半導体集積回路が盛んに開発されている。このような半導体集積回路を製造するためには、最先端の半導体プロセスが用いられるが、最先端の半導体プロセスでは、集積度を向上させるため、素子（例えば論理ゲート、メモリ素子など）の微細化と、それらの素子を高密度に接続するための配線層の多層化が著しい。しかしながら、一方で、こうした微細化は、配線抵抗の増加や、集積度向上による電力密度の増加を招いており、更なる性能向上の阻害要因にもなっている。
【０００３】
ＳｏＣでは、ある機能を持ったマクロセルを複数個用意し、それらのマクロセルを組み合わせることにより、システム全体の機能を実現する方法が採られる。同時に、性能の向上は、これまで主にその向上手段の一つとして動作周波数の向上によって達成されてきたが、前述の理由により、動作周波数の向上はこれまで以上に困難になりつつあり、変わって、近年の大規模ＳｏＣでは、動作周波数はそれほど高くせず、集積度向上により、１個の半導体チップに複数のコア（大規模なマクロセルの一種、例えばマイクロプロセッサ等）を搭載するマルチ・コアと呼ばれる構成を採る半導体チップが設計、製造可能となり、今後の性能向上のために期待されている。
【０００４】
このような大規模ＳｏＣでは、その性能達成のために、上位に行けば行くほどシート抵抗の低い多層配線構造を有する最先端の半導体プロセスが用いられ、相対的にシート抵抗の低い上位の配線層は、主に電源配線やクロック配線、そして長距離配線等に使用される。特に最上位の２層は、下位の配線層より、シート抵抗が低く（通常、配線層が厚く、配線幅も広い）設定されていることが多く、また縦横の配線バランスの点から同様の配線ルール（膜厚、最小線幅、最小配線間隔の仕様）で、電源配線として格子状の形状を有することが多い。しかしながら、前述のように微細化に伴う配線抵抗の増加と電流密度の増加から、大規模ＳｏＣでは消費電力の増大によるチップ内部の電源電圧降下が顕著となってきており、それを抑えるために、最上層では、更にシート抵抗の低い配線層が電源配線に用いられてきている。電源電圧の降下を抑制するために、上層にシート抵抗の低い配線層を使うということは従来よく行われてきた方法である（例えば、特許文献１参照）。
【特許文献１】特開２００５−２１７３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、最先端の半導体プロセスでは、微細化に伴い、配線抵抗、及び電力密度の増加に起因する半導体チップ内部での電源電圧の降下が大きな課題となっている。電源配線は、通常、同じ配線ルールを持つ最上位２層の配線層が用いられるが、半導体チップ内の電源電圧降下の抑制と配線性を両立させるのが非常に困難になってきている。電源配線を主に構成する最上位２層の配線シート抵抗の低抵抗化によって、電源電圧降下の抑制は可能だが、低抵抗化は、当該配線層の厚膜化及び幅広化を伴い、プロセス期間が延び、必要な配線材料も増加する。また全体としての配線本数の確保からチップ面積の増大につながり、コスト高となってしまう。
【０００６】
本発明の目的は、最上位層のみ低抵抗化された配線層を有する半導体集積回路において、コストの増大を抑えつつ、チップ内電源電圧降下を抑制し、高性能な半導体を実現することにある。
【課題を解決するための手段】
【０００７】
最上層のみ低抵抗化された半導体集積回路において、上記目的を達成するには、従来の最上層の２層が同じプロセスルールで設計されてきたチップとは、異なる設計思想が求められる。従来、半導体チップの多くは、ほぼ正方形に近い形状であったが、最上層の配線シート抵抗が低くなれば、すなわち配線層が物理的に厚く、配線幅が広くなれば、従来の配線資源が不足するため、最上層の配線方向と直角の方向へ面積を広げる必要がある。ただし、この場合において、IR-Drop値は、ほぼ最上層の配線抵抗で決まるため、最上層の配線方向と直角方向の電源配線の資源は減らすことが可能である。このため最上層の配線方向に長さを短くすることが可能である。このように、シート抵抗の異なる多層配線構造を有する半導体集積回路において、そのシート抵抗の差異によって、チップ形状、マクロセル形状の縦横比を変えることで、電源電圧の降下を削減し、性能劣化を抑える半導体集積回路を実現することが可能である。
【発明の効果】
【０００８】
以上説明したように、この発明によれば、シート抵抗の異なる配線層を有する半導体集積回路において、その特性を活かし、半導体チップの形状及びマクロセルの形状を決めることで、チップ面積の増加と配線効率の悪化を抑制することが出来るため、半導体チップ及びマクロセルの電源電圧の降下を抑制することができ、高性能な半導体集積回路を実現することが出来る。
【０００９】
また、プリント配線基板等への実装上の制約からチップ形状が制約される場合や、マクロセルにおいてはチップ内での配置上の制約から、マクロセル形状が制約される場合がある。この場合においても、配線シート抵抗の異なる半導体集積回路において、あらかじめ、各配線層の向きとチップ形状、マクロセル形状の縦横比を考慮することで、プリント配線基板上の制約やチップ内での配置上の制約を守りつつ、チップ内の電源電圧の降下を抑制でき、高性能な半導体集積回路を実現することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて本発明の実施形態について説明する。まず本発明に係る最上位２層の配線シート抵抗が異なる半導体集積回路と半導体チップ形状について実施の形態を説明し、次に、半導体チップ内のマクロセル形状について実施の形態について説明する。
【００１１】
図１は、本発明の第１の実施形態を説明するための図である。図１に示すように、半導体チップ１は、入出力信号パッド１０と、電源パッド２０と、格子状の電源配線３１、３２を有している。電源パッド２０は、格子状の電源配線と接続されている。格子状の電源配線３１、３２は、最上位の配線層を用いて形成される電源配線３１と下位の配線層で形成される電源配線３２とからなっている。電源パッド２０から供給された電圧は、格子状の電源配線３１、３２を通して、半導体チップ１上に集積された各回路要素へ電源電圧として供給される。図２は、図１の半導体チップ１をA-B  １００で切断した時の配線構造の断面図の一例２を示している。最上位の電源配線３１は、下位の配線層よりも厚く、シート抵抗が低く設定されている。
【００１２】
近年の大規模集積回路においては、微細化による配線抵抗の増加と、電力密度の増加から、半導体チップ内での電源電圧降下が著しく、性能の達成を困難にしている。電源配線は、通常、同じ配線ルールを持つ最上位２層の配線層が用いられるが、半導体チップ内の電源電圧降下の抑制と配線性を両立させるのが非常に困難になってきている。つまり、同じ配線ルールを使用している限りにおいては、配線性を重視すれば電源電圧降下が増大し、電源電圧降下の抑制を重視すれば、配線性が悪化する。
【００１３】
そこで、本発明の第１の実施形態では、シート抵抗の最も低い最上位層の配線層を用いて形成する電源配線３１とそれよりシート抵抗の高い下位の配線層で形成する電源配線３２とで格子状の電源配線を形成し、チップ形状の縦横比において、シート抵抗の最も低い最上位層の配線層を用いて形成する電源配線の方向側５０を、それよりシート抵抗の高い下位の配線層で形成する電源配線の方向側５１に対して短くする。
【００１４】
従来、チップの多くは、ほぼ正方形に近い形状であったが、最上層のシート抵抗が低くなれば、すなわち物理的に厚く広くなれば、従来の配線資源が不足するため、最上層の配線方向と直角の方向５１へ面積を広げる必要がある。これに伴い、それよりシート抵抗の高い下位の配線層で形成する電源配線の方向側５１のパッド数が、シート抵抗の最も低い最上位層の配線層を用いて形成する電源配線の方向側５０に比べて多く取れる。これにより、より多くの電源パッドをシート抵抗の高い下位の配線層で形成する電源配線の方向側５１に確保することができ、最上層のシート抵抗の低い配線層の使用が容易になる。この場合において、電源電圧の降下値は、ほぼ最上層の配線抵抗で決まるため、最上層の配線方向５０と直角方向５１の電源配線の資源は減らすことが可能である。このため最上層の配線方向に長さを短くすることが可能である。このように、シート抵抗の異なる多層配線構造を有する半導体集積回路において、そのシート抵抗の差異によって、チップ形状、マクロセル形状の縦横比を変えることで、電源電圧の降下を削減し、性能劣化を抑える半導体集積回路を提供することが可能である。
【００１５】
特にワイヤ・ボンドに代表されるタイプのパッケージとの組合せでは、電源パッドは、半導体チップの周辺に配置され、半導体チップ内部に直接電源電圧を供給することが不可能なため、電源電圧の降下が著しい。フリップ・チップで実装する場合は、半導体チップの中心部にも直接電源電圧を供給することが可能なため、上位の配線層のシート抵抗を低抵抗化することなく、電源電圧の降下を非常に抑制することが可能だが、パッケージ・コストの増加は避けられない。
【００１６】
つまり、本発明の第一の実施形態では、シート抵抗の最も低い最上位層を含む格子状の電源配線を構成する半導体チップにおいて、最上位層の電源配線方向側の辺を、それと直交する辺に対して、短く設計することで、安価なワイヤ・ボンド向けパッケージが使えるよう周辺に入出力パッド、電源パッドを置いたまま電源電圧の降下を抑制し、高性能な半導体集積回路を実現することが可能である。
【００１７】
図３は、本発明の第２の実施形態を説明するための図である。図３に示すように、半導体チップ３は、入出力信号パッド１０と、電源パッド２０と、格子状の電源配線３１、３２を有している。電源パッド２０は、格子状の電源配線と接続されている。格子状の電源配線３１、３２は、最上位の配線層を用いて形成される電源配線３１と下位の配線層で形成される電源配線３２とからなっている。電源パッド２０から供給された電圧は、格子状の電源配線３１、３２を通して、半導体チップ１上に集積された複数のマクロセル６０、６１、６２へ電源電圧として供給される。
【００１８】
近年の大規模ＳｏＣにおいては、ある機能を持ったマクロセルを複数個用意し、それらのマクロセルを組み合わせることにより、システム全体の機能を実現する方法が採られる。これまで性能の向上は、主に、これらマクロセルの動作周波数の向上によって達成されてきたが、最先端の半導体プロセスでは、これまで述べてきたように、配線抵抗の増加と電力密度の増加で、動作周波数の向上はこれまで以上に困難になりつつある。変わって、近年の大規模ＳｏＣでは、動作周波数はそれほど高くせず、集積度向上により、１個の半導体チップに複数のマイクロプロセッサ（大規模なマクロセルの一種）を搭載するマルチプロセッサコアと呼ばれる構成を採る半導体集積回路が主流となりつつある。
【００１９】
このようなマルチプロセッサコア構成を採る大規模ＳｏＣでは、上位ほどシート抵抗の低い多層配線構造を採る最先端のプロセスが用いられる。シート抵抗の低い配線層は、主に電源配線やクロック配線、そしてコア間を接続する長距離配線等に使用される。特に最上位の２層は、下位の配線層より、シート抵抗が低く、また縦横の配線バランスの点から同様の配線ルールで、電源配線として格子状の形状を有することが多い。第１の実施形態でも説明したように、通常このような大規模ＳｏＣは、電源電圧の降下による性能劣化を抑制するために、フリップ・チップとして実装される場合が多い。一方で、コスト削減の要求は厳しく、ワイヤ・ボンドで実装できるよう、最上層では、更にシート抵抗の低い配線層が電源配線に用いられてきている。
【００２０】
第１の実施形態では、半導体チップの形状について言及したが、これはマクロセルについても全く同様である。つまり、マクロセルにおいても、通常、縦横のバランスを考慮して、ほぼ正方形に設計されるが、最もシート抵抗の低い最上位層の配線層を用いて形成する電源配線３１とそれよりシート抵抗の高い下位の配線層で形成する電源配線３２とで格子状の電源配線を形成される半導体チップにおいては、マクロセル形状の縦横比においても、シート抵抗の最も低い最上位層の配線層を用いて形成する電源配線の方向側５０を、それよりシート抵抗の高い下位の配線層で形成する電源配線の方向側５１に対して短くする。すなわち、最上層のシート抵抗が低くなれば、すなわち物理的に厚く広くなれば、従来の配線資源が不足するため、最上層の配線方向と直角の方向へ面積を広げる必要がある。ただし、この場合において、電源電圧の降下は、ほぼ最上層の配線抵抗で決まるため、最上層の配線方向と直角方向の電源配線の資源は減らすことが可能である。このため最上層の配線方向に面積を減らすことが可能である。このように、シート抵抗の異なる多層配線構造を有する半導体集積回路において、そのシート抵抗の差異によって、マクロセル形状の縦横比を変えることで、電源電圧の降下を削減し、性能劣化を抑える半導体集積回路を提供することが可能である。
【００２１】
前述したマルチプロセッサコア構成を採る大規模半導体集積回路においては、類似のマクロセルを規則的に配置するケースが多い。この場合においても、すべてのマクロセルの短辺を、電源配線を構成するシート抵抗の最も低い最上位の配線方向と合わせることで、各マクロセルでの電源電圧降下を少なくすることができ、性能劣化を抑えることが可能である。
【００２２】
つまり、本発明の第二の実施形態では、非常に高性能なマルチプロセッサコア構成を採るような大規模ＳｏＣにおいても、シート抵抗の低い最上位層と相対的にシート抵抗の高い下位の配線層とで格子状の電源配線を形成する場合、各マクロセルの形状において、最上位層の電源配線方向側の辺を、下位の電源配線方向側の辺に対して、短く設計することで、安価なワイヤ・ボンド向けパッケージも使えるよう周辺に入出力パッド、電源パッドを置いたまま電源電圧の降下を抑制し、高性能な半導体集積回路を実現することが可能である。
【産業上の利用可能性】
【００２３】
この発明は、半導体集積回路に関し、特に、シート抵抗の異なる多層配線構造を有する半導体集積回路に係わり、従来通り、周辺に入出力パッド、電源パッドを備えつつも電源電圧の電圧降下を抑えた半導体集積回路、それを用いたシステムに関する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態を説明する図であり、シート抵抗の異なる配線層の格子状の電源配線を有する半導体チップにおいて、その形状の例を示す平面図
【図２】最先端プロセスにおける多層配線構造の例を示す断面図
【図３】本発明の第２の実施形態を説明する図であり、シート抵抗の異なる配線層の格子状の電源配線を有する半導体チップにおいて、半導体チップ内のマクロセル形状の例を示す平面図
【符号の説明】
【００２５】
１、３  半導体チップ
２  多層配線構造の断面図
１０  入出力パッド
２０  電源パッド
３１、３２  電源配線
５０  シート抵抗の低い配線方向
５１  シート抵抗の高い配線方向
６０、６１、６２  マクロセル
【図１】
2007250835.tif 000003
【図２】
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【図３】
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