(57)【要約】【課題】入力されるデジタルデータのサンプリング周波数が高くなっても低消費電流のデジタルデータ復調回路を提供する。【解決手段】デジタルデータＳｉのサンプリング周波数が高いときには、クロック生成部６で生成されるカットオフ周波数可変デジタルフィルタ１０の動作クロック周波数を下げるように、クロック制御信号Ｓｃが入力端子７から入力される。また、入力端子１１からは、前記デジタルフィルタ１０の動作クロックが変化してもカットオフ周波数が変わらないように、前記デジタルフィルタ１０の係数を制御するカットオフ周波数制御信号Ｓｆが入力される。これにより、デジタルデータＳｉのサンプリング周波数が高いときには、前記デジタルフィルタ１０の動作クロックを下げることができるため、デジタルデータＳｉのサンプリング周波数が高くなっても、消費電流の増加を抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されるデジタルデータのサンプリング周波数が高い場合に動作クロックを低くして出力するクロック生成部と、前記動作クロックを受けて動作し、前記サンプリング周波数に応じてカットオフ周波数が変化可能なデジタルフィルタと、前記デジタルフィルタのデジタル出力をアナログ信号に変換するデジタル／アナログ変換回路と、前記デジタル／アナログ変換回路の出力から雑音成分を除去する低域フィルタとを備えたことを特徴とするデジタルデータ復調回路。
【請求項２】
前記デジタルフィルタは、前記サンプリング周波数に応じてフィルタ係数を変える構成であることを特徴とする請求項１記載のデジタルデータ復調回路。
【請求項３】
前記デジタルフィルタは、カットオフ周波数が異なる複数のデジタルフィルタ回路から構成され、前記カットオフ周波数に応じたデジタルフィルタ回路が選択されることを特徴とする請求項１記載のデジタルデータ復調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なるサンプリング周波数でデジタル化された音声信号および／またはオーディオ信号をアナログ信号に変換するデジタルデータ復調回路に関する。
【背景技術】
【０００２】
図５は複数の異なるサンプリング周波数でデジタル化されたデータをアナログデータに変換する従来のデジタルデータ復調回路の構成を示すブロック図である。
【０００３】
図５において、１はデジタルデータＳｉの入力端子、２はデジタルフィルタ、３はデジタル／アナログ変換器、４は低域フィルタ、５はアナログ出力端子、６はクロック生成部、７はクロック制御信号Ｓｃの入力端子である。
【０００４】
前記構成のデジタルデータ復調回路において、デジタルデータＳｉのサンプリング周波数（以後、Ｆｓと記す）が８ｋＨｚと４８ｋＨｚ、デジタルフィルタの動作クロックが４Ｆｓの場合を例として説明する。
【０００５】
デジタルデータＳｉのＦｓが８ｋＨｚの場合、デジタルフィルタ２の動作クロックは、クロック制御信号Ｓｃにより、クロック生成部６から３２ｋＨｚ（４Ｆｓ）で与えられる。入力されるデジタルデータＳｉの周波数特性は８ｋＨｚ毎に折り返されている。このデジタルデータＳｉがデジタルフィルタ２を通ることにより、３２ｋＨｚ（４Ｆｓ）毎の折り返し以外が減衰され、図６（ａ）に示す周波数特性になる。このデジタルデータをデジタル／アナログ変換器３でアナログ信号に変換し、低域フィルタ４で折り返し成分を除去することにより、アナログ出力端子５からアナログ信号として復調されることになる。
【０００６】
また、デジタルデータＳｉのＦｓが４８ｋＨｚの場合、デジタルフィルタ２の動作クロックは、クロック制御信号Ｓｃにより、クロック生成部６から１９２ｋＨｚ（４Ｆｓ）で与えられる。入力されるデジタルデータＳｉの周波数特性は１９２ｋＨｚ毎に折り返されている。このデジタルデータＳｉがデジタルフィルタ２を通ることにより、１９２ｋＨｚ（４Ｆｓ）毎の折り返し以外が減衰され、図６（ｂ）に示す周波数特性になる。このデジタルデータをデジタル／アナログ変換器３でアナログ信号に変換し、低域フィルタ４で折り返し成分を除去することにより、アナログ出力端子５からアナログ信号として復調されることになる。
【０００７】
従来のデジタルデータ復調回路では、入力されるデジタルデータのサンプリング周波数に応じてデジタルフィルタの遮断周波数（カットオフ周波数）が自動的にシフトすることを利用して、データの補間処理を調整することにより、デジタル／アナログ変換器およびアナログフィルタの特性切替を不要としている（例えば特許文献１参照）。
【特許文献１】特公平４−７９１８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のデータ復調回路では、入力されるデジタルデータのＦｓに比例してデジタルフィルタ２の動作クロックを変化させる必要があるため、デジタルデータのＦｓが高くなると消費電流が大きくなってしまうという問題があった。
【０００９】
また、特許文献１のような構成の場合でも、入力されるデジタルデータのＦｓに比例してデジタルフィルタの動作クロックが増えるため、同様の問題があった。
【００１０】
本発明は、前記従来技術の問題に鑑み、入力されるデジタルデータのＦｓが高くなっても消費電流が少ないデジタルデータ復調回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するため、本発明に係るデジタルデータ復調回路は、入力されるデジタルデータのサンプリング周波数が高い場合に動作クロックを低くして出力するクロック生成部と、前記動作クロックを受けて動作し、前記サンプリング周波数に応じてカットオフ周波数が変化可能なデジタルフィルタと、前記デジタルフィルタのデジタル出力をアナログ信号に変換するデジタル／アナログ変換回路と、前記デジタル／アナログ変換回路の出力から雑音成分を除去する低域フィルタとを備えたことを特徴とする。
【００１２】
この構成により、入力されるデジタルデータのＦｓが高いときには、デジタルフィルタの動作クロックを下げ、デジタルフィルタのカットオフ周波数を変更することにより、消費電流の増加を抑える。
【発明の効果】
【００１３】
本発明のデジタルデータ復調回路によれば、入力されるデジタルデータのＦｓが高いときには、デジタルフィルタの動作クロックを下げることができるため、デジタルデータのＦｓが高くなっても消費電流の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して説明する。
【００１５】
（実施形態１）
図１は本発明に係るデジタルデータ復調回路の実施形態１の構成を示すブロック図である。
【００１６】
図１において、１はデジタルデータＳｉの入力端子、３はデジタル／アナログ変換器、４は低域フィルタ、５はアナログ出力端子、６はクロック生成部、７はクロック制御信号Ｓｃの入力端子、１０はカットオフ周波数可変デジタルフィルタ、１１はカットオフ周波数制御信号Ｓｆの入力端子である。
【００１７】
図１において、デジタルデータＳｉは入力端子１からカットオフ周波数可変デジタルフィルタ１０に入力され、カットオフ周波数可変デジタルフィルタ１０の出力は、デジタル／アナログ変換器３へ入力される。カットオフ周波数可変デジタルフィルタ１０は、デジタルデータＳｉのＦｓに応じたカットオフ周波数制御信号Ｓｆが入力端子１１から入力され、カットオフ周波数を変化させる。クロック生成部６は、Ｆｓに応じたクロック制御信号Ｓｃが入力端子７から入力され、カットオフ周波数可変デジタルフィルタ１０の動作クロックを変化させる。
【００１８】
図２（ａ）はデジタルデータＳｉのＦｓが８ｋＨｚ、かつカットオフ周波数可変デジタルフィルタ１０の出力の動作クロックが４Ｆｓのときの周波数特性であり、図２（ｂ）はデジタルデータＳｉのＦｓが４８ｋＨｚ、かつカットオフ周波数可変デジタルフィルタ１０の出力の動作クロックが４Ｆｓのときの周波数特性である。さらに、図２（ｃ）はデジタルデータＳｉのＦｓが４８ｋＨｚ、かつカットオフ周波数可変デジタルフィルタ１０の出力の動作クロックが２Ｆｓのときの周波数特性であり、図２（ｄ）はデジタルデータＳｉのＦｓが４８ｋＨｚ、かつカットオフ周波数可変デジタルフィルタ１０の出力の動作クロックが２Ｆｓで、カットオフ周波数を入力データのＦｓに合わせて変更したときの周波数特性である。
【００１９】
図３はＢｉｑｕａｄ型（次数２次）のＩＩＲ（Infinite Impulse Response）フィルタで構成された場合のカットオフ周波数可変デジタルフィルタ１０の構成と動作を説明するための回路図である。カットオフ周波数可変デジタルフィルタ１０の構成と動作を図１ないし図３を参照して説明する。
【００２０】
図３において、ＩＩＲフィルタ１２の係数ａ１０を設定する回路を１３ａ、係数ａ１１を設定する回路を１３ｂ、係数ａ１２を設定する回路を１３ｃ、係数ｂ１１を設定する回路を１３ｄ、係数ｂ１２を設定する回路を１３ｅとし、これら１３ａ〜１３ｅを総称して係数設定回路１３とする。１４はカットオフ周波数可変デジタルフィルタ１０の出力Ｓｏの出力端子である。
【００２１】
係数設定回路１３には、カットオフ周波数制御信号Ｓｆの入力端子１１が接続されている。デジタルデータＳｉのＦｓが４８ｋＨｚのときには、クロック制御信号Ｓｃにより、カットオフ周波数可変デジタルフィルタ１０の動作クロックが１／２となるように、クロック生成部６からクロックをカットオフ周波数可変デジタルフィルタ１０へ供給する。このとき周波数特性は、図２（ｃ）に示すようになり、見かけ上カットオフ周波数が１／２となる。さらに、カットオフ周波数制御信号Ｓｆにより、カットオフ周波数が２倍となるように係数設定回路１３を変更することにより、図２（ｄ）に示す周波数特性が得られる。
【００２２】
したがって、カットオフ周波数可変デジタルフィルタ１０で消費される電流が約１／２に削減できる。
【００２３】
なお、本実施形態ではデジタルデータＳｉのＦｓを８ｋＨｚと４８ｋＨｚとしたが、それ以外の組み合わせでもよく、また、本実施形態においてカットオフ周波数可変デジタルフィルタ１０を次数２次のＩＩＲフィルタとしたが、それ以外の次数でもよく、またＦＩＲ（Finite Impulse Response）フィルタで構成してもよい。
【００２４】
（実施形態２）
図４は本発明に係るデジタルデータ復調回路の実施形態２におけるカットオフ周波数可変デジタルフィルタ１０の構成を示すブロック図である。図４の実施形態２の説明において図３に対応する部分には同一符号を付し、その詳細説明は省略する。
【００２５】
実施形態２は、実施形態１のデジタルデータ復調回路のカットオフ周波数可変デジタルフィルタ１０を、２つのカットオフ周波数が異なる第１のデジタルフィルタ１７と第２のデジタルフィルタ１８とから構成したものである。
【００２６】
本例では、第２のデジタルフィルタ１８のカットオフ周波数が第１のデジタルフィルタ１７のカットオフ周波数の２倍とし、デジタルデータＳｉのＦｓが８ｋＨｚと４８ｋＨｚの場合を例にして説明する。
【００２７】
デジタルデータＳｉのＦｓが８ｋＨｚのときには、カットオフ周波数制御信号Ｓｆにより入力端子１からのデジタルデータＳｉは、第１のスイッチ１５を介して第１のデジタルフィルタ１７へ入力される。さらにカットオフ周波数制御信号Ｓｆにより、第２のスイッチ１６が第１のデジタルフィルタ１７の出力を選択して出力端子１４へと出力する。このとき第１のデジタルフィルタ１７には、クロック制御信号Ｓｃにより選択された４Ｆｓの動作クロックが、クロック生成部６から供給されており、第２のデジタルフィルタ１８の動作クロックは停止している。
【００２８】
また、デジタルデータＳｉのＦｓが４８ｋＨｚのときには、カットオフ周波数制御信号Ｓｆにより入力端子１からのデジタルデータＳｉは、切り替えられた第１のスイッチ１５を介して第２のデジタルフィルタ１８へ入力される。さらにカットオフ周波数制御信号Ｓｆにより、切り替えられた第２のスイッチ１６が第２のデジタルフィルタ１８の出力を選択して出力端子１４へと出力する。このとき第２のデジタルフィルタ１８には、クロック制御信号Ｓｃにより選択された２Ｆｓの動作クロックが、クロック生成部６から供給されており、第１のデジタルフィルタ１７の動作クロックは停止している。
【００２９】
第２のデジタルフィルタ１８の動作クロックが第１のデジタルフィルタ１７の動作クロックの１／２であるため、デジタルデータＳｉのＦｓが４８ｋＨｚのときの消費電流の増加を抑えることができる。
【００３０】
なお、ここではデジタルデータＳｉのＦｓを８ｋＨｚと４８ｋＨｚとしたが、それ以外の組み合わせでもよいことはいうまでもない。
【００３１】
このように本実施形態によれば、入力されるデジタルデータのＦｓが高いとき（特にＦｓ／２≧約２０ｋＨｚ：図２参照）には、デジタルフィルタの折り返しが可聴帯域よりも十分に高い周波数帯にあることに着目し、デジタルフィルタの動作クロックを下げ、デジタルフィルタのカットオフ周波数を変更することができる。
【産業上の利用可能性】
【００３２】
本発明のデジタルデータ復調回路は、低消費電力が求められる携帯機器などで用いられる音声および／またはオーディオ信号を再生するデジタル／アナログ変換回路として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るデジタルデータ復調回路の実施形態１の構成を示すブロック図
【図２】実施形態１の動作を説明するための特性図
【図３】実施形態１におけるカットオフ周波数可変デジタルフィルタの構成と動作を説明するための回路図
【図４】本発明に係るデジタルデータ復調回路の実施形態２におけるカットオフ周波数可変デジタルフィルタの構成を示すブロック図
【図５】従来のデジタルデータ復調回路の構成を示すブロック図
【図６】図５に示す従来例の動作を説明するための特性図
【符号の説明】
【００３４】
１  デジタルデータＳｉの入力端子
３  デジタルアナログ変換器
４  低域フィルタ
５  アナログ出力端子
６  クロック生成部
７  クロック制御信号Ｓｃの入力端子
１０  カットオフ周波数可変デジタルフィルタ
１１  カットオフ周波数制御信号Ｓｆの入力端子
１２  Ｂｉｑｕａｄ型のＩＩＲフィルタ
１３ａ  係数ａ１０を設定する回路
１３ｂ  係数ａ１１を設定する回路
１３ｃ  係数ａ１２を設定する回路
１３ｄ  係数ｂ１１を設定する回路
１３ｅ  係数ｂ１２を設定する回路
１４  カットオフ周波数可変デジタルフィルタの出力Ｓｏの出力端子
１５  第１のスイッチ
１６  第２のスイッチ
１７  第１のデジタルフィルタ
１８  第２のデジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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