(57)【要約】【課題】入力端子と内部回路との間に逆流防止用の素子が配置されている場合でも、内部回路をサージ電圧より確実に保護することができる入力護回路を提供する。【解決手段】トランジスタ５のコレクタとツェナーダイオード７のカソードとの間に抵抗素子２２を接続することで、半導体集積回路の入力端子１に正極性のサージ電圧が印加された際に抵抗素子２２を介して電流を流す経路を形成し、コレクタ電位Ｖｃを、入力端子１の電位未満に設定する。【選択図】図１
2007250846.tif 000002
【特許請求の範囲】
【請求項１】
外部より与えられる信号を内部回路に伝達するための入力端子と前記内部回路との間に接続される逆流防止素子と、
前記入力端子とグランドとの間に接続される、通電状態になると自身の両端子間に電圧を発生させる電圧発生素子、及び前記入力端子にサージ電圧が印加されると当該電圧をクランプする電圧クランプ手段の直列回路と、
前記入力端子にサージ電圧が印加された場合に、前記逆流防止素子と前記内部回路との第１共通接続点と前記直列回路の第２共通接続点との間に電流経路を形成することで、前記第１共通接続点の電位を前記入力端子の電位未満に設定する電流経路形成手段とを備えたことを特徴とする入力保護回路。
【請求項２】
前記電流経路形成手段は、トランジスタで構成されることを特徴とする請求項１記載の入力保護回路。
【請求項３】
前記電流経路形成手段は、ダイオードで構成されることを特徴とする請求項１記載の入力保護回路。
【請求項４】
外部より与えられる信号を内部回路に伝達するための入力端子と前記内部回路との間に接続されるインピーダンス素子と、
前記入力端子とグランドとの間に接続される、通電状態になると自身の両端子間に電圧を発生させる電圧発生素子、及び前記入力端子にサージ電圧が印加されると当該電圧をクランプする電圧クランプ手段の直列回路と、
前記入力端子にサージ電圧が印加された場合に、前記インピーダンス素子と前記内部回路との第１共通接続点と前記直列回路の第２共通接続点との間に一方向の電流経路を形成することで、前記第１共通接続点の電位を前記入力端子の電位未満に設定する電流経路形成手段とを備えたことを特徴とする入力保護回路。
【請求項５】
前記インピーダンス素子と前記電流経路形成手段との間に、抵抗素子を挿入したことを特徴とする請求項４記載の入力保護回路。
【請求項６】
前記電圧クランプ手段は、ツェナーダイオードで構成されることを特徴とする請求項１乃至５の何れかに記載の入力保護回路。
【請求項７】
前記電圧発生素子は、ダイオードで構成されることを特徴とする請求項１乃至６の何れかに記載の入力保護回路。
【請求項８】
前記電圧発生素子は、ツェナーダイオードで構成されることを特徴とする請求項１乃至６の何れかに記載の入力保護回路。
【請求項９】
前記内部回路の１つとしてコンパレータを備え、
前記コンパレータは、自身の内部に、前記入力端子にサージ電圧が印加された場合に、当該コンパレータ自身の入力端子から自身の内部を経由して、電源又はグランド側に逆流しようとする電流を阻止する逆流防止素子が配置されていることを特徴とする請求項１乃至８の何れかに記載の入力保護回路。
【請求項１０】
前記コンパレータの入力段は、互いに異なる導電型のトランジスタで構成される２組の差動対を並列接続して構成されており、
前記逆流防止素子は、少なくとも、前記２組の差動対を構成するトランジスタについて、一方の組の電源側端子と、他方の組のグランド側端子とに挿入されていることを特徴とする請求項９記載の入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子にサージ電圧が印加された場合に、内部回路を保護するように動作する入力保護回路に関する。
【背景技術】
【０００２】
半導体集積回路の入力端子にサージ電圧が印加された場合、内部回路が破壊されないように保護するための入力保護回路の一例として、特許文献１に開示されているものがある。その構成を図１３に示す。入力端子１は、抵抗２を介して内部回路たるコンパレータ３の（＋）端子に接続されていると共に、ダイオード４を介して内部回路たるＮＰＮトランジスタ５のコレクタに接続されている。
そのトランジスタ５のエミッタは、グランドに接続されており、ベースは、図示しない他の内部回路に接続されている。また、コンパレータ３の（−）端子及び出力端子も、夫々図示しない他の内部回路に接続されている。尚、ダイオード４は、グランド電位が何らかの理由で上昇した場合に、グランド側からトランジスタ５を介して入力端子１側に電流が逆流することを防止するために配置されている。
【０００３】
入力端子１とグランドとの間には、順方向のダイオード６及び逆方向のツェナーダイオード７の直列回路と、逆方向のダイオード８及び順方向のツェナーダイオード９の直列回路とが接続されている。即ち、ダイオード６〜９により入力保護回路１０が構成されており、その他の内部回路を含んだものが半導体集積回路１１を構成している。
そして、入力端子１に正極性のサージ電圧が印加され、ツェナーダイオード７に印加される電圧がツェナー電圧ＶZを超えると、ツェナーダイオード７が導通する。すると、電流が入力端子１からダイオード６及びツェナーダイオード７を介してグランドに流れるため、入力端子１の電位は（ＶZ＋Ｖf）にクランプされる（Ｖfはダイオード６の順方向電圧）。従って、コンパレータ３及びトランジスタ５を保護することができる。
【特許文献１】特開平５−１６０３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記の保護動作は理想的なものであり、トランジスタ５がＯＦＦであれば逆流防止用のダイオード４もＯＦＦしているという前提で成り立っている。しかしながら、実際に、例えば入力端子１に１００Ｖ程度の極めて高レベルのサージ電圧が印加されると、電流のリークなどによりダイオード４が瞬間的にＯＮすることがある。すると、トランジスタ５のコレクタは入力端子１と略同電位となり、サージ電圧がオフ耐圧Ｖceoを超えた場合は、トランジスタ５が破壊されてしまうという問題があった。
尚、上記の問題は、ダイオード４に替えて、例えば入力電流を制限するための抵抗素子が配置されている場合でも同様に発生する。
本発明は上記事情に鑑みてなされたものであり、その目的は、入力端子と内部回路との間にインピーダンス素子が配置されている場合でも、内部回路をサージ電圧より確実に保護することができる入力護回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の入力保護回路によれば、電流経路形成手段は、入力端子にサージ電圧が印加されると、逆流防止素子と内部回路との第１共通接続点から電圧発生素子と電圧クランプ手段との第２共通接続点との間に電流が流れる経路を形成して、第１共通接続点の電位を入力端子の電位未満に設定する。この場合、第２共通接続点の電位は、電圧クランプ手段によるクランプ電圧であり、入力端子の電位は、前記クランプ電圧に、電圧発生素子に流れる電流に応じて発生する端子電圧を加えたものとなっている。
そして、電流経路形成手段が上記のように電流経路を形成することで、内部回路に対する印加電圧は、クランプ電圧以上で且つ入力端子の電位未満に確定する。従って、内部回路に直接印加される電圧を確実に低減して破壊を防止することができる。尚、ここで言う「第１共通接続点の電位を入力端子の電位未満に設定する」の「電位未満」とは、電圧の極性を問わずその絶対値の大きさを比較したものとする。
【０００６】
請求項２記載の入力保護回路によれば、電流経路形成手段をトランジスタで構成するので、サージ電圧が印加された場合にトランジスタをＯＮさせることで、第１共通接続点と第２共通接続点とを略同電位に設定することができる。
【０００７】
請求項３記載の入力保護回路によれば、電流経路形成手段をダイオードで構成するので、サージ電圧が印加された場合にダイオードをＯＮさせることで、第１共通接続点と第２共通接続点との電位差をダイオードの順方向電圧で定めることができる。
【０００８】
請求項４記載の入力保護回路によれば、電流経路形成手段は、入力端子にサージ電圧が印加されると、インピーダンス素子と内部回路との第１共通接続点から電圧発生素子と電圧クランプ手段との第２共通接続点との間に一方向に電流が流れる経路を形成して、第１共通接続点の電位を入力端子の電位未満に設定する。従って、請求項１と同様に、内部回路に直接印加される電圧を確実に低減して破壊を防止することができる。また、入力端子が複数ある場合に、例えば夫々に対応する内部回路の何れか１つだけが通電状態となっている状態でサージ電圧が印加されたとしても、その通電状態にある内部回路に向ってサージ電流が流れようとするのを、電流経路形成手段により阻止することができる。尚、ここで言う「電位未満」も、請求項１と同様の定義である。
【０００９】
請求項５記載の入力保護回路によれば、インピーダンス素子と電流経路形成手段をとの間に抵抗素子を挿入するので、サージ電圧が印加され、電流経路形成手段を介して電流が流れた場合、内部回路に直接印加される電圧を、前記抵抗素子の抵抗値を選択して調整することができる。
【００１０】
請求項６記載の入力保護回路によれば、電圧クランプ手段をツェナーダイオードで構成するので、クランプ電圧をツェナー電圧で調整することができる。
請求項７記載の入力保護回路によれば、電圧発生素子をダイオードで構成する。即ち、サージ電圧の印加に伴いダイオードに極めて大きな順方向電流が流れる領域では、ダイオードの順方向電圧は電流に略比例して上昇するようになり、見かけ上は抵抗素子と同様となる。従って、ダイオードの両端に発生する電圧により、内部回路に印加される電圧を軽減することができる。
【００１１】
請求項８記載の入力保護回路によれば、電圧発生素子をツェナーダイオードで構成するので、サージ電圧のクランプレベルを、ツェナー電圧を設定することによっても調整することができる。
【００１２】
請求項９記載の入力保護回路によれば、内部回路たるコンパレータの内部に逆流防止素子を配置することで、サージ電圧が印加された場合、当該コンパレータ自身の入力端子から自身の内部を経由して、電源又はグランド側に逆流しようとする電流を阻止することができる。
【００１３】
請求項１０記載の入力保護回路によれば、コンパレータの入力段を、互いに異なる導電型のトランジスタで構成される２組の差動対を並列接続して構成し、逆流防止素子を、少なくとも、２組の差動対を構成するトランジスタについて、一方の組の電源側端子と他方の組のグランド側端子とに挿入する。斯様に構成すれば、２組の差動対を組み合わせることで、逆流防止素子を挿入した場合でもコンパレータの同相入力電圧範囲を狭めてしまうことがない。従って、同相入力電圧範囲を、電源電圧以上，グランドレベル以下まで拡張することができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図１３と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１は、図１５の入力端子１及びトランジスタ（内部回路）５を中心とする一部相当図である。本実施例の入力保護回路２１は、トランジスタ５のコレクタとツェナーダイオード（電圧クランプ手段）７のカソードとの間に抵抗素子（電流経路形成手段）２２を接続したものである。
【００１５】
次に、本実施例の作用について説明する。入力端子１に正極性のサージ電圧が印加されると、当初は、ダイオード６（電圧発生素子）及びツェナーダイオード７を介して電流が流れる。この時、ツェナーダイオード７のアノード（第２共通接続点）はツェナー電圧ＶZとなり、サージ電圧を例えば６０Ｖ〜７０Ｖ程度にクランプする。また、ダイオード６には極めて大きな電流が流れるため、順方向電圧Ｖf1は、その電流に応じた値となる。
そして、ダイオード６に順方向電圧Ｖf1が発生すると、やや遅れてダイオード４（逆流防止素子），抵抗素子２２の経路で電流が流れる。従って、この時、トランジスタ５のコレクタ（第１共通接続点）の電位Ｖｃは、ツェナー電圧ＶZを基準として、順方向電圧Ｖf1を、ダイオード４の順方向電圧Ｖf2と抵抗素子２２の端子電圧ＶRとで分圧した電位となる。従って、Ｖf1＞Ｖf2の関係が成り立っている。
【００１６】
以上のように動作する結果、コレクタ電位Ｖｃは以下のように定まる。
Ｖｃ＝ＶZ＋ＶR＝ＶZ＋Ｖf1−Ｖf2
そして、入力端子１の電位は（ＶZ＋Ｖf1）であるから、コレクタ電位Ｖｃは、入力端子１の電位未満に設定される。
尚、ダイオード４は、グランド電位が上昇した場合、電流がツェナーダイオード７より抵抗素子２２を介して入力端子１側に逆流しようとすることを防止するために配置されている。
【００１７】
以上のように本実施例によれば、トランジスタ５のコレクタとツェナーダイオード７のアノードとの間に抵抗素子２２を接続することで、半導体集積回路の入力端子１に正極性のサージ電圧が印加された際に抵抗素子２２を介して電流を流す経路を形成し、コレクタ電位Ｖｃを入力端子１の電位未満に設定するようにした。従って、トランジスタ５に直接印加される電圧を確実に低減することができ、トランジスタ５が破壊されるのを防止することができる。そして、サージ電圧のクランプを、ツェナーダイオード７のツェナー電圧ＶZで調整することができる。
【００１８】
また、サージ電圧の印加に伴いダイオード４，６に極めて大きな電流が流れる領域では、ダイオード４，６の順方向電圧は電流に略比例して上昇するようになり、見かけ上は抵抗素子と同様となる。従って、ダイオード４の両端に発生する電圧によって、トランジスタ５に印加される電圧を軽減することができる。
【００１９】
（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例の入力保護回路２５は、第１実施例の入力保護回路２１の抵抗素子２２をＮＰＮトランジスタ２６（電流経路形成手段）に置き換えたものである。即ち、トランジスタ２６のコレクタはトランジスタ５のコレクタに接続され、エミッタはツェナーダイオード７のアノードに接続されている。そして、トランジスタ２６のベースは、ベース抵抗２７を介して入力端子１に接続されている。
以上のように構成される第２実施例によれば、入力端子１にサージ電圧が印加されると、トランジスタ２６がＯＮするので、トランジスタ５のコレクタ電位Ｖｃを、ツェナー電圧ＶZと略同じ電位に設定することができる。
【００２０】
（第３実施例）
図３は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の入力保護回路２７は、第１実施例の入力保護回路２１のトランジスタ５をＮチャネルＭＯＳＦＥＴ（内部回路）２８に置き換えたものである。斯様に構成された第４実施例による場合も、第１実施例と同様の効果を得ることができる。
【００２１】
（第４実施例）
図４乃至図６は本発明の第４実施例を示すものであり、第１実施例と異なる部分について説明する。第４実施例の入力保護回路２９は、第１実施例の入力保護回路２１の抵抗素子２２をダイオード３０（電流経路形成手段）に置き換えたものである。斯様に構成した場合も第１実施例と同様に、入力端子１にサージ電圧が印加されてダイオード６に大きな順方向電圧Ｖf1が発生すると、ダイオード４（インピーダンス素子）及び３０の経路にも電流が流れて夫々に順方向電圧Ｖf2，Ｖf3が発生する。従って、トランジスタ５のコレクタ電位Ｖｃは、（ＶZ＋Ｖf3）となる。
【００２２】
また、入力保護回路２９では、以下のような効果も得ることができる。図６は、半導体集積回路３１Ａの入力端子が複数（１ａ，１ｂ）ある場合に、第１実施例の入力保護回路２１を適用した構成を示す。ツェナーダイオード７は、双方の端子１ａ，１ｂに対して共通に設け、その他の素子はパラレルに配置されている。
例えば、トランジスタ５ａがＯＦＦ，トランジスタ５ｂがＯＮとなっている場合に、入力端子１ａにサージ電圧が印加された状態を想定すると、サージ電流は、入力端子１ａ，ダイオード６ａ，抵抗素子２２ｂを経由し、トランジスタ５ｂを介してグランドに流れてしまうため、ツェナーダイオード７による電圧クランプが作用しなくなってしまう。
【００２３】
これに対して、同様に入力端子が複数の半導体集積回路３１Ｂに、入力保護回路２９を適用した構成を図５に示す。すると、図６と同様のケースでは、トランジスタ５ｂ側に流れようとする電流はダイオード３０ｂによって阻止されるため、サージ電流はツェナーダイオード７を介して流れ、電圧クランプが作用する。
以上のように第４実施例によれば、電流経路形成手段をダイオード３０で構成したので、トランジスタ５ｂがＯＮしている場合に入力端子１ａにサージ電圧が印加されたとしても、トランジスタ５ｂに向ってサージ電流が流れようとするのを、逆方向となるダイオード３０ｂにより阻止することができる。また、トランジスタ５のコレクタ電位Ｖｃを、（ＶZ＋Ｖf3）に抑えることができる。
【００２４】
（第５実施例）
図７は本発明の第５実施例を示すものであり、第４実施例と異なる部分について説明する。第５実施例の入力保護回路３２は、第４実施例の入力保護回路２９におけるトランジスタ５のコレクタとダイオード４との間に、抵抗素子３３を挿入して構成されている。斯様に構成すれば、入力端子１にサージ電圧が印加された場合に、トランジスタ５のコレクタに印加される電圧を抵抗素子３３の抵抗値によって調整することが可能となる。
【００２５】
（第６実施例）
図８は本発明の第６実施例を示すものである。第６実施例は、第１実施例の構成を、負極性のサージ電圧に対する保護について適用したものである。即ち、入力保護回路４１において、回路グランドと入力端子１との間にはツェナーダイオード４２（電圧クランプ手段）及びダイオード４３（電圧発生素子）の直列回路が接続されており、内部回路としてのＮＰＮトランジスタ４４のコレクタは電源に、エミッタはダイオード４５（逆流防止素子）を介して入力端子１に接続されている。そして、トランジスタ４４のコレクタ（第１共通接続点）とダイオード４３のアノード（第２共通接続点）との間には、抵抗素子４６（電流経路形成手段）が接続されている。
【００２６】
次に、第６実施例の作用について説明する。入力端子１に負極性のサージ電圧が印加されると、当初は、回路グランドからツェナーダイオード４２及びダイオード４３を介して電流が流れる。この時、ツェナーダイオード４２のアノードは、グランド電位を基準として（−ＶZ）となりサージ電圧をクランプする。また、ダイオード４３には極めて大きな電流が流れ、順方向電圧Ｖf4はその電流に応じた値となり、入力端子１の電位は−（ＶZ＋Ｖf4）となる。
【００２７】
そして、ダイオード４３に順方向電圧Ｖf4が発生すると、やや遅れて抵抗素子４６，ダイオード４５の経路で電流が流れる。従って、この時、トランジスタ４４のエミッタ電位Ｖｅは、ダイオード４３のアノード電位（−ＶZ）を基準として、順方向電圧Ｖf4を、抵抗素子４６の端子電圧ＶRとダイオード４５の順方向電圧Ｖf5とで分圧した電位となる。従って、Ｖf4＞Ｖf5の関係が成り立っている。
【００２８】
以上のように動作する結果、エミッタ電位Ｖｅは以下のように定まる。
Ｖｅ＝−ＶZ−ＶR＝−ＶZ−Ｖf4＋Ｖf5
そして、入力端子１の電位は−（ＶZ＋Ｖf4）であるから、エミッタ電位Ｖｅは、入力端子１の電位未満（絶対値比較）に設定される。
以上のように第７実施例によれば、入力端子１に負極性のサージ電圧が印加された場合にも、第１実施例と同様の効果を得ることができる。
【００２９】
（第７〜第９実施例）
図９乃至図１１は本発明の第７〜第９実施例を示すものである。第７〜第９実施例は、第２，第４，第５実施例の構成を、負極性のサージ電圧について適用したものである。即ち、図９に示す第７実施例の入力保護回路４９は、第６実施例の抵抗素子４６をＰＮＰトランジスタ５０（電流経路形成手段）に置き換えたものである。トランジスタ５０のエミッタはダイオード４３のアノードに接続され、コレクタはトランジスタ４４のエミッタに、ベースは抵抗素子５１を介して入力端子１に接続されている。
【００３０】
また、図１０に示す第８実施例の入力保護回路５２は、第６実施例の抵抗素子４６をダイオード５３（電流経路形成手段）に置き換えたものであり、図１１に示す第９実施例の入力保護回路５４は、第８実施例のダイオード５３，４５（インピーダンス素子）の間に抵抗素子５５を挿入したものである。
以上のように構成された第７〜第９実施例によれば、入力端子１に負極性のサージ電圧が印加された場合について、第２，第４，第５実施例と同様の効果を得ることができる。
【００３１】
（第１０実施例）
図１２は本発明の第１０実施例を示すものである。第１０実施例は、半導体集積回路の内部回路として図１３に示したようにコンパレータを備えている場合に、そのコンパレータの内部においてサージ保護を図るものである。図１２に示すコンパレータ６１は、入力段に２組の差動対６２，６３を備えている。差動対６２はＮＰＮトランジスタ６４ａ，６４ｂで構成され、差動対６３はＰＮＰトランジスタ６５ａ，６５ｂで構成されている。そして、コンパレータ６１の入力端子６６は、トランジスタ６４ｂ，６５ａのベースに接続されており、入力端子６７は、トランジスタ６４ａ，６５ｂのベースに接続されている。
【００３２】
電源とトランジスタ６４ａ，６４ｂのコレクタとの間には、ダイオード６８ａ，６８ｂが挿入されており、電源とトランジスタ６５ａ，６５ｂのコレクタとの間には、共通の電流源６９が接続されている。トランジスタ６４ａ，６４ｂのエミッタは、ベースが共通に接続されているＰＮＰトランジスタ７０ａ，７０ｂのエミッタに接続されており、トランジスタ７０ａ，７０ｂのコレクタは、ダイオード７１ａ，７１ｂを介してミラー対をなすＮＰＮトランジスタ７２ａ，７２ｂのコレクタに夫々接続されている。トランジスタ７２ａ，７２ｂのエミッタはグランドに接続され、ベースは共通にトランジスタ７２ａのコレクタに接続されている。
【００３３】
トランジスタ７０ａ，７０ｂのベースは、ダイオード７３を介してＮＰＮトランジスタ７４ｂのコレクタに接続されている。ＮＰＮトランジスタ７４ａ，７４ｂはミラー対を構成しており、両者のエミッタはグランドに、ベースは共通にトランジスタ７４ａのコレクタに接続されている。また、そのコレクタと電源との間には、電流源７５が接続されている。
【００３４】
トランジスタ６５ａ，６５ｂのコレクタは、ダイオード７６ａ，７６ｂを介してトランジスタ７２ａ，７２ｂのコレクタに夫々接続されている。そして、トランジスタ７２ｂのコレクタは、出力段に配置されているＮＰＮトランジスタ７７のベースに接続されている。トランジスタ７７のコレクタは、抵抗素子７８を介して電源に接続されてコンパレータ６１の出力端子となっており、エミッタはグランドに接続されている。以上におけるダイオード６８，７１，７３，７６は、何れも逆流防止素子に対応する。
即ち、コンパレータ６１は、入力段に異なる導電型のトランジスタ６４，６５で構成される２組の差動対６２，６３を備えることによって、同相入力電圧範囲をグランドレベルから電源レベルまで確保することが可能となっている。
【００３５】
次に、第１０実施例の作用について説明する。上記のように、コンパレータ６１の入力端子６６，６７に正極性のサージ電圧が印加された場合を想定する。この時、入力端子６６，６７からトランジスタ６２のコレクタを経由して電源側に流れようとするサージ電流は、ダイオード６８ａ，６８ｂによって阻止される。
一方、入力端子６６，６７に負極性のサージ電圧が印加された場合を想定すると、グランドからトランジスタ７２，６３を経由して入力端子６６，６７側に流れようとするサージ電流は、ダイオード７６ａ，７６ｂによって阻止される。またこの場合、トランジスタ７０を経由しようとするサージ電流は、ダイオード７１，７３によって阻止される。
【００３６】
更に、サージ電圧が印加された場合ではないコンパレータ６１の通常動作について考える。一般に、入力端子６７側には比較用の基準電圧が与えられるが、その基準電圧が電源電圧より高い場合であっても、ダイオード６８ａにより電源側に電流が逆流することはない。従って、上記のようなケースについても、比較動作を正常に行なうことが可能となっている。
【００３７】
以上のように第１０実施例によれば、コンパレータ６１の内部にダイオード６８，７１，７３，７６を配置したので、入力端子６６，６７にサージ電圧が印加された場合、コンパレータ６１の内部を経由して、電源又はグランド側に逆流しようとする電流を阻止することができる。また、コンパレータ６１の入力段を、互いに異なる導電型のトランジスタ６４，６５よりなる２組の差動対６２，６３を並列接続して構成し、トランジスタ６４のコレクタ（電源側端子）と電源との間、トランジスタ６５のコレクタ（グランド側端子）とグランドとの間にダイオード６８，７６を挿入したので、２組の差動対６２，６３を組み合わせることで、ダイオードを各部に挿入した場合でもコンパレータ６１の同相入力電圧範囲を狭めてしまうことがない。従って、同相入力電圧範囲を、電源電圧以上，グランドレベル以下まで拡張することができる。
【００３８】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１〜第５実施例の構成と、第６〜第１０実施例の構成とを同時に備えても良い。
内部回路は、ＰＮＰトランジスタであっても良い。
第６〜第９実施例の内部回路を、第３実施例と同様にＭＯＳＦＥＴとしても良い。
第４並びに第５，第８並びに第９実施例の場合、ダイオード４，４５を抵抗素子（インピーダンス素子）に置き換えても良い。即ち、この場合、ダイオード３０，５３が電流の逆流を防止する機能を果すからである。
電圧発生素子，電圧クランプ手段を抵抗素子で構成しても良い。
内部回路としてのコンパレータは第１０実施例の構成に限ることなく、入力段を構成する差動対が１組だけであっても良いし、複数組みを直列に接続したものであっても良い。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施例であり、入力保護回路の構成を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】本発明の第４実施例を示す図１相当図
【図５】複数の入力端子に対して、入力保護回路を配置した構成を示す図
【図６】第３実施例の構成を適用した場合の図５相当図
【図７】本発明の第５実施例を示す図１相当図
【図８】本発明の第６実施例を示す図１相当図
【図９】本発明の第７実施例を示す図１相当図
【図１０】本発明の第８実施例を示す図１相当図
【図１１】本発明の第９実施例を示す図１相当図
【図１２】本発明の第１０実施例であり、コンパレータの内部構成を示す図
【図１３】従来技術を示す図１相当図
【符号の説明】
【００４０】
図面中、１は入力端子、４はダイオード（逆流防止素子，インピーダンス素子）、５はトランジスタ（内部回路）、６はダイオード（電圧発生素子）、７はツェナーダイオード（電圧クランプ手段）、２１は入力保護回路、２２は抵抗素子（電流経路形成手段）、２５は入力保護回路、２６はＮＰＮトランジスタ（電流経路形成手段）、２７は入力保護回路、２８はＮチャネルＭＯＳＦＥＴ（内部回路）、２９は入力保護回路、３０はダイオード（電流経路形成手段）、３１は半導体集積回路、３２は入力保護回路、３３は抵抗素子、４１は入力保護回路、４２はツェナーダイオード（電圧クランプ手段）、４３はダイオード（電圧発生素子）、４４はＮＰＮトランジスタ（内部回路）、４５はダイオード（逆流防止素子，インピーダンス素子）、４６は抵抗素子（電流経路形成手段）、４９は入力保護回路、５０はＰＮＰトランジスタ（電流経路形成手段）、５２は入力保護回路、５３はダイオード（電流経路形成手段）、５４は入力保護回路、５５は抵抗素子、６１はコンパレータ（内部回路）、６２，６３は差動対、６４ａ，６４ｂはＮＰＮトランジスタ、６５ａ，６５ｂはＰＮＰトランジスタ、６６，６７は入力端子、６８，７１，７３，７６はダイオード（逆流防止素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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