(57)【要約】【課題】  本発明は、安定した出力信号を供給可能なシフトレジスタを実現すること並びに当該シフトレジスタを適用した撮像装置及び表示装置を提供することを目的とする。【解決手段】  複数の段から構成され、出力信号を順次シフトすることにより、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、各段は、電流路の一端と制御端子とに所定の第１の定電圧を供給され、第１の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第１のトランジスタと、第１の定電圧を電流路の一端に供給され、電流路の他端の電圧と第１のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第２のトランジスタと、電流路の一端に第２のトランジスタの他端が接続され、電流路の他端に第１の定電圧よりも低い所定の第２の定電圧が供給され、前段の出力信号に応じてオン状態となる第３のトランジスタとを備える。【選択図】図１
2007035098.tif 000002
【特許請求の範囲】
【請求項１】
複数の段から構成され、出力信号を順次シフトすることによって、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、
前記各段は、
電流路の一端と制御端子とに所定の第１の定電圧を供給され、前記第１の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第１のトランジスタと、
前記第１の定電圧を電流路の一端に供給され、電流路の他端の電圧と前記第１のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第２のトランジスタと、
電流路の一端に前記第２のトランジスタの他端が接続され、電流路の他端に前記第１の定電圧よりも低い所定の第２の定電圧が供給され、前段の出力信号に応じてオン状態となる第３のトランジスタと、を備える、
ことを特徴とするシフトレジスタ。
【請求項２】
制御端子に供給される所定レベルの信号が印加された場合にオン状態となり、オン状態となっているときに前段から出力され電流路の一端に供給された出力信号を電流路の他端に出力する第４のトランジスタと、
前記第４のトランジスタの電流路の他端に接続されたノードに一方の極が接続され、他方の極が接地され、前記第４のトランジスタがオン状態となっているときに前段からの出力信号を充電又は放電される第１の容量と、を更に備え、
前記第３のトランジスタは、前記第１の容量に充電された電圧が所定レベルである場合にオン状態となる、
ことを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第２のトランジスタの他端と前記第３のトランジスタの一端とに接続されたノードに一方の極が接続され、他方の極が接地され、前記第３のトランジスタがオン状態となっているときに放電され、前記第３のトランジスタがオフ状態となっているときに前記第２のトランジスタを流れる電流により充電される第２の容量と、
電流路の一端が出力端子に接続され、電流路の他端に前記第２の定電圧が供給され、前記第２の容量に充電された電圧が所定レベルである場合にオン状態となる第５のトランジスタと、
電流路の一端にクロック信号が供給され、電流路の他端が出力端子に接続され、前段の出力信号に応じてオン状態となって出力端子に前記クロック信号を出力させる第６のトランジスタと、を更に備える、
ことを特徴とする請求項１又は２に記載のシフトレジスタ。
【請求項４】
請求項１から３のいずれか１項に記載のシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される撮像素子と、から構成される、
ことを特徴とする撮像装置。
【請求項５】
請求項１から３のいずれか１項に記載のシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される表示素子と、から構成される、
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ及びシフトレジスタを備える撮像装置及び表示装置に関する。
【背景技術】
【０００２】
撮像装置や表示装置において、画素配列を順次選択して走査するための駆動信号を前段から後段に順次シフトする手段として、シフトレジスタが用いられている。しかし、従来のシフトレジスタでは駆動信号が後段にシフトしていくにつれて減衰し、撮像素子及び表示素子の全体を均一に駆動できないという問題点があった。特に、画素の高精細化に伴い、シフトレジスタの段数が増える傾向にある現在では、後段で出力信号が大きく減衰してしまう。そこで、この後段での減衰を回避するため、シフトレジスタの各段にバッファを設け、出力信号を適正な電圧値まで回復させることが考えられるが、各段にバッファを設けると、シフトレジスタの回路規模が大型化する。また、後段での減衰を回避するために、外部から供給される第１、第２の信号レベルを各段からの出力信号のレベルとして出力するようにしたシフトレジスタも提案されている（例えば、特許文献１を参照）。
【特許文献１】特開２００１−５２４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の手法では、シフトレジスタの回路の十分安定した動作が得られない。
【０００４】
本発明は、上記実状に鑑みて為されたものであり、安定した出力信号を供給可能なシフトレジスタを実現することを目的とする。また、本発明は、当該シフトレジスタを適用した撮像装置及び表示装置を提供することを他の目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の観点に係るシフトレジスタは、複数の段から構成され、出力信号を順次シフトすることによって、各段から所定レベルの出力信号を順次出力するシフトレジスタであって、前記各段は、電流路の一端と制御端子とに所定の第１の定電圧を供給され、前記第１の定電圧と電流路の他端の電圧との差が所定値以上である場合にオン状態となる第１のトランジスタと、前記第１の定電圧を電流路の一端に供給され、電流路の他端の電圧と前記第１のトランジスタの電流路の他端の電圧との差が所定値以上である場合にオン状態となる第２のトランジスタと、電流路の一端に前記第２のトランジスタの他端が接続され、電流路の他端に前記第１の定電圧よりも低い所定の第２の定電圧が供給され、前段の出力信号に応じてオン状態となる第３のトランジスタと、を備える、ことを特徴とする。
【０００６】
シフトレジスタは、制御端子に供給される所定レベルの信号が印加された場合にオン状態となり、オン状態となっているときに前段から出力され電流路の一端に供給された出力信号を電流路の他端に出力する第４のトランジスタと、前記第４のトランジスタの電流路の他端に接続されたノードに一方の極が接続され、他方の極が接地され、前記第４のトランジスタがオン状態となっているときに前段からの出力信号を充電又は放電される第１の容量と、を更に備え、前記第３のトランジスタは、前記第１の容量に充電された電圧が所定レベルである場合にオン状態となってもよい。
【０００７】
シフトレジスタは、前記第２のトランジスタの他端と前記第３のトランジスタの一端とに接続されたノードに一方の極が接続され、他方の極が接地され、前記第３のトランジスタがオン状態となっているときに放電され、前記第３のトランジスタがオフ状態となっているときに前記第２のトランジスタを流れる電流により充電される第２の容量と、電流路の一端が出力端子に接続され、電流路の他端に前記第２の定電圧が供給され、前記第２の容量に充電された電圧が所定レベルである場合にオン状態となる第５のトランジスタと、電流路の一端にクロック信号が供給され、電流路の他端が出力端子に接続され、前段の出力信号に応じてオン状態となって出力端子に前記クロック信号を出力させる第６のトランジスタと、を更に備えてもよい。
【０００８】
本発明の第２の観点に係る撮像装置は、上述の特徴のうち少なくともいずれか一つを備えるシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される撮像素子と、から構成される、ことを特徴とする。
【０００９】
本発明の第３の観点に係る表示装置は、上述の特徴のうち少なくともいずれか一つを備えるシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される表示素子と、から構成される、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、安定した出力信号を供給可能なシフトレジスタを実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係るシフトレジスタを、撮像装置に適用した場合を例に、図面を参照して説明する。
【００１２】
本実施の形態に係るシフトレジスタを備える撮像装置１は、図１に示すように、光学的にセンシングすることにより画像を撮像（取得）する撮像素子２と、撮像装置１全体を制御するコントローラ３と、コントローラ３からの制御信号に従って撮像素子２を駆動するためのドレインドライバ４と、トップゲートドライバ５と、ボトムゲートドライバ６と、を備えて構成される。
【００１３】
撮像素子２は、透明基板上にマトリクス状に配置された複数のダブルゲートトランジスタ２１を備えている。図２（ａ）及び（ｂ）に示すように、各ダブルゲートトランジスタ２１は、ボトムゲート電極２１１と、ボトムゲート絶縁膜２１２と、半導体層２１３と、ブロック絶縁膜２１４ａ、２１４ｂと、不純物層２１５ａ、２１５ｂ、２１６と、ソース電極２１７ａ、２１７ｂと、ドレイン電極２１８と、トップゲート絶縁膜２１９と、トップゲート電極２２０と、保護絶縁膜２２１とが、透明基板２２２上に形成されたものである。
【００１４】
ボトムゲート電極２１１は、透明基板２２２上に形成されている。透明基板２２２は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極２１１及び透明基板２２２を被覆するようにして、ボトムゲート絶縁膜２１２がボトムゲート電極２１１及び透明基板２２２上に設けられている。ボトムゲート電極２１１に対向するようにして、半導体層２１３がボトムゲート絶縁膜２１２上に設けられている。この半導体層２１３はアモルファスシリコン等からなり、この半導体層２１３に対して可視光が入射されると、半導体層２１３には電子−正孔対が発生するようになっている。
【００１５】
半導体層２１３には、ブロック絶縁膜２１４ａ、２１４ｂが、互いに離れて並列に配設されている。不純物層２１５ａは半導体層２１３のチャネル長方向の一端部に設けられており、他端部に不純物層２１５ｂが設けられている。ブロック絶縁膜２１４ａとブロック絶縁膜２１４ｂとの間において、不純物層２１６が半導体層２１３の中央上に設けられており、この不純物層２１６は不純物層２１５ａ、２１５ｂから離れている。そして、不純物層２１５ａ、２１５ｂ、２１６及びブロック絶縁膜２１４ａ、２１４ｂによって、半導体層２１３は覆われるようになっている。平面視して、不純物層２１５ａの一部はブロック絶縁膜２１４ａ上の一部に重なっており、不純物層２１５ｂはブロック絶縁膜２１４ｂ上の一部に重なっている。また、不純物層２１５ａ，２１５ｂ，２１６は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。
【００１６】
不純物層２１５ａ上にソース電極２１７ａが設けられており、不純物層２１５ｂ上にソース電極２１７ｂが設けられており、不純物層２１６上にドレイン電極２１８が設けられている。平面視して、ソース電極２１７ａはブロック絶縁膜２１４ａ上の一部に重なっており、ソース電極２１７ｂはブロック絶縁膜２１４ｂ上の一部に重なっており、ドレイン電極２１８はブロック絶縁膜２１４ａ、２１４ｂ上の一部に重なっている。また、ソース電極２１７ａ、２１７ｂ、ドレイン電極２１８は互いに離れている。トップゲート絶縁膜２１９は、ボトムゲート絶縁膜２１２、ブロック絶縁膜２１４ａ，２１４ｂ、ソース電極２１７ａ，２１７ｂ及びドレイン電極２１８を覆うように形成されている。トップゲート絶縁膜２１９上には、半導体層２１３に対向配置されたトップゲート電極２２０が設けられている。トップゲート絶縁膜２１９及びトップゲート電極２２０上に、保護絶縁膜２２１が設けられている。
【００１７】
以上の各ダブルゲートトランジスタ２１は、次のような第１及び第２のダブルフォトセンサが透明基板２２２上に並列に配置されてなる構成となっている。即ち、第一のダブルフォトセンサは、半導体層２１３、ソース電極２１７ａ、ドレイン電極２１８、トップゲート絶縁膜２１９及びトップゲート電極２２０で構成される上部ＭＯＳトランジスタと、半導体層２１３、ソース電極２１７ａ、ドレイン電極２１８、ボトムゲート絶縁膜２１２及びボトムゲート電極２１１で構成される下部ＭＯＳトランジスタとを備えており、上部ＭＯＳトランジスタと下部ＭＯＳトランジスタは半導体層２１３を共通のチャネル領域としている。一方、第二のダブルフォトセンサは、半導体層２１３、ソース電極２１７ｂ、ドレイン電極２１８、トップゲート絶縁膜２１９及びトップゲート電極２２０で構成される上部ＭＯＳトランジスタと、半導体層２１３、ソース電極２１７ｂ、ドレイン電極２１８、ボトムゲート絶縁膜２１２、ボトムゲート電極２１１で構成される下部ＭＯＳトランジスタとを備えており、上部ＭＯＳトランジスタと下部ＭＯＳトランジスタは半導体層２１３を共通のチャネル領域としている。
【００１８】
そして、図２（ａ）に示すように、トップゲート電極２２０はトップゲートライン（以下、ＴＧＬという）に接続され、ボトムゲート電極２１１はボトムゲートライン（以下、ＢＧＬという）に接続され、ドレイン電極２１８はドレインライン（以下、ＤＬという）に接続され、ソース電極２１７ａ，２１７ｂは接地されている。
【００１９】
また、ブロック絶縁膜２１４ａ、２１４ｂ、トップゲート絶縁膜２１９及び保護絶縁膜２２１は、窒化シリコン等の透光性及び絶縁性を有するものである。また、トップゲート電極２２０及びＴＧＬは、ＩＴＯ（Indium-Tin-Oxide）等の透光性及び導電性を有するものである。一方、ソース電極２１７ａ、２１７ｂ、ドレイン電極２１８、ボトムゲート電極２１１及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択されたものであり、可視光の透過を遮断するとともに導電性を有するものである。
【００２０】
コントローラ３は、液晶表示装置１全体の動作を制御する。コントローラ３は、ドレインドライバ４、トップゲートドライバ５およびボトムゲートドライバ６と、信号またはデータを入出力可能に接続されている。
【００２１】
ドレインドライバ４は、表示装置１１の各ＤＬに接続されている。ドレインドライバ４は、表示装置１１のＤＬに接続されたコントローラ３からの制御信号ＤＤ１に従って所定時間内に全てのＤＬに定電圧（＋１０Ｖ）を印加し、電荷をプリチャージさせる。プリチャージ後、ドレインドライバ４は所定の時間内にダブルゲートトランジスタ２１の電位を検出し、データ信号ＤＡＴＡとしてコントローラ３に供給する。
【００２２】
トップゲートドライバ５は、表示装置１１の各ＴＧＬに接続されている。トップゲートドライバ５は、コントローラ３から供給される制御信号、クロック信号等に従って、適宜各ＴＧＬに＋２５Ｖ（リセット電圧）か−１５Ｖ（キャリア蓄積電圧）かを駆動信号として選択的に印加する。トップゲートドライバ５は、コントローラ３から供給された信号に従って＋２５Ｖまたは−１５Ｖの信号を各ＴＧＬに順次出力するシフトレジスタから構成される。
【００２３】
ボトムゲートドライバ６は、表示装置１１の各ＢＧＬに接続されている。ボトムゲートドライバ６は、コントローラ３から供給される制御信号、クロック信号等に従って、適宜各ＢＧＬに＋１０Ｖ（チャネル形成用電圧）か０Ｖ（チャネル非形成用電圧）かを駆動信号として選択的に印加する。ボトムゲートドライバ６は、コントローラ３から供給された信号に従って＋１０Ｖまたは０Ｖを、駆動信号として各ＢＧＬに順次出力するシフトレジスタから構成される。
【００２４】
次に、トップゲートドライバ５とボトムゲートドライバ６の構成について説明する。トップゲートドライバ５とボトムゲートドライバ６とは、図３にブロック図で示すように構成されている。すなわち、撮像素子２に配設されたダブルゲートトランジスタ２１の行数（ＴＧＬの数）をｎとすると、トップゲートドライバ５及びボトムゲートドライバ６は、ＲＳ１（１）〜ＲＳ１（ｎ）のｎ段のシフトレジスタから構成される。
【００２５】
ｋ段目のシフトレジスタＲＳ（ｋ）（ただし、ｋは１からｎの整数）は、入力端子ＩＮ、出力端子ＯＵＴ、制御信号端子＃、定電圧入力端子ＤＤ及びＳＳ、クロック信号入力端子ＣＬＫを有している。
【００２６】
定電圧入力端子ＳＳは、コントローラ３から定電圧Ｖｓｓが供給される端子である。シフトレジスタがトップゲートドライバ５である場合、定電圧Ｖｓｓの電圧レベルは−１５Ｖ、ボトムゲートドライバ６である場合、定電圧Ｖｓｓの電圧レベルは０Ｖである。
【００２７】
定電圧入力端子ＤＤは、所定の定電圧Ｖｄｄが供給される端子である。シフトレジスタがトップゲートドライバ５である場合、定電圧Ｖｄｄの電圧レベルは＋２５Ｖ、ボトムゲートドライバ６である場合、定電圧Ｖｄｄの電圧レベルは＋１０Ｖである。
【００２８】
入力端子ＩＮは、前段ＲＳ（ｋ−１）から出力された出力信号ｏｕｔ（ｋ−１）が入力される端子であり、前段ＲＳ（ｋ−１）の出力信号端子ＯＵＴに接続されている。また、１段目のＲＳ（１）の入力信号端子ＩＮは、コントローラ３からのスタート信号が入力される端子である。
シフトレジスタがトップゲートドライバ５である場合、コントローラ３から供給されるスタート信号のハイレベルは＋２５Ｖであり、ローレベルは−１５Ｖである。一方、シフトレジスタがボトムゲートドライバ６である場合、スタート信号のハイレベルは＋１０Ｖであり、ローレベルは０Ｖである。
【００２９】
クロック信号入力端子ＣＬＫは、奇数段目（ｋが奇数）のＲＳ（ｋ）でコントローラ３からクロック信号ＣＫ１、偶数段目（ｋが偶数）のＲＳ（ｋ）でコントローラ３からクロック信号ＣＫ２が供給される端子である。クロック信号ＣＫ１、ＣＫ２は、後述するように、それぞれシフトレジスタの出力信号をシフトしていくタイムスロットのうち所定時間、タイムスロット毎に交互にハイレベルとなる。
なお、シフトレジスタがトップゲートドライバ５である場合、クロック信号のハイレベルは＋２５Ｖであり、ローレベルは−１５Ｖである。一方、シフトレジスタがボトムゲートドライバ６である場合、クロック信号のハイレベルは＋１０Ｖであり、ローレベルは０Ｖである。
【００３０】
制御信号端子♯は、奇数段目（ｋが奇数）のＲＳ（ｋ）でコントローラ３から制御信号♯１、偶数段目（ｋが偶数）のＲＳ（ｋ）でコントローラ３から制御信号♯２（偶数番目の場合）が供給される端子である。
【００３１】
出力信号端子ＯＵＴは、それぞれ表示装置１１の各ＴＧＬ（トップゲートドライバ５の場合）又は各ＢＧＬ（ボトムゲートドライバの場合）に接続され、出力信号ｏｕｔ（ｋ）がそれぞれのラインから出力される端子である。
【００３２】
シフトレジスタの各段は、図４に示すように、基本構成として６つのＴＦＴを備えている。各段のＴＦＴ１１０のゲート電極は制御信号端子＃に、ドレイン電極は入力信号端子ＩＮに、ソース電極はＴＦＴ１１５およびＴＦＴ１１３のゲート電極に、それぞれ接続されている。また、ＴＦＴ１１５のドレイン電極はＴＦＴ１１２のソース電極に、ソース電極は定電圧入力端子ＳＳに接続されている。ＴＦＴ１１３のドレイン電極はクロック信号入力端子ＣＬＫに、ソース電極はＴＦＴ１１４のドレイン電極と出力信号端子ＯＵＴに接続されている。
【００３３】
ＴＦＴ１１０のソース電極とＴＦＴ１１５、ＴＦＴ１１３のゲート電極との間の配線及びこれと関係するＴＦＴ１１０、ＴＦＴ１１５、ＴＦＴ１１３の寄生容量によって、容量Ａが形成される。また、ＴＦＴ１１５のドレイン電極が接続されているノードには、当該ノードと接地電位との間にＴＦＴ１１５のＯＮ／ＯＦＦによって、電荷を放出／蓄積する容量Ｂが形成される。
【００３４】
各段のＴＦＴ１１０のゲート電極には、コントローラ３からの制御信号＃１または＃２が供給される。ＴＦＴ１１０のドレイン電極には、前段ＲＳ（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ１１０はハイレベルの信号＃１または＃２が供給されたときＯＮし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。この電流が、ＴＦＴ１１０を介して容量Ａを充電（チャージ）する。
【００３５】
各段のＴＦＴ１１５は、容量Ａが充電されていないときＯＦＦ状態となり、ＴＦＴ１１２とＴＦＴ１１１とからなる負荷を介して供給された基準電圧ＶｄｄをＴＦＴ１１４のゲート電極に供給する。また、ＴＦＴ１１５は、容量Ａが充電されているときにＯＮ状態になり、ドレイン電極とソース電極間に電流を流す。
【００３６】
各段のＴＦＴ１１３は、容量Ａが充電されているときにＯＮ状態になる。このとき、クロック信号入力端子ＣＬＫに入力されたクロック信号（ＣＫ１又はＣＫ２）によりＴＦＴ１１３のゲート電極とソース電極と寄生容量がチャージされる。ゲート飽和電圧まで達するとＴＦＴ１１３のソース−ドレイン電流が飽和し、出力信号ｏｕｔ（ｋ）はクロック信号とほぼ同電位になる。また、ＴＦＴ１１３は、容量Ａが充電されていないときＯＦＦ状態になり、ドレイン電極に供給されたクロック信号を遮断してソース電極側に伝えなくする。
【００３７】
各段ＴＦＴ１１４のソース電極には、定電圧Ｖｓｓが供給される。ＴＦＴ１１４は、容量Ａが充電されていないときＯＦＦ状態になり、ドレイン電極側（すなわち、ＴＦＴ１１３のソース電極）から出力された信号レベルを出力信号ｏｕｔ（ｋ）として出力させる。一方、ＴＦＴ１１４は、容量Ａが充電されているときＯＮ状態になり、ソース電極に供給された定電圧Ｖｓｓのレベルをドレイン電極から出力信号ｏｕｔ（ｋ）として出力させる。
【００３８】
また、ＴＦＴ１１１のゲート電極とドレイン電極とは、基準電圧入力端子ＤＤに接続されている。ＴＦＴ１１２のドレイン電極は基準電圧入力端子ＤＤに接続され、ゲート電極はＴＦＴ１１１のソース電極に接続されている。このような接続関係を有するＴＦＴ１１２とＴＦＴ１１１とで、ＴＦＴ１１５のドレイン電極に電圧信号を供給する際の負荷を形成している。
【００３９】
通常の場合、負荷として、ゲート電極とドレイン電極に同一の電圧信号が供給された、１つのＴＦＴ１１２が用いられる。しかしこのように１つのＴＦＴで構成した負荷では、ＴＦＴの有する寄生容量や閾値電圧等に起因して、ソース電極から出力される電圧レベルが充分上がらないという問題が生じる。しかし、本実施の形態のシフトレジスタでは２つのＴＦＴ１１２、ＴＦＴ１１１を用いたことにより、ブートストラップ効果のため、ＴＦＴ１１２のソース電極から出力される電圧のレベルを基準電圧入力端子ＤＤから供給された基準電圧Ｖｄｄと同じレベルに上昇させることが可能である。
【００４０】
ＴＦＴ１１１とＴＦＴ１１２とから構成される負荷の作用について、より詳細に説明する。
この説明における初期状態として、ＴＦＴ１１５がＯＮ状態であったときに容量Ｂは放電され、ＴＦＴ１１５のドレイン電極が接続されたノード（以下ノードＸと呼ぶ）の電位Ｖｘは、ほぼＶｓｓとなっている。
このとき、負荷を構成するＴＦＴ１１１とＴＦＴ１１２は、ともにＯＮ状態となっている。すなわち、ＴＦＴ１１１は基準電圧Ｖｄｄをゲート電極に印加されてＯＮ状態となり、ソース電極の電位は基準電圧Ｖｄｄよりも閾値電圧Ｖｔｈだけ低い電位となる。また、ＴＦＴ１１２のゲート電極は、基準電圧Ｖｄｄよりも閾値電圧Ｖｔｈだけ低い電位Ｖｄｄ−Ｖｔｈとなり、ＴＦＴ１１２はＯＮ状態となる。
【００４１】
ここで、容量Ａに充電されていた電荷が放電されると、ＴＦＴ１１５はＯＮ状態からＯＦＦ状態へと変化する。ＴＦＴ１１５がＯＦＦ状態となっても、負荷を構成するＴＦＴ１１１とＴＦＴ１１２は、ともにＯＮ状態を保ち、ＴＦＴ１１２のドレイン−ソース間電流によって、容量Ｂが充電される。これにより、ＴＦＴ１１５のドレイン電極が接続されたノードの電位が徐々に高くなる。
その後、ノードＸの電位Ｖｘが上昇を続け、ＴＦＴ１１２のゲート電圧は、やがてＶｄｄ−Ｖｔｈを超える。これに伴いＴＦＴ１１１はＯＦＦ状態に変化する。すなわち、ＴＦＴ１１２のゲート端子はフローティング状態となる。ゲート端子がフローティング状態となったＴＦＴ１１２のゲート電圧は、ＴＦＴ１１２のゲート−ソース間容量に蓄積された電荷により、ＴＦＴ１１２がＯＮ状態を保つ電位となるように、Ｖｘとともに上昇する。やがて、ＶｘがほぼＶｄｄに達すると、Ｖｘの上昇が止まる。
【００４２】
以上説明したような動作により、Ｖｘが、ほぼ基準電圧Ｖｄｄまで上昇するため、ＴＦＴ１１４は、確実にＯＮ状態となり、このときＯＵＴ端子から出力される電圧は、ほぼＶｓｓとなる。従って、各段ＲＳ（ｋ）が上記の回路により構成されるシフトレジスタは、出力信号の減衰を抑制することができる。
【００４３】
以下では、このようにして構成される撮像装置１の動作について、図面を参照して説明する。はじめに、トップゲートドライバ５及びボトムゲートドライバ６を構成するシフトレジスタの動作について、図５に示すタイムチャートを参照して説明する。なお、以下の説明は、シフトレジスタがトップゲートドライバ５に適用される場合の動作についてのものであるが、ボトムゲートドライバ６に適用される場合も同様の動作をする。
【００４４】
図５（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれコントローラ３がトップゲートドライバ５に供給する制御信号とクロック信号の時間変化を示している。より具体的には、図５（ａ）は、シフトレジスタの奇数段目に供給される制御信号＃１の時間変化を示している。また、図５（ｂ）は、シフトレジスタの奇数段目に供給されるクロック信号ＣＫ１の時間変化を示している。また、図５（ｃ）は、シフトレジスタの偶数段目に供給される制御信号＃２の時間変化を示している。また、図５（ｄ）は、シフトレジスタの偶数段目に供給されるクロック信号ＣＫ２の時間変化を示している。
【００４５】
図５（ｅ）は、シフトレジスタのｋ−１段目ＲＳ（ｋ−１）の出力信号の時間変化を示している。この信号は、撮像素子２のｋ−１行目のダブルゲートトランジスタ２１を駆動するとともに、シフトレジスタのｋ段目ＲＳ（ｋ）への入力信号となる。
【００４６】
シフトレジスタのｋ段目ＲＳ（ｋ）及びｋ＋１段目ＲＳ（ｋ＋１）は、上記の図５（ａ）乃至（ｅ）の各信号に基づき、以下のように動作する。
【００４７】
時刻ｔ１において、制御信号＃１がハイレベルになると、ｋ段目ＲＳ（ｋ）のＴＦＴ１１０はＯＮ状態となる。これにより、ｋ段目の容量Ａが形成されたノード（以下ノードＡ（ｋ）と呼ぶ）は入力端子ＩＮと導通状態となり、図５（ｆ）に示すように、入力信号ｉｎ（ｋ）＝ｏｕｔ（ｋ−１）に応答してハイレベルとなる。
【００４８】
その後、時刻ｔ２において、制御信号＃１がローレベルになりＴＦＴ１１０はＯＦＦ状態となるが、容量Ａにハイレベルの電圧が充電されているため、ノードＡ（ｋ）はハイレベルを保つ。ノードＡ（ｋ）がハイレベルとなっているため、ＴＦＴ１１３とＴＦＴ１１５がＯＮ状態、ＴＦＴ１１４はＯＦＦ状態となる。
【００４９】
次に、時刻ｔ３において、クロック信号ＣＫ１がハイレベルになると、ｋ段目ＲＳ（ｋ）において、図５（ｇ）に示すように、ＯＮ状態となっているＴＦＴ１１３を介して、クロック信号ＣＫ１のハイレベルが出力信号ｏｕｔ（ｋ）として出力される。
【００５０】
次に、時刻ｔ４において、制御信号＃２がハイレベルになると、ｋ＋１段目ＲＳ（ｋ＋１）のＴＦＴ１１０はＯＮ状態となる。これにより、ｋ＋１段目ＲＳ（ｋ＋１）の容量Ａが形成されたノード（以下ノードＡ（ｋ＋１）と呼ぶ）は入力端子ＩＮと導通状態となり、図５（ｈ）に示すように、入力信号ｏｕｔ（ｋ）に応答してハイレベルとなる。
【００５１】
その後、時刻ｔ５において、制御信号＃２がローレベルになりＴＦＴ１１０はＯＦＦ状態となるが、容量Ａにハイレベルの電圧が充電されているため、ノードＡ（ｋ＋１）はハイレベルを保つ。ノードＡ（ｋ＋１）がハイレベルとなっているため、ＴＦＴ１１３とＴＦＴ１１５がＯＮ状態、ＴＦＴ１１４はＯＦＦ状態となる。
【００５２】
次に、時刻ｔ６において、クロック信号ＣＫ２がハイレベルになると、ｋ＋１段目ＲＳ（ｋ＋１）において、図５（ｉ）に示すように、ＯＮ状態となっているＴＦＴ１１３を介して、クロック信号ＣＫ１のハイレベルが出力信号ｏｕｔ（ｋ＋１）として出力される。
また、同じタイミングで、クロック信号ＣＫ１がローレベルとなり、図５（ｇ）に示すように、ｋ段目ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）がローレベルに遷移する。
すなわち、時刻ｔ６において、ハイレベルを出力する段がｋ段目ＲＳ（ｋ）からｋ＋１段目ＲＳ（ｋ＋１）にシフトする。そして、時刻ｔ３からｔ６の期間が、撮像素子２におけるｋ行目のダブルゲートトランジスタ２１を駆動する水平周期となる。
【００５３】
次に、時刻ｔ７において、制御信号＃１がハイレベルになると、ｋ段目ＲＳ（ｋ）のＴＦＴ１１０はＯＮ状態となる。これにより、ノードＡ（ｋ）は入力端子ＩＮと導通状態となり、図５（ｆ）に示すように、入力信号ｉｎ（ｋ）＝ｏｕｔ（ｋ−１）に応答してローレベルを保つ。
【００５４】
その後、時刻ｔ８において、制御信号＃１がローレベルになり、ｋ段目ＲＳ（ｋ）のＴＦＴ１１０はＯＦＦ状態となるが、容量Ａにローレベルの電圧が充電されているため、ノードＡ（ｋ）はローレベルを保つ。ノードＡ（ｋ）がローレベルとなっているため、ＴＦＴ１１３とＴＦＴ１１５がＯＦＦ状態、ＴＦＴ１１４はＯＮ状態となる。
なお、このとき、上述のＴＦＴ１１１及びＴＦＴ１１２による負荷の作用により、ＴＦＴ１１４のゲート電極にはＶｄｄが供給され、ＴＦＴ１１４は確実にＯＮ状態となる。
【００５５】
次に、時刻ｔ９において、クロック信号ＣＫ１がハイレベルになるが、ｋ段目ＲＳ（ｋ）において、ＴＦＴ１１３はＯＦＦ状態となっているためクロック信号ＣＫ１を出力端子ＯＵＴに伝えず、図５（ｇ）に示すように、ＴＦＴ１１４を介して供給されるローレベル（Ｖｓｓ）が出力信号ｏｕｔ（ｋ）として出力される。
また、同じタイミングで、クロック信号ＣＫ２がローレベルとなり、図５（ｉ）に示すように、ｋ段目ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）がローレベルに遷移する。
【００５６】
このような動作を繰り返して、トップゲートドライバ５を構成するシフトレジスタは、撮像素子２に配置されたダブルゲートトランジスタ２１のトップゲートライン（ＴＧＬ）に順次ハイレベルを供給する。
【００５７】
次に、撮像素子２を駆動して画像を撮影するための、撮像装置１の全体の動作について、図６を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平周期と同じ長さである。また、理解を容易にするために、撮像素子２に配置されているダブルゲートトランジスタ２１のうち、上から３行（３水平ライン）分の動作についてのみ考えるものとする。
【００５８】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図６（ａ）に示すように、トップゲートドライバ５は、一行目のＴＧＬに＋２５Ｖを印加し、二、三行目（他の全行）のＴＧＬに−１５Ｖを印加する。即ち、トップゲートドライバ５の段ＲＳ（１）の出力信号端子ＯＵＴからハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。即ち、ボトムゲートドライバ６のＲＳ（１）〜ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ２１がリセット状態となり、二、三行目のダブルゲートトランジスタ２１が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００５９】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図６（ｂ）に示すように、ハイレベルの出力信号がトップゲートドライバ５の段ＲＳ（２）にシフトして、トップゲートドライバ５は、二行目のＴＧＬに＋２５Ｖを印加し、他のＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。この期間において、一行目のダブルゲートトランジスタ２１がフォトセンス状態となり、二行目のダブルゲートトランジスタ２１がリセット状態となり、三行目のダブルゲートトランジスタ２１が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００６０】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図６（ｃ）に示すように、ハイレベルの出力信号がトップゲートドライバ５の段ＲＳ（３）にシフトして、トップゲートドライバ５は、三行目のＴＧＬに＋２５Ｖを印加し、他のＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。この期間において、一、二行目のダブルゲートトランジスタがフォトセンス状態となり、三行目のダブルゲートトランジスタ２１がリセット状態となる。
【００６１】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図６（ｄ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。また、ドレインドライバ４は、すべてのＤＬに＋１０Ｖを印加する。この期間において、すべての行のダブルゲートトランジスタ２１がフォトセンス状態となる。
【００６２】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図６（ｅ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、一行目のＢＧＬに＋１０Ｖを印加し、他のＢＧＬに０Ｖを印加する。即ち、ボトムゲートドライバ６の段ＲＳ（１）の出力信号端子ＯＵＴからハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ２１が読み出し状態となり、二、三行目のダブルゲートトランジスタ２１がフォトセンス状態のままとなる。
【００６３】
ここで、一行目のダブルゲートトランジスタ２１では、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層２１３に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層２１３に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ＤＬ上の電位を読み出し、一行目のダブルゲートトランジスタ２１が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００６４】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図６（ｆ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。また、ドレインドライバ４は、すべてのＤＬに＋１０Ｖを印加する。この期間において、一行目のダブルゲートトランジスタ２１が読み出しを終了した状態となり、二、三行目のダブルゲートトランジスタ２１がフォトセンス状態となる。なお、タイミングＴ５からＴ５．５の間では、ボトムゲートドライバ６の段ＲＳ（１）のハイレベルの出力信号が段ＲＳ（２）に入力されるが、段ＲＳ（２）に入力されるクロック信号がハイレベルになっていないため、段ＲＳ（２）から出力信号が出力されていないから、二行目のＢＧＬに０Ｖが印加されている。
【００６５】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図６（ｇ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ハイレベルの出力信号がボトムゲートドライバ６の段ＲＳ（２）にシフトして、ボトムゲートドライバ６は、二行目のＢＧＬに＋１０Ｖを印加し、他のＢＧＬに０Ｖを印加する。この期間において、一行目のダブルゲートトランジスタ２１が読み出しを終了した状態となり、二行目のダブルゲートトランジスタ２１が読み出し状態となり、三行目のダブルゲートトランジスタ２１がフォトセンス状態となる。
【００６６】
ここで、二行目のダブルゲートトランジスタ２１では、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層２１３に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層２１３に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ＤＬ上の電位を読み出し、二行目のダブルゲートトランジスタ２１が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００６７】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図６（ｈ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ボトムゲートドライバ６は、すべてのＢＧＬに０Ｖを印加する。また、ドレインドライバ４は、すべてのＤＬに＋１０Ｖを印加する。この期間において、一、二行目のダブルゲートトランジスタ２１が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ２１がフォトセンス状態となる。
【００６８】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図６（ｉ）に示すように、トップゲートドライバ５は、すべてのＴＧＬに−１５Ｖを印加する。一方、ハイレベルの出力信号がボトムゲートドライバ６の段ＲＳ（３）にシフトして、ボトムゲートドライバ６は、三行目のＢＧＬに＋１０Ｖを印加し、他のＢＧＬに０Ｖを印加する。この期間において、一、二行目のダブルゲートトランジスタ２１が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ２１が読み出し状態となる。
【００６９】
ここで、三行目のダブルゲートトランジスタ２１では、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層２１３に照射されていると、ソース−ドレイン間にチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層２１３に照射されていないと、ソース−ドレイン間のチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ＤＬ上の電位を読み出し、三行目のダブルゲートトランジスタ２１が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００７０】
こうしてドレインドライバ４から行毎に供給される画像データＤＡＴＡに対して、コントローラ３が所定の処理を行うことで、撮像対象物の画像データが生成される。
【００７１】
以上、説明したような構成により、本発明のシフトレジスタが実現される。この構成によれば、負荷から出力し、ＴＦＴ１１５の電流路の一端に供給される信号レベルを、負荷に供給された基準電圧Ｖｄｄまで十分に上昇させることが可能となる。このため、ＴＦＴ１１４を確実にＯＮさせることができ、シフトレジスタの出力信号の減衰を抑制することができる。
【００７２】
尚、本発明は上記実施の形態で示した例に限定されるものではなく、様々な変形および応用が可能である。
【００７３】
例えば、シフトレジスタは、液晶表示装置等の表示素子を駆動するためのドライバに適用されてもよい。より具体的には、このような液晶表示装置５１は、図７に示すような、液晶表示素子５２と、液晶表示素子５２を駆動するためのゲートドライバ５３及びドレインドライバ５４と、液晶表示装置５１の全体を制御するコントローラ５５と、から構成される。
【００７４】
液晶表示素子５２は、アレイ基板と、アレイ基板上にマトリックス状に配置された画素電極と、各画素電極に対応してガラス基板状にマトリックス状に配置されたＴＦＴ６１と、アレイ基板と対向して配置される対向基板と、アレイ基板と対向基板との間に封入された液晶層と、対向基板のアレイ基板に対向する面に設けられた共通電極等とを備える。各ＴＦＴのゲート電極は、ゲートライン（以下、ＧＬと呼ぶ）に接続されており、ドレイン電極はドレインライン（以下ＤＬと呼ぶ）に接続されており、ソース電極は画素電極に接続されている。対向基板に設けられた共通電極には基準電圧Ｖｃｏｍが印加される。そして、各画素電極と共通電極との間に、画素容量Ｃが形成される。各画素容量Ｃに充電された電荷により生じる電界に応じて、各画素における液晶分子の配向が変化し、液晶の透過率が変化する。これによって、液晶表示素子５２は、液晶層を透過する光の量を変化させて画像を表示する。
【００７５】
ゲートドライバ５３は、上述の撮像装置１においてトップゲートドライバ５及びボトムゲートドライバ６として用いられたものと同一のシフトレジスタが適用される。ゲートドライバ５３は、コントローラ５５による制御に従い、ＧＬに所定の電圧を順次印加する。
ドレインドライバ５４は、コントローラ５５による制御に従い、画素の階調を定義する階調信号を順次ＤＬに供給する。
【００７６】
このように構成される液晶表示装置５１において、液晶表示素子５２に画像を表示する場合、ゲートドライバ５３は、画像データを各込むべき行のＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ６１をオン状態とする。当該行のＴＦＴ６１がオン状態となっているタイミングにおいて、ドレインドライバ５４は、画像データに応じた階調信号をＤＬに出力し、オン状態のＴＦＴ６１を介して画素容量Ｃを充電する。以上で説明した動作を、画面を構成する全ての行について繰り返すことにより、各画素の透過率が変化して、液晶表示素子５２上に所望の画像が表示される。
【００７７】
また、上記実施の形態ではトランジスタとして電界効果トランジスタ（ＴＦＴ）を用いたが、本発明は他のトランジスタを用いて実現されるものであってもよい。
【図面の簡単な説明】
【００７８】
【図１】本実施形態に係る撮像装置の構成を示すブロック図である。
【図２】（ａ）は、ダブルゲートトランジスタの構造を説明するための平面図である。（ｂ）は、ダブルゲートトランジスタの構造を説明するための断面図である。
【図３】シフトレジスタの構成を示すブロック図である。
【図４】シフトレジスタのうちの１段の回路図である。
【図５】シフトレジスタの動作を説明するためのタイムチャートである。
【図６】撮像装置の動作を説明するための図である。
【図７】本発明に係るシフトレジスタを適用した表示装置の構成を示すブロック図である。
【符号の説明】
【００７９】
１・・・撮像装置、２・・・撮像素子、３・・・コントローラ、４・・・ドレインドライバ、５・・・トップゲートドライバ、６・・・ボトムゲートドライバ、２１・・・ダブルゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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