(57)【要約】【課題】トランジスタサイズの制限を必要とせずに、スイッチング速度を高速化する。【解決手段】ＮＭＯＳトランジスタ５のドレイン端子は、抵抗３を介して電源端子１と、ＰＭＯＳトランジスタ７のドレイン端子と、インバータ回路となるＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０のゲート端子と接続される。遅延回路としてＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０のドレイン端子には伝達遅延時間を有する論理バッファ回路１１，１２を接続し、その出力はインバータ８を介してＰＭＯＳトランジスタ７のゲート端子に接続される。ＮＭＯＳトランジスタ５のゲート端子への入力に応じて遅延回路で遅延し、ＰＭＯＳトランジスタ７をオン／オフすることでＮＭＯＳトランジスタ５の負荷抵抗の抵抗３と抵抗６の並列接続を切り替え、電圧Ｖｄの電位変化を制御する。この遅延回路の伝達遅延時間を適切に設定することで高速スイッチング回路を実現する。【選択図】図１
2007228228.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を制御端子に印加する第１のトランジスタと、前記第１のトランジスタの出力端子と電源端子との間に接続した第１の負荷回路と、前記第１のトランジスタの出力端子と前記電源端子との間で直列接続した第２の負荷回路および第２のトランジスタと、前記第１のトランジスタの出力端子と前記第２のトランジスタの制御端子との間に接続した遅延回路とを備えたことを特徴とする高速スイッチング回路。
【請求項２】
前記遅延回路は少なくとも１つ以上の論理バッファ回路により構成したことを特徴とする請求項１記載の高速スイッチング回路。
【請求項３】
前記第１の負荷回路および／または前記第２の負荷回路は定電流源により構成したことを特徴とする請求項１記載の高速スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された論理信号を伝達するとともにそのハイ，ロウレベルの変化速度を高速化した高速スイッチング回路に関するものである。
【背景技術】
【０００２】
従来の高速スイッチング回路には、例えば特許文献１に記載のようなものがあり、その特許文献１の第１図に開示されたＤＣＦＬ（Ｄirect Ｃoupled ＦＥＴ Ｌogic）と呼ばれるスイッチング回路の回路構成図を図３に示す。
【０００３】
図３において、ＮＭＯＳトランジスタ５のドレイン端子は抵抗３を介して電源端子１に接続されるとともに、ＮＭＯＳトランジスタ１５のソース端子およびＮＭＯＳトランジスタ１０のゲート端子に接続されている。さらに、ＮＭＯＳトランジスタ１０のドレイン端子（出力端子１４）は抵抗１６を介して電源端子１と接続されており、ＮＭＯＳトランジスタ１０のドレイン端子はＮＭＯＳトランジスタ１５のゲート端子と接続されている。また、ＮＭＯＳトランジスタ１５のドレイン端子は抵抗６を介して電源端子１に接続されている。ここでＮＭＯＳトランジスタ５のゲート端子が入力端子４となっている。
【０００４】
以上のように構成された従来例において、ＮＭＯＳトランジスタ５のゲート端子がロウレベルからハイレベルに上昇した場合は、ＮＭＯＳトランジスタ５がオン状態になることによりＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄが低下する。それに伴いＮＭＯＳトランジスタ１０がオフ状態になるためＮＭＯＳトランジスタ１０のドレイン端子はロウレベルからハイレベルに上昇する。するとＮＭＯＳトランジスタ１５はオン状態になり抵抗６を介してドレイン電流が増加し、等価的にＮＭＯＳトランジスタ５の負荷が小さくなるため、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄのロウレベルが高めの電圧になる。
【０００５】
また、ＮＭＯＳトランジスタ５のゲート端子がハイレベルからロウレベルに変化した場合は、ＮＭＯＳトランジスタ５がオンからオフ状態になり、ＮＭＯＳトランジスタのドレイン端子の電圧Ｖｄが上昇する。するとＮＭＯＳトランジスタ１０がオンするとともに、ＮＭＳＯトランジスタ１０のドレイン端子（出力端子１４）がロウレベルに変化するため、ＮＭＯＳトランジスタ１５がオフになり抵抗６はＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄと無関係になる。したがって、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄが上昇するときには、その上昇過程において抵抗６が切り離されるが抵抗３からの電流供給が存在するためある程度の電圧利得は確保される。
【０００６】
以上のようにＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄの電位はロウレベル側で高めになること、およびある程度の電圧利得が確保できるため、結果として論理振幅が小さくなり高速なスイッチング動作が可能となる。
【特許文献１】特許第２５４５８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来のスイッチング回路の構成では、スイッチング速度の高速化のためには、トランジスタサイズの制限が要求される。例えば、ＮＭＯＳトランジスタ１５のゲート幅Ｗｇ２は、ＮＭＯＳトランジスタ５のゲート幅Ｗｇ１のおよそ１／２〜１／３倍程度に設定する必要があり、ゲート幅以外については、略同じ構成が必要なこと、また図３に示す抵抗６の値は、例えば抵抗３の１倍から３倍の値に設定される必要があり、ＮＭＯＳトランジスタ１５の閾値電圧にもある程度の制限が課せられる等の制約が多い。
【０００８】
さらに、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄの論理振幅を小さくするために、ＮＭＯＳトランジスタ１５により抵抗６の接続／非接続を切り換えて、ＮＭＯＳトランジスタ５の負荷抵抗が抵抗３のみ、あるいは抵抗３と抵抗６の並列接続となるように設定されている。しかし、ＮＭＯＳトランジスタ５の電流能力を増加させない場合には、ＮＭＯＳトランジスタ５がオン時に抵抗３と抵抗６が並列接続されるため、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄがハイレベルからロウレベルに低下する時間が増加する場合がある。したがって、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄのロウレベルを多少高くし論理振幅を小さくした場合でも、トランジスタを最適化しない時にはその効果を打ち消すような場合が存在し、逆にスイッチング速度は速くならないという問題が発生する。
【０００９】
本発明は、前記背景技術の問題を解決することに指向するものであり、トランジスタサイズの制限を特に必要とせずに、スイッチング速度を高速化することが可能な高速スイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明に係る高速スイッチング回路は、入力信号を制御端子に印加する第１のトランジスタと、第１のトランジスタの出力端子と電源端子との間に接続した第１の負荷回路と、第１のトランジスタの出力端子と電源端子との間で直列接続した第２の負荷回路および第２のトランジスタと、第１のトランジスタの出力端子と第２のトランジスタの制御端子との間に接続した遅延回路とを備えたことを特徴とする。
【００１１】
また、高速スイッチング回路における遅延回路は少なくとも１つ以上の論理バッファ回路により構成したこと、第１の負荷回路および／または第２の負荷回路は定電流源により構成したことを特徴とする。
【００１２】
前記構成によれば、遅延回路の伝達遅延時間を適切に設定することにより、高速なスイッチング動作ができる。
【発明の効果】
【００１３】
本発明によれば、回路を構成するトランジスタサイズの制限を特に必要とせず、遅延回路の伝達遅延時間により、出力レベルに応じたインピーダンス変換手段を適切な時間で動作させることができるため、高速なスイッチング動作が可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１５】
図１は本発明の実施の形態における高速スイッチング回路を示す回路図である。ここで、前記従来例を示す図３において説明した構成部材に対応し同等の機能を有するものには同一の符号を付して示す。
【００１６】
図１に示すように、ＮＭＯＳトランジスタ５のドレイン端子は抵抗３を介して電源端子１に接続されるとともに、ＰＭＯＳトランジスタ７のドレイン端子およびインバータ回路を構成するＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０のゲート端子に接続されている。さらに、遅延回路としてＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０のドレイン端子にはそれぞれの伝達遅延時間がΔｔｄである論理バッファ回路１１および論理バッファ回路１２が２×Δｔｄの伝達遅延時間になるように構成し接続されている。
【００１７】
図１において、論理バッファ回路１１の出力と論理バッファ回路１２の入力に示されている破線、および論理バッファ回路１３の出力に示されている破線は、伝達遅延時間がΔｔｄあるいは３×Δｔｄになるように構成する場合の接続法を示している。すなわち、伝達遅延時間をΔｔｄにする場合は、論理バッファ回路１１の出力をインバータ８の入力に接続して論理バッファ回路１２および論理バッファ回路１３は接続しない。また、伝達遅延時間を３×Δｔｄにする場合には、論理バッファ回路１１，論理バッファ回路１２，論理バッファ回路１３を接続して論理バッファ回路１３の出力をインバータ８の入力に接続する。
【００１８】
また、インバータ８の出力はＰＭＯＳトランジスタ７のゲート端子に接続され、ＰＭＯＳトランジスタ７のソース端子は抵抗６を介して電源端子１に接続されている。ここで、ＮＭＯＳトランジスタ５のゲート端子が入力端子４となっている。
【００１９】
以上のように構成された本実施の形態において、図２を用いてその動作について説明する。図２は図１に示されているＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄとドレイン端子に接続される抵抗（抵抗３，６）の時間変化を示したものである。
【００２０】
図２に示すように、時刻ｔ０以前はＮＭＯＳトランジスタ５のゲート端子がロウレベルであるため、ＮＭＯＳトランジスタ５はオフ状態となり、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄはハイレベルとなっている。また、ＮＭＯＳトランジスタ１０はオン状態、ＰＭＯＳトランジスタ９はオフ状態のため論理バッファ回路１１の入力および論理バッファ回路１２の出力はハイレベルになることからインバータ８の出力はロウレベルとなり、ＰＭＯＳトランジスタ７はオフ状態となっている。
【００２１】
次に、時刻ｔ０において、ＮＭＯＳトランジスタ５のゲート端子がロウレベルからハイレベルに変化すると、ＮＭＯＳトランジスタ５はオフ状態からオン状態に変化し、抵抗３を通してＮＭＯＳトランジスタ５のドレイン端子に電流が流れ始める。この場合ＰＭＯＳトランジスタ７はまだオフ状態のため、ＮＭＯＳトランジスタ５のドレイン端子は抵抗３から電流を流せばよく、抵抗６からは電流は流れない。したがって、ＮＭＯＳトランジスタ５は比較的大きな抵抗（抵抗３）をハイレベルからロウレベルに駆動するため、電圧Ｖｄは図２の傾きＡに示すように急峻となり電位が急速に低下していく。
【００２２】
ここで、時刻ｔ０からのＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄの電位が低下しＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０で構成されるインバータ回路の出力がロウレベルからハイレベルに変化する時間を無視すると、論理バッファ回路１１および論理バッファ回路１２で生じる伝達遅延時間２×Δｔｄ後にインバータ８の出力がハイレベルからロウレベルに変化する。するとＰＭＯＳトランジスタ７は時刻ｔ１以後オン状態になるため、ＮＭＯＳトランジスタ５の負荷抵抗は抵抗３と抵抗６の並列接続になり、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄの電位低下は緩やかになる。
【００２３】
また、伝達遅延時間２×Δｔｄを例えば３×Δｔｄにすれば図２における時刻ｔ１がさらに右方向に移動し、急峻な傾きＡの状態を保持したままロウレベルまで変化させることが可能になるため、電圧Ｖｄの立下り時間はより早くなる。
【００２４】
次に、時刻ｔ１からｔ２の間では、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ７はオン状態になっており、ＮＭＯＳトランジスタ５の負荷抵抗は抵抗３と抵抗６の並列接続で推移している。そして、時刻ｔ２においてＮＭＯＳトランジスタ５のゲート端子がハイレベルからロウレベルに変化すると、ＮＭＯＳトランジスタ５がオンからオフ状態に変化する。この場合ＮＭＯＳトランジスタ５の負荷抵抗は抵抗３と抵抗６が並列接続された低インピーダンス状態が保持されているので、ＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄは低インピーダンスの抵抗を通して充電されているため、図２の傾きＢで示されているようにロウレベルからハイレベルに急峻な傾きで変化する。
【００２５】
時刻ｔ２からのＮＭＯＳトランジスタ５のドレイン端子の電圧Ｖｄの電位が上昇しＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０で構成されるインバータ回路の出力がハイレベルからロウレベルに変化する時間を無視すると、論理バッファ回路１１および論理バッファ回路１２で生じる伝達遅延時間２×Δｔｄ後にインバータ８の出力がロウレベルからハイレベルに変化する。ここで、伝達遅延時間２×Δｔｄを例えば３×Δｔｄにすれば、図２における時刻ｔ３がさらに右方向に移動し、急峻な傾きＢの状態を保持したままハイレベルまで変化させることが可能になり電圧Ｖｄの立上り時間はより早くなる。
【００２６】
また、前述の実施の形態においては、抵抗３および抵抗６を使用したが、抵抗体の代わりとして、定電流源を使用しても同様な効果が得られる。
【産業上の利用可能性】
【００２７】
本発明に係る高速スイッチング回路は、回路を構成するトランジスタサイズの制限を特に必要とせず、遅延回路の伝達遅延時間により、出力レベルに応じたインピーダンス変換手段を適切な時間で動作させ、高速なスイッチング速度が得られ、入力された論理信号を伝達とともにハイ，ロウレベルの変化速度の高速化に有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態における高速スイッチング回路を示す回路図
【図２】本実施の形態における高速スイッチング回路の動作波形を示す図
【図３】従来の高速スイッチング回路を示す回路図
【符号の説明】
【００２９】
１  電源端子
２  接地端子
３，６，１６  抵抗
４  入力端子
５，１０，１５  ＮＭＯＳトランジスタ
７，９  ＰＭＯＳトランジスタ
８  インバータ
１１，１２，１３  論理バッファ回路
１４  出力端子
【図１】
2007228228.tif 000003
【図２】
2007228228.tif 000004
【図３】
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