(57)【要約】【課題】所望する性能を有する付加される電圧が互いに異なる３種類またはそれ以上のＭＩＳＦＥＴを内蔵する半導体装置を製造コストの増加を抑えて形成することのできる技術を提供する。【解決手段】例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳの３種類のｎＭＩＳを同一の半導体基板１に形成する場合、基準となる１．２Ｖ系ｎＭＩＳでは最適性能が得られるように、ゲート絶縁膜の厚さ、ゲート電極７のゲート長およびｎ型拡張領域１１の深さ等の構成部分の構成条件を最適化する。１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳではゲート絶縁膜の製造工程を同じとし、さらにｎ型拡張領域９の製造工程を同じとすることによって製造工程を減らし、他方でゲート電極７のゲート長を調整することにより、これらｎＭＩＳにおいて所望する性能を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１導電型の第１電界効果トランジスタと、
前記第１電圧よりも高い第２電圧で駆動し、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える第１導電型の第２電界効果トランジスタと、
前記第２電圧よりも高い第３電圧で駆動し、前記第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える第１導電型の第３電界効果トランジスタとを半導体基板の主面に有する半導体装置であって、
前記第２電界効果トランジスタのゲート絶縁膜の厚さ、ソース・ドレインの内側に伸びる一対の拡張領域の深さおよび前記ソース・ドレインの深さは、それぞれ前記第３電界効果トランジスタのゲート絶縁膜の厚さ、ソース・ドレインの内側に伸びる一対の拡張領域の深さおよび前記ソース・ドレインの深さと同じであり、
前記第１電界効果トランジスタのゲート絶縁膜の厚さは前記第２および第３電界効果トランジスタのゲート絶縁膜の厚さよりも薄く、
前記第１電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さは前記第２および第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも浅く、
前記第１電界効果トランジスタのソース・ドレインの深さは前記第２および第３電界効果トランジスタのソース・ドレインの深さと同じであることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に前記第１導電型とは異なる第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第２電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第３電圧よりも高い第４電圧で駆動し、前記第３ゲート長よりも長い第４ゲート長の第４ゲート電極を備える第１導電型の第４電界効果トランジスタを前記半導体基板の主面にさらに有し、
前記第４電界効果トランジスタのゲート絶縁膜の厚さは前記第２および第３電界効果トランジスタのゲート絶縁膜の厚さよりも厚く、
前記第４電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さは前記第２および第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも深く、
前記第４電界効果トランジスタのソース・ドレインの深さは前記第２および第３電界効果トランジスタのソース・ドレインの深さと同じであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第１導電型とは異なる第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第２および第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項７】
第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１導電型の第１電界効果トランジスタと、
前記第１電圧よりも高い第２電圧で駆動し、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える前記第１導電型の第２電界効果トランジスタと、
前記第２電圧よりも高い第３電圧で駆動し、前記第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える前記第１導電型の第３電界効果トランジスタとを半導体基板の主面に有する半導体装置であって、
前記第２電界効果トランジスタのゲート絶縁膜の厚さは前記第３電界効果トランジスタのゲート絶縁膜の厚さよりも薄く、
前記第２電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さおよびソース・ドレインの深さは、それぞれ前記第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さおよびソース・ドレインの深さと同じであり、
前記第１電界効果トランジスタのゲート絶縁膜の厚さは前記第２電界効果トランジスタのゲート絶縁膜の厚さよりも薄く、前記第１電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さは前記第２および第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも浅く、前記第１電界効果トランジスタのソース・ドレインの深さは前記第２および第３電界効果トランジスタのソース・ドレインの深さと同じであることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記第１電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に前記第１導電型とは異なる第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第２電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域の周囲に第２導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項１０】
第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１導電型の第１電界効果トランジスタと、
前記第１電圧よりも高い第２電圧で駆動し、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える前記第１導電型の第２電界効果トランジスタと、
前記第２電圧よりも高い第３電圧で駆動し、前記第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える前記第１導電型の第３電界効果トランジスタとを半導体基板の主面に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の表面に、前記第１電界効果トランジスタの第１厚さの第１ゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２および第３領域の表面に、前記第２および第３電界効果トランジスタの前記第１厚さよりも厚い第２厚さの第２ゲート絶縁膜をそれぞれ形成する工程と、
（ｃ）前記第１領域の前記第１ゲート絶縁膜上に前記第１電界効果トランジスタの第１ゲート電極、前記第２領域の前記第２ゲート絶縁膜上に前記第２電界効果トランジスタの第２ゲート電極および前記第３領域の前記第２ゲート絶縁膜上に前記第３電界効果トランジスタの第３ゲート電極を形成する工程と、
（ｄ）前記第１ゲート電極をマスクとして、前記第１領域に第１導電型の不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板に前記第１電界効果トランジスタの一対の拡張領域を形成する工程と、
（ｅ）前記第２および第３ゲート電極をマスクとして、前記第２および第３領域に第１導電型の不純物をイオン注入して、前記第２および第３ゲート電極の両側の前記半導体基板に、前記第１領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第２および第３電界効果トランジスタの一対の拡張領域をそれぞれ形成する工程と、
（ｆ）前記第１、第２および第３ゲート電極の側壁にサイドウォールを形成する工程と、
（ｇ）前記第１、第２および第３ゲート電極、ならびに前記サイドウォールをマスクとして、前記第１、第２および第３領域に第１導電型の不純物をイオン注入して、前記サイドウォールの両側の前記半導体基板に、前記第１、第２および第３電界効果トランジスタのソース・ドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記工程（ｄ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｈ）前記第１ゲート電極をマスクとして、前記第１領域に前記第１導電型とは異なる第２導電型の不純物をイオン注入して、前記第１電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記工程（ｅ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｉ）前記第２ゲート電極をマスクとして、前記第２領域に第２導電型の不純物をイオン注入して、前記第２電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。
【請求項１３】
第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１導電型の第１電界効果トランジスタと、
前記第１電圧よりも高い第２電圧で駆動し、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える前記第１導電型の第２電界効果トランジスタと、
前記第２電圧よりも高い第３電圧で駆動し、前記第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える前記第１導電型の第３電界効果トランジスタと、
前記第３電圧よりも高い第４電圧で駆動し、前記第３ゲート長よりも長い第４ゲート長の第４ゲート電極を備える前記第１導電型の第４電界効果トランジスタとを半導体基板の主面に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の表面に、前記第１電界効果トランジスタの第１厚さの第１ゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２および第３領域の表面に、前記第２および第３電界効果トランジスタの前記第１厚さよりも厚い第２厚さの第２ゲート絶縁膜をそれぞれ形成する工程と、
（ｃ）前記半導体基板の第４領域の表面に、前記第４電界効果トランジスタの前記第２厚さよりも厚い第３厚さの第３ゲート絶縁膜を形成する工程と、
（ｄ）前記第１領域の前記第１ゲート絶縁膜上に前記第１電界効果トランジスタの第１ゲート電極、前記第２領域の前記第２ゲート絶縁膜上に前記第２電界効果トランジスタの第２ゲート電極、前記第３領域の前記第２ゲート絶縁膜上に前記第３電界効果トランジスタの第３ゲート電極、および前記第４領域の前記第３ゲート絶縁膜上に前記第４電界効果トランジスタの第４ゲート電極を形成する工程と、
（ｅ）前記第１ゲート電極をマスクとして、前記第１領域に第１導電型の不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板に前記第１電界効果トランジスタの一対の拡張領域を形成する工程と、
（ｆ）前記第２および第３ゲート電極をマスクとして、前記第２および第３領域に第１導電型の不純物をイオン注入して、前記第２および第３ゲート電極の両側の前記半導体基板に、前記第１領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第２および第３電界効果トランジスタの一対の拡張領域をそれぞれ形成する工程と、
（ｇ）前記第４ゲート電極をマスクとして、前記第４領域に第１導電型の不純物をイオン注入して、前記第４ゲート電極の両側の前記半導体基板に、前記第２および第３領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第４電界効果トランジスタの一対の拡張領域を形成する工程と、
（ｈ）前記第１、第２、第３および第４ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記第１、第２、第３および第４ゲート電極、ならびに前記サイドウォールをマスクとして、前記第１、第２、第３および第４領域に第１導電型の不純物をイオン注入して、前記サイドウォールの両側の前記半導体基板に、前記第１、第２、第３および第４電界効果トランジスタのソース・ドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記工程（ｅ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｊ）前記第１ゲート電極をマスクとして、前記第１領域に前記第１導電型とは異なる第２導電型の不純物をイオン注入して、前記第１電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記工程（ｆ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｋ）前記第２および第３ゲート電極をマスクとして、前記第２および第３領域に第２導電型の不純物をイオン注入して、前記第２および第３電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域をそれぞれ形成する工程。
【請求項１６】
第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１導電型の第１電界効果トランジスタと、
前記第１電圧よりも高い第２電圧で駆動し、前記第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える前記第１導電型の第２電界効果トランジスタと、
前記第２電圧よりも高い第３電圧で駆動し、前記第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える前記第１導電型の第３電界効果トランジスタとを半導体基板の主面に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の表面に、前記第１電界効果トランジスタの第１厚さの第１ゲート絶縁膜を形成する工程と、
（ｂ）前記半導体基板の第２領域の表面に、前記第２電界効果トランジスタの前記第１厚さよりも厚い第２厚さの第２ゲート絶縁膜を形成する工程と、
（ｃ）前記半導体基板の第３領域の表面に、前記第３電界効果トランジスタの前記第２厚さよりも厚い第３厚さの第３ゲート絶縁膜を形成する工程と、
（ｄ）前記第１、第２および第３ゲート絶縁膜上に、前記第１電界効果トランジスタの第１ゲート電極、第２電界効果トランジスタの前記第２ゲート電極および第３電界効果トランジスタの前記第３ゲート電極をそれぞれ形成する工程と、
（ｅ）前記第１ゲート電極をマスクとして、前記第１領域に第１導電型の不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板に前記第１電界効果トランジスタの一対の拡張領域を形成する工程と、
（ｆ）前記第２および第３ゲート電極をマスクとして、前記第２および第３領域に第１導電型の不純物をイオン注入して、前記第２および第３ゲート電極の両側の前記半導体基板に、前記第１領域の前記半導体基板に形成された一対の拡張領域よりも深く、前記第２および第３電界効果トランジスタの一対の拡張領域をそれぞれ形成する工程と、
（ｇ）前記第１、第２および第３ゲート電極の側壁にサイドウォールを形成する工程と、
（ｈ）前記第１、第２および第３ゲート電極、ならびに前記サイドウォールをマスクとして、前記第１、第２および第３領域に第１導電型の不純物をイオン注入して、前記サイドウォールの両側の前記半導体基板に、前記第１、第２および第３電界効果トランジスタのソース・ドレインを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記工程（ｅ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｉ）前記第１ゲート電極をマスクとして、前記第１領域に前記第１導電型とは異なる第２導電型の不純物をイオン注入して、前記第１電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記工程（ｆ）の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｊ）前記第２ゲート電極をマスクとして、前記第２領域に第２導電型の不純物をイオン注入して、前記第２電界効果トランジスタの一対の拡張領域の周囲を覆うハロー領域を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、付加される電圧が互いに異なる３種類またはそれ以上の電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）を内蔵する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
メモリＬＳＩ（Large Scale Integrated Circuit）またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ＬＳＩなどの半導体装置では内部回路と入出力回路とで電源電圧が異なる場合があり、例えば互いに異なる３つの電源電圧（例えば３．３Ｖ、１．８Ｖまたは１．２Ｖ）でそれぞれ駆動するＭＩＳＦＥＴを内蔵する半導体製品が提供されている。
【０００３】
互いに異なる３つの電源電圧でそれぞれ駆動するＭＩＳＦＥＴにおいては、例えばゲート絶縁膜の厚さ、ソース・ドレインの深さまたはソース・ドレインの内側に伸びる一対の拡張領域の深さ等が互いに異なる３種類のＭＩＳＦＥＴを形成する、あるいは３．３Ｖ系回路用に適して設計されたＭＩＳＦＥＴを１．８Ｖ系回路に用いるなどの手段により、必要とされる性能が確保されている。
【０００４】
例えば低電圧ＭＩＳＦＥＴのゲート長を高電圧ＭＩＳＦＥＴのゲート長よりも短くして、ドレイン電流の流量の増大を図る伸長部とホットキャリア効果を抑制する第２不純物区域と第２不純物区域の拡散を規制する第３不純物区域とで低電圧ＭＩＳＦＥＴのソース・ドレインの拡張領域を形成し、ホットキャリア効果を抑制する第１不純物区域で高電圧ＭＩＳＦＥＴのソース・ドレインの拡張領域を形成する技術が開示されている（例えば特許文献１、２）。
【特許文献１】特開２００３−２３０９３号公報（段落［００３１］〜［００３４］、図１（ｆ））
【特許文献２】特開２００３−２４９５６８号公報（段落［００２０］〜［００２３］、図１（ｆ））
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述したように、ゲート絶縁膜の厚さまたはソース・ドレインの深さ等が互いに異なる３種類のＭＩＳＦＥＴを形成すると、製造過程における酸化工程、リソグラフィ工程またはイオン注入工程等が増加して製品の製造コストが高くなるという問題が生じる。さらに、３．３Ｖ系回路に用いるＭＩＳＦＥＴで１．８Ｖ系回路を駆動させた場合、所望する性能が得られないまたは余裕のある性能を確保することができないという課題も残されている。
【０００６】
本発明の目的は、所望する性能を有し、付加される電圧が互いに異なる３種類またはそれ以上のＭＩＳＦＥＴを内蔵する半導体装置を製造コストの増加を抑えて形成することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１ＭＩＳＦＥＴと、第１電圧よりも高い第２電圧で駆動し、第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える第２ＭＩＳＦＥＴと、第２電圧よりも高い第３電圧で駆動し、第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える第３ＭＩＳＦＥＴとを半導体基板の主面に有する半導体装置であって、第２ＭＩＳＦＥＴのゲート絶縁膜の厚さおよびソース・ドレインの内側に伸びる一対の拡張領域の深さをそれぞれ第３ＭＩＳＦＥＴのゲート絶縁膜の厚さおよびソース・ドレインの内側に伸びる一対の拡張領域の深さと同じとし、第１ＭＩＳＦＥＴのゲート絶縁膜の厚さを第２および第３ＭＩＳＦＥＴのゲート絶縁膜の厚さよりも薄くし、第１ＭＩＳＦＥＴのソース・ドレインの内側に伸びる一対の拡張領域の深さを第２および第３ＭＩＳＦＥＴのソース・ドレインの内側に伸びる一対の拡張領域の深さよりも浅くするものである。
【００１０】
本発明は、第１電圧で駆動する第１ゲート長の第１ゲート電極を備える第１ＭＩＳＦＥＴと、第１電圧よりも高い第２電圧で駆動し、第１ゲート長よりも長い第２ゲート長の第２ゲート電極を備える第２ＭＩＳＦＥＴと、第２電圧よりも高い第３電圧で駆動し、第２ゲート長よりも長い第３ゲート長の第３ゲート電極を備える第３ＭＩＳＦＥＴとを半導体基板の主面に形成する半導体装置の製造方法であって、半導体基板の表面に第１厚さの第１ゲート絶縁膜と第１厚さよりも厚い第２厚さの第２ゲート絶縁膜とを形成する工程と、第１ゲート絶縁膜上に第１ゲート電極を形成し、第２ゲート絶縁膜上に第２ゲート電極および第３ゲート電極を形成する工程と、第１ゲート電極の両側の半導体基板に一対の拡張領域を形成し、第２および第３ゲート電極の両側の半導体基板に第１ゲート電極の両側の半導体基板に形成された一対の拡張領域よりも深く一対の拡張領域を形成する工程と、第１、第２および第３ゲート電極の側壁にサイドウォールを形成する工程と、サイドウォールの両側の半導体基板にソース・ドレインを形成する工程とを有するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
互いに異なる３つの電圧でそれぞれ駆動する３種類のＭＩＳＦＥＴを形成しても、製造工程数は２種類のＭＩＳＦＥＴを製造する場合と同じとすることができる。また、最も低い電圧で駆動する第１ＭＩＳＦＥＴでは、その構成部分の構成条件を最適化することができ、さらに、ゲート長を除いた構成部分の構成条件を全て同じとする第２および第３ＭＩＳＦＥＴでは、そのゲート長を調整することにより、所望する性能を得ることができる。従って、所望する性能を有し、付加される電圧が互いに異なる３種類のＭＩＳＦＥＴを内蔵する半導体装置を製造コストの増加を抑えて形成することができる。
【発明を実施するための最良の形態】
【００１３】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態においては、ＭＩＳＦＥＴをＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、シリコン単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
図１に、本実施の形態１による互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳの構造を示し、図２に、これらｎＭＩＳの構造上の特徴等をまとめる。また、図３に、ｎＭＩＳの飽和状態におけるしきい値電圧とゲート長との関係を示すグラフ図を示す。
【００１８】
図１中、Ａ領域は１．２Ｖの電源電圧が供給されるｎＭＩＳ（以下、１．２Ｖ系ｎＭＩＳと記す）、Ｂ領域は１．８Ｖの電源電圧が供給されるｎＭＩＳ（以下、１．８Ｖ系ｎＭＩＳと記す）、Ｃ領域は３．３Ｖの電源電圧が供給されるｎＭＩＳ（以下、３．３Ｖ系ｎＭＩＳと記す）が形成される領域である。また、上記３種類のｎＭＩＳは同一の半導体基板１の主面に形成され、それぞれが素子分離部２に囲まれた活性領域のｐウエル３内に形成されている。なお、１．２Ｖ系ｎＭＩＳは半導体装置において最も低い電源電圧で駆動するｎＭＩＳであり、他のｎＭＩＳとの間において基準となるｎＭＩＳである。
【００１９】
上記３種類のｎＭＩＳに用いるゲート絶縁膜の厚さは２つとする。本実施の形態１では、基準となる１．２Ｖ系ｎＭＩＳのゲート絶縁膜に相対的に薄い絶縁膜（酸化シリコン膜６）を用い、その他の２種類の１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜に同じ厚さの相対的に厚い絶縁膜（酸化シリコン膜４）を用いる。
【００２０】
相対的に薄い絶縁膜をゲート絶縁膜に用いた１．２Ｖ系ｎＭＩＳでは、最適性能が得られるように、そのゲート絶縁膜の厚さ、ゲート電極７のゲート長およびソース・ドレイン１４の内側に伸びる一対のｎ型拡張領域１１の深さ等の構成部分の各構成条件は最適化されている。
【００２１】
一方、相対的に厚い絶縁膜をゲート絶縁膜に用いた１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳでは、互いにゲート長の異なるゲート電極７が形成されており、相対的に電源電圧が低いｎＭＩＳ（１．８Ｖ系ｎＭＩＳ）に相対的に短いゲート長を用い、相対的に電源電圧が高いｎＭＩＳ（３．３Ｖ系ｎＭＩＳ）に相対的に長いゲート長を用いる。しかし、１．８Ｖ系ｎＭＩＳと３．３Ｖ系ｎＭＩＳとにおいてｎ型拡張領域９の深さは同じとし、またソース・ドレイン１４の深さも同じとする。すなわち、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳではそれぞれの電源電圧に対してゲート電極７のゲート長のみを最適化し、その他の構成部分の構成条件、例えばゲート絶縁膜の厚さおよびｎ型拡張領域９の深さ等は電源電圧が低い１．８Ｖ系ｎＭＩＳを基準として設計される。しかし、ゲート電極７のゲート長を除いた構成部分の構成条件を全て同じとしても、図３に示すように、３．３Ｖ系ｎＭＩＳではそのゲート長を調整することにより所望する飽和領域のしきい値電圧を得ることが可能である。従って、３．３Ｖ系ｎＭＩＳにおいても所望する性能を得ることができる。
【００２２】
次に、本実施の形態１による互いに異なる３つの電源電圧でそれぞれ駆動するｎチャネル型のＭＩＳＦＥＴ（１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳ）の製造方法を図４〜図１２を用いて工程順に説明する。
【００２３】
まず、図４に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成される半導体基板１を用意する。次に、この半導体基板１の主面に浅溝を形成した後、浅溝の内部を含む半導体基板１の主面に酸化シリコン膜を形成する。続いて浅溝の内部を含む半導体基板１の主面に絶縁膜として、例えば、酸化シリコン膜を堆積して浅溝の内部を埋め込んだ後、酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨して浅溝の内部に酸化シリコン膜を残すことによって素子分離部２を形成する。
【００２４】
次に、半導体基板１の主面にｐ型の導電型を示す不純物、例えばボロンをイオン注入してｐウエル３を形成する。この後、ｐウエル３にｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入してもよい。
【００２５】
次に、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、例えば熱酸化法または熱ＣＶＤ（Chemical Vapor Deposition）法により半導体基板１の表面に酸化シリコン膜４を形成する。その厚さは例えば６〜７ｎｍであり、酸化シリコン膜４は１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜を構成する。
【００２６】
次に、図５に示すように、半導体基板１の主面にレジスト膜を塗布した後、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターン５をＢ領域およびＣ領域の半導体基板１の主面に形成する。続いて、レジストパターン５をマスクとしたエッチングによって酸化シリコン膜４を除去し、Ａ領域の半導体基板１（ｐウエル３）の表面を露出させる。
【００２７】
次に、図６に示すように、例えば熱酸化法によりＡ領域の半導体基板１の表面に酸化シリコン膜６を形成する。その厚さは例えば２〜３ｎｍであり、酸化シリコン膜６は１．２Ｖ系ｎＭＩＳのゲート絶縁膜を構成する。すなわち、Ａ領域には１．２Ｖ系ｎＭＩＳの相対的に薄いゲート絶縁膜が形成され、Ｂ領域およびＣ領域には１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳの相対的に厚いゲート絶縁膜が形成される。
【００２８】
次に、図７に示すように、例えばＣＶＤ法により半導体基板１の主面に多結晶シリコン膜を堆積した後、レジストパターンをマスクとしたエッチングにより多結晶シリコン膜を加工して、ゲート電極７を形成する。各ｎＭＩＳのゲート電極７は、それぞれの性能を満たすために最適なゲート長を有して形成される。例えばＡ領域に形成される１．２Ｖ系ｎＭＩＳのゲート長は０．０９μｍ、Ｂ領域に形成される１．８Ｖ系ｎＭＩＳのゲート長は０．３４μｍ、Ｃ領域に形成される３．３Ｖ系ｎＭＩＳのゲート長は０．４０μｍである。
【００２９】
次に、図８に示すように、Ａ領域をレジストパターン８で覆った後、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート電極７をマスクとしてＢ領域およびＣ領域のｐウエル３にｎ型の導電型を示す不純物、例えばヒ素またはリンをイオン注入し、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート電極７の両側のｐウエル３にｎ型拡張領域９を形成する。
【００３０】
次に、図９に示すように、Ｂ領域およびＣ領域をレジストパターン１０で覆った後、１．２Ｖ系ｎＭＩＳのゲート電極７をマスクとしてＡ領域のｐウエル３にｎ型の導電型を示す不純物、例えばヒ素またはリンをイオン注入し、１．２Ｖ系ｎＭＩＳのゲート電極７の両側のｐウエル３にｎ型拡張領域１１を形成する。
【００３１】
なお、図１０に示すように、上記ｎ型の導電型を示す不純物のイオン注入に続いて、１．２Ｖ系ｎＭＩＳのゲート電極７をマスクとしてＡ領域のｐウエル３にｐ型の導電型を示す不純物、例えばボロンをイオン注入し、１．２Ｖ系ｎＭＩＳのｎ型拡張領域１１の周囲を覆うようにｐ型ハロー（halo）領域１２を形成してもよい。ｐ型ハロー領域１２を形成することにより１．２Ｖ系ｎＭＩＳの動作時に、ｎ型拡張領域１１からの空乏層の伸びが抑えられて短チャネル効果を抑制することができる。また、１．８Ｖ系および３．３Ｖ系ｎＭＩＳのｎ型拡張領域９の周囲を覆うようにｐ型ハロー領域を形成してもよく、これにより、１．８Ｖ系および３．３Ｖ系ｎＭＩＳの短チャネル効果を抑制することができる。
【００３２】
次に、図１１に示すように、半導体基板１の主面に絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、各ｎＭＩＳのゲート電極７の側壁にサイドウォール１３を形成する。その後、ｐウエル３にｎ型の導電型を示す不純物、例えばヒ素またはリンをイオン注入して、各ｎＭＩＳの両側のｐウエル３にｎ型拡散領域を形成する。このｎ型拡散領域は、ゲート電極７およびサイドウォール１３に対して自己整合的に形成され、各ｎＭＩＳのソース・ドレイン１４として機能する。また、図示はしないが、各ｎＭＩＳのゲート電極７上およびソース・ドレイン１４上に、金属シリサイド層を形成してもよい。金属シリサイド層を形成することで、後述のプラグ１７と、ゲート電極７およびソース・ドレイン１４との接触抵抗を低減することがきる。このような金属シリサイド層としては、コバルトシリサイド、または、ニッケルシリサイド等の高融点金属をシリコンと反応させたものが挙げられる。
【００３３】
次に、図１２に示すように、半導体基板１の主面に酸化シリコン膜１５を形成した後、その酸化シリコン膜１５を、例えばＣＭＰ法で研磨することによって表面を平坦化する。酸化シリコン膜１５は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００３４】
次に、レジストパターンをマスクとしたエッチングにより酸化シリコン膜１５に接続孔１６を形成する。この接続孔１６はソース・ドレイン１４上などの必要部分に形成される。さらに、接続孔１６の内部を含む半導体基板１の主面に窒化チタン膜を、例えばＣＶＤ法で堆積し、さらに接続孔１６を埋め込むタングステン膜を、例えばＣＶＤ法で堆積する。その後、接続孔１６以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去して接続孔１６の内部にプラグ１７を形成する。
【００３５】
次に、半導体基板１の主面に金属膜、例えばアルミニウム合金膜またはタングステン膜を堆積した後、レジストパターンをマスクとしたエッチングによって金属膜を加工し、配線１８を形成する。さらに上層の配線を形成した後、パッシべーション膜により半導体基板１の全面を覆うことにより、１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳが略完成する。
【００３６】
なお、前述した実施の形態１では、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳについて説明したが、互いに異なる４つ以上の電源電圧でそれぞれ駆動する４種類以上のｎＭＩＳにも同様に適用することができる。以下に、本実施の形態１の他の例である４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳの構造について説明する。
【００３７】
図１３に、本実施の形態１による互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳの構造を示し、図１４に、これらｎＭＩＳの構造上の特徴等をまとめる。
【００３８】
図１３中、Ａ領域は１．２Ｖ系ｎＭＩＳ、Ｂ領域は１．８Ｖ系ｎＭＩＳ、Ｃ領域は２．５Ｖ系ｎＭＩＳおよびＤ領域は３．３Ｖ系ｎＭＩＳが形成される領域である。４種類のｎＭＩＳに用いるゲート絶縁膜の厚さは２つとし、１．２Ｖ系ｎＭＩＳのゲート絶縁膜に相対的に薄い絶縁膜（酸化シリコン膜６）を用い、その他の１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜に同じ厚さの相対的に厚い絶縁膜（酸化シリコン膜４）を用いる。
【００３９】
さらに、相対的に厚い絶縁膜をゲート絶縁膜に用いた３種類の１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳにおいてｎ型拡張領域９の深さは同じとし、またソース・ドレイン１４の深さも同じとする。しかし、互いにゲート長の異なるゲート電極７を形成し、例えば１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート長は、それぞれ０．３４μｍ、０．３７μｍおよび０．４０μｍとする。これにより、高性能が得られるとはいかないまでも、これら３種類のｎＭＩＳにおいて所望する性能を得ることができる。
【００４０】
短チャネル効果を抑制するために、１．２Ｖ系ｎＭＩＳのｎ型拡張領域１１の下面を覆うようにｐ型ハロー領域を形成してもよく、これに加えて、さらに１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳのｎ型拡張領域９の下面を覆うようにｐ型ハロー領域を形成してもよい。
【００４１】
このように、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳを、互いに厚さの異なる２つのゲート絶縁膜と互いに深さの異なる２つのｎ型拡張領域で構成することができる。また、互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳを、互いに厚さの異なる２つのゲート絶縁膜と互いに深さの異なる２つのｎ型拡張領域で構成することができる。すなわち、本実施の形態１によれば、互いに異なる３つまたは４つの電源電圧でそれぞれ駆動する３種類または４種類のｎＭＩＳを形成しても、製造工程数は２種類のｎＭＩＳを製造する場合と同じとすることができるので、ゲート絶縁膜の厚さが全て互いに異なり、ｎ型拡張領域の深さが全て互いに異なる３種類または４種類のｎＭＩＳよりも製造コストを低減することができる。
【００４２】
また、１．２Ｖ系ｎＭＩＳではその構成部分の構成条件は最適化される。これに対して１．８Ｖ系ｎＭＩＳおよび１．８Ｖよりも高い電源電圧で駆動するｎＭＩＳでは、ゲート長を除いた構成部分の構成条件は全て同じとし、この同じ構成部分の構成条件については最も高い電圧で駆動するｎＭＩＳを基準として設計される。しかし、ゲート電極のゲート長を調整することにより、１．８Ｖよりも高い電源電圧で駆動するｎＭＩＳにおいて所望する性能を得ることができる。
【００４３】
（実施の形態２）
図１５に、本実施の形態２による互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳの構造を示し、図１６に、これらｎＭＩＳの構造上の特徴等をまとめる。
【００４４】
図１５中、Ａ領域は１．２Ｖ系ｎＭＩＳ、Ｂ領域は１．８Ｖ系ｎＭＩＳ、Ｃ領域は２．５Ｖ系ｎＭＩＳおよびＤ領域は３．３Ｖ系ｎＭＩＳが形成される領域である。また、これら４種類のｎＭＩＳは同一の半導体基板１の主面に形成され、それぞれが素子分離部２に囲まれた活性領域のｐウエル３内に形成されている。なお、前述した実施の形態１と同様に、１．２Ｖ系ｎＭＩＳは半導体装置において最も低い電源電圧で駆動するｎＭＩＳであり、他のｎＭＩＳとの間において基準となるｎＭＩＳである。
【００４５】
上記４種類のｎＭＩＳに用いるゲート絶縁膜の厚さは３つとする。本実施の形態２では、基準となる１．２Ｖ系ｎＭＩＳに最も薄いゲート絶縁膜（酸化シリコン膜６）を用い、１．５Ｖ系ｎＭＩＳおよび２．５系ＭＩＳに１．２Ｖ系ｎＭＩＳのゲート絶縁膜よりも厚く、３．３Ｖ系ｎＭＩＳのゲート絶縁膜よりも薄いゲート絶縁膜（酸化シリコン膜４ａ）を用い、３．３Ｖ系ｎＭＩＳに最も厚いゲート絶縁膜（酸化シリコン膜４ｂ）を用いる。例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜の厚さは、それぞれ２ｎｍ、５ｎｍ、５ｎｍおよび７ｎｍである。また、４種類のｎＭＩＳのゲート電極７のゲート長は全て互いに異なり、電源電圧が高くなるに従いｎＭＩＳのゲート長は長くなる。例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート電極７のゲート長は、それぞれ０．０９μｍ、０．２０μｍ、０．３４μｍおよび０．４０μｍである。ソース・ドレイン１４の深さは４種類のｎＭＩＳにおいて全て同じである。
【００４６】
１．２Ｖ系ｎＭＩＳでは最適性能が得られるように、そのゲート絶縁膜の厚さ、ゲート電極７のゲート長およびｎ型拡張領域１１の深さ等の構成部分の各構成条件は最適化されている。さらに短チャネル効果を抑えるために、ｎ型拡張領域１１の下面を覆うようにｐ型ハロー領域を形成することができる。
【００４７】
１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳのｎ型拡張領域９ａの深さは同じとする。しかし、１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳでは、互いにゲート長の異なるゲート電極７が形成されており、１．８Ｖ系ｎＭＩＳに相対的に短いゲート長を用い、２．５Ｖ系ｎＭＩＳに相対的に長いゲート長を用いる。すなわち、１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳではそれぞれの電源電圧に対してゲート電極７のゲート長のみを最適化し、その他の構成部分の構成条件、例えばゲート絶縁膜の厚さおよびｎ型拡張領域９ａの深さは電源電圧が低い１．８Ｖ系ｎＭＩＳを基準として設計される。２．５Ｖ系ｎＭＩＳでは、そのゲート長を調整することによって所望する性能を得ることができる。さらに短チャネル効果を抑えるために、１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳの拡張領域の下面を覆うようにｐ型ハロー領域１２を形成することができる。
【００４８】
３．３Ｖ系ｎＭＩＳでは最適性能が得られるように、そのゲート絶縁膜の厚さ、ゲート電極７のゲート長およびｎ型拡張領域９ｂの深さ等の構成部分の構成条件は最適化されている。
【００４９】
なお、前述した実施の形態２では、互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳについて説明したが、互いに異なる５つ以上の電源電圧でそれぞれ駆動する５種類以上のｎＭＩＳにも同様に適用することができる。以下に、本実施の形態２の他の例である５つの電源電圧でそれぞれ駆動する５種類のｎＭＩＳ（１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳ、３．３Ｖ系ｎＭＩＳおよび４．０Ｖ系ｎＭＩＳ）について説明する。図１７に、これらｎＭＩＳの構造上の特徴等をまとめる。
【００５０】
５種類のｎＭＩＳで用いるゲート絶縁膜の厚さは３つであり、例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳ、３．３Ｖ系ｎＭＩＳおよび４．０Ｖ系ｎＭＩＳのゲート絶縁膜の厚さは、それぞれ２ｎｍ、５ｎｍ、５ｎｍ、７ｎｍおよび７ｎｍである。また、５種類のｎＭＩＳのゲート電極７のゲート長は全て互いに異なり、例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳ、３．３Ｖ系ｎＭＩＳおよび４．０Ｖ系ｎＭＩＳのゲート長は、それぞれ０．０９μｍ、０．２０μｍ、０．２４μｍ、０．４０μｍおよび０．５０μｍである。また、１．８Ｖ系ｎＭＩＳと２．５Ｖ系ｎＭＩＳとのｎ型拡張領域の深さを同じとし、３．３Ｖ系ｎＭＩＳと４．０Ｖ系ｎＭＩＳとのｎ型拡張領域の深さを同じとする。ソース・ドレインの深さは５種類のｎＭＩＳにおいて全て同じである。
【００５１】
１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳでは、１．８Ｖ系ｎＭＩＳを基準としてこれらｎＭＩＳのゲート絶縁膜の厚さおよびｎ型拡張領域の深さが設計され、２．５Ｖ系ｎＭＩＳでは、そのゲート長を調整することによって所望する性能を得ることができる。同様に、３．３Ｖ系ｎＭＩＳおよび４．０Ｖ系ｎＭＩＳでは、３．３Ｖ系ｎＭＩＳを基準としてこれらｎＭＩＳのゲート絶縁膜の厚さおよびｎ型拡張領域の深さが設計され、４．０Ｖ系ｎＭＩＳでは、そのゲート長を調整することによって所望する性能を得ることができる。
【００５２】
このように、互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳを、互いに厚さの異なる３つのゲート絶縁膜と互いに深さの異なる３つのｎ型拡張領域で構成することができる。また、互いに異なる５つの電源電圧でそれぞれ駆動する５種類のｎＭＩＳを、互いに厚さの異なる３つのゲート絶縁膜と互いに深さの異なる３つのｎ型拡張領域で構成することができる。すなわち、本実施の形態２によれば、互いに異なる４つまたは５つの電源電圧でそれぞれ駆動する４種類または５種類のｎＭＩＳを形成しても、製造工程数は３種類のｎＭＩＳを製造する場合と同じとすることができるので、ゲート絶縁膜の厚さが全て互いに異なり、ｎ型拡張領域の深さが全て互いに異なる４種類または５種類のｎＭＩＳよりも製造コストを低減することができる。
【００５３】
また、１．２Ｖ系ｎＭＩＳではその構成部分の構成条件は最適化される。これに対して１．８Ｖ系ｎＭＩＳおよび２．５Ｖ系ｎＭＩＳでは、ゲート長を除いた構成部分の構成条件は全て同じとし、この同じ構成部分の構成条件については２．５Ｖ系ｎＭＩＳを基準として設計される。しかし、ゲート電極のゲート長を調整することによって１．８Ｖ系ｎＭＩＳにおいても所望する性能を得ることができる。同様に、３．３Ｖ系ｎＭＩＳおよび４．０Ｖ系ｎＭＩＳでは、ゲート長を除いた構成部分の構成条件は全て同じとし、この同じ構成部分の構成条件については４．０Ｖ系ｎＭＩＳを基準として設計される。しかし、ゲート電極のゲート長を調整することによって３．３Ｖ系ｎＭＩＳにおいても所望する性能を得ることができる。
【００５４】
（実施の形態３）
図１８に、本実施の形態３による互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳの構造を示し、図１９に、これらｎＭＩＳの構造上の特徴等をまとめる。
【００５５】
図１８中、Ａ領域は１．２Ｖ系ｎＭＩＳ、Ｂ領域は１．８Ｖ系ｎＭＩＳおよびＣ領域は３．３Ｖ系ｎＭＩＳが形成される領域である。また、これら３種類のｎＭＩＳは同一の半導体基板１の主面に形成され、それぞれが素子分離部２に囲まれた活性領域のｐウエル３内に形成されている。なお、前述した実施の形態１と同様に、１．２Ｖ系ｎＭＩＳは半導体装置において最も低い電源電圧で駆動するｎＭＩＳであり、他のｎＭＩＳとの間において基準となるｎＭＩＳである。
【００５６】
上記３種類のｎＭＩＳに用いるゲート絶縁膜の厚さおよびゲート電極７のゲート長は、それぞれのｎＭＩＳについて最適化される。例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜６、４ａおよび４ｂ）の厚さは、それぞれ２ｍ、３ｎｍおよび７ｎｍであり、ゲート電極７のゲート長は、それぞれ０．０９μｍ、０．１８μｍおよび０．４０μｍである。
【００５７】
１．２Ｖ系ｎＭＩＳでは最適性能が得られるように、そのゲート絶縁膜の厚さ、ゲート電極７のゲート長およびｎ型拡張領域１１の深さ等の構成部分の各構成条件は最適化されている。さらに短チャネル効果を抑えるために、ｎ型拡張領域１１の下面を覆うようにｐ型ハロー領域を形成することができる。
【００５８】
１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのｎ型拡張領域９の深さは同じとする。従って、ｎ型拡張領域９の深さも最適化した１．８Ｖ系ｎＭＩＳまたは３．３Ｖ系ｎＭＩＳと比較すると性能的には劣ると考えられるが、ゲート絶縁膜の厚さおよびゲート電極７のゲート長を最適化していることから、所望する性能を得ることができる。
【００５９】
なお、前述した実施の形態３では、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳについて説明したが、互いに異なる４つ以上の電源電圧でそれぞれ駆動する４種類以上のｎＭＩＳにも同様に適用することができる。以下に、本実施の形態３の他の例である４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳ（１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳ）について説明する。図２０に、これらｎＭＩＳの構造上の特徴等をまとめる。
【００６０】
４種類のｎＭＩＳで用いるゲート絶縁膜の厚さは４つであり、例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート絶縁膜の厚さは、それぞれ２ｎｍ、３ｎｍ、５ｎｍおよび７ｎｍである。また、４種類のｎＭＩＳのゲート電極７のゲート長は全て互いに異なり、例えば１．２Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのゲート長は、それぞれ０．０９μｍ、０．２０μｍ、０．３４μｍおよび０．４０μｍである。
【００６１】
しかし、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳのｎ型拡張領域の深さを同じとする。従って、ｎ型拡張領域９の深さも最適化した１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳまたは３．３Ｖ系ｎＭＩＳと比較すると性能的には劣ると考えられるが、ゲート絶縁膜の厚さおよびゲート電極７のゲート長を最適化していることから、所望する性能を得ることができる。
【００６２】
このように、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳでは、互いに厚さの異なる３つのゲート絶縁膜と互いにゲート長の異なる３つのゲート電極とでそれぞれ構成するが、２種類のｎＭＩＳのｎ型拡張領域を同時に形成することができる。また、互いに異なる４つの電源電圧でそれぞれ駆動する４種類のｎＭＩＳでは、互いに厚さの異なる４つのゲート絶縁膜と互いにゲート長の異なる４つのゲート電極とでそれぞれ構成するが、３種類のｎＭＩＳのｎ型拡張領域を同時に形成することができる。すなわち、本実施の形態３によれば、ｎ型拡張領域の深さが全て互いに異なる３種類または４種類のｎＭＩＳと比較すると、ｎ型拡張領域の製造工程を減らすことができるので、製造コストを低減することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば前記実施の形態では、ｎＭＩＳに適用した場合について説明したが、ｐＭＩＳにも適用することができる。
【産業上の利用可能性】
【００６５】
本発明の半導体装置およびその製造方法は、電源電圧が互いに異なる３種類またはそれ以上のＭＩＳＦＥＴを内蔵する半導体装置に適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【図３】１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳの飽和領域におけるしきい値電圧とゲート長との関係を示すグラフ図である。
【図４】本発明の実施の形態１による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１３】本発明の実施の形態１による電源電圧が互いに異なる４種類のｎチャネル型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１による電源電圧が互いに異なる４種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【図１５】本発明の実施の形態２による電源電圧が互いに異なる４種類のｎチャネル型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２による電源電圧が互いに異なる４種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【図１７】本発明の実施の形態２による電源電圧が互いに異なる５種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【図１８】本発明の実施の形態３による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態３による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【図２０】本発明の実施の形態３による電源電圧が互いに異なる３種類のｎチャネル型ＭＩＳＦＥＴの構造上の特徴等をまとめた図である。
【符号の説明】
【００６７】
１  半導体基板
２  素子分離部
３  ｐウエル
４，４ａ，４ｂ  酸化シリコン膜
５  レジストパターン
６  酸化シリコン膜
７  ゲート電極
８  レジストパターン
９，９ａ，９ｂ  ｎ型拡張領域
１０  レジストパターン
１１  ｎ型拡張領域
１２  ｐ型ハロー領域
１３  サイドウォール
１４  ソース・ドレイン
１５  酸化シリコン膜
１６  接続孔
１７  プラグ
１８  配線
【図１】
2007227536.tif 000003
【図２】
2007227536.tif 000004
【図３】
2007227536.tif 000005
【図４】
2007227536.tif 000006
【図５】
2007227536.tif 000007
【図６】
2007227536.tif 000008
【図７】
2007227536.tif 000009
【図８】
2007227536.tif 000010
【図９】
2007227536.tif 000011
【図１０】
2007227536.tif 000012
【図１１】
2007227536.tif 000013
【図１２】
2007227536.tif 000014
【図１３】
2007227536.tif 000015
【図１４】
2007227536.tif 000016
【図１５】
2007227536.tif 000017
【図１６】
2007227536.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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