(57)【要約】      （修正有）【課題】表面に凸状部を有する半導体基板の表面に、前記凸状部の高さよりも膜厚が薄く、かつその表面が平坦な膜を有する半導体装置の製造方法を提供する。【解決手段】表面に凸状部３００を有する半導体基板１００の前記表面に高密度プラズマ−化学気相成長法によりシリコン酸化膜４５０を堆積させる堆積工程と、堆積させたシリコン酸化膜の表面が前記凸状部の頂上よりも低い高さになるように等方性エッチングにより前記シリコン酸化膜をエッチングするエッチング工程とを備える。【選択図】図４
2007250782.tif 000002
【特許請求の範囲】
【請求項１】
表面に凸状部を有する半導体基板上に高密度プラズマ−化学気相成長法によりシリコン酸化膜を堆積させる堆積工程と、
堆積させたシリコン酸化膜を等方性エッチングによりエッチングして前記シリコン酸化膜の表面を前記凸状部の高さ以下にするエッチング工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記凸状部は、その高さが２０〜２０，０００ナノメートルである請求項１記載の製造方法。
【請求項３】
前記堆積工程が、前記凸状部の１．２〜５倍の高さのシリコン酸化膜を堆積させる工程である請求項１記載の製造方法。
【請求項４】
前記エッチング工程が、前記堆積工程で堆積したシリコン酸化膜の表面を、前記凸状部の高さに対して０．２〜４．９倍の厚さだけエッチングする工程である請求項１記載の製造方法。
【請求項５】
前記凸状部が、少なくとも側壁の一部に回路素子が形成された島状半導体層である請求項１記載の製造方法。
【請求項６】
前記回路素子がトランジスタである請求項５記載の製造方法。
【請求項７】
前記回路素子が、メモリセルである請求項５記載の製造方法。
【請求項８】
前記凸状部が、その表面に凹部を有する請求項１記載の製造方法。
【請求項９】
前記堆積工程が、不純物の導入されていないノンドープのシリコン酸化膜を堆積させる工程である請求項１記載の製造方法。
【請求項１０】
前記堆積工程に先立って、前記凸状部の表面に被覆性のよい絶縁膜を形成する工程をさらに備える請求項１記載の製造方法。
【請求項１１】
前記凸状部の表面に形成する前記絶縁膜は、その膜厚が５〜１００ナノメートルである請求項１０記載の製造方法。
【請求項１２】
前記凸状部の表面に形成する絶縁膜が、テトラエキトキシシランを原料とし化学気相成長法により形成される酸化膜を含む絶縁膜である請求項１０記載の製造方法。
【請求項１３】
前記凸状部の表面に形成する前記絶縁膜が、ノンドープのシリコン酸化膜である請求項１１記載の製造方法。
【請求項１４】
前記凸状部の表面に形成する絶縁膜が、減圧化学気相成長法により形成されるシリコン酸化膜を含む絶縁膜である請求項１０記載の製造方法。
【請求項１５】
前記シリコン酸化膜が、前記凸状部の一部を露出させて形成された膜であり、
露出した前記凸状部の一部もしくは全部を被覆する絶縁膜もしくは導電膜を形成する工程をさらに備える請求項１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、表面に凸状部を有する半導体基板上に、前記凸状部の一部を埋めるシリコン酸化膜が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高集積化の一途を辿っている。これに伴って、半導体の製造における加工寸法はサブミクロンの領域にまで微細化が進んでいる。ところで、従来のような平面型、いわゆるプレーナー型の構造では、サブミクロン領域まで微細化が進むと、様々な問題が出てくる。
【０００３】
例えば、従来の平面型ＭＯＳ（金属−酸化膜−半導体）トランジスタにおいては、微細化に伴ってそのゲート長が短くなると、いわゆる短チャネル効果によるしきい値の低下が生じる。あるいは、ホットキャリア効果によるトランジスタ特性の劣化が生じる。また、前記ＭＯＳトランジスタのゲート幅が短くなると、いわゆる狭チャネル効果によるしきい値の増大が生じ、さらに必要な電流量の確保ができなくなるといった問題も生じる。前述したような、従来の平面型ＭＯＳトランジスタの問題を解決するための手法として、半導体基板表面に垂直な方向に素子を形成する手法が提案されている（例えば、特許文献１、２参照）。特許文献１には、Ｆｉｎ型ＭＯＳトランジスタが開示され（図１９参照）、特許文献２には縦型ＭＯＳトランジスタが開示されている（図２０参照）。その他にも、様々の技術が提唱されているが、それらのいずれにおいても半導体基板表面に垂直な方向への延伸、つまり素子の高さを増大させる三次元構造の素子を提案するものである。
【０００４】
ところで、従来の平面構造のトランジスタにおいては、トランジスタ素子を形成した後、それらの上に層間膜を形成し、その上部に配線を形成する。そのために、層間膜の上部を平坦化する必要がある。層間膜の表面を平坦化する手法として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学的機械研磨）が知られている。例えば、特許文献３には、素子部を完全に層間膜で埋め込んだ後、ＣＭＰを用いて平坦化し、その後配線形成を行うものが開示されている（図２１参照）。
【特許文献１】特開２００５−５５９０号公報
【特許文献２】特開平２−７１５５６号公報
【特許文献３】特開平８−３０２３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のような微細化技術の進歩に伴って、半導体装置における配線の埋め込みにおいても、配線間のスペースが小さくなり、その結果アスペクト比が増大している。これに伴って、配線間にいわゆるボイドと呼ばれる空孔が形成され、配線間がショートする不良の原因となる場合がある。高アスペクト比の配線間スペースにボイドを生じることなく層間膜を形成し、信頼性の高い半導体装置を製造できる手法が望まれている。
【０００６】
さらに、前述したように、素子の高さの増大に伴って、配線の埋め込み以外においても高アスペクト比の埋め込みが必要とされるようになりつつある。配線間スペース以外にも、高アスペクト比の埋め込みを実現できる手法が望まれている。
【０００７】
更に、素子全体を埋め込むのではなく、素子の一部分が埋められる程度の高さに平坦性のよい膜を形成し、素子の上部を露出させることが必要とされる場合がある。その場合、ＣＭＰの手法では、平坦性のよい膜を形成することが難しい。
【０００８】
ＣＰＭとエッチングとを組み合わせる手法も考えられる。例えば、公知のＣＭＰ等により平坦化を行った後、等方性エッチングによりエッチバックを行うことで任意の高さにシリコン酸化膜を形成することが考えられる。しかし、そのような手法を用いた場合に、平坦性がよく、高さのばらつきが少ないシリコン酸化膜を得ることは困難である。シリコン酸化膜を堆積する膜厚のばらつき、ＣＭＰによるばらつき、等方性エッチングによるばらつきが累積され、全体として仕上がった膜の高さのばらつきが大きいからである。
【０００９】
前述のように、ＣＰＭ等を用いる従来の技術では、半導体基板の表面に形成された凸状部を埋め、前記凸状部の半導体基板表面垂直方向のある任意の位置において、平坦性のよいシリコン酸化膜の形成を実現することは困難であった。
【００１０】
この本発明は、このような事情を考慮してなされたものであり、表面に凸状部を有する半導体基板の表面に、前記凸状部の高さよりも膜厚が薄く、かつその表面が平坦な膜を有する半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
この発明は、表面に凸状部を有する半導体基板上に高密度プラズマ−化学気相成長法によりシリコン酸化膜を堆積させる堆積工程と、堆積させたシリコン酸化膜を等方性エッチングによりエッチングして前記シリコン酸化膜の表面を前記凸状部の高さ以下にするエッチング工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
この発明の半導体装置の製造方法は、表面に凸状部を有する半導体基板上に高密度プラズマ−化学気相成長法によりシリコン酸化膜を堆積させる堆積工程と、堆積させたシリコン酸化膜を等方性エッチングによりエッチングして前記シリコン酸化膜の表面を前記凸状部の高さ以下にするエッチング工程とを備え、前記堆積工程によって平坦性のよい膜を形成し、エッチング工程によって堆積させた前記シリコン酸化膜の表面を前記凸状部の高さ以下にすることで前記シリコン膜の表面をさらに平坦化し、平坦性のよい膜を形成することができる。発明者らは、このような単純な工程で、しかも従来のように厚い膜を形成することなく前記凸状部の高さ以下の平坦な膜を形成できることを見出し、この発明の出願に至った。
【００１３】
即ち、本発明の半導体装置の製造方法によれば、半導体基板に形成された１以上の凸状部、例えば縦型ＭＯＳトランジスタやＦｉｎ型ＭＯＳトランジスタ、その他縦型のメモリセル等において、半導体基板の表面から所定の高さに平坦な表面を有するシリコン酸化膜を形成して前記凸状部の一部または全部を埋めることが可能となる。
【００１４】
本発明によれば、堆積させたシリコン酸化膜、さらに前記シリコン酸化膜を堆積する前に半導体基板の表面に形成する絶縁膜の膜厚が、従来技術によるものよりも薄くても表面が平坦なシリコン酸化膜を形成することができる。即ち、前記凸状物の頂上部を完全に埋め込む高さまでシリコン酸化膜を堆積させなくても、表面が平坦なシリコン酸化膜を形成することができる。換言すれば、従来のようにＣＭＰを用いなくても、等方性エッチングにより平坦化を行うことができる。
【００１５】
本発明によれば、堆積膜厚が薄くてもよいので、従来のように厚い膜を堆積する場合に比べて堆積時の膜厚のばらつきを低減することができる。さらに、等方性エッチング時のエッチング量のばらつきも低減することが可能となり、表面がより平坦なシリコン酸化膜を形成することができる。あるいは、基板表面からのシリコン酸化膜表面の高さを、目標に対してより精度よくすることができる。
【００１６】
発明の効果をより理解し易くするために具体的な数値例を挙げて説明する。
例えば、従来のようにＣＭＰを用いた場合、凸状部の高さに対して十分な余裕を持ってシリコン酸化膜を堆積させ、ＣＭＰを行う必要がある。例えば、凸状物の高さが１μｍであった場合、シリコン酸化膜は、例えば２μｍ〜１０μｍ程度の膜厚が必要となり、前記膜厚が目標に対して１０％ばらつくとすると、０．２μｍから１μｍ程度のばらつきを持つことになる。更に、ＣＭＰで研磨される膜厚のばらつきが例えば０．１μｍ〜１μｍ程度、等方性エッチングでエッチングされる膜厚のばらつきが例えば０．０５μｍ〜０．５μｍ程度加わることになる。なお、ＣＭＰ工程を用いた平坦化を行う場合、ＣＭＰ工程にてシリコン酸化膜を堆積した際のばらつきは無視でき、ＣＭＰ工程で生じるばらつきのみになるとの考え方も可能となるが、ここでは、堆積時のばらつきにより、ＣＭＰ工程での研磨量が増加し、その結果としてＣＭＰ工程でのばらつきが大きくなるとの考えの下、堆積時のばらつきとＣＭＰ工程でのばらつきは分けて記している。
【００１７】
しかし、本発明によれば、例えば凸状物の高さを１μｍとし、その高さの半分の位置、つまり高さ０．５μｍの位置にシリコン酸化膜を堆積させる場合、シリコン酸化膜の膜厚は、例えば０．６μｍ〜２．５μｍ程度の膜厚でよく、その膜厚のばらつきを例えば１０％とすると０．０６μｍ〜０．２５μｍ程度、更にＣＭＰ工程がないため、そのばらつきは存在しないことになる。また、等方性エッチングのばらつきもエッチング量が少ないため、例えば０．０１μｍ〜０．２μｍ程度となり、全体のばらつきは低減することになる。
なお以上の数値は、一例であって本願発明を限定するものではない。
【００１８】
また、シリコン酸化膜を凸状物の高さ以上に堆積させて凸状部を完全に埋め込む場合であっても、本願発明によれば、従来よりもシリコン酸化膜の堆積膜厚を薄くして、平坦性をよりよくすることができる。従来技術では、平坦な膜を得るためにCMPを用いるが、CMPを行うためには凸状物の高さに対して、十分なマージンを持たせた高さにまでシリコン酸化膜を堆積させる必要がある。そのために、CMPの研磨量ばらつきや、等方性エッチングのばらつきが大きくなるためである。これに対して、堆積膜厚が薄くてもよいので、従来のように厚い膜を堆積する場合に比べて堆積時の膜厚のばらつきを低減することができる。さらに、等方性エッチング時のエッチング量のばらつきも低減することが可能となり、表面がより平坦なシリコン酸化膜を形成することができる。あるいは、基板表面からのシリコン酸化膜表面の高さが、目標の高さに対して精度よく形成できる。
【００１９】
前記凸状部は、その高さが２０〜２０，０００ナノメートルであってもよい。
また、前記堆積工程が、前記凸状部の１．２〜５倍の高さのシリコン酸化膜を堆積させる工程であってもよい。
さらに、前記エッチング工程が、前記堆積工程で堆積したシリコン酸化膜の表面を、前記凸状部の高さに対して０．２〜４．９倍の厚さだけエッチングする工程であってもよい。
【００２０】
前記凸状部が、少なくとも側壁の一部に回路素子が形成された島状半導体層であってもよい。さらに、前記回路素子がトランジスタあるいはメモリセルであってもよい。
また、前記凸状部が、その表面に凹部を有していてもよい。
また、前記堆積工程が、不純物の導入されていないノンドープのシリコン酸化膜を堆積させる工程であってもよい。
【００２１】
前記堆積工程に先立って、前記凸状部の表面に被覆性のよい絶縁膜を形成する工程をさらに備えていてもよい。特に、前記凸状部がその表面の一部に凹部を有している場合にこのようにすることが好ましい。前記堆積工程に先立って、被覆性のよい絶縁膜を表面に形成するようにすれば、凹部を被覆性のよい絶縁膜で埋めた後にシリコン酸化膜を堆積させることができ、前記凸状部表面に空隙（いわゆるボイド）を残さずに均質に膜を形成することができる。従って、信頼性の高い半導体装置を製造することができる。
【００２２】
前記凸状部の表面に形成する前記絶縁膜は、その膜厚が５〜１００ナノメートルであってもよい。
また、前記凸状部の表面に形成する絶縁膜が、テトラエキトキシシランを原料とし化学気相成長法により形成される酸化膜を含む絶縁膜であってもよい。
さらにまた、前記凸状部の表面に形成する前記絶縁膜が、ノンドープのシリコン酸化膜であってもよい。
【００２３】
あるいは、前記凸状部の表面に形成する絶縁膜が、減圧化学気相成長法により形成されるシリコン酸化膜を含む絶縁膜であってもよい。
【００２４】
また、前記シリコン酸化膜が、前記凸状部の一部を露出させて形成された膜であり、露出した前記凸状部の一部もしくは全部を被覆する絶縁膜もしくは導電膜を形成する工程をさらに備えていてもよい。
【００２５】
前述のように、本発明により、半導体基板に形成された１以上の凸状部が形成された半導体装置において、前記凸状部の表面にバッファ層となる絶縁膜を堆積する工程と、高密度プラズマ（ＨＤＰ）−化学気相成長（ＣＶＤ）法によりシリコン酸化膜を堆積する工程と、等方性エッチングによりエッチバックを行う工程とを備えることにより、前記凸状部の半導体基板表面垂直方向、つまり高さ方向の任意の位置にシリコン酸化膜を形成することが可能となる。
【００２６】
また、本発明によれば、少なくとも一部に凹部を含む凸状部が形成された半導体装置において、テトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成される酸化膜、若しくは減圧化学気相成長（ＬＰＣＶＤ）法による酸化膜を堆積する工程と、高密度プラズマ（ＨＤＰ）−化学気相成長（ＣＶＤ）法によりシリコン酸化膜を堆積する工程と、等方性エッチングによりエッチバックを行う工程とを備えることにより、前記凸状部の半導体基板表面垂直方向、つまり高さ方向の任意の位置にシリコン酸化膜を形成することが可能となる。
【００２７】
以上により、例えば縦型ＭＯＳトランジスタやＦｉｎ型ＭＯＳトランジスタ、その他縦型のメモリセル等において、半導体基板表面垂直方向の任意の位置に平坦性の良いシリコン酸化膜を形成することが可能となる。
【００２８】
また、以上により、例えば、平面型ＭＯＳトランジスタにおいても、ゲート上部のみ露出させ、その部分のみシリサイド化を行うといった場合に、本手法を用いることによりゲート上部のみ露出させることがＣＭＰ等を用いた場合よりも高い精度で可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明は、すべての点で例示であって、限定的なものではないと考えられるべきである。
【００３０】
（実施の形態１）
図１は本発明の製造方法を用いて半導体基板上にシリコン酸化膜が形成されたものの一例を示す断面図である。この実施の形態では、Ｐ型シリコンからなる半導体基板１００の表面に島状半導体層である凸状部３００が形成されている。そして、前記凸状部３００の表面の一部と前記半導体基板１００表面にシリコン酸化膜２００が例えば５〜１００ｎｍ程度堆積されている。さらに、シリコン酸化膜４５０が凸状部３００の一部を露出するように形成され、更に、シリコン酸化膜４５０の表面と凸状部３００の露出した表面上に絶縁膜５００が堆積されている。この発明の製造方法を適用することにより、半導体基板垂直方向の任意の位置に制御性よく平坦性のよいシリコン酸化膜４５０を形成することが可能な構造が得られる。なお、シリコン酸化膜の平坦性については、その高さのばらつきが凸状部３００の高さの５〜１０％程度が望ましいが、必ずしもその範囲に限定されるものではなく、ばらつきが少ないほどより望ましい。
【００３１】
なお、本実施例では半導体基板上の凸状部に関して、特にその材料や形状は限定しないが、例えば縦型ＭＯＳトランジスタやＦｉｎ型ＭＯＳトランジスタ等に用いられるシリコンからなる島状半導体層が挙げられる。しかし、必ずしもそれらに限定されるものではなく、半導体基板上に配置された凸状部であればその材料や形状は問わない。また、本実施例では絶縁膜５００を凸状部３００及びシリコン酸化膜４５０上に堆積しているが、前記絶縁膜５００は前記凸状部３００の一部、若しくは前記シリコン酸化膜４５０の一部のみに被覆されていてもよい。また、またシリコン酸化膜４５０は導電膜であってもよい。さらに、前記凸状部３００は、その一部にサリサイドや不純物イオン注入等の処理がされていてもよい。前記のサリサイドや不純物イオン注入がされた部分の組成や形状は特に限定されない。
【００３２】
また、前記シリコン酸化膜４５０はノンドープであることが望ましいが、必ずしもノンドープである必要はなく、例えばＢ（ボロン）やＰ（燐）等をドープした酸化膜でもよく、また、意図せず不純物がドープされた場合があっても構わない。なお、ノンドープとは、素子に対して動作上影響を与えるものでなければ、その不純物濃度は特に限定しないが、例えば１×１０10ｃｍ-2以下の濃度が望ましい。
【００３３】
図１７、図１８は、本発明の製造方法を用いて半導体基板上の凸状部を埋めたものの異なる例を示す断面図である。図１７に示したように、半導体基板１００上の凸状部３００は複数あってもよく、また、図１８に示したように夫々凸状部３００の高さが異なっていても構わない。
【００３４】
また、図１で、凸状部３００の形状が角柱状の場合を示したが、凸状部３００の形状はこれに限定されるものではない。図５、図６は、この発明の製造方法が適用可能な凸状部３００の形状の異なる例を示す平面図および断面図である。図５（ａ）は平面図、図５（ｂ）は、図５（ａ）のＨ−Ｈ’の断面図である。また、図６（ａ）は平面図、図６（ｂ）は、図６（ａ）のＩ−Ｉ’の断面図である。例えば、図５に示したように円柱状３１０であってもよく、あるいは図６に示したように半導体基板１００表面の平行方向に延伸するような形状３２０であってもよい。さらにまた、図７に示したような縦型ＭＯＳトランジスタであってもよい。図７（ａ）は平面図、図７（ｂ）は、図７（ａ）のＪ−Ｊ’の断面図である。半導体基板１００上に形成された凸状部であれば、その形状は特に限定されない。
【００３５】
≪シリコン酸化膜の形成方法≫
この発明の半導体装置の製造方法の各工程について以下に説明する。
【００３６】
図２は、この発明の製造方法を適用する半導体基板の形状を示す平面図と断面図である。図２（ａ）は平面図、図２（ｂ）は、図２（ａ）のＧ−Ｇ’の断面図である。図３は、ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法によるシリコン酸化膜４００を堆積した後の形状を示す断面図である。図４は、前記シリコン酸化膜をエッチバックし、堆積工程が完了した後の形状を示した断面図である。図１は、堆積工程完了後に例えば絶縁膜５００を堆積した後の形状を示した断面である。
【００３７】
図２に示すように、その表面にシリコン酸化膜を形成する半導体基板は、Ｐ型シリコンからなる半導体基板１００の上に柱状の凸状部３００が形成され、前記凸状部３００の表面に例えばシリコン酸化膜からなるバッファ層２００が例えば５〜１００ｎｍ程度配置されたものである。しかし、バッファ層２００に用いる材料は、これに限定されるものではなく、ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法による層間膜堆積時に凸状部３００の表面を保護することが可能であればよい。また、バッファ層２００は、単一の材料による単層膜でも複数の材料による積層膜でも構わない。
【００３８】
次に、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜４００を堆積する（図３参照）。成膜条件の一例を示すと、例えば、シラン(SiH4)及び酸素(O2)を原料とし、SiH4流量20〜200sccm、O2流量50〜500sccm、アルゴン(Ar)若しくはヘリウム(He)、または水素(H2)を100〜1000sccm程度で成膜することができる。また、LFは2000〜4000W、HFは1000〜3000W程度である。ただし、前述の条件は一例であって、これに限定されるものではない。堆積する膜厚については、形成すべきシリコン酸化膜の高さ（図４の図中ｈ）の約１．２倍から５倍程度が望ましいが、必ずしもその範囲に限定されるものではない。また、堆積するシリコン酸化膜４００はノンドープの酸化膜であることが不純物の素子への影響を排除する意味において好ましいが、前述のように、必ずしもノンドープである必要はない。
【００３９】
ＨＤＰ−ＣＶＤ法では、半導体基板表面に対して平行な面と垂直な面とで、異なる膜厚および密度のシリコン酸化膜４００が形成される。これは、ＨＤＰ−ＣＶＤ法はシリコン酸化膜の成長とエッチングを同時に進行的に行うシリコン酸化膜成膜方法であるためである。その為、膜厚に異方性が存在するシリコン酸化膜が形成される。更に、エッチングにさらされない部分はシリコン酸化膜の密度が低く、例えば弗化水素水溶液等によるウェットエッチングによるエッチングレートも異方性を持つこととなる。図３では図中Ａで示した部分は高密度のシリコン酸化膜が形成され、Ｂで示した部分にはＡに比して低密度のシリコン酸化膜が形成されていることになる。
【００４０】
次に、例えば弗化水素水溶液によるウェットエッチングを行い、半導体基板表面に平行な層間膜４５０を形成する（図４参照）。ただし、等方性エッチングであれば、その手法や用いる材料は特に限定しない。たとえば、ケミカルドライエッチ（ＣＤＥ）等であってもよい。ウェットエッチングに代表される等方性エッチングのエッチング量は、ＨＤＰ−ＣＶＤ法による堆積量の０．２倍〜４．９倍が好ましい。しかし、必ずしもその範囲に限定されるものではなく、所望の形状が得られる限りにおいては特に限定されるものではない。
【００４１】
以上により、半導体基板表面上に凸状部が存在し、前記凸状部の高さ方向の任意の位置決め可能であり、その表面が平坦なシリコン酸化膜が得られる。
なお、シリコン酸化膜４５０の平坦性については、膜厚のばらつきが凸状部３００の高さに対して５〜１０％程度が望ましいが、必ずしもその範囲に限定されるものではなく、膜厚のばらつきが少ないほどより望ましい。
【００４２】
図４の堆積工程完了後に図１に示す絶縁膜５００を堆積する。ここで、図１に示す絶縁膜の堆積工程は必ずしも図４の堆積工程完了直後に実施する必要はなく、例えば凸部３００の露出した部分にサリサイド工程を行った後、前記絶縁膜を堆積してもよい。即ち、図４の堆積工程が完了した後であれば、その順序は特に限定されない。更に、絶縁膜５００を堆積する前に導電膜等を堆積して配線等を形成してもよい。
【００４３】
（実施の形態２）
図１０は本発明の製造方法を用いて半導体基板上にシリコン酸化膜が形成されたものの異なる例を示す断面図である。
【００４４】
図８は、この発明の製造方法を適用する半導体基板の形状を示す平面図と断面図である。図８（ａ）は平面図、図８（ｂ）は、図８（ａ）のＫ−Ｋ’の断面図である。図９は、例えばテトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成される酸化膜による薄膜シリコン酸化膜２１０を堆積した後の形状を示す断面図である。図１０は、ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法によるシリコン酸化膜４００を堆積した後の形状を示す断面図である。図１１は、前記シリコン酸化膜をエッチバックし、堆積工程が完了した後の形状を示す断面図である。図１２は、堆積工程完了後に例えば絶縁膜５００を堆積した後の形状を示した断面図である。
【００４５】
なお、本実施例では、半導体基板上の凸状部３００がその側壁の一部に凹部を有しているが、これは、本願発明が図示したような形状の凸状部３００に対して適用することが好ましいことを示すための例であり、図１７、図１８に示すような凸状部３００であってもよい。なお、図１７、図１８に示したように、半導体基板１００上の凸状部は複数でもよく、更に夫々の高さが異なっていてもよいのはいうまでもない。また、凸状部３００の形状は、角柱に限らず、円柱や、半導体基板１００表面の平行方向に延伸する形状でもよく、あるいは縦型ＭＯＳトランジスタ等であってよく、半導体基板１００上に形成された凸状部である限りにおいては、その形状は特に限定されない。
【００４６】
また、前記側壁とは、その壁面が半導体基板の表面と平行な面に対して、少なくとも１度以上の傾斜を持つ面を指すものであればよい。
図８に示すように、その表面にシリコン酸化膜を形成する半導体基板は、例えばＰ型シリコンからなる半導体基板１００の上に少なくとも１つ以上の凹部を持つ柱状の凸状部３００が形成されたものである。
【００４７】
図８の半導体基板１００に対して、前記凸状部３００の表面にテトラエトキシシランを原料とし、化学気相成長（ＣＶＤ）法により形成される酸化膜２１０を堆積させて、凸状部３００の凹部を完全に埋め込む（図９参照）。具体的な成膜条件の一例として、例えば、テトラエトキシシラン(TEOS)及びオゾン(O3)を原料とし、TEOS流量100〜2000mgm、O3流量3000〜10000sccm、350℃〜600℃程度の温度で成膜する。圧力は10〜760Torr程度である。なお、前述の条件として、オゾン(O3)を用いるO3-TEOS膜を示したが、一例であって、これに限定されるものではない。また、テトラエトキシシラン(TEOS)を用いた成膜であれば、前述の方法以外の成膜方法を用いてもよいことはいうまでもない。
【００４８】
また、一例では、酸化膜２１０の厚さは５〜１００ｎｍ程度である。しかし、酸化膜２１０の膜厚は、上記の範囲に限定されるものではなく、凸状部３００の凹部を埋めることができればその膜厚は限定されない。図１６は、凸状部３００の凹部を酸化膜２１０で埋めた様子を示す断面図である。詳細には、図１６に示すように、必ずしも凹部を完全に埋め込む必要はなく、次工程のＨＤＰ−ＣＶＤ法による酸化膜の堆積時に、いわゆるボイド、つまり空孔ができない程度に凹部を埋めることができればよい。
【００４９】
更に、酸化膜２１０は、ノンドープの酸化膜であることが不純物の素子への影響を排除する意味において好ましいが、必ずしもノンドープである必要はない。例えばＢ（ボロン）やＰ（燐）等をドープした酸化膜でもよい。また、意図せず不純物がドープされた場合があっても構わない。なお、ノンドープとは、素子に対して動作上影響を与えるものでなければ、その不純物濃度は特に限定しないが、例えば１×１０10ｃｍ-2以下の濃度が望ましい。
【００５０】
また、酸化膜２１０を堆積した後、Ｎ2雰囲気若しくはＯ2雰囲気、Ｈ2Ｏ雰囲気等でアニール処理をすることが好ましい。これは、酸化膜２１０の弗化水素水溶液に対するウェットエッチングレートがＨＤＰ−ＣＶＤ法によるシリコン酸化膜の平坦部のウェットエッチレートに近づく為である。
【００５１】
次に、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜４００を堆積する（図１０参照）。なお、シリコン酸化膜４００を堆積する膜厚は、形成すべきシリコン酸化膜の高さ（図１１にｈｈで示すシリコン酸化膜の厚さ）の約１．２倍から５倍程度が望ましいが、必ずしもその範囲に限定されるものではない。なお、図３の説明で前述したように、酸化膜４００は、形成される膜厚に異方性ある。
【００５２】
次に、例えば弗化水素水溶液によるウェットエッチングを行い、半導体基板表面に平行な層間シリコン酸化膜４５０を形成する（図１１参照）。ただし、等方性エッチングであれば、その手法や用いる材料は特に限定しない。たとえば、ケミカルドライエッチ（ＣＤＥ）等であってもよい。ウェットエッチングに代表される等方性エッチングのエッチング量は、ＨＤＰ−ＣＶＤ法による堆積量の０．２倍〜４．９倍が好ましい。しかし、必ずしもその範囲に限定されるものではなく、所望の形状が得られる限りにおいては特に限定されるものではない。
【００５３】
図１１の堆積工程完了後に図１２に示す絶縁膜５００を堆積する。ここで、図１２に示す絶縁膜の堆積工程は必ずしも図１１の堆積工程完了直後に実施する必要はなく、例えば凸部３００の露出した部分にサリサイド工程を行った後、前記絶縁膜を堆積してもよい。即ち、図１１の堆積工程が完了した後であれば、その順序は特に限定されない。更に、絶縁膜５００を堆積する前に導電膜等を堆積して配線等を形成してもよい。
本実施例に示した手法を用いることで、半導体基板上に凹部を有する凸状部の任意の高さに位置決めをして平坦にシリコン酸化膜を形成することが可能となる。
【００５４】
図１３、図１４および図１５は、凸状部３００の側壁の凹部の異なる形状の例を示す断面図である。図１３（ａ）は平面図、図１３（ｂ）は、図１３（ａ）のＬ−Ｌ’の断面図である。また、図１４（ａ）は平面図、図１４（ｂ）は、図１４（ａ）のＭ−Ｍ’の断面図である。さらに、図１５（ａ）は平面図、図１５（ｂ）は、図１５（ａ）のＮ−Ｎ’の断面図である。凹部の形状は、例えば図１３に示したように庇状の形状でもよく、また、図１４に示したように凹部が半導体基板表面水平方向に延伸していてもよく、また、図１５に示したように凹部の部分で階段状になっていてもよい。いずれの形状であっても、この実施の形態の製造方法を適用することが可能である。なお、凹部の箇所が複数に亘って配置されていてもよいことはいうまでもない。
【００５５】
このようにして形成されたシリコン酸化膜４５０の平坦性については、その高さのばらつきが凸状部３００の高さの５〜１０％程度が望ましいが、必ずしもその範囲に限定されるものではなく、ばらつきが少ないほどより望ましい。
【００５６】
また、本実施例では図９に示したように凹部を有する凸状部に対して、テトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成される酸化膜を堆積させたが、テトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成される酸化膜に限らず、例えば減圧ＣＶＤ膜等でも所望の形状が得られる限りにおいては、特に限定しない。また、例えば５〜１００ｎｍ程度のＰｏｌｙ−Ｓｉ膜若しくはアモルファスＳｉ膜を堆積し、その後熱酸化を行うことで酸化膜を形成してもよい。
【００５７】
（実施の形態３）
実施の形態２の変形例として、図９の酸化膜２１０にテトラエトキシシラン(TEOS)及びオゾン(O3)を原料とする膜を適用する代わりに、オゾン(O3)を用いるO3-TEOS膜を用いてもよい。この場合の具体的な成膜条件の一例としては、例えば、テトラエトキシシラン(TEOS)及びオゾン(O3)を原料とし、TEOS流量100〜2000mgm、O3流量3000〜10000sccm、350℃〜600℃程度の温度で成膜する。なお、圧力は10〜760Torr程度である。ただし、前記成膜条件は一例であって、これに限定されるものではない。
【００５８】
最後に、前述した実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更とが含まれることが意図される。
【図面の簡単な説明】
【００５９】
【図１】堆積工程完了後に例えば絶縁膜５００を堆積した後の形状を示した断面である。（実施の形態１）
【図２】この発明の製造方法を適用する半導体基板の形状を示す平面図と断面図である。（実施の形態１）
【図３】ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法によるシリコン酸化膜４００を堆積した後の形状を示す断面図である。（実施の形態１）
【図４】前記シリコン酸化膜をエッチバックし、堆積工程が完了した後の形状を示した断面図である。（実施の形態１）
【図５】この発明の製造方法が適用可能な凸状部の形状の異なる例を示す平面図および断面図である。
【図６】この発明の製造方法が適用可能な凸状部の形状のさらに異なる例を示す平面図および断面図である。
【図７】この発明の製造方法が適用可能な凸状部の形状のさらに異なる例を示す平面図および断面図である。
【図８】この発明の製造方法を適用する半導体基板の形状を示す平面図と断面図である。（実施の形態２）
【図９】テトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成される酸化膜による薄膜シリコン酸化膜２１０を堆積した後の形状を示す断面図である。（実施の形態２）
【図１０】ＨＤＰ（高密度プラズマ）−ＣＶＤ（化学気相成長）法によるシリコン酸化膜４００を堆積した後の形状を示す断面図である。（実施の形態２）
【図１１】前記シリコン酸化膜をエッチバックし、堆積工程が完了した後の形状を示す断面図である。（実施の形態２）
【図１２】堆積工程完了後に例えば絶縁膜５００を堆積した後の形状を示した断面図である。（実施の形態２）
【図１３】凸状部３００の側壁の凹部の異なる形状の例を示す断面図である。（実施の形態２）
【図１４】凸状部３００の側壁の凹部のさらに異なる形状の例を示す断面図である。（実施の形態２）
【図１５】凸状部３００の側壁の凹部のさらに異なる形状の例を示す断面図である。（実施の形態２）
【図１６】凸状部３００の凹部を酸化膜２１０で埋めた様子を示す断面図である。（実施の形態２）
【図１７】本発明の製造方法を用いて半導体基板上の凸状部を埋めたものの異なる例を示す断面図である。
【図１８】本発明の製造方法を用いて半導体基板上の凸状部を埋めたもののさらに異なる例を示す断面図である。
【図１９】従来の半導体装置の製造方法を示す概略鳥瞰図である。
【図２０】従来の半導体装置の製造方法を示す概略鳥瞰図及び断面図である。
【図２１】従来の半導体装置の製造方法を示す概略断面図である。
【符号の説明】
【００６０】
１００    半導体基板
２００    絶縁膜
２１０    テトラエトキシシランを原料とした化学気相成長（ＣＶＤ）法により形成された酸化膜
３００、３１０、３２０    凸状部
３５０    柱状半導体層
３６０    ゲート絶縁膜
３７０    ゲート
３５０    拡散層
４００    ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜
４５０    シリコン酸化膜
５００    絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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