(57)【要約】      （修正有）【課題】簡略化されたＳ／Ｄ領域の選択的エピタキシャル方法を提供する。【解決手段】ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法であって、基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とからなり、第１領域は少なくとも１つのゲートスタックを含む、  基板上に、基板１と同じエッチング化学的特性でエッチング可能である、多結晶シリコンまたは多結晶ＳｉＧｅのトップ層を形成する工程と、  基板の第１領域（Ｉ）から、トップ層５を、第２基板領域（ＩＩ）の多結晶シリコンまたは多結晶ＳｉＧｅに対して選択的に除去する工程と、  第２基板領域（ＩＩ）のトップ層５と、第１基板領域（Ｉ）のＳ／Ｄ領域の基板の少なくとも一部とを、少なくとも１つのゲートスタックに対して選択的に、同時に除去する工程と、  第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース／ドレイン（Ｓ／Ｄ）領域の選択的エピタキシャル成長方法であって、半導体材料の基板（１）を提供する工程を含み、該基板は第１基板領域（Ｉ）と第２基板領域（ＩＩ）とからなり、該第１領域は少なくとも１つのゲートスタックを含む該成長方法が、更に、
該基板上に少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を提供する工程であって、該トップ層は、該基板（１）と同じエッチング化学的特性でエッチング可能である工程と、
該基板（１）の該第１領域（Ｉ）から、該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を、該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅに対して選択的に除去する工程と、
該第２基板領域（ＩＩ）の該多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と、該第１基板領域（Ｉ）のＳ／Ｄ領域の該基板の少なくとも一部とを、該少なくとも１つのゲートスタックに対して選択的に、同時に除去する工程と、
該第１基板領域（Ｉ）に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程と、を含む選択的エピタキシャル成長方法。
【請求項２】
上記多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と上記基板との間に、ストップ層（３、６）が形成され、該ストップ層は、該トップ層（５）と同じエッチング化学的特性でエッチングされない請求項１にかかる選択的エピタキシャル成長方法。
【請求項３】
上記第１領域（Ｉ）から、上記多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を除去する工程が、上記ストップ層（３、６）が露出するまで行われる請求項２にかかる選択的エピタキシャル成長方法。
【請求項４】
上記同時に除去する工程が、上記ストップ層（３、６）を除去するブレークスルーエッチング工程を含む請求項３にかかる選択的エピタキシャル成長方法。
【請求項５】
更に、上記第２領域（ＩＩ）を覆い上記第１領域（Ｉ）を露出させるために、上記多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）の上にレジスト層を堆積する工程とパターニングする工程とを含む請求項１にかかる選択的エピタキシャル成長方法。
【請求項６】
上記第１領域（Ｉ）から上記多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）を除去する工程と、同時に除去する工程との間に、上記第２領域（ＩＩ）の上のレジストを除去する工程が行われる請求項５にかかる選択的エピタキシャル成長方法。
【請求項７】
上記第２領域が、少なくとも１つのゲートスタックを含む請求項１にかかる方法。
【請求項８】
更に、最終点を引き起こす工程を含む請求項３にかかる方法。
【請求項９】
上記基板が、シリコン、ゲルマニウム、またはＳｉＧｅからなる請求項１にかかる方法。
【請求項１０】
上記基板と上記多結晶シリコンのトップ層が、ＳＦ６とＨＢｒの混合物でエッチングされる請求項１にかかる方法。
【請求項１１】
上記多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）が、２０ｎｍから１５０ｎｍの間の厚みを有する請求項１にかかる選択的エピタキシャル成長方法。
【請求項１２】
上記多結晶ＳｉＧｅのトップ層（５）が、０％から０．５％の間のＧｅ濃度を有する請求項１にかかる選択的エピタキシャル成長方法。
【請求項１３】
上記ストップ層が、シリコン酸化物からなる請求項２にかかる選択的エピタキシャル成長方法。
【請求項１４】
上記シリコン酸化物のストップ層が、０ｎｍから３０ｎｍの間の厚みを有する請求項１３の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース／ドレイン領域のエピタキシャル層の選択的な成長方法に関する。
【背景技術】
【０００２】
半導体の製造工程において、ウエハの他の部分のエッチングからウエハの一部を保護するために、ハードマスク（ＨＭ）が適用される。ハードマスクは通常、後に除去されなければならない。一般に、エッチング耐性材料がハードマスクに使用される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳＦＥＴトランジスタを製造するためのプロセスフローを考えた場合、ゲートスタックが形成され、ゲートスタックは、シリコン酸化物（２）とスペーサ（４）により覆われている（図１（Ａ）参照）。ゲート周辺のスペーサ（４）は、一般に、シリコン窒化物からなる。これはエピタキシャル成長中にゲートを保護するため、全体を包むことは非常に重要である。更なる処理工程は、図１に示されている。第１の工程では、１層のハードマスク（５）またはハードマスクスタックが堆積される（図１（Ｂ．１））。これらはソース／ドレインのエッチング中にはエッチングされない（図１（Ｂ．２）に、２層スタック（５、６）が記載されている）。次に、ソースおよびドレイン（Ｓ／Ｄ）とゲートスタックとを含む第１領域が開口される。ハードマスク（５）は、基板（１）の第１領域の（ゲートのキャップとして使用される）シリコン酸化物や（スペーサとして使用される）シリコン窒化物に対して選択的にエッチングされ、基板（１）の第２領域の上のハードマスクに対しても選択的にエッチングされる。もし、ハードマスクのエッチングが十分な選択性を持って行われない場合、シリコン酸化物／シリコン窒化物の消費量の正確な制御が必要となる。以下の工程（図１（Ｄ））では、ソース／ドレイン（Ｓ／Ｄ）のシリコンエッチングが、シリコン酸化物やシリコン窒化物に対して選択的に行われる。エッチング速度は、露出したシリコンの量に依存する。ハードマスク（５）の一部が、ブレークスルー（ＢＴ）エッチにより消費される。次に、エピタキシャル層が形成される。エピタキシャル成長は、シリコン酸化物やシリコン窒化物に対して選択的に行われる。最後に、第２領域のハードマスクが除去される（図１（Ｅ））。エピタキシャル層の成長前にハードマスクは除去できないことを注意すべきである。ウエハ（の少なくとも第２領域）を保護する必要があるからである。最先端のアプローチでは、第２領域上のハードマスクは、エッチング工程により後に除去され、これによりフィールド酸化膜が失われる。第１領域上に追加の保護マスクを形成することで、解決の可能性はあるが、これは明らかに複雑さを増加させる。
【０００４】
シリコン窒化物が、スペーサ（４）の典型的な材料である。シリコン窒化物はハードマスク（５）には適用できない。なぜなら、ハードマスクの除去中にスペーサ（４）も同様に除去されてしまうからである。代わりに、シリコン酸化物は使用可能である。しかしながら、シリコン酸化物は適当な材料ではない。シリコン酸化物は、ゲートの上部に使用されるからである。シリコン酸化物をハードマスクに使用した場合、（エピタキシャル成長中にゲートを保護するために）ゲート上の酸化物キャップ層を損傷させないように、ハードマスクを非常に注意深く除去しなければならない。シリコン酸化物のハードマスクを使用した場合、第２領域上の余剰の酸化物を除去する必要があり、これは第１領域のフィールドの消費を増加させる。後者は酸化物を２倍除去するからである。リソグラフィを使用し、第２領域のみをエッチングする選択もあるが、複雑性を増加させる。
【０００５】
最先端の解決法として、ハードマスクとして多結晶シリコンを使用することも不可能である。多結晶シリコンのハードマスクは、選択的な方法でのエピタキシャル成長を許容しないため、エピタキシャル成長前に除去する必要がある。エピタキシャル層は、第１領域のＳ／Ｄ領域を満たすだけでなく、ウエハ全体を覆う。しかしながら、窒化物や酸化物（例えば、酸化物ゲートキャップ層やフィールド酸化物）に対してエッチングの選択性を有し、歪の導入が少ないため、多結晶シリコンのハードマスクを用いることが望まれ、有用である。
【０００６】
本発明は、従来技術の解決法の欠点を克服するＳ／Ｄ領域の選択的エピタキシャル方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ソース／ドレイン領域の選択的エピタキシャル成長方法に関する。かかる方法は、最初の工程として、半導体材料の基板を提供する工程を含み、基板は第１基板領域と第２基板領域とからなる。第１領域は少なくとも１つのゲートスタックを含む。かかる成長方法は、更に、
基板上に少なくとも多結晶シリコンのトップ層を提供する工程であって、トップ層は、所定のエッチング化学的特性でエッチング可能である工程と、
基板の第１領域から、多結晶シリコンのトップ層を、第２基板領域の多結晶シリコンに対して選択的に除去する工程と、
第２基板領域の多結晶シリコンのトップ層と、第１基板領域の基板の少なくとも一部とを、所定の溶液で同時に除去する工程と、
第１基板領域に、Ｓ／Ｄ領域の選択的エピタキシャル成長を行う工程とを含む。
【０００８】
好適には、第１領域から多結晶シリコンのトップ層を除去する工程が、スペーサライナ、スペーサ材料、または第２領域が露出するまで行われる。
【０００９】
特定の具体例では、同時に除去する工程が、スペーサライナまたは第２領域を除去するブレークスルーエッチング工程を含む。
【００１０】
好適には、第１領域から多結晶シリコンのトップ層を除去する工程と、同時に除去する工程との間に、第２領域の上のレジストを除去する工程が行われる。
【００１１】
他の具体例では、第２領域が、少なくとも１つのゲートスタックを含む。
【００１２】
他の好適な具体例では、更に、最終点を引き起こす工程を含む。
【００１３】
基板は、好適には、シリコン、ゲルマニウム、ＳｉＧｅまたは他の好適な半導体材料からなる。
【００１４】
所定のエッチング化学的特性は、好適にはＳＦ６とＨＢｒの混合物で得られる。シリコン酸化物およびシリコン窒化物に対してＳ／Ｄ領域を選択的にエッチングするのに適した他のエッチング化学的特性が用いられても構わない。
【００１５】
第２層は、好適には酸化物である。選択的に窒化物であっても良い。
【発明を実施するための最良の形態】
【００１６】
本発明の方法は、Ｓ／Ｄ領域の選択的エピタキシャル成長と、エッチングされるＳ／Ｄ材料と同じエッチング化学的特性でエッチング可能なハードマスクの特徴的な使用と、を組み合わせる。好ましい具体例は、多結晶シリコンのハードマスクである。選択的に、（多結晶の）ＳｉＧｅでも良い。一般には、スペーサ処理の後、ゲートスタックは完全に覆われても構わない（図２（Ａ））。次に、方法の異なった工程が、図２（Ｂ）〜（Ｅ）に示されるように行われる。
【００１７】
最初に、少なくとも多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）と、例えば更なる酸化物層（６）とを含む、多結晶シリコンまたは多結晶ＳｉＧｅのハードマスク層（図２（Ｂ．１））またはハードマスク層スタックが、堆積される。ハードマスク（５）のトップ層は、（例えばゲートの上の）シリコン酸化物やシリコン窒化物に対して選択的にエッチングできなければならない。トップ層（５）は、このように、例えばゲート上のシリコン酸化物（２）をエッチングしない化学的特性を有するようにエッチングされる。多結晶シリコンまたは多結晶ＳｉＧｅのハードマスクが使用された場合、シリコン酸化物やシリコン窒化物に対して選択的に多結晶シリコンや多結晶ＳｉＧｅをエッチングすることが可能となる。この方法は、ゲート上の酸化物に歪をかけにくい。
【００１８】
次の工程（図２（Ｃ））では、トップ層、スペーサ材料上のストッピング、およびスペーサライナ（３）（マスキング材料スタックの場合には、追加の堆積材料（６））を除去することにより、基板上の第１領域（Ｉ）が開口される。第２領域（ＩＩ）上のトップ層（５）は、この工程では変化せずに残る。
【００１９】
中間工程では第２領域上のレジストがレジストストリップ手段により除去される。
【００２０】
次の工程（図２（Ｄ））では、第１領域の基板の一部と同様に、第２領域上の多結晶シリコンまたは多結晶ＳｉＧｅのトップ層（５）が、所定に溶液でエッチングされる。この工程は、ブレークスルー（ＢＴ）エッチ工程の適用を含んでも良い。かかる工程により、追加の堆積材料（６）中の、残りのスペーサライナ（３）またはストップ層が除去される。残ったスペーサライナ（３）および追加の堆積材料（６）の双方は、ストップ層として機能してもよい。ＢＴエッチ工程は、酸化物ストップ層（３、６）を通ってエッチングされ、一般には、次の工程に先だってストップ層が数秒間クリーニングされる。この処理工程中、多結晶シリコンまたは多結晶ＳｉＧｅのハードマスク（５）が消費されるため、全体にエッチング速度は減少し、エッチング深さの制御性が改良される。
【００２１】
多結晶シリコンまたは多結晶ＳｉＧｅのハードマスクの除去中、最終点（エンドポイント）のきっかけが行われる。これは、多結晶シリコンまたは多結晶ＳｉＧｅを使用しない従来の方法では不可能であった。最終点は、エッチング処理中の、材料のエッチングが完了する時点として決定される。終了点を超えてエッチングを続けると、オーバーエッチングとなる。本件の場合、図２（Ｅ）に示すように、多結晶シリコンまたは多結晶ＳｉＧｅ（５）からシリコン酸化物（３、６）への移行が検出された時に、終了点に到達する。移行は、同時に、Ｓ／Ｄ材料のエッチングのための終了点の検出としても使用できる。露出したシリコン酸化物（堆積されたスペーサリニア（３）または追加の酸化物のいずれか）は、エピタキシャル成長前に、プレエピクリーニングに耐えなければなければならない。ハードマスク材料のエッチング速度は、エッチング深さを得るために、同じ／より高い／より低い、となるように選択されなければならない。これは、Ｓ／Ｄ材料のエッチング深さと同じ／より低い／より高い。
【００２２】
本発明にかかる方法では、エッチング速度の制御性がより良くなる（Ｓ／Ｄモジュール中のリセスエッチのパターン依存性がより少なくなる）。更に、エッチングが選択性を有する層（３、６）の厚みが低減できる。なぜなら、ＢＴエッチングに耐える必要がないからである。フィールド酸化材の消費は、この方法では制限することができる。更なる特徴として、第１領域のＨＭの開口が、第１領域のゲートスタックの上のシリコン酸化物でより穏やかに行われる。これにより、ゲートの上に必要となる酸化物の厚みを低減することができる。
【００２３】
この発明の１つの具体例では、多結晶シリコンまたは多結晶ＳｉＧｅのハードマスク層（５）の厚みは、２０ｎｍ〜１５０ｎｍの間であることが好ましく、好適には７０ｎｍである。
【００２４】
他の具体例では、多結晶ＳｉＧｅハードマスク層（５）のＧｅ濃度は、０％〜０．５％の間であることが好ましく、好適には０％である。この場合、ウエットエッチングが、好適にはＧｅ濃度が０．５％である、残った多結晶ＳｉＧｅの除去に用いられる。
【００２５】
他の具体例では、多結晶シリコンまたは多結晶ＳｉＧｅのハードマスクの下の、追加の酸化物層（６）の厚みは、０ｎｍ〜３０ｎｍの間であることが好ましく、好適には１０ｎｍである。酸化物層の厚みは、エピタキシャル成長前のクリーニングと関連する。
【００２６】
好ましい具体例では、多結晶シリコンまたは多結晶ＳｉＧｅのハードマスク（５）の厚みは、２０ｎｍ〜１５０ｎｍの間であることが好ましく、好適には７０ｎｍである。多結晶シリコンまたは多結晶ＳｉＧｅの下の、追加の酸化物層（６）の厚みは、０ｎｍ〜３０ｎｍの間であることが好ましく、好適には１０ｎｍである。多結晶ＳｉＧｅハードマスク層（５）のＧｅ濃度は、０％〜０．５％との間であることが好ましく、好適には０％である。
【図面の簡単な説明】
【００２７】
【図１】従来の解決法の方法工程を示す。
【図２】本発明にかかる解決法の方法工程を示す。
【符号の説明】
【００２８】
１  基板、２  シリコン酸化物層、３  ストップ層、４  スペーサ、５  トップ層、６  ストップ層。
【図１】
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【図２】
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【外国語明細書】
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