(57)【要約】【課題】  電界制御磁気素子及び電界制御磁気メモリ素子に関し、常磁性元素の強磁性化或いは強磁性元素の常磁性化を室温において電気的に制御する。【解決手段】  電極１／絶縁膜２／遷移金属からなる導電体層３の積層構造を有するとともに、導電体層３に絶縁膜２を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
電極／絶縁膜／遷移金属からなる導電体層の積層構造を有するとともに、前記導電体層に絶縁膜を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御することを特徴とする電界制御磁性素子。
【請求項２】
上記絶縁膜が、比誘電率が２０以上の高誘電率膜からなり、且つ、上記導電体層がＰｄ層からなることを特徴とする請求項１記載の電界制御磁性素子。
【請求項３】
請求項１または２に記載の電界制御素子をスピン偏極電子のソース或いはドレインとし、強磁性体からなる導電体層をスピン偏極電子のドレイン或いはソースとしたことを特徴とする電界制御磁気メモリ素子。
【請求項４】
請求項１または２に記載の電界制御素子を非磁性層を介して磁化が固定された磁化固定層と積層させてメモリセルを構成したことを特徴とする電界制御磁気メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界制御磁性素子及び電界制御メモリ素子に関するものであり、特に、通常の状態では常磁性を示す遷移金属の電子状態密度を制御して強磁特性を発現させるための構成に特徴のある電界制御磁性素子及び電界制御磁気メモリ素子に関するものである。
【背景技術】
【０００２】
近年、磁気抵抗効果素子等を用いた磁気ヘッドを搭載したＨＤＤ装置が広範に普及しているが、このような磁気抵抗効果素子を構成するためにはＮｉＦｅやＣｏＦｅ等の強磁性体が用いられている。
【０００３】
金属の基本的性質は伝導電子の状態密度に依存し、遍歴電子モデルによって元素の磁性が説明される。
このような遍歴電子モデルにおいて、電子間クーロン相互作用を取り入れた強磁性理論がストーナー・モデル（Ｓｔｏｎｅｒ  Ｍｏｄｅｌ）として知られている。
【０００４】
このストーナー・モデルにおいては、Ｉを交換相互作用，ρ（Ｅf ）をフェルミ準位における状態密度とすると、下記に式（１）として示すストーナー条件を満たす元素が強磁性体となる。
Ｉ×ρ（Ｅf ）＞１        ・・・（１）
で表される。
【０００５】
この様な強磁性体における強磁性−常磁性の転移は熱の印加によって行われているが、熱の印加は、強磁性体のキュリー点が高いので印加温度が高くなるとともに、局所的な熱の印加が困難であり、さらに、状態の高速切替えができないという問題があるため、この様な熱の印加による強磁性−常磁性転移を電子デバイスとして応用することは、非常に困難である。
【０００６】
また、電界印加による磁性制御は、ＧａＭｎＡｓ等の半導体中にＭｎやＦｅ等の磁性を有する元素を含ませた希薄磁性半導体において知られており（例えば、非特許文献１参照）、この希薄磁性半導体を用いてスピン偏極発光ダイオード等が実現され、各種の電子デバイスへの応用が期待されている。
【０００７】
しかし、希薄磁性半導体はキュリー温度が非常に低いため、低温での制御しかできず、電子デバイスへの応用に不可欠な室温動作が実現されていない。
因に、ＧａＭｎＡｓのキュリー点は約１１０Ｋであり、液体窒素（７７Ｋ）で冷却しなければならない。
【０００８】
一方、本発明者等は、元来磁性を示さないＰｄを超微粒子化することによって、その表面での二次元的な電子状態に起因して、室温で安定な強磁性の発現に成功した（例えば、非特許文献２参照）。
【０００９】
この研究によって、元素の種類が限られていた強磁性特性を常磁性元素に展開する展望が開けた。
【非特許文献１】Ｈ．Ｏｈｎｏ，ｅｔ．ａｌ．，Ｎａｔｕｒｅ，Ｖｏｌ．４０８，  ｐ．９４４，２０００ｐｐ．７５５−７６２，Ｏｃｔｏｂｅｒ  ２００５
【非特許文献２】Ｔ．Ｓｈｉｎｏｈａｒａ，Ｔ．Ｓａｔｏ，Ｔ．Ｔａｎｉｙａｍａ   ，Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．９１，Ｎｏ．１９，ｐｐ．１９７２０１−１〜１９７２０１−４，７  Ｎｏｖｅｍｂｅｒ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記の研究によって、元来磁性を示さない金属元素を強磁性体として用いる展望が開けたものの、微粒子合成による強磁性化であるため、電界等の外部入力によって磁性を自由に制御することができないという問題が依然としてある。
【００１１】
したがって、本発明は、常磁性元素の強磁性化或いは強磁性元素の常磁性化を室温において電気的に制御することを目的とする。
【課題を解決するための手段】
【００１２】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図１の上図は概略的斜視図であり、下図は、状態密度分布とフェルミ準位の関係の説明図であり、また、図における符号４は電源である。
図１参照
（１）上記課題を解決するために、本発明は、電界制御磁性素子において、電極１／絶縁膜２／遷移金属からなる導電体層３の積層構造を有するとともに、導電体層３に絶縁膜２を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御することを特徴とする電界制御磁性素子。
【００１３】
このように、遷移金属からなる導電体層３に絶縁膜２を介して電圧を印加してフェルミ準位の位置を移動させることによって、ストーナー条件を満たすようにすれば常磁性−強磁性遷移が可能になり、一方、ストーナー条件を満たしている導電体層３に対してはストーナー条件を外れるようにすることにより強磁性−常磁性遷移が可能になる。
【００１４】
（２）また、本発明は、上記（１）において、絶縁膜２が、比誘電率が２０以上の高誘電率膜からなり、且つ、導電体層３がＰｄ層からなることを特徴とする。
【００１５】
このように、絶縁膜２としてはＳｉＯ2 等の誘電体膜でも良いが、ストーナー条件を満たす或いは外すのに必要な電圧をより低減するためには、比誘電率が２０以上の高誘電率膜、典型的にはＨｆＯ2 膜を用いることが望ましい。
【００１６】
また、導電体層３として状態密度分布の極大値に位置がフェルミ準位に最も近いＰｄを用いることによって、ストーナー条件を満たすのに必要な電圧をさらに低減することができる。
【００１７】
（３）また、本発明は、電界制御磁気メモリ素子において、上記（１）または（２）に記載の電界制御素子をスピン偏極電子のソース或いは受け入れるドレインとし、強磁性体からなる導電体層３をドレイン或いはソースとしたことを特徴とする。
【００１８】
このように、電界制御素子をスピン偏極電子のソース或いはドレインとすることにより、電界印加による常磁性−強磁性遷移により磁化方向を書き込むことによって、電圧が印加されている間は、ソース−ドレイン間の抵抗値を高抵抗或いは低抵抗に維持することができるので、ＳＲＡＭ（スタティックＲＡＭ）的なメモリ素子を実現することができる。
【００１９】
（４）また、本発明は、電界制御磁気メモリ素子において、上記（１）または（２）に記載の電界制御素子を非磁性層を介して磁化が固定された磁化固定層と積層させてメモリセルを構成したことを特徴とする。
【００２０】
このように、ＭＲＡＭを構成するフリー層の代わりに電界制御素子を用いることによって、電流によって発生する磁界ではなく、電界で磁化方向の書込みが可能になるので、電流を消費することなく情報の書込みが可能になる。
【発明の効果】
【００２１】
本発明によれば、電気的な手段によって元来常磁性の遷移金属を層状の状態で強磁性にスイッチしたり、元来強磁性の遷移金属を常磁性にスイッチすることができるので、各種の電子デバイスへの応用が容易になる。
【００２２】
特に、磁気メモリ素子に応用した場合には、電流で発生した磁界ではなく、電圧によって磁化方向を制御する、即ち、情報を書き込むことができるので、電流を情報の書き込みのために消費することがなく、低消費電力化が可能になる。
【発明を実施するための最良の形態】
【００２３】
本発明は、遷移金属、典型的には状態密度分布の極大値の位置がフェルミ準位に最も近いＰｄからなる導電体層に絶縁膜、特に、絶縁膜として比誘電率が２０以上の高誘電率膜、典型的にはＨｆＯ2 膜を介して電圧を印加してフェルミ準位の位置を移動させることによって、常磁性−強磁性遷移或いは強磁性−常磁性遷移を制御するものである。
【００２４】
また、この電界制御素子をスピン偏極電子のソース或いはドレインとして、或いは、ＭＲＡＭのフリー層として用いることによって、情報書込みのための電力消費を必要としないＳＲＡＭ的な電界制御磁気メモリ素子を実現するものである。
【実施例１】
【００２５】
ここで、図２及び図３を参照して、本発明の実施例１の電界制御磁性素子を説明する。  図２参照  
図２は、本発明の実施例１の電界制御磁性素子の概略的斜視図であり、高濃度ドープにより縮退し金属化した単結晶シリコンからなる電極基板１１上に厚さｄが、例えば、５０ｎｍのＨｆＯ2 膜１２を介してＰｄ薄膜１３を設けたものであり、電極基板１１側が負になるように電源１４から電圧を印加することによってＰｄ薄膜１３に強磁性を発現させるものである。
【００２６】
次に、このＰｄ薄膜１３に強磁性特性を発現させるための条件を説明する。
まず、上述のストーナー条件におけるＰｄの交換相互作用Ｉは、Ｉ＝０．０２５〔Ｒy 〕であることが知られているので（必要ならば、非特許文献３：Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｂ，Ｖｏｌ．１６，Ｎｏ．１，ｐｐ．２５５−２６２，１  ＪＵＬＹ  １９７７のＴａｂｌｅ１参照）、ストーナー条件を満たすフェルミ準位における状態密度ρ（Ｅf1）は、
ρ（Ｅf1）＝１／Ｉ＝１／０．０２５＝４０〔（Ｒy ａｔｏｍ）-1〕  ・・・（２）
となる。
なお、Ｒy はリュードベリ単位で、Ｒy ＝１３．６ｅＶである。
【００２７】
また、電極基板１１にゲート電圧を印加しない状態でのフェルミ準位における状態密度ρ（Ｅf0）は、非特許文献４（Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｂ，Ｖｏｌ．２３，Ｎｏ．１２，ｐｐ．６３７７−６３９８，１５  ＪＵＮＥ  １９８１）のＴａｂｌｅ  VIIIのＤ（ＥF ）がアップスピンとダウンスピンの個々の状態密度を表しているので、
ρ（Ｅf0）＝１７．３６×２≒３４．７〔（Ｒy ａｔｏｍ）-1〕    ・・・（３）
となる。
【００２８】
したがって、Ｐｄ薄膜１３が強磁性特性を発現するためには、ρ（Ｅf ）をρ（Ｅf0）＝３４．７〔（Ｒy ａｔｏｍ）-1〕からρ（Ｅf1）＝４０〔（Ｒy ａｔｏｍ）-1〕まで増加させれば良いことになる。
【００２９】
図３参照  
図３は、Ｐｄの無バイアス状態における状態密度分布図（特許文献４のＦＩＧ．１３参照）であり、状態密度の極大値がフェルミ準位の極近傍に存在している。
したがって、ρ（Ｅf0）をρ（Ｅf1）まで増加させるためには、フェルミ準位の位置を状態密度の極大値の近傍まで移動させれば良いことが分かる。
【００３０】
そのためには、電極基板１１側を負にバイアスして、Ｐｄ薄膜１３中のＨｆＯ2 膜１２との界面近傍における電子を減らせば良く、そのために必要な電子数Δｅは図３におけるρ（Ｅf0）＝３４．７〔（Ｒy ａｔｏｍ）-1〕とρ（Ｅf1）＝４０〔（Ｒy ａｔｏｍ）-1〕における４ｄ電子の個数Ｎ（Ｅ）（アップスピンとダウンスピンがあるので２倍）の差から、
Δｅ＝０．０３２〔個／ａｔｏｍ〕              ・・・（４）
と評価され、一原子当たり０．０３２個の電子を減らせばストーナー条件を満たし、強磁性が発現することになる。
【００３１】
ここで、Ｐｄの
格子定数ａ：０．３８９ｎｍ
単位格子中の原子数ｂ：４個
原子一個当たりの４ｄ電子の数ｃ：１０個
であるので、Ｐｄの４ｄ電子密度ｎは、
ｎ＝ｂ×ｃ／ａ3 ＝４０／（０．３８９×１０-9）3 
≒６．８×１０29〔ｍ-3〕              ・・・（５）
となる。
【００３２】
この式（５）と上述の式（４）から、強磁性発現に必要な電子の減少数Δｎは、単位体積当たりに換算すると、
Δｎ＝ｎ×Δｅ／ｃ＝６．８×１０29×０．０３２／１０
≒２．１７×１０27〔ｍ-3〕        ・・・（６）
となる。
【００３３】
一方、電極基板１１に印加するゲート電圧Ｖg により変化する電子数（面密度σ）を見積もると、ＨｆＯ2 膜１２の比誘電率εr をεr ＝２４、ε0 を真空の誘電率、ｅを素電荷とすると、
σ＝ε0 ×εr ×（−Ｖg ）／ｅ×ｄ
＝８．８５×１０-12 ×２４×（−Ｖg ）／（１．６０×１０19×５０×１０-9）
≒２．６×１０16×（−Ｖg ）                    ・・・（７）
となる。
【００３４】
ここで、Ｐｄ薄膜１３の厚さの内、０．５ｎｍの厚さＤの領域の電子が変化すると仮定すると、単位体積当たり変化する電子数ΔＮは、
ΔＮ＝σ／Ｄ＝２．６×１０16×（−Ｖg ）／０．５×１０-9
＝５．２×１０25×（−Ｖg ）〔ｍ-3〕            ・・・（８）
となる。
【００３５】
したがって、強磁性特性を発現させるためには、ゲート電圧で減少する電子数ΔＮが、上述の式（６）の強磁性発現に必要な電子の減少数Δｎと等しくなる必要があり、
５．２×１０25×（−Ｖg ）＝ΔＮ＝Δｎ＝２．１７×１０27
から、
Ｖg ＝−２．１７×１０27／（５．２×１０25）
≒−４２〔Ｖ〕                                  ・・・（９）
となる。
【００３６】
したがって、Ｐｄ薄膜１３に強磁性特性を発現させるためには、電極基板１１側が負になるように４２Ｖ以上の電圧を印加すれば良く、このような印加電圧のオン−オフによりＰｄ薄膜１３の常磁性−強磁性スイッチを制御することが可能になる。
【００３７】
このように本発明の実施例１においては、Ｐｄ薄膜に電界を印加してフェルミ準位の位置を状態密度の極致近傍に移動させているので、元来は磁性を示さないＰｄ薄膜に強磁性特性を発現させることができる。
【００３８】
特に、このようなＰｄ薄膜におけるキュリー点は５９０Ｋ以上が期待されるので、室温動作が可能になる。
また、この実施例１の形態では、電圧のオン−オフによって、磁気シールド特性を任意に得ることができる。
【実施例２】
【００３９】
次に、図４を参照して、本発明の実施例２の電界制御磁気素子を説明する。
図４参照  
図４は、本発明の実施例２の電界制御磁性素子の概略的斜視図であり、（１００）面を主面とするＭｇＯ基板２１上にＰｄ薄膜２２をエピタキシャル成長させたのち、厚さｄが、例えば、５０ｎｍのＨｆＯ2 膜２３を介してＡｌ，Ａｕ，Ｔｉ，Ｎｉ，Ｐｔ等、例えば、Ａｌからなる電極２４を設け、電極２４側が負になるように電源２５から電圧を印加することによってＰｄ薄膜２２に強磁性を発現させるものである。
【００４０】
この場合、Ｐｄ薄膜２２は（１００）面に配向するのでゲート電界印加によるＨｆＯ2 膜２３との界面近傍の電子数の減少をより効果的に実現することができる。
即ち、Ｐｄの（１００）面は電子の局在性が高いために、状態密度の幅が狭くなることによって状態密度の極大値が高くなり、したがって、強磁性が発現しやすい面であることによる（上述の非特許文献２参照）。
【実施例３】
【００４１】
次に、図５を参照して、本発明の実施例３の電界制御磁気メモリ素子を説明する。
図５参照  
図５は本発明の実施例３の電界制御磁気メモリ素子の概略的斜視図であり、チャネル層となるＣｕ基板３１上に、磁化が一方向に固定された例えば、ＣｏＦｅからなるソース３２を設けるとともに、チャネル領域を介して対向する位置にドレイン３３を設ける。
【００４２】
この場合のドレイン３３は、Ｐｄ薄膜パターン３４、Ｐｄ薄膜パターン３４上に設けられたＨｆＯ2 膜３５、ＨｆＯ2 膜３５上に設けられた制御電極３６からなり、この制御電極３６には、制御電源３７により情報書き込み時及び情報保持時にＰｄ薄膜パターン３４がストーナー条件を満たす電圧を印加するものである。
【００４３】
ここで、ソース３２−ドレイン３３間に電源３８から電圧を印加するとソース３２からスピン偏極電子がスピン注入されて、チャネル領域を介してドレイン３３に到達する。
この時、スピン注入されたスピン偏極電子が緩和してスピンの向きが変わらないうちにドレイン３３に到達させるためには、チャネル長をスピン拡散長より短くする必要がある。
【００４４】
通常、非磁性体であるＣｕ基板３１中でのスピン拡散長は、平均自由工程より長いことが知られており、数ｎｍ〜数百ｎｍ、一般的には数十ｎｍであるので、数十ｎｍより若干長い長さに設定すればスピン緩和を起こさずにドレイン３３に注入されることになる。
【００４５】
この時、ドレイン３３を構成するＰｄ薄膜パターン３４が常磁性状態の場合には、スピン偏極電子はそのままドレイン３３に吸収されるが、Ｐｄ薄膜パターン３４が磁化方向がソース３２と逆向きの強磁性状態の場合には、ソース３２とドレイン３３における状態密度分布が異なっているため、抵抗が高くなり、電流計３９を流れる電流量の変化として検出される。
なお、全体構成の図示は省略するが、Ｐｄ薄膜パターン３４の磁化方向はメモリ素子を収容する容器に備えつけた永久磁石によって付与される。
【００４６】
この場合、制御電極３６に印加する電圧を保持した状態では常に高抵抗状態を示すので、情報“１”が書き込まれたことになり、一方、電圧を切ると情報が消去されるので、ＳＲＡＭ的なメモリ素子として作用することになる。
【００４７】
このように、本発明の実施例３においては、電界制御磁気素子をドレインとして用いているので、制御電極に印加する電圧のオン−オフを制御することによって、磁界や熱によらずに、選択的な情報の書込みが可能になる。
【実施例４】
【００４８】
次に、図６を参照して、本発明の実施例４の電界制御磁気メモリ素子を説明する。
図６参照  
図６は本発明の実施例４の電界制御磁気メモリ素子の概念的斜視図であり、ゲート電極４２がセンス線４５に接続されたアクセストランジスタ４１のドレイン４４に電界制御磁気メモリセル５０を構成する固定層５１を接続するとともに、電界制御磁気メモリセル５０を構成する書込層５３にビット線４７を接続し、さらに、電界制御磁気メモリセル５０を構成するＡｌ制御電極５５にワード線４６を接続したものである。
なお、アクセストランジスタ４１のソース４３は接地する。
【００４９】
この場合の電界制御磁気メモリセル５０は、ＣｏＦｅからなる固定層５１上にＡｌ−Ｏ膜からなるトンネル絶縁膜５２を介してＰｄからなる書込層５３を設け、この書込層５３上にＨｆＯ2 膜５４及びＡｌ制御電極５５を順次設けたものである。
【００５０】
なお、固定層５１には成膜時に所定方向の磁場を印加しておくことによって所定方向に磁化させておくものであり、また、ビット線４７は書込層５３の露出部を介してＰｄからなる書込層５３と電気的に接続している。
【００５１】
このような電界制御磁気メモリセルにおける書込動作は、センス線４５へ電圧を印加してアクセストランジスタ４１をオンにした状態でＡｌ制御電極５５を介してワード線４７からＰｄがストーナー条件を満たす負電圧を印加することによって書込層５３を構成するＰｄのフェルミ準位が状態密度分布の極大値近傍へ移動して強磁性体となる。
【００５２】
なお、書込情報を保持する場合には、情報を書き込んだ電界制御磁気メモリセルのアクセストランジスタ４１を常にオンにするともに、ワード線からＡｌ制御電極５５に印加する電圧を常にオンにしておく。
【００５３】
この時、図示しない永久磁石によって、固定層５１の磁化方向とは逆方向の磁場を印加しておくことによって、書込層５３は固定層５１の磁化方向とは逆方向に磁化されて情報が書き込まれたことになる。
【００５４】
一方、情報の消去は、ワード線４７からＡｌ制御電極５５に印加する電圧をオフにすることによって、書込層５３を構成するＰｄは常磁性体へと遷移して磁化を失うので、書き込んだ情報が簡単に消去されることになる。
【００５５】
また、情報の読出は、センス線４５へ電圧を印加してアクセストランジスタ４１をオンにした状態でビット線４７に読出電圧を印加し、ビット線に流れる電流をセンスアンプ（図示を省略）で測定することによって、センス線４５とビット線４７との間の抵抗値状態により“０”或いは“１”を検出する。
なお、情報が書き込まれている電界制御磁気メモリセルのアクセストランジスタ４１は常にオンになっている。
【００５６】
即ち、書込層５３に制御電圧が印加されている状態では、書込層５３と固定層５１との磁化方向が反対であるので、高抵抗状態となり、書込層５３に制御電圧が印加されていない状態では、低抵抗状態となる。
【００５７】
このように、本発明の実施例４においては、情報の書込を電圧によって行っているので、従来のＭＲＡＭのように電流により発生する磁界で書き込む場合に比べて消費電力を低減することができる。
【００５８】
以上、本発明の各実施例を説明したが、本発明は各実施例に記載した構成及び条件に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、状態密度の極大値がフェルミ準位に最も近いＰｄを例に説明しているが、Ｐｄに限られるものではなく、遍歴電子を有する遷移金属一般に、特に、Ｒｈ，Ｐｔ，Ａｕ等に適用されるものである。
【００５９】
この場合、Ｐｄと同様にＰｔは、フェルミ準位が状態密度の極大値の位置より高エネルギー側にあるが、Ｒｈ，Ｒｕ等はフェルミ準位が状態密度の極大値の位置より低エネルギー側にあるため、この場合には、フェルミ準位を状態密度の極大値の近傍に移動させるためには、金属基板側を正にバイアスして、電子数を増加させる必要がある。
【００６０】
さらには、Ｐｄのようにフェルミ準位が状態密度の極大値の位置より高エネルギー側にある遷移金属と、Ｒｈ，Ｒｕ等のようにフェルミ準位が状態密度の極大値の位置より低エネルギー側にある遷移金属とを合金化することで、フェルミ準位を状態密度の極大値の近傍に移動させることが可能であり、それによって、ストーナー条件を満たすのに必要な電圧をより低減することができる。
【００６１】
また、現時点では確認していないが、材料の組合せによっては、Ｐｄのようにフェルミ準位が状態密度の極大値の位置より高エネルギー側にある遷移金属と、Ｒｈ，Ｒｕ等のようにフェルミ準位が状態密度の極大値の位置より低エネルギー側にある遷移金属とを合金化することで、フェルミ準位を状態密度の極大値の位置に移動させて無バイアス状態で強磁性体を実現できる可能があり、その場合には、ストーナー条件をはずすために電圧を印加することによって強磁性−常磁性のスイッチが可能になる。
【００６２】
さらに、組成比が異なる合金により、一方が強磁性で他方が常磁性になるように構成することによって、電圧のオン−オフにより強磁性−常磁性と常磁性−強磁性のスイッチングを交互に行うことによってフリップ・フロップ的な動作が可能になる。
【００６３】
また、上記の各実施例においては元来磁性を有さない遷移金属元素であるＰｄを例に説明しているが、Ｎｉ，Ｃｏ，Ｆｅ等の磁性金属やこれらを含む合金にも適用されるものであり、この場合には、電界を印加することによってフェルミ準位の位置を状態密度の極大値の位置からずらして、ストーナー条件を満たさないようにすることによって強磁性−常磁性のスイッチが可能になる。
【００６４】
さらには、Ｚｒ1-x ＨｆＺｎ2 ，Ｚｒ1-x ＴｉＺｎ2 ，Ｓｃ3 Ｉｎ等の他の合金にも適用されるものであり、主に遍歴電子系の金属、合金に適用されるものである。
【００６５】
また、上記各実施例においては、絶縁膜としてＨｆＯ2 膜を用いているがＨｆＯ2 に限られるものではなく、高誘電率膜であれば良く、特に、比誘電率が２０以上の高誘電率膜、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、或いは、ＨｆＡｌＯＮ等を用いても良いものであり、組成がＨｆＯ2 に近くなるようにすれば、比誘電率は２０以上となる。
【００６６】
さらには、絶縁膜はＨｆＯ2 膜等の比誘電率が２０以上の高誘電率膜に限られるものではなく、ＳｉＯ2 、ＳｉＮ、ＳｉＯＮ等の通常の誘電体膜を用いても良いものである。
【００６７】
また、上記の実施例１においては電極基板として縮退した単結晶シリコンを用いているが、縮退した単結晶シリコンに限られるものではなく、Ａｌ基板、Ｃｕ基板、Ｔｉ基板、Ｗ基板等の他の金属基板を用いても良いものである。
【００６８】
また、上記実施例１或いは実施例２の構成をマトリクスアレイ状に配置することによって、電圧の印加した部分のみを磁気シールド層として機能させることができ、磁気情報を必要とする微小領域のみに選択的に導入することができる。
【００６９】
また、上記の実施例３においては、ソースをＣｏＦｅで構成しているが、ＣｏＦｅに限られるものではなく、ＮｉＦｅ、Ｆｅ、ＣｏＮｉＦｅ等の他の強磁性体で構成しても良いものである。
【００７０】
また、上記の実施例３においては、ドレイン側に電界制御磁気素子を用いているが、ソース側に電界制御磁気素子を用い、ドレイン側を強磁性体で構成しても良いものである。
【００７１】
また、上記の実施例４においては、書込層の磁化方向と固定層の磁化方向を逆向きにしているが、同方向になるように磁化しても良いものであり、それによって、書込電界印加時には低抵抗状態に、一方、無バイアス状態においては相対的に高抵抗状態となる。
【００７２】
また、上記の実施例３或いは実施例４においては、常磁性体が強磁性体に遷移した時の磁化方向の付与を永久磁石によって行っているが、電磁石によって行っても良いものである。
【産業上の利用可能性】
【００７３】
本発明の活用例としては、ＳＲＡＭ型のＭＲＡＭが典型的なものであるが、スピン偏極電子のソース或いはシンクとして、または、選択的磁気シールド層としての応用も可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１の電界制御磁性素子の概略的斜視図である。
【図３】Ｐｄの無バイアス状態における状態密度分布図である。
【図４】本発明の実施例２の電界制御磁性素子の概略的斜視図である。
【図５】本発明の実施例３の電界制御磁気メモリ素子の概略的斜視図である。
【図６】本発明の実施例４の電界制御磁気メモリ素子の概念的斜視図である。
【符号の説明】
【００７５】
１  電極
２  絶縁膜
３  導電体層
４  電源
１１  電極基板
１２  ＨｆＯ2 膜
１３  Ｐｄ薄膜
１４  電源
２１  ＭｇＯ基板
２２  Ｐｄ薄膜
２３  ＨｆＯ2 膜
２４  電極
２５  電源
３１  Ｃｕ基板
３２  ソース
３３  ドレイン
３４  Ｐｄ薄膜パターン
３５  ＨｆＯ2 膜
３６  制御電極
３７  制御電源
３８  電源
３９  電流計
４１  アクセストランジスタ
４２  ゲート電極
４３  ソース
４４  ドレイン
４５  センス線
４６  ワード線
４７  ビット線
５０  電界制御磁気メモリセル
５１  固定層
５２  トンネル絶縁膜
５３  書込層
５４  ＨｆＯ2 膜
５５  Ａｌ制御電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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