(57)【要約】【課題】光集積素子及び光モジュールにおいて、ワイヤによるインダクタンスの増加を抑制するとともに、各ＳＯＡの電極に接続される電気配線間の電気的特性のバラツキを従来のものよりも低く抑えることができるようにする。【解決手段】光集積素子１を、一の端面１Ａに設けられた複数の入力ポート１０のそれぞれに接続される複数の入力光導波路７Ａと、出力ポート１１に接続される一の出力光導波路７Ｂと、複数の入力光導波路７Ａを伝搬してきた信号光を一の出力光導波路７Ｂに光結合させる光カプラ８と、複数の入力光導波路７Ａのそれぞれに備えられ、表面に電極５Ａを有する複数の半導体光増幅器５からなる半導体光増幅器ゲートアレイ６とを備えるものとし、複数の電極５Ａから入力ポート１０及び出力ポート１１を有しない端面１Ｃ，１Ｄまで延びるように、素子表面に形成された複数の信号線１２を備えるものとして構成する。【選択図】図１
2007250740.tif 000002
【特許請求の範囲】
【請求項１】
一の端面に設けられた複数の入力ポートのそれぞれに接続される複数の入力光導波路と、
出力ポートに接続される一の出力光導波路と、
前記複数の入力光導波路を伝搬してきた信号光を前記一の出力光導波路に光結合させる光カプラと、
前記複数の入力光導波路のそれぞれに備えられ、表面に電極を有する複数の半導体光増幅器からなる半導体光増幅器ゲートアレイとを備える光集積素子であって、
前記複数の電極から前記光集積素子の前記入力ポート及び前記出力ポートを有しない端面まで延びるように、前記光集積素子の表面に形成された複数の信号線を備えることを特徴とする、光集積素子。
【請求項２】
前記出力ポートが、前記入力ポートが設けられている一の端面の反対側の端面に設けられていることを特徴とする、請求項１記載の光集積素子。
【請求項３】
前記出力光導波路が、曲がり導波路を含み、
前記複数の入力ポートと前記出力ポートとが、前記一の端面に沿って直列に並ぶように設けられており、
前記複数の信号線が、同一の長さを有し、前記一の端面の反対側の端面まで延びるように形成されていることを特徴とする、請求項１記載の光集積素子。
【請求項４】
前記出力光導波路に、出力信号光を増幅するための半導体光増幅器を備えることを特徴とする、請求項１〜３のいずれか１項に記載の光集積素子。
【請求項５】
請求項１，２，４のいずれか１項に記載の光集積素子と、
複数のレンズからなるレンズアレイと、
複数の配線を有する配線基板とを備え、
前記レンズアレイが、前記複数のレンズのそれぞれが前記複数の入力ポートに光学的に接続されるように、前記光集積素子の前記一の端面に対向する位置に配置されており、
前記配線基板が、前記光集積素子の前記入力ポート及び前記出力ポートを有しない端面に対向する位置に配置されていることを特徴とする、光モジュール。
【請求項６】
請求項３又は４記載の光集積素子と、
複数のレンズからなるレンズアレイと、
複数の配線を有する配線基板とを備え、
前記レンズアレイが、前記レンズアレイを構成する一のレンズが前記一の出力ポートに光学的に接続され、かつ、前記一のレンズ以外のレンズのそれぞれが前記複数の入力ポートに光学的に接続されるように、前記光集積素子の前記一の端面に対向する位置に配置されており、
前記配線基板が、前記光集積素子の前記一の端面の反対側の端面に対向する位置に配置されていることを特徴とする、光モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体光増幅器（ＳＯＡ:Semiconductor Optical Amplifier）ゲートアレイスイッチを備えるものに用いて好適の光集積素子及び光モジュールに関する。
【背景技術】
【０００２】
近年、急激に増え続けるネットワークトラフィックに対応するため、ルータ等の伝送装置は更なる大容量化が要求されている。
しかし、現在使用されている電気ルータ装置（データを電気信号で交換し、伝送する装置）では、処理速度や消費電力の面で大容量化の限界が近づいている。
このため、更なる大容量化が可能な光ルータ装置（データを信号光で交換し、伝送する装置）への期待が高まっている。
【０００３】
光ルータ装置を実現するためには、信号光を光のまま高速でスイッチングする高速光スイッチが必要になる。
例えば図５に示すように、ＳＯＡゲートアレイスイッチ５０は、複数のＳＯＡ５１に対する電流注入の有無によって光出力をｏｎ／ｏｆｆすることができ、高速（ナノ秒オーダ）でスイッチングを行なうことが可能であるため、高速光スイッチとして非常に有望である。
【０００４】
このようなＳＯＡゲートアレイスイッチ５０は、図５に示すように、複数のＳＯＡ５１を備えるＳＯＡゲートアレイ素子５２と、光ファイバアレイ５３と、光カプラ５４とを備える。
そして、ＳＯＡゲートアレイ素子５２の複数のＳＯＡ５１の全てに信号光が入力された状態で、複数のＳＯＡ５１のうち一つのＳＯＡ５１のみに選択的に電流を注入することで（電流が注入されているものをＯＮ状態とする）、複数の入力信号光の中からいずれか一の信号光が選択されて、光ファイバアレイ５３（ここではレンズファイバアレイ）を構成するいずれか一の光ファイバ、光カプラ５４を介して、一の出力信号光が出力されるようになっている。
【０００５】
ところで、ＳＯＡゲートアレイ素子５２は、一般に、以下のようにして実装される。
まず、ＳＯＡゲートアレイ素子（チップ）５２を、ジャンクション面を上面にしてキャリア上にボンディングする。
そして、図６に示すように、ＳＯＡゲートアレイ素子５２を構成する複数のＳＯＡ５１のそれぞれに対して電流注入を行なえるように、素子上面に形成されている各ＳＯＡ５１の電極と、ＳＯＡゲートアレイ素子５２の側面近傍に実装された配線基板５５上に形成されている配線とを、ワイヤーボンディングによって電気的に接続する。
【０００６】
また、ＳＯＡゲートアレイ素子５２の光入出力部を構成するアレイ光導波路と外部の光ファイバアレイとを光学的に接続するために、図６に示すように、ＳＯＡゲートアレイ素子の光入力側及び光出力側の端面近傍に、それぞれ、レンズアレイ５６（レンズファイバアレイの場合もある）を実装し、チップ５２とレンズアレイ５６とを光学的に接続する。
なお、例えば非特許文献１には、ＳＯＡゲートアレイの実装方法の一例が記載されている。
【０００７】
一方、非特許文献２及び特許文献１には、同一半導体基板上に、ＳＯＡゲートアレイ、光分岐器又は光合分波器、光導波路をモノリシック集積した素子構造が記載されている。
【非特許文献１】Alexis Lestra et al. "Monolithic Integration of Spot-Size Converters with 1.3-μm Lasers and 1.55-μm Polarization Insensitive Semiconductor Optical Amplifiers", IEEE JOURNAL OF SELECTED TOPICS IN QUANTUM ELECTRONICS, VOL. 3, No. 6, pp1429-1440, December 1997
【非特許文献２】K.Hamamoto et al. "Insertion-loss-free 1×4 optical switch fabricated using bandgap-energy-controlled selective MOVPE", ELECTRONICS LETTERS, Vol. 32 , No.24, pp2265-2266, 21 November 1996
【特許文献１】特開２０００−２０８８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述のように、ＳＯＡゲートアレイ素子を実装する際には、光ファイバアレイとの光学的な接続のために、図６に示すように、例えば１ｍｍ以下の寸法のＳＯＡゲートアレイ素子５２の両端に例えば１ｍｍ以下の間隔でレンズアレイ５６を実装することが必要になる。また、レンズアレイ５６を構成する複数のレンズ間で、均一で良好な光結合をとる必要もある。
【０００９】
また、複数のＳＯＡ５１に対する電流注入のために、長さの異なる複数のワイヤ５７を用いて、各ＳＯＡ５１の電極と配線基板５５上に形成されている配線とを電気的に接続することも必要になる。
このようなモジュール化のための実装作業は非常に煩雑である。
特に、チャネル数が増加した場合には、素子両端のレンズアレイ５６（又はレンズファイバアレイ）によって挟まれた限られた空間内に多数のワイヤ５７を張る必要があるため、ワイヤ間の干渉、ワイヤ５７とレンズアレイ５６との干渉、ワイヤ５７の長尺化によるインダクタンスの増加などが問題となる。
【００１０】
一方、非特許文献２及び特許文献１に記載されているような構成を採用することで、素子長が長くなるとともに、素子片側での光学的な接続（光結合）が１つ（１ｃｈ）に低減されるため、ワイヤーボンディングを行なうためのスペースが広がり、また、ワイヤ間の干渉も抑えられる。また、素子片側での光結合が１つであるため、光結合をとる作業が比較的容易になる。
【００１１】
しかしながら、チャネル数が増加した場合に、ワイヤが長くなり、インダクタンスが増加してしまうという課題を解決することはできない。また、各ＳＯＡの電極に接続されるワイヤの長さが異なるため、電気的特性（例えばインピーダンスなど）のバラツキが大きく、各ＳＯＡを共通のドライバ回路で駆動する場合に、均一で良好な光ゲート特性や高速電気信号特性が得られないという課題もある。
【００１２】
本発明は、このような課題に鑑み創案されたもので、ワイヤによるインダクタンスの増加を抑制するとともに、各ＳＯＡの電極に接続される電気配線間の電気的特性のバラツキを従来のものよりも低く抑えることができるようにした、光集積素子及び光モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１３】
このため、本発明の光集積素子は、一の端面に設けられた複数の入力ポートのそれぞれに接続される複数の入力光導波路と、出力ポートに接続される一の出力光導波路と、複数の入力光導波路を伝搬してきた信号光を一の出力光導波路に光結合させる光カプラと、複数の入力光導波路のそれぞれに備えられ、表面に電極を有する複数の半導体光増幅器からなる半導体光増幅器ゲートアレイとを備える光集積素子であって、複数の電極から光集積素子の入力ポート及び出力ポートを有しない端面まで延びるように、光集積素子の表面に形成された複数の信号線を備えることを特徴としている。
【００１４】
好ましくは、出力ポートは、入力ポートが設けられている一の端面の反対側の端面に設ける。また、出力光導波路に、出力信号光を増幅するための半導体光増幅器を設けるのが好ましい。
本発明の光モジュールは、上記の光集積素子と、複数のレンズからなるレンズアレイと、複数の配線を有する配線基板とを備え、レンズアレイが、複数のレンズのそれぞれが複数の入力ポートに光学的に接続されるように、光集積素子の一の端面に対向する位置に配置されており、配線基板が、光集積素子の入力ポート及び出力ポートを有しない端面に対向する位置に配置されていることを特徴としている。
【００１５】
また、上記の光集積素子において、出力光導波路を、曲がり導波路を含むものとし、複数の入力ポートと出力ポートとが、一の端面に沿って直列に並ぶように設け、複数の信号線を同一の長さにし、一の端面の反対側の端面まで延びるように形成するのが好ましい。
また、本発明の光モジュールは、この好ましい態様の光集積素子と、複数のレンズからなるレンズアレイと、複数の配線を有する配線基板とを備え、レンズアレイが、レンズアレイを構成する一のレンズが一の出力ポートに光学的に接続され、かつ、一のレンズ以外のレンズのそれぞれが複数の入力ポートに光学的に接続されるように、光集積素子の一の端面に対向する位置に配置されており、配線基板が、光集積素子の一の端面の反対側の端面に対向する位置に配置されていることを特徴としている。
【発明の効果】
【００１６】
したがって、本発明の光集積素子及び光モジュールによれば、ワイヤによるインダクタンスの増加を抑制することができ、また、各ＳＯＡの電極に接続される電気配線間の電気的特性のバラツキを従来のものよりも低く抑えることができるという利点がある。
【発明を実施するための最良の形態】
【００１７】
以下、図面により、本発明の実施の形態にかかる光集積素子及び光モジュールについて説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる光集積素子及び光モジュールについて、図１〜図３を参照しながら説明する。
【００１８】
以下、本発明を、例えば半導体光増幅器（ＳＯＡ）ゲートアレイスイッチに適用した場合を例に説明する。
本実施形態にかかるＳＯＡゲートアレイスイッチ（光モジュール）は、例えば図１に示すように、実装基板（図示せず）上に、ＳＯＡゲートアレイ集積素子（光集積素子）１と、複数の配線を有する配線基板２と、複数のレンズからなるレンズアレイ３とを実装したものとして構成される。
【００１９】
ここで、ＳＯＡゲートアレイ集積素子１は、図１に示すように、単一半導体基板４上に、複数のＳＯＡ５（スイッチ用ＳＯＡ）を並列に配置されたＳＯＡゲートアレイ（光スイッチ素子）６、光導波路７、光カプラ８、出力される信号光（出力信号光）を増幅するためのＳＯＡ９（増幅用ＳＯＡ）を集積した素子である。
ここでは、光導波路７は、一の端面１Ａに設けられた入力ポート１０に接続される複数の入力光導波路７Ａ及び出力ポート１１に接続される一の出力光導波路７Ｂを含むものとして構成される。本実施形態では、入力ポート１０が設けられている一の端面１Ａの反対側の端面１Ｂに出力ポート１１が設けられている。
【００２０】
また、図１に示すように、複数の入力光導波路７Ａのそれぞれに、表面に電極５Ａを有する複数のＳＯＡ５が備えられている。また、出力光導波路７ＢにＳＯＡ９が備えられている。そして、出力光導波路７Ｂに設けられているＳＯＡ９によって出力信号光が増幅されて、出力ポート１１に光学的に接続される光ファイバ又は石英導波路（図示せず）に出力されるようになっている。なお、ここでは、出力光導波路７ＢにＳＯＡ９を設けているが、このＳＯＡ９は設けなくても良い。
【００２１】
また、光カプラ８は、複数の入力光導波路７Ａを伝搬してきた信号光を一の出力光導波路７Ｂに光結合させるものである。
本実施形態では、ＳＯＡゲートアレイ集積素子１の表面には、図１に示すように、ＳＯＡゲートアレイ６を構成する複数のＳＯＡ５の電極５Ａのそれぞれに接続されるように複数の信号線１２が形成されている。これらの信号線１２は、入力ポート１０及び出力ポート１１を有しない端面１Ｃ，１Ｄまで延びている。つまり、各信号線１２は、ＳＯＡ５の電極５Ａから素子側面（ここでは両側面１Ｃ，１Ｄ）まで引き出されている。このため、信号線を引出配線ともいう。
【００２２】
なお、ここでは、信号線１２は、ＳＯＡ５の電極５ＡからＳＯＡゲートアレイ集積素子１の両側面１Ｃ，１Ｄまで延びているが、これに限られるものではなく、例えば素子の片側側面のみに延びるようにしても良い。つまり、電極５Ａ及び信号線１２のパターン（電極パターン）は、ＳＯＡ５の電極５Ａから入力ポート１０及び出力ポート１１を有しない端面１Ｃ，１Ｄまで延びている限り、任意に変更しても良い。
【００２３】
そして、配線基板２は、ＳＯＡゲートアレイ集積素子１の入力ポート１０及び出力ポート１１を有しない端面（ここでは両側面１Ｃ，１Ｄ）に対向する位置に配置されている。さらに、ＳＯＡゲートアレイ集積素子１の表面に形成され、素子側面１Ｃ，１Ｄまで引き出されている複数の信号線１２と、配線基板２に形成されている複数の配線とが、それぞれ、同一長さのワイヤ１３で接続されている。
【００２４】
このように、ワイヤ１３の長さを等しくすることができ、また、素子表面に形成された複数の信号線１２の長さの差は設計によって比較的小さく抑えることができるため、全体として、各ＳＯＡ５の電極５Ａに接続される電気配線（信号線及びワイヤ）間の電気的特性のバラツキを従来のものよりも低く抑えることができる。
ここでは、各ＳＯＡ５が、それぞれ、素子側面１Ｃ，１Ｄまで引き出されている信号線１２を介して、ワイヤ１３によって外部の配線基板２に電気的に接続されることになるため、ワイヤ１３の長さを短くすることができ、ワイヤ１３によるインダクタンスの増加を抑制することができる。
【００２５】
また、レンズアレイ３は、複数のレンズのそれぞれが複数の入力ポート１０に光学的に接続されるように、ＳＯＡゲートアレイ集積素子１の一の端面１Ａに対向する位置に配置されている。そして、例えば光ファイバアレイを構成する複数の光ファイバ（又は石英導波路を構成する光導波路）及びレンズアレイ３を構成する複数のレンズを介して伝搬してきた信号光が、ＳＯＡゲートアレイ集積素子１の複数の入力ポート１０のそれぞれに光結合（並列光結合）して入力されるようになっている。
【００２６】
次に、本実施形態にかかる光集積素子（ＳＯＡゲートアレイ集積素子）の製造方法について、図２，図３を参照しながら説明する。
まず、ｎ型のＩｎＰ基板２０上に、ｎ−ＩｎＰクラッド層２１（例えば厚さ２００ｎｍ）、ｉ−ＩｎＧａＡｓＰ下部ＳＣＨ層２２（例えば厚さ１００ｎｍ）、ｉ−ＩｎＧａＡｓＰ活性層２３（例えば、厚さ５０ｎｍ、発光波長１．５５μｍ）、ｉ−ＩｎＧａＡｓＰ上部ＳＣＨ層２４（例えば厚さ１００ｎｍ）、ｐ−ＩｎＰクラッド層２５（例えば厚さ２００ｎｍ）を、例えば有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法でエピタキシャル成長させる。
【００２７】
次に、ＳＯＡゲートアレイ領域（各ＳＯＡ領域）のみにＳｉＯ2マスクを形成し、光導波路領域及び光カプラ領域におけるｐ−ＩｎＰクラッド層２５からｉ−ＩｎＧａＡｓＰ下部ＳＣＨ層２２までのエピタキシャル成長層を、例えばウエットエッチングにより除去する（図２参照）。
続いて、上記ＳｉＯ2マスクを用いて、例えばＭＯＶＰＥ法によって、光導波路領域及び光カプラ領域を形成すべく、ｉ−ＩｎＧａＡｓＰコア層２６（例えば、厚さ２５０ｎｍ、発光波長１．３μｍ）及びｐ−ＩｎＰクラッド層２７（例えば厚さ２００ｎｍ）を、バットジョイント成長させる（図３参照）。
【００２８】
次に、ＳｉＯ2マスクを除去し、再び、例えばＭＯＶＰＥ法によって、ｐ−ＩｎＰクラッド層２５（例えば厚さ１５００ｎｍ）、ＩｎＧａＡｓＰ層（例えば厚さ１５０ｎｍ）及びＩｎＧａＡｓ層（例えば厚さ３００ｎｍ）を順に積層してなるコンタクト層３０、ウエハ全面に成長させる。
次いで、ウエハ表面に例えばＳｉＯ2によって光導波路パターン（光導波路領域、光カプラ領域及びＳＯＡゲートアレイ領域を含む）を形成し、これをマスクとして、例えばＩＣＰ−ＲＩＥ（Inductively Coupled Plasma Reactive Ion Etching）法（誘導結合型プラズマ反応性イオンエッチング法）等のドライエッチング法によって、例えば高さ３．０μｍ程度の導波路メサ構造２８を形成する（図２，図３参照）。
【００２９】
続いて、導波路メサ構造２８の両側面に、例えばＭＯＶＰＥ法によって、高抵抗ＩｎＰ埋込層［ＳＩ（Semi-Insulating）−ＩｎＰブロック層］２９を堆積させ、高抵抗ＩｎＰ埋込層２９による電流狭窄構造を形成する（図２，図３参照）。
その後、ＳＯＡゲートアレイ６を構成する各ＳＯＡ５の活性層２３の直上に、一般的な半導体レーザと同様の構造を有する電極５Ａを形成する（図２参照）。
【００３０】
本実施形態では、この電極５Ａを形成する際に、例えば図１に示すように、例えば金メッキによるＳＯＡ信号線パターンを形成する。つまり、各ＳＯＡ５の電極５Ａから素子側面１Ｃ，１Ｄまで引き出されるように、複数の信号線１２を形成する。
このようにして電極５Ａ及び信号線１２を形成した後、劈開によってチップ切り出しを行ない、光入出力部となる端面（入力ポートや出力ポートを有する端面１Ａ、１Ｂ）に、端面反射によるリップル抑制のため、無反射コーティングを施す。これにより、図１に示すようなＳＯＡゲートアレイ集積素子１が作製される。
【００３１】
したがって、本実施形態にかかる光集積素子及び光モジュールによれば、ワイヤ１３によるインダクタンスの増加を抑制することができ、また、各ＳＯＡ５の電極５Ａに接続される電気配線間の電気的特性のバラツキを従来のものよりも低く抑えることができるという利点がある。これにより、良好で均一な光結合特性及び高速電気特性の両立を可能にしたＳＯＡゲートアレイスイッチを実現できることになる。
［第２実施形態］
次に、本発明の第２実施形態にかかる光集積素子及び光モジュールについて、図４を参照しながら説明する。
【００３２】
本実施形態にかかる光集積素子（ＳＯＡゲートアレイ集積素子）及び光モジュール（ＳＯＡゲートアレイスイッチ）は、上述の第１実施形態のものに対し、出力ポートの位置及び出力光導波路の形状、信号線のパターン形状、配線基板の配置が異なる。
つまり、本実施形態では、図４に示すように、ＳＯＡゲートアレイ集積素子１に備えられる出力光導波路７Ｂが、出力信号光をその伝搬方向を１８０°変えて入力ポート１０が設けられている一の端面１Ａへ導くための曲がり導波路を含むものとして構成されている。そして、ＳＯＡゲートアレイ集積素子１の入力ポート１０が設けられている一の端面１Ａに出力ポート１１も設けられており、入力ポート１０と出力ポート１１とが一の端面１Ａに沿って直列に並ぶように配置されている。なお、図４では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００３３】
このため、レンズアレイ３Ａは、図４に示すように、レンズアレイ３Ａを構成する一のレンズが一の出力ポート１１に光学的に接続され、かつ、一のレンズ以外のレンズのそれぞれが複数の入力ポート１０に光学的に接続されるように、ＳＯＡゲートアレイ集積素子１の一の端面１Ａに対向する位置に配置されている。
そして、レンズアレイ３Ａを構成する複数のレンズを介して入力される光が複数の入力ポート１０のそれぞれに光結合するとともに、一の出力ポート１１からレンズアレイ３Ａを構成する一のレンズを介して出力されるようになっている。つまり、単一のレンズアレイ３Ａ（又はファイバアレイ）によって、信号光を入力するための光結合及び信号光を出力するための光結合の全光入出力結合が行なわれるようになっている。
【００３４】
このように、本実施形態では、図４に示すように、ＳＯＡゲートアレイ集積素子１における全光結合（即ち、全ての光学的な接続）が一の端面１Ａで行なわれるようになっている。このため、ＳＯＡゲートアレイ集積素子１の一の端面１Ａを、光入出力端面という。
また、本実施形態では、図４に示すように、複数の入力光導波路７Ａのそれぞれに設けられているＳＯＡゲートアレイ６を構成する複数のＳＯＡ５（前段ＳＯＡ）と、出力光導波路７Ｂに設けられているＳＯＡ９（後段ＳＯＡ）とは、ＳＯＡゲートアレイ集積素子１の一の端面１Ａに沿って一列に並べて配置されている。つまり、信号光の伝搬経路上に直列に配置される前段ＳＯＡ５と後段ＳＯＡ９とが、素子長手方向に沿って並列に（即ち、素子幅方向に沿って直列に）並べて配置されている。
【００３５】
上述のように、ＳＯＡゲートアレイ集積素子１の一の端面１Ａで全光結合を行なうようにし、従来のものよりも、モジュールの光結合箇所を減らして、図４に示すように、ＳＯＡゲートアレイ集積素子１の一の端面１Ａの反対側の端面１Ｂで配線基板２との電気的な接続を行なうようにしている。これにより、ワイヤ１３とレンズアレイ３Ａとの干渉を抑制することができる。
【００３６】
このため、本実施形態では、図４に示すように、配線基板２は、ＳＯＡゲートアレイ集積素子１の一の端面１Ａの反対側の端面１Ｂに対向する位置に配置されている。
また、本実施形態では、複数の信号線１２が、ＳＯＡゲートアレイ集積素子１の表面に形成され、各ＳＯＡ５の電極５Ａから一の端面１Ａ（光入出力端面）の反対側の端面１Ｂ（入力ポート１０及び出力ポート１１を有しない端面）まで直線状に延びている。つまり、各信号線１２は、並列な直線パターンになっている。この場合、各信号線１２の長さは同一になり、素子表面に形成される電極・信号線パターンが共通化されている。
【００３７】
そして、各ＳＯＡ５の電極５Ａから光入出力端面１Ａの反対側の端面１Ｂまで引き出されている複数の信号線１２と、配線基板２に形成されている複数の配線とが、それぞれ、同一長さのワイヤ１３で接続されている。
本実施形態では、各ＳＯＡ５の電極５Ａに接続される電気配線（信号線及びワイヤ）の長さが等しくなるため、電気配線間の電気的特性のバラツキを非常に低く抑えることができる。
【００３８】
なお、その他の構成の詳細及び製造方法は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。なお、本実施形態にかかるＳＯＡゲートアレイ集積素子１を製造するには、上述の第１実施形態におけるＳＯＡゲートアレイ集積素子の製造方法において、導波路パターン及びＳＯＡの電極パターンを変更すれば良い。
したがって、本実施形態にかかる光集積素子及び光モジュールによれば、上述の第１実施形態のものと同様に、ワイヤ１３によるインダクタンスの増加を抑制することができ、また、各ＳＯＡ５の電極５Ａに接続される電気配線間の電気的特性のバラツキを従来のものよりも低く抑えることができるという利点がある。これにより、良好で均一な光結合特性及び高速電気特性の両立を可能にしたＳＯＡゲートアレイスイッチを実現できることになる。
［その他］
なお、上述の各実施形態では、電流狭窄構造として、高抵抗ＩｎＰ埋込層２９による半絶縁性埋込ヘテロ構造（ＳＩ−ＢＨ；Semi-Insulating Buried Heterostructure）を有するものを例に説明しているが、この部分の構造はこれに限られるものではなく、例えば、ｐｎ埋込構造（ｐｎ−ＢＨ；Buried Heterostructure）、リッジ構造、半絶縁性平面埋込ヘテロ構造（ＳＩ−ＰＢＨ；Semi-Insulating Planar Buried Heterostructure）などの電流狭窄構造を用いても良く、このような場合も同様の効果を持つ素子を作製可能である。
【００３９】
また、光導波路や光カプラの構造についても、上記構造以外にハイメサ構造等を採用することもできる。例えばハイメサ構造を採用することで、曲がりの大きい光導波路を実現できることになる。
さらに、上述の各実施形態では、ＳＯＡ５の活性層２３としてｉ−ＩｎＧａＡｓＰ活性層を用いたものを例に説明しているが、これに限られるものではなく、例えば、材料・組成、厚さなどを変更しても良いし、ＭＱＷ(Multiple Quantum Well)構造や量子ドット構造などを採用して様々な機能を付加しても良く、このような場合も同様の効果を持つ素子を作製可能である。また、光導波路や光カプラのコア構造についても同様である。
【００４０】
また、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態にかかる光集積素子（光モジュール）の構成を示す模式図である。
【図２】本発明の第１実施形態にかかる光集積素子（ＳＯＡゲートアレイ集積素子）の製造方法を説明するための模式図であって、ＳＯＡ領域を示す断面図である。
【図３】本発明の第１実施形態にかかる光集積素子（ＳＯＡゲートアレイ集積素子）の製造方法を説明するための模式図であって、光導波路領域又は光カプラ領域を示す断面図である。
【図４】本発明の第２実施形態にかかる光集積素子（光モジュール）の構成を示す模式図である。
【図５】従来のＳＯＡゲートアレイスイッチの構成を説明するための模式図である。
【図６】従来のＳＯＡゲートアレイの実装時の課題を説明するための模式図である。
【符号の説明】
【００４２】
１  ＳＯＡゲートアレイ集積素子（光集積素子）
１Ａ  一の端面
１Ｂ  一の端面の反対側の端面
１Ｃ，１Ｄ  側面（入力ポート及び出力ポートを有しない端面）
２  配線基板
３  レンズアレイ
４  半導体基板
５  ＳＯＡ
５Ａ  電極
６  ＳＯＡゲートアレイ（光スイッチ素子）
７  光導波路
７Ａ  入力光導波路
７Ｂ  出力光導波路
８  光カプラ
９  ＳＯＡ
１０  入力ポート
１１  出力ポート
１２  信号線
１３  ワイヤ
２０  ｎ型ＩｎＰ基板
２１  ｎ−ＩｎＰクラッド層
２２  ｉ−ＩｎＧａＡｓＰ下部ＳＣＨ層
２３  ｉ−ＩｎＧａＡｓＰ活性層
２４  ｉ−ＩｎＧａＡｓＰ上部ＳＣＨ層
２５  ｐ−ＩｎＰクラッド層
２６  ｉ−ＩｎＧａＡｓＰコア層
２７  ｐ−ＩｎＰクラッド層
２８  導波路メサ構造
２９  高抵抗ＩｎＰ埋込層（ＳＩ−ＩｎＰブロック層）
３０  ＩｎＧａＡｓＰ／ＩｎＧａＡｓコンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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