(57)【要約】【課題】構成情報の書換えを行なうCPUの負担を軽減すると共に無駄な構成情報の書換えを回避する。【解決手段】入力データ制御部10は入力データをヘッダ部とデータ部に分離する。ヘッダ解析部20は分離されたヘッダ部を解析して入力データに対して必要な構成情報メモリアドレスを抽出する。抽出できないとき、入力データ制御部は当該データ部を削除する。構成情報制御部30は構成情報メモリアドレスから入力データに対応した構成情報が再構成可能な集積回路ユニット50に存在するかどうかを判定する。構成情報が再構成可能な集積回路ユニットに存在しない場合、構成情報制御部が対応する構成情報を構成情報メモリ40から再構成可能な集積回路ユニットにロードする。【選択図】図１
2007228052.tif 000002
【特許請求の範囲】
【請求項１】
再構成可能な集積回路ユニットに構成情報を書き込む再構成データ制御回路において、
前記構成情報が予め格納されている構成情報メモリと、
前記集積回路ユニットにおける処理対象であるデータ部と、該データ部に対する構成情報を指定するためのヘッダ部に入力データを分離しデータ部を保存する入力データ制御部と、
前記入力データ制御部からヘッダ部を入力して解析し、保存しているヘッダデータにヘッダ部と一致するものを検出すると、当該構成情報の前記構成情報メモリにおける格納アドレスである構成情報メモリアドレスを出力するヘッダ解析部と、
前記ヘッダ解析部から入力した構成情報メモリアドレスが、前記集積回路ユニットに書き込んでいる構成情報に対応する構成情報メモリアドレスのいずれにも該当しないときは、前記ヘッダ解析部から入力した構成情報メモリアドレス上の構成情報を前記構成情報メモリからロードして前記集積回路ユニットに書き込む構成情報制御部を備えたことを特徴とする再構成データ制御回路。
【請求項２】
前記ヘッダ解析部は、前記構成情報メモリアドレスと関連付けられた前記ヘッダデータを格納した入力データ解析メモリ備え、該入力データ解析メモリを検索することにより前記検出を行なうことを特徴とする請求項１記載の再構成データ制御回路。
【請求項３】
前記ヘッダ解析部における前記検出ができなかったときは、前記入力データ制御部は保存している当該データ部を削除することを特徴とする請求項１または請求項２記載の再構成データ制御回路。
【請求項４】
前記集積回路ユニットは独立して動作可能な集積回路バンクで構成されており、集積回路バンク毎に構成情報の書込みが可能なことを特徴とする請求項１ないし請求項３のいずれかに記載の再構成データ制御回路。
【請求項５】
前記構成情報制御部は、集積回路ユニットに書き込まれている構成情報の構成情報メモリアドレスと、書込み先集積回路バンクの番号と、入力データによるこの構成情報へのアクセスのカウント値との一覧を格納しているLRUテーブルを備え、
該LRUテーブルの検索の結果により、一致する構成情報メモリアドレスが存在するときは、前記カウント値をインクリメントして当該集積回路バンク番号を入力データ制御部に出力することと、
一致する構成情報メモリアドレスが存在しないときは、前記カウント値が最低の集積回路バンクに構成情報を書き込み、書込み先の集積回路バンクの番号を入力データ制御部に出力することと、
入力データ制御部は、構成情報制御部から入力した集積回路バンク番号に対応する前記集積回路ユニットへの入力信号線に当該データ部を出力することを特徴とする請求項４記載の再構成データ制御回路。
【請求項６】
請求項１記載の再構成データ制御回路における再構成データ制御方法であって、
前記入力データ制御部が入力データをヘッダ部とデータ部に分離する段階と、
前記入力データ解析部が、前記分離されたヘッダ部を解析し、保存しているヘッダデータにヘッダ部と一致するものを検出すると、当該構成情報の構成情報メモリにおける格納アドレスである構成情報メモリアドレスを前記構成情報制御部へ出力し、また保存しているヘッダデータにヘッダ部と一致するものを検出しないときは前記入力データ制御部が当該データ部を削除する段階と、
前記構成情報制御部が構成情報のロードと書込みを開始する段階と、
前記構成情報制御部は、入力データ解析部から入力した構成情報メモリアドレスの構成情報が前記集積回路ユニットに書込み済であるか否かを判定する段階と、
前記構成情報が前記集積回路ユニットに書込み済であるときは前記入力データ制御部が当該データ部を前記集積回路ユニットへ出力する段階と、
前記構成情報が前記集積回路ユニットに書込み済でないときは前記構成情報の書込み完了を待って前記入力データ制御部が当該データ部を前記集積回路ユニットへ出力する段階を有することを特徴とする再構成データ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成データ制御、特に、構成情報を再構成可能な集積回路ユニットに書き込む再構成データ制御回路および再構成データ制御方法に関する。
【背景技術】
【０００２】
近年、再構成可能な集積回路ユニットを備えた論理回路が普及してきており、論理回路に入力されるデータによって、再構成可能な集積回路ユニットを入力されたデータが処理できる形に構成情報を書き換えて使用する形態が増えてきている。
【０００３】
この入力データによって、再構成可能な集積回路ユニットを入力されたデータが処理できる形に構成情報を書き換えるために、制御CPU（Central Processing Unit）を用い、入力データを解析し、解析されたデータに該当する構成情報を構成情報メモリからロードし、再構成可能な集積回路ユニットに書き込む方法が用いられている。
【０００４】
しかし、この再構成情報を書き換える処理はCPUにとって無視できないほど重いものとなっており、CPUが入力データの解析、解析結果からの構成情報の割出し、構成情報メモリからの構成情報のロード、構成情報の再構成可能な集積回路ユニットへの書込みといった一連の動作を行なうことの軽減をはかることが要請されている。
【０００５】
更に、入力データが様々なフォーマットとなる場合は、再構成可能な集積回路ユニットの構成情報の書込みが何度も発生し、そのオーバーヘッドは論理回路の処理全体から見ても無視のできないほど大きなものになっている。様々な入力データがランダムに入力された場合においても、再構成可能な集積回路ユニットの構成情報書き込みが頻繁に発生しないことが望まれている。
【０００６】
このような問題を解決するために、再構成対象の演算装置にDMA装置のような機能を有する再構成制御装置を設けて、CPUは演算装置のハードウェアを再構成する必要を生じた場合には、ハードウェア再構成命令を発行後、演算装置から操作完了の通知を受けるまで、例えば別のタスクを実行するようにした技術が知られている（例えば、特許文献１参照）。再構成制御装置は、ハードウェア再構成命令を受けると、ハードウェアの再構成のための構成情報ワードをシステムメモリから読み出し構成情報レジスタにロードする。
【０００７】
また、回路を再構成しようとする少なくとも一部の領域に、前に再構成されていて、その処理が実行されている前回路が存在するような回路については、前回路の領域と重なる部分と重ならない部分とに再構成のためのデータを分割しておき、重ならない部分を前回路の処理と並行して再構成し、前回路の処理が終了した後に、重なる部分を再構成するようにした技術も知られている（例えば、特許文献２参照）。再構成のための処理データにはヘッダ情報が付加されており、ヘッダ情報に対応した再構成制御が行なわれる。
【０００８】
【特許文献１】特開2004-070869号公報（第５頁−第６頁、図１）
【特許文献２】特開2001-320271号公報（第６頁−第７頁）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１記載の技術では、CPU等の上位装置からのハードウェア再構成命令によって、構成情報のメモリからのロードと書込み動作を行なうものであり、構成の切替制御はCPUが行なっているから、なお再構成のためのオーバーヘッドが残存するという問題点がある。
【００１０】
また、上述した特許文献２記載の技術では、解析したヘッダ情報により再構成を行なうが、システムに入力すべきでない再構成のための処理データが入力されても、それを排除する手段を欠くため、無駄な構成情報の書込みが行われることがあるという問題点がある。
【００１１】
そこで、本発明の目的は、再構成のためのCPUによるオーバーヘッドを無くする再構成データ制御回路および再構成データ制御方法を提供することにある。
【００１２】
また、本発明の他の目的は、無駄な構成情報の書込みを回避する再構成データ制御回路および再構成データ制御方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の再構成データ制御回路は、再構成可能な集積回路ユニット（図１の50）に構成情報を書き込む再構成データ制御回路において、構成情報が予め格納されている構成情報メモリ（図１の40）と、集積回路ユニットにおける処理対象であるデータ部と、該データ部に対する構成情報を指定するためのヘッダ部に入力データを分離しデータ部を保存する入力データ制御部（図１の10）と、入力データ制御部からヘッダ部を入力して解析し、保存しているヘッダデータにヘッダ部と一致するものを検出すると、当該構成情報の構成情報メモリにおける格納アドレスである構成情報メモリアドレスを出力するヘッダ解析部（図１の20）と、ヘッダ解析部から入力した構成情報メモリアドレスが、集積回路ユニットに書き込んでいる構成情報に対応する構成情報メモリアドレスのいずれにも該当しないときは、ヘッダ解析部から入力した構成情報メモリアドレス上の構成情報を構成情報メモリからロードして集積回路ユニットに書き込む構成情報制御部（図１の30）を備えたことを特徴とする。
【００１４】
詳しくは、ヘッダ解析部（図１の20）は、構成情報メモリアドレスと関連付けられたヘッダデータを格納した入力データ解析メモリ（図３の23）備え、該入力データ解析メモリを検索することにより前記検出を行なうことを特徴とする。
【００１５】
また、ヘッダ解析部（図１の20）における前記検出ができなかったときは、入力データ制御部は保存している当該データ部を削除することを特徴とする。
【００１６】
また、集積回路ユニット（図１の50）は独立して動作可能な集積回路バンクで構成されており、集積回路バンク毎に構成情報の書込みが可能なことを特徴とする。
【００１７】
また、構成情報制御部（図１の30）は、集積回路ユニットに書き込まれている構成情報の構成情報メモリアドレスと、書込み先集積回路バンクの番号と、入力データによるこの構成情報へのアクセスのカウント値との一覧を格納しているLRUテーブル（図４の34）を備え、該LRUテーブルの検索の結果により、一致する構成情報メモリアドレスが存在するときは、カウント値をインクリメントして当該集積回路バンク番号を入力データ制御部に出力することと、一致する構成情報メモリアドレスが存在しないときは、カウント値が最低の集積回路バンクに構成情報を書き込み、書込み先の集積回路バンクの番号を入力データ制御部に出力することと、入力データ制御部は、構成情報制御部から入力した集積回路バンク番号に対応する集積回路ユニットへの入力信号線に当該データ部を出力することを特徴とする。
【００１８】
本発明の再構成データ制御方法は、上記再構成データ制御回路における再構成データ制御方法であって、入力データ制御部が入力データをヘッダ部とデータ部に分離する段階と、入力データ解析部が、分離されたヘッダ部を解析し、保存しているヘッダデータにヘッダ部と一致するものを検出すると、当該構成情報の構成情報メモリにおける格納アドレスである構成情報メモリアドレスを構成情報制御部へ出力し、また保存しているヘッダデータにヘッダ部と一致するものを検出しないときは入力データ制御部が当該データ部を削除する段階と、構成情報制御部が構成情報のロードと書込みを開始する段階と、構成情報制御部は、入力データ解析部から入力した構成情報メモリアドレスの構成情報が集積回路ユニットに書込み済であるか否かを判定する段階と、構成情報が集積回路ユニットに書込み済であるときは入力データ制御部が当該データ部を集積回路ユニットへ出力する段階と、構成情報が集積回路ユニットに書込み済でないときは構成情報の書込み完了を待って入力データ制御部が当該データ部を集積回路ユニットへ出力する段階を有することを特徴とする。
【発明の効果】
【００１９】
本発明の第１の効果は、再構成データ制御回路を完全なハードウェア構成としたため、再構成のためのCPUの介入を不要化しオーバーヘッドを無くすることができるということである。
【００２０】
本発明の第２の効果は、入力データのヘッダ部と一致するヘッダデータが入力データ解析メモリに存在しなければ、入力データ制御部は当該データ部をFIFOから削除する構成としたため、無駄な構成情報の書き換えを回避し、本来入力されてはならないデータ部が集積回路ユニットに入力されるのを未然に防ぐことができるということである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００２２】
[構成の説明]
図１を参照すると、本発明の実施形態としての再構成データ制御回路が集積回路ユニット50と共に示されている。集積回路ユニット50は、本再構成データ制御回路から供給される構成情報により構成されてデータの処理を行う。集積回路ユニット50は、独立して動作可能なＭ個の集積回路バンクにバンク分けされており、各集積回路バンクはＮとおりに再構成可能である。
【００２３】
この再構成データ制御回路は、入力データ制御部10，ヘッダ解析部20，構成情報制御部30および構成情報メモリ40で構成されており、CPUは存在せず完全なハードウェア構成となっている。構成情報メモリ40にはＮ個の構成情報が予め格納されている。ここに、Ｍ＜Ｎの関係にある。構成情報メモリアドレスは入力データのヘッダ部と関連付けられることにより、ヘッダ部がＮ個の構成情報のいずれかを指定可能となる。
【００２４】
入力データ制御部10にランダムに入力する入力データは、集積回路ユニット50における処理対象であるデータ部と、このデータ部に対する構成情報を指定するためのヘッダ部から成る。入力データ制御部10は入力データをデータ部とヘッダ部に分離し、データ部は集積回路ユニット、ヘッダ部はヘッダ解析部20へ出力する。データ部の出力先となる集積回路ユニットにおける集積回路バンクは構成情報制御部30から指定される。
【００２５】
ヘッダ解析部20は、入力データ制御部10から入力したヘッダ部を解析する。その結果、保存しているヘッダデータにヘッダ部と一致するものを検出すると、当該構成情報の構成情報メモリ40における格納アドレスである構成情報メモリアドレスを構成情報制御部30へ出力する。
【００２６】
構成情報制御部30は、構成情報をLRU管理し、ヘッダ解析部20から構成情報メモリアドレスが入力すると、それは集積回路ユニット50にライトしている構成情報に対応する構成情報メモリアドレスのいずれかと一致するか検索する。その結果、一致すればライト先の集積回路バンク番号を入力データ制御部10に出力する。一方、一致しなければ、ヘッダ解析部20から入力した構成情報メモリアドレス上の構成情報を構成情報メモリ40からロードし、最も使用頻度の低い集積回路バンクにライトする。そして、ライト先の集積回路バンク番号を入力データ制御部10に出力する。
【００２７】
入力データ制御部10は、構成情報制御部30から入力する集積回路バンク番号の集積回路バンクへデータ部を出力する。集積回路ユニット50は、以上のようにして（再）構成された状態で入力データのデータ部を処理する。
【００２８】
次に、入力データ制御部10，ヘッダ解析部20および構成情報制御部30について図２〜図６により詳述する。
【００２９】
図２は入力データ制御部10の詳細を示し、データ分離部11とFIFO管理部12とFIFO群13とで構成されている。FIFO群13は、Ｍ個のFIFOから成り、FIFO1〜FIFOMのそれぞれはデータ部を格納できる。FIFOの数は集積回路ユニット50における集積回路バンクの数と一致する。データ分離部11は、入力データをデータ部とヘッダ部に分離し、データ部はFIFO管理部12、ヘッダ部はヘッダ解析部20へ出力する。
【００３０】
FIFO管理部12は、FIFO群13の内の空きFIFOの１つを割り当ててデータ部をライトする。そして、割り当てたFIFOの番号をヘッダ解析部20へ出力する。ヘッダ解析部20におけるヘッダ部の解析結果により、ヘッダ部と一致するヘッダデータが不存在の場合、FIFO管理部12は、ヘッダ解析部20から入力するFIFO番号のFIFOからデータ部を削除する。また、構成情報制御部30から構成情報ライト先の集積回路バンク番号が入力すると、前記FIFO番号のFIFOから集積回路バンク番号対応の集積回路ユニット50への入力信号線にデータ部を出力させる。
【００３１】
図３はヘッダ解析部20の詳細を示し、解析メモリ検索部21とメモリアドレス出力部22と入力データ解析メモリ23とで構成されている。入力データ解析メモリ23は、構成情報メモリ40に格納されているＮ個の構成情報を指定するためのヘッダデータが予め登録されている。解析メモリ検索部21は、入力データ解析メモリ23を順次にリードし、入力データ制御部の入力データ分離部11から入力するヘッダ部を検索する。
【００３２】
その結果、一致するヘッダデータが存在すれば、メモリアドレス出力部22は、検索した際に用いたアドレスを構成情報メモリアドレスとして、入力データ制御部10のFIFO管理部12から入力したFIFO番号と共に構成情報制御部30へ出力する。一方、一致するヘッダデータが存在しなければ、入力データ制御部10から入力したFIFO番号を入力データ制御部10のFIFO管理部12へ返送する。
【００３３】
図４は入力データ解析メモリ23の詳細を示す。入力データ解析メモリ23には、再構成可能な集積回路ユニット50に入力可能な入力データのヘッダ部をヘッダデータとして予め登録される。ヘッダデータ1〜Nはそれぞれ構成情報メモリ40のメモリアドレス1〜Nに対応している。従って、構成情報メモリ40に登録される構成情報は、入力データ解析メモリ23に登録されているヘッダデータ1〜Nにそれぞれ対応する。
【００３４】
図５は構成情報制御部30の詳細を示し、LRUテーブル管理部31とバンク番号出力部32と構成情報リードライト部33とLRUテーブル34とで構成されている。LRUテーブル34は、図６に示すように、集積回路ユニット50にライトされている構成情報の構成情報メモリアドレスと、ライト先集積回路バンクの番号と、入力データによるこの構成情報へのアクセスのカウント値との一覧を格納している。
【００３５】
LRUテーブル管理部31はヘッダ解析部20のメモリアドレス出力部22から入力する構成情報メモリアドレスをLRUテーブル34から検索する。その結果、ヒットした場合、LRUテーブル管理部31はLRUテーブル34のカウント値をインクリメントする。バンク番号出力部32は、当該構成情報メモリアドレス対応の集積回路バンク番号と、ヘッダ解析部20から入力したFIFO番号を入力データ制御部10へ出力する。このように、入力データから解析されて得られる構成情報の管理をLRU処理することにより、再構成可能な集積回路ユニットをキャッシュのように振る舞わせることができ、構成情報のロードと書込みにかかっていたオーバーヘッドを軽減できる。
【００３６】
一方、ミスヒットの場合は、構成情報リードライト部33は、ヘッダ解析部20から入力した構成情報メモリアドレス上の構成情報を構成情報メモリ40からロードし、LRUテーブル34内の最もカウント値が小さい集積回路バンク番号の集積回路バンクに構成情報をライトする。そして、LRUテーブル管理部31はLRUテーブル34の当該構成情報メモリアドレスをヘッダ解析部20から入力した構成情報メモリアドレスで上書きする。バンク番号出力部32は、当該集積回路バンク番号と、ヘッダ解析部20から入力したFIFO番号を入力データ制御部10へ出力する。
【００３７】
[動作の説明]
以上のように構成された本再構成データ制御回路の動作について、図７のタイムチャートを参照しながら説明する。ここでは、第１入力データ，第２入力データおよび第３入力データが順次に入力し、ヘッダ部が「１」の第１入力データに対する構成情報はLRUテーブル34に不存在、ヘッダ部が「２」の第２入力データとヘッダ部が「３」の第３入力データに対する構成情報はLRUテーブル34に存在するものとする。
【００３８】
時間帯T1において、入力データ制御部10により、第１入力データに対して、番号「１」のFIFOが割り当てられて、第１入力データを分離して得られるデータ部がFIFO番号「１」のFIFOにライトされる。また、FIFO番号「１」とヘッダ部（「１」とする）がヘッダ解析部20へ出力される。
【００３９】
時間帯T2において、入力データ制御部により、第２入力データに対して、番号「２」のFIFOが割り当てられて、第２入力データを分離して得られるデータ部がFIFO番号「２」のFIFOにライトされる。また、FIFO番号「２」とヘッダ部（「２」とする）がヘッダ解析部20へ出力される。
【００４０】
ヘッダ解析部20では、入力データ解析メモリ23を順番にリードし、時間帯T1で入力データ制御部10から入力したヘッダ部「１」と一致するヘッダデータを検索する。その結果、一致するヘッダデータが存在するので、そのヘッダデータを検索した際に使用したメモリアドレスが構成情報メモリアドレス「１」として構成情報制御部30へ出力される。このとき、時間帯T1で入力データ制御部10から入力したFIFO番号「１」も随伴される。
【００４１】
時間帯T3において、入力データ制御部により、第３入力データに対して、番号「３」のFIFOが割り当てられて、第３入力データを分離して得られるデータ部がFIFO番号「３」のFIFOにライトされる。また、FIFO番号「３」とヘッダ部（「３」とする）がヘッダ解析部20へ出力される。
【００４２】
ヘッダ解析部20では、入力データ解析メモリ23を順番にリードし、時間帯T2で入力データ制御部10から入力したヘッダ部「２」と一致するヘッダデータを検索する。その結果、一致するヘッダデータが存在するので、そのヘッダデータを検索した際に使用したメモリアドレスが構成情報メモリアドレス「２」として構成情報制御部30へ出力される。このとき、時間帯T2で入力データ制御部10から入力したFIFO番号「２」も随伴される。
【００４３】
構成情報制御部30では、LRUテーブル34を順次にリードし、時間帯T2で入力した構成情報メモリアドレス「１」を検索する。当初の仮定により、構成情報メモリアドレス「１」はLRUテーブル34に存在しないので、構成情報制御部30より構成情報「１」が集積回路ユニット50に出力され書込みが開始される。
【００４４】
このときの出力先集積回路バンクは、LRUテーブル34内の最もカウント値が小さい集積回路バンクに対応するものとなる。これにより、最も使用頻度の低い集積回路バンクに構成情報がライトされる。
【００４５】
時間帯T4において、ヘッダ解析部20では、入力データ解析メモリ23を順番にリードし、時間帯T3で入力データ制御部10から入力したヘッダ部「３」と一致するヘッダデータを検索する。その結果、一致するヘッダデータが存在するので、そのヘッダデータを検索した際に使用したメモリアドレスが構成情報メモリアドレス「３」として構成情報制御部30へ出力される。このとき、時間帯T3で入力データ制御部10から入力したFIFO番号「３」も随伴される。
【００４６】
構成情報制御部30では、LRUテーブル34を順次にリードし、時間帯T3で入力した構成情報メモリアドレス「２」を検索する。当初の仮定により、構成情報メモリアドレス「２」はLRUテーブル34に存在するので、集積回路バンク番号「２」とFIFO番号「２」が構成情報制御部30より入力データ制御部10に出力される。そして、構成情報メモリアドレス「２」と対になっているカウント値がインクリメントされる。
【００４７】
なお、時間帯T3で開始された構成情報「１」の集積回路ユニット50へのライトは未了であるため、この時間帯でも引き続き構成情報制御部30より構成情報「１」を集積回路ユニット50に出力している。その故に、集積回路バンク番号「１」とFIFO番号「１」の入力データ制御部10への出力は保留される。
【００４８】
時間帯T5において、構成情報制御部30では、LRUテーブル34を順次にリードし、時間帯T4で入力した構成情報メモリアドレス「３」を検索する。当初の仮定により、構成情報メモリアドレス「３」はLRUテーブル34に存在するので、集積回路バンク番号「３」とFIFO番号「３」が構成情報制御部30より入力データ制御部10に出力される。そして、構成情報メモリアドレス「３」と対になっているカウント値がインクリメントされる。なお、時間帯T3で開始された構成情報「１」の集積回路ユニット50へのライトは時間帯T5の終わり迄続くため、この時間帯でも引き続き構成情報制御部30より構成情報「１」を集積回路ユニット50に出力している。
【００４９】
また、入力データ制御部10は、時間帯T4で構成情報制御部30より入力したFIFO番号「２」のFIFOが格納しているデータ部を、集積回路バンク番号「２」に対応する集積回路ユニット50への入力信号線へ出力する。これにより、第２入力データのデータ部は、第２入力データのヘッダ部で指定された構成情報により構成された集積回路ユニット50で処理されることになる。
【００５０】
時間帯T6において、時間帯T3から開始されていた構成情報「１」のライトが時間帯T5の終結と共に終了したため、保留されているFIFO番号「１」と集積回路バンク番号「１」が構成情報制御部10より入力データ制御部10に出力される。
【００５１】
また、入力データ制御部10は、時間帯T5で構成情報制御部30より入力したFIFO番号「３」のFIFOが格納しているデータ部を、集積回路バンク番号「３」に対応する集積回路ユニット50への入力信号線へ出力する。これにより、第３入力データのデータ部は、第３入力データのヘッダ部で指定された構成情報により構成された集積回路ユニット50で処理されることになる。
【００５２】
時間帯T7において、入力データ制御部10は、時間帯T6で構成情報制御部30より入力したFIFO番号「１」のFIFOが格納しているデータ部を、集積回路バンク番号「１」に対応する集積回路ユニット50への入力信号線へ出力する。これにより、第１入力データのデータ部は、第１入力データのヘッダ部で指定された構成情報により構成された集積回路ユニット50で処理されることになる。
【００５３】
以上は、いずれの入力データのヘッダ部と一致するヘッダデータがヘッダ解析部20の入力データ解析メモリ23に存在する場合であった。しかし、一致するヘッダデータが存在しなければ、ヘッダ解析部20は入力データ制御部10から入力したFIFO番号を入力データ制御部10に返送する。入力データ制御部10はこのFIFO番号のFIFOに格納されているデータ部を削除する。このようにして、本来入力されてはならないデータ部が集積回路ユニット50に入力されるのを未然に防ぐことができる。
【００５４】
また、入力データ解析メモリ23と構成情報メモリ40の格納内容を予め対応付けておくので、ヘッダ解析部20でヘッダ部とヘッダデータが一致した入力データ解析メモリ23のアドレスがそのまま構成情報メモリアドレスとすることができる。
【００５５】
また、構成情報制御部30にLRUテーブル34が設けられており、再構成可能な集積回路ユニット50における入力状況がLRU処理で管理されているので、稀に入力されるデータを再構成可能な集積回路から追い出すことができ、構成情報の書換えが頻繁に起きない状態に近づけることもできる。
【００５６】
また、構成情報制御部30により、構成情報の書換えが発生した場合でも、再構成可能な集積回路ユニット50はバンク構成となっているので、書換えが発生している集積回路バンク以外の集積回路バンクに対するデータ部はデータ処理を行なうことができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の再構成データ制御回路の実施形態の構成を示すブロック図
【図２】入力データ制御部10の詳細を示すブロック図
【図３】ヘッダ解析部20の詳細を示すブロック図
【図４】入力データ解析メモリ23におけるデータ例を示すブロック図
【図５】構成情報制御部30の詳細を示すブロック図
【図６】LRUテーブル34におけるデータ例を示すブロック図
【図７】本発明の再構成データ制御回路の動作例を示すタイミングチャート
【符号の説明】
【００５８】
10      入力データ制御部
11      入力データ分離部
12      FIFO管理部
13      FIFO群
20      入力データ解析部
21      解析メモリ検索部
22      メモリアドレス出力部
23      入力データ解析メモリ
30      構成情報制御部
31      LRUテーブル管理部
32      バンク番号出力部
33      構成情報リードライト部
34      LRUテーブル
40      構成情報メモリ
50      集積回路ユニット
【図１】
2007228052.tif 000003
【図２】
2007228052.tif 000004
【図３】
2007228052.tif 000005
【図４】
2007228052.tif 000006
【図５】
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【図６】
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【図７】
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