(57)【要約】【課題】小コンタクト面積のｎ＋型の低抵抗層への効率よい接触と、ソース、ゲートのコンタクト部のコンタクト抵抗の減少と、リセス部側面の引上配線の断線の補修とが可能な静電誘導型トランジスタの提供。【解決手段】エピタキシャル成長層にリセス構造を形成し、ゲート電極を形成する工程とエピタキシャル成長層の絶縁膜の開口部にソース電極を形成する工程と半導体基板の反対側にドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲート領域に低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とゲート電極形成工程と減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を設け、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で成膜する工程とソース電極形成工程とを介在させた後にソース引出し金属電極を設ける工程を設けた。【選択図】図１
2007273809.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板表面に同一導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層に開口部を設けてリセス構造とする工程と、前記開口部の底部に前記エピタキシャル成長層とは逆導電型のゲート電極を形成する工程と、前記エピタキシャル成長層上に設けた絶縁膜の開口部の該エピタキシャル成長層上に同一導電型のソース電極を形成する工程と、前記半導体基板の反対側の表面に該半導体基板と同一導電型のドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、
前記ゲートの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程と、ゲート電極形成工程と、減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を有し、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とソース電極形成工程とを介在させた後に、ソース引出し金属電極を設ける工程を有することを特徴とする静電誘導型トランジスタの製造方法。
【請求項２】
請求項１に記載の製造方法を用いて製造されたことを特徴とする静電誘導型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電誘導型トランジスタ（以下、「ＳＩＴ」と略称する。）に関し、さらに詳しくは、表面ゲート型であるリセス構造ＳＩＴ半導体装置の電極構造に関する技術である。
【背景技術】
【０００２】
図３は、従来からある表面ゲート型ＳＩＴの構造をその製造工程（ａ）〜（ｉ）に従って示す説明図である。以下、図３に基づいて従来からある表面ゲート型ＳＩＴの製造方法を説明する。
【０００３】
図３（ａ）は、ドレインとなる半導体基板１上にエピタキシャル成長層によりシリコン層２を形成し、その後にシリコン層２の上に酸化膜３を成膜した状態を示す図である。この図に示されているドレインとなる半導体基板１には、不純物密度が５×１０１８ｃｍ−３のｎ型シリコンが使用されている。シリコン層２は、不純物密度が１×１０１４ｃｍ−３から１×１０１５ｃｍ−３で膜厚が２０μmのｎ型シリコンである。該シリコン層２の表面には、酸化膜３が形成されている。該酸化膜３は、例えば熱酸化法（Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）で形成された膜厚が６５０ｎｍの酸化膜である。
【０００４】
図３（ｂ）は、シリコン層２上に形成された酸化膜３に選択的な開口部４を形成した状態を示す図である。該開口部４は、例えばフォトリソグラフィ（以下、「ＰＲ」と略称する。）を用いてフォトレジスト（図示せず）をマスクとし酸化膜３を選択的に開口することで形成する。その後、リアクティブイオンエッチング（以下、「ＲＩＥ」と略称する。）によりフォトレジストの開口部と対面する酸化膜３をエッチングし、幅２０μｍの開口部４のシリコン層２を選択的に露出する。
【０００５】
図３（ｃ）は、シリコン層２に基板内部に垂直方向の溝５を形成した状態を示す図である。該溝５は、例えばＲＩＥを用いて図３（ｂ）で開口した酸化膜３の選択的な開口部４の部分のシリコン層２を所定の１．５μｍエッチングすることで形成する。
【０００６】
図３（ｄ）は、図３（ｃ）で形成された溝５に酸化膜を形成した状態を示す図である。該酸化膜は、熱酸化法で形成する。形成された酸化膜の膜厚は、表面側の酸化膜３は追加酸化により酸化膜厚７００ｎｍの酸化膜３１に、溝部５内は膜厚３５０ｎｍの酸化膜３２で覆われる。
【０００７】
図３（ｅ）は、シリコン層２に形成された溝５の底側に位置する酸化膜３２を選択的に開口した状態を示す図である。溝５の底側に位置する酸化膜３２を選択的に開口するには、例えばＲＩＥで酸化膜３２を選択的にエッチングしてシリコン層２を露出する。側壁側に位置する酸化膜３２は、ＲＩＥの指向性のためエッチングされず、溝５の底の酸化膜３２のみが選択的にエッチングされて開口部６が形成される。
【０００８】
図３（ｆ）は、シリコン層２に形成された溝５の底側に位置するシリコン層２が露出されている開口部６にゲート領域のｐ型の低抵抗層８を形成した状態を示す図である。ｐ型の低抵抗層８の形成は、例えばボロンを用いたドープドオキサイド法などでボロンガラスを表面に７０ｎｍ付着させ、その後ウエット酸化雰囲気で熱処理を加えて所定の拡散深さに調節する。ｐ型拡散は、９５０℃３０分のプリデポジションを行い、その後、熱処理温度１１００℃２０分のドライブインを行う処理を経ることで行われる。低抵抗層８の深さは約２μｍ、表面濃度は２×１０１９ｃｍ−３で、低抵抗層８上の酸化膜３３の厚みは３００ｎｍである。また、酸化膜３は、追酸化された酸化膜３１となっている状態から、さらに上記ボロンガラス処理とウエット酸化熱処理を受けた酸化膜３４となる。
【０００９】
図３（ｇ）は、ゲート領域となるｐ型の低抵抗層８の形成後、ソースとなる領域を形成するために酸化膜３４に選択的に開口部１０を形成してシリコン層２を露出させた状態を示す図である。開口部１０の形成は、例えば、酸化膜３４上にＰＲでパターンニングしたフォトレジスト（図示せず）を介し、ＲＩＥなどで酸化膜３４をエッチングしシリコン層２を選択的に露出させることで行われる。開口部１０の幅は１０μｍである。
【００１０】
図３（ｈ）は、酸化膜３４に選択的に形成された開口部１０に、ソースとなる領域を形成するためにｎ型の低抵抗層１２を形成した状態を示す図である。ｎ型の低抵抗層１２の形成は、例えばリンを用いたドープドオキサイド法などでリンガラスを表面に付着させ、その後熱処理を加えて所定の拡散深さに調整することで行われる。
【００１１】
ｎ型拡散は、９００℃２０分のプリデポジションを行い、その後熱処理温度１１００℃１５分のドライブインを行うことで処理した。ソース低抵抗層１２の深さは２μｍ、表面濃度は２×１０２０ｃｍ−３である。
【００１２】
ソース領域の低抵抗層１２およびゲート領域の酸化膜３３の上は、１００ｎｍのリンを含んだ熱酸化膜（図示せず）で覆われるが、図６（ｈ）においてはソース領域の低抵抗層１２上の酸化膜を除去して（図示せず）低抵抗層１２を露出させた状態として示されている。
したがって、酸化膜３４およびゲート領域の酸化膜３３は、さらに上記のリンガラス処理と熱処理を受けた酸化膜３５および酸化膜３６となる。よって、従来はソースとゲートの層間の絶縁膜としてゲート領域の酸化膜３６のみとなる。
【００１３】
図３（ｉ）は、ソース領域となるｎ型の低抵抗層１２に接触した電極となる引出し金属１３を配線した状態を示す図である。例えば、金属材料としてアルミニウムを用い、真空蒸着法などでシリコン層２の表面の酸化膜３に開口されたソース領域１２を含む面に付着する。表面に付着したアルミニウムの膜厚は１μｍで、ＰＲでパターンニングしたフォトレジスト（図示せず）を介してＲＩＥでアルミニウムをエッチングしてソース配線１３を形成する。ゲート配線（図示せず）も開口部６側の適宜な位置に同様にして別に形成する。
【００１４】
しかし、図３に示す従来手法により製作されたＳＩＴで電流を取り出すのは、ソース、ドレインである。電流を取り出す電極には、以下に述べる欠点がみられる。引出し電極となる金属と半導体とは、接触するコンタクト部の面積が小さくなると金属電極と半導体の接触面積が減少するためにコンタクト抵抗が増大し電流が流れにくくなる欠点がみられた。
【００１５】
これを図４に模式的に示す説明図を例により詳しく説明すれば、ソース、ドレインのオン抵抗は、ソース、ドレインの抵抗値とソース開口部のコンタクト抵抗値との和として表せることから、オン抵抗の値を測定することで評価した。すなわち、ソース、コンタクトホールの開口面積は、図４（ａ）＞図４（ｂ）＞図４（ｃ）の順で異なっている。図４（ａ）の開口面積４３、図４（ｂ）の開口面積４４、および図４（ｃ）の開口面積４５は、それぞれ異なっているが、その下のソース領域の低抵抗層１２の面積は、図４（ａ）〜（ｃ）ともに同じである。開口面積の割合の比は、図４（ａ）の開口面積４３を１とすると、図４（ｂ）の開口面積４４は０．５７で、図４（ｃ）の開口面積４５は０．２８５となる。
【００１６】
図５は、このときのオン抵抗と開口面積との関係を、図１に示す本発明の実施例についてのプロット線Ｌ１と、図３に示す従来例についてのプロット線Ｌ２として示すグラフ図である。このうち、従来例についてのプロット線Ｌ２によれば、オン抵抗は、開口面積が図４（ｃ）に示すように小さくなると大きくなり、図４（ａ）に示すように大きくなると小さくなる関係にあることが判明する。
【００１７】
一方、図６は、コンタクト抵抗と開口面積との関係を示すグラフ図であり、コンタクトホールの開口面積とコンタクト抵抗には、ある比例関係があることが判明する。図４に示すパターン例におけるオン抵抗は、図５の従来例についてのプロット線Ｌ２からも明らかなように、コンタクトホールの開口面積が大きいとオン抵抗が小さく、開口面積が小さいとオン抵抗が大きくなる傾向にあることが判明する。
【００１８】
コンタクト抵抗は、図６に示すごとく面積と比例関係にあるので、オン抵抗の増加はコンタクト抵抗の増加として考えることができる。したがって、オン抵抗の低減は、コンタクト抵抗の低減で実現することができることになる。図３に示す従来手法のもとで発生する欠点であるコンタクト抵抗の増加は、図５の従来例のプロット線Ｌ２の傾きが大きいことで示されている。
【００１９】
この場合、コンタクト抵抗が変化する理由としては、図７（ａ）に示すように酸化膜３の開口部１１の端部２１には蒸着されたアルミニウム粒子が届かず、その一部に隙間１８が生じる。コンタクト開口部が小さくなれば、隙間面積の比率が増してオン抵抗が大きくなると考えられる。隙間１８ができる原因としては、蒸着時のメタル粒子の挙動や酸化膜の陰の部分に粒子が届かなかったりすることがある。そして、隙間１８ができる場合には、開口した面積全体が有効な面積として機能しなくなり、このためにコンタクト抵抗も大きくなると考えられる。
【００２０】
また、隙間１８は、開口面積が大きければ開口面積に占める比率が相対的に少なくなるが、開口面積が小さければ開口面積に占める比率もそれだけ多くなる結果、抵抗が大きくなって特性に悪影響を与えることになる。
【００２１】
また、図３に示す従来手法による場合の他の欠点は、ゲート領域が酸化膜３６のみとなるため、表面に設けられたソース電極１３とゲート電極１４の引出し電極の引き回し配線部におけるソースとゲートの耐圧が減少する点にある。
【００２２】
さらに、図３に示す従来手法による場合は、には、コンタクトの抵抗が大きくなる不都合ばかりだけではなく、電極の断線が生じる欠点も有している。図７（ｂ）に示すように、リセス形のＳＩＴのゲート電極１４の配線において側壁面２２では金属電極１４の膜厚が部分的に薄くなる薄肉部１９があり、この部位で部分的に断線する現象がみられる。ゲート電極１４が側壁面２２で薄くなるのは、金属膜の成膜が進むとオーバーハング部２０が成長するため開口部６が狭くなり、底部にメタルが到達しにくくなるためである。そのために、ゲート電極１４をリセス溝の底部より表面部まで引き上げる配線が段差により薄くなる薄肉部１９で断線を起こすことにより配線抵抗が大きくなるという欠点を有していた。
【００２３】
すなわち、図７（ａ）に示すように開口部１１の端部２１に隙間１８が生じたり、図７（ｂ）に示すように、半導体基板の表面に金属を成膜後、側壁面２２に沿った金属電極では一部薄くなる薄肉部１９が生じていた。この原因は、蒸着やスパッタリング法での成膜では金属が粒子となり、表面に付着堆積することで成膜されるため、成膜が進むと図７（ｂ）に示すごとく開口部の上部端より金属のオーバーハング２０が生じ開口部６の隅に粒子が届かなくなり成膜されない部分が生じる。そのため、側壁面２２で断線が生じ段差切れが生じることがあるためである。また図７（ａ）に示すように、段差の小さい場合でも金属電極が接触しない隙間１８が生じる。この隙間１８は、開口面積が大きければ該隙間部分が開口面積に占める比率が少ないが、開口面積が小さければ隙間部分の面積の比率は多くなり、そのため抵抗が大きくなり特性に悪影響を与える。
【００２４】
一方、このような表面ゲート型の静電誘導型トランジスタとしては、不純物濃度を調整した製造方法が下記特許文献１に開示されている。
【特許文献１】特開２０００−３１２００９号公報
【００２５】
また、シリコン基板に溝を形成するリセス構造の電極についても、下記各特許文献に開示されているように種々の形態がある。
【特許文献２】特開２００３−０２３１０４号公報
【特許文献３】特開２００４−３０３９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかし、上記特許文献１では、Ｐ＋ポリシリコン層５ｂ，５１ｂがゲート電極に設けられる例が図１、図２、図３、図４に示されているが、ソース電極は微小なソース開口部であるため上述した問題点が依然として未解決であった。
【００２７】
また、上記特許文献２では、小さなコンタクト径の溝にＰドープポリシリコンをプラグ状に形成した例が示されているが、ゲート絶縁膜のシリサイド化を防止して絶縁耐圧を向上させたものであって、ソース・ドレイン間などの引出し電極の２層配線間耐圧を考慮した構造ではなかった。
【００２８】
さらに、上記特許文献３も、コンタクトホールをＢドープポリシリコンで埋めた例が示されているが、静電誘導型トランジスタのようにソース・ドレイン間などの引出し電極の２層配線間耐圧を考慮した構造ではなかった。
【００２９】
本願発明は、従来技術の上記課題に鑑み、一点はコンタクト面積の小さなｎ＋型の低抵抗層に効率よく接触し、なおかつソース、ゲートのコンタクト部のコンタクト抵抗を減少する構造を、もう一点は金属配線のリセス部の側面の引き上げ配線が断線しても補修が可能な構造を備えた静電誘導型トランジスタおよびその製造方法を提供することにある。また、ソース・ゲート間耐圧が高耐圧となる構造を備えた静電誘導型トランジスタおよびその製造方法を提供することをも目的とする。
【課題を解決するための手段】
【００３０】
本発明は、上記目的を達成すべくなされたもので、一導電型の半導体基板表面に同一導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層に開口部を設けてリセス構造とする工程と、前記開口部の底部に前記エピタキシャル成長層とは逆導電型のゲート電極を形成する工程と、前記エピタキシャル成長層上に設けた絶縁膜の開口部の該エピタキシャル成長層上に同一導電型のソース電極を形成する工程と、前記半導体基板の反対側の表面に該半導体基板と同一導電型のドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲートの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程と、ゲート電極形成工程と、減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を有し、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とソース電極形成工程とを介在させた後に、ソース引出し金属電極を設ける工程を有することを最も主要な特徴とする。
【発明の効果】
【００３１】
本発明によれば、静電誘導型トランジスタのゲート領域およびソース領域における酸化膜の開口部などに減圧化学気相堆積法で成膜された低抵抗のポリシリコン層を露出させて取出し配線の金属膜をスパッタリングなどで付着させたので、コンタクト抵抗の低減、配線の段切れの防止を実現できるとともに、ゲート領域上は減圧化学気相堆積法で成膜された低抵抗のポリシリコン層上に、さらに、減圧化学気相堆積法で成膜された堆積酸化膜を設けたので配線間耐圧低下の防止を実現することができる。
【発明を実施するための最良の形態】
【００３２】
本発明に係る静電誘導型トランジスタは、一導電型の半導体基板表面に同一導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層に開口部を設けてリセス構造とする工程と、前記開口部の底部に前記エピタキシャル成長層とは逆導電型のゲート電極を形成する工程と、前記エピタキシャル成長層上に設けた絶縁膜の開口部の該エピタキシャル成長層上に同一導電型のソース電極を形成する工程と、前記半導体基板の反対側の表面に該半導体基板と同一導電型のドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲートの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法（以下、「ＬＰ−ＣＶＤ」と略称する。）で形成する工程と、ゲート電極形成工程と、減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を有し、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とソース電極形成工程とを介在させた後に、ソース引出し金属電極を設ける工程を有することにより製造される。以下、本発明の実施例について図１を参酌して説明する。
【実施例】
【００３３】
図１（ａ）は、ドレインとなる半導体基板１上にエピタキシャル成長によるシリコン層２を形成し、その後シリコン層２の上に酸化膜３を成膜した状態を示す図である。この場合、ドレインとなる半導体基板１は、ｎ型の不純物密度が５×１０１８ｃｍ−３のシリコンであり、シリコン層２は、不純物密度１×１０１４ｃｍ−３から１×１０１５ｃｍ−３で膜厚が２０μｍのｎ型シリコンである。シリコン層２の表面には酸化膜３を形成する。酸化膜３は、例えば熱酸化法（Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）で形成した膜厚が６５０ｎｍの酸化膜である。
【００３４】
図１（ｂ）は、シリコン層２上に形成した酸化膜３に選択的な開口部４を形成した状態を示す図である。該開口部４は、例えばＰＲを用いパターニングしたフォトレジスト（図示せず）をマスクとして酸化膜３を選択的に開口することで形成される。この場合、ＲＩＥを用いフォトレジスト（図示せず）の開口部分と対面する位置関係にある酸化膜３をエッチングし、開口部４の幅２０μｍのシリコン層２を選択的に露出する。
【００３５】
図１（ｃ）は、シリコン層２に基板内部に垂直方向の溝５を形成した状態を示す図である。該溝５は、例えばＰＩＥを用いて図１（ｂ）で開口した酸化膜３の選択的な開口部４の部分のシリコン層２を所定の１．５μｍの深さでエッチングすることで形成される。
【００３６】
図１（ｄ）は、図１（ｃ）で形成された溝５に酸化膜を形成した状態を示す図である。該酸化膜は、熱酸化法で成膜することにより形成される。この場合、表面の酸化膜３は、追加酸化により図１（ｃ）の状態から酸化膜厚７００ｎｍの酸化膜３１となり、溝部５側は、側面および底部とも膜厚３５０ｎｍの酸化膜３２で覆われることになる。
【００３７】
図１（ｅ）は、シリコン層２に形成された溝５における底部側の酸化膜を選択的に開口させた状態を示す図である。この場合におけるエッチング処理は、表面の酸化膜３１と溝５の底部の酸化膜３２を含む表面をＲＩＥを用いエッチングすることで行われる。ＲＩＥは、指向性が強いため溝５の側面の酸化膜３２をエッチングすることなく、表面の酸化膜３１と溝５の底部の酸化膜３２とが選択的にエッチングされ開口部６を形成することになる。この際のエッチング処理は、表面全体をマスクを用いずに行うので酸化膜３１もエッチングにより同時に減少してその膜厚が３００ｎｍになる。
【００３８】
図１（ｆ）は、図１（ｅ）で溝５の底部が選択的に開口された後、その表出面の全体にポリシリコン７を成膜し、さらにシリコン層２に形成された溝５の底側のシリコン層の露出部位にゲート領域となるｐ型の低抵抗層８を形成した状態を示す図である。この場合、ポリシリコン７は、ＬＰ−ＣＶＤを用いて成膜することで形成した。成膜条件は、気圧３０Ｐａ、温度６００℃、膜厚は４００ｎｍのノンドープポリシリコンである。ｐ型の低抵抗層８は、ボロンを用いたドープドオキサイド法などでボロンガラスを表面に付着させ、その後熱処理を加えて形成する。そのとき、低抵抗層８の上のポリシリコン７は、同様に低抵抗化される。ボロン拡散条件は、９５０℃３０分のプリデポジジョンを行い、その後ウエット酸化雰囲気で熱処理温度１１００℃２０分のドライブインを行うことにある。ゲート低抵抗層８の深さは２μｍ、表面濃度は２×１０１９ｃｍ−３で、ポリシリコン７上の酸化膜（図示せず）の厚みは１００ｎｍである。  
【００３９】
図１（ｇ）は、図１（ｆ）で低抵抗化したポリシリコン７をＰＲを用いたフォトレジスト（図示せず）を用いてゲート領域のポリシリコン７を残すパターニングをして不要部をエッチングした工程の後、段差を含む表面に堆積酸化膜３７を成膜した工程を経た結果の状態を示す図である。堆積酸化膜３７の成膜条件は、ＬＰ−ＣＶＤを用い、気圧２４０Ｐａ、温度３４０℃、膜厚５５０ｎｍである。酸化膜３１は、堆積酸化膜３７と二重構造の膜厚８５０ｎｍの二層膜３８になり、溝５の側面の酸化膜３２は、堆積酸化膜３７と二重構造の膜厚９００ｎｍの二層膜３９になる。ゲート領域のポリシリコン７の上は５５０ｎｍの堆積酸化膜３７で覆われている。したがって、従来とは異なり、ソースとドレインとの層間耐圧を著しく向上させることができる。
【００４０】
図１（ｈ）は、ゲート領域となるｐ型の低抵抗層８の形成後、ソースとなる領域を形成するために二層膜３８に選択的に開口部９を形成してシリコン層２を露出させた状態を示す図である。この場合、開口部９は、例えば、ＰＲでパターニングしたフォトレジスト（図示せず）で二層膜３８表面を選択的に開口し、ＲＩＥなどで二層膜３８をエッチングしてシリコン層２を選択的に露出させることで形成する。開口部９の幅は１０μｍである。
【００４１】
図１（ｉ）は、開口部９を含む二層膜３８の表面にポリシリコン１１を成膜した状態を示す図である。ポリシリコン１１は、例えばＬＰ−ＣＶＤを用いて成膜することで形成される。該ポリシリコン１１は、ノンドープポリシリコンかドープドポリシリコンのどちらかを選べばよい。本実施例ではノンドープポリシリコンを用いた。成膜条件は気圧３０Ｐａ、温度６００℃、膜厚は２００ｎｍのノンドープポリシリコンである。
【００４２】
図１（ｊ）は、ポリシリコン１１成膜後に、ソース領域を形成するためにｎ型の低抵抗層１２を形成した状態を示す図である。ｎ型の低抵抗層１２を形成するには、例えばリンを用いたドープドオキサイド法などでリンガラスを表面に付着させ、その後熱処理を加えて所定の深さに調節する。リン拡散は、９００℃２０分のプリデポジジョンを行い、その後熱処理温度１１００℃１５分のドライブインを行った。ソース低抵抗層１２の深さは２μｍ、表面濃度は２×１０２０ｃｍ−３である。ポリシリコン１１の表面は、１００ｎｍのリンを含んだ熱酸化膜（図示せず）で覆われるが、図１（ｊ）では熱酸化膜（図示せず）を除去してポリシリコン１１の表面を露出させた状態を示す。
【００４３】
図１（ｋ）は、ソース領域となるｎ型の低抵抗層１２とポリシリコン１１を含むソース電極（ソース配線）１３を作成した状態を示す図である。金属電極であるソース電極１３を形成するには、例えば、金属材料としてアルミニウムを用い、真空蒸着法やスパッタなどでポリシリコン層１１の表面に付着する。表面に付着したアルミニウムを例えば、ＰＲでパターニングしたフォトレジスト（図示せず）を介してＲＩＥを用いてアルミニウムをエッチングしてソースを形成する。ソース電極１３の下敷きとなるポリシリコン１１の不要な領域はアルミニウムのエッチング後に連続してエッチングされ所望のパターンが形成される。図示はしないがゲート電極も堆積酸化膜３４の所定の箇所に開口部を設け、アルミニウム金属などを用いて同様に引出し金属電極を形成する。
【００４４】
金属材料としてアルミニウムを用いた例について説明したが、アルミニウムとシリコンとの合金やその他の材料でも同様の結果が得ることができた。また、電極金属の成膜方法は、真空蒸着法やスパッタ法などの例で説明したが、他の方法で成膜しても同様の結果が得られることはいうまでもない。
【００４５】
この場合、コンタクト抵抗が変化する理由としては、図７（ａ）に示すように酸化膜３の開口部１０の端部２１には蒸着されたアルミニウム粒子が届かず、その一部に隙間１８が生じる。コンタクト開口部が小さくなれば、空隙面積の比率が増してオン抵抗が大きくなると考えられる。隙間１８ができる原因としては、蒸着時のメタル粒子の挙動や酸化膜の陰の部分に粒子が届かなったたりすることがある。そして、隙間１８ができる場合には、開口した面積全体が有効な面積として機能しなくなり、このためにコンタクト抵抗も大きくなると考えられる。
【００４６】
また、隙間１８は、開口面積が大きければ開口面積に占める比率が相対的に少なくなるが、開口面積が小さければ開口面積に占める比率もそれだけ多くなる結果、抵抗が大きくなって特性に悪影響を与える。
【００４７】
しかし、本発明によれば、この開口部１０の半導体表面と配線金属との間にＬＰ−ＣＶＤを用いてポリシリコンを成膜することで、電極材料と低抵抗シリコン間にポリシリコンを介在させる構造としたことにより、上記不都合を解決できる効果がある。
【００４８】
つまり、ＬＰ−ＣＶＤを用いて成膜した後、従来例である図６（ｂ）で蒸着やスパッタリングで発生した隙間１８は、図２（ａ）に示すごとく隅部へまでポリシリコン１１が成膜され開口部全体にポリシリコンが接触する。
【００４９】
次のプロセスの金属電極成膜で、従来例では図７（ａ）に示すように金属の蒸着時に生じる隙間１８ができることがあっても、図２（ａ）に示すごとくポリシリコンを介して開口部分全体が導通する効果がある。
【００５０】
また、電極材料と低抵抗シリコン間をポリシリコン１１を介した構造は、図２（ｂ）に示すように段差部の垂直部（側壁面２２）でもポリシリコンは成膜されるので、欠損のない電極製作が可能である。従来例では図７（ｂ）に示すように薄くなった薄肉部１９で金属配線が断線することがあっても、本発明の図２（ｂ）に示すごとく下に敷いたポリシリコン７が存在するために、金属電極１４側に断線が存在していても、該断線を補修可能とするポリシリコンによる断線のない配線が形成できる。
【００５１】
また、ソース層およびゲート層から電極を引き出す際にコンタクトホールが微細になると電気的接触の不良が発生する。しかし、本発明によれば、微細なコンタクトホールとメタル膜との電気的接触が良好となるように低抵抗ポリシリコン１１を間に介在させることにより、接触抵抗の低減が図られ、オン抵抗も低減できることが確認された。
【００５２】
さらに、リセス構造での配線の引き上げ部分の断線をポリシリコン７を下敷きにすることで防ぐことが可能となった。また、ゲート引出し金属電極は開口した堆積酸化膜を介してポリシリコンに設けることができ、ゲートとソースとの層間の引出し配線金属は堆積絶縁膜と酸化膜との２層による層間絶縁膜で低抵抗ポリシリコンと隔離する構造としたので、耐圧低下を防ぐ効果がある。
【００５３】
すなわち、本発明の効果を図２を例に説明すれば、図２（ａ）に示すように半導体基板の表面に金属を成膜後、段差部の端部２１に沿った金属電極では一部薄くなる隙間１８が生じたり、図２（ｂ）に示すように開口部の隅に薄肉部１９が生じたりする。隙間１８は、開口面積が大きければ隙間部分が開口面積に占める比率が少ないが、開口面積が小さければ隙間部分の面積の比率は多くなりそのため抵抗が大きくなり特性に悪影響を与える。この開口部の半導体表面と配線金属の間にＬＰ−ＣＶＤを用いてポリシリコンを成膜し電極材料と低抵抗シリコン間にポリシリコンを介した構造にしたので、この不都合を解決できる効果がある。
【００５４】
この効果は、図５における本発明実施例のプロット線Ｌ１からも明らかであり、開口面積が小さくなってもポリシリコンを介在させることによりオン抵抗は小さくできることを示している。この場合のポリシリコンは、抵抗が低いことが必要である。抵抗を下げるためには、ドープドポリシリコンを使用するか、あるいは、ノンドープボリシリコンを成膜してその後不純物の拡散をして抵抗を下げれば同様の良好な結果が得られる。
【００５５】
また、ソースおよびドレイン電極には直接低抵抗のポリシリコンが接触し、絶縁膜の開口部から取出し配線用金属を設けたから、ソースとドレインの引き回し部などの交差部などにおける耐圧低下を引き起こさない効果もある。
【図面の簡単な説明】
【００５６】
【図１】本発明方法の実施例を（ａ）〜（ｋ）として工程別に示す説明図。
【図２】本発明の電極構造を拡大して示す説明図であり、そのうちの（ａ）はソース電極側を、（ｂ）はゲート電極側をそれぞれ示す。
【図３】従来手法を（ａ）〜（ｉ）として工程別に示す説明図。
【図４】表面ゲート型ＳＩＴのソースのコンタクト例を開口面積が大きい方から順に（ａ）〜（ｃ）として示す説明図。
【図５】オン抵抗と開口面積との関係を本発明実施例と従来例との別にプロット線として示すグラフ図。
【図６】コンタクト抵抗と開口面積との関係を示すグラフ図。
【図７】従来例の電極構造を拡大して示す説明図であり、そのうちの（ａ）はソース電極側を、（ｂ）はゲート電極側をそれぞれ示す。
【符号の説明】
【００５７】
１  半導体基板
２  シリコン層
３，３１，３２，３３，３４，３６  酸化膜
３７  堆積酸化膜
３８，３９  二層膜
４  開口部
５  溝
６  開口部
７  ポリシリコン
８  低抵抗層（ゲート低抵抗層）
９  開口部
１０  開口部
１１ポリシリコン（層）
１２低抵抗層（ソース領域）
１３引出し金属（ソース電極，ソース配線）
１４ゲート電極（金属電極）
１８隙間
１９薄肉部
２０オーバーハング部
２１端部
２２側壁面
４３，４４，４５開口面積
Ｌ１  プロット線（本発明）
Ｌ２  プロット線（従来例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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