(57)【要約】【課題】  非選択セルのドレインに高電圧が印加される時間を短縮して非選択セルが受けるストレスを軽減させることにより、メモリセルに蓄積された電荷の減少を抑えることが可能な不揮発性半導体記憶装置を提供する。【解決手段】  センスラッチ単位回路７ＡはメモリセルＭＣ０Ａへのデータの書込が終了すると、グローバルビット線ＧＢＬ０への４．５Ｖの電圧の印加を終了して０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に２Ｖの電圧（書込阻止電圧）を印加する。メモリセルＭＣ０Ａへのデータ書込期間にはローカルビット線ＬＢＬ０にドレインが接続されるメモリセルＭＣ０Ａ以外のメモリセル（書込非選択セル）のドレインにも４．５Ｖの電圧が印加される。メモリセルＭＣ０Ａにデータ書込が行なわれていない期間にはローカルビット線ＬＢＬ０の電圧は０Ｖになる。【選択図】        図２
2007035117.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々が不揮発的にデータを記憶する、複数のメモリセルと、
前記複数のメモリセルの各行に対応して配置される複数のワード線と、
前記複数のメモリセルの各列に対応して配置される複数のビット線と、
前記メモリセルへのデータ書込時に、前記複数のワード線の中から対応するワード線を選択する行選択回路と、
前記データ書込時に、前記複数のビット線の中から複数の第１のビット線を一括して選択して、前記データ書込に必要な第１の電圧を前記複数の第１のビット線に繰返し供給する電圧供給部とを備え、
前記電圧供給部は、前記第１の電圧を繰返し供給する際に、前記データ書込が終了したメモリセルに対応する第１のビット線ごとに前記第１の電圧より低い第２の電圧を供給する、不揮発性半導体記憶装置。
【請求項２】
前記複数のビット線の各々は、対応する列に属する複数のメモリセルの各々に含まれるトランジスタのドレインに共通に接続され、
前記不揮発性半導体記憶装置は、
前記複数の第１のビット線とビット線対を構成する複数の第２のビット線をさらに備え、
前記電圧供給部は、
前記ビット線対ごとに設けられ、前記データ書込の終了後に前記第２のビット線を介して前記トランジスタのソースに書込阻止電圧を与える複数の電圧出力回路と、
前記電圧出力回路ごとに設けられ、前記書込阻止電圧に応じ、前記第１のビット線に前記第２の電圧を供給する複数の電圧制御回路とを含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、
前記ビット線対ごとに設けられる複数のグローバルビット線対をさらに備え、
各前記グローバルビット線対は、
前記第１のビット線に対応して設けられる第１のグローバルビット線と、
前記第２のビット線に対応して設けられる第２のグローバルビット線とを含み、
前記電圧供給部は、
前記グローバルビット線対ごとに設けられ、前記第１のビット線と前記第１のグローバルビット線とを接続する複数の第１の接続部と、
前記グローバルビット線対ごとに設けられ、前記第２のビット線と前記第２のグローバルビット線とを接続する複数の第２の接続部とをさらに含み、
各前記電圧出力回路は、前記第２のグローバルビット線に前記書込阻止電圧を出力し、
各前記電圧制御回路は、前記第２のグローバルビット線を介して受ける前記書込阻止電圧に応じ、前記第１のグローバルビット線に前記第２の電圧を供給する、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、
前記第１のグローバルビット線に前記第１の電圧を供給することを指示する第１の信号と、前記第２のグローバルビット線に前記第１の電圧を供給することを指示する第２の信号と、前記第１のグローバルビット線の電圧を前記第２の電圧に設定することを指示する第３の信号と、前記第２のグローバルビット線の電圧を前記第２の電圧に設定することを指示する第４の信号とを前記グローバルビット線対ごとに出力する書込制御部をさらに備え、
各前記電圧制御回路は、
前記第１の信号を制御電極に受け、前記第１の電圧を供給する第１のノードと前記第１のグローバルビット線との間に接続される第１のトランジスタと、
前記第２の信号を制御電極に受け、前記第１のノードと前記第２のグローバルビット線との間に接続される第２のトランジスタと、
前記電圧出力回路から前記第２のグローバルビット線に出力される前記書込阻止電圧を制御電極に受け、前記第２の電圧を供給する第２のノードと第３のノードとの間に接続される第３のトランジスタと、
前記第３の信号を制御電極に受け、前記第３のノードと前記第１のグローバルビット線との間に接続される第４のトランジスタと、
前記電圧出力回路から前記第１のグローバルビット線に出力される前記書込阻止電圧を制御電極に受け、前記第２のノードと第４のノードとの間に接続される第５のトランジスタと、
前記第４の信号を制御電極に受け、前記第４のノードと前記第２のグローバルビット線との間に接続される第６のトランジスタとを有する、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、
前記第１のグローバルビット線に前記第１の電圧を供給することを指示する供給信号を前記グローバルビット線対ごとに出力する書込制御部をさらに備え、
各前記電圧制御回路は、
前記書込阻止電圧を受け、前記書込阻止電圧よりも高い指示電圧を出力するレベルシフト回路と、
前記指示電圧を制御電極に受け、前記第１の電圧を供給する電圧供給ノードと中間ノードとの間に接続される第１のトランジスタと、
前記供給信号を制御電極に受け、前記中間ノードと前記第１のグローバルビット線との間に接続される第２のトランジスタとを含む、請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルの各々は、複数のしきい値電圧レベルに応じた多値データを記憶し、前記対応するワード線に印加される電圧の供給時間に応じて、前記複数のしきい値電圧レベルの間でしきい値電圧のレベルを変化させる、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、フラッシュメモリにおいてメモリセルに記憶されたデータを読出す際の信頼性を高める技術に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置には、その特有の動作に起因した不良が生じることがある。このような不良の１つに「ドレインディスターブ」と称される不良がある。ドレインディスターブとは、対象のメモリセルトランジスタにデータの書込を行なう場合にメモリセルトランジスタのドレインに接続されるビット線に高電圧が印加されると、そのビット線にドレインが共通に接続される他のメモリセル（書込非選択セル）に蓄積された電荷が減少する不良のことである。
【０００３】
フラッシュメモリに含まれるメモリセルトランジスタは浮遊ゲートを有する積層型電界効果トランジスタで構成される。浮遊ゲートには記憶するデータに応じた量の電荷が蓄積される。書込非選択セルにおいてドレインに高電圧が印加されると、電荷が浮遊ゲートからドレインに引き抜かれる可能性が生じる。よって、書込非選択セルの浮遊ゲートに蓄積された電荷が減少することがある。
【０００４】
ドレインディスターブを防ぐ従来の技術として、たとえば特開２００２−２９９４７４号公報（特許文献１）では、データの書込を行なわない非選択のメモリセルのドレインに書込禁止電圧を印加する際に、非選択のメモリセルのソースおよびドレイン間においてパンチスルー現象を生じさせる構造を有することを特徴とする半導体装置が開示される。
【特許文献１】特開２００２−２９９４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不揮発性半導体記憶装置ではメモリセルに蓄積された電荷量によってメモリセルに「１」または「０」のいずれのデータが記憶されているかが判別される。なお、１つのメモリセルに多値データが記憶される多値メモリの場合には、メモリセルに蓄積された電荷量に応じ、たとえば「１１」，「１０」，「００」，「０１」のいずれのデータがメモリセルに記憶されているかが判別される。ドレインディスターブにより書込非選択セルに蓄積された電荷が減少すると、そのセルから誤ったデータが読出されてしまうという問題が生じる。
【０００６】
本発明の目的は、書込非選択セルのドレインに高電圧が印加される時間を短縮して書込非選択セルが受けるストレスを軽減させることにより、メモリセルに蓄積された電荷の減少を抑えることが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は要約すれば、不揮発性半導体記憶装置であって、行列状に配置され、各々が不揮発的にデータを記憶する、複数のメモリセルと、複数のメモリセルの各行に対応して配置される複数のワード線と、複数のメモリセルの各列に対応して配置される複数のビット線と、メモリセルへのデータ書込時に、複数のワード線の中から対応するワード線を選択する行選択回路と、データ書込時に、複数のビット線の中から複数の第１のビット線を一括して選択して、データ書込に必要な第１の電圧を複数の第１のビット線に繰返し供給する電圧供給部とを備え、電圧供給部は、第１の電圧を繰返し供給する際に、データ書込が終了したメモリセルに対応する第１のビット線ごとに第１の電圧より低い第２の電圧を供給する。
【発明の効果】
【０００８】
ドレインディスターブによってメモリセルに蓄積された電荷が減少する理由は、書込非選択セルのドレインに印加される電圧と浮遊ゲートの電圧との差が高いためである。本発明の不揮発性半導体記憶装置によれば、書込対象セルへのデータ書込が終了すると書込対象セルに接続されるビット線に供給する電圧を、データ書込に必要な第１の電圧よりも低い第２の電圧に設定する。チップ全体にデータが書込まれている際中でもそのビット線に共通に接続される書込非選択セルのドレインには高電圧が印加されなくなり、蓄積された電荷の減少を抑えることができる。
【発明を実施するための最良の形態】
【０００９】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１０】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。図１を参照して、不揮発性半導体記憶装置１００は複数のメモリブロックＭＢａ〜ＭＢｎに分割されるメモリマット１を含む。メモリブロックＭＢａ〜ＭＢｎのそれぞれにおいては、データを不揮発的に記憶するメモリセルが接続されるワード線ＷＬと、メモリセルと同様の構成でかつ固定データを格納するダミーセルが接続されるダミーワード線ＤＷＬとが配設される。
【００１１】
不揮発性半導体記憶装置１００は、さらに、メモリブロックＭＢａ〜ＭＢｎそれぞれに対して配置され、データ読出時対応のメモリブロックにおいてダミーワード線を選択するダミーデコーダ２ａ〜２ｎと、メモリブロックＭＢa〜ＭＢｎそれぞれに対応して配置され、アドレス信号に従って、選択時、対応のメモリブロックＭＢａ〜ＭＢｎからワード線を選択するＸデコーダ３ａ〜３ｎを含む。
【００１２】
ダミーデコーダおよびＸデコーダにより、行を選択するロウデコーダが形成される。図１においては、メモリブロックＭＢａ〜ＭＢｎに、それぞれ、ロウデコーダ４ａ〜４ｎが配設されるように示す。ダミーデコーダへは、偶数列／奇数列を示すＹアドレス信号が与えられ、Ｘデコーダへは、ワード線を指定するＸアドレス信号が与えられる。また、メモリブロックＭＢａ〜ＭＢｎのそれぞれに対応してアレイ制御信号発生回路２５ａ〜２５ｎが配置されている。
【００１３】
このメモリマット１においては、メモリブロックＭＢａ〜ＭＢｎに共通に、グローバルビット線ＧＢＬが配設される。このグローバルビット線は、メモリブロックＭＢａ〜ＭＢｎ各々のビット線に対応して配置され、選択メモリブロックのビット線（ローカルビット線）が、対応のグローバルビット線に結合される。
【００１４】
不揮発性半導体記憶装置１００は、さらに、図示しないＹアドレス信号をデコードして列選択信号を生成するＹデコーダ５と、データ書込時の書込データを格納するデータレジスタ６と、Ｙデコーダ５からの列選択信号に従って選択列に対応するグローバルビット線を選択し、かつデータ読出時にはそのグローバルビット線のデータを検出し、データ書込時にはメモリセルに対して書込データの供給を行なうセンスラッチを含むＹゲート／センスラッチブロック７と、Ｙゲート／センスラッチブロック７のＹゲートを介して選択されたグローバルビット線と外部との間にデータの入出力を行なう入出力回路８とを含む。Ｙゲート／センスラッチブロック７は本発明の不揮発性半導体記憶装置における電圧供給部に相当する。
【００１５】
データレジスタ６へはグローバルビット線ＧＢＬが接続され、データ書込時、書込データに応じた電圧がグローバルビット線ＧＢＬに伝達される。
【００１６】
なお、メモリブロックの選択は、ブロックアドレス信号を受けるブロックデコーダ９からのブロック選択信号に基づいて行なわれる。アレイ系制御信号（後述するＧＢＬＤＳＣ１＜０＞，ＧＢＬＤＳＣ１＜１＞などの信号）は、制御部（ＣＰＵ：Central Processing Unit）Ａからの命令を受けて、書込み時にある決まったタイミングでアレイ制御信号発生回路２５ａ〜２５ｎから出力される。制御部（ＣＰＵ）Ａおよびアレイ制御信号発生回路２５ａ〜２５ｎは本発明の不揮発性半導体記憶装置における「書込制御部」に相当する。なお、アレイ系制御信号はＲＯＭ（Read Only Memory）に記述されたある決められたタイミングで出力されるので詳細は省略する。
【００１７】
図２は、図１に示すメモリブロックの主要部の構成を説明する図である。図２を参照して、メモリブロックＭＢは図１のメモリブロックＭＢａ〜ＭＢｎのうちのいずれかのメモリブロックである。
【００１８】
メモリブロックＭＢは行列状に配列される複数のメモリセル、および複数のメモリセルの各行に対応して配置される複数のワード線を含む。図２では複数のワード線のうち、代表的にワード線ＷＬｎ，ＷＬｎ＋１，ＷＬｍを示す。
【００１９】
各メモリセルは制御ゲートと浮遊ゲートとを有する積層型電界効果トランジスタを含み、そのしきい値電圧の変化によりデータを不揮発的に記憶する。各メモリセルの制御ゲートは対応のワード線に接続される。たとえばワード線ＷＬｎ＋１には、メモリセルＭＣ０Ａ〜ＭＣ３Ａ，ＭＣ０Ｂ〜ＭＣ３Ｂ，ＭＣ０Ｃ〜ＭＣ３Ｃ，ＭＣ０Ｄ〜ＭＣ３Ｄの各々の制御ゲートが接続される。
【００２０】
メモリブロックＭＢはさらに、列方向に配置された複数のローカルビット線を含む。複数のローカルビット線の各々は、対応する列に属するメモリセルに含まれるトランジスタのドレインに共通に接続される。図２では複数のローカルビット線のうち、代表的にローカルビット線ＬＢＬ０〜ＬＢＬ７を示す。
【００２１】
メモリブロックＭＢはさらに、列方向に配置された複数のアシストゲートトランジスタＡＧＴを含む。複数のアシストゲートトランジスタＡＧＴは列方向に延在するアシストゲート線ＡＧを共有する。アシストゲート線ＡＧは、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートに対応し、その下部の半導体基板領域にアシストゲート制御信号に従って反転層が形成される。この反転層によりソース側ローカルビット線ＳＬＢが形成される。ソース側ローカルビット線ＳＬＢはソース側ブロック選択ゲート（図示せず）を介してコモン線（図示せず）に結合される。このソース側ローカルビット線ＳＬＢは各列のメモリセルに含まれるトランジスタのソースを共通に接続するソース線に相当する。なお、図２に示すようにローカルビット線とソース側ローカルビット線とは各列のメモリセルの両側に交互に配置される。
【００２２】
４つのメモリセルが１つのグループを構成し、各グループに対して２本のグローバルビット線（グローバルビット線対）が設けられる。たとえばメモリセルＭＣ０Ａ〜ＭＣ３Ａにはグローバルビット線ＧＢＬ０，ＧＢＬ１が設けられる。データ読出時およびデータ書込時に、ローカルビット線ＬＢＬ０はＮチャネルＭＯＳトランジスタＴＧ０を介してグローバルビット線ＧＢＬ０に接続される。同様にデータ読出時およびデータ書込時に、ローカルビット線ＬＢＬ１はＮチャネルＭＯＳトランジスタＴＧ１を介してグローバルビット線ＧＢＬ１に接続される。同様にローカルビット線ＬＢＬ２〜ＬＢＬ７はそれぞれＮチャネルＭＯＳトランジスタＴＧ２〜ＴＧ７を介してグローバルビット線ＧＢＬ２〜ＧＢＬ７に接続される。
【００２３】
２本のグローバルビット線のうちの一方のグローバルビット線に接続されるローカルビット線は、書込対象のメモリセルのドレインに書込を行なうための電圧を供給するためのビット線（第１のビット線）である。２本のグローバルビット線のうちの他方のグローバルビット線に接続されるローカルビット線は、この書込対象のメモリセルをデータ書込状態およびデータ非書込状態に設定するための電圧を、メモリセルのソースに供給するためのビット線（第２のビット線）である。なお、第１および第２のビット線により「ビット線対」が構成される。
【００２４】
２本のグローバルビット線ごとに１つのセンスラッチ単位回路が設けられる。グローバルビット線ＧＢＬ０，ＧＢＬ１はセンスラッチ単位回路７Ａに接続される。グローバルビット線ＧＢＬ２，ＧＢＬ３はセンスラッチ単位回路７Ｂに接続される。グローバルビット線ＧＢＬ４，ＧＢＬ５はセンスラッチ単位回路７Ｃに接続される。グローバルビット線ＧＢＬ６，ＧＢＬ７はセンスラッチ単位回路７Ｄに接続される。なお、ＮチャネルＭＯＳトランジスタＴＧ０〜ＴＧ７およびセンスラッチ単位回路７Ａ〜７Ｄは、本発明における「電圧供給部」に相当する図１のＹゲート／センスラッチブロック７に含まれる。
【００２５】
センスラッチ単位回路７Ａの動作について概略を説明する。センスラッチ単位回路７Ａは、メモリセルＭＣ０Ａにデータを書込む際にはグローバルビット線ＧＢＬ０にたとえば４．５Ｖの電圧を繰返し印加し、グローバルビット線ＧＢＬ１に０Ｖの電圧を印加する。この４．５Ｖの電圧はメモリセルにデータを書込む際に必要なドレイン電圧である。
【００２６】
センスラッチ単位回路７ＡはメモリセルＭＣ０Ａへのデータの書込が終了すると、グローバルビット線ＧＢＬ０への４．５Ｖの電圧の印加を終了して０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に２Ｖの電圧（書込阻止電圧）を印加する。メモリセルＭＣ０Ａへのデータ書込期間にはローカルビット線ＬＢＬ０にドレインが接続されるメモリセルＭＣ０Ａ以外のメモリセル（書込非選択セル）のドレインにも４．５Ｖの電圧が印加される。メモリセルＭＣ０Ａにデータ書込が行なわれていない期間にはローカルビット線ＬＢＬ０の電圧は０Ｖになる。グローバルビット線ＧＢＬ１に与えられる０Ｖおよび２Ｖの電圧は、メモリセルＭＣ０Ａをデータ書込状態およびデータ非書込状態にそれぞれ設定するための電圧である。
【００２７】
なお、本発明の不揮発性半導体記憶装置における第１および第２の電圧と、グローバルビット線ＧＢＬ０，ＧＢＬ１に印加される電圧との関係について説明する。第１の電圧はグローバルビット線ＧＢＬ０に印加される４．５Ｖの電圧であり、第２の電圧はグローバルビット線ＧＢＬ０に印加される０Ｖの電圧である。
【００２８】
本実施の形態ではデータ書込みの際にＹゲート／センスラッチブロック７およびブロックデコーダ９によって複数のローカルビット線の中から書込対象のメモリセルのドレインに４．５Ｖの電圧を供給するための複数のビット線（複数の第１のビット線）が一括して選択される。図２において、たとえばメモリセルＭＣ０Ａ，ＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄにデータを書込むため、「複数の第１のビット線」としてローカルビット線ＬＢＬ０，ＬＢＬ２，ＬＢＬ４，ＬＢＬ６が選択される。センスラッチ単位回路７Ｂ〜７ＤはメモリセルＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄのそれぞれに対して上述のセンスラッチ単位回路７Ａと同様の書込動作を行なう。なお、この場合、「複数の第２のビット線」とはローカルビット線ＬＢＬ１，ＬＢＬ３，ＬＢＬ５，ＬＢＬ７である。
【００２９】
従来、メモリセルＭＣ０Ａへのデータの書込が終了してもメモリセルＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄへのデータ書込みへのデータの書込が終了するまで、メモリセルＭＣ０Ａあるいはローカルビット線ＬＢＬ０に接続される書込非選択セルのドレインには４．５Ｖの電圧が印加されていた。本発明の不揮発性半導体記憶装置では、従来よりも書込非選択セルのドレインに４．５Ｖの電圧が印加される時間が短縮される。よって、書込非選択セルが受けるストレスが従来よりも軽減されるのでドレインディスターブを抑制することが可能になる。書込非選択セルがストレスを受ける状態とは、ワード線が非選択の状態であり、かつドレインに４．５Ｖの電圧が印加されている状態を指す。
【００３０】
なお、メモリセルＭＣ１Ａに対してデータの書込を行なう場合、センスラッチ単位回路７Ａはグローバルビット線ＧＢＬ０に０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に４．５Ｖの電圧を印加する。メモリセルＭＣ１Ａへのデータの書込が終了するとセンスラッチ単位回路７Ａはグローバルビット線ＧＢＬ０に２Ｖの電圧（書込阻止電圧）を印加し、グローバルビット線ＧＢＬ１に０Ｖの電圧を印加する。
【００３１】
図３は、図２のセンスラッチ単位回路７Ａの構成を示す図である。図３を参照して、センスラッチ単位回路７Ａは、センスラッチＳＬと、ＮチャネルＭＯＳトランジスタＭ０〜Ｍ３と、電圧制御回路１０とを含む。センスラッチＳＬは本発明における「電圧出力回路」に相当する。
【００３２】
センスラッチＳＬは２本のグローバルビット線のうち、ローカルビット線ＬＢＬ０に書込対象のメモリセル（メモリセルＭＣ０Ａ）が接続される場合に、データ書込みを行なうことを示す電圧と、データ書込みを行なわないことを示す電圧（書込阻止電圧）との間で変化する信号ＳＩＧ１をグローバルビットＧＢＬ１に出力する。信号ＳＩＧ１の電圧はメモリセルＭＣ０Ａにデータを書込む際に０Ｖとなり、メモリセルＭＣ０Ａへのデータの書込が終了すると２．０Ｖ（書込阻止電圧）になる。なお、センスラッチＳＬはローカルビット線ＬＢＬ１に書込対象のメモリセルが接続される場合には信号ＳＩＧ１と同様に電圧が０Ｖと２Ｖ（書込阻止電圧）との間で変化する信号ＳＩＧ０をグローバルビットＧＢＬ０に出力する。
【００３３】
ＮチャネルＭＯＳトランジスタＭ０はゲートにＨレベルの信号ＧＢＬＴＧ＜０＞を受けてオンするとセンスラッチＳＬとグローバルビット線ＧＢＬ０とを電気的に接続する。ＮチャネルＭＯＳトランジスタＭ１はゲートにＨレベルの信号ＧＢＬＴＧ＜１＞を受けてオンするとセンスラッチＳＬとグローバルビット線ＧＢＬ１とを電気的に接続する。
【００３４】
ＮチャネルＭＯＳトランジスタＭ２，Ｍ３はそれぞれグローバルビット線ＧＢＬ０，ＧＢＬ１を電気的に接続したり遮断したりするために設けられる。ＮチャネルＭＯＳトランジスタＭ２はゲートにＨレベルの信号ＧＢＬＴＧ＜２＞を受けるとオンする。ＮチャネルＭＯＳトランジスタＭ３はゲートにＨレベルの信号ＧＢＬＴＧ＜３＞を受けるとオンする。
【００３５】
電圧制御回路１０はＮチャネルＭＯＳトランジスタＭ４〜Ｍ９を含む。ＮチャネルＭＯＳトランジスタＭ４は信号ＧＢＬＤＳＣ１＜０＞をゲートに受け、グローバルビット線ＧＢＬ０とノードＷ３との間に接続される。信号ＧＢＬＤＳＣ１＜０＞はグローバルビット線ＧＢＬ０に充電された電荷を放電してグローバルビット線ＧＢＬ０の電圧を０Ｖに設定することを指示する信号である。ＮチャネルＭＯＳトランジスタＭ５は信号ＳＩＧ１をゲートに受け、ノードＷ２とノードＷ３との間に接続される。ノードＷ２における電圧ＶＳＳはたとえば接地電圧（＝０Ｖ）に設定される。
【００３６】
同様にＮチャネルＭＯＳトランジスタＭ６は信号ＧＢＬＤＳＣ１＜１＞をゲートに受け、グローバルビット線ＧＢＬ１とノードＷ４との間に接続される。信号ＧＢＬＤＳＣ１＜１＞はグローバルビット線ＧＢＬ１に充電された電荷を放電してグローバルビット線ＧＢＬ１の電圧を０Ｖに設定することを指示する信号である。ＮチャネルＭＯＳトランジスタＭ７は信号ＳＩＧ０をゲートに受け、ノードＷ２とノードＷ４との間に接続される。
【００３７】
ＮチャネルＭＯＳトランジスタＭ８は信号ＧＢＬＷＤ１０をゲートに受け、グローバルビット線ＧＢＬ０とノードＷ１との間に接続される。ノードＷ１の電圧ＶＷＤはメモリセルにデータを書込む際に必要なドレイン電圧（４．５Ｖ）に設定される。信号ＧＢＬＷＤ１０はグローバルビット線ＧＢＬ０の電圧を４．５Ｖに設定することを指示する信号である。
【００３８】
ＮチャネルＭＯＳトランジスタＭ９は信号ＧＢＬＷＤ１１をゲートに受け、グローバルビット線ＧＢＬ１とノードＷ１との間に接続される。信号ＧＢＬＷＤ１１はグローバルビット線ＧＢＬ１の電圧を４．５Ｖに設定することを指示する信号である。
【００３９】
なお、信号ＧＢＬＴＧ＜０＞〜ＧＢＬＴＧ＜３＞はブロックデコーダ９から送られる信号であり、信号ＧＢＬＷＤ１０，ＧＢＬＷＤ１１，ＧＢＬＤＳＣ１＜０＞，ＧＢＬＤＳＣ１＜１＞はアレイ制御信号発生回路２５ａから送られる信号である。アレイ制御信号発生回路２５ａはグローバルビット線対ごとに信号ＧＢＬＷＤ１０，ＧＢＬＷＤ１１，ＧＢＬＤＳＣ１＜０＞，ＧＢＬＤＳＣ１＜１＞の各信号に相当する信号を出力する。
【００４０】
センスラッチ単位回路７Ｂ〜７Ｄの各々の構成はセンスラッチ単位回路７Ａの構成と同様であり、各センスラッチ単位回路にセンスラッチと電圧制御回路とが設けられる。センスラッチは本発明の「電圧出力回路」に相当する。電圧出力回路および電圧制御回路はビット線対（グローバルビット線対）ごとに設けられる。よってＹゲート／センスラッチブロック７（電圧供給部）に電圧出力回路および電圧制御回路は複数設けられる。
【００４１】
次に、本発明の不揮発性半導体記憶装置における書込動作についてより詳細に説明する。本発明の不揮発性半導体記憶装置に含まれるメモリセルは、２値のデータを記憶してもよいし、または３値以上の多値データを記憶してもよい。以下、メモリセルは４値のデータを記憶する多値メモリセルであるとして説明する。
【００４２】
図４は、図２に示すメモリブロックＭＢ中のメモリセルに対するデータの書込を示す図である。図４を参照して、メモリセルＭＣ０Ａ，ＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄがデータ書込対象のメモリセルである。これらのメモリセルには同時にデータの書込が開始される。なお、メモリセルＭＣ０Ａ〜ＭＣ０Ｄの各々へのデータの書込動作は同様の動作であるので以下では代表的にメモリセルＭＣ０Ａへのデータの書込について説明する。
【００４３】
メモリセルＭＣ０Ａにおいて、ソース側ローカルビット線ＳＬＢがメモリセルＭＣ０Ａのソースに接続される。メモリセルＭＣ０ＡのドレインにはＮチャネルＭＯＳトランジスタＴＧ０を介し、グローバルビット線ＧＢＬ０から４．５Ｖの電圧が印加される。
【００４４】
メモリセルＭＣ０Ａにデータを書込む場合、ローカルビット線ＬＢＬ１の電圧はグローバルビット線ＧＢＬ１を介して０Ｖに設定される。一方、メモリセルＭＣ０Ａへのデータの書込が終了し、さらなるデータの書込を阻止する場合には、グローバルビット線ＧＢＬ１を介してローカルビット線ＬＢＬ１の電圧は書込阻止電圧（２Ｖ）に設定される。このようにローカルビット線ＬＢＬ１に与えられる電圧によりデータの書込が行なわれるか否かが決定される。
【００４５】
メモリセルＭＣ０Ａへのデータ書込時、アシストゲート線ＡＧには１Ｖの電圧が印加される。この場合、メモリセルＭＣ１Ａを経由してグローバルビット線ＧＢＬ０からグローバルビット線ＧＢＬ１に電流が流れる。アシストゲート線ＡＧの下に形成された弱い反転層ではチャネル抵抗が高いため、高電界が生じる。この高電界により生じた高エネルギの電子（ホットエレクトロン）がワード線ＷＬｎ＋１に印加された高電圧により生じる電界に引かれ、メモリセルＭＣ０Ａの浮遊ゲートに到達する。図中の矢印はグローバルビット線ＧＢＬ１からグローバルビット線ＧＢＬ０に向けて流れる電子の方向を示す。
【００４６】
メモリセルＭＣ０Ａへのデータの書込が終了すると、ローカルビット線ＬＢＬ１の電圧は２Ｖになる。アシストゲート線ＡＧに与えられる電圧が１ＶであるためアシストゲートトランジスタＡＧＴはカットオフする。よってメモリセルＭＣ０Ａにはホットエレクトロンの注入が行なわれなくなる。
【００４７】
再び図３を参照して、メモリセルＭＣ０Ａへのデータの書込完了後のセンスラッチ単位回路７Ａおよび制御部（ＣＰＵ）Ａの命令によりアレイ制御信号発生回路２５ａから出力される信号の説明を行なう。センスラッチＳＬはグローバルビット線ＧＢＬ１の電圧を２Ｖに設定し、かつ、制御部（ＣＰＵ）Ａは信号ＧＢＬＤＳＣ１＜０＞のレベルをＨレベルにする。これによりＮチャネルＭＯＳトランジスタＭ４，Ｍ５はともにオンする。さらに信号ＧＢＬＷＤ１０がＬレベルになり、ＮチャネルＭＯＳトランジスタＭ８がオフしてノードＷ１とグローバルビット線ＧＢＬ０との接続が切り離される。ＮチャネルＭＯＳトランジスタＭ４，Ｍ５がともにオンし、ＮチャネルＭＯＳトランジスタＭ８がオフすると、放電によりグローバルビット線ＧＢＬ０の電圧は０Ｖに低下する。
【００４８】
グローバルビット線ＧＢＬ０とローカルビット線ＬＢＬ０とは電気的に接続されているので、グローバルビット線ＧＢＬ０における放電に伴いローカルビット線ＬＢＬ０の電圧は４．５Ｖから０Ｖに低下する。よってメモリセルＭＣ０Ａへのデータの書込が終了するとメモリセルＭＣ０Ａ，ＭＣＡの各々のドレインの電圧が４．５Ｖから０Ｖに低下する。つまり、信号ＧＢＬＤＳＣ１＜０＞のレベルをＨレベルにすることで、データ書込完了後メモリセル（メモリセルＭＣＡ）に対応するローカルビット線ＬＢＬ０に４．５Ｖの電圧が印加されないようになる。
【００４９】
グローバルビット線ＧＢＬ０が非書換、すなわち信号ＳＩＧ０が書込当初から０Ｖの場合、書込開始前に信号ＧＢＬＷＤ１０をＬレベルとし、信号ＧＢＬＤＳＣ１＜０＞をＨレベルとすることで、グローバルビット線ＧＢＬ０には書込当初から０Ｖが印加され、それにつながるメモリセルのドレインにも０Ｖが印加される。これにより、ドレインディスターブがさらに緩和される。
【００５０】
同様に、メモリセルＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄのそれぞれに対するデータの書込が終了するとメモリセルＭＣＢ，ＭＣＣ，ＭＣＤのドレイン電圧が４．５Ｖから０Ｖに低下する。なお、メモリセルＭＣ０Ａ，ＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄの各々は互いに独立した書込経路（電子が流れる経路）を有するので、本発明の不揮発性半導体記憶装置においては同時に多数のメモリセルへのデータの書込が可能となる。
【００５１】
上述のようにメモリセルＭＣ０Ａ，ＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄは多値データを記憶するメモリセルである。このようなメモリセルは複数のしきい値電圧レベルに応じた多値データを記憶する。データの書込の際には最も低い消去状態から複数の書込状態のいずれかにしきい値電圧レベルを設定する必要がある。その際、どの書込状態にしきい値電圧レベルを設定するかに依存して、しきい値電圧のシフト量、すなわち浮遊ゲートに注入すべき電荷量が異なる。なお、しきい値電圧を精度良くシフトさせるため、所定の長さの時間を有するパルス電圧を繰り返しメモリセルのワード線に印加する方法が用いられる。
【００５２】
図５は、４値書込みの場合のメモリセルのしきい値分布の例を表わす図である。図５を参照して、縦軸はメモリセルのしきい値電圧を示す。しきい値電圧が最も低い状態（消去状態）では、このメモリセルは「１１」のデータを記憶した状態になっている。
【００５３】
メモリセルは書込み時ドレインに一定電圧（４．５Ｖ）を印加、かつワード線にパルス電圧を複数回受けることでしきい値電圧を変化させる。図５において時間ｔＢｉａｓは書込み１サイクルあたりのストレス時間を示す。メモリセルに「１０」のデータを書込むためには、たとえばメモリセルのワード線にパルス電圧を６回印加することが必要である。時間ａは時間ｔＢｉａｓの６倍の時間であることを示す。
【００５４】
同様に、メモリセルの記憶するデータを「１０」から「００」に書換えるためにはたとえばｂ（＝８×ｔＢｉａｓ）の時間が必要であり、メモリセルの記憶するデータを「００」から「０１」に書換えるためにはｃ（＝１６×ｔＢｉａｓ）の時間が必要である。よって、メモリセルが記憶する「１１」のデータを「０１」に書換えるには３０×ｔＢｉａｓの時間が必要になる。なお、時間ｔＢｉａｓおよび時間ａ，ｂ，ｃの単位はμｓである。
【００５５】
図６は、データ書込時における図３の各信号のタイミングチャートである。書込対象のメモリセルは図４のメモリセルＭＣ０Ａ，ＭＣ０Ｂとする。また、メモリセルＭＣ０Ａは消去状態から「０１」のデータが書込まれるものとし、メモリセルＭＣ０Ｂは消去状態から「００」のデータが書込まれるものとする。なお、データ書込後（プログラム後）にはベリファイ動作が行なわれるが、ここではベリファイについての詳細な説明を省略する。
【００５６】
図６を参照して、電圧ＶＷＬ，ＶＡＧ，ＶＧＢＬ０，ＶＧＢＬ１，ＶＧＢＬ２，ＶＧＢＬ３はそれぞれワード線ＷＬｎ＋１，アシストゲート線ＡＧ，グローバルビット線ＧＢＬ０，グローバルビット線ＧＢＬ１，グローバルビット線ＧＢＬ２，グローバルビット線ＧＢＬ３の電圧を示す。また、信号ＧＢＬＤＳＣ２＜０＞，ＧＢＬＤＳＣ２＜１＞，ＧＢＬＷＤ２０，ＧＢＬＷＤ２１は、図３に示すアレイ制御信号発生回路２５ａからグローバルビット線ＧＢＬ１，ＧＢＬ２に対応して設けられる電圧制御回路に送られ、信号ＧＢＬＤＳＣ１＜０＞，ＧＢＬＤＳＣ１＜１＞，ＧＢＬＷＤ１０，ＧＢＬＷＤ１１のそれぞれに相当する信号である。時刻ｔ１ではワード線ＷＬｎ＋１が選択され、電圧ＶＷＬは０Ｖから上昇する。
【００５７】
時刻ｔ２では、メモリセルＭＣ０Ａ，ＭＣ０Ｂの各ドレインの電圧がプリチャージされる。時刻ｔ２では電圧ＶＷＤが４．５Ｖに立ち上がる。また、時刻ｔ２では信号ＧＢＬＷＤ０の電圧が０Ｖから８Ｖに立ち上がる。
【００５８】
信号ＧＢＬＷＤ１０，ＧＢＬＷＤ２０の電圧が８Ｖに変化すると、図３のＭＯＳトランジスタＭ８がオンしグローバルビット線ＧＢＬ０，ＧＢＬ２が充電される。電圧ＶＧＢＬ０，ＶＧＢＬ２の各々は４．５Ｖに変化する。メモリセルＭＣ０Ａ，ＭＣ０Ｂはそれぞれローカルビット線ＬＢＬ０，ＬＢＬ２を介してグローバルビット線ＧＬＢ０，ＧＢＬ２にドレインが接続されるので、各メモリセルのドレイン電圧が４．５Ｖに変化する。
【００５９】
次に時刻ｔ３ではメモリセルＭＣ０Ａ，ＭＣ０Ｂに対して書込が行なわれる。時刻ｔ３では電圧ＶＡＧが１Ｖに変化する。電圧ＶＡＧが１Ｖに変化すると、上述のように電子がグローバルビット線ＧＢＬ１からグローバルビット線ＧＢＬ０に向けて流れるので、メモリセルＭＣ０Ａではデータの書込が行なわれる。同様に、グローバルビット線ＧＢＬ３からグローバルビット線ＧＢＬ２に向けて電子が流れるので、メモリセルＭＣ０Ｂではデータの書込が行なわれる。
【００６０】
書込の際には電圧ＶＧＢＬ１の電圧が上昇するとともに電圧ＶＧＢＬ０が低下する。その理由は、グローバルビット線ＧＢＬ０に蓄えられた電荷がグローバルビット線ＧＢＬ１に流れ込んでアシストゲートトランジスタＡＧＴがカットオフするまでグローバルビット線ＧＢＬ０，ＧＢＬ１間で電荷が再配分されるためである。
【００６１】
次に時刻ｔ４では、データの書込みの１サイクルが終了する。電圧ＶＡＧは１．０Ｖから０Ｖに変化する。また時刻ｔ４から時刻ｔ５までの間に電圧ＶＷＬは１５Ｖから低下する。
【００６２】
この後、時刻ｔ５から時刻ｔ６までの間、実際に書込んだセルのしきい値レベルが所望のレベル（たとえば「００」のレベル）に達したかどうかを確認するためのベリファイ動作が行なわれ、ベリファイが成功した場合（ベリファイパスの場合）にはセンスラッチＳＬはグローバルビット線ＧＢＬ３に２Ｖの電圧、つまり書込阻止電圧を印加する。なお、図６はベリファイが成功していない状態を示す。よって信号ＧＢＬＤＳＣ２＜０＞は０Ｖのままであり、電圧ＶＧＢＬ３もほぼ０Ｖとなる。また、時刻ｔ２〜ｔ５の間、電圧ＶＧＢＬ２のレベルは４．５Ｖのままである。図６に示す動作が繰り返されるとベリファイパスの状態になる。
【００６３】
図７は、ベリファイパスの状態における図６の各信号のタイミングチャートである。図７を参照して、ベリファイパス状態では、時刻ｔ２において電圧ＶＧＢＬ３およびＧＢＬＤＳＣ２＜０＞が０Ｖから２Ｖに変化し、図３のＮチャネルＭＯＳトランジスタＭ４，Ｍ５がオンする。さらに、信号ＧＢＬＷＤ２０の電圧が０ＶになるのでトランジスタＭ８はオフする。
【００６４】
なお、メモリセルＭＣ０Ａへのデータ書込は完了していないので、時刻ｔ５以後、再び時刻ｔ１〜ｔ５と同様に各信号が変化し、メモリセルＭＣ０Ａへのデータの書込が継続される。しかし、メモリセルＭＣ０Ｂへのデータの書込が終了しているのでグローバルビット線ＧＢＬ２では電圧ＶＧＢＬ２は０Ｖのままである。よって、ローカルビット線ＬＢＬ２を介してグローバルビット線ＧＢＬ２にドレインが接続されるメモリセルＭＣＢ，ＭＣ０Ｂのドレイン電圧はｔＢｉａｓの期間、０Ｖのままである。
【００６５】
図６において時刻ｔ２から時刻ｔ５までの時間、つまり信号ＧＢＬＷＤ２０が８Ｖである時間は４（＝２＋１＋１）マイクロ秒である。この時間は書込非選択セルがストレスを受ける時間に等しい。図７において時刻ｔ２から時刻ｔ５までの間、つまり信号ＧＢＬＷＤ２０が８Ｖである時間は、０マイクロ秒である。当然ながら、書込非選択セルがストレスを受ける時間が０になることでドレインディスターブに対する耐性が向上する。
【００６６】
図８は、本発明の不揮発性半導体記憶装置による効果を模式的に示す図である。図８を参照して、メモリセルＭＣ０Ａ〜ＭＣ０Ｄの各メモリセルにデータを書込む場合に書込非選択セルであるメモリセルＭＣＡ〜ＭＣＤの各メモリセルがストレスを受ける時間の合計が示される。図８では従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置との各々について、ストレスを受ける時間の合計が示される。
【００６７】
なおメモリセルＭＣ０Ａ〜ＭＣ０ＤおよびメモリセルＭＣＡ〜ＭＣＤは図４のメモリセルＭＣ０Ａ〜ＭＣ０ＤおよびメモリセルＭＣＡ〜ＭＣＤにそれぞれ対応する。また、メモリセルＭＣ０Ａ〜ＭＣ０Ｄの各メモリセルは、消去状態（「１１」のデータを記憶する状態）からデータの書込が行なわれる。さらに、データの書込に要する時間は図５に示す時間に従うものとする。
【００６８】
従来の不揮発性半導体記憶装置の場合、メモリセルＭＣ０Ａに「０１」のデータを書込むため、メモリセルＭＣ０Ａは｛ａ＋ｂ＋ｃ｝（μｓ）の間、ストレスを受ける。メモリセルＭＣ０Ａへのデータの書込が終了するまでメモリセルＭＣ０Ｂ〜ＭＣ０Ｄの各メモリセルもストレスを受けることになるので、メモリセルＭＣＡ〜ＭＣＤの各メモリセルも｛ａ＋ｂ＋ｃ｝（μｓ）の間、ストレスを受ける。よって、メモリセルＭＣＡ〜ＭＣＤの４つのメモリセルがストレスを受ける時間の合計は４｛ａ＋ｂ＋ｃ｝（μｓ）になる。
【００６９】
一方、本発明の不揮発性半導体記憶装置では、メモリセルＭＣ０Ａ，ＭＣ０Ｂ，ＭＣ０Ｃ，ＭＣ０Ｄはそれぞれ｛ａ＋ｂ＋ｃ｝（μｓ），｛ａ＋ｂ｝（μｓ），ａ（μｓ），０（μｓ）の時間だけストレスを受ける。よって、メモリセルＭＣＡ，ＭＣＢ，ＭＣＣ，ＭＣＤのそれぞれがストレスを受ける時間は｛ａ＋ｂ＋ｃ｝（μｓ），｛ａ＋ｂ｝（μｓ），ａ（μｓ），０（μｓ）となる。メモリセルＭＣＡ〜ＭＣＤの４つのメモリセルがストレスを受ける時間の合計は｛３ａ＋２ｂ＋ｃ｝（μｓ）になる。
【００７０】
たとえば時間ｔＢｉａｓ＝４（μｓ）とすると、ａ＝２４（μｓ），ｂ＝３２（μｓ），ｃ＝６４（μｓ）となる。メモリセルＭＣＡ〜ＭＣＤの４つのメモリセルがストレスを受ける時間の合計は、従来の不揮発性半導体記憶装置の場合には４８０（μｓ）になり、本発明の不揮発性半導体記憶装置の場合には２００（μｓ）になる。よって、４つのメモリセルがストレスを受ける時間は、従来と比較して約０．４１７倍（＝２００／４８０）となる。
【００７１】
なお、本発明の不揮発性半導体記憶装置はホットエレクトロンをソース側から注入して書込を行なう不揮発性半導体記憶装置に適用可能である。よって本発明の不揮発性半導体記憶装置は上述のＡＧ−ＡＮＤ型のフラッシュメモリだけでなく、たとえばＮＯＲ型のフラッシュメモリにも適用可能である。
【００７２】
以上のように実施の形態１によれば、選択した複数のビット線にデータ書込みに必要な電圧を供給し、データ書込が終了したメモリセルに接続されるビット線ごとに、データ書込に必要な第１の電圧よりも低い第２の電圧を供給することによって、他のグローバルビット線に接続されるメモリセルにデータが書込中であっても、データ書込が終了したメモリセルとグローバルビット線およびローカルビット線が共通に接続されるメモリセルのドレインには高電圧が印加されないので、書込非選択セルに蓄積された電荷の減少を抑えることができる。
【００７３】
［実施の形態２］
実施の形態２の不揮発性半導体記憶装置の全体構成は図１の不揮発性半導体記憶装置１００の構成と同様である。よって、実施の形態２の不揮発性半導体記憶装置の全体構成に関する以後の説明は繰り返さない。実施の形態２の不揮発性半導体記憶装置は、センスラッチ単位回路の構成が図２に示すセンスラッチ単位回路７Ａ〜７Ｄの各々と異なる点で実施の形態１の不揮発性半導体記憶装置と異なる。よって、以下ではセンスラッチ単位回路の構成について説明し、他の部分の構成に関する説明は繰り返さない。
【００７４】
図９は、実施の形態２におけるセンスラッチ単位回路の構成を示す図である。図９を参照して、センスラッチ単位回路７Ａ１は電圧制御回路１０に代えて電圧制御回路２０，２１を含む点で図３のセンスラッチ単位回路７Ａと異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。
【００７５】
電圧制御回路２０はグローバルビット線ＧＢＬ１に入力端子が接続されるレベルシフト回路ＬＡと、レベルシフト回路ＬＡの出力をゲートに受け、電圧ＶＷＤを供給するノードＷ１とノードＷ１０（中間ノード）との間に接続されるＰチャネルＭＯＳトランジスタＭ１０と、信号ＧＢＬＷＤ１０をゲートに受け、ノードＷ１０とグローバルビット線ＧＢＬ０との間に接続されるＮチャネルＭＯＳトランジスタＭ１１とを含む。
【００７６】
電圧制御回路２１は電圧制御回路２０と同様の構成を有する。電圧制御回路２１はグローバルビット線ＧＢＬ０に入力端子が接続されるレベルシフト回路ＬＡと、レベルシフト回路ＬＡの出力をゲートに受け、電圧ＶＷＤを供給するノードＷ２とノードＷ１１（中間ノード）との間に接続されるＰチャネルＭＯＳトランジスタＭ１２と、信号ＧＢＬＷＤ１１をゲートに受け、ノードＷ１１とグローバルビット線ＧＢＬ１との間に接続されるＮチャネルＭＯＳトランジスタＭ１３とを含む。
【００７７】
信号ＧＢＬＷＤ１０はグローバルビット線ＧＢＬ０に電圧ＶＷＤを供給することを指示する供給信号であり、信号ＧＢＬＷＤ１１はグローバルビット線ＧＢＬ１に電圧ＶＷＤを供給することを指示する供給信号である。なお、実施の形態１と同様に信号ＧＢＬＷＤ１０，ＧＢＬＷＤ１１はアレイ制御信号発生回路２５ａから送られる信号である。アレイ制御信号発生回路２５ａはグローバルビット線対ごとに信号ＧＢＬＷＤ１０，ＧＢＬＷＤ１１の各信号に相当する信号を出力する。なお、グローバルビット線対ごとに電圧制御回路２０，２１が設けられる。
【００７８】
なお、実施の形態２では、図３のセンスラッチ単位回路７Ｂ〜７Ｄの各々の構成は図９のセンスラッチ単位回路７Ａ１の構成と同様になる。よって実施の形態２におけるセンスラッチ単位回路７Ｂ〜７Ｄの各々の構成の説明は以後繰り返さない。
【００７９】
グローバルビット線ＧＢＬ１の電圧が０Ｖ、信号ＧＢＬＷＤ１０の電圧が８Ｖのとき、つまりメモリセルＭＣ０Ａに書込を行なう場合には、電圧制御回路２０のレベルシフト回路ＬＡの出力電圧は０Ｖである。この場合、ＰチャネルＭＯＳトランジスタＭ１０、ＮチャネルＭＯＳトランジスタＭ１１がオンする。よってグローバルビット線ＧＢＬ０にはノードＷ１から電圧ＶＷＤ（＝４．５Ｖ）の電圧が与えられるのでグローバルビット線ＧＢＬ０は充電される。
【００８０】
メモリセルＭＣ０Ａへのデータ書込が終了するとレベルシフト回路ＬＡはセンスラッチＳＬからグローバルビット線ＧＢＬ１を介して入力される２Ｖの電圧（書込阻止電圧）を昇圧して４．５Ｖの電圧を出力する。ＰチャネルＭＯＳトランジスタＭ１０はゲートに４．５Ｖの電圧を受けるとオフする。ＰチャネルＭＯＳトランジスタＭ１０がオフするとグローバルビット線ＧＢＬ０にはノードＷ１から４．５Ｖの電圧が印加されなくなる。よってグローバルビット線ＧＢＬ０に蓄積された電荷は放電され、グローバルビット線ＧＢＬ０の電圧が低下する。
【００８１】
グローバルビット線ＧＢＬ０の電圧が０Ｖ、信号ＧＢＬＷＤ１１の電圧が８Ｖ（信号ＧＢＬＷＤ１１がＨレベル）のとき、電圧制御回路２１のレベルシフト回路ＬＡの出力電圧は０Ｖである。この場合、ＰチャネルＭＯＳトランジスタＭ１２、ＮチャネルＭＯＳトランジスタＭ１３がオンする。よってグローバルビット線ＧＢＬ１にはノードＷ２から電圧ＶＷＤ（＝４．５Ｖ）が与えられるのでグローバルビット線ＧＢＬ１は充電される。
【００８２】
また、レベルシフト回路ＬＡはグローバルビット線ＧＢＬ０を介して入力される書込阻止電圧を昇圧して４．５Ｖの電圧を出力する。ＰチャネルＭＯＳトランジスタＭ１２はゲートに４．５Ｖの電圧を受けるとオフする。ＰチャネルＭＯＳトランジスタＭ１２がオフするとグローバルビット線ＧＢＬ１にはノードＷ２から４．５Ｖの電圧が印加されなくなる。よってグローバルビット線ＧＢＬ１に蓄積された電荷は放電され、グローバルビット線ＧＢＬ１の電圧が低下する。
【００８３】
なお、グローバルビット線ＧＢＬ０が書込対象のビット線である場合には信号ＧＢＬＷＤ１１はＬレベルである。同様に、グローバルビット線ＧＢＬ１が書込対象のビット線である場合には信号ＧＢＬＷＤ１０はＬレベルになる。
【００８４】
図３と図９とを対比すると、実施の形態２ではアレイ制御信号発生回路２５ａから信号ＧＢＬＤＳＣ１＜０＞、ＧＢＬＤＳＣ１＜１＞が出力されていない。よって、実施の形態２は実施の形態１よりも簡単な制御によって、書込対象のメモリセルにデータ書込が終了するとグローバルビット線ＧＢＬ０の電圧を下げることができる。
【００８５】
図１０は、図９のレベルシフト回路ＬＡの構成を示す図である。図１０を参照して、レベルシフト回路ＬＡは、インバータＩＮＶと、ＰチャネルＭＯＳトランジスタＭ２１，Ｍ２２と、ＮチャネルＭＯＳトランジスタＭ２３，Ｍ２４とを含む。
【００８６】
インバータＩＮＶはノードＮ１に入力ノードが接続され、ノードＮ２に出力ノードが接続される。ＰチャネルＭＯＳトランジスタＭ２１は電源ノードＶＤＤにソースが接続され、ノードＮ３にドレインが接続され、ノードＮ４にゲートが接続される。ＰチャネルＭＯＳトランジスタＭ２２は電源ノードＶＤＤにソースが接続され、ノードＮ４にドレインが接続され、ノードＮ３にゲートが接続される。ＮチャネルＭＯＳトランジスタＭ２３はノードＮ３にドレインが接続され、接地ノードにソースが接続され、ノードＮ１にゲートが接続される。ＮチャネルＭＯＳトランジスタＭ２４はノードＮ４にドレインが接続され、接地ノードにソースが接続され、ノードＮ２にゲートが接続される。
ノードＮ１に入力される信号ＩＮのレベルがＨレベルの場合、つまり信号ＩＮの電圧が２Ｖの場合には、ＮチャネルＭＯＳトランジスタＭ２３がオンする。一方、ノードＮ２にはＬレベルの信号が出力されるのでＮチャネルＭＯＳトランジスタＭ２４がオフする。ＰチャネルＭＯＳトランジスタＭ２２のゲートにはＬレベルの信号が入力されるのでＰチャネルＭＯＳトランジスタＭ２２はオンする。電源ノードＶＤＤの電圧が４．５ＶであるのでノードＮ４の電圧は４．５Ｖに変化する。一方、ＰチャネルＭＯＳトランジスタＭ２１のゲートにはＨレベルの信号が入力されるのでＰチャネルＭＯＳトランジスタＭ２１はオフする。よってレベルシフト回路ＬＡに２Ｖの電圧が入力されると、ノードＮ４から４．５Ｖの電圧の信号ＯＵＴが出力される。
【００８７】
信号ＩＮのレベルがＬレベルである場合、つまり信号ＩＮの電圧が０Ｖの場合にはＮチャネルＭＯＳトランジスタＭ２３がオフし、ＮチャネルＭＯＳトランジスタＭ２４がオンする。よって、ＰチャネルＭＯＳトランジスタＭ２１のゲートにはＬレベルの信号が入力され、ＰチャネルＭＯＳトランジスタＭ２２のゲートにはＨレベルの信号が入力される。ＰチャネルＭＯＳトランジスタＭ２１はオンし、ＰチャネルＭＯＳトランジスタＭ２２はオフするので、信号ＯＵＴの電圧は０Ｖに変化する。このようにレベルシフト回路ＬＡは書込阻止電圧よりも高い４．５Ｖの電圧（指示電圧）を出力する。
【００８８】
図１１は、データ書込時の図９の各信号のタイミングチャートである。なお、実施の形態１と同様に、書込対象のメモリセルは図４のメモリセルＭＣ０Ａ，ＭＣ０Ｂとする。また、メモリセルＭＣ０Ａは消去状態から「０１」のデータが書込まれるものとし、メモリセルＭＣ０Ｂは消去状態から「００」のデータが書込まれるものとする。なお、図１１は図６と対比される図である。
【００８９】
図６，図１１を参照して、図１１のタイミングチャートは、信号ＧＢＬＤＳＣ１＜０＞，ＧＢＬＤＳＣ１＜１＞，ＧＢＬＤＳＣ２＜０＞，ＧＢＬＤＳＣ２＜１＞に代えて信号ＯＵＴ１，ＯＵＴ２が含まれる点で図６のタイミングチャートと異なるが他については同様である。信号ＯＵＴ１，信号ＯＵＴ２は図１０の信号ＯＵＴに相当する。つまり、時刻ｔ２〜ｔ５においてメモリセルＭＣ０Ａ，メモリセルＭＣ０Ｂにデータの書込が行なわれる。時刻ｔ５においてメモリセルＭＣ０Ｂへのデータの書込が正常に終了したことに応じ、センスラッチＳＬはグローバルビット線ＧＢＬ３に２Ｖの電圧、つまり書込阻止電圧を印加する。レベルシフト回路は４．５Ｖの信号ＯＵＴを出力する。
【００９０】
この後、図６と同様に、時刻ｔ５から時刻ｔ６までの間ベリファイ動作が行なわれ、ベリファイが成功した場合には、センスラッチＳＬはグローバルビット線ＧＢＬ３に２Ｖの電圧、つまり書込阻止電圧を印加する。図６と同様に、図１１はベリファイが成功していない状態を示す。よって、電圧ＶＧＢＬ３は０Ｖのままであり、時刻ｔ２〜ｔ５の間、電圧ＶＧＢＬ２のレベルは４．５Ｖのままである。なお図１１に示す動作が繰り返されるとベリファイパスの状態になる。
【００９１】
図１２は、ベリファイパスの状態における図１１の各信号のタイミングチャートである。なお図１２は図７と対比される図である。図１２を参照して、ベリファイパス状態では時刻ｔ２において電圧ＶＧＢＬ３が０Ｖから２Ｖに変化し、ＯＵＴ２が時刻ｔ２において０Ｖから４．５Ｖに変化する。よって、図９のＰチャネルＭＯＳトランジスタＭ１０がオフするので、グローバルビット線ＧＢＬ２の電圧ＶＧＢＬ２は０Ｖのままである。
【００９２】
実施の形態１と同様にローカルビット線ＬＢＬ２を介してグローバルビット線ＧＢＬ２にドレインが接続されるメモリセルＭＣＢ，ＭＣ０Ｂのドレイン電圧はｔＢｉａｓの期間、０Ｖのままであり、書込非選択セルがストレスを受ける時間が０になる。
【００９３】
実施の形態２において書込非選択セルが受けるストレスを軽減させる効果は実施の形態１と同様である。つまり、図５，図８に示すように、メモリセルＭＣＡ〜ＭＣＤの４つのメモリセルがストレスを受ける時間の合計は｛３ａ＋２ｂ＋ｃ｝（μｓ）になる。実施の形態１と同様にａ＝２４（μｓ），ｂ＝３２（μｓ），ｃ＝６４（μｓ）とすると、この合計時間は２００（μｓ）になる。従来の不揮発性半導体記憶装置ではメモリセルＭＣＡ〜ＭＣＤの４つのメモリセルがストレスを受ける時間の合計は４｛ａ＋ｂ＋ｃ｝＝４８０（μｓ）となる。よって、４つのメモリセルがストレスを受ける時間は、従来と比較して約０．４１７倍（＝２００／４８０）となる。
【００９４】
以上のように実施の形態２によれば、実施の形態１と同様にデータ書込が終了したメモリセルに接続されるグローバルビット線の電圧を下げることによって、書込非選択セルに蓄積された電荷の減少を抑えることができる。
【００９５】
さらに、実施の形態２によれば、１対のグローバルビット線の一方から入力される書込阻止電圧に応じて他方のグローバルビット線の電圧を低下させることができるので、実施の形態１よりも簡単な制御により、他方のグローバルビット線の電圧を変化させることができる。
【００９６】
なお、実施の形態１，２では、センスラッチ単位回路はグローバルビット線を介し、メモリセルに接続されるローカルビット線に４．５Ｖの電圧の供給を行なったり、供給を終了したりするものとして説明した。本発明の不揮発性記憶装置は、このようにグローバルビット線を介してメモリセルに電圧を供給する構成を有すると限定されるものではなく、メモリセルに接続されるビット線に電圧供給部が４．５Ｖの電圧を直接供給してもよい。
【００９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置の全体構成を概略的に示すブロック図である。
【図２】図１に示すメモリブロックの主要部の構成を説明する図である。
【図３】図２のセンスラッチ単位回路７Ａの構成を示す図である。
【図４】図２に示すメモリブロックＭＢ中のメモリセルに対するデータの書込を示す図である。
【図５】４値書込みの場合のメモリセルのしきい値分布の例を表わす図である。
【図６】データ書込時における図３の各信号のタイミングチャートである。
【図７】ベリファイパスの状態における図６の各信号のタイミングチャートである。
【図８】本発明の不揮発性半導体記憶装置による効果を模式的に示す図である。
【図９】実施の形態２におけるセンスラッチ単位回路の構成を示す図である。
【図１０】図９のレベルシフト回路ＬＡの構成を示す図である。
【図１１】データ書込時の図９の各信号のタイミングチャートである。
【図１２】ベリファイパスの状態における図１１の各信号のタイミングチャートである。
【符号の説明】
【００９９】
１  メモリマット、２ａ〜２ｎ  ダミーデコーダ、３ａ〜３ｎ  デコーダ、４ａ〜４ｎ  ロウデコーダ、５  デコーダ、６  データレジスタ、７  Ｙゲート／センスラッチブロック、７Ａ〜７Ｄ，７Ａ１  センスラッチ単位回路、８  入出力回路、９  ブロックデコーダ、１０，２０，２１  電圧制御回路、２５ａ〜２５ｎ  アレイ制御信号発生回路、１００  不揮発性半導体記憶装置、Ａ  制御部（ＣＰＵ）、ＡＧ  アシストゲート線、ＡＧＴ  アシストゲートトランジスタ、ＤＷＬ  ダミーワード線、ＧＢＬ，ＧＢＬ０〜ＧＢＬ７  グローバルビット線、ＩＮＶ  インバータ、ＬＡ  レベルシフト回路、ＬＢＬ０〜ＬＢＬ７  ローカルビット線、Ｍ０〜Ｍ９，Ｍ１１，Ｍ１３，Ｍ２３，Ｍ２４，ＴＧ０〜ＴＧ７  ＮチャネルＭＯＳトランジスタ、Ｍ１０，Ｍ１２，Ｍ２１，Ｍ２２  ＰチャネルＭＯＳトランジスタ、ＭＢ，ＭＢa〜ＭＢｎ  メモリブロック、ＭＣ０Ａ〜ＭＣ３Ａ，ＭＣ０Ｂ〜ＭＣ３Ｂ，ＭＣ０Ｃ〜ＭＣ３Ｃ，ＭＣ０Ｄ〜ＭＣ３Ｄ，ＭＣＡ〜ＭＣＤ  メモリセル、Ｎ１〜Ｎ４，Ｗ１，Ｗ２，Ｗ１０，Ｗ１１  ノード、ＳＬ  センスラッチ、ＳＬＢ  ソース側ローカルビット線、ＶＤＤ  電源ノード、ＷＬ，ＷＬｎ，ＷＬｎ＋１，ＷＬｍ  ワード線。
【図１】
2007035117.tif 000003
【図２】
2007035117.tif 000004
【図３】
2007035117.tif 000005
【図４】
2007035117.tif 000006
【図５】
2007035117.tif 000007
【図６】
2007035117.tif 000008
【図７】
2007035117.tif 000009
【図８】
2007035117.tif 000010
【図９】
2007035117.tif 000011
【図１０】
2007035117.tif 000012
【図１１】
2007035117.tif 000013
【図１２】
2007035117.tif 000014