(57)【要約】【課題】画素配列領域を中心として、素子アレイ基板上の左右の縁の面積が略等しくなり、無駄な空間を無くすようにした。【解決手段】行を成す複数の走査線と列を成す複数の信号線とが交差しいる画素配列領域には、走査線と信号線との交差部近傍にそれぞれ画素部が形成されている。走査線駆動回路が画素部に対して行方向へ順次走査信号を与え、信号線駆動回路が画素部の各列へ信号を供給する。ここで、前記走査線駆動回路は、前記走査線の一方側と他方側に分割され第1と第２の走査線駆動回路として設けられている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
行を成す複数の走査線と列を成す複数の信号線とが交差して形成された画素配列領域と、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部と、画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、前記画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路とを有した、アクティブマトリックス型表示装置において、
前記走査線駆動回路は、前記走査線の一方側と他方側に分割され第1と第２の走査線駆動回路として設けられていることを特徴とするアクティブマトリックス型表示装置。
【請求項２】
前記画素部は、
発光素子と、この発光素子を画像信号に対応する電流で駆動する駆動トランジスタと、この駆動トランジスタの動作電圧を設定する容量と、前記駆動トランジスタと前記信号線との間に接続された画素スイッチと、前記駆動トランジスタと前記発光素子との間に配置されて発光期間を設定する出力スイッチとを有し、
前記第1の走査線駆動回路から導出された第1の走査線は、前記画素スイッチの制御端子に接続され、
前記第２の走査線駆動回路から導出された第２の走査線は、前記出力スイッチの制御端子に接続されていることを特徴とする請求項１記載のアクティブマトリックス型表示装置。
【請求項３】
前記第1の走査線駆動回路とは反対側に位置する前記第1の走査線の端部、及び前記第２の走査線駆動回路とは反対側に位置する前記第２の走査線の端部には、それぞれパッドが設けられていることを特徴とする請求項２記載のアクティブマトリックス型表示装置。
【請求項４】
前記第1の走査線駆動回路とは反対側に位置する前記第1の走査線の端部、及び前記第２の走査線駆動回路とは反対側に位置する前記第２の走査線の端部は、それぞれ高抵抗を示す半導体素子を介して基準電位に接続されていることを特徴とする請求項２記載のアクティブマトリックス型表示装置。
【請求項５】
前記第1の走査線駆動回路が前記第1の走査線に出力する第1の駆動パルスと、前記第２の走査線駆動回路が前記第２の走査線に出力する２の駆動パルスとの関係は、
前記出力スイッチがオフしている期間内に、前記画素スイッチがオンする期間が存在するように、前記第２のパルスが前記出力スイッチをオンからオフに制御した数μｓ後に、前記第1のパルスが前記画素スイッチをオフからオンし、前記第1のパルスが前記画素スイッチをオンからオフに制御した数μｓ後に、前記第２のパルスが前記出力スイッチをオフからオンに制御する関係であることを特徴とする請求項２記載のアクティブマトリックス型表示装置。
【請求項６】
前記第1と第２の走査線駆動回路は、前記画素配列領域内の受け持ち領域が異なることを特徴とする請求項１記載のアクティブマトリックス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画素配列領域に表示素子を含む画素部が、マトリックス状に配置されてなるアクティブマトリックス型表示装置に関するもので、特に、走査線駆動回路を改良したものである。
【背景技術】
【０００２】
近年、自発光する有機エレクトロ・ルミネセンス（Electroluminescence 以下ＥＬと記す）を用いた有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置では、その画素部に有機発光素子が用られており、液晶表示装置のように液晶を２枚のガラス基板の間に封止する必要がない。このために液晶表示装置に比べて、有機ＥＬ表示装置は全体パネルを比較的容易に屈曲できること、及び小型化、軽量化することが期待できる。
【０００３】
上記の有機発光素子は、駆動回路を構成する駆動トランジスタにより駆動されるもので、駆動トランジスタのゲート-ソース間電圧を保持する駆動容量には、映像信号が第1のスイッチトランジスタを介して与えられる。これにより、駆動トランジスタからは、映像信号に対応した安定した電流を出力することができる。この出力電流は、第２のスイッチトランジスタを介して対応する発光素子に供給される。これにより、映像信号に応じた輝度で該発光素子が発光することになる。
【０００４】
駆動トランジスタに対する映像信号は、電圧信号方式或は電流信号方式により与えられる。発光素子の駆動回路に関する技術として、電圧信号（或は電圧書込み）方式を示した米国特許６，２２９，５０６  Ｂ１（文献１），電流信号（或は電流書込み）方式を示した米国特許６，３７３，４５４  Ｂ１（文献２）がある。
【特許文献１】米国特許６，２２９，５０６  Ｂ１
【特許文献２】米国特許６，３７３，４５４  Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したように駆動回路に第1のスイッチトランジスタを介して映像信号が与えられる期間（書き込み期間と称される）と、前記駆動トランジスタの出力電流が、第２のスイッチトランジスタを介して発光素子に与えられる期間（発光期間と称される）とがある。このために、前記第1のスイッチトランジスタと第２のスイッチトランジスタをそれぞれオンオフ制御するための第１の走査線と第２の走査線が必要である。
【０００６】
従来の表示装置であると、上記の第１の走査線と第２の走査線は、画素配列領域の一方の側の領域に形成された走査線駆動回路に接続されている。
【０００７】
ここで問題となるのは、表示装置を形成する素子アレイ基板上で、前記画素配列領域の一方の側部に前記走査線駆動回路が構成されており、画素配列領域の左右に存在する領域にアンバランスが生じることである。つまり画素配列領域を中心として、素子アレイ基板上の左右の縁の面積を見た場合、走査線駆動回路が形成される一方側の面積が大きく、他方側の面積が小さくなる。しかし、表示装置がケースに収納された場合、前記画素配列領域が窓から現われ、この窓の左右の縁は、均等の幅であることが要求される。この結果、走査線駆動回路が形成されていない他方では、ケース内に無駄な空間が生じている。
【０００８】
このような傾向は、表示装置が小形化すればそれだけ顕著となる。素子アレイ基板上で走査線駆動回路が占める面積を無視できなくなるからである。
【０００９】
そこでこの発明の目的とするところは、画素配列領域を中心として、素子アレイ基板上の左右の縁の面積が略等しくなり、無駄な空間を無くすことができるアクティブマトリックス型表示装置を提供することにある。また設計、製造が容易となり、性能上でも安定した性能を得られるようにしたアクティブマトリックス型表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
この発明は上記の問題を解決するために、行を成す複数の走査線と列を成す複数の信号線とが交差して形成された画素配列領域と、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ形成された画素部と、画素配列領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次走査信号を与えるように形成された走査線駆動回路と、前記画素配列領域の外の領域に、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給するように形成された信号線駆動回路とを有したアクティブマトリックス型表示装置において、前記走査線駆動回路は、前記走査線の一方側と他方側に分割され第1と第２の走査線駆動回路として設けるようにしている。
【発明の効果】
【００１１】
上記した手段により、画素配列領域を中心として、素子アレイ基板上の左右の縁の面積が略等しくなり、ケース収容状態で無駄な空間を無くすことができた。また走査線駆動回路が左右に分散され、素子間の余裕ができるために、設計、製造が容易となり、線幅に関しても、性能上で安定した性能を得られる優位な設計とできるようになった。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態を図面を参照して説明する。
【００１３】
図１はこの発明の表示装置において、素子アレイ基板上に形成される各領域を示している。１１０は、画素配列領域を示している。画素配列領域１１０内には、画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）がマトリックス状に配列されている。
【００１４】
素子アレイ基板上において、画素配列領域１１０の外側の領域（例えば図面上で左右の領域）には、第1の走査線駆動回路１１Ａと、第２の走査線駆動回路１１Ｂとが構成されている。さらに画素配列領域１１０の外側の領域（例えば図面上で上の領域）には、信号線駆動回路１１２が構成されている。
【００１５】
第１と第２の走査線駆動回路１１Ａと１１Ｂとは、マトリックス状に配列された画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）を行毎に走査し、各画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）の信号受入れ状態、及び信号保持状態、発光素子の素子発光状態を設定する。信号線駆動回路１１２は、各画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）が信号受入れ状態となったときに、信号線Ｄata１、Ｄata２、…から書込み信号を出力する。
【００１６】
１１３は、コントローラであり、信号線駆動回路１１２及び第1、第２の走査線駆動回路１１Ａ、１１Ｂの動作を得るための各種（信号取込、信号出力など）タイミング信号、及びクロック信号を出力する。
【００１７】
図２には、上記した画素部Ｐｘ（１，１）を取り出して示している。画素部Ｐｘ（１，１）、Ｐｘ（２，１）…、Ｐｘ（１，２）、……、Ｐｘ（ｎ，ｍ）は同様な構成であるから、１つを代表して示し動作を説明する。
【００１８】
２０１は電源ラインであり、電源電圧Ｖｄｄが与えられる。電源ライン２０１に、駆動トランジスタ２０２のソース電極が接続されている。駆動トランジスタ２０２のソース・ゲート電極間には、容量２０４が接続されている。駆動トランジスタ２０２のゲート・ドレイン電極間には、スイッチトランジスタ２０５が接続されている。さらに駆動トランジスタ２０２のドレイン電極と信号線（Ｄａｔａ１）との間には画素スイッチ２０６が接続されている。また駆動トランジスタ２０２のドレイン電極は、出力スイッチ２０３を介して有機発光素子（ＯＬＥＤ１）のアノードに接続され、この有機発光素子（ＯＬＥＤ１）のカソードは低電源ライン（或はアースライン）に接続される。これら駆動トランジスタ２０２、スイッチトランジスタ２０５、出力スイッチ２０３、画素スイッチ２０６は、ここではｐ−チャンネルＴＦＴにより構成される。
【００１９】
駆動トランジスタ２０２のゲート・ドレイン電極間の容量２０４は、駆動電圧を保持することができる。画素スイッチ２０６は信号供給用として利用される。信号線（Ｄata１）は、先の信号線駆動回路１１２により駆動される。
【００２０】
先の画素スイッチ２０６、スイッチトランジスタ２０５のゲート電極には、第１の走査線Ｙｓｃ１が接続され、出力スイッチ２０３のゲート電極には第２の走査線Ｙｓｃ２が接続されている。第１の走査線Ｙｓｃ１は、第1の走査線駆動回路１１Ａに接続されており、第２の走査線Ｙｓｃ２は、第２の走査線駆動回路１１Ｂに接続されている。
【００２１】
画素部Ｐｘ（１，１）を代表して説明したが、他の画素部の構成も同様な構成である。そして各画素部が位置する列に応じて対応する信号線が接続される。また画素部が位置する行に応じて対応する電源ライン２０１及び対応する第１、第２の走査線Ｙｓｃ１〜Ｙｓｃ２が接続される。
【００２２】
図３には、上記の表示装置の動作を説明するためのタイミングチャートを示している。図３（Ａ）は、ビデオ信号の期間を示し、１Ｈ、２Ｈ、３Ｈ  …は、それぞれ１水平期間に対応し、１Ｖが１垂直期間に対応する。図３（Ｂ）は、水平期間に同期した水平周期のパルスであり、図３（Ｃ）は、1垂直期間毎に1フィールド（または1フレーム）の先頭で発生されるスタートパルスである。図３（Ｄ）は、水平期間に同期して生成されるクロックパルスである。図３（Ｅ）は、信号線駆動回路１１２から1水平期間毎にある信号線に対し出力されるビデオ信号を示している。
【００２３】
上記のタイミングパルス（図３（Ｂ）〜（Ｄ））は、外部或はコントローラ１１２から各駆動回路に与えられるパルスである。図３（Ｆ）、図３（Ｇ）は、例えば第１行の画素部Ｐｘ（１，１）〜Ｐｘ（ｎ，１）の第１の走査線と第２の走査線に与えらえる走査信号である。また図３（Ｈ）、図３（Ｉ）は、次の行、例えば第２行の画素部Ｐｘ（１，２）〜Ｐｘ（ｎ，２）の第１の走査線と第２の走査線に与えらえる走査信号である。
【００２４】
図３（Ｆ）、図３（Ｇ）と、図２の画素部Ｐｘ（１，１）を参照して動作を説明すると以下のようになる。第１の走査線Ｙｓｃ１の走査信号がオフレベルからオンレベルになると、画素スイッチ２０６、スイッチトランジスタ２０５がオンする。このとき、画素部Ｐｘ（１，１）に対応する画像信号（Ｄａｔａ１）が信号線駆動回路１１２から出力されると、この画像信号に対応した駆動電流が駆動トランジスタ２０２に流れ、このときのゲート−ソース電圧が容量２０４に与えられる。そして、第１の走査線Ｙｓｃ１の走査信号がオンレベルからオフレベルになると、画素スイッチ２０６、スイッチトランジスタ２０５がオフし、容量２０４の電位が保持される。
【００２５】
次に、第２の走査線Ｙｓｃ２の走査信号がオフレベルからオンレベルになると、出力スイッチ２０３がオフからオンとなり、駆動トランジスタ２０２に流れる電流が、有機発光素子ＯＬＥＤ１に流れ、この発光素子の発光が得られる。このときの電流量は、駆動トランジスタ２０２のゲート電極の電位に依存する。つまり、画像信号に比例した電流が有機発光素子ＯＬＥＤ１に流れることになる。
【００２６】
図４には、第１の走査線駆動回路１１Ａの内部の一部が示されている。ライン４Ｂ，４Ｃ，４Ｄには、それぞれ図３（Ｂ），図３（Ｃ），図３（Ｄ）の信号Ｂ，Ｃ，Ｄが供給される。４０１、４０２、４０３は、ぞれぞれ第１行の画素部Ｐｘ（１，１）〜Ｐｘ（ｎ，１）、第２行の画素部Ｐｘ（１，２）〜Ｐｘ（ｎ，２）、第３行の画素部Ｐｘ（１，３）〜Ｐｘ（ｎ，３）へ第１の走査信号を与える走査信号出力回路である。各走査信号出力回路４０１、４０２、４０３は同一構成であるから、１つを代表して説明する。走査信号出力回路４０１は、シフトレジスタ４１１、ナンド回路４１２、レベルシフタ４１３、バッファ４１５を有する。シフトレジスタ４１１は、ライン４Ｂの信号Ｂをクロックとして、ライン４Ｃの信号Ｃを転送する。信号Ｃは、垂直走査期間の先頭に得られるパルスである。シフトレジスタ４１１でシフトされ、出力された信号は、次の行のシフトレジスタ４２１に供給されるとともに、ナンド回路４１２の一方の入力部に供給される。ナンド回路４１２の他方の入力部には、信号Ｄが供給されている。この結果、ナンド回路４１２からは、図３（Ｆ）に示した第１の走査信号が得られる。この第１の走査信号は、レベルシフタ４１３、バッファ回路４１５を介して第１の走査線上に出力される。
【００２７】
他の走査信号出力回路４０２、４０３も同様な動作であり、第１の走査信号の出力時点が、１水平期間ずれているだけである。
【００２８】
図５には、第２の走査線駆動回路１１Ｂの内部の一部が示されている。ライン４Ｂ，４Ｃには、それぞれ図３（Ｂ），図３（Ｃ）の信号Ｂ，Ｃが供給される。５０１、５０２、５０３は、ぞれぞれ第１行の画素部Ｐｘ（１，１）〜Ｐｘ（ｎ，１）、第２行の画素部Ｐｘ（１，２）〜Ｐｘ（ｎ，２）、第３行の画素部Ｐｘ（１，３）〜Ｐｘ（ｎ，３）、第１の走査信号を与える走査信号出力回路である。各走査信号出力回路５０１、５０２、５０３は同一構成であるから、１つを代表して説明する。走査信号出力回路５０１は、シフトレジスタ５１１、レベルシフタ５１３、バッファ５１５を有する。シフトレジスタ５１１は、ライン４Ｂの信号Ｂをクロックとして、ライン４Ｃの信号Ｃを転送する。信号Ｃは、垂直走査期間の先頭に得られるパルスである。シフトレジスタ５１１でシフトされ、出力された信号は、第２の走査信号である。この第２の走査信号は、レベルシフタ５１３、バッファ回路５１５を介して第２の走査線上に出力される。
【００２９】
上記した本発明の表示装置の構成によれば、画素配列領域１１０を中心として、素子アレイ基板上の左右の縁の面積が略等しくなり、ケース収容状態で無駄な空間を無くすことができた。また走査線駆動回路が左右に分散され、素子間の余裕ができるために、設計、製造が容易となり、線幅に関しても、性能上で安定した性能を得られる優位な設計とできるようになった。
【００３０】
図６（Ａ）には、本発明による表示装置を示し、図６（Ｂ）には、従来の表示装置の外観を示している。図６（Ａ）に示すようにケース６００に画素アレイ基板１２０を収容したとき、画素配列領域がケース６００の窓（開口部）６０１に対応するように配置される。またこの窓６０１の左右の幅Ｌ１，Ｌ１は、同一である。
【００３１】
図６（Ｂ）に示すように、素子アレイ基板６６０上において、画素配列領域の片側のみに走査線駆動回路６６１を集中させた場合、画素配列領域を中心とする素子アレイ基板上の左右の縁の面積がアンバランスとなる。６６２は、信号線駆動回路である。このような素子アレイ基板６６０をケース６５０に収容し、画素配列領域を窓６５１に対応させ、そして、窓６５１の左右の幅Ｌ２，Ｌ２を等しくした場合、ケース６５０内には、無駄な空間を形成する幅Ｌ３が生じてしまう。またＬ２もＬ１よりも大きくならざるを得ない。
【００３２】
これに対して、本発明の場合は窓６０１の左右に生じる幅Ｌ１を小さくすることができると共に、全体のケース６００全体の幅も小さくすることができる。また走査線駆動回路は、画素配列領域の左右に分散されたために、それぞれに構成される回路面積としては、ゆとりが得られ、電源線の線幅なども余裕を持って形成可能である。この結果、素子間の余裕ができ、設計、製造が容易となり、線幅に関しても、性能上で安定した性能を得られる優位な設計とできるようになった。
【００３３】
この発明は上記の実施形態に限定されるものではない。第１の走査線Ｙｓｃ１，第２の走査線Ｙｓｃ２の端部には、パッドを設けて、基準電位に高抵抗の半導体素子を介して接続してもよい。
【００３４】
図７には、この発明の他の実施の形態を示している。ここでは、画素部Ｐｘ（１，１）、Ｐｘ（１，２）を代表して示している。画素部Ｐｘ（１，１）は、図２で説明した通りである。画素部Ｐｘ（１，２）において、２１２は、駆動トランジスタ、２１３は出力スイッチ、２１４は容量、２１５はスイッチトランジスタ、２１６は画素スイッチであり、機能は、画素部Ｐｘ（１，１）と同じ機能である。画素部Ｐｘ（１，１）において、第１の走査線Ｙｓｃ１の端部には、パッド７１１が設けられ、基準電位に高抵抗の半導体素子７１３を介して接続されている。第２の走査線Ｙｓｃ２の端部にも、パッド７１２が設けられて、基準電位に高抵抗の半導体素子７１４を介して接続されている。画素部Ｐｘ（１，２）においても同様であり、第１の走査線Ｙｓｃ１の端部には、パッド７２１が設けられ、基準電位に高抵抗の半導体素子７２３を介して接続されている。第２の走査線Ｙｓｃ２の端部にも、パッド７２２が設けられて、基準電位に高抵抗の半導体素子７２４を介して接続されている。
【００３５】
このように構成した場合、近接して構成される第１の走査線と、第２の走査線からの短絡試験を容易に行うことができる。すなわち、第１行の場合、パッド７１１と７１２間をテスタで測定することで、短絡しているか否かを即座に検出できる。さらにまた、各パッドが高抵抗の半導体素子を介して基準電位（例えば接地電位）に接続される。この構成により、静電気が走査線に誘導された場合に、放出経路を得ることができ、回路の破損を防止することができる。
【００３６】
この発明は上記の実施の形態に限定されるものではない。先の実施の形態では、第１の走査信号と第２の走査信号の位相関係は、図８（Ａ）と図８（Ｂ）に示すような関係であった。しかし第１の走査信号と、第２の走査信号との関係が、図８（Ｃ）と図８（Ｄ）に示すような位相関係であってもよい。つまり、出力スイッチを画素スイッチがオン状態となる数μｓ前にオフ状態とし、また、画素スイッチがオフ状態となってから数μｓ経過後に出力スイッチをオン状態とすることができる。このよう位相関係を容易に得られるのは、第１、第２の走査線駆動回路が分離独立しており、独立した駆動制御が可能であるからである。
【００３７】
また、上述の実施形態では、第1および第2の走査線駆動回路で共通のクロック信号を用いる場合について説明したが、これらの走査線駆動回路を分離配置することにより、クロック信号に異なる信号を用いた場合でも、クロック信号同士のカップリングをによる影響を低減することができる。
【００３８】
さらにこの発明では、第１、第２の走査線駆動回路が分離独立していることから、画素配列領域を例えば上側半分の領域と、下側半分の領域とに分けて、一方の領域に書き込みを行うときに他方の領域には発光期間を設定するというような制御が容易にできる。
【００３９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るアクティブマトリックス型表示装置の素子アレイ基板の概略構成を示す説明図。
【図２】図１の走査線駆動回路内の画素部の回路構成例を示す図。
【図３】図２の回路の動作を説明するために示したタイミングチャート。
【図４】図１の第１の走査線駆動回路の例を示す回路図。
【図５】図１の第２の走査線駆動回路の例を示す回路図。
【図６】この発明の表示装置の効果を説明するために示す図。
【図７】この発明の更に他の実施の形態を示す図。
【図８】この発明のまた他の実施の形態における動作波形を示す説明図。
【符号の説明】
【００４１】
１１０…画素配列領域、１１Ａ，１１Ｂ…第１、第２の走査線駆動回路、１１２…信号線駆動回路、２０１…電源ライン、２０２…駆動トランジスタ、２０３、２０５、２０６…スイッチトランジスタ、２０４…容量、２０７…画素トランジスタ、ＯＬＥＤ１…有機発光素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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