(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大する。【解決手段】  半導体基板１１上に第１半導体層１２および第２半導体層１３を順次形成し、第１半導体層１２には、酸素原子を含む不純物を添加するとともに、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加し、第２半導体層１３を選択的にエッチング除去した後、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み絶縁層２１を形成する。【選択図】      図５
2007035675.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、
前記下層の半導体層には、酸素原子が添加されていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、
前記下層の半導体層には、膜厚方向の界面を避けるように不純物が添加されていることを特徴とする半導体装置の製造方法。
【請求項３】
酸素原子が添加された第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
膜厚方向の界面を避けるように不純物が添加された第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の半導体層に酸素原子が添加されたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物の濃度は、１０18〜１０21（ｃｍ-3）であることを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記不純物は、ボロン、砒素、燐の中から選択されることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記酸素原子の濃度は、１０17〜１０19（ｃｍ-3）であることを特徴とする請求項３または５から７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１半導体層に添加される酸素は、少なくとも前記第１半導体層の成膜後にイオン注入法によって導入されることを特徴とする請求項３または５から８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする請求項３から９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体層のＧｅ濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１半導体層に添加される不純物の濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする請求項４から１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体層に添加される不純物は、前記第１半導体層の成膜時に同時にドーピングされることを特徴とする請求項４から１２のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報      Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
【０００５】
一方、非特許文献１に開示された方法では、ＳｉとＳｉＧｅとのエッチング時の選択比を利用してＳｉＧｅ層のみを選択的に除去するが、エッチング時の選択比の確保が容易ではなく、ＳｉＧｅ層のエッチング時にＳｉ層も一部エッチングされるため、Ｓｉ層の膜厚ばらつきを生じ、結果としてＳｉＧｅ層のエッチング距離に制限が発生し、ＳＯＩ層の幅が制約されるという問題があった。特に、ＳｉＧｅ層を一定時間だけエッチングした時点から、Ｓｉ層の増速エッチングが始まり、Ｓｉ層のエッチング量が増大するという問題があった。現時点では詳細なメカニズムは不明であるが、ＳｉＧｅ層を弗硝酸系溶液でエッチングすると、亜硝酸が生成され、Ｓｉ層の増速エッチングが加速されると考えられている。このため、Ｓｉ層の増速エッチングを抑制するために、過酸化水素水を微量添加し、エッチング過程で生成された亜硝酸を硝酸に戻す方法があるが、過酸化水素水を入れ過ぎると、ＳｉＧｅ層がエッチングされなくなり、過酸化水素水の添加量の制御が難しいという問題があった。
【０００６】
さらに、ＳｉＧｅ層のエッチングレートを上げるために、ボロンなどの不純物をＳｉＧｅ層にドーピングする方法があるが、このような不純物をＳｉＧｅ層にドーピングすると、亜硝酸の生成がさらに加速され、Ｓｉ層の増速エッチングがさらに加速されるという問題もあった。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、前記下層の半導体層には、酸素原子が添加されていることを特徴とする。
これにより、下層の半導体層の酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて下層の半導体層を選択エッチングした場合においても、下層の半導体層のエッチングレートを劣化させることなく、上層の半導体層の増速エッチングを抑制することができる。このため、上層の半導体層がエッチングされることを抑制しつつ、下層の半導体層のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、前記下層の半導体層には、膜厚方向の界面を避けるように不純物が添加されていることを特徴とする。
これにより、半導体基板および上層の半導体層に不純物が添加されることを防止しつつ、下層の半導体層のエッチング速度を速めることができ、半導体基板および上層の半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、酸素原子が添加された第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１０】
これにより、第１半導体層の酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚方向の界面を避けるように不純物が添加された第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、半導体基板および第２半導体層に不純物が添加されることを防止しつつ、第１半導体層のエッチング速度を速めることができる。このため、半導体基板および第２半導体層の結晶品質に対する悪影響を抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される第２半導体層のレイアウト面積を拡大することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１の半導体層に酸素原子が添加されたことを特徴とする。
これにより、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができる。特に、第１半導体層に不純物を添加したことによる、第２半導体層の増速エッチングの増大を抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記不純物の濃度は、１０18〜１０21（ｃｍ-3）であることを特徴とする。
これにより、第１半導体層のエッチング速度を速めることができ、第１半導体層のエッチング面積を拡大することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記不純物は、ボロン、砒素、燐の中から選択されることを特徴とする。
【００１５】
これにより、第１半導体層のエッチング速度を速めることができ、第１半導体層のエッチング面積を拡大することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記酸素原子の濃度は、１０17〜１０19（ｃｍ-3）であることを特徴とする。
これにより、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、第１半導体層のエッチングレートを劣化させることなく、エッチング過程で生成された亜硝酸を硝酸に戻すことができ、第２半導体層の増速エッチングを抑制することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される酸素は、少なくとも前記第１半導体層の成膜後にイオン注入法によって導入されることを特徴とする。
これにより、第１半導体層中に、原子状の酸素を効率良く添加する事ができ、亜硝酸を硝酸に戻す反応を、効率的に進める事ができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする。
これにより、第１半導体層と第２半導体層との間の格子整合をとることを可能としつつ、第１半導体層と第２半導体層との間でのエッチング時の選択比を確保することが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層のＧｅ濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする。
これにより、Ｇｅが第２半導体層に拡散することを抑制することができ、Ｇｅによる第２半導体層の汚染を抑制しつつ、第１半導体層のエッチング速度を向上させることができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される不純物の濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする。
これにより、第１半導体層に添加される不純物が第２半導体層に拡散することを抑制することができ、不純物による第２半導体層の汚染を抑制しつつ、第１半導体層のエッチング面積を拡大することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される不純物は、前記第１半導体層の成膜時に同時にドーピングされることを特徴とする。
これにより、第１半導体層に添加される不純物の濃度プロファイルを精度よく制御することが可能となり、第１半導体層に添加される不純物の膜厚方向の位置を精度よく設定することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図９（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断した断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断した断面図である。
【００２２】
図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。また、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１２および第２半導体層１３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２３】
ここで、第１半導体層１２には、酸素原子を添加するようにしてもよいし、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加するようにしてもよい。なお、酸素原子を含む不純物の添加量は１０17〜１０19（ｃｍ-3）であることが好ましく、ボロン、砒素、燐などの不純物の添加量は１０18〜１０21（ｃｍ-3）であることが好ましい。
【００２４】
ここで、酸素原子を第１半導体層１２に添加することにより、第１半導体層１２への酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて第１半導体層１２を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を効率的に硝酸に戻すことができる。このため、第１半導体層１２のエッチングレートを劣化させることなく、第２半導体層１３の増速エッチングを抑制することができ、第２半導体層１３がエッチングされることを抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となる。
【００２５】
また、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加することにより、半導体基板１１および第２半導体層１３に不純物が添加されることを防止しつつ、第１半導体層１２のエッチング速度を速めることができる。このため、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される第２半導体層１３のレイアウト面積を拡大することが可能となる。
【００２６】
また、ボロン、砒素、燐などの不純物に加えて、酸素原子を添加することは有効である。第１半導体層にこれらの不純物を添加したことによる、第２半導体層の増速エッチングの増大を、第１半導体層に酸素原子を添加する事で、抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。
【００２７】
図１０は、本発明の一実施形態に係る不純物の濃度プロファイルを示す図である。
図１０において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ１を設定することができる。これにより、Ｓｉ基板およびＳｉ層に不純物が添加されることを防止しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。
【００２８】
図１１は、本発明の一実施形態に係る不純物の濃度プロファイルのその他の例を示す図である。
図１１において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ２を設定するとともに、ＳｉＧｅ層に添加される不純物の濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにすることができる。これにより、ＳｉＧｅ層に添加される不純物がＳｉ層に拡散することを抑制することができ、不純物によるＳｉ層の汚染を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。
【００２９】
図１２は、本発明の一実施形態に係る不純物およびＧｅの濃度プロファイルを示す図である。
図１２において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ３を設定するとともに、ＳｉＧｅ層に添加される不純物の濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにすることができる。また、ＳｉＧｅ層のＧｅ濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにＧｅの濃度プロファイルＰ４を設定することができる。これにより、ＳｉＧｅ層に添加される不純物およびＳｉＧｅ層のＧｅがＳｉ層に拡散することを抑制することができ、不純物およびＧｅによるＳｉ層の汚染を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。
【００３０】
なお、ボロン、砒素、燐などの不純物を第１半導体層１２に添加する場合、ＣＶＤなどによる第１半導体層１２の成膜時に同時に不純物をドーピングすることが好ましい。これにより、第１半導体層１２に添加される不純物の濃度プロファイルを精度よく制御することが可能となり、第１半導体層１２に添加される不純物の膜厚方向の位置を精度よく設定することが可能となる。
【００３１】
また、酸素原子は、少なくとも第１半導体層１２を成膜後に、イオン注入法で導入する事が好ましい。これにより、第１半導体層に原子状の酸素を効率良く導入する事が可能となり、選択エッチング過程で生成される亜硝酸を硝酸に戻す反応を効率的に進める事ができる。
そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させる事もできる。
【００３２】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００３３】
そして、ＣＶＤなどの方法によって、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７を形成する事が好ましい。ここで、キャップ層１７としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７が形成された状態で、第１半導体層１２および第２半導体層１３の一部を熱酸化する。キャップ層１７を形成した後で、第１半導体層１２および第２半導体層１３の熱酸化を施すことで、第１半導体層１２に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第２半導体層１３の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層１２に含まれる成分にて周囲が汚染されることを抑制することができる。
【００３４】
次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成膜され、第２半導体層１３を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００３５】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させるとともに、溝１６に接続された溝１９を形成する。ここで、溝１９の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００３６】
なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、溝１９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。
【００３７】
次に、図５に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２に接触させることにより、第１半導体層１２をエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。
ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１３下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間の絶縁を図ることが可能となる。
【００３８】
なお、半導体基板１１および第２半導体層１３がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１および第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３９】
ここで、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合、酸素原子を第１半導体層１２に添加することにより、弗硝酸系溶液を用いて第１半導体層１２を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができ、第２半導体層１３の増速エッチングを抑制することができる。
【００４０】
あるいは、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加することにより、半導体基板１１および第２半導体層１３に不純物が添加されることを防止しつつ、第１半導体層１２のエッチング速度を速めることができ、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となる。
【００４１】
更に、ボロン、砒素、燐などの不純物に加えて、酸素原子を添加する事で、第１半導体層にこれらの不純物を添加したことによる、第２半導体層の増速エッチングの増大を、第１半導体層に酸素原子を添加する事で、抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。
【００４２】
また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となり、第１半導体層１２のエッチング面積を拡大することができる。
【００４３】
次に、図６に示すように、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み絶縁層２１を形成する。その際、第２半導体層１３の側壁も酸化される。なお、半導体基板１１および第２半導体層１３の熱酸化にて埋め込み絶縁層２１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部２０に埋め込み絶縁層２１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層２１をリフローさせることが可能となり、埋め込み絶縁層２１のストレスを緩和させることが可能となるとともに、第２半導体層２３との境界における界面準位を減らすことができる。また、埋め込み絶縁層２１は空洞部２０を全て埋めるように形成しても良いし、空洞部２０が一部残るように形成しても良い。
【００４４】
また、図６の方法では、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み絶縁層２１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１１と第２半導体層１３との間の空洞部２０に絶縁膜を成膜させることにより、半導体基板１１と第２半導体層１３との間の空洞部２０を埋め込み絶縁層２１で埋め込むようにしてもよい。これにより、第２半導体層１３の膜減りを防止しつつ、半導体基板１１と第２半導体層１３との間の空洞部２０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層１３の裏面側に配置される埋め込み絶縁層２１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層１３の裏面側の寄生容量を低減させることができる。
【００４５】
なお、埋め込み絶縁層２１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４６】
また、第２半導体層１３上に酸化防止膜１５を設けることで、第２半導体層１３の表面が熱酸化されることを防止しつつ、第２半導体層１３の裏面側に埋め込み絶縁層２１を形成することが可能となり、第２半導体層１３の膜減りを抑制することが可能となる。
また、溝１６、１９の配置位置を第２半導体層１３の素子分離領域に対応させることにより、第２半導体層１３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝１６内に支持体１８を埋め込むことにより、第２半導体層１３を半導体基板１上で支持する支持体１８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４７】
次に、図７に示すように、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜２２を成膜する。
次に、図８に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜２２、支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、犠牲酸化膜１４および酸化防止膜１５を除去することにより、第２半導体層１３の表面を露出させる。
【００４８】
次に、図９に示すように、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第２半導体層１３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１３上にゲート電極２４を形成する。
【００４９】
次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。そして、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第２半導体層１３に形成する。
【００５０】
これにより、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、埋め込み絶縁層２１上に形成される第２半導体層１３のレイアウト面積を拡大することが可能となる。
なお、上述した実施形態では、埋め込み絶縁層２１を介して半導体基板１１上に第２半導体層１３を１層分だけ積層する方法について説明したが、埋め込み絶縁層をそれぞれ介して複数の半導体層を半導体基板２１上に積層するようにしてもよい。
【００５１】
また、上述した実施形態では、埋め込み絶縁層２１を形成する際に、第２半導体層１３の表面の熱酸化を防止するために、第２半導体層１３上に酸化防止膜１５を形成する方法について説明したが、第２半導体層１３上に酸化防止膜１５を形成することなく、埋め込み絶縁層２１を形成するようにしてもよい。この場合、埋め込み絶縁層２１の形成時に第２半導体層１３の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る不純物の濃度プロファイルを示す図。
【図１１】一実施形態に係る不純物の濃度プロファイルのその他の例を示す図。
【図１２】一実施形態に係る不純物およびＧｅの濃度プロファイルを示す図。
【符号の説明】
【００５３】
１１  半導体基板、１２  第１半導体層、１３  第２半導体層、１４  犠牲酸化膜、１５  酸化防止膜、１６、１９  溝、１７  キャップ層、１８  支持体、２０  空洞部、２１  埋め込み絶縁層、２２  埋め込み絶縁体、１３  埋め込み絶縁膜、２３  ゲート絶縁膜、２４  ゲート電極、２５  サイドウォール、２６ａ  ソース層、２６ｂ  ドレイン層
【図１】
2007035675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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