(57)【要約】【課題】ＳＢＳＩ法によりＳＯＩトランジスタを形成する場合に、支持体の側面開口部と平行な向きからのイオン注入に対しては支持体によりＳＯＩトランジスタのチャネル領域がマスクされてしまうため斜めイオン注入を行っても不純物イオンはＳＯＩトランジスタのチャネル領域には到達しない。そのため、例えばチャネル幅を広くとれる構造として、ＳＯＩトランジスタのチャネルの方向と支持体とを平行に配置した場合、寄生トランジスタの影響を抑制することが困難となり、ＳＯＩトランジスタのリーク電流が大きくなってしまうという問題点があった。【解決手段】ＳＯＩトランジスタのチャネル部周縁部を開口し、中央部へのイオン注入を防ぐための第１不純物添加阻止層を形成した後イオン注入法を用いてチャネル部周縁部に生じる寄生トランジスタの閾値を上昇させて寄生トランジスタ起因のリーク電流を抑制する。【選択図】図７
2007227599.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基材の能動面側に第１素子領域部を割り当て、前記第１素子領域部を囲うように前記半導体基材表層部に素子分離層を形成する工程と、
（２）単結晶からなる第１半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、
（３）前記単結晶領域表面に前記半導体基材よりもエッチング速度が大きい単結晶からなる前記第１半導体層を形成し、続けて前記第１半導体層を覆うように前記第１半導体層よりもエッチング速度が小さい単結晶からなる第２半導体層を形成する工程と、
（４）前記第２半導体層の一部を用いて形成される第２素子領域部を挟む位置にある前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、
（５）前記半導体基材の能動面側を覆うように支持体形成層を形成する工程と、
（６）前記第２素子領域部と、前記支持体穴に脚部を有し且つ前記第２素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をパターニングし、前記第２半導体層の一部を用いてなる前記第２素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と向きを揃えて前記第１半導体層の端部及び前記第２素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、
（７）前記側面開口部を介して前記第１半導体層を選択エッチングすることにより、前記第２素子領域部の前記第２半導体層と前記半導体基材との間を空隙化する工程と、
（８）空隙化された前記第２素子領域部の前記第２半導体層と前記半導体基材との間を埋めるよう埋め込み絶縁層を形成する工程と、
（９）前記半導体基材の能動面側を覆うように平坦化絶縁層を形成する工程と、
（１０）前記半導体基材の能動面側を平坦化処理した後、前記第２半導体層の能動面側に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層を前記第２半導体層が露出するよう除去する工程と、
（１１）前記第２素子領域部を残して、残留している前記第２半導体層及び前記第１半導体層を除去する工程と、
（１２）前記第１素子領域部と前記第２素子領域部を露出させる工程と、
（１３）ゲート絶縁層を形成し更にゲート電極を形成するためのゲート電極層を形成する工程を少なくとも含み且つ当該順に実行する半導体素子の製造方法であって、上記工程に加え、
前記第２素子領域部の周縁部で発生するリーク電流を抑制するための第１不純物が前記第２素子領域部の周縁部に添加されるよう、第１不純物添加阻止層を前記第２素子領域部の内周部に収まるよう形成する工程を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第２素子領域部の周縁部で発生するリーク電流を抑制するために、前記第２素子領域部の内周部に収まるよう前記第１不純物添加阻止層を形成し、前記第１不純物添加阻止層をマスクとして第１不純物を前記第１不純物添加阻止層の外周部に添加する工程を前記（３）、前記（４）、前記（１０）、前記（１１）、前記（１２）の工程中若しくは工程後、若しくは前記（１３）の工程中に行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１の不純物添加阻止層に加え、前記第１素子領域部の周縁部で発生するリーク電流を抑制するために、前記第１素子領域部の内周部に収まるよう形成された第２の不純物添加阻止層を前記第１不純物添加阻止層と同時に形成する工程を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１の不純物添加阻止層と前記第２の不純物添加阻止層を用いて前記（３）、前記（４）、前記（１０）、前記（１１）、前記（１２）の工程中若しくは工程後、若しくは前記（１３）の工程中に前記第１の不純物添加阻止層と前記第２の不純物添加阻止層を形成し、前記第１の不純物添加阻止層及び前記第２の不純物添加阻止層を囲うように、同時に不純物を添加することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記不純物の添加はイオン注入法を用いて行われ、前記第１の不純物添加阻止層及び前記第２の不純物添加阻止層はフォトレジストであることを特徴とする請求項２又は請求項４に記載の半導体素子の製造方法。
【請求項６】
前記半導体基材は単結晶シリコン基板であり、第１半導体層はシリコンゲルマニウム層、第２半導体層はシリコン層であることを特徴とする請求項１乃至５の何れか一項に記載の半導体素子の製造方法。
【請求項７】
請求項１乃至６の何れか１項の工程を終えた後、前記第１素子領域部を第１トランジスタのチャネルとして用い、前記第２素子領域部を第２トランジスタのチャネルとして用いたことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法及び半導体素子に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。
【０００３】
一般に、バルクシリコン基板の全面にＳＯＩ層を形成したＳＯＩ基板を用意して、このＳＯＩ層の上に順次トランジスタを形成することが行われ、ＳＯＩ層が不必要な部分においては、このＳＯＩ層を除去することが行われている。ＳＯＩ基板としては、例えば特許文献１に開示されているように張り合わせ技術を用いてＳＯＩ基板を形成する技術や、特許文献２に開示されているように、ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いてＳＯＩ基板を形成する技術が開示されている。
【０００４】
また、非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタとバルクトランジスタとの混載を低コストで実現できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。図９はＳＢＳＩ法を用いた場合の製造工程途中の構造体形状を示すもので、図９（ａ）は模式断面図、図９（ｂ）はＡ−Ａ‘断線に沿う模式断面図である。単結晶シリコンからなりＳＯＩトランジスタが形成される第２素子領域部１６と、シリコン基板１との間はＢＯＸ層となる絶縁層１４で埋められている。そして、第２素子領域部１６を覆うように支持体１２が形成されている。ここで、支持体１２は第２素子領域部１６への斜めイオン注入を行う場合のマスクとしても機能する。
【０００５】
上記したＳＯＩ層を有する基板上にトランジスタを形成する場合には、バルクトランジスタ及びＳＯＩトランジスタに発生する寄生トランジスタの影響を抑制するためにゲート電極を横切る位置にあるチャネル端部へ、例えばＮ型トランジスタの場合にはボロンをイオン注入する工程が必要となる。
【０００６】
ボロンのイオン注入は支持体脇に開口された素子領域側面１３から斜めイオン注入を行うことで行われ、支持体１２と直交するようにトランジスタを形成する場合、寄生トランジスタの影響を効果的に抑制することができる。
【０００７】
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示された技術を用いて貼り合わせ基板を製造するには、２枚のシリコン基板を貼り合わせた後シリコンウェハの表面を研磨する必要があり、ＳＯＩ構造が有する薄層半導体層の厚さを精密に制御することは困難である。また、張り合わせや研磨工程を行う必要があるため、バルクシリコン基板と比べＳＯＩ基板の価格が高くなるという課題がある。
【０００９】
また、特許文献２に開示された技術を用いてＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となるため、イオン注入に起因するダメージがＳＯＩ基板中に残留する可能性がある。また高濃度の酸素をイオン注入する必要があるためスループットが低くなり、バルクシリコン基板と比べ価格が高くなるという課題がある。
【００１０】
一方非特許文献１に開示された方法では、図９に示す構造体に斜めイオン注入を用いて素子領域側面１３からイオン注入を行うことで素子領域側面１３に形成される寄生トランジスタの影響を抑制しているが、支持体１２の側面開口部１３と平行な向きからのイオン注入に対しては支持体１２によりＳＯＩトランジスタのチャネル領域がマスクされてしまうため斜めイオン注入を行っても不純物イオンはＳＯＩトランジスタのチャネル領域には到達しない。
【００１１】
そのため、例えばチャネル幅を広くとれる構造として、ＳＯＩトランジスタのチャネルの方向と支持体１２とを平行に配置した場合、寄生トランジスタの影響を抑制することが困難となり、ＳＯＩトランジスタのリーク電流が大きくなってしまうという問題点があった。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的はＳＯＩトランジスタの幅方向と支持体とを平行に配置した場合でもリーク電流の発生を抑え得る方法及び半導体素子の製造方法及び半導体素子を提供することにある。
【課題を解決するための手段】
【００１３】
＜構成１＞上記課題を解決するために、本発明の半導体素子の製造方法では、（１）半導体基材の能動面側に第１素子領域部を割り当て、前記第１素子領域部を囲うように前記半導体基材表層部に素子分離層を形成する工程と、（２）第１半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、（３）前記単結晶領域表面に前記半導体基材よりもエッチング速度が大きい単結晶からなる第１半導体層を形成し、続けて前記第１半導体層を覆うように前記第１半導体層よりもエッチング速度が小さい単結晶からなる第２半導体層を形成する工程と、（４）前記第２半導体層の一部を用いて形成される第２素子領域部を挟む位置にある前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、（５）前記半導体基材の能動面側を覆うように支持体形成層を形成する工程と、（６）前記第２素子領域部と、前記支持体穴に脚部を有し且つ前記第２素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をパターニングし、前記第２半導体層の一部を用いてなる前記第２素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と向きを揃えて前記第１半導体層の端部及び前記第２素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、（７）前記側面開口部を介して前記第１半導体層を選択エッチングすることにより、前記第２素子領域部の前記第２半導体層と前記半導体基材との間を空隙化する工程と、（８）空隙化された前記第２素子領域部の前記第２半導体層と前記半導体基材との間を埋めるよう埋め込み絶縁層を形成する工程と、（９）前記半導体基材の能動面側を覆うように平坦化絶縁層を形成する工程と、（１０）前記半導体基材の能動面側を平坦化処理した後、前記第２半導体層の能動面側に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層を前記第２半導体層が露出するよう除去する工程と、（１１）前記第２素子領域部を残して、残留している前記第２半導体層及び前記第１半導体層を除去する工程と、（１２）前記第１素子領域部と前記第２素子領域部を露出させる工程と、（１３）ゲート絶縁層を形成し更にゲート電極を形成するためのゲート電極層を形成する工程を少なくとも含み且つ当該順に実行する半導体素子の製造方法であって、上記工程に加え、前記第２素子領域部の周縁部で発生するリーク電流を抑制するための第１不純物が前記第２素子領域部の周縁部に添加されるよう、第１不純物添加阻止層を前記第２素子領域部の内周部に収まるよう形成する工程を含むことを特徴とする。
【００１４】
この半導体基板の製造方法によれば、第２素子領域部の周縁部で発生するリーク電流を抑制するための処理が、第２素子領域部の中央部に影響を及ぼさぬように、第２素子領域部の内周部に収まるよう第１不純物添加阻止層が形成される。
【００１５】
第１不純物添加阻止層により第２素子領域部の内周部での不純物添加は抑制され、周縁部でのリーク電流を低減させることを主として処理条件を選択することができる。そのため、容易にプロセス設計を行うことができる。
【００１６】
＜構成２＞また、上記した半導体素子の製造方法では、前記第２素子領域部の周縁部で発生するリーク電流を抑制するために、前記第２素子領域部の内周部に収まるよう前記第１の不純物添加阻止層を形成し、前記第１の不純物添加阻止層をマスクとして前記第１導電型ウェルと同じ導電型を示す第１不純物を前記第１の不純物添加阻止層の外周部に添加する工程を前記（３）、前記（４）、前記（１０）、前記（１１）、前記（１２）の工程中若しくは工程後、若しくは前記（１３）の工程中に行うことを特徴とする。
【００１７】
この半導体基板の製造方法によれば、第２素子領域部が露出若しくは第２素子領域部を覆う層を通して不純物の添加が可能な場合に、第１の不純物添加阻止層が形成される。第１の不純物添加阻止層を囲う領域にのみ不純物が添加されるため第２素子領域部の周縁部で発生するリーク電流を低減させることができる。
【００１８】
＜構成３＞また、上記した半導体素子の製造方法では、前記第１の不純物添加阻止層に加え、前記第１素子領域部の周縁部で発生するリーク電流を抑制するために、前記第１素子領域部の内周部に収まるよう形成された第２の不純物添加阻止層を前記第１の不純物添加阻止層と同時に形成する工程を更に含むことを特徴とする。
【００１９】
この半導体基板の製造方法によれば、第２素子領域部の周縁部に囲まれるよう収められた第１の不純物添加阻止層を形成すると同時に、前記第１素子領域部の周縁部に囲われるよう収められた第２の不純物添加阻止層が形成される。そのため、別々に第１の不純物添加阻止層と第２の不純物添加阻止層を形成する場合と比べ製造工程を短縮することができる。
【００２０】
＜構成４＞また、上記した半導体素子の製造方法では、前記第１の不純物添加阻止層と前記第２の不純物添加阻止層を用いて前記（３）、前記（４）、前記（１０）、前記（１１）、前記（１２）の工程中若しくは工程後、若しくは前記（１３）の工程中に前記第１の不純物添加阻止層と前記第２の不純物添加阻止層を形成し、前記第１の不純物添加阻止層及び前記第２の不純物添加阻止層を囲うように、同時に不純物を添加することを特徴とする。
【００２１】
この半導体基板の製造方法によれば、第１素子領域部及び第２素子領域部が露出若しくは、第１素子領域部及び第２素子領域部を覆う層を通して不純物の添加が可能な場合に第１の不純物添加阻止層及び第２の不純物添加阻止層を同時に形成できる。
【００２２】
続けて第１の不純物添加阻止層及び第２の不純物添加阻止層を囲う領域に不純物を添加することで、第１素子領域部及び第２素子領域部への不純物の添加工程を同時に行なうことが可能となり、別々の工程で不純物を添加する場合と比べ、製造工程を短縮することができる。
【００２３】
＜構成５＞また、上記した半導体素子の製造方法では、前記不純物の添加はイオン注入法を用いて行われ、前記第１の不純物添加阻止層及び前記第２の不純物添加阻止層はフォトレジストであることを特徴とする。
【００２４】
この半導体基板の製造方法によれば、第１の不純物添加阻止層及び第２の不純物添加阻止層の材質は注入される不純物イオンを物理的に遮る素材であれば使用可能であるため、フォトリソグラフ工程を用いて形成されたフォトレジスト層を第１の不純物添加阻止層及び第２の不純物添加阻止層として用いることができる。
【００２５】
＜構成６＞また、上記した半導体素子の製造方法では、前記半導体基材は単結晶シリコン基板であり、第１半導体層はシリコンゲルマニウム層、第２半導体層はシリコン層であることを特徴とする。
【００２６】
この半導体基板の製造方法によれば、バルクシリコン基板やシリコン層はシリコンゲルマニウム層よりエッチングの速度が小さく、バルクシリコンやシリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンとシリコン層との間を容易に空隙化することができる。
【００２７】
＜構成７＞また、上記した半導体素子は、構成１乃至６の何れか１項の工程を終えた後、前記第１素子領域部を第１トランジスタのチャネルとして用い、前記第２素子領域部を第２トランジスタのチャネルとして用いていることを特徴とする。
【００２８】
この構成によれば、第１トランジスタのチャネルとして用いられている前記第１素子領域部の周縁部及び第２トランジスタのチャネルとして用いられている前記第２素子領域部の周縁部から発生するリーク電流が抑制される。そのためリーク電流に起因する不良の発生が抑えられたトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００３０】
（第１の実施形態）
図１〜図５は本発明の第１実施形態に係る半導体素子の製造方法の基本部分を示す模式図である。詳しくは、各工程の（ａ）は模式平面図であり、各工程の（ｂ）は同工程での（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
【００３１】
ＳＯＩトランジスタを形成する場合に周縁部から発生するリーク電流を低減するための工程や、ＳＯＩトランジスタに加えバルクトランジスタの周縁部から発生するリーク電流を同時に低減するために製造方法の基本部分に追加する工程については後に詳細に説明する。
【００３２】
まず工程１に示すように、半導体基材となるシリコン基板１の能動面側に素子分離部としてＬＯＣＯＳ層２を形成する。ＬＯＣＯＳ層２で囲われた領域の一方にはＳＯＩ構造が形成されるＳＯＩ領域部５、ＬＯＣＯＳ層２で囲われた領域の他方にはバルクのチャネルが形成される第１素子領域部３が位置する。シリコン基板１には、ＬＯＣＯＳ層２の他に、ＬＯＣＯＳ層２を形成する際に応力緩和層として用いられた酸化シリコン層４が残されている。
【００３３】
次に、工程２に示すようにＬＯＣＯＳ層２で囲われたＳＯＩ領域５の内部では単結晶のエピタキシャル成長が可能となるよう、ＬＯＣＯＳ形成用に用いられた酸化シリコン層４を除去する。
【００３４】
次に工程３に示すように、シリコン基板１の能動面側で単結晶シリコンが露出されているＳＯＩ領域５の内部に第１単結晶半導体層としての単結晶シリコンゲルマニウム層６を形成する。このとき同時にシリコン基板１の能動面側で例えばＬＯＣＯＳ層２等酸化シリコンで覆われている領域には第１多結晶半導体層としての多結晶シリコンゲルマニウム層７で形成される。次に単結晶シリコンゲルマニウム層６に重ねて第２単結晶半導体層としての単結晶シリコン層８を形成する。このとき同時に多結晶シリコンゲルマニウム層７に重ねて多結晶シリコン層９が形成される。
【００３５】
次に工程４に示すように、支持体穴１０部分を開口するようパターニングを行い、単結晶シリコン層８と単結晶シリコンゲルマニウム層６とを順次エッチングしてシリコン基板１の表面を露出させ支持体穴１０を形成する。
【００３６】
次に工程５に示すように、ＣＶＤ法等の方法により支持体穴１０を埋め込むよう、シリコン基板１の能動面側全体に酸化シリコン等からなる支持体形成層１１を形成する。
【００３７】
次に工程６に示すように、支持体形成層１１のパターニングを行い支持体１２を形成する。更に、単結晶シリコン層８と単結晶シリコンゲルマニウム層６とをエッチングしシリコン基板１を露出させ、同時に素子領域側面１３を露出させる。この工程で、単結晶シリコン層８は第２素子領域部１６を残すようエッチングされる。
【００３８】
次に工程７に示すように、フッ硝酸等第２素子領域部１６より単結晶シリコンゲルマニウム層６に対して選択比が大きいエッチング液を用いて単結晶シリコンゲルマニウム層６を素子領域側面１３側から選択的にエッチングさせることで支持体１２により支えられた第２素子領域部１６が機械的に浮いている状態にする。
【００３９】
次に工程８に示すように、シリコン基板１を熱酸化し、第２素子領域部１６とシリコン基板１との間に酸化シリコンからなる埋め込み絶縁層（ＢＯＸ層）１４を形成する。この際付随的に、絶縁層１９も形成される。また、シリコン基板１の熱酸化に限らず、ＣＶＤ法等を用いて埋め込み絶縁層１４を形成することも可能である。
【００４０】
次に工程９に示すように、ＣＶＤ法等によりシリコン基板１の能動面側全面に対して酸化シリコン等からなる絶縁層１５を形成する。
【００４１】
次に、工程１０に示すように、ＣＭＰ（化学的機械的研磨）法によりシリコン基板１の能動面側全面を平坦化処理する。続けて緩衝フッ酸等を用いて絶縁層１５の一部及び支持体１２の一部をエッチングすることでＳＯＩトランジスタのチャネルとなる第２素子領域部１６を露出させる。
【００４２】
次に、工程１１に示すように、ＳＯＩ領域部５を保護するようにレジストパターン（図示せず）を形成し、多結晶シリコンゲルマニウム層７及び多結晶シリコン層９をエッチングにより除去する。
【００４３】
次に、工程１２に示すように第１素子領域部３に残留している酸化シリコン層４を緩衝フッ酸等を用いて除去する。除去後、レジストパターンを除去する。
【００４４】
次に、工程１３に示すように熱酸化を行い、ゲート酸化シリコン層１７を形成する。続けてゲート電極となるポリシリコン層１８を積層する。なお、ゲート酸化シリコン層１７を形成する際、犠牲酸化層を形成する製造工程を追加しても良い。
【００４５】
ここで、上記した製造工程に加えて、ＳＯＩトランジスタの周縁部から生じるリーク電流を低減するための工程を挿入する場合について図面を用いて説明する。
【００４６】
図６は工程１１の後に、第２素子領域部１６をＳＯＩトランジスタのチャネルとして用いた場合に第２素子領域部１６の周縁部に由来するリーク電流を低減するための工程を挿入する例を説明するための模式図である。詳しくは、（ａ）は模式平面図であり、（ｂ）は同工程での（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。ＳＯＩトランジスタとして例えばＮ型のトランジスタを用いる場合、ＳＯＩトランジスタのチャネルとなる第２素子領域部１６の周縁部にボロンをイオン注入することで第２素子領域部１６周縁部の閾値が上がり、ＳＯＩトランジスタとしてのリーク電流を低減することができる。この場合、第２素子領域部１６の中心部にボロンがイオン注入されると、ＳＯＩトランジスタ全体の閾値が変動してしまうため、第２素子領域部１６の中央部にはボロンがイオン注入されないように処置することが必要である。
【００４７】
そのため、図６（ａ）に示すように、第２素子領域部１６の内部に第１不純物添加阻止層６１を形成することが必要となる。第１不純物添加阻止層６１は例えば、フォトリソグラフ工程によりフォトレジストを材質として形成することができる。このフォトリソグラフ工程を行うことで、第２素子領域部１６の周縁部にボロンを添加することが可能となる。
【００４８】
また、工程短縮のためには、ＳＯＩトランジスタと共にバルクトランジスタにも同時にバルクトランジスタのチャネル部となる第１素子領域部３の周縁部に囲まれるよう不純物添加阻止層を形成することが望ましい。バルクトランジスタとして例えばＮ型のトランジスタを用いる場合、バルクトランジスタのチャネルとなる第１素子領域部３の周縁部にボロンをイオン注入することで第１素子領域部３の周縁部の閾値が上がり、バルクトランジスタとしてのリーク電流を低減することができる。
【００４９】
図７は、工程１１の後にＳＯＩトランジスタの第２素子領域部１６の周縁部に由来するリーク電流を低減するための工程と同時に、バルクトランジスタの第１素子領域部３の周縁部に由来するリーク電流を低減する工程を挿入する例を説明するための模式図である。詳しくは、（ａ）は模式平面図であり、（ｂ）は前記工程での（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。図６で説明したＳＯＩトランジスタ周縁部への、第２素子領域部１６に囲まれるよう第１不純物添加阻止層６１を形成するためのパターンに加え、同時にバルク領域にも第２不純物添加阻止層７１が形成される。第１不純物添加阻止層６１、第２不純物添加阻止層７１の形成手法としては例えばフォトリソグラフ工程を用い、フォトレジストを材料として形成することができる。
【００５０】
この場合第１不純物添加阻止層６１と第２不純物添加阻止層７１をマスクとして第２素子領域部１６の周縁部と第１素子領域部３の周縁部に同時にイオン注入処理を行うことで、第２素子領域部１６の周縁部及び第１素子領域部３の周縁部のリーク電流を同時に抑制することが可能となる。
【００５１】
以上、工程１１終了後に第１不純物添加阻止層６１を形成する場合について説明したが、これは工程３、工程４、工程１０、工程１１、工程１２の工程中若しくは工程後、若しくは工程１３の工程中に挿入することが可能である。
【００５２】
また、第１不純物添加阻止層６１を形成した後、第１不純物添加阻止層６１をマスクとして例えばボロンをイオン注入することで第２素子領域部１６の周縁部の閾値を上げ、第２素子領域部１６の周縁部起因のリーク電流を抑えることができる。
【００５３】
また、第２素子領域部１６の内部に位置する第１不純物添加阻止層６１と第１素子領域部３の内部に位置する第２不純物添加阻止層７１とは同時に形成でき、工程３、工程４、工程１０、工程１１、工程１２の工程中若しくは工程後、若しくは１３の工程中に挿入することが可能である。
【００５４】
また、第１不純物添加阻止層６１と第２不純物添加阻止層７１を形成した後、第１不純物添加阻止層６１と第２不純物添加阻止層７１とをマスクとして例えばボロンをイオン注入することが有効である。ボロンをイオン注入することで第２素子領域部１６の周縁部の閾値と、第１素子領域部３の周縁部の閾値を上げ、第２素子領域部１６及び第１素子領域部３の周縁部起因のリーク電流を抑えることができる。
【００５５】
また、本実施形態ではバルクトランジスタ、ＳＯＩトランジスタ共にＮ型のトランジスタを用いた半導体素子の製造方法について説明したが、これはＰ型のトランジスタを用いても良い。Ｐ型のトランジスタを用いる場合には、第２素子領域部１６及び第１素子領域部３の周縁部に注入するイオンを例えば燐や砒素等に変更することで対応可能である。
【００５６】
以上述べたように、本実施形態に係る半導体素子の製造方法を用いることでチャネル周縁部起因のリーク電流を抑えたバルクトランジスタ及びＳＯＩトランジスタを得ることができる。
【００５７】
（第２の実施形態）
図８は、本発明に係る半導体装置としてのＮＭＯＳトランジスタの模式平面図である。製造工程として第１の実施形態での工程１１終了後に、第１の実施形態で説明したＳＯＩトランジスタ及びバルクトランジスタの周縁部から発生するリーク電流を同時に低減するための工程を挿入している。更に、工程１２、工程１３を実行し、続けてゲート電極のパターニング、ＬＤＤイオン注入等の公知の製造方法を用いてＮ型のバルクトランジスタ８１、Ｎ型のＳＯＩトランジスタ８２が形成されている。なお、本実施形態も第１の実施形態と同様にＰＭＯＳトランジスタに対しても応用可能である。
【００５８】
バルクトランジスタ８１は、第１素子領域部３の一部をウェル領域として用いており、ＳＯＩトランジスタ８２は第２素子領域部１６をボディ領域として用いている。そしてバルクトランジスタ８１及びＳＯＩトランジスタ８２のそれぞれについてソース、ドレイン、ゲートの電位をとるためのコンタクト８３が形成されている。
【００５９】
バルクトランジスタ８１に用いられている第１素子領域部３の周縁部（点線より外側の領域）には例えば第１の実施形態で記載したイオン注入法によりボロンが添加されている。第１素子領域部３の周縁部にボロンが添加されることで第１素子領域部３の周縁部は電気的に反転するための閾値が上昇した状態となり、第１素子領域部３の周縁部で生じるリーク電流を抑制することが可能となる。
【００６０】
また、ＳＯＩトランジスタ８２に用いられている第２素子領域部１６の周縁部には例えば第１の実施形態で記載したイオン注入法によりボロンが添加されている。第２素子領域部１６の周縁部にボロンが添加されることで第２素子領域部１６の周縁部（点線より外側の領域）は電気的に反転するための閾値が上昇した状態となり、第２素子領域部１６の周縁部で生じるリーク電流を抑制することが可能となる。
【００６１】
以上説明したように、本実施形態を用いることで周縁部からのリーク電流を効果的に抑制したＳＯＩトランジスタと、バルクトランジスタとを有する半導体素子を提供することができる。
【００６２】
なお、本発明の実施形態では、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等を用いることができる。
【図面の簡単な説明】
【００６３】
【図１】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図２】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図３】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図４】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図５】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図６】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図７】（ａ）は第１の実施形態に係る半導体素子の製造方法を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図８】第２の実施形態に係る半導体素子を説明する模式平面図。
【図９】（ａ）は背景技術に係る半導体素子を説明する模式平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【符号の説明】
【００６４】
１…シリコン基板、２…ＬＯＣＯＳ層、３…第１素子領域部、４…酸化シリコン層、５…ＳＯＩ領域部、６…単結晶シリコンゲルマニウム層、７…多結晶シリコンゲルマニウム層、８…単結晶シリコン層、９…多結晶シリコン層、１０…支持体穴、１１…支持体形成層、１２…支持体、１３…素子領域側面、１４…絶縁層、１５…絶縁層、１６…第２素子領域部、１７…ゲート酸化シリコン層、１８…ポリシリコン層、１９…絶縁体、６１…第１不純物添加阻止層、７１…第２不純物添加阻止層、８１…バルクトランジスタ、８２…ＳＯＩトランジスタ、８３…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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