(57)【要約】【課題】プログラム検証動作時にソースラインの電圧が上昇することを防止することができるＮＯＲフラッシュメモリ装置及びそのプログラム方法に提供すること。【解決手段】 ＮＯＲフラッシュメモリ装置のプログラム方法は、データバッファに貯蔵されたデータをメモリセルにプログラムして、プログラム検証動作時に、前記データバッファに貯蔵されたデータに応じて感知増幅器から前記メモリセルへの電流供給を制御する。ここで、前記メモリセルにプログラムされたデータがプログラム検証を要する場合に、前記感知増幅器から前記メモリセルに電流が供給される。一方、前記メモリセルにプログラムされたデータがプログラム検証を要しない場合には、前記感知増幅器から前記メモリセルへの電流供給が遮断される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
ＮＯＲフラッシュメモリ装置のプログラム方法であって、
データバッファに貯蔵されたデータをメモリセルにプログラムする段階と、
プログラム検証動作時に、前記データバッファに貯蔵されたデータに応じて感知増幅器から前記メモリセルへの電流供給を制御する段階とを含むことを特徴とするプログラム方法。
【請求項２】
前記メモリセルにプログラムされたデータがプログラム検証を要する場合に、前記感知増幅器から前記メモリセルに電流が供給されることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記メモリセルにプログラムされたデータがプログラム検証を要しない場合に、前記感知増幅器から前記メモリセルへの電流供給が遮断されることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記プログラム検証動作を実行する前に、前記感知増幅器をディセーブルすることを特徴とする請求項１に記載のプログラム方法。
【請求項５】
前記プログラム検証動作時に、前記プログラムされたデータがプログラム検証を要する場合に前記感知増幅器をイネーブルすることを特徴とする請求項４に記載のプログラム方法。
【請求項６】
前記プログラム検証動作を実行する前に、前記感知増幅器をイネーブルすることを特徴とする請求項１に記載のプログラム方法。
【請求項７】
前記プログラム検証動作時に、前記プログラムされたデータがプログラム検証を要しない場合に前記感知増幅器をディセーブルすることを特徴とする請求項６に記載のプログラム方法。
【請求項８】
ＮＯＲフラッシュメモリ装置のプログラム方法であって、
データバッファに貯蔵されたデータを複数のメモリセルにプログラムする段階と、
前記複数のメモリセルに電流が供給されないように複数の感知増幅器をディセーブルする段階と、
前記データバッファに貯蔵されたデータに応じて前記複数の感知増幅器を選択的にイネーブルする段階と、
前記イネーブルされた感知増幅器を通じてプログラム検証動作を行う段階とを含むことを特徴とするプログラム方法。
【請求項９】
前記複数のメモリセルにプログラムされたデータはマルチビットデータであることを特徴とする請求項８に記載のプログラム方法。
【請求項１０】
前記複数の感知増幅器をディセーブルする段階は、
前記複数のメモリセルに接続されている複数のビットラインをディスチャージする段階と、
前記複数のビットラインをディスチャージした状態で初期センシング動作を実行する段階と、
前記初期センシング動作の結果に応じて前記複数の感知増幅器から前記複数のメモリセルに電流が供給されることを遮断する段階とを含むことを特徴とする請求項８に記載のプログラム方法。
【請求項１１】
ＮＯＲフラッシュメモリ装置のプログラム方法であって、
データバッファに貯蔵されたデータを複数のメモリセルにプログラムする段階と、
前記複数のメモリセルに電流が供給されるように複数の感知増幅器をイネーブルする段階と、
前記データバッファに貯蔵されたデータに応じて前記複数の感知増幅器を選択的にディセーブルする段階と、
イネーブルされた感知増幅器を通じてプログラム検証動作を行う段階とを含むことを特徴とするプログラム方法。
【請求項１２】
前記複数のメモリセルにプログラムされたデータはマルチビットデータであることを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
前記プログラムデータは２ビットデータであり、
前記プログラム検証動作は‘１０’検証動作、‘０１’検証動作、及び‘００’検証動作であることを特徴とする請求項１１に記載のプログラム方法。
【請求項１４】
前記複数の感知増幅器を選択的にディセーブルする段階は、プログラム検証を要しないメモリセルに接続されている感知増幅器をディセーブルすることを特徴とする請求項１１に記載のプログラム方法。
【請求項１５】
前記複数の感知増幅器を選択的にディセーブルする段階は、プログラム検証を要するメモリセルのスレッショルド電圧よりも低いスレッショルド電圧を持つメモリセルに接続されている感知増幅器をディセーブルすることを特徴とする請求項１１に記載のプログラム方法。
【請求項１６】
前記複数の感知増幅器を選択的にディセーブルする段階は、消去状態のメモリセルに接続されている感知増幅器をディセーブルすることを特徴とする請求項１１に記載のプログラム方法。
【請求項１７】
プログラムデータを貯蔵するメモリセルと、
前記メモリセルにプログラムされたデータを貯蔵するデータバッファと、
前記メモリセルに電流を供給して前記メモリセルの状態を感知する感知増幅器とを備え、
前記感知増幅器はプログラム検証動作時に前記データバッファに貯蔵されたデータに応じて前記メモリセルへの電流供給を制御することを特徴とするＮＯＲフラッシュメモリ装置。
【請求項１８】
前記感知増幅器は、
前記メモリセルに電流を供給して前記メモリセルに流れる電流を感知増幅する増幅回路と、
プログラム検証動作時に、前記データバッファの出力信号をラッチして、前記データバッファの出力信号に応じて前記増幅回路から前記メモリセルへの電流供給を制御するラッチ回路とを備えることを特徴とする請求項１７に記載のＮＯＲフラッシュメモリ装置。
【請求項１９】
前記メモリセルに貯蔵されたプログラムデータがプログラム検証を要する場合に、前記ラッチ回路は前記増幅回路にイネーブル信号を提供して前記メモリセルに電流が流れるようにすることを特徴とする請求項１８に記載のＮＯＲフラッシュメモリ装置。
【請求項２０】
前記メモリセルに貯蔵されたプログラムデータがプログラム検証を要しない場合に、前記ラッチ回路は前記増幅回路にディセーブル信号を提供して前記メモリセルへの電流供給を遮断することを特徴とする請求項１８に記載のＮＯＲフラッシュメモリ装置。
【請求項２１】
前記ラッチ回路は、
第１ノードと第２ノードとの間に接続されたラッチと、
前記第１ノードと接地との間に接続され、前記データバッファの出力信号に応答して前記第１ノードを接地電圧にリセットするリセット回路と、
電源端子と前記第１ノードとの間に接続され、前記増幅回路の出力信号に応答して前記第１ノードを電源電圧にセットするセット回路とを備えることを特徴とする請求項１８に記載のＮＯＲフラッシュメモリ装置。
【請求項２２】
前記プログラムデータはマルチビットデータであることを特徴とする請求項１７に記載のＮＯＲフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細にはＮＯＲフラッシュメモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを貯蔵し、必要な時に取り出して読み出すことができる記憶装置である。半導体メモリ装置はＲＡＭとＲＯＭに大別される。ＲＡＭは電源が切れると、貯蔵されたデータが消滅する揮発性メモリ装置である。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリである。ＲＡＭはＤＲＡＭ、ＳＲＡＭなどを含む。ＲＯＭはＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置などを含む。フラッシュメモリ装置は一般的にＮＡＮＤ型とＮＯＲ型に分けられる。ＮＯＲフラッシュメモリ装置はコード貯蔵型メモリ装置として、ＮＡＮＤフラッシュメモリ装置に比べて動作速度が速く、高速データ処理が必要とされる移動電話端末機などに主に用いられている。
【０００３】
ＮＯＲフラッシュメモリ装置のメモリセルはビットラインとソースラインとの間に接続されている。一つのワードラインに接続されているメモリセルはソースラインを共有している。
【０００４】
メモリセルはワードラインの電圧に応じてオンセルまたはオフセルに感知される。ここで、オンセルとはワードライン電圧がスレッショルド電圧よりも高く、メモリセルがターンオン状態になったことをいう。この場合、メモリセルに一定量以上の電流が流れる。オフセルとはワードライン電圧がスレッショルド電圧よりも低く、メモリセルがターンオフ状態になったことをいう。この場合、メモリセルに電流が流れないか、一定量以下の電流が流れる。
【０００５】
ＮＯＲフラッシュメモリ装置では、プログラム検証動作はプログラム動作を行った後に実行される。プログラム検証動作はメモリセルのスレッショルド電圧が所望のレベルに到逹したか否かを検証する動作である。プログラム検証動作はワードラインにプログラム検証電圧を印加して、メモリセルに流れる電流を感知し、プログラムパスであるか、またはプログラムフェイルであるかを判断する。
【０００６】
プログラム検証動作は複数のメモリセル（例えば、１２８個）に対して同時に実行される。この場合、複数のメモリセルにはプログラム検証を要するセルと要しないセルが含まれる。ここでプログラム検証を要しないメモリセルとは、プログラムを所望のメモリセルの状態よりも低い状態を持つメモリセルまたはプログラムパスされたメモリセルを含む。
【０００７】
プログラム検証動作時に、プログラム検証を要しないメモリセルが含まれている場合に、そのメモリセルを通じて多くの電流が流れるようになる。この場合、ソースラインの電圧レベルが上がるため、プログラム検証を要するメモリセルのスレッショルド電圧が所望のレベルに到逹する前にプログラムパスされてしまう。
【０００８】
例えば、メモリセルがスレッショルド電圧に応じて‘１１’、‘１０’、‘０１’、‘００’のような４つの状態を持つと仮定する。この場合、‘０１’状態でプログラム動作を実行すると、メモリセルの中には‘１１’状態のメモリセルと‘０１’状態のメモリセルが同時に存在することができる。プログラム検証動作時に‘１１’状態のメモリセルに多くの電流が流れてソースラインの電圧レベルが上昇する。これはソースラインを共有する‘０１’状態のメモリセルに影響を及ぼして‘０１’状態に到逹する前にプログラムパスされることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上述した問題点を解決するために提案されたものであり、本発明の目的は、プログラム検証動作時にソースラインの電圧が上昇することを防止することができるＮＯＲフラッシュメモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の側面は、ＮＯＲフラッシュメモリ装置のプログラム方法に係り、データバッファに貯蔵されたデータをメモリセルにプログラムして、プログラム検証動作時に、前記データバッファに貯蔵されたデータに応じて感知増幅器から前記メモリセルへの電流供給を制御する。ここで、前記メモリセルにプログラムされたデータがプログラム検証を要する場合に、前記感知増幅器から前記メモリセルに電流が供給される。しかしながら、前記メモリセルにプログラムされたデータがプログラム検証を要しない場合には、前記感知増幅器から前記メモリセルへの電流供給が遮断される。
【００１１】
本発明の好適な実施の形態によれば、ＮＯＲフラッシュメモリ装置のプログラム方法は、プログラム検証動作を実行する前に、前記感知増幅器をディセーブルする。そしてプログラム検証動作時に、前記プログラムされたデータがプログラム検証を要する場合に前記感知増幅器をイネーブルする。
【００１２】
本発明の好適な他の実施の形態によれば、ＮＯＲフラッシュメモリ装置のプログラム方法は、プログラム検証動作を実行する前に、前記感知増幅器をイネーブルする。そしてプログラム検証動作時に、前記プログラムされたデータがプログラム検証を要しない場合に前記感知増幅器をディセーブルする。
【００１３】
本発明の第２の側面は、ＮＯＲフラッシュメモリ装置のプログラム方法に係り、複数のデータバッファに貯蔵されたデータを複数のメモリセルにプログラムする段階と、前記複数のメモリセルに電流が供給されないように複数の感知増幅器をディセーブルする段階と、前記複数のデータバッファに貯蔵されたデータに応じて前記複数の感知増幅器を選択的にイネーブルする段階と、前記イネーブルされた感知増幅器を通じてプログラム検証動作を行う段階とを含む。
【００１４】
本発明の好適な実施の形態によれば、、前記複数の感知増幅器をディセーブルする段階は、前記複数のメモリセルに接続されている複数のビットラインをディスチャージする段階と、前記複数のビットラインをディスチャージした状態で初期センシング動作を実行する段階と、前記初期センシング動作の結果に応じて前記複数の感知増幅器から前記複数のメモリセルに電流が供給されることを遮断する段階とを含む。
【００１５】
本発明の第３の側面は、ＮＯＲフラッシュメモリ装置のプログラム方法に係り、複数のデータバッファに貯蔵されたデータを複数のメモリセルにプログラムする段階と、前記複数のメモリセルに電流が供給されるように複数の感知増幅器をイネーブルする段階と、前記複数のデータバッファに貯蔵されたデータに応じて前記複数の感知増幅器を選択的にディセーブルする段階と、イネーブルされた感知増幅器を通じてプログラム検証動作を行う段階とを含む。
【００１６】
本発明の好適な実施の形態によれば、前記複数の感知増幅器を選択的にディセーブル段階では、プログラム検証を要しないメモリセルに接続されている感知増幅器をディセーブルする。
【００１７】
本発明の好適な他の実施の形態によれば、前記複数の感知増幅器を選択的にディセーブル段階では、プログラム検証を要するメモリセルのスレッショルド電圧よりも低いスレッショルド電圧を持つメモリセルに接続されている感知増幅器をディセーブルする。
【００１８】
本発明の好適な他の実施の形態によれば、前記複数の感知増幅器を選択的にディセーブル段階では、消去状態のメモリセルに接続されている感知増幅器をディセーブルする。
【００１９】
本発明の第４の側面は、ＮＯＲフラッシュメモリ装置に係り、プログラムデータを貯蔵するメモリセルと、前記メモリセルにプログラムされたデータを貯蔵するデータバッファと、前記メモリセルに電流を供給して前記メモリセルの状態を感知する感知増幅器とを備え、前記感知増幅器はプログラム検証動作時に前記データバッファに貯蔵されたデータに応じて前記メモリセルへの電流供給を制御することを特徴とする。
【００２０】
本発明の好適な実施の形態によれば、前記感知増幅器は前記メモリセルに電流を供給して前記メモリセルに流れる電流を感知増幅する増幅回路と、プログラム検証動作時に、前記データバッファの出力信号をラッチして、前記データバッファの出力信号に応じて前記増幅回路から前記メモリセルへの電流供給を制御するラッチ回路とを含む。
【００２１】
本発明の好適な実施の形態によれば、前記メモリセルに貯蔵されたプログラムデータがプログラム検証を要する場合に、前記ラッチ回路は前記増幅回路にイネーブル信号を提供して前記メモリセルに電流が流れるようにする。しかし前記メモリセルに貯蔵されたプログラムデータがプログラム検証を要しない場合に、前記ラッチ回路は前記感知増幅器にディセーブル信号を提供して前記メモリセルに電流が流れないようにする。
【００２２】
本発明の好適な実施の形態によれば、前記ラッチ回路は、第１ノードと第２ノードとの間に接続されたラッチと、前記第１ノードと接地との間に接続され、前記データバッファの出力信号に応答して前記第１ノードを接地電圧にリセットするリセット回路と、電源端子と前記第１ノードとの間に接続され、前記増幅回路の出力信号に応答して前記第１ノードを電源電圧にセットするセット回路とを含む。
【００２３】
本発明の好適な実施の形態によれば、前記プログラムデータはマルチビットデータである。
【発明の効果】
【００２４】
本発明に係るＮＯＲフラッシュメモリ装置及びそのプログラム方法によれば、プログラム検証動作時にソースラインの電圧が上昇することを防止することができる。したがって、本発明は正確なプログラム検証結果を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、当業者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の望ましい実施形態を添付の図を参照して説明する。
【００２６】
図１はスレッショルド電圧Ｖｔｈによるメモリセルの分布を示す図である。本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置は、メモリセルに１ビットデータ（ｓｉｎｇｌｅ＿ｂｉｔｄａｔａ）またはマルチビットデータ（Ｍｕｌｔｉ＿ｂｉｔ  ｄａｔａ）を貯蔵することができる。図１ではメモリセルに２ビットデータを貯蔵すると仮定した場合における、スレッショルド電圧によるメモリセルの状態を示す。
【００２７】
図１を参照すれば、メモリセルはスレッショルド電圧に応じて‘１１’、‘１０’、‘０１’及び‘００’状態のうちのいずれか１つの状態を持つ。‘１１’状態のメモリセルは消去されたセルであり、最も低いスレッショルド電圧を持つ。‘１０’状態のメモリセルは‘１１’状態のメモリセルよりも高いスレッショルド電圧を持つ。‘０１’状態のメモリセルは‘１０’状態のメモリセルよりも高いスレッショルド電圧を持つ。そして、‘００’状態のメモリセルは‘０１’状態のメモリセルよりも高いスレッショルド電圧を持つ。
【００２８】
プログラム検証動作はメモリセルにデータをプログラムした後に、メモリセルのスレッショルド電圧が所望のレベルに到逹したか否かを検証するための動作である。プログラム検証動作は一般的にメモリセルに流れる電流（以下「セル電流」という。）を感知してプログラム動作のパス（Ｐａｓｓ）またはフェイル（Ｆａｉｌ）の可否を判断する。セル電流が基準電流よりも小さければ、プログラムパスである。反対にセル電流が基準レベルよりも大きければ、プログラムフェイルである。プログラム検証動作の結果、プログラムフェイルであれば、メモリセルのスレッショルド電圧が所望のレベルに到逹するまでプログラム動作を繰り返す。
【００２９】
図１で、‘１０’検証電圧（‘１０’ｖｅｒｉｆｙ  ｖｏｌｔａｇｅ；Ｖ１０）はメモリセルのスレッショルド電圧が‘１０’状態よりも高いか否かを検証するための電圧である。‘１０’状態のメモリセルが‘１０’検証電圧Ｖ１０よりも低いスレッショルド電圧を持てば、そのメモリセルはフェイルである。‘１０’検証動作の結果、メモリセルがパスであれば、‘１０’状態のメモリセルは以後のプログラム動作でプログラムが禁止される。これと同様に、‘０１’検証電圧Ｖ０１と‘００’検証電圧Ｖ００はメモリセルのスレッショルド電圧がそれぞれ‘０１’状態と‘００’状態よりも高いか否かを検証するための電圧である。ここで、‘１０’検証電圧、‘０１’検証電圧、及び‘００’検証電圧はプログラム動作を行った後に、ワードラインに提供される。
【００３０】
図２は本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置を示すブロック図である。図２に示したＮＯＲフラッシュメモリ装置は、メモリセルアレイ１０、ビットライン選択回路２０、行デコーダ３０、列デコーダ４０、データ入出力回路５０、及びコントローラ１４０を含む。ここで、メモリセルアレイ１０、ビットライン選択回路２０、行デコーダ３０、及び列デコーダ４０の動作は当業者によく知られているため、詳細な説明は省略する。
【００３１】
図２を参照すれば、データ入出力回路５０は感知増幅器１００、データバッファ１３０、及び書き込みドライバ１５０を含む。プログラム動作時に、データバッファ１３０に入力されたデータは書き込みドライバ１５０を通じて選択されたメモリセルにプログラムされる。プログラム検証動作時に、メモリセルにプログラムされたデータは感知増幅器１００及びデータバッファ１３０を通じて出力される。データ入出力回路５０の動作はコントローラ１４０によって制御される。
【００３２】
続いて、図２を参照すれば、感知増幅器１００は増幅回路１１とラッチ回路１２とを含む。増幅回路１１は選択されたメモリセルに電流を供給してメモリセルに流れるセル電流を感知増幅する。ラッチ回路１２はプログラム検証動作時に、データバッファ１３０の出力信号に応じて増幅回路１１からメモリセルへの電流供給を制御する。感知増幅器１００の内部構成及び動作原理は後述する。
【００３３】
本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置は、プログラム検証動作時に、データバッファ１３０に貯蔵されたデータに応じて感知増幅器１００からメモリセルへの電流供給を制御する。すなわち、本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置はメモリセルにプログラムされたデータがプログラム検証を要する場合には、感知増幅器１００からメモリセルへ電流が供給される。しかしながら、メモリセルにプログラムされたデータがプログラム検証を要しない場合には感知増幅器１００から前記メモリセルへの電流供給が遮断される。
【００３４】
図３はプログラム検証動作を実行するＮＯＲフラッシュメモリ装置を示すブロック図である。図３は‘０１’プログラム検証動作を例示的に示す。‘０１’プログラム検証動作は選択されたメモリセル（例えば、ＭＣ４、ＭＣ６）に‘０１’データをプログラムした後に実行される。図３を参照すれば、第４及び第６メモリセルＭＣ４、ＭＣ６は‘０１’データをプログラムするためのセルであり、残りのメモリセルＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ７、ＭＣ８は消去状態、すなわち‘１１’状態を維持するためのセルである。‘０１’プログラム検証動作時に、第４及び第６増幅回路ＡＭＰ４、ＡＭＰ６はイネーブルされるが、残りの増幅回路ＡＭＰ１〜ＡＭＰ３、ＡＭＰ５、ＡＭＰ７、ＡＭＰ８はディセーブされる。
【００３５】
図３を参照すれば、ＮＯＲフラッシュメモリ装置は８個のメモリセルＭＣ１〜ＭＣ８、メモリセルに接続された感知増幅器１００、及び感知増幅器１００に接続されたデータバッファ１３０を含む。感知増幅器１００は増幅回路ＡＭＰ１〜ＡＭＰ８とラッチ回路ＬＡＴｃｈ１〜ＬＡＴｃｈ８とを含む。ここで、それぞれの増幅回路及びそれぞれのラッチ回路は同一の構成及び動作原理を持つ。以下、第１増幅回路ＡＭＰ１、１１０及び第１ラッチ回路ＬＡＴｃｈ１、１２０を主に説明する。
【００３６】
メモリセルＭＣ１はビットラインＢＬ１とソースラインＳＬ１との間に接続されており、ワードライン電圧ＶＷＬによって制御される。メモリセルＭＣ１は消去状態、すなわち‘１１’状態にある。‘０１’プログラム検証動作時に、メモリセルＭＣ１のワードラインには‘０１’検証電圧Ｖ０１が提供される。図１に示したように、‘０１’検証電圧Ｖ０１は‘１１’状態にあるメモリセルＭＣ１のスレッショルド電圧よりも高い。よって‘０１’検証動作時にメモリセルＭＣ１はターンオンされる。メモリセルＭＣ１がターンオンされると、ソースラインＳＬ１の電圧レベルが上昇する。これは‘０１’検証動作時に、第４及び第６メモリセルＭＣ４、ＭＣ６に接続されたソースラインの電圧を上昇させる。ソースラインの電圧が上昇すると、第４及び第６メモリセルＭＣ４、ＭＣ６に対するプログラム検証結果が意図されたプログラム状態とは異なる場合がある。すなわち、‘０１’状態に到逹する前にプログラムパスとして検証されうる。
【００３７】
続いて、図３を参照すれば、増幅回路１１０はビットラインＢＬ１を通じてメモリセルＭＣ１に電流を供給して、メモリセルＭＣ１の状態を感知する。増幅回路１１０はメモリセルＭＣ１の状態を感知して出力信号ＳＯ１をラッチ回路１２０に提供する。
【００３８】
プログラム検証動作時に、ラッチ回路１２０に増幅回路１１０の出力信号ＳＯ１及びデータバッファ１３０の出力信号ＤＬ１が入力され、増幅回路１１０にイネーブル信号ＥＮ１を提供する。ラッチ回路１２０はプログラム検証動作時に増幅回路１１０にイネーブル信号ＥＮ１を提供してメモリセルＭＣ１への電流供給を制御する。
【００３９】
プログラム動作時に、データバッファ１３０にメモリセルＭＣ１〜ＭＣ８にプログラムされるデータＤＩＮ１〜ＤＩＮ８が入力される。データバッファ１３１はメモリセルＭＣ１にプログラムされたデータを貯蔵している。データバッファ１３１はプログラム検証動作時にメモリセルＭＣ１に貯蔵されたデータがプログラム検証を要する場合に、ラッチ回路１２０に出力信号ＤＬ１を提供する。ラッチ回路１２０はデータバッファ１３１に提供される出力信号ＤＬ１に応答して増幅回路１１０にイネーブル信号ＥＮ１を提供する。
【００４０】
図３に示したＮＯＲフラッシュメモリ装置はプログラム検証動作時に、プログラム検証を要するメモリセルＭＣ４、ＭＣ６に接続された増幅回路ＡＭＰ４、ＡＭＰ６を選択的にイネーブルしてプログラム検証がエラーを起こすことを防止する。
【００４１】
図４は図３に示した増幅回路１１０を例示的に示す回路図であり、図５及び図６は図３に示したラッチ回路１２０を例示的に示す回路図である。増幅回路１１０及びラッチ回路１２０の動作は図７を参照して説明される。
【００４２】
図４を参照すれば、増幅回路１１０はメモリセルＭＣ１とラッチ回路１２０との間に接続されており、コントローラ１４０からビットラインプリチャージ信号ＢＬＰＲＥ及びビットラインディスチャージ信号ＢＬＤＩＳが入力される。増幅回路１１０はプリチャージ回路１１１、ディスチャージ回路１１２、及び増幅器１１３を含む。
【００４３】
プリチャージ回路１１１は電源端子に接続されており、ラッチ回路１２０から提供されたイネーブル信号ＥＮ１及びコントローラ１４０から提供されたビットラインプリチャージ信号ＢＬＰＲＥに応答して、電源電圧ＶｃｃをビットラインＢＬ１に提供する。図４を参照すれば、プリチャージ回路１１１はＰＭＯＳトランジスタＰ１１とＮＡＮＤゲートＧ１１で構成される。ＮＡＮＤゲートＧ１１はビットラインプリチャージ信号ＢＬＰＲＥ及びイネーブル信号ＥＮ１が入力され、プリチャージ信号ＰＲＥ１をＰＭＯＳトランジスタＰ１１のゲートに提供する。
【００４４】
ディスチャージ回路１１２はビットラインＢＬ１と接地との間に接続されている。ディスチャージ回路１１２はコントローラ１４０から提供されたビットラインディスチャージ信号ＢＬＤＩＳに応答して、第１ビットラインＢＬ１の電荷を接地に放電する。図４を参照すれば、ディスチャージ回路１１２はＮＭＯＳトランジスタＮ１１で構成される。
【００４５】
増幅器１１３はセル電流と基準電流とを比較してメモリセルＭＣ１の状態を感知する。図４で基準電圧Ｖｒｅｆは基準電圧発生器（図示しない）から提供される。増幅器１１３に基準電圧が入力されて、基準電流を発生する。
【００４６】
図５は図４に示したラッチ回路１２０を示す回路図である。図５を参照すれば、ラッチ回路１２０はラッチ１２３、リセット回路１２５、及びセット回路１２６を含む。
【００４７】
ラッチ１２３は第１ノードｎｏｄｅ１と第２ノードｎｏｄｅ２との間に接続された２つのインバータ１２１、１２２で構成される。イネーブル信号ＥＮ１は第２ノードｎｏｄｅ２から発生して、プリチャージ回路１１１（図４参照）に提供される。インバータ１２２はリセット回路１２５から提供されるリセット信号ＲＳＴ１とセット回路１２６から提供されるセット信号ＳＥＴ１によって制御される。インバータ１２２の構成及び動作は図６を参照して説明される。
【００４８】
リセット回路１２５は第１ノードｎｏｄｅ１と接地との間に接続されている。リセット回路１２５はコントローラ１４０（図４参照）から提供されたラッチ信号ＤＬＬＡＴ及びデータバッファ１３１（図３参照）の出力信号ＤＬ１に応答して第１ノードｎｏｄｅ１をリセットする。リセット回路１２５はＮＭＯＳトランジスタＮ４１とＡＮＤゲートＧ４１で構成される。ＡＮＤゲートＧ４１はラッチ信号ＤＬＬＡＴと出力信号ＤＬ１をＡＮＤ演算してリセット信号ＲＳＴ１を発生する。リセット信号ＲＳＴ１はＮＭＯＳトランジスタＮ４１のゲートに提供される。
【００４９】
セット回路１２６は電源端子と第１ノードｎｏｄｅ１との間に接続されている。セット回路１２６はコントローラ１４０から提供されたラッチ信号ＳＯＬＡＴ及び増幅回路１１０の出力信号ＳＯ１に応答して第１ノードｎｏｄｅ１に電源電圧Ｖｃｃを提供する。セット回路１２６はＮＡＮＤゲートＧ４２とＰＭＯＳトランジスタＰ４１で構成される。ＮＡＮＤゲートＧ４２はラッチ信号ＳＯＬＡＴと出力信号ＳＯ１をＮＡＮＤ演算してセット信号ＳＥＴ１を発生する。セット信号ＳＥＴ１はＰＭＯＳトランジスタＰ４１のゲートに提供される。
【００５０】
図６は図５に示したラッチのインバータ１２２を例示的に示す回路図である。図６を参照すれば、インバータ１２２は２つのＮＭＯＳトランジスタＮ５１、Ｎ５２と２つのＰＭＯＳトランジスタＰ５１、Ｐ５２で構成される。ＮＭＯＳトランジスタＮ５１はセット信号ＳＥＴ１によって制御され、ＰＭＯＳトランジスタＰ５１はリセット信号ＲＳＴ１によって制御される。
【００５１】
セット信号ＳＥＴ１がローレベルの場合に、ＮＭＯＳトランジスタＮ５１はターンオフされる。これは、図５でＰＭＯＳトランジスタＰ４１がターンオンされる場合において、第１ノードｎｏｄｅ１の電圧レベルが接地に放電することを防止するためである。リセット信号ＲＳＴ１がハイレベルの場合に、ＰＭＯＳトランジスタＰ５１はターンオフされる。これは、図５でＮＭＯＳトランジスタＮ４１がターンオンされる場合において、第１ノードｎｏｄｅ１の電圧レベルがハイレベルになることを防止するためである。
【００５２】
図７は図３に示したＮＯＲフラッシュメモリ装置の動作を説明するためのタイミング図である。図３乃至図７を参照して、ＮＯＲフラッシュメモリ装置の動作を以下に説明する。
【００５３】
まず、増幅回路ＡＭＰ１〜ＡＭＰ８にビットラインディスチャージ信号ＢＬＤＩＳが提供されると、ビットラインＢＬ１〜ＢＬ８は接地に放電される（図４参照）。ビットラインＢＬ１〜ＢＬ８がディスチャージされた状態で初期センシング動作を実行する。初期センシング動作を実行すると、増幅回路ＡＭＰ１〜ＡＭＰ８の出力信号ＳＯ１〜ＳＯ８はハイレベルに設定される。これは、ビットラインをディスチャージした状態でセンシング動作を実行すると、メモリセルはオンセルにセンシングされるためである。
【００５４】
増幅回路ＡＭＰ１〜ＡＭＰ８の出力信号ＳＯ１〜ＳＯ８がハイ状態で、ラッチ信号ＳＯＬＡＴが活性化されると、セット信号ＳＥＴ１はローレベルになる（図５参照）。これは、ＮＡＮＤゲートＧ４２の二つの入力ＳＯＬＡＴ、ＳＯがいずれもハイレベルだからである。セット信号ＳＥＴ１がローレベルになると、第１ノードｎｏｄｅ１はハイレベルになり、第２ノードｎｏｄｅ２はローレベルになる。この場合、イネーブル信号ＥＮ１〜ＥＮ８はローレベルになるため、増幅回路ＡＭＰ１〜ＡＭＰ８は全部ディセーブルされる。イネーブル信号ＥＮ１〜ＥＮ８がローレベルであれば、プリチャージ信号ＰＲＥ１〜ＰＲＥ８はハイレベルになるためである。
【００５５】
次に、データバッファに貯蔵されたデータによって出力信号ＤＬ１〜ＤＬ８が発生する。メモリセルにプログラムされたデータがプログラム検証を要する場合にはハイレベルの出力信号を発生する。すなわち、出力信号ＤＬ４、ＤＬ６はハイレベルになり、残りの出力信号ＤＬ１〜ＤＬ３、ＤＬ５、ＤＬ７、ＤＬ８はローレベルになる。
【００５６】
次に、ラッチ信号ＤＬＬＡＴがラッチ回路ＬＡＴｃｈ１〜ＬＡＴｃｈ８に入力される。この場合、イネーブル信号ＥＮ４、ＥＮ６が活性化される。イネーブル信号ＥＮ４、ＥＮ６が活性化されると、プリチャージ信号ＰＲＥ４、ＰＲＥ６はローレベルになる。そして、残りのプリチャージ信号ＰＲＥ１〜ＰＲＥ３、ＰＲＥ５、ＰＲＥ７、ＰＲＥ８はハイレベルである。したがって、第４及び第６メモリセルＭＣ４、ＭＣ６のみに対してプログラム検証動作が実行される。
【００５７】
図８は本発明の好適な第１実施形態に係るＮＯＲフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置のプログラム方法はプログラム動作を実行し（Ｓ１１０）、プログラム検証動作を行う。
【００５８】
まず、プログラム検証動作を行う前に、すべての感知増幅器をディセーブルする（Ｓ１２０）。ＮＯＲフラッシュメモリ装置はすべての感知増幅器をディセーブルするためビットラインをディスチャージした状態で初期センシング動作を実行する。
【００５９】
次に、データバッファに貯蔵されたプログラムデータに応じて感知増幅器を選択的にイネーブルする（Ｓ１３０）。データバッファは貯蔵されたプログラムデータがプログラム検証を要するデータの場合にハイレベルの出力信号ＤＬｉを発生する。ラッチ回路はデータバッファのハイレベルの出力信号に応答して増幅回路にイネーブル信号ＥＮｉを提供する。増幅回路はイネーブル信号に応答してプログラム検証動作を行う（Ｓ１４０）。
【００６０】
図９は本発明の好適な第２実施形態に係るＮＯＲフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置のプログラム方法はプログラム動作を実行し（Ｓ２１０）、プログラム検証動作を行う。
【００６１】
まず、プログラム検証動作を行う前に、すべての感知増幅器をイネーブルする（Ｓ２２０）。ＮＯＲフラッシュメモリ装置はすべての感知増幅器をイネーブルするためにビットラインをプリチャージした状態で初期センシング動作を実行する。
【００６２】
次に、データバッファに貯蔵されたプログラムデータに応じて感知増幅器を選択的にディセーブルする（Ｓ２３０）。データバッファは貯蔵されたプログラムデータがプログラム検証を要しないデータの場合に、ハイレベルの出力信号ＤＬｉを発生する。ラッチ回路はデータバッファのハイレベルの出力信号に応答して増幅回路にディセーブル信号ＤＩＳｉを提供する。増幅回路にディセーブル信号が入力されると、感知増幅器はプログラム検証動作を実行することができなくなる。
【００６３】
次に、ＮＯＲフラッシュメモリ装置はディセーブルされず、イネーブル状態にある感知増幅器を通じてプログラム検証動作を行う（Ｓ２４０）。
【００６４】
以上のように、本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置及びそのプログラム方法は選択的にイネーブルされた感知増幅器を通じてプログラム検証動作を実行する。本発明の好適な実施の形態によれば、プログラム検証を要する感知増幅器を選択的にイネーブルする。したがって、本発明の好適な実施の形態によれば、プログラム検証動作時にソースラインの電圧レベル増加によって発生するプログラム検証のエラーを防止することができる。
【００６５】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない範囲内で様々な変形が可能である。したがって、本発明の技術的範囲は上述した実施形態に限られず、特許請求の範囲の記載及びそれと均等なものなどにより定められなければならない。
【図面の簡単な説明】
【００６６】
【図１】スレッショルド電圧Ｖｔｈに係るメモリセルの分布を示す図である。
【図２】本発明の好適な実施の形態に係るＮＯＲフラッシュメモリ装置を示すブロック図である。
【図３】本発明のの好適な実施の形態に係るプログラム検証動作を実行するＮＯＲフラッシュメモリ装置を示すブロック図である。
【図４】図３の増幅回路を示す回路図である。
【図５】図３のラッチ回路を示す回路図である。
【図６】図５のラッチのインバータを例示的に示す回路図である。
【図７】図３のＮＯＲフラッシュメモリ装置の動作を説明するためのタイミング図である。
【図８】本発明のの好適な第１実施形態に係るＮＯＲフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図９】本発明のの好適な第２実施形態に係るＮＯＲフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【符号の説明】
【００６７】
１００  感知増幅器
１１０  増幅回路
１１１  ビットラインプリチャージ回路
１１２  ビットラインディスチャージ回路
１１３  増幅器
１２０  ラッチ回路
１２３  ラッチ
１２５  リセット回路
１２６  セット回路
１３０  データバッファ
１４０  コントローラ
【図１】
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【図２】
2007035243.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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