(57)【要約】【課題】階層化されたビット線を有する半導体記憶装置にて消費電力を削減する。【解決手段】複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線ＢＬＵ、ＢＬＸＵと、複数のローカルビット線が接続される読み出し用グローバルビット線ＲＧＢＬ及び書き込み用グローバルビット線ＷＧＢＬ、ＷＧＢＬＸとを各列毎に備え、メモリセルからのデータ読み出し時に、選択される列の読み出し用グローバルビット線だけを電源電圧ＶＤＤにプリチャージし、非選択の列の読み出し用グローバルビット線についてはプリチャージを行わないようにして、従来と比較してデータ読み出し時に駆動されるグローバルな配線を低減するとともに、非選択の列の読み出し用グローバルビット線については状態を維持させることで消費電力を削減できるようにする。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線と、
上記複数のローカルビット線が接続される読み出し用グローバルビット線と、
上記複数のローカルビット線が接続される書き込み用グローバルビット線と
を各列毎に備え、
入力アドレス信号に応じた上記メモリセルからのデータ読み出し時に、当該入力アドレス信号に応じて選択される列の上記読み出し用グローバルビット線を電源電圧にプリチャージし、非選択の列の上記読み出し用グローバルビット線についてはプリチャージを行わないことを特徴とする半導体記憶装置。
【請求項２】
データ読み出し動作期間以外では、上記読み出し用グローバルビット線の電位を基準電位にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記データ読み出し後に、上記読み出し用グローバルビット線のすべてを基準電位にディスチャージすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
データ読み出し動作期間以外では、上記読み出し用グローバルビット線をフローティング状態にすることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線と、
上記複数のローカルビット線が接続される読み出し用グローバルビット線と、
上記複数のローカルビット線が接続される書き込み用グローバルビット線と、
上記読み出し用グローバルビット線に接続され、かつ入力アドレス信号に応じて生成される列選択信号により制御されるプリチャージ回路と
を各列毎に備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ビット線が階層化して設けられた半導体記憶装置に関する。
【背景技術】
【０００２】
ＲＡＭ（Random Access Memory）の低消費電力化及び高速化を図るために、ビット線を階層化して設けるビット線階層方式がある。ビット線階層方式においては、メモリセルが接続されるビット線を複数に分割し、分割されたビット線（ローカルビット線）の各々がグローバルビット線に接続される。すなわち、グローバルビット線は、メモリセルに直接接続されておらず、ローカルビット線を介してメモリセルに接続されているため、階層化しない場合と比較して負荷容量が小さい。ビット線階層方式を適用することで、低消費電力で高速にデータの読み出し及び書き込みを行うことが可能になる。
【０００３】
一般的に、このビット線階層方式を適用したメモリにおいては、入力アドレスに応じてローカルビット線をグローバルビット線に接続することで、さらに消費電力を削減する方法が提案されている（例えば、特許文献１参照。）。特許文献１に記載のメモリでは、入力アドレスに応じた行方向の選択によって選択されたメモリセルに接続されているローカルビット線のうち、列方向の選択によって選択された列に対応するローカルビット線を対応するグローバルビット線に接続し、それ以外の列のローカルビット線についてはグローバルビット線に接続しない。これにより、入力アドレスに応じて選択される列とは異なる非選択の列に対応するグローバルビット線に係る充放電電流を削減し、消費電力の更なる削減を図っている。
【０００４】
また、特許文献２には、メモリセルにアクセスするためのビット線に対するプリチャージ動作を行うか禁止するかを制御可能にすることにより低消費電力化を図る半導体メモリが記載されている。また、特許文献３には、いわゆるバーストモードにおいて次に選択され得るビット線を先行してプリチャージすることにより高速化を図る半導体記憶装置が記載されている。
【０００５】
【特許文献１】特開２００３−１５１２８０号公報
【特許文献２】特開２００１−１４３４７２号公報
【特許文献３】特開平１１−１４９７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、上述した特許文献１に記載のメモリでは、入力アドレスに応じてローカルビット線をグローバルビット線に接続するか否かの制御は、列方向選択信号（カラム選択信号）に基づいて行われる。そのため、特許文献１の図１や図２に示されるように、各カラム毎に、グローバルビット線対（グローバルビット線及びそれと相補のグローバルビット線）ＧＢＬ、ＧＢＬＸ、及びカラム選択信号線ＣＯＬの３つの信号線をグローバルな配線として有している。
【０００７】
通常はカラム選択信号が“Ｌ”であって、グローバルビット線は電源電圧（ＶＤＤ）にプリチャージされている。そして、データ読み出し時には選択されるカラムに対応するカラム選択信号だけが“Ｈ”となり、選択されたグローバルビット線のプリチャージ状態が解除される。
【０００８】
このように従来は消費電力を削減するために、データ読み出し時には、カラム選択信号によってグローバルビット線を選択して非選択のグローバルビット線については充放電が行われない（電位変動が生じない）ようにしている。しかし、データ読み出し時には、２本のグローバルな配線（データに応じた平均の動作率を考えても１．５本）を駆動する必要があった。
【０００９】
本発明は、階層化されたビット線を有する半導体記憶装置にて消費電力を削減することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線と、複数のローカルビット線が接続される読み出し用グローバルビット線及び書き込み用グローバルビット線とを各列毎に備え、メモリセルからのデータ読み出し時に、入力アドレス信号に応じて選択される列の読み出し用グローバルビット線を電源電圧にプリチャージし、非選択の列の読み出し用グローバルビット線についてはプリチャージを行わないことを特徴とする。
本発明によれば、メモリセルからのデータ読み出し時には、１本のグローバルな配線（読み出し用グローバルビット線）だけが駆動されるので消費電力を削減することができる。
【発明の効果】
【００１１】
本発明によれば、階層化されたビット線を有する半導体記憶装置にて、データ読み出し時に駆動するグローバルな配線の数を低減でき、消費電力を削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の全体構成の一例を示す図である。なお、以下の説明では、半導体記憶装置としてＳＲＡＭ（static random access memory）を一例に示し、グローバルビット線（ローカルビット線）が延びる方向を「列」とする。また、本発明の実施形態における半導体記憶装置は、ビット線の電位振幅が基準電位ＶＳＳから電源電圧ＶＤＤまでである、いわゆるフル振幅タイプの半導体記憶装置である。
【００１４】
また、以下の説明において、ｉ及びｊはそれぞれ添え字である。添え字ｉは、ｍを任意の自然数として１〜ｍであり、添え字ｊは、ｎを任意の自然数として１〜ｎである。
【００１５】
図１において、１０Ａ−ｊ及び１０Ｂ−ｊは複数のメモリセルを有するメモリセルアレイであり、当該複数のメモリセルは例えばマトリクス状に配置されている。図１に示す例では、各メモリセルアレイ１０Ａ−ｊ及び１０Ｂ−ｊは、複数のメモリセルを有するメモリセル列が行方向にｍ列配置され構成されている。１１−ｊは、メモリセル１０Ａ−ｊ、１０Ｂ−ｊ内のメモリセルに対してデータの書き込み及び読み出しを行うデータ読み書き回路である。
【００１６】
メモリセルアレイ１０Ａ−ｊ及び１０Ｂ−ｊにおける第ｉ列のメモリセル列は、ローカルビット線ＢＬｉｊ及びその相補のローカルビット線ＢＬＸｉｊに接続されている。また、複数のローカルビット線ＢＬｉ１〜ＢＬｉｎは、読み出し用グローバルビット線ＲＧＢＬｉに接続されている。複数のローカルビット線ＢＬｉ１〜ＢＬｉｎは、書き込み用グローバルビット線ＷＧＢＬｉに接続されており、複数のローカルビット線ＢＬＸｉ１〜ＢＬＸｉｎは、書き込み用グローバルビット線ＷＧＢＬＸｉに接続されている。書き込み用グローバルビット線ＷＧＢＬｉと書き込み用グローバルビット線ＷＧＢＬＸｉとは相補の関係を有する。
【００１７】
すなわち、図１に示す半導体記憶装置は、ビット線が階層化されて設けられた半導体記憶装置であり、複数のメモリセルからなるメモリセル列がローカルビット線に接続され、複数のローカルビット線がグローバルな配線であるグローバルビット線に接続された階層構造を有する。また、図１に示すように、読み出し用グローバルビット線ＲＧＢＬｉ、及び書き込み用グローバルビット線ＷＧＢＬｉ、ＷＧＢＬＸｉは、各列（カラム）毎にそれぞれ設けられている。
【００１８】
１２は入出力回路（入力回路及び出力回路）で構成されたＩ／Ｏ回路であり、読み出し用グローバルビット線ＲＧＢＬｉ、書き込み用グローバルビット線ＷＧＢＬｉ、ＷＧＢＬＸｉが接続されている。Ｉ／Ｏ回路１２は、読み出し用グローバルビット線ＲＧＢＬｉを介してメモリセルから読み出されたデータを外部に出力する。また、Ｉ／Ｏ回路１２は、外部から入力されたデータを書き込み用グローバルビット線ＷＧＢＬｉ、ＷＧＢＬＸｉを介してメモリセルに対して供給する。
【００１９】
１３はメインデコーダであり、入力されるアドレス信号やリード／ライト信号等をデコードし、そのデコード結果に応じてメモリセルアレイ１０Ａ−ｊ、１０Ｂ−ｊ及びデータ読み書き回路１１−ｊに制御信号を出力する。１４はパルスジェネレータであり、タイミング制御信号を生成してＩ／Ｏ回路１２やメインデコーダ１３の動作タイミングを制御する。
【００２０】
図２は、第１の実施形態による半導体記憶装置において、メモリセル列に供給される制御信号等を説明するための図である。
【００２１】
図２において、２１−１〜２１−ｋはカラム部であり、それぞれのカラム部２１−１〜２１−ｋは、図１に示した１組の読み出し用グローバルビット線ＲＧＢＬｉ、及び書き込み用グローバルビット線ＷＧＢＬｉ、ＷＧＢＬＸｉと、それに接続される複数のローカルビット線ＢＬｉ１〜ＢＬｉｎ、ＢＬＸｉ１〜ＢＬＸｉｎと、それらに接続されるメモリセル列とを有する。なお、図２においては、図１に示したメインデコーダ１３及びパルスジェネレータ１４をまとめて制御回路２２として示している。
【００２２】
イコライズ信号ＥＱは、ローカルビット線ＢＬｉｊ、ＢＬＸｉｊを等電位にするための信号である。具体的には、イコライズ信号ＥＱに応じて、ローカルビット線ＢＬｉｊ、ＢＬＸｉｊの電位は電源電圧ＶＤＤ（ハイレベル）にされる。
【００２３】
ワード線ＷＬは、入力されるアドレス信号に応じてデータの読み出し又は書き込みを行うメモリセルを選択するためのものである。なお、ワード線ＷＬは、１つのみ図示しているが、同一列にあるメモリセル数分設けられていることは言うまでもない。ライトイネーブル信号ＷＥＵ及びＷＥＳは、メモリセルへのデータ書き込み動作時に活性化される信号であり、ライトイネーブル信号ＷＥＵがメモリセルアレイ１０Ａ−ｊ内のメモリセルに対応しており、ライトイネーブル信号ＷＥＳがメモリセルアレイ１０Ｂ−ｊ内のメモリセルに対応している。
【００２４】
ディスチャージ信号ＤＩＳは、メモリセルからのデータ読み出し後に読み出し用グローバルビット線ＲＧＢＬｉをディスチャージする（放電させる）ための信号である。本実施形態では、ディスチャージ信号ＤＩＳがアクティブとなることにより、読み出し用グローバルビット線ＲＧＢＬｉが基準電位ＶＳＳ（ロウレベル）にディスチャージされる。
【００２５】
カラム選択信号ＣＯＬ（１）〜ＣＯＬ（ｋ）は、入力されるアドレス信号に応じてカラム部（列）を選択する信号である。本実施形態では、カラム選択信号ＣＯＬによって選択されたカラム部のみ読み出し用グローバルビット線ＲＧＢＬｉが電源電圧ＶＤＤにプリチャージされる。
【００２６】
ここで、イコライズ信号ＥＱ、ワード線ＷＬ、ライトイネーブル信号ＷＥＵ、ＷＥＳ、ディスチャージ信号ＤＩＳは、カラム部２１−１〜２１−ｋに共通に供給（接続）されている。また、カラム選択信号ＣＯＬ（１）〜ＣＯＬ（ｋ）は、カラム部２１−１〜２１−ｋ毎に独立しており、対応するカラム部２１−１〜２１−ｋにそれぞれ供給されている。
【００２７】
図３は、カラム部２１の構成例を示す図である。
図３において、ＭＣＵ１はメモリセルであり、ＮチャネルＭＯＳトランジスタＴ６、Ｔ６Ｘ、Ｔ８、Ｔ８Ｘ、及びＰチャネルＭＯＳトランジスタＴ７、Ｔ７Ｘを有する。
【００２８】
トランジスタＴ７、Ｔ７Ｘのソースは電源電圧ＶＤＤにそれぞれ接続され、トランジスタＴ８、Ｔ８Ｘのソースは基準電位ＶＳＳにそれぞれ接続されている。トランジスタＴ７のドレイン及びトランジスタＴ８のドレインが接続され、トランジスタＴ７Ｘのドレイン及びトランジスタＴ８Ｘのドレインが接続されている。トランジスタＴ７、Ｔ８のゲートは、トランジスタＴ７Ｘ、Ｔ８Ｘのドレインの相互接続点に接続され、トランジスタＴ７Ｘ、Ｔ８Ｘのゲートは、トランジスタＴ７、Ｔ８のドレインの相互接続点に接続されている。すなわち、トランジスタＴ７、Ｔ８、及びトランジスタＴ７Ｘ、Ｔ８Ｘによりそれぞれインバータが構成され、それぞれのインバータの入力端子と出力端子とがクロスカップリング（交差結合）されている。
【００２９】
また、トランジスタＴ６、Ｔ６Ｘのソースは、トランジスタＴ７、Ｔ８のドレインの相互接続点、及びトランジスタＴ７Ｘ、Ｔ８Ｘのドレインの相互接続点にそれぞれ接続されている。トランジスタＴ６、Ｔ６Ｘのゲートは、ワード線ＷＬＵ１にそれぞれ接続され、トランジスタＴ６、Ｔ６Ｘのドレインは、ローカルビット線ＢＬＵ、ＢＬＸＵにそれぞれ接続されている。なお、ローカルビット線ＢＬＸＵは、ローカルビット線ＢＬＵの相補のローカルビット線である。
【００３０】
また、メモリセルＭＣＵ２、ＭＣＵ３、…も、接続されるワード線ＷＬＵ２、ＷＬＵ３、…が異なるだけで、メモリセルＭＣＵ１と同様に構成される。ここで、メモリセルＭＣ１、ＭＣＵ２、ＭＣＵ３、…は、メモリセルアレイ１０Ａ内のメモリセルである。
【００３１】
ローカルビット線ＢＬＵ、ＢＬＸＵは、ゲートにイコライズ信号ＥＱが供給されるＰチャネルＭＯＳトランジスタＴ５、Ｔ５Ｘを介して電源電圧ＶＤＤに接続されている。また、ローカルビット線ＢＬＵ、ＢＬＸＵは、ゲートにライトイネーブル信号ＷＥＵが供給されるＮチャネルＭＯＳトランジスタＴ４Ｕ、Ｔ４ＸＵを介して書き込み用グローバルビット線ＷＧＢＬ、ＷＧＢＬＸにそれぞれ接続されている。
【００３２】
メモリセルアレイ１０Ｂ内のメモリセルＭＣＳ１、ＭＣＳ２、…等についても同様に構成されるので説明は省略する。
【００３３】
ＮＡＮＤ回路（否定論理積演算回路）３１は、入力端がローカルビット線ＢＬＵ、ＢＬＳに接続され、出力端がＮチャネルＭＯＳトランジスタＴ３のゲートに接続されている。このトランジスタＴ３を介して読み出し用グローバルビット線ＲＧＢＬが基準電位ＶＳＳに接続されている。
【００３４】
また、読み出し用グローバルビット線ＲＧＢＬは、ゲートにカラム選択信号ＣＯＬが供給されるＰチャネルＭＯＳトランジスタＴ１を介して電源電圧ＶＤＤに接続されるとともに、ゲートにディスチャージ信号ＤＩＳが供給されるＮチャネルＭＯＳトランジスタＴ２を介して基準電位ＶＳＳに接続されている。トランジスタＴ１によりプリチャージ回路が構成され、トランジスタＴ２によりディスチャージ回路が構成される。
【００３５】
図４は、Ｉ／Ｏ回路１２の構成例を示す図である。
図４においては、Ｉ／Ｏ回路１２における出力に係る回路構成のみを図示しており、８カラム構成の場合（８つのグローバルビット線ＧＢＬの中から１つのグローバルビット線ＲＧＢＬが選択する場合）を一例として示している。
【００３６】
図４（Ａ）には、論理回路を用いて構成したＩ／Ｏ回路１２の一例を示している。
第１及び第２の読み出し用グローバルビット線ＲＧＢＬ［１］、ＲＧＢＬ［２］が、ＮＯＲ回路（否定論理和演算回路）４１の入力端に接続され、第３及び第４の読み出し用グローバルビット線ＲＧＢＬ［３］、ＲＧＢＬ［４］が、ＮＯＲ回路４２の入力端に接続されている。同様に、第５及び第６の読み出し用グローバルビット線ＲＧＢＬ［５］、ＲＧＢＬ［６］が、ＮＯＲ回路４３の入力端に接続され、第７及び第８の読み出し用グローバルビット線ＲＧＢＬ［７］、ＲＧＢＬ［８］が、ＮＯＲ回路４４の入力端に接続されている。
【００３７】
ＮＯＲ回路４１、４２の出力端が、ＮＡＮＤ回路４５の入力端に接続され、ＮＯＲ回路４３、４４の出力端が、ＮＡＮＤ回路４６の入力端に接続されている。ＮＡＮＤ回路４５、４６の出力端が、ＮＯＲ回路４７の入力端に接続され、ＮＯＲ回路４７の出力が出力バッファ４８に供給される。
【００３８】
ここで、後述するようにメモリセルからのデータ読み出し時においては、非選択の列の読み出し用グローバルビット線はすべてロウレベルである。したがって、入力アドレス信号に応じてメモリセルから読み出されたデータにより、選択された読み出し用グローバルビット線がハイレベルとなった場合には、出力バッファ４８にはハイレベルの信号が出力される。一方、メモリセルから読み出されたデータにより、選択された読み出し用グローバルビット線がロウレベルとなった場合には、出力バッファ４８にはロウレベルの信号が出力される。
【００３９】
図４（Ｂ）には、スイッチ（トランジスタにより構成されたトランスファゲート）を用いて構成したＩ／Ｏ回路１２の一例を示している。
第１〜第８の読み出し用グローバルビット線ＲＧＢＬ［１］〜ＲＧＢＬ［８］が、対応するスイッチ４９−１〜４９−８を介して出力バッファ５０に接続されている。スイッチ４９−１〜４９−８は、対応するカラム選択信号ＣＯＬ、もしくはカラム選択信号ＣＯＬと等価な信号により開閉制御される。
【００４０】
図４（Ａ）に示したＩ／Ｏ回路１２は、カラム選択信号ＣＯＬによるスイッチング制御が不要であるため、図４（Ｂ）に示したＩ／Ｏ回路１２よりも動作を高速化できる。一方、図４（Ｂ）に示したＩ／Ｏ回路１２は、カラム選択信号ＣＯＬによるスイッチング制御を行うために動作速度が図４（Ａ）に示したＩ／Ｏ回路１２よりも低下するが、消費電力を低減することができる。
【００４１】
次に、本実施形態による半導体記憶装置の動作について説明する。
なお、メモリセルへのデータの書き込み動作は、ライトイネーブル信号ＷＥＵ（ＷＥＳ）を活性化することにより、外部から入力されたデータを書き込み用グローバルビット線ＷＧＢＬ、及びローカルビット線ＢＬＵ（ＢＬＳ）、ＢＬＸＵ（ＢＬＸＳ）を介してメモリセルに供給すれば良いので、その詳細な説明は省略する。
【００４２】
メモリセルからのデータの読み出し動作について、図５を参照し説明する。
なお、以下の説明では電源電圧ＶＤＤをハイレベルとし、基準電位ＶＳＳをロウレベルとする。
【００４３】
まず、イコライズ信号ＥＱがロウレベルとなり、その後、入力されたアドレス信号に基づいて選択される列に対応するカラム選択信号ＣＯＬがロウレベルになる。これにより、選択される列のトランジスタＴ１がオン状態となり、それに接続されている読み出し用グローバルビット線ＲＧＢＬがハイレベルにプリチャージされる。一方、非選択の列に対応するカラム選択信号ＣＯＬはハイレベルを維持するため、非選択の列の読み出し用グローバルビット線ＲＧＢＬはロウレベルを維持される。
【００４４】
続いて、入力されたアドレス信号に基づいてワード線ＷＬがハイレベルとなることにより、メモリセル内のトランジスタＴ６、Ｔ６Ｘがオン状態になる。これにより、メモリセルに記憶されているデータに応じてローカルビット線ＢＬの電位が変化し、例えばメモリセルに記憶されているデータが“０”（ロウレベル）である場合には、図５に示すようにローカルビット線ＢＬの電位がロウレベルに変化する。
【００４５】
図５に示すようにして、ローカルビット線ＢＬの電位が低下し所定の電位を超えると、ＮＡＮＤ回路３１の出力がハイレベルに変化する。これにより、トランジスタＴ３がオンし、選択された列の読み出し用グローバルビット線ＲＧＢＬが、図５中に破線で示すようにロウレベルに変化する。
【００４６】
なお、メモリセルに記憶されているデータが“１”（ハイレベル）である場合には、ローカルビット線ＢＬの電位はハイレベルのままであり、選択された列の読み出し用グローバルビット線ＲＧＢＬも、ハイレベルを維持する。
【００４７】
そして、メモリセルからのデータ読み出しが終了すると、ディスチャージ信号ＤＩＳがパルス状にハイレベルになる。これにより、トランジスタＴ２がオン状態となり、選択された列、非選択の列にかかわらず、すべての読み出し用グローバルビット線ＲＧＢＬがディスチャージされロウレベルとなる。
上述のようにして、メモリセルからのデータの読み出し動作が行われる。
【００４８】
以上、第１の実施形態によれば、ビット線が階層化された半導体記憶装置において、従来のようなグローバルなカラム選択信号線を設けないとともに、メモリセルからのデータ読み出し時に、選択される列の読み出し用グローバルビット線ＲＧＢＬだけを電源電圧ＶＤＤにプリチャージし、非選択の列の読み出し用グローバルビット線ＲＧＢＬについてはプリチャージを行わずに基準電位ＶＳＳを維持させることで、消費電力を削減することができる。
【００４９】
また、上述した特許文献１に記載されたものと比較して、カラム選択信号によるローカルビット線をグローバルビット線に接続するか否かの制御が行われないとともに、その制御を行うための回路も不要であるので、読み出し動作を高速化できるとともに回路面積を低減することができる。
【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による半導体記憶装置では、メモリセルからデータを読み出した後、読み出し用グローバルビット線ＲＧＢＬをすべて基準電位ＶＳＳにディスチャージする。それに対して、以下に説明する第２の実施形態による半導体記憶装置では、メモリセルからデータを読み出した後、読み出し用グローバルビット線ＲＧＢＬに対する制御は何ら行わずにフローティング状態とする。
【００５１】
なお、第２の実施形態による半導体記憶装置は、カラム部の構成及びディスチャージ信号ＤＩＳを用いないことが第１の実施形態と異なるのみで、その他の構成、動作等については第１の実施形態と同様である。
【００５２】
図６は、第２の実施形態による半導体記憶装置のカラム部２１の構成例を示す図である。この図６において、図３に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００５３】
図６に示すように第２の実施形態におけるカラム部２１は、図３に示した第１の実施形態におけるカラム部２１と、トランジスタＴ２を設けていない点のみが異なる。これにより、メモリセルからのデータ読み出し後においては、イコライズ信号ＥＱがロウレベルとなってローカルビット線ＢＬＵ、ＢＬＳがともにハイレベルとなる。したがって、トランジスタＴ３がオフ状態となり、読み出し用グローバルビット線ＲＧＢＬはフローティング状態となる。
【００５４】
なお、メモリセルからのデータ読み出し後に読み出し用グローバルビット線ＲＧＢＬをフローティング状態にする場合には、データ読み出し後の読み出し用グローバルビット線ＲＧＢＬの電位は不定となる。そのため、図４（Ｂ）に示したＩ／Ｏ回路１２は適用できるが、図４（Ａ）に示したＩ／Ｏ回路１２は用いることができない。
【００５５】
以上、第２の実施形態によれば、データ読み出し後に読み出し用グローバルビット線ＲＧＢＬの充放電を行わないので、上述した第１の実施形態よりもさらに消費電力を削減することができる。
【００５６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００５７】
（付記１）複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線と、
上記複数のローカルビット線が接続される読み出し用グローバルビット線と、
上記複数のローカルビット線が接続される書き込み用グローバルビット線と
を各列毎に備え、
入力アドレス信号に応じた上記メモリセルからのデータ読み出し時に、当該入力アドレス信号に応じて選択される列の上記読み出し用グローバルビット線を電源電圧にプリチャージし、非選択の列の上記読み出し用グローバルビット線についてはプリチャージを行わないことを特徴とする半導体記憶装置。
（付記２）上記データ読み出し時に、上記非選択の列の読み出し用グローバルビット線は以前の状態を維持することを特徴とする付記１記載の半導体記憶装置。
（付記３）データ読み出し動作期間以外では、上記読み出し用グローバルビット線の電位を基準電位にすることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）上記データ読み出し後に、上記読み出し用グローバルビット線のすべてを基準電位にディスチャージすることを特徴とする付記３記載の半導体記憶装置。
（付記５）データ読み出し動作期間以外では、上記読み出し用グローバルビット線をフローティング状態にすることを特徴とする付記１又は２記載の半導体記憶装置。
（付記６）複数のメモリセルを有するメモリセル列がそれぞれ接続される複数のローカルビット線と、
上記複数のローカルビット線が接続される読み出し用グローバルビット線と、
上記複数のローカルビット線が接続される書き込み用グローバルビット線と、
上記読み出し用グローバルビット線に接続され、かつ入力アドレス信号に応じて生成される列選択信号により制御されるプリチャージ回路と
を各列毎に備えることを特徴とする半導体記憶装置。
（付記７）上記プリチャージ回路は、一端が電源電圧に接続されるとともに他端が上記読み出し用グローバルビット線に接続されたスイッチであることを特徴とする付記６記載の半導体記憶装置。
（付記８）上記読み出し用グローバルビット線に接続され、かつデータ読み出し後に出力されるディスチャージ信号により制御されるディスチャージ回路を備えることを特徴とする付記６又は７記載の半導体記憶装置。
（付記９）上記ディスチャージ回路は、一端が基準電位に対して接続されるとともに他端が上記読み出し用グローバルビット線に接続されたスイッチであることを特徴とする付記８記載の半導体記憶装置。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態による半導体記憶装置の全体構成の一例を示す図である。
【図２】第１の実施形態による半導体記憶装置の制御信号を説明するための図である。
【図３】第１の実施形態におけるカラム部の構成例を示す図である。
【図４】Ｉ／Ｏ回路の構成例を示す図である。
【図５】第１の実施形態による半導体記憶装置のデータ読み出し動作を説明するための図である。
【図６】第２の実施形態におけるカラム部の構成例を示す図である。
【符号の説明】
【００５９】
１０Ａ、１０Ｂ  メモリセルアレイ
１１  データ読み書き回路
１２  Ｉ／Ｏ回路
１３  メインデコーダ
１４  パルスジェネレータ
Ｔ１  トランジスタ（プリチャージ回路）
Ｔ２  トランジスタ（ディスチャージ回路）
ＭＣＵ、ＭＣＳ  メモリセル
ＢＬ、ＢＬＸ  ローカルビット線
ＲＧＢＬ  読み出し用グローバルビット線
ＷＧＢＬ、ＷＧＢＬＸ  書き込み用グローバルビット線
【図１】
2007273007.tif 000003
【図２】
2007273007.tif 000004
【図３】
2007273007.tif 000005
【図４】
2007273007.tif 000006
【図５】
2007273007.tif 000007
【図６】
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