(57)【要約】【課題】ゲートセルサイズの増加を抑えながら遅延時間を変えることなく、信号の遅延時間のばらつきを大幅に低減する。【解決手段】出力回路などに設けられるゲートセルの１つであるフリップフロップ２において、信号遅延時間のばらつきに最も起因する該フリップフロップ２の入出力部となるインバータ６，９，１２を構成するＭＯＳトランジスタのゲート長とゲート幅のサイズのみを、標準ゲートセルのトランジスタよりも大きくすることにより、ディレイ特性を変えることなく遅延時間のばらつきを大幅に低減する。【選択図】  図２
2007273872.tif 000002
【特許請求の範囲】
【請求項１】
ゲートセルにおける入力部のドライバを構成するトランジスタ、および出力部のドライバを構成するドライバ用トランジスタの駆動能力を、前記ゲートセルにおけるドライバ用トランジスタとならないトランジスタよりも大きくすることを特徴とする半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法において、
前記ドライバ用トランジスタは、
前記ドライバ用トランジスタのゲート長とゲート幅とをそれぞれ大きくすることにより、遅延時間のばらつきを低減することを特徴とする半導体集積回路装置の設計方法。
【請求項３】
請求項２記載の半導体集積回路装置の設計方法において、
前記ドライバ用トランジスタは、
ドライバ用トランジスタとならないトランジスタのゲート長とゲート幅との比と略同じとして、ゲート長、およびゲート幅をそれぞれ大きく設計することを特徴とする半導体集積回路装置の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の設計方法において、
前記ドライバ用トランジスタは、
ファンアウトが多い、または信号のドライブ距離の長く負荷容量が大きい素子であることを特徴とする半導体集積回路装置の設計方法。
【請求項５】
請求項１または４記載の半導体集積回路装置の設計方法において、
前記ドライバ用トランジスタは、
前記ドライバ用トランジスタのゲート長とゲート幅とをそれぞれ大きくした複数のゲートを並列接続した構成からなることを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計技術に関し、特に、ゲートセルにおける遅延時間ばらつきの低減に有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置における論理回路の大規模化が進むにしたがって、機能モジュール間における信号の遅延時間のばらつきなどを低減する技術が重要となっている。
【０００３】
たとえば、出力回路を構成するフリップフロップ／ラッチや論理積回路どのゲートセルでは、該出力回路におけるドライブ部を構成するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート幅を大きくすることによって遅延時間のばらつきを低減している。
【０００４】
また、この種の半導体集積回路装置における標準ゲートセルの電気的特性のばらつきを低減する技術として、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタを常にオフ状態とすることにより基本セルの特性のばらつきを抑制するもの（特許文献１参照）や複数の基本セルのうち少なくとも１つの基本セル内のトランジスタが他の基本セル内のトランジスタと異なるゲート長とするもの（特許文献２，３参照）などがある。
【特許文献１】特開２００６−５１０３号公報
【特許文献２】特開平１１−２２００２８号公報
【特許文献３】特開平１０−１３５４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のようなゲートセルにおける信号の遅延時間ばらつきの低減技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
すなわち、ＭＯＳトランジスタのゲート幅を大きくする場合、ゲートセルサイズが大きくなってしまい、たとえば、フリップフロップなどの多数の論理回路で構成されているゲートセルでは、ゲートサイズの増加がより顕著となってしまい、半導体チップにおけるレイアウト面積が大きくなってしまうという問題がある。
【０００７】
また、ゲートセルなどでは、駆動能力（負荷容量）に応じてそのセルサイズも決まっており、小さいセルサイズの場合には、ＭＯＳトランジスタのゲート幅を大きくするのにも限界が生じてしまい、充分な遅延時間ばらつきの低減を行うことができない恐れがある。
【０００８】
それにより、半導体集積回路の歩留まり低下や信頼性の低下などが発生してしまう恐れがある。
【０００９】
本発明の目的は、ゲートセルにおけるセルサイズの増加を抑えながら遅延時間を変えることなく、信号の遅延時間のばらつきを大幅に低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体集積回路装置の設計方法は、ゲートセルにおける入力部のドライバを構成するトランジスタ、および出力部のドライバを構成するドライバ用トランジスタのゲート長とゲート幅とを、該ゲートセルにおけるドライバ用トランジスタとならないトランジスタよりも大きくするものである。
【００１３】
また、本願のその他の発明の概要を簡単に示す。
【００１４】
本発明による半導体集積回路装置の設計方法は、前記ドライバ用トランジスタのゲート長とゲート幅とをそれぞれ大きくすることにより、遅延時間のばらつきを低減するものである。
【００１５】
また、本発明による半導体集積回路装置の設計方法は、前記ドライバ用トランジスタとならないトランジスタのゲート長とゲート幅との比と略同じとして、ドライバ用トランジスタのゲート長、およびゲート幅をそれぞれ大きく設計するものである。
【００１６】
さらに、本発明による半導体集積回路装置の設計方法は、前記ドライバ用トランジスタが、ファンアウトが多い、または信号のドライブ距離の長く負荷容量が大きい素子よりなるものである。
【００１７】
また、本発明による半導体集積回路装置の設計方法は、前記ドライバ用トランジスタのゲートが、ゲート長とゲート幅とをそれぞれ大きくした複数のゲートを並列接続した構成となるように設計するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
（１）ゲートセルの遅延時間を変えることなく、遅延時間のばらつきを大幅に低減することができる。
【００２０】
（２）また、ゲートセルサイズの増加を微少にすることができる。
【００２１】
（３）上記（１）、（２）により、半導体集積回路装置の大型化を防止しながら、信頼性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の一実施の形態による半導体集積回路装置に設けられた出力回路の構成例を示す説明図、図２は、図１の出力回路に設けられたフリップフロップにおける論理構成を示した回路図、図３は、図１の出力回路に設けられた論理積回路における論理構成を示した回路図、図４は、ＭＯＳトランジスタにおけるばらつき依存性を示した説明図、図５は、図３の論理積回路の出力部となるインバータにおける信号遅延時間ばらつきの低減技術を示した説明図、図６は、標準のゲートセルにおけるインバータを構成するトランジスタの一例を示すレイアウト図、図７は、図３の論理積回路のインバータを構成するトランジスタの一例を示すレイアウト図、図８は、図３の論理積回路のインバータを構成するトランジスタの他の例を示すレイアウト図、図９は、図２のフリップフロップ２に設けられたインバータにおけるトランジスタの一例を示すレイアウト図、図１０は、図９のトランジスタのＡ−Ａ’断面図、図１１は、図９のトランジスタＴｐのＢ−Ｂ’断面図、図１２は、本発明の一実施の形態によるゲートセルにおける設計例を示すフローチャートである。
【００２４】
本実施の形態において、出力回路１は、半導体集積回路装置に設けられた機能ブロックなどに設けられ、複数のゲートセルで構成される回路セルである。出力回路１は、図１に示すように、フリップフロップ２，３、インバータ４、および論理積回路５などのゲートセルから構成されている。
【００２５】
フリップフロップ２，３のクロック端子ｃｌｋにはクロック信号が入力されるように接続されており、フリップフロップ２のデータ出力端子ｑには、インバータ４の入力部が接続されている。また、インバータ４の出力部には、論理積回路５の一方の入力部が接続されている。
【００２６】
また、フリップフロップ２のデータ入力端子ｄの前段、論理積回路５の出力部とフリップフロップ３のデータ入力端子ｄとの間、およびフリップフロップ３のデータ出力端子ｑの後段には、様々な論理セル（ゲートセル）が接続されている構成となっている。
【００２７】
図２は、出力回路１に設けられたフリップフロップ２における論理構成を示した回路図である。
【００２８】
フリップフロップ２は、インバータ６〜１３、およびスイッチ回路１４，１５から構成されている。インバータ６の出力部には、スイッチ回路１４の入力部が接続されている。このインバータ６の入力部は、フリップフロップ２のデータ入力端子ｄとなる。スイッチ回路１４の出力部には、インバータ７の入力部、およびインバータ１０の出力部がそれぞれ接続されている。
【００２９】
インバータ７の出力部、およびインバータ１０の入力部には、スイッチ回路１５の入力部が接続されており、該スイッチ回路１５の出力部には、インバータ８の入力部、ならびにインバータ１１の出力部がそれぞれ接続されている。
【００３０】
スイッチ回路１４，１５は、ＰチャネルＭＯＳとＮチャネルＭＯＳからなるトランジスタが並列接続された構成からなる。
【００３１】
インバータ８の出力部、ならびにインバータ１１の入力部には、インバータ９の入力部が接続されており、このインバータ９の出力部が、フリップフロップ２のデータ出力端子ｑとなる。インバータ１２の入力部には、クロック信号ＣＬＫが入力されるように接続されており、該インバータ１２の入力部がクロック端子ｃｌｋとなる。
【００３２】
インバータ１２の出力部は、インバータ１３の入力部、インバータ１０一方の制御端子、インバータ１１の他方の制御端子、スイッチ回路１４を構成するＮチャネルＭＯＳトランジスタのゲート端子（制御端子）、スイッチ回路１５を構成するＰチャネルＭＯＳトランジスタのゲート端子（制御端子）にそれぞれ接続されており、クロック信号ＣＬＫの反転信号ｃｋｂがそれら制御端子にそれぞれ供給される。
【００３３】
インバータ１３の出力部は、インバータ１０他方の制御端子、インバータ１１の一方の制御端子、スイッチ回路１４を構成するＰチャネルＭＯＳトランジスタのゲート端子（制御端子）、スイッチ回路１５を構成するＮチャネルＭＯＳトランジスタのゲート端子（制御端子）にそれぞれ接続されており、該インバータ１３によって反転信号ｃｋｂを反転したクロック信号ｃｋがそれら制御端子にそれぞれ供給される。
【００３４】
図３は、出力回路１に設けられた論理積回路５における論理構成を示した回路図である。
【００３５】
論理積回路５は、図示するように、否定論理積回路１６とインバータ１７とから構成されている。否定論理積回路１６の出力部には、インバータ１７の入力部が接続されており、該インバータ１７の出力部が論理積回路５の出力部となる。
【００３６】
図１で示した出力回路１の場合には、最も信号遅延時間のばらつきに起因する回路が図２、および図３で示した入出力部を構成するインバータ６，９，１２，１７である。
【００３７】
インバータ９，１７を構成するＭＯＳトランジスタ（ドライバ用トランジスタ）のゲート長とゲート幅のサイズをそれぞれ最適化することにより、ディレイ特性を変えることなく信号遅延時間のばらつきを低減することが可能となる。
【００３８】
また、インバータ６，１２を構成するＭＯＳトランジスタ（ドライバ用トランジスタ）のゲート長とゲート幅のサイズをそれぞれ最適化することにより、プロセスばらつきやトランジスタのしきい値電圧のばらつきなど影響を相対的に小さくすることができる。
【００３９】
図４は、ＭＯＳトランジスタにおけるばらつき依存性を示した説明図である。
【００４０】
図４において、横軸は、トランジスタのゲート長／ゲート幅の大きさを示し、縦軸は、ドレインソース電流Ｉｄｓのばらつきを示している。横軸は、左側に行くほどゲート長／ゲート幅が大きくなっている。
【００４１】
図示するように、トランジスタのゲート長／ゲート幅が大きくなるのに比例してドレインソース電流Ｉｄｓのばらつきが小さくなっている。
【００４２】
また、図５は、論理積回路５（図３）の出力部となるインバータ１７における信号遅延時間ばらつきの低減技術を示した説明図である。
【００４３】
図５において、実線が遅延時間の実測平均を示したものであり、点線がトランジスタのゲート長／ゲート幅を大きくしたインバータの遅延時間ばらつきを示したものであり、一点鎖線が、トランジスタのゲート長／ゲート幅を大きくしない標準セルとして構成されるインバータの遅延時間ばらつきを示したものである。
【００４４】
図示するように、インバータを構成するトランジスタのゲート長／ゲート幅を大きくすることにより、インバータの駆動力の大小にかかわらず、遅延時間のばらつきを小さくすることが可能となる。また、遅延時間のばらつき低減は、図示するように、ドライブ距離の長い（負荷容量が大きい）場合ほど効果が大きくなっており、また、駆動能力の小さいインバータほど負荷容量の容量変動が大きいために効果が大きくなっている。
【００４５】
このことから、論理パスにおける遅延時間のばらつき低減は、出力部のインバータ１７を構成するトランジスタのゲート長／ゲート幅を大きくすることで大きな効果を得られることがわかる。
【００４６】
図６〜図８は、論理積回路５のインバータ１７を半導体チップにレイアウトした際の一例を示す説明図である。
【００４７】
図６は、標準のゲートセルにおける一般的なインバータを構成するトランジスタＴｐ，Ｔｎのレイアウトを示している。図７は、図６のトランジスタＴｐ，Ｔｎに対して、インバータ１７を構成するトランジスタ（ドライバ用トランジスタ）Ｔｐ１，Ｔｎ１のゲート長／ゲート幅をそれぞれ大きくした場合のレイアウトを示している。
【００４８】
図８は、トランジスタ（ドライバ用トランジスタ）Ｔｐ２，Ｔｎ２のゲートＧを２段にすることによって図７のトランジスタＴｐ１，Ｔｎ１よりも、さらにゲート長／ゲート幅をそれぞれ大きくした場合のレイアウトを示している。
【００４９】
インバータ１７は、前述したように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続された構成となっている。
【００５０】
これらＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとのゲートＧがインバータ１７の入力部Ｉｎとなり、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの接続部がインバータ１７の出力部ＯＵＴとなる。
【００５１】
図６において、上方にＰチャネルＭＯＳのトランジスタＴｐがレイアウトされており、その下方に、ＮチャネルＭＯＳのトランジスタＴｎがレイアウトされている。トランジスタＴｐにおいて、左側には電源電圧ＶＤＤが供給されるソースＳがレイアウトされており、右側には、トランジスタＴｎのドレインＤと接続されるドレインＤがレイアウトされている。
【００５２】
トランジスタＴｎにおいて、左側には基準電位ＶＳＳが接続されるソースＳがレイアウトされており、右側には、トランジスタＴｐのドレインＤと接続されるドレインＤがレイアウトされている。また、トランジスタＴｐ，Ｔｎの中央部には、ゲートＧがレイアウトされている。
【００５３】
同様に、図７において、上方にＰチャネルＭＯＳのトランジスタＴｐ１がレイアウトされており、その下方に、ＮチャネルＭＯＳのトランジスタＴｎ１がレイアウトされている。トランジスタＴｐ１において、左側には電源電圧ＶＤＤが供給されるソースＳがレイアウトされており、右側には、トランジスタＴｎ１のドレインＤと接続されるドレインＤがレイアウトされている。
【００５４】
トランジスタＴｎ１において、左側には基準電位ＶＳＳが接続されるソースがレイアウトされており、右側には、トランジスタＴｐ１のドレインＤと接続されるドレインＤがレイアウトされている。また、トランジスタＴｐ１，Ｔｎ１の中央部には、ゲートＧがレイアウトされている。
【００５５】
図８では、上方にＰチャネルＭＯＳのトランジスタＴｐ２、下方にＮチャネルＭＯＳのトランジスタＴｎ２がレイアウトされ、トランジスタＴｐ２のソースＳに電源電圧ＶＤＤが、トランジスタＴｎ２のソースＳに基準電位ＶＳＳがそれぞれ接続されるのは、図７と同様であるが、トランジスタＴｐ２，Ｔｎ２の中央部に２本のゲートＧが形成されていることが異なっている。（図８は２本のゲートの間がドレインＤ、両端（左側、右側）がソースＳ（ＶＤＤ  ｏｒ  ＶＳＳ接続））。
【００５６】
図７のトランジスタＴｐ１，Ｔｎ１は、図６のトランジスタＴｐ，Ｔｎとゲート長Ｌ：ゲート幅Ｗの比を変えることなく一定としながらゲートＧのサイズ（ゲート長とゲート幅）をそれぞれ大きくしており、図８のトランジスタＴｐ２，Ｔｎ２は、ゲート長Ｌ：ゲート幅Ｗの比を一定としながら、かつゲート段数を２段として並列接続している。
【００５７】
このように、図６のトランジスタＴｐ，ＴｎのゲートＧに比べて、図７に示すように、トランジスタＴｐ１，Ｔｎ１のゲート長Ｌ：ゲート幅Ｗの比を一定としながらゲート長／ゲート幅をそれぞれ大きくすることにより、ディレイ特性を変えることなく信号の遅延時間ばらつきを大幅に低減することができる。また、信号の遅延時間ばらつきの低減に有効なトランジスタのゲート長とゲート幅をそれぞれ大きくするだけであるので、製造性も容易となる。
【００５８】
さらに、図８に示すようにトランジスタＴｐ２，Ｔｎ２のゲートＧを２段にすることにより、論理積回路５における信号の遅延時間ばらつきを、より大幅に低減することができる。
【００５９】
これら図６〜図８では、図８、図７、図６の順番に遅延時間ばらつきの低減効果が大きくなっている。
【００６０】
図９は、フリップフロップ２に設けられたインバータ６〜１３におけるトランジスタのレイアウトを示した説明図である。
【００６１】
前述したように、最も信号遅延時間のばらつきに起因する入出力部を構成するインバータ６，９，１２を構成するトランジスタＴｐ３，Ｔｎ３のゲート長／ゲート幅がそれぞれ大きく（標準のゲートセルのトランジスタとゲート長：ゲート幅の比は同じ）形成されており、その他のインバータ７，８，１０，１１，１３は、標準のゲートセルのトランジスタのゲート長／ゲート幅にそれぞれ形成されている。
【００６２】
図９において、右側にインバータ６，９，１２におけるトランジスタＴｐ３，Ｔｎ３のレイアウトを示し、左側にはインバータ７，８，１０，１１，１３におけるトランジスタＴｐ４，Ｔｎ４のレイアウトを示している。
【００６３】
図９においても、図７、図８と同様に、上方にＰチャネルＭＯＳのトランジスタＴｐ３（，Ｔｐ４）がレイアウトされており、その下方に、ＮチャネルＭＯＳのトランジスタＴｎ３（，Ｔｎ４）がレイアウトされている。
【００６４】
トランジスタＴｐ３（，Ｔｐ４）において、左側には電源電圧ＶＤＤが供給されるソースＳがレイアウトされており、右側には、トランジスタＴｎ３（，Ｔｎ４）のドレインＤと接続されるドレインＤがレイアウトされている。
【００６５】
トランジスタＴｎ３（，Ｔｎ４）において、左側には基準電位ＶＳＳが接続されるソースＳがレイアウトされており、右側には、トランジスタＴｐ３（，Ｔｐ４）のドレインＤと接続されるドレインＤがレイアウトされている。また、トランジスタＴｐ３（，Ｔｐ４），Ｔｎ３（，Ｔｎ４）の中央部には、ゲートＧがレイアウトされている。
【００６６】
この場合も、フリップフロップ２の入出力部のドライバとなるインバータ６，９，１２を構成するトランジスタＴｐ３，Ｔｎ３のゲート長／ゲート幅のサイズを、入出力部のドライバとならないインバータ７，８，１０，１１，１３におけるトランジスタＴｐ４，Ｔｎ４よりも大きくすることによって、ディレイ特性を変えることなく信号遅延時間のばらつきを低減することができる。
【００６７】
ここでも、インバータ６，９，１２を構成するトランジスタＴｐ３，Ｔｎ３と、入出力部のドライバとならないインバータ７，８，１０，１１，１３を構成するトランジスタＴｐ４，Ｔｎ４とのゲート長：ゲート幅の比は同じとなっている。
【００６８】
このように、ゲートセルを構成する入出力部のドライバのみのゲート長／ゲート幅をそれぞれ大きくすることにより、たとえば、フリップフロップ２のような大きく複雑なゲートセルほどゲートサイズが大きくなることによるレイアウト面積の増加を軽微にすることができる。
【００６９】
図１０は、図９のトランジスタＴｐ４のＡ−Ａ’断面図であり、図１１は、図９のトランジスタＴｐ３のＢ−Ｂ’断面図である。
【００７０】
図１０において、半導体基板１８上にＮ−ＷＥＬＬ１９が形成されており、このＮ−ＷＥＬＬ１９の左右には、ソース／ドレインとして機能するＰ型半導体領域２０，２１がそれぞれ形成されている。
【００７１】
Ｐ型半導体領域２０，２１の上方には、たとえば、コバルトシリサイドなどからなる絶縁膜２２が形成されており、Ｎ−ＷＥＬＬ１９の上方には、酸化シリコンなどの絶縁膜２３を介してゲート２４が形成されている。
【００７２】
ゲート２４の上部、および側面には、酸化シリコンなどの絶縁膜２５，２６が形成されている。また、Ｎ−ＷＥＬＬ１９におけるゲート２４近傍の下方には、Ｈａｌｏ領域として機能するＮ型半導体領域２７が形成されている。
【００７３】
また、図１１においても、図１０と同様の構成となっており、半導体基板２８上にＮ−ＷＥＬＬ２９が形成され、そのＮ−ＷＥＬＬ２９の左右には、ソース／ドレインとして機能するＰ型半導体領域３０，３１がそれぞれ形成されている。
【００７４】
Ｐ型半導体領域３０，３１の上方には、絶縁膜３２が形成されており、Ｎ−ＷＥＬＬ２９の上方には、絶縁膜３３を介してゲート３４が形成されている。ここで、図１０と異なるのは、ゲート３４のゲート長がゲート２４（図１０）よりも大きくなっていることである。
【００７５】
また、ゲート３４の上部、および側面には、酸化シリコンなどの絶縁膜３５，３６が形成されている。Ｎ−ＷＥＬＬ２９におけるゲート３４近傍の下方には、Ｈａｌｏ領域として機能するＮ型半導体領域３７が形成されている。
【００７６】
図１２は、フリップフロップなどのゲートセルにおける設計例を示すフローチャートである。
【００７７】
まず、Ｃ言語などの高級プログラミング言語により論理設計を行い（ステップＳ１０１）、続いて、論理設計されたプログラムをゲートに展開する論理合成を行う（ステップＳ１０２）。
【００７８】
その後、論理合成した論理パスの動作検証を行う論理検証を行う（ステップＳ１０３）。論理検証が正常の場合には、半導体チップ上へのレイアウト行うレイアウト設計を行い（ステップＳ１０４）、続いて、タイミング検証を行う（ステップＳ１０５）。タイミング検証がＮＧの場合には、ステップＳ１０４の処理に戻り、トランジスタのゲート長／ゲート幅をそれぞれ再設定する。
【００７９】
ステップＳ１０４のレイアウト設計では、ライブラリとして、プリミティブライブラリと、ばらつき低減ライブラリとが用意されている。プリミティブライブラリは、標準となるゲートセルの設計データが格納されたライブラリである。
【００８０】
低減ライブラリは、ゲートセルにおける論理パスの信号遅延時間のばらつき低減に有効なセル（たとえば、ゲートセルの入出力部を構成するドライバとなるインバータ）の設計データが格納されたライブラリである。
【００８１】
そして、低減ライブラリによりゲートセルにおける論理パスの信号遅延時間のばらつき低減に有効なセルのゲート長、およびゲート幅のサイズをそれぞれ大きくしてレイアウト設計を行う。
【００８２】
このように、低減ライブラリを用いてゲートセルにおける論理パスの信号遅延時間のばらつき低減に有効なセルのレイアウト設計を行うことにより、論理パスの信号遅延時間のばらつきが低減されるので、タイミング検証が容易となり、修正工数を低減することができる。
【００８３】
それにより、本実施の形態によれば、ゲートセルを構成する入出力部のドライバを構成するトランジスタのゲート長、およびゲート幅のサイズを標準セルのトランジスタよりもそれぞれ大きくすることにより、ゲートセルのセルサイズを大幅に増加させることなく、論理パスの信号遅延時間のばらつきを低減することができる。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８５】
本発明は、ゲートセルを用いて構成される半導体集積回路装置における設計技術に適している。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施の形態による半導体集積回路装置に設けられた出力回路の構成例を示す説明図である。
【図２】図１の出力回路に設けられたフリップフロップにおける論理構成を示した回路図である。
【図３】図１の出力回路に設けられた論理積回路における論理構成を示した回路図である。
【図４】ＭＯＳトランジスタにおけるばらつき依存性を示した説明図である。
【図５】図３の論理積回路の出力部となるインバータにおける信号遅延時間ばらつきの低減技術を示した説明図である。
【図６】標準のゲートセルにおけるインバータを構成するトランジスタの一例を示すレイアウト図である。
【図７】図３の論理積回路のインバータを構成するトランジスタの一例を示すレイアウト図である。
【図８】図３の論理積回路のインバータを構成するトランジスタの他の例を示すレイアウト図である。
【図９】図２のフリップフロップ２に設けられたインバータにおけるトランジスタの一例を示すレイアウト図である。
【図１０】図９のトランジスタのＡ−Ａ’断面図である。
【図１１】図９のトランジスタＴｐのＢ−Ｂ’断面図である。
【図１２】本発明の一実施の形態によるゲートセルにおける設計例を示すフローチャートである。
【符号の説明】
【００８７】
１  出力回路
２，３  フリップフロップ
４  インバータ
５  論理積回路
６〜１３  インバータ
１４，１５  スイッチ回路
１６  否定論理積回路
１７  インバータ
１８  半導体基板
１９  Ｎ−ＷＥＬＬ
２０，２１  Ｐ型半導体領域
２２，２３  絶縁膜
２４  ゲート
２５，２６  絶縁膜
２７  Ｎ型半導体領域
２８  半導体基板
２９  Ｎ−ＷＥＬＬ
３０，３１  Ｐ型半導体領域
３２，３３  絶縁膜
３４  ゲート
３５，３６  絶縁膜
３７  Ｎ型半導体領域
Ｔｐ，Ｔｎ  トランジスタ
Ｔｐ１，Ｔｎ１  トランジスタ（ドライバ用トランジスタ）
Ｔｐ２，Ｔｎ２  トランジスタ（ドライバ用トランジスタ）
Ｔｐ３，Ｔｎ３  トランジスタ（ドライバ用トランジスタ）
Ｔｐ４，Ｔｎ４  トランジスタ
【図１】
2007273872.tif 000003
【図２】
2007273872.tif 000004
【図３】
2007273872.tif 000005
【図４】
2007273872.tif 000006
【図５】
2007273872.tif 000007
【図６】
2007273872.tif 000008
【図７】
2007273872.tif 000009
【図８】
2007273872.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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