(57)【要約】【課題】  段数が多くなって、トランジスタの閾値電圧が基板効果により上昇しても、電力効率が低下しないチャージポンプ回路を提供すること。【解決手段】  高電圧クロック発生回路内のインバータを形成するＮチャネル型トランジスタをデプレッショントランジスタで構成した。また、電荷転送用素子をＰチャネル型エンハンスメントトランジスタで構成した。【選択図】  図８
2007228679.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力端子と電圧出力端子の間に直列に接続された電荷転送用トランジスタと、前記電荷転送用トランジスタの接続点に一方の端子が接続された結合容量と、前記結合容量の他方の端子に交互に逆相のクロックを入力するクロック発生回路と、前記結合容量の一方の端子の信号を基に前記電荷転送用トランジスタのゲートを制御するＮチャネル型デプレッショントランジスタとＰチャネル型エンハンスメントトランジスタで構成されたインバータを備えたことを特徴とするチャージポンプ回路。
【請求項２】
前記電荷転送用トランジスタは、Ｎチャネル型エンハンスメントトランジスタを用いたことを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記電荷転送用トランジスタのｎ段目以降（ｎは２以上の整数）は、Ｐチャネル型エンハンスメントトランジスタを用いたことを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記インバータは、ｍ段目以前（ｍは２以上の整数）はＮチャネル型エンハンスメントトランジスタとＰチャネル型エンハンスメントトランジスタで構成されたことを特徴とする請求項１乃至３のいずれか記載のチャージポンプ回路。
【請求項５】
前記電荷転送用トランジスタの初段の入力に、入力電圧を制限する入力電圧制限回路を設けたことを特徴とする請求項１乃至４のいずれか記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等に用いられるチャージポンプ回路に関し、特に昇圧能力を改善したチャージポンプ回路に関する。
【背景技術】
【０００２】
現在の電子機器は、その機能をかなえるため内部に複数のＩＣを用いている。これらのＩＣは、それぞれ異なる電圧で動作していることが一般的で、電源電圧とは異なる複数の定電圧源が必要となる。この定電圧源は、スイッチングレギュレータやチャージポンプ回路が用いられる。
【０００３】
スイッチングレギュレータは、高い電力効率（出力電力／入力電力）にて、所定電圧を生成することができる。しかし、この回路は電流のスイッチング時に高調波ノイズを発生する欠点があり、電源回路をシールドして用いなければならない。更に外部部品としてコイルが必要であり、小型化に制限されてしまう。一方チャージポンプ回路は、小ノイズで高電圧を生成できるが、電力効率が悪いという欠点があった。
【０００４】
基本的なチャージポンプ回路としては、ディクソン・チャージポンプ回路が知られている。図４は、４段のディクソン・チャージポンプ回路の回路図である。図４において５つのダイオード１０１〜１０５が直列接続されている。１０６〜１０９は結合容量、１１０は出力容量、CLKとCLKBは互いに逆相の入力クロックパルスである。また、１はクロックドライバー、３は負荷である。
【０００５】
安定状態において、負荷３に定電流Ioutが流れる場合、チャージポンプ回路への入力電流は、入力電圧Ｖｄｄからの電流とクロックドライバー１から供給される電流となる。これらの電流は、寄生容量への充放電電流を無視すると次のようになる。クロックパルスＣＬＫがＨ（High）レベル、ＣＬＫＢがＬ（Low）レベルの期間、図中の実線矢印の方向に２Ioutの平均電流が流れる。また、クロックパルスＣＬＫがＬ（Low）レベル、ＣＬＫＢがＨ（High）レベルの期間、図４の点線矢印の方向に２Ioutの平均電流が流れる。クロック周期でのこれらの平均電流は全てIoutとなる。安定状態におけるチャージポンプ回路の昇圧電圧Voutは以下のように表わされる。
【０００６】
【数１】
2007228679.tif 000003
【０００７】
ここで、Vφ'は各接続ノードにおいて、クロックパルスの変化に伴い結合容量によって生じる電圧振幅である。Vl は出力電流Ioutによって生じる電圧降下、Ｖｉｎは入力電圧であり、通常プラス昇圧では電源電圧Ｖｄｄ、マイナス昇圧では0Vとしている。Ｖｄは順方向バイアスダイオード電圧、ｎはポンピング段数である。更に、Vl とVφ' は次式で表される。
【０００８】
【数２】
2007228679.tif 000004
【０００９】
【数３】
2007228679.tif 000005
【００１０】
ここで、Ｃはクロック結合容量、ＣSは各接続ノードにおける寄生容量、Vφ はクロックパルスの振幅、ｆはクロックパルスの周波数、Ｔはクロック周期である。チャージポンプ回路の電力効率は、クロックドライバー１から寄生容量に流れる充放電電流を無視し、Ｖｉｎ＝Ｖｄｄとすると以下の式で表される。
【００１１】
【数４】
2007228679.tif 000006
【００１２】
上述したように、チャージポンプ回路においては、ダイオードを電荷転送素子として用いて電荷を次段へと次々に転送することにより昇圧を行っている。
【００１３】
しかし、ＭＯＳ集積回路への搭載を考えると、プロセスへの適合性からｐｎ接合のダイオードよりＭＯＳトランジスタを使用する方が実現しやすい。そこで、電荷転送用素子としてダイオードの代わりにＭＯＳトランジスタを用いることが提案されている。この場合は数１のＶｄはＭＯＳトランジスタの閾値電圧Ｖｔｈとなる。
【００１４】
図５は、電荷転送用素子としてダイオードの代わりにＭＯＳトランジスタＭＯＳトランジスタを用いたチャージポンプ回路を示す回路図である。
図５において、ドレインとゲートが同一のノードで接続されたＮ型ＭＯＳトランジスタ２０１〜２０５がｎ個直列に接続している。おのおのＮ型ＭＯＳトランジスタ同士が接続されるノードには、それぞれ結合容量１０６〜１０９が接続され、各結合容量の他端には、互いに逆相のクロックパルスＣＬＫとＣＬＫＢを与える構造になっている。Ｎ型ＭＯＳトランジスタ２０２のドレインと結合容量２０６との接続点にＮ型ＭＯＳトランジスタ２０１を介して入力電圧Ｖｉｎを印加して、結合容量１０６から結合容量１０９へ順次電荷を転送することにより、入力電圧Ｖｉｎよりも昇圧された高い電圧であるＶｏｕｔがＮ型ＭＯＳトランジスタ２０５より出力される。また、１１０の容量は出力容量である。ここで、Ｎ型ＭＯＳトランジスタ２０２と結合容量１０６のペアを１段目の昇圧ユニット、そのペアのノードをノード１とし、昇圧回路内の昇圧ユニット数を昇圧回路の段数とし、Ｎ型ＭＯＳトランジスタ２０５と結合容量２０９との昇圧ユニットをｎ段目の昇圧ユニットとする。以下に従来の電荷転送用Ｎ型ＭＯＳトランジスタを用いたチャージポンプ回路の回路動作を説明する。
【００１５】
クロックパルスＣＬＫＢがＬ（Ｌｏｗ）レベルであるとき、ノード１の電位は電流Ｉ１によって上昇し、Ｎ型ＭＯＳトランジスタ２０１のしきい値Ｖｔｈ０を考慮して、（ＶＤＤ−Ｖｔｈ０−Ｖｔｈｂ０）までチャージされる。但し、Ｖｔｈｂ０はＮ型ＭＯＳトランジスタ２０１の基板効果によるしきい値の変動分である。その後、クロックパルスＣＬＫＢがＨ（Ｈｉｇｈ）レベルに変化すると、ノード１の電位は押し上げられて上昇する。このときの上昇する電位Ｖｕｐは、ノード１での寄生容量をＣｎｏｄｅ1とした時に、式５で表わすことができる。
【００１６】
【数５】
2007228679.tif 000007
【００１７】
従って、1段昇圧後のノード１の電圧Ｖ１は次式で表される。
【００１８】
【数６】
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【００１９】
このとき、ＣＬＫはＬ（Ｌｏｗ）レベルなので、2段目のノード２の電圧は押し下げられる。ここで、次式の条件が成立すると、ノード１からノード２へ電荷が移動し、電流Ｉ２が流れる。
【００２０】
【数７】
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【００２１】
そして、この電流Ｉ２により、ノードＮ２の電位は、次式で表わされる電位に上昇する。
【００２２】
【数８】
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【００２３】
この後、クロックパルスＣＬＫがＨ（Ｈｉｇｈ）レベルに変化すると、上記と同様の動作原理により、ノード２の電位が容量結合により高電圧に上昇し、ノード２からノード３に電荷が移動する結果、ノード３の電位が上昇する。このように結合容量に電荷を十分蓄積した後、次段のノードへ電荷を移動させる動作を繰り返し行いながら、初段のＮ型ＭＯＳトランジスタ２０１から最終段のＮ型ＭＯＳトランジスタ２０５に向かって順次、電荷が移動し、後段のブロックのノードに行くほど高電圧となるように昇圧が行われる。そして、最終段のＮ型ＭＯＳトランジスタ２０５のソ−ス、すなわち出力電圧Ｖｏｕｔに高電圧を得る。
しかしながら、従来のチャージポンプ回路では、電荷転送用ＭＯＳトランジスタ２０１〜２０５の基板効果により、閾値電圧Ｖｔｈが上昇し電力効率が悪くなってしまう。
【００２４】
図６は、上記課題を解決したダイナミック方式のチャージポンプ回路である（例えば、非特許文献１参照。）。ＭＯＳトランジスタＭＤ１〜ＭＤ４は各ポンピングノードの初期設定用ダイオードでありポンピング動作には寄与しない。この回路は、ＭＯＳトランジスタＭＤ４のＶｇｓがＶｄｄ＋（Ｖｄｄ−Ｖｔｈ）、さらにＭＯＳトランジスタＭＤ０のＶｇｓが（Ｖｄｄ−Ｖｔｈ）と低下するのを回避するために、高い電圧でＭＯＳトランジスタＭＳ１〜ＭＳ４を駆動する目的でブートストラップ（boot-strap）方式の高電圧クロック発生回路を用いている。この高電圧クロック発生回路はインバータを形成するＭＮ１〜ＭＮ４のＮチャネル型エンハンスメントトランジスタとＭＰ１〜ＭＰ４のＰチャネル型エンハンスメントトランジスタで構成される。また、ＭＯＳトランジスタＭＳ１〜ＭＳ４はＮチャネル型で構成されている（例えば、特許文献１参照。）。
【非特許文献１】Jieh-Tsorng Wu MOS Charge Pumps for Low-VoltageOperation IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.33.NO.4 APRIL 1998
【特許文献１】特開２００２−２３３１３４
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、図６に示したダイナミック方式のチャージポンプ回路では、高電圧クロック発生器回路６２のＮチャネル型エンハンスメントトランジスタＭＮ１〜ＭＮ４は、後段になるに従ってＭＯＳトランジスタの基板効果により閾値電圧Ｖｔｈが上昇する。その結果、後段のＮチャネル型エンハンスメントトランジスタＭＮ４がＯＮしなくなり、ＭＳ４のドレイン-ソース間がレアショート状態となる。するとＭＤ０のドレインに位置するノードの寄生容量や結合容量Ｃ４にも電荷が移動してしまうため寄生容量Ｃｎｏｄｅが大きくなり、電位Ｖｕｐが低下し、電力効率が悪化する。つまりチャージポンプ回路では、図６の回路動作で述べたように、結合容量に電荷を十分蓄積した後、次段のノードへ電荷を移動させる動作を繰り返し行うことで昇圧動作をするため、ＭＳ４が常時ＯＮ状態であれば結合容量に電荷を十分蓄積できないまま次段のノードへ電荷を移動させるので、電力効率が悪くなってしまうといった問題がある。これはチャージポンプ回路の昇圧ユニット段数が多くなればなるほど、またＶｄｄが高いほど基板効果による閾値電圧Ｖｔｈ上昇が無視できなくなり、昇圧効率が悪くなるという課題があった。
【課題を解決するための手段】
【００２６】
上述の課題を解決するために、本発明のチャージポンプ回路は、高電圧クロック発生回路のインバータを形成するＮチャネル型トランジスタにＮチャネル型デプレッショントランジスタを用いて構成した。
【００２７】
また、本発明のチャージポンプ回路は、電荷転送用素子にＰチャネル型エンハンスメントトランジスタを用いて構成した。
【００２８】
さらに、本発明のチャージポンプ回路は、チャージポンプ回路の入力電圧を制限する回路を用いて構成した。
【発明の効果】
【００２９】
本発明のチャージポンプ回路によれば、チャージポンプ回路の高電圧クロック発生回路のインバータを形成するＮチャネル型トランジスタにＮチャネル型デプレッショントランジスタを用いたことで、基板効果によるＶｔｈの上昇起因での電力効率低下を軽減でき、チャージポンプ回路の昇圧ユニット段数が多くなっても電力効率が低下しない。
【００３０】
また、電荷転送用素子にＰチャネル型エンハンスメントトランジスタを用いたことで、基板効果によるＶｔｈの上昇起因での電力効率低下を排除することができ、チャージポンプ回路の昇圧ユニット段数が多くなればなるほど電力効率低下を軽減できる効果がある。
【００３１】
また、チャージポンプ回路の入力電圧が大きくなりすぎないように入力電圧を制限する回路を用いたことで、寄生バイポーラ動作による電力効率低下を防止することができ、広い入力電圧範囲で昇圧動作を実現できる効果がある。
【発明を実施するための最良の形態】
【００３２】
【実施例１】
【００３３】
図１に、本発明の第１の実施例であるダイナミック方式のチャージポンプ回路の回路図を示す。
図１のダイナミック方式のチャージポンプ回路は、ポンピングノードの初期設定用ダイオードであるＭＯＳトランジスタＭＤ１〜ＭＤ（ｎ＋２）と、それぞれＭＯＳトランジスタＭＤ１〜ＭＤ（ｎ＋２）と並列に接続されたＭＯＳトランジスタＭＳ１〜ＭＳ（ｎ＋２）と、高い電圧でＭＯＳトランジスタＭＳ１〜ＭＳ（ｎ＋２）を駆動するブートストラップ（boot-strap）方式の高電圧クロック発生回路２と、結合容量Ｃ１〜Ｃ（ｎ-２）と、結合容量Ｃ１〜Ｃ（ｎ-２）へクロックを供給するクロックドライバー１とで構成している。高電圧クロック発生回路２は、Ｎチャネル型デプレッショントランジスタＭＮＤ１〜ＭＮＤ（ｎ＋２）とＰチャネル型エンハンスメントトランジスタＭＰ１〜ＭＰ（ｎ＋２）からなり、それぞれが一対でインバータを構成し、インバータの出力で電荷転送用素子のＮチャネル型エンハンスメントトランジスタＭＳ１〜ＭＳ（ｎ＋２）のゲートを制御している。
【００３４】
ＭＤ（ｎ）ドレインと結合容量Ｃ（ｎ-１）のペアを１ユニットとし、そのノードをノード（ｎ）、以下同様にノード（ｎ＋１）、ノード（ｎ＋２）としたとき、ノード（ｎ）の電位がＶ１のタイミングでの回路動作を考える。このとき、ノード（ｎ＋１）の電位はＶ２＋Ｖｕｐ＝Ｖ１＋２Ｖｕｐであり、ノード（ｎ＋２）の電位はＶ３＝Ｖ２＋Ｖｕｐ＝Ｖ１＋２Ｖｕｐである。つまり、ＭＮＤ（ｎ）、ＭＰ（ｎ）で構成されるインバータを考えると、ＭＮＤ（ｎ）のソースには電位Ｖ１、ＭＰ（ｎ）のソースとＭＮＤ（ｎ）、ＭＰ（ｎ）のゲートにはそれぞれ同電位Ｖ１+２Ｖｕｐが印加され、理想的にはＭＳ（ｎ）のゲートに接続されるインバータ出力にはＶ１の電位が印加されＭＳ（ｎ）はＯＦＦする。しかしながらＭＮＤ（ｎ）の基板効果が存在するため、インバータが電位Ｖ１を確実に出力するためには以下に示すＭＮＤ（ｎ）の閾値電圧とゲート電圧の関係条件が必要となる。
【００３５】
【数９】
2007228679.tif 000011
【００３６】
ここでＶｔｎｄはＭＮＤ（ｎ）の閾値電圧、Ｖｔｈｂ０はＭＮＤ（ｎ）の基板効果による閾値の変動分である。Ｖ２＋Ｖｕｐ＝Ｖ１＋２Ｖｕｐを考慮し、数９を展開すると、
【００３７】
【数１０】
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【００３８】
基板効果により、Ｖｔｈｂ０が上昇し数１０を満たさなくなると、結合容量に電荷を十分蓄積できないまま次段のノードへ電荷を移動させるので、電力効率が悪化する。
【００３９】
一般に、Ｎチャネル型エンハンスメントトランジスタの閾値をＶｔｎとするとＶｔｎｄ＜Ｖｔｎであるため、数１０を成り立たせるためには高電圧クロック発生回路内のインバータを形成するＮチャネル型トランジスタを、より閾値の低いＮチャネル型デプレッショントランジスタで構成するほうが優位である。
【実施例２】
【００４０】
図２に、本発明の第２の実施例であるダイナミック方式のチャージポンプ回路の回路図を示す。図１のチャージポンプ回路との相違点は、高電圧クロック発生回路内の昇圧ユニットのはじめの数段を制御するインバータに、Ｎチャネル型エンハンスメントトランジスタＭＮ１〜ＭＮ３を用いたことである。
【００４１】
一般に、Ｎチャネル型デプレッショントランジスタよりもＮチャネル型エンハンスメントトランジスタのほうが、半導体レイアウト設計におけるデザインルールのトランジスタ最小サイズ設定では小さい。このため、基板効果による閾値上昇の影響が少ない、はじめの昇圧ユニット数段にはトランジスタサイズの小さいＮチャネル型エンハンスメントトランジスタを用い、基板効果による閾値上昇の影響が多い昇圧ユニット後段にはＮチャネル型デプレッショントランジスタを用いる。トランジスタサイズを小さくすることにより、実施例１の回路より回路面積が縮小されて、かつ寄生容量Ｃｎｏｄｅも小さくなるので、Ｖｕｐが上がり電圧効率の低下を軽減できる。
【実施例３】
【００４２】
図３に、本発明の第３の実施例であるダイナミック方式のチャージポンプ回路の回路図を示す。図２のチャージポンプ回路との相違点は、初期設定用ダイオードＭＤ１〜ＭＤ（ｎ＋２）を削除したことである。これにより実施例２の回路より回路面積が縮小されて、かつ寄生容量Ｃｎｏｄｅも小さくなるので、Ｖｕｐが上がり電圧効率の低下を軽減できる。
【実施例４】
【００４３】
図７に、本発明の第４の実施例であるダイナミック方式のチャージポンプ回路の回路図を示す。図３のチャージポンプ回路との相違点は、後段の電荷転送用素子ＭＳ（ｎ）〜ＭＳ（ｎ＋２）をＰチャネル型エンハンスメントトランジスタで形成したことと、Ｐチャネル型エンハンスメントトランジスタのゲートをオン、オフするために高電圧クロック発生回路内のインバータの配線を変更したことである。
【００４４】
例えば、電荷転送用素子ＭＳ（ｎ＋１）をオンさせるためにはＮチャネル型デプレッショントランジスタＭＮＤ（ｎ＋１）がオンして電荷転送用素子ＭＳ（ｎ＋１）のゲートを結合容量Ｃ（ｎ−１）の電位とし、電荷転送用素子ＭＳ（ｎ＋１）をオフさせるためにはＰチャネル型エンハンスメントトランジスタＭＰ（ｎ＋１）がオンして電荷転送用素子ＭＳ（ｎ＋１）のゲートを結合容量Ｃ（ｎ＋１）の電位とする。高電圧クロック発生回路内のインバータに、Ｎチャネル型デプレッショントランジスタＭＮＤを用いる効果は図３と同様である。
【００４５】
これにより、ｎ段目以降の昇圧段においては基板効果による閾値上昇の影響を排除することができ、チャージポンプ回路の昇圧ユニット段数が多くなればなるほど電力効率低下を軽減できる。
【実施例５】
【００４６】
図８に、本発明の第５の実施例であるダイナミック方式のチャージポンプ回路の回路図を示す。図７のチャージポンプ回路との相違点は、入力である電源電圧Ｖｄｄとチャージポンプ回路の間に、チャージポンプ回路の入力電圧が大きくなりすぎないように入力電圧制限回路４を用いたことである。
【００４７】
チャージポンプ回路の入力に入力電圧制限回路４を用いたことにより、1段あたりの昇圧段の昇圧電圧が大きくなりすぎないため、寄生バイポーラ動作による電力効率低下を防止することができ、広い入力電圧範囲で昇圧動作を実現できる。
【００４８】
寄生バイポーラは例えば、電荷転送用素子ＭＳ（ｎ）のドレインＰと、電荷転送用素子ＭＳ（ｎ）の基板Ｎと、ＩＣの基板Ｐとの間で形成されるＰＮＰ素子である。昇圧時のポンピング動作によって、電荷転送用素子ＭＳ（ｎ）のドレインＰに対して、電荷転送用素子ＭＳ（ｎ）の基板Ｎが一時的に所定の電圧以上下がった場合、電位の低いＩＣの基板Ｐに向かって寄生バイポーラ電流が流れる。寄生バイポーラ電流は、当然昇圧効率を落とすことになる。そこで、電荷転送用素子ＭＳ（ｎ）のドレインＰに対して、電荷転送用素子ＭＳ（ｎ）の基板Ｎが所定の電圧以上に下がらないよう、一段あたりの昇圧電圧、すなわちチャージポンプ回路の入力電圧を制限する回路を用いて寄生バイポーラ動作を防止した。
【００４９】
入力電圧制限回路４は、回路構成は限定されないが、例えば所定の電源電圧以上では一定電圧を出力するようなボルテージレギュレータなどで良い。これにより、電源電圧Ｖｄｄが大きくなってもバイポーラ動作が起こらないので、本発明のチャージポンプ回路は広範囲の電源電圧において昇圧動作を実現できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施例であるダイナミック方式のチャージポンプ回路の回路図である。
【図２】本発明の第２の実施例であるダイナミック方式のチャージポンプ回路の回路図である。
【図３】本発明の第３の実施例であるダイナミック方式のチャージポンプ回路の回路図である。
【図４】従来の４段のディクソン・チャージポンプ回路図である。
【図５】図４の回路の電荷転送用素子に、ＭＯＳトランジスタを用いたチャージポンプ回路の回路図である。
【図６】従来のダイナミック方式のチャージポンプ回路図である。
【図７】本発明の第４の実施例であるダイナミック方式のチャージポンプ回路の回路図である。
【図８】本発明の第５の実施例であるダイナミック方式のチャージポンプ回路の回路図である。
【符号の説明】
【００５１】
１    クロックドライバー
２    高電圧クロック発生回路
３    負荷
４    入力電圧制限回路
【図１】
2007228679.tif 000013
【図２】
2007228679.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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