(57)【要約】【課題】キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じない半導体装置を提供する。【解決手段】ＰＭＯＳトランジスタＰ１では、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有している。４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられており、当該部分トレンチ分離絶縁膜ＰＴはゲート電極Ｇ１の下方に形成されるチャネル領域をチャネル長方向に横切って分割するように配設されている。ソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度に含んだボディ固定領域１４が設けられ、ボディ固定領域１４からウエル領域１５を通じてボディ領域１１の電位を固定する構成となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板のＳＯＩ層上に配設されたＭＯＳトランジスタを備えた半導体装置であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層上にゲート絶縁膜を介して配設されたゲート電極と、
前記ゲート電極のゲート長方向の両側面外方の前記ＳＯＩ層の表面内にそれぞれ配設された第１の半導体領域および第２の半導体領域と、
前記ゲート電極下方の前記ＳＯＩ層の表面内に形成されるチャネル領域をゲート長方向に横切るとともに、前記第１の半導体領域をゲート長方向に横切って前記第１の半導体領域をゲート幅方向に複数に分割する第１の部分トレンチ分離絶縁膜と、
前記第１の半導体領域側において、前記第１のトレンチ分離絶縁膜の前記ゲート電極とは反対側の側面に接し、前記ＳＯＩ層の表面から埋め込み酸化膜に達するように設けられた第３の半導体領域と、を備え、
前記第１の部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有し、
前記第３の半導体領域は、前記ウエル領域と同じ導電型で前記ウエル領域に接する、半導体装置。
【請求項２】
前記第３の半導体領域は、
分割された前記第１の半導体領域の前記ゲート電極とは反対側の側面に接し、前記ゲート電極と平行して延在するように配設される、請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域は、
分割された前記第１の半導体領域の配列方向の側面に接するように配設される、請求項１記載の半導体装置。
【請求項４】
前記第１の部分トレンチ分離絶縁膜は、前記チャネル領域を横切って前記ゲート電極から所定長さだけ前記第２の半導体領域側に突出し、
前記第２の半導体領域は、突出した前記第１の部分トレンチ分離絶縁膜と、前記第１の部分トレンチ分離絶縁膜に連続するように配設され、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全トレンチ分離絶縁膜とでゲート幅方向に複数に分割される、請求項２または請求項３記載の半導体装置。
【請求項５】
前記第１の部分トレンチ分離絶縁膜は、前記チャネル領域を横切って前記ゲート電極から所定長さだけ前記第２の半導体領域側に突出し、
前記第２の半導体領域は、突出した前記第１の部分トレンチ分離絶縁膜を囲むように配設される、請求項２または請求項３記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタは、
前記第３の半導体領域の前記ゲート電極とは反対側の側面に接し、前記ゲート電極と平行して延在するように配設された第２の部分トレンチ分離絶縁膜をさらに備え、
前記第２の部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有する、請求項４または請求項５記載の半導体装置。
【請求項７】
前記第１の部分トレンチ分離絶縁膜は、前記第２の半導体領域をゲート長方向に横切って前記第２の半導体領域をゲート幅方向に複数に分割するように配設され、
前記ＭＯＳトランジスタは、
前記第２の半導体領域側において、分割された前記第２の半導体領域の前記ゲート電極とは反対側の側面に接し、前記ゲート電極と平行して延在するように配設された第２の部分トレンチ分離絶縁膜をさらに備え、
前記第２の部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有する、請求項２または請求項３記載の半導体装置。
【請求項８】
前記第１の部分トレンチ分離絶縁膜は、前記チャネル領域を横切って前記ゲート電極から所定長さだけ前記第２の半導体領域側に突出し、
前記第２の半導体領域は、突出した前記第１の部分トレンチ分離絶縁膜を囲むように配設され、
前記ＭＯＳトランジスタは、
前記第２の半導体領域側において、前記第２の半導体領域の前記ゲート電極とは反対側の側面に接し、前記ゲート電極と平行して延在するように配設された第１の外周部分トレンチ分離絶縁膜をさらに備え、
前記第１の外周部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有する、請求項２または請求項３記載の半導体装置。
【請求項９】
前記ＭＯＳトランジスタは、
前記第３の半導体領域の前記ゲート電極とは反対側の側面に接し、前記ゲート電極と平行して延在するように配設された第２の外周部分トレンチ分離絶縁膜をさらに備え、
前記第２の外周部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有する、請求項７または請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にパーシャルトレンチ分離構造を有した半導体装置に関する。
【背景技術】
【０００２】
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【０００３】
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜により、素子間を電気的に分離する完全トレンチ分離（ＦＴＩ）構造のＳＯＩデバイスがある。
【０００４】
しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域を含むボディ領域に溜まり、これによりキンクが発生したり、動作耐圧が低下したり、また、ボディ領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【０００５】
そこで考案されたのが、例えば非特許文献１に開示される、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成された部分トレンチ分離絶縁膜を有したパーシャルトレンチ分離（ＰＴＩ）構造である。
【０００６】
ＰＴＩ構造の採用により、部分トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがボディ領域に溜まるということを防止でき、またウエル領域を通じてボディ領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
【０００７】
ＰＴＩ構造を採用する場合、ゲート電極のゲート幅方向の端部外方のＳＯＩ層の表面内に、ボディ領域と同じ導電型の高濃度不純物領域を設けてボディ固定領域とし、当該ボディ固定領域を上層の配線層に電気的に接続することでボディ領域の電位を固定することが一般的である。
【０００８】
一方、このようなＰＴＩ構造を使用しない半導体装置においては、ボディ領域の電位を固定するために例えば、非特許文献２に示されるようなＴシェープ型のゲート電極や、ソースタイ型のゲート電極を使用することが提案されていた。
【０００９】
すなわち、非特許文献２の図２．８（ａ）には、ゲート電極がＴ字型をなし、Ｔ字の脚に相当する部分が実質的なゲートとして機能し、Ｔ字の頭に相当する部分が、ソース領域およびドレイン領域の短辺を完全に覆うように延在し、Ｔ字の頭の外方にボディコンタクト領域が設けられた構成が示されている。なお、ボディコンタクト領域はボディ領域と同じ導電型の不純物を高濃度に含んでいる。
【００１０】
また、非特許文献２の図２．８（ｂ）には、ゲート電極のゲート幅方向の中央部近傍からソース領域に向けて突出する凸部を有した、いわゆるソースタイ型のゲート電極が示され、当該凸部の下部のソース領域の表面内には、ソース領域とは導電型の異なる高濃度不純物領域が設けられた構成が示されている。
【００１１】
半導体装置の小型化に伴ってゲート長も短くなるが、Ｔシェープ型のゲート電極では、ゲート電極の一方の端部において電位を固定するので、ゲート長が短くなり、それに比べてゲート幅が極めて長い場合、ボディ領域の抵抗値が高くなり、ボディ領域の電位固定が充分でなくなり、キンクの発生や、動作耐圧が低下する可能性があった。
【００１２】
また、Ｔシェープ型のゲート電極の場合、Ｔ字の頭部の下部はボディ領域と同じ不純物領域であるが、当該不純物領域とＴ字の頭部との間にはゲート絶縁膜が存在するので、そこには不要な容量成分が存在することになり、トランジスタの動作に影響を与える可能性もあった。
【００１３】
一方、ソースタイ型のゲート電極では、ゲート長に比べてゲート幅が極めて長い場合、ソース領域に向けて突出する凸部の個数を増やすことでゲート電極を複数に分割したことと等価になり、短いゲート電極のそれぞれについてボディ領域の電位固定を行うことができる。
【００１４】
しかし、凸部の下部のソース領域の表面内に設ける高濃度不純物領域の形成に際しては、イオン注入により不純物を導入するので、注入マスクの精度に起因する位置ずれにより、凸部の下部の高濃度不純物領域の位置がばらつき、電位固定位置がばらついて、実質的に複数に分割された個々のゲート電極の長さがばらつくことになるので、トランジスタの動作特性がばらつく可能性があった。
【００１５】
【非特許文献１】Yuuichi Hirano et al.,“Bulk-Layout-Compatible 0.18-μｍ SOI-CMOS Technology Using Body-Tied Partial-Trench-Isolation(PTI)”,“IEEE TRANSACTION ON ELECTRON DEVICES.vol.48,NO.12.DECEMBER 2001,pp.2816-2822”
【非特許文献２】Kerry Bernstein and Norman J.Rohrer, “SOI CIRCUIT DESIGN CONCEPTS”,Kluwer Acadmic Publishers,pp.22-23”
【発明の開示】
【発明が解決しようとする課題】
【００１６】
以上説明したように、半導体装置の小型化に伴ってゲート長が短くなり、ゲート長に比べてゲート幅が極めて長い場合には、ボディ領域の電位固定が充分でなくなり、キンクが発生したり、動作耐圧が低下する可能性があったが、Ｔシェープ型のゲート電極やソースタイ型のゲート電極では対応できないという問題があった。
【００１７】
本発明は上記のような問題点を解消するためになされたもので、キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る請求項１記載の半導体装置は、ＳＯＩ基板のＳＯＩ層上に配設されたＭＯＳトランジスタを備えた半導体装置であって、前記ＭＯＳトランジスタは、前記ＳＯＩ層上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極のゲート長方向の両側面外方の前記ＳＯＩ層の表面内にそれぞれ配設された第１の半導体領域および第２の半導体領域と、前記ゲート電極下方の前記ＳＯＩ層の表面内に形成されるチャネル領域をゲート長方向に横切るとともに、前記第１の半導体領域をゲート長方向に横切って前記第１の半導体領域をゲート幅方向に複数に分割する第１の部分トレンチ分離絶縁膜と、前記第１の半導体領域側において、前記第１のトレンチ分離絶縁膜の前記ゲート電極とは反対側の側面に接し、前記ＳＯＩ層の表面から埋め込み酸化膜に達するように設けられた第３の半導体領域とを備え、前記第１の部分トレンチ分離絶縁膜は、その下層に前記第１の半導体領域とは反対導電型の不純物を含んだウエル領域を有し、前記第３の半導体領域は、前記ウエル領域と同じ導電型で前記ウエル領域に接する。
【発明の効果】
【００１９】
本発明に係る請求項１記載の半導体装置によれば、第１の部分トレンチ分離絶縁膜によって、第１の半導体領域をゲート長方向に横切って第１の半導体領域をゲート幅方向に複数に分割するので、実質的にＭＯＳトランジスタのゲート電極を複数に分割することになる。そして、分割されたゲート電極のそれぞれについて、第１の半導体領域側において、第１のトレンチ分離絶縁膜のゲート電極とは反対側の側面に接し、ＳＯＩ層の表面から埋め込み酸化膜に達する第３の半導体領域を設けるので、第１の半導体領域側に設けられた第３の半導体領域から、第１の部分トレンチ分離絶縁膜下層のウエル層を通してゲート電極下層のボディ領域の電位を固定するので、ＭＯＳトランジスタのボディ領域の電位固定を確実に行うことができ、キンクの発生を抑制することができる。また、ＭＯＳトランジスタのゲート電極を実質的に分割するので、動作耐圧を向上させることができる。また、部分トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２０】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１〜図５を用いて本発明に係る実施の形態１の半導体装置１００の構成について説明する。
【００２１】
図１は半導体装置１００の構成を示す平面図であり、図１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図２、図３、図４および図５に示す。
【００２２】
図１に示すように半導体装置１００は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｐ１と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｎ１とを有し、両トランジスタのゲート電極Ｇ１は共通に接続されている。
【００２３】
そして、ＰＭＯＳトランジスタＰ１においては、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有した構成となっている。
【００２４】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴ（第１の部分トレンチ分離絶縁膜）はゲート電極Ｇ１の下方に形成されるチャネル領域をチャネル長方向に横切って分割するように配設されている。なお、ソース領域、ドレイン領域、チャネル領域を分割する部分トレンチ分離絶縁膜は、分割用部分トレンチ分離絶縁膜と呼称する場合がある。
【００２５】
そして、ソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４（第３の半導体領域）が設けられ、当該ボディ固定領域１４は、４つのソース領域１２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【００２６】
また、ゲート電極Ｇ１の下方に形成されるチャネル領域を横切った部分トレンチ分離絶縁膜ＰＴはドレイン領域１３に達し、４つのドレイン領域１３の間にも部分トレンチ分離絶縁膜ＰＴが設けられているが、ドレイン領域１３の対向する側面全体に接するのではなく、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられている。これは、配列の両端に位置するドレイン領域１３の外側においても同様である。
【００２７】
ここで、部分トレンチ分離絶縁膜ＰＴが突出する長さは、部分トレンチ分離絶縁膜ＰＴとゲート電極や半導体領域との重ね合わせ精度に基づいて設定される。このように部分トレンチ分離絶縁膜ＰＴを突出させることで、確実にゲート電極下のボディ領域と接続されるという効果が得られる。
【００２８】
なお、ソース領域およびドレイン領域の配列の両端に位置するソース領域およびドレイン領域の外側に配設される部分トレンチ分離絶縁膜は、外周部分トレンチ分離絶縁膜と呼称する場合がある。
【００２９】
ＮＭＯＳトランジスタＮ１においては、ソース・ドレイン領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列と、２つの独立したドレイン領域２３の配列とを有した構成となっている。
【００３０】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【００３１】
そして、ソース領域２２のゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４（第３の半導体領域）が設けられ、当該ボディ固定領域２４は、２つのソース領域２２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【００３２】
なお、ボディ固定領域１４および２４を、ゲート電極Ｇ１と平行して延在するように構成することで、ボディ固定領域１４および２４が、ソース領域の配列方向に多少ずれるように形成された場合でも、部分トレンチ分離絶縁膜ＰＴとの接触が完全に断たれてしまうことがなく、ＭＯＳトランジスタの動作不良の発生を防止できる。
【００３３】
また、２つのドレイン領域２３の間にも部分トレンチ分離絶縁膜ＰＴが設けられているが、ドレイン領域２３の対向する側面全体に接するのではなく、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられている。これは、配列の両端に位置するドレイン領域２３の外側においても同様である。
【００３４】
ここで、部分トレンチ分離絶縁膜ＰＴが突出する長さは、部分トレンチ分離絶縁膜ＰＴとゲート電極や半導体領域との重ね合わせ精度に基づいて設定される。このように部分トレンチ分離絶縁膜ＰＴを突出させることで、確実にゲート電極下のボディ領域と接続されるという効果が得られる。
【００３５】
ここで、図２〜図５に示すように、半導体装置１００は、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に配設されている。そして、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の周囲は完全トレンチ分離絶縁膜ＦＴによって囲まれており、図３に示すように、ＰＭＯＳトランジスタＰ１の活性層とＮＭＯＳトランジスタＮ１の活性層とは電気的に分離されている。
【００３６】
また、図２に示すように、ＰＭＯＳトランジスタＰ１のボディ固定領域１４は、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように設けられ、部分トレンチ分離絶縁膜ＰＴの下層に存在するＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５と接触する構成となっている。なお、ボディ固定領域１４の上面はシリサイド膜ＳＳで覆われている。
【００３７】
ウエル領域１５は、図４に示すようにボディ領域１１に連続しており、ウエル領域１５を通じてボディ固定領域１４とボディ領域１１との間でキャリアの移動が可能な構成となっている。なお、この構成は、ＮＭＯＳトランジスタＮ１のボディ固定領域２４、部分トレンチ分離絶縁膜ＰＴの下層に存在するＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５およびボディ領域２１においても同様である。
【００３８】
また、図５に示すように、ＰＭＯＳトランジスタＰ１のボディ領域１１の上方にゲート絶縁膜ＧＦを介してゲート電極Ｇ１が設けられ、ゲート電極Ｇ１の側面にはサイドウォール絶縁膜ＳＷが設けられている。
【００３９】
そして、ゲート電極Ｇ１のゲート長方向の両側面外方のボディ領域１１の表面内には、エクステンション層ＥＸが設けられ、エクステンション層ＥＸはソース領域１２およびドレイン領域１３に接触している。
【００４０】
エクステンション層は、ソース・ドレイン領域よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン領域と同一導電型であり、ソース・ドレイン領域として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。ここで、エクステンション層ＥＸ間のボディ領域１１内にゲート電極Ｇ１に沿ってチャネル領域が形成されるが、チャネル領域は図示していない。これはＮＭＯＳトランジスタＮ１においても同様である。
【００４１】
なお、図５に示すように、ソース領域１２およびドレイン領域１３は、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように設けられ、ソース領域１２およびドレイン領域１３の上面はシリサイド膜ＳＳで覆われ、また、ゲート電極Ｇ１の上面もシリサイド膜ＳＳで覆われている。
【００４２】
ＮＭＯＳトランジスタＮ１においても上記と同様のゲート構造を有し、ソース領域２２およびドレイン領域２３の上面はシリサイド膜ＳＳで覆われている。なお、図１においては便宜的にシリサイド膜ＳＳは省略している。
【００４３】
また、図１においては省略しているが、図４に示すようにゲート電極Ｇ１はコンタクトホールＣＨを介して上層の配線層Ｍ１に電気的に接続される。同様に、図５に示すように、ソース領域１２、ドレイン領域１３およびボディ固定領域１４は、コンタクトホールＣＨを介して上層の配線層Ｍ１に接続される。なお、ソース領域１２とボディ固定領域１４とはシリサイド膜ＳＳを介して電気的に接続されるが、図５に示されるように、ソース領域１２とボディ固定領域１４とを共通の配線層Ｍ１に接続しても良いことは言うまでもない。
【００４４】
ソース領域１２とボディ固定領域１４とを電気的に接続することで、ＰＭＯＳトランジスタＰ１のボディ領域１１がソース領域１２の電位に固定されることになる。
【００４５】
また、ＮＭＯＳトランジスタＮ１においては、ボディ領域２１がソース領域２２の電位に固定されることになる。
【００４６】
＜Ａ−２．効果＞
以上説明したように、半導体装置１００においては、ＰＭＯＳトランジスタＰ１ではソース・ドレイン領域をゲート幅方向に沿って４分割することで、実質的にＰＭＯＳトランジスタＰ１側のゲート電極Ｇ１を４分割し、分割されたゲート電極のそれぞれについて、ボディ固定領域１４からウエル領域１５を通じてボディ領域１１の電位を固定する。また、ＮＭＯＳトランジスタＮ１ではソース・ドレイン領域をゲート幅方向に沿って２分割することで、実質的にＮＭＯＳトランジスタＮ１側のゲート電極Ｇ１を２分割し、分割されたゲート電極のそれぞれについて、ボディ固定領域２４からウエル領域２５を通じてボディ領域２１の電位を固定する。
【００４７】
従って、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制することができる。
【００４８】
また、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１においては、実質的にゲート電極Ｇ１を分割するので、動作耐圧を向上させることができる。
【００４９】
すなわち、ＭＯＳトランジスタの動作耐圧はチャネル幅によって制限され、チャネル幅が長くなると、動作耐圧が低下する。
【００５０】
これは、駆動能力の大きなＮＭＯＳトランジスタの方が顕著であり、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよりもチャネル幅を長くできる。
【００５１】
しかし、何れにせよ動作耐圧はチャネル幅によって制限されるが、部分トレンチ分離絶縁膜ＰＴによってゲート電極Ｇ１下のチャネル領域をゲート幅方向に分割することで、チャネル幅が実質的に短くなり、１つのチャネル領域に印加可能な電圧を高くでき、トランジスタ全体の動作耐圧を向上させることができる。
【００５２】
また、ソース・ドレイン領域を部分トレンチ分離絶縁膜ＰＴおよび完全トレンチ分離絶縁膜ＦＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【００５３】
また、ＰＭＯＳトランジスタＰ１のドレイン領域１３およびＮＭＯＳトランジスタＮ１のドレイン領域２３の側面は、大部分が完全トレンチ分離絶縁膜ＦＴに接しており、部分トレンチ分離絶縁膜ＰＴに接する部分は一部分だけである。
【００５４】
このような構成を採ることで、ドレイン領域１３および２３の大部分が完全トレンチ分離絶縁膜ＦＴで囲まれ、その分だけ、ＰＮ接合の接合面積が減るので、ドレイン領域１３および２３における寄生接合容量が小さく、充放電に費やす時間が少なくて済むので、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【００５５】
一方、ＰＭＯＳトランジスタＰ１のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ１のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなるが、ソース領域側における接合容量の増加は電流の安定供給に寄与するので、電源供給を安定化させることができる。
【００５６】
また、半導体装置１００の上方には配線層Ｍ１が配設されるが、完全トレンチ分離絶縁膜ＦＴ上の配線層Ｍ１に寄生する寄生容量と、部分トレンチ分離絶縁膜ＰＴ上の配線層Ｍ１に寄生する寄生容量とでは、後者の方が大きくなる。
【００５７】
従って、ドレイン領域１３および２３側では部分トレンチ分離絶縁膜ＰＴの形成領域を最小限に止めることで、配線層Ｍ１に寄生する寄生容量を抑制して、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【００５８】
＜Ａ−３．応用例＞
以上説明した半導体装置１００は、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の配列を示したが、図６においては、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１の配列（第１の組）、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２の配列（第２の組）、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３の配列（第３の組）の３組のトランジスタの配列を配設した半導体装置１００Ａの構成を示す。
【００５９】
なお、図６に示す半導体装置１００Ａにおいて、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。また、図６に示すＦ−Ｆ線およびＧ−Ｇ線での矢示断面を、それぞれ図７および図８に示す。なお、Ｂ−Ｂ線およびＤ−Ｄ線での断面構成は、それぞれ図３および図４に示した構成と同じである。
【００６０】
図６に示すように、第１の組と第２の組においてはドレイン領域１３および２３を共通に使用しており、第２の組と第３の組においては、ボディ固定領域１４および２４を共通に使用している。
【００６１】
また、図７に示すように、ＰＭＯＳトランジスタＰ１１およびＰ１２のドレイン領域１３間は、完全トレンチ分離絶縁膜ＦＴによって電気的に分離されている。従って、ドレイン領域１３どうしを電気的に接続するには、図８に示すように各ドレイン領域１３をコンタクトホールＣＨを介して上層の配線層Ｍ１に共通に接続することになる。
【００６２】
このような構成を採ることで、第１の組〜第３の組において、ＰＭＯＳトランジスタＰ１１〜Ｐ１３が並列に接続され、ＮＭＯＳトランジスタＮ１１〜Ｎ１３が並列に接続された構成を、極力小さなレイアウト面積で得ることができる。
【００６３】
ここで、半導体装置１００Ａの上層に配設される配線層Ｍ１の配設パターンの一例を図９に示す。
【００６４】
図９に示すように、ＰＭＯＳトランジスタＰ１１〜Ｐ１３の複数のドレイン領域１３およびＮＭＯＳトランジスタＮ１１〜Ｎ１３の複数のドレイン領域２３は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【００６５】
また、ＰＭＯＳトランジスタＰ１１〜Ｐ１３の複数のソース領域１２およびボディ固定領域１４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮ１１〜Ｎ１３の複数のソース領域２２およびボディ固定領域２４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。
【００６６】
また、複数のゲート電極Ｇ１は共通して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子ＩＮに接続されている。
【００６７】
このような配線を行うことで、半導体装置１００Ａはインバータとして機能する。なお、図９においては、上記インバータを回路記号で表したものを併記している。
【００６８】
また、図１０には、半導体装置１００Ａの上層に配設される配線層Ｍ１の配設パターンの他の例を示す。
【００６９】
図１０においては、基本的には図９に示した配線層Ｍ１の配設パターンと同じであり、半導体装置１００Ａをインバータとして使用する配線を示しているが、ＰＭＯＳトランジスタＰ１１〜Ｐ１３の複数のソース領域１２およびＮＭＯＳトランジスタＮ１１〜Ｎ１３の複数のソース領域２２のうち、それぞれ一部だけがコンタクトホールＣＨを介して配線層Ｍ１に接続され、残りのソース領域１２および２２は配線層Ｍ１には接続されていない。
【００７０】
各トランジスタにおける全てのソース領域１２および２２は、図８に示すようにシリサイド膜ＳＳで共通に覆われており、電気的に接続されているので、その一部を配線層Ｍ１に電気的に接続すれば、各トランジスタのソース領域は共通して配線層Ｍ１に電気的に接続されることになる。
【００７１】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図１１〜図１５を用いて本発明に係る実施の形態２の半導体装置２００の構成について説明する。
【００７２】
図１１は半導体装置２００の構成を示す平面図であり、図１１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図１２、図１３、図１４および図１５に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７３】
図１１に示すように半導体装置２００においては、ＰＭＯＳトランジスタＰ２のソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４が設けられ、当該ボディ固定領域１４は、４つのソース領域１２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【００７４】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも、部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、ボディ固定領域１４の長手方向端部の側面にも接するように配設されている。
【００７５】
そして、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように（図１２参照）部分トレンチ分離絶縁膜ＰＴ（第２の部分トレンチ分離絶縁膜）が設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ボディ固定領域の側面に接するように配設される部分トレンチ分離絶縁膜は、外周部分トレンチ分離絶縁膜と呼称する場合がある。
【００７６】
また、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図１２および図１５に示されるように、ボディ固定領域１４とウエル領域１５とが接触する構成となっている。
【００７７】
ＮＭＯＳトランジスタＮ２においては、ソース領域２２のゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４が設けられ、当該ボディ固定領域２４は、２つのソース領域２２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【００７８】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、ボディ固定領域２４の長手方向端部の側面にも接するように配設されている。
【００７９】
そして、ボディ固定領域２４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域２４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【００８０】
その他の構成については、図１〜５に示した半導体装置１００と同一であり説明は省略する。
【００８１】
＜Ｂ−２．効果＞
以上説明した半導体装置２００においては、ＭＯＳトランジスタのソース・ドレイン領域をゲート幅方向に沿って分割することで、図１〜図５を用いて説明した半導体装置１００と同様に、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制できるとともに、動作耐圧を向上させることができる。
【００８２】
また、ソース・ドレイン領域を部分トレンチ分離絶縁膜ＰＴおよび完全トレンチ分離絶縁膜ＦＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【００８３】
また、ドレイン領域１３および２３の大部分が完全トレンチ分離絶縁膜ＦＴで囲まれた構成を採ることで、その分だけ、ＰＮ接合の接合面積が減るので、ドレイン領域１３および２３における寄生接合容量が小さく、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【００８４】
一方、ＰＭＯＳトランジスタＰ２のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ２のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【００８５】
さらに、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【００８６】
なお、ドレイン領域１３および２３側では部分トレンチ分離絶縁膜ＰＴの形成領域を最小限に止めることで、配線層Ｍ１に寄生する寄生容量を抑制して、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【００８７】
＜Ｂ−３．応用例＞
以上説明した半導体装置２００は、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２の配列を示したが、図１６においては、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１の配列（第１の組）、ＰＭＯＳトランジスタＰ２２およびＮＭＯＳトランジスタＮ２２の配列（第２の組）、ＰＭＯＳトランジスタＰ２３およびＮＭＯＳトランジスタＮ２３の配列（第３の組）の３組のトランジスタの配列を配設した半導体装置２００Ａの構成を示す。
【００８８】
なお、図１６に示す半導体装置２００Ａにおいては、図６に示した半導体装置１００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。また、図１６に示すＦ−Ｆ線およびＧ−Ｇ線での矢示断面を、それぞれ図１７および図１８に示す。なお、Ｂ−Ｂ線およびＤ−Ｄ線での断面構成は、それぞれ図１３および図１４に示した構成と同じである。
【００８９】
図１６に示すように、第１の組と第２の組においてはドレイン領域１３および２３を共通に使用しており、第２の組と第３の組においては、ボディ固定領域１４および２４を共通に使用している。
【００９０】
また、図１７に示すように、ＰＭＯＳトランジスタＰ２１およびＰ２２のドレイン領域１３間は、完全トレンチ分離絶縁膜ＦＴによって電気的に分離されている。従って、ドレイン領域１３どうしを電気的に接続するには、図１８に示すように各ドレイン領域１３をコンタクトホールＣＨを介して上層の配線層Ｍ１に共通に接続することになる。これは、ＮＭＯＳトランジスタＮ２１およびＮ２２のドレイン領域２３間においても同じである。
【００９１】
このような構成を採ることで、第１の組〜第３の組において、ＰＭＯＳトランジスタＰ２１〜Ｐ２３が並列に接続され、ＮＭＯＳトランジスタＮ２１〜Ｎ２３が並列に接続された構成を、極力小さなレイアウト面積で得ることができる。
【００９２】
ここで、半導体装置１００Ａの上層に配設される配線層Ｍ１の配設パターンの一例を図１９に示す。
【００９３】
図１９に示すように、ＰＭＯＳトランジスタＰ２１〜Ｐ２３の複数のドレイン領域１３およびＮＭＯＳトランジスタＮ２１〜Ｎ２３の複数のドレイン領域２３は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【００９４】
また、ＰＭＯＳトランジスタＰ２１〜Ｐ２３の複数のソース領域１２およびボディ固定領域１４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮ２１〜Ｎ２３の複数のソース領域２２およびボディ固定領域２４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。
【００９５】
また、複数のゲート電極Ｇ１は共通して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子ＩＮに接続されている。
【００９６】
このような配線を行うことで、半導体装置２００Ａはインバータとして機能する。なお、図１９においては、上記インバータを回路記号で表したものを併記している。
【００９７】
また、図２０には、半導体装置２００Ａの上層に配設される配線層Ｍ１の配設パターンの他の例を示す。
【００９８】
図２０においては、基本的には図１９に示した配線層Ｍ１の配設パターンと同じであり、半導体装置１００Ａをインバータとして使用する配線を示しているが、ＰＭＯＳトランジスタＰ２１〜Ｐ２３の複数のソース領域１２およびＮＭＯＳトランジスタＮ２１〜Ｎ２３の複数のソース領域２２のうち、それぞれ一部だけがコンタクトホールＣＨを介して配線層Ｍ１に接続され、残りのソース領域１２および２２は配線層Ｍ１には接続されていない。
【００９９】
各トランジスタにおける全てのソース領域１２および２２は、図１８に示すようにシリサイド膜ＳＳで共通に覆われており、電気的に接続されているので、その一部を配線層Ｍ１に電気的に接続すれば、各トランジスタのソース領域は共通して配線層Ｍ１に電気的に接続されることになる。
【０１００】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
図２１〜図２５を用いて本発明に係る実施の形態３の半導体装置３００の構成について説明する。
【０１０１】
図２１は半導体装置３００の構成を示す平面図であり、図２１に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図２２、図２３、図２４および図２５に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０２】
図２１に示すように半導体装置３００のＰＭＯＳトランジスタＰ３においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０１０３】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１０４】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはおらず、ドレイン領域１３Ａが突出した部分トレンチ分離絶縁膜ＰＴを囲むように構成されている。
【０１０５】
ＮＭＯＳトランジスタＮ３においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０１０６】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１０７】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはおらず、ドレイン領域２３Ａが突出した部分トレンチ分離絶縁膜ＰＴを囲むように構成されている。
【０１０８】
その他の構成については、図１〜５に示した半導体装置１００と同一であり説明は省略する。
【０１０９】
＜Ｃ−２．効果＞
以上説明した半導体装置３００においては、ＭＯＳトランジスタのソース領域をゲート幅方向に沿って分割することで、図１〜図５を用いて説明した半導体装置１００と同様に、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制するとともに、動作耐圧を向上させることができる。
【０１１０】
また、ソース領域１２および２２を部分トレンチ分離絶縁膜ＰＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【０１１１】
なお、ドレイン領域１３Ａおよび２３Ａは連続した構成となっているので、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０１１２】
また、ドレイン領域１３Ａおよび２３Ａの大部分が完全トレンチ分離絶縁膜ＦＴで囲まれた構成を採ることで、その分だけ、ＰＮ接合の接合面積が減るので、ドレイン領域１３Ａおよび２３Ａにおける寄生接合容量が小さく、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【０１１３】
一方、ＰＭＯＳトランジスタＰ３のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ３のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０１１４】
なお、ドレイン領域１３Ａおよび２３Ａ側では部分トレンチ分離絶縁膜ＰＴの形成領域を最小限に止めることで、配線層Ｍ１に寄生する寄生容量を抑制して、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【０１１５】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
図２６〜図３０を用いて本発明に係る実施の形態４の半導体装置４００の構成について説明する。
【０１１６】
図２６は半導体装置４００の構成を示す平面図であり、図２６に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図２７、図２８、図２９および図３０に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１７】
図２６に示すように半導体装置４００においては、ＰＭＯＳトランジスタＰ４のソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４が設けられ、当該ボディ固定領域１４は、４つのソース領域１２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【０１１８】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも、部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、ボディ固定領域１４の長手方向端部の側面にも接するように配設されている。
【０１１９】
そして、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように（図２７参照）部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図２７および図３０に示されるように、ボディ固定領域１４とウエル領域１５とが接触する構成となっている。
【０１２０】
ＮＭＯＳトランジスタＮ４においては、ソース領域２２のゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４が設けられ、当該ボディ固定領域２４は、２つのソース領域２２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【０１２１】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、ボディ固定領域２４の長手方向端部の側面にも接するように配設されている。
【０１２２】
そして、ボディ固定領域２４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域２４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０１２３】
図２６に示すように半導体装置４００のＰＭＯＳトランジスタＰ４においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０１２４】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０１２５】
ＮＭＯＳトランジスタＮ４においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０１２６】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０１２７】
その他の構成については、図１〜５に示した半導体装置１００と同一であり説明は省略する。
【０１２８】
＜Ｄ−２．効果＞
以上説明した半導体装置４００においては、図１〜図５を用いて説明した半導体装置１００と同様に、ＭＯＳトランジスタのソース領域をゲート幅方向に沿って分割することで、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制するとともに、動作耐圧を向上させることができる。
【０１２９】
また、ソース領域１２および２２を部分トレンチ分離絶縁膜ＰＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【０１３０】
また、ドレイン領域１３Ａおよび２３Ａの大部分が完全トレンチ分離絶縁膜ＦＴで囲まれた構成を採ることで、その分だけ、ＰＮ接合の接合面積が減るので、ドレイン領域１３Ａおよび２３Ａにおける寄生接合容量が小さく、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【０１３１】
一方、ＰＭＯＳトランジスタＰ４のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ４のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０１３２】
さらに、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０１３３】
なお、ドレイン領域１３Ａおよび２３Ａ側では部分トレンチ分離絶縁膜ＰＴの形成領域を最小限に止めることで、配線層Ｍ１に寄生する寄生容量を抑制して、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【０１３４】
＜Ｄ−３．応用例１＞
以上説明した半導体装置４００は、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４の配列を示したが、図３１においては、応用例１として、ゲート電極Ｇ１が共通に接続されたＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１の配列（第１の組）、ＰＭＯＳトランジスタＰ４２およびＮＭＯＳトランジスタＮ４２の配列（第２の組）、ＰＭＯＳトランジスタＰ４３およびＮＭＯＳトランジスタＮ４３の配列（第３の組）の３組のトランジスタの配列を配設した半導体装置４００Ａの構成を示す。
【０１３５】
なお、図３１に示す半導体装置４００Ａにおいては、図６に示した半導体装置１００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。また、図３１に示すＦ−Ｆ線およびＧ−Ｇ線での矢示断面を、それぞれ図３２および図３３に示す。なお、Ｂ−Ｂ線およびＤ−Ｄ線での断面構成は、それぞれ図１３および図１４に示した構成と同じである。
【０１３６】
図３１に示すように、第１の組と第２の組においてはドレイン領域１３Ａおよび２３Ａを共通に使用しており、第２の組と第３の組においては、ボディ固定領域１４および２４を共通に使用している。
【０１３７】
また、図３１に示すように、ＰＭＯＳトランジスタＰ４１およびＰ４２においてはドレイン領域１３Ａを共通に使用し、図３２および図３３に示すように、ドレイン領域１３Ａ上はシリサイド膜３３によって覆われている。これは、ＮＭＯＳトランジスタＮ４１およびＮ４２におけるドレイン領域２３Ａにおいても同じである。
【０１３８】
このような構成を採ることで、第１の組〜第３の組において、ＰＭＯＳトランジスタＰ４１〜Ｐ４３が並列に接続され、ＮＭＯＳトランジスタＮ４１〜Ｎ４３が並列に接続された構成を、極力小さなレイアウト面積で得ることができる。
【０１３９】
ここで、半導体装置４００Ａの上層に配設される配線層Ｍ１の配設パターンの一例を図３４に示す。
【０１４０】
図３４に示すように、ＰＭＯＳトランジスタＰ４１〜Ｐ４３のドレイン領域１３ＡおよびＮＭＯＳトランジスタＮ４１〜Ｎ４３のドレイン領域２３Ａは、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【０１４１】
また、ＰＭＯＳトランジスタＰ４１〜Ｐ４３の複数のソース領域１２およびボディ固定領域１４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮ４１〜Ｎ４３の複数のソース領域２２およびボディ固定領域２４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。
【０１４２】
また、複数のゲート電極Ｇ１は共通して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子ＩＮに接続されている。
【０１４３】
このような配線を行うことで、半導体装置４００Ａはインバータとして機能する。なお、図３４においては、上記インバータを回路記号で表したものを併記している。
【０１４４】
また、図３５には、半導体装置４００Ａの上層に配設される配線層Ｍ１の配設パターンの他の例を示す。
【０１４５】
図３５においては、基本的には図３４に示した配線層Ｍ１の配設パターンと同じであり、半導体装置４００Ａをインバータとして使用する配線を示しているが、ＰＭＯＳトランジスタＰ４１〜Ｐ４３の複数のソース領域１２およびＮＭＯＳトランジスタＮ４１〜Ｎ４３の複数のソース領域２２のうち、それぞれ一部だけがコンタクトホールＣＨを介して配線層Ｍ１に接続され、残りのソース領域１２および２２は配線層Ｍ１には接続されていない。
【０１４６】
各トランジスタにおける全てのソース領域１２および２２は、図３３に示すようにシリサイド膜ＳＳで共通に覆われており、電気的に接続されているので、その一部を配線層Ｍ１に電気的に接続すれば、各トランジスタのソース領域は共通して配線層Ｍ１に電気的に接続されることになる。
【０１４７】
また、図３６には、半導体装置４００Ａの上層に配設される配線層Ｍ１の配設パターンのさらなる他の例を示す。
【０１４８】
図３６においては、基本的には図３５に示した配線層Ｍ１の配設パターンと同じであるが、ＰＭＯＳトランジスタＰ４１〜Ｐ４３のドレイン領域１３ＡおよびＮＭＯＳトランジスタＮ４１〜Ｎ４３のドレイン領域２３Ａにおいては、その上方の一部を覆うように配線層Ｍ１が形成され、配線層Ｍ１直下のドレイン領域１３Ａおよび２３ＡがコンタクトホールＣＨを介して配線層Ｍ１に接続され、ドレイン領域１３Ａおよび２３Ａの他の部分は配線層Ｍ１には接続されていない。
【０１４９】
各トランジスタにおけるドレイン領域１３Ａおよび２３Ａ分割されておらず、また、図３３に示すようにシリサイド膜ＳＳで覆われているので、その一部を配線層Ｍ１に電気的に接続すれば、各トランジスタのドレイン領域は配線層Ｍ１に電気的に接続されることになる。
【０１５０】
＜Ｄ−４．応用例２＞
半導体装置４００の応用例２として図３７に示すような構成も考えられる。
すなわち、図３７においては、図３１に示した半導体装置４００ＡをインバータＩＶ１として使用するとともに、図２６に示した半導体装置４００をインバータＩＶ２として使用する例を示している。
【０１５１】
図３７に示すインバータＩＶ１は、図３１に示した半導体装置４００Ａに、図３６を用いて説明したパターンの配線層Ｍ１を配設することで得られるインバータであり、図３６と同じ構成には同じ符号を付している。なお、ＰＭＯＳトランジスタＰ４１〜Ｐ４３のドレイン領域１３ＡおよびＮＭＯＳトランジスタＮ４１〜Ｎ４３のドレイン領域２３Ａが共通に接続される配線層Ｍ１が、インバータＩＶ１の出力端子となる。
【０１５２】
また、インバータＩＶ２においては、ＰＭＯＳトランジスタＰ４のドレイン領域１３ＡおよびＮＭＯＳトランジスタＮ４のドレイン領域２３Ａは、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【０１５３】
また、ＰＭＯＳトランジスタＰ４の複数のソース領域１２およびボディ固定領域１４の一部が、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続されている。
【０１５４】
また、ＮＭＯＳトランジスタＮ４の複数のソース領域２２およびボディ固定領域２４の一部が、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。また、ゲート電極Ｇ１は共通して配線層Ｍ１に接続され、当該配線層Ｍ１が、インバータＩＶ２の入力端子となる。
【０１５５】
そして、インバータＩＶ１の出力とインバータＩＶ２の入力との間には、トランスミッションゲートＴＧが配設されている。
【０１５６】
トランスミッションゲートＴＧは、ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０を有し、それぞれのソース領域３２および４２がコンタクトホールＣＨを介して配線層Ｍ１に共通に接続され、当該配線層Ｍ１はインバータＩＶ１の出力端子に接続されている。また、それぞれのドレイン領域３３および４３がコンタクトホールＣＨを介して配線層Ｍ１に共通に接続され、当該配線層Ｍ１はインバータＩＶ２の入力端子に接続されている。
【０１５７】
ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０のそれぞれのゲート電極Ｇ１１およびＧ１２は、インバータＩＶ１およびＩＶ２のゲート電極Ｇ１と並列に設けられ、ゲート電極Ｇ１１の一方の端部にはコンタクトホールＣＨを介してゲート入力Ｘ’が与えられ、ゲート電極Ｇ１２の一方の端部にはコンタクトホールＣＨを介してゲート入力Ｘが与えられる構成となっている。
【０１５８】
なお、ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０のボディ領域は、それぞれゲート電極Ｇ１１およびＧ１２の他方の端部の外方に設けられたボディ固定領域３４および４４に電気的に接続される構成となっている。
【０１５９】
すなわち、ゲート電極Ｇ１１およびＧ１２の他方の端部と、ボディ固定領域３４および４４との間には部分トレンチ分離絶縁膜ＰＴが配設され、当該部分トレンチ分離絶縁膜ＰＴの下層に存在するウエル領域を通じてキャリアの移動が可能な構成となっている。
【０１６０】
なお、ボディ固定領域３４は、コンタクトホールＣＨを介して電源電位ＶＤＤを供給する配線層Ｍ１に接続され、ボディ固定領域４４は、コンタクトホールＣＨを介して接地電位ＧＮＤを供給する配線層Ｍ１に接続されている。
【０１６１】
なお、図３７においては、上記インバータＩＶ１、ＩＶ２およびトランスミッションゲートＴＧを回路記号で表したものを併記している。
【０１６２】
＜Ｄ−５．応用例３＞
半導体装置４００の応用例３として図３８に示すような構成も考えられる。
すなわち、図３８においては、図３１に示した半導体装置４００ＡをインバータＩＶ１として使用するとともに、従来的なソースタイ構造を有するＭＯＳトランジスタを用いてインバータＩＶ３を構成する例を示している。
【０１６３】
図３８に示すインバータＩＶ１およびトランスミッションゲートＴＧは、図３７を用いて説明した構成と同じであるので説明は省略する。
【０１６４】
図３８に示すインバータＩＶ３は、共通のゲート電極Ｇ１３を有するＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０を備えている。
【０１６５】
そして、ＰＭＯＳトランジスタＰ２０のソース領域１０２の表面内には、Ｎ型不純物を比較的高濃度に含んだボディ固定領域１０４が選択的に設けられている。
【０１６６】
同様に、ＮＭＯＳトランジスタＮ２０のソース領域２０２の表面内には、Ｐ型不純物を比較的高濃度に含んだボディ固定領域２０４が選択的に設けられている。
【０１６７】
ボディ固定領域１０４および２０４は、ゲート電極Ｇ１３の下に存在するボディ領域に接触するように設けられ、ボディ領域の電位を固定することができる。
【０１６８】
なお、図示は省略しているが、ソース領域１０２および２０２の表面は、ボディ固定領域１０４および２０４の表面を含めてシリサイド膜で覆われており、ソース領域１０２および２０２を、それぞれ電源電位ＶＤＤおよび接地電位ＧＮＤに接続することで、ＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０のボディ領域の電位を固定することができる。
【０１６９】
また、インバータＩＶ３においては、ＰＭＯＳトランジスタＰ２０のドレイン領域１０３およびＮＭＯＳトランジスタＮ２０のドレイン領域２０３は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【０１７０】
また、ゲート電極Ｇ１は共通して配線層Ｍ１に接続され、当該配線層Ｍ１が、インバータＩＶ３の入力端子となる。
【０１７１】
そして、ソース領域１０２および２０４をそれぞれ囲むように部分トレンチ分離絶縁膜ＰＴが配設され、ＰＭＯＳトランジスタＰ２０およびＮＭＯＳトランジスタＮ２０のボディ領域は、それぞれゲート電極Ｇ１３の端部の外方に設けられたボディ固定領域３４Ａおよび４４Ａに電気的に接続される構成となっている。
【０１７２】
すなわち、ゲート電極Ｇ１３の２つの端部と、ボディ固定領域３４Ａおよび４４Ａとの間には部分トレンチ分離絶縁膜ＰＴが配設されており、当該部分トレンチ分離絶縁膜ＰＴの下層に存在するウエル領域を通じてキャリアの移動が可能な構成となっている。
【０１７３】
ボディ固定領域３４Ａは、コンタクトホールＣＨを介して電源電位ＶＤＤを供給する配線層Ｍ１に接続され、ボディ固定領域４４Ａは、コンタクトホールＣＨを介して接地電位ＧＮＤを供給する配線層Ｍ１に接続されている。
【０１７４】
なお、ボディ固定領域３４Ａおよび４４ＡはトランスミッションゲートＴＧの近傍まで延在し、トランスミッションゲートＴＧのＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０のボディ領域も電気的に接続される構成となっている。その構成は、図３７を用いて説明したボディ固定領域３４および４４との接続と同じであるので説明は省略する。
【０１７５】
このように、ボディ領域の電位固定を、ソースタイ構造および部分トレンチ分離絶縁膜を利用して行うことで、ボディ領域の電位固定をより確実に行うことができる。
【０１７６】
＜Ｄ−６．応用例４＞
半導体装置４００の応用例４として図３９に示すような構成も考えられる。
すなわち、図３９においては、図３１に示した半導体装置４００ＡをインバータＩＶ１として使用するとともに、従来的なソースタイ構造を有するＭＯＳトランジスタを用いてインバータＩＶ４を構成する例を示している。
【０１７７】
図３９に示すインバータＩＶ１およびトランスミッションゲートＴＧは、図３７を用いて説明した構成と同じであるので説明は省略する。
【０１７８】
図３９に示すインバータＩＶ４は、共通のゲート電極Ｇ１４を有するＰＭＯＳトランジスタＰ３０およびＮＭＯＳトランジスタＮ３０を備えている。
【０１７９】
そして、ＰＭＯＳトランジスタＰ３０のソース領域１０２の表面内には、Ｎ型不純物を比較的高濃度に含んだボディ固定領域１０４が選択的に設けられている。
【０１８０】
同様に、ＮＭＯＳトランジスタＮ３０のソース領域２０２の表面内には、Ｐ型不純物を比較的高濃度に含んだボディ固定領域２０４が選択的に設けられている。
【０１８１】
ボディ固定領域１０４および２０４は、ゲート電極Ｇ１４から離れた位置に設けられ、ゲート電極Ｇ１４とボディ固定領域１０４および２０４との間には、ゲート電極Ｇ１４から分岐した分岐ゲート電極ＢＧが存在している。
【０１８２】
分岐ゲート電極ＢＧの構造はゲート電極Ｇ１３と同じであり、ボディ固定領域１０４および２０４は、分岐ゲート電極ＢＧの下に存在するボディ領域に接触するように設けられ、ボディ領域の電位を固定することができる。
【０１８３】
なお、図示は省略しているが、ソース領域１０２および２０２の表面は、ボディ固定領域１０４および２０４の表面を含めてシリサイド膜で覆われており、ソース領域１０２および２０２を、それぞれ電源電位ＶＤＤおよび接地電位ＧＮＤに接続することで、ＰＭＯＳトランジスタＰ３０およびＮＭＯＳトランジスタＮ３０のボディ領域の電位を固定することができる。なお、その他の構成は図３８に示した構成と同じであるので、説明省略する。
【０１８４】
このような構成を採ることで、ゲート電極Ｇ１３のゲート長が細く、加工精度の関係から、ボディ固定領域１０４および２０４とボディ領域とを直接に接触させることが難しい場合でも、ボディ領域の電位を確実に固定することができる。
【０１８５】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
図４０〜図４４を用いて本発明に係る実施の形態５の半導体装置５００の構成について説明する。
【０１８６】
図４０は半導体装置５００の構成を示す平面図であり、図４０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図４１、図４２、図４３および図４４に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８７】
図４０に示すように半導体装置５００においては、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ５とを有し、両トランジスタのゲート電極Ｇ１は共通に接続されている。
【０１８８】
ＰＭＯＳトランジスタＰ５においては、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有した構成となっている。
【０１８９】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１９０】
そして、ソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４が設けられ、当該ボディ固定領域１４は、４つのソース領域１２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【０１９１】
また、４つのドレイン領域１３の間、および配列の両端に位置するドレイン領域１３の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。なお、ドレイン領域の外側に配設される部分トレンチ分離絶縁膜は、ＭＯＳトランジスタの外周に設けられるので、外周部分トレンチ分離絶縁膜と呼称する場合がある。
【０１９２】
そして、ドレイン領域１３のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、４つのドレイン領域１３の側面に接するとともに、４つのドレイン領域１３間およびドレイン領域１３の配列の外側に設けられた部分トレンチ分離絶縁膜ＰＴの側面にも接している。これにより、４つのドレイン領域１３は、部分トレンチ分離絶縁膜ＰＴで囲まれることになる。
【０１９３】
ＮＭＯＳトランジスタＮ５においては、ソース・ドレイン領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列と、２つの独立したドレイン領域２３の配列とを有した構成となっている。
【０１９４】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１９５】
そして、ソース領域２２のゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４が設けられ、当該ボディ固定領域２４は、２つのソース領域２２の側面に接するとともに、部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面にも接して、ゲート電極Ｇ１と平行して延在するように配設されている。
【０１９６】
また、２つのドレイン領域２３の間、および配列の両端に位置するドレイン領域２３の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１９７】
そして、ドレイン領域２３のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、２つのドレイン領域２３の側面に接するとともに、２つのドレイン領域２３間およびドレイン領域２３の配列の外側に設けられた部分トレンチ分離絶縁膜ＰＴの側面にも接している。これにより、２つのドレイン領域２３は、部分トレンチ分離絶縁膜ＰＴで囲まれることになる。
【０１９８】
図４１に示すように、ＰＭＯＳトランジスタＰ５のボディ固定領域１４は、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように設けられ、部分トレンチ分離絶縁膜ＰＴの下層に存在するＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５と接触する構成となっている。
【０１９９】
ウエル領域１５は部分トレンチ分離絶縁膜ＰＴの下層に存在し、半導体装置５００では、ドレイン領域１３および２３が部分トレンチ分離絶縁膜ＰＴで囲まれるので、ドレイン領域１３および２３の周囲にはウエル領域１５が存在することになる。
【０２００】
＜Ｅ−２．効果＞
以上説明したように、半導体装置５００においては、ＭＯＳトランジスタのソース・ドレイン領域をゲート幅方向に沿って分割することで、図１〜図５を用いて説明した半導体装置１００と同様に、ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制できるとともに、動作耐圧を向上させることができる。
【０２０１】
また、ソース・ドレイン領域を部分トレンチ分離絶縁膜ＰＴおよび完全トレンチ分離絶縁膜ＦＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【０２０２】
また、ドレイン領域１３および２３が部分トレンチ分離絶縁膜ＰＴで囲まれるので、ドレイン領域１３および２３の周囲にはウエル領域１５が存在し、ドレイン領域１３および２３の周囲の任意の場所にボディ固定領域を設けることができ、当該ボディ固定領域を介してボディ領域の電位を固定することができる。
【０２０３】
これにより、ボディ領域はソース領域１２および２２側からも、ドレイン領域１３および２３側からも電位固定が可能となり、ボディ領域がフローティング状態になることが確実に防止され、ボディ領域がフローティング状態になることによる容量成分の発生を防止できる。
【０２０４】
なお、ＰＭＯＳトランジスタＰ５のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ５のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなるが、ソース領域側における接合容量の増加は電流の安定供給に寄与するので、電源供給を安定化させることができる。
【０２０５】
＜Ｅ−３．変形例１＞
次に、以上説明した実施の形態５の変形例１の構成について説明する。
図４５は半導体装置５０１の構成を示す平面図であり、図４５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図４６、図４７、図４８および図４９に示す。なお、図４０〜４４に示した半導体装置５００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０６】
図４５に示すように半導体装置５０１においては、ＰＭＯＳトランジスタＰ５１のボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように（図４６参照）部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図４６に示されるように、ボディ固定領域１４とウエル領域１５とが接触する構成となっている。
【０２０７】
ＮＭＯＳトランジスタＮ５１においては、ボディ固定領域２４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域２４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０２０８】
このような構成を採ることで、ＰＭＯＳトランジスタＰ５１のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ５１のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０２０９】
さらに、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０２１０】
＜Ｅ−４．変形例２＞
次に、実施の形態５の変形例２の構成について説明する。
図５０は半導体装置５０２の構成を示す平面図であり、図５０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図５１、図５２、図５３および図５４に示す。なお、図５０〜５４に示した半導体装置５００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２１１】
図５０に示すように半導体装置５０２のＰＭＯＳトランジスタＰ５２においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０２１２】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２１３】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成なっており、分割されてはいない。
【０２１４】
ＮＭＯＳトランジスタＮ５２においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０２１５】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２１６】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２１７】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０２１８】
＜Ｅ−５．変形例３＞
次に、実施の形態５の変形例３の構成について説明する。
図５５は半導体装置５０３の構成を示す平面図であり、図５５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図５６、図５７、図５８および図５９に示す。なお、図５０〜５４に示した半導体装置５００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２１９】
図５５に示すように半導体装置５０３のＰＭＯＳトランジスタＰ５３においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０２２０】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２２１】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２２２】
ＮＭＯＳトランジスタＮ５３においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０２２３】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２２４】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２２５】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０２２６】
また、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように（図５６参照）部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図５６および図５９に示されるように、ボディ固定領域１４とウエル領域１５とが接触する構成となっている。
【０２２７】
ＮＭＯＳトランジスタＮ５３においては、ボディ固定領域２４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域２４は部分トレンチ分離絶縁膜ＰＴによって囲まれている。なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０２２８】
このような構成を採ることで、ＰＭＯＳトランジスタＰ５１のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４に接し、また、ＮＭＯＳトランジスタＮ５１のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４に接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０２２９】
さらに、ボディ固定領域１４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、ボディ固定領域１４は部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０２３０】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
図６０〜図６４を用いて本発明に係る実施の形態６の半導体装置６００の構成について説明する。
【０２３１】
図６０は半導体装置６００の構成を示す平面図であり、図６０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図６１、図６２、図６３および図６４に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２３２】
図６０に示すように半導体装置６００においては、ＰＭＯＳトランジスタＰ６と、ＮＭＯＳトランジスタＮ６とを有し、両トランジスタのゲート電極Ｇ１は共通に接続されている。
【０２３３】
ＰＭＯＳトランジスタＰ６においては、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有した構成となっている。
【０２３４】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。そして、当該部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面に接するように（図６１参照）Ｎ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４Ａが設けられている。なお、ボディ固定領域１４Ａはソース領域１２の配列方向の側面にも接するように配設されている。
【０２３５】
また、４つのドレイン領域１３の間、および配列の両端に位置するドレイン領域１３の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２３６】
そして、ドレイン領域１３のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、４つのドレイン領域１３の側面に接するとともに、４つのドレイン領域１３間およびドレイン領域１３の配列の外側に設けられた部分トレンチ分離絶縁膜ＰＴの側面にも接している。これにより、４つのドレイン領域１３は、部分トレンチ分離絶縁膜ＰＴで囲まれることになる。
【０２３７】
ＮＭＯＳトランジスタＮ６においては、ソース・ドレイン領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列と、２つの独立したドレイン領域２３の配列とを有した構成となっている。
【０２３８】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。そして、当該部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４Ａが設けられている。なお、ボディ固定領域２４Ａはソース領域２２の配列方向の側面にも接するように配設されている。
【０２３９】
ボディ固定領域１４Ａおよび２４Ａを個々に独立した構成とすることで、ボディ固定領域１４Ａおよび２４Ａの形成面積が小さくて済むので、面積効率が向上する。
【０２４０】
また、２つのドレイン領域２３の間、および配列の両端に位置するドレイン領域２３の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２４１】
そして、ドレイン領域２３のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、当該部分トレンチ分離絶縁膜ＰＴは、２つのドレイン領域２３の側面に接するとともに、２つのドレイン領域２３間およびドレイン領域２３の配列の外側に設けられた部分トレンチ分離絶縁膜ＰＴの側面にも接している。これにより、２つのドレイン領域２３は、部分トレンチ分離絶縁膜ＰＴで囲まれることになる。
【０２４２】
図６１に示すように、ＰＭＯＳトランジスタＰ６のボディ固定領域１４Ａは、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように設けられ、部分トレンチ分離絶縁膜ＰＴの下層に存在するＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５と接触する構成となっている。
【０２４３】
ウエル領域１５は部分トレンチ分離絶縁膜ＰＴの下層に存在し、半導体装置６００では、ドレイン領域１３および２３が部分トレンチ分離絶縁膜ＰＴで囲まれるので、ドレイン領域１３および２３の周囲にはウエル領域１５が存在することになる。
【０２４４】
なお、ボディ固定領域１４Ａの面積は小さいが、図６１および図６４に示されるようにボディ固定領域１４Ａ上およびソース領域１２上はシリサイド膜ＳＳで共通に覆われており、電気的に接続されているので、その一部を配線層Ｍ１に電気的に接続すれば、ボディ固定領域１４Ａの電位を固定することができる。
【０２４５】
なお、この構成は、ＮＭＯＳトランジスタＮ６のボディ固定領域２４Ａおよびソース領域２２においても同じである。
【０２４６】
＜Ｆ−２．効果＞
以上説明したように、半導体装置６００においては、ＭＯＳトランジスタのソース・ドレイン領域をゲート幅方向に沿って分割することで、図１〜図５を用いて説明した半導体装置１００と同様に、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制できるとともに、動作耐圧を向上させることができる。
【０２４７】
また、ソース・ドレイン領域を部分トレンチ分離絶縁膜ＰＴおよび完全トレンチ分離絶縁膜ＦＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【０２４８】
また、ドレイン領域１３および２３が部分トレンチ分離絶縁膜ＰＴで囲まれるので、ドレイン領域１３および２３の周囲にはウエル領域１５が存在し、ドレイン領域１３および２３の周囲の任意の場所にボディ固定領域を設けることができ、当該ボディ固定領域を介してボディ領域の電位を固定することができる。
【０２４９】
これにより、ボディ領域はソース領域１２および２２側からも、ドレイン領域１３および２３側からも電位固定が可能となり、ボディ領域がフローティング状態になることが確実に防止され、ボディ領域がフローティング状態になることによる容量成分の発生を防止できる。
【０２５０】
なお、ＰＭＯＳトランジスタＰ６のソース領域１２の側面は、その一部だけがボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ６のソース領域２２の側面は、その一部だけがボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積は狭く、寄生接合容量は小さいので、ソース領域側における接合容量を大きくすることを望まない場合に有効である。
【０２５１】
＜Ｆ−３．変形例１＞
次に、以上説明した実施の形態６の変形例１の構成について説明する。
図６５は半導体装置６０１の構成を示す平面図であり、図６５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図６６、図６７、図６８および図６９に示す。なお、図６０〜６４に示した半導体装置６００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２５２】
図６５に示すように半導体装置６０１においては、ＰＭＯＳトランジスタＰ６１のボディ固定領域１４Ａのゲート電極Ｇ１とは反対側の側面に接するように（図６６参照）部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域１２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており（図６９参照）、ソース領域１２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０２５３】
なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図６６に示されるように、ボディ固定領域１４Ａとウエル領域１５とが接触する構成となっている。
【０２５４】
ＮＭＯＳトランジスタＮ６１においては、ボディ固定領域２４Ａのゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域２２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており、ソース領域２２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０２５５】
なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４Ａとウエル領域２５とが接触する構成となっている。
【０２５６】
このような構成を採ることで、ＰＭＯＳトランジスタＰ６１のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ６１のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０２５７】
また、ソース領域１２および２２が部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０２５８】
＜Ｆ−４．変形例２＞
次に、実施の形態６の変形例２の構成について説明する。
図７０は半導体装置６０２の構成を示す平面図であり、図７０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図７１、図７２、図７３および図７４に示す。なお、図６０〜６４に示した半導体装置６００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２５９】
図７０に示すように半導体装置６０２のＰＭＯＳトランジスタＰ６２においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０２６０】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２６１】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割はされていない。
【０２６２】
ＮＭＯＳトランジスタＮ６２においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０２６３】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２６４】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２６５】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０２６６】
＜Ｆ−５．変形例３＞
次に、実施の形態６の変形例３の構成について説明する。
図７５は半導体装置６０３の構成を示す平面図であり、図７５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図７６、図７７、図７８および図７９に示す。なお、図６０〜６４に示した半導体装置６００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２６７】
図７５に示すように半導体装置６０３のＰＭＯＳトランジスタＰ６３においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０２６８】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２６９】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２７０】
ＮＭＯＳトランジスタＮ６３においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０２７１】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２７２】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０２７３】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０２７４】
また、ボディ固定領域１４Ａのゲート電極Ｇ１とは反対側の側面に接するように（図７６参照）部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域１２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており（図７９参照）、ソース領域１２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０２７５】
なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図７６に示されるように、ボディ固定領域１４Ａとウエル領域１５とが接触する構成となっている。
【０２７６】
ＮＭＯＳトランジスタＮ６３においては、ボディ固定領域２４Ａのゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域２２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており、ソース領域２２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０２７７】
なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０２７８】
このような構成を採ることで、ＰＭＯＳトランジスタＰ６３のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ６３のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０２７９】
また、ソース領域１２および２２が部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０２８０】
＜Ｇ．実施の形態７＞
＜Ｇ−１．装置構成＞
図８０〜図８４を用いて本発明に係る実施の形態７の半導体装置７００の構成について説明する。
【０２８１】
図８０は半導体装置７００の構成を示す平面図であり、図８０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図８１、図８２、図８３および図８４に示す。なお、図１〜５に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２８２】
図８０に示すように半導体装置７００においては、ＰＭＯＳトランジスタＰ７と、ＮＭＯＳトランジスタＮ７とを有し、両トランジスタのゲート電極Ｇ１は共通に接続されている。
【０２８３】
ＰＭＯＳトランジスタＰ７においては、ソース・ドレイン領域がゲート幅方向に沿って４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有した構成となっている。
【０２８４】
４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。そして、当該部分トレンチ分離絶縁膜ＰＴのゲート電極Ｇ１とは反対側の側面に接するように（図８１参照）Ｎ型不純物を比較的高濃度（Ｎ+）に含んだボディ固定領域１４Ａが設けられている。なお、ボディ固定領域１４Ａはソース領域１２の配列方向の側面にも接するように配設されている。
【０２８５】
また、４つのドレイン領域１３の間にも部分トレンチ分離絶縁膜ＰＴが設けられているが、ドレイン領域１３の対向する側面全体に接するのではなく、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられている。これは、配列の両端に位置するドレイン領域１３の外側においても同様である。
【０２８６】
ＮＭＯＳトランジスタＮ７においては、ソース・ドレイン領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列と、２つの独立したドレイン領域２３の配列とを有した構成となっている。
【０２８７】
２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０２８８】
そして、ソース領域２２のゲート電極Ｇ１とは反対側の側面に接するようにＰ型不純物を比較的高濃度（Ｐ+）に含んだボディ固定領域２４Ａが設けられている。なお、ボディ固定領域２４Ａはソース領域２２の配列方向の側面にも接するように配設されている。
【０２８９】
また、２つのドレイン領域２３の間にも部分トレンチ分離絶縁膜ＰＴが設けられているが、ドレイン領域２３の対向する側面全体に接するのではなく、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられている。これは、配列の両端に位置するドレイン領域２３の外側においても同様である。
【０２９０】
図８１に示すように、ＰＭＯＳトランジスタＰ７のボディ固定領域１４Ａは、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように設けられ、部分トレンチ分離絶縁膜ＰＴの下層に存在するＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５と接触する構成となっている。
【０２９１】
なお、ボディ固定領域１４Ａの面積は小さいが、図８１および図８４に示されるようにボディ固定領域１４Ａ上およびソース領域１２上はシリサイド膜ＳＳで共通に覆われており、電気的に接続されているので、その一部を配線層Ｍ１に電気的に接続すれば、ボディ固定領域１４Ａの電位を固定することができる。
【０２９２】
なお、この構成は、ＮＭＯＳトランジスタＮ７のボディ固定領域２４Ａおよびソース領域２２においても同じである。
【０２９３】
＜Ｇ−２．効果＞
以上説明したように、半導体装置７００においては、ＭＯＳトランジスタのソース・ドレイン領域をゲート幅方向に沿って分割することで、図１〜図５を用いて説明した半導体装置１００と同様に、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７においては、ボディ領域１１および２１の電位固定を確実に行うことができ、キンクの発生を抑制できるとともに、動作耐圧を向上させることができる。
【０２９４】
また、ソース・ドレイン領域を部分トレンチ分離絶縁膜ＰＴおよび完全トレンチ分離絶縁膜ＦＴによって分割することで、実質的にゲート電極Ｇ１をゲート幅方向に分割するが、トレンチ分離絶縁膜を形成する際には加工精度の高いマスクを使用するので、ゲート電極Ｇ１を設計値に従って精度良く分割することができ、ゲート幅にばらつきが生じることを防止して、動作特性にばらつきを生じない半導体装置を得ることができる。
【０２９５】
なお、ＰＭＯＳトランジスタＰ７のソース領域１２の側面は、その一部だけがボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ７のソース領域２２の側面は、その一部だけがボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積は狭く、寄生接合容量は小さいので、ソース領域側における接合容量を大きくすることを望まない場合に有効である。
【０２９６】
また、ＰＭＯＳトランジスタＰ７のドレイン領域１３およびＮＭＯＳトランジスタＮ７のドレイン領域２３の側面は、大部分が完全トレンチ分離絶縁膜ＦＴに接しており、部分トレンチ分離絶縁膜ＰＴに接する部分は一部分だけである。
【０２９７】
このような構成を採ることで、ドレイン領域１３および２３の大部分が完全トレンチ分離絶縁膜ＦＴで囲まれ、その分だけ、ＰＮ接合の接合面積が減るので、ドレイン領域１３および２３における寄生接合容量が小さく、充放電に費やす時間が少なくて済むので、ＭＯＳトランジスタの動作速度が低下することを防止できる。
【０２９８】
＜Ｇ−３．変形例１＞
次に、以上説明した実施の形態７の変形例１の構成について説明する。
図８５は半導体装置７０１の構成を示す平面図であり、図８５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図８６、図８７、図８８および図８９に示す。なお、図８０〜８４に示した半導体装置７００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２９９】
図８５に示すように半導体装置８０１においては、ＰＭＯＳトランジスタＰ７１のボディ固定領域１４Ａのゲート電極Ｇ１とは反対側の側面に接するように（図８６参照）部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域１２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており（図８９参照）、ソース領域１２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０３００】
なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図８６に示されるように、ボディ固定領域１４とウエル領域１５とが接触する構成となっている。
【０３０１】
ＮＭＯＳトランジスタＮ７１においては、ボディ固定領域２４のゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域２２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており、ソース領域２２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０３０２】
なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０３０３】
このような構成を採ることで、ＰＭＯＳトランジスタＰ７１のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ６１のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０３０４】
また、ソース領域１２および２２が部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０３０５】
＜Ｇ−４．変形例２＞
次に、実施の形態７の変形例２の構成について説明する。
図９０は半導体装置７０２の構成を示す平面図であり、図９０に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図９１、図９２、図９３および図９４に示す。なお、図８０〜８４に示した半導体装置７００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３０６】
図９０に示すように半導体装置７０２のＰＭＯＳトランジスタＰ７２においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０３０７】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０３０８】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成なっており、分割されてはいない。
【０３０９】
ＮＭＯＳトランジスタＮ７２においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０３１０】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０３１１】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割はされてはいない。
【０３１２】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０３１３】
＜Ｇ−５．変形例３＞
次に、実施の形態７の変形例３の構成について説明する。
図９５は半導体装置７０３の構成を示す平面図であり、図９５に示すＡ−Ａ線、Ｂ−Ｂ線、Ｄ−Ｄ線およびＥ−Ｅ線での矢示断面を、それぞれ図９６、図９７、図９８および図９９に示す。なお、図８０〜８４に示した半導体装置７００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３１４】
図９５に示すように半導体装置７０３のＰＭＯＳトランジスタＰ７３においては、ソース領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列を有した構成となっている。
【０３１５】
すなわち、４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域１２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０３１６】
一方、ドレイン領域１３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０３１７】
ＮＭＯＳトランジスタＮ７３においては、ソース領域がゲート幅方向に沿って２分割され、２つの独立したソース領域２２の配列を有した構成となっている。
【０３１８】
すなわち、２つのソース領域２２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられ、また、配列の両端に位置するソース領域２２の外側にも部分トレンチ分離絶縁膜ＰＴが設けられている。
【０３１９】
一方、ドレイン領域２３Ａにおいては、ゲート電極Ｇ１から所定長さだけ部分トレンチ分離絶縁膜ＰＴが突出するように設けられているが、ゲート電極Ｇ１とは反対側の部分が連続した構成となっており、分割されてはいない。
【０３２０】
このような構成を採ることで、ドレイン領域１３Ａおよび２３Ａは連続した構成となり、少なくとも１カ所に電位固定のためのコンタクトホールを接続すれば良く、コンタクトホールを形成する工程を簡略化できる。
【０３２１】
また、ボディ固定領域１４Ａのゲート電極Ｇ１とは反対側の側面に接するように（図９６参照）部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域１２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており（図９９参照）、ソース領域１２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０３２２】
なお、ＰＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＮ型不純物を比較的低濃度（Ｎ-）に含んだウエル領域１５が存在し、図９６に示されるように、ボディ固定領域１４Ａとウエル領域１５とが接触する構成となっている。
【０３２３】
ＮＭＯＳトランジスタＮ７３においては、ボディ固定領域２４Ａのゲート電極Ｇ１とは反対側の側面に接するように部分トレンチ分離絶縁膜ＰＴが設けられている。当該部分トレンチ分離絶縁膜ＰＴは、ソース領域２２のゲート電極Ｇ１とは反対側の側面にも接するように設けられており、ソース領域２２は部分トレンチ分離絶縁膜ＰＴで囲まれている。
【０３２４】
なお、ＮＭＯＳトランジスタ領域においては、部分トレンチ分離絶縁膜ＰＴの下層にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域２５が存在しており、図示はしていないが、ボディ固定領域２４とウエル領域２５とが接触する構成となっている。
【０３２５】
このような構成を採ることで、ＰＭＯＳトランジスタＰ７３のソース領域１２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域１４Ａに接し、また、ＮＭＯＳトランジスタＮ７３のソース領域２２の側面は、部分トレンチ分離絶縁膜ＰＴおよびボディ固定領域２４Ａに接するので、ソース領域１２および２２におけるＰＮ接合の接合面積が広くなり、寄生接合容量が大きくなり、電源供給を安定化させることができる。
【０３２６】
また、ソース領域１２および２２が部分トレンチ分離絶縁膜ＰＴによって囲まれているので、部分トレンチ分離絶縁膜ＰＴ上に配線層Ｍ１を配設した場合に、当該配線層Ｍ１に寄生する寄生容量をさらに増やすことができ、電源供給を安定化させることができる。
【０３２７】
＜Ｈ．チャネル幅について＞
以上説明した実施の形態１〜７においては、ＰＭＯＳトランジスタではチャネル領域をゲート幅方向に４分割し、ＮＭＯＳトランジスタではチャネル領域をゲート幅方向に２分割する構成を示した。
【０３２８】
これは、ＰＭＯＳトランジスタのチャネル幅が、ＮＭＯＳトランジスタのチャネル幅の２倍程度の長さを有するので、分割後の個々のチャネル幅がＰＭＯＳトランジスタとＮＭＯＳトランジスタとでほぼ同じにするためであり、このような分割を行うことで、レイアウト設計が容易になるという利点があった。しかし、このような分割に限定されるものではない。
【０３２９】
また、先に説明したように、ＭＯＳトランジスタの動作耐圧はチャネル幅によって制限され、チャネル幅が長くなると動作耐圧が低下する。これを図１００を用いてさらに説明する。
【０３３０】
図１００は、チャネル幅に対するＭＯＳトランジスタの動作耐圧特性を示す図であり、横軸にチャネル幅を、縦軸に動作耐圧を示している。なお、横軸、縦軸ともに単位は任意である。
【０３３１】
図１００から判るように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのどちらにおいても動作耐圧はチャネル幅によって制限され、チャネル幅が長くなると動作耐圧が低下する。そこで、チャネル領域をゲート幅方向に複数に分割することで、個々のチャネル領域に印加可能な電圧を高くして、トランジスタ全体の動作耐圧を向上させるというのが本発明の技術思想の１つであった。
【０３３２】
また、図１００においてはＮＭＯＳトランジスタの動作耐圧特性Ｃｎと、ＰＭＯＳトランジスタの動作耐圧特性Ｃｐとを示しており、特性ＣｎおよびＣｐにおける耐圧規格値に達する最大チャネル幅を、それぞれＷmax-nおよびＷmax-pとして表している。
【０３３３】
図１００から、ＮＭＯＳトランジスタの方がＷmax-nが小さいことが判る。これは、耐圧規格値を同じにするには、ＮＭＯＳトランジスタのチャネル幅をＰＭＯＳトランジスタよりも短くしなければならないことを意味する。
【０３３４】
また、電流駆動能力はＮＭＯＳトランジスタの方がＰＭＯＳトランジスタよりも２倍〜２．５倍程度は大きいので、電流駆動能力を同じにするのであれば、ＮＭＯＳトランジスタのチャネル幅をＰＭＯＳトランジスタよりも短くしなければならない。
【０３３５】
これらの理由から、ＰＭＯＳトランジスタのチャネル幅はＮＭＯＳトランジスタのチャネル幅よりも長く設定する場合が多いが、これに限定されるものではない。
【０３３６】
以下、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにおける、チャネル幅およびチャネル領域の分割の変形例について説明する。
【０３３７】
＜Ｈ−１．変形例１＞
図１０１には、２入力ＮＯＲ回路ＮＲ１の平面レイアウトの一例を示しており、ここでは図２６〜図３０を用いて説明した実施の形態４の半導体装置４００を用いて２入力ＮＯＲ回路を実現している。従って、半導体装置４００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３３８】
図１０１において、ゲート電極Ｇ２１が共通に接続されたＰＭＯＳトランジスタＰ４５およびＮＭＯＳトランジスタＮ４５の配列（第１の組）、ゲート電極Ｇ２２が共通に接続されたＰＭＯＳトランジスタＰ４６およびＮＭＯＳトランジスタＮ４６の配列（第２の組）の２組のトランジスタの配列を有した２入力ＮＯＲ回路ＮＲ１を示している。
【０３３９】
図１０１に示すように、２入力ＮＯＲ回路ＮＲ１においては、ＰＭＯＳトランジスタＰ４５およびＰ４６のチャネル幅がＮＭＯＳトランジスタＮ４５およびＮ４６のほぼ４倍に設定されており、ＰＭＯＳトランジスタＰ４５およびＰ４６のチャネル領域が、ゲート幅方向に４分割されているのに対し、ＮＭＯＳトランジスタＮ４５およびＮ４６は分割されていない。このため、分割されたＰＭＯＳトランジスタＰ４５およびＰ４６のチャネル幅は、ＮＭＯＳトランジスタＮ４５およびＮ４６のチャネル幅とほぼ同じである。
【０３４０】
そして、ＰＭＯＳトランジスタＰ４５のドレイン領域と、ＰＭＯＳトランジスタＰ４６のソース領域とを共通化して、ソースドレイン共通層１７として使用している。
【０３４１】
また、ＮＭＯＳトランジスタＮ４５およびＮ４６においては、ドレイン領域２３Ａを共通に使用している。
【０３４２】
また、ＰＭＯＳトランジスタＰ４５の複数のソース領域１２およびボディ固定領域１４は、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続されている。
【０３４３】
また、ＮＭＯＳトランジスタＮ４５およびＮ４６のソース領域２２およびボディ固定領域２４は、それぞれコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。
【０３４４】
そして、ＰＭＯＳトランジスタＰ４６のドレイン領域１３ＡおよびＮＭＯＳトランジスタＮ４５、Ｎ４６の共通のドレイン領域２３Ａは、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【０３４５】
また、ゲート電極Ｇ２１はコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子Ａに接続され、ゲート電極Ｇ２２はコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子Ｂに接続されている。
【０３４６】
このような配線を行うことで、２入力ＮＯＲ回路ＮＲ１を得ることができる。なお、図１０１においては、上記２入力ＮＯＲ回路ＮＲ１を回路記号で表したものを併記している。
【０３４７】
２入力ＮＯＲ回路ＮＲ１においては、立ち上がり、立ち下がりの駆動力をほぼ等しくするため、ＰＭＯＳトランジスタＰ４５およびＰ４６のチャネル幅がＮＭＯＳトランジスタＮ４５およびＮ４６のほぼ４倍に設定されている。
【０３４８】
＜Ｈ−２．変形例２＞
図１０２には、２入力ＮＯＲ回路ＮＲ２の平面レイアウトの他の例を示しており、基本的に図１０１に示した２入力ＮＯＲ回路ＮＲ１と同じ平面レイアウトを有するので、図１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３４９】
図１０２に示す２入力ＮＯＲ回路ＮＲ２においては、ＰＭＯＳトランジスタＰ４５およびＰ４６の代わりに、ＰＭＯＳトランジスタＰ４５１およびＰ４６１を有している。
【０３５０】
ＰＭＯＳトランジスタＰ４５１およびＰ４６１は、部分トレンチ分離絶縁膜ＰＴによってチャネル領域が、ゲート幅方向に３分割されており、図１０１に示すＰＭＯＳトランジスタＰ４５およびＰ４６よりも、分割された個々のチャネル領域のチャネル幅が長くなるように設定されている。
【０３５１】
チャネル領域の分割数は、キンクの抑制や動作耐圧を考慮して任意に設定することができ、また、等間隔で分割することに限定されるものではなく、チャネル幅が異なるチャネル領域が存在する場合でも問題はない。
【０３５２】
＜Ｈ−３．変形例３＞
図１０３には、２入力ＮＡＮＤ回路ＮＤの平面レイアウトの一例を示しており、ここでは図２６〜図３０を用いて説明した実施の形態４の半導体装置４００を用いて２入力ＮＡＮＤ回路を実現している。従って、半導体装置４００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３５３】
図１０３において、ゲート電極Ｇ３１が共通に接続されたＰＭＯＳトランジスタＰ４７およびＮＭＯＳトランジスタＮ４７の配列（第１の組）、ゲート電極Ｇ３２が共通に接続されたＰＭＯＳトランジスタＰ４８およびＮＭＯＳトランジスタＮ４８の配列（第２の組）の２組のトランジスタの配列を有した２入力ＮＡＮＤ回路ＮＤを示している。
【０３５４】
図１０３に示すように、２入力ＮＡＮＤ回路ＮＤにおいては、ＰＭＯＳトランジスタＰ４７およびＰ４８のチャネル幅と、ＮＭＯＳトランジスタＮ４７およびＮ４８のチャネル幅とがほぼ同じに設定されており、ＰＭＯＳトランジスタＰ４７およびＰ４８のチャネル領域、ＮＭＯＳトランジスタＮ４７およびＮ４８のチャネル領域が、ともに幅方向に３分割されている。このため、分割されたＰＭＯＳトランジスタＰ４７およびＰ４８のチャネル幅、ＮＭＯＳトランジスタＮ４５およびＮ４６のチャネル幅は、何れにせよもほぼ同じである。
【０３５５】
そして、ＮＭＯＳトランジスタＮ４７のドレイン領域と、ＮＭＯＳトランジスタＮ４８のソース領域とを共通化して、ソースドレイン共通層１８として使用している。
【０３５６】
また、ＰＭＯＳトランジスタＰ４７およびＰ４８においては、ドレイン領域１３Ａを共通に使用している。
【０３５７】
また、ＰＭＯＳトランジスタＰ４７およびＰ４８の複数のソース領域１２およびボディ固定領域１４は、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は電源電位ＶＤＤに接続されている。
【０３５８】
また、ＮＭＯＳトランジスタＮ４７の複数のソース領域２２およびボディ固定領域２４は、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は接地電位ＧＮＤに接続されている。
【０３５９】
そして、ＰＭＯＳトランジスタＰ４７およびＰ４８のドレイン領域１３Ａ、ＮＭＯＳトランジスタＮ４８のドレイン領域２３Ａは、コンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は出力端子ＯＵＴに接続されている。
【０３６０】
また、ゲート電極Ｇ３１はコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子Ａに接続され、ゲート電極Ｇ３２はコンタクトホールＣＨを介して配線層Ｍ１に接続され、当該配線層Ｍ１は入力端子Ｂに接続されている。
【０３６１】
このような配線を行うことで、２入力ＮＡＮＤ回路ＮＤを得ることができる。なお、図１０３においては、上記２入力ＮＡＮＤ回路ＮＤを回路記号で表したものを併記している。
【０３６２】
２入力ＮＡＮＤ回路ＮＤにおいては、立ち上がり、立ち下がりの駆動力をほぼ等しくするため、ＰＭＯＳトランジスタＰ４７およびＰ４８のチャネル幅と、ＮＭＯＳトランジスタＮ４７およびＮ４８のチャネル幅とがほぼ同じ長さに設定されている。
【０３６３】
なお、以上の説明においては、ＰＭＯＳトランジスタのチャネル幅が、ＮＭＯＳトランジスタのチャネル幅と同じか、ＮＭＯＳトランジスタのチャネル幅よりも長い場合を例示したが、この関係に限定されるものではなく、例えば、異なる電圧レベル間での信号の授受を行う部分に使用されるレベル変換回路では、ＮＭＯＳトランジスタのチャネル幅の方が、ＰＭＯＳトランジスタのチャネル幅よりも長く設定される場合があり、このようなレベル変換回路も、本発明に係る半導体装置を用いて実現できることは言うまでもない。
【図面の簡単な説明】
【０３６４】
【図１】本発明に係る実施の形態１の半導体装置の構成を説明する平面図である。
【図２】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の応用例の構成を説明する平面図である。
【図７】本発明に係る実施の形態１の半導体装置の応用例の構成を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の応用例の構成を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の応用例に対する配線層の配設パターンを示す平面図である。
【図１０】本発明に係る実施の形態１の半導体装置の応用例に対する配線層の配設パターンを示す平面図である。
【図１１】本発明に係る実施の形態２の半導体装置の構成を説明する平面図である。
【図１２】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１４】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１６】本発明に係る実施の形態２の半導体装置の応用例の構成を説明する平面図である。
【図１７】本発明に係る実施の形態２の半導体装置の応用例の構成を説明する断面図である。
【図１８】本発明に係る実施の形態２の半導体装置の応用例の構成を説明する断面図である。
【図１９】本発明に係る実施の形態２の半導体装置の応用例に対する配線層の配設パターンを示す平面図である。
【図２０】本発明に係る実施の形態２の半導体装置の応用例に対する配線層の配設パターンを示す平面図である。
【図２１】本発明に係る実施の形態３の半導体装置の構成を説明する平面図である。
【図２２】本発明に係る実施の形態３の半導体装置の構成を説明する断面図である。
【図２３】本発明に係る実施の形態３の半導体装置の構成を説明する断面図である。
【図２４】本発明に係る実施の形態３の半導体装置の構成を説明する断面図である。
【図２５】本発明に係る実施の形態３の半導体装置の構成を説明する断面図である。
【図２６】本発明に係る実施の形態４の半導体装置の構成を説明する平面図である。
【図２７】本発明に係る実施の形態４の半導体装置の構成を説明する断面図である。
【図２８】本発明に係る実施の形態４の半導体装置の構成を説明する断面図である。
【図２９】本発明に係る実施の形態４の半導体装置の構成を説明する断面図である。
【図３０】本発明に係る実施の形態４の半導体装置の構成を説明する断面図である。
【図３１】本発明に係る実施の形態４の半導体装置の応用例１の構成を説明する平面図である。
【図３２】本発明に係る実施の形態４の半導体装置の応用例１の構成を説明する断面図である。
【図３３】本発明に係る実施の形態４の半導体装置の応用例１構成を説明する断面図である。
【図３４】本発明に係る実施の形態４の半導体装置の応用例１に対する配線層の配設パターンを示す平面図である。
【図３５】本発明に係る実施の形態４の半導体装置の応用例１対する配線層の配設パターンを示す平面図である。
【図３６】本発明に係る実施の形態４の半導体装置の応用例１対する配線層の配設パターンを示す平面図である。
【図３７】本発明に係る実施の形態４の半導体装置の応用例２の構成を説明する平面図である。
【図３８】本発明に係る実施の形態４の半導体装置の応用例３の構成を説明する平面図である。
【図３９】本発明に係る実施の形態４の半導体装置の応用例４の構成を説明する平面図である。
【図４０】本発明に係る実施の形態５の半導体装置の構成を説明する平面図である。
【図４１】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図４２】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図４３】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図４４】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図４５】本発明に係る実施の形態５の半導体装置の変形例１の構成を説明する平面図である。
【図４６】本発明に係る実施の形態５の半導体装置の変形例１の構成を説明する断面図である。
【図４７】本発明に係る実施の形態５の半導体装置の変形例１の構成を説明する断面図である。
【図４８】本発明に係る実施の形態５の半導体装置の変形例１の構成を説明する断面図である。
【図４９】本発明に係る実施の形態５の半導体装置の変形例１の構成を説明する断面図である。
【図５０】本発明に係る実施の形態５の半導体装置の変形例２の構成を説明する平面図である。
【図５１】本発明に係る実施の形態５の半導体装置の変形例２の構成を説明する断面図である。
【図５２】本発明に係る実施の形態５の半導体装置の変形例２の構成を説明する断面図である。
【図５３】本発明に係る実施の形態５の半導体装置の変形例２の構成を説明する断面図である。
【図５４】本発明に係る実施の形態５の半導体装置の変形例２の構成を説明する断面図である。
【図５５】本発明に係る実施の形態５の半導体装置の変形例３の構成を説明する平面図である。
【図５６】本発明に係る実施の形態５の半導体装置の変形例３の構成を説明する断面図である。
【図５７】本発明に係る実施の形態５の半導体装置の変形例３の構成を説明する断面図である。
【図５８】本発明に係る実施の形態５の半導体装置の変形例３の構成を説明する断面図である。
【図５９】本発明に係る実施の形態５の半導体装置の変形例３の構成を説明する断面図である。
【図６０】本発明に係る実施の形態６の半導体装置の構成を説明する平面図である。
【図６１】本発明に係る実施の形態６の半導体装置の構成を説明する断面図である。
【図６２】本発明に係る実施の形態６の半導体装置の構成を説明する断面図である。
【図６３】本発明に係る実施の形態６の半導体装置の構成を説明する断面図である。
【図６４】本発明に係る実施の形態６の半導体装置の構成を説明する断面図である。
【図６５】本発明に係る実施の形態６の半導体装置の変形例１の構成を説明する平面図である。
【図６６】本発明に係る実施の形態６の半導体装置の変形例１の構成を説明する断面図である。
【図６７】本発明に係る実施の形態６の半導体装置の変形例１の構成を説明する断面図である。
【図６８】本発明に係る実施の形態６の半導体装置の変形例１の構成を説明する断面図である。
【図６９】本発明に係る実施の形態６の半導体装置の変形例１の構成を説明する断面図である。
【図７０】本発明に係る実施の形態６の半導体装置の変形例２の構成を説明する平面図である。
【図７１】本発明に係る実施の形態６の半導体装置の変形例２の構成を説明する断面図である。
【図７２】本発明に係る実施の形態６の半導体装置の変形例２の構成を説明する断面図である。
【図７３】本発明に係る実施の形態６の半導体装置の変形例２の構成を説明する断面図である。
【図７４】本発明に係る実施の形態６の半導体装置の変形例２の構成を説明する断面図である。
【図７５】本発明に係る実施の形態６の半導体装置の変形例３の構成を説明する平面図である。
【図７６】本発明に係る実施の形態６の半導体装置の変形例３の構成を説明する断面図である。
【図７７】本発明に係る実施の形態６の半導体装置の変形例３の構成を説明する断面図である。
【図７８】本発明に係る実施の形態６の半導体装置の変形例３の構成を説明する断面図である。
【図７９】本発明に係る実施の形態６の半導体装置の変形例３の構成を説明する断面図である。
【図８０】本発明に係る実施の形態７の半導体装置の構成を説明する平面図である。
【図８１】本発明に係る実施の形態７の半導体装置の構成を説明する断面図である。
【図８２】本発明に係る実施の形態７の半導体装置の構成を説明する断面図である。
【図８３】本発明に係る実施の形態７の半導体装置の構成を説明する断面図である。
【図８４】本発明に係る実施の形態７の半導体装置の構成を説明する断面図である。
【図８５】本発明に係る実施の形態７の半導体装置の変形例１の構成を説明する平面図である。
【図８６】本発明に係る実施の形態７の半導体装置の変形例１の構成を説明する断面図である。
【図８７】本発明に係る実施の形態７の半導体装置の変形例１の構成を説明する断面図である。
【図８８】本発明に係る実施の形態７の半導体装置の変形例１の構成を説明する断面図である。
【図８９】本発明に係る実施の形態７の半導体装置の変形例１の構成を説明する断面図である。
【図９０】本発明に係る実施の形態７の半導体装置の変形例２の構成を説明する平面図である。
【図９１】本発明に係る実施の形態７の半導体装置の変形例２の構成を説明する断面図である。
【図９２】本発明に係る実施の形態７の半導体装置の変形例２の構成を説明する断面図である。
【図９３】本発明に係る実施の形態７の半導体装置の変形例２の構成を説明する断面図である。
【図９４】本発明に係る実施の形態７の半導体装置の変形例２の構成を説明する断面図である。
【図９５】本発明に係る実施の形態７の半導体装置の変形例３の構成を説明する平面図である。
【図９６】本発明に係る実施の形態７の半導体装置の変形例３の構成を説明する断面図である。
【図９７】本発明に係る実施の形態７の半導体装置の変形例３の構成を説明する断面図である。
【図９８】本発明に係る実施の形態７の半導体装置の変形例３の構成を説明する断面図である。
【図９９】本発明に係る実施の形態７の半導体装置の変形例３の構成を説明する断面図である。
【図１００】ＭＯＳトランジスタの動作耐圧特性を示す図である。
【図１０１】本発明に係る半導体装置を２入力ＮＯＲ回路に適用する場合の平面レイアウトの一例を示す図である。
【図１０２】本発明に係る半導体装置を２入力ＮＯＲ回路に適用する場合の平面レイアウトの一例を示す図である。
【図１０３】本発明に係る半導体装置を２入力ＮＡＮＤ回路に適用する場合の平面レイアウトの一例を示す図である。
【符号の説明】
【０３６５】
２  埋め込み酸化膜、３  ＳＯＩ層、１１，２１  ボディ領域、１２，２２  ソース領域、１３，１３Ａ，２３，２３Ａ  ドレイン領域、１４，１４Ａ，２４，２４Ａ  ボディ固定領域、１５，２５  ウエル領域、Ｇ１  ゲート電極、ＰＴ  部分トレンチ分離絶縁膜、ＦＴ  完全トレンチ分離絶縁膜、ＳＢ  ＳＯＩ基板。
【図１】
2007141916.tif 000003
【図２】
2007141916.tif 000004
【図３】
2007141916.tif 000005
【図４】
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【図５】
2007141916.tif 000007
【図６】
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【図７】
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【図８】
2007141916.tif 000010
【図９】
2007141916.tif 000011
【図１０】
2007141916.tif 000012
【図１１】
2007141916.tif 000013
【図１２】
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【図１３】
2007141916.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2007141916.tif 000019
【図１８】
2007141916.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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