(57)【要約】【課題】ゲートリセス構造を有するIII−Ｖ族窒化物半導体を用いた電界効果トランジスタにおいて、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現できるようにする。【解決手段】電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層１４と、第１の半導体層１４の上に形成された第２のIII−Ｖ族窒化物からなり、第１の半導体層１４を露出するゲートリセス部１６を有する第２の半導体層１５と、第１の半導体層１４におけるゲートリセス部１６の上に形成されたゲート電極１８とを備えている。第２の半導体層１５が第１の半導体層１４に加える応力と第２の半導体層１４の厚さとの積は、０．１Ｎ／ｃｍ以下である。【選択図】図１
2007227884.tif 000002
【特許請求の範囲】
【請求項１】
第１のIII−Ｖ族窒化物からなる第１の半導体層と、
前記第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、
前記第１の半導体層における前記ゲートリセス部の上に形成されたゲート電極と、
前記ゲート電極の両側方において前記第２の半導体層の上にそれぞれ形成されたオーミック電極とを備え、
前記第２の半導体層の前記ゲートリセス部側の端部において、前記第２の半導体層が前記第１の半導体層に加える応力と前記第２の半導体層の厚さとの積は、０．１Ｎ／ｃｍ以下であることを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の半導体層の厚さは一定であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第２の半導体層の前記ゲートリセス部側の端部における厚さは、前記オーミック電極の下側の部分における厚さよりも薄いことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第２の半導体層は、前記ゲートリセス側の端部に向かって段階的に厚さが減少していることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記第２の半導体層は、前記ゲートリセス部側の端部に向かって次第に変化量が小さくなるように厚さが連続的に減少していることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項６】
第１のIII−Ｖ族窒化物からなる第１の半導体層と、
前記第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、
前記第１の半導体層における前記ゲートリセス部の上に形成されたゲート電極と、
前記ゲート電極の両側方において前記第２の半導体層の上にそれぞれ形成されたオーミック電極とを備え、
前記第２の半導体層は、前記ゲートリセス部側の端部に向かって次第に変化量が小さくなるように厚さが減少していることを特徴とする電界効果トランジスタ。
【請求項７】
前記第２の半導体層の厚さの変化は、段階的であることを特徴とする請求項６に記載の電界効果トランジスタ。
【請求項８】
前記第２の半導体層の厚さの変化は、連続的であることを特徴とする請求項６に記載の電界効果トランジスタ。
【請求項９】
第１のIII−Ｖ族窒化物からなる第１の半導体層と、
前記第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、
前記第２の半導体層と前記第１の半導体層との間に形成され  第３のIII−Ｖ族窒化物から成り且つ前記第２の半導体層と第１の半導体層との間に生じる応力を吸収する第３の半導体層と、
前記第１の半導体層における前記ゲートリセス部の上に形成されたゲート電極と、
前記ゲート電極の両側方において前記第２の半導体層の上にそれぞれ形成されたオーミック電極とを備えていることを特徴とする電界効果トランジスタ。
【請求項１０】
前記第３の半導体層は、アモルファス膜又は多結晶膜からなることを特徴とする請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記第３の半導体層は、前記第１の半導体層の成長温度よりも低い成長温度により成長させた半導体層であることを特徴とする請求項９に記載の電界効果トランジスタ。
【請求項１２】
第１のIII−Ｖ族窒化物からなる第１の半導体層と、
前記第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、
前記第１の半導体層における前記ゲートリセス部の上に形成されたゲート電極と、
前記ゲート電極の両側方において前記第２の半導体層の上にそれぞれ形成されたオーミック電極と、
前記ゲートリセス部の底面及び側壁を覆い、前記第２の半導体層が前記第１の半導体層に加える応力を打ち消す方向の応力を発生させる応力低減膜とを備えていることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に、高周波デバイスに用いるIII−Ｖ族窒化物からなる電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮ（０≦ｘ≦１、０≦ｙ≦１）で表される混晶物であるIII−Ｖ族窒化物半導体は、広いバンドギャップ及び直接遷移型バンド構造という物理的特長を有している。このため、この物理的特徴を生かして光学素子に応用されている。さらに、破壊電界及び飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。
【０００３】
特に、半絶縁性基板の上にエピタキシャル成長したＡｌxＧａ1-xＮとＧａＮとの界面に現れる二次元電子ガス（2 Dimensional Electron Gas; 以下２ＤＥＧと略す）を利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor; 以下ＨＦＥＴと略す）は、高出力高周波デバイスとして開発が進められている。このＧａＮ系ＨＦＥＴの２ＤＥＧは、不純物半導体から供給される電子と、結晶自身がもつ分極（自発分極）及び格子が歪むことで発生する分極（ピエゾ分極）による分極電荷に誘起される電子とからなっている。従って、不純物半導体から供給される電子のみからなるガリウム砒素（ＧａＡｓ）系ＨＦＥＴの２ＤＥＧよりも、ＧａＮ系ＨＦＥＴの２ＤＥＧのほうが格子にかかる応力の影響を強く受けることが知られている。
【０００４】
これらの窒化物半導体を用いた半導体装置の高周波特性を向上するためには、半導体装置内においてコンタクト抵抗及びチャネル抵抗等の寄生抵抗成分を出来る限り低減させる必要がある。オーミック電極のコンタクト抵抗を低減する方法として、オーミック電極を、高濃度のｎ型にドープしたＧａＮ層又はＡｌＧａＮ層とＧａＮ層とが積層された超格子層等からなるキャップ層の上に形成する方法が提案されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００５−２６６７１号公報
【非特許文献１】O.Ambacher  他, "Two-Dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures", Journal of Applied Physics １９９９年，８５巻, ｐ．3222-3233
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のｎ型ＧａＮ又はＡｌＧａＮ層とＧａＮ層とが積層された超格子層等からなるキャップ層の上にオーミック電極を形成した半導体装置には以下のような問題がある。従来の半導体装置においては、キャップ層を除去して形成したゲートリセス部にゲート電極を形成しなければならない。ゲートリセス部を形成すると、ゲートリセス端において、以下の理由により応力の集中が生じ、ゲートリセス部直下においてチャネル領域の電子が減少し、寄生抵抗が増加してしまう。
【０００６】
ＧａＮは化学的に安定な材料なので、エッチングのほとんどをドライプロセスにより行わなければならない。ドライプロセスでは垂直性が高いため、障壁層の上に形成したキャップ層をエッチングしてゲートリセス部を形成すると、ゲートリセス部の側壁となるキャップ層の側面は障壁層の上面に対してほぼ垂直となる。キャップ層と障壁層とによって生じる応力は、側壁の垂直性が高いほどゲートリセス端に集中する。先に述べたように、ＧａＮ系ＨＦＥＴの２ＤＥＧは応力の影響を強く受けるため、応力が集中するゲートリセス端の下方において２ＤＥＧチャネル領域の電子濃度が減少する。従って、チャネルが高抵抗化するので、寄生抵抗が増加してしまう。
【０００７】
本発明は前記従来の問題を解決し、ゲートリセス構造を有するIII−Ｖ族窒化物半導体を用いた電界効果トランジスタにおいて、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は電界効果トランジスタを、ゲートリセス端における応力集中を緩和する形状を有するキャップ層を備えている構成とする。
【０００９】
具体的に、本発明に係る第１の電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層と、第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、第１の半導体層におけるゲートリセス部の上に形成されたゲート電極と、ゲート電極の両側方において第２の半導体層の上にそれぞれ形成されたオーミック電極とを備え、第２の半導体層のゲートリセス部側の端部において、第２の半導体層が第１の半導体層に加える応力と第２の半導体層の厚さとの積は、０．１Ｎ／ｃｍ（１０4ｄｙｎ／ｃｍ）以下であることを特徴とする。
【００１０】
第１の電界効果トランジスタによれば、第２の半導体層が第１の半導体層に加える応力と第２の半導体層の厚さとの積は、０．１Ｎ／ｃｍ以下であるため、キャップ層である第２の半導体層により障壁層である第１の半導体層に加わる応力が十分に小さい。従って、第２の半導体層におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度の減少がほとんどないので、寄生抵抗が小さい電界効果トランジスタを実現できる。
【００１１】
第１の電界効果トランジスタにおいて、第２の半導体層の厚さは一定であることが好ましい。
【００１２】
第１の電界効果トランジスタにおいて、第２の半導体層のゲートリセス部側の端部における厚さは、オーミック電極の下側の部分における厚さよりも薄いことが好ましい。
【００１３】
第１の電界効果トランジスタにおいて、第２の半導体層は、ゲートリセス側の端部に向かって段階的に厚さが減少していることが好ましい。
【００１４】
第１の電界効果トランジスタにおいて、第２の半導体層は、ゲートリセス部側の端部に向かって次第に変化量が小さくなるように厚さが連続的に減少していることが好ましい。
【００１５】
本発明に係る第２の電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層と、第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、第１の半導体層におけるゲートリセス部の上に形成されたゲート電極と、ゲート電極の両側方において第２の半導体層の上にそれぞれ形成されたオーミック電極とを備え、第２の半導体層は、ゲートリセス部側の端部に向かって次第に変化量が小さくなるように厚さが減少していることを特徴とする。
【００１６】
第２の電界効果トランジスタによれば第２の半導体層は、ゲートリセス部側の端部に向かって次第に変化量が小さくなるように厚さが減少しているため、第２の半導体層により第１の半導体層に加わる応力を分散させることができる。従って、第２の半導体層におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度の減少がほとんどないので、寄生抵抗が小さい電界効果トランジスタを実現できる。
【００１７】
第２の電界効果トランジスタにおいて、第２の半導体層の厚さの変化は、段階的であることが好ましい。このような構成とすることにより、前記第２の半導体層を厚膜化してもゲートリセス端での応力集中の分散が可能となるだけでなく、前記第２の半導体層を厚膜化することで同時に寄生抵抗低減に必要な第２の半導体層の低抵抗化も実現することができる。
【００１８】
第２の電界効果トランジスタにおいて、第２の半導体層の厚さの変化は、連続的であることが好ましい。このような構成とすることにより、ゲートリセス部の幅を大きく広げることなく、第２の半導体層のゲートリセス部側の端面と第１の半導体層の上面とがなす角を小さくすることができる。従って、第２の半導体層におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度の減少を効果的に低減することができる。
【００１９】
本発明に係る第３の電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層と、第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、第２の半導体層と第１の半導体層との間に形成され第３のIII−Ｖ族窒化物から成り且つ第２の半導体層と第１の半導体層との間に生じる応力を吸収する第３の半導体層と、第１の半導体層におけるゲートリセス部の上に形成されたゲート電極と、ゲート電極の両側方において第２の半導体層の上にそれぞれ形成されたオーミック電極とを備えていることを特徴とする。
【００２０】
第３の電界効果トランジスタによれば、第２の半導体層と第１の半導体層との間に生じる応力を吸収する第３の半導体層を備えているため、第２の半導体層により第１の半導体層に加わる応力を効果的に低減することができる。従って、第２の半導体層におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度の減少がほとんどないので、寄生抵抗が小さい電界効果トランジスタを実現できる。
【００２１】
第３の電界効果トランジスタにおいて、第３の半導体層は、アモルファス膜又は多結晶膜からなることが好ましい。このような構成とすることにより、第３の半導体層により格子間歪を確実に吸収でき、第２の半導体層と第１の半導体層との間に働く応力の発生を抑えることができる。
【００２２】
第３の電界効果トランジスタにおいて、第３の半導体層は、第１の半導体層の成長温度よりも低い成長温度により成長させた半導体層であることが好ましい。このような構成とすることにより、結晶格子の影響を受けずに堆積でき、格子間歪を吸収する低温成長層を形成できるため、応力の発生を抑えることができる。
【００２３】
本発明に係る第４の電界効果トランジスタは、第１のIII−Ｖ族窒化物からなる第１の半導体層と、第１の半導体層の上に形成された第２のIII−Ｖ族窒化物からなり、ゲートリセス部を有する第２の半導体層と、第１の半導体層におけるゲートリセス部の上に形成されたゲート電極と、ゲート電極の両側方において第２の半導体層の上にそれぞれ形成されたオーミック電極と、ゲートリセス部の底面及び側壁を覆い、第２の半導体層が第１の半導体層に加える応力を打ち消す方向の応力を発生させる応力低減膜とを備えていることを特徴とする。
【００２４】
第４の電界効果トランジスタによれば、第２の半導体層が第１の半導体層に加える応力を打ち消す方向の応力を発生させる応力低減膜を備えているため、第２の半導体層により第１の半導体層に加わる応力を効果的に低減することができる。従って、第２の半導体層におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度の減少がほとんどないので、寄生抵抗が小さい電界効果トランジスタを実現できる。
【発明の効果】
【００２５】
本発明に係る電界効果トランジスタによれば、ゲートリセス構造を有するIII−Ｖ族窒化物半導体を用いた電界効果トランジスタにおいて、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面構成を示している。図１に示すようにサファイアからなる基板１１の上には、窒化アルミニウム（ＡｌＮ）又は低温成長した窒化ガリウム（ＧａＮ）からなるバッファ層１２が形成されている。バッファ層１２の上には、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とが下から順次形成されている。
【００２７】
キャップ層１５には障壁層１４を露出するゲートリセス部１６が形成されており、障壁層１４におけるゲートリセス部１６から露出した部分の上にはゲート電極１８が形成されている。ゲート電極１８の両側方のキャップ層１５の上には、それぞれソース電極及びドレイン電極である２つのオーミック電極１９が形成されている。
【００２８】
本実施形態のＦＥＴは、キャップ層１５が障壁層１４に及ぼす応力の大きさσとキャップ層１５の厚さｔとの積σｔが０．１Ｎ／ｃｍ（１０4ｄｙｎ／ｃｍ）以下となるように、キャップ層１５の厚さを選定している。
【００２９】
以下に、σｔを０．１Ｎ／ｃｍとする理由を説明する。そのために、まず、ＧａＮ系ＨＦＥＴにおいて重要なキャップ近傍に誘起されるピエゾ電荷密度を有限要素法により計算する方法について説明する。
【００３０】
ＧａＮ系ＨＦＥＴにおけるピエゾ電荷密度は、式（１）のように計算される（非特許文献１を参照。）。
【００３１】
【数１】
2007227884.tif 000003
【００３２】
ここで、ｅ３３及びｅ３１はピエゾ定数、ｅｚはｃ軸方向の歪、ｅｘ及びｅｙはｃ面内の歪であり、ｅｘ＝ｅｙであると仮定される。しかし、現実のデバイスでは、キャップ層及び絶縁膜をはじめとする応力を考慮する必要がある。圧電方程式は式（２）及び式（３）のように表される。
【００３３】
【数２】
2007227884.tif 000004
【００３４】
【数３】
2007227884.tif 000005
【００３５】
ここで、［Ｔ］は応力、［ｃ］は弾性定数、［ｅ］はピエゾ定数、［Ｅ］は電界、［Ｄ］は電束密度、［Ｓ］は歪、［ｅ］は誘電率である。境界条件は、キャップ端全体に応力がかかるものと仮定した。応力の値は、基板全面にキャップ層を成長させて作製したサンプル又は絶縁膜を全面デポすることにより作製したサンプルをストレスゲージにより測定して求めた値を使用した。さらに、材料の弾性定数とピエゾ定数は、式（４）及び式（５）を使用した。ＡｌＧａＮのテンソルの各成分に関しては、ＧａＮ及びＡｌＮの値（非特許文献１を参照。）から１次近似により求めた値を使用した。
【００３６】
【数４】
2007227884.tif 000006
【００３７】
【数５】
2007227884.tif 000007
【００３８】
式（４）及び式（５）における［ｃ］及び［ｅ］は、ＧａＮの場合にはそれぞれ表１及び表２のようになる。
【００３９】
【表１】
2007227884.tif 000008
【００４０】
【表２】
2007227884.tif 000009
【００４１】
ピエゾ電荷密度を求めるためには、図２に示すフローチャートに従って計算する。まず、境界条件に従って、材料中の各点での変位を求める。次に、変位の偏微分により歪を計算する。さらに、歪と材料の弾性定数により応力を計算する。最後に、ピエゾ定数と応力により求めた分極に発散（ダイバージェンス：div）を作用させて電荷密度を算出する。
【００４２】
以下に、このような手法により行ったシミュレーションの結果について述べる。図３はピエゾ電荷密度計算結果から求めた電子濃度と、応力とキャップ層の厚さとの積（σｔ）との関係を示している。図３において横軸は応力とキャップ層の厚さとの積を示し、縦軸はキャップ層のゲートリセス部側の端部の下側におけるチャネル領域の規格化電子濃度を示している。ここで、規格化電子濃度とは、σｔが０の場合つまり応力がかかっていない場合の電子濃度を１とした場合の電子濃度である。
【００４３】
図３に示すように、チャネル領域の規格化電子濃度は、σｔが０．１Ｎ／ｃｍ（１０4ｄｙｎ／ｃｍ）以上になると急激に低下している。これは、応力σが小さい系であっても、キャップ層の厚さｔが厚くなると、ゲートリセス部側の端部にかかる応力の総和が大きくなることによる。このため、チャネル領域の電子濃度を低下させないためには、応力とキャップ層との厚さとの積σｔを小さくすることが重要である。具体的に、電子濃度を低下させないためには、図４に示すσｔが０．１Ｎ／ｃｍ以下となる範囲となるように材料の応力σと膜厚ｔとを選択することが好ましい。
【００４４】
応力σとキャップ層の厚さｔとはどちらを変化させてもよいが、一般に材料が同じである場合、応力σを大きく変化させることは困難であり、キャップ層の厚さｔを薄くする方が容易である。従って、キャップ層の厚さｔをできるだけ薄くすることが、チャネル領域の電子濃度の低下を防ぐためには望ましい。
【００４５】
図５はキャップ層の厚さを変化させた場合における、ゲート電極とソース電極との間の抵抗値の変化量をシミュレーションにより求めた結果を示している。キャップ層の厚さが厚くなるに従って、抵抗値の変化量が大きくなっている。このことからも、キャップ層の厚さｔをできるだけ薄くすることが寄生抵抗の低減のためには好ましいことが明らかである。従って、キャップ層の厚さｔは２０ｎｍ以下とすることが好ましい。
【００４６】
以下に、第１の実施形態に係るＦＥＴの製造方法について図６を参照して説明する。まず、図６（ａ）に示すようにサファイアからなる基板１１の上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１２を形成する。続いて、バッファ層１２の上に、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とを有機金属化学気相成長（ＭＯＣＶＤ）法より順次形成する。キャップ層１５は、先に述べたようにσｔが０．１Ｎ／ｃｍ以下となるように設定する。具体的には、キャップ層１５の膜厚を２０ｎｍ以下とすることが好ましく、本実施形態では１０ｎｍとした。
【００４７】
次に、図６（ｂ）に示すようにエッチングマスク２２を形成した後、キャップ層１５の一部をドライエッチング等により除去して、ゲートリセス部１６を形成する。
【００４８】
次に、図６（ｃ）に示すようにエッチングマスク２２を除去した後、キャップ層１５の上にゲートリセス部１６を挟んで両側にそれぞれオーミック電極１９を形成すると共に、障壁層１４におけるゲートリセス部１６から露出した部分の上にゲート電極１８を形成する。オーミック電極１９は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）とを積層すればよく、ゲート電極１８は、例えば、パラジウムシリコン合金（ＰｄＳｉ）とパラジウム（Ｐｄ）と金（Ａｕ）とを積層すればよい。
【００４９】
なお、ゲート電極１８を障壁層１４にショットキー接触させるためには、ゲートリセス部１６においてキャップ層１５が完全に除去され障壁層１４が露出していることが好ましい。しかし、ゲート電極１８が正常に機能する範囲であれば、ゲート電極１８の下にキャップ層１５が残存していても問題ない。また、キャップ層１５として、ＧａＮ層の代わりに、ＡｌＧａＮとＧａＮの薄層を繰り返し積層した超格子層又はＩｎＡｌＧａＮからなる層等を用いてもよい。
【００５０】
エッチングマスク２２は、ＳｉＯ2等のIII−Ｖ族窒化物半導体に対するドライエッチング選択比が高い材料よりも、有機レジスト等のマスクと半導体とのドライエッチング選択比が２以下の材料を用いることが好ましい。例えばレジストマスクを用いて、レジストパターン断面が順テーパ形状となる条件で露光工程及び現像工程を行えば、ドライエッチング時にマスク材料も同時にエッチングされるため、レジストパターン端形状がそのまま半導体へ転写でき、ゲートリセス端も順テーパとすることができる。後で述べるように、キャップ層１５の端部を順テーパとすることにより応力集中を低減できるため、寄生抵抗の低減に有効である。
【００５１】
（第２の実施形態）
本発明の第２の実施形態について図面を参照して説明する。図７は第２の実施形態に係るＦＥＴの断面構成を示している。図７において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５２】
図７に示すように本実施形態のＦＥＴは、キャップ層１５の厚さがゲートリセス部側の端部においてオーミック電極１９の下側の部分よりも薄くなっている。つまり、キャップ層１５の厚さがゲートリセス部側の端部に向かって段階的に薄くなるように変化している。キャップ層１５により障壁層１４に加わる応力は、キャップ層１５の厚さが変化する部分の下側に集中的に加わり、その大きさは、キャップ層１５の厚さの変化が大きいほど大きくなる。従って、キャップ層１５の厚さを段階的に変化させることによりキャップ層１５により障壁層１４に加わる応力を分散させることができる。応力を分散させることにより、キャップ層１５におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度が急激に低下することを防止し、寄生抵抗の上昇を抑えることができる。また、キャップ層１５のオーミック電極１９の下側における部分の厚さを十分に厚くすることができるので、オーミック電極１９のコンタクト抵抗が上昇するおそれもなくなる。
【００５３】
チャネル領域の電子濃度の低下に最も大きく影響を与えるのは、キャップ層１５のゲートリセス部側の端部における厚さの変化である。従って、キャップ層１５の厚さの変化は、ゲートリセス部側において最も小さくなるようにすることが好ましく、ゲートリセス部側に向かって次第に小さくなるようにすることがさらに好ましい。例えば、キャップ層１５の厚さを２段階に変化させる場合には、キャップ層１５におけるゲートリセス部側の部分の厚さの変化量、すなわちゲートリセス部側の端部の厚さｔ１を、他の部分の厚さの変化量ｔ２よりも小さくすることが好ましい。また、ｔ１の値は応力σとの積σｔ１が０．１Ｎ／ｃｍ以下となるようにすることが好ましい。
【００５４】
キャップ層１５の厚さは、２段階に限らず３段階以上変化させてもよい。多段階に変化させることにより応力をさらに分散させることができる。この場合においても、最もゲート電極側の部分において厚さの変化が最も小さくなるようにすることが好ましい。
【００５５】
以下に、第２の実施形態に係るＦＥＴの製造法方について図８を参照して説明する。まず、図８（ａ）に示すようにサファイアからなる基板１１の上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１２を形成する。続いて、バッファ層１２の上に、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とを有機金属化学気相成長（ＭＯＣＶＤ）法より順次形成する。本実施形態においては、キャップ層１５の厚さを７０ｎｍとした。
【００５６】
次に、図８（ｂ）に示すように、キャップ層１５を厚さが１０ｎｍとなるように選択的にドライエッチングして、凹部１５ａを形成する。
【００５７】
次に、図８（ｃ）に示すように、凹部１５ａの底面をさらにエッチングして障壁層１４を露出するゲートリセス部１６を形成する。
【００５８】
次に、図８（ｄ）に示すように、障壁層１４のゲートリセス部１６から露出した部分の上にゲート電極１８を形成すると共に、キャップ層１５のゲート電極１８の両側方の領域の上にそれぞれオーミック電極１９を形成する。
【００５９】
なお、ゲート電極１８を障壁層１４にショットキー接触させるためには、ゲートリセス部１６においてキャップ層１５が完全に除去され障壁層１４が露出していることが好ましい。しかし、ゲート電極１８が正常に機能する範囲であれば、ゲート電極１８の下にキャップ層１５が残存していても問題ない。また、キャップ層１５として、ＧａＮ層の代わりに、ＡｌＧａＮとＧａＮの薄層を繰り返し積層した超格子層又はＩｎＡｌＧａＮからなる層等を用いてもよい。
【００６０】
本実施形態においても第１の実施形態と同様にエッチングマスクにはＳｉＯ2等のIII族窒化物半導体に対するドライエッチング選択比が高い材料よりも、有機レジストのようなドライエッチング選択比が２以下の材料を用いることが望ましい。有機レジストからなるマスクを用いて、レジストパターン断面が順テーパ形状となる条件で露光工程及び現像工程を行えば、ドライエッチング時にマスク材料も同時にエッチングされる。このため、マスクの端部の形状がそのまま半導体へ転写できるので、キャップ層１５の端部を順テーパとすることができる。後で述べるように、キャップ層１５の端部を順テーパとすることにより応力集中を低減できるため、寄生抵抗の低減に有効である。
【００６１】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図９は第３の実施形態に係るＦＥＴの断面構成を示している。図９において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６２】
図９に示すように本実施形態のＦＥＴは、キャップ層１５におけるゲートリセス部１６の側面となる部分において、キャップ層１５の厚さがゲートリセス部側に向かって次第に変化量が小さくなるように下に凸の曲線を描いて非線形に減少していることを特徴とする。本実施形態のＦＥＴは、第２の実施形態のＦＥＴのキャップ層の変化が無限段になったものと考えることもできる。
【００６３】
キャップ層１５のゲートリセス部側の端部における応力集中は、キャップ層１５のゲートリセス部側の側面と障壁層１４の上面とのなす角θが垂直に近いほど大きくなる。図１０は、キャップ層１５のゲートリセス部側の側面と障壁層１４の上面とがなす角θを変化させた場合について応力シミュレーションを行った結果である。図１０において横軸は位置を示し、縦軸は応力を示している。図１０に示すように応力がキャップ層１５の端部に集中していること、さらにキャップ層１５の側面と障壁層１４の上面とがなす角θを小さくすると、応力集中が緩和されることがわかる。
【００６４】
従って、キャップ層１５のゲートリセス部側の側面と障壁層１４の上面とがなす角θをできるだけ小さくすることが好ましい。しかし、θの値を小さくすると、ゲートリセス部１６の幅が広くなるという問題がある。一方、応力集中を緩和するために重要な部分は、キャップ層１５の端部であり、キャップ層１５の端部におけるθの値を小さくすれば応力集中を緩和することができる。このため、本実施形態においては、キャップ層１５の厚さをゲートリセス部側においてやや丸みを帯びた非線形形状となるように変化させている。このように、キャップ層１５の厚さをゲートリセス部側において次第に変化量が小さくなるように非線形的に減少させることにより、ゲートリセス部１６の幅を大きく広げることなく、ゲートリセス部１６におけるキャップ層１５の端部と障壁層１４の上面とがなす角θをほぼ０度にすることが可能となる。その結果、応力をより効果的に分散させることができ、キャップ層１５におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度が減少することを効率よく抑制できるので、寄生抵抗の増加を抑えることができる。
【００６５】
以下に、第３の実施形態に係るＦＥＴの製造方法について図１１を参照して説明する。まず、図１１（ａ）に示すようにサファイアからなる基板１１の上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１２を形成する。続いて、バッファ層１２の上に、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とを有機金属化学気相成長（ＭＯＣＶＤ）法より順次形成する。本実施形態においては、キャップ層１５の厚さを７０ｎｍとした。
【００６６】
次に、図１１（ｂ）に示すように、キャップ層１５の上に、真空蒸着法又はスパッタ法等を用いてシリコン膜２３を堆積した後、キャップ層１５を露出する開口部２３ａを形成する。開口部２３ａは、シリコン膜２３の上にリソグラフィーによりリセスパターンを形成した後、リセスパターンをマスクとして、フッ酸、硝酸、水（又は酢酸）の混合液からなるエッチング液を用いてシリコン膜をウェットエッチングすることにより形成する。ウェットエッチングの等方性により、シリコン膜２３における開口部２３ａの側面の厚さを、非線形的に減少させることができる。
【００６７】
次に、図８（ｃ）に示すように、シリコン膜２３をマスクとしてキャップ層１５をドライエッチングする。ドライエッチングの際にシリコン膜２３もエッチングされるため、シリコン膜２３に形成されたやや丸みを帯びた非線形形状がキャップ層１５に転写される。これにより、キャップ層１５のゲートリセス部１６の側面となる部分は、厚さが非線形的に単調減少し、やや丸みを帯びた非線形的な形状となる。
【００６８】
次に、図８（ｄ）に示すように、障壁層１４のゲートリセス部１６から露出した部分の上にゲート電極１８を形成すると共に、キャップ層１５のゲート電極１８の両側方の領域の上にそれぞれオーミック電極１９を形成する。
【００６９】
なお、ゲート電極１８を障壁層１４にショットキー接触させるためには、ゲートリセス部１６においてキャップ層１５が完全に除去され障壁層１４が露出していることが好ましい。しかし、ゲート電極１８が正常に機能する範囲であれば、ゲート電極１８の下にキャップ層１５が残存していても問題ない。また、キャップ層１５として、ＧａＮ層の代わりに、ＡｌＧａＮとＧａＮの薄層を繰り返し積層した超格子層又はＩｎＡｌＧａＮからなる層等を用いてもよい。
【００７０】
また、ゲートリセス部１６を形成する際のエッチングマスクにシリコン膜２３を用いたが、シリコン膜に代えて酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜若しくは酸窒化シリコン（ＳｉＯＮ）膜又はこれらを組み合わせた多層膜を用いてもよい。エッチングマスクに多層膜を用いる場合には、エッチングマスクを形成するウェットエッチングをバッファードフッ酸を用いて行えばよい。
【００７１】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１２は第４の実施形態に係るＦＥＴの断面構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７２】
図１２に示すように本実施形態のＦＥＴは、障壁層１４とキャップ層１５との間に形成された応力緩和層３１を備えている。応力緩和層３１は、５００℃から６００℃程度の比較的低温で成長した低温成長ｎ型ＧａＮ層である。応力緩和層３１は、障壁層１４とキャップ層１５との間の格子不整合を緩和するため、キャップ層１５を障壁層１４の上に形成したときに発生する応力を吸収する。従って、応力緩和層３１を形成することにより、キャップ層１５におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度が減少することを効率よく抑制できる。その結果、ＦＥＴの寄生抵抗の増加を抑えることができる。
【００７３】
以下に第４の実施形態に係るＦＥＴの製造方法について図１３を参照して説明する。まず、図１３（ａ）に示すように、サファイアからなる基板１１の上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１２を形成する。続いて、バッファ層１２の上に、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、５００℃から６００℃程度の比較的低温で成長した低温成長ｎ型ＧａＮ層である応力緩和層３１と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とを有機金属化学気相成長（ＭＯＣＶＤ）法より順次形成する。本実施形態においては、応力緩和層３１の厚さは１０ｎｍとした。
【００７４】
次に、図１３（ｂ）に示すようにエッチングマスク（図示せず）を形成した後、キャップ層１５及び応力緩和層３１を選択的にドライエッチング等により除去して、ゲートリセス部１６を形成する。ゲート電極を障壁層１４にショットキー接触させるためには、ゲートリセス部１６において応力緩和層３１が完全に除去され障壁層１４が露出していることが好ましい。しかし、ゲート電極が正常に機能する範囲であれば、ゲート電極の下に応力緩和層３１が残存していても問題ない。
【００７５】
次に、図１３（ｃ）に示すように、障壁層１４のゲートリセス部１６から露出した部分の上にゲート電極１８を形成すると共に、キャップ層１５のゲート電極１８の両側方の領域の上にそれぞれオーミック電極１９を形成する。
【００７６】
なお、キャップ層１５は、ＧａＮ層に代えて、ＡｌＧａＮの薄層とＧａＮの薄層とを繰り返し積層した超格子層又はＩｎＡｌＧａＮ層等を用いてもよい。また、応力緩和層３１は、低温成長ｎ型ＧａＮ層に代えて結晶性のＡｌＮ層、多結晶若しくはアモルファスのＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ若しくはＩｎＡｌＧａＮ層又はこれらを組み合わせた多層構造を用いてもよい。
【００７７】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図１４（ａ）及び（ｂ）は第５の実施形態に係るＦＥＴの断面構成であり、（ａ）は全体を示し、（ｂ）はゲートリセス部付近を拡大して示している。図１４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７８】
図１４に示すように本実施形態のＦＥＴは、少なくともゲートリセス部の底面及び側面を含む領域を覆う応力低減膜４１を備えている。応力低減膜４１は、図１４（ｂ）に示すようにキャップ層１５におけるゲートリセス部側の端部においてキャップ層１５が障壁層１４に加える応力σ１を打ち消す方向の応力σ２を障壁層１４に加える。従って、キャップ層１５による応力σ１と、応力低減膜４１による応力σ２とが打ち消しあうため、キャップ層１５におけるゲートリセス部側の端部の下側においてチャネル領域の電子濃度が減少することを効率よく抑制できる。その結果、ＦＥＴの寄生抵抗の増加を抑えることができる。
【００７９】
応力低減膜４１は、例えば、ＳｉＮ膜、ＳｉＯ2膜若しくはＳｉＮＯ膜又はこれらを組み合わせた多層膜等とすればよい。また、応力低減膜４１の膜厚は５００ｎｍ程度とすることが好ましい。このような構成とすることにより、０．２Ｎ／ｃｍ2程度の応力を低減することができる。
【００８０】
以下に、応力低減膜４１を設けた効果をシミュレーションにより求めた結果について説明する。図１５は本実施形態のＦＥＴにおいてピエゾ電荷密度を求めるシミュレーションモデルを示している。図１５において、σ１はキャップ層１５の応力、σ２は応力低減膜４１の応力、ｔはキャップ層１５の膜厚、ｄは応力低減膜４１の膜厚、σ１ｔはキャップ層１５が障壁層１４へ加える力、σ２ｄは応力低減膜４１が障壁層１４に加える力である。
【００８１】
図１５のモデルを用いて、障壁層１４に加わる応力の大きさを求めた結果を図１６（ａ）に示す。図１６（ａ）において横軸はゲートリセス部１６におけるゲート電極１８の端面からの位置を示し、キャップ層１５の端面の位置は２μｍの位置である。キャップ層１５の端面付近に応力が集中しているが、応力低減膜４１を設けた場合には、応力低減膜４１がない場合と比べて応力集中が緩和されていることがわかる。これは、キャップ層１５が障壁層１４に加える張力σ１ｔと応力低減膜４１が障壁層１４に加える張力σ２ｔが打ち消しあい、全応力が低減した効果である。
【００８２】
図１６（ｂ）はチャネル領域の電子濃度の変化を示している。図１６（ｂ）において横軸は図１６（ａ）と同じくゲートリセス部１６における位置を示し、縦軸は規格化電子濃度を示している。この場合の規格化電子濃度は、応力が０の場合の電子濃度を１とした場合の電子濃度である。
【００８３】
図１６（ｂ）に示すように、応力集中が生じ障壁層１４に応力が加わるキャップ層１５の端面付近においてチャネル領域の電子濃度が低下している。しかし、応力低減膜４１を設けることにより、応力低減膜４１がない場合と比べて電子濃度の低下を小さく押さえることができることが明らかである。
【００８４】
以下に、第５の実施形態に係るＦＥＴの製造方法について図１７を参照して説明する。まず、図１７（ａ）に示すようにサファイアからなる基板１１の上に、ＡｌＮ又は低温成長したＧａＮからなるバッファ層１２を形成する。続いて、バッファ層１２の上に、ＧａＮからなる活性層１３と、Ａｌ0.26Ｇａ0.74Ｎからなる障壁層１４と、ｎ型にドープして低抵抗化したＧａＮ層からなるキャップ層１５とを有機金属化学気相成長（ＭＯＣＶＤ）法より順次形成する。
【００８５】
次に、図１７（ｂ）に示すようにエッチングマスク（図示せず）を形成した後、キャップ層１５を選択的にドライエッチング等により除去して、ゲートリセス部１６を形成する。
【００８６】
次に、図１７（ｃ）に示すように、障壁層１４のゲートリセス部１６から露出した部分の上にゲート電極１８を形成すると共に、キャップ層１５のゲート電極１８の両側方の領域の上にそれぞれオーミック電極１９を形成する。
【００８７】
次に、図１７（ｄ）に示すように、少なくともゲートリセス部１６の底面及び側面を覆うように、キャップ層１５が障壁層１４に加える応力を打ち消す方向の応力を有するＳｉＮ膜、ＳｉＯ2膜若しくはＳｉＮＯ膜又はこれらを組み合わせた多層膜等からなる応力低減膜４１を例えば５００ｎｍ堆積する。
【００８８】
なお、ゲート電極１８を障壁層１４にショットキー接触させるためには、ゲートリセス部１６においてキャップ層１５が完全に除去され障壁層１４が露出していることが好ましい。しかし、ゲート電極１８が正常に機能する範囲であれば、ゲート電極１８の下にキャップ層１５が残存していても問題ない。また、キャップ層１５として、ＧａＮ層の代わりに、ＡｌＧａＮとＧａＮの薄層を繰り返し積層した超格子層又はＩｎＡｌＧａＮからなる層等を用いてもよい。
【産業上の利用可能性】
【００８９】
本発明に係るIII族窒化物半導体を用いた電界効果トランジスタは、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現でき、特に高周波デバイスに用いるIII−Ｖ族窒化物からなる電界効果トランジスタ等として有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】本発明の第１の実施形態に係る電界効果トランジスタにおけるピエゾ電荷密度のシミュレーション方法を示すフローチャートである。
【図３】本発明の第１の実施形態に係る電界効果トランジスタにおける応力とキャップ膜厚の積とチャネル領域の電子濃度との相関を示すグラフである。
【図４】本発明の第１の実施形態に係る電界効果トランジスタに適したキャップ層の応力の大きさ及びキャップ層の膜厚の範囲を示すグラフである。
【図５】本発明の第１の実施形態に係る電界効果トランジスタにおけるキャップ層の膜厚と抵抗の変化量との相関を示すグラフである。
【図６】本発明の第１の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【図８】本発明の第２の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図９】本発明の第３の実施形態に係る電界効果トランジスタを示す断面図である。
【図１０】本発明の電界効果トランジスタにおいて、キャップ層におけるゲートリセス部の側面となる部分と障壁層の上面とのなす角が応力に及ぼす影響を示すグラフである。
【図１１】本発明の第３の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図１２】本発明の第４の実施形態に係る電界効果トランジスタを示す断面図である。
【図１３】本発明の第４の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第５の実施形態に係る電界効果トランジスタを示し、（ａ）は断面図であり、（ｂ）はゲートリセス部を拡大して示す断面図である。
【図１５】本発明の第５の実施形態に係る電界効果トランジスタの特性を評価するシミュレーションモデルを示す断面図である。
【図１６】（ａ）及び（ｂ）は本発明の第５の実施形態に係る電界効果トランジスタの特性を示し、（ａ）は応力に関するグラフであり、（ｂ）は電子濃度に関するグラフである。
【図１７】本発明の第５の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
【００９１】
１１      基板
１２      バッファ層
１３      活性層
１４      障壁層
１５      キャップ層
１５ａ    凹部
１６      ゲートリセス部
１８      ゲート電極
１９      オーミック電極
２２      エッチングマスク
２３      シリコン膜
２３ａ    開口部
３１      応力緩和層
４１      応力低減膜
【図１】
2007227884.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
2007227884.tif 000014
【図６】
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【図７】
2007227884.tif 000016
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007227884.tif 000024
【図１６】
2007227884.tif 000025
【図１７】
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