(57)【要約】【課題】  低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能であり、特に無線タグＩＣに内蔵するのに好適な基準電圧発生回路を提供する。【解決手段】  電源電圧依存性のない電流を流す第１の定電流源（Ｍｐ３）と直列に第１のＭＯＳＦＥＴ（Ｍｎ３）を接続し、第１の定電流源が流す電流は該第１のＭＯＳＦＥＴを飽和領域で動作させる大きさとし、第１のＭＯＳＦＥＴとカレントミラー接続されて第１の定電流源と同一の電流を流す第２の定電流源として作用する第２のＭＯＳＦＥＴ（Ｍｎ４）を設ける。そして、該第２のＭＯＳＦＥＴと直列に第１のＭＯＳＦＥＴのしきい値電圧よりも小さなしきい値電圧を有する第３のＭＯＳＦＥＴ（ＭｎL1）を接続して、第２のＭＯＳＦＥＴと第３のＭＯＳＦＥＴとの結合点から、上記第１のＭＯＳＦＥＴと第３のＭＯＳＦＥＴのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成した。【選択図】  図４
2007148530.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１の電流源および第１のしきい値電圧を有する第１の電界効果トランジスタと、
前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２の電界効果トランジスタおよび第３の電界効果トランジスタとを備え、
前記第１の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第３の電界効果トランジスタは、前記第１の電界効果トランジスタと同一導電型であり、ゲート端子に前記第２の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタと同一導電型であり、前記第１のしきい値電圧よりも低い第２のしきい値電圧を有するようにされ、
前記第２の電界効果トランジスタのゲート端子には、前記第１の電流源と前記第１の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第２の電界効果トランジスタと前記第３の電界効果トランジスタとの接続ノードより前記第１のしきい値電圧と前記第２のしきい値電圧との電位差に相当する第１電圧を出力することを特徴とする基準電圧発生回路。
【請求項２】
前記第１、第２および第３の電界効果トランジスタはＮチャネル型のトランジスタであることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記第１、第２および第３の電界効果トランジスタはＰチャネル型のトランジスタであることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項４】
前記第１の電流源は、前記第１の電界効果トランジスタと異なる導電型の電界効果トランジスタからなり、そのゲート端子に定電圧を受け、前記定電圧に応じた定電流を流すことを特徴とする請求項１〜３のいずれかに記載の基準電圧発生回路。
【請求項５】
前記第１の電流源である電界効果トランジスタのゲート端子に印加される前記定電圧を発生するバイアス回路を備え、
前記バイアス回路は、
前記第１の電源電圧端子と第２の電源電圧端子との間に、一対のＰチャネル型の電界効果トランジスタを有する第１カレントミラー回路と一対のＮチャネル型の電界効果トランジスタを有する第２カレントミラー回路とが縦積み接続された回路であることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項６】
前記第２カレントミラー回路のゲート端子とドレイン端子とが結合されたダイオード接続の電界効果トランジスタは、該電界効果トランジスタとゲート共通接続された他の電界効果トランジスタよりもサイズが小さくされ、
前記他の電界効果トランジスタのソース端子側には抵抗が接続されていることを特徴とする請求項５に記載の基準電圧発生回路。
【請求項７】
前記第２の電界効果トランジスタと前記第３の電界効果トランジスタとの接続ノードより出力される前記第１のしきい値電圧と前記第２のしきい値電圧との電位差に相当する前記第１電圧を受け、前記第１電圧と異なる電位の第２電圧を出力する電圧変換回路を備え、
前記電圧変換回路は、
前記第１電圧を第１の入力端子に受け第２の入力端子の電圧との電位差に応じた電圧を出力する差動増幅回路と、
前記第１の電源電圧端子と第２の電源電圧端子との間に、前記差動増幅回路の出力電圧を制御端子に受ける電圧制御用トランジスタと、
前記第１の電源電圧端子と第２の電源電圧端子との間に前記電圧制御用トランジスタと直列に接続されたラダー抵抗と、
前記電圧制御用トランジスタと前記ラダー抵抗との接続ノードと前記第２の電源電圧端子との間に直列に接続された抵抗および容量と、を備え、
前記ラダー抵抗により分圧された電圧が前記差動増幅回路の第２の入力端子に入力され、
前記抵抗と容量との接続ノードから基準電圧を出力するように構成されていることを特徴とする請求項１〜６のいずれかに記載の基準電圧発生回路。
【請求項８】
前記ラダー抵抗の任意の分圧点に接続され前記第２電圧と異なる電位の第３電圧を出力する第２の出力端子と、
前記ラダー抵抗の任意の分圧点と前記第２の出力端子との間に接続された抵抗および前記第２の出力端子と前記第２の電源電圧端子との間に接続された容量を有するロウパスフィルタと、を備えることを特徴とする請求項７に記載の基準電圧発生回路。
【請求項９】
前記電圧制御用トランジスタは前記第１の電界効果トランジスタと異なる導電型の電界効果トランジスタであることを特徴とする請求項７または８に記載の基準電圧発生回路。
【請求項１０】
基準電圧発生回路と、受信信号を整流して直流電源電圧を生成する電源回路と、前記基準電圧発生回路により発生された基準電圧を受けて動作する内部回路と、を備え
前記基準電圧発生回路の前記第１の電源電圧端子には、前記電源回路により生成された電源電圧が印加され、該電源電圧に基づいて前記基準電圧を発生する半導体集積回路であって、
前記基準電圧発生回路は、  第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第１の電流源および第１のしきい値電圧を有する第１の電界効果トランジスタと、
前記第１の電源電圧端子と第２の電源電圧端子との間に直列に接続された第２の電界効果トランジスタおよび第３の電界効果トランジスタとを備え、
前記第１の電界効果トランジスタはゲート端子とドレイン端子とが結合され、
前記第３の電界効果トランジスタは、前記第１の電界効果トランジスタと同一導電型であり、ゲート端子に前記第２の電界効果トランジスタのゲート電圧と同一の電圧が印加され、
前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタと同一導電型であり、前記第１のしきい値電圧よりも低い第２のしきい値電圧を有するようにされ、
前記第２の電界効果トランジスタのゲート端子には、前記第１の電流源と前記第１の電界効果トランジスタとの接続ノードの電圧が印加され、
前記第２の電界効果トランジスタと前記第３の電界効果トランジスタとの接続ノードより前記第１のしきい値電圧と前記第２のしきい値電圧との電位差に相当する前記基準電圧を出力することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路さらには２つのＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路に適用して有効な技術に関する。本発明は、例えば一般に無線ＩＣタグと呼ばれる無線通信機能を有する半導体集積回路等低電源電圧の半導体集積回路に内蔵される基準電圧発生回路に利用して有効な技術に関する。
【背景技術】
【０００２】
従来、識別コードなど所定のデータを記憶したＲＯＭ（リード・オンリ・メモリ）や、外部の読取装置との間で無線による送受信を行なう送受信回路、所定の演算処理を行なう論理回路、これらの回路に電源電圧を供給する電源回路などを内蔵した無線通信機能を有する無線ＩＣタグと呼ばれる半導体集積回路が知られている。この無線ＩＣタグには、内部回路の動作に必要な基準電圧を発生する基準電圧発生回路が内蔵されることが多い。
【０００３】
無線ＩＣタグは、外部から印加される電源電圧を受ける端子がなく、リーダ／ライタから供給される電波を整流することで電源としている。そのため、あまり高い電源電圧を発生することは望ましくないとともに、内部で生成した電源電圧にはノイズがのり易い。また、リーダ／ライタからのデータの受信は、受信電波を１００％ＡＳＫ（Amplitude shift Keying）復調することによって行う。
【０００４】
よって、ＡＳＫ信号がロウレベルの時は、アンテナに電力が供給されず、電源容量に蓄積されている電力のみでチップ内の回路に電流を供給しなければならない。そのため、図１４に示すように、ＡＳＫ信号がロウレベルの時は、内部電源電圧ＶDDは大きく低下する。従って、無線ＩＣタグにおいては、変動範囲が大きくしかも多くのノイズを含んだ内部電源電圧ＶDDで基準電圧を作る必要があるため、動作電源電圧範囲が広くかつノイズに強い基準電圧発生回路が要求される。
【０００５】
従来、回路規模の小さな基準電圧発生回路として、しきい値の異なる２つのＭＯＳＦＥＴのしきい値電圧差に相当する基準電圧を発生する基準電圧発生回路が提案されている（特許文献１，非特許文献１）。図１は、非特許文献１で提案されている基準電圧発生回路である。
【０００６】
この回路では、Ｍｎ3,4とＭｎL1,２とにしきい値電圧の異なる素子を使用し、ＭＯＳＦＥＴ  Ｍp4、Ｍn5,6が定電流源として動作して、ＭＯＳＦＥＴ  Ｍn3,4、ＭnL1,2に同一の電流を流すことでＭn3、ＭnL1のしきい値電圧差（Ｖｔｎ−Ｖｔｌ）の２倍に相当する基準電圧２（Ｖｔｎ−Ｖｔｌ）＝Ｖｒｅｆを出力する。また、定電流用ＭＯＳＦＥＴ  Ｍp4、Ｍn5,6のゲートバイアス電圧を生成するバイアス回路として、電源電圧が変動しても電流があまり変化しないカスコード型カレントミラー回路を用いている。
【特許文献１】特開平０９−１０１８３２号公報
【非特許文献１】"A Low-Power Microcontroller Having a 0.5-uA Standby Current On-Chip Regulator With Dual-Reference Scheme "IEEE JSSC, vol.39, NO.4, APRIL 2004
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、無線ＩＣタグに内蔵する基準電圧発生回路として図１に示す回路を使用することを検討した。しかし、前述したように、無線ＩＣタグの内部電源電圧はそれほど高くないので、図１に示すように、ＭＯＳＦＥＴを３個縦積みにしたバイアス回路を有する回路は動作マージンが低下するので適当でない。そこで、カスコード型カレントミラー回路の代わりに２素子からなる通常のカレントミラーを用いたバイアス回路を使用した図２に示すような基準電圧発生回路について検討した。なお、基準電圧Ｖrefを決定するＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1は、Ｍｎ３が標準のしきい値電圧Ｖｔｎを有するＭＯＳＦＥＴであるのに対し、ＭｎL1はそれよりも低いしきい値電圧Ｖｔｌを有するように設定されているものとする。
【０００８】
通常のカレントミラーを用いたバイアス回路を使用した図２に示すような基準電圧発生回路にあっては、電源電圧が変動するとＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1に流れる電流が同一にならず、精度の高い基準電圧を発生することが困難になる。具体的には、ＭＯＳＦＥＴ  Ｍｐ１とＭｐ２のサイズが同一で電源電圧ＶDDがＭＯＳＦＥＴ  Ｍｐ１とＭｐ２のＶdsが等しくなるような電圧ならば、Ｍｐ１に流れる電流ｉ１とＭｐ２に流れる電流ｉ２は等しくなるが、電源電圧が変動すると、Ｍｐ１とＭｐ２のドレイン・ソース間電圧Ｖdsが等しくならず、ｉ１とｉ２が回路構造上等しくならない。この電流ｉ２をＭｐ２，Ｍｐ３のカレントミラーでコピーしてＭｎ３に流れる電流ｉ３を生成し、ｉ1をＭｎ１，Ｍｎ４のカレントミラーでコピーしてＭｎL1に流れる電流ｉ４を生成しているため、ｉ３とｉ４も等しくならない。
【０００９】
しかも、ＭＯＳＦＥＴ  Ｍｐ２のドレイン・ソース間電圧ＶdsはＭｐ２のＶgsで決まるのに対し、ＭＯＳＦＥＴ  Ｍｐ３のドレイン・ソース間電圧ＶdsはＭｎ３のＶgsで決まるため、電源電圧ＶDDが高くなると、Ｍｐ３のＶdsが大きくなり、Ｍｐ２のＶds(＝Ｖgs)と一致しなくなり、電源電圧ＶDDが低くなると、Ｍｐ３のＶｄｓが小さくなり、Ｍｐ２のＶｄｓ（＝Ｖｇｓ）と一致しなくなる。よって、電源電圧変動を考慮すると、ｉ３とｉ２は等しくならない。
【００１０】
さらに、Ｍｎ４のＶｄｓはＶrefで決まる値になるが、Ｍｎ１のＶgs（＝Ｖds）はしきい値電圧のばらつきによってばらつくため、ｉ４とｉ１も等しくならない。つまり、ｉ３とｉ４を等しくしたいのに、まずｉ１とｉ２は等しくならず、さらにそのｉ１とｉ４も等しくならず、ｉ２とｉ３も等しくないため、ｉ３とｉ４を等しくするのはいっそう困難になる。
【００１１】
その結果、図２に示すような基準電圧発生回路では、電源電圧の変化やＭＯＳＦＥＴの製造ばらつきによって、発生する基準電圧Ｖrefの精度が悪くなるという課題がある。特に、無線ＩＣタグの内部電源電圧は変動が大きいため、図２に示す基準電圧発生回路では実用に耐える基準電圧Ｖrefを発生することが困難であることが分かった。ここで、ｉ３とｉ４が等しくないと、発生される基準電圧Ｖrefの精度が悪くなる理由を説明する。
【００１２】
ＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1のそれぞれのゲート・ソース間電圧をＶgs1,Ｖgs2とすると、基準電圧ＶrefはＶgs1−Ｖgs2であり、次式のように表わされる。
【数１】
2007148530.tif 000003
ここで、Δov1，Δov2は、それぞれＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1のゲート端子のオーバードライブ電圧である。尚、オーバードライブ電圧とは、ゲート、ソース間電圧から閾値電圧を引いたものつまり（Ｖgs1−Ｖtn），（Ｖgs2−Ｖtl）である。 
【００１３】
ところで、飽和領域で動作するようにバイアスされたＭＯＳＦＥＴのドレイン電流ＩDは、
【数２】
2007148530.tif 000004
で表わされる。なお、式（２）において、μはキャリアの移動度、Ｃoxはゲート酸化膜容量である。ここで、Ｍｎ３，ＭｎL1のドレイン電流をそれぞれＩD1,ＩD2とおくと、式（２）より、
【数３】
2007148530.tif 000005
【数４】
2007148530.tif 000006
となる。
【００１４】
式（３），（４）より、ＩD1＝ＩD2ならばΔov1＝Δov2となることが分かる。一方、式（１）において、基準電圧Ｖrefとして必要な電圧は温度特性がない（Ｖtn−Ｖtl）である。電流ＩD1,ＩD2が異なると温度特性を持つ（Δov1−Δov2）が入ってしまい誤差が生じるが、電流ＩD1とＩD2を同一にすることによって（Δov1−Δov2）を０にし、温度依存性がなくかつ精度の高い基準電圧Ｖrefを生成することが可能となる。
【００１５】
ところで、上記のような２つのＭＯＳＦＥＴのしきい値電圧差に相当する基準電圧Ｖrefを発生する回路は、プロセスばらつきでしきい値電圧がばらつくことがあるので、トリミング等により電圧を調整できるようにすることが望まれる。また、半導体集積回路においては、内部の色々な回路でそれぞれ異なるレベルの基準電圧が必要されることがある。そのような場合、一般には、図３に示すような差動アンプＡＭＰ０とその出力を抵抗分割してフィードバック電圧を生成するラダー抵抗Ｒｄを有し、基準電圧Ｖrefをレベルシフトした電圧を出力する電圧変換回路が用いられる。なお、出力ノードと接地点との間に直列に接続されている抵抗Ｒ２と容量Ｃ１は発振を防止するために設けられるポールゼロ位相補償用の素子である。
【００１６】
本発明者らは、前述した無線タグＩＣに、図２に示すような基準電圧発生回路と図３に示すような電圧変換回路を搭載することを検討した。その結果、図３に示す電圧変換回路は、比較的ノイズに弱いことを見出した。図３に示す電圧変換回路においては、ノイズが伝わる経路のうち特に２つの経路が問題となる。１つは、電源電圧ＶDDに含まれるノイズが電圧制御用トランジスタＭｐ０のソースからチャネルを通して出力ノードへ伝わる経路であり、２つ目は、差動アンプＡＭＰ０の出力に含まれるノイズがトランジスタＭｐ０のゲートから出力ノードへ伝わる経路である。
【００１７】
このうち第１のノイズ経路を介して出力電圧に含まれるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと、出力ノードと接地点との間のインピーダンスとの比で決まる。第２のノイズ経路を介して出力電圧に含まれるノイズは、トランジスタＭｐ０のゲートに入ったノイズがＭｐ０で増幅されて伝わる。
【００１８】
図３に示す電圧変換回路は、抵抗Ｒ２と容量Ｃ１からなるポールゼロ位相補償回路を備えており、高周波になるとトランジスタＭｐ０のドレイン・ソース間のインピーダンス(電源電圧端子と出力ノードとの間のインピーダンス)Ｚ１が寄生容量の影響で小さくなる。このとき、電源電圧ＶDDから出力に伝わるノイズは、出力ノードと接地点との間のインピーダンス (抵抗Ｒｄのインピーダンス)をＺ２とすると、Ｚ２／（Ｚ１＋Ｚ２）で決まる大きさとなるので、Ｚ１が小さくなるほど出力電圧に含まれるノイズが大きくなる。前述したように、無線タグＩＣでは、リーダ／ライタから供給される電波を整流することで電源としており、電源電圧ＶDDにノイズがのり易いため、電源電圧端子から出力ノードへ伝わるノイズをできるだけ抑えることが重要である。
【００１９】
この発明の目的は、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能な基準電圧発生回路を提供することにある。
【００２０】
この発明の他の目的は、基準電圧発生回路の後段に、発生された基準電圧をレベルシフトした電圧を出力する電圧変換回路を設ける場合に、入力や電源電圧に含まれるノイズが出力に伝わりにくい電圧変換回路を提供することにある。
【００２１】
この発明のさらに他の目的は、無線タグＩＣに内蔵するのに好適な基準電圧発生回路および電圧変換回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、第１の定電流源と直列に第１のＭＯＳＦＥＴを接続し、第１のＭＯＳＦＥＴとカレントミラー接続されて第１の定電流源と同一の電流を流す第２の定電流源として作用する第２のＭＯＳＦＥＴを設ける。そして、該第２のＭＯＳＦＥＴと直列に第１のＭＯＳＦＥＴのしきい値電圧よりも小さなしきい値電圧を有する第３のＭＯＳＦＥＴを接続して、第２のＭＯＳＦＥＴと第３のＭＯＳＦＥＴとの結合点から、上記第１のＭＯＳＦＥＴと第３のＭＯＳＦＥＴのしきい値電圧差に相当する電圧を取り出すように基準電圧発生回路を構成したものである。
【００２３】
上記した手段によれば、小さなしきい値電圧を有する第３のＭＯＳＦＥＴに電流を流す定電流源として、大きなしきい値電圧を有する第１のＭＯＳＦＥＴとカレントミラー接続された第２のＭＯＳＦＥＴを使用している。そのため、温度変化で第１のＭＯＳＦＥＴの電流が変化すると、小さなしきい値電圧を有する第３のＭＯＳＦＥＴの電流が同じように変化することで、温度依存性のない基準電圧を発生することができる。また、電源電圧が変化しても上記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのドレイン・ソース間電圧は一定を保ち、電源電圧依存性のない基準電圧を発生することができる。
【００２４】
ここで、望ましくは、一対のＰチャネルＭＯＳＦＥＴからなる第１カレントミラー回路と、該カレントミラー回路と縦積みにされた一対のＮチャネルＭＯＳＦＥＴからなる第２カレントミラー回路とを備え、第２カレントミラー回路のゲートとドレインが結合されていない側のＭＯＳＦＥＴのソース端子側に抵抗を接続したバイアス回路を設ける。そして、このバイアス回路の上記第１カレントミラー回路を構成するＰチャネルＭＯＳＦＥＴのゲート電圧と同一の電圧がゲート端子に印加されたＰチャネルＭＯＳＦＥＴを、上記基準電圧発生回路の第１の定電流源として用いる。
【００２５】
また、差動アンプと、その出力に応じて電源電圧を降圧する電圧制御用トランジスタと、降圧された電圧を抵抗分割してフィードバック電圧を生成するラダー抵抗と、電圧制御用トランジスタとラダー抵抗の接続ノードと接地点との間に直列に接続されている抵抗および容量からなるポールゼロ位相補償回路とを有する電圧変換回路を設ける。そして、上記基準電圧発生回路からの基準電圧を差動アンプに入力し基準電圧をレベルシフトした電圧をこの電圧変換回路から出力させるとともに、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すように構成する。
【００２６】
電源電圧に含まれるノイズは、電圧制御用トランジスタのインピーダンスとポールゼロ位相補償回路のインピーダンスとの比に応じて分圧されて出力電圧に伝わるが、ポールゼロ位相補償回路を構成する抵抗と容量との接続ノードから出力を取り出すことで、高周波では容量のインピーダンスが小さくなって分圧比が小さくなり、出力電圧に伝わるノイズを低減することができる。また、差動アンプからみた場合、抵抗と容量との接続ノードから出力を取り出すようにしたポールゼロ位相補償回路はロウパスフィルタとして作用するため、差動アンプの出力に含まれ電圧制御用トランジスタを介して出力電圧に伝わるノイズも低減される。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、低電圧で電圧変動が比較的大きい電源電圧であっても温度依存性がなくかつ精度の高い基準電圧を生成することが可能であり、特に無線タグＩＣに内蔵するのに好適な基準電圧発生回路を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施例を図面に基づいて説明する。
図４には、本発明に係る基準電圧発生回路の第１の実施例が示されている。
この実施例の基準電圧発生回路は、基準電圧発生部１１と、該基準電圧発生部１１内の定電流源として働くＭＯＳＦＥＴのゲートバイアス電圧を与えるバイアス回路１２とからなる。このうちバイアス回路１２は、電源電圧端子ＶDDと接地点ＧＮＤとの間に、一対のＰチャネルＭＯＳＦＥＴ  Ｍｐ１，Ｍｐ２からなる第１カレントミラー回路と、一対のＮチャネルＭＯＳＦＥＴ  Ｍｎ１，Ｍｎ２からなる第２カレントミラー回路とを直列に接続して縦積みした構成を有する。
【００２９】
上記第１カレントミラー回路は、ＭＯＳＦＥＴ  Ｍｐ２が、そのゲート端子とドレイン端子とが結合されたいわゆるダイオード接続とされている。第１カレントミラー回路のＭＯＳＦＥＴ  Ｍｐ１とＭｐ２は同一サイズの素子とされ、Ｍｐ１，Ｍｐ２のゲート端子にそれぞれＭｐ２のドレイン電圧が印加されることで、同一の電流が流れるようにされている。
【００３０】
また、第２カレントミラー回路は、ＭＯＳＦＥＴ  Ｍｎ１がダイオード接続とされ、第２カレントミラー回路のゲートとドレインが結合されていない側のＭＯＳＦＥＴ  Ｍｎ２のソース端子と接地点との間に抵抗Ｒ１が接続されている。第２カレントミラー回路のＭＯＳＦＥＴ  Ｍｎ１，Ｍｎ２は、特に制限されるものでないが、この実施例ではゲート幅が１：８のようなサイズの素子（ゲート長は同一）とされているが、Ｍｐ１，Ｍｐ２にそれぞれ流れる電流がそのままＭｎ１，Ｍｎ２に流されることで、同一の電流が流れるようにされている。なお、ＭＯＳＦＥＴ  Ｍｎ１のサイズ（ゲート幅）を「１」とすると、Ｍｐ１，Ｍｐ２のサイズは「４」となるように設定されている。
【００３１】
抵抗Ｒ１を入れることにより、Ｍｎ１とＭｎ２のオーバードライブ電圧の差に依存した電流がＲ１に流れることにより、所定のドレイン電流ｉ１，ｉ２がＭｐ１，Ｍｐ２それぞれに流れる。
【００３２】
基準電圧発生部１１は、電源電圧端子ＶDDと接地点ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳＦＥＴ  Ｍｐ３およびＮチャネルＭＯＳＦＥＴ  Ｍｎ３と、同じく電源電圧端子Ｖｃｃと接地点ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳＦＥＴ  ＭｎL1およびＮチャネルＭＯＳＦＥＴ  Ｍｎ４とからなる。このうちＰチャネルＭＯＳＦＥＴ  Ｍｐ３のゲート端子には、バイアス回路１２のＭＯＳＦＥＴ  Ｍｐ２のゲート電圧と同一の電圧が印加され、Ｍｐ２とＭｐ３のサイズ比に応じた電流ｉ３が流されるようにされている。特に制限されるものでないが、この実施例では、Ｍｐ２とＭｐ３のサイズ比は２：１とされ、Ｍｐ２の電流ｉ２の１／２の大きさの電流ｉ３がＭｐ３に流れるようにされている。
【００３３】
ＮチャネルＭＯＳＦＥＴ  Ｍｎ３はゲートとドレインが結合されたダイオード接続とされ、Ｍｐ３より供給される電流ｉ３を電圧に変換する。このＭＯＳＦＥＴ  Ｍｎ３とＭｎ４とがカレントミラー接続され、Ｍｎ３とＭｎ４のサイズ比が１：１とされることにより、Ｍｎ３の電流ｉ３と同一の大きさの電流ｉ４がＭｎ４に流れるようにされている。なお、Ｍｎ３とＭｎ４，ＭｎL1のサイズは同一で、Ｍｐ３のサイズもほぼ同一である。
【００３４】
Ｍｎ４と直列のＮチャネルＭＯＳＦＥＴ  ＭｎL1は、チャネル領域へ注入する不純物濃度を調整することにより、Ｍｎ３やＭｎ４のしきい値電圧ＶthHよりも低いしきい値電圧ＶthLを有するように設定されている。そして、ＭＯＳＦＥＴ  ＭｎL1のゲート端子には、ＰチャネルＭＯＳＦＥＴ  Ｍｐ３とＮチャネルＭＯＳＦＥＴ  Ｍｎ３の接続ノードの電位Ｖａが印加されている。
【００３５】
この低しきい値電圧のＭＯＳＦＥＴ  ＭｎL1に、それと直列のＭＯＳＦＥＴ  Ｍｎ４により電流ｉ４が流れることによって、ＭｎL1にはＭｎ３の電流ｉ３と同一の大きさの電流が流れるようになる。その結果、ＭＯＳＦＥＴ  ＭｎL1のドレイン端子には、Ｍｎ３のしきい値電圧ＶthHとＭｎL1のしきい値電圧ＶthLとの差（ＶthH−ＶthL）に相当する電圧が現われ、これが基準電圧Ｖrefとして出力される。
【００３６】
図２や図４に示す回路では、ＭＯＳＦＥＴ  Ｍｐ２のドレイン電圧は電源電圧ＶDDよりもＭｐ２のしきい値電圧Ｖthp＋オーバードライブ電圧だけ低い電圧、Ｍｐ１のドレイン電圧は接地電位ＧＮＤよりもＭｎ１のしきい値電圧Ｖthn＋オーバードライブ電圧だけ高い電圧であり、電源電圧ＶDDが大きい時にはＭｐ１のソース・ドレイン間電圧Ｖds1の方がＭｐ２のソース・ドレイン間電圧Ｖds2よりも大きくなり、電源電圧ＶDDが小さい時にはＭｐ１のソース・ドレイン間電圧Ｖds1の方がＭｐ２のソース・ドレイン間電圧Ｖds2よりも小さくなる。Ｍｐ１とＭｐ２とではバイアス条件が若干異なって来る。そのため、電源電圧ＶDDが変化するとＭｐ１，Ｍｐ２のドレイン電流ｉ１，ｉ２が若干ずれるおそれがある。
【００３７】
図２に示す回路では、Ｍｐ１，Ｍｐ２のドレイン電流ｉ１，ｉ２とそれぞれ同一の電流ｉ３，ｉ４を基準電圧発生部１１のＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1に流すように構成されているため、Ｍｐ１の電流ｉ１とＭｐ２の電流ｉ２がずれると、Ｍｎ３，ＭｎL1の電流ｉ３，ｉ４がずれてしまうおそれがある。これに対して、この実施例では、ｉ２に比例した電流ｉ３をＭｐ３に流し、それをＭｎ３，Ｍｎ４のカレントミラーでＭｎ４にコピーしてＭｎL1に流すため、Ｍｎ３，ＭｎL1の電流ｉ３，ｉ４がずれることがない。そのため、出力する基準電圧Ｖrefも、電源電圧が変動したとしても正確にＶthH−ＶthLとなる。また、温度変化によりＭＯＳＦＥＴ  Ｍｎ３のしきい値電圧やｇｍなどの特性が変化したとしても、Ｍｎ４，ＭｎL1の特性も同じように変化するため、ＭｎL1のドレイン電圧は温度変化にかかわらずほぼ一定の電圧（ＶthH−ＶthL）となる。
【００３８】
図５は、第１の実施例の基準電圧発生回路１０の後段に電圧変換回路２０を接続し、例えば０．３〜０．５Ｖの基準電圧Ｖrefを０．７５Ｖのような電圧に変換して出力するようにした回路を示す。
【００３９】
図５の電圧変換回路２０は、差動アンプＡＭＰ０と、その出力に応じて電源電圧ＶDDを降圧する電圧制御用トランジスタＭｐ０と、降圧された電圧を抵抗分割してフィードバック電圧Ｖｆを生成するラダー抵抗Ｒｄと、出力ノードと接地点との間に直列に接続されている抵抗Ｒ２と容量Ｃ１からなるポールゼロ位相補償回路２１とを有する。図３に示されている回路と同様に、電圧制御用トランジスタＭｐ０とポールゼロ位相補償回路２１との接続ノードから出力電圧Ｖref_trimが取り出されている。
【００４０】
また、図５の電圧変換回路２０においては、レジスタＲＥＧに設定された値に応じてラダー抵抗Ｒｄで分圧されたいずれかの電圧を選択してフィードバック電圧ＶｆとするセレクタＳＥＬを備える。上記レジスタＲＥＧには、ＥＥＰＲＯＭのような不揮発性メモリ回路３０に記憶されているトリミング値が設定される。このトリミング値は、予めプロセスの最終段階のウェハテストでＭＯＳＦＥＴ  Ｍｎ３，ＭｎL1のしきい値電圧もしくは基準電圧発生回路１０から発生される基準電圧Ｖrefのばらつきを測定することで決定される。
【００４１】
図６には、本発明に係る基準電圧発生回路の第２の実施例とその後段に電圧変換回路２０を接続した回路が示されている。
この実施例の基準電圧発生回路１０は、基準電圧発生部１１の低しきい値電圧のＭＯＳＦＥＴおよびそれと直列のＭＯＳＦＥＴとして、ＰチャネルＭＯＳＦＥＴ  ＭｐL1，Ｍｐ４を用いたものである。また、これに応じて、バイアス回路１２のＮチャネルＭＯＳＦＥＴ  Ｍｎ１のゲート電圧がＭｎ３のゲート端子に印加されてｉ１の１／２の電流ｉ３がＭｎ３に流される。さらに、ＰチャネルＭＯＳＦＥＴ  Ｍｐ３がダイオード接続されＭｐ３とＭｐ４がカレントミラーを構成し、電流ｉ３と同一の大きさの電流ｉ４がＭｐ４，ＭｐL1に流される。
【００４２】
そして、低いしきい値電圧のＭＯＳＦＥＴ  ＭｐL1のゲート端子に、ＰチャネルＭＯＳＦＥＴ  Ｍｐ３とＮチャネルＭＯＳＦＥＴ  Ｍｎ３の接続ノードの電位Ｖａが印加されている。その結果、ＭＯＳＦＥＴ  ＭｐL1のドレイン端子には、Ｍｐ３のしきい値電圧ＶthHとＭｐL1のしきい値電圧ＶthLとの差（ＶthH−ＶthL）に相当する電圧が現われ、これがＶDD基準の基準電圧Ｖrefとして出力される。
【００４３】
電圧変換回路２０は、電圧制御用トランジスタとしてＮチャネルＭＯＳＦＥＴ  Ｍｎ０を用い、このトランジスタＭｎ０と、ラダー抵抗Ｒｄと、ポールゼロ位相補償回路２１を構成する抵抗Ｒ２と容量Ｃ１を、電源電圧端子ＶDDと出力端子との間に、図５と逆に接続したものである。図６ではセレクタＳＥＬとレジスタＲＥＧの図示が省略されている。回路の動作は図５に準じるので説明を省略する。
【００４４】
図７には、本発明に係る基準電圧発生回路とその後段に改良された電圧変換回路２０を接続した回路が示されている。
この実施例の基準電圧発生回路１０は、図４や図５に示されているものと同じである。図５との違いは、後段の電圧変換回路２０にある。具体的には、図５の電圧変換回路２０では、出力電圧Ｖref_trimが電圧制御用トランジスタＭｐ０とポールゼロ位相補償回路２１との接続ノードから取り出されているのに対し、図７の電圧変換回路２０では、出力電圧Ｖref_trimがポールゼロ位相補償回路２１の抵抗Ｒ２と容量Ｃ１との接続ノードから取り出されている。
【００４５】
また、この実施例では、ラダー抵抗Ｒｄの途中から、出力電圧Ｖref_trimによりも電位の低い第２の基準電圧Ｖref2が取り出されるように構成されている。この電圧Ｖref2は抵抗分圧で生成されるため、出力電圧Ｖref_trimが前述のセレクタＳＥＬとレジスタＲＥＧでトリミングされると、Ｖref2も自動的にトリミングされた精度の高い電圧となる。なお、図７では図５に示されているセレクタＳＥＬとレジスタＲＥＧの図示が省略されている。
【００４６】
抵抗Ｒ３と容量Ｃ２とからなるＣＲ回路２２は、基準電圧Ｖref2に含まれるノイズを低減するためのロウパスフィルタである。回路２１と回路２２は同一構成であるが、回路２１は出力ノードにポールとゼロ点を作って位相補償するのに最適な条件が得られるように抵抗Ｒ２と容量Ｃ１の値が決定され、回路２２はノイズを低減するのに最適な周波数特性が得られるように抵抗Ｒ３と容量Ｃ２の値が決定される。具体的には、ポールゼロ位相補償回路２１の容量Ｃ１は、ロウパスフィルタとして機能させるように容量値を決定する場合よりも大きな値（例えば２０ｐＦ程度）が選択される。
【００４７】
図５の実施例の電圧変換回路２０の出力ノードは、図３に示す回路と同じであるため、発明が解決しようとする課題の項で説明したように、電源電圧ＶDDに含まれるノイズが電圧制御用トランジスタＭｐ０を通して出力ノードへ伝わる。このとき、電源電圧端子から出力ノードへ伝わるノイズの大きさは、電源電圧端子と出力ノードとの間のインピーダンスと出力ノードと接地点との間のインピーダンスの比で決まる。
【００４８】
ここで、図１１（Ａ）に示すように、電源電圧ＶDDに交流ノイズＶnoise1が含まれ、抵抗ラダーＲｄの電源電圧端子ＶDDに近い側から出力Ｖoutが取り出される場合はＲ１＜Ｒ２であり、出力Ｖoutに伝わるノイズＶnoise2はＲ２／（Ｒ１＋Ｒ２）で表わされるため、比較的大きなものになる。一方、図１１（Ｂ）のように、出力Ｖoutが接地点ＧＮＤに近い側から取り出される場合にはＲ１＞Ｒ２であり、Ｒ２／（Ｒ１＋Ｒ２）は小さな値となるため、出力Ｖoutに伝わるノイズＶnoise2は比較的小さなものになる。
【００４９】
図３や図５の電圧変換回路においては、ラダー抵抗Ｒｄの交流的なインピーダンスがポールゼロ位相補償回路２１の抵抗Ｒ２と容量Ｃ１のインピーダンスに比べてはるかに大きいので、その等価回路は図１２（Ａ）のように近似することができる。一方、図７に示す電圧変換回路の等価回路は図１２（Ｂ）のように近似することができる。図１１と図１２を比較すると、図１２（Ａ）の回路は図１１（Ａ）に示す回路に近く、図１２（Ｂ）の回路は図１１（Ｂ）に示す回路に近い。このことから、図７の電圧変換回路の方が、電源電圧から出力に伝わるノイズＶnoise2が小さなものとなることが分かる。
【００５０】
また、図３や図５の電圧変換回路では、差動アンプＡＭＰ０の出力に含まれるノイズがトランジスタＭｐ０で増幅されて出力ノードへ伝わるため、出力に含まれるノイズが大きくなるが、図７に示す電圧変換回路では、ポールゼロ位相補償回路２１がロウパスフィルタとして機能する。そのため、トランジスタＭｐ０で増幅されたノイズはロウパスフィルタで減衰して出力ノードへ伝わることになるので、差動アンプＡＭＰ０の出力に含まれ出力電圧に伝わるノイズは小さなものとなる。
【００５１】
図８には、基準電圧発生回路１０として図６に示されている実施例の回路を用い、その後段に改良された電圧変換回路２０を接続した回路が示されている。図６との違いは、後段の電圧変換回路２０にある。
【００５２】
具体的には、図６の電圧変換回路２０では、出力電圧Ｖref_trimが電圧制御用トランジスタＭｐ０とポールゼロ位相補償回路２１との接続ノードから取り出されているのに対し、図８の電圧変換回路２０では、出力電圧Ｖref_trimがポールゼロ位相補償回路２１の抵抗Ｒ２と容量Ｃ１との接続ノードから取り出されている。これにより、図８の回路は図６の回路に比べて出力に含まれるノイズを減らすことができる。基準電圧発生回路１０の動作は図６に示されている実施例の回路と同じあり、電圧変換回路２０におけるノイズ低減の仕組みは図７の電圧変換回路２０で説明したのと同様であるので、詳しい説明は省略する。
【００５３】
図９および図１０には、変形例が示されている。このうち、図９は図７の実施例において基準電圧発生回路１０のバイアス回路１２として図２に示されているバイアス回路を使用したもの、図１０は図８の実施例において基準電圧発生回路１０のバイアス回路１２として図２に示されているバイアス回路を使用したものである。これらの変形例においては、基準電圧発生回路１０により発生される基準電圧Ｖrefが電源電圧依存性を有するが、電圧変換回路２０は電源電圧端子および差動アンプＡＭＰ０から出力に伝わるノイズを減らす効果を有する。
【００５４】
図１３には、本発明に係る基準電圧発生回路を適用した半導体集積回路の一例として無線ＩＣタグの構成例がブロック図で示されている。
図１３に示すように、無線ＩＣタグ１００は、受信信号からＩＣ内部で必要とされる例えば１．５Ｖのような電源電圧ＶDDを生成する電源系回路１１０、外部のリーダ／ライタとの間で無線による送受信を行なう送受信回路１２０、製造元コードや製造番号など所定のデータを記憶するメモリ回路１３０を備える。また、無線ＩＣタグ１００は、外部からの要求等に応じて上記メモリ回路１３０へデータを書き込んだりデータを読み出して送受信回路１２０により外部へデータを出力させる制御や所定の演算処理などを行なったりするロジック回路１４０、内部のロジック動作に必要なクロック信号を発生する発振回路１５０などを備える。
【００５５】
タグチップ上には外部端子としてのパッドＰ１，Ｐ２が設けられ、このパッドＰ１，Ｐ２の外側にはアンテナ２００が接続されている。また、パッドＰ１，Ｐ２には上記送受信回路１２０が接続され、アンテナを介して受信した交流信号に含まれる受信情報を抽出（復調）する機能や送信情報を搬送波に乗せた交流信号を形成（変調）してアンテナを駆動して送信する機能を有するように構成される。特に制限されるものでないが、この実施例の無線ＩＣタグにおける送受信信号の変復調には、ＡＳＫ（Amplitude Shift Keying）方式が用いられている。
【００５６】
上記電源系回路１１０には、アンテナを介して受信した受信信号をダイオードブリッジ回路などで整流して内部直流電源電圧を生成する整流回路１１１、生成された直流電圧をクランプするクランプ回路１１２、クランプ回路１１２や発振回路１５０などの内部回路で必要とされる基準電圧Ｖrefを発生する基準電圧回路１１３などが設けられている。この基準電圧回路１１３内に、前記実施例で説明したような基準電圧発生回路１０や電圧変換回路２０、メモリ回路１３０などで必要とされる基準電流Ｉrefを発生する回路が設けられる。基準電流を発生する回路は、図７の電圧変換回路２０のＭｐ4のゲート入力と同じバイアスをゲートに受けるＭＯＳＦＥＴを設けることにより、Ｍｐ４とこのＭＯＳＦＥＴにより構成されるカレントミラー形態とされる。Ｍｐ4のドレイン電流に比例したドレイン電流を生成することにより基準電流を生成することができる。
【００５７】
上記メモリ回路１３０は、製造工程や流通過程で後からデータを書き込むことができるようにするため、電気的に書き込み可能なＥＰＲＯＭや電気的に書き込み消去可能なＥＥＰＲＯＭのような不揮発性メモリにより構成される。
【００５８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施例および変形例においては、基準電圧発生回路１０の後段に電圧変換回路２０を設けたものを示したが、電圧変換回路２０の代わりにボルテージフォロワを使用することも可能である。また、いわゆるＢｉＣＭＯＳプロセスを使用することが許容されるならば、電圧変換回路２０を構成する電圧制御用トランジスタＭｐ０としてバイポーラ・トランジスタを使用することも可能である。
【００５９】
また、基準電圧発生部１１の電流源としてのＭＯＳＦＥＴ  Ｍｐ３にバイアス電圧を与えるバイアス回路１２として、実施例では４個のＭＯＳＦＥＴと抵抗とからなるバイアス回路を示したが、バイアス回路はこれに限定されず、例えばダイオード接続のＰチャネルＭＯＳＦＥＴとダイオード接続のＮチャネルＭＯＳＦＥＴと低抵抗もしくはダイオードを直列に接続したような簡単な構成のバイアス回路を用いても良い。
【産業上の利用可能性】
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線ＩＣタグに内蔵される基準電圧発生回路について説明したが、本発明はそれに限定されず、半導体集積回路に内蔵される基準電圧発生回路一般に広く利用することができる。
【図面の簡単な説明】
【００６１】
【図１】従来の基準電圧発生回路の一例を示す回路図である。
【図２】本発明に先立って検討した基準電圧発生回路の構成例を示す回路図である。
【図３】基準電圧発生回路の後段に設けられる従来の電圧変換回路の一例を示す回路図である。
【図４】本発明に係る基準電圧発生回路の第１の実施例を示す回路図である。
【図５】第１の実施例の基準電圧発生回路の後段に電圧変換回路を設けた回路の例を示す回路図である。
【図６】第２の実施例の基準電圧発生回路とその後段に電圧変換回路を設けた回路の例を示す回路図である。
【図７】第１の実施例の基準電圧発生回路の後段に改良された電圧変換回路を接続した例を示す回路図である。
【図８】第２の実施例の基準電圧発生回路の後段に他の電圧変換回路を設けた回路の例を示す回路図である。
【図９】図５の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図１０】図８の実施例において他のバイアス回路を用いた変形例を示す回路図である。
【図１１】電圧変換回路におけるラダー抵抗からの出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図１２】図５と図７の実施例の電圧変換回路の等価回路と該等価回路における出力の取り出し位置と電源電圧端子から出力へ伝わるノイズの大きさとの関係を示す説明図である。
【図１３】本発明に係る基準電圧発生回路を適用した半導体集積回路（無線ＩＣタグ）の構成例を示すブロック図である。
【図１４】無線ＩＣタグの受信信号と受信信号から生成される直流電源電圧の変化を示す波形図である。
【符号の説明】
【００６２】
１０    基準電圧発生回路
１１    基準電圧発生部
１２    バイアス回路
２０    電圧変換回路
１００  無線ＩＣタグ
１１０  電源系回路
１２０  送受信回路（変復調回路）
１３０  メモリ回路
１４０  コントロールロジック
１５０  発振回路
２００  アンテナ
【図１】
2007148530.tif 000007
【図２】
2007148530.tif 000008
【図３】
2007148530.tif 000009
【図４】
2007148530.tif 000010
【図５】
2007148530.tif 000011
【図６】
2007148530.tif 000012
【図７】
2007148530.tif 000013
【図８】
2007148530.tif 000014
【図９】
2007148530.tif 000015
【図１０】
2007148530.tif 000016
【図１１】
2007148530.tif 000017
【図１２】
2007148530.tif 000018
【図１３】
2007148530.tif 000019
【図１４】
2007148530.tif 000020