(57)【要約】【課題】ＩＣ内部に形成されるスパイラルインダクタの近傍にダミー配線パターンを配置する際、ダミー配線パターンに渦電流を生じさせることなく、ダミー配線パターンに起因するスパイラルインダクタの高周波特性Ｑ値の劣化を防止する。【解決手段】ＩＣチップ内に割り当てられたインダクタ形成領域内２０にインダクタとなるスパイラル状の配線パターンが形成されてなるスパイラルインダクタ２１と、インダクタ形成領域内でスパイラルインダクタの内側および外側領域に所定のルールで形成されたダミー配線パターン２４とを具備し、ダミー配線パターンは、閉ループの少なくとも一辺が開放された形状であり、スパイラルインダクタから一定距離Ｌ以上離れた位置で規則性および／または均一性を有して配置されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体集積回路チップ内に割り当てられたインダクタ形成領域内にインダクタとなるスパイラル状の配線パターンが形成されてなるスパイラルインダクタと、
前記インダクタ形成領域内で前記スパイラルインダクタの内側および外側領域に所定のルールで形成されたダミー配線パターンと、
を具備し、
前記ダミー配線パターンは、閉ループの少なくとも一辺が開放された形状であり、前記スパイラルインダクタから一定距離以上離れた位置で規則性および／または均一性を有して配置されていることを特徴とする半導体集積回路。
【請求項２】
前記スパイラルインダクタと前記ダミー配線パターンとの間の距離および前記スパイラルインダクタの内側におけるダミー配線パターンの被覆率は所定の基準で設定されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記スパイラルインダクタとダミー配線パターンとの間の距離の下限は、ダミー配線パターンがスパイラルインダクタに対して及ぼす誘導結合および容量結合の影響の大きさ、ダミー配線パターンを形成する際の化学的機械研磨による層間絶縁膜およびメタル配線層の平坦性を考慮して規定されていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記スパイラルインダクタとダミー配線パターンとの間の距離の上限は、ダミー配線パターンを形成する際の化学的機械研磨による層間絶縁膜およびメタル配線層の平坦性を考慮して規定されていることを特徴とする請求項２または３記載の半導体集積回路。
【請求項５】
前記スパイラルインダクタの内側におけるダミー配線パターンの被覆率の上限は、ダミー配線パターンがスパイラルインダクタに対して及ぼす誘導結合および容量結合の影響の大きさを考慮して規定されていることを特徴とする請求項２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＩＣ）に係り、特に誘導素子をなすスパイラル形状の線状導電層を備えたスパイラルインダクタを有するＩＣにおけるスパイラルインダクタ周辺のダミー配線パターンに関するもので、例えば高周波受動素子に使用されるものである。
【背景技術】
【０００２】
例えば高周波受動素子用のＩＣ内にメタル配線層によりスパイラルインダクタを形成する際、最近の製造世代では、化学的機械研磨（ＣＭＰ）のばらつきおよび配線の剥離を防止するために、スパイラルインダクタの周辺領域に、メタル配線層からなるダミー配線層を所定の被覆率となるように配置するルールが提案され始めている。例えばスパイラルインダクタおよびその周辺領域を含む一定の面積内に、規定の被覆率となるような配線層のパターンが存在しない場合にダミー配線層のパターン（ダミー配線パターン）を自動的にランダムに発生させるルールが提案されている。ここで、被覆率とは、配線層の各層毎に一定のエリア内にどの程度のパターンがあるか、つまり、パターンの割合をいう。
【０００３】
しかし、スパイラルインダクタの近傍にダミー配線パターンを配置する際、スパイラルインダクタのパターン下にもダミー配線パターンが自動的に発生した場合、それによって発生する寄生容量やインダクタンスの影響によりスパイラルインダクタの高周波特性Ｑ値が劣化することが判明しており、ダミー配線パターンの配置に関する適切なルールを確立することが要望されている。ここで、高周波特性Ｑ値は、スパイラルインダクタの抵抗分をＲ、インダクタンス分をＬ、角周波数をωで表すと、Ｑ＝ωＬ／Ｒで示される。
【０００４】
ダミー配線パターンを配置する際、自動的に発生させずに手描きにより配置した場合には、ダミー配線パターンの形状によっては渦電流の発生を促す事態が生じるので、やはりスパイラルインダクタの高周波特性Ｑ値が劣化する原因となる。
【０００５】
なお、特許文献１には、基板上に形成された誘導素子をなすスパイラル形状の線状導電層を備えたスパイラルインダクタにおいて、線状導電層の直下の領域を除く領域に、上面がＣＭＰ工程を制御するためのダミー素子領域となる凸部が形成されるように、基板表面に素子分離用の溝を形成する点が開示されている。
【特許文献１】特開２００２−１１０９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、内部に形成されるスパイラルインダクタの近傍にダミー配線パターンを配置する際、ダミー配線パターンに渦電流を生じさせることなく、ダミー配線パターンに起因するスパイラルインダクタの高周波特性Ｑ値の劣化を防止し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路は、半導体集積回路チップ内に割り当てられたインダクタ形成領域内にインダクタとなるスパイラル状の配線パターンが形成されてなるスパイラルインダクタと、前記インダクタ形成領域内で前記スパイラルインダクタの内側および外側領域に所定のルールで形成されたダミー配線パターンとを具備し、前記ダミー配線パターンは、閉ループの少なくとも一辺が開放された形状であり、前記スパイラルインダクタから一定距離以上離れた位置で規則性および／または均一性を有して配置されている。
【発明の効果】
【０００８】
本発明の半導体集積回路によれば、内部に形成されるスパイラルインダクタの近傍にダミー配線パターンを配置する際、ダミー配線パターンに渦電流を生じさせることなく、ダミー配線パターンに起因するスパイラルインダクタの高周波特性Ｑ値の劣化を防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
図１は、本発明の半導体集積回路の一実施形態に係るＣＭＯＳプロセスにより製造されたＣＭＯＳ型ＩＣチップのパターンレイアウトの一例を概略的に示す平面図である。図１に示すＩＣチップ１０上には、各種の機能ブロック１１などのほか、ある一定面積の領域（例えば１５０μｍ×１５０μｍ）がスパイラルインダクタ形成領域２０として割り当てられている。
【００１１】
図２は、図１中のスパイラルインダクタ形成領域２０を取り出してスパイラルインダクタおよびその周辺領域に配置されたダミー配線のパターンの一例を概略的に示す平面図である。スパイラルインダクタ形成領域２０内には、中央部にスパイラルインダクタ２１が形成され、その周辺領域（スパイラルインダクタ２１の内側と外側領域）に所定のルールでダミー配線パターン２４が形成されている。
【００１２】
スパイラルインダクタ２１は、インダクタとなるスパイラル状のメタル配線パターン（例えばＣｕ配線）が形成されてなり、その両端部が引き出されている。この場合、スパイラルインダクタ２１の一端部は、スパイラルインダクタ２１の一部の下方を迂回して引き出されるように、下層のメタル配線２２との間で層間絶縁膜（図示せず）に埋め込まれたビアなどの導電プラグ（図示せず）、コンタクト部２３を経由している。なお、スパイラルの形状は、図示の方形に限らず、円形に近い八角形など変形が可能である。
【００１３】
スパイラルインダクタ２１の周辺領域には、複数のダミー配線パターン２４がそれぞれスパイラルインダクタ２１から一定距離Ｌ以上離れた位置に形成されている。複数のダミー配線パターン２４は、スパイラルインダクタ２１に対して影響を及ぼした場合でも、偏らないで均等に影響を及ぼすように配置されている。即ち、スパイラルインダクタ２１に対して規則性を有する、あるいは均一性を有する、望ましくは規則性および均一性を有するように配置されている。各ダミー配線パターン２４は、渦電流が生じる閉ループ状、例えば方形の４辺を囲まれた形状であってはならず、閉ループの少なくとも一辺が開放された形状とする。そのような形状の一例として、閉ループの一辺であるバー状、あるいはドット状、閉ループの二辺であるＬ字状、閉ループの三辺であるコ字状などがある。
【００１４】
本例では、スパイラルインダクタ２１の外側領域に配置されるダミー配線パターンであってスパイラルインダクタ２１に最も近い部分に位置する第１のダミー配線パターン２４ａは、例えば短いバー状のパターンがスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置されている。また、スパイラルインダクタ２１の内側に配置されるダミー配線パターン２４のうちの全てのダミー配線パターンあるいはスパイラルインダクタ２１に最も近い部分に位置する第２のダミー配線パターン２４ｂは、例えばそれぞれＬ字状パターンとして規定されている。この場合、スパイラルインダクタ２１の内側がＸＹ座標で四分割された領域毎にサイズが異なる相似的な複数のＬ字状パターンが同心的に配置されており、Ｌ字状パターンの各辺はスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置されている。
【００１５】
スパイラルインダクタ２１と第１のダミー配線パターン２４ａ、第２のダミー配線パターン２４ｂとの間の距離Ｌ、スパイラルインダクタ２１の内側におけるダミー配線パターン２４の被覆率（密度）を適切に設定することが望ましい。この場合、スパイラルインダクタ２１と第２のダミー配線パターン２４ｂとの間の距離Ｌの下限は、ダミー配線パターンがスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響ができる限り少なくなるように考慮して規定する。また、上記距離Ｌの上限は、多層のメタル配線構造を有するダミー配線パターン２４を形成する際にメタル配線構造の上層の層間絶縁膜およびメタル配線層に対するＣＭＰによる平坦性を考慮して規定する。また、スパイラルインダクタ２１の内側におけるダミー配線パターン２４の被覆率（密度）の上限は、ダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響の大きさを考慮して規定する。ここで、被覆率（密度）とは、配線層におけるある一定の領域に占める配線面積の割合である。
【００１６】
上記したような各ダミー配線パターン２４は、設計段階においては例えば手書きにより作製することができるが、自動的に発生させるようにしてもよい。このことは、スパイラルインダクタ形成領域２０以外の領域に対して、例えばある一定の面積内に規定の被覆率となるような配線層のパターンが存在しない場合にダミー配線パターンを自動的に発生させる既存のプロセス上の効果を損なうことがない。
【００１７】
図３は、図１に示したスパイラルインダクタ２１とダミー配線パターン(Dummy) ２４との関係についてスパイラルインダクタ２１のＱ値の最大値、最小値、平均値をシミュレーションによって求めた結果を示している。ここでは、スパイラルインダクタ２１の配線幅は１５２μｍとし、スパイラルインダクタ２１からダミー配線パターン２４までの距離Ｌを変えた場合と、ダミー配線パターンまでの距離Ｌを０．３μｍあけてダミー配線パターン(DM)をランダムに自動的(Auto)に発生させた配置した場合とについて、スパイラルインダクタ形成領域２０内にダミー配線パターン２４を形成しなかった場合(No dummy)を基準値１００として対比して示した。また、スパイラルインダクタ２１のＱ値は一般に周波数依存性を有するが、ここでは測定周波数として例えば５ＧＨＺを用いた。
【００１８】
なお、ダミー配線パターン２４を形成した場合は、ダミー配線パターンを形成しなかった場合と比べてダミー配線パターン２４の影響によりスパイラルインダクタ２１のＱ値が若干劣化するが、図３から分かるように、スパイラルインダクタ２からダミー配線パターンまでの距離Ｌを設計基準である１．２μｍ以上の距離５μｍ程度に設定した場合にＱ値を最適化でき、Ｑ値の劣化を抑制することが可能である。
【００１９】
上記したように本実施形態のＩＣによれば、閉ループの少なくとも一辺が開放された形状を有するダミー配線パターンが、スパイラルインダクタ２１から一定距離Ｌ以上離れた位置で、スパイラルインダクタ２１に対して規則性および／または均一性を有するように所定の規定にしたがって配置されている。これにより、ダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす誘導結合および容量結合の影響がほぼ均一になり、つまり、局所的に影響の大小が発生しなくなり、スパイラルインダクタ２１の特性のばらつきが少なくなる。結果として、ダミー配線パターン２４に起因してスパイラルインダクタ２１の高周波特性（Ｑ）値が劣化することを防ぐことができ、スパイラルインダクタ２１を内蔵しているＩＣの性能劣化を防ぎ、このＩＣを適用するアプリケ−ションの拡大等を期待することができる。また、ＩＣの今後の微細化により前記被覆率に対する制限がますます厳しくなっていくが、前記したようにダミー配線パターン２４がスパイラルインダクタ２１に対して及ぼす影響を最小限にできることはＩＣの今後の微細化への対応にも有利となる。
【００２０】
なお、スパイラルインダクタ２１の内側に形成されたダミー配線パターンとして、前述したようにＸＹ座標で四分割された領域毎にサイズが異なる相似的な複数のＬ字状のパターンを同心的に配置し、Ｌ字状パターンの各辺をスパイラルインダクタ２１に対してほぼ直角な向きで対向して配置することにより、前記した効果が容易に得られる。
【００２１】
また、スパイラルインダクタ２１の外側領域でスパイラルインダクタ２１に最も近い部分に位置する第１のダミー配線パターン２４ａとして、前述したようにバー状あるいはドット状のパターンをスパイラルインダクタ２に対してほぼ直角な向きで配置することにより、前記した効果が容易に得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明の半導体集積回路の第１の実施形態に係るＣＭＯＳ型ＩＣチップのパターンレイアウトの平面図。
【図２】図１中のスパイラルインダクタ形成領域を取り出してスパイラルインダクタおよびその周辺領域に配置されたダミー配線のパターンの平面図。
【図３】図１に示したスパイラルインダクタとダミー配線パターンとの関係についてスパイラルインダクタのＱ値の最大値、最小値、平均値をシミュレーションによって求めた結果を示す特性図。
【符号の説明】
【００２３】
１０…ＩＣチップ、１１…機能ブロック、２０…スパイラルインダクタ形成領域、２１…スパイラルインダクタ、２２…下層のメタル配線、２３…コンタクト部、２４…ダミー配線パターン、２４ａ…第１のダミー配線パターン、２４ｂ…第２のダミー配線パターン。
【図１】
2007273577.tif 000003
【図２】
2007273577.tif 000004
【図３】
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