(57)【要約】【課題】  トレンチ底部の絶縁層の厚みによらずに、スイッチング損失を低減する。【解決手段】  ゲートトレンチ１６が形成された半導体基板１０と、半導体基板１０のゲートトレンチ１６内にゲート絶縁層１７を介して形成された、少なくともゲートトレンチ１６の底面側の端部が、ゲートトレンチ１６の両側面と直交する方向に分離されると共に、分離された端部を除く部分の少なくとも一部の導電率を他の部分よりも高めたゲート電極２０とを備える。【選択図】  図１
2007035841.tif 000002
【特許請求の範囲】
【請求項１】
ゲートトレンチが形成された半導体基板と、
前記半導体基板のゲートトレンチの側面及び底面に沿って形成されたゲート絶縁層と、
前記ゲートトレンチ内に前記ゲート絶縁層を介して形成され、少なくとも前記ゲートトレンチの底面側の端部が、前記ゲートトレンチの両側面と直交する方向に分離されると共に、前記分離された端部を除く部分の少なくとも一部の導電率を他の部分よりも高めたゲート電極と
を備えたことを特徴とする半導体装置。
【請求項２】
ゲートトレンチが形成された半導体基板と、
前記半導体基板のゲートトレンチの側面及び底面に沿って形成されたゲート絶縁層と、
前記ゲートトレンチの両側面に沿って前記ゲート絶縁層を介して形成された一対のポリシリコン層、及び前記一対のポリシリコン層の上端の側面間に埋め込まれると共に前記ゲートトレンチに沿って延びるゲートメタル層を有するゲート電極と
を備えたことを特徴とする半導体装置。
【請求項３】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の上に選択的に形成された第１導電型の第３の半導体層と、
前記第３の半導体層の表面位置から前記第２の半導体層に達するコンタクトトレンチの底部に形成された第２導電型の第４の半導体層と、
前記第３の半導体層の表面から前記第２の半導体層を貫通し前記第１の半導体層に達するゲートトレンチの側面及び底面に沿って形成されたゲート絶縁層と、
前記ゲートトレンチの両側面に沿って前記ゲート絶縁層を介して形成された一対のポリシリコン層、及び前記一対のポリシリコン層の上端の側面間に埋め込まれると共に前記ゲートトレンチに沿って延びるゲートメタル層を有するゲート電極と、
前記コンタクトトレンチに埋め込まれて前記第３及び第４の半導体層と接続される第１の主電極と
を備えたことを特徴とする半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の上に選択的に形成された第１導電型の第３の半導体層と、
前記第２の半導体層の上に選択的に形成されて前記第３の半導体層の表面と共にコンタクト面を形成する第２導電型の第４の半導体層と
前記第３の半導体層の表面から前記第２の半導体層を貫通し前記第１の半導体層に達するゲートトレンチの側面及び底面に沿って形成されたゲート絶縁層と、
前記ゲートトレンチの両側面に沿って前記ゲート絶縁層を介して形成された一対のポリシリコン層、及び前記一対のポリシリコン層の上端の側面間に埋め込まれつつ前記一対のポリシリコン層上に形成されると共に前記ゲートトレンチに沿って延びるゲートメタル層を有するゲート電極と、
前記ゲートメタル層と同一層内に形成されて前記コンタクト面と接続されるソースコンタクトメタル層と、
前記ゲートメタル層と前記ソースコンタクトメタル層とを分離すると共にその上面が両メタル層の上面と略同一平面を形成するメタル分離絶縁層と、
前記ゲート電極の上端を覆う層間絶縁層と、
前記層間絶縁層の上を覆い前記ソースコンタクトメタル層と接続される第１の主電極と
を備えたことを特徴とする半導体装置。
【請求項５】
半導体基板にゲートトレンチを形成する工程と、
前記ゲートトレンチの側面及び底面に沿ってゲート絶縁層を形成する工程と、
前記ゲートトレンチ内に前記ゲート絶縁層を介して前記ゲートトレンチを完全に埋め込まないようにポリシリコン層を形成する工程と、
前記形成されたポリシリコン層の前記ゲートトレンチの両側面に沿った部分を残して他の部分を除去したのち、前記ポリシリコン層の上端の両側面間にメタル層を埋め込むことによって、一対の前記ポリシリコン層及びゲートメタル層を有するゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造のパワーＭＯＳＦＥＴ、ＩＧＢＴ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート構造を有するパワーＭＯＳＦＥＴ及びＩＧＢＴ等の半導体装置は、少ない面積でもチャネル幅を確保することが出来ることで、素子の微細化を図ることができ、これによりオン抵抗の低減を図ることができるという利点を有する。
【０００３】
トレンチゲート構造のＭＯＳＦＥＴのスイッチ速度を向上させるためには、オン抵抗の低減と共にスイッチング損失を低減させる必要がある。スイッチング損失を決定付ける要素には、ゲート・ドレイン間容量（ＩＧＢＴの場合には、ゲート・コレクタ間容量。以下同様。）及びゲート・ソース間容量（ＩＧＢＴの場合には、ゲート・エミッタ間容量。以下同様。）がある。中でもゲート・ドレイン間容量は、スイッチング損失に大きな影響を与える。ゲート・ドレイン間容量の一部は、ゲート電極の下面と、これとゲート絶縁層を介して対向しているｎ−型エピタキシャル層との間で発生する。
【０００４】
そこで、トレンチの底部においてゲート絶縁層の厚みを厚くすることにより、ゲート・ドレイン間容量（ゲート・コレクタ間容量）を低減するようにした半導体装置が知られている（特許文献１）。
【０００５】
しかし、上述した従来技術では、ゲートトレンチの底面にｎ型不純物をイオン注入してトレンチ底面の近傍の半導体層に高濃度領域を形成し、その後、熱酸化を行うことにより、不純物濃度の相違で、トレンチの底面の熱酸化膜を側面の熱酸化膜よりも厚く形成するようにしている。この場合、トレンチ底面の近傍に高濃度領域が形成されていることに起因し、素子の耐圧が十分に得られ難くなるという問題がある。
【特許文献１】特開平１０−３２３３１号、段落００１５、図２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トレンチ底部の絶縁層の厚みによらずに、スイッチング損失を効果的に低減することができるトレンチゲート構造の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、ゲートトレンチが形成された半導体基板と、前記半導体基板のゲートトレンチの側面及び底面に沿って形成されたゲート絶縁層と、前記ゲートトレンチ内に前記ゲート絶縁層を介して形成され、少なくとも前記ゲートトレンチの底面側の端部が、前記ゲートトレンチの両側面と直交する方向に分離されると共に、前記分離された端部を除く部分の少なくとも一部の導電率を他の部分よりも高めたゲート電極とを備えたことを特徴とする。
【０００８】
本発明の一態様に係る半導体装置の製造方法は、半導体基板にゲートトレンチを形成する工程と、前記ゲートトレンチの側面及び底面に沿ってゲート絶縁層を形成する工程と、前記ゲートトレンチ内に前記ゲート絶縁層を介して前記ゲートトレンチを完全に埋め込まないようにポリシリコン層を形成する工程と、前記形成されたポリシリコン層の前記ゲートトレンチの両側面に沿った部分を残して他の部分を除去したのち、前記ポリシリコン層の上端の両側面間にメタル層を埋め込むことによって、一対の前記ポリシリコン層及びゲートメタル層を有するゲート電極を形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、トレンチ底部の絶縁層の厚みによらずに、スイッチング損失を効果的に低減可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの概略構成を示す断面図である。
【００１１】
ｎ＋型基板１１の上には、ｎ−型エピタキシャル層１２、ｐ型ベース層１３及びｎ＋型ソース層１４がこの順に形成され、ｎ＋型ソース層１４と同一面をコンタクト面とするｐ＋バックゲート層１５がｐ型ベース層１３に達するように形成されて半導体基板１０が形成されている。
【００１２】
この半導体基板１０には、ｎ＋型ソース層１４からｐ型ベース層１３を貫通し、ｎ−型エピタキシャル層１２に達するゲートトレンチ１６が形成されている。このゲートトレンチ１６には、ゲート絶縁層１７を介してゲート電極２０が形成されている。ゲート電極２０は、ゲートトレンチ１６の両側面に沿って形成された一対のポリシリコン層２１，２２と、これら一対のポリシリコン層２１，２２の上端の側面間に埋め込まれるゲートメタル層２３とを備えている。ゲートメタル層２３は、ポリシリコン層２１，２２よりも導電率が大きなアルミニウム、銅、タングステン等の導電体からなり、ゲートトレンチ１６に沿って紙面と直交する方向に延びている。ポリシリコン層２１，２２の上端部以外の側面間には中間絶縁層２４が埋め込まれている。なお、ポリシリコン層２１，２２の上端部以外の側面間は空洞が形成されていても良い。
【００１３】
ゲート電極１８の上は、層間絶縁層２５に覆われている。層間絶縁層２５には、ｎ＋型ソース層１４及びｐ＋型バックゲート層１５に臨む開口が形成され、その開口を埋めるように層間絶縁層２５の上にソース電極２６が形成されている。また、ｎ＋型基板１１の裏面には、ドレイン電極２７が形成されている。
【００１４】
このように構成されたトレンチゲート構造のＭＯＳＦＥＴにおいて、ソース電極２６を接地し、ドレイン電極２７に所定の正電圧を印加した状態で、ゲート電極２０に所定の正のバイアス電圧を印加すると、ｐ型ベース層１３のゲートトレンチ１６の側面近傍にチャネルが形成されることによってＭＯＳＦＥＴがターンオンし、ドレイン電極２７からソース電極２６に半導体基板１０を介して電流が流れる。また、ゲート電極２０を接地すると、チャネルが消失するのでＭＯＳＦＥＴはターンオフする。
【００１５】
本実施形態のＭＯＳＦＥＴによれば、ゲート電極２０の下端部がゲートトレンチ１６の側面と直交する方向の両側に分離されているので、ゲート・ドレイン間容量を低減することができ、スイッチング損失を低減することができる。また、ゲート電極２０を構成する一対のポリシリコン層２１，２２の上端部の両側面間にゲートメタル層２３が埋め込まれているので、ポリシリコン層２１，２２の断面積減少によるゲート抵抗の上昇分を、ゲートメタル層２３により大幅に低減させて、全体としてゲート抵抗を低減させることができる。また、ゲートメタル層２３は、ポリシリコン層の両側面間に埋め込まれているので、上面に突出することが無く、素子の平坦化も図ることができる。
【００１６】
次に、図２〜図１２を参照しながら、第１の実施形態に係るＭＯＳＦＥＴの製造方法について説明する。
【００１７】
まず、図２に示すように、ｎ＋型基板１１の上に、ｎ−型エピタキシャル層１２、ｐ型ベース層１３及びｎ＋型ソース層１４をこの順にエピキシャル成長、イオン注入、拡散等の方法により順次形成して半導体基板１０を作成する。次に、図３に示すように、レジスト３１をマスクとして、異方性エッチングにより、ｎ＋型ソース層１４からｐ型ベース層１３を貫通し、ｎ−型エピタキシャル層１２に達するゲートトレンチ１６を形成する。
【００１８】
続いて、レジスト３１除去の後、図４に示すように、ゲートトレンチ１６を含めた全面にゲート絶縁層１７を形成するための酸化膜３２を形成したのち、この酸化膜３２の上にポリシリコン層２１，２２を形成するためのポリシリコン層３３を、ＣＶＤ等により、ゲートトレンチ１６を完全に埋め込まないように形成する。その後、図５に示すように、反応性イオンエッチングにより、半導体基板１０の上面とゲートトレンチ１６の底部のポリシリコン層３３を取り除く。これにより、ゲートトレンチ１６の両側壁面に沿った部分のポリシリコン層２１，２２が残る。
【００１９】
続いて、図６に示すように、ゲートトレンチ１６内に絶縁膜３４を埋め込み、絶縁膜３４を、図７に示すように、ポリシリコン層２１，２２の上端の対向側面が露出して所定深さの溝が形成されるまでエッチバックすることにより、ポリシリコン層２１，２２間の中間絶縁層２４を形成する。その後、図８に示すように、メタル層３５を成膜し、表面のメタル層３５をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）で除去することにより、図９に示すように、ポリシリコン層２１，２２の上端の側面間にゲートメタル層２３を埋め込む。
【００２０】
更に、図１０に示すように、ウェハの表面に酸化膜３６を形成し、図１１に示すように、エッチングにより、ｎ＋型ソース層１４に臨む開口を形成し、酸化膜３６をマスクとしてｐ型不純物を拡散してｐ＋型バックゲート層１５を形成する。そして、図１２に示すように、酸化膜３６の開口の周縁部をエッチングにより除去して、開口を拡大することにより、層間絶縁層２５を形成する。その後、図１に示したようなソース電極２６及びドレイン電極２７と、図示しないゲート電極パッドを形成することにより、本実施形態のＭＯＳＦＥＴが形成される。
【００２１】
この実施形態によれば、ゲートメタル層２３がポリシリコン層２１，２２の上端の両側面間に埋め込まれるので、素子表面の平坦性を確保することができる。
【００２２】
［第２の実施形態］
図１３は、本発明の第２の実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。この実施形態では、ソースコンタクト及びバックゲートコンタクトにトレンチコンタクト構造を採用している。
【００２３】
すなわち、半導体基板４０には、ｎ＋型ソース層１４からｐ型ベース層１３に達するコンタクトトレンチ４１が形成され、このコンタクトトレンチ４１の底部のｐ型ベース層１３に、拡散によりｐ＋バックゲート層４２が形成されている。ソース電極４３は、コンタクトトレンチ４１に埋め込まれる形でｎ＋型ソース層１４及びｐ＋型バックゲート層４２と接触している。
【００２４】
この実施形態によれば、ソース電極４３のコンタクト部の側面でｎ＋型ソース層１４と接続され、コンタクト部の底面でＰ＋型バックゲート層４２と接続されるので、ソース電極４３の耐圧を十分に高めることができる。
【００２５】
なお、この実施形態は、ＭＯＳＦＥＴであるが、このようなコンタクトトレンチ型をＩＧＢＴに適用すると、ターンオフ時にｎ−型エピタキシャル層１２に再結合されないで残留したホールのエミッタ側への抜けが良好になり、ターンオフ時のテール電流の発生を防止できるという効果がある。
【００２６】
本実施形態のＭＯＳＦＥＴは、第１の実施形態における図１０の酸化膜３６に対して、図１１に示すように、エッチングにより、ｎ＋型ソース層１４に臨む開口を形成し、酸化膜３６をマスクとしてｐ型不純物を拡散する代わりに、図１４に示すように、酸化膜３６をマスクとしてエッチングを行ってコンタクトトレンチ４１を形成すると共に、コンタクトトレンチ４１の底部にｐ＋型バックゲート層１５を形成することにより製造することができる。他の製造工程は、先の実施形態とほぼ同様である。
【００２７】
［第３の実施形態］
図１５は、本発明の第３の実施形態に係るＭＯＳＦＥＴの断面図である。
【００２８】
この実施形態は、第１の実施形態にソースコンタクトメタル層５３を追加することにより、ゲートメタル層５２とソースコンタクトメタル層５３とを同一層内に配置し、平坦化することにより、その上の配線層の凹凸をより少なくしたものである。
【００２９】
すなわち、半導体基板１０の上には、ゲート側のポリシリコン層２１，２２の上部空間とｎ＋型ソース層１４及びｐ＋型バックゲート層１５のコンタクト面の上部空間とを分離するメタル分離絶縁層５１が形成され、このメタル分離絶縁層５１で分離されるように、ゲート側の上部空間にゲートメタル層５２が、また、ソースのコンタクト面側の上部空間にソースコンタクトメタル層５３がそれぞれ同一工程で形成されている。従って、メタル分離絶縁層５１、ゲートメタル層５２及びソースコンタクトメタル層５３は、上面が略同一平面を形成している。ゲート電極５０の上に、層間絶縁層５４が形成され、この層間絶縁層５４の上にソース電極５５がソースコンタクトメタル層５３と接続した状態で形成されている。
【００３０】
次に、この実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００３１】
第１の実施形態の図６に示す絶縁膜３４をエッチバックすることなく、図１６に示すように、ｐ＋型バックゲート１５形成用の開口部のみ開口し、ｐ＋型バックゲート層１５を形成したのち、図１７に示すように、選択的エッチングを行って、Ｐ＋型バックゲート１５側の開口を拡大すると共にポリシリコン層２１，２２の上端を露出させる。これにより、残った絶縁膜３４がメタル分離絶縁層５１となる。
【００３２】
次に、図１８に示すように、メタル分離絶縁層５１の上にメタル層５６を形成し、図１９に示すように、メタル層５６の上面をエッチバック又はＣＭＰによりメタル分離絶縁層５１の上面が現れるまで除去する。続いて、図２０に示すように、全面に酸化膜５７を被膜して、図２１に示すように、酸化膜５７のソースコンタクトメタル層５３の上部にコンタクトホールを開けて層間絶縁層５４を形成し、図２２に示すように、層間絶縁層５４の上をソース電極５５で覆い、更に図１５のようにｎ＋型基板１１の裏面にドレイン電極２７を形成して本実施形態のＭＯＳＦＥＴが完成する。
【００３３】
［第４の実施形態］
図２３は、第４の実施形態に係るＭＯＳＦＥＴの平面図である。なお、この平面図は、図１のＡ−Ａ′線に沿って矢印方向に見た図である。
【００３４】
すなわち、ゲート電極２０は、図１の紙面と直交する方向に延び、平面的には、図２３に示すように、複数のゲート電極２０が、それらの長手方向と直交する方向に略一定の間隔で並行に配置されている。これらのゲート電極２０は、その両端でのみ外環ポリシリコン層６１に接続されている。図２３の一部拡大部に示すように、ゲート電極２０のゲートメタル層２３は、ゲート電極２０の延びる範囲内で形成されていても良いし、外環ポリシリコン層６１に代えて、又は外環ポリシリコン層６１と共に、外周部にまで続いていても良い。
【００３５】
外環ポリシリコン層６１の少なくとも一部は、コンタクトホール６２を介して上面に形成されたゲート電極パッド６３に接続されている。図２３に示すように、ゲート電極パッド６３は矩形状のパッド部６３ａから外周部全周に接続配線部６３ｂが引き出された形状にパターン形成されていても良いし、特に下層のゲートメタル層２３が外周部にまで続くように設けられた場合は、ゲート電極パッド６３としてパッド部６３ａのみを形成し、パッド部６３ａの形成位置に対応して設けられたコンタクトホール６２を介して下層と接続されるパターンに形成しても良い。また、ゲート電極パッド６３と同一面には、図２３には示されていないソース電極２６が、ゲート電極パッド６３と分離されて形成されている。
【００３６】
この実施形態によれば、ゲート電極２０を構成するポリシリコン層２１，２２の上端の側面間で、ゲート電極２０の長手方向一杯にゲートメタル層２３が埋め込まれているので、ゲート電極２０のゲート抵抗を大幅に低減させることができ、この結果として、ゲート電極２０の共通接続部をゲート電極２０の両端部のみとすることができる。このため、１ｃｍ角以上のチップでも、図２４に示した従来例のように、ゲート電極１０８の数カ所をフィンガー７１によって連結することによってゲート抵抗を低減する必要が無くなり、素子の配置効率を高めることができる。
【００３７】
［第５の実施形態］
図２５は、本発明の第５の実施形態に係るＩＧＢＴを示す断面図である。
【００３８】
すなわち、これまでは本発明をＭＯＳＦＥＴに適用した例について説明したが、本実施形態は、ＩＧＢＴに本発明を適用した例を示している。
【００３９】
半導体基板７０は、ｎ−型エピタキシャル層１２の下側にｎ＋型バッファ層７４及びｐ＋型コレクタ層７１を形成している。ｎ＋型エミッタ層１４及びｐ＋バックゲート層１５とコンタクトするのは、エミッタ電極７２であり、ｐ＋型コレクタ層７１の下側には、コレクタ電極７３が形成されている。
【００４０】
このように、本願発明は、ＩＧＢＴに適用することにより、スイッチング損失の低減効果をより増大させることができる。
【００４１】
なお、本発明は、上述した各実施形態に限定されるものではない。例えば半導体基板を構成する各半導体層の形成順序は、上述した順序に限定されるものではなく、最終的に必要な半導体層が形成されていれば形成順序は問わない。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの断面図である。
【図２】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図３】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図４】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図５】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図６】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図７】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図８】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図９】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１０】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１１】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１２】図１のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１３】本発明の第２の実施形態に係るＭＯＳＦＥＴの断面図である。
【図１４】図１３のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１５】本発明の第３の実施形態に係るＭＯＳＦＥＴの断面図である。
【図１６】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１７】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１８】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図１９】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図２０】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図２１】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図２２】図１５のＭＯＳＦＥＴを製造工程順に示す断面図である。
【図２３】本発明の第４の実施形態に係るＭＯＳＦＥＴの平面図である。
【図２４】従来のフィンガーを有するＭＯＳＦＥＴの平面図である。
【図２５】本発明の第５の実施形態に係るＩＧＢＴの断面図である。
【符号の説明】
【００４３】
１０，４０…半導体基板、１１…ｎ＋型基板、１２…ｎ−型エピタキシャル層、１３…ｐ型ベース層、１４…ｎ＋型ソース層、１５…ｐ＋バックゲート層、１６…トレンチ、１７…ゲート酸化層、２０，５０…ゲート電極、２１，２２…ポリシリコン層、２３，５２…ゲートメタル層、２４…中間絶縁層。
【図１】
2007035841.tif 000003
【図２】
2007035841.tif 000004
【図３】
2007035841.tif 000005
【図４】
2007035841.tif 000006
【図５】
2007035841.tif 000007
【図６】
2007035841.tif 000008
【図７】
2007035841.tif 000009
【図８】
2007035841.tif 000010
【図９】
2007035841.tif 000011
【図１０】
2007035841.tif 000012
【図１１】
2007035841.tif 000013
【図１２】
2007035841.tif 000014
【図１３】
2007035841.tif 000015
【図１４】
2007035841.tif 000016
【図１５】
2007035841.tif 000017
【図１６】
2007035841.tif 000018
【図１７】
2007035841.tif 000019
【図１８】
2007035841.tif 000020
【図１９】
2007035841.tif 000021
【図２０】
2007035841.tif 000022
【図２１】
2007035841.tif 000023
【図２２】
2007035841.tif 000024
【図２３】
2007035841.tif 000025
【図２４】
2007035841.tif 000026
【図２５】
2007035841.tif 000027
【手続補正書】
【提出日】平成17年10月18日(2005.10.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
ゲート電極２０の上は、層間絶縁層２５に覆われている。層間絶縁層２５には、ｎ＋型ソース層１４及びｐ＋型バックゲート層１５に臨む開口が形成され、その開口を埋めるように層間絶縁層２５の上にソース電極２６が形成されている。また、ｎ＋型基板１１の裏面には、ドレイン電極２７が形成されている。