(57)【要約】【課題】大きなインダクタンス及びＱ値をもつ小型のインダクタ素子を提供すること。【解決手段】インダクタ素子１０は、磁性体基板１６と、導電体によって磁性体基板１６の面上に形成されたコイル１２ａと、磁性体基板１６上にコイル１２ａを埋め込むようにエアロゾルデポジション法によって形成された磁性体層１８とから構成される。コイル１２ａの両端のコイル引出端子は磁性体層１８に形成された開口部を介して上面の配線パターン１５に接続されている。所望のデバイスを配線パターンの１５のパッド１３を介してインダクタ素子に直接実装することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
磁性体基板と、
導電体によって前記磁性体基板の面上に形成されたコイルと、
前記磁性体基板上に前記コイルを埋め込むようにエアロゾルデポジション法によって
形成された磁性体層と
を有する、インダクタ素子。
【請求項２】
前記磁性体基板が高透磁率材料によって形成された、請求項１に記載のインダクタ素子。
【請求項３】
前記磁性体層が高透磁率材料によって形成された、請求項１に記載のインダクタ素子。
【請求項４】
前記磁性体基板がフェライトからなる、請求項１に記載のインダクタ素子。
【請求項５】
前記磁性体層がフェライトからなる、請求項１に記載のインダクタ素子。
【請求項６】
前記フェライトの厚さが５０μｍ以上である、請求項５に記載のインダクタ素子。
【請求項７】
前記コイルが平面型コイルである、請求項１に記載のインダクタ素子。
【請求項８】
前記平面型コイルの厚さが５０μｍ以上である、請求項７に記載のインダクタ素子。
【請求項９】
前記コイルの両端部にそれぞれ接続される端子部が前記磁性体層の外面に形成される、請求項１に記載のインダクタ素子。
【請求項１０】
前記磁性体基板の面に形成されたチタン薄層、前記チタン薄層の面上に形成された銅薄層を有し、前記導電体として前記銅薄層の面に銅メッキ層が形成され、この銅メッキ層によって前記コイルが形成される、請求項１に記載のインダクタ素子。
【請求項１１】
請求項１から請求項１０の何れか１項に記載のインダクタ素子に半導体チップが電気的に接続されている半導体モジュール。
【請求項１２】
前記磁性体層の外面に形成された前記端子部と前記コイルの両端部とが電気的に接続され、前記インダクタ素子に前記半導体チップが搭載されている、請求項１１に記載の半導体モジュール。
【請求項１３】
前記インダクタ素子が実装基板上に配置されている、請求項１１に記載の半導体モジュール。
【請求項１４】
前記半導体チップが実装基板上に配置され、前記実装基板と前記インダクタ素子が電気的に接続されている、請求項１１に記載の半導体モジュール。
【請求項１５】
前記半導体チップが前記実装基板の一方の面に配置され、前記実装基板の他方の面に前記インダクタ素子が配置されている、請求項１４に記載の半導体モジュール。
【請求項１６】
前記インダクタ素子がリードフレーム上に配置されている、請求項１１に記載の半導体モジュール。
【請求項１７】
磁性体基板の面上に導電体によってコイルを形成する工程と、
前記磁性体基板上において前記コイルを埋め込むように磁性体層をエアロゾルデポジ
ション法によって形成する工程と
を有する、インダクタ素子の製造方法。
【請求項１８】
前記アエロデポジション法によって前記磁性体層を形成する際に、マスクを使用して前記コイルの両端部を露出させる開口部を形成する、請求項１７に記載のインダクタ素子の製造方法。
【請求項１９】
前記アエロデポジション法によって前記磁性体層を前記磁性体基板の面上に形成した後、前記磁性体層を加工して前記コイルの両端部又は前記コイルの所望の部位を露出させる開口部を形成する、請求項１７に記載のインダクタ素子の製造方法。
【請求項２０】
前記磁性体層の形成にあたり、エアロゾル化させた磁性体微粒子をノズルより前記磁性体基板に向けて噴射させて、前記磁性体微粒子を粉砕させてその表面が活性化された粉砕片を生じさせて、前記粉砕片と前記磁性体基板との間、及び、前記粉砕片相互の間で結合を生じさせる、請求項１７に記載のインダクタ素子の製造方法。
【請求項２１】
前記磁性体基板の面にチタン薄層を形成する工程と、前記チタン薄層の面上に銅薄層を形成する工程と、前記導電体として前記銅薄層の面に銅メッキ層を形成し、この銅メッキ層よって前記コイルを形成する工程とを有する、請求項１７に記載のインダクタ素子の製造方法。
【請求項２２】
前記コイルの両端部に前記開口部を形成し、これらの開口部に端子部を形成する、請求項１８又は請求項１９に記載のインダクタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品に関し、特に、大きなインダクタンス及びＱ値をもつ小型のインダクタ素子とその製造方法、並びにインダクタ素子を用いた半導体モジュールに関する。
【背景技術】
【０００２】
インダクタの主な構造は、コイルを巻いた巻線型コイル、フェライトやセラミック材料に導体パターンを重ねて印刷し、ビアでつないで縦型にした積層型コイル、フェライトやセラミック材料でスパイラル形の平面のコイルを挟んだ薄膜型コイルに分類でき、更に、コイル部分を周囲から遮蔽しているか否かによって２種類に分類でき、遮蔽しているものは閉磁路、遮蔽していないものは開磁路と呼ばれている。
【０００３】
単体部品としてのインダクタは、所定の特性を得るために、鉄心にコイルを巻き付けたり、コイルの中心を空洞にしたりした巻線構造で作られている。このようなインダクタでは、部品サイズが大きくなり、それを搭載したモジュールの小型化が損なわれていた。
【０００４】
そこで、モジュールを小型化する方法として、ＬＴＣＣ（Low Temperature Co-fired Ceramic）基板にインダクタ、キャパシタ等を内蔵して、ＬＴＣＣ基板にＬＳＩを実装したモジュール構造が採用されている。また、受動部品だけを集積したＩＰＤ（Integrated Passive Device）を混載したモジュールが提案されている。
【０００５】
以下、高透磁率材料を用いた薄膜型インダクタの従来技術について説明する。
【０００６】
「平面インダクタならびにその製造方法」と題する後記の特許文献１に以下の記載がある。
【０００７】
特許文献１の発明の平面インダクタは、フェライト湿式メッキ法という技術を応用してコイル部分を両面からフェライトメッキ層で挟んだ構造を有するものである。即ち、基板上にフェライトメッキ層を形成し、この上に導電コイルを形成した後さらにフェライトメッキ層を積層する構成としたものである。
【０００８】
コイル導体部のまわりはフェライト層で完全におおわれているので磁気抵抗が小さくなりかつ静電容量もほとんどなくなるため高インダクタンス値および周波数特性の良い高性能な平面インダクタが得られる。この平面コイルは、構造的にコイル部を全面的にフェライトメッキ膜でかこっているので、磁束が外部に漏れなくてクロストークの心配もないために高密度実装や高周波帯用のインダクタとしても優れ電磁波ノイズ対策にも最適である。
【０００９】
導電コイルを形成するには、導電材として従来からよく知られているＣｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ａｇ−Ｐｄ、Ｓｎ−Ｐｂ等の金属もしくは合金薄膜あるいは導電ペースト膜を用いて形成すればよい。この膜形成法には導電材料に応じて、金属あるいは合金薄膜の場合は湿式メッキ法（電解もしくは無電解メッキ）、蒸着、スパッタ法があり、熱硬化型導電ペースト膜形成にはスクリーン印刷法を用いればよい。コイルおよび引出線となる薄膜導電パターンを形成するには、フォトレジストをスピンコーティングした後フォトエッチングをするか、導電ペーストを用いてスクリーン印刷すればよい。
【００１０】
図１１は、従来技術における平面型インダクタの例を示す図である。
【００１１】
図１１（Ａ）は特許文献１に記載の第１図であり、特許文献１の発明の一実施例による両面フェライト磁芯型平面インダクタの構造を示す断面図である。
【００１２】
まず初めにクロム酸混液で表面処理したガラス板からなる基板６７の表面に、フェライト湿式メッキ法によってフェライト層６８を全面にメッキする。次に、熱硬化型Ａｇペーストを用いてつづら折れ型コイル６９をスクリーン印刷して１５０℃以下の温度で焼付ける。引出線部をフェライトメッキに附して不活性な溶剤可溶型のレジストでマスクした後に、先程と同じようにしてフェライトメッキ層７０を積層し、引出線部のマスクを溶剤で除去して両面フェライト磁芯型平面インダクタとして完成させる。
【００１３】
以上のように特許文献１によれば、フェライト湿式メッキ層で平面コイル両面から挟んだ構造を有する両面フェライト磁芯型平面インダクタにすることにより、非常に構造が簡単で、インダクタ特性（インダクタンス、周波数特性等）も優れかつ低価格化も図れるなどの多くの優れた効果を奏しうるものである。
【００１４】
「平面インダクタおよびその製造方法」と題する後記の特許文献２に以下の記載がある。
【００１５】
特許文献２の発明は、第１の磁性体基板上に絶縁体よりなる非磁性膜を形成した後にコイル形状よりなる導線を形成し、この導線を覆うように絶縁体よりなる第２の磁性体を形成するものである。
【００１６】
図１１（Ｂ）は特許文献２に記載の図１であり、特許文献２の発明の一実施例の平面インダクタの平面構造および断面構造の概略図である。図１１（Ｃ）は特許文献２に記載の図２であり、特許文献２の発明の一実施例の平面インダクタの製造方法の説明図である。
【００１７】
図１１（Ｂ）に示すように、平面インダクタは、第１の磁性体のＮｉＺｎフェライト基板６１、空隙のためのＡｌ2Ｏ3膜６２、コイル形状の導線６３、第２の磁性体のＮｉＺｎフェライト層６４および電極６５よりなる。特許文献２の発明の一実施例の平面インダクタは以下のようにして作成した。図１１（Ｃ）の（ａ）に示すように、第１の磁性体のＮｉＺｎフェライト基板６１の表面に絶縁体からなる非磁性体であるＡｌ2Ｏ3膜２を形成する。Ａｌ2Ｏ3膜６２は第１の磁性体と第２の磁性体との空隙になる。ここでは、スパッタリング法によりＡｌ2Ｏ3膜６２を形成した。次に、図１１（Ｃ）の（ｂ）に示すように、Ａｌ2Ｏ3膜６２を形成した磁性体基板上にコイル形状導線６３を形成する。ここでは、導線Ｃｕをメッキ法により形成した。まず、Ａｌ2Ｏ3膜６２上に電極膜としてのＣｕをスパッタリング法により形成した。Ａｌ2Ｏ3膜とＣｕ膜との付着強度を強めるためにＡｌ2Ｏ3膜とＣｕ膜との間にＴｉ膜等を形成することもある。Ｃｕ膜の表面にフォトリソグラフィーによりコイル形状のパターンを作成した後に、電解メッキによりＣｕ膜コイル形状のパターンに形成する。Ｃｕの電解メッキ後、コイル形状のパターンを形成していたフォトレジストを除去した後に、フォトレジストの下部のＣｕ電極膜をエッチングにより除去して、コイル形状導線６３が形成される。次に、図１１（Ｃ）の（ｃ）に示すように、コイル形状導線６３を覆うように第２の磁性体を形成する。ここでは、ＮｉＺｎフェライトの微粒子からなるペーストをコイル形状導線６３を覆うように均一に塗布した後に、電気炉で焼成して第２の磁性体であるＮｉＺｎフェライト層６４を形成した。こうして、平面インダクタを作成した。
【００１８】
導線の形成にスパッタリング法を用いたが、導線の形成は、メッキ法、イオンプレーティング法や蒸着法でも構わない。また、導線にＣｕを用いたが、導線はＣｕ以外にもＡｌ、Ａｇ、Ａｕあるいはこれらの合金など抵抗率の小さい物質であれば何ら問題はない。また、絶縁体からなる非磁性体にＡｌ2Ｏ3を用いたが、Ａｌ2Ｏ3以外にもＡｌＮ、ＳｉＮ等でも構わない。
【００１９】
特許文献２の発明の平面インダクタは、第１の磁性体基板上に絶縁体よりなる非磁性層を形成した後に、コイル形状よりなる導線を形成し、この導線を覆うように絶縁体よりなる磁性体を形成してなる平面インダクタであるから、周波数特性に優れたインダクタンスと高い品質係数を有する平面インダクタを量産性良く安定に製造することができる。従って、小型、薄型化ができる平面インダクタをインダクタ素子として実用化でき、電子機器も小型軽量にすることができるという効果を有する。
【００２０】
「インダクタ部品およびその製造方法」と題する後記の特許文献３に以下の記載がある。
【００２１】
特許文献３の発明は、フェライト基板上に絶縁層と導体部を交互に積層してなるコイルと、このコイルを覆うように形成され前記コイルが発生する磁束を通すフェライト磁性層とを有するインダクタンス部品としたものである。
【００２２】
図１１（Ｄ）は特許文献３に記載の図１であり、特許文献３の発明の一実施例のインダクタンス部品の構成を示す断面図である。図１１（Ｄ）において、７１はフェライト基板であり、７２はフェライト磁性層で、７３は絶縁層であり、７４はスパイラル状の導体部である。絶縁層７３と導体部７４でコイルを形成し、フェライト磁性層７２はこのコイルを覆うように設けられている。なお導体部７４は何層で構成してもよい。
【００２３】
フェライト基板７１としては、ＮｉＺｎ系フェライト焼結基板、ＭｎＺｎ系フェライト焼結基板、ＮｉＺｎＣｕ系フェライト焼結基板などの軟磁気特性の優れた各種のスピネル型のフェライト酸化物磁性体がある。
【００２４】
フェライト磁性層７２としては、ＭｎＺｎ系フェライト、ＮｉＺｎ系フェライト、ＮｉＺｎＣｕ系フェライト以外に他のスピネル型の種々のフェライトあるいは混合物があり、フェライト基板１とは作成条件が異なるため、構造あるいは磁気特性などに差異が生じる。
【００２５】
導体部４の材料には、銀、銅、金、銀とパラジウム、銀と白金の合金などの通常印刷法でよく用いられる導体形成用の金属がある。導体の抵抗値と融点が選択時の重要な条件である。通常、コイル抵抗を小さくするために導体部に銀あるいは銅を用いる。この場合、焼成温度は比較的低温であるためフェライト磁性層７２を十分焼結させることができなくなる場合がある。そのためフェライト磁性層７２を形成するため焼結助剤あるいは結合材としてガラス等を混合する場合がある。
【００２６】
また、前述したように、フェライト基板７１とフェライト磁性層７２および絶縁層７３と導体部７４で構成したコイルからなるインダクタンス部品とすることによって、フェライト焼結体の十分な特性を有する薄型あるいは小型のインダクタンス部品を得ることができる。磁気回路の大部分をフェライト焼結体で構成するため、薄型あるいは小型でありながら優れた電気特性を示すインダクタンス部品となる。セラミック基板を用いて、１つの電気的モジュール、例えばＤＣ−ＤＣコンバータなどを製造する場合、厚膜の抵抗あるいはコンデンサ等を用いる場合、特に特許文献３の実施例のインダクタンス部品の特徴を発揮することができ、配線基板と特許文献３の実施例のインダクタンス部品の実装を一括して行うような製造プロセスあるいは高密度実装、さらには高信頼性を得ることができる。
【００２７】
また、コイルの形状としては、ソレノイド型、同一面に何周もしたスパイラルなどの平面コイルが代表的であり、小型化に対してはソレノイド型が有効であり、薄型に関してはスパイラルタイプが有効である。
【００２８】
「マイクロインダクタ」と題する後記の特許文献４に以下の記載がある。
【００２９】
特許文献４の発明に係るマイクロインダクタは、表面粗さＲａが３０乃至６０００Åである基板と、この基板上にメッキにより形成されたコイルと、閉磁路構造を構成する磁性部とを有することを特徴とする。
【００３０】
図１１（Ｅ）は特許文献４に記載の図１であり、図１１（Ｅ）の（ａ）は特許文献４の発明の第１の実施例に係るマイクロインダクタを示す斜視図であり、図１１（Ｅ）の（ｂ）はその断面図である。
【００３１】
図１１（Ｅ）の（ａ）および図１１（Ｅ）の（ｂ）に示すように、表面粗さを例えば５０Åとしたフェライト基板８１ａの表面に、銅メッキによってコイル８２ａが形成されている。このコイル８２ａは、帯状に延びる銅メッキ層が基板８１ａ上で周回された形状を有している。また、基板８１ａ上には、フェライトからなるコア８３が配置されている。このコア８３はコイル８２ａの軸芯部分とコイル８２ａの両側方とにおける基板８１ａの表面のみに接触して形成されており、コイル８２ａから離間している。従って、基板８１ａとコア８３とにより、閉磁路構造が構成されている。
【００３２】
このように構成された特許文献４の実施例においては、基板８１ａの表面粗さを適切に規定しているので、基板８１ａとその表面のメッキによるコイル８２ａとの密着性を向上させることができる。従って、例えば、厚さ３０乃至２００μｍでコイル８２ａを形成することができる。これにより、コイル８２ａを構成する帯状に延びる銅メッキ層の電流方向に直交する方向における断面積が大きくなり、コイル８２ａの直流抵抗を低減することができるので、得られるインダクタは高出力及び高効率のコンバータに適用することができる。また、メッキによりコイル８２ａを形成するのでコイル８２ａの寸法、特に厚さを自由に設計することができる。その結果、小型であると共に、磁束の漏れ低減された高効率のインダクタを得ることができる。
【００３３】
上述の如く、基板の表面粗さＲａが規制されていると、３０乃至２００μｍの厚さで銅メッキ層（コイル）を形成することができ、これにより、コイルの直流抵抗を低減することができる。なお、好ましくは、銅メッキ層、即ちコイルの厚さは５０乃至１５０μｍである。
【００３４】
コイルのライン幅は５０乃至２００μｍ、ライン間の間隔は５乃至１００μｍであり、ターン数は３乃至１０ターンであることが好ましい。なお、ライン幅が８０乃至１５０μｍ、ライン間の間隔が２０乃至５０μｍであり、ターン数が３乃至５ターンであると、より一層好ましい。
【００３５】
特許文献４の発明によれば、基板の表面粗さを適切に規定しているので、所望の極めて厚いメッキ層からなるコイルを形成することができ、これにより、コイルの直流抵抗を低減することができる。従って、高出力、高効率のコンバータに適用できるインダクタを得ることができる。
【００３６】
「マイクロインダクタおよびその製造方法」と題する後記の特許文献５に以下の記載がある。
【００３７】
図１１（Ｆ）は特許文献５に記載の図１（ａ）であり、特許文献５の第１、第２実施例のマイクロインダクタの平面図である。
【００３８】
特許文献５の発明は高性能コイルの実現が可能なマイクロインダクタ及びその製造方法の提供を目的とし、図１１（Ｆ）に示すように、イットリウム鉄ガーネットあるいは希土類−遷移金属元素を含みガーネット構造を有する絶縁性軟磁性体９０からなる基板９０ａ、または当該絶縁性軟磁性体９０を表層に成膜してなる基板９０ｂの表面に、形成されたランド部９１ａを有するマイクロインダクタ９１のパターンに、前記ランド部９１ａを除くマイクロインダクタ９１の全表面を絶縁性軟磁性体９２で被覆して構成する。
【００３９】
「ＤＣ／ＤＣコンバータ用超薄型インダクタ」と題する後記の非特許文献１に、ＤＣ／ＤＣコンバータ用超薄型（０．６ｍｍ厚）インダクタ（以下、プレーナインダクタ）の開発に関して以下の記載がある。
【００４０】
図１２は非特許文献１に記載のＦｉｇ．１であり、プレーナインダクタの構造を模式的に示す図である。
【００４１】
プレーナインダクタは、銅スパイラル状コイルを上下のフェライト焼成板（Upper ferrite layer、Lower ferrite layer）で挟み込み、銅コイル（Cupper coil）間はフェライト粉末と樹脂との混合物である磁性材料を充填した構造を有する。この特殊な閉磁路構造により、導体の渦電流損失を減らせることが知られている。導体コイルと外部電極は、下部フェライト基板に設けられたスルーホール（図１２でLower ferrite layer中の２ヶ所の斜線部分）内で銅メッキにより接続される。
【００４２】
【特許文献１】特開昭６３−２８３００４号公報（第２頁左下欄第８行〜同欄第１４行、第２頁右下欄第１０行〜同欄第２０行、第３頁右上欄第８行〜同欄第２０行、第３頁左下欄第３行〜同欄第１５行、第３頁右下欄第１行〜同欄第７行、図１）
【特許文献２】特開平７−２２２４２号公報（段落０００５、段落０００７〜０００８、段落００１３〜００１４、図１、図２）
【特許文献３】特開平５−１２１２４０号公報（段落０００７、段落００１５〜００２４、図１）
【特許文献４】特開平１１−１６８０１０号公報（段落００１６、段落００２１〜００２２、段落００３１〜００３２、段落００４２、図１）
【特許文献５】特開平６−２５２３５０号公報（段落００１２〜００１３、図１）
【非特許文献１】ＪＦＥ技報、Ｎｏ．８、Ｐ．５７−５９（２００５年６月）（Ｐ.５７（１.はじめに、２．プレーナインダクタの構造）、Ｐ．５９（５．おわりに））
【発明の開示】
【発明が解決しようとする課題】
【００４３】
高性能な電子機器を実現するために、大きなインダクタンス及びＱ値をもつ小型のインダクタ素子の開発が要求されている。
【００４４】
従来技術では、ＬＴＣＣ基板の内蔵インダクタやＩＰＤで形成されるインダクタは、限られたスペース、例えば、多層配線層の一部を使用してコイルを形成するため、大きなインダクタンスをもつインダクタが得られないという問題、インダクタが形成される基板材料の誘電率が大きいため、損失の少なさの指標となるＱ値を十分な値とすることができないという問題があった。また、基板の配線パターンと共通の仕様でコイルを形成するので、コイルを構成する金属材料やその厚みに制限があった。
【００４５】
本発明は、上述したような課題を解決するためになされたものであって、その目的は、大きなインダクタンス及びＱ値をもつ小型のインダクタ素子とその製造方法、並びにインダクタ素子を用いた半導体モジュールを提供することにある。
【課題を解決するための手段】
【００４６】
即ち、本発明は、磁性体基板と、導電体によって前記磁性体基板の面上に形成されたコイルと、前記磁性体基板上に前記コイルを埋め込むようにエアロゾルデポジション法によって形成された磁性体層とを有する、インダクタ素子に係るものである。
【００４７】
また、本発明は、前記インダクタ素子に半導体チップが電気的に接続されている半導体モジュールに係るものである。
【００４８】
また、本発明は、磁性体基板の面上に導電体によってコイルを形成する工程と、前記磁性体基板上において前記コイルを埋め込むように磁性体層をエアロゾルデポジション法によって形成する工程とを有する、インダクタ素子の製造方法に係るものである。
【発明の効果】
【００４９】
本発明によれば、磁性体基板上に所望の断面積をもつコイルを埋め込むようにエアロゾルデポジション法（以下、ＡＤ法と称することがある。）によって磁性体層を形成するので、緻密な組織をもつ磁性体層を形成することができ、薄型で小型であり大きなインダクタンスとＱ値をもつ高性能なインダクタ素子を提供することができる。また、前記インダクタ素子に半導体チップを電気的に接続するので、薄型で小型の高性能な半導体モジュールを提供することができる。また、磁性体基板の面上に導電体でコイルを形成して、磁性体基板上においてコイルを埋め込むように磁性体層をエアロゾルデポジション法によって形成するので、緻密な組織をもつ磁性体層を形成することができ、低コストで高性能なインダクタ素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００５０】
本発明のインダクタ素子では、前記磁性体基板を高透磁率材料によって形成し、前記磁性体層を高透磁率材料によって形成する構成とするのがよい。前記コイルが高磁性率材料に埋め込まれた構造をもつので、大きなインダクタンスをもつインダクタ素子を実現することができる。
【００５１】
また、前記磁性体基板をフェライトで構成し、前記磁性体層をフェライトで構成し、また、前記磁性体層の前記フェライトの厚さが５０μｍ以上である構成とするのがよい。エアロゾルデポジション法によってフェライトからなる緻密な組織の磁性体層を形成するので、薄型で小型であり大きなインダクタンスをもつインダクタ素子を実現することができる。
【００５２】
また、前記コイルが平面型コイルである構成とし、前記平面型コイルの厚さが５０μｍ以上である構成とするのがよい。前記コイルの断面積を大きくするので、インダクタ素子に流せる最大電流(許容電流)を大きな値とすることができる。
【００５３】
また、前記コイルの両端部にそれぞれ接続される端子部が前記磁性体層の外面に形成される構成とするのがよい。前記磁性体層に埋め込まれた前記コイルの両端部に、前記端子部を介して所望のデバイスを電気的に接続することができるので、所望のバイスとインダクタ素子との間の距離を短くすることができる。
【００５４】
また、前記磁性体基板の面に形成されたチタン薄層、前記チタン薄層の面上に形成された銅薄層を有し、前記導電体として前記銅薄層の面に銅メッキ層が形成され、この銅メッキ層によって前記コイルが形成される構成とするのがよい。前記磁性体基板の面にチタン薄層を形成するので、前記磁性体基板の面に大きな付着強度で前記コイルを形成することができる。
【００５５】
本発明の半導体モジュールでは、前記磁性体層の外面に形成された前記端子部と前記コイルの両端部とが電気的に接続され、前記インダクタ素子に前記半導体チップが搭載されている構成とするのがよい。前記端子部を介して前記半導体チップと前記インダクタ素子とを電気的に接続することができるので、前記半導体チップと前記インダクタ素子との間の距離を短くして、前記インダクタ素子に前記半導体チップを容易に搭載することができ、小型の半導体モジュールを実現することができる。
【００５６】
また、前記インダクタ素子が実装基板上に配置されている構成とするのがよい。これによって、前記半導体モジュールを薄型、小型とすることができる。
【００５７】
また、前記半導体チップが実装基板上に配置され、前記実装基板と前記インダクタ素子が電気的に接続されている構成とするのがよい。前記実装基板と前記インダクタ素子との電気的な接続経路を短くすることができ、配線容量を増大させることがない。
【００５８】
また、前記半導体チップが前記実装基板の一方の面に配置され、前記実装基板の他方の面に前記インダクタ素子が配置されている構成とするのがよい。これによって、前記半導体モジュールをより薄型、小型とすることができる。
【００５９】
また、前記インダクタ素子がリードフレーム上に配置されている構成とするのがよい。上方に前記半導体チップを、下方に前記インダクタ素子を配置することによって、前記半導体モジュールを薄型、小型とすることができる。
【００６０】
本発明のインダクタ素子の製造方法では、前記アエロデポジション法によって前記磁性体層を形成する際に、マスクを使用して前記コイルの両端部を露出させる開口部を形成する構成とするのがよい。前記アエロデポジション法による前記磁性体層の形成と同時に前記開口部を形成することができる。
【００６１】
また、前記アエロデポジション法によって前記磁性体層を前記磁性体基板の面上に形成した後、前記磁性体層を加工して前記コイルの両端部又は前記コイルの所望の部位を露出させる開口部を形成する構成とするのがよい。前記磁性体層を形成した後で前記磁性体層を開口させる加工を行い、前記コイルの両端部又は所望の部位の２箇所を露出させる開口部を形成するので、予め設定されたインダクタンス、又は、予め設定されたインダクタンスとは異なるインダクタンスをもつインダクタ素子を製造することができる。即ち、固定されたインダクタンスに限定されることなくインダクタンスの異なるインダクタ素子を製造することができる。一方、前記マスクを使用して前記開口部を形成する構成では前記インダクタ素子のインダクタンスは固定された値となる。
【００６２】
また、前記磁性体層の形成にあたり、エアロゾル化させた磁性体微粒子をノズルより前記磁性体基板に向けて噴射させて、前記磁性体微粒子を粉砕させてその表面が活性化された粉砕片を生じさせて、前記粉砕片と前記磁性体基板との間、及び、前記粉砕片相互の間で結合を生じさせる。緻密な組織をもつ磁性体層を形成することができる。
【００６３】
また、前記磁性体基板の面にチタン薄層を形成する工程と、前記チタン薄層の面上に銅薄層を形成する工程と、前記導電体として前記銅薄層の面に銅メッキ層を形成し、この銅メッキ層よって前記コイルを形成する工程とを有する構成とするのがよい。
前記磁性体基板の面にチタン薄層を形成する工程を設けるので、前記磁性体基板の面に大きな付着強度で前記コイルを形成することができる。
【００６４】
また、前記コイルの両端に前記開口部を形成し、これらの開口部に端子部を形成する構成とするのがよい。また、前記コイルの所望の部位を露出させる開口部を形成する場合には、この開口部に端子部を形成する構成とするのがよい。前記開口部に前記端子部を形成するので、前記開口部に露出した前記コイルの両端部又は前記コイルの所望の部位の２箇所と前記端子部とを電気的に接続することによって、前記端子部と半導体チップとを電気的に接続させて前記半導体チップと前記インダクタ素子とを電気的に接続させることができるインダクタ素子を製造することができる。
【００６５】
以下、図面を参照しながら本発明による実施の形態について詳細に説明する。
【００６６】
本実施の形態では、ベースにフェライト基板を使用して、フェライト基板に銅配線を形成してインダクタコイル（以下、単に「コイル」とも言う。）を形成する。このインダクタコイルを包み込むようにフェライト層をエアロゾルデポジション法（以下「ＡＤ法」と略記する。）によって形成する。本実施の形態によるインダクタ素子は、高透磁率材料であるフェライトによってコイルは挟み込まれ包み込まれた構造を有しており、本実施の形態では、大きなインダクタンス及びＱ値をもつ高性能な薄型、小型のインダクタ素子を、量産性良く安定して低コストで製造することができる。
【００６７】
ここで、フェライト層はインダクタコイルの上に少なくとも５０μｍ形成して、且つ、銅配線の厚みも５０μｍ以上になるようにする。これによって、大きいインダクタンス及びＱ値のインダクタ素子を得ることができる。
【００６８】
本実施の形態によるインダクタ素子は、高い透磁率を有するフェライト材料でコイルを閉じ込めることにより、大きなインダクタンスをもち、コイルを形成する導電材料の厚さを大きくし断面積を大きくするので、コイルは低い抵抗値をもち高いＱ値をもつ。このようなインダクタ素子を使用することにより、高性能なモジュールを実現することができ、このようなモジュールを使用した電子機器の小型化、高性能化に寄与できる。本実施の形態によるインダクタ素子は、例えば、ＤＣ−ＤＣコンバータなどのモジュールに好適に適用されるが、特にこれに限定されない。
【００６９】
図１は、本発明の実施の形態における、インダクタ素子１０の構造の概略を説明する図であり、図１（Ａ）は平面図、図１（Ｂ）はＷ−Ｗ部の断面図、図１（Ｃ）はインダクタ素子の内層パターン（コイルパターン）１２ａの平面図である。
【００７０】
図１に示すように、インダクタ素子１０は、フェライト基板１６と、このフェライト基板１６の面に形成されたスパイラル状のコイルパターン１２ａ（インダクタ素子の内層パターンであり、インダクタコイルである。）と、このコイルパターン１２ａを包み込むように、フェライト基板１６及びコイルパターン１２ａの面に形成されたフェライト層１８とから構成される。
【００７１】
フェライト層１８にはコイルの両端部のコイル端子１４を露出させるための開口部が形成されており、この開口部に露出されたコイル端子１４には配線パターン１５が電気的に接続されている。この配線パターンはインダクタ素子１０の面に形成され、半導体チップ等から構成される所望のデバイスＡの実装位置２７及びデバイスＢの実装位置２９に形成された複数の電極パッド１３、デバイスＡとデバイスＢとを電気的に接続するため形成された電極パッド１３の間を電気的に接続する配線、電極パッド１３とコイル端子１４の間を電気的に接続する配線、中継用又は外部接続用の接続端子１１と電極パッド１３の間を電気的に接続する配線等を含む。電極パッド１３は、デバイスＡ及びデバイスＢの実装用端子（例えば、バンプ電極）の配置に合せて形成されている。
【００７２】
図２は、本発明の実施の形態における、デバイスＡ（１７）、Ｂ（１９）を実装したインダクタ素子１０の概略を説明する図であり、図２（Ａ）は平面図、図２（Ｂ）はＷ−Ｗ部の断面図、図２（Ｃ）はインダクタ素子１０に搭載するデバイスＡ（１７）、Ｂ（１９）の下面図、図２（Ｄ）は斜視図である。
【００７３】
図２に示すように、デバイスＡ（１７）、Ｂ（１９）は、半田バンプ３６ａを介してインダクタ素子１０に最短経路でフリップチップ接続されている。本実施の形態では、所望のデバイスを大きいインダクタンス及びＱ値をもったインダクタ素子１０に直接搭載するので、薄型、小型の高性能な半導体モジュールを実現することができる。次に、インダクタ素子の製造方法の各工程について説明する。
【００７４】
図３は、本発明の実施の形態における、インダクタ素子、半導体モジュールの製造工程の概略を説明するフロー図である。
【００７５】
図４は、本発明の実施の形態における、エアロデポジション法による成膜の概要を説明する図である。
【００７６】
図５は、本発明の実施の形態における、インダクタ素子、半導体モジュールの製造工程（その１）の概略を説明する図である。
【００７７】
図６は、本発明の実施の形態における、インダクタ素子、半導体モジュールの製造工程（その２）の概略を説明する図である。
【００７８】
以下、図３に示す各工程Ｓ１〜Ｓ１１について図４〜図６を参照しながら説明する。
【００７９】
Ｓ１：フェライト基板の全面にシードメタルを形成する工程。
【００８０】
図５（Ａ）に示すように、最初に、所望の大きさ及び厚さをもつフェライト基板１６を用意して、コイルパターンを形成するためのシードメタルを形成する。ここでは、シードメタルとして、フェライト基板１６に先ずＴｉ層２０をスパッタにより０．１μｍの厚さで形成し、次にＣｕ層２２をスパッタにより０．５μｍの厚さで形成した。以下に説明する工程によって、所望の大きさ及び厚さをもつフェライト基板１６の複数のインダクタ素子の形成領域２６の各領域にインダクタ素子が形成される。なお、図５（Ｂ）〜図５（Ｆ）、図６（Ａ）〜図６（Ｅ）では、インダクタ素子の形成領域２６の１個に関する構造を示している。本実施の形態では、インダクタ素子をウェーハレベル工程によって量産性良く安定して低コストで製造することができる。
【００８１】
Ｓ２：シードメタル（Ｔｉ層２０、Ｃｕ層２２）の全面にメッキレジストを塗布する工程。
【００８２】
コイルパターン１２ｂを形成するためにシードメタルの銅層２２の全面にメッキレジスト２４を塗布する。
【００８３】
Ｓ３：マスクを用いてメッキレジストを露光、現像、溶解する工程。
【００８４】
次に、図５（Ｂ）に示すように、マスクを用いてメッキレジスト２４を露光、現像、溶解させて、コイルパターン１２ｂを形成させるために所望の部分を開口させる。なお、図５、図６に示すコイルパターン１２ｂは、図を簡略とするために、図１に示すコイルパターン１２ａとは異なる形状でコイルの巻数の少ないもので示している。
【００８５】
Ｓ４：厚さ５０μｍ以上の銅メッキによりインダクタコイル、コイル引出端子を形成する工程。
【００８６】
次に、図５（Ｃ）に示すように、シードメタルに電圧を印加して、銅の電解メッキにより、インダクタコイルパターン１２ｂ及びその両端部のコイル引出端子（電極）１４を形成する。ここで、銅のメッキ厚みは５０μｍ以上となるようにする。
【００８７】
Ｓ５：メッキレジストを除去する工程。
【００８８】
次に、図５（Ｄ）に示すように、メッキレジスト２４を除去する。この結果、シードメタルの銅層２２の面にインダクタコイルパターン１２ｂ及びそのコイル引出端子１４が残る。
【００８９】
Ｓ６：シードメタルをエッチング除去する工程。
【００９０】
次に、図５（Ｅ）に示すように、インダクタコイルパターン１２ｂ及びそのコイル引出端子１４の下部のシードメタル（Ｔｉ層２０、Ｃｕ層２２）を除いたシードメタルの不要分をエッチングして除去する。この結果、フェライト基板１６の複数のインダクタ素子の形成領域２６の各領域にインダクタ素子を構成するインダクタコイルパターン１２ｂ及びそのコイル引出端子１４が形成される。
【００９１】
次に、コイルパターン１２ｂを包み込むようにフェライト基板上にフェライト層をＡＤ法によって成膜形成する。本実施の形態では、フェライト層等の高透磁率材料による磁性体層をＡＤ法により形成することに１つの特徴がある。以下、ＡＤ法による成膜の概要を説明する。
【００９２】
ＡＤ法は圧電性、磁性等の機能性材料の微粒子をガス中に混合してエアロゾル状にしてこのエアロゾルをノズルから噴霧して基板上に堆積させて厚膜を形成する方法であり、低温で成膜できるので、ＬＴＣＣ法（低温焼成セラミックス法）のように高温（９００℃〜１０００℃程度）の加熱焼成処理を必要としない。
【００９３】
ＡＤ法を用いた成膜装置は、原料微粒子をエアロゾル化するエアロゾル発生部と、エアロゾル化された微粒子を噴射して基板上にＡＤ膜を形成する成膜部等から構成されている。エアロゾル発生部には、ガスボンベ及び流量計が配管を介して接続されており、ガスボンベに充填された高圧のキャリアガス（アルゴン、ヘリウム、ネオン、窒素等の不活性ガスを用いる。）は流量計によって流量が制御され、エアロゾル発生部内での微粒子の霧化量や成膜部へのエアロゾル化された微粒子の噴出量が制御される。エアロゾル発生部に設けられた振動機（超音波、電磁的、機械的に振動を発生させる。）による混合、振動で生じる微粒子の一次粒子化により緻密で均一なＡＤ膜を形成することができる。
【００９４】
成膜部にはその内部の圧力を低圧とする排気装置が接続されている。成膜部の内部には、エアロゾル発生部から配管を介して接続されたノズル、ノズルと対向する保持台に保持される基板が配置されている。また、基板の位置をＸＹＺ方向で変更するための移動台、更に、成膜領域を規定するためのマスク、ノズルの向きを設定する機構等が配置されている。
【００９５】
膜形成材料となる平均粒径が１０ｎｍ〜２μｍの原料微粒子をエアロゾル発生部に充填して、ガスボンベから、例えば、キャリアガスとして２０Ｐａ〜５０Ｐａの圧力のアルゴンガスを成膜部に供給して振動機による混合、加振を行い、微粒子をエアロゾル化する。エアロゾル化された微粒子はキャリアガスと共に、エアロゾル発生部の内部圧より低圧にされた成膜部に配管を介して送られる。ノズル先端からキャリアガスと共に微粒子が高速で噴射され、ジェット流となって微粒子が基板の上に堆積して成膜される。噴射速度は、ノズルの形状、キャリアガスの圧力、エアロゾル発生部内の圧力と成膜部内の圧力との差により制御され、所望の好適な速度（例えば、１００ｍ／秒〜５００ｍ／秒の範囲）に設定される。噴射速度を好適な値に設定することにより、基板の下地と付着強度が高い膜を基板上に成長させることができる。
【００９６】
図４に模式的に示すように、ノズル４２から高速で噴射されるエアロゾル化された微粒子流４４は基板４０に衝突する。この微粒子の基板４０への衝突によって、基板４０の表面の汚染物、水分が除去され、基板４０の表面が清浄化、活性化されると共に、微粒子４６は基板４０との衝突、微粒子相互の衝突によって１０〜３０ｎｍ程度に粉砕され、活性化された表面をもつ粉砕片４８が生じる。生じた粉砕片４８は基板４０の表面に結合し、更に粉砕片同士が相互に密着して強固に結合する。この結果、基板４０との付着強度が高く緻密な膜（成長膜）４９が形成される。
【００９７】
本実施の形態では、フェライト磁性体の微粒子をガス中に分散させたエアロゾルを高速でフェライト基板の表面に噴射させて衝突させ、磁性体微粒子を粉砕させ、粉砕した断片と基板との間、粉砕した断片同士の間で結合させて、密着性が良好で強度の大きな膜を成長させることができる。このＡＤ法では、成膜速度が早く、低コストで安定な信頼性の高い磁性体層を形成することができる。ＡＤ法による成膜速度は、メッキやスパッタと比較して高速であり、１０μｍ／ｍｉｎ以上の高速な成膜レートを有している。
【００９８】
本実施の形態では、膜形成材料となる原料微粒子として、平均粒径が１０ｎｍ〜２μｍのＮｉＺｎフェライトを用いた。ここで良好な電気特性を得るためには、フェライト層の厚みは、少なくとも、インダクタコイルの上に５０μｍ形成する必要がある。
【００９９】
本実施の形態では、ＡＤ法による磁性体層の形成には以下に説明する２つの方法があり、１つは、工程Ｓ７ａによる方法、他は、Ｓ７ｂ、Ｓ７ｃによる方法である。
【０１００】
Ｓ７ａ：コイル引出端子を覆うメタルマスクを用いてＡＤ法により、厚さ５０μｍ以上のフェライト層を形成する工程。
【０１０１】
図５（Ｆ）に示すように、コイル引出端子１４が露出する開口部２３にフェライト層を形成しないようにするためのメタルマスク（図示せず。）を用いて、ＡＤ法によりフェライト層１８の成膜とパターンニングを同時に行った。この結果、マスクされた領域には成膜されないので、コイル引出端子１４が開口部２３に露出する。
【０１０２】
Ｓ７ｂ：ＡＤ法により、厚さ５０μｍ以上のフェライト層を形成する工程。
【０１０３】
この工程ではマスクを使用せずに、図５（Ｅ）に示した、インダクタコイルパターン１２ｂ及びそのコイル引出端子１４、更に、露出するフェライト基板１６の面に、図６（Ｄ）に示すように、フェライト層１８を形成する。
【０１０４】
Ｓ７ｃ：レーザ加工によりフェライト層を取り除きコイル引出端子面を露出させる工程。
【０１０５】
工程Ｓ７ｂで形成されたフェライト層１８をレーザ加工することによって、図６（Ｅ）に示すように、コイル引出端子１４が露出する開口部２３を形成する。
【０１０６】
Ｓ８：コイル引出端子面及びフェライト層面を銅メッキする工程。
【０１０７】
次に、図５（Ｆ）、図６（Ｅ）に示した開口部２３が形成されたフェライト層１８の面に、図６（Ａ）に示すように、銅メッキ層２５を形成する。この銅メッキ層２５は開口部２３のフェライト層１８の部分にも形成されビアホールを形成する。このビアホールは、コイル引出端子１４と外部の諸端子とを電気的に接続するのに使用される。
【０１０８】
Ｓ９：銅メッキ面をエッチングして配線パターンを形成する工程。
【０１０９】
工程Ｓ８で形成された銅メッキ層２５をエッチングして、図６（Ｂ）に示すように、所望の配線パターン１５を表層パターンとして形成する。なお、コイルパターン１２ｂと配線パターン１５を重畳させた図を、参考のために図６（Ｃ）に示す。
【０１１０】
以上の各工程によって、ウェーハレベルのインダクタ素子の製造が終了する。
【０１１１】
デバイスを搭載したインダクタ素子を量産する場合には、以下に説明する工程Ｓ１０、Ｓ１１を実行する。なお、デバイスを実装しないインダクタ素子単体を製造する場合には、工程Ｓ１０を実行せずに工程Ｓ１１に移行すれば、個片化されたインダクタ素子を得ることができる。
Ｓ１０：デバイスをフリップチップ実装する工程。
【０１１２】
フェライト基板１６の複数のインダクタ素子の形成領域（インダクタ素子が形成されている）２６の各領域に、半導体チップ等の所望のデバイスをフリップチップ接合させてインダクタ素子に実装する。
【０１１３】
Ｓ１１：個片化する工程、半導体モジュールを形成する工程。
【０１１４】
所望のデバイスが実装されたインダクタ素子の形成領域２６毎に、精密加工機を用いて切断して個片化し、単体の半導体モジュールを得る。更に、所望のデバイスが実装されたインダクタ素子を、実装基板、リードフレーム、フレキシブル配線基板等に配置して半導体モジュールを形成する。
【０１１５】
図５及び図６で説明した本実施の形態では、ハンドリングを容易にするため、０．３ｍｍ以上の厚さのフェライト基板を使用したが、ウェーハレベルのインダクタ素子の製造が終了した工程Ｓ９の後に、フェライト基板１６のコイルパターン１２ｂが形成されていない側の面を、０．１ｍｍ程度の厚さまで研磨し薄くすることで、さらなる薄型化が可能である。
【０１１６】
なお、図５及び図６で説明した本実施の形態において、５０μｍから０．１ｍｍの厚さの薄いフェライト基板を使用することもできる。この場合、先に説明した各工程の処理環境に対する耐性を有する、支持基板、及び、硬化後において剥離可能な接着剤を使用して、フェライト基板１６を支持基板に接着して支持して先に説明した各工程の処理を実行することができる。
【０１１７】
以上が、インダクタ素子、所望のデバイスが実装されたインダクタ素子、半導体モジュールの製造方法である。
【０１１８】
次に、本実施の形態で実現されるインダクタ素子の性能について説明する。
【０１１９】
図７は、本発明の実施の形態における、インダクタ素子のフェライト層の厚さとインダクタンスの関係を説明する図である。
【０１２０】
図７に示す結果は、以下に説明する仮定の下で得られた結果である。ＮｉＺｎフェライト（（Ｎｉ、Ｚｎ）Ｆｅ2Ｏ4）の焼結体からなるフェライト基板１６の面積を５．４ｍｍ2、厚さを１００μｍ、密度を４．８ｇ／ｃｍ3とした。コイルを構成する導体を銅とし、コイルの幅を６０μｍ、厚さを５０μｍ、導体間隔を２５μｍ、コイルの形状を円形スパイラル状とし巻数を３ターンとした。
【０１２１】
フェライト層１８をＮｉＺｎフェライトの微粒子を原材料とするＡＤ法を用いて、フェライト基板と同面積で作製するものとし、コイルを形成する銅による導体面の上部に形成されるフェライト層の部分の厚さを、２５μｍ、５０μｍ、１００μｍの３通りとした。ＮｉＺｎフェライトの透磁率は１０００（透磁率の単位はＨ／ｍ）とした。
【０１２２】
インダクタ素子のインダクタンスＬは次の式で求めた。ｉは電流、Ｖは上記の仮定を用いて求められる誘導起電力である。
【０１２３】
Ｌ＝Ｖ・ｄｔ／ｄｉ
コイルに流す電流を約１００ｍＡ〜約１Ａの範囲で変化させて、先述のフェライト層の各厚さをもつインダクタ素子についてのインダクタンスを求めた結果が、図７に示されている。
【０１２４】
以上の結果から、例えば、外形が２．５ｍｍ□（角）、インダクタンスが１μＨ、コイルに流す最大電流（許容電流）が１Ａであるインダクタ素子を実現するためには、フェライト層、及び、フェライト基板の厚さを少なくとも５０μｍ以上とすればよいことが判明した。
【０１２５】
従って、外形が約２．５ｍｍ□（角）、インダクタンスが約１μＨ、許容電流が約１Ａであるインダクタ素子を、少なくとも１５０μｍとういう薄さで実現することができる。
【０１２６】
なお、インダクタ素子の外形、許容電流、インダクタンス先述の値と異なる場合や、高透磁率材料としてＮｉＺｎフェライト以外の材料を磁性体基板、及び、磁性体層として使用する場合にも、上記と同様にして好ましい値を求めることができることは言うまでもない。
【０１２７】
次に、半導体モジュールの構成例について説明する。
【０１２８】
図８は、本発明の実施の形態における、デバイス１７、１９を実装したインダクタ素子１０をリードフレーム３３に配置するモジュールの構造例の概略を説明する図であり、図８（Ａ）は平面図、図８（Ｂ）はＺ−Ｚ部の断面図である。
【０１２９】
図６（Ｂ）に示すようにウェーハレベルのインダクタ素子の製造が終了し、フェライト基板１６の複数のインダクタ素子の形成領域（インダクタ素子が形成されている）２６の各領域にインダクタ素子１０に、予め接続端子としてバンプが形成され個片化されている所望のデバイスＡ（１７）、デバイスＢ（１９）をフリップチップ実装する。
【０１３０】
ここで、インダクタ素子１０の配線パターン１５は、デバイスＡ（１７）、デバイスＢ（１９）の接続用端子に対応するようにパッド１３を含んでいるので、デバイスＡ（１７）、デバイスＢ（１９）に対して、新たな再配線等をする必要はない。所望のデバイスのフリップチップ実装後、先に説明したように、所望のデバイスが実装され個片化されたインダクタ素子１０を、リードフレーム３３にダイボンドし、ワイヤーボンディング３５により電気的な接続を行う。最後に、全体をモールド樹脂３１でトランスファモールドによる樹脂封止をして、所望のデバイス、所望の性能を持ったインダクタ素子等の複数のチップが一体化された半導体モジュールが完成する。本実施の形態では、デバイスＡ（１７）、デバイスＢ（１９）のバンプは、半田ペーストの印刷により形成したが、バンプの材料、形成方法はこれに限定されるものではない。
【０１３１】
図９は、本発明の実施の形態における、デバイス１７、１９を実装したインダクタ素子１０をインターポーザ基板３２に配置するモジュールの構造例の概略を説明する図であり、図９（Ａ）は平面図、図９（Ｂ）はＹ−Ｙ部の断面図である。
【０１３２】
図９に示すように、判断バンプ３６ａでデバイス１７、１９を実装したインダクタ素子１０は、半田バンプ３６ｂが配置されたインターポーザ基板３２にダイボンドしてモールド樹脂３１で封止され作製され一体化モジュールとされる。
【０１３３】
図１０は、本発明の実施の形態における、インダクタ素子１０及びデバイス１７、１９をインターポーザ基板３２に配置するモジュールの構造例の概略を説明する図であり、図１０（Ａ）は平面図、図１０（Ｂ）はＸ−Ｘ部の断面図である。
【０１３４】
図１０に示すように、有機材料によるインターポーザ基板３２の下面にインダクタ素子１０ａが、上面にデバイス１７、１９をダイレクトに実装して作製して、アンダーフィル材３７で固定、封止して作製された一体化モジュールの例である。インダクタ素子１０ａのコイル端子１４は半田バンプ３６ｃを介して、デバイス１７、１９は半田バンプ３６ａを介して、それぞれインターポーザ基板３２の配線部分に電気的に接続される。
【０１３５】
図１０に示すインダクタ素子１０ａは、図８、図９に示したインダクタ素子１０と異なり、インダクタ素子の厚さをより薄くするために配線パターン１５が形成されておらず、インターポーザ基板３２の電極端子とインダクタ素子１０ａのコイル端子１４とが直結され電気的に接続されている。図１尾に示す構成において、インダクタ素子１０ａに代えて図８、図９に示したインダクタ素子１０を使用することができることは言うまでもない。
【０１３６】
以上説明した半導体モジュールの構成は一例であり、モジュールの各構成要素の接続方法、実装方法は任意に組み合わせることができる。
【０１３７】
従来のインダクタ素子を内蔵した基板では、多層配線している層の一部を使用してコイルを形成するため、大容量のインダクタを作ることができなかった。また、基板の配線パターンと共通の仕様でコイルを形成するので、金属材料や厚みに制限があった。しかし、本実施の形態では、インダクタ素子を単体素子として単独で作製するため、インダクタ素子を構成するために適した材料、構造等を採用することができるので、前記材料、構造等による特性を最大限に引き出し、高性能なインダクタ素子を製造することが可能となった。即ち、インダクタコイルを高透磁率材料のフェライト材料で埋め込むと共に挟み込むことによって、大きなインダクタンスをもつインダクタを得ることができる。更に、インダクタ素子の引出端子と所望のデバイスを接続するための電極端子と繋ぐ配線を形成することによって、所望のデバイスをインダクタ素子の上に実装することができ、複数の所望のデバイスを同一パッケージ化することによって、部品を小型化することができる。
【０１３８】
本実施の形態によるインダクタ素子では、コイル間にフェライト粉末と樹脂の混合物を充填する非特許文献１に記載の技術と異なり、コイル間にも緻密なフェライト磁性層が形成されており、コイル全体が高透磁率のフェライトによって囲まれているので、よりインダクタンスを大きくすることができる。
【０１３９】
また、本実施の形態によるインダクタ素子の製造では、ＡＤ法によってフェライト層を形成するので、特許文献１に記載のフェライト湿式メッキ法によってフェライト層を形成する方法よりも高速に成膜を行うことができる。
【０１４０】
以上、本発明を実施の形態について説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０１４１】
例えば、磁性体基基板、磁性体層、コイルを構成する導体金属等の材質及び厚さ、寸法等は、インダクタ素子のインダクタンス、Ｑ値等に関連するので、必要に応じて任意に所望の値に変更可能である。
【０１４２】
また、磁性体基板及び磁性体層として、代表的には、例えば、フェライトと総称される３価の鉄イオンを含む電気抵抗の高い複合酸化物で形成される磁性体基板及び磁性体層を使用することができるが、スピネル型フェライである先述のＭｎＺｎフェライトの他に、ＭｇＭｎフェライト、ＮｉＺｎＣｕフェライト等の透磁率の高い高透磁率材料からなる磁性体基板及び磁性体層を使用することができる。このフェライト基板として、焼結体又は単結晶として製造されるフェライト焼結板又は結晶板、或いは、２００μｍ以下の薄いセラミックス等の絶縁性基板の上にＡＤ法によって作成されたフェライト層を使用することができる。また、電気抵抗が大きい材料であればスピネル型フェライト以外の高透磁率材料を磁性体基板及び磁性体層として使用できることは言うまでもない。
【０１４３】
また、コイルは銅メッキにより形成する他に、周知の銀、銅、金等の各種の導電ペーストを用いてスクリーン印刷によって形成することもできる。更に、配線パターン１５は、蒸着、スパッタによって形成することができる。
【０１４４】
また、コイルは平面型コイルに限定される必要はなく、フェライト基板１６の両面にスパイラル状のコイルを形成しフェライト基板１６に開口させた孔を通して両面のコイルを接続させて立体的なコイルを形成した後に、フェライト基板１６の両面にフェライト層１８を形成する構成とすることもできる。
【０１４５】
また、ＡＤ法によって磁性体層を形成するための、原材料材の微粒子のサイズ、この微粒子をエアロゾル化、エアロゾル化された微粒子の噴射、磁性体層が成膜される磁性体基板の温度等の諸条件は、予め実験的に確認された結果に基づきより成膜が良好となる好適な条件に設定されることは言うまでもない。
【産業上の利用可能性】
【０１４６】
以上説明したように、本発明は、小型化、集積化されたモバイル機器等の電子機器を実現するための半導体モジュールに好適であって、小型化、薄型化、高性能化をより進めた電子機器を提供することができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施の形態における、インダクタ素子の構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｗ−Ｗ部の断面図、（Ｃ）内層パターンの平面図である。
【図２】同上、デバイスを実装したインダクタ素子の概略を説明する、（Ａ）平面図、（Ｂ）Ｗ−Ｗ部の断面図、（Ｃ）デバイスの下面図、（Ｄ）斜視図である。
【図３】同上、インダクタ素子、半導体モジュールの製造工程の概略を説明するフロー図である。
【図４】同上、エアロデポジション法による成膜の概要を説明する図である。
【図５】同上、インダクタ素子、半導体モジュールの製造工程（その１）概略を説明する図である。
【図６】同上、インダクタ素子、半導体モジュールの製造工程（その２）の概略を説明する図である。
【図７】同上、インダクタ素子のフェライト層の厚さとインダクタンスの関係を説明する図である。
【図８】同上、インダクタ素子をリードフレームに配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図である。
【図９】同上、インダクタ素子をインターポーザ基板に配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｙ−Ｙ部の断面図である。
【図１０】同上、インダクタ素子をインターポーザ基板に配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｘ−Ｘ部の断面図である。
【図１１】従来技術における、インダクタの構造を説明する図である。
【図１２】同上、プレーナインダクタの構造を模式的に示す図である。
【符号の説明】
【０１４８】
１０、１０ａ…インダクタ素子、１１…接続端子、１２ａ、１２ｂ…コイルパターン、
１３…パッド、１４…コイル端子、１５…配線パターン、１６…フェライト基板、
１７…デバイスＡ、１８…フェライト層、１９…デバイスＢ、２０…Ｔｉ（チタン）層、
２２…銅（Ｃｕ）層、２３…開口部、２４…メッキレジスト、
２５…銅（Ｃｕ）メッキ層、２６…インダクタ素子の形成領域、
２７…デバイスＡの実装位置、２９…デバイスＢの実装位置、３１…モールド樹脂、
３２…インターポーザ基板、３３…リードフレーム、３５…ワイヤーボンディング、
３６ａ、３６ｂ、３６ｃ…半田バンプ、３７…アンダーフィル材、４０…基板、
４２…ノズル、４４…微粒子流、４６…微粒子、４８…微粒子の粉砕片、４９…成長膜
【図１】
2007250924.tif 000003
【図２】
2007250924.tif 000004
【図３】
2007250924.tif 000005
【図４】
2007250924.tif 000006
【図５】
2007250924.tif 000007
【図６】
2007250924.tif 000008
【図７】
2007250924.tif 000009
【図８】
2007250924.tif 000010
【図９】
2007250924.tif 000011
【図１０】
2007250924.tif 000012
【図１１】
2007250924.tif 000013
【図１２】
2007250924.tif 000014
【手続補正書】
【提出日】平成19年2月20日(2007.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
前記エアロゾルデポジション法によって前記磁性体層を形成する際に、マスクを使用して前記コイルの両端部を露出させる開口部を形成する、請求項１７に記載のインダクタ素子の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１９
【補正方法】変更
【補正の内容】
【請求項１９】
前記エアロゾルデポジション法によって前記磁性体層を前記磁性体基板の面上に形成した後、前記磁性体層を加工して前記コイルの両端部又は前記コイルの所望の部位を露出させる開口部を形成する、請求項１７に記載のインダクタ素子の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図１１（Ｂ）に示すように、平面インダクタは、第１の磁性体のＮｉＺｎフェライト基板６１、空隙のためのＡｌ2Ｏ3膜６２、コイル形状の導線６３、第２の磁性体のＮｉＺｎフェライト層６４および電極６５よりなる。特許文献２の発明の一実施例の平面インダクタは以下のようにして作成した。図１１（Ｃ）の（ａ）に示すように、第１の磁性体のＮｉＺｎフェライト基板６１の表面に絶縁体からなる非磁性体であるＡｌ2Ｏ3膜６２を形成する。Ａｌ2Ｏ3膜６２は第１の磁性体と第２の磁性体との空隙になる。ここでは、スパッタリング法によりＡｌ2Ｏ3膜６２を形成した。次に、図１１（Ｃ）の（ｂ）に示すように、Ａｌ2Ｏ3膜６２を形成した磁性体基板上にコイル形状導線６３を形成する。ここでは、導線Ｃｕをメッキ法により形成した。まず、Ａｌ2Ｏ3膜６２上に電極膜としてのＣｕをスパッタリング法により形成した。Ａｌ2Ｏ3膜とＣｕ膜との付着強度を強めるためにＡｌ2Ｏ3膜とＣｕ膜との間にＴｉ膜等を形成することもある。Ｃｕ膜の表面にフォトリソグラフィーによりコイル形状のパターンを作成した後に、電解メッキによりＣｕ膜コイル形状のパターンに形成する。Ｃｕの電解メッキ後、コイル形状のパターンを形成していたフォトレジストを除去した後に、フォトレジストの下部のＣｕ電極膜をエッチングにより除去して、コイル形状導線６３が形成される。次に、図１１（Ｃ）の（ｃ）に示すように、コイル形状導線６３を覆うように第２の磁性体を形成する。ここでは、ＮｉＺｎフェライトの微粒子からなるペーストをコイル形状導線６３を覆うように均一に塗布した後に、電気炉で焼成して第２の磁性体であるＮｉＺｎフェライト層６４を形成した。こうして、平面インダクタを作成した。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
フェライト磁性層７２としては、ＭｎＺｎ系フェライト、ＮｉＺｎ系フェライト、ＮｉＺｎＣｕ系フェライト以外に他のスピネル型の種々のフェライトあるいは混合物があり、フェライト基板７１とは作成条件が異なるため、構造あるいは磁気特性などに差異が生じる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
導体部７４の材料には、銀、銅、金、銀とパラジウム、銀と白金の合金などの通常印刷法でよく用いられる導体形成用の金属がある。導体の抵抗値と融点が選択時の重要な条件である。通常、コイル抵抗を小さくするために導体部に銀あるいは銅を用いる。この場合、焼成温度は比較的低温であるためフェライト磁性層７２を十分焼結させることができなくなる場合がある。そのためフェライト磁性層７２を形成するため焼結助剤あるいは結合材としてガラス等を混合する場合がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図１１（Ｅ）の（ａ）および図１１（Ｅ）の（ｂ）に示すように、表面粗さを例えば５０Åとしたフェライト基板８１ａの表面に、銅メッキによってコイル８２ａが形成されている。このコイル８２ａは、帯状に延びる銅メッキ層が基板８１ａ上で周回された形状を有している。また、基板８１ａ上には、フェライトからなるコア８３ａが配置されている。このコア８３ａはコイル８２ａの軸芯部分とコイル８２ａの両側方とにおける基板８１ａの表面のみに接触して形成されており、コイル８２ａから離間している。従って、基板８１ａとコア８３ａとにより、閉磁路構造が構成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
また、前記コイルの両端部にそれぞれ接続される端子部が前記磁性体層の外面に形成される構成とするのがよい。前記磁性体層に埋め込まれた前記コイルの両端部に、前記端子部を介して所望のデバイスを電気的に接続することができるので、所望のデバイスとインダクタ素子との間の距離を短くすることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
本発明のインダクタ素子の製造方法では、前記エアロゾルデポジション法によって前記磁性体層を形成する際に、マスクを使用して前記コイルの両端部を露出させる開口部を形成する構成とするのがよい。前記エアロゾルデポジション法による前記磁性体層の形成と同時に前記開口部を形成することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
また、前記エアロゾルデポジション法によって前記磁性体層を前記磁性体基板の面上に形成した後、前記磁性体層を加工して前記コイルの両端部又は前記コイルの所望の部位を露出させる開口部を形成する構成とするのがよい。前記磁性体層を形成した後で前記磁性体層を開口させる加工を行い、前記コイルの両端部又は所望の部位の２箇所を露出させる開口部を形成するので、予め設定されたインダクタンス、又は、予め設定されたインダクタンスとは異なるインダクタンスをもつインダクタ素子を製造することができる。即ち、固定されたインダクタンスに限定されることなくインダクタンスの異なるインダクタ素子を製造することができる。一方、前記マスクを使用して前記開口部を形成する構成では前記インダクタ素子のインダクタンスは固定された値となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
図４は、本発明の実施の形態における、エアロゾルデポジション法による成膜の概要を説明する図である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
ＡＤ法を用いた成膜装置は、原料微粒子をエアロゾル化するエアロゾル発生部と、エアロゾル化された微粒子を噴射して基板上にエアロゾルデポジション膜（以下、ＡＤ膜と略記する。）を形成する成膜部等から構成されている。エアロゾル発生部には、ガスボンベ及び流量計が配管を介して接続されており、ガスボンベに充填された高圧のキャリアガス（アルゴン、ヘリウム、ネオン、窒素等の不活性ガスを用いる。）は流量計によって流量が制御され、エアロゾル発生部内での微粒子の霧化量や成膜部へのエアロゾル化された微粒子の噴出量が制御される。エアロゾル発生部に設けられた振動機（超音波、電磁的、機械的に振動を発生させる。）による混合、振動で生じる微粒子の一次粒子化により緻密で均一なＡＤ膜を形成することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
図１０に示すインダクタ素子１０ａは、図８、図９に示したインダクタ素子１０と異なり、インダクタ素子の厚さをより薄くするために配線パターン１５が形成されておらず、インターポーザ基板３２の電極端子とインダクタ素子１０ａのコイル端子１４とが直結され電気的に接続されている。図１０に示す構成において、インダクタ素子１０ａに代えて図８、図９に示したインダクタ素子１０を使用することができることは言うまでもない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
【図１】本発明の実施の形態における、インダクタ素子の構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｗ−Ｗ部の断面図、（Ｃ）内層パターンの平面図である。
【図２】同上、デバイスを実装したインダクタ素子の概略を説明する、（Ａ）平面図、（Ｂ）Ｗ−Ｗ部の断面図、（Ｃ）デバイスの下面図、（Ｄ）斜視図である。
【図３】同上、インダクタ素子、半導体モジュールの製造工程の概略を説明するフロー図である。
【図４】同上、エアロゾルデポジション法による成膜の概要を説明する図である。
【図５】同上、インダクタ素子、半導体モジュールの製造工程（その１）概略を説明する図である。
【図６】同上、インダクタ素子、半導体モジュールの製造工程（その２）の概略を説明する図である。
【図７】同上、インダクタ素子のフェライト層の厚さとインダクタンスの関係を説明する図である。
【図８】同上、インダクタ素子をリードフレームに配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部の断面図である。
【図９】同上、インダクタ素子をインターポーザ基板に配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｙ−Ｙ部の断面図である。
【図１０】同上、インダクタ素子をインターポーザ基板に配置するモジュールの構造の概略を説明する、（Ａ）平面図、（Ｂ）Ｘ−Ｘ部の断面図である。
【図１１】従来技術における、インダクタの構造を説明する図である。
【図１２】同上、プレーナインダクタの構造を模式的に示す図である。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2007250924.tif 000015