(57)【要約】【解決課題】高速かつ低消費電力で、同期捕捉を行うことができるようにする。【解決手段】Ｄ端子に受信信号が入力されるＤ−ＦＦ１２と、レプリカ信号を発生し、ＣＫ端子に入力すると共に、ＱＢ端子から出力された信号がＨレベルとなっている場合、レプリカ信号の出力位相を変化させ、ＱＢ端子から出力された信号がＬレベルとなっている場合、レプリカ信号の出力位相を維持する出力位相可変符号発生部１４と、ＱＢ端子から出力された信号がＬレベルとなっている場合に、受信信号と同期したクロックに基づいてクロック数を積算し、ＱＢ端子から出力された信号がＨレベルとなっている場合に、積算されたクロック数の積算値をリセットし、積算されたクロック数の積算値が受信信号の符号周期のクロック数以上となったとき、同期捕捉完了信号を出力するクロック計数部１６とを含んで構成されている。【選択図】図１
2007228179.tif 000002
【特許請求の範囲】
【請求項１】
データ入力端子、クロック入力端子、非反転出力端子、及び反転出力端子を備え、前記クロック入力端子に入力された信号が立ち上がり及び立ち下がりの何れか一方へ変化した信号変化時の前記データ入力端子に入力された特定の符号系列を示す入力信号の状態を、前記信号変化時から次の信号変化時まで保持して、前記非反転出力端子及び前記反転出力端子から出力するフリップフロップと、
前記入力信号が示す特定の符号系列と同一の符号系列を示すレプリカ信号を前記クロック入力端子に入力し、かつ、前記レプリカ信号の出力位相を変化させることが可能な出力位相可変符号発生手段と、
前記入力信号と同期したクロックに基づいてクロック数を積算すると共に、リセット信号が入力されたときに、前記クロック数の積算値をリセットし、積算されたクロック数の積算値が前記特定の符号系列の符号周期のクロック数以上となったときに、同期捕捉完了信号を出力するクロック計数手段と、
を含む符号同期捕捉回路であって、
前記非反転出力端子及び前記反転出力端子の一方からの出力が、前記入力信号の符号と前記レプリカ信号の符号とが一致していることを示している場合、前記出力位相可変符号発生手段の出力位相をそのまま維持し、前記非反転出力端子及び前記反転出力端子の一方からの出力が、前記入力信号の符号と前記レプリカ信号の符号とが一致していないことを示している場合、前記出力位相可変符号発生手段の出力位相を変化させると共に、前記クロック計数手段に前記リセット信号を入力することを特徴とする符号同期捕捉回路。
【請求項２】
データ入力端子、クロック入力端子、非反転出力端子、及び反転出力端子を備え、前記データ入力端子に特定の符号系列を示す入力信号が入力される遅延タイプフリップフロップと、
前記非反転出力端子及び前記反転出力端子の一方に接続され、前記入力信号が示す特定の符号系列と同一の符号系列を示すレプリカ信号を発生し、前記クロック入力端子に前記レプリカ信号を入力すると共に、前記非反転出力端子から出力された信号がローレベルとなって、又は前記反転出力端子から出力された信号がハイレベルとなって前記入力信号の符号と前記レプリカ信号の符号とが一致していないことを示している場合、前記レプリカ信号の出力位相を変化させ、前記非反転出力端子から出力された信号がハイレベルとなって、又は前記反転出力端子から出力された信号がローレベルとなって前記入力信号の符号と前記レプリカ信号の符号とが一致していることを示している場合、前記レプリカ信号の出力位相を維持する出力位相可変符号発生手段と、
前記非反転出力端子及び前記反転出力端子の一方に接続され、前記非反転出力端子から出力された信号がハイレベルとなっている場合又は前記反転出力端子から出力された信号がローレベルとなっている場合に、前記入力信号と同期したクロックに基づいてクロック数を積算し、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合に、前記積算されたクロック数の積算値をリセットし、前記積算されたクロック数の積算値が、前記特定の符号系列の符号周期のクロック数以上となったとき、同期捕捉完了信号を出力するクロック計数手段と、
を含む符号同期捕捉回路。
【請求項３】
前記出力位相可変符号発生手段は、前記レプリカ信号を発生する符号発生手段と、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記符号発生手段によって発生された前記レプリカ信号の出力位相を変化させる位相変化手段とから構成される請求項２記載の符号同期捕捉回路。
【請求項４】
前記出力位相可変符号発生手段は、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記入力信号と同期したクロックの位相を変化させるクロック移相手段と、前記クロック移相手段に接続され、前記クロックと同期して前記レプリカ信号を発生する符号発生手段とから構成される請求項２記載の符号同期捕捉回路。
【請求項５】
前記出力位相可変符号発生手段は、前記入力信号と同期したパルスを発生させるタイミングパルス発生器と、前記タイミングパルス発生器と接続され、前記パルスと同期した前記レプリカ信号を発生するパルス制御符号発生手段とから構成され、
前記タイミングパルス発生器は、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記パルス制御符号発生手段が発生する前記レプリカ信号の出力位相を１クロック周期分遅延させるように、前記パルスを１個抑圧しパルス間隔を２倍にする請求項２記載の符号同期捕捉回路。
【請求項６】
前記クロック計数手段は、リセットが可能なアキュムレータと比較器とから構成され、
前記アキュムレータは、前記クロックに基づいてクロック数を積算し、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記積算されたクロック数の積算値をリセットし、
前記比較器は、前記特定の符号系列の符号周期のクロック数まで積算したときに前記アキュムレータから出力される出力電圧以上の所定電圧と前記アキュムレータから出力される出力電圧とを比較し、前記出力電圧が前記所定電圧以上になったときに、前記同期捕捉完了信号を出力する請求項２〜請求項５の何れか１項記載の符号同期捕捉回路。
【請求項７】
前記遅延タイプフリップフロップと並列に接続され、前記入力信号と前記レプリカ信号との排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路の出力を積分し、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記積分した積分値をリセットするリセット可能な積分器と、
前記クロック計数手段によって前記積算されたクロック数の積算値が、前記特定の符号系列の符号周期のクロック数以上となったとき、前記積分器の積分値の大きさに基づいて、前記入力信号の符号と前記レプリカ信号の符号とが同期しているか否かを判定する判定手段と、
を更に含む請求項２〜請求項６の何れか１項記載の符号同期捕捉回路。
【請求項８】
前記遅延タイプフリップフロップと並列に接続され、前記入力信号と前記レプリカ信号とを乗算して出力するアナログ乗算器と、
前記アナログ乗算器の出力を積分し、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合、前記積分した積分値をリセットするリセット可能な積分器と、
前記クロック計数手段によって前記積算されたクロック数の積算値が、前記特定の符号系列の符号周期のクロック数以上となったとき、前記積分器の積分値の大きさに基づいて、前記入力信号の符号と前記レプリカ信号の符号とが同期しているか否かを判定する判定手段と、
を更に含む請求項２〜請求項６の何れか１項記載の符号同期捕捉回路。
【請求項９】
前記データ入力端子と並列に接続され、前記入力信号からクロックを抽出し、前記入力信号と同期したクロックを発生するクロック抽出回路を更に含む請求項１〜請求項８の何れか１項記載の符号同期捕捉回路。
【請求項１０】
前記出力位相可変符号発生手段は、前記レプリカ信号をＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号として発生させる請求項１〜請求項９の何れか１項記載の符号同期捕捉回路。
【請求項１１】
前記出力位相可変符号発生手段は、前記レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号との両方として発生し、前記ＲＺ信号を前記クロック入力端子に入力し、前記ＮＲＺ信号を前記入力信号と同期したレプリカ信号として外部に出力する請求項１〜請求項９の何れか１項記載の符号同期捕捉回路。
【請求項１２】
前記出力位相可変符号発生手段は、前記レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ信号との両方として発生し、前記ＲＺ信号を前記クロック入力端子に入力し、前記ＮＲＺ信号を前記排他的論理和回路に出力するとともに、前記入力信号と同期したレプリカ信号として外部に出力する請求項７記載の符号同期捕捉回路。
【請求項１３】
前記出力位相可変符号発生手段は、前記レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ信号との両方として発生し、前記ＲＺ信号を前記クロック入力端子に入力し、前記ＮＲＺ信号を前記アナログ乗算器に出力するとともに、前記入力信号と同期したレプリカ信号として外部に出力する請求項８記載の符号同期捕捉回路。
【請求項１４】
前記ＲＺ信号は、前記ＮＲＺ信号と前記クロックとの論理積によって発生させる請求項１０〜請求項１３の何れか１項記載の符合同期捕捉回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号同期捕捉回路に係り、特に、無線通信装置、光通信装置、有線通信装置に用いられる高速かつ低消費電力な符号同期捕捉回路に関する。
【背景技術】
【０００２】
従来より、無線通信装置、光通信装置、有線通信装置に用いられるスペクトラム拡散を用いた多元接続を行う符号分割多元接続(ＣＭＤＡ：Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ)方式では、拡散符号としてＭ系列符号やゴールド系列符号が主に用いられている。これらの符号の特徴は、同一符号列の場合は、位相差ゼロにおいて自己相関が極めて大きく、位相差ゼロ以外では相関が十分小さいこと、かつ、異なった符号列間では全ての位相差において相互相関が十分に小さいことである。
【０００３】
自己相関は次のようにして求められる。周期Ｔで繰り返す信号をａ（ｔ）とし、ａ（ｔ）と時間差τの信号をａ（ｔ−τ）とすると、この２つの信号の自己相関関数Ｒaaは以下で与えられる。
【０００４】
【数１】
2007228179.tif 000003
【０００５】
符号系列としてＭ系列符号を用いた場合について説明すると、図１９に示すように、位相差のある同一Ｍ系列符号の２つの信号をそれぞれａ（ｔ）およびａ（ｔ−τ）として図１９の回路に入力すると図２０のようにＭ系列符号の周期Ｔに従い、相関値のピークが現れる。これらの相関値のピークの位置は符号間の位相が一致した点であり、符号間の同期が取れたことを示す。
【０００６】
このような符号の自己相関を利用して符号同期捕捉を行う原理は従来技術も本発明も同一であり、これ以降で扱う信号の符号列はＭ系列符号に代表させることにし、Ｍ系列符号の信号はＰＮ（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ  Ｎｏｉｓｅ：擬似ランダム雑音）信号と呼ばれている。なお、本発明で扱える符号はＭ系列符号だけではなく、前述のような自己相関特性、相互相関特性を有する符号列ならば任意で使用できる。
【０００７】
さて、従来技術は次の２つ方式に大別される。１つはスライディング相関器を用いたシリアルサーチ方式であり、もう一方はマッチドフィルタ（整合フィルタ）を用いたパラレルサーチ方式である（非特許文献１）。
【０００８】
図２１にスライディング相関器を用いたシリアルサーチ方式の同期捕捉回路の構成例を示す。
【０００９】
シリアルサーチ方式の同期捕捉回路は、レプリカ信号であるレプリカＰＮ信号を発生するレプリカＰＮ信号発生器、乗算器、積分器、比較器、タイミングパルス発生器とから構成され、ここで乗算器は、アナログミキサまたはＥＸ−ＯＲが使用される。
【００１０】
ここで、レプリカＰＮ信号発生器は複数のシフトレジスタ（一般にＤ−ＦＦが用いられる）とＥＸ−ＯＲから構成され、タイミングパルスの入力に従い順次、Ｍ系列符号（レプリカＰＮ信号）を出力する。タイミングパルス発生器は非同期信号の入力がなければシステムクロックと同期したパルスを出力し、非同期信号が入力されると出力パルスを１個抑圧して、１クロック期間だけレプリカＰＮ信号発生器の出力を遅延させることができる。
【００１１】
図２２は、この同期捕捉回路の動作を示すタイムチャートを示す。まず、受信信号である受信ＰＮ信号に対して、レプリカＰＮ信号発生器の出力を乗算し、Ｍ系列符号１周期分の期間に渡って積分することで、積分器出力として相関値を得る。
【００１２】
もし、相関値が閾値より低ければ、受信ＰＮ信号とレプリカＰＮ信号は非同期であると見なし、タイミングパルス発生器にてクロックパルスを１個抜くことで、レプリカＰＮ信号発生器の出力を１クロック分遅延させる。この操作を繰り返し行い、相関値が閾値より高くなれば、受信ＰＮ信号とレプリカＰＮ信号は同期していると見なし、同期捕捉完了となる。
【００１３】
次に、図２３にマッチドフィルタ（整合フィルタ）を用いたパラレルサーチ方式の同期捕捉回路の構成例を示す。受信ＰＮ信号をアナログとして扱う場合、遅延素子は１クロック周期分の遅延量を持つアナログ素子となり、受信ＰＮ信号をデジタルとして扱う場合、遅延素子はクロックのタイミングで動作するシフトレジスタとなる。ここで、１クロック周期分の遅延量はスペクトラム拡散を用いて多元接続を行うＣＤＭＡ方式ではチップ区間と呼んでいる。マッチドフィルタは遅延素子上に並んだ受信ＰＮ信号とレプリカＰＮ信号とを並列に一気に乗算し相関値を出力する。
【非特許文献１】松尾憲一著「スペクトラム拡散技術のすべて」、東京電機大学出版局、２００２年
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、スライディング相関器を用いたシリアルサーチ方式では、同期捕捉までに要する時間が長くなり、マッチドフィルタを用いたパラレルサーチ方式では、回路規模が大きくなり消費電力が大きくなってしまう、という問題がある。
【００１５】
本発明は、上記の問題点を解決するためになされたもので、高速かつ低消費電力で、同期捕捉を行うことができる符号同期捕捉回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために第１の発明に係る符号同期捕捉回路は、データ入力端子、クロック入力端子、非反転出力端子、及び反転出力端子を備え、前記クロック入力端子に入力された信号が立ち上がり及び立ち下がりの何れか一方へ変化した信号変化時の前記データ入力端子に入力された特定の符号系列を示す入力信号の状態を、前記信号変化時から次の信号変化時まで保持して、前記非反転出力端子及び前記反転出力端子から出力するフリップフロップと、前記入力信号が示す特定の符号系列と同一の符号系列を示すレプリカ信号を前記クロック入力端子に入力し、かつ、前記レプリカ信号の出力位相を変化させることが可能な出力位相可変符号発生手段と、前記入力信号と同期したクロックに基づいてクロック数を積算すると共に、リセット信号が入力されたときに、前記クロック数の積算値をリセットし、積算されたクロック数の積算値が前記特定の符号系列の符号周期のクロック数以上となったときに、同期捕捉完了信号を出力するクロック計数手段と、を含む符号同期捕捉回路であって、前記非反転出力端子及び前記反転出力端子の一方からの出力が、前記入力信号の符号と前記レプリカ信号の符号とが一致していることを示している場合、前記出力位相可変符号発生手段の出力位相をそのまま維持し、前記非反転出力端子及び前記反転出力端子の一方からの出力が、前記入力信号の符号と前記レプリカ信号の符号とが一致していないことを示している場合、前記出力位相可変符号発生手段の出力位相を変化させると共に、前記クロック計数手段に前記リセット信号を入力することを特徴としている。
【００１７】
第１の発明に係る符号同期捕捉回路によれば、フリップフロップのデータ入力端子に特定の符号系列を示す入力信号が入力され、クロック入力端子には、出力位相可変符号発生手段によって発生したレプリカ信号が入力され、フリップフロップによって、レプリカ信号が立ち上がり及び立ち下がりの何れか一方へ変化した信号変化時のデータ入力端子に入力された入力信号の状態を、この信号変化時から次の信号変化時まで保持して、非反転出力端子及び反転出力端子から出力する。
【００１８】
そして、非反転出力端子及び反転出力端子の一方からの出力が、入力信号の符号とレプリカ信号の符号とが一致していることを示している場合、出力位相可変符号発生手段の出力位相をそのまま維持し、かつ、クロック計数手段によって、入力信号と同期したクロックに基づいてクロック数を積算する。
【００１９】
一方、非反転出力端子及び反転出力端子の一方からの出力が、入力信号の符号とレプリカ信号の符号とが一致していないことを示している場合、出力位相可変符号発生手段の出力位相を変化させると共に、クロック計数手段にリセット信号を入力し、クロック計数手段によって積算されたクロック数の積算値をリセットする。
【００２０】
そして、クロック計数手段によって積算されたクロック数の積算値が特定の符号系列の符号周期のクロック数以上となったとき、クロック計数手段によって同期捕捉完了信号を出力する。
【００２１】
従って、入力信号の符号とレプリカ信号の符号とが一致していない場合、出力位相可変符号発生手段の出力位相を変化させることにより、より早く次の信号比較動作に移行できるため、高速に同期捕捉を行うことができ、また、フリップフロップと出力位相可変符号発生手段とクロック計数手段とからなる簡易な構成となっているため、低消費電力で同期捕捉を行うことができる。
【００２２】
また、第２の発明に係る符号同期捕捉回路は、データ入力端子、クロック入力端子、非反転出力端子、及び反転出力端子を備え、前記データ入力端子に特定の符号系列を示す入力信号が入力される遅延タイプフリップフロップと、前記非反転出力端子及び前記反転出力端子の一方に接続され、前記入力信号が示す特定の符号系列と同一の符号系列を示すレプリカ信号を発生し、前記クロック入力端子に前記レプリカ信号を入力すると共に、前記非反転出力端子から出力された信号がローレベルとなって、又は前記反転出力端子から出力された信号がハイレベルとなって前記入力信号の符号と前記レプリカ信号の符号とが一致していないことを示している場合、前記レプリカ信号の出力位相を変化させ、前記非反転出力端子から出力された信号がハイレベルとなって、又は前記反転出力端子から出力された信号がローレベルとなって前記入力信号の符号と前記レプリカ信号の符号とが一致していることを示している場合、前記レプリカ信号の出力位相を維持する出力位相可変符号発生手段と、前記非反転出力端子及び前記反転出力端子の一方に接続され、前記非反転出力端子から出力された信号がハイレベルとなっている場合又は前記反転出力端子から出力された信号がローレベルとなっている場合に、前記入力信号と同期したクロックに基づいてクロック数を積算し、前記非反転出力端子から出力された信号がローレベルとなっている場合又は前記反転出力端子から出力された信号がハイレベルとなっている場合に、前記積算されたクロック数の積算値をリセットし、前記積算されたクロック数の積算値が、前記特定の符号系列の符号周期のクロック数以上となったとき、同期捕捉完了信号を出力するクロック計数手段とを含んで構成されている。
【００２３】
第２の発明に係る符号同期捕捉回路によれば、遅延タイプフリップフロップのデータ入力端子に特定の符号系列を示す入力信号が入力され、クロック入力端子に出力位相可変符号発生手段によって発生したレプリカ信号が入力され、入力信号の符号とレプリカ信号の符号とが一致している場合には、レプリカ信号の立ち下がり時及び立ち上がり時の一方において、入力信号はハイレベルであるため、遅延タイプフリップフロップは、ハイレベルの状態を保持し、非反転出力端子からハイレベルの信号を出力するか、又は、反転出力端子からローレベルの信号を出力する。
【００２４】
このとき、出力位相可変符号発生手段によってレプリカ信号の出力位相を維持し、クロック計数手段によって入力信号と同期したクロックに基づいてクロック数を積算する。
【００２５】
一方、入力信号の符号とレプリカ信号の符号とが一致していない場合には、レプリカ信号が立ち下がるとき、入力信号はローレベルとなっている場合が生じるため、この場合、遅延タイプフリップフロップは、ローレベルの状態を保持し、非反転出力端子からローレベルの信号を出力するか、又は反転出力端子からハイレベルの信号を出力する。
【００２６】
このとき、出力位相可変符号発生手段によってレプリカ信号の出力位相を変化させ、クロック計数手段によって積算されたクロック数の積算値をリセットする。
【００２７】
そして、積算されたクロック数の積算値が、特定の符号系列の符号周期のクロック数以上となったとき、クロック計数手段によって同期捕捉完了信号を出力する。
【００２８】
従って、入力信号の符号とレプリカ信号の符号とが一致していないため、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、出力位相可変符号発生手段の出力位相を変化させることにより、より早く次の信号比較動作に移行できるため、高速に同期捕捉を行うことができ、また、遅延タイプフリップフロップと出力位相可変符号発生手段とクロック計数手段とからなる簡易な構成となっているため、低消費電力で同期捕捉を行うことができる。
【００２９】
また、第２の発明に係る出力位相可変符号発生手段を、レプリカ信号を発生する符号発生手段と、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、符号発生手段によって発生されたレプリカ信号の出力位相を変化させる位相変化手段とから構成することができる。これにより、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、位相変化手段によってレプリカ信号の出力位相を変化させて、より早く次の信号比較動作へ移行することができる。
【００３０】
また、第２の発明に係る出力位相可変符号発生手段を、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、入力信号と同期したクロックの位相を変化させるクロック移相手段と、クロック移相手段に接続され、クロックと同期してレプリカ信号を発生する符号発生手段とから構成することができる。これにより、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、クロック移相手段によって入力信号と同期したクロックの位相を変化させて、位相が変化したクロックに同期してレプリカ信号を発生させるため、より早く次の信号比較動作へ移行することができる。
【００３１】
また、第２の発明に係る出力位相可変符号発生手段を、入力信号と同期したパルスを発生させるタイミングパルス発生器と、タイミングパルス発生器と接続され、パルスと同期したレプリカ信号を発生するパルス制御符号発生手段とから構成し、タイミングパルス発生器は、非反転出力端子から出力された信号がローレベルとなっている場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、パルス制御符号発生手段が発生するレプリカ信号の出力位相を１クロック周期分遅延させるように、パルスを１個抑圧しパルス間隔を２倍にすることができる。これにより、非反転出力端子からローレベルの信号が出力された場合、又は反転出力端子からハイレベルの信号が出力された場合、パルスを１個抑圧しパルス間隔を２倍にして、レプリカ信号の出力位相を１クロック周期分遅延させるため、より早く次の信号比較動作に移動できるため、高速に同期捕捉を行うことができる。
【００３２】
また、第２の発明に係るクロック計数手段を、リセットが可能なアキュムレータと比較器とから構成し、アキュムレータは、クロックに基づいてクロック数を積算し、非反転出力端子からローレベルの信号が出力された場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、積算されたクロック数の積算値をリセットし、比較器は、特定の符号系列の符号周期のクロック数まで積算したときにアキュムレータから出力される出力電圧以上の所定電圧とアキュムレータから出力される出力電圧とを比較し、出力電圧が所定電圧以上になったときに、同期捕捉完了信号を出力することができる。これにより、特定の符号系列の符号周期のクロック数まで積算したときにアキュムレータから出力される出力電圧以上の所定電圧と、アキュムレータから出力される出力電圧とを比較器によって比較し、アキュムレータによってクロック数を積算して、アキュムレータの出力電圧が所定電圧以上になったときに、比較器によって同期捕捉完了信号を出力することができる。
【００３３】
また、第２の発明に係る符号同期捕捉回路は、遅延タイプフリップフロップと並列に接続され、入力信号とレプリカ信号との排他的論理和を出力する排他的論理和回路と、排他的論理和回路の出力を積分し、非反転出力端子からローレベルの信号が出力された場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、積分した積分値をリセットするリセット可能な積分器と、クロック計数手段によって積算されたクロック数の積算値が、特定の符号系列の符号周期のクロック数以上となったとき、積分器の積分値の大きさに基づいて、入力信号の符号とレプリカ信号の符号とが同期しているか否かを判定する判定手段とを更に含んで構成することができる。これにより、排他的論理和回路によって、入力信号とレプリカ信号との排他的論理和を出力し、積分器によって、排他的論理和回路の出力を積分し、クロック計数手段によって積算されたクロック数の積算値が、特定の符号系列の符号周期のクロック数以上となったとき、判定手段によって、積分器の積分値の大きさに基づいて、入力信号の符号とレプリカ信号の符号とが同期しているか否かを判定することができる。
【００３４】
また、第２の発明に係る符号同期捕捉回路は、遅延タイプフリップフロップと並列に接続され、入力信号と前記レプリカ信号とを乗算して出力するアナログ乗算器と、アナログ乗算器の出力を積分し、非反転出力端子からローレベルの信号が出力された場合、又は反転出力端子から出力された信号がハイレベルとなっている場合、積分した積分値をリセットするリセット可能な積分器と、クロック計数手段によって積算されたクロック数の積算値が、特定の符号系列の符号周期のクロック数以上となったとき、積分器の積分値の大きさに基づいて、入力信号の符号とレプリカ信号の符号とが同期しているか否かを判定する判定手段とを更に含んで構成することができる。これにより、アナログ乗算器によって、入力信号とレプリカ信号とを乗算して出力し、積分器によって、アナログ乗算器の出力を積分し、クロック計数手段によって積算されたクロック数の積算値が、特定の符号系列の符号周期のクロック数以上となったとき、判定手段によって、積分器の積分値の大きさに基づいて、入力信号の符号とレプリカ信号の符号とが同期しているか否かを判定することができる。
【００３５】
また、上記の符号同期捕捉回路は、データ入力端子と並列に接続され、入力信号からクロックを抽出し、入力信号と同期したクロックを発生するクロック抽出回路を更に含むことができる。これにより、入力信号から抽出されたクロックに基づいて、クロック数を積算したり、クロックに同期してレプリカ信号を発生させたりすることができる。
【００３６】
また、上記の出力位相可変符号発生手段は、レプリカ信号をＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号として発生させることができる。これにより、レプリカ信号が立ち下がり又は立ち上がる頻度が増え、遅延タイプフリップフロップにおいて、データ入力端子に入力された入力信号を読み込む頻度が増加するため、入力信号の符号とレプリカ信号の符号とが一致していない場合には、非反転出力端子からローレベルの信号が多く出力され、又は反転出力端子からハイレベルの信号が多く出力され、より早く次の信号比較動作へ移行することができ、高速に同期捕捉することができる。
【００３７】
また、上記の出力位相可変符号発生手段は、レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号との両方として発生し、ＲＺ信号をクロック入力端子に入力し、ＮＲＺ信号を入力信号と同期したレプリカ信号として外部に出力することができる。これにより、データ入力端子に入力された入力信号を読み込む頻度が増加するように、レプリカ信号をＲＺ信号としてクロック入力端子に入力し、また、入力信号と同期したレプリカ信号を外部で用いるために、レプリカ信号をＮＲＺ信号として外部に出力することができる。
【００３８】
また、上記の出力位相可変符号発生手段は、レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ信号との両方として発生し、ＲＺ信号をクロック入力端子に入力し、ＮＲＺ信号を排他的論理和回路に出力するとともに、入力信号と同期したレプリカ信号として外部に出力することができる。これにより、データ入力端子に入力された入力信号を読み込む頻度が増加するように、レプリカ信号をＲＺ信号としてクロック入力端子に入力し、また、排他的論理和回路からの出力が正しい出力となるように、レプリカ信号をＮＲＺ信号として排他的論理和回路に入力し、入力信号と同期したレプリカ信号を外部で用いるために、レプリカ信号をＮＲＺ信号として外部に出力することができる。
【００３９】
また、上記の出力位相可変符号発生手段は、レプリカ信号を、互いに同期したＲＺ信号とＮＲＺ信号との両方として発生し、ＲＺ信号をクロック入力端子に入力し、ＮＲＺ信号をアナログ乗算器に出力するとともに、入力信号と同期したレプリカ信号として外部に出力することができる。これにより、データ入力端子に入力された入力信号を読み込む頻度が増加するように、レプリカ信号をＲＺ信号としてクロック入力端子に入力し、また、アナログ乗算器からの出力変化が大きくなるように、レプリカ信号をＮＲＺ信号としてアナログ乗算器に入力し、入力信号と同期したレプリカ信号を外部で用いるために、レプリカ信号をＮＲＺ信号として外部に出力することができる。
【００４０】
また、上記のＲＺ信号は、ＮＲＺ信号とクロックとの論理積によって発生させることができる。
【発明の効果】
【００４１】
以上説明したように、本発明の符号同期補足回路によれば、入力信号の符号とレプリカ信号の符号とが一致していない場合、出力位相可変符号発生手段の出力位相を変化させることにより、より早く次の信号比較動作に移行できるため、高速に同期捕捉を行うことができ、また、フリップフロップと出力位相可変符号発生手段とクロック計数手段とからなる簡易な構成となっているため、低消費電力で同期捕捉を行うことができる、という効果が得られる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の第１の実施の形態について図面を参照して詳細に説明する。
【００４３】
図１に示すように、第１の実施の形態に係る符号同期捕捉回路１０は、データ入力端子（Ｄ端子）と、Ｄ―ＦＦクロック入力端子（ＣＫ端子）と、非反転出力端子としての出力端子（Ｑ端子）と、反転出力端子（ＱＢ端子（図面においては、ＱＢではなく、Ｑと上付きの線（Ｑバー）で記す））とを備えた遅延タイプフリップフロップ１２（以下、Ｄ−ＦＦと称する）、受信信号の符号系列と同一の符号系列を示すレプリカ信号を発生すると共に、発生するレプリカ信号の出力位相を変えることが可能な出力位相可変符号発生部１４、及び入力されるクロックに基づいて、クロック数を積算すると共に、積算値をリセットすることが可能なクロック計数部１６で構成する。
【００４４】
Ｄ−ＦＦ１２のＱＢ端子とクロック計数部１６の入力端子及び出力位相可変符号発生部１４の入力端子とは接続されており、また、出力位相可変符号発生部１４の出力端子とＤ−ＦＦ１２のＣＫ端子とは接続されている。
【００４５】
また、符号同期捕捉回路１０には、Ｄ端子に接続された信号入力端子１８、及び出力位相可変符号発生部１４とクロック計数部１６とに接続されたクロック入力端子２０が設けられ、信号入力端子１８には、受信信号が入力されるようになっており、また、クロック入力端子２０には、受信信号と同期したクロックが入力されるようになっている。
【００４６】
また、クロック計数部１６は、積算したクロック数の積算値が、受信信号の符号同期分のクロック数になると、捕捉完了信号を出力するようになっており、クロック計数部１６の出力端子に接続された捕捉完了信号出力端子２２から捕捉完了信号が外部に出力されるようになっている。また、出力位相可変符号発生部１４の出力端子に接続されている同期レプリカ信号出力端子２４が設けられており、出力位相可変符号発生部１４によって発生されたレプリカ信号が外部に出力されるようになっている。
【００４７】
Ｄ−ＦＦ１２では、図２に示すように、ＣＫ端子に反転シンボル（○）が付いておりクロックの立下りでＤ端子に入力された信号を読込み、Ｑ端子に出力するようになっている。なお、Ｄ−ＦＦには、この他に反転シンボルのないクロックの立ち上がりでＤ端子の信号を読込み、Ｑ端子に出力するタイプもある。
【００４８】
また、図３に示すように、ＣＫ端子に入力されたクロックの立下りのタイミングで、Ｄ端子に入力された信号を読み込み、Ｑ端子にそのまま出力する。Ｑ端子の出力は次のクロック立下りまで保持され、その間のＤ端子の変化には左右されない。
【００４９】
図３のタイムチャートでは、最初のクロックの立下りでデータ“１”（“Ｈレベル"）を読み込み、Ｑ端子の出力は"Ｈレベル"となり、次のクロックの立下りまでＨレベルを保持する。次のクロックの立下りでは、データは"０"（"Ｌレベル"）であるので、出力は"Ｌレベル"に変化する。このようにＤ−ＦＦ１２はＣＫ端子に入るパルスの立下り時にＤ端子の波形をサンプリングし、ＣＫ端子に入るパルスの次の立下り時までＤ端子の出力を変えずに保持するサンプル・ホールドの特性を持っている。ただし、Ｄ−ＦＦ１２のサンプル・ホールドの特性はＤ端子の信号を強制２値判別し、“Ｈレベル"と"Ｌレベル"とにしてホールドするデジタル・サンプラとなっている。
【００５０】
このＤ−ＦＦ１２のデジタル・サンプラとしての特徴を利用すると、符合照合特性が得られる。
【００５１】
なお、Ｄ−ＦＦ１２のＤ端子に入力する受信信号は、ＮＲＺ信号とし、ＣＫ端子に入力するレプリカ信号はＲＺ信号とする。通信のベースバンド信号は、通常はＮＲＺ信号が使用されており、レプリカ信号もＮＲＺ信号を用いることが可能であるが、ここでは受信信号とレプリカ信号との比較頻度を上げるためにレプリカ信号としてＲＺ信号を使用し、レプリカ信号が示す符号のビット毎に受信信号とレプリカ信号とを比較するようになっている。なお、ＲＺ信号はＮＲＺ信号とそれと同期したクロックとの論理積を示す信号として発生させることができる。
【００５２】
次に、第１の実施の形態に係る符号同期捕捉回路１０の動作について説明する。
【００５３】
まず、受信信号が信号入力端子１８を介してＤ端子に入力され、また、出力位相可変符号発生部１４によってレプリカ信号を発生し、ＣＫ端子に入力すると、Ｄ−ＦＦ１２はＣＫ端子に入力されたレプリカ信号のパルス立下りのタイミングで、Ｄ端子の受信信号を読込み、ＱＢ端子から、受信信号がＨレベルならばＬレベルを、ＬレベルならばＨレベルを出力する。この状態はＣＫ端子に入力されるレプリカ信号の次のパルス立下りまで保持される。
【００５４】
受信信号とレプリカ信号との符号が同期していない場合、図４に示すタイムチャートのように、レプリカ信号のパルスの立下り時に受信信号の“Ｌレベル”を読み込む場合が生じる。この場合、Ｑ端子からの出力は“Ｈレベル”から“Ｌレベル”に変化し、ＱＢ端子からの出力は“Ｌレベル”から“Ｈレベル”に変化する。このＱＢ端子の出力における“Ｌレベル”から“Ｈレベル”への変化を非同期のトリガ信号として、出力位相可変符号発生部１４のレプリカ信号の出力位相を変化させると共に、クロック計数部１６の積算値をリセットし、この動作をＱＢ端子の出力がＬレベルになるまで行う。
【００５５】
そして、受信信号とレプリカ信号との符号が同期している場合、図５に示すように、レプリカ信号のパルスの立下り時は必ず受信信号の"Ｈレベル"になる。即ち、Ｄ−ＦＦ１２のＱ端子からの出力は"Ｈレベル"固定となり、ＱＢ端子からの出力は"Ｌレベル"固定となる。
【００５６】
この状態が受信信号の１符号周期の間連続すれば符号同期と見なせるため、ＱＢ端子からＬレベルが連続して出力され、クロック計数部１６において積算した積算値が、受信信号の１符号周期に相当するクロック数に到達した時、符号同期捕捉は完了となり、クロック計数部１６から捕捉完了信号を出力する。
【００５７】
また、出力位相可変符号発生部１４にも連続してＬレベルが入力されるため、レプリカ信号の出力位相が固定され、受信信号と同期したレプリカ信号が同期レプリカ信号出力端子２４から出力される。
【００５８】
次に、従来技術の２つの方式と本実施の形態に係る符号同期捕捉回路とを比較する。なお、拡散符号として良く使用されるＰＮ７のＭ系列符号で比較し、ＰＮ７の符号列は１２７チップ（１２７個の符号）で１周期を形成している。
【００５９】
スライディング相関器を用いたシリアルサーチ方式では、受信信号とレプリカ信号を符号１周期分の間乗算し、その結果を積分して、積分値の大きさで同期か非同期かを判断し、非同期ならば１チップ分（１クロック周期分）レプリカ信号の符号をシフトさせ、再度、符号１周期分の間乗算する。この繰り返しは最悪条件では１符号周期分の符号数に相当する回数だけ行うことになる。即ち、受信信号がＰＮ７のＭ系列符号だとすると１２７チップ（１２７個の符号）で１周期を形成するので、最悪ケースでは１２７×１２７＝１６１２９回の乗算を行わないと同期しないことになる。
【００６０】
また、ＣＤＭＡ方式では、使用しているスクランブルコード（拡散コード）を更にサーチする必要があり、移動通信システムでは５１２種類のスクランブルコードを使用するシステムもあるため、順次コードを変えながら照合すると、目的のコードを探し出し同期に至るまでには膨大な時間を要することになる。
【００６１】
一方はマッチドフィルタ（整合フィルタ）を用いたパラレルサーチ方式では、１符号周期程度の時間で必ず自己相関のピークが現れるはずであるので、目的のコードで同期に至るまでの時間はシリアルサーチ方式の最悪ケースと比較すると１２７分の１程度になり、はるかに短い時間で捕捉が完了する。しかしながら、マッチドフィルタは１周期が１２７チップのＰＮ７の信号を扱う場合、１２６個の遅延素子と１２７個の乗算器が必要である。もし遅延素子にシフトレジスを用いると１２６個のＤ−ＦＦが必要となり、さらに、乗算器にＥＸ−ＯＲを用いると１２７個のＥＸ−ＯＲが必要となる。これは、スライディング相関器と回路規模で比較すると数１０倍に相当し、消費電力も数１０倍になる。移動通信用の端末のように低消費電力性が必要な応用ではマッチドフィルタは消費電力の点で大きな欠点を持っている。
【００６２】
また、従来のスライディング相関器を用いたシリアルサーチ方式では、１符号周期単位で非同期の判定をしていたのに対して、Ｄ−ＦＦを用いたシリアルサーチ方式では、ビット単位で非同期の判定が行えるようになる。これら両者の差はアナログ比較器とデジタル比較器との差であるとも言える。従来のスライディング相関器は符号比較にアナログ乗算器（ミキサ）もしくはＥＸ−ＯＲを用いており乗算結果はアナログ出力となっていた。ＥＸ−ＯＲはデジタル論理であり、出力電圧軸はデジタル的な離散値となるが、時間軸は連続的でアナログ値となっており、出力の積分値はアナログ値である。位相比較器の分類ではＥＸ−ＯＲは線形位相比較器であり、アナログ位相比較器と同一の扱いとなっている。一方、Ｄ−ＦＦの比較結果は、出力電圧軸も時間軸も離散的なデジタル出力である。このように、Ｄ−ＦＦは時間軸上もクロックなどの離散値で動作するデジタル位相比較器であり従来のスライディング相関器と本発明は本質的に異なった動作を示す。
【００６３】
以上、説明したように第１の実施の形態に係る符号同期捕捉回路によれば、受信信号の符号とレプリカ信号の符号とが一致していないため、ＱＢ端子から出力された信号がハイレベルとなっている場合、出力位相可変符号発生部においてレプリカ信号の出力位相を変化させることにより、より早く次の信号比較動作に移行できる。
【００６４】
また、Ｄ−ＦＦと出力位相可変符号発生部とクロック計測部とからなる簡易な構成となっているため、低消費電力で同期捕捉を行うことができる。
【００６５】
また、図６に示すように、本発明に係る符号同期捕捉回路によれば、マッチドフィルタに近い高速同期捕捉が可能となり、かつ、スライディング相関器と同程度の消費電力で実現できるため、従来方式の技術ラインを大きく上回る効果が得られる。
【００６６】
なお、上記の実施の形態では、反転出力端子の出力に基づいて、出力位相可変符号発生部が発生するレプリカ信号の位相を変化させたり、クロック計数部１６の積算値をリセットする場合を例に説明したが、非反転出力端子の出力に基づいて、レプリカ信号の位相を変化させたり、積算値をリセットするように構成してもよい。この場合には、出力位相可変符号発生部及びクロック計数部の入力端子をＤ−ＦＦのＱ端子に接続し、Ｑ端子の出力がローレベルのときに、出力位相可変符号発生部が発生するレプリカ信号の位相を変化させたり、クロック計数部１６の積算値をリセットするようにすればよい。
【００６７】
また、ＣＫ端子に入力されたレプリカ信号が立ち下がるときに、Ｄ端子に入力された受信信号を読み込むＤ−ＦＦを用いた場合を例に説明したが、ＣＫ端子に入力されたレプリカ信号が立ち上がるときに、Ｄ端子に入力された受信信号を読み込むＤ−ＦＦを用いてもよい。
【００６８】
また、Ｄ−ＦＦを用いた場合を例に説明したが、これに限定されるものではなく、他のタイプのフリップフロップを用いて実現するようにしてもよい。
【００６９】
次に、第２の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【００７０】
第２の実施の形態では、第１の実施の形態に係る出力位相可変符号発生部の代わりに、符号発生部と可変移相部とを設けている点が第１の実施の形態と異なる。
【００７１】
図７に示すように、第２の実施の形態に係る符号同期捕捉回路１１０には、レプリカ信号を発生する符号発生部１１４と、受信信号とレプリカ信号との符号が同期しておらず、Ｄ−ＦＦ１２のＱＢ端子からＨレベルが出力されると、符号発生部１１４によって発生したレプリカ信号の位相を変化させて出力する可変移相部１１２とが設けられている。
【００７２】
符号発生部１１４では、クロック入力端子２０から入力された受信信号に同期したクロックに基づいて、レプリカ信号を発生し、可変移相部１１２に入力する。
【００７３】
そして、可変移相部１１２は、Ｄ−ＦＦ１２に入力された受信信号の符号とレプリカ信号の符号とが一致しておらず、Ｄ−ＦＦ１２のＱＢ端子から出力された信号がＨレベルとなっている場合、入力されたレプリカ信号の出力位相を変化させて、ＣＫ端子に入力する。これにより、受信信号の符号とレプリカ信号の符号とが一致していない場合には、より早く次の信号比較動作へ移行することができる。
【００７４】
次に、第３の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【００７５】
第３の実施の形態では、第１の実施の形態に係る出力位相可変符号発生部の代わりに、クロック移相手段とクロック制御符号発生手段とが設けられている点が第１の実施の形態と異なる。
【００７６】
図８に示すように、第３の実施の形態に係る符号同期捕捉回路２１０には、入力されたクロックのタイミングでレプリカ信号を発生するクロック制御符号発生部２１２と、クロック入力端子２０から入力されたクロックに基づいて、クロック制御符号発生部２１２にクロックを入力し、Ｄ−ＦＦ１２のＱＢ端子からＨレベルの信号が出力されると、出力するクロックの位相を変化させるクロック移相部２１４とが設けられている。
【００７７】
受信信号に同期したクロックが、クロック入力端子２０からクロック移相部２１４に入力され、クロック移相部２１４によって、入力されたクロックに基づいて、クロック制御符号発生部２１２にクロックが入力される。そして、クロック制御符号発生部２１２では、入力されたクロックのタイミングで、レプリカ信号を発生し、クロック端子に入力する。
【００７８】
そして、Ｄ−ＦＦ１２に入力された受信信号の符号とレプリカ信号の符号とが一致しておらず、Ｄ−ＦＦ１２のＱＢ端子から出力された信号がＨレベルとなっている場合、クロック移相部２１４では、クロック制御符号発生部２１２に入力するクロックの位相を変化させる。そして、クロック制御符号発生部２１２では、位相が変化したクロックのタイミングに合わせてレプリカ信号を発生し、Ｄ−ＦＦ１２にＣＫ端子に入力する。
【００７９】
このように、受信信号の符号とレプリカ信号の符号とが一致していない場合には、Ｄ−ＦＦ１２のＣＫ端子に入力するレプリカ信号の位相を変化させて、より早く次の信号比較動作へ移行することができる。
【００８０】
次に、第４の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【００８１】
第４の実施の形態では、第３の実施の形態に係るクロック移相部及びクロック制御符号発生部の代わりに、タイミングパルス発生器とパルス制御符号発生部とが設けられている点が第３の実施の形態と異なる。
【００８２】
図９に示すように、第４の実施の形態に係る符号同期捕捉回路３１０には、受信信号に同期したクロックに基づいて、タイミングパルスを発生するタイミングパルス発生器３１４と、タイミングパルス発生器３１４から出力されるパルスに同期してレプリカ信号を発生させてＣＫ端子に入力するパルス制御符号発生部３１２とが設けられている。
【００８３】
タイミングパルス発生器３１４は、Ｄ−ＦＦ１２のＱＢ端子の出力がＬレベルの時は入力されたクロックと同期したパルスを出力し、Ｄ−ＦＦ１２のＱＢ端子からＨレベルが出力されると、パルスを１個抑圧してパルス間隔を２倍にして出力するようになっている。また、パルス制御符号発生部３１２では、タイミングパルス発生器３１４が出力するパルスを１個抑圧してパルス間隔を２倍にした場合、パルスに同期させた結果、出力するレプリカ信号の位相が１符号分遅延するようになっている。
【００８４】
また、タイミングパルス発生器３１４は、一つの構成例として、図１０に示すように、入力された信号を１クロック分遅延させて出力する遅延回路３２０と、Ｓ端子、Ｒ端子、Ｑ端子、及びＱＢ端子とを備えたＳＲＦＦ（Ｓｅｔ−Ｒｅｓｅｔ  Ｆｌｉｐ−Ｆｌｏｐ）３２２と、ＮＡＮＤ回路３２４と、ＡＮＤ回路３２６とで構成されている。
【００８５】
次に、このタイミングパルス発生器３１４の動作について図１１を用いて説明する。まず、Ｄ−ＦＦ１２のＱＢ端子の出力がＳＲＦＦ３２２のＳ端子に入力されると共に、遅延回路３２０によって１クロック分遅延させたＱＢ端子の出力がＲ端子に入力される。
【００８６】
ここで、ＳＲＦＦ３２２において、Ｄ−ＦＦ１２のＱＢ端子の出力がＨレベルになると、ＳＲＦＦ３２２のＱ端子から１クロック分の幅を持つパルスが出力される。次に、このＳＲＦＦ３２２のＱ端子出力とクロックとがＮＡＮＤ回路３２４に入力され、ＮＡＮＤ回路３２４の出力とクロックとがＡＮＤ回路３２６に入力される。
【００８７】
そして、ＡＮＤ回路３２６では、Ｄ−ＦＦ１２のＱＢ端子出力にＨレベルが現れたときに、クロックを１個抜いて出力する。
【００８８】
次に、第４の実施の形態に係る符号同期捕捉回路３１０の動作について説明する。
【００８９】
受信信号に同期したクロックが、クロック入力端子２０からタイミングパルス発生器３１４に入力され、受信信号の符号とレプリカ信号の符号とが一致している場合には、タイミングパルス発生器３１４によって、入力されたクロックに同期したパルスが、パルス制御符号発生部３１２に入力される。そして、パルス制御符号発生部３１２では、入力されたパルスに同期して、レプリカ信号を発生し、ＣＫ端子に入力する。
【００９０】
そして、Ｄ−ＦＦ１２に入力された受信信号の符号とレプリカ信号の符号とが一致しておらず、Ｄ−ＦＦ１２のＱＢ端子から出力された信号がＨレベルとなっている場合、タイミングパルス発生器３１４では、出力するパルスを１個抑圧してパルス間隔を２倍にする。また、パルス制御符号発生部３１２では、入力されたパルスに基づいて、レプリカ信号の符号を１符号分シフトさせて、位相を１符号分遅延させたレプリカ信号を発生し、Ｄ−ＦＦ１２にＣＫ端子に入力する。
【００９１】
このように、受信信号の符号とレプリカ信号の符号とが一致していない場合には、Ｄ−ＦＦ１２のＣＫ端子に入力するレプリカ信号の位相を変化させて、より早く次の信号比較動作へ移行することができる。
【００９２】
ここで、本実施の形態の符号同期捕捉回路の有効性の検証として、システムシミュレータで設計した、図１２に示す符号同期捕捉回路４１０をＦＰＧＡにダウンロードして、実際に作成したハードウェアで各部の波形観測をおこなった結果について説明する。なお、以下の条件で検証を行った。
【００９３】
【表１】
2007228179.tif 000004
【００９４】
まず、符号非同期時の符号同期捕捉回路４１０による各部波形を図１３に示す。図１３では、受信ＰＮ系列（受信信号）の符号とレプリカＰＮ系列（レプリカ信号）の符号とが同期していないため、Ｄ−ＦＦ反転出力にＨレベルの箇所が現れ、タイミングパルス発生器３１４によって出力するパルスを１個抑圧してパルス間隔を２倍にし、レプリカＰＮ系列がシフトされる動作をしていることが確認できる。
【００９５】
一方、符号同期時の符号同期捕捉回路４１０による各部波形を図１４に示す。図１４では、受信ＰＮ系列の符号とレプリカＰＮ系列の符号とが同期しており、Ｄ−ＦＦ反転出力にはＬレベルが出力され続け、レプリカＰＮ系列がシフトしていないことが確認できる。
【００９６】
また、受信信号にＰＮ７の信号を用いた場合のシミュレーションでは、符号間の位相差が最大の場合において、スライディング相関器の約１／１６の時間で完了し、消費電力はマッチドフィルタの１／１０以下となる。（ここで、消費電力についてはＤ−ＦＦ相当の回路規模を１単位として相対値で算出した。）
次に、第５の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【００９７】
第５の実施の形態では、外部から入力しているクロックを内部のクロック抽出回路で発生させている点が第１の実施の形態と異なる。
【００９８】
図１５に示すように、第５の実施の形態に係る符号同期捕捉回路５１０は、信号入力端子１８から入力された受信信号から、受信信号と同期したクロックを抽出して出力するクロック抽出回路５１２を備えている。
【００９９】
次に、第６の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【０１００】
第６の実施の形態では、第１の実施に係るクロック計数手段の代わりに、アキュムレータ及び比較器が設けられている点が第１の実施の形態と異なる。
【０１０１】
図１６に示すように、第６の実施の形態に係る符号同期捕捉回路６１０は、クロック入力端子２０から入力されたクロックに基づいて、クロック数を積算すると共に、Ｄ−ＦＦ１２のＱＢ端子からの出力に基づいて、積算したクロック数の積算値をリセットするアキュムレータ６１２と、閾値入力端子６１６から入力された閾値電圧とアキュムレータ６１２から出力された電圧とを比較する比較器６１４とを備えている。
【０１０２】
アキュムレータ６１２は、Ｄ−ＦＦ１２のＱＢ端子からの出力がＬレベルの間に、クロック数を積算し、受信信号とレプリカ信号との符号が同期せずにＤ−ＦＦ１２のＱＢ端子からの出力がＨレベルになると積算値をリセットするようになっている。また、比較器６１４に入力される閾値電圧は、受信信号の符号一周期分のクロック数を積算したときのアキュムレータ６１２の出力電圧と等しい電圧、若しくはそれ以上の電圧とし、比較器６１４は、アキュムレータ６１２の出力電圧が閾値電圧に到達すると、捕捉完了信号を出力するようになっている。
【０１０３】
次に、第７の実施の形態について説明する。なお、第１の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【０１０４】
第７の実施の形態では、Ｄ−ＦＦと並列にＥＸ−ＯＲ（排他的論理和回路）を接続し、ＥＸ−ＯＲを用いた符号比較結果も同期捕捉判断に加えるようにした点が第１の実施の形態と異なる。
【０１０５】
図１７に示すように、第７の実施の形態に係る符号同期捕捉回路７１０には、受信信号とレプリカ信号との排他的論理和を出力するＥＸ−ＯＲ７１２と、ＥＸ−ＯＲ７１２の出力を積分するリセット機能付き積分器７１４と、閾値入力端子７２０から入力される閾値電圧と積分器７１４からの出力電圧とを比較する比較器７１６と、比較器７１６の出力とクロック計数部１６の出力との論理積を出力するＡＮＤ回路７１８とが設けられており、ＡＮＤ回路７１８の出力端子が捕捉完了信号出力端子２２に接続されている。
【０１０６】
なお、比較器７１６に入力される閾値電圧は、同じシステムを使用しているユーザ数、即ち、干渉となる他チャンネルの数で異なり、システムシミュレーションで初期値を設定する。実際のシステムでは、接続開始時のキャリブレーションで値を決める。
【０１０７】
次に、符号同期捕捉回路７１０の動作について説明する。
【０１０８】
受信信号とレプリカ信号とをＥＸ−ＯＲ７１２の２つの入力端子に入力し、積分器７１４によってＥＸ−ＯＲ７１２の出力を積分する。
【０１０９】
ここで、Ｄ−ＦＦ１２の動作は他の実施例と同様であり、受信信号とレプリカ信号との符号が同期していない場合、すなわち、Ｄ−ＦＦ１２のＱＢ端子の出力がＨレベルとなると、出力位相可変符号発生部１４のレプリカ信号の出力位相を変化させるところは前述と同じであるが、本実施の形態ではさらにＥＸ−ＯＲ７１２に接続された積分器７１４の積分値をリセットする。
【０１１０】
また、受信信号とレプリカ信号との符号が同期している場合、即ち、Ｄ−ＦＦ１２のＱＢ端子の出力がＬレベルの状態では、ＥＸ−ＯＲ７１２に接続された積分器７１４の積分値は続けて積算され、比較器７１６において、積分器７１４の出力電圧が閾値電圧を超えると、ＡＮＤ回路７１８にＨレベルの信号を出力する。
【０１１１】
Ｄ−ＦＦ１２のＱＢ端子からＬレベルが連続して出力され、クロック計数部１６において、受信信号の１符号周期に相当するクロック数に到達した時、Ｄ−ＦＦ１２での符号同期捕捉は完了となり、クロック計数部１６からＨレベルの信号を出力する。
【０１１２】
そして、ＡＮＤ回路７１８は、２つの入力端子ともＨレベルとなった時、捕捉完了信号を出力し、また、出力位相可変符号発生部１４で発生させているレプリカ信号の出力位相は維持され、同期レプリカ信号出力端子２４からレプリカ信号が出力される。
【０１１３】
もし、ＥＸ−ＯＲ７１２ の出力が積分され、積分器７１４の出力電圧が閾値電圧を超えず比較器７１６からＨレベルが出力されない場合は、Ｄ−ＦＦ１２側が符号同期捕捉完了であっても、再度、最初からやり直しとして、クロック計数部１６の積算値も積分器７１４の積分値もリセットする。
【０１１４】
次に、第８の実施の形態について説明する。なお、第１の実施の形態及び第７の実施の形態と同一構成となっている部分については、同一符号を付して説明を省略する。
【０１１５】
第８の実施の形態では、ＥＸ−ＯＲではなくアナログ乗算器（ミキサ）が設けられている点が第７の実施の形態と異なっている。
【０１１６】
図１８に示すように、符号同期捕捉回路８１０は、受信信号とレプリカ信号とを乗算するアナログ乗算器８１２が設けられており、積分器７１４において、アナログ乗算器８１２の出力が積分されるようになっている。
【０１１７】
なお、本実施の形態に係る符号同期捕捉回路８１０の動作は、第７の実施の形態と同様であるため、説明を省略する。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＤ−ＦＦの構成を示す回路図である。
【図３】本発明の第１の実施の形態に係るＤ−ＦＦの動作を示すタイムチャートである。
【図４】本発明の第１の実施の形態に係る符号同期捕捉回路において受信信号とレプリカ信号とが同期していない場合のＤ−ＦＦの動作を示すタイムチャートである。
【図５】本発明の第１の実施の形態に係る符号同期捕捉回路において受信信号とレプリカ信号とが同期している場合のＤ−ＦＦの動作を示すタイムチャートである。
【図６】従来方式の技術ラインに対する本発明の位置づけを示すグラフである。
【図７】本発明の第２の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図８】本発明の第３の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図９】本発明の第４の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図１０】本発明の第４の実施の形態に係るタイミングパルス発生器の構成を示す回路図である。
【図１１】本発明の第４の実施の形態に係るタイミングパルス発生器の動作を示すタイムチャートである。
【図１２】シミュレータで設計した符号同期捕捉回路の構成を示すブロック図である。
【図１３】同期していないときのシミュレート結果を示す波形図である。
【図１４】同期しているときのシミュレート結果を示す波形図である。
【図１５】本発明の第５の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図１６】本発明の第６の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図１７】本発明の第７の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図１８】本発明の第８の実施の形態に係る符号同期捕捉回路の構成を示すブロック図である。
【図１９】２つの信号の符号間の自己相関を出力する回路の構成を示す回路図である。
【図２０】２つの信号の符号間の位相差と相関値との関係を示すグラフである。
【図２１】従来方式のスライディング相関器を用いたシリアルサーチ方式の同期捕捉回路の構成を示すブロック図である。
【図２２】スライディング相関器を用いたシリアルサーチ方式の同期捕捉回路の動作を示すフローチャートである。
【図２３】従来方式のマッチドフィルタを用いたパラレルサーチ方式の同期捕捉回路の構成を示すブロック図である。
【符号の説明】
【０１１９】
１０、１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０  符号同期捕捉回路
１２  遅延タイプフリップフロップ
１４   出力位相可変符号発生部
１６   クロック計数部
１１２  可変移相部
１１４  符号発生部
２１２  クロック制御符号発生部
２１４  クロック移相部
３１２  パルス制御符号発生部
３１４  タイミングパルス発生器
５１２  クロック抽出回路
６１２  アキュムレータ
６１４  比較器
７１４  積分器
７１６  比較器
７１８  ＡＮＤ回路
８１２  アナログ乗算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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