(57)【要約】【課題】低電圧駆動において動作特性に優れる強誘電体メモリを提供することにある。【解決手段】強誘電体キャパシタＣｆを含むメモリセルＭＣを有し、強誘電体キャパシタＣｆの両電極間の印加電圧をＶａｐｐとし、強誘電体キャパシタＣｆの抗電圧をＶｃとした場合、Ｖｃ／Ｖａｐｐが０．４以上であり０．８以下の範囲にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセルを有し、
前記強誘電体キャパシタの両電極間の印加電圧をＶａｐｐとし、前記強誘電体キャパシタの抗電圧をＶｃとした場合、Ｖｃ／Ｖａｐｐが０．４以上であり０．８以下の範囲にある、強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、
前記強誘電体キャパシタの飽和分極量をＰｓとし、前記強誘電体キャパシタの飽和時の残留分極量をＰｒとし、σ＝Ｖｃ／ｌｏｇ（（Ｐｓ＋Ｐｒ）／（Ｐｓ−Ｐｒ））とした場合、σ／Ｖａｐｐが０．２以下の範囲にある、強誘電体メモリ。
【請求項３】
請求項２記載の強誘電体メモリにおいて、
さらに、σ／Ｖａｐｐが０．１２以下の範囲にある、強誘電体メモリ。
【請求項４】
請求項１から請求項３のいずれかに記載の強誘電体メモリにおいて、
前記強誘電体キャパシタの強誘電体材料がチタン酸鉛とジルコン酸鉛の少なくともいずれか一方を含み、正方晶構造をとり、（１１１）配向である、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。
【背景技術】
【０００２】
半導体メモリとして強誘電体メモリが提案されている。強誘電体メモリは、不揮発性、高速書き込み／読出し、低消費電力、といった特長を併せ持ち、次世代不揮発性メモリの有力な候補の一つである。
【０００３】
ところで、強誘電体メモリの駆動電圧が低くなるにつれて、保持データの読み出しマージンが低下するという問題や、インプリントテストにおいて逆データの保持エラーが発生するという問題が大きくなってきている。また、これまで強誘電体メモリは特許文献１あるいは非特許文献１に示すように、飽和時の残留分極量の９０％の残留分極量が得られる電圧で駆動させることが常識とされてきており、それはすなわち抗電圧の３倍以上の電圧で駆動させることが常識とされてきた。しかし低電圧駆動においては抗電圧を駆動電圧の１／３以下に下げると０Ｖにおける分極保持量の減少（減極）が大きくなるため、単純に抗電圧を小さくすることによる低電圧駆動は難しい。
【特許文献１】特開２０００−１５６４７１号公報
【非特許文献１】佐久間信三、林孝尚，「携帯機器向け超低電圧動作の強誘電体メモリ」，沖テクニカルレビュー，沖電機工業株式会社，２００２年４月，第１９０号，ｐ．３６−３９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、低電圧駆動において動作特性に優れる強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の一形態に係る強誘電体メモリは、
強誘電体キャパシタを含むメモリセルを有し、
前記強誘電体キャパシタの両電極間の印加電圧Ｖａｐｐとし、前記強誘電体キャパシタの抗電圧をＶｃとした場合、Ｖｃ／Ｖａｐｐが０．４以上であり０．８以下の範囲にある。
【０００６】
これによれば、従来はＶｃ／Ｖａｐｐが１／３以下であるのに対し、上記条件ではＶｃ／Ｖａｐｐが０．４以上であり０．８以下の範囲に設定される。上記条件によれば、低電圧駆動において、Ｐｒ／Ｐｓの比率を比較的大きく確保することができる。すなわち、データ保持のために必要な分極量を大きく確保することができるので、強誘電体メモリの動作特性の向上を図ることができる。
【０００７】
（２）この強誘電体メモリにおいて、
前記強誘電体キャパシタの飽和分極量をＰｓとし、前記強誘電体キャパシタの飽和時の残留分極量をＰｒとし、σ＝Ｖｃ／ｌｏｇ（（Ｐｓ＋Ｐｒ）／（Ｐｓ−Ｐｒ））とした場合、σ／Ｖａｐｐが０．２以下の範囲にあってもよい。
【０００８】
これによれば、Ｐｒ／Ｐｓの比率として少なくとも必要とされる７０％を満たすことができる。
【０００９】
（３）この強誘電体メモリにおいて、
さらに、σ／Ｖａｐｐが０．１２以下の範囲にあってもよい。
【００１０】
これによれば、インプリントによりヒステリシス曲線がシフトした場合であっても、Ｐｒ／Ｐｓの比率を７０％以上に維持することができる。
【００１１】
（４）この強誘電体メモリにおいて、
前記強誘電体キャパシタの強誘電体材料がチタン酸鉛とジルコン酸鉛の少なくともいずれか一方を含み、正方晶構造をとり、（１１１）配向であってもよい。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
図１（Ａ）は、本実施の形態に係る強誘電体メモリの一例を示す図であり、図１（Ｂ）は、図１（Ａ）の強誘電体メモリの回路図であり、図１（Ｃ）は、ヒステリシス曲線の一例を示す図である。
【００１４】
まず、本実施の形態に係る強誘電体メモリの構成及び動作について説明する。
【００１５】
強誘電体メモリ１００は、半導体基板１０上に形成された複数のメモリセルＭＣを有し、各メモリセルＭＣは、素子分離領域５０により分離されている。各メモリセルＭＣは、（例えばｎチャネル型）ＭＯＳ型トランジスタＴｒ及び強誘電体キャパシタＣｆを有する。詳しくは、ＭＯＳ型トランジスタＴｒは、ゲートがワード線ＷＬに接続され、ソース２０がビット線ＢＬに接続され、さらにドレイン２２がプラグ３０を介して強誘電体キャパシタＣｆの一方端に接続されている。そして、強誘電体キャパシタＣｆは、第１及び第２の電極４０，４２と両電極間に設けられる強誘電体膜４４とを有し、一方端である第１の電極４０がプラグ３０を介してＭＯＳ型トランジスタＴｒに接続され、他方端である第２の電極４４がプレート線ＰＬに接続されている。図１（Ａ）に示す例では、ＭＯＳ型トランジスタＴｒ等が形成された半導体基板１０上には層間絶縁膜５２が設けられ、その層間絶縁膜５２上に強誘電体キャパシタＣｆが設けられている。
【００１６】
なお、メモリセルは、図１（Ａ）及び図１（Ｂ）に示す１Ｔ１Ｃ型の構成に限定されるものではなく、例えば２Ｔ２Ｃ型や、ＦＥＴ型等の構成を適用することができる。
【００１７】
このメモリセルＭＣに論理“１”及び“０”データを書き込む場合には、強誘電体キャパシタＣｆの両電極間に、駆動電圧であるＶａｐｐ（又は−Ｖａｐｐ）を印加する。具体的には、ワード線ＷＬに選択電圧を印加してＭＯＳ型トランジスタＴｒをオンし、ビット線ＢＬとプレート線ＰＬの間にＶａｐｐ（又は−Ｖａｐｐ）の電圧を印加する。例えば、論理“０”を書き込む場合には、ビット線ＢＬに０Ｖ、プレート線ＰＬにＶａｐｐを印加する。一方、論理“１”を書き込む場合には、ビット線ＢＬにＶａｐｐ、プレート線ＰＬに０Ｖを印加する。
【００１８】
このようにして書き込まれたデータは、印加電圧を取り去っても、すなわちワード線ＷＬが非選択となりＭＯＳ型トランジスタＴｒがオフとなっても、残留分極（図１（Ｃ）に示すＰｒ又は−Ｐｒ）として保持される。
【００１９】
このメモリセルＭＣからデータを読み出す場合には、ワード線ＷＬに選択電圧を印加してＭＯＳ型トランジスタＴｒをオンし、プレート線ＰＬにＶａｐｐを印加する。これにより、強誘電体キャパシタＣｆに記憶されているデータに対応した電荷量がビット線ＢＬに放出される。すなわち、論理“０”又は“１”によって異なる電荷量がビット線ＢＬに放出され、このビット線ＢＬに現れる電圧をセンスアンプで増幅することにより、読み出し動作を行うことができる。
【００２０】
強誘電体メモリの動作においては、強誘電体キャパシタのヒステリシス曲線を確実に飽和させるという理由から、駆動電圧が抗電圧の３倍以上であることが一般的に知られている。例えば、図１（Ｃ）を参照して説明すると、強誘電体キャパシタＣｆの駆動電圧（印加電圧の最大値）の絶対値をＶａｐｐとし、強誘電体キャパシタＣｆの抗電圧（分極量が０のときの電圧）の絶対値をＶｃとした場合、Ｖｃ／Ｖａｐｐは１／３以下である。一方、消費電力の低下等の観点から低電圧駆動を実現することが望まれるが、この場合、駆動電圧に比例して抗電圧を低下させると、すなわち低電圧駆動においてＶｃ／Ｖａｐｐが１／３以下とすると、メモリのデータ保持性能が劣り、強誘電体メモリの動作が不安定となる。
【００２１】
ここで、図２及び図３を参照して、Ｖａｐｐと、Ｖｃと、ヒステリシス曲線の角型性を示すσとの関係について考察する。なお、σ＝Ｖｃ／ｌｏｇ（（Ｐｓ＋Ｐｒ）／（Ｐｓ−Ｐｒ））とし、式中において、Ｐｓは強誘電体キャパシタの飽和分極量の絶対値であり、Ｐｒは強誘電体キャパシタの残留分極量の絶対値である。
【００２２】
図２は、Ｖｃを変化させた場合の強誘電体キャパシタのヒステリシス曲線の変化を示す図であり、図３は、σを変化させた場合のヒステリシス曲線の変化を示す図である。
【００２３】
図２には、σ／Ｖａｐｐ＝０．１５で固定した場合のＶｃ／Ｖａｐｐ＝０．２，０．５，０．８で変化させた場合のヒステリシス曲線の違いが示されている。これによれば、Ｖｃ／Ｖａｐｐが小さい場合（Ｖｃ／Ｖａｐｐ＝０．２の場合）には、強誘電体キャパシタの残留分極量が飽和分極量Ｐｓに対する５０％程度しか残らず、データ保持性能が低いことがわかる。一方、Ｖｃ／Ｖａｐｐが大きい場合（Ｖｃ／Ｖａｐｐ＝０．８の場合）には、低電圧駆動ではＶａｐｐにおいて飽和分極に達することができず、すなわちＶａｐｐにおいて完全に分極反転することができないことがわかる。以上より、Ｖｃ／Ｖａｐｐが小さすぎても又は大きすぎても残留分極量が小さくなるため、データ保持性能の向上を図るためにはＶａｐｐに対して適切な大きさのＶｃを選ぶ必要がある。この点、Ｖｃ／Ｖａｐｐ＝０．５の場合には、強誘電体キャパシタの残留分極量が飽和分極量Ｐｓに対して高比率で残り、かつ駆動電圧Ｖａｐｐにおいてほぼ完全に分極反転しているので、データ保持性能に優れていることがわかる。
【００２４】
一方、図３には、Ｖｃ／Ｖａｐｐ＝０．５で固定した場合のσ／Ｖａｐｐ＝０．１５，０．２５，０．３５で変化させた場合のヒステリシス曲線の違いが示されている。これによれば、σが大きくなるほど分極反転を完全に行うために必要な電圧が大きくなり、ある一定のＶａｐｐを取ったときのヒステリシス曲線の飽和性が悪くなることがわかる。すなわち、低電圧駆動ではσが大きくなるほど残留分極が小さくなるため、σをなるべく小さく抑えることが必要である。
【００２５】
次に、図４及び図５を参照して、Ｐｒ／Ｐｓに基づく、Ｖａｐｐ，Ｖｃ，σの関係について考察する。ここで、図４は、Ｐｒ／Ｐｓ≧０．７であるσ／Ｖａｐｐ及びＶｃ／Ｖａｐｐの範囲を示す図であり、図５は、図４において２０％のインプリントがあった場合の図である。
【００２６】
飽和分極量Ｐｓは、強誘電体キャパシタの強誘電体材料により決定されるが、例えば、強誘電体材料が白金電極上の（１１１）高配向の正方晶チタン酸ジルコン酸鉛系材料である場合、典型的なＰｓは約３０μＣ／ｃｍ2である。また、国際半導体技術ロードマップ（ＩＴＲＳ）によれば、将来的に必要とされるスイッチング電荷量は４０μＣ／ｃｍ2であると言われている。そのため、２Ｐｓ＝６０μＣ／ｃｍ2とすると２Ｐｒ＝４０μＣ／ｃｍ2以上のスイッチング電荷量を確保するためには、２Ｐｒ／２Ｐｓ＝４０／６０＝６７％が必要である。これを考慮して２Ｐｒが２Ｐｓの７０％以上であるσ／Ｖａｐｐ，Ｖｃ／Ｖａｐｐの範囲をみると、図４によれば、Ｖｃ／Ｖａｐｐが０．４以上かつ０．８以下において広範囲に含まれ、さらにσ／Ｖａｐｐが０．２以下において全範囲に含まれていることがわかる。
【００２７】
一方、強誘電体キャパシタはインプリント現象によりＶｃシフトが問題となるが、現状で典型的にはＶｃがＶａｐｐの約２０％シフトすることが知られている。これを考慮して２０％のインプリントを想定した場合の、２Ｐｒが２Ｐｓの７０％以上であるσ／Ｖａｐｐ，Ｖｃ／Ｖａｐｐの範囲をみると、図５によれば、Ｖｃ／Ｖａｐｐが０．４以上かつ０．８以下であり、さらにσ／Ｖａｐｐが０．１２以下において広範囲に含まれていることがわかる。さらに好ましくは、Ｖｃ／Ｖａｐｐが０．４以上かつ０．７以下であり、さらにσ／Ｖａｐｐが０．１２以下において全範囲に含まれている。
【００２８】
以上のことから、低電圧駆動の強誘電体メモリにおいては、Ｖｃ／Ｖａｐｐが０．４以上であり０．８以下の範囲、好ましくはσ／Ｖａｐｐが０．２以下の範囲、さらに好ましくはσ／Ｖａｐｐが０．１２以下の範囲にあるとき動作特性の向上を図ることができる。また、上記条件を満たすことにより、低電圧駆動においてインプリントによる逆データ保持エラーを可能な限り抑えることができる。
【００２９】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３０】
【図１】図１（Ａ）は、本実施の形態に係る強誘電体メモリの一例を示す図であり、図１（Ｂ）は、図１（Ａ）の強誘電体メモリの回路図であり、図１（Ｃ）は、ヒステリシス曲線の一例を示す図である。
【図２】Ｖｃを変化させた場合の強誘電体キャパシタのヒステリシス曲線の変化を示す図である。
【図３】σを変化させた場合のヒステリシス曲線の変化を示す図である。
【図４】Ｐｒ／Ｐｓ≧０．７であるσ／Ｖａｐｐ及びＶｃ／Ｖａｐｐの範囲を示す図である。
【図５】図４において２０％のインプリントがあった場合の図である。
【符号の説明】
【００３１】
２０…ソース  ２２…ドレイン  ３０…プラグ  ４０…第１の電極
４４…強誘電体膜  ４４…第２の電極  ５０…素子分離領域  ５２…層間絶縁膜
１００…強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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