(57)【要約】    【課題】一方の伝導型のトランジスタのみを用いて画素回路を構成した場合において表示品質を向上させること。    【解決手段】選択線にゲートが接続され、一方のソース・ドレインがデータ線に接続されるｎ型の第１トランジスタ(20)と、第１トランジスタの他方のソース・ドレインにゲートが接続され、カソード線に一方のソース・ドレインが接続されるｎ型の第２トランジスタ(21)と、第１トランジスタの他方のソース・ドレインとカソード線との間に接続される保持キャパシタ(24)と、電源線と第２トランジスタの他方のソース・ドレインとの間に接続される有機ＥＬ素子(10)と、リセット線にゲートが接続され、一方のソース・ドレインが電源線に接続され、他方のソース・ドレインが第２トランジスタの一方のソース・ドレインに接続されるｎ型の第３トランジスタ（23）と、を備える画素回路である。【選択図】    図３
2007101798.tif 000002
【特許請求の範囲】
【請求項１】
選択線にゲートが接続され、一方のソース・ドレインがデータ線に接続されるｎチャネル型の第１トランジスタと、
前記第１トランジスタの他方のソース・ドレインにゲートが接続され、カソード線に一方のソース・ドレインが接続されるｎチャネル型の第２トランジスタと、
前記第１トランジスタの前記他方のソース・ドレインと前記カソード線との間に接続される保持キャパシタと、
電源線と前記第２トランジスタの他方のソース・ドレインとの間に接続される有機ＥＬ素子と、
リセット線にゲートが接続され、一方のソース・ドレインが前記電源線に接続され、他方のソース・ドレインが前記第２トランジスタの前記一方のソース・ドレインに接続されるｎチャネル型の第３トランジスタと、
を備える画素回路。
【請求項２】
前記リセット線にゲートが接続され、一方のソース・ドレインが前記保持キャパシタの一方端子に接続され、他方のソース・ドレインが前記カソード線に接続されるｎチャネル型の第４トランジスタを更に備える、請求項１に記載の画素回路。
【請求項３】
選択線にゲートが接続され、一方のソース・ドレインがデータ線に接続されるｐチャネル型の第１トランジスタと、
前記第１トランジスタの他方のソース・ドレインにゲートが接続され、電源線に一方のソース・ドレインが接続されるｐチャネル型の第２トランジスタと、
前記第１トランジスタの前記他方のソース・ドレインと前記電源線との間に接続される保持キャパシタと、
接地端子と前記第２トランジスタの他方のソース・ドレインとの間に接続される有機ＥＬ素子と、
リセット線にゲートが接続され、一方のソース・ドレインが前記電源線に接続され、他方のソース・ドレインが前記接地端子に接続されるｐチャネル型の第３トランジスタと、
を備える画素回路。
【請求項４】
前記リセット線にゲートが接続され、一方のソース・ドレインが前記保持キャパシタの一方端子に接続され、他方のソース・ドレインが前記電源線に接続されるｐチャネル型の第４トランジスタを更に備える、請求項３に記載の画素回路。
【請求項５】
請求項１乃至４のいずれかに記載の画素回路を用いて画素部が構成された有機ＥＬ装置。
【請求項６】
請求項５に記載の有機ＥＬ装置を表示部として備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（エレクトロルミネッセンス）素子を含んで構成される画素回路と、これを備える有機ＥＬ装置及び電子機器に関する。
【背景技術】
【０００２】
有機ＥＬ素子を用いて画素回路が構成される有機ＥＬ表示装置が知られている。この有機ＥＬ表示装置は、自発光、高輝度、高視野角、薄型、高速応答、低消費電力といった優れた特徴を備えており、かつ、ポリシリコンＴＦＴ（薄膜トランジスタ）を用いて周辺駆動回路を構成することにより更なる小型化、軽量化を実現できるため注目されている。この種の有機ＥＬ表示装置には精度のよい階調表現が求められることから、デジタル駆動方式をはじめとする様々な駆動方式が提案されている。上記したデジタル駆動方式には高速駆動が要求される。この課題を解決するために同時消去時分割駆動等の駆動方式が提案されている（例えば、特許文献１を参照）。
【０００３】
上記のような有機ＥＬ表示装置の製造プロセスをより簡素化し、低コスト化を実現するために、トランジスタとしてｎチャネル又はｐチャネルのいずれか一方の伝導型のものだけを用いて各画素回路を構成する手法が検討されている。しかし、一般にｎチャネル型トランジスタは低電圧信号の伝達に優れ、ｐチャネル型トランジスタは高電圧信号の伝達に優れる、という特徴があるため、いずれか一方の伝導型のトランジスタのみを用いて構成した画素回路は、ｎチャネル型及びｐチャネル型のトランジスタを適宜組み合わせて構成される従来の画素回路に比較して駆動能力が劣る。これにより、有機ＥＬ表示装置を動画表示に用いた際の応答速度が低く、表示品質が劣るという問題が生じる。特に、デジタル時分割駆動方式のような高階調表示に高速駆動が要求される駆動方式においては、かかる問題が顕著となる。
【０００４】
【特許文献１】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、一方の伝導型のトランジスタのみを用いて画素回路を構成した場合において表示品質を向上させることが可能な画素回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
ここで、本願発明の説明に先立って本願発明に用いられる語句「ソース・ドレイン」について説明する。一般に、トランジスタにはゲート、ソース、ドレインの３端子が含まれるが、これらのうち、ソース及びドレインの各端子については、これらの端子に加わる電位の相対的な関係とトランジスタの伝導型（ｎチャネル又はｐチャネル）によって決定されるものであり、一義的には決まらない。例えば、ｐチャネル型トランジスタの場合、電位の低い端子が「ドレイン」、電位の高い端子が「ソース」となり、ｎチャネル型トランジスタの場合、電位の高い端子が「ドレイン」、電位の低い端子が「ソース」となる。したがって、本願発明においては、ソース又はドレインのいずれかとして機能すべき端子を「ソース・ドレイン」と総称する。これを前提とし、以下に本願発明を説明する。
【０００７】
第１の本発明は、選択線にゲートが接続され、一方のソース・ドレインがデータ線に接続されるｎチャネル型の第１トランジスタと、上記第１トランジスタの他方のソース・ドレインにゲートが接続され、カソード線に一方のソース・ドレインが接続されるｎチャネル型の第２トランジスタと、上記第１トランジスタの上記他方のソース・ドレインと上記カソード線との間に接続される保持キャパシタと、電源線と上記第２トランジスタの他方のソース・ドレインとの間に接続される有機ＥＬ素子と、リセット線にゲートが接続され、一方のソース・ドレインが上記電源線に接続され、他方のソース・ドレインが上記第２トランジスタの上記一方のソース・ドレインに接続されるｎチャネル型の第３トランジスタと、を備える画素回路である。
【０００８】
かかる構成によれば、有機ＥＬ素子自身が有するキャパシタに蓄積される電荷を速やかにリセットすることにより、有機ＥＬ素子の発光から非発光に遷移するまでに要する時間（応答速度）を短縮することができる。したがって、トランジスタとしてｎチャネル型トランジスタのみを用いた場合における駆動能力の低下を補い、表示品質を向上させることが可能となる。
【０００９】
好ましくは、上記リセット線にゲートが接続され、一方のソース・ドレインが上記保持キャパシタの一方端子に接続され、他方のソース・ドレインが上記カソード線に接続されるｎチャネル型の第４トランジスタを更に備える。
【００１０】
かかる構成では、保持キャパシタに蓄積される電荷をリセットするための第４トランジスタを設ける場合に、この第４トランジスタと上記第３トランジスタとでリセット線を共用しているので、構成の簡素化を図ることが可能となる。
【００１１】
第２の本発明は、選択線にゲートが接続され、一方のソース・ドレインがデータ線に接続されるｐチャネル型の第１トランジスタと、上記第１トランジスタの他方のソース・ドレインにゲートが接続され、電源線に一方のソース・ドレインが接続されるｐチャネル型の第２トランジスタと、上記第１トランジスタの上記他方のソース・ドレインと上記電源線との間に接続される保持キャパシタと、接地端子と上記第２トランジスタの他方のソース・ドレインとの間に接続される有機ＥＬ素子と、リセット線にゲートが接続され、一方のソース・ドレインが上記電源線に接続され、他方のソース・ドレインが上記接地端子に接続されるｐチャネル型の第３トランジスタと、を備える画素回路である。
【００１２】
かかる構成によれば、有機ＥＬ素子自身が有するキャパシタに蓄積される電荷を速やかにリセットすることにより、有機ＥＬ素子の発光から非発光に遷移するまでに要する時間（応答速度）を短縮することができる。したがって、トランジスタとしてｐチャネル型トランジスタのみを用いた場合における駆動能力の低下を補い、表示品質を向上させることが可能となる。
【００１３】
好ましくは、上記リセット線にゲートが接続され、一方のソース・ドレインが上記保持キャパシタの一方端子に接続され、他方のソース・ドレインが上記電源線に接続されるｐチャネル型の第４トランジスタを更に備える。
【００１４】
かかる構成では、保持キャパシタに蓄積される電荷をリセットするための第４トランジスタを設ける場合に、この第４トランジスタと上記第３トランジスタとでリセット線を共用しているので、構成の簡素化を図ることが可能となる。
【００１５】
第３の本発明は、上述したいずれかの画素回路を用いて画素部が構成された有機ＥＬ装置である。ここで、「有機ＥＬ装置」とは、マトリクス状に配列される複数の画素部を備え、二次元画像の表示を行う表示用装置のみならず、それ以外の用途（例えば照明用途など）の有機ＥＬ装置をも含み得る。
【００１６】
かかる構成によれば、有機ＥＬ素子の応答特性に優れた有機ＥＬ装置が得られる。
【００１７】
第４の本発明は、上述した有機ＥＬ装置を表示部として備える電子機器である。ここで、「電子機器」は、有機ＥＬ装置を表示部としてを備えるあらゆる機器を含むもので、ディスプレイ装置、テレビジョン装置、電子ペーパ、時計、電卓、携帯電話、携帯情報端末等を含む。
【００１８】
かかる構成によれば、表示品質に優れた電子機器が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について説明する。
【００２０】
図１は、有機ＥＬ素子の基本構造を説明する概略断面図である。図１に示すように、有機ＥＬ素子１０は、対向配置される２つの電極１１、１２の間に有機ＥＬ層１３が挟まれた構造を有する。この有機ＥＬ層１３は一般的には積層構造を有する。代表的なものとしては「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。更に、正孔輸送層と電極との間に正孔注入層が設けられたり、電子輸送層の電極との間に電子注入層が設けられたりする場合もある。このように有機ＥＬ素子１０はほぼ絶縁体ととみなせる物質からなる有機ＥＬ層１３が各電極１１、１２の間に挟まれた構造であるため、大容量のキャパシタ成分が生じる。
【００２１】
図２は、有機ＥＬ素子の等価回路を説明する回路図である。図２に示すように、等価回路としての有機ＥＬ素子１０は、発光を担う発光ダイオード１４と、この発光ダイオード１４に直列接続された抵抗１５と、発光ダイオード１４及び抵抗１５に対して並列に接続されたキャパシタ１６と、を含んで構成されている。このキャパシタ１６は上述したように比較的に大きな静電容量を有するものであり、有機ＥＬ素子１０の応答速度に大きく影響を与える。したがって、この有機ＥＬ素子１０自身が有するキャパシタ１６に蓄積される電荷を速やかにリセットすれば、有機ＥＬ素子１０の発光から非発光に遷移するまでに要する時間を短縮し、応答速度を改善することができる。かかる知見に基づいて構成された画素回路について以下に説明する。
【００２２】
図３は、画素回路の構成例を説明する回路図である。図３に示す画素回路１は、第１トランジスタ２０、第２トランジスタ２１、第３トランジスタ２２、第４トランジスタ２３、保持キャパシタ２４、を含んで構成されている。各トランジスタ２０〜２３はすべてｎチャネル型のトランジスタである。
【００２３】
第１トランジスタ２０は、外部から与えられる選択信号（走査信号）ＹＳＥＬを伝達する選択線３０にゲートが接続されている。また、第１トランジスタ２０は、外部から与えられるデータ信号ＶＤＡＴを伝達するデータ線３３に一方のソース・ドレインが接続されている。選択信号ＹＳＥＬが所定電位となると第１トランジスタ２０がオン状態となり、データ線３３を介して伝達されるデータ信号ＶＤＡＴに応じた電荷が保持キャパシタ２４に蓄えられる。
【００２４】
第２トランジスタ２１は、第１トランジスタ２０の他方のソース・ドレインにゲートが接続され、カソード線３２に一方のソース・ドレインが接続されている。ここで、本実施形態におけるカソード線３２は、例えば図示しない接地端子（ＧＮＤ）に接続されている。保持キャパシタ２４に蓄えられた電荷量に応じた電圧が第２トランジスタ２１のゲートに印加されると、当該ゲート電圧に応じた駆動電圧ＶＯＥＬが有機ＥＬ素子１０に供給される。
【００２５】
保持キャパシタ２４は、第１トランジスタ２０の一方のソース・ドレインとカソード線３２との間に接続されている。この保持キャパシタ２４は、第１トランジスタ２０がオン状態となった際に、データ線３３により伝達されるデータ信号ＶＤＡＴに応じた電位を保持するためのものである。
【００２６】
有機ＥＬ素子１０は、電源線３４と第２トランジスタ２１の他方のソース・ドレインとの間に接続されている。本実施形態では、ｎチャネル型である第２トランジスタ２１の特性を考慮し、電源供給側である電源線３４から順に有機ＥＬ素子１０、第２トランジスタ２１という電流経路が構成されている。
【００２７】
第３トランジスタ２２は、リセット線３１にゲートが接続され、一方のソース・ドレインが電源線３４に接続され、他方のソース・ドレインが第２トランジスタ２１の一方のソース・ドレインに接続されている。リセット線３１により伝達されるリセット信号ＹＥＲＳが所定電位となると、第３トランジスタ２２がオン状態となり、有機ＥＬ素子１０に含まれるキャパシタ１６（図２参照）に蓄積された電荷がディスチャージされる。
【００２８】
第４トランジスタ２３は、リセット線３１にゲートが接続され、一方のソース・ドレインが保持キャパシタ２４の一方端子に接続され、他方のソース・ドレインがカソード線３２に接続されている。リセット線３１により伝達されるリセット信号ＹＥＲＳが所定電位となると、第４トランジスタ２３がオン状態となり、保持キャパシタ２４に蓄積された電荷がディスチャージされる。本実施形態では、この保持キャパシタ２４をディスチャージするための第４トランジスタ２３と、上述した有機ＥＬ素子１０のキャパシタ１６をディスチャージするための第３トランジスタ２２とが１つのリセット線３１を共用している。これにより、第３トランジスタ２２と第４トランジスタ２３が同期駆動される。
【００２９】
図４は、画素回路の他の構成例を説明する回路図である。図４に例示する画素回路１ａは、上述した画素回路１（図３参照）とほぼ同様の構成を有しており、第４トランジスタ２３を制御するためのリセット線３５が別途設けられている点が異なっている。これにより、第３トランジスタ２２と第４トランジスタ２３とが非同期駆動される。なお、図３に示した画素回路１と共通する構成要素については同符号が付されており、これらについては説明を省略する。
【００３０】
図５は、画素回路の他の構成例を説明する回路図である。図５に示す画素回路１ｂは、第１トランジスタ４０、第２トランジスタ４１、第３トランジスタ４２、第４トランジスタ４３、保持キャパシタ４４、を含んで構成されている。各トランジスタ４０〜４３はすべてｐチャネル型のトランジスタである。
【００３１】
第１トランジスタ４０は、選択線３０にゲートが接続され、一方のソース・ドレインがデータ線３３に接続されている。選択信号ＹＳＥＬが所定電位となると第１トランジスタ４０がオン状態となり、データ線３３を介して伝達されるデータ信号ＶＤＡＴに応じた電荷が保持キャパシタ４４に蓄えられる。
【００３２】
第２トランジスタ４１は、第１トランジスタ４０の他方のソース・ドレインにゲートが接続され、電源線３４に一方のソース・ドレインが接続されている。保持キャパシタ２４に蓄えられた電荷量に応じた電圧が第２トランジスタ４１のゲートに印加されると、当該ゲート電圧に応じた駆動電圧ＶＯＥＬが有機ＥＬ素子１０に供給される。
【００３３】
保持キャパシタ４４は、第１トランジスタ４０の他方のソース・ドレインと電源線３４との間に接続されている。この保持キャパシタ４４は、第１トランジスタ４０がオン状態となった際に、データ線３３により伝達されるデータ信号ＶＤＡＴに応じた電位を保持するためのものである。
【００３４】
有機ＥＬ素子１０は、接地端子（ＧＮＤ）と第２トランジスタの他方のソース・ドレインとの間に接続されている。本実施形態では、ｐチャネル型である第２トランジスタ４１の特性を考慮し、電源供給側である電源線３４から順に第２トランジスタ４１、有機ＥＬ素子１０、という電流経路が構成されている。
【００３５】
第３トランジスタ４２は、リセット線３１にゲートが接続され、一方のソース・ドレインが電源線３４に接続され、他方のソース・ドレインが接地端子に接続されている。リセット線３１により伝達されるリセット信号ＹＥＲＳが所定電位となると、第３トランジスタ４２がオン状態となり、有機ＥＬ素子１０に含まれるキャパシタ１６（図２参照）に蓄積された電荷がディスチャージされる。
【００３６】
第４トランジスタ４３は、リセット線３１にゲートが接続され、一方のソース・ドレインが保持キャパシタ４４の一方端子に接続され、他方のソース・ドレインが電源線３４に接続されている。リセット線３１により伝達されるリセット信号ＹＥＲＳが所定電位となると、第４トランジスタ４３がオン状態となり、保持キャパシタ４４に蓄積された電荷がディスチャージされる。本実施形態では、この保持キャパシタ４４をディスチャージするための第４トランジスタ４３と、上述した有機ＥＬ素子１０のキャパシタ１６をディスチャージするための第３トランジスタ４２とが１つのリセット線３１を共用している。これにより、第３トランジスタ４２と第４トランジスタ４３とが同期駆動される。なお、第４トランジスタ４３を制御するためのリセット線が別途設けられていてもよい（図４参照）。この場合には、第３トランジスタ４２と第４トランジスタ４３とが非同期駆動される。
【００３７】
以上のように本実施形態の各画素回路によれば、有機ＥＬ素子自身が有するキャパシタに蓄積される電荷を速やかにリセットすることにより、有機ＥＬ素子の発光から非発光に遷移するまでに要する時間（応答速度）を短縮することができる。したがって、トランジスタとしてｎチャネル型又はｐチャネル型のいずれかのみを用いた場合における駆動能力の低下を補い、表示品質を向上させることが可能となる。
【００３８】
次に、上述した画素回路を用いて画素部が構成された有機ＥＬ装置の構成例と、当該有機ＥＬ装置を表示部として備える電子機器の具体例について説明する。
【００３９】
図６は、有機ＥＬ装置の構成例を説明するブロック図である。図６に示す有機ＥＬ装置１００は、上述した画素回路を用いて構成される画素部１０２をマトリクス状に配列してなる表示エリア１０１と、その周囲に配置される各ドライバ回路１０３〜１０６と、を含んで構成されている。画素部１０２は、上述した画素回路１、１ａ又は１ｂのいずれかを用いて構成されている。ドライバ回路１０３は各選択線３０に選択信号ＹＳＥＬを供給する。ドライバ回路１０４は各リセット線３１にリセット信号ＹＥＲＳを供給する。ドライバ回路１０５は各データ線３３にデータ信号ＶＤＡＴを供給する。ドライバ回路１０６は各電源線３４に駆動電圧ＶＯＥＬを供給する。
【００４０】
図７は、有機ＥＬ装置を表示部として備える電子機器の具体例を示す斜視図である。図７（Ａ）は、電子機器の一例である携帯電話機を示す斜視図である。この携帯電話機１０００は、本実施形態にかかる有機ＥＬ装置１００を用いて構成された表示部１００１を備えている。図７（Ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１００は、本実施形態にかかる有機ＥＬ装置１００を用いて構成された表示部１１０１を備えている。図７（Ｃ）は、電子機器の一例である携帯型情報処理装置１２００を示す斜視図である。この携帯型情報処理装置１２００は、キーボード等の入力部１２０１、演算手段や記憶手段などが格納された本体部１２０２、及び本実施形態にかかる有機ＥＬ装置１００を用いて構成された表示部１２０３を備えている。
【００４１】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【図面の簡単な説明】
【００４２】
【図１】有機ＥＬ素子の基本構造を説明する概略断面図である。
【図２】有機ＥＬ素子の等価回路を説明する回路図である。
【図３】画素回路の構成例を説明する回路図である。
【図４】画素回路の他の構成例を説明する回路図である。
【図５】画素回路の他の構成例を説明する回路図である。
【図６】有機ＥＬ装置の構成例を説明するブロック図である。
【図７】有機ＥＬ装置を表示部として備える電子機器の具体例を示す斜視図である。
【符号の説明】
【００４３】
１…画素回路、１０…有機ＥＬ素子、１１、１２…電極、１３…有機ＥＬ層、１４…発光ダイオード、１５…抵抗、１６…キャパシタ、２０…第１トランジスタ、２１…第２トランジスタ、２２…第３トランジスタ、２３…第４トランジスタ、２４…保持キャパシタ、３０…選択線、３１…リセット線、３２…カソード線、３３…データ線、３４…電源線、１００…有機ＥＬ装置
【図１】
2007101798.tif 000003
【図２】
2007101798.tif 000004
【図３】
2007101798.tif 000005
【図４】
2007101798.tif 000006
【図５】
2007101798.tif 000007
【図６】
2007101798.tif 000008
【図７】
2007101798.tif 000009