(57)【要約】【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域における第１の領域に形成された第１導電型の第１のＭＩＳトランジスタを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記第１の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、金属によりフルシリサイド化された第１のゲート電極と、
前記第１の領域における前記第１のゲート電極の側方に形成された第１のソースドレイン領域と、
前記第１のゲート電極及び第１のソースドレイン領域を覆うように形成され、前記第１の領域における前記第１のゲート電極の下側部分に応力歪みを生じさせる絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体領域における第２の領域に形成された第２導電型の第２のＭＩＳトランジスタをさらに備え、
前記第２のＭＩＳトランジスタは、
前記第２の領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、金属によりフルシリサイド化された第２のゲート電極と、
前記第２の領域における前記第２のゲート電極の側方に形成された第２のソースドレイン領域と、
少なくとも前記第２のソースドレイン領域を覆うように形成された前記絶縁膜とを備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１導電型はｎ型で且つ前記第２導電型はｐ型であり、前記応力歪みは引っ張り応力歪みであることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極及び第２のゲート電極は互いのシリサイド組成が同一であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、シリコン、酸素及び窒素を主成分とするゲート絶縁膜であることを特徴とする半導体装置。
【請求項６】
請求項２又は３に記載の半導体装置において、
前記第１のゲート電極及び第２のゲート電極は互いのシリサイド組成が異なり、且つ、前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、高誘電体からなるゲート絶縁膜であることを特徴とする半導体装置。
【請求項７】
請求項２〜６のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、前記第２のゲート電極の上をも覆っていることを特徴とする半導体装置。
【請求項８】
請求項２〜７のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と第２の絶縁膜とを有し、
前記第１のゲート電極及び第２のゲート電極の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されており、
前記第１のソースドレイン領域及び第２のソースドレイン領域の上には、前記第１の絶縁膜及び第２の絶縁膜が順次形成されていることを特徴とする半導体装置。
【請求項９】
（図５（ｃ）の構成）
請求項２〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、
前記絶縁膜は、第１の絶縁膜と第２の絶縁膜とを有し、
前記第１のゲート電極及び第２のゲート電極の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されており、
前記第１のソースドレイン領域及び第２のソースドレイン領域の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されており、
前記第１のサイドウォール及び第２のサイドウォールの側面上には、前記第１の絶縁膜及び第２の絶縁膜が順次形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２〜６のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、前記第２のゲート電極の上には形成されていないことを特徴とする半導体装置。
【請求項１１】
請求項２〜６及び１０のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と第２の絶縁膜とを有し、
前記第１のゲート電極の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されており、
前記第１のソースドレイン領域の上には、前記第１の絶縁膜及び前記第２の絶縁膜が順次形成されており、
前記第２のソースドレイン領域の上には、前記絶縁膜のうち前記第１の絶縁膜のみが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項２〜６、１０のうちいずれか１項に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜とを有し、
前記第１のゲート電極の上及び前記第１のソースドレイン領域の上には、前記絶縁膜のうち前記第１の絶縁膜のみが形成されており、
前記第２のソースドレイン領域の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されていることを特徴とする半導体装置。
【請求項１３】
請求項２〜６、１０のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜とを有し、
前記第１のゲート電極の上及び前記第１のソースドレイン領域の上には、前記絶縁膜のうち前記第１の絶縁膜のみが形成されており、
前記第１のサイドウォールの側面上には、前記第２の絶縁膜及び第１の絶縁膜が順次形成されており、
前記第２のソースドレイン領域の上及び前記第２のサイドウォールの側面上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されていることを特徴とする半導体装置。
【請求項１４】
請求項２〜６、１０〜１３のうちいずれか１項に記載の半導体装置において、
前記第２のソースドレイン領域の上には、前記絶縁膜を介在させて層間絶縁膜が形成されており、
前記第１のソースドレイン領域の上には、前記層間絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記絶縁膜は、第１の絶縁膜と第２の絶縁膜とを有し、
前記第１のゲート電極の上には、前記絶縁膜のうち前記第２の絶縁膜のみが形成されており、
前記第１のソースドレイン領域の上には、前記第１の絶縁膜及び第２の絶縁膜が順次形成されていることを特徴とする半導体装置。
【請求項１６】
半導体領域における第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上にゲートパターンを有する第１のゲート形成用シリコン膜を形成する工程（ｂ）と、
前記第１の領域における前記ゲート形成用シリコン膜の側方に第１導電型の第１のソースドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１のゲート形成用シリコン膜の上に第１の金属膜を堆積し熱処理を行なうことにより、前記第１の金属膜により前記第１のゲート形成用シリコン膜がフルシリサイド化された第１のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極及び第１のソースドレイン領域上に、前記第１の領域に応力歪みを生じさせる絶縁膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記半導体領域における第２の領域上に第２のゲート絶縁膜を形成し、
前記工程（ｂ）では、前記第２のゲート絶縁膜上にゲートパターンを有する第２のゲート形成用シリコン膜を形成し、
前記工程（ｃ）は、前記第２の領域における前記第２のゲート形成用シリコン膜の側方に第２導電型の第２のソースドレイン領域を形成する工程を含み、
前記工程（ｄ）では、前記第２のゲート形成用シリコン膜の上に前記第１の金属膜を堆積し熱処理を行なうことにより、前記第１の金属膜により前記第２のゲート形成用シリコン膜がフルシリサイド化された第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｆ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜を除去する工程（ｇ）とをさらに備え、
前記工程（ｅ）では、前記第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、前記絶縁膜となる第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｆ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜を除去する工程（ｇ）とを備え、
前記工程（ｄ）と前記工程（ｅ）との間に、前記第１の領域及び第２の領域の上の前記第１の絶縁膜を除去する工程（ｈ）を備え、
前記工程（ｅ）では、前記第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、前記絶縁膜となる第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の側面上に、第１のサイドウォール及び第２のサイドウォールを形成する工程（ｆ）を備え、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｇ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜を除去する工程（ｈ）とを備え、
前記工程（ｄ）と前記工程（ｅ）との間に、前記第１のソースドレイン領域及び第２のソースドレイン領域の上の前記第１の絶縁膜を除去し、前記第１のサイドウォール及び第２のサイドウォールの側面上に前記第１の絶縁膜を残存させる工程（ｉ）を備え、
前記工程（ｅ）では、前記第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、前記絶縁膜となる第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、前記第１の絶縁膜上に層間絶縁膜を形成する工程（ｆ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜及び層間絶縁膜を除去する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記第１の領域の上の前記層間絶縁膜を除去する工程（ｈ）とを備え、
前記工程（ｅ）では、前記第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、前記第２の領域の上に形成された前記第２の絶縁膜を除去することにより、前記第２の絶縁膜からなる前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、前記第１の絶縁膜上に層間絶縁膜を形成する工程（ｆ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜及び層間絶縁膜を除去する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記第１の領域の上の前記層間絶縁膜及び第１の絶縁膜を除去する工程（ｈ）とを備え、
前記工程（ｅ）では、前記第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、前記第２の領域の上に形成された前記第２の絶縁膜を除去することにより、前記第２の絶縁膜からなる前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の側面上に、第１のサイドウォール及び第２のサイドウォールを形成する工程（ｆ）を備え、
前記工程（ｃ）と前記工程（ｄ）との間に、
前記第１の領域及び第２の領域の上に、前記第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、前記第１の絶縁膜上に層間絶縁膜を形成する工程（ｇ）と、
前記第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の前記第１の絶縁膜及び層間絶縁膜を除去する工程（ｈ）と、
前記工程（ｈ）よりも後に、前記第１の領域の上の前記層間絶縁膜を除去する工程（ｉ）と、
前記工程（ｉ）よりも後に、前記第１のソースドレイン領域の上の前記第１の絶縁膜を除去し、前記第１のサイドウォールの側面上に前記第１の絶縁膜を残存させる工程（ｊ）とを備え、
前記工程（ｅ）では、前記第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、前記第２の領域の上に形成された前記第２の絶縁膜を除去することにより、前記第２の絶縁膜からなる前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド（Fully Silicided：ＦＵＳＩ）構造を持つゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ますます微細化を続けるＣＭＩＳ(complementary metal-insulator-semiconductor）デバイスにおいて、ゲート電極の空乏化を防止する目的で、ゲート電極をメタル化したメタルゲート電極の検討が盛んに行なわれている。なかでも、ポリシリコンからなるゲート電極を完全にシリサイド（ＦＵＳＩ）化したシリサイド電極であるＦＵＳＩゲート電極が提案されている。
【０００３】
以下、第１の従来例に係る半導体装置及びその製造方法について図１２（ａ）〜図１２（ｃ）を参照しながら説明する（非特許文献１を参照）。図１２（ａ）に示すように、半導体基板１０１は素子分離領域１０２により、ｎ型ＭＩＳトランジスタが形成されるＮＭＩＳ領域Ａとｐ型ＭＩＳトランジスタが形成されるＰＭＩＳ領域Ｂとに区画されている。
【０００４】
まず、半導体基板１０１上のＮＭＩＳ領域Ａ及びＰＭＩＳ領域Ｂに、それぞれゲート絶縁膜１０３Ａ、１０３Ｂ及びポリシリコンからなるゲート形成用シリコン膜１０４Ａ、１０４Ｂを順次形成してパターニングし、パターニングされたゲート形成用シリコン膜１０４Ａ、１０４Ｂをそれぞれマスクとして、半導体基板１０１にｎ型エクステンション領域１０５Ａ、Ｐ型エクステンション領域１０５Ｂをそれぞれ形成する。その後、各ゲート絶縁膜１０３Ａ、１０３Ｂを含め各ゲート形成用シリコン膜１０４Ａ、１０４Ｂの両側面上に、それぞれ絶縁性のサイドウォール１０６を形成する。続いて、半導体基板１０１に各ゲート形成用シリコン膜１０４Ａ、１０４Ｂ及各びサイドウォール１０６をマスクとしてｎ型ソースドレイン領域１０７Ａと、ｐ型ソースドレイン領域１０７Ｂとをそれぞれ形成する。その後、半導体基板１０１における露出したｎ型ソースドレイン領域１０７Ａ及びｐ型ソースドレイン領域１０７ｂの上部をそれぞれニッケル等によりシリサイド化してそれぞれシリサイド膜１０７ａ、１０７ｂを形成する。その後、半導体基板１０１の全面に、絶縁性のエッチングストッパ膜１０８と層間絶縁膜１０９とを各ゲート形成用シリコン膜１０４Ａ、１０４Ｂ及び各サイドウォール１０６を覆うように堆積した後、堆積した層間絶縁膜１０９の上部を研磨して各ゲート形成用シリコン膜１０４Ａ、１０４Ｂを露出する。
【０００５】
次に、図１２（ｂ）に示すように、層間絶縁膜１０９のＮＭＩＳ領域Ａを覆うレジストパターン１１０を形成し、その後、ＰＭＩＳ領域Ｂのゲート形成用シリコン膜１０４Ｂの上部をエッチングにより除去する。
【０００６】
次に、図１２（ｃ）に示すように、レジストパターン１１０を除去した後、各ゲート形成用シリコン膜１０４Ａ、１０４Ｂをニッケルによりそれぞれフルシリサイド化して、ＮＭＩＳ領域Ａにシリサイドゲート電極１１４Ａを形成し、ＰＭＩＳ領域Ｂにシリサイドゲート電極１１４Ｂを形成する。第１の従来例においては、ＰＭＩＳ領域Ｂにおけるシリサイドゲート電極１１４Ｂは、ＮＭＩＳ領域Ａのシリサイドゲート電極１１４Ａと比べてポリシリコンのニッケルに対する反応量を減らしているため、ニッケルの組成比が高くなっている。
【０００７】
一方、第２の従来例として、ＭＩＳトランジスタの駆動力を向上する目的で、大きな応力を持つ絶縁膜でトランジスタを覆うことにより、半導体基板のゲート電極の下側に位置するチャネル領域に応力歪みを与える構成が提案されている。例えば、非特許文献２には、ｎ型ＭＩＳトランジスタは引っ張り応力を持つシリコン窒化膜で覆い、ｐ型ＭＩＳトランジスタは圧縮応力を持つシリコン窒化膜で覆うことにより、各チャネル領域に応力歪みを与えて、トランジスタの特性を向上させる手法が記載されている。なお、非特許文献２に係るゲート電極はフルシリサイド化されていない。
【０００８】
以下、本願明細書においては、このようなトランジスタのチャネル領域に応力歪みを与える絶縁膜をストレッサ膜と呼ぶこととする。
【非特許文献１】ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．２００４，ｐｐ．９５−９８
【非特許文献２】ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．２００４，ｐｐ．２１３−２１６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記第１の従来例に係る半導体装置の製造方法は、ＦＵＳＩ化されたシリサイドゲート電極１１４Ａ、１１４Ｂを形成する際に、ゲート形成用シリコン膜１０４Ａ、１０４Ｂを形成した後、該ゲート形成用シリコン膜１０４Ａ、１０４Ｂの上面を露出した状態でシリサイド化するため、第２の従来例のように、ストレッサ膜でシリサイドゲート電極１１４Ａ、１１４Ｂを覆うことができないという問題がある。
【００１０】
前記に鑑み、本発明は、ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、トランジスタのゲート電極をＦＵＳＩ化した後にトランジスタの全体をストレッサ膜で覆う構成とする。
【００１２】
具体的に、本発明に係る半導体装置は、半導体領域における第１の領域に形成された第１導電型の第１のＭＩＳトランジスタを備えた半導体装置を対象とし、第１のＭＩＳトランジスタは、第１の領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、金属によりフルシリサイド化された第１のゲート電極と、第１の領域における第１のゲート電極の側方に形成された第１のソースドレイン領域と、第１のゲート電極及び第１のソースドレイン領域を覆うように形成され、第１の領域における第１のゲート電極の下側部分に応力歪みを生じさせる絶縁膜とを備えていることを特徴とする。
【００１３】
本発明の半導体装置によると、半導体領域における第１の領域上に、第１のゲート電極及び第１のソースドレイン領域を覆うように形成され、第１の領域における第１のゲート電極の下側部分に応力歪みを生じさせる絶縁膜（すなわちストレッサ膜）を備えているため、第１のトランジスタにおける第１のゲート電極の下側部分すなわちチャネル領域に応力歪みを確実に生じさせることができる。その結果、第１のトランジスタの電気的特性を向上させることができる。
【００１４】
本発明の半導体装置は、半導体領域における第２の領域に形成された第２導電型の第２のＭＩＳトランジスタをさらに備え、第２のＭＩＳトランジスタは、第２の領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され、金属によりフルシリサイド化された第２のゲート電極と、第２の領域における第２のゲート電極の側方に形成された第２のソースドレイン領域と、少なくとも第２のソースドレイン領域を覆うように形成された絶縁膜とを備えていることが好ましい。このようにすると、相補型ＭＩＳ（ＣＭＩＳ）トランジスタを実現できる。
【００１５】
本発明の半導体装置において、第１導電型はｎ型で且つ第２導電型はｐ型であり、応力歪みは引っ張り応力歪みであることが好ましい。
【００１６】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、第１のゲート電極及び第２のゲート電極は互いのシリサイド組成が同一であってもよい。
【００１７】
この場合に、第１のゲート絶縁膜及び第２のゲート絶縁膜は、シリコン、酸素及び窒素を主成分とするゲート絶縁膜であることが好ましい。
【００１８】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、第１のゲート電極及び第２のゲート電極は互いのシリサイド組成が異なり、且つ、第１のゲート絶縁膜及び第２のゲート絶縁膜は、高誘電体からなるゲート絶縁膜であることが好ましい。
【００１９】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、絶縁膜は第２のゲート電極の上をも覆っていてもよい。
【００２０】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、絶縁膜は第１の絶縁膜と第２の絶縁膜とを有し、第１のゲート電極及び第２のゲート電極の上には、絶縁膜のうち第２の絶縁膜のみが形成されており、第１のソースドレイン領域及び第２のソースドレイン領域の上には、第１の絶縁膜及び第２の絶縁膜が順次形成されていることが好ましい。
【００２１】
本発明の半導体装置は、第２のＭＩＳトランジスタを備えている場合に、第１のゲート電極の側面上に形成された第１のサイドウォールと、第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、絶縁膜は第１の絶縁膜と第２の絶縁膜とを有し、第１のゲート電極及び第２のゲート電極の上には、絶縁膜のうち第２の絶縁膜のみが形成されており、第１のソースドレイン領域及び第２のソースドレイン領域の上には、絶縁膜のうち第２の絶縁膜のみが形成されており、第１のサイドウォール及び第２のサイドウォールの側面上には、第１の絶縁膜及び第２の絶縁膜が順次形成されていてもよい。
【００２２】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、絶縁膜は第２のゲート電極の上には形成されていないことが好ましい。
【００２３】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、絶縁膜は第１の絶縁膜と第２の絶縁膜とを有し、第１のゲート電極の上には、絶縁膜のうち第２の絶縁膜のみが形成されており、第１のソースドレイン領域の上には、第１の絶縁膜及び第２の絶縁膜が順次形成されており、第２のソースドレイン領域の上には、絶縁膜のうち第１の絶縁膜のみが形成されていることが好ましい。
【００２４】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、絶縁膜は第１の絶縁膜と、第１の絶縁膜よりも膜厚が薄い第２の絶縁膜とを有し、第１のゲート電極の上及び第１のソースドレイン領域の上には、絶縁膜のうち第１の絶縁膜のみが形成されており、第２のソースドレイン領域の上には、絶縁膜のうち第２の絶縁膜のみが形成されていることが好ましい。
【００２５】
本発明の半導体装置は、第２のＭＩＳトランジスタを備えている場合に、第１のゲート電極の側面上に形成された第１のサイドウォールと、第２のゲート電極の側面上に形成された第２のサイドウォールとをさらに備え、絶縁膜は、第１の絶縁膜と、第１の絶縁膜よりも膜厚が薄い第２の絶縁膜とを有し、第１のゲート電極の上及び第１のソースドレイン領域の上には、絶縁膜のうち第１の絶縁膜のみが形成されており、第１のサイドウォールの側面上には、第２の絶縁膜及び第１の絶縁膜が順次形成されており、第２のソースドレイン領域の上及び第２のサイドウォールの側面上には、絶縁膜のうち第２の絶縁膜のみが形成されていることが好ましい。
【００２６】
本発明の半導体装置が第２のＭＩＳトランジスタを備えている場合に、第２のソースドレイン領域の上には絶縁膜を介在させて層間絶縁膜が形成されており、第１のソースドレイン領域の上には層間絶縁膜が形成されていないことが好ましい。
【００２７】
本発明の半導体装置において、絶縁膜は第１の絶縁膜と第２の絶縁膜とを有し、第１のゲート電極の上には、絶縁膜のうち第２の絶縁膜のみが形成されており、第１のソースドレイン領域の上には、第１の絶縁膜及び第２の絶縁膜が順次形成されていることが好ましい。
【００２８】
本発明に係る半導体装置の製造方法は、半導体領域における第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上にゲートパターンを有する第１のゲート形成用シリコン膜を形成する工程（ｂ）と、第１の領域におけるゲート形成用シリコン膜の側方に第１導電型の第１のソースドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１のゲート形成用シリコン膜の上に第１の金属膜を堆積し熱処理を行なうことにより、第１の金属膜により第１のゲート形成用シリコン膜がフルシリサイド化された第１のゲート電極を形成する工程（ｄ）と、第１のゲート電極及び第１のソースドレイン領域上に、第１の領域に応力歪みを生じさせる絶縁膜を形成する工程（ｅ）とを備えていることを特徴とする。
【００２９】
本発明の半導体装置の製造方法によると、ゲートパターンを有する第１のゲート形成用シリコン膜をフルシリサイド化して第１のゲート電極を形成した後、半導体領域における第１の領域上に該第１の領域に応力歪みを生じさせる絶縁膜（すなわちストレッサ膜）を第１のゲート電極及び第１のソースドレイン領域上に形成するため、第１のトランジスタにおける第１のゲート電極の下側部分すなわちチャネル領域に応力歪みを確実に生じさせることができる。その結果、第１のトランジスタの電気的特性を向上させることができる。
【００３０】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体領域における第２の領域上に第２のゲート絶縁膜を形成し、工程（ｂ）では、第２のゲート絶縁膜上にゲートパターンを有する第２のゲート形成用シリコン膜を形成し、工程（ｃ）は、第２の領域における第２のゲート形成用シリコン膜の側方に第２導電型の第２のソースドレイン領域を形成する工程を含み、工程（ｄ）では、第２のゲート形成用シリコン膜の上に第１の金属膜を堆積し熱処理を行なうことにより、第１の金属膜により第２のゲート形成用シリコン膜がフルシリサイド化された第２のゲート電極を形成することが好ましい。
【００３１】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｃ）と工程（ｄ）との間に、第１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｆ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜を除去する工程（ｇ）とをさらに備え、工程（ｅ）では、第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、絶縁膜となる第２の絶縁膜を形成することが好ましい。このようにすると、第１及び第２のゲート電極をフルシリサイド化するために、第１の絶縁膜の各ゲート形成用シリコン膜の上側部分を除去したとしても、第２の第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、絶縁膜となる第２の絶縁膜を形成するため、第１のトランジスタにおける第１のゲート電極の下側部分すなわちチャネル領域に応力歪みを確実に生じさせることができる。
【００３２】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｃ）と工程（ｄ）との間に、第１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｆ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜を除去する工程（ｇ）とを備え、工程（ｄ）と工程（ｅ）との間に、第１の領域及び第２の領域の上の第１の絶縁膜を除去する工程（ｈ）を備え、工程（ｅ）では、第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、絶縁膜となる第２の絶縁膜を形成することが好ましい。
【００３３】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｂ）と工程（ｃ）との間に、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の側面上に、第１のサイドウォール及び第２のサイドウォールを形成する工程（ｆ）を備え、工程（ｃ）と工程（ｄ）との間に、第１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成する工程（ｇ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜を除去する工程（ｈ）とを備え、工程（ｄ）と工程（ｅ）との間に、第１のソースドレイン領域及び第２のソースドレイン領域の上の第１の絶縁膜を除去し、第１のサイドウォール及び第２のサイドウォールの側面上に第１の絶縁膜を残存させる工程（ｉ）を備え、工程（ｅ）では、第１のゲート電極、第２のゲート電極、第１のソースドレイン領域及び第２のソースドレイン領域を覆うように、絶縁膜となる第２の絶縁膜を形成してもよい。
【００３４】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｃ）と工程（ｄ）との間に、第１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、第１の絶縁膜上に層間絶縁膜を形成する工程（ｆ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜及び層間絶縁膜を除去する工程（ｇ）と、工程（ｇ）よりも後に、第１の領域の上の層間絶縁膜を除去する工程（ｈ）とを備え、工程（ｅ）では、第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、第２の領域の上に形成された第２の絶縁膜を除去することにより、第２の絶縁膜からなる絶縁膜を形成することが好ましい。このようにすると、半導体領域における第２の領域に形成された第２のトランジスタにおける第２のゲート電極の下側部分すなわち第２のトランジスタのチャネル領域に生じる応力歪みを低減することができる。
【００３５】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｃ）と工程（ｄ）との間に、第１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、第１の絶縁膜上に層間絶縁膜を形成する工程（ｆ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜及び層間絶縁膜を除去する工程（ｇ）と、工程（ｇ）よりも後に、第１の領域の上の層間絶縁膜及び第１の絶縁膜を除去する工程（ｈ）とを備え、工程（ｅ）では、第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、第２の領域の上に形成された第２の絶縁膜を除去することにより、第２の絶縁膜からなる絶縁膜を形成してもよい。
【００３６】
本発明の半導体装置の製造方法は、第２の領域上に第２のゲート絶縁膜を形成する場合に、工程（ｂ）と工程（ｃ）との間に、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の側面上に、第１のサイドウォール及び第２のサイドウォールを形成する工程（ｆ）を備え、工程（ｃ）と工程（ｄ）との間に、１の領域及び第２の領域の上に、第１の領域に応力歪みを生じさせる第１の絶縁膜を形成した後、第１の絶縁膜上に層間絶縁膜を形成する工程（ｇ）と、第１のゲート形成用シリコン膜及び第２のゲート形成用シリコン膜の上の第１の絶縁膜及び層間絶縁膜を除去する工程（ｈ）と、工程（ｈ）よりも後に、第１の領域の上の層間絶縁膜を除去する工程（ｉ）と、工程（ｉ）よりも後に、第１のソースドレイン領域の上の第１の絶縁膜を除去し、第１のサイドウォールの側面上に第１の絶縁膜を残存させる工程（ｊ）とを備え、工程（ｅ）では、第１の領域及び第２の領域の上に第２の絶縁膜を形成した後、第２の領域の上に形成された第２の絶縁膜を除去することにより、第２の絶縁膜からなる絶縁膜を形成してもよい。
【発明の効果】
【００３７】
本発明に係る半導体装置及びその製造方法によると、ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成することができるため、半導体装置の電気的特性例えば電流駆動能力を向上することができる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３９】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１は、シャロートレンチアイソレーション（ＳＴＩ）よりなる素子分離領域２によって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタ形成領域Ｒｐとに区画されている。
【００４０】
ｎ型ＭＩＳトランジスタ形成領域Ｒｎに形成されたｎ型ＭＩＳトランジスタ１００Ａは、半導体基板１のｐ型ウェル領域（図示せず）上に形成された例えば酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜３Ａと、該ゲート絶縁膜３Ａの上に形成されたニッケル（Ｎｉ）によりＦＵＳＩ化されたフルシリサイドゲート電極２４Ａと、半導体基板１の上部におけるフルシリサイドゲート電極２４Ａの両側方に形成されたｎ型エクステンション領域７Ａと、該ｎ型エクステンション領域７Ａと接続してその外側に形成され且つｎ型エクステンション領域７Ａよりも深い接合を持つｎ型ソースドレイン領域１０Ａとから構成されている。ｎ型ソースドレイン領域１０Ａの上部にはニッケルシリサイドからなるシリサイド膜１０ａが形成されている。
【００４１】
同様に、ｐ型ＭＩＳトランジスタ形成領域Ｒｐに形成されたｐ型ＭＩＳトランジスタ１００Ｂは、半導体基板１のｎ型ウェル領域（図示せず）上に形成された酸窒化シリコンからなるゲート絶縁膜３Ｂと、該ゲート絶縁膜３Ｂの上に形成されたニッケルによりＦＵＳＩ化されたフルシリサイドゲート電極２４Ｂと、半導体基板１の上部におけるフルシリサイドゲート電極２４Ｂの両側方に形成されたｐ型エクステンション領域７Ｂと、該ｐ型エクステンション領域７Ｂと接続してその外側に形成され且つｐ型エクステンション領域７Ｂよりも深い接合を持つｐ型ソースドレイン領域１０Ｂとから構成されている。ｐ型ソースドレイン領域１０Ｂの上部にはニッケルシリサイドからなるシリサイド膜１０ｂが形成されている。
【００４２】
各フルシリサイドゲート電極２４Ａ及び２４Ｂのゲート長方向の両側面上には、例えば酸化シリコンからなり断面Ｌ字状の第１のサイドウォール８Ａ及び８Ｂを介在させた窒化シリコン（Ｓｉ3Ｎ4）からなる第２のサイドウォール９Ａ及び９Ｂがそれぞれ形成されている。
【００４３】
半導体基板１の主面上並びに各第２のサイドウォール９Ａ及び９Ｂの外側の側面上には、窒化シリコン（Ｓｉ3Ｎ4）からなる第１の下地絶縁膜１２が形成されている。さらに、第１の下地絶縁膜１２の上には、各フルシリサイドゲート電極２４Ａ及び２４Ｂ並びに各第２のサイドウォール９Ａ及び９Ｂのそれぞれ露出した上面を含め全面にわたって、窒化シリコンからなる第２の下地絶縁膜１７が形成されている。ここで、各フルシリサイドゲート電極２４Ａ及び２４Ｂの上には、第１の下地絶縁膜１２は形成されておらず、第２の下地絶縁膜１７のみが形成されている。
【００４４】
第２の下地絶縁膜１７の上には、酸化シリコンからなる第２の層間絶縁膜１４がその上部が平坦化されて形成されており、該第２の層間絶縁膜１４における各ソースドレイン領域１０Ａ及び１０Ｂの上側部分には、各ソースドレイン領域１０Ａ及び１０Ｂのシリサイド膜１０ａ及び１０ｂと接続されたチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜及びタングステン（Ｗ）からなるコンタクトプラグ１６Ａ及び１６Ｂがそれぞれ形成されている。
【００４５】
第１の実施形態の特徴として、第１の下地絶縁膜１２は、引っ張り応力を有するストレッサ膜として機能し、さらに第２の層間絶縁膜１４に各コンタクトプラグ１６Ａ及び１６Ｂを形成するための各コンタクトホール１４ａ及び１４ｂを形成する際のエッチングストッパ膜としても機能する。なお、本願明細書において、引っ張り応力を有するストレッサ膜とは、半導体基板１における各フルシリサイドゲート電極２４Ａ及び２４Ｂの直下に位置するチャネル領域のゲート長方向に対して引っ張り応力を印加することができる膜をいう。
【００４６】
さらに、第２の下地絶縁膜１７は、第１の下地絶縁膜１２と同様に引っ張り応力を有するストレッサ膜及び各コンタクトホール１４ａ及び１４ｂの形成時のエッチングストッパ膜として機能し、第１の下地絶縁膜１２の上で且つ各第２のサイドウォール９Ａ及び９Ｂの上面並びに各フルシリサイドゲート電極２４Ａ及び２４Ｂの上面をも途切れることなく全面的に覆うように形成されている。このため、第２の下地絶縁膜１７は、各フルシリサイドゲート電極２４Ａ及び２４Ｂの上面を覆わずに不連続に形成された第１の下地絶縁膜１２と比べて、各チャネル領域に対して引っ張り応力を確実に印加することができる。その結果、特にｎ型ＭＩＳトランジスタ１００Ａは、該ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域に印加される引っ張り応力によって、その電流駆動能力が向上する。
【００４７】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４８】
図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４９】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１の上に、通常の素子分離形成法により、シャロートレンチアイソレーション（ＳＴＩ）よりなる素子分離領域２を形成する。これにより、半導体基板１をｎ型ＭＩＳトランジスタの活性領域となるｎ型ＭＩＳトランジスタ形成領域Ｒｎとｐ型ＭＩＳトランジスタの活性領域となるｐ型ＭＩＳトランジスタ形成領域Ｒｐとに区画する。続いて、半導体基板１におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎにｐ型不純物をイオン注入してｐ型ウェル領域（図示せず）を形成する。続いて、半導体基板１におけるｐ型ＭＩＳトランジスタ形成領域Ｒｐにｎ型不純物をイオン注入してｎ型ウェル領域（図示せず）を形成する。なお、ｐ型ウェル領域とｎ型ウェル領域との形成順序は問われない。
【００５０】
続いて、半導体基板１の上に、ゲート絶縁膜となる厚さが２ｎｍの酸窒化シリコン膜、ゲート形成用シリコン膜となる厚さが１００ｎｍのポリシリコン膜及び該ポリシリコン膜を保護する保護絶縁膜となる酸化シリコン膜を順次形成する。なお、ゲート絶縁膜となる酸窒化シリコン膜は、酸化シリコン膜を熱酸化法により形成した後、プラズマ窒化法により、形成された酸化シリコン膜中に窒素を導入することにより形成するか、又は半導体基板１に対して酸化窒化処理を行なうことにより形成してもよい。続いて、リソグラフィ法及び異方性のドライエッチング法により、酸化シリコン膜、ポリシリコン膜及び酸窒化シリコン膜を順次エッチングすることにより、酸窒化シリコン膜からゲート絶縁膜３Ａ及び３Ｂを形成し、ポリシリコン膜からゲート形成用シリコン膜４Ａ及び４Ｂを形成し、さらに酸化シリコン膜から各ゲート形成用シリコン膜４Ａ及び４Ｂを保護するゲート上保護絶縁膜５Ａ及び５Ｂを形成する。ここで、酸化シリコン膜及び酸窒化シリコン膜に対しては、フルオロカーボンを主成分とするエッチングガスを用い、ポリシリコン膜に対しては、塩素又は臭化水素を主成分とするエッチングガスを用いる。これにより、半導体基板１上におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎには、ゲート絶縁膜３Ａ、ゲート形成用シリコン膜４Ａ及びゲート上保護絶縁膜５Ａよりなるｎ型ゲート形成部６Ａが形成される。これと同時に、半導体基板１上におけるｐ型ＭＩＳトランジスタ形成領域Ｒｐには、ゲート絶縁膜３Ｂ、ゲート形成用シリコン膜４Ｂ及びゲート上保護絶縁膜５Ｂからなるｐ型ゲート形成部６Ｂが形成される。
【００５１】
続いて、半導体基板１のｎ型ＭＩＳトランジスタ形成領域Ｒｎに、ｎ型ゲート形成部６Ａをマスクとしてｎ型不純物をイオン注入することにより、半導体基板１のｎ型ゲート形成部６Ａの両側方にｎ型エクステンション領域７Ａを形成する。さらに、この後に、ｎ型ゲート形成部６Ａをマスクとして、半導体基板１のｎ型ＭＩＳトランジスタ形成領域Ｒｎにｎ型不純物をイオン注入することにより、各ｎ型エクステンション領域７Ａの下側にｐ型ポケット領域（図示せず）を形成してもよい。なお、ｎ型エクステンション領域７Ａを形成する際のイオン注入条件は、例えばヒ素イオンを用いて、注入エネルギーを３ｋｅＶとし、注入ドーズ量を１×１０15／ｃｍ2 とする。また、ｐ型ポケット領域を形成する際のイオン注入条件は、例えばボロンイオンを用いて、注入エネルギーを１０ｋｅＶとし、注入ドーズ量を１×１０13／ｃｍ2 とする。
【００５２】
続いて、半導体基板１のｐ型ＭＩＳトランジスタ形成領域Ｒｐに、ｐ型ゲート形成部６Ｂをマスクとしてｐ型不純物をイオン注入することにより、半導体基板１のｐ型ゲート形成部６Ｂの両側方にｐ型エクステンション領域７Ｂを形成する。さらに、この後に、ｐ型ゲート形成部６Ｂをマスクとして、半導体基板１のｐ型ＭＩＳトランジスタ形成領域Ｒｐにｐ型不純物をイオン注入することにより、各ｐ型エクステンション領域７Ｂの下側にｎ型ポケット領域（図示せず）を形成してもよい。なお、ｐ型エクステンション領域７Ｂを形成する際のイオン注入条件は、例えばボロンイオンを用いて、注入エネルギーを０．５ｋｅＶとし、注入ドーズ量を１×１０14／ｃｍ2 とする。また、ｎ型ポケット領域を形成する際のイオン注入条件は、例えばヒ素イオンを用いて、注入エネルギーを３０ｋｅＶとし、注入ドーズ量を１×１０13／ｃｍ2 とする。また、ｎ型エクステンション領域７Ａ、ｐ型ポケット領域、ｐ型エクステンション領域７Ｂ及びｎ型ポケット領域の形成順序はこれに限られない。
【００５３】
次に、図２（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１上に各ゲート形成部６Ａ及び６Ｂを含む全面にわたって、厚さが１０ｎｍの酸化シリコンからなる第１の絶縁膜と、厚さが６０ｎｍの窒化シリコンからなる第２の絶縁膜とを順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を異方的に順次エッチバックすることにより、ｎ型ゲート形成部６Ａ及びｐ型ゲート形成部６Ｂの各側面上に、第１の絶縁膜からなり断面Ｌ字状の第１のサイドウォール８Ａ及び８Ｂと、該第１のサイドウォール８Ａ及び８Ｂ上に第２の絶縁膜からなる第２のサイドウォール９Ａ及び９Ｂを形成する。なお、第１のサイドウォール８Ａ及び８Ｂは必ずしも設ける必要はない。
【００５４】
続いて、半導体基板１のｎ型ＭＩＳトランジスタ形成領域Ｒｎに、ｎ型ゲート形成部６Ａ並びに各サイドウォール８Ａ及び９Ａをマスクとして、ｎ型不純物であるヒ素イオンを、注入エネルギーが１０ｋｅＶで且つ注入ドーズ量が１×１０15／ｃｍ2 の注入条件でイオン注入することにより、半導体基板１の各サイドウォール８Ａ及び９Ａの両側方にｎ型エクステンション領域７Ａと接続されるｎ型ソースドレイン領域１０Ａを形成する。
【００５５】
続いて、半導体基板１のｐ型ＭＩＳトランジスタ形成領域Ｒｐに、ｐ型ゲート形成部６Ｂ並びに各サイドウォール８Ｂ及び９Ｂをマスクとして、ｐ型不純物であるボロンイオンを、注入エネルギーが２ｋｅＶで且つドーズ量が１×１０15／ｃｍ2 の注入条件でイオン注入することにより、半導体基板１の各サイドウォール８Ｂ及び９Ｂの両側方にｐ型エクステンション領域７Ｂと接続されるｐ型ソースドレイン領域１０Ｂを形成する。
【００５６】
次に、図２（ｃ）に示すように、例えばスパッタ法により、半導体基板１上の全面に、厚さが１０ｎｍのニッケル（Ｎｉ）からなる金属膜を形成する。続いて、金属膜を形成した半導体基板１に対して温度が５００℃の窒素雰囲気で２０秒間程度の熱処理を行なって、金属膜とそれと接触するシリコンとを互いに反応させることにより、ｎ型ソースドレイン領域１０Ａ及びｐ型ソース・ドレイン領域１０Ｂの上部に、それぞれシリサイド膜１０ａ及び１０ｂを選択的に形成する。その後、シリコンと未反応で残存している金属膜を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去する。
【００５７】
次に、図２（ｄ）に示すように、プラズマＣＶＤ法により、半導体基板１上のｎ型ゲート形成部６Ａ並びに各サイドウォール８Ａ及び９Ａとｐ型ゲート形成部６Ｂ並びに各サイドウォール８Ｂ及び９Ｂとを含む全面に、引っ張り応力が２ＧＰａで厚さが１０ｎｍの窒化シリコンからなる第１の下地絶縁膜１２を形成する。その後、ＣＶＤ法により、第１の下地絶縁膜１２の上に、リン（Ｐ）を添加した酸化シリコン膜（ＰＳＧ膜）からなる厚さが５００ｎｍの第１の層間絶縁膜１３を形成する。なお、第１の実施形態においては、第１の下地絶縁膜１２は、引っ張り応力を有するストレッサ膜であり、且つ後工程で形成される第２の層間絶縁膜１４にコンタクトホールを形成する際にはエッチングストッパ膜となる。
【００５８】
次に、図３（ａ）に示すように、化学機械研磨（ＣＭＰ）法により、形成された第１の層間絶縁膜１３に対してゲート上保護絶縁膜５Ａ及び５Ｂが露出するまで、第１の層間絶縁膜１３及び第１の下地絶縁膜１２を研磨して除去することにより、第１の層間絶縁膜１３及び該第１の層間絶縁膜１３から露出する第１の下地絶縁膜１２及びゲート上保護絶縁膜５Ａ及び５Ｂの上面を平坦化する。
【００５９】
次に、図３（ｂ）に示すように、酸化シリコンからなる各ゲート上保護絶縁膜５Ａ及び５Ｂ並びに第１の層間絶縁膜１３を、例えばフッ酸（ＨＦ）溶液を用いたウェットエッチングによりエッチングすることにより、各ゲート形成用シリコン膜４Ａ及び４Ｂを露出すると共に第１の層間絶縁膜１３を除去する。ここでは、第１の層間絶縁膜１３に、ゲート上保護絶縁膜５Ａ及び５Ｂと比べてエッチングレートが高い絶縁膜、例えばＰＳＧ膜を用いているため、第１の層間絶縁膜１３の膜厚が各ゲート上保護絶縁膜５Ａ及び５Ｂの膜厚よりも厚くても容易に除去することができる。
【００６０】
次に、例えばスパッタ法により、半導体基板１上の全面に、厚さが１００ｎｍのニッケルからなる金属膜（図示せず）を形成する。続いて、金属膜を形成した半導体基板１に対して、例えば温度が４００℃の窒素雰囲気で熱処理を行なって、各ゲート形成用シリコン膜４Ａ及び４Ｂのポリシリコンと該ポリシリコンと接触する金属とを互いに反応させることにより、各ゲート形成用シリコン膜４Ａ及び４Ｂをそれぞれフルシリサイド（ＦＵＳＩ）化してニッケルシリサイドからなるフルシリサイドゲート電極２４Ａ及び２４Ｂを形成する。その後、未反応で残存している金属膜を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去することにより、図３（ｃ）に示す構造を得る。
【００６１】
次に、図３（ｄ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上であって、第１の下地絶縁膜１２及び該第１の下地絶縁膜１２から露出する各フルシリサイドゲート電極２４Ａ及び２４Ｂ並びに第２のサイドウォール９Ａ及び９Ｂの上面を含む全面に、引っ張り応力が２ＧＰａで厚さが１０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７を形成する。続いて、ＣＶＤ法により、第２の下地絶縁膜１７上の全面に、厚さが５００ｎｍで不純物を添加しない酸化シリコン（non-doped silicate glass：ＮＳＧ）膜からなる第２の層間絶縁膜１４を形成する。その後、ＣＭＰ法により、形成された第２の層間絶縁膜１４の上面を研磨して平坦化する。続いて、第２の層間絶縁膜１４、第２の下地絶縁膜１７及び第１の下地絶縁膜１２におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎの各ｎ型ソースドレイン領域１０Ａ及びｐ型ＭＩＳトランジスタ形成領域Ｒｐの各ｐ型ソースドレイン領域１０Ｂの上側部分を順次エッチングすることにより、ｎ型ソースドレイン領域１０Ａの上部に形成されたシリサイド膜１０ａに到達するコンタクトホール１４ａと、ｐ型ソースドレイン領域１０Ｂの上部に形成されたシリサイド膜１０ｂに到達するコンタクトホール１４ｂとをそれぞれ形成する。このとき、第２の下地絶縁膜１７をエッチングストッパとして第２の層間絶縁膜１４をエッチングして第２の層間絶縁膜１４を貫通するコンタクトホールを形成した後、該コンタクトホールから露出した第２の下地絶縁膜１７及び第１の下地絶縁膜１２を順次エッチングすることにより、コンタクトホール１４ａ及び１４ｂを形成する。その後、形成したコンタクトホール１４ａ及び１４ｂを含む第２の層間絶縁膜１４上に、ＣＶＤ法により、Ｔｉ／ＴｉＮ及びＷからなる金属膜を形成する。続いて、ＣＭＰ法により、形成した金属膜における第２の層間絶縁膜１４上に堆積した部分を研磨して除去することにより、各コンタクトホール１４ａ及び１４ｂにコンタクトプラグ１６Ａ及び１６Ｂをそれぞれ形成する。続いて、形成された各コンタクトプラグ１６Ａ及び１６Ｂを含む第２の層間絶縁膜１４の上に、該コンタクトプラグ１６Ａ及び１６Ｂと接続される金属配線（図示せず）を形成する。
【００６２】
以上説明したように、第１の実施形態に係る半導体装置の製造方法によると、エッチングストッパ膜及び引っ張り応力を有するストレッサ膜として機能する第２の下地絶縁膜１７を、第１の下地絶縁膜１２の上で且つ各第２のサイドウォール９Ａ及び９Ｂの上面並びに各フルシリサイドゲート電極２４Ａ及び２４Ｂの上面に連続して覆うように形成する。これにより、第２の下地絶縁膜１７は、ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域に対して引っ張り応力を確実に印加することができるため、ｎ型ＭＩＳトランジスタ１００Ａは印加された引っ張り応力によって電流駆動能力が向上する。
【００６３】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００６４】
図４（ａ）〜図４（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の要部の工程順の断面構成を示している。なお、以下の各変形例において、図２及び図３に示した構成部材と同一の構成部材には同一の符号を付すことにする。
【００６５】
まず、図４（ａ）に示すように、第１の実施形態と同様の製造方法によって、第１の層間絶縁膜１３及び各ゲート上保護絶縁膜５Ａ及び５Ｂを除去した後、フルシリサイドゲート電極２４Ａ及び２４Ｂが形成された構造を得る。
【００６６】
次に、図４（ｂ）に示すように、例えば、テトラフルオロカーボン（ＣＦ4 ）等をエッチングガスとする低エッチングレートの等方性ドライエッチングにより、第１の下地絶縁膜１２を除去する。
【００６７】
次に、図４（ｃ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上であって、各シリサイド膜１０ａ及び１０ｂ、各フルシリサイドゲート電極２４Ａ及び２４Ｂ並びに各サイドウォール８Ａ、８Ｂ、９Ａ及び９Ｂの露出面を含む全面に、引っ張り応力が２ＧＰａで厚さが２０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７Ａを形成する。その後は、第１の実施形態と同様に、第２の層間絶縁膜１４並びに各ソースドレイン領域１０Ａ及び１０Ｂのシリサイド膜１０ａ及び１０ｂと接続されるコンタクトプラグ１６Ａ及び１６Ｂをそれぞれ形成する。
【００６８】
このように、第１変形例に係る製造方法であっても、半導体基板１上を連続的に覆う第２の下地絶縁膜１７Ａにより、第１の実施形態と同様の効果を得ることができる。
【００６９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００７０】
図５（ａ）〜図５（ｃ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の要部の工程順の断面構成を示している。
【００７１】
まず、図５（ａ）に示すように、第１の実施形態と同様の製造方法によって、第１の層間絶縁膜１３及び各ゲート上保護絶縁膜５Ａ及び５Ｂを除去した後、フルシリサイドゲート電極２４Ａ及び２４Ｂが形成された構造を得る。
【００７２】
次に、図５（ｂ）に示すように、例えばＣＨＦ3 等をエッチングガスとする異方性ドライエッチングにより、第１の下地絶縁膜１２を各第２のサイドウォール９Ａ及び９Ｂの両側面上部分を残して除去する。
【００７３】
次に、図５（ｃ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上の各シリサイド膜１０ａ及び１０ｂの上面、各フルシリサイドゲート電極２４Ａ及び２４Ｂの上面、第２のサイドウォール９Ａ及び９Ｂの上面及び第１の下地絶縁膜１２の上面を含む全面に、引っ張り応力が２ＧＰａで厚さが２０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７Ａを形成する。その後は、第１の実施形態と同様に、第２の層間絶縁膜１４並びに各ソースドレイン領域１０Ａ及び１０Ｂのシリサイド膜１０ａ及び１０ｂと接続されるコンタクトプラグ１６Ａ及び１６Ｂをそれぞれ形成する。
【００７４】
このように、第２変形例に係る製造方法であっても、半導体基板１上を連続的に覆う第２の下地絶縁膜１７Ａにより、第１の実施形態と同様の効果を得ることができる。
【００７５】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【００７６】
図６（ａ）〜図６（ｄ）は本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の要部の工程順の断面構成を示している。
【００７７】
まず、図６（ａ）に示すように、第１の実施形態と同様の製造方法によって、第１の層間絶縁膜１３及び各ゲート上保護絶縁膜５Ａ及び５Ｂを除去して、各ゲート形成用シリコン膜４Ａ及び４Ｂを露出する構造を得る。但し、本変形例においては、酸窒化シリコンからなるゲート絶縁膜３Ａ及び３Ｂに代えて、酸化ハフニウム（ＨｆＯ2 ）又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等の高誘電体膜、いわゆるＨｉｇｈ−ｋ膜からなるゲート絶縁膜２３Ａ及び２３Ｂを用いる。なお、ゲート絶縁膜２３Ａ及び２３Ｂの厚さは２ｎｍ程度である。また、ゲート絶縁膜２３Ａ及び２３Ｂと半導体基板１との間には、厚さが１ｎｍ程度の酸化シリコン又は酸窒化シリコンからなる下地層を設けてもよい。
【００７８】
次に、図６（ｂ）に示すように、ｐ型ＭＩＳトランジスタ形成領域Ｒｐのゲート形成用シリコン膜４Ｂを選択的にエッチングしてその上部を除去する。例えば、ゲート形成用シリコン膜４Ｂの上部を６０ｎｍだけエッチングしてその厚さを４０ｎｍとする。なお、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるエッチングされないゲート形成用シリコン膜４Ａの厚さは１００ｎｍである。
【００７９】
次に、例えばスパッタ法により、半導体基板１上の全面に、厚さが６０ｎｍのニッケルからなる金属膜（図示せず）を形成する。続いて、金属膜を形成した半導体基板１に対して、例えば温度が４００℃の窒素雰囲気で熱処理を行なって、各ゲート形成用シリコン膜４Ａ及び４Ｂのポリシリコンと該ポリシリコンと接触する金属とを互いに反応させることにより、各ゲート形成用シリコン膜４Ａ及び４Ｂをそれぞれフルシリサイド（ＦＵＳＩ）化してニッケルシリサイドからなるフルシリサイドゲート電極２４Ａ及び２４Ｃを形成する。このとき、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるフルシリサイドゲート電極２４Ａの組成は主にＮｉＳｉである。これに対し、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおけるフルシリサイドゲート電極２４Ｃの組成は主にＮｉ3Ｓｉである。その後、未反応で残存している金属膜を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去することにより、図６（ｃ）に示す構造を得る。
【００８０】
次に、図６（ｄ）に示すように、第１の実施形態と同様に、第２の下地絶縁膜１７、第２の層間絶縁膜１４並びに各ソースドレイン領域１０Ａ及び１０Ｂのシリサイド膜１０ａ及び１０ｂと接続されるコンタクトプラグ１６Ａ及び１６Ｂをそれぞれ形成する。
【００８１】
このように、第１の実施形態に係る第３変形例は、ゲート絶縁膜２３Ａ及び２３Ｂに高誘電体材料を用いる場合に、ｐ型ＭＩＳトランジスタ１００Ｂのフルシリサイドゲート電極２４Ｃの金属組成をｎ型ＭＩＳトランジスタ１００Ａのフルシリサイドゲート電極２４Ａの金属組成よりも高くしているため、ｐ型ＭＩＳトランジスタ１００Ｂのしきい値電圧を所望の値に設定することができる。
【００８２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８３】
図７は本発明の第２の実施形態に係る半導体装置の断面構成を示している。図７において、図１に示す構成部材と同一の構成部材には同一の構成部材を付すことにより説明を省略する。
【００８４】
図７に示すように、第２の実施形態においては、連続的に形成する第２の下地絶縁膜１７をｎ型ＭＩＳトランジスタ形成領域Ｒｎにのみｎ型ＭＩＳトランジスタ１００Ａを覆うように選択的に形成している。また、ｐ型ＭＩＳトランジスタ形成領域Ｒｐには、第１の下地絶縁膜１２の上に形成された第１の層間絶縁膜１３を残している。
【００８５】
このように、ｎ型ＭＩＳトランジスタ形成領域Ｒｎに選択的に形成された第２の下地絶縁膜１７は、第１の下地絶縁膜１２と同様に引っ張り応力を有するストレッサ膜及びコンタクトホール１４ａを形成する際のエッチングストッパ膜として機能し、第１の下地絶縁膜１２の上で且つ各第２のサイドウォール９Ａの上面及びフルシリサイドゲート電極２４Ａの上面をも途切れることなく全面的に覆うように形成されている。なお、コンタクトホール１４ｂを形成する際のエッチングストッパ膜としては第１の下地絶縁膜１２が機能する。このため、第２の下地絶縁膜１７は、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいて、フルシリサイドゲート電極２４Ａの上面を覆わずに不連続に形成された第１の下地絶縁膜１２と比べて、チャネル領域に引っ張り応力を確実に印加することができる。その結果、ｎ型ＭＩＳトランジスタ１００Ａは、該ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域に印加される引っ張り応力によって、その電流駆動能力が向上する。
【００８６】
その上、第２の実施形態においては、第２の下地絶縁膜１７をｎ型ＭＩＳトランジスタ形成領域Ｒｎにのみ選択的に形成するため、ｐ型ＭＩＳトランジスタ１００Ｂのチャネル領域には、ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域程には強い引っ張り応力歪みが印加されることがないため好ましい。
【００８７】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００８８】
図８（ａ）〜図８（ｄ）、図９（ａ）及び図９（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部の工程順の断面構成を示している。なお、図８及び図９において、図２及び図３に示した第１の実施形態に係る構成部材と同一の構成部材には同一の符号を付している。
【００８９】
まず、図８（ａ）に示すように、第１の実施形態と同様の製造方法によって、第１の層間絶縁膜１３の上面を平坦化して、該第１の層間絶縁膜１３から各ゲート上保護絶縁膜５Ａ及び５Ｂを露出する。
【００９０】
次に、図８（ｂ）に示すように、例えばフッ酸溶液を用いたウェットエッチングにより、各ゲート上保護絶縁膜５Ａ及び５Ｂを除去して、各ゲート形成用シリコン膜４Ａ及び４Ｂを露出する構造を得る。このとき、第１の層間絶縁膜１３の上部がエッチングされても問題はない。
【００９１】
次に、図８（ｃ）に示すように、リソグラフィ法により、第１の層間絶縁膜１３の上に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎに開口パターンを有する第１のレジスト膜（図示せず）を形成する。なお、第１のレジスト膜はｎ型ＭＩＳトランジスタ形成領域Ｒｎの少なくとも活性領域の上に開口パターンを有していればよい。続いて、形成した第１のレジスト膜をマスクとして、第１の層間絶縁膜１３を例えばフッ酸溶液を用いたウェットエッチングによりエッチングして、第１の下地絶縁膜１２におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎの活性領域の上側部分を露出させる。その後、第１のレジスト膜をアッシング等により除去する。なお、第２の実施形態においては、第１の層間絶縁膜１３に、第１のサイドウォール８Ａと比べてエッチングレートが高い絶縁膜例えばＰＳＧ膜等を用いることが望ましい。これにより、第１の層間絶縁膜１３をエッチングする際に生じる第１のサイドウォール８Ａのエッチングによる後退を抑制することができる。なお、ここでは、第１の層間絶縁膜１３をｐ型ＭＩＳトランジスタ形成領域Ｒｐに残しているが、第１の実施形態のように、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいても、第１の層間絶縁膜１３を除去してもよい。但し、第２の実施形態においては、後工程において、第２の下地絶縁膜１７に対してそのｐ型ＭＩＳトランジスタ形成領域Ｒｐを除去することから、第２の下地絶縁膜１７に対するエッチングストッパ膜として、第１の層間絶縁膜１３を残しておくことがことが好ましい。
【００９２】
次に、例えばスパッタ法により、半導体基板１上の全面に、厚さが１００ｎｍのニッケルからなる金属膜（図示せず）を形成する。続いて、金属膜を形成した半導体基板１に対して、例えば温度が４００℃の窒素雰囲気で熱処理を行なって、各ゲート形成用シリコン膜４Ａ及び４Ｂのポリシリコンと該ポリシリコンと接触する金属とを互いに反応させることにより、各ゲート形成用シリコン膜４Ａ及び４Ｂをそれぞれフルシリサイド（ＦＵＳＩ）化してニッケルシリサイドからなるフルシリサイドゲート電極２４Ａ及び２４Ｂを形成する。その後、未反応で残存している金属膜を例えば硫酸と過酸化水素水との混合溶液によりエッチングして除去することにより、図８（ｄ）に示す構造を得る。
【００９３】
次に、図９（ａ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上であって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては第１の下地絶縁膜１２並びに該第１の下地絶縁膜１２から露出するフルシリサイドゲート電極２４Ａ及び第２のサイドウォール９Ａの上面を含む全面に、また、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては第１の層間絶縁膜１３並びに該第１の層間絶縁膜１３から露出する第１の下地絶縁膜１２、フルシリサイドゲート電極２４Ｂ及び第２のサイドウォール９Ｂの上面を含む全面に、引っ張り応力が２ＧＰａで厚さが１０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７を形成する。続いて、リソグラフィ法により、形成した第２の下地絶縁膜１７の上にｐ型ＭＩＳトランジスタ形成領域Ｒｐに開口パターンを有する第２のレジスト膜（図示せず）を形成する。その後、形成した第２のレジスト膜をマスクとして、第２の下地絶縁膜１７のｐ型ＭＩＳトランジスタ形成領域Ｒｐをエッチングして除去する。これにより、ｎ型ＭＩＳトランジスタ形成領域Ｒｎには第２の下地絶縁膜１７が残存する。その後、第２のレジスト膜をアッシング等により除去する。
【００９４】
次に、図９（ｂ）に示すように、ＣＶＤ法により、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては第２の下地絶縁膜１７上の全面に、また、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては、第１の層間絶縁膜１３及びそれから露出する第１の下地絶縁膜１２、第２のサイドウォール９Ｂ及びフルシリサイドゲート電極２４Ｂの上に、厚さが５００ｎｍで不純物を添加しない酸化シリコン（ＮＳＧ）膜である第２の層間絶縁膜１４を形成する。続いて、ＣＭＰ法により、形成された第２の層間絶縁膜１４の上面を研磨して平坦化する。その後は、第１の実施形態と同様に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては、第２の層間絶縁膜１４に対してｎ型ソースドレイン領域１０Ａの上部に形成されたシリサイド膜１０ａと接続されるコンタクトプラグ１６Ａを形成する。これと同時に、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては、第２の層間絶縁膜１４及び第１の層間絶縁膜１３に対してｐ型ソースドレイン領域１０Ｂの上部に形成されたシリサイド膜１０ｂと接続されるコンタクトプラグ１６Ｂを形成する。ここで、ｎ型ＭＩＳトランジスタ形成領域Ｒｎの第２の層間絶縁膜１４にコンタクトホール１４ａを形成する際のエッチングストッパ膜は主として第２の下地絶縁膜１７であり、これに対し、ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第１の層間絶縁膜１３にコンタクトホール１４ｂを形成する際のエッチングストッパ膜は第１の下地絶縁膜１２である。続いて、形成された各コンタクトプラグ１６Ａ及び１６Ｂを含む第２の層間絶縁膜１４の上に、該コンタクトプラグ１６Ａ及び１６Ｂと接続される金属配線（図示せず）を形成する。
【００９５】
以上説明したように、第２の実施形態に係る半導体装置の製造方法によると、エッチングストッパ膜及び引っ張り応力を有するストレッサ膜として機能する第２の下地絶縁膜１７を、ｎ型ＭＩＳトランジスタ形成領域Ｒｎに対して、第１の下地絶縁膜１２の上で且つ各第２のサイドウォール９Ａの上面及び各フルシリサイドゲート電極２４Ａの上面に連続して覆うように形成する。このため、第２の下地絶縁膜１７は、ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域に対して引っ張り応力を確実に印加することができるので、ｎ型ＭＩＳトランジスタ１００Ａは印加される引っ張り応力によって電流駆動能力が向上する。
【００９６】
その上、第２の実施形態においては、第２の下地絶縁膜１７をｎ型ＭＩＳトランジスタ１００Ａの上にのみ選択的に形成するため、ｐ型ＭＩＳトランジスタ１００Ｂのチャネル領域には、ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域程には強い引っ張り応力歪みが印加されないため好ましい。
【００９７】
なお、第２の実施形態においては、ｐ型ＭＩＳトランジスタ形成領域Ｒｐの第２の下地絶縁膜１７を完全に除去したが、コンタクト形成領域以外のｐ型ＭＩＳトランジスタ形成領域Ｒｐには第２の下地絶縁膜１７を残存させてもよい。この場合には、ｐ型ソースドレイン領域１０Ｂの上に形成される第２の下地絶縁膜１７は、第１の層間絶縁膜１３の上に形成される。これにより、ｐ型ソースドレイン領域１０Ｂの上では、第１の下地絶縁膜１２と第２の下地絶縁膜１７とが直接に接しなくなるため、第２の下地絶縁膜１７の引っ張り応力がｐ型ＭＩＳトランジスタ１００Ｂのチャネル領域には、ｎ型ＭＩＳトランジスタ１００Ａのチャネル領域に生じる程の強い引っ張り応力歪みが印加されないため好ましい。この場合、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおけるコンタクト形成領域の第２の下地絶縁膜１７の除去は、第２の層間絶縁膜１４を形成する前に行なうのが好ましい。
【００９８】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例について図面を参照しながら説明する。
【００９９】
図１０（ａ）〜図１０（ｄ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法の要部の工程順の断面構成を示している。なお、以下の各変形例において、図２及び図３に示した構成部材と同一の構成部材には同一の符号を付すことにする。
【０１００】
まず、図１０（ａ）に示すように、第２の実施形態と同様の製造方法によって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎ及びｐ型ＭＩＳトランジスタ形成領域Ｒｐにフルシリサイドゲート電極２４Ａ及び２４Ｂをそれぞれ形成した後、第１の層間絶縁膜１３におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎに含まれる部分を選択的に除去した構造を得る。
【０１０１】
次に、図１０（ｂ）に示すように、例えばＣＦ4 等をエッチングガスとする低エッチングレートの等方性ドライエッチングにより、ｎ型ＭＩＳトランジスタ形成領域Ｒｎに形成されている第１の下地絶縁膜１２を除去する。
【０１０２】
次に、図１０（ｃ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上であって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては、各シリサイド膜１０ａ及びフルシリサイドゲート電極２４Ａの上面、第２のサイドウォール９Ａの上面及び側面並びに第１のサイドウォール８Ａの端面を含む全面に、また、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては第１の層間絶縁膜１３並びに該第１の層間絶縁膜１３から露出する第１の下地絶縁膜１２、フルシリサイドゲート電極２４Ｂ及び第２のサイドウォール９Ｂの各露出面を含む全面に、引っ張り応力が２ＧＰａで厚さが２０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７Ａを形成する。続いて、形成した第２の下地絶縁膜１７Ａにおけるｐ型ＭＩＳトランジスタ形成領域Ｒｐに含まれる部分をエッチングにより除去する。
【０１０３】
次に、図１０（ｄ）に示すように、第２の実施形態と同様に、半導体基板１の上の全面にＮＳＧ膜である第２の層間絶縁膜１４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては、第２の層間絶縁膜１４に対してｎ型ソースドレイン領域１０Ａの上部に形成されたシリサイド膜１０ａと接続されるコンタクトプラグ１６Ａを形成する。これと同時に、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては、第２の層間絶縁膜１４及び第１の層間絶縁膜１３に対してｐ型ソースドレイン領域１０Ｂの上部に形成されたシリサイド膜１０ｂと接続されるコンタクトプラグ１６Ｂを形成する。
【０１０４】
このように、第１変形例に係る製造方法であっても、半導体基板１上のｎ型ＭＩＳトランジスタ形成領域Ｒｎを連続的に覆う第２の下地絶縁膜１７Ａにより、第２の実施形態と同様の効果を得ることができる
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例について図面を参照しながら説明する。
【０１０５】
図１１（ａ）〜図１１（ｄ）は本発明の第２の実施形態の第２変形例に係る半導体装置の製造方法の要部の工程順の断面構成を示している。
【０１０６】
まず、図１１（ａ）に示すように、第２の実施形態と同様の製造方法によって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎ及びｐ型ＭＩＳトランジスタ形成領域Ｒｐにフルシリサイドゲート電極２４Ａ及び２４Ｂをそれぞれ形成した後、第１の層間絶縁膜１３におけるｎ型ＭＩＳトランジスタ形成領域Ｒｎに含まれる部分を選択的に除去した構造を得る。
【０１０７】
次に、図１１（ｂ）に示すように、例えばＣＨＦ3 等をエッチングガスとする異方性ドライエッチングにより、ｎ型ＭＩＳトランジスタ形成領域Ｒｎに残存する第１の下地絶縁膜１２をその第２のサイドウォール９Ａの各側面上部分を残して除去する。
【０１０８】
次に、図１１（ｃ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１上であって、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては各シリサイド膜１０ａ、フルシリサイドゲート電極２４Ａ、第２のサイドウォール９Ａ及び第１の下地絶縁膜１２の各上面を含む全面に、また、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては第１の層間絶縁膜１３並びに該第１の層間絶縁膜１３から露出する第１の下地絶縁膜１２、フルシリサイドゲート電極２４Ｂ及び第２のサイドウォール９Ｂの上面を含む全面に、引っ張り応力が２ＧＰａで厚さが２０ｎｍの窒化シリコンからなる第２の下地絶縁膜１７Ａを形成する。続いて、形成した第２の下地絶縁膜１７Ａのｐ型ＭＩＳトランジスタ形成領域Ｒｐに含まれる部分をエッチングにより除去する。
【０１０９】
次に、図１１（ｄ）に示すように、第２の実施形態と同様に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては、半導体基板１の上の全面にＮＳＧ膜である第２の層間絶縁膜１４を形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおいては、第２の層間絶縁膜１４に対してｎ型ソースドレイン領域１０Ａの上部に形成されたシリサイド膜１０ａと接続されるコンタクトプラグ１６Ａを形成する。これと同時に、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおいては、第２の層間絶縁膜１４及び第１の層間絶縁膜１３に対してｐ型ソースドレイン領域１０Ｂの上部に形成されたシリサイド膜１０ｂと接続されるコンタクトプラグ１６Ｂを形成する。
【０１１０】
このように、第２変形例に係る製造方法であっても、半導体基板１上のｎ型ＭＩＳトランジスタ形成領域Ｒｎを連続的に覆う第２の下地絶縁膜１７Ａにより、第２の実施形態と同様の効果を得ることができる。
【０１１１】
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例について説明する。
【０１１２】
第３変形例は、第１の実施形態の第３変形例と同様に、ｎ型ＭＩＳトランジスタ１００Ａのゲート絶縁膜３Ａ及びｐ型ＭＩＳトランジスタ１００Ｂのゲート絶縁膜３Ｂに、それぞれ酸窒化シリコンに代えてＨｉｇｈ−ｋ膜を用いる。
【０１１３】
この場合に、第２の実施形態で示した図８（ｃ）の工程の後に、ｎ型ＭＩＳトランジスタ形成領域Ｒｎのゲート形成用シリコン膜４Ａの厚さ１００ｎｍに対して、ｐ型ＭＩＳトランジスタ形成領域Ｒｐのゲート形成用シリコン膜４Ｂの厚さを６０ｎｍとする。その後は、各ゲート形成用シリコン膜４Ａ及び４Ｂをそれぞれフルシリサイド（ＦＵＳＩ）化してニッケルシリサイドからなるフルシリサイドゲート電極２４Ａ及び２４Ｃを形成する。その結果、ｎ型ＭＩＳトランジスタ形成領域Ｒｎにおけるフルシリサイドゲート電極２４Ａの組成は主にＮｉＳｉとなり、ｐ型ＭＩＳトランジスタ形成領域Ｒｐにおけるフルシリサイドゲート電極２４Ｃの組成は主にＮｉ3Ｓｉとなる。
【０１１４】
これにより、第２の実施形態と同様のいずれか１項に記載の効果を得られる上に、ｐ型ＭＩＳトランジスタ１００Ｂの電気的特性、すなわちしきい値電圧を所望の値に制御することができる。
【０１１５】
なお、第１の実施形態、第２の実施形態及び各変形例においては、プラズマＣＶＤ法を用いて引っ張り応力を有する第１の下地絶縁膜１２及び第２の下地絶縁膜１７及び１７Ａを形成したが、低圧ＣＶＤ（ＬＰ−ＣＶＤ）法を用いて形成してもよい。
【産業上の利用可能性】
【０１１６】
本発明に係る半導体装置及びその製造方法は、ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上することができるという効果を有し、ＦＵＳＩ構造を持つゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図６】（ａ）〜（ｄ）は本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図７】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第２の実施形態の第２変形例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図１２】（ａ）〜（ｃ）は第１の従来例に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【符号の説明】
【０１１８】
Ｒｎ    ｎ型ＭＩＳトランジスタ形成領域
Ｒｐ    ｐ型ＭＩＳトランジスタ形成領域
１      半導体基板
２      素子分離領域
３Ａ    ゲート絶縁膜
３Ｂ    ゲート絶縁膜
４Ａ    ゲート形成用シリコン膜
４Ａ    ゲート形成用シリコン膜
５Ａ    ゲート上保護絶縁膜（第１の保護膜）
５Ｂ    ゲート上保護絶縁膜（第２の保護膜）
６Ａ    ｎ型ゲート形成部
６Ｂ    ｐ型ゲート形成部
７Ａ    ｎ型エクステンション領域
７Ｂ    ｐ型エクステンション領域
８Ａ    第１のサイドウォール
８Ｂ    第１のサイドウォール
９Ａ    第２のサイドウォール
９Ｂ    第２のサイドウォール
１０Ａ  ｎ型ソースドレイン領域
１０ａ  シリサイド膜
１０Ｂ  ｐ型ソースドレイン領域
１０ｂ  シリサイド膜
１２    第１の下地絶縁膜（第１の絶縁膜）
１３    第１の層間絶縁膜
１４    第２の層間絶縁膜
１４ａ  コンタクトホール
１４ｂ  コンタクトホール
１６Ａ  コンタクトプラグ
１６Ｂ  コンタクトプラグ
１７    第２の下地絶縁膜（第２の絶縁膜）
１７Ａ  第２の下地絶縁膜（第２の絶縁膜）
２３Ａ  ゲート絶縁膜（ｈｉｇｈ−ｋ膜）
２３Ｂ  ゲート絶縁膜（ｈｉｇｈ−ｋ膜）
２４Ａ  フルシリサイドゲート電極（第１のゲート電極）
２４Ｂ  フルシリサイドゲート電極（第２のゲート電極）
２４Ｃ  フルシリサイドゲート電極（第２のゲート電極）
１００Ａ  ｎ型ＭＩＳトランジスタ
１００Ｂ  ｐ型ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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