(57)【要約】【課題】外部電界の影響（表面電界効果）による抵抗値変動の少ないピエゾ抵抗素子及びその製造方法を提供することを第一の課題とする。また、ブレイクダウン耐圧が高く、リーク電流が小さいピエゾ抵抗素子及びその製造方法を提供することを第２の課題とする。【解決手段】ピエゾ抵抗素子を製造する方法において、半導体基板に溝を形成する工程と；溝の内部に半導体基板と異なる導電型の抵抗層を形成する工程と；抵抗層の上部に半導体基板と同じ導電型のシリコン層を形成する工程とを含むことを特徴とする。また、本発明の第２の態様に係るピエゾ抵抗素子は、半導体基板内に形成された一対のコンタクト領域と；半導体基板と異なる導電型であり、半導体基板の一対のコンタクト領域の間に形成された溝の内部に形成された抵抗層と；半導体基板と同じ導電型であり、抵抗層の上に形成されたシリコン層とを備えたこと特徴とする。【選択図】図１０
2007250869.tif 000002
【特許請求の範囲】
【請求項１】
ピエゾ抵抗素子を製造する方法において、
半導体基板に溝を形成する工程と；
前記溝の内部に前記半導体基板と異なる導電型の抵抗層を形成する工程と；
前記抵抗層の上部に前記半導体基板と同じ導電型のシリコン層を形成する工程とを含むことを特徴とするピエゾ抵抗素子の製造方法。
【請求項２】
前記シリコン層は、多結晶シリコン層であることを特徴とする請求項１に記載の方法。
【請求項３】
前記抵抗層は、ボロンイオン注入による埋め込み不純物拡散層であることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記溝は、ウェットエッチングにより形成されることを特徴とする請求項１，２又は３に記載の方法。
【請求項５】
前記溝を形成する前に、コンタクトホール形成領域に対応する位置にイオン注入を行って一対のコンタクト領域を形成し、
前記一対のコンタクト領域の間に前記溝を形成することを特徴とする請求項１，２，３又は４に記載の方法。
【請求項６】
ピエゾ抵抗素子を有する半導体装置の製造方法において、
前記ピエゾ抵抗素子を形成するにあたり、
半導体基板上のコンタクトホール形成領域に対応する位置にイオン注入を行って一対のコンタクト領域を形成し；
前記半導体基板の前記一対のコンタクト領域の間に溝を形成し；
前記溝の内部に前記半導体基板と異なる導電型の抵抗層を形成し；
前記抵抗層の上部に前記半導体基板と同じ導電型のシリコン層を形成し；
前記一対のコンタクト領域に配線を施すことを特徴とする半導体装置の製造方法。
【請求項７】
前記シリコン層は、多結晶シリコン層であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記抵抗層は、ボロンイオン注入による埋め込み不純物拡散層であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記溝は、ウェットエッチングにより形成されることを特徴とする請求項６，７又は８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板内に形成されるピエゾ抵抗素子において、
前記半導体基板内に形成された一対のコンタクト領域と；
前記半導体基板と異なる導電型であり、前記半導体基板の前記一対のコンタクト領域の間に形成された溝の内部に形成された抵抗層と；
前記半導体基板と同じ導電型であり、前記抵抗層の上に形成されたシリコン層とを備えたこと特徴とするピエゾ抵抗素子。
【請求項１１】
前記シリコン層は、多結晶シリコン層であることを特徴とする請求項１０に記載のピエゾ抵抗素子。
【請求項１２】
前記抵抗層は、ボロンイオン注入による埋め込み不純物拡散層であることを特徴とする請求項１０又は１１に記載のピエゾ抵抗素子。
【請求項１３】
前記溝は、結晶ウェットエッチングにより形成されることを特徴とする請求項１０，１１又は１２に記載のピエゾ抵抗素子。
【請求項１４】
ピエゾ抵抗素子を有する半導体装置において、
前記ピエゾ抵抗素子は、
半導体基板内に形成された一対のコンタクト領域と；
前記半導体基板と異なる導電型であり、前記半導体基板の前記一対のコンタクト領域の間に形成された溝の内部に形成された抵抗層と；
前記半導体基板と同じ導電型であり、前記抵抗層の上に形成されたシリコン層とを備えていること特徴とする半導体装置。
【請求項１５】
前記シリコン層は、多結晶シリコン層であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記抵抗層は、ボロンイオン注入による埋め込み不純物拡散層であることを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記溝は、ウェットエッチングにより形成されることを特徴とする請求項１４，１５又は１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピエゾ抵抗素子の構造及びその製造方法並びに、当該ピエゾ抵抗素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体微細加工技術を応用したマイクロマシン技術を用い、数百ミクロン程度の非常に微小な構造体を製造する方法が注目を集めている。このような微小構造体は、各種センサや光通信分野における光スイッチ、高周波部品などへの応用が検討されている。一般に、このようなマイクロマシン応用部品は、半導体プロセスを用いて製造されるため、信号処理系LSIとチップ上で集積化することが可能である。その結果、ある一つの機能をもったシステムをチップ上に構築することが可能となる。米国ではこのような機能を持った素子はＭＥＭＳ（Micro
Electrical Mechanical System）、欧州ではＭＩＳＴ（Micro System Technology）と呼ばれている。
【０００３】
ＭＥＭＳ（ＭＩＳＴ）の応用部品として広く用いられているものの一つに加速度センサがある。加速度センサは、自動車のエアバッグや地震活動などの地下環境情報計測システム、ＩＴ部品の耐震システムなどに幅広く利用されている。特開平７−２２５２４０号公報には、ＭＥＭＳ構造を採用したピエゾ型加速度センサが示されている。
【特許文献１】特開平７−２２５２４０号公報
【０００４】
従来、ピエゾ抵抗素子を半導体基板内に作成する方法としては、以下のような方法が知られている。
（１）拡散法あるいはイオン注入法によって半導体基板に不純物を添加することにより、基板の表面に抵抗層を形成する。
（２）半導体基板表面に不純物拡散層を形成した後、その上に反対の導電型の不純物拡散層をさらに形成することにより、半導体基板内部に埋め込み抵抗層を形成する。
（３）特開平７−１３１０３５号公報に示されているように、半導体基板（例えば、ｎ型）に、その基板表面層の導電型を残したままの状態で、当該半導体基板とは異なる導電型（例えば、ｐ型）のドーパントを高エネルギー（例えば、１ＭｅＶ）でイオン注入することによって、基板内部に埋め込み抵抗層を形成する。
【特許文献２】特開平７−１３１０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の（１）の方法では、抵抗層が基板表面に位置するため、外部電界の影響（表面電界効果）を受け、抵抗値が変動するという問題がある。一方、（２）の方法によると、抵抗層が基板内部に埋めこまれるので、外部電界の影響は少ないものの、不純物の二重拡散により高濃度の拡散層同士の結合が形成され、結合のブレイクダウン電圧が低く、リーク電流によるノイズが大きいなどの問題がある。また、（３）の方法によると、抵抗層が基板内部に埋めこまれるので、不純物の二重拡散による問題はなくなるものの、埋め込み拡散層形成のためMeVレベルの高エネルギーイオンを打ち込むため、シリコン表面層には結晶欠陥が発生する。この結晶欠陥は、その後の熱処理である程度は回復するものの完全には消滅せずに残存する可能性がある。このようなプロセス起因の欠陥は、ピエゾ抵抗素子を形成するビーム部分の衝撃耐性を劣化させたり、振動寿命を劣化させるなど、信頼性劣化の原因となることが知られている。この点に関しては、例えば、Microelectronics
Reliability 1 (2001) 1657-1662 又は、Sensors and Actuators A110 (2004) 150-156 に説明されている。
【０００６】
本発明は、上記のような状況に鑑みて成されたものであり、外部電界の影響（表面電界効果）による抵抗値変動の少ないピエゾ抵抗素子及びその製造方法を提供することを第一の目的とする。
【０００７】
本発明の第２の目的は、ブレイクダウン耐圧が高く、リーク電流が小さいピエゾ抵抗素子及びその製造方法を提供することにある。
【０００８】
本発明の第３の目的は、衝撃耐性に優れ、振動寿命が長いなど、信頼性の高いピエゾ抵抗素子及びその製造方法を提供することにある。
【０００９】
本発明の第４の目的は、外部電界の影響（表面電界効果）による抵抗値変動の少ないピエゾ抵抗素子を有する半導体装置及びその製造方法を提供することにある。
【００１０】
本発明の第５の目的は、ブレイクダウン耐圧が高く、リーク電流が小さいピエゾ抵抗素子を有する半導体装置及びその製造方法を提供することにある。
【００１１】
本発明の第６の目的は、衝撃耐性に優れ、振動寿命が長いなど、信頼性の高いピエゾ抵抗素子を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様は、ピエゾ抵抗素子を製造する方法において、半導体基板に溝を形成する工程と；前記溝の内部に前記半導体基板と異なる導電型の抵抗層を形成する工程と；前記抵抗層の上部に前記半導体基板と同じ導電型のシリコン層を形成する工程とを含むことを特徴とする。
【００１３】
本発明の第２の態様は、ピエゾ抵抗素子を有する半導体装置の製造方法において、前記ピエゾ抵抗素子を形成するにあたり、半導体基板上のコンタクトホール形成領域に対応する位置にイオン注入を行って一対のコンタクト領域を形成し；前記半導体基板の前記一対のコンタクト領域の間に溝を形成し；前記溝の内部に前記半導体基板と異なる導電型の抵抗層を形成し；前記抵抗層の上部に前記半導体基板と同じ導電型のシリコン層を形成し；前記一対のコンタクト領域に配線を施すことを特徴とする。
【００１４】
本発明の第３の態様は、半導体基板内に形成されるピエゾ抵抗素子において、前記半導体基板内に形成された一対のコンタクト領域と；前記半導体基板と異なる導電型であり、前記半導体基板の前記一対のコンタクト領域の間に形成された溝の内部に形成された抵抗層と；前記半導体基板と同じ導電型であり、前記抵抗層の上に形成されたシリコン層とを備えたこと特徴とする。
【００１５】
本発明の第４の態様は、ピエゾ抵抗素子を有する半導体装置において、前記ピエゾ抵抗素子は、半導体基板内に形成された一対のコンタクト領域と；前記半導体基板と異なる導電型であり、前記半導体基板の前記一対のコンタクト領域の間に形成された溝の内部に形成された抵抗層と；前記半導体基板と同じ導電型であり、前記抵抗層の上に形成されたシリコン層とを備えていること特徴とする。
【００１６】
好ましくは、抵抗層の上に形成されるシリコン層は、多結晶シリコン層とする。
【発明の効果】
【００１７】
本発明においては、半導体基板に形成された溝の内部に半導体基板と異なる導電型の抵抗層を形成するとともに、抵抗層の上部に半導体基板と同じ導電型のシリコン層を形成している。すなわち、抵抗層が基板表面に埋め込まれた格好となるため、外部電界の影響（表面電界効果）を受けにくく、抵抗値の変動が少ないという効果がある。また、埋め込み抵抗層の上層の濃度を低く抑えることができるので、不純物の二重拡散を行う場合に比べ、ブレイクダウン耐圧が高く、リーク電流が小さいといった優れた特性を得ることができる。さらに、半導体基板の露出された表面に抵抗層を形成するため、抵抗層の結晶性が向上することが期待される。
【００１８】
抵抗層の上に形成されるシリコン層を多結晶シリコン層とした場合、当該結晶シリコン層中の結晶欠陥は極めて少なく、また、機械強度も単結晶シリコンに近いため、従来高エネルギーイオン注入で埋め込み拡散抵抗を形成した場合に見られたような耐衝撃性、振動寿命の劣化を抑制することが可能となる。
【００１９】
半導体基板に形成される抵抗素子用の溝を、薬液を用いたウェットエッチングにより形成した場合、半導体基板への物理・化学的ダメージ（結晶欠陥や不純物の注入など）が発生せず、その結果、デバイス寿命の観点から信頼性の高い構造得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１は、本発明の実施例に係る加速度センサ（半導体装置）の概略構造を示す平面図であり、図２は底面図（裏面図）である。図３は、実施例に係る加速度センサ（半導体装置）に使用されるピエゾ抵抗素子用のマスクパターンを示す平面図である。図４は、実施例に係る加速度センサ（半導体装置）に使用されるピエゾ抵抗素子の配置を示す平面図である。本発明に係る半導体装置は、例えば、３軸加速度センサに適用できる。加速度センサ１０は、図２に示されているように、正方形のフレーム内部に十字方向に伸びるビーム１２によって錘（マス）１４が支持されている。図２において、符号１６はギャップを示す。なお、加速度センサの詳細な構造については説明を省略する。
【００２１】
図３及び図４に示すように、ビーム１２には複数のピエゾ抵抗素子１８が形成されている。各ピエゾ抵抗素子１８は、コンタクトホール２０を介して配線に接続されている。加速度が印加される等、何らかの要因で錘１４が動くことによりビーム１２に設けられたピエゾ抵抗素子１８が歪むと、歪み量に応じた抵抗値の変化が配線を介して検出される。
【００２２】
図５−図１０は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子１２の製造工程を示す断面図である。最初に、図５（１）に示すように、シリコン基板層１０２、ＢＯＸ層１０４、ｎ型シリコンのＳＯＩ層１０６からなるＳＯＩウエハを用意する。ＳＯＩ層１０６は、ｎ型（１００）、２−３Ω・ｃｍのシリコン単結晶基板とすることができる。次に、同図（２）に示すように、ＳＯＩ層１０６の表面にレジスト１０８を形成する。その後、同図（３）に示すように、コンタクトホール接続領域（ＰＡＤ領域）に対応する位置にレジスト開口部１０８ａを形成する。
【００２３】
次に、図６（４）に示すように、レジスト開口部１０８ａからＢＦ２＋イオンを例えば、注入エネルギー６０ＫｅＶ、ドーズ量５×１０１５／ｃｍ２の条件でイオン注入した後、９００℃で２０分間の熱処理を行うことで、ピエゾ抵抗素子のコンタクト領域１１０（Ｐ＋）を形成する。熱処理の後、同図（５）に示すように、レジスト１０８を除去し、（６）に示すように、ＳＯＩ層１０６上に第１の酸化シリコン膜１１２を形成する。
【００２４】
続いて、図７（７）に示すように、第１の酸化シリコン膜１１２のピエゾ抵抗層を形成する領域に対応する部分に開口部１１２ａを形成する。次に、同図（８）に示すように、ＫＯＨ溶液を用いたウェットエッチング（異方性エッチング）により、開口部１１２ａ表面のシリコン層（ＳＯＩ層）１０６を例えば、３０００Åの深さの溝１１４を形成する。なお、ここで言う「溝」は、「くぼみ」、「凹部」などと表現することもできる。その後、（９）に示すように、第１の酸化シリコン膜１１２を除去する。
【００２５】
溝１１４の平面的な位置については、ピエゾ抵抗素子を形成する２つのコンタクトホール接続領域（ＰＡＤ領域）の間であって、少なくともその２つのＰＡＤ領域の側面が露出するように形成される。コンタクトホール接触領域（ＰＡＤ領域）を形成するための、ＢＦ２＋、６０ｋｅＶ、３×１０１５／ｃｍ２のイオン注入条件においては、注入深さが約３０００−５０００Å程度となる。ピエゾ抵抗素子は、できるだけ最表面近くに形成するほどセンサ感度が高くなるため、溝１１４の断面的な位置（深さ）については、上記ＰＡＤ領域と電気的な接触がとれ、且つ最表面にできるだけ近い深さとして３０００Åとすることが好ましい。
【００２６】
次に、図８（１０）に示すように、全面にイオン注入のためのマスク酸化シリコン膜１００Åを形成した後（図示せず）、ＳＯＩ層１０６、コンタクト領域１１０、溝１１４の表面にレジスト１１８を形成する。その後、同図（１１）に示すように、コンタクトホール形成領域とピエゾ抵抗層を形成する領域を合わせた領域にレジスト開口部１１８ａを形成する。次に、（１２）に示すように、レジスト開口部１１８ａに、Ｂ＋イオンを例えば、注入エネルギー３０ＫｅＶ、ドーズ量５．０×１０１４／ｃｍ２の条件で上記酸化シリコン膜を介してイオン注入した後、９５０℃で１５分間の熱処理を行うことによって、ピエゾ抵抗素子１２０を形成する。ここで、溝１１４の内部にピエゾ抵抗素子１２０の導電型はＳＯＩ層１０６と異なるｐ型とする。なお、ＳＯＩ層１０６とピエゾ抵抗素子１２０の導電型については、逆の組み合わせとすることも可能である。
【００２７】
続いて、上記マスク酸化膜を除去した後、図９（１３）に示すように、第２の酸化シリコン膜１２２を１０００Å成長させ、ピエゾ抵抗素子形成領域を開口した後、同図（１４）に示すように、ＳＯＩ層１０６と概ね同一の抵抗値（２−３Ω・ｍ）を有する多結晶シリコン膜１２４を堆積させる。その後、（１５）に示すように、多結晶シリコン膜１２４を全面エッチバックし、埋め込み層１２４ａを形成する。なお、ピエゾ抵抗素子１２０の上に形成されるシリコン膜は、多結晶シリコンに替えて単結晶シリコンを用い、例えば、エピタキシャル法で形成することができる。
ここで、埋め込み層１２４ａ（シリコン膜１２４）の導電型は、ＳＯＩ層１０６と同じｎ型とする。なお、ＳＯＩ層１０６の導電型がｐ型の場合には、埋め込み層１２４ａについてもｐ型とする。
【００２８】
次に、図１０（１６）に示すように、ＳＯＩ層１０６上の第２の酸化シリコン膜１２２を除去し、層間絶縁膜１２６を形成する。次に、同図（１７）に示すように、層間絶縁膜１２６のコンタクトホール接続領域（ＰＡＤ領域）１１０の上部にコンタクトホール１２６ａを形成する。次に、（１８）に示すように、アルミニウムを蒸着するとともにパターニングを行ってコンタクトホール１２６ａ内部にアルミニウム電極１３０を形成する。その後、Ａｌ−Ｓｉのオーミック性向上のためにシンタリング（熱処理）を施す。以上のような行程を経てピエゾ抵抗素子が製造される。
【００２９】
以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施例に係る加速度センサ（半導体装置）の概略構造を示す平面図である。
【図２】図２は、実施例に係る加速度センサ（半導体装置）の概略構造を示す底面図（裏面図）である。
【図３】図３は、実施例に係る加速度センサ（半導体装置）に使用されるマスクパターンを示す平面図である。
【図４】図４は、実施例に係る加速度センサ（半導体装置）に使用されるピエゾ抵抗素子の配置を示す平面図である。
【図５】図５は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【図６】図６は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【図７】図７は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【図８】図８は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【図９】図９は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【図１０】図１０は、図４のＡ−Ａ方向の断面に対応し、実施例に係るピエゾ抵抗素子の製造工程を示す断面図である。
【符号の説明】
【００３１】
１０      加速度センサ
１２      ビーム
１４      錘
１８      ピエゾ抵抗素子
１０６      ＳＯＩ層
１１０      コンタクト領域
１１４      溝
１２０      抵抗層
１２４ａ      多結晶膜
１３０      アルミ配線
【図１】
2007250869.tif 000003
【図２】
2007250869.tif 000004
【図３】
2007250869.tif 000005
【図４】
2007250869.tif 000006
【図５】
2007250869.tif 000007
【図６】
2007250869.tif 000008
【図７】
2007250869.tif 000009
【図８】
2007250869.tif 000010
【図９】
2007250869.tif 000011
【図１０】
2007250869.tif 000012