(57)【要約】【課題】電圧駆動型パワー半導体スイッチング素子の、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化して、スイッチング損失を低減する、電圧駆動型パワー半導体スイッチング素子のゲート駆動回路を提供すること。【解決手段】本発明のパワー半導体スイッチング素子のゲート駆動回路では、電圧駆動型パワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段とを備え、前記パワー半導体スイッチング素子の通流電流の検出値に基づいて、ゲートのミラー電圧を可変する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧駆動型のパワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段とを備えたパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流の検出値に基づいて、ゲートのミラー電圧を可変することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項２】
電圧駆動型のパワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段と、ゲート電圧を検出する手段とを備えたパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流の検出値と、ゲート電圧の検出値とに基づいて、ゲートのミラー電圧を可変することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項３】
請求項１のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子のゲート回路に定電流回路を備え、前記パワー半導体スイッチング素子の通流電流の検出値に基づいて、ゲート電流を可変することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項４】
請求項２のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子のゲート回路に定電流回路を備え、前記パワー半導体スイッチング素子の通流電流の検出値と、ゲート電圧の検出値に墓づいて、ゲート電流を可変することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項５】
請求項３に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記定電流回路の出カ電流を、複数段階に変化させて、前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項６】
請求項４に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記定電流回路の出カ電流を、複数段階に変化させて、前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項７】
請求項３に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記定電流回路が、オペアンプと、抵抗と、ＭＯＳＦＥＴとを備えていることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項８】
請求項４に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記定電流回路が、オペアンプと、抵抗と、ＭＯＳＦＥＴとを備えていることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項９】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流を検出する手段が、カレントトランスであることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項１０】
請求項２に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流を検出する手段が、カレントトランスであることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項１１】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流を検出する手段が、シャント抵抗であることを特徴とするパワー半導体イッチング素子のゲート駆動回路。
【請求項１２】
請求項２に記載のパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の通流電流を検出する手段が、シャント抵抗であることを特徴とするパワー半導体イッチング素子のゲート駆動回路。
【請求項１３】
請求項１に記載のパワー半導体スイッチング素子のゲート駆動回路において、
ＳｉＣパワー半導体スイッチング素子の駆動回路であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項１４】
請求項２に記載のパワー半導体スイッチング素子のゲート駆動回路において、
ＳｉＣパワー半導体スイッチング素子の駆動回路であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項１５】
電圧駆動型のパワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段とを備えたパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子がＩＧＢＴであって、該ＩＧＢＴの通流電流をカレントトランスあるいはシャント抵抗によって検出し、該検出値をゲート抵抗切替指令手段に入力し、該切替指令手段が前記検出値に基づいて、ゲート抵抗を可変し、ゲートのミラー電圧を可変することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー変換装置に用いられる電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型のパワー半導体においては、近年、高耐圧化、大電流化が進んできている。図６は、従来技術のＭＯＳＦＥＴ、ＩＧＢＴのゲート駆動回路図を示したものである。また、図７は、図６に示した回路において、ＩＧＢＴがスイッチングした場合のゲート電圧波形、ゲート電流波形、コレクタ電流波形、コレクタ−エミッタ間電圧波形を示している。小電流の場合は点線で、大電流の場合は実線で波形を示している。
【０００３】
コレクタ電流波形、コレクタ−エミッタ間電圧波形を制御する従来技術が、特許文献１や特許文献２に開示されている。特許文献１では、ＩＧＢＴのゲート電圧の検出値に応じて、ＩＧＢＴのオン時、オフ時のｄｉ／ｄｔ、ｄｖ／ｄｔを制御する技術が記載されている。また、特許文献２では、第１のオンゲート電流を供給する第１のオンゲート回路と、第１のオンゲート電流を供給開始してから所定時間経過後に、第２のオンゲート電流を供給する第２のオンゲート回路を具備するゲート回路によりゲート電圧を制御する技術が記載されている。
【０００４】
【特許文献１】特開２０００−２２８８６８号公報（（００１０）段落から（００１４）段落の記載）
【特許文献２】特開２０００−２３２３４７号公報（（００５７）段落から（００７２）段落の記載）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図７は、図６に示した回路において、ＩＧＢＴがスイッチングした場合のゲート電圧波形、ゲート電流波形、コレクタ電流波形、コレクタ−エミッタ間電圧波形を示している。小電流の場合は点線で、大電流の場合は実線で波形を示している。ＩＧＢＴがターンオンする場合、ミラー期間に流れるゲート電流Ｉｇは、おおよそ次の式で決定される。
【０００６】
Ｉｇ＝〔Ｖｇ（制御ゲート電圧）−ミラー電圧（Ｖｔｈ）〕／Ｒｇ（ゲート抵抗）
大電流駆動時にはミラー電圧Ｖｔｈの値が大きくなるため、コレクタ電流が大きくなるにつれて、ミラー期間のゲート電流Ｉｇは小さくなっていく。ゲート電流Ｉｇが小さくなると、ＩＧＢＴのオン時、オフ時のｄｉ／ｄｔ、ｄｖ／ｄｔが緩やかになり、高速スイッチングができないという欠点がある。
【０００７】
特許文献１や特許文献２で開示されている技術は、ＩＧＢＴのオン時、オフ時のｄｉ／ｄｔ、ｄｖ／ｄｔを制御する技術が開示されているが、主回路電流に応じた制御方式でない。そのため、大電流・小電流に依存した制御ができないため、大電流駆動時には、ｄｉ／ｄｔ、ｄｖ／ｄｔが緩やかになり、損失が大きくなってしまうという問題があった。
【０００８】
本発明の目的は、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化して、スイッチング損失を低減することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のパワー半導体スイッチング素子のゲート駆動回路では、電圧駆動型パワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段とを備え、前記パワー半導体スイッチング素子の通流電流の検出値に基づいて、ゲートのミラー電圧を可変する。さらにはゲート電圧の検出も同時に行うと、より高い精度の制御が可能になる。
【００１０】
また本発明のパワー半導体スイッチング素子のゲート駆動回路では、電圧駆動型パワー半導体スイッチング素子のゲート電極に駆動信号を与える駆動回路と、パワー半導体スイッチング素子の通流電流の計測手段を有するパワー半導体スイッチング素子のゲート駆動回路とを備え、前記パワー半導体スイッチング素子のゲート回路に定電流回路を備え、前記パワー半導体スイッチング素子の通流電流の検出値に基づいて、ゲート電流を可変する。
【発明の効果】
【００１１】
電圧駆動型のパワー半導体スイッチング素子の主回路電流の検出値に応じて、スイッチング素子のミラー期間のゲート電流を制御するので、大電流・小電流に応じた制御ができ、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができ、スイッチング損失を低減することが可能である。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例を、図面を使用して詳細に説明する。
【実施例１】
【００１３】
図１に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。図１は、ハーフブリッジＩＧＢＴモジュールの構成になっている。下アーム側では、電圧駆動型スイッチング素子のＩＧＢＴ３１と、並列にフリーホイルダイオード３２が接続されている。上アーム側では、電圧駆動型スイッチング素子のＩＧＢＴ３３と、並列にフリーホイルダイオード３４が接続されている。上アームと下アームの中間電位から、モータに接続されている。このモータ電流を、本実施例ではカレントトランス１６により、測定している。一方、下アーム用のＩＧＢＴ３１のゲート端子には、本発明の下アーム用駆動回路２１が接続され、上アーム用ＩＧＢＴ３３のゲート端子には、本発明の上アーム用駆動回路２２が接続されている。本実施例では、カレントトランス１６により、ＩＧＢＴの主回路電流を測定し、その測定値をゲート抵抗の切替指令１１に入力する。また、ＩＧＢＴのゲート電圧を測定し、その測定値をゲート抵抗の切替指令１１に入力する。このゲート抵抗の切替指令１１の出力により、ゲート抵抗１２を可変する。
【００１４】
図２は、本実施例である図１のブロック図について、駆動回路の詳細回路図を示している。図１と同じものには、同一の符号を記載している。図６に、従来技術の一般的なＭＯＳＦＥＴ、ＩＧＢＴのゲート駆動回路図を示す。従来技術のゲート駆動回路では、駆動・保護回路５１とＩＧＢＴのゲート端子に接続するゲート駆動回路の出力段は、ゲート抵抗４１と、ｎｐｎトランジスタ４２と、ｐｎｐトランジスタ４３によって構成されている。本実施例では、ゲート電圧判定機５２と、主回路電流判定器５３を設け、主回路電流が大きい場合でかつ、ゲート電圧がミラー期間の間に、ｐＭＯＳＦＥＴ４４をオンさせることで、ゲート抵抗を小さくする。
【００１５】
図７に、図６の従来技術の一般的なゲート駆動回路で、ＩＧＢＴをスイッチングした場合のゲート電圧波形、ゲート電流波形、コレクタ電流波形、コレクタ−エミッタ間電圧波形を示している。小電流の場合は点線で、大電流の場合は実線で波形を示している。ＩＧＢＴがターンオンする場合、ミラー期間に流れるゲート電流Ｉｇは、おおよそ次の式で決定される。
【００１６】
Ｉｇ＝〔Ｖｇ（制御ゲート電圧）−ミラー電圧（Ｖｔｈ）〕／Ｒｇ（ゲート抵抗）
大電流駆動時にはミラー電圧Ｖｔｈの値が大きくなるため、コレクタ電流が大きくなるにつれて、ミラー期間のゲート電流Ｉｇは小さくなっていく。ゲート電流Ｉｇが小さくなると、ＩＧＢＴのオン時、オフ時のｄｉ／ｄｔ、ｄＶ／ｄｔが緩やかになり、従来技術の一般的なゲート駆動回路では、高速スイッチングができないという欠点があった。
【００１７】
図３に、本実施例で、ＩＧＢＴが大電流でターンオン動作した場合のゲート電圧波形、ゲート電流波形、コレクタ電流波形、コレクタ−エミツタ間電圧波形を示す。図３は従来技術を点線で、本実施例を実線で波形を示している。本実施例では、ゲート電圧判定機５２と、主回路電流判定器５３を設け、主回路電流が大きい場合でかつ、ゲート電圧がミラー期間の間に、ｐＭＯＳＦＥＴ４４をオンさせることで、ゲート抵抗を小さくする。そのため、大電流の駆動時には、ゲート抵抗を小さくするので、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができる。
【００１８】
本実施例では、電圧駆動型のパワー半導体スイッチング素子の主回路電流の検出値に応じて、スイッチング素子のミラー期間のゲート電流を制御するので、大電流・小電流に依存した制御ができ、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができ、スイッチング損失を低減することが可能である。
【００１９】
また、上記は、ターンオン時の動作を説明したが、ターンオフ時においても、同様の構成により、本実施例では、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができ、スイッチング損失を低減することが可能である。
【００２０】
また、本実施例では、１個の主回路電流判定機５３を用いているが、２つ以上の主回路電流判定機５３とｐＭＯＳＦＥＴ４４、抵抗４５を用いれば、多段階の制御も可能である。また、電流を検出する方式は、カレントトランス１６以外にも、３つのシャント抵抗を用いる方式や、１つのシャント抵抗を用いる方式でも実現可能である。また、本実施例では、スイッチング素子として、ＩＧＢＴを記載しているが、ＭＯＳＦＥＴなどの電圧駆動型のパワー半導体にも適用可能であり、もちろん、Ｓｉ以外にＳｉＣデバイスなどを用いた場合にも適用できる。
【実施例２】
【００２１】
図４に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例１の図１と同じものには、同一の符号を記載している。図５は、本実施例である図４のブロック図について、駆動回路の詳細回路図を示している。実施例１の図２と同じものには、同一の符号を記載している。
【００２２】
実施例１と異なるのは、ゲート電圧をフィードバックしていないことである。ゲート電圧をフィードバックしなくても、ＰＷＭ入力信号の遅れ時間からＩＧＢＴのミラー期間は推測可能であり、本実施例では、ＰＷＭ信号の遅延回路５５を設けている。この遅延回路５５により、図３のようなゲート電圧、ゲート電流制御は可能であり、電圧駆動型のパワー半導体スイッチング素子の主回路電流の検出値に応じて、大電流駆動時にも、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができ、スイッチング損失を低減することが可能である。
【実施例３】
【００２３】
図８に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例１の図１と同じものには、同一の符号を記載している。本実施例の下アーム用駆動回路２１では、カレントトランス１６により、ＩＧＢＴの主回路電流を測定する。ＩＧＢＴの主回路電流測定結果から、信号作成手段１３により、定電流回路１４に電圧指令を与える。この定電流回路１４により、ＩＧＢＴ３１を駆動する。
【００２４】
図９は、本実施例である図８のブロック図の定電流回路について、詳細回路図を示している。図２と同じものには、同一の符号を記載している。定電流回路１４は、オペアンプ６２、６３、抵抗６４、６５、ｐＭＯＳＦＥＴ６６、ｎＭＯＳＦＥＴ６７で構成されており、信号作成手段１３からの指令電圧により、定電流制御する。定電流制御終了後は、ｐＭＯＳＦＥＴ６８とｎＭＯＳＦＥＴ６９により、ＩＧＢＴ３１のゲート電圧を、ゲート駆動回路制御電源３７の電源電位かグランド電位に固定する。
【００２５】
図１０に、本実施例において、ＩＧＢＴが大電流でターンオン動作した場合のゲート電圧波形、ゲート電流波形、コレクタ電流波形、コレクタ−エミッタ間電圧波形を示す。図１０では、従来技術を点線で、本実施例を実線で波形を示している。本実施例では、大電流の駆動時に、信号作成手段１３と定電流回路１４とにより、ゲート電流をミラー期間に増大させることにより、ゲートの駆動能力を向上し、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができる。
【実施例４】
【００２６】
図１１に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例３の図８と同じものには、同一の符号を記載している。本実施例では、ゲート電圧の検出値を、信号作成手段１３にフィードバックしている。ゲート電圧の検出値をフィードバックすることで、より高精度の制御が可能になる。本実施例においても、大電流の駆動時に、信号作成手段１３と定電流回路１４により、ゲート電流をミラー期間に増大させることにより、ゲートの駆動能力を向上し、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができる。
【実施例５】
【００２７】
図１２に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例３の図８と同じものには、同一の符号を記載している。本実施例では、電流を検出する手段として、シャント抵抗１７を用いている。シャント抵抗１７の電圧値をＣＰＵ７１にフィードバックしている。このＣＰＵ７１から信号作成手段１３に主回路電流の値をフィードバックする。さらに、信号作成手段１３からの指令電圧により、定電流制御する。本実施例においても、大電流の駆動時に、信号作成手段１３と定電流回路１４により、ゲート電流をミラー期間に増大させることにより、ゲートの駆動能力を向上し、ｄｉ／ｄｔ、ｄｖ／ｄｔを高速化することができる。
【実施例６】
【００２８】
図１３に、本実施例であるパワー半導体素子の駆動回路のブロック図を示す。実施例１の図１と同じものには、同一の符号を記載している。実施例１と異なるのは、駆動する電圧駆動型スイッチング素子がＩＧＢＴ２２でなく、ＳｉＣ接合型ＦＥＴ８１である。対象となるデバイスは、ミラー電圧の発生する電圧駆動型スイッチング素子であればよく、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体デバイスに適用可能である。また、ＩＧＢＴやＭＯＳＦＥＴだけでなく、接合型ＦＥＴなどもミラー電圧の発生する電圧駆動型スイッチング素子であり、本実施例を適用できる。
【図面の簡単な説明】
【００２９】
【図１】実施例１のパワー半導体素子の駆動回路のブロック図。
【図２】実施例１のパワー半導体素子の駆動回路の詳細回路図。
【図３】実施例１におけるＩＧＢＴのスイッチング波形。
【図４】実施例２のパワー半導体素子の駆動回路のブロック図。
【図５】実施例２のパワー半導体素子の駆動回路の詳細回路図。
【図６】従来技術のＭＯＳＦＥＴ、ＩＧＢＴのゲート駆動回路図。
【図７】図６の従来技術の回路におけるＩＧＢＴのスイッチング波形。
【図８】実施例３のパワー半導体素子の駆動回路のブロック図。
【図９】実施例３のパワー半導体素子の駆動回路の詳細回路図。
【図１０】実施例３におけるＩＧＢＴのスイッチング波形。
【図１１】実施例４のパワー半導体素子の駆動回路のブロック図。
【図１２】実施例５のパワー半導体素子の駆動回路のブロック図。
【図１３】実施例６のパワー半導体素子の駆動回路のブロック図。
【符号の説明】
【００３０】
１１…ゲート切替指令、１２…可変ゲート抵抗、１３…信号作成手段、１４…定電流回路、１６…カレントトランス、１７…シャント抵抗、２１…下アーム用駆動回路、２２…上アーム用駆動回路、３１、３３…ＩＧＢＴ、３２、３４…フリーホイルダイオード、３５…主回路電源、３６…モータ、３７…ゲート駆動回路制御電源、４１…ゲート抵抗、４２…ｎｐｎトランジスタ、４３…ｐｎｐトランジスタ、４４、６６、６８…ｐＭＯＳＦＥＴ、４５、４７、６４、６５…抵抗、４６、６７、６９…ｎＭＯＳＦＥＴ、５１…駆動・保護回路、５２…ゲート電圧判定機、５３…主回路電流判定機、５４…ＡＮＤ回路、６２、６３…オペアンプ、７１…ＣＰＵ、８１…ＳｉＣ接合型ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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