(57)【要約】【課題】デュアルダマシン法により形成された埋め込み配線を有する半導体集積回路装置の製造工程において、銅配線の接続部分での接続特性の信頼性の向上した埋め込み配線を形成する。【解決手段】接続孔２５Ａおよび配線溝２８を形成し、接続孔２５Ａおよび配線溝２８の側壁および底部にバリア導電性膜３１Ａを成膜した後、接続孔２５Ａの底部のバリア導電性膜３１Ａを除去し、さらに接続孔２５Ａ下の埋め込み配線１５の一部を掘り込む。その後、接続孔２５Ａおよび配線溝２８の深さ方向におけるスパッタリング粒子の指向性を向上させた条件下で、スパッタリング法にて配線溝２８および接続孔２５Ａ内を含む層間絶縁膜１９上にタンタル膜を堆積し、配線溝２８の底部のバリア導電性膜３１Ａの膜厚を増加し、接続孔２５Ａの底部を再びバリア導電性膜３１Ａで覆う。【選択図】図１３
2007227709.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に銅を主成分とする第１配線を形成する工程、
（ｂ）前記第１配線の存在下で前記半導体基板上に第１エッチング速度を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜をエッチングして前記第１配線に達する第１孔部を形成する工程、
（ｄ）前記第１孔部の存在下において前記第１絶縁膜をエッチングし、底部で前記第１孔部が開孔する第１溝部を形成する工程、
（ｅ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成する工程、
（ｆ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１配線の一部をエッチングする工程、
（ｇ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第１絶縁膜上に第２バリア導電性膜を形成する工程、
（ｈ）前記第２バリア導電性膜の存在下において、前記第１孔部および前記第１溝部を銅を主成分とする第１導電性膜で埋め込む工程、
（ｉ）前記第１絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２配線を形成する工程、
を含み、
前記（ｇ）工程においては、前記第１孔部の前記底部における前記第２バリア導電性膜の膜厚が、前記第１溝部の前記底部における第１バリア導電性膜および前記第２バリア導電性膜の総膜厚より薄くなる条件で前記第２バリア導電性膜を成膜することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記第２バリア導電性膜は、前記半導体基板の主面と垂直な方向でのスパッタリング粒子の指向性を向上させたスパッタリング法により行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１バリア導電性膜は、ＷＳｉＮ膜、ＴａＮＳｉ膜、Ｒｕ膜またはＷＮ膜を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１バリア導電性膜は、ＴａＮ膜、タンタル膜、もしくはＴａＮ膜とタンタル膜との積層膜から形成することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜の比誘電率は２．８以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、ＳｉＯＣを主成分とすることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、
前記第２配線は、断面で一部が前記第１孔部下で前記第１配線内に埋め込まれるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程におけるエッチングは、エッチングストッパ膜を用いずに停止することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
（ａ）半導体基板上の第１絶縁膜に銅を主成分とする第１埋め込み配線を形成する工程、
（ｂ）前記第1絶縁膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｄ）前記第３絶縁膜をエッチングして前記第２絶縁膜に達する第１孔部を形成する工程、
（ｅ）前記第３絶縁膜をエッチングし、前記第１孔部を含み前記第１孔部より大きい開口部を有し、底部が前記第３絶縁膜の途中の深さに達する第１溝部を形成する工程、
（ｆ）前記第１孔部の底部の前記第２絶縁膜をエッチングして前記第１埋め込み配線を露出する工程、
（ｇ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成し、前記第１溝部の底部での膜厚がｔ１で前記第１孔部の底部での膜厚がｔ２となるように形成する工程、
（ｈ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１埋め込み配線の一部をエッチングする工程、
（ｉ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第３絶縁膜上に第２バリア導電性膜を形成し、前記第１溝部の底部での膜厚がｔ１より大きいｔ３で、前記第１孔部の底部での膜厚がｔ２より小さいｔ４となるように形成する工程、
（ｊ）前記第２バリア導電性膜上に前記第１孔部および前記第１溝部を埋め込むように銅を主成分とする第１導電性膜で埋め込む工程、
（ｋ）前記第３絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２埋め込み配線を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、
前記第２バリア導電性膜の形成は、前記第１バリア導電性膜の形成に対して前記半導体基板の主面と垂直な方向でのスパッタリング粒子の指向性を向上させた条件でスパッタリング行うを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、絶縁膜に形成した溝部内を銅を主成分とする導電性膜で埋め込んで形成された配線を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００２−２４６４６７号公報（特許文献１）には、ビアホール底の側面のバリア層を除去したデュアルダマシン配線構造を形成する技術が開示されている。すなわち、絶縁膜にビアホールおよび配線用トレンチ溝を形成し、ビア底の下部配線部分をオーバーエッチングしてビアホール底より大きく広げた空隙を形成した後、空隙の底面、ビアホール側面、トレンチ溝の側面およびトレンチ溝の底面にバリアメタルを形成し、ＣＶＤ法でシード層のＣｕ膜を空隙の側面にも形成し、さらにめっき法でビアホールおよび配線用トレンチ溝をＣｕ膜で埋め込むものである。
【０００３】
特開２００３−２４９５４７号公報（特許文献２）、特開２００１−３５１９７７号公報（特許文献３）および特開２００３−１９７７３９号公報（特許文献４）には、孔底の側面のバリア層を除去したデュアルダマシン配線構造を形成する技術が開示されている。すなわち、絶縁膜に孔および配線用溝部を形成し、孔底の下部配線部分をオーバーエッチングして孔底より大きく広げた空隙を形成した後、空隙の底面、孔の側面、溝部の側面および溝部の底面にバリアメタルを形成し、空隙の側面にＣｕ膜をめっき法で埋め込むものである。
【０００４】
特開２００５−１２９６７７号公報（特許文献５）には、絶縁膜に接続孔および配線用溝を形成し、接続孔底の下部Ｃｕ配線部分をスパッタエッチングすることにより接続孔底および接続孔側面にＣｕ膜を再付着させた後で、拡散防止膜を溝および接続孔内に形成し、溝および接続孔内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。
【０００５】
特開２００２−６４１３９号公報（特許文献６）には、絶縁膜に孔パターンおよび配線用溝パターンを形成し、孔パターン部分の底部は下層配線を貫通した構造とし、バリア層を溝パターンおよび孔パターン内に形成した後、溝パターンおよび孔パターン内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。
【０００６】
特開２００１−２８４４４９号公報（特許文献７）には、絶縁膜に接続孔および配線用溝を形成し、基板にバイアスを印加しながらバリア層をスパッタリング法で形成することにより、バリア層を接続孔底には薄くビア側壁および溝には厚く形成した後、溝および接続孔内にＣｕを埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。
【０００７】
特開平９−３２６４３３号公報（特許文献８）には、デュアルダマシン配線の配線溝にシリコン窒化膜の銅拡散防止膜を形成し、層間接続孔底と配線溝上にシリコン窒化膜の銅拡散防止膜を形成し、スパッタエッチングで層間接続孔底の銅拡散防止膜を除去して配線溝の底に銅拡散防止膜を残した後に、配線溝および層間接続孔内にＣｕを埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。
【０００８】
特開２００２−２９９４３６号公報（特許文献９）には、絶縁膜にヴィアホールおよび配線溝を形成し、ヴィアホール底の下部配線部分をオーバーエッチングしてヴィアホール底より大きく広げた空隙を形成した後、ヴィアホール部および配線溝部にバリアメタル膜を形成し、配線溝およびヴィアホール内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。
【０００９】
特開２０００−９１４２５号公報（特許文献１０）には、ヴィアホール底と下部配線層との接続部分にはバリア層を介在しない構造のデュアルダマシン配線を形成する技術が開示されている。すなわち、絶縁膜にヴィアホールおよび配線用トレンチ溝を形成し、ヴィアホール底の下部配線上部のエッチストッパ膜を除去してから、テトラキスジエチルアミノチタン（ＴＤＥＡＴ：tetrakisdiethyl-amino-titanium）を原料としてＭＯＣＶＤ−ＴｉＮ膜のバリア層を形成し、エッチバックによりヴィアホール底と配線溝底部のバリア層を除去する。次いで、斜めスパッタリングによりヴィアホール底にはＴｉＮ膜を形成しないようにして、配線溝底部に優先的にバリア層としてのＴｉＮ膜を成膜し、その後配線溝およびヴィアホール内にＣｕを埋め込むものである。
【００１０】
特開２００３−１５２０７７号公報（特許文献１１）には、コンタクトホール底と下部配線層との接続部分にはバリア膜を介在しない構造のデュアルダマシン配線を形成する技術が開示されている。すなわち、絶縁膜にコンタクトホールおよび配線溝を形成し、コンタクトホール底の下部配線上部のバリア膜を除去してから、イオン化スパッタリング法を用いてＴａＮ膜から形成されたバリア膜を、配線溝の上面の厚さがコンタクトホール底の厚さよりも厚くなるように形成する。次いで、スパッタエッチングによりコンタクトホール底のバリア膜を除去し、配線溝底部のバリア膜を残した後に、配線溝およびコンタクトホール内にＣｕを埋め込むものである。
【特許文献１】特開２００２−２４６４６７号公報（段落番号［００１９］〜［００２１］、図１〜図７）
【特許文献２】特開２００３−２４９５４７号公報（段落番号［００２５］〜［００３０］、図１〜図４）
【特許文献３】特開２００１−３５１９７７号公報（段落番号［００１７］〜［００２０］、図４〜図７）
【特許文献４】特開２００３−１９７７３９号公報（段落番号［００２４］〜［００２７］、図３〜図６）
【特許文献５】特開２００５−１２９６７７号公報（段落番号［００１９］〜［００２２］、図３〜図６）
【特許文献６】特開２００２−６４１３９号公報（段落番号［００２３］〜［００２６］、図８〜図１１）
【特許文献７】特開２００１−２８４４４９号公報（段落番号［００１５］〜［００１９］、図１）
【特許文献８】特開平９−３２６４３３号公報（段落番号［００１３］〜［００１６］、図１〜図４）
【特許文献９】特開２００２−２９９４３６号公報（段落番号［００６４］〜［００６９］、図５）
【特許文献１０】特開２０００−９１４２５号公報（段落番号［００２０］〜［００２５］、図５〜図１０）
【特許文献１１】特開２００３−１５２０７７号公報（段落番号［００７０］〜［００８０］、図１２〜図１５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
半導体集積回路の配線形成方法として、ダマシン（Damascene）法と呼ばれるプロセスがある。この方法は、絶縁膜に配線溝または接続孔を形成した後、半導体基板の主面に配線形成用またはプラグ形成用の導電性膜を堆積し、さらに、その配線溝または接続孔以外の領域の導電性膜を化学機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）によって除去することにより、配線溝内に埋め込み配線、または接続孔内にプラグを形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導電材料（Ｃｕ（銅）または銅合金）からなる埋め込み配線の形成方法として適している。
【００１２】
また、ダマシン法の応用としてデュアルダマシン（Dual-Damascene）法がある。この方法は、絶縁膜に配線形成用の溝および下層配線との接続を行なうための接続孔を形成した後、半導体基板の主面に配線形成用の導電性膜を堆積し、さらに、その溝以外の領域の導電性膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路において、工程数の削減が可能であり、配線コストの低減が可能である。
【００１３】
本発明者らは、上記デュアルダマシン法による埋め込み配線の形成技術について検討している。その中で、本発明者らは、以下のような課題を見出した。その課題について、図１５〜図１７を用いて説明する。
【００１４】
デュアルダマシン法により形成された銅系の導電材料からなる埋め込み配線においては、プラグと下層の配線との間でエレクトロマイグレーションおよびストレスマイグレーション等の銅配線の接続部分での断線不良の発生が懸念される。その対策として、そのプラグが形成される接続孔を、下層配線の一部も掘り込むように形成して、プラグと下層の配線との接触面積を増加させる手段がある。このような構造を形成するには、まず図１５に示すように、下層の配線１０１に達する接続孔１０２、底部にて前記接続孔１０２が開孔する埋め込み配線形成用の溝部１０３を形成した後、接続孔１０２および溝部１０３の底部および側壁にバリア導電性膜１０４を形成する。次いで、図１６に示すように、スパッタエッチング法等により接続孔１０２の底部１０２Ｂのバリア導電性膜１０４を除去し、さらに下層の配線１０１を所定量掘り込む。ここで、溝部１０３をエッチングストッパ層無しで形成している場合には、溝部１０３の底部１０３Ｂが下がってしまい、接続孔１０２の底部１０２Ｂと溝部１０３の底部１０３Ｂとが近くなる。スパッタエッチングによる加工では、深い位置ほどエッチングが進むことから、接続孔１０２の底部１０２Ｂと溝部１０３の底部１０３Ｂとが近くなっている場合には、溝部１０３の底部１０３Ｂでもバリア導電性膜１０４がエッチングされ過ぎてしまうことになる。そこで、接続孔１０２の底部１０２Ｂおよび溝部１０３の底部１０３Ｂのバリア導電性膜１０４の膜厚を回復させるべく、再びバリア導電性膜１０４の堆積処理を行う場合には、接続孔１０２および溝部１０３の側壁における膜厚を厚くし過ぎないようにしなければならないことから、接続孔１０２の底部１０２Ｂおよび溝部１０３の底部１０３Ｂでは、十分な膜厚を確保できなくなってしまう課題が存在する（図１７参照）。
【００１５】
また、本発明者らは、上記バリア導電性膜１０４を成膜する前に接続孔１０２下の配線１０１を掘り込む処理を行う手段について検討した。しかしながら、配線１０１を掘り込んだ際に銅系導電材料が吹き飛ばされ、その残渣が接続孔１０２の側壁に付着してしまうことから、その状況下でバリア導電性膜１０４を成膜することになる。そのため、接続孔１０２の側壁におけるバリア導電性膜１０４の接着性が低下してしまい、バリア導電性膜１０４の接着性が低下した部分においてバリア導電性膜１０４の剥離に起因する経時絶縁破壊への耐性が低下してしまう課題が存在する。
【００１６】
また、バリア導電性膜１０４を成膜する前に接続孔１０２下の配線１０１を掘り込むことから、配線１０１の掘り込み形状を制御することが困難となり、接続孔１０２の深さ方向ばかりでなく横方向へも掘り込みが進んでしまう虞がある。横方向へ掘り込みが進んでしまった場合には、層間絶縁膜に対して掘り込み部分がオーバーハング形状になり掘り込み部をバリア導電性膜１０４で覆うことができなくなり、めっき法で接続孔１０２および溝部１０３を銅系の導電材料で埋め込む場合には、掘り込み部に薬液が残留してしまったり空隙が形成されてしまったりする虞があり、その場合には半導体集積回路の信頼性を低下させてしまう虞がある。
【００１７】
本発明の目的は、デュアルダマシン法により形成された埋め込み配線を有する半導体集積回路装置の製造工程において、銅配線の接続部分での接続特性の信頼性の向上した埋め込み配線を形成できる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体集積回路装置の製造方法は、
（ａ）半導体基板上に銅を主成分とする第１配線を形成する工程、
（ｂ）前記第１配線の存在下で前記半導体基板上に第１エッチング速度を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜をエッチングして前記第１配線に達する第１孔部を形成する工程、
（ｄ）前記第１孔部の存在下において前記第１絶縁膜をエッチングし、底部で前記第１孔部が開孔する第１溝部を形成する工程、
（ｅ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成する工程、
（ｆ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１配線の一部をエッチングする工程、
（ｇ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第１絶縁膜上に第２バリア導電性膜を形成する工程、
（ｈ）前記第２バリア導電性膜の存在下において、前記第１孔部および前記第１溝部を銅を主成分とする第１導電性膜で埋め込む工程、
（ｉ）前記第１絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２配線を形成する工程、
を含み、
前記（ｇ）工程においては、前記第１孔部の前記底部における前記第２バリア導電性膜の膜厚が、前記第１溝部の前記底部における第１バリア導電性膜および前記第２バリア導電性膜の総膜厚より薄くなる条件で前記第２バリア導電性膜を成膜するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
下層の埋め込み配線（第１配線）と接続する上層の埋め込み配線（第２配線）において、その下層の埋め込み配線を掘り込むように形成された接続孔（第１孔部）の底部にてバリア導電性膜を所望の膜厚にできるので、下層の埋め込み配線と上層の埋め込み配線との間における銅配線の接続部分での接続特性の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２８】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いで、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００３２】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００３３】
続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００３４】
続いて、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ型ウエル３を形成する。次いで、半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン注入してｎ型ウエル４を形成する。
【００３５】
続いて、半導体基板１を熱処理することによって、ｐ型ウエル３およびｎ型ウエル４の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にゲート電極６を形成する。ゲート電極６は、たとえばＰをドープした低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およびＷ（タングステン）膜をこの順で積層した３層の導電性膜によって形成することができる。
【００３６】
次いで、ｐ型ウエル３にＰまたはＡｓ（ヒ素）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）７を形成し、ｎ型ウエル４にＢをイオン注入することによってｐ型半導体領域（ソース、ドレイン）８を形成する。ここまでの工程によって、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３７】
続いて、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜９を形成する。
【００３８】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクにして層間絶縁膜９をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）７およびｐ型半導体領域（ソース、ドレイン）８の上部にコンタクトホール１０を形成する。続いて、コンタクトホール１０内を含む半導体基板１上に、たとえばスパッタリング法により窒化チタン膜を堆積した後、さらにＣＶＤ法によりＷ（タングステン）膜を堆積し、コンタクトホール１０をそのＷ膜で埋め込む。その後、コンタクトホール１０以外の層間絶縁膜９上の窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ１１を形成する。
【００３９】
続いて、半導体基板１上に、たとえばプラズマＣＶＤ法でＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮ（窒素）を所定量含むＳｉＣＮ（炭窒化シリコン）膜を堆積することにより、エッチングストッパ膜１２を形成する。エッチングストッパ膜１２は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。ＳｉＣ膜およびＳｉＣＮ膜は、たとえば窒化シリコン膜より相対的に比誘電率が低いので、このエッチングストッパ膜１２としてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態のＣＭＯＳロジックＬＳＩにおける配線遅延を改善することができる。
【００４０】
次に、たとえばＣＶＤ法でエッチングストッパ膜１２の表面に、酸化シリコンにＣ（炭素）が添加されたＳｉＯＣ膜を堆積し、膜厚が約２００ｎｍの層間絶縁膜１３を形成する。このＳｉＯＣ膜は、塗布法によって堆積した後、熱処理を施すことによって成膜してもよい。このようなＳｉＯＣ膜を層間絶縁膜１３として用いることにより、層間絶縁膜１３の誘電率を下げることができるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。また、層間絶縁膜１３として、ＳｉＯＣ膜の代わりにＦ（フッ素）が添加された酸化シリコン膜を用いてもよい。
【００４１】
続いて、エッチングストッパ膜１２および層間絶縁膜１３を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、複数の埋め込み配線形成用の配線溝１４を形成する。
【００４２】
次いで、配線溝１４の底部に露出したプラグ１１の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。
【００４３】
続いて、半導体基板１の全面に、バリア導電性膜１５Ａとなる、たとえば窒化タンタル膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態においては、バリア導電性膜１５Ａとして窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。バリア導電性膜１５Ａがタンタルまたは窒化タンタルの場合には、窒化チタンを用いた場合よりＣｕ膜との密着性がよい。また、バリア導電性膜１５Ａが窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、窒化チタン膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を堆積する場合に効果が大きい。なお、この技術は窒化チタン膜に限られず、窒化タンタル膜においても、効果の差こそあるが有効である。
【００４４】
続いて、バリア導電性膜１５Ａが堆積された半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝１４の内部を除いたバリア導電性膜１５Ａの表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積にイオン化スパッタリング法を用いる場合を例示するが、長距離スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよく、ＣＶＤ成膜ユニットがバリア導電性膜１５Ａの形成室と結合していれば高真空状態を維持できるので、堆積したバリア導電性膜１５Ａの表面が酸化してしまうことを防ぐことができる。
【００４５】
次に、シード膜が堆積された半導体基板１の全面に、Ｃｕ膜を配線溝１４を埋め込むように堆積し、このＣｕ膜と上記したシード膜とを合わせて導電性膜１５Ｂとする。この配線溝１４を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。配線溝１４を埋め込むＣｕ膜の形成に電解めっき法を用いた場合、そのＣｕ膜の成長速度を電気的に制御できるので、配線溝１４の内部におけるＣｕ膜のカバレージを向上することができる。なお、本実施の形態においては、配線溝１４を埋め込むＣｕ膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する半導体基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００４６】
続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。
【００４７】
続いて、層間絶縁膜１３上の余分なバリア導電性膜１５Ａおよび導電性膜１５Ｂを除去し、配線溝１４内にバリア導電性膜１５Ａおよび導電性膜１５Ｂを残すことにより、埋め込み配線（第１配線）１５を形成する。バリア導電性膜１５Ａおよび導電性膜１５Ｂの除去は、ＣＭＰ法を用いた研磨により行う。
【００４８】
次いで、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去する。
【００４９】
次に、図３に示すように、埋め込み配線１５および層間絶縁膜１３上にＳｉＣ膜またはＳｉＣＮ膜を堆積してエッチングストッパ膜１６を形成する。ＳｉＣ膜またはＳｉＣＮ膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。エッチングストッパ膜１６は、後の工程において、エッチングを行なう際のエッチングストッパ層として機能させることができる。また、エッチングストッパ膜１６は、埋め込み配線１５の導電性膜１５ＢをなすＣｕの拡散を抑制する機能も有し、バリア導電性膜１５Ａ（図３参照）とともに層間絶縁膜９、１３および後でエッチングストッパ膜１６上に形成する絶縁膜への銅の拡散を防止してそれらの絶縁性を保持する。
【００５０】
次に、エッチングストッパ膜１６の表面に層間絶縁膜（第１絶縁膜）１９を堆積する。本実施の形態では、この層間絶縁膜１９として、ＳｉＯＣ膜などの低誘電率膜を例示することができ、ＳｉＯＣ膜とした場合には、前述の層間絶縁膜１３と同様の方法によって成膜することができる。このような低誘電率膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。
【００５１】
次に、層間絶縁膜１９の表面に膜厚１２０ｎｍ程度の反射防止膜２３を形成する。続いて、その反射防止膜２３の表面に、たとえばポリヒドロキシスチレンと酸発生剤からなり、膜厚が４８０ｎｍ程度のフォトレジスト膜２４を形成する。次いで、そのフォトレジスト膜２４に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２４をパターニングする。このフォトレジスト膜２４のパターンは、下層の埋め込み配線１５に接続する接続孔を形成するためのマスクパターンであって、接続孔形成領域が露出され、それ以外の領域が覆われるように形成されている。
【００５２】
次に、図４に示すように、上記フォトレジスト膜２４をマスクとし、反射防止膜２３および層間絶縁膜１９を順次エッチングし、孔部（第１孔部）２５を形成する。次いで、図５に示すように、アッシング法により上記フォトレジスト膜２４および反射防止膜２３を除去する。
【００５３】
次に、図６に示すように、半導体基板１上に膜厚１２０ｎｍ程度の反射防止膜２６を形成する。この反射防止膜２６は、孔部２５を埋め込むように形成される。
【００５４】
続いて、その反射防止膜２６の表面に、ポリヒドロキシスチレンと酸発生剤からなる膜厚が４８０ｎｍ程度のフォトレジスト膜２７を形成する。次いで、そのフォトレジスト膜２７に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２７をパターニングする。このフォトレジスト膜２７のパターンは、たとえば平面帯状または長方形状の配線溝を形成するためのマスクパターンであって、配線溝形成領域が露出され、それ以外の領域が覆われるように形成されている。
【００５５】
次に、図７に示すように、パターニングされたフォトレジスト膜２７をマスクとして反射防止膜２６をエッチングする。続いて、そのフォトレジスト膜２７をマスクとして層間絶縁膜１９を所定の深さだけエッチングし、底部で孔部２５が開孔する配線溝（第１溝部）２８を形成する。次いで、図８に示すように、アッシング法によりフォトレジスト膜２７および反射防止膜２６を除去する。
【００５６】
次に、図９に示すように、層間絶縁膜１９をマスクとして孔部２５下のエッチングストッパ膜１６をエッチングすることにより、配線溝２８から下層の埋め込み配線１５に達する接続孔（第１孔部）２５Ａを形成する。
【００５７】
このような工程により配線溝２８および接続孔２５Ａを形成することにより、配線溝２８と接続孔２５Ａとの間においてエッチング速度の異なる配線溝２８の形成用のエッチストッパ膜（たとえばＳｉＣＮ膜）を省略することができる。そのようなエッチストッパ膜を設けた場合には、エッチストッパ膜を境に２層の層間絶縁膜を設けることが必要となり、またそのエッチストッパ膜も成膜する必要があることから、工程数が増加してしまうことになる。すなわち、そのエッチストッパ膜を省略した本実施の形態によれば、半導体集積回路装置の製造工程数を削減することができる。また、エッチストッパ膜を省略したことにより、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することが可能となる。
【００５８】
ここで、図１０は、上記配線溝２８および接続孔２５Ａ付近を拡大して示した要部断面図である。接続孔２５Ａを形成した後、前述のバリア導電性膜１５Ａを堆積した工程と同様の工程により、配線溝２８および接続孔２５Ａの側壁および底部を含む層間絶縁膜１９上にバリア導電性膜（第１バリア導電性膜）３１Ａを堆積する。本実施の形態において、このバリア導電性膜３１Ａとしては、たとえば窒化タンタル膜およびタンタル膜を順次下層から積層した積層膜を例示することができる。このバリア導電性膜３１Ａの成膜には、図１１に示すようなスパッタリング装置を用いる。このスパッタリング装置は、チャンバ（処理室）ＣＭＢ内にターゲットＴＧＴおよび半導体基板１が載置されるステージＳＴＧを備え、ターゲットＴＧＴおよびステージＳＴＧには、それぞれ直流電源および交流電源が電気的に接続されている。また、チャンバＣＭＢの外部側壁には、ターゲットＴＧＴとステージＳＴＧとの間となる高さで直流コイルＴＣＬおよび高周波コイルＫＣＬが備えられ、これら直流コイルＴＣＬおよび高周波コイルＫＣＬから作用する磁力により、チャンバＣＭＢ内の粒子の指向性を調節することができる。本実施の形態において、バリア導電性膜３１Ａを形成する窒化タンタル膜を成膜する際には、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは５００Ｗ〜１３００Ｗ程度の交流電力を印加することを例示できる。また、バリア導電性膜３１Ａを形成するタンタル膜を成膜する際には、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜９００Ｗ程度の交流電力を印加することを例示できる。
【００５９】
次に、図１２に示すように、スパッタエッチング法により接続孔２５Ａの底部のバリア導電性膜３１Ａを除去し、さらに接続孔２５Ａ下の埋め込み配線１５の一部を掘り込む。このスパッタエッチング処理は、図１１に示したスパッタリング装置のチャンバＣＭＢ内において、高周波放電によるＡｒ（アルゴン）プラズマを用いたイオン衝撃によって実施するものである。その際には、ターゲットＴＧＴに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜１０００Ｗ程度の直流電力を印加し、高周波コイルに５００Ｗ〜２０００Ｗ程度、好ましくは８００Ｗ〜１７００Ｗ程度の交流電力を印加し、ステージＳＴＧに２００Ｗ〜１５００Ｗ程度、好ましくは５００Ｗ〜１２００Ｗ程度の交流電力を、直流コイルに１００Ｗ〜２０００Ｗ程度、好ましくは２００Ｗ〜１０００Ｗ程度の直流電力を印加することを例示できる。このように下層の埋め込み配線１５の一部を掘り込んでから後の工程で配線溝２８および接続孔２５Ａ内に埋め込み配線およびプラグを一体に形成することにより、プラグと下層の埋め込み配線１５との接触面積を増加させることができる。それにより、そのプラグと下層の埋め込み配線１５との間では、エレクトロマイグレーションおよびストレスマイグレーション等の銅配線の接続部分での接続特性の信頼性を向上することが可能となる。
【００６０】
また、下層の埋め込み配線１５の掘り込みをバリア導電性膜３１Ａの成膜前に行うと、埋め込み配線１５を形成しているＣｕが接続孔２５Ａの側壁に付着し、バリア導電性膜３１Ａの接続孔２５Ａの側壁における接着性の低下、およびＣｕの層間絶縁膜１９への拡散等の不具合を引き起こす虞がある。このような不具合を引き起こした場合には、その接続孔２５Ａにおける銅配線の接続部分での接続特性の信頼性の低下等、半導体集積回路装置の信頼性を低下させてしまう虞があることから、本実施の形態のように下層の埋め込み配線１５の掘り込みをバリア導電性膜３１Ａの成膜後に行うことが好ましい。
【００６１】
スパッタエッチング法によるエッチング処理においては、半導体基板１の主面（素子形成面）における深さ方向で深い位置ほどエッチングが進む。また、本実施の形態のように、エッチストッパ膜を用いずに配線溝２８を形成した場合には、配線溝２８が深く形成されてしまう傾向がある。そのため、上記スパッタエッチング処理後には、配線溝２８の底部のバリア導電性膜３１Ａも薄くなることになる。
【００６２】
次に、図１３に示すように、前述のスパッタリング装置（図１１参照）を用いたスパッタリング法にて、配線溝２８および接続孔２５Ａ内を含む層間絶縁膜１９上にタンタル膜（第２バリア導電性膜）を堆積する。このタンタル膜を成膜する際には、図１１に示したスパッタリング装置において、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜９００Ｗ程度の交流電力を印加することを例示できる。それにより、配線溝２８の底部のバリア導電性膜３１Ａの膜厚を増加し、接続孔２５Ａの底部を再びバリア導電性膜３１Ａで覆う。本実施の形態において、このスパッタリング処理は、チャンバＣＭＢ内において、半導体基板１の主面に垂直な方向（接続孔２５Ａおよび配線溝２８の深さ方向）におけるスパッタリング粒子の指向性を向上させた条件で行う。この条件は、図１０を用いて説明したバリア導電性膜３１Ａの成膜直後における配線溝２８の底部および接続孔２５Ａの底部におけるバリア導電性膜３１Ａの膜厚をそれぞれＴ１およびＴ２（図１０参照）とし、図１３を用いて説明したタンタル膜の成膜後における配線溝２８の底部および接続孔２５Ａの底部におけるバリア導電性膜３１Ａの膜厚をそれぞれＴ１およびＴ２（図１３参照）とすると、本実施の形態においては次のようになる。すなわち、Ｔ１＜Ｔ３およびＴ２＞Ｔ４である。それにより、配線溝２８および接続孔２５Ａの側壁におけるバリア導電性膜３１Ａの膜厚の増加を抑制しつつタンタル膜の成膜処理を実施し、配線溝２８および接続孔２５Ａの底部で十分な膜厚のバリア導電性膜３１Ａを確保することが可能となる。
【００６３】
本実施の形態のように、バリア導電性膜３１Ａを成膜した後に埋め込み配線１５の掘り込みを行うことにより、埋め込み配線１５の掘り込みを接続孔２５Ａの深さ方向のみで進めることが可能となり、断面ではラウンド形状とすることが可能となる。それにより、その掘り込み形状を維持したまま接続孔２５Ａの底部に上記タンタル膜を成膜することができ、その掘り込み形状に沿って十分な膜厚のタンタル膜（バリア導電性膜３１Ａ）で覆うことができる。また、埋め込み配線１５の掘り込みを接続孔２５Ａの深さ方向のみにできるので、後の工程においてめっき法で接続孔２５Ａおよび配線溝２８を銅系の導電材料で埋め込む場合でも、掘り込み部に薬液が残留してしまったり空隙が形成されてしまったりすることを防ぐことができる。すなわち、本実施の形態の半導体集積回路装置の信頼性の低下を防ぐことが可能となる。
【００６４】
本実施の形態においては、バリア導電性膜３１Ａとして窒化タンタル膜およびタンタル膜の積層膜を例示したが、タンタル膜、窒化タンタル膜、窒化チタン膜、ＷＳｉＮ膜、ＴａＮＳｉ膜、Ｒｕ膜、もしくはＷＮ膜等の単層膜や、これらの積層膜であってもよい。また、バリア導電性膜３１Ａとして窒化タンタル膜およびタンタル膜の積層膜以外の薄膜を用いた場合でも、下層の埋め込み配線１５を掘り込んだ後に配線溝２８および接続孔２５Ａ内に堆積する薄膜は、本実施の形態と同様にタンタル膜でよい。Ｒｕ単膜及びＷＮ/Ｒｕ積層膜の場合はＲｕ膜を用いても良い。
【００６５】
次に、図１４に示すように、半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを約８０重量パーセント程度以上含むようにする。シード膜は、長距離スパッタリング法によって堆積することを例示できる。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することで、スパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００６６】
次に、シード膜が堆積された半導体基板１の全面に、たとえばＣｕ膜からなる導電性膜を接続孔２５Ａおよび配線溝２８を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜３１Ｂとする。この接続孔２５Ａおよび配線溝２８を埋め込む導電性膜は、たとえば電解めっき法にて形成することができる。続いて、アニール処理によってその導電性膜３１Ｂの歪みを除去し安定化させる。
【００６７】
次に、絶縁膜１９上の余分なバリア導電性膜３１Ａおよび導電性膜３１Ｂを除去し、接続孔２５Ａおよび配線溝２８内にバリア導電性膜３１Ａおよび導電性膜３１Ｂを残すことで、埋め込み配線（第２配線）３１を形成する。バリア導電性膜３１Ａおよび導電性膜３１Ｂの除去は、ＣＭＰ法を用いた研磨により行うことを例示できる。
【００６８】
上記のように形成した本実施の形態の埋め込み配線３１によれば、下層の埋め込み配線１５との接触面積、つまりバリア導電性膜３１Ａと埋め込み配線１５との接触面積を増加することができる。それにより、埋め込み配線１５と埋め込み配線３１との界面における電界集中を緩和することができるので、埋め込み配線１５と埋め込み配線３１との間においてはエレクトロマイグレーションに対する耐性を向上することができる。また、接続孔２５Ａ下の埋め込み配線１５の掘り込み形状を断面ラウンド形状としているので、埋め込み配線１５と埋め込み配線３１との界面に作用する応力を緩和することができる。それにより、埋め込み配線１５と埋め込み配線３１との間においてはストレスマイグレーションに対する耐性を向上することができる。すなわち、本実施の形態によれば、埋め込み配線１５と埋め込み配線３１との間における銅配線の接続部分での接続特性の信頼性を向上することができるので、半導体集積回路装置の信頼性を向上することができる。
【００６９】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去し、本実施の形態の半導体集積回路装置を製造する。
【００７０】
なお、図３〜図１４を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線３１の上部にさらに多層に配線を形成してもよい。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７２】
本発明の絶縁ゲート型電界効果トランジスタの製造方法は、たとえばデュアルダマシン法により形成された埋め込み配線を有する半導体集積回路装置の製造工程に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造工程にて用いるスパッタリング装置の説明図である。
【図１２】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図１５】本発明者らが検討した半導体集積回路装置の製造工程を説明する要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程を説明する要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程を説明する要部断面図である。
【符号の説明】
【００７４】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート酸化膜
６  ゲート電極
７  ｎ型半導体領域（ソース、ドレイン）
８  ｐ型半導体領域（ソース、ドレイン）
９  層間絶縁膜
１０  コンタクトホール
１１  プラグ
１２  エッチングストッパ膜
１３  層間絶縁膜
１４  配線溝
１５  埋め込み配線（第１配線）
１５Ａ  バリア導電性膜
１５Ｂ  導電性膜
１６  エッチングストッパ膜
１９  層間絶縁膜（第１絶縁膜）
２３  反射防止膜
２４  フォトレジスト膜
２５  孔部（第１孔部）
２５Ａ  接続孔（第１孔部）
２６  反射防止膜
２７  フォトレジスト膜
２８  配線溝（第１溝部）
３１  埋め込み配線（第２配線）
３１Ａ  バリア導電性膜（第１バリア導電性膜）
３１Ｂ  導電性膜
１０１  配線
１０２  接続孔
１０２Ｂ  底部
１０３  溝部
１０３Ｂ  底部
１０４  バリア導電性膜
ＣＭＢ  チャンバ（処理室）
ＫＣＬ  高周波コイル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＴＧ  ステージ
ＴＣＬ  直流コイル
ＴＧＴ  ターゲット
【図１】
2007227709.tif 000003
【図２】
2007227709.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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