(57)【要約】【課題】簡易な構成でフルカラー表示を実現可能な表示制御回路およびＬＣＤドライバを提供する。【解決手段】表示制御回路は、画素データを格納する表示ＲＡＭ１と、対応する信号線にアナログ画素電圧を供給するｎ個の画素電圧生成回路２と、表示ＲＡＭ１の読出アドレス信号を生成するアドレス生成回路３と、表示すべきフレームの番号を生成するフレーム番号生成器４と、を備えている。フレーム制御回路１２から６ビットのＯＤ［５：０］とキャリー信号ＣＡを出力し、ＤＡＣ１３内にキャリー信号ＣＡに対応するアナログスイッチ２３を一つ追加し、６５種類のアナログ基準電圧のいずれかをフレームに応じて出力するようにしたため、２6＝６４階調の４倍の階調数を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
２k（ｋは２以上の整数）枚の連続した画像表示フレームのそれぞれについて、２n（ｎは、ｋより大きい整数）ビットの画素データの上位側（ｎ−ｋ）ビットの値を下位側ｋビットの論理に応じて調整した画素データを桁あふれ信号とともに出力するフレーム制御回路と、
前記桁あふれ信号を含む前記フレーム制御回路の出力データをアナログ電圧に変換するＤ／Ａコンバータと、を備えることを特徴とする表示制御回路。
【請求項２】
前記フレーム制御回路は、
２n-kビットの画素データを出力する２n-k個の出力端子と、
２n-kビットの画素データに「１」加算した場合に起こりうる前記桁あふれ信号を出力するキャリー出力端子と、を有し、
前記Ｄ／Ａコンバータは、前記２n-k個の出力端子と前記キャリー出力端子とのそれぞれに対応して設けられ、対応する出力端子の論理に応じて対応する基準電圧を出力するか否かを切り替える２n-k＋１個のアナログスイッチを有することを特徴とする表示制御回路。
【請求項３】
前記フレーム制御回路は、２nビットの画素データの下位側ｋビットの論理に応じた数分の画像表示フレームについては上位側（ｎ−ｋ）ビットの値を「１」加算した値を、加算によって起こりうる桁あふれ信号ととともに出力し、それ以外のフレームは上位側（ｎ−ｋ）ビットの値をそのまま出力することを特徴とする請求項１または２に記載の表示制御回路。
【請求項４】
前記フレーム制御回路は、隣接するｐ×ｐ個の複数画素からなる第１画素ブロックごとに、前記上位側（ｎ−ｋ）ビットの値を「１」加算する画素位置を設定することを特徴とする請求項１または２に記載の表示制御回路。
【請求項５】
２ｎ（ｎは２より大きい整数）ビットの画素データをラッチするラッチ回路と、
前記ラッチ回路でラッチされた画素データを、２k（ｋは２以上の整数）枚の連続した画像表示フレームのそれぞれについて、２n（ｎは、ｋより大きい整数）ビットの画素データの上位側（ｎ−ｋ）ビットの値を下位側ｋビットの論理に応じて調整した画素データを桁あふれ信号とともに出力するフレーム制御回路と、
前記桁あふれ信号を含む前記フレーム制御回路の出力データをアナログ電圧に変換するＤ／Ａコンバータと、
前記アナログ電圧のゲイン調整を行って、液晶パネル内の信号線に供給する増幅器と、を備えることを特徴とするＬＣＤドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素表示用のアナログ電圧を生成する表示制御回路とＬＣＤドライバに関する。
【背景技術】
【０００２】
液晶表示装置の階調数は高くなる傾向にあるが、階調数を増やすには、画素データのビット数を増やさなければならず、ビット数の多いＤ／Ａコンバータなどの高価な部品が必要となり、コストがアップし、回路の実装面積も増大するという問題がある（特許文献１参照）。
【０００３】
このような問題に対処するために、フレームレートコントロール（ＦＲＣ）方式が提案されている。ＦＲＣ方式は、連続する複数のフレームを１表示期間とし、この１表示期間内の各フレームごとに一部の表示画素の駆動電位を切り替えて、みかけ上、画素データのビット数以上の階調表現を行うものである。
【０００４】
例えば６ビットの画素データを用いて、４フレームを１表示期間としてＦＲＣ方式の表示を行うと、２6＝64階調の各階調値の間に、３通りの擬似的な階調表現を行うことができる。このため、総階調数は、４×６３＋１＝２５３階調になり、８ビットの階調データの階調数２8＝２５６階調よりも３階調だけ少なくなる。これは、６ビットの画素データの最大階調値よりも上の階調値が存在しないことから、最大階調値とその上の階調値との間に生成されるべき３階調を生成できないためである。
【０００５】
したがって、上記の場合、ＲＧＢの全体では、本来は２５６3＝16,777,216色となるべきところが、２５３3＝16,194,277色しか再現できず、本来の意味でのフルカラー表示を実現できなかった。
【特許文献１】特開2004-279644号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、簡易な構成でフルカラー表示を実現可能な表示制御回路およびＬＣＤドライバを提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、２k（ｋは２以上の整数）枚の連続した画像表示フレームのそれぞれについて、２n（ｎは、ｋより大きい整数）ビットの画素データの上位側（ｎ−ｋ）ビットの値を下位側ｋビットの論理に応じて調整した画素データを桁あふれ信号とともに出力するフレーム制御回路と、前記桁あふれ信号を含む前記フレーム制御回路の出力データをアナログ電圧に変換するＤ／Ａコンバータと、を備えることを特徴とする表示制御回路が提供される。
【発明の効果】
【０００８】
本発明によれば、簡易な構成でフルカラー表示を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を最小しながら、本発明の一実施形態について説明する。
【００１０】
（第１の実施形態）
図１は本発明の第１の実施形態による表示制御回路の概略構成を示すブロック図である。図１の表示制御回路は、液晶表示装置の信号線に画素データを供給するために用いられるものであり、例えば１個の半導体チップで構成される。このような半導体チップは、ＬＣＤドライバＩＣとも呼ばれる。１個のＬＣＤドライバＩＣは、例えば２４０本の信号線を駆動する。ＬＣＤドライバＩＣは、例えば液晶パネルの額縁部分やパネル裏面に実装される。
【００１１】
まず、図１の表示制御回路のブロック構成について説明する。図１の表示制御回路は、画素データを格納する表示ＲＡＭ１と、対応する信号線にアナログ画素電圧を供給するｎ個の画素電圧生成回路２と、表示ＲＡＭ１の読出アドレス信号を生成するアドレス生成回路３と、表示すべきフレームの番号を生成するフレーム番号生成器４と、を備えている。
【００１２】
個々の画素電圧生成回路２は、表示ＲＡＭ１から読み出した８ビットデータをラッチする８ビットラッチ１１と、フレーム単位で画素データの階調値を調整するフレーム制御回路１２と、フレーム制御回路１２の出力データをアナログ電圧に変換するＤ／Ａ変換器（ＤＡＣ）１３と、Ｄ／Ａ変換器１３から出力されたアナログ電圧のゲインを調整して対応する信号線に供給するアンプ（ＡＭＰ）１４とを有する。アンプ１４の出力端子に接続される信号線は、不図示の液晶パネル内に列設されている。
【００１３】
フレーム制御回路１２は、８ビットラッチ１１の出力ＬＤ［７：０］のうち、下位２ビットＬＤ［１：０］の値に応じて、上位側６ビットＬＤ［７：２］のデータ（階調値）を最大「１」階調分調整したデータＯＤ［５：０］と桁上がり信号（キャリー信号）ＣＡとを出力する。
【００１４】
図２（ａ）〜図２（ｄ）は隣接する４個の画素電圧生成回路２内の各フレーム制御回路１２の動作を説明する図である。これらの図の横方向は、フレーム番号（初期値は０）を表しており、「０」はフレーム番号４ｍ（ｍは０以上の整数）、「１」はフレーム番号４ｍ＋１、「２」はフレーム番号４ｍ＋２、「３」はフレーム番号４ｍ＋３を示している。
【００１５】
図２の縦方向は、８ビットラッチ１１の出力ＬＤ［７：０］の下位２ビットＬＤ［１：０］の値を示しており、「０」はＬＤ［１：０］＝「００」、「１」は「０１」、「２」は「１０」、「３」は「１１」である。
【００１６】
例えば、図２（ａ）の第１行は、ＬＤ［１：０］＝「００」の場合には、画素電圧生成回路２は、どのフレームでも、８ビットラッチ１１の上位側６ビット出力ＬＤ［７：２］をそのまま出力することを示している。図２（ａ）の第２行は、ＬＤ［１：０］＝「０１」の場合には、画素電圧生成回路２は、フレーム番号４ｍの場合のみ、８ビットラッチ１１の出力に「１」を加算したデータを出力し、その他のフレーム番号では、８ビットラッチ１１の出力をそのまま出力することを示している。図２（ａ）の第３行は、ＬＤ［１：０］＝「１０」の場合には、画素電圧生成回路２は、フレーム番号４ｍと４ｍ＋２の場合には、８ビットラッチ１１の出力に「１」を加算したデータを出力し、その他のフレーム番号では、８ビットラッチ１１の出力をそのまま出力することを示している。図２（ａ）の第４行は、画素電圧生成回路２は、フレーム番号４ｍの場合には、８ビットラッチ１１の出力をそのまま出力し、それ以外のフレーム番号の場合には、８ビットラッチ１１の出力に「１」を加算したデータを出力することを示している。
【００１７】
図２（ｂ）〜図２（ｄ）も図２（ａ）と同様であり、フレーム番号に応じて８ビットラッチ１１の上位側６ビットＬＤ［７：２］を最大「１」調整する。
【００１８】
このように、フレーム制御回路１２は、８ビットラッチ１１の出力の下位２ビットＬＤ［１：０］の値に応じて、フレームごとに８ビットラッチ１１の出力データを最大「１」だけ調整する。これにより、実質的な階調数を増やすことができる。また、フレーム制御回路１２は、「１」加算することにより桁あふれが生じた場合には、キャリー信号ＣＡを「１」にする。
【００１９】
フレーム制御回路１２の出力ＯＤ［５：０］とキャリー信号ＣＡは、対応するＤＡＣ１３に入力される。
【００２０】
図３はＤＡＣ１３の詳細構成の一例を示すブロック図である。図示のように、ＤＡＣ１３は、デマルチプレクサ２１と、デマルチプレクサ２１の各出力端子に接続される６４個のインバータ２２と、６５個のアナログスイッチ２３とを有する。
【００２１】
デマルチプレクサ２１は、フレーム制御回路１２の出力ＯＤ［５：０］をデコードした結果を６４個の出力端子から出力する。これら出力端子は対応するインバータ２２を介して、対応するアナログスイッチ２３の制御端子に入力される。これとは別に、キャリー信号ＣＡが制御端子に入力されるアナログスイッチ２３が設けられている。
【００２２】
これら６５個のアナログスイッチ２３の一端には、互いに電圧値が異なるアナログ基準電圧Ｖ0〜Ｖ64が供給されており、他端はいずれも共通の出力端子に接続されている。これらアナログスイッチ２３は、対応する制御端子の論理に応じて、対応するアナログ基準電圧を出力端子に供給するか否かを切り替える。６５個のアナログスイッチ２３のうち、同時にオンするのは一つだけであり、オンしたアナログスイッチ２３に対応するアナログ基準電圧が出力端子に供給される。
【００２３】
従来のＤＡＣ１３は、キャリー信号ＣＡに対応したアナログスイッチ２３を持たなかったため、フレーム制御回路１２の出力ＯＤが６ビットの場合には、６４種類のアナログ電圧しか出力できなかったが、本実施形態は、フレーム制御回路１２から出力されたキャリー信号ＣＡに対応するアナログスイッチ２３を有するため、６５種類のアナログ電圧を出力することができる。
【００２４】
図４はフレーム制御回路１２の出力ＯＤが６ビットの場合の階調レベルを示す図である。本実施形態は、図２（ａ）〜図２（ｄ）に示したように、４フレーム周期で画素データの階調値を最大「１」調整することで、実質の階調数を６４階調から２５６階調に増やすことができる。図４の点線で示す階調がフレーム制御により生成される階調である。これら点線で示す階調は、以下の３種類の式で表される。
ＬＤ［７：２］＋「０００００１」×１／４
ＬＤ［７：２］＋「０００００１」×２／４
ＬＤ［７：２］＋「０００００１」×３／４
【００２５】
図４では、ＬＤ［７：２］を１６進数で表しており、図４の（１）に示す３階調を出力できる点に特徴がある。
【００２６】
仮にキャリー信号に対応するアナログスイッチ２３がなかったとすると、図４の（１）に示す最大階調とその次の階調との間の３階調を生成できなくなり、実質の階調数は２５６−３＝２５３階調しか得られない。
【００２７】
本実施形態では、６４階調を２５６階調に拡張できるため、ＲＧＢのカラー表示の場合、２５６3＝１６，７７７，２１６色のフルカラー表示が可能となる。
【００２８】
図５（ａ）〜図５（ｄ）はフレーム制御回路１２の具体的な回路を実現するための記述式であり、Verilog-HDLという言語で記述した例を示している。なお、回路の記述言語には特に制限はなく、他の言語で記述してもよい。
【００２９】
図５（ａ）〜図５（ｄ）はそれぞれ図２（ａ）〜図２（ｄ）の動作を実現するための記述式である。図５（ａ）〜図５（ｄ）の記述内容はほぼ同じであるため、以下では、図５（ａ）を用いて、その概要を説明する。
【００３０】
図５（ａ）の（１）では関数ＦＲＣを定義している。この関数は、フレーム番号ＦＲと８ビットラッチ１１の出力の下位２ビットＬＤ［１：０］とを変数として、フレーム制御回路１２の出力ＯＤを「１」加算するか否かを決定するものである。
【００３１】
図５（ａ）の（２）はフレーム制御回路１２の動作を記述した部分であり、フレーム番号ＦＲと８ビットラッチ１１の出力の下位２ビットＬＤ［１：０］に応じて、フレーム制御回路１２の出力ＯＤを生成する。
【００３２】
図５（ａ）〜図５（ｄ）のような記述式に基づいて、論理合成を行って具体的な回路が生成されるが、生成される回路は一例にすぎず、種々の形態が考えられる。例えば、図６（ａ）および図６（ｂ）はそれぞれ図５（ａ）および図５（ｂ）に対応する回路図の一例であり、図７（ａ）および図７（ｂ）はそれぞれ図５（ｃ）および図５（ｄ）に対応する回路図の一例である。図６および図７に示すように、フレーム制御回路１２は、例えばゲート回路とマルチプレクサとを組み合わせた論理回路で構成される。
【００３３】
このように、本実施形態では、フレーム制御回路１２から６ビットのＯＤ［５：０］とキャリー信号ＣＡを出力し、ＤＡＣ１３内にキャリー信号ＣＡに対応するアナログスイッチ２３を一つ追加し、６５種類のアナログ基準電圧のいずれかをフレームに応じて出力するようにしたため、２6＝６４階調の４倍（＝２５６階調）の階調数を得ることができる。したがって、ＲＧＢのカラー表示を行う場合は、真の意味でのフルカラー表示を実現できる。
【００３４】
上述した実施形態において、画素データのビット数やフレーム制御の周期は任意に変更可能である。フレーム制御回路１２の動作を一般化すると、以下のように表現できる。すなわち、フレーム制御回路１２は、２k（ｋは２以上の整数）枚の連続した画像表示フレームのそれぞれについて、２n（ｎは、ｋより大きい整数）ビットの画素データの上位側（ｎ−ｋ）ビットの値を下位側ｋビットの論理に応じて調整した画素データを桁あふれ信号とともに出力する。より具体的には、フレーム制御回路１２は、２n-kビットの画素データＯＤと、２n-kビットの画素データに「１」加算した場合に起こりうるキャリー信号ＣＡとを出力する。
【００３５】
（第２の実施形態）
第１の実施形態では、８ビットラッチ１１の出力の下位２ビットＬＤ［１：０］に応じて各画素ごとにフレーム制御を行う例を説明したが、第２の実施形態は、よりランダム性を持たせるために、魔方陣アルゴリズムを用いてフレーム制御を行うものである。
【００３６】
図８は魔方陣アルゴリズムの概略を説明する図である。図８の例では、ＬＤ［１：０］に応じて、隣接する４×４画素のブロックごとに、フレーム制御を行っている。なお、ブロックのサイズは必ずしも４×４画素に限らない。
【００３７】
図８（ａ）〜図８（ｄ）に示す４×４ブロックは、縦方向の和、横方向の和、および斜め方向の和がいずれも同じ値になるようにした魔方陣と呼ばれる配列をもとに各データが配置されている。フレーム制御回路は、「１」と記載された画素のデータを出力する際には、８ビットラッチ１１の出力ＬＤ［７：２］を「１」加算して出力し、「０」と記載された画素のデータを出力する際には、８ビットラッチ１１の出力ＬＤ［７：２］をそのまま出力する。「１」加算することにより桁あふれが生じた場合には、キャリー信号ＣＡを「１」にする。
【００３８】
図８（ｂ）〜図８（ｄ）を見ればわかるように、フレーム番号ごとに、「１」加算する画素位置または「１」加算しない画素位置を偏りなく配列する事で、自然な中間調が得られるようにしている。
【００３９】
例えば、ＬＤ［１：０］＝「００」の場合、図８（ａ）に示すように、フレーム番号４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３のいずれも、４×４ブロックは「０」である。すなわち、フレーム制御回路１２は、８ビットラッチ１１の出力の上位側６ビットＬＤ［７：２］をそのままＯＤ［５：０］として出力する。
【００４０】
また、ＬＤ［１：０］＝「０１」の場合、図８（ｂ）に示すように、フレーム番号４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３のいずれも、４×４ブロック内の４画素が「１」である。フレーム制御回路１２は、これら４画素のデータを出力する際には、８ビットラッチ１１の出力の上位側６ビットＬＤ［７：２］を「１」加算したデータをＯＤ［５：０］として出力し、それ以外の画素のデータを出力する際にはＬＤ［７：２］をそのままＯＤ［５：０］として出力する。
【００４１】
また、ＬＤ［０：１］＝「１０」の場合、図８（ｃ）に示すように、フレーム番号４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３のいずれも、４×４ブロック内の８画素が「１」である。フレーム制御回路１２は、これら８画素のデータを出力する際には、８ビットラッチ１１の出力の上位側６ビットＬＤ［７：２］を「１」加算したデータをＯＤ［５：０］として出力し、それ以外の画素のデータを出力する際にはＬＤ［７：２］をそのままＯＤ［５：０］として出力する。
【００４２】
また、ＬＤ［０：１］＝「１１」の場合、図８（ｄ）に示すように、フレーム番号４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３のいずれも、４×４ブロック内の１２画素が「１」である。フレーム制御回路１２は、これら８画素のデータを出力する際には、８ビットラッチ１１の出力の上位側６ビットＬＤ［７：２］を「１」加算したデータをＯＤ［５：０］として出力し、それ以外の画素のデータを出力する際にはＬＤ［７：２］をそのままＯＤ［５：０］として出力する。
【００４３】
図９は本発明の第２の実施形態による表示制御回路のブロック図である。図９では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４４】
図９の表示制御回路は、フレーム制御回路１２の内部構成と入力信号が図１と異なる他は、図１と同様に構成されている。第１の実施形態と同様に、フレーム制御回路１２は、６ビット出力ＯＤ［５：０］とキャリー信号ＣＡを出力する。ＤＡＣ１３は、６５個のアナログスイッチ２３を有し、フレーム制御により、実質的に２５６階調のアナログ電圧を生成する。
【００４５】
図１０（ａ）〜図１０（ｄ）はフレーム制御回路１２の具体的な回路を実現するための記述式であり、Verilog-HDLという言語で記述した例を示している。図１０（ａ）〜図１０（ｄ）は図８の４×４ブロック各縦列の動作を実現するための記述式である。図１０（ａ）〜図１０（ｄ）の記述内容はほぼ同じであるため、以下では、図１０（ａ）を用いて、その概要を説明する。
【００４６】
図１０（ａ）の（１）では、関数ＦＲＣを定義している。この関数ＦＲＣは、図８の４×４ブロック左端縦列の値、「０」と「１」を設定する。
【００４７】
図１０（ａ）の（２）では、関数ＦＲＣの中で使用される関数ＭＳＤを定義している。この関数ＭＳＤは、魔方陣から得られる、図８の４×４ブロック左端縦列の値、「０」「３」「２」「１」を設定する。
【００４８】
図１０（ａ）の（３）はフレーム制御回路１２の動作を記述した部分であり、フレーム番号と８ビットラッチ１１の出力の下位２ビットＬＤ［１：０］に応じて、フレーム制御回路１２の出力ＯＤを生成する。
【００４９】
図１０（ａ）〜図１０（ｄ）のような記述式に基づいて、論理合成を行って具体的な回路が生成されるが、生成される回路は一例にすぎず、種々の形態が考えられる。例えば、図１１（ａ）および図１１（ｂ）はそれぞれ図１０（ａ）および図１０（ｂ）に対応する回路図の一例であり、図１２（ａ）および図１２（ｂ）はそれぞれ図１０（ｃ）および図１０（ｄ）に対応する回路図の一例である。
【００５０】
第２の実施形態においても、図４と同様に、６ビットの画素データから、２５６階調の画素データを生成することができる。したがって、ＲＧＢ３原色のカラー液晶表示装置に本実施形態を適用した場合、２５６3＝１６，７７７，２１６色のフルカラー表示が実現できる。
【００５１】
このように、第２の実施形態では、４×４画素ブロックを単位として、魔方陣アルゴリズムを用いてフレーム制御を行うため、周期性の少ない自然な階調表現が可能となる。また、第１の実施形態と同様に、フレーム制御回路１２からキャリー信号ＣＡを出力して、それに対応して、ＤＡＣ１３内に１つ余計にアナログスイッチ２３を設けるため、各色とも２５６階調表示が可能となる。
【００５２】
上述した第２の実施形態では、魔方陣アルゴリズムを用いてフレーム制御を行う例を説明したが、魔方陣アルゴリズム以外の手法により、４×４画素ブロック内の「１」の画素位置を設定してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態による表示制御回路の概略構成を示すブロック図。
【図２】（ａ）〜（ｄ）は隣接する４個の画素電圧生成回路２内の各フレーム制御回路１２の動作を説明する図。
【図３】ＤＡＣ１３の詳細構成の一例を示すブロック図。
【図４】フレーム制御回路１２の出力ＯＤが６ビットの場合の階調レベルを示す図。
【図５】（ａ）〜（ｄ）はそれぞれ図２（ａ）〜図２（ｄ）の動作を実現するための記述式を示す図。
【図６】（ａ）および（ｂ）はそれぞれ図５（ａ）および図５（ｂ）に対応する回路図の一例を示す図。
【図７】（ａ）および（ｂ）はそれぞれ図５（ｃ）および図５（ｄ）に対応する回路図の一例を示す図。
【図８】（ａ）〜（ｄ）は魔方陣アルゴリズムの概略を説明する図。
【図９】本発明の第２の実施形態による表示制御回路のブロック図。
【図１０】（ａ）〜（ｄ）はフレーム制御回路１２の具体的な回路を実現するための記述式を示す図。
【図１１】（ａ）および（ｂ）はそれぞれ図１０（ａ）および図１０（ｂ）に対応する回路図の一例を示す図。
【図１２】（ａ）および（ｂ）はそれぞれ図１０（ｃ）および図１０（ｄ）に対応する回路図の一例を示す図。
【符号の説明】
【００５４】
１  表示ＲＡＭ
２  画素電圧生成回路
３  アドレス生成回路
４  フレーム番号生成器
１１  ８ビットラッチ
１２  フレーム制御回路
１３  Ｄ／Ａ変換器（ＤＡＣ）
１４  アンプ（ＡＭＰ）
２１  デマルチプレクサ
２２  インバータ
２３  アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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