(57)【要約】【課題】多値情報を記憶できる不揮発性半導体記憶装置では、消費電力が低くできないという課題があった。【解決手段】本発明の不揮発性半導体記憶装置は、チャネル領域の電流が流れる向きと直交する方向にトンネル酸化膜の膜厚が厚い部分と薄い部分とからなる段差部を有する。このような構成によって、ＦＮ書き込みであっても、トンネル酸化膜の膜厚の薄い部分と平面的に重なるメモリ窒化膜にだけ電荷が書き込まれた状態、メモリ窒化膜の全面に電荷が書き込まれた状態、書き込みとは逆極性の電荷がメモリ窒化膜の全面に蓄えられた状態、以上の３つの状態でのしきい値に対応させた３値の情報を記憶することが可能となる。【選択図】図２
2007250724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にソース領域とドレイン領域とを離間して設けるととともにこれらの領域の間にチャネル領域を設け、
前記チャネル領域の上部に、前記半導体基板側からトンネル酸化膜，メモリ窒化膜，トップ酸化膜の順に積層する構造のゲート絶縁膜を有するとともにその上部にゲート電極を有する不揮発性半導体記憶装置において、
前記トンネル酸化膜は、前記チャネル領域の電流が流れる向きと直交する方向に前記トンネル酸化膜の膜厚が厚い部分と薄い部分とからなる段差部を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板の前記ソース領域と前記ドレイン領域と前記チャネル領域とを設けていない表面に素子分離酸化膜を設け、
前記トンネル酸化膜は、前記素子分離酸化膜の前記チャネル領域側の端部であるバーズビークと接してなり、
前記段差部は、前記バーズビークの膜厚と前記トンネル酸化膜の膜厚との違いで形成していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にダミー酸化膜を形成するダミー酸化膜形成工程と、
前記ダミー酸化膜の所定の部分を除去し前記半導体基板を露出する除去工程と、
前記半導体基板の表面と前記ダミー酸化膜の表面とを酸化し、前記半導体基板上に膜厚の薄い部分と膜厚の厚い部分とからなるトンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜の上にメモリ窒化膜を形成する窒化膜形成工程と、
前記メモリ窒化膜の上にトップ酸化膜を形成するトップ酸化膜形成工程と、
前記トンネル酸化膜と前記メモリ窒化膜と前記トップ酸化膜との所定の部分を残し、その他の部分を除去するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板上に素子分離酸化膜および該素子分離酸化膜のチャネル領域側端部にバーズビークを所定の膜厚で形成する素子分離酸化膜形成工程と、
前記チャネル領域の表面と前記素子分離酸化膜の表面とを酸化して、前記バーズビークの膜厚とは異なる膜厚のトンネル酸化膜を形成するとともに該トンネル酸化膜と前記バーズビークとで段差部を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜の上にメモリ窒化膜を形成する窒化膜形成工程と、
前記メモリ窒化膜の上にトップ酸化膜を形成するトップ酸化膜形成工程と、
前記トンネル酸化膜と前記メモリ窒化膜と前記トップ酸化膜との所定の部分を残し、その他の部分を除去するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１または２に記載の不揮発性半導体記憶装置にデータを書き込む方法であって、
書き込む情報に応じて、前記トンネル酸化膜の膜厚の薄い部分はトンネリング可能であるとともに前記トンネル酸化膜の膜厚の厚い部分はトンネリング不可能な第１の書込電圧と、前記トンネル酸化膜の膜厚の薄い部分も膜厚の厚い部分もトンネリング可能な第２の書込電圧とを切り替えて前記ゲート電極へ印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の絶縁膜からなる積層膜に電荷を蓄えて情報を記憶する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体基板とゲート電極との間に設けた積層膜に電荷を蓄えることで情報を記憶する不揮発性半導体記憶装置には、大別して積層膜の種類が異なる２つの構造がある。１つは、積層膜の一部に導電膜を用い、この導電膜に電荷を蓄えるＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ：フローティングゲート）型であり、もう１つは、積層膜の一部に絶縁膜を用い、この絶縁膜に電荷を蓄えるＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型である。
ＦＧ型は、電荷を蓄える導電膜を絶縁体である酸化膜で囲って電気的に絶縁した構造である。ＭＮＯＳ型やＭＯＮＯＳ型は、異なる種類の絶縁膜である窒化膜と酸化膜とを積層した構造である。
【０００３】
半導体基板から電荷を引き抜き積層膜に蓄えるには、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）書き込みと呼ばれる絶縁膜内での電荷のトンネル現象を利用する方法と、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入と呼ばれる最下層の絶縁膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法とがある。
【０００４】
積層膜に導電膜を用いる不揮発性半導体記憶装置では、注入した電荷は導電膜に一様に分布する。ＭＯＮＯＳ型などの積層膜に絶縁膜を用いる不揮発性半導体記憶装置では、電荷は注入した絶縁膜の近傍にしか留まっていない。これが積層膜に用いる膜質の違いである。
【０００５】
積層膜に導電膜を用いると注入された電荷はすぐさま一様に分布するために、むらのない安定した書き込みや消去を行うことができる。一方、近年、積層膜に絶縁膜を用い、電荷が注入した場所に留まり、さほど移動しないという性質を利用して、絶縁膜の所定の部分に選択的に電荷を注入させることにより、多値情報を書き込む技術が知られており、多くの提案をみるものである（例えば、特許文献１参照。）。
【０００６】
特許文献１に示した従来技術を説明する。図１３は、ＭＯＮＯＳ型の不揮発性半導体記憶装置の構造を説明する簡略図であり、説明しやすいように特許文献１に示した従来技術の主旨を逸脱しないように書き直した図である。
【０００７】
図１３において、１００はＭＯＮＯＳ型の不揮発性半導体記憶装置、１１はｐ型の半導体基板、１２はｎ型のソース領域、１３はｎ型のドレイン領域、１４は３層の絶縁膜からなるゲート絶縁膜、１５はゲート電極、１３０はｐ型の高濃度領域、１４１はトンネル酸化膜、１４２はメモリ窒化膜、１４３はトップ酸化膜である。
【０００８】
ソース領域１２とドレイン領域１３との間のチャネル領域の上部にゲート絶縁膜１４を設けている。
ゲート絶縁膜１４は、最も半導体基板１１に近いトンネル酸化膜１４１と中間層の窒化シリコン膜であるメモリ窒化膜１４２と最上層に設けるトップ酸化膜１４３とを有している。ゲート絶縁膜１４の上部にゲート電極１５を設けている。
さらに、チャネル領域の端のドレイン領域１３と接する部分に高濃度領域１３０を設け
ている。
【０００９】
情報の書き込み時には、ソース領域１２の電位を基準としてドレイン領域１３に正電圧である書き込みドレイン電圧を印加し、ゲート電極１５に正電圧である書き込みゲート電圧を印加する。
これにより、ｐ型の半導体基板１１にとっての少数キャリアである負の電荷が、電位の基準としたソース領域１２からドレイン領域１３へ向かってチャネル領域内を流れる。
負の電荷は、チャネル領域内でチャネル方向の電界によって加速される。
加速された負の電荷は、チャネル領域のドレイン領域１３の端付近で高エネルギーを得て、複数の絶縁膜の電位障壁を乗り越えてゲート絶縁膜１４に注入される。
【００１０】
このとき、高濃度領域１３０の存在により、チャネル方向の電界の集中性がチャネル領域のドレイン領域１３の端付近で高くなり、より多くの負の電荷がゲート絶縁膜１４に効率良く注入される。
【００１１】
情報の読み出し時には、ドレイン領域１３の電位を基準としてソース領域１２に正電圧である読み出しソース電圧を印加し、ゲート電極１５に正電圧である読み出しゲート電圧を印加する。
書き込み時と同様に、このときも高濃度領域１３０の存在により、チャネル方向の電界の集中性が一部で高まる。
しかし、電界の集中性が高まる領域は、読み出し時に電荷が供給されるドレイン領域１３の近くの領域である。そのため、電荷がこの領域を通過する時には、複数の絶縁膜の電位障壁を乗り越える程のエネルギーはまだ得られておらず、誤書き込みが防止される。
【００１２】
情報の消去時には、半導体基板１１の電位を基準としてドレイン領域１３に正電圧である消去ドレイン電圧を印加し、ゲート電極１５に負電圧である消去ゲート電圧を印加する。
これにより、書き込まれた電荷と逆極性の正の電荷がドレイン領域１３からゲート絶縁膜１４内に供給され、極性の異なる電荷同士が結合し中和されるため、情報が消去される。
【００１３】
特許文献１に示した従来技術は、高濃度領域１３０を設けたことにより、ゲート絶縁膜１４の端に局所的に効率良く電荷が蓄えられるという特徴を有する。また、この技術によりゲート絶縁膜１４の両端の各々に電荷を出し入れすることが可能となり、１つの不揮発性半導体記憶装置に多値情報を書き込むことが可能となる。
【００１４】
【特許文献１】特開２００４−２１４３６５号公報（第５−７項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ＭＮＯＳ型やＭＯＮＯＳ型の不揮発性半導体記憶装置において、チャネル領域上のゲート絶縁膜のソース領域側もしくはドレイン領域側に偏って電荷が蓄えられている状況では、読み出し時にソース領域側からドレイン領域側に電流を流す場合と、ドレイン領域側からソース領域側に電流を流す場合とで、読み出される不揮発性半導体記憶装置のしきい値も異なることが知られている。
【００１６】
特許文献１に示した従来技術は、このことを利用した技術であるため、複数の電流経路を設ける必要がある。そして、読み出し時には書き込まれた情報に応じて電流経路を切り替える必要があり、読み出し回路も読み出し方法も複雑になるという問題がある。
【００１７】
また、情報の書き込み時などのゲート絶縁膜に電荷を蓄えるときには、一般にＦＮ書き込みとＣＨＥ注入とでは、ＣＨＥ注入の方が大きな消費電力を必要とする。これは、ＣＨＥ注入がソース領域とドレイン領域との間に電流を流さなければならないためであって、その電流値は、ゲート絶縁膜を構成する最下層の絶縁膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する必要があるから、かなり大きな電流値となる。
特許文献１に示した従来技術は、情報の書き込み時にこのＣＨＥ注入を行うため、ソース領域１２からドレイン領域１３へと電流を流す必要がある。
近年の半導体装置には、微細化と共に低消費電力化も要求されている。特許文献１に示した従来技術は、そもそもＣＨＥ注入を行っているからその要求には対応できないという問題がある。
【００１８】
本発明の目的は、上記問題を鑑みてなされたものであって、消費電力を低くすることができる多値情報が記憶可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明は以下のような構成を採用する。
【００２０】
半導体基板にソース領域とドレイン領域とを離間して設けるととともにこれらの領域の間にチャネル領域を設け、
チャネル領域の上部に、半導体基板側からトンネル酸化膜，メモリ窒化膜，トップ酸化膜の順に積層する構造のゲート絶縁膜を有するとともにその上部にゲート電極を有する不揮発性半導体記憶装置において、
トンネル酸化膜は、チャネル領域の電流が流れる向きと直交する方向にトンネル酸化膜の膜厚が厚い部分と薄い部分とからなる段差部を有することを特徴とする。
【００２１】
半導体基板のソース領域とドレイン領域とチャネル領域とを設けていない表面に素子分離酸化膜を設け、
トンネル酸化膜は、素子分離酸化膜のチャネル領域側の端部であるバーズビークと接してなり、
段差部は、バーズビークの膜厚とトンネル酸化膜の膜厚との違いで形成していることを特徴とする。
【００２２】
さらに、上記課題を解決するために、本発明は以下のような製造方法を採用する。
【００２３】
半導体基板上にダミー酸化膜を形成するダミー酸化膜形成工程と、
ダミー酸化膜の所定の部分を除去し半導体基板を露出する除去工程と、
半導体基板の表面とダミー酸化膜の表面とを酸化し、半導体基板上に膜厚の薄い部分と膜厚の厚い部分とからなるトンネル酸化膜を形成するトンネル酸化膜形成工程と、
トンネル酸化膜の上にメモリ窒化膜を形成する窒化膜形成工程と、
メモリ窒化膜の上にトップ酸化膜を形成するトップ酸化膜形成工程と、
トンネル酸化膜とメモリ窒化膜とトップ酸化膜との所定の部分を残し、その他の部分を除去するゲート絶縁膜形成工程と、
ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。
【００２４】
半導体基板上に素子分離酸化膜および素子分離酸化膜のチャネル領域側端部にバーズビークを所定の膜厚で形成する素子分離酸化膜形成工程と、
チャネル領域の表面と素子分離酸化膜の表面とを酸化して、バーズビークの膜厚とは異なる膜厚のトンネル酸化膜を形成するとともにトンネル酸化膜とバーズビークとで段差部を形成するトンネル酸化膜形成工程と、
トンネル酸化膜の上にメモリ窒化膜を形成する窒化膜形成工程と、
メモリ窒化膜の上にトップ酸化膜を形成するトップ酸化膜形成工程と、
トンネル酸化膜とメモリ窒化膜とトップ酸化膜との所定の部分を残し、その他の部分を除去するゲート絶縁膜形成工程と、
ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。
【００２５】
さらに、上記課題を解決するために、本発明は以下のような書き込み方法を採用する。
【００２６】
上記の不揮発性半導体記憶装置にデータを書き込む方法であって、
書き込む情報に応じて、トンネル酸化膜の膜厚の薄い部分はトンネリング可能であるとともにトンネル酸化膜の膜厚の厚い部分はトンネリング不可能な第１の書込電圧と、トンネル酸化膜の膜厚の薄い部分も膜厚の厚い部分もトンネリング可能な第２の書込電圧とを切り替えてゲート電極へ印加することを特徴とする。  
【発明の効果】
【００２７】
本発明の不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であり、半導体基板のチャネル領域上部に半導体基板側からトンネル酸化膜，メモリ窒化膜，トップ酸化膜の順に積層する構造のゲート絶縁膜を有している。
ゲート絶縁膜の最下層のトンネル酸化膜は、チャネル領域の電流が流れる向きと直交する方向にトンネル酸化膜の膜厚が厚い部分と薄い部分とからなる段差部を有している。
【００２８】
また、書き込む情報に応じて、トンネル酸化膜の膜厚の薄い部分はトンネリング可能であるとともにトンネル酸化膜の膜厚の厚い部分はトンネリング不可能な第１の書込電圧と、トンネル酸化膜の膜厚の薄い部分も膜厚の厚い部分もトンネリング可能な第２の書込電圧とを切り替えてゲート電極へ印加する。
【００２９】
上記のような構成および書き込み方法とすることによって、トンネル酸化膜の膜厚の薄い部分と平面的に重なるメモリ窒化膜と、トンネル酸化膜の膜厚の厚い部分と平面的に重なるメモリ窒化膜とでは、電荷の蓄積状態が変わる。
よって、トンネル酸化膜の膜厚の薄い部分と平面的に重なるメモリ窒化膜にだけ電荷が書き込まれた状態、メモリ窒化膜の全面に電荷が書き込まれた状態、書き込みとは逆極性の電荷がメモリ窒化膜の全面に蓄えられた状態、以上の３つの状態でのしきい値に対応させた３値の情報を記憶することが可能となる。
【００３０】
また、上記の３つの状態の全てにおいて、ＦＮ書き込みによって情報を書き込んでいるため、メモリ窒化膜中に蓄えられた電荷の分布は、チャネル領域の電流が流れる向きと平行な方向に一様である。そのため、読み出し時の電流の流れる向きによってしきい値が変わることもなく、１つの電流経路で多値情報を読み出すことが可能である。
【００３１】
このように、本発明の不揮発性半導体記憶装置は、チャネル領域の電流が流れる向きと直交する方向のトンネル酸化膜に段差部を設け、膜厚の異なる部分を設けたことにより、ＦＮ書き込みを用いても多値情報を記憶することが可能となった。
さらに、ＣＨＥ注入が必要な不揮発性半導体記憶装置とは異なり、書き込み時に電流を流す必要がないため、その消費電力が低く、また、情報の読み出しのために複数の電流経路を設ける必要がないため、配線本数が減り回路がシンプルになるという優れた利点を有する。
【発明を実施するための最良の形態】
【００３２】
[実施の形態１の構造説明：図１、図２]
図１は、本発明の実施の形態１の不揮発性半導体記憶装置の構造を説明する平面図である。図２は、図１の切断線Ａ−Ａ´間の断面構造を説明する断面図である。図１において
、図を見やすくするためにゲート電極は省略している。
【００３３】
図１および図２において、１０はＭＯＮＯＳ型の不揮発性半導体記憶装置、１１はｐ型の半導体基板、１２はｎ型のソース領域、１３はｎ型のドレイン領域、１４は３層の絶縁膜からなるゲート絶縁膜、１５はゲート電極、１６は素子分離酸化膜であるフィールド酸化膜である。２０は段差部である。１４１はトンネル酸化膜、１４２はメモリ窒化膜、１４３はトップ酸化膜である。１５０はチャネル領域である。
【００３４】
ソース領域１２およびドレイン領域１３は、半導体基板１１の表層部に所定の間隔をあけて形成している。半導体基板１１上には、ソース領域１２とドレイン領域１３とを橋渡しする領域であるチャネル領域１５０の上部にゲート絶縁膜１４を設けている。ゲート絶縁膜１４上にはゲート電極１５を設けている。
フィールド酸化膜１６は、ソース領域１２とドレイン領域１３とチャネル領域１５０とを設けていない半導体基板１１上に設けている。
【００３５】
ゲート絶縁膜１４は、最も半導体基板１１に近いトンネル酸化膜１４１と中間層の窒化シリコン膜であるメモリ窒化膜１４２と最上層に設けるトップ酸化膜１４３とを有している。
トンネル酸化膜１４１は、チャネル領域の電流が流れる向きと直交する方向に、膜厚が厚い部分と薄い部分とからなる段差部２０を有する。
図２に示す例では、段差部２０を角部分を指し示すようにしているが、段差部２０は、トンネル酸化膜１４１に形成される段差そのものを示すものである。
【００３６】
[実施の形態１の動作説明：図１、図２]
次に、本発明の第１の実施の形態の不揮発性半導体記憶装置の動作を引き続き図１および図２を用いて説明する。
【００３７】
本発明の第１の実施の形態の不揮発性半導体記憶装置に情報を書き込む方法は、書き込む情報に応じて、負の電荷がトンネル酸化膜１４１の膜厚の薄い部分はトンネリング可能であるとともに膜厚の厚い部分はトンネリング不可能な第１の書込電圧ＶＷ１と、負の電荷がトンネル酸化膜の膜厚の薄い部分も膜厚の厚い部分もトンネリング可能な第２の書込電圧ＶＷ２と、正の電荷がトンネル酸化膜の膜厚の薄い部分も膜厚の厚い部分もトンネリング可能な消去電圧ＶＥとを切り替えてゲート電極１５へ印加する。
【００３８】
第１の書込電圧ＶＷ１，第２の書込電圧ＶＷ２，消去電圧ＶＥは、知られている電圧発生手段を用いることができるため、その説明は省略する。
【００３９】
ここで、不揮発性半導体記憶装置のメモリ窒化膜１４２に正の電荷が一様に蓄えられている時のしきい値をＶＴ１、正の電荷も負の電荷も蓄えられていない時のしきい値をＶＴ２、負の電荷が一様に蓄えられている時のしきい値をＶＴ３とする。
【００４０】
第１の状態として、半導体基板１１の電位を基準としてゲート電極１５に消去電圧ＶＥを印加すると、正の電荷がトンネル酸化膜１４１をトンネリングしてメモリ窒化膜１４２に蓄積され、しきい値はＶＴ１となる。
【００４１】
第２の状態として、半導体基板１１の電位を基準としてゲート電極１５に第１の書込電圧ＶＷ１を印加すると、トンネル酸化膜１４１の膜厚の薄い部分と平面的に重なるメモリ窒化膜１４２には負の電荷が蓄えられ、トンネル酸化膜１４１の膜厚の厚い部分と平面的に重なるメモリ窒化膜１４２には負の電荷も正の電荷も蓄えられない状態となる。
図２に示す例は、第２の状態での電荷の蓄積の状態を表している。
【００４２】
第２の状態は、しきい値がＶＴ３の不揮発性半導体記憶装置としきい値がＶＴ２の不揮発性半導体記憶装置とが、電気的に並列に接続されている状態と同様の電気特性を示す。つまり、ＶＴ２以上の読み出し電圧をゲート電極１５に印加すれば、トンネル酸化膜１４１の膜厚が厚い部分と平面的に重なる半導体基板１１の表面にはチャネルが形成され、ソース領域１２からドレイン領域１３へと電流が流れる。
よって、第２の状態での不揮発性半導体記憶装置１０のしきい値はＶＴ２であると言える。
【００４３】
第３の状態として、半導体基板１１の電位を基準としてゲート電極１５に第２の書込電圧ＶＷ２を印加すると、負の電荷がトンネル酸化膜１４１をトンネリングしてメモリ窒化膜１４２の全面に蓄積され、しきい値はＶＴ３となる。
【００４４】
以上、第１，第２，第３の状態にそれぞれ情報を対応させることで、本発明の第１の実施の形態の不揮発性半導体記憶装置には３値の情報を記憶させることが可能となる。
【００４５】
[第２の実施の形態の構造説明：図３]
次に、本発明の第２の実施の形態の不揮発性半導体記憶装置の構造を説明する。図３はその断面図である。第２の実施の形態の平面構造は、既に説明した第１の実施の形態１と同様であるのでその説明は省略する。
【００４６】
図３において、１０はＭＯＮＯＳ型の不揮発性半導体記憶装置、１１はｐ型の半導体基板、１４は３層の絶縁膜からなるゲート絶縁膜、１５はゲート電極、１６はフィールド酸化膜である。１６ａはフィールド酸化膜１６の端部であるバーズビークである。２０は段差部である。１４１はトンネル酸化膜、１４２はメモリ窒化膜、１４３はトップ酸化膜である。
【００４７】
第２の実施の形態の構造が第１の実施の形態の構造と異なる点は、ゲート絶縁膜１４の構成である。
第１の実施の形態では、トンネル酸化膜１４１は、膜厚の厚い部分と膜厚の薄い部分とを有し、メモリ窒化膜１４２とトップ酸化膜１４３とは、トンネル酸化膜１４１と平面的に重なる領域に設ける構成であった。
一方、第２の実施の形態では、トンネル酸化膜１４１は、膜厚の薄い部分だけで構成し、メモリ窒化膜１４２とトップ酸化膜１４３とは、トンネル酸化膜１４１と平面的に重なる領域だけでなく、フィールド酸化膜１６の端部であるバーズビーク１６ａとトンネル酸化膜１４１とが接する部分にも重なっている。つまり、バーズビーク１６ａがトンネル酸化膜１４１と接し、同じ酸化膜として連続した形状を有しており、このバーズビーク１６ａとトンネル酸化膜１４１とで段差部２０を構成している。したがって、図３に示す例では、段差部２０は２箇所ある。
【００４８】
このような構成では、バーズビーク１６ａもゲート絶縁膜の一部として機能することが可能であり、第１の実施の形態でトンネル酸化膜１４１の一部に膜厚の厚い部分を設けたことと同じ効果が得られるのである。
【００４９】
第２の実施の形態の動作は、既に説明した第１の実施の形態の動作と同様であるのでその説明は省略する。
【００５０】
[第１の実施の形態の製造方法の説明：図４〜図９]
次に、本発明の第１の実施の形態の不揮発性半導体記憶装置の製造方法について図４から図９を参照しながら説明する。既に説明した同様の構成には同様の番号を付与している
のでその説明は省略する。なお、図４から図９に示す構成の向きは、図２に示す構成の向きと同様な向きである。
【００５１】
まず、図４に示すように、知られているＬＯＣＯＳ分離法を用いて、半導体基板１１上に素子分離酸化膜であるフィールド酸化膜１６を形成し、次いで、半導体基板１１の表面にダミー酸化膜形成工程を用いてダミー酸化膜１４０を形成する。ここで、ダミー酸化膜形成工程は、例えば、酸素（Ｏ２）と窒素（Ｎ２）とを混合した雰囲気中の熱酸化工程である。
【００５２】
次に、図５を用いて除去工程を説明する。
まず、フィールド酸化膜１６とダミー酸化膜１４０との上にフォトレジスト３０を知られているフォトリソグラフィ技術を用いて形成する。
ここでフォトレジスト３０を形成する領域は、完成した本発明の不揮発性半導体記憶装置でトンネル酸化膜１４１の膜厚が薄くなる部分を除く領域である。
次に、フォトレジスト３０をマスクとして、ダミー酸化膜１４０をドライエッチング技術を使って除去し、半導体基板１１の表面を露出させる。
その後にフォトレジスト３０をウェットエッチング技術を使って除去する。
【００５３】
次に、図６を用いてトンネル酸化膜形成工程を説明する。
まず、半導体基板１１とダミー酸化膜１４０とフィールド酸化膜１６との表面を、例えば、酸素（Ｏ２）と窒素（Ｎ２）とを混合した雰囲気中で熱酸化する。
この熱酸化工程によって、フィールド酸化膜１６が形成された領域以外の部分に酸化膜が形成されるので、チャネル領域１５０には新たに形成された酸化膜とダミー酸化膜１４０とが切れ目なく形成してなるトンネル酸化膜１４１が形成される。トンネル酸化膜１４１は、ダミー酸化膜１４０が形成されていた部分だけが膜厚が厚くなっており、これにより段差部２０が形成される。
【００５４】
次に、図７を用いて窒化膜形成工程とトップ酸化膜形成工程とを説明する。
まず、トンネル酸化膜１４１とフィールド酸化膜１６との表面に窒化膜形成工程を用いてメモリ窒化膜１４２を形成する。この工程では、例えば、反応ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いたＣＶＤ法により形成する。
次に、トップ酸化膜形成工程により、メモリ窒化膜１４２の表面にトップ酸化膜１４３を形成する。この工程では、例えば、酸化拡散炉を用いた水蒸気雰囲気中の熱酸化により形成する。
【００５５】
次に、図８を用いてゲート絶縁膜形成工程を説明する。
まず、図８に示すように、トップ酸化膜１４３の上にフォトレジスト３１を知られているフォトリソグラフィ技術を用いて形成する。
トップ酸化膜１４３の上に形成したフォトレジスト３１をマスクとして、トップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とをドライエッチング技術を使って除去する。この工程によって、チャネル領域１５０の上部にのみゲート絶縁膜１４が形成される。
後に、フォトレジスト３１をウェットエッチング技術を使って除去する。
【００５６】
次に、図９を用いてゲート電極を形成する工程を説明する。
まず、図示はしないが、ＣＶＤ法を用いてゲート電極１５を形成するためのポリシリコン膜を半導体基板１１の上部全面に成膜する。この工程は、例えば、反応ガスにモノシラン（ＳｉＨ４）を用いる。
その後、図９に示すように、ゲート電極１５を形成したい部分にフォトレジスト３２を知られているフォトリソグラフィ技術を用いて形成し、これをマスクとしてポリシリコン
膜をドライエッチング技術を使って除去する。
後に、フォトレジスト３２をウェットエッチング技術を使って除去する。
これによって、ゲート絶縁膜１４の上にゲート電極１５が完成する。
【００５７】
次いで、知られているイオン注入法によりソース領域１２およびドレイン領域１３を形成することで、本発明の第１の実施の形態の不揮発性半導体記憶装置の根幹を成す構造が完成する。この後、公知の技術を用いて、図示しない層間絶縁膜や種々の配線等を形成し、本発明の第１の実施の形態の不揮発性半導体記憶装置を有する半導体装置が完成する。
【００５８】
[第２の実施の形態の製造方法の説明：図１０〜図１２]
次に、本発明の第２の実施の形態の製造方法について図１０から図１２を参照しながら説明する。既に説明した本発明の第１の実施の形態の製造方法と同様の工程についてはその説明は省略する。
【００５９】
まず、図１０を用いて素子分離酸化膜形成工程を説明する。
図１０に示すように、知られているＬＯＣＯＳ分離法を用いて、半導体基板１１上に素子分離酸化膜であるフィールド酸化膜１６を形成する。この際、フィールド酸化膜１６の端部には、フィールド酸化膜１６の他の領域と比べて膜厚の薄いバーズビーク１６ａを形成する。
このバーズビーク１６ａの形成は、フィールド酸化膜１６の形成条件を選択することにより、その形状、特にその膜厚を自由に形成することができる。
【００６０】
次に、図１１を用いてトンネル酸化膜形成工程を説明する。
まず、半導体基板１１とフィールド酸化膜１６との表面を、例えば、酸素（Ｏ２）と窒素（Ｎ２）とを混合した雰囲気中で熱酸化する。
この熱酸化工程によって、フィールド酸化膜１６が形成された領域以外の部分にトンネル酸化膜１４１が形成される。トンネル酸化膜１４１はバーズビーク１６ａと接し、同じ酸化膜として連続した形状を有することになる。これにより段差部２０が形成される。
【００６１】
次に、図１２を用いてゲート絶縁膜形成工程を説明する。
まず、図１２に示すように、本発明の第１の実施の形態の製造方法と同様にトンネル酸化膜１４１とフィールド酸化膜１６との表面にメモリ窒化膜１４２およびトップ酸化膜１４３を形成する。
次に、トップ酸化膜１４３の上にフォトレジスト３３を知られているフォトリソグラフィ技術を用いて形成する。この際、フォトレジスト３３は、チャネル領域１５０の上部のトンネル酸化膜１４１と平面的に重なる領域だけでなく、チャネル領域１５０の上部のバーズビーク１６ａと平面的に重なる領域にも形成する。つまり、フォトレジスト３３は、バーズビーク１６ａの上部も覆っている。
【００６２】
このようにしてトップ酸化膜１４３の上に形成したフォトレジスト３３をマスクとして、トップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とをドライエッチング技術を使って除去する。この工程によって、トップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とバーズビーク１６ａとにより構成するゲート絶縁膜を形成する。
後に、フォトレジスト３３をウェットエッチング技術を使って除去する。
【００６３】
次いで、本発明の第１の実施の形態の製造方法と同様にゲート電極１５を形成し、知られているイオン注入法によりソース領域１２およびドレイン領域１３を形成することで、本発明の第２の実施の形態の不揮発性半導体記憶装置の根幹を成す構造が完成する。この後、公知の技術を用いて、図示しない層間絶縁膜や種々の配線等を形成し、本発明の第２
の実施の形態の不揮発性半導体記憶装置を有する半導体装置が完成する。
【００６４】
本発明の第２の実施の形態の製造方法が本発明の第１の実施の形態の製造方法と異なる点は、ダミー酸化膜１４０の形成工程とダミー酸化膜１４０の一部の除去工程が無いことである。これは、段差部２０をバーズビーク１６ａの膜厚とトンネル酸化膜１４１の膜厚との違いで形成しているためである。
【００６５】
以上説明した本発明の第２の実施の形態の製造方法では、トンネル酸化膜１４１は、バーズビーク１６ａより薄い膜厚で形成する例を示したが、これに限定されない。トンネル酸化膜１４１の膜厚は、バーズビーク１６ａの膜厚より厚くして形成してもよい。大切なことは、トンネル酸化膜１４１とバーズビーク１６ａとの膜厚が異なっているということであって、それにより段差部２０が形成されるのである。
【産業上の利用可能性】
【００６６】
本発明の不揮発性半導体記憶装置は、消費電力が低く、多値情報を記憶可能であることから、低消費電力化を求められる携帯電子機器用や高い集積度を求められるコンピュータ装置用として好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態の不揮発性半導体記憶装置の基本構造を説明する平面図である。
【図２】本発明の第１の実施の形態の不揮発性半導体記憶装置の基本構造を説明する断面図である。
【図３】本発明の第２の実施の形態の不揮発性半導体記憶装置の基本構造を説明する断面図である。
【図４】本発明の第１の実施の形態の不揮発性半導体記憶装置のフィールド酸化膜およびダミー酸化膜の製造工程を説明する断面図である。
【図５】本発明の第１の実施の形態の不揮発性半導体記憶装置のダミー酸化膜の形成を説明する断面図である。
【図６】本発明の第１の実施の形態の不揮発性半導体記憶装置のトンネル酸化膜の形成を説明する断面図である。
【図７】本発明の第１の実施の形態の不揮発性半導体記憶装置のメモリ窒化膜およびトップ酸化膜の形成を説明する断面図である。
【図８】本発明の第１の実施の形態の不揮発性半導体記憶装置のゲート絶縁膜の形成を説明する断面図である。
【図９】本発明の第１の実施の形態の不揮発性半導体記憶装置のゲート電極の形成を説明する断面図である。
【図１０】本発明の第２の実施の形態の不揮発性半導体記憶装置のフィールド酸化膜およびバーズビークの形成を説明する断面図である。
【図１１】本発明の第２の実施の形態の不揮発性半導体記憶装置のトンネル酸化膜の形成を説明する断面図である。
【図１２】本発明の第２の実施の形態の不揮発性半導体記憶装置のゲート絶縁膜の形成を説明する断面図である。
【図１３】従来技術の不揮発性半導体記憶装置を説明する断面図である。
【符号の説明】
【００６８】
１０  不揮発性半導体記憶装置
１１  半導体基板
１２  ソース領域
１３  ドレイン領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  フィールド酸化膜
１６ａ  バーズビーク
２０  段差部
３０〜３３  フォトレジスト
１００  不揮発性半導体記憶装置
１３０  高濃度領域
１４０  ダミー酸化膜
１４１  トンネル酸化膜
１４２  メモリ窒化膜
１４３  トップ酸化膜
１５０  チャネル領域
【図１】
2007250724.tif 000003
【図２】
2007250724.tif 000004
【図３】
2007250724.tif 000005
【図４】
2007250724.tif 000006
【図５】
2007250724.tif 000007
【図６】
2007250724.tif 000008
【図７】
2007250724.tif 000009
【図８】
2007250724.tif 000010
【図９】
2007250724.tif 000011
【図１０】
2007250724.tif 000012
【図１１】
2007250724.tif 000013
【図１２】
2007250724.tif 000014
【図１３】
2007250724.tif 000015