(57)【要約】【課題】波形幅が限度以下の信号の波形幅は短縮しないようにする波形幅調整回路の提供。【解決手段】信号伝播経路内に、所定の遅延時間を有する遅延回路（５）を備え、入力端子（１）の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記遅延回路（５）の遅延時間よりも大きいときは、出力端子（２）から波形幅を短縮した信号を出力し入力端子（１）の信号の波形幅が、前記遅延時間以下のときは、波形幅を短縮せず、もとの信号の波形幅で出力するように調整する回路（６）を備え、波形幅が限度以下の信号の波形幅は短縮しない。【選択図】図１
2007300302.tif 000002
【特許請求の範囲】
【請求項１】
入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、
前記入力した信号の波形幅が、予め定められた時間幅以下の場合には、波形幅の短縮を行わず、もとの信号の波形幅に等しい波形幅の信号を出力する手段と、
を備え、予め設定した波形幅を限度に、信号の波形幅を短縮自在としてなる、ことを特徴とする波形幅調整回路。
【請求項２】
入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、
前記信号の伝播経路内に所定の遅延時間を有する遅延回路と、
を有し、
前記入力した信号の波形幅が前記遅延回路の遅延時間よりも大である場合には、波形幅を短縮した信号を出力し、前記入力した信号の波形幅が前記遅延時間以下である場合には、波形幅が短縮されない状態の信号を出力するように、波形幅の調整を切替制御する遅延調整回路を備えている、ことを特徴とする波形幅調整回路。
【請求項３】
入力端子と出力端子との間に、
第１の遅延回路と、
単位遅延素子を複数段縦続接続した第２の遅延回路と、
が直列形態に接続され、
前記第２の遅延回路の少なくとも１つの単位遅延素子の出力には、前記入力端子の信号の値によって容量値が可変される可変容量素子が接続され、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第１の遅延回路の遅延時間よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第１の値とされ前記第２の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第２の値とされ前記第２の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第１の遅延回路の遅延時間以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量はともに同一値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。
【請求項４】
前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記入力端子の信号又はその反転信号に接続された、ＭＯＳトランジスタで構成されたＭＯＳ容量である、ことを特徴とする請求項３記載の波形幅調整回路。
【請求項５】
入力端子と出力端子との間に、
単位遅延素子を複数段縦続接続した第１の遅延回路と、
第２の遅延回路と、
が直列形態に接続され、
前記第１の遅延回路の少なくとも１つの単位遅延素子の出力には、前記出力端子の信号の値によって容量値が可変される可変容量素子が接続され、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第１の遅延回路の遅延時間と第２の遅延回路の遅延時間の合計よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第１の値とされ前記第１の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第２の値とされ前記第１の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第１の遅延回路の遅延時間と前記第２の遅延回路の遅延時間の合計以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量は同じ値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。
【請求項６】
前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記出力端子の信号又はその反転信号に接続された、ＭＯＳトランジスタで構成されたＭＯＳ容量である、ことを特徴とする請求項５記載の波形幅調整回路。
【請求項７】
前記単位遅延素子が、インバータよりなる、ことを特徴とする請求項３又は５記載の波形幅調整回路。
【請求項８】
入力端子と出力端子との間に、
第１の遅延回路と、
前記第１の遅延回路の出力を入力する第２の遅延回路と、
前記第２の遅延回路の出力と、前記第１の遅延回路の出力とに、第１及び第２の入力がそれぞれ接続され、前記入力端子の信号の値に応じて前記第１及び第２の入力の１つを選択して出力する選択回路と、
前記第１の遅延回路の出力と前記選択回路の出力とを入力し、出力が前記出力端子に接続された論理回路と、
を備え、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記第１の遅延回路の遅延時間と前記第２の遅延回路の遅延時間の合計遅延時間よりも大のときは、前記選択回路では、前記一方の遷移に対して前記第１の入力が選択され、前記他方の遷移に対して前記第２の入力が選択され、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第１の遅延回路の遅延時間と前記第２の遅延回路の遅延時間の合計遅延時間以下のときは、前記選択回路では、前記一方の遷移と前記他方の遷移に対して、ともに同一の入力が選択され、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。
【請求項９】
前記論理回路は、否定論理和又は否定論理積回路よりなる、ことを特徴とする請求項８記載の波形幅調整回路。
【請求項１０】
請求項１乃至９のいずれか一記載の波形幅調整回路を備えた半導体集積回路装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の波形幅を調整して出力する波形幅調整回路に関する。
【背景技術】
【０００２】
入力信号の波形幅(立ち上がり遷移と立ち下がり遷移の一方の遷移から該一方遷移につづいて生じる他方の遷移までの時間、「パルス幅」という場合もある)を短縮して出力する従来の典型的な回路として、例えば図６で示される回路が知られている。図６を参照すると、ＣＭＯＳインバータ列（ＩＮＶ１１乃至ＩＮＶ１６）において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのレシオ比（ＭＯＳトランジスタのそれぞれの利得計数の比βｎ／βｐ）の値を、前後のＣＭＯＳインバータで交互に変更し（ＩＮＶ１１、ＩＮＶ１３、ＩＮＶ１５ではβｎ／βｐ＝１／８、ＩＮＶ１２、ＩＮＶ１４、ＩＮＶ１６ではβｎ／βｐ＝２／４）、入力端子１の信号のＬＯＷからＨＩＧＨへの立ち上がり遷移と、ＨＩＧＨからＬＯＷへの立ち下がり遷移の伝達速度を互いに異ならせている。これにより、端子１におけるＬＯＷからＨＩＧＨへの立ち上がり遷移に対応して端子２から出力される信号のＬＯＷからＨＩＧＨへの立ち上がり遷移は遅く、端子１におけるＨＩＧＨからＬＯＷへの立ち下がり遷移に対応して端子２から出力される信号のＨＩＧＨからＬＯＷへの立ち下がり遷移の伝達は速くなり、両者の遅延の差分だけ、波形の幅を短縮するようにしている。
【０００３】
また、図７に示した回路では、入力端子１からの信号は、２入力ＡＮＤ回路１３の第１の入力にはそのまま供給され、第２の入力には遅延回路１４を介して供給される。入力端子１の信号のＬＯＷからＨＩＧＨへの立ち上がり遷移の場合、ＡＮＤ回路１３の２つの入力が共にＨＩＧＨとなるまで、出力端子２はＨＩＧＨへ変化しない。すなわち、入力端子１の信号のＬＯＷからＨＩＧＨへの立ち上がり遷移のタイミングから、遅延回路１４の遅延量分、出力端子２の立ち上がり遷移が遅れる。入力端子１の信号のＨＩＧＨからＬＯＷへの立ち下がり遷移の場合、ＡＮＤ回路１３は、その２つの入力のいずれか一方がＬＯＷになれば出力端子２をＬＯＷとするため、遅延回路１４の遅延を受けずに、出力端子２の信号がＨＩＧＨからＬＯＷに立ち下がる。このため、出力端子１の信号波形において、ＨＩＧＨからＬＯＷ、ＬＯＷからＨＩＧＨの遷移の時間の差の分だけ、波形の幅が短縮する。
【０００４】
図６、図７に示した構成は、信号波形の幅を、その波形幅によらず常に短縮している。このため、入力される信号波形の幅が短縮幅に対して充分に広くない場合、出力される波形幅が短縮されて細くなりすぎ、この結果、波形調整回路の後段の回路（不図示）で不具合を起こしたり、あるいは、２値のパルス波形として最大振幅が閾値を超えない等、波形そのものが消滅してしまう可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、入力される信号波形の幅は、電圧条件や温度など様々な要因で変動する可能性が高い。図６、図７に示した従来の波形幅調整回路においては、入力信号波形が一定の幅以上である場合には、その波形幅を短縮できるが、入力信号波形の幅が狭い時には、出力信号波形そのものが消滅したり、細くなりすぎるという問題点を解消することはできない。
【０００６】
すなわち、従来の波形幅調整回路においては、入力信号波形に対し、いかなる条件に対してもある程度の幅を確保することが制約として課せられており、この結果、高周波数動作への適用は困難となる。
【０００７】
したがって、本発明の目的は、信号の波形幅如何によって遅延を制御することで、信号の波形幅が狭くなった場合にも、必要な波形幅を生成可能とする回路及び該回路を備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
本願で開示される発明は、上記課題を解決するための手段として概略以下の構成を有する。
【０００９】
本発明の波形幅調整回路は、入力信号を遅延させ、信号波形の幅を調整した出力信号を出力する形幅調整回路であって、前記入力信号または前記出力信号の値に基づき、前記出力信号の遅延量を可変させる手段を備え、前記出力信号波形の幅を、予め設定した波形幅を限度に短縮する。
【００１０】
本発明は、波形の立ち上がり立ち下がりで選択的に遅延時間を調整する手段と、さらに波形の立ち上がりと立ち下がりの時間間隔に応じて遅延時間を可変に制御する手段とを備え、所定の波形幅を限度として波形幅を短縮する。
【００１１】
本発明の１つのアスペクト（側面）に係る回路は、入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、前記入力した信号の波形幅が、予め定められた時間幅以下の場合には、波形幅の短縮を行わず、もとの信号の波形幅に等しい波形幅の信号を出力する手段と、を備え、予め設定した波形幅を限度に、信号の波形幅を短縮自在としてなる。
【００１２】
本発明の他のアスペクトに係る回路は、入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、前記信号の伝播経路内に所定の遅延時間を有する遅延回路と、を有し、前記入力した信号の波形幅が前記遅延回路の遅延時間よりも大である場合には、波形幅を短縮した信号を出力し、前記入力した信号の波形幅が前記遅延時間以下である場合には、波形幅が短縮されない状態の信号を出力するように、波形幅の調整を切替制御する遅延調整回路を備えている。
【００１３】
本発明のさらに他のアスペクトに係る回路は、入力端子と出力端子との間に、第１の遅延回路と、単位遅延素子を複数段縦続接続した第２の遅延回路と、が直列形態に接続され、前記第２の遅延回路の少なくとも１つの単位遅延素子の出力には、前記入力端子の信号の値によって、容量値が可変される可変容量素子が接続され、前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第１の遅延回路の遅延時間よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第１の値に設定され前記第２の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第２の値に設定され前記第２の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、前記入力端子の信号の前記波形幅が、前記第１の遅延回路の遅延時間以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量はともに同一値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される。
【００１４】
本発明において、前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記入力端子の信号又はその反転信号に接続された、ＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００１５】
本発明のさらに他のアスペクトに係る回路は、入力端子と出力端子との間に、単位遅延素子を複数段縦続接続した第１の遅延回路と、第２の遅延回路とが直列形態に接続され、前記第１の遅延回路の少なくとも１つの単位遅延素子の出力には、前記出力端子の信号の値によって、容量値が可変される可変容量素子が接続され、前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第１の遅延回路の遅延時間と第２の遅延回路の遅延時間の合計よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第１の値とされ前記第１の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第２の値とされ前記第１の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、前記入力端子の信号の前記波形幅が、前記第１の遅延回路の遅延時間と前記第２の遅延回路の遅延時間の合計以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量は同じ値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される。
【００１６】
本発明において、前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記出力端子の信号又はその反転信号に接続された、ＭＯＳトランジスタで構成されたＭＯＳ容量である。
【００１７】
本発明において、前記単位遅延素子が、インバータよりなる。
【００１８】
本発明のさらに他のアスペクトに係る回路は、入力端子と出力端子との間に、第１の遅延回路と、前記第１の遅延回路の出力を入力する第２の遅延回路と、前記第２の遅延回路の出力と、前記第１の遅延回路の出力とに、第１及び第２の入力がそれぞれ接続され、前記入力端子の信号の値に応じて前記第１及び第２の入力の１つを選択して出力する選択回路と、前記第１の遅延回路と前記選択回路の出力とを入力し、出力が前記出力端子に接続された論理回路と、を備え、前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記第１及び第２の遅延回路の合計遅延時間よりも大のときは、前記選択回路では、前記一方の遷移に対して前記第１の入力が選択され、前記他方の遷移に対して前記第２の入力が選択され、前記出力端子からは、波形幅が短縮された信号が出力され、前記入力端子の信号の前記波形幅が、前記第１及び第２の遅延回路の合計遅延時間以下のときは、前記選択回路では、前記一方の遷移と前記他方の遷移に対して、ともに同一の入力が選択され、前記出力端子からは、波形幅が短縮されない状態の信号が出力される。
【００１９】
本発明のさらに別のアスペクトによれば、上記した本発明に係る波形幅調整回路を備えた半導体集積回路装置が提供される。
【発明の効果】
【００２０】
本発明によれば、波形幅を短縮する際に、所定の波形幅を限度として波形幅を短縮する機能を具備したことにより、入力信号の波形幅が短いために、必要な波形幅が得られない、または、波形そのものが消滅してしまう、という問題を解消している。
【発明を実施するための最良の形態】
【００２１】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、入力端子または出力端子の信号を用いて、信号経路に容量を付加して、遅延時間を可変に調整するため、ＭＯＳ容量を備え、ＭＯＳ容量の容量値を制御することで、特定の波形幅を限度として波形幅を短縮するように制御する。本発明は、波形幅を調整する信号を伝播させる経路に、所定の遅延時間を有する遅延回路（５）を備え、信号波形の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの時間幅である波形幅が、前記遅延回路（５）の遅延時間よりも大きいときは、波形幅を短縮した信号を出力し、前記一方の遷移から他方の遷移までの波形幅が、前記遅延時間以下のときは、波形幅を短縮せず、もとの信号の波形幅で出力するように、調整する遅延調整回路（６）を備えている。
【００２２】
本発明においては、入力端子（１）と出力端子（２）との間に、第１の遅延回路（５）と、単位遅延素子を複数段縦続接続した遅延回路列（ＩＮＶ２、ＩＮＶ３、ＩＶ４）よりなる第２の遅延回路と、が直列形態に接続され、第２の遅延回路の単位遅延素子（ＩＮＶ２、ＩＮＶ３）の出力には、入力端子（１）の信号の値によって容量値が可変される可変容量素子（３、４）が接続される。入力端子（１）の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が第１の遅延回路（５）の遅延時間（
ｔd）よりも大のときは、前記一方の遷移に対して可変容量素子（３、４）の容量は相対的に大とされ、前記遅延回路列（ＩＮＶ２、ＩＮＶ３、ＩＶ４）よりなる第２の遅延回路の遅延は相対的に大とされ、前記他方の遷移に対しては前記可変容量素子（３、４）の容量は相対的に小に設定され、前記遅延回路列（ＩＮＶ２、ＩＮＶ３、ＩＶ４）よりなる第２の遅延回路の遅延は相対的に小とされることで、出力端子（２）からは、波形幅が短縮された信号が出力される。一方、入力端子（１）の信号の前記波形幅が、前記第１の遅延回路（５）の遅延時間以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子（３、４）の容量は、同一の値、例えばともに相対的に小に設定され、遅延がともに相対的に小とされ、前記出力端子（２）からは、波形幅が短縮されない状態の信号が出力される。
【００２３】
本発明において、前記可変容量素子は、ゲートが前記遅延回路列に接続され、ソースとドレイン同士が結合され、前記入力端子の信号又はその反転信号に接続されたＭＯＳトランジスタよりなる容量である。
【００２４】
本発明は、別の実施の形態において、入力端子（１）と出力端子（２）との間に、単位遅延素子を複数段縦続接続した遅延回路列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）よりなる第１の遅延回路と、第２の遅延回路（５）とが直列形態に接続され、前記第１の遅延回路の単位遅延素子（ＩＮＶ２、ＩＮＶ３）の出力には、前記出力端子（２）の信号の値によって、容量値が可変される可変容量素子（３、４）が接続される。入力端子（１）の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記第１の遅延回路の遅延時間と第２の遅延回路の遅延時間の合計よりも大のときは、前記一方の遷移に対して、前記可変容量素子（３、４）の容量は相対的に大に設定され、前記第１の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子（３、４）の容量は相対的に小に設定され、前記第１の遅延回路の遅延が相対的に小とされることで、前記出力端子（２）からは、波形幅が短縮された信号が出力される。一方、入力端子（１）の信号の前記波形幅が、前記第１の遅延回路の遅延時間と第２の遅延回路の遅延時間の合計以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子（３、４）の容量は、同一の値、例えばともに、相対的に小に設定され前記第１の遅延回路の遅延がともに相対的に小とされ、前記出力端子（２）からは、波形幅が短縮されない状態の信号が出力される。
【００２５】
本発明は、さらに別の実施の形態において、入力端子（１）と出力端子（２）との間に、第１の遅延回路（５）と、前記第１の遅延回路の出力を入力する第２の遅延回路（１１）と、前記第２の遅延回路（１１）の出力と、前記第１の遅延回路（５）の出力とに、第１及び第２の入力（Ａ，Ｂ）がそれぞれ接続され、前記入力端子の信号の値に応じて前記第１及び第２の入力の１つを選択して出力する選択回路（１２）と、前記第１の遅延回路（５）と前記選択回路（１２）の出力とを入力し、出力が前記出力端子に接続された論理回路（１０）と、を備えている。前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記第１及び第２の遅延回路（５、１１）の合計遅延時間よりも大のときは、前記選択回路（１２）では、前記一方の遷移に対して前記第１の入力（Ａ）が選択され、前記他方の遷移に対して前記第２の入力（Ｂ）が選択され、前記出力端子からは、波形幅が短縮された信号が出力される。一方、前記入力端子の信号の前記波形幅が、前記第１及び第２の遅延回路（５、１１）の合計遅延時間以下のときは、前記選択回路（１２）では、前記一方の遷移と前記他方の遷移に対して、同一の入力として、例えば前記第２の入力（Ｂ）が選択され、前記出力端子からは、波形幅が短縮されない状態の信号が出力される。このように、本発明によれば、所定の波形幅を限度として波形幅を短縮する制御を行うことで、入力信号の波形幅が短いために必要な波形幅が得られない、または、波形そのものが消滅してしまうという問題を解消し、高周波数動作への適用に好適とされる。以下、実施例に即して説明する。
【実施例】
【００２６】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、入力端子１に入力が接続されたインバータＩＮＶ１と、インバータＩＮＶ１の出力に接続された遅延回路５（遅延時間が波形幅の限度を規定する役割を担う）と、遅延回路５の出力と出力端子２の間に縦続接続された３段のインバータ列ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と、入力端子１に入力が接続されたインバータＩＮＶ５と、インバータＩＮＶ５の出力に入力が接続されたインバータＩＮＶ６と、インバータＩＮＶ２の出力にゲートが接続され、ドレインとソースが共通接続されてインバータＩＮＶ５の出力に接続されたＮＭＯＳトランジスタ３（ＮＭＯＳ容量）と、インバータＩＮＶ３の出力にゲートが接続され、ドレインとソースが共通接続されてインバータＩＮＶ６の出力に接続されたＰＭＯＳトランジスタ４（ＰＭＯＳ容量）と、を備えている。
【００２７】
本実施例においては、入力端子１に入力された信号を、判定信号としてＭＯＳ容量３、４を制御することで、遅延調整部６の遅延時間を、選択的に変化させ、出力端子２から出力される信号の波形幅を調整する。
【００２８】
入力端子１に、ＨＩＧＨのワンショットパルスが入力される場合、入力端子１がＬＯＷからＨＩＧＨに変化（立ち上がり遷移）すると、インバータＩＮＶ５、インバータＩＮＶ６の出力は、それぞれＬＯＷ、ＨＩＧＨとなり、ＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は、入力端子１がＬＯＷの時と比べ、それぞれのゲート容量がともに増加する。このため、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の伝播遅延時間が大となる。
【００２９】
入力端子１におけるＬＯＷからＨＩＧＨへの遷移が、遅延調整部６に達するまで、入力端子１がＨＩＧＨであれば、出力端子２の信号のＨＩＧＨへの立ち上がり遷移は遅くなる。
【００３０】
入力端子１がＨＩＧＨからＬＯＷに変化（立ち下がり遷移）すると、インバータＩＮＶ５、インバータＩＮＶ６の出力は、それぞれＨＩＧＨ、ＬＯＷとなり、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ４は、それぞれのゲート容量がともに減少し、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の伝播遅延時間は減少し、出力端子２の信号のＨＩＧＨからＬＯＷへの立ち下がり遷移は速まる。よって、出力端子２からの信号のＬＯＷからＨＩＧＨへの立ち上がり遷移の遅延と、ＨＩＧＨからＬＯＷへの立ち下がり遷移の遅延の差だけ、その波形幅は、入力端子１の信号の波形幅に対して短縮することになる。
【００３１】
一方、入力端子１におけるＬＯＷからＨＩＧＨへの立ち上がり遷移が、遅延回路５を介して遅延調整部６に到達する前に、入力端子１がＨＩＧＨからＬＯＷになってしまうと、ＭＯＳ容量３、４の容量は、入力端子１がＨＩＧＨのときよりも減少し、遅延回路５を介して遅延調整部６に入力される信号の立ち上がり遷移と立ち下がり遷移に対して、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の伝播遅延時間が減少し、波形は短縮せず、遅延回路５で生じる信号変化の遅れ以下の波形幅になることはない。このため、遅延回路５で規定される波形幅を限度として、波形幅を短縮することが可能となる。
【００３２】
遅延調整部６は、信号伝達部分にゲート接続されたＮＭＯＳトランジスタ３及びＰＭＯＳトランジスタ４を合わせて１つ以上持ち、入力された信号に対し、つぎのように遅延量を調整する機能を持つ。入力端子１の信号がＬＯＷからＨＩＧＨとなると、ＮＭＯＳトランジスタ３のソース・ドレイン電圧がＬＯＷとなり、ＰＭＯＳトランジスタ４のソース・ドレイン電圧がＨＩＧＨとなって、トランジスタのゲート容量の容量値が、逆位相に対して、増加する。これを状態１とする。
【００３３】
状態１の時、遅延調整部６のインバータ列ＩＮＶ２、ＩＮＶ３における負荷が増加し、遅延量も大きくなって、出力端子２に信号変化が伝達される速度が遅くなる。
【００３４】
入力端子１の信号がＨＩＧＨからＬＯＷとなると、ＮＭＯＳトランジスタ３のソース・ドレイン電圧がＨＩＧＨとなりＰＭＯＳトランジスタ４のソース・ドレイン電圧がＬＯＷとなってゲート容量の容量値は、状態１に対して減少する。これを状態２とする。
【００３５】
状態２のとき、遅延調整部６のインバータ列ＩＮＶ２、ＩＮＶ３における負荷が減少し、遅延量が短縮し、出力端子２に信号変化が伝達される速度が状態１に対して速くなる。
【００３６】
本実施例では、入力端子１と遅延調整部６の間の遅延回路５を備え、インバータＩＮＶ１、ＩＮＶ５の遅延時間を同一とすると、入力端子１から遅延調整部６に入力される配線の経路（ＩＮＶ１、遅延回路５）を伝達する信号が、容量制御用の経路（インバータＩＮＶ５）を伝達する信号より、遅延回路５の遅延量だけ遅れる。
【００３７】
次に、図２の波形図を用いて波形幅調整回路の動作について説明する。図２の１、６、２は、それぞれ、図１の入力端子１の入力波形、遅延回路５から遅延調整部６へ入力される波形、出力端子２の波形である。
【００３８】
入力端子１の波形がＬＯＷからＨＩＧＨになり再びＬＯＷに戻るワンショットのパルス波形である場合を例に説明する。入力端子１の信号に対し、遅延調整部６までは、遅延回路５による一定の遅延（ｔｄ）を受けて波形は伝達される。
【００３９】
入力端子１の信号が波形７の場合は、遅延調整部６にＨＩＧＨへの立ち上がり信号が伝達された時、入力端子１はＨＩＧＨであるため、遅延調整部６で大きな遅延（ｔａ）を受けて、出力端子２へ到達し、ＬＯＷへ立ち下がる信号が、遅延調整部６に伝達された時は、入力端子１がＬＯＷであるため、小さな遅延（ｔｂ）を受けて出力端子２へ達する。このため、遅延調整部６では、立ち上がり信号が立ち下がりよりも大きな遅延量で伝達されることになり、出力端子２では、波形７の波形幅は、狭くなっている。
【００４０】
一方、入力端子１の信号として、パルス幅の狭い波形８、９（パルス幅が遅延回路５の遅延時間ｔｄ以下）が入力された場合、遅延調整部６でＬＯＷからＨＩＧＨへの立ち上がり信号が伝達されている時、入力端子１はＬＯＷである。このため、ＭＯＳ容量３、４の容量が減少し、小さな遅延（ｔｂ）を受けて、出力端子２に到達し、ＨＩＧＨからＬＯＷへ立ち下がる信号が遅延調整部６に伝達された時も入力端子１がＬＯＷであるため、同様に小さな遅延（ｔｂ）を受けて出力端子２へ達する。この場合、遅延調整部６における信号の立ち上がりも立ち下がりも遅延量は同じであることから、出力端子２の信号波形の幅に変化は無い。
【００４１】
このように、信号が遅延回路５を通過する間に、入力端子１の信号波形がＨＩＧＨを維持している場合には、出力端子２の信号波形の幅が短縮され、一方、信号が遅延回路５を通過する間に、入力端子１の信号波形がＨＩＧＨからＬＯＷに変化する場合には、出力端子２の信号波形の幅は短縮されない。すなわち、信号の波形幅が遅延回路５の遅延量より大きいときは短縮され、小さいときは短縮されない。
【００４２】
このように、本実施例は入力端子１においてＨＩＧＨに立ち上がってからＬＯＷに立ち下がるまでの波形幅（パルス幅）が、遅延回路５の遅延時間に応じた波形の幅を限度として、入力波形に対して出力波形を短縮する。この遅延回路５は遅延時間可変型で構成し、波形の幅の限度は設計者が用途に応じて調整するようにしてもよい。
【００４３】
また、入力信号の波形がＨＩＧＨからＬＯＷになり再びＨＩＧＨに戻るワンショットパルスに対して、信号波形の幅を、上述したように、選択的に短縮させる場合、遅延調整部６の構成を、入力信号がＬＯＷの時に遅延量小、入力信号がＨＩＧＨの時に遅延量大となるように変更すればよい。例えばＮＭＯＳ容量３とＰＭＯＳ容量４を入れ替えた構成としてもよい。
【００４４】
本実施例によれば、波形の立ち上がり、立ち下がりによって遅延量を変える機能を有しており、入力された波形の幅を短縮して出力でき、波形が所定幅以下の場合には、波形の幅の短縮をせずに出力することができる。
【００４５】
次に、本発明の第２の実施例について図面を参照して詳細に説明する。図３は、本発明の第２の実施例の構成を示すブロック図である。前記第１の実施例においては、入力端子１の入力信号を用いて遅延を調整していたが、本実施例では、出力端子２の出力信号を用いて遅延調整を行っている。図３を参照すると、入力端子１に入力が接続されたインバータＩＮＶ１と、インバータＩＮＶ１の出力に縦続接続された３段のインバータ列ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と、インバータＩＮＶ４の出力に接続された遅延回路５（波形幅の限度を規定する）と、遅延回路５の出力に接続された出力端子２と、遅延回路５の出力に接続されたインバータＩＮＶ５と、インバータＩＮＶ２の出力にゲートが接続され、ドレインとソースが共通接続されて遅延回路５の出力（出力端子２）に接続されたＮＭＯＳトランジスタ３（ＮＭＯＳ容量）と、インバータＩＮＶ３の出力にゲートが接続され、ドレインとソースが共通接続されてインバータＩＮＶ５の出力に接続されたＰＭＯＳトランジスタ４（ＰＭＯＳ容量）と、を備えている。本実施例では、出力端子２からの信号が、遅延調整部６’に伝達され、ＭＯＳ容量の容量値を可変させる信号として利用され、遅延量が調整される。
【００４６】
出力端子２がＬＯＷの時、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ４のゲート容量が増大し、出力端子２がＨＩＧＨの場合に対して、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の伝播遅延時間が増加する。出力端子２がＨＩＧＨの時は、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ４のゲート容量が減少し、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の伝播遅延時間が減少する。入力端子１の信号ＬＯＷからＨＩＧＨとなりＬＯＷに戻るワンショットパルスに対し、波形の幅を短縮する機能を有する。ただし、遅延調整部６’と遅延回路５で規定される波形幅より狭い信号に対しては、波形幅の短縮を行わない。図４の波形図を用いて動作を説明する。図４の１、５、２は、それぞれ、図３の入力端子１の入力波形、遅延回路５の入力波形、出力端子２の波形である。
【００４７】
入力端子１の信号波形がＬＯＷからＨＩＧＨとなりＬＯＷに戻るワンショットパルス波形である場合、最初、出力端子２がＬＯＷの状態であることから、遅延調整部６’のＭＯＳ容量３、４が増大し、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の遅延量が増加し、ＬＯＷからＨＩＧＨへの立ち上がり遷移が出力端子２に伝達されるまでの時間が遅くなる。
【００４８】
図４の波形７、８、９の立ち上がり波形は全て、出力端子２がＬＯＷであるため、大きな遅延（ｔａ）を受けて伝達されている。
【００４９】
入力端子１の信号波形のＨＩＧＨからＬＯＷへの立ち下がり遷移に対しては、その時点で出力端子２がＨＩＧＨの状態に変化している場合、遅延調整部６’のＭＯＳ容量３、４の容量が減少し、インバータ列（ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）の遅延量は減少し、入力端子１のＨＩＧＨからＬＯＷへの立ち下がり遷移は、小さな遅延（ｔｂ）を受けて、出力端子２へ伝達される。
【００５０】
一方、入力端子１の信号波形のＨＩＧＨからＬＯＷへの立ち下がり遷移に対しては、その時点で、出力端子２がＬＯＷの状態のままであれば、遅延調整部６’のＭＯＳ容量３、４の容量が増大しているため、遅延量も増大したままであり、ＨＩＧＨからＬＯＷへの立ち下がり信号は、大きな遅延（ｔａ）を受けて伝達される。
【００５１】
前者の場合（入力端子１の信号波形のＨＩＧＨからＬＯＷへの立ち下がり遷移に対しては、その時点で出力端子２がＨＩＧＨの状態に変化している場合）、遅延調整部６（インバータ列ＩＮＶ４）の出力（遅延回路５への入力）の立ち上がり遷移と立ち下がり遷移の遅延量がそれぞれｔａ、ｔｂと異なっており、その差分だけ波形の幅が短縮する。
【００５２】
後者の場合（入力端子１の信号波形のＨＩＧＨからＬＯＷへの立ち下がり遷移に対しては、その時点で、出力端子２がＬＯＷの状態のまま）は、立ち上がり遷移と立ち下がり遷移の遅延量は、共にｔａで変わらないため、出力端子２の信号に波形幅の変化は無い。
【００５３】
入力端子１の信号波形が、波形７の場合、信号波形のＨＩＧＨからＬＯＷへの立ち下がり時に、出力端子２がＨＩＧＨになっているため、出力端子２の信号の波形幅が短縮する。一方、入力端子１の信号波形が、波形８、９は、信号波形のＨＩＧＨからＬＯＷへの立ち下がり時に、出力端子２はＬＯＷのままであるため、出力端子２の信号波形の幅は入力端子１の信号波形の幅と同じである。
【００５４】
従って、波形の幅が遅延調整部６’の遅延時間と遅延回路５の遅延時間の合計遅延時間で規定される幅より狭い場合には、波形の短縮を行わないことになる。
【００５５】
図１に示した前記第１の実施例では、遅延回路５のみによって波形幅の限度を規定していたが、本実施例では、遅延調整部６’の遅延量も波形幅の限度に影響する。設定したい波形幅の限度と遅延調整部６’の遅延量によっては、遅延回路５は不要または短縮できる場合もある。なお、この場合、遅延回路５を省略することができるが、遅延調整部６’の遅延量以下の波形幅の限度を規定することはできない、という制限を持つことになる。
【００５６】
次に、本発明の第３の実施例について図面を参照して詳細に説明する。図５は、本発明の第３の実施例による波形幅調整回路の構成を示す図である。前記第１の実施例においては遅延調整部６において、ＭＯＳトランジスタ３、４の容量を変化させることで、遅延調整を行っていた。本実施例では、ＮＯＲ回路１０を用いて遅延調整を行っている。なお、論理の如何によっては、ＮＯＲ回路１０のかわりに、他の論理回路、例えばＮＡＮＤ回路を用いてもよい。例えば図５のインバータＩＮＶ１がない場合、ＮＡＮＤ回路が用いられる。
【００５７】
図５を参照すると、入力端子１に入力が接続されたインバータＩＮＶ１と、インバータＩＮＶ１の出力に接続された遅延回路５と、遅延回路５の出力に接続された遅延回路１１と、遅延回路１１の出力と、遅延回路５の出力に端子Ａ、Ｂがそれぞれ接続され、入力端子１に端子Ｓが接続された選択回路１２と、遅延回路５の出力と、選択回路１２の出力を入力するＮＯＲ回路１０を備えている。
【００５８】
選択回路１２は端子ＳにＨＩＧＨが入力されると端子Ａの信号を出力し、端子ＳにＬＯＷが入力されると端子Ｂの信号を出力する。入力端子Ａの経路には、遅延回路１１が挿入されており、入力端子１がＨＩＧＨのときは、遅延回路１１を含む経路が選択され、遅延回路１１の遅延量に応じて、出力端子２での信号遷移が遅れ、入力端子１がＬＯＷのとき、遅延回路１１を含まない経路（インバータＩＮＶ１、遅延回路５）が選択されるので、入力端子１がＨＩＧＨのときに対して遅延量が小さい。
【００５９】
このように、遅延調整部６”の動作は、基本的に前記第１の実施例と同じである。入力端子１においてＬＯＷからＨＩＧＨに立ち上がってからＬＯＷに落ちるまでの幅が、遅延回路５の遅延量に応じた波形の幅を限度として、入力信号の波形に対して、出力信号の幅を短縮する。
【００６０】
より詳細には、入力端子１に入力されるワンショットパルス波形が、図２の波形７の場合、入力端子１がＬＯＷからＨＩＧＨとなると、インバータＩＮＶ１の出力はＬＯＷとなり、選択回路１２では、端子Ａが選択され、遅延回路５の遅延時間と、遅延回路１１の遅延時間を合計した遅延時間の信号を出力する。ＮＯＲ回路１０の出力は、遅延回路５の出力がＬＯＷ、且つ選択回路１２の出力がＬＯＷのときＨＩＧＨとなる。入力端子１がＨＩＧＨからＬＯＷとなると（選択回路１２は端子Ｂを選択）、遅延回路５の出力（ＮＯＲ回路１０の入力）は、その遅延時間ののち、ＬＯＷからＨＩＧＨとなり、ＮＯＲ回路１０の出力は、ＨＩＧＨからＬＯＷとなる。
【００６１】
一方、入力端子１の信号が図２の波形８、９の場合、入力端子１の信号の立ち上がりから遅延回路５、１１の合計遅延時間の後、遅延回路１１の出力がＬＯＷに遷移した時点で、入力端子１の信号はＬＯＷとなっているため、選択回路１２は端子Ｂを選択し、ＮＯＲ回路１０の２つの入力は、入力端子１の信号の立ち上がり遷移から遅延回路５の遅延時間後にともにＬＯＷとなり、ＮＯＲ回路１０の出力はＨＩＧＨとなる。また、入力端子１の信号のＨＩＧＨからＬＯＷへの立ち下がり遷移から遅延回路５の遅延時間後にＮＯＲ回路１０の入力がＨＩＧＨとなり、端子２の信号がＬＯＷに立ち下がる。この場合、信号波形の幅の短縮は行われない。
【００６２】
遅延調整部６”は、ＨＩＧＨかＬＯＷの入力に応じて遅延量を切り替えられるものであれば、他の論理構成でも構わない。また、用途に応じてＬＯＷの入力の方の遅延量をＨＩＧＨ入力に対して大きくしてもよい。本発明は、半導体装置の波形幅調整に適用して好適とされる。
【００６３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明する波形図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例の動作を説明する波形図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】従来の波形幅調整回路の構成の一例を示す図である。
【図７】従来の波形幅調整回路の構成の別の例を示す図である。
【符号の説明】
【００６５】
１  入力端子
２  出力端子
３  ＮチャネルＭＯＳトランジスタ（ＭＯＳ容量）
４  ＰチャネルＭＯＳトランジスタ（ＭＯＳ容量）
５  遅延回路
６、６’、６”  遅延調整部  
７、８、９  入力端子１の信号波形
１０  ＮＯＲ回路
１１  遅延回路
１２  選択回路
１３  ＡＮＤ回路
１４  遅延回路
【図１】
2007300302.tif 000003
【図２】
2007300302.tif 000004
【図３】
2007300302.tif 000005
【図４】
2007300302.tif 000006
【図５】
2007300302.tif 000007
【図６】
2007300302.tif 000008
【図７】
2007300302.tif 000009