(57)【要約】【課題】２ウェル構造の半導体装置にて、ウェル領域に印加するバイアスを正確に制御できるようにする。【解決手段】Ｐ型シリコン基板１１にＮ型ウェル領域１２及びＰ型ウェル領域１３が形成され、Ｐ型ウェル領域１３にＮ型領域１５が形成された半導体装置にて、パッド１８からの電位をＰ型ウェル領域１３に印加し、かつパッド１９からの電位をＮ型領域１５に印加される状態と、パッド１８からの電位をＮ型領域１５に印加し、かつパッド１９からの電位をＰ型ウェル領域１３に印加する状態とを切り替え可能にして、Ｐ型ウェル領域１３にかけるバイアスをパッド１８、１９のいずれから供給するか適切に切り替え、ウェハ試験時であってもＰ型ウェル領域１３に印加するバイアスを正確に制御できるようにする。【選択図】図１
2007273512.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板に形成された第１導電型ウェル領域及び第２導電型ウェル領域と、
上記第１導電型ウェル領域に形成された第２導電型領域と、
上記第１導電型ウェル領域及び上記第２導電型領域にバイアスをかけるための第１のパッド及び第２のパッドとを有し、
上記第１のパッドからの電位が上記第１導電型ウェル領域に印加され、かつ上記第２のパッドからの電位が上記第２導電型領域に印加される第１の状態と、上記第１のパッドからの電位が上記第２導電型領域に印加され、かつ上記第２のパッドからの電位が上記第１導電型ウェル領域に印加される第２の状態とを切り替え可能にしたことを特徴とする半導体装置。
【請求項２】
上記第１導電型ウェル領域を上記第１のパッド又は第２のパッドに選択的に接続するスイッチと、
上記第２導電型領域を上記第１のパッド又は第２のパッドに選択的に接続するスイッチとを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記スイッチは、ウェハ試験時はテスタ装置から入力される制御信号により切り替え制御されることを特徴とする請求項２記載の半導体装置。
【請求項４】
上記スイッチはアセンブリ後の通常時は状態が固定され、上記第１導電型ウェル領域と上記第１のパッドとが接続され、上記第２導電型領域と上記第２のパッドとが接続されることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
上記第２のパッドから供給される電位が０Ｖであることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置におけるバイアス電圧の制御技術に関する。
【背景技術】
【０００２】
近年、テクノロジの進化により半導体プロセスの微細化が進み、チップ内に形成されるトランジスタの特性バラツキが増大している。この特性バラツキによる影響を緩和したり、トランジスタにおけるリーク電流を減少させたりするために、チップ内に形成されたＭＯＳ（metal oxide semiconductor）トランジスタの特性に基づいて、トランジスタのウェルに印加するバイアス電圧を制御し、チップ性能や歩留まりを向上させることが提案されている。例えば、下記特許文献１には、トランジスタが形成される基板又はウェルに印加するバイアス電圧を制御可能な半導体集積回路が記載されている。
【０００３】
図３は、プロセスプロファイル構造が３ウェル（トリプルウェル）構造の半導体装置を示す図である。Ｐ型シリコン基板（Ｐ−ｓｕｂ）３１には、Ｎ型ウェル領域（Ｎ−ｗｅｌｌ）３２が形成されている。Ｎ型ウェル領域３２には、Ｐ型ウェル領域（Ｐ−ｗｅｌｌ）３３及びＰ型領域３４が形成されている。Ｐ型ウェル領域３３には、Ｎ型領域３５が形成されている。
【０００４】
それぞれの領域は、当該領域に対してバイアスを印加するためのパッド（ＰＡＤ）３６〜３９に接続されている。Ｐ型シリコン基板３１及びＮ型領域３５はパッド３９に接続され、パッド３９より電位Ｖ−ｓｕｂ、Ｖｓｓ（ともに０Ｖ：接地電位）が印加される。Ｎ型ウェル領域３２はパッド３７に接続され、パッド３７より電位Ｖｎが印加される。同様に、Ｐ型ウェル領域３３はパッド３８に接続され、パッド３８より電位Ｖｐが印加される。また、Ｐ型領域３４はパッド３６に接続され、パッド３７より電位Ｖｄｄが印加される。
【０００５】
チップ内のＭＯＳトランジスタのウェルに印加するバイアスを制御する際、図３に示したような３ウェル（トリプルウェル）構造の半導体装置の場合には、Ｐ型シリコン基板３１とＰ型ウェル領域３３は分離されているため、Ｐ型ウェル領域３３に任意の電位Ｖｐが印加されてもＰ型シリコン基板３１は０Ｖ（接地電位、グランドレベル）の状態である。したがって、３ウェル（トリプルウェル）構造の半導体装置の場合には、Ｐ型ウェル領域３３に任意の電位Ｖｐが印加されても正常に動作する。
【０００６】
図４は、プロセスプロファイル構造が２ウェル（ツインウェル）構造の半導体装置を示す図である。Ｐ型シリコン基板（Ｐ−ｓｕｂ）４１には、Ｎ型ウェル領域（Ｎ−ｗｅｌｌ）４２及びＰ型ウェル領域（Ｐ−ｗｅｌｌ）４３が形成されている。Ｎ型ウェル領域４２には、Ｐ型領域４４が形成されている。Ｐ型ウェル領域４３には、Ｎ型領域４５が形成されている。
【０００７】
それぞれの領域は、当該領域に対してバイアスを印加するためのパッド（ＰＡＤ）４６〜４９に接続されている。Ｐ型シリコン基板４１はパッド４９に接続され、パッド４９より電位Ｖｐが印加される。Ｎ型ウェル領域４２はパッド４７に接続され、パッド４７より電位Ｖｎが印加される。また、Ｐ型領域４４及びＮ型領域４５は、それぞれパッド４６、４８に接続され、パッド４６、４８よりそれぞれ電位Ｖｄｄ、Ｖｓｓが印加される。
【０００８】
図４に示したような２ウェル（ツインウェル）構造の半導体装置において、チップ内のＭＯＳトランジスタのウェルに印加するバイアスを制御する場合には、Ｐ型ウェル領域４３に印加する電位は、Ｐ型シリコン基板４１より得ることができる。そのため、チップ内に電位Ｖｐが印加される箇所が少なくとも１つあれば良いこととなり、例えばメモリマクロなどの場合には、電位Ｖｐを供給するための配線をマクロ内に設ける必要がなくなりマクロサイズを縮小化することが可能になる。
【０００９】
【特許文献１】特開平８−３７２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、図４に示したような２ウェル（ツインウェル）構造の半導体装置においては、Ｐ型ウェル領域４３にバイアスとして印加する電位はＰ型シリコン基板４１より得ることができるが、ウェハ試験時にはＰ型シリコン基板４１はウェハ全面で共通であるため非常に大きな容量が付加されていることとなる。したがって、電位Ｖｐの制御が容易ではなく、Ｐ型ウェル領域４３に印加するバイアスの制御が困難である。
【００１１】
本発明は、このような事情に鑑みてなされたものであり、２ウェル構造の半導体装置にて、ウェハ試験時であってもウェル領域に印加するバイアスを正確に制御できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１導電型基板に形成された第１導電型ウェル領域及び第２導電型ウェル領域と、第１導電型ウェル領域に形成された第２導電型領域と、第１導電型ウェル領域及び第２導電型領域にバイアスをかけるための第１のパッド及び第２のパッドとを有する。第１のパッドからの電位が第１導電型ウェル領域に印加され、かつ第２のパッドからの電位が第２導電型領域に印加される状態と、第１のパッドからの電位が第２導電型領域に印加され、かつ第２のパッドからの電位が第１導電型ウェル領域に印加される状態とを切り替え可能にする。
【発明の効果】
【００１３】
本発明によれば、第１及び第２のパッドからの電位を、第１導電型ウェル領域に印加するか第２導電型領域に印加するか切り替え可能にすることで、半導体装置の状態に応じて、第１導電型ウェル領域にかけるバイアスを第１又は第２のパッドのいずれから供給するか適切に切り替えることができ、ウェハ試験時であってもウェル領域に印加するバイアスを正確に制御することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による半導体装置の構成例を示す図である。本実施形態による半導体装置は、プロセスプロファイル構造が２ウェル（ツインウェル）構造の半導体装置である。
【００１５】
図１に示すように、Ｐ型シリコン基板（Ｐ−ｓｕｂ）１１には、Ｎ型ウェル領域（Ｎ−ｗｅｌｌ）１２及びＰ型ウェル領域（Ｐ−ｗｅｌｌ）１３が形成されている。Ｎ型ウェル領域１２は、Ｐチャネル型ＭＯＳトランジスタが形成される領域であり、Ｎ型ウェル領域１２には、Ｐ型領域１４が形成されている。Ｐ型ウェル領域１３は、Ｎチャネル型ＭＯＳトランジスタが形成される領域であり、Ｐ型ウェル領域１３には、Ｎ型領域１５が形成されている。
【００１６】
それぞれの領域は、バイアスを印加する（バイアス電位を供給する）ためのパッド（ＰＡＤ）１６〜１９に接続される。Ｐ型領域１４はパッド１６に接続され、パッド１６より電位Ｖｄｄが印加される。Ｎ型ウェル領域１２はパッド１７に接続され、パッド１７より電位Ｖｎが印加される。
【００１７】
また、Ｐ型ウェル領域１３は、第１のスイッチ（Ｎチャネル型ＭＯＳトランジスタ）ＴＲ１を介してパッド１８に接続されるとともに、第３のスイッチ（Ｎチャネル型ＭＯＳトランジスタ）ＴＲ３を介してパッド１９に接続される。第１及び第３のスイッチＴＲ１、ＴＲ３は、制御信号ＳＷにより制御される。すなわち、Ｎチャネル型ＭＯＳトランジスタＴＲ１、ＴＲ３のゲートには、制御信号ＳＷが供給される。この制御信号ＳＷに応じて第１及び第３のスイッチＴＲ１、ＴＲ３が排他的にオン／オフ制御され、パッド１８、１９から供給される電位がバイアス電位ＶｐとしてＰ型ウェル領域１３に印加される。
【００１８】
また、Ｎ型領域１５は、第２のスイッチ（Ｎチャネル型ＭＯＳトランジスタ）ＴＲ２を介してパッド１９に接続されるとともに、第４のスイッチ（Ｎチャネル型ＭＯＳトランジスタ）ＴＲ４を介してパッド１８に接続される。第２及び第４のスイッチＴＲ２、ＴＲ４は、インバータＩＮＶを介して供給される制御信号ＳＷにより制御される。すなわち、Ｎチャネル型ＭＯＳトランジスタＴＲ２、ＴＲ４のゲートには、インバータＩＮＶを介して反転された制御信号ＳＷが供給される。この反転した制御信号ＳＷに応じて第２及び第４のスイッチＴＲ２、ＴＲ４が排他的にオン／オフ制御され、パッド１８、１９から供給される電位が電位ＶｓｓとしてＮ型領域１５に印加される。
【００１９】
パッド１８、１９には、例えばウェハ試験時に用いられるプローブカード（テスタ基板）より電位が与えられ、パッド１８には任意の所定電位が与えられ、パッド１９には０Ｖ（接地電位、グランドレベル）が与えられる。
【００２０】
以上のように構成することで、制御信号ＳＷがハイレベル（“Ｈ”）の場合には、Ｐ型ウェル領域１３にはパッド１８から電位が印加され、Ｎ型領域１５にはパッド１９から電位が印加される。一方、制御信号ＳＷがロウレベル（“Ｌ”）の場合には、Ｐ型ウェル領域１３にはパッド１９から電位が印加され、Ｎ型領域１５にはパッド１８から電位が印加される。すなわち、本実施形態による半導体装置においては、パッド１８、１９からの電位を、電位Ｖｐとして印加するか電位Ｖｓｓとして印加するかを、制御信号ＳＷに応じて切り替え可能となっている。
【００２１】
次に、本実施形態による半導体装置の動作について説明する。
例えば形成されたＭＯＳトランジスタの閾値電圧を変化させる場合等、ウェル領域にバックバイアスとして０．５Ｖを印加する場合を一例として説明する。すなわち、アセンブリ後の通常時に各領域に印加される電位を、電位Ｖｐ＝−０．５Ｖ、電位Ｖｓｓ＝０Ｖ、電位Ｖｄｄ＝１．２Ｖ、電位Ｖｎ＝１．７Ｖとしようとする場合について説明する。
【００２２】
まず、図２（Ａ）を参照して、ウェハ試験時の動作について説明する。
図２（Ａ）に示すように、ウェハ試験時には、制御信号ＳＷを“Ｌ”にする。この“Ｌ”の制御信号ＳＷは、例えばウェハ試験に用いるテスタ装置（テスタ基板）から入力される。これにより、第１及び第２のスイッチＴＲ１、ＴＲ２はオフ状態となり、第３及び第４のスイッチＴＲ３、ＴＲ４はオン状態となる。したがって、Ｐ型ウェル領域１３にはパッド１９から電位が供給され、Ｎ型領域１５にはパッド１８から電位が供給される。
【００２３】
ここで、パッド１６、１７には、１．７Ｖ、２．２Ｖの電位を与える。また、パッド１８、１９には、例えばプローブカード（テスタ基板）より０．５Ｖ、０Ｖの電位が与えられている。
【００２４】
これにより、Ｐ型ウェル領域１５には電位Ｖｐ＝０Ｖが印加され、Ｎ型領域１５には電位Ｖｓｓ＝０．５Ｖが印加される。また、Ｐ型領域１４には電位Ｖｄｄ＝１．７Ｖが印加され、Ｎ型ウェル領域１２には電位Ｖｎ＝２．２Ｖが印加される。したがって、本実施形態による半導体装置の各領域には、電位Ｖｐ＝−０．５Ｖ、電位Ｖｓｓ＝０Ｖ、電位Ｖｄｄ＝１．２Ｖ、電位Ｖｎ＝１．７Ｖに対応する電位が相対的に印加されることとなり、ウェハ試験時においても正確にバックバイアスを制御することができる。
【００２５】
図２（Ｂ）を参照して、アセンブリ後の通常時の動作について説明する。
図２（Ｂ）に示すように、通常動作時には、制御信号ＳＷを“Ｈ”にする。これにより、第１及び第２のスイッチＴＲ１、ＴＲ２はオン状態となり、第３及び第４のスイッチＴＲ３、ＴＲ４はオフ状態となる。したがって、Ｐ型ウェル領域１３にはパッド１８から電位が供給され、Ｎ型領域１５にはパッド１９から電位が供給される。
【００２６】
ここで、パッド１６、１７には、１．２Ｖ、１．７Ｖの電位を与える。また、パッド１８、１９には、−０．５Ｖ、０Ｖの電位が与えられる。
【００２７】
これにより、Ｐ型ウェル領域１５には電位Ｖｐ＝−０．５Ｖが印加され、Ｎ型領域１５には電位Ｖｓｓ＝０Ｖが印加される。また、Ｐ型領域１４には電位Ｖｄｄ＝１．２Ｖが印加され、Ｎ型ウェル領域１２には電位Ｖｎ＝１．７Ｖが印加される。したがって、ウェル領域にバックバイアスとして０．５Ｖを印加することができる。
【００２８】
なお、アセンブリ後においては、Ｐ型ウェル領域１５（Ｐ型基板１１）はチップの大きさであるため、Ｐ型ウェル領域１５（Ｐ型基板１１）に電位Ｖｐ＝−０．５Ｖを印加するとしても容易に制御することが可能である。
また、アセンブリ後において制御信号ＳＷは常に“Ｈ”に固定されるので、ボンディングにより“Ｈ”固定に制御するようにしても良い。このようにした場合には、製品状態での制御信号ＳＷの制御を不要にすることができ、新たな信号を入力したりする必要もない。
【００２９】
以上、説明したように本実施形態によれば、Ｐ型ウェル領域１３及びＮ型領域１５とパッド１８、１９とを、制御信号ＳＷにより制御される第１〜第４のスイッチＴＲ１〜ＴＲ４を介して接続し、制御信号ＳＷに応じてパッド１８からの所定電位及びパッド１９からの電位０Ｖを、電位ＶｐとしてＰ型ウェル領域１３に印加するか、電位ＶｓｓとしてＮ型領域１５に印加するかを切り替え可能にする。
【００３０】
これにより、２ウェル構造の半導体装置において、Ｐ型ウェル領域１３に係るバックバイアスを制御する場合に、ウェハ試験時であってもＰ型シリコン基板１１には０Ｖ（接地電位、グランドレベル）の電位が印加されるため、Ｐ型ウェル領域１３に印加するバイアスを正確に制御することができる。
【００３１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態による半導体装置の構成例を示す図である。
【図２】本発明の実施形態による半導体装置の動作を説明するための図である。
【図３】３ウェル（トリプルウェル）構造の半導体装置の構成を示す図である。
【図４】２ウェル（ツインウェル）構造の半導体装置の構成を示す図である。
【符号の説明】
【００３３】
１１  Ｐ型シリコン基板
１２  Ｎ型ウェル領域
１３  Ｐ型ウェル領域
１４  Ｎ型領域
１５  Ｐ型領域
１６〜１９  パッド
ＳＷ  制御信号
ＴＲ１〜ＴＲ４  スイッチ（トランジスタ）
ＩＮＶ  インバータ
【図１】
2007273512.tif 000003
【図２】
2007273512.tif 000004
【図３】
2007273512.tif 000005
【図４】
2007273512.tif 000006