(57)【要約】【課題】  多値型の半導体記憶装置において、読み出し動作の高速化を図ること及び読み出し用のリファレンスセルの数を削減することが可能な半導体記憶装置の読み出し回路を提供する。【解決手段】  メモリセルアレイに含まれる複数のメモリセルのうち、読み出し対象として選択された選択メモリセルに負荷回路からビット線を介してメモリセル電流を供給し、選択メモリセルの記憶状態に応じて選択メモリセルを流れる読み出し電流を電流‐電圧変換して読み出し電圧を生成し、読み出し電圧とリファレンス電圧とを差動入力とする差動型回路によって両電圧を比較する半導体記憶装置の読み出し回路であって、差動型回路は、読み出し電圧側の入力に対する回路特性を記憶状態の取り得る状態数に応じて変更可能に構成されている。【選択図】        図１
2007141312.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに含まれる複数のメモリセルのうち、読み出し対象として選択された選択メモリセルに負荷回路からビット線を介してメモリセル電流を供給し、前記選択メモリセルの記憶状態に応じて前記選択メモリセルを流れる読み出し電流を電流‐電圧変換して読み出し電圧を生成し、前記読み出し電圧とリファレンス電圧とを差動入力とする差動型回路によって前記両電圧を比較する半導体記憶装置の読み出し回路であって、
前記差動型回路は、前記読み出し電圧側の入力に対する回路特性を前記記憶状態の取り得る状態数に応じて変更可能に構成されていることを特徴とする半導体記憶装置の読み出し回路。
【請求項２】
前記差動型回路は、第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのゲートと各ゲートが接続する電流能力の異なる複数の第２ＮＭＯＳトランジスタにより構成されたカレントミラー回路を備え、前記第１ＮＭＯＳトランジスタのゲート及びドレインと、ゲートに前記リファレンス電圧が入力する第１ＰＭＯＳトランジスタのドレインが接続し、前記第２ＮＭＯＳトランジスタの各ドレインと、ゲートに前記読み出し電圧が入力する第２ＰＭＯＳトランジスタがのドレインが接続し、且つ、前記各第２ＮＭＯＳトランジスタのソースが特性制御用ＮＭＯＳトランジスタのドレインと格別に接続し、前記特性制御用ＮＭＯＳトランジスタのオンオフを切り替えることで、前記第２ＰＭＯＳトランジスタのドレイン電流に対する負荷特性が前記回路特性として変化することを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
【請求項３】
前記差動型回路は、第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのゲートと各ゲートが接続する電流能力の異なる複数の第２ＰＭＯＳトランジスタにより構成されたカレントミラー回路を備え、前記第１ＰＭＯＳトランジスタのゲート及びドレインと、ゲートに前記リファレンス電圧が入力する第１ＮＭＯＳトランジスタのドレインが接続し、前記第２ＰＭＯＳトランジスタの各ドレインと、ゲートに前記読み出し電圧が入力する第２ＮＭＯＳトランジスタがのドレインが接続し、且つ、前記各第２ＰＭＯＳトランジスタのソースが特性制御用ＰＭＯＳトランジスタのドレインと格別に接続し、前記特性制御用ＰＭＯＳトランジスタのオンオフを切り替えることで、前記第２ＮＭＯＳトランジスタのドレイン電流に対する負荷特性が前記回路特性として変化することを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
【請求項４】
前記読み出し電圧側の前記回路特性を変更する制御信号を前記状態数に応じて複数回出力し、２回目以降の前記制御信号を１回前に出力した前記制御信号に対する前記差動型回路の出力に応じて決定する制御信号出力回路を備えることを特徴とする請求項２または３に記載の半導体記憶装置の読み出し回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個のメモリセルに２ビット以上のデータを記憶することができる多値技術を用いたフラッシュＥＥＰＲＯＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置の読み出し回路は、情報が記憶されているメモリセルに電流を供給し、そのメモリセルを通って流れる電流（メモリセル電流）と、基準電流（リファレンス電流）とを比較して、リファレンス電流に対してメモリセル電流が大きいか小さいかを判断することによってメモリセルに書き込まれた情報を読み出している。このように、メモリセル電流を比較して情報を読み出す方式は、電流センス方式と称されている。
【０００３】
例えば、１つのメモリセルに１ビットの情報が格納されている、いわゆる２値型の半導体記憶装置においては、図８（Ｂ）に示すように、メモリセルを通って流れるメモリセル電流が多い状態（情報“１”に相当する）と少ない状態（情報“０”に相当する）との２状態が存在することから、リファレンス電流の値を２つの状態の中間の値に設定することにより、１ビットの情報を読み出すことができる。尚、実際には、電流センス方式では、メモリセル電流及びリファレンス電流の夫々を電流−電圧変換して、夫々の電圧を比較している。
【０００４】
近年、記憶容量の拡大、半導体チップの製造コスト削減を図るために、１個のメモリセルに２ビット以上の情報を格納可能な多値型の半導体記憶装置が製造されている。
【０００５】
例えば、１つのメモリセルに２ビットの情報を格納する多値型の半導体記憶装置では、図８（Ａ）に示すように、メモリセル電流が取り得る状態は４種類存在することから、メモリセル電流夫々のデータ領域分布の間に３種類のリファレンス電流を設定することにより、２ビットの情報を読み出すことができる。同様にして、一つのメモリセルにｎビットの情報を格納する多値型の半導体記憶装置では、メモリセル電流値が取り得る状態は２ｎ種類存在し、リファレンス電流値を（２ｎ−１）種類設定することで情報を読み出すことができる。
【０００６】
図８（Ａ）及び図８（Ｂ）から分かるように、２ビットのデータを読み出す場合には３種類の電流比較を行う必要があり、一般に、多値型の半導体記憶装置においては、２値型の半導体記憶装置と比較して、メモリセルに格納されている情報を取り出すために多数の電流比較を行う必要がある。このため、多値型の半導体記憶装置では読み出し時間が遅くなる虞がある。
【０００７】
これらの事情を踏まえて、多値型の半導体記憶装置からデータ読み出しを行う際には、いくつかの方式が提案されている。その一つとして、先ず、中間の値を持つリファレンス電流に基づいて電流比較を行い、その結果に応じて別の状態について電流比較を行う時分割センス方式が開示されている（例えば、特許文献１参照）。
【０００８】
以下、この時分割センス方式について、図８（Ａ）に示す２ビットの情報を記憶する多値型半導体記憶装置のデータを読み出す際の動作について、図９を用いて説明する。
【０００９】
図９は、従来の半導体記憶装置における時分割センス方式の読み出し回路Ｊ１００の概略構成例を示す回路図である。図９において、この時分割センス方式を用いた読み出し回路Ｊ１００は、データ読み出しが行われるメモリセルである選択メモリセルＪ７のドレイン（ドレイン電極）に電圧を与えて読み出し電流（メモリセル電流）を得る電流負荷回路Ｊ１と、３つのリファレンスセルＪ８１０〜Ｊ８３０の何れかの電流を得るための電流負荷回路Ｊ２とを備えている。ここでは、負荷電流回路としてカレントミラー型の回路構成を図示しているが、電流負荷回路の構成は特に限定されるものではない。
【００１０】
選択メモリセルＪ７のドレインと電流負荷回路Ｊ１との間にはセンス線Ｊ９が接続されており、電流負荷回路Ｊ２にはリファレンス線Ｊ１０が接続されている。センス線Ｊ９及びリファレンス線Ｊ１０に接続されるＮＭＯＳトランジスタＪ１３１及びＪ１３２は選択メモリセルＪ７及びリファレンスセルのドレイン電圧を制限するためのものであり、内部回路で生成されるバイアス電圧をゲートに印加することにより、選択メモリセルＪ７及びリファレンスセルＪ８のドレイン電圧を一定値以下にすることで読み出し時の電圧印加による保持データの劣化の抑える事を目的としている。
【００１１】
ＮＭＯＳトランジスタＪ１３１、Ｊ１３２と選択メモリセルＪ７及びリファレンスセルＪ８の間には、ビット線を選択するためのＮＭＯＳトランジスタが数段挿入されている。尚、これらビット線選択トランジスタの段数は記憶装置の記憶容量やメモリセルアレイのアレイ構成等により決定される。
【００１２】
センス線Ｊ９及びリファレンス線Ｊ１０は、センス線Ｊ９とリファレンス線Ｊ１０との間の電圧差を増幅出力するためのセンスアンプＪ３の入力部と接続されている。また、センスアンプＪ３の出力部には、１回目のセンス結果をラッチする第１データラッチ回路Ｊ４と、２回目のセンス結果をラッチする第２データラッチ回路Ｊ５とが接続されている。第１データラッチ回路Ｊ４からの出力データＪ１１は、リファレンス選択回路Ｊ６と接続されており、リファレンス選択回路Ｊ６は、第１データラッチ回路Ｊ４からの出力データＪ１１に基づいて、リファレンスセルＪ８１０〜Ｊ８３０を切り替えてリファレンス線Ｊ１０と接続させるように構成している。
【００１３】
次に、このように構成された時分割センス方式の読み出し回路Ｊ１００における選択セルＪ７からのデータ読み出し動作について説明する。
【００１４】
先ず、第１読み出し動作を行うために、リファレンスセル選択回路Ｊ６はリファレンスセルＪ８１０を選択し、リファレンスセルＪ８１０のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、リファレンスセルＪ８１０を流れるリファレンス電流を発生させる。このリファレンス電流と電流負荷回路Ｊ２を構成するＰＭＯＳトランジスタとの間の電流バランスにより、リファレンス線Ｊ１０にリファレンス電圧が発生する。
【００１５】
一方、選択セルＪ７のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セルＪ７を流れるメモリセル電流を発生させる。そして、電流負荷回路Ｊ１を構成するＰＭＯＳトランジスタのゲートには、リファレンス線Ｊ１０に発生するリファレンス電圧が印加される。これにより電流負荷回路Ｊ１とＪ２はカレントミラー回路の振る舞いをする。つまり、電流負荷回路Ｊ１の電流能力は選択されたリファレンスセルＪ８１０と電流負荷回路Ｊ２により制御される。このように電流能力を制御された電流負荷回路Ｊ１と記憶状態によって電流駆動能力の変化する選択セルＪ７との間の電流バランスにより、センス線Ｊ９にセンス電圧（読み出し電圧）が発生する。
【００１６】
このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプＪ３にて増幅出力され、その出力結果が第１読み出し結果として第１データラッチ回路Ｊ４に記憶される。ここで、第１読み出し時に、リファレンスセル選択回路Ｊ６によって選択されるリファレンスセルＪ８１０のリファレンス電流は、図８（Ａ）に示す三つのリファレンス電流のうち、データ領域“０１”と“１０”との間のリファレンス電流値“Ｍ”を得るためのものである。通常、リファレンスセルＪ８１０〜Ｊ８３０は、適切なリファレンス電流を得ることができるようにメモリセルと同じ構造のものを使用し、閾値電圧を厳密に調整することでその特性が得られる。
【００１７】
続いて、第１データラッチ回路Ｊ４に記憶された第１読み出し結果に基づいて、リファレンスセル選択回路Ｊ６によってリファレンスセルＪ８１０からリファレンスセルＪ８２０またはリファレンスセルＪ８３０に切り替えられる。このとき、第１データラッチ回路Ｊ４に記憶されている第１読み出し結果が“０”であった場合にはリファレンスセルＪ８２０に切り替えられ、第１読み出し結果が“１”であった場合にはリファレンスセルＪ８３０に切り替えられる。
【００１８】
ここで、リファレンスセルＪ８２０は、図８（Ａ）に示す３つのリファレンス電流のうち、データ領域“００”と“０１”との間のリファレンス電流値“Ｈ”を得るためのものであり、リファレンスセルＪ８３０は、データ領域“１０”と“１１”との間のリファレンス電流値“Ｌ”を得るためのものである。
【００１９】
その後、第１読み出し動作時と同様に第２読み出し動作を行い、第２データラッチ回路Ｊ５に第２読み出し結果を記憶する。以上のようにして、一つのメモリセルＪ７に記憶された２ビットのデータを得ることが可能である。同様に、１個のメモリセルにｎビットの情報を格納した場合に、時分割センス方式を用いると、最低ｎ回の読み出し動作を行うことによってｎビットの情報を読み出すことが可能である。
【００２０】
この時分割センス方式によれば、最低１つのセンスアンプによって多ビットの情報を読み出すことができるため、センス回路が占有するチップ面積、瞬時に必要とされる消費電流等を最小に抑えることが可能である。
【００２１】
次に、この読み出し回路を用いた時のメモリセル電流及びリファレンス電流をセンス電圧とリファレンス電圧に変換する原理について図１０を用いて説明する。尚、これ以降の説明で電圧−電流特性という表現を用いるが、これは全てトランジスタのドレインとソースの間に印加される電圧に対するドレインとソースの間に流れる電流の特性を表す。
【００２２】
時分割センス方式の場合、先ず、第１読み出し動作においてリファレンスセル選択回路Ｊ６によって図８（Ａ）に示す三つのリファレンス電流のうち、データ領域“０１”と“１０”との間のリファレンス電流値“Ｍ”を得るリファレンスセルＪ８１０が選択される。リファレンスセルＪ８１０の電圧−電流特性は図１０（Ａ） に示すようにＩ（ｒｅｆｍｊ）のようになる。また、リファレンスセルＪ８の電流負荷回路であるＰＭＯＳトランジスタＪ２の電圧−電流特性はＩ（ｐｊ２）のようになる。従って、第１読み出し動作時にリファレンス線Ｊ１０に出力されるリファレンス電圧はＩ（ｒｅｆｍｊ）とＩ（ｐｊ２）の２つの電流の安定点（図中の交点）により決定されるＶ（ｒｅｆｍｊ）となる。一方、図９に示すように、ＰＭＯＳトランジスタＪ１とＪ２はカレントミラー動作して同じ特性をもつように構成されるため、電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性はＩ（ｐｊ１_ｍ）のようになる。ここでＩ（ｐｊ１_ｍ）は、リファレンスセルＪ８１０のＩ（ｒｅｆｍｊ）とリファレンスセルの電流負荷回路であるＰＭＯＳトランジスタＪ２のＩ（ｐｊ２）の交点と交わる特性を示すのが大きな特徴である。
【００２３】
一方、選択メモリセルが図８（Ａ）のＤａｔａ００、０１、１０、１１の夫々の状態にあるときの電圧−電流特性は、図１０のＩ（ｊ００）、Ｉ（ｊ０１）、Ｉ（ｊ１０）、Ｉ（ｊ１１）に夫々対応する。図８（Ａ）に示すように、メモリセルが複数存在している場合、そのメモリセル群は各データの状態で分布の幅を持ってしまうため、当然電圧−電流特性も各データ状態において幅を持ってしまうが、ここでは各状態の中間値の電圧−電流特性を例として挙げる。
【００２４】
センス線Ｊ９のセンス電圧は、ＰＭＯＳトランジスタＪ１とメモリセルＪ７の安定点により決定される。つまり図１０のＩ（ｐｊ１_ｍ）とＩ（ｊ００）、Ｉ（ｐｊ１_ｍ）とＩ（ｊ０１）、Ｉ（ｐｊ１_ｍ）とＩ（ｊ１０）、Ｉ（ｐｊ１_ｍ）とＩ（ｊ１１）の夫々の出力Ｖ（ｍｊ００）、Ｖ（ｍｊ０１）、Ｖ（ｍｊ１０）、Ｖ（ｍｊ１１）の何れかがセンス電圧として出力される。
【００２５】
このようにして、リファレンス電圧がリファレンス線Ｊ１０に出力され、センス電圧がセンス線Ｊ９に出力され、それらがセンスアンプＪ３に入力される。図１０（Ａ）に示すようにＤａｔａ００、０１のセンス電圧Ｖ（ｍｊ００）、Ｖ（ｍｊ０１）はリファレンスセルＪ８１０のリファレンス電圧Ｖ（ｒｅｆｍｊ）より高電圧に、Ｄａｔａ１０、１１のセンス電圧Ｖ（ｍｊ１０）、Ｖ（ｍｊ１１）はリファレンス電圧Ｖ（ｒｅｆｍｊ）より低電圧になる。ここで、センスアンプＪ３はセンス電圧がリファレンス電圧より高電圧であれば０を、逆にセンスアンプＪ３はセンス電圧がリファレンス電圧より低電圧であれば１を出力する構成になっているものとする。従って、第１読み出し動作では、選択されたメモリセルがＤａｔａ００、０１状態にあれば０を出力し、逆にＤａｔａ１０、１１の状態にあれば１を出力する。このようにして、第１読み出し動作により、メモリセル状態を４状態から２状態に限定することが可能となる。第１読み出し動作で出力されたデータは、第１データラッチ回路Ｊ４で保持され、出力データＪ１１として出力される。
【００２６】
出力データＪ１１は、リファレンスセル選択回路Ｊ６に入力されている。これは第１読み出し動作の結果を反映し第２読み出し動作時に使用するリファレンスセルを選択するためである。リファレンスセル選択回路Ｊ６は、第１読み出し動作における出力が０、つまり選択されたメモリセルのＤａｔａが００または０１であった場合、第２読み出し動作では、この二つの状態を判別するために、Ｄａｔａ００とＤａｔａ０１の中間のメモリセル電流、つまり図８（Ａ）のＨ状態にあるリファレンスセルＪ８２０を選択する。一方、第１読み出し動作の出力が１、つまり選択されたメモリセルのＤａｔａが１０または１１であった場合、第２読み出し動作では、この２つの状態を判別するために、Ｄａｔａ１０とＤａｔａ１１の中間のメモリセル電流、つまり図８（Ａ）のＬ状態にあるリファレンスセルＪ８３０を選択する。図９に示すように、リファレンスセルの選択は、リファレンスセル選択信号Ｊ８１１、Ｊ８２１、Ｊ８３１で行われる。リファレンスセル選択回路Ｊ６は、第１読み出し動作時はＪ８１１を選択し、第２読み出し動作時には、第１読み出し動作の結果が０の場合はＪ８２１を、１の場合はＪ８３１を選択する。
【００２７】
続いて、第２読み出し動作時の動作について説明する。先ず、第１読み出し動作の結果が“０”であった場合について説明する。
【００２８】
第１読み出し動作の結果が“０”であった場合、第２読み出し動作では、図８（Ａ）のＨ状態にあるリファレンスセルＪ８２０が使用される。図１０（Ｂ）に示すように、リファレンスセルＪ８２０の電圧−電流特性はＩ（ｒｅｆｈｊ）のようになる。Ｈ状態にあるリファレンスセルＪ８２０は、第１読み出し動作で使用されたＭ状態にあるリファレンスセルＪ８１０に比較して流す電流は少なくなるが、リファレンスセルの電流負荷回路であるＰＭＯＳトランジスタＪ２の電圧−電流特性は、第１読み出し動作時と同様にＩ（ｐｊ２）のようになる。従って、第２読み出し動作時にリファレンス線Ｊ１０に出力されるリファレンス電圧は、Ｉ（ｒｅｆｈｊ）とＩ（ｐｊ２）の２つの電流の安定点（図中の交点）により決定されるＶ（ｒｅｆｈｊ）となる。一方、ＰＭＯＳトランジスタＪ１とＪ２はカレントミラー動作して同じ特性をもつように構成されるため、電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性は、Ｉ（ｐｊ１_ｈ）のようになる。ここでＩ（ｐｊ１_ｈ）は、リファレンスセルＪ８２０のＩ（ｒｅｆｈｊ）とリファレンスセルの電流負荷回路であるＰＭＯＳトランジスタＪ２のＩ（ｐｊ２）の交点と交わる特性を示す。
【００２９】
また、第１読み出し動作の結果が“０”であった場合の選択メモリセルの状態は、Ｄａｔａ００またはＤａｔａ０１のどちらかであるので、メモリセルの電圧−電流特性は図１０（Ｂ）のＩ（ｊ００）、Ｉ（ｊ０１）のみ考慮すればよい。つまり、図１０（Ｂ）のＩ（ｐｊ１_ｈ）とＩ（ｊ００）、Ｉ（ｐｊ１_ｈ）とＩ（ｊ０１）による出力のみを考慮することになる。
【００３０】
選択メモリセルがＤａｔａ００であった場合、電圧−電流特性は図１０（Ｂ）のＩ（ｊ００）を示し、センス電圧は、Ｉ（ｐｊ１_ｈ）で示される電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性との安定点であるＶ（ｈｊ００）が出力される。一方、選択メモリセルがＤａｔａ０１であった場合、電圧−電流特性は図１０（Ｂ）のＩ（ｊ０１）を示し、センス電圧は、Ｉ（ｐｊ１_ｈ）で示される電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性との安定点であるＶ（ｈｊ０１）が出力される。図１０（Ｂ）に示すように、Ｄａｔａ００のセンス電圧Ｖ（ｈｊ００）はリファレンス電圧Ｖ（ｒｅｆｈｊ）より高電圧に、Ｄａｔａ０１のセンス電圧Ｖ（ｈｊ０１）はリファレンス電圧Ｖ（ｒｅｆｈｊ）より低電圧になる。ここで、センスアンプＪ３は、センス電圧がリファレンス電圧より高電圧であれば０を、逆にセンス電圧がリファレンス電圧より低電圧であれば１を出力する構成になっているので、選択メモリセルがＤａｔａ００の状態にあれば０を出力し、逆にＤａｔａ０１の状態にあれば１を出力する。
【００３１】
この結果、選択メモリセルがＤａｔａ００であった場合、第１読み出し動作の結果は０、第２読み出し動作の結果は０となり、選択メモリセルがＤａｔａ０１であった場合、第１読み出し動作の結果は０、第２読み出し動作の結果は１となり、正しく情報を読み出すことができる。
【００３２】
続いて、第１読み出し動作の結果が“１”であった場合について説明する。
【００３３】
第１読み出し動作の結果が“１”であった場合、第２読み出し動作では、図８（Ａ）のＬ状態にあるリファレンスセルＪ８３０が使用される。図１０（Ｃ）に示すように、リファレンスセルＪ８３０の電圧−電流特性はＩ（ｒｅｆｌｊ）のようになる。Ｌ状態にあるリファレンスセルＪ８３０は、第１読み出し動作で使用されたＭ状態にあるリファレンスセルＪ８１０に比較して流す電流は多くなるが、リファレンスセルの電流負荷回路であるＰＭＯＳトランジスタＪ２の電圧−電流特性は、第１読み出し動作時と同様にＩ（ｐｊ２）のようになる。従って、第２読み出し動作時にリファレンス線Ｊ１０に出力されるリファレンス電圧は、Ｉ（ｒｅｆｌｊ）とＩ（ｐｊ２）の２つの電流の安定点（図中の交点）により決定されるＶ（ｒｅｆｌｊ）となる。一方、ＰＭＯＳトランジスタＪ１とＪ２はカレントミラー動作して同じ特性をもつように構成されるため、電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性はＩ（ｐｊ１_ｌ）のようになる。ここでＩ（ｐｊ１_ｌ）は、リファレンスセルＪ８３０のＩ（ｒｅｆｌｊ）とリファレンスセルの電流負荷回路であるＰＭＯＳトランジスタＪ２のＩ（ｐｊ２）の交点と交わる特性を示す。
【００３４】
また、第２読み出し動作の結果が“１”であった場合の選択メモリセルの状態は、Ｄａｔａ１０またはＤａｔａ１１のどちらかであるので、メモリセルの電圧−電流特性は図１０（Ｃ）のＩ（ｊ１０）、Ｉ（ｊ１１）のみ考慮すればよい。つまり、図１０（Ｃ）のＩ（ｐｊ１_ｌ）とＩ（ｊ００）、Ｉ（ｐｊ１_ｈ）とＩ（ｊ０１）による出力のみを考慮することになる。
【００３５】
選択メモリセルがＤａｔａ１０であった場合、電圧−電流特性は図１０（Ｃ）のＩ（ｊ１０）を示し、センス電圧は、Ｉ（ｐｊ１_ｌ）で示される電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性との安定点であるＶ（ｌｊ１０）が出力される。一方、選択メモリセルがＤａｔａ１１であった場合、電圧−電流特性は図１０（Ｃ）のＩ（ｊ１１）を示し、センス電圧は、Ｉ（ｐｊ１_ｌ）で示される電流負荷回路であるＰＭＯＳトランジスタＪ１の電圧−電流特性との安定点であるＶ（ｈｊ１１）が出力される。図１０（Ｃ）に示すように、Ｄａｔａ１０のセンス電圧Ｖ（ｌｊ１０）はリファレンス電圧Ｖ（ｒｅｆｌｊ）より高電圧に、Ｄａｔａ１１のセンス電圧Ｖ（ｌｊ１１）はリファレンス電圧Ｖ（ｒｅｆｌｊ）より低電圧になる。ここで、センスアンプＪ３は、センス電圧がリファレンス電圧より高電圧であれば０を、逆にセンス電圧がリファレンス電圧より低電圧であれば１を出力する構成になっているので、選択メモリセルがＤａｔａ１０の状態にあれば０を出力し、逆にＤａｔａ１１の状態にあれば１を出力する。
【００３６】
この結果、選択メモリセルがＤａｔａ１０であった場合、第１読み出し動作の結果は１、第２読み出し動作の結果は０となり、選択メモリセルがＤａｔａ１１であった場合、第１読み出し動作の結果は１、第２読み出し動作の結果は１となり、正しく情報を読み出すことができる。
【００３７】
次に、読み出し回路Ｊ１００の動作を、読み出し回路Ｊ１００に入力される制御パルスのタイミングに沿って説明する。実際は、半導体記憶装置にアドレスやチップ制御信号が入力されることにより読み出し動作が行われる。読み出し動作が開始されると半導体記憶装置内部では格子状に配列された複数のメモリセル群の中から指定されたアドレスに対応するメモリセルを選択するためのアドレス信号のデコード処理が実行されると共に、半導体記憶装置内部の様々な回路を効率よく動作させるために様々な制御パルスが発生されるが、ここではそれらの制御パルスのうち、読み出し回路Ｊ１００を制御する代表的なパルスに関してのみ説明する。
【００３８】
ここで、図１１は、読み出し回路Ｊ１００に入力される制御パルス、センス線Ｊ９の電圧レベル及びリファレンス線Ｊ１０の電圧レベルのタイミング波形を示している。読み出し回路Ｊ１００の読み出し動作は、プリチャージ、ビット線駆動、センスアンプ制御、及び、データラッチの一連の動作をメモリセルのビット数に応じて行う。従って、例えば１個のメモリセルに２ビットのデータを保持できる場合は、これらの一連の読み出し動作を２回行う必要があり、ｎビットのデータを保持できる場合は、これらの一連の読み出し動作をｎ回行う必要がある。各動作に関して以下に順を追って説明する。
【００３９】
先ず初めに、１回目のプリチャージ制御パルスが発生すると、その間、読み出し回路Ｊ１００は、半導体記憶装置に入力されたアドレスに対応するメモリセルに対して、該メモリセルに接続されたビット線を一定電圧まで上昇させる動作を行う。尚、この期間を第１プリチャージ期間と呼ぶ。この動作を行うために、図１２に示すように、読み出し回路Ｊ１００に、プリチャージ回路Ｊ１４やビット線イコライズ用トランジスタＪ１５が設けられる場合もある。読み出し用の電流負荷回路Ｊ１及びＪ２の電流供給能力に対し、ビット線負荷が大きくアクセスタイムに大きな影響を与える場合に、プリチャージ回路Ｊ１４は負荷の大きいビット線を急速に充電するために使用される。また、イコライズ用トランジスタＪ１５は選択メモリセルとリファレンスセルのビット線のプリチャージ時の電圧レベルを一定にするために使用される。タイミング的には、プリチャージ回路Ｊ１４とイコライズ用トランジスタＪ１５の制御タイミングは同時でも問題ないため、ここでは同一の制御パルスを入力しているが、夫々を個別に制御するために個別の制御パルスを入力する場合もある。
【００４０】
１回目のプリチャージ制御パルスの終了後から１回目のセンス制御パルス発生までの間に、センス線Ｊ９及びリファレンス線Ｊ１０はプリチャージ電圧レベルから図１０（Ａ）で示したメモリセルと電流負荷回路及びリファレンスセルと電流負荷回路の安定点の電圧レベルに向かって充放電を行う。この期間を第１ビット線駆動期間と呼ぶ。例えば、センスアンプＪ３がカレントミラー回路のような差動増幅回路であった場合、センス線とリファレンス線の電圧レベルに一定以上の差がなければセンスアンプのオフセットにより誤判定を起こす可能性がある。もちろんセンスアンプＪ３が動作している間にセンス線とリファレンス線の電圧レベルに一定以上の差が開けば最終的には正しく判定はできるが、その際センスアンプ出力の充放電による電流消費や出力反転に要する時間遅延を生じる危険性がある。一方、センスアンプＪ３がラッチ型センスアンプであった場合、センス制御パルス発生と同時にセンスアンプ出力が確定してしまい、その後データの判定はできないという問題があるため、ビット線駆動期間の制御はより精度が必要となる。
【００４１】
第１ビット線駆動期間後の１回目のセンス制御パルスが発生すると、センスアンプＪ３はセンス線とリファレンス線の電圧レベルを比較し、データを出力する。この期間を第１センス期間と呼ぶ。センス期間中はセンスアンプＪ３からはセンスデータが出力されるが、センスデータラッチ解除パルスが発生するまでは、第１データラッチ回路Ｊ４及び第２データラッチ回路Ｊ５は以前に読み出したセンスデータを、若しくは読み出し時にデータラッチ回路を初期化している場合は初期化データを保持しており、センスデータは読み出し回路Ｊ１００からは出力されない。その後、第２読み出し判定パルスが発生していない状態でセンスデータラッチ解除パルスが発生すると、第１センスデータは第１データラッチ回路Ｊ４を経由してＪ１１より出力され、出力系の回路及びリファレンスセル選択回路Ｊ６に入力される。センスデータラッチ解除パルスが終了すると第１データラッチ回路Ｊ４はセンスアンプＪ３からのデータを保持し、以後センスアンプＪ３の出力が変化しても出力Ｊ１１は変化しなくなる。その後センス制御パルスが終了し、１回目の読み出し動作が終了する。
【００４２】
その後、第２読み出し判定パルスが発生することで、読み出し回路Ｊ１００は２回目の読み出し動作を行う。２回目の読み出しにおいてリファレンスセル選択回路Ｊ６は１回目の読み出しの結果つまり第１データ出力Ｊ１１を反映し、リファレンスセルをＭ状態からＨ状態又はＬ状態に切り替える。
【００４３】
２回目の読み出しが開始されると再度プリチャージ制御パルスが発生する。この期間を第２プリチャージ期間と呼ぶ。この期間において、１回目の読み出しで充放電が行われたビット線を再度ビット線駆動前の一定電圧レベルに保持することにより、１回目と２回目の読み出し動作に差異が出ないようにすることが目的である。この際、第１プリチャージ期間と同様にプリチャージ回路Ｊ１４やイコライズ用トランジスタＪ１５を用いることで、メモリセルと電流負荷回路又はリファレンスセルと電流負荷回路のみでビット線を駆動するよりも短時間でプリチャージが可能である。
【００４４】
２回目のプリチャージ制御パルスの終了後から２回目のセンス制御パルス発生までの間に、センス線Ｊ９及びリファレンス線Ｊ１０はプリチャージ電圧レベルから図１０（Ｂ）または（Ｃ）で示したメモリセルと電流負荷回路、及び、リファレンスセルと電流負荷回路の安定点の電圧レベルに向かって充放電を行う。この期間を第２ビット線駆動期間と呼ぶ。この期間の目的は第１ビット線駆動期間と同じである。２回目の読み出しの際にはリファレンスセルはＭ状態からＨ状態またはＬ状態に切り替わっているため、リファレンスセルはＨ状態が選択されていれば、リファレンス線の電圧レベルは１回目の電圧レベルに対してやや高く、Ｌ状態が選択されていれば、リファレンス線の電圧レベルは１回目の電圧レベルに対してやや低くなる。
【００４５】
第２ビット線駆動期間後の２回目のセンス制御パルスが発生すると、センスアンプＪ３はセンス線Ｊ９とリファレンス線Ｊ１０の電圧レベルを比較し、データを出力する。この期間を第２センス期間と呼ぶ。センス期間中はセンスアンプＪ３からはセンスデータが出力されるが、センスデータラッチ解除パルスが発生するまでは、第２データラッチ回路Ｊ５は以前に読み出したセンスデータを、若しくは読み出し時にデータラッチ回路を初期化している場合は初期化データを保持しており、センスデータは読み出し回路Ｊ１００からは出力されない。その後、第２読み出し判定パルスが発生している状態でセンスデータラッチ解除パルスが発生すると第２センスデータは第２データラッチ回路Ｊ５を経由してＪ１２より出力され、出力系の回路に入力される。センスデータラッチ解除パルスが終了すると第２データラッチ回路Ｊ５はセンスアンプＪ３からのデータを保持し、以後センスアンプＪ３の出力が変化しても出力Ｊ１２は変化しなくなる。その後、センス制御パルスが終了し、２回目の読み出し動作が終了する。
【００４６】
１個のメモリセルに２ビットのデータを保持できる場合は、読み出し動作を２回行えばよいので２回目の読み出し後、読み出し回路はスタンバイ状態に戻り、読み出し動作は完了する。
【００４７】
【特許文献１】特開２００４−６３０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４８】
上記特許文献１に記載の時分割で順次電流比較を行う時分割センス方式を用いた読み出し回路は、上記制御パルスを用いて制御することで、１個のメモリセルから４値のデータを読み出すことが可能である。しかしながら、特許文献１に記載の時分割センス方式の場合、２回目の読み出し時にリファレンスセルＪ８を切り替える必要があるため、切り替えたリファレンスセルＪ８のビット線を充放電する必要がある。また、リファレンス線の電圧が変わることで、リファレンス線がゲートに入力されている電流負荷回路Ｊ１の電流負荷能力が変わることにより、電流負荷回路Ｊ１に接続されているメモリセルＪ７のビット線の充放電も再度必要となる。
【００４９】
更に、より大きな問題は、Ｄａｔａ０１のように１回目の読み出し時にはセンス線は高電圧に遷移するが、２回目の読み出し時には逆にセンス線は低電圧に遷移する場合や、Ｄａｔａ１０のように１回目の読み出し時にはセンス線は低電圧に遷移するが、２回目の読み出し時には逆にセンス線は高電圧に遷移するといった場合のように、２回の読み出しでセンス線の遷移方向が異なる場合の読み出しである。
【００５０】
大容量の半導体記憶装置では、チップサイズの縮小のため、１本のビット線に多くのメモリセルを接続して面積の効率的な利用を図っており、その寄生容量は１ｐＦ程度になる場合もある。それに対して、各メモリセルと電流負荷回路によるビット線の充放電電流は多値型のフラッシュＥＥＰＲＯＭでは５〜１０μＡ程度であることから、ビット線の充放電時間に非常に時間を要する（仮に１ｐＦの寄生容量を持つビット線を５μＡの電流で駆動させると、０．１Ｖの振幅を得るために２０ｎｓの時間が必要となる）。更に、時分割センス方式のように、１個のメモリセルのデータを読み出すのに複数回の読み出し動作を実行しなければならない場合、その影響はより大きくなり、アクセスタイムの大幅な遅延を招くこととなる。
【００５１】
また、１個のメモリセルにｎビットのデータを保持させる多値読み出しを行う場合、（２ｎ−１）種類のリファレンスセルが必要となるが、リファレンスセルの設定は一般的に出荷前のテスト時に実施されるため、リファレンスセルの数が増える事によりテスト時間が増加し、結果的にテストコストの増加につながるという問題があった。
【００５２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、多値型の半導体記憶装置において、読み出し動作の高速化を図ること及び読み出し用のリファレンスセルの数を削減することが可能な半導体記憶装置の読み出し回路を提供する点にある。
【課題を解決するための手段】
【００５３】
上記目的を達成するための本発明に係る半導体記憶装置の読み出し回路は、メモリセルアレイに含まれる複数のメモリセルのうち、読み出し対象として選択された選択メモリセルに負荷回路からビット線を介してメモリセル電流を供給し、前記選択メモリセルの記憶状態に応じて前記選択メモリセルを流れる読み出し電流を電流‐電圧変換して読み出し電圧を生成し、前記読み出し電圧とリファレンス電圧とを差動入力とする差動型回路によって前記両電圧を比較する半導体記憶装置の読み出し回路であって、前記差動型回路は、前記読み出し電圧側の入力に対する回路特性を前記記憶状態の取り得る状態数に応じて変更可能に構成されていることを第１の特徴とする。
【００５４】
上記第１の特徴の半導体記憶装置の読み出し回路は、前記差動型回路が、第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのゲートと各ゲートが接続する電流能力の異なる複数の第２ＮＭＯＳトランジスタにより構成されたカレントミラー回路を備え、前記第１ＮＭＯＳトランジスタのゲート及びドレインと、ゲートに前記リファレンス電圧が入力する第１ＰＭＯＳトランジスタのドレインが接続し、前記第２ＮＭＯＳトランジスタの各ドレインと、ゲートに前記読み出し電圧が入力する第２ＰＭＯＳトランジスタがのドレインが接続し、且つ、前記各第２ＮＭＯＳトランジスタのソースが特性制御用ＮＭＯＳトランジスタのドレインと格別に接続し、前記特性制御用ＮＭＯＳトランジスタのオンオフを切り替えることで、前記第２ＰＭＯＳトランジスタのドレイン電流に対する負荷特性が前記回路特性として変化することを第２の特徴とする。
【００５５】
上記第１の特徴の半導体記憶装置の読み出し回路は、前記差動型回路が、第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのゲートと各ゲートが接続する電流能力の異なる複数の第２ＰＭＯＳトランジスタにより構成されたカレントミラー回路を備え、前記第１ＰＭＯＳトランジスタのゲート及びドレインと、ゲートに前記リファレンス電圧が入力する第１ＮＭＯＳトランジスタのドレインが接続し、前記第２ＰＭＯＳトランジスタの各ドレインと、ゲートに前記読み出し電圧が入力する第２ＮＭＯＳトランジスタがのドレインが接続し、且つ、前記各第２ＰＭＯＳトランジスタのソースが特性制御用ＰＭＯＳトランジスタのドレインと格別に接続し、前記特性制御用ＰＭＯＳトランジスタのオンオフを切り替えることで、前記第２ＮＭＯＳトランジスタのドレイン電流に対する負荷特性が前記回路特性として変化することを第３の特徴とする。
【００５６】
上記第２または第３の特徴の半導体記憶装置の読み出し回路は、前記読み出し電圧側の前記回路特性を変更する制御信号を前記状態数に応じて複数回出力し、２回目以降の前記制御信号を１回前に出力した前記制御信号に対する前記差動型回路の出力に応じて決定する制御信号出力回路を備えることを第４の特徴とする。
【発明の効果】
【００５７】
本発明によれば、読み出し電圧とリファレンス電圧とを差動入力とする差動型回路が、読み出し電圧側の入力に対する回路特性をメモリセルの記憶状態の取り得る状態数に応じて変更可能に構成されているので、従来の時分割センス方式の読み出しに対し、寄生負荷の軽いノードの電圧を変位させ、ビット線の寄生負荷に影響されるセンス線やリファレンス線の電圧が変位しないようにすることで、時分割センス方式の各読み出し動作における充放電時間の短縮が可能となる。結果として、メモリセルに対するアクセスタイムの高速化を図ることが可能になる。
【００５８】
また、従来はｎビットの多値読み出しを行う際に（２ｎ−１）種類のリファレンスセルが必要とされていたが、本発明によれば、１種類のリファレンスセルで読み出しが可能となる。リファレンスセルの設定は出荷前のテスト時に実施しているため、リファレンスセルの数を削減することにより、テスト時間の短縮が可能になり、更に、テストコストの削減が可能となる。
【発明を実施するための最良の形態】
【００５９】
以下、本発明に係る半導体記憶装置の読み出し回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００６０】
尚、本実施形態では、不揮発性半導体記憶装置の読み出し動作について説明するが、本発明回路は、読み出しのために電流センス方式を採用している半導体記憶装置一般に適用可能なものであり、不揮発性半導体記憶装置または揮発性半導体記憶装置に限定されるものではない。また、読み出し動作に関する部分についてのみ説明を行い、書き込み回路、消去回路、制御回路等については、その説明を省略する。
【００６１】
先ず、本発明回路の構成について図１を基に説明する。ここで、図１は、本発明回路である読み出し回路Ｈ１００の構成例を示す概略回路図である。
【００６２】
図１において、読み出し回路Ｈ１００は、メモリセルアレイに含まれる複数のメモリセルのうち、読み出し対象として、ビット線選択トランジスタＨ１５１によって選択されたビット線Ｈ１４１を介してメモリセルＨ７を選択し、メモリセルＨ７に流れるメモリセル電流を電流−電圧変換してセンス線Ｈ９のセンス電圧（読み出し電圧に相当）を得る。同様にして、ビット線選択トランジスタＨ１５２によって選択されたビット線Ｈ１４２を介してリファレンスセルＨ８を選択し、リファレンスセルＨ８に流れるメモリセル電流を電流−電圧変換してリファレンス線Ｈ１０のリファレンス電圧を得る。そして、センス線Ｈ９のセンス電圧とリファレンス線Ｈ１０のリファレンス電圧を比較することによって、メモリセルＨ７に記憶されたデータを読み出すようになっている。センス線Ｈ９及びリファレンス線Ｈ１０に接続されるＮＭＯＳトランジスタＨ１３１及びＨ１３２はメモリセル及びリファレンスセルのドレイン電圧を制限するためのものであり、内部回路で生成されるバイアス電圧をゲートに印加することにより、メモリセル及びリファレンスセルのドレイン電圧を一定値以下にすることで読み出し時の電圧印加による保持データの劣化の抑える事を目的としている。
【００６３】
続いて、電流負荷回路（負荷回路に相当）に関して説明する。電流負荷回路は本実施形態ではＰＭＯＳトランジスタを使用しているが、これは特にＰＭＯＳトランジスタに限定するものではなく、ＮＭＯＳトランジスタやウェル抵抗等の抵抗素子等どのような素子を用いても本発明に影響はない。メモリセルＨ７の電流負荷回路であるＰＭＯＳトランジスタＨ１は、ソースが電源に接続されており、ゲートはリファレンス線Ｈ１０に接続され、ドレインはセンス線Ｈ９が接続される。リファレンスセルの電流負荷であるＰＭＯＳトランジスタＨ２は、ソースが電源に接続されており、ゲートとドレインがリファレンス線Ｈ１０に接続されている。
【００６４】
続いて、カレントミラー回路（差動型回路に相当）Ｈ１０１の回路構成を説明する。
センス線Ｈ９はＰＭＯＳトランジスタＨ２０３のゲートに入力され、リファレンス線Ｈ１０はＰＭＯＳトランジスタＨ２０２のゲートに入力され、夫々のＰＭＯＳトランジスタＨ２０３、Ｈ２０２のソースには電源が接続されている。
【００６５】
ＰＭＯＳトランジスタＨ２０２のドレインは、ＮＭＯＳトランジスタＨ２０１のゲート及びドレインと接続されている。更に、ＮＭＯＳトランジスタＨ２０１のソースは、ＮＭＯＳトランジスタＨ２００のドレインと接続されている。ＮＭＯＳトランジスタＨ２００のソースは接地されている。ＮＭＯＳトランジスタＨ２００はカレントミラー回路Ｈ１０１の制御用に用いられ、ゲートにハイレベル（電源電圧レベル）の信号が入力されたときカレントミラー回路Ｈ１０１は動作する。
【００６６】
ＰＭＯＳトランジスタＨ２０３のドレインは、ＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１のドレインと接続されている。ＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１のゲートは、ＮＭＯＳトランジスタＨ２０１のゲート及びドレインと接続されている。ＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１のソースは夫々、対応するＮＭＯＳトランジスタＨ２１０、Ｈ２２０、Ｈ２３０のドレインと接続されている。ＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１は従来技術で使用していた多値読み出し用のリファレンスセルと同じ働きをし、例えば、ゲート幅を変えることにより、夫々異なる電流特性を持たせることで、時分割センス方式において、これらのＮＭＯＳトランジスタのオンオフを選択的に切り替えることで多値読み出しを行うことができる。
【００６７】
ＮＭＯＳトランジスタＨ２１０、Ｈ２２０、Ｈ２３０はソースが接地されている。ＮＭＯＳトランジスタＨ２１０、Ｈ２２０、Ｈ２３０のゲートには夫々、カレントミラー切り替え回路（制御信号出力回路に相当）Ｈ６より出力される制御信号Ｈ２１２、Ｈ２２２、Ｈ２３２が入力され、読み出し時にＮＭＯＳトランジスタトランジスタＨ２１１、Ｈ２２１、Ｈ２３１を選択できるようになっている。
【００６８】
カレントミラー切り替え回路Ｈ６は、読み出しデータＨ１１が入力されており、時分割センス方式を実行するために、読み出しデータＨ１１に応じてＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１を選択するように構成されている。
【００６９】
カレントミラー回路Ｈ１０１の出力Ｈ１４は、出力電圧の振幅が十分であれば、それをセンスアンプの出力として使用することも可能であるが、本実施形態では、カレントミラー回路Ｈ１０１の出力Ｈ１４、Ｈ１５をセンスアンプＨ３を利用して出力信号を更に増幅する場合を例に説明する。
【００７０】
カレントミラー回路Ｈ１０１からの出力Ｈ１４は、ＰＭＯＳトランジスタＨ２０３のドレインに接続され、もう一方の出力Ｈ１５はＰＭＯＳトランジスタＨ２０２のドレインに接続されている。センスアンプＨ３には、出力Ｈ１４及び出力Ｈ１５が入力され、出力Ｈ１５をリファレンス電圧としてセンスアンプＨ３を動作させることで、出力Ｈ１４の電圧を判定し増幅する。センスアンプＨ３の出力は、第１データラッチ回路Ｈ４及び第２データラッチ回路Ｈ５を経由して出力系の回路に入力されるが、これ以降は従来の半導体記憶装置と異なる点はない。ここで、従来技術に対し、センス線Ｈ９及びリファレンス線Ｈ１０とセンスアンプＨ３の間にカレントミラー回路Ｈ３を有しているため、従来と同じ構成のセンスアンプＨ３を使用している場合、センスアンプＨ３の出力は、メモリセルの保持データに対して反転したデータを出力することとなる。このため、図１に示すように、センスアンプＨ３のデータをインバータで反転させ、第１データラッチ回路Ｈ４及び第２データラッチ回路Ｈ５に入力する。尚、センスアンプＨ３の出力をインバータで反転させなくても、第１データラッチ回路Ｈ４及び第２データラッチ回路Ｈ５の内部で反転処理させる、若しくは、出力系の回路で反転処理をさせる等しても良い。
【００７１】
次に、本実施形態の読み出し回路Ｈ１００の動作原理について説明する。
先ず、リファレンスセルＨ８のゲート及びドレインに適切な電圧を印加することによって、リファレンスセルＨ８を流れるリファレンス電流を発生させる。このリファレンス電流と電流負荷回路を構成するＰＭＯＳトランジスタＨ２との間の電流バランスにより、リファレンス線Ｈ１０にリファレンス電圧が発生する。リファレンス電流の値は、本実施形態では、閾値電圧を調整することにより、図２に示すＤａｔａ０１とＤａｔａ１０の中間、つまり従来技術のＭ状態にしておく。
【００７２】
一方、メモリセルＨ７のゲート及びドレインに適切な電圧を印加することによって、メモリセルＨ７を流れるメモリセル電流を発生させる。ここで、電流負荷回路を構成するＰＭＯＳトランジスタＨ１のゲートには、リファレンス線Ｈ１０に発生するリファレンス電圧が印加されているため、電流負荷回路Ｈ１とＨ２はカレントミラー回路の振る舞いをし、電流負荷回路Ｈ１の電流能力は、リファレンスセルＨ８と電流負荷回路Ｈ２により制御される。このように電流能力を制御された電流負荷回路Ｈ１と記憶状態によって電流駆動能力の変化する選択セルＨ７との間の電流バランスにより、センス線Ｈ９にセンス電圧が発生する。
【００７３】
このようにして発生したセンス電圧とリファレンス電圧との電位差がカレントミラー回路Ｈ１０１にて判定される。カレントミラー回路からの出力の電位差がセンスアンプＨ３にて増幅出力され、その出力が出力データＨ１１として第１データラッチ回路Ｈ４に保持される。ここで、出力データＨ１１を得るための読み出し動作を第１読み出し動作とすると、第１読み出し動作時にカレントミラー切り替え回路Ｈ６によって選択されるＮＭＯＳトランジスタＨ２１１は、ＮＭＯＳトランジスタＨ２０１と同じ特性にしておき、ＮＭＯＳトランジスタＨ２１１とＨ２０１でカレントミラー動作をさせる。
【００７４】
続いて、第１読み出し動作によって第１データラッチ回路Ｈ４に保持された出力データＨ１１に基づいて、カレントミラー切り替え回路Ｈ６が、制御信号Ｈ２１２を制御信号Ｈ２２２または制御信号Ｈ２３２に切り替える。これによって、カレントミラー回路Ｈ１０１内において、ＮＭＯＳトランジスタＨ２１１が、ＮＭＯＳトランジスタＨ２２１またはＨ２３１に切り替えられる。
【００７５】
このとき、第１データラッチ回路Ｈ４に保持されている第１読み出し動作の結果が“０”であった場合には、カレントミラー回路Ｈ１０１内のＮＭＯＳトランジスタはＨ２１１からＨ２２１に切り替えられ、第１読み出し動作の結果が“１”であった場合には、カレントミラー回路Ｈ１０１内のＮＭＯＳトランジスタはＨ２１１からＨ２３１に切り替えられる。ここで、ＮＭＯＳトランジスタＨ２２１は図２に示すデータ領域“００”と“０１”とを判定するものであり、ＮＭＯＳトランジスタＨ２３１は図２に示すデータ領域“１０”と“１１”とを判定するものである。
【００７６】
その後、第１読み出し動作時と同様に第２読み出し動作を行い、第２データラッチ回路Ｈ５に第２読み出し動作の結果として出力データＨ１２を記憶する。以上のようにして、一つのメモリセルＨ７に記憶された２ビットのデータを出力データＨ１１、Ｈ１２として得ることが可能である。同様に、一つのメモリセルにｎビットの情報を格納した場合に時分割センス方式を用いると、最低ｎ回のセンス動作を行うことによってｎビットの情報を読み出すことが可能である。
【００７７】
次に、読み出し回路Ｈ１００を用いた時の読み出し原理に関して図３及び図４を用いて説明する。
【００７８】
図３は、リファレンスセルＨ８、電流負荷回路のＰＭＯＳトランジスタＨ１、Ｈ２及びメモリセルＨ７の電圧−電流特性である。リファレンスセルＨ８はＩ（ｒｅｆ）に、リファレンスセルＨ８の電流負荷回路のＰＭＯＳトランジスタＨ２はＩ（ｐｈ２）に、メモリセルＨ７の電流負荷回路のＰＭＯＳトランジスタＨ１はＩ（ｐｈ１）に夫々対応し、更に、メモリセルＨ７は、保持しているデータが“００”、“０１”、“１０”、“１１”に対してＩ（００）、Ｉ（０１）、Ｉ（１０）、Ｉ（１１）が夫々対応している。
【００７９】
読み出し動作時にリファレンス線Ｈ１０に出力されるリファレンス電圧は、Ｉ（ｒｅｆ）とＩ（ｐｈ２）の２つの電流の安定点（図中の交点）により決定されるＶ（ｒｅｆ）となる。一方、ＰＭＯＳトランジスタＨ１のゲートにはリファレンス線Ｈ１０が接続され、ＰＭＯＳトランジスタＨ１、Ｈ２はカレントミラー動作して同じ特性をもつように構成されている。このため、ＰＭＯＳトランジスタＨ１の電圧−電流特性を示すＩ（ｐｈ１）は、リファレンスセルＨ８のＩ（ｒｅｆ）とＰＭＯＳトランジスタＨ２のＩ（ｐｈ２）の交点と交わる特性を示すのが大きな特徴である。
【００８０】
続いて、センス線Ｈ９の動作について説明する。尚、図２に示すように、メモリセルが複数存在している場合、そのメモリセル群は各データの状態で分布の幅を持ってしまうため、当然電圧−電流特性も各データ状態において幅を持ってしまうが、ここでは各状態の中間値の電圧−電流特性を例として挙げる。
【００８１】
センス線Ｈ９のセンス電圧は、ＰＭＯＳトランジスタＨ１とメモリセルＨ７の安定点により決定される。つまり、メモリセルＨ７の記憶状態に応じて、図３のＩ（ｐｈ１）とＩ（００）の交点、Ｉ（ｐｈ１）とＩ（０１）の交点、Ｉ（ｐｈ１）とＩ（１０）の交点、Ｉ（ｐｈ１）とＩ（１１）の交点の何れかにより決定され、夫々の出力Ｖ（００）、Ｖ（０１）、Ｖ（１０）、Ｖ（１１）の何れかがセンス線のセンス電圧として出力される。
【００８２】
このようにして、リファレンス電圧がリファレンス線Ｈ１０に出力され、センス電圧がセンス線Ｈ９に出力され、それらがカレントミラー回路Ｈ１０１に入力される。
【００８３】
センス電圧により、カレントミラー回路Ｈ１０１のＰＭＯＳトランジスタＨ２０３の電圧−電流特性は、図４（Ａ）のＩ（ｐ００）、Ｉ（ｐ０１）、Ｉ（ｐ１０）、Ｉ（ｐ１１）のようになり、リファレンス電圧により、ＰＭＯＳトランジスタＨ２０２の電圧−電流特性はＩ（ｐｒｅｆ）のようになる。センス電圧はＶ（００）、Ｖ（０１）、Ｖ（１０）、Ｖ（１１）の順に電圧が低くなっていくため、その電圧が入力されるＰＭＯＳトランジスタＨ２０３の電流はＩ（ｐ００）、Ｉ（ｐ０１）、Ｉ（ｐ１０）、Ｉ（ｐ１１）の順に高くなっていく。そして、リファレンス電圧Ｖ（ｒｅｆ）はＶ（０１）、Ｖ（１０）の中間にあるため、ＰＭＯＳトランジスタＨ２０１の電流Ｉ（ｐｒｅｆ）はＩ（ｐ０１）、Ｉ（ｐ１０）の中間になる。
【００８４】
ＮＭＯＳトランジスタＨ２０１の電圧−電流特性はＩ（ｎ２０１）のようになり、ＰＭＯＳトランジスタＨ２０１の電流Ｉ（ｐｒｅｆ）との安定点により、ＰＭＯＳトランジスタＨ２０２のドレイン（ノードＨ１５）にＶ（ｒｅｆｍｈ）が出力される。一方ＮＭＯＳトランジスタＨ２１１はＮＭＯＳトランジスタＨ２０１と同じ特性にしているので、電圧−電流特性はＩ（ｎ２１１）のようにＩ（ｐｒｅｆ）とＩ（ｎ２０１）の交点と交わる。
【００８５】
その結果、図４（Ａ）に示すようにメモリセルＨ７がＤａｔａ００、０１である場合のＰＭＯＳトランジスタＨ２０３のドレイン（ノードＨ１４）に出力される出力電圧Ｖ（ｍｈ００）、Ｖ（ｍｈ０１）はリファレンス電圧Ｖ（ｒｅｆｍｈ）より低電圧に、メモリセルＨ７がＤａｔａ１０、１１である場合の出力電圧Ｖ（ｍｈ１０）、Ｖ（ｍｈ１１）はリファレンス電圧Ｖ（ｒｅｆ）より高電圧になる。ここで、本実施形態では、センスアンプＨ３はセンス電圧がリファレンス電圧より高電圧であれば“０”を、逆にセンス電圧がリファレンス電圧より低電圧であれば“１”を出力する構成になっている。従って、選択されたメモリセルＨ７がＤａｔａ００、０１状態にあれば、第１読み出し動作におけるセンスアンプＨ３の出力は“１”となり、逆に、Ｄａｔａ１０、１１の状態にあれば、センスアンプＨ３の出力は“０”となる。このようにして、第１読み出し動作により、メモリセルＨ７の状態を４状態から２状態に限定することが可能となる。第１読み出し動作で出力されたデータはインバータで反転されて、第１データラッチ回路Ｈ４に入力される。第１データラッチ回路Ｈ４は、Ｄａｔａ００、０１の場合は０を保持し、Ｄａｔａ１０、１１の場合は１を保持し、更に、保持したデータを出力データＨ１１として出力する。
【００８６】
また、出力データＨ１１はカレントミラー切り替え回路Ｈ６に入力されている。これは、第１読み出し動作の結果を第２読み出し動作時に反映し、第２読み出し動作においてカレントミラー回路Ｈ１０１で使用するＮＭＯＳトランジスタをＨ２１１からＨ２２１またはＨ２３１に切り替えるためである。第１データラッチ回路Ｈ４の出力データＨ１１が“０”、つまり、選択されたメモリセルＨ７がＤａｔａ００または０１の状態であった場合、第２読み出し動作では、この２つの状態を判別するために、カレントミラー回路Ｈ１０１で使用するＮＭＯＳトランジスタをＨ２１１からＨ２２１に切り替える。ＮＭＯＳトランジスタＨ２２１はＮＭＯＳトランジスタＨ２１１に比較して、電流供給能力を少なくしておく（２/３倍程度）ことで、Ｄａｔａ００と０１を判別できるようにする。一方、第１データラッチ回路Ｈ４の出力データＨ１１が“１”、つまり、選択されたメモリセルＨ７がＤａｔａ１０または１１の状態であった場合、第２読み出し動作では、この２つの状態を判別するために、カレントミラー回路Ｈ１０１で使用するＮＭＯＳトランジスタをＨ２１１からＨ２３１に切り替える。ＮＭＯＳトランジスタＨ２３１はＮＭＯＳトランジスタＨ２１１に比較して、電流供給能力を高くしておく（１.５倍程度）ことで、Ｄａｔａ１０と１１を判別できるようにする。図１に示すように、ＮＭＯＳトランジスタの切り替えは、選択信号Ｈ２１２、Ｈ２２２、Ｈ２３２の選択（何れか１つをハイレベルにすること）によって行われるため、カレントミラー切り替え回路Ｈ６は、第１読み出し動作時はＨ２１２を選択し、第２読み出し動作時には、第１読み出し動作における出力データＨ１１が“０”ならばＨ２２２を、“１”ならばＨ２３２を選択する機能をもつ。
【００８７】
続いて、第２読み出し動作において、第１読み出し動作において出力データＨ１１が“０”であった場合について説明する。
【００８８】
第１読み出し動作において出力データＨ１１が“０”であった場合、第２読み出し動作時は、カレントミラー回路Ｈ１０１で使用するＮＭＯＳトランジスタはＨ２１１からＨ２２１に切り替わる。図４（Ｂ）に示すように、ＮＭＯＳトランジスタＨ２２１の電圧−電流特性はＩ（ｎ２２１）のようにＩ（ｎ２１１）より電流供給能力を少なくしておく。メモリセルの状態は、Ｄａｔａ００、０１のどちらかであるので、メモリセルの電圧−電流特性は図４（Ｂ）のＩ（ｐ００）、Ｉ（ｐ０１）のみ考慮すればよい。つまり、図４（Ｂ）のＩ（ｎ２２１）とＩ（ｐ００）の交点、Ｉ（ｎ２２１）とＩ（ｐ０１）の交点によって決定される出力のみを考慮することになる。
【００８９】
選択されたメモリセルがＤａｔａ００であった場合、カレントミラー回路Ｈ１０１のＰＭＯＳトランジスタＨ２０３の電圧−電流特性は図４（Ｂ）のＩ（ｐ００）を示し、出力電圧は、ＮＭＯＳトランジスタＨ２２１の電圧−電流特性Ｉ（ｎ２２１）との安定点であるＶ（ｈｈ００）となる。一方、選択されたメモリセルがＤａｔａ０１であった場合、カレントミラー回路Ｈ１０１のＰＭＯＳトランジスタＨ２０３の電圧−電流特性は図４（Ｂ）のＩ（ｐ０１）を示し、出力電圧は、ＮＭＯＳトランジスタＨ２２１の電圧−電流特性Ｉ（ｎ２２１）との安定点であるＶ（ｈｈ０１）となる。従って、図４（Ｂ）に示すように、Ｄａｔａ００のセンス電圧Ｖ（ｈｈ００）はリファレンス電圧Ｖ（ｒｅｆｍｈ）より低電圧に、Ｄａｔａ０１のセンス電圧Ｖ（ｈｈ０１）はリファレンス電圧Ｖ（ｒｅｆｍｈ）より高電圧になる。ここで、センスアンプＨ３はセンス電圧Ｈ１４がリファレンス電圧Ｈ１５より高電圧であれば“０”を、逆にセンス電圧Ｈ１４がリファレンス電圧Ｈ１５より低電圧であれば“１”を出力する構成になっているので、選択されたメモリセルＨ７がＤａｔａ００の状態にあれば、第２読み出し動作の出力は“１”となり、逆にＤａｔａ０１の状態にあれば出力は“０”となる。このようにして出力された第２読み出し動作の出力はインバータで反転されて、第２データラッチ回路Ｈ５に入力される。第２データラッチ回路Ｈ５は、Ｄａｔａ００の場合は“０”を保持し、Ｄａｔａ０１の場合は“１”を保持し、更に、保持したデータを出力データＨ１２として出力する。
【００９０】
結果として、メモリセルＨ７がＤａｔａ００であった場合、第１読み出し動作の出力データＨ１１は“０”、第２読み出し動作の出力データＨ１２は“０”となり、メモリセルＨ７がＤａｔａ０１であった場合、第１読み出し動作の出力データＨ１１は“０”、第２読み出し動作の出力データＨ１２は“１”となり、夫々正しくデータを出力することができる。
【００９１】
引き続き、第２読み出し動作において、第１読み出し動作において出力データＨ１１が“１”であった場合について説明する。
【００９２】
第１読み出し動作において出力データＨ１１が“１”であった場合、第２読み出し動作時は、カレントミラー回路Ｈ１０１で使用するＮＭＯＳトランジスタはＨ２１１からＨ２３１に切り替わる。図４（Ｃ）に示すように、ＮＭＯＳトランジスタＨ２３１の電圧−電流特性はＩ（ｎ２３１）のようにＩ（ｎ２１１）より電流供給能力を高くしておく。メモリセルの状態は、Ｄａｔａ１０、１１のどちらかであるので、メモリセルの電圧−電流特性は図４（Ｃ）のＩ（ｐ１０）、Ｉ（ｐ１１）のみ考慮すればよい。つまり、図４（Ｃ）のＩ（ｎ２３１）とＩ（ｐ１０）の交点、Ｉ（ｎ２３１）とＩ（ｐ１１）の交点によって決定される出力のみを考慮することになる。
【００９３】
選択されたメモリセルがＤａｔａ１０であった場合、カレントミラー回路Ｈ１０１のＰＭＯＳトランジスタＨ２０３の電圧−電流特性は図４（Ｃ）のＩ（ｐ１０）を示し、出力電圧は、ＮＭＯＳトランジスタＨ２３１の電圧−電流特性Ｉ（ｎ２３１）との安定点であるＶ（ｌｈ１０）となる。一方、選択されたメモリセルがＤａｔａ１１であった場合、カレントミラー回路Ｈ１０１のＰＭＯＳトランジスタＨ２０３の電圧−電流特性は図４（Ｃ）のＩ（ｐ１１）を示し、出力電圧は、ＮＭＯＳトランジスタＨ２３１の電圧−電流特性Ｉ（ｎ２３１）との安定点であるＶ（ｌｈ１１）となる。従って、図４（Ｃ）に示すように、Ｄａｔａ１０のセンス電圧Ｖ（ｌｈ１０）はリファレンス電圧Ｖ（ｒｅｆｍｈ）より低電圧に、Ｄａｔａ１１のセンス電圧Ｖ（ｌｈ１１）はリファレンス電圧Ｖ（ｒｅｆｍｈ）より高電圧になる。ここで、センスアンプＨ３はセンス電圧Ｈ１４がリファレンス電圧Ｈ１５より高電圧であれば０を、逆にセンス電圧Ｈ１４がリファレンス電圧Ｈ１５より低電圧であれば１を出力する構成になっているので、選択されたメモリセルＨ７がＤａｔａ１０の状態にあれば、第２読み出し動作の出力は１となり、逆にＤａｔａ１１の状態にあれば第２センスの出力は０となる。このようにして出力された第２読み出し動作の出力はインバータで反転されて、第２データラッチ回路Ｈ５に入力される。第２データラッチ回路Ｈ５は、Ｄａｔａ１０の場合は０を保持し、Ｄａｔａ１１の場合は１を保持し、更に、保持したデータを出力データＨ１２として出力する。
【００９４】
結果として、メモリセルＨ７がＤａｔａ１０であった場合、第１読み出し動作の出力データＨ１１は１、第２読み出し動作の出力データＨ１２は０となり、メモリセルＨ７がＤａｔａ１１であった場合、第１読み出し動作の出力データＨ１１は１、第２読み出し動作の出力データＨ１２は１となり、夫々正しくデータを出力することができる。
【００９５】
次に、この原理を利用した読み出し回路Ｈ１００の動作を、読み出し回路Ｈ１００に入力される制御パルスのタイミングに沿って説明する。
【００９６】
尚、実際は、半導体記憶装置にアドレスやチップ制御信号が入力されることにより読み出し動作が行われる。読み出し動作が開始されると半導体記憶装置内部では格子状に配列された複数のメモリセル群の中から指定されたアドレスに対応するメモリセルを選択するためのアドレス信号のデコード処理が実行されると共に、半導体記憶装置内部の様々な回路を効率よく動作させるために様々な制御パルスが発生されるが、ここではそれらの制御パルスのうち、読み出し回路Ｈ１００を制御する代表的なパルスに関してのみ説明する。
【００９７】
ここで、図５は、読み出し回路Ｈ１００に入力される制御パルス、センス線Ｈ９の電圧レベル、リファレンス線Ｈ１０、カレントミラー回路Ｈ１０１の出力Ｈ１４の電圧レベルのタイミング波形を示している。読み出し回路Ｈ１００の動作は、プリチャージ、ビット線駆動を行った後、センスアンプ制御、データラッチで一連の読み出し動作を行う。従って、例えば１個のメモリセルに２ビットのデータを保持できる場合は、センスアンプ制御、データラッチの動作を２回行う必要があり、ｎビットのデータを保持できる場合は、これらの動作をｎ回行う必要がある。各動作に関して以下に順を追って説明する。
【００９８】
先ず初めに、プリチャージ制御パルスが発生すると、その間、読み出し回路Ｈ１００は、半導体記憶装置に入力されたアドレスに対応するメモリセルに対して、該メモリセルに接続されたビット線を、読み出し前の一定電圧まで上昇させる動作を行う。この期間をプリチャージ期間と呼ぶ。この動作を行うために、図６に示すように、読み出し回路にプリチャージ回路Ｈ１７やビット線イコライズ用トランジスタＨ１６が設けられる場合もある。読み出し用の電流負荷回路Ｈ１及びＨ１６の電流供給能力に対しビット線負荷が大きくアクセスタイムに大きな影響を与える場合に、プリチャージ回路Ｈ１７は負荷の大きいビット線を急速に充電するために使用される。また、イコライズ用トランジスタＨ１６は、メモリセルとリファレンスセルのビット線のプリチャージ時の電圧レベルを一定にするために使用される。タイミング的には、プリチャージ回路Ｈ１７とイコライズ用トランジスタＨ１６の制御タイミングは同時でも問題ないため、ここでは同一の制御パルスを入力しているが、夫々を個別に制御するために個別の制御パルスを入力する場合もある。
【００９９】
プリチャージ制御パルス終了後からセンス制御パルス発生までの間に、センス線Ｈ９及びリファレンス線Ｈ１０はプリチャージ電圧レベルから図４（Ａ）で示したメモリセルと電流負荷回路及びリファレンスセルと電流負荷回路の安定点の電圧レベルに向かって充放電を行う。この期間をビット線駆動期間と呼ぶ。カレントミラー回路Ｈ１０１は、センス線とリファレンス線の電圧レベルに一定以上の差がなければオフセットにより誤判定を起こす可能性がある。もちろんカレントミラー回路Ｈ１０１が動作している間にセンス線Ｈ９とリファレンス線Ｈ１０の電圧レベルに一定以上の差が開けば最終的には正しく判定はできるが、その際のカレントミラー回路Ｈ１０１の出力の充放電による電流消費や出力反転に要する時間遅延を生じる危険性がある。
【０１００】
ビット線駆動期間後にセンス制御パルスが発生すると、カレントミラー回路Ｈ１０１は、センス線Ｈ９とリファレンス線Ｈ１０の電圧レベルを比較して、出力データＨ１４、Ｈ１５を出力する。出力データＨ１４、Ｈ１５が入力されたセンスアンプＨ３は、センスデータを出力する。センス制御パルスが発生してから第１センスデータをラッチするまでの期間を第１センス期間と呼ぶ。センス期間中、センスアンプＨ３からは第１センスデータが出力されるが、センスデータラッチ解除パルスが発生するまでは、第１データラッチ回路Ｈ４は、以前に読み出したセンスデータを、若しくは、読み出し時に第１データラッチ回路Ｈ４が初期化されている場合は初期化データを保持しており、第１センスデータは読み出し回路Ｈ１００からは出力されない。その後、第２読み出し判定パルスが発生していない状態でセンスデータラッチ解除パルスが発生すると第１センスデータは第１データラッチ回路Ｈ４を経由して出力データＨ１１として出力し、出力系の回路及びカレントミラー切り替え回路Ｈ６に入力される。その後、センスデータラッチ解除パルスが終了すると、第１データラッチ回路Ｈ４はセンスアンプＨ３からの第１センスデータを保持し、以後センスアンプＨ３の出力が変化しても出力データＨ１１は変化しなくなり、１回目の読み出し動作が終了する。
【０１０１】
１回目の読み出しから２回目の読み出しに移る際に、カレントミラー切り替え回路Ｈ６は１回目の読み出しの結果、つまり、出力データＨ１１を反映し、カレントミラー回路Ｈ１０１で使用しているＮＭＯＳトランジスタをＨ２１１からＨ２２１又はＨ２３１に切り替える。
【０１０２】
カレントミラー回路Ｈ１０１のＮＭＯＳトランジスタが切り替えられることにより、カレントミラー回路Ｈ１０１は、図４（Ｂ）または（Ｃ）の原理に従いデータを出力し、その出力が入力されたセンスアンプＨ３は第２センスデータを出力する。カレントミラー回路Ｈ１０１のＮＭＯＳトランジスタをＨ２１１からＨ２２１又はＨ２３１に切り替えてから、センス制御パルスが終了するまでの期間を第２センス期間と呼ぶ。第２センス期間中は、センスアンプＨ３からは第２センスデータが出力されるが、センスデータラッチ解除パルスが発生するまでは、第２データラッチ回路Ｈ５は以前に読み出したセンスデータを、若しくは読み出し時に第２データラッチ回路Ｈ５が初期化されている場合は初期化データを保持しており、センスデータは読み出し回路Ｈ１００からは出力されない。その後、第２読み出し判定パルスが発生している状態でセンスデータラッチ解除パルスが発生すると、第２センスデータは第２データラッチ回路Ｈ５を経由して出力データＨ１２として出力され、出力系の回路に入力される。センスデータラッチ解除パルスが終了すると、第２データラッチ回路Ｈ５は、センスアンプＨ３からのデータを保持し、以後センスアンプＨ３の出力が変化しても出力データＨ１２は変化しなくなる。その後、センス制御パルスが終了し、２回目の読み出し動作が終了する。
【０１０３】
本実施形態では、１個のメモリセルに２ビットのデータを保持できる場合を想定しているため、読み出し動作が２回行えばよく、２回目の読み出し後、読み出し回路はスタンバイ状態に戻り、読み出し動作は完了する。
【０１０４】
本実施形態では、カレントミラー回路Ｈ１０１の特性を切り替える際に、ＮＭＯＳトランジスタＨ２１１、Ｈ２２１、Ｈ２３１の３種類使用しているが、Ｈ２１１及びＨ２２１を同時に選択する事でＨ２３１と同様の働きを持たせる事が可能であるならば、ＮＭＯＳトランジスタＨ２３１を削除し面積を削減することも可能である。
【０１０５】
〈別実施形態〉
次に、本発明回路の別実施形態について説明する。
【０１０６】
本実施形態では、図７を参照して上記実施形態とは構成の異なるカレントミラー回路Ｈ１０１Ｃについて説明する。
【０１０７】
センス線Ｈ９はＮＭＯＳトランジスタＨ３０３のゲートに入力され、リファレンス線Ｈ１０はＮＭＯＳトランジスタＨ３０２のゲートに入力され、夫々のＮＭＯＳトランジスタＨ３０３、Ｈ３０２のソースは接地されている。
【０１０８】
ＮＭＯＳトランジスタＨ３０２のドレインは、ＰＭＯＳトランジスタＨ３０１のゲート及びドレインと接続されている。更に、ＰＭＯＳトランジスタＨ３０１のソースは、ＰＭＯＳトランジスタＨ３００のドレインと接続されている。ＰＭＯＳトランジスタＨ３００のソースには電源が接続されている。ＰＭＯＳトランジスタＨ３００はカレントミラー回路Ｈ１０１の制御用に用いられ、ゲートにローレベル（接地電圧レベル）の信号が入力されたときカレントミラー回路Ｈ１０１Ｃは動作する。
【０１０９】
ＮＭＯＳトランジスタＨ３０３のドレインは、ＰＭＯＳトランジスタＨ３１１、Ｈ３２１、Ｈ３３１のドレインと接続されている。ＰＭＯＳトランジスタＨ３１１、Ｈ３２１、Ｈ３３１のゲートは、ＰＭＯＳトランジスタＨ３０１のゲート及びドレインと接続されている。ＰＭＯＳトランジスタＨ３１１、Ｈ３２１、Ｈ３３１のソースは夫々、ＰＭＯＳトランジスタＨ３１０、Ｈ３２０、Ｈ３３０のドレインと接続されている。ＰＭＯＳトランジスタＨ３１１、Ｈ３２１、Ｈ３３１は、上記実施形態と同様に、従来技術で使用していた多値読み出し用のリファレンスセルと同じ働きをし、例えば、ゲート幅を変えることにより、夫々異なる電流特性を持たせることで、時分割センス方式において、これらのＰＭＯＳトランジスタのオンオフを選択的に切り替えることで多値読み出しを行うことができる。
【０１１０】
ＰＭＯＳトランジスタＨ３１０、Ｈ３２０、Ｈ３３０はソースが電源に接続されている。ＰＭＯＳトランジスタＨ３１０、Ｈ３２０、Ｈ３３０のゲートには夫々、カレントミラー切り替え回路Ｈ６より出力される制御信号Ｈ２１２Ｂ、Ｈ２２２Ｂ、Ｈ２３２Ｂが入力され、読み出し時にＰＭＯＳトランジスタトランジスタＨ３１１、Ｈ３２１、Ｈ３３１を選択できるようになっている。
【０１１１】
尚、図７のカレントミラー回路Ｈ１０１Ｃは、図１に示すカレントミラー回路Ｈ１０１と相補的関係にあるため、その回路動作は信号の極性が逆になるだけで全く同様であり、その説明を割愛する。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係る半導体記憶装置の読み出し回路の一構成例を示す回路図
【図２】多値型半導体記憶装置におけるメモリセル電流とデータ領域との関係を示す分布図
【図３】本発明に係る半導体記憶装置の読み出し回路におけるメモリセル電流及びリファレンス電流と電流負荷回路の電圧−電流特性を示すグラフ
【図４】本発明に係る半導体記憶装置の読み出し回路におけるカレントミラー回路の電圧−電流特性を示すグラフ
【図５】本発明に係る半導体記憶装置の読み出し回路の各制御パルス及び各出力データのタイミングチャート
【図６】本発明に係る半導体記憶装置の読み出し回路で用いるプリチャージ回路及びイコライズ回路の一構成例を示す回路図
【図７】本発明に係る半導体記憶装置の読み出し回路の別実施形態の構成を示す回路図
【図８】多値型半導体記憶装置におけるメモリセル電流とデータ領域との関係を示す分布図、及び、２値型半導体記憶装置におけるメモリセル電流とデータ領域との関係を示す分布図
【図９】従来技術に係る半導体記憶装置の読み出し回路の一構成例を示す回路図
【図１０】従来技術に係る半導体記憶装置の読み出し回路におけるメモリセル電流及びリファレンス電流と電流負荷回路の電圧−電流特性を示すグラフ
【図１１】従来技術に係る半導体記憶装置の読み出し回路の各制御パルス及び出力データのタイミングチャート
【図１２】従来技術に係る半導体記憶装置の読み出し回路で用いるプリチャージ回路及びイコライズ回路の一構成例を示す回路図
【符号の説明】
【０１１３】
Ｈ１００：    本発明に係る半導体記憶装置の読み出し回路
Ｊ１００：    従来技術に係る半導体記憶装置の読み出し回路
Ｈ１０１：    カレントミラー回路
Ｈ１０１Ｃ：  カレントミラー回路
Ｈ１、Ｈ２、Ｊ１、Ｊ２：  ＰＭＯＳトランジスタ
Ｈ３、Ｊ３：  センスアンプ
Ｈ４、Ｊ４：  第１データラッチ回路
Ｈ５、Ｊ５：  第２データラッチ回路
Ｈ６：        カレントミラー切り替え回路
Ｈ７、Ｊ７：  メモリセル
Ｈ８、Ｊ８１０、Ｊ８２０、Ｊ８３０：  リファレンスセル。
Ｈ１４１、Ｈ１４２、Ｊ１４１、Ｊ１４２：  ビット線
Ｈ１６、Ｈ１３１、Ｈ１３２、Ｈ１５１、Ｈ１５２、Ｈ２００、Ｈ２０１、Ｈ２０２、Ｈ２０３、Ｈ２１０、Ｈ２２０、Ｈ２３０、Ｈ２１１、Ｈ２２１、Ｈ２３１、Ｈ３００、Ｈ３０１、Ｈ３０２、Ｈ３０３、Ｈ３１０、Ｈ３２０、Ｈ３３０、Ｈ３１１、Ｈ３２１、Ｈ３３１、Ｊ１５、Ｊ１３１、Ｊ１３２：  トランジスタ
Ｈ１７、Ｊ１４       ：  プリチャージ回路
Ｊ６：        リファレンスセル選択回路
【図１】
2007141312.tif 000003
【図２】
2007141312.tif 000004
【図３】
2007141312.tif 000005
【図４】
2007141312.tif 000006
【図５】
2007141312.tif 000007
【図６】
2007141312.tif 000008
【図７】
2007141312.tif 000009
【図８】
2007141312.tif 000010
【図９】
2007141312.tif 000011
【図１０】
2007141312.tif 000012
【図１１】
2007141312.tif 000013
【図１２】
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