(57)【要約】【課題】  表面にキャップメタル膜が形成された銅配線を含む半導体装置において、ビア接続の歩留まりや抵抗の均一性を良好にする。【解決手段】  本発明の半導体装置の製造方法は、半導体基板上に形成された絶縁膜に、配線溝を形成する工程（Ｓ１００）と、絶縁膜上全面に、バリアメタル膜を形成する工程（Ｓ１０２）と、バリアメタル膜上全面に、配線溝内を埋め込むように銅膜を形成する工程（Ｓ１０４）と、絶縁膜表面に、バリアメタル膜が残る条件で、配線溝部外の銅膜を研磨により除去する工程（Ｓ１０６）と、銅膜を研磨により除去する工程の後に、配線溝部内に形成された銅膜上に、選択的にキャップメタル膜を形成する工程（Ｓ１０８）と、キャップメタル膜を研磨により平坦化する工程（Ｓ１１０）とを含む。【選択図】  図１
2007035734.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜に、凹部を形成する工程と、
前記絶縁膜上全面に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上全面に、前記凹部内を埋め込むように銅膜を形成する工程と、
前記バリアメタル膜を前記絶縁膜上全面に残して前記凹部外の前記銅膜を研磨により除去する工程と、
前記銅膜を研磨により除去する工程の後に、前記凹部内に形成された前記銅膜上に、選択的にキャップメタル膜を形成する工程と、
前記キャップメタル膜を研磨により平坦化する工程と、
を含み、
前記キャップメタル膜を研磨により平坦化する工程において、前記凹部外の前記バリアメタル膜を研磨により除去する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記銅膜を研磨により除去する工程において、前記凹部に充填された前記銅膜の上部を除去して前記凹部上部にリセスを形成する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記キャップメタル膜を形成する工程において、前記キャップメタル膜を、前記バリアメタル膜とは異なる材料により形成する半導体装置の製造方法。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記キャップメタル膜を研磨により平坦化する工程において、前記キャップメタル膜の上面が、前記絶縁膜の上面と実質的に同一平面となるように、前記キャップメタル膜を平坦化する半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、複数の面方位を有する銅膜により構成された配線と、
前記銅膜表面に形成されたキャップメタル膜と、
を含み、
前記キャップメタル膜の表面粗さＲＭＳが１０ｎｍ以下である半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記キャップメタル膜は、平坦化処理が施された面を有する半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
前記配線は、バリアメタル膜をさらに含み、
前記キャップメタル膜は、前記バリアメタル膜とは異なる材料により構成された半導体装置。
【請求項８】
請求項５乃至７いずれかに記載の半導体装置において、
前記キャップメタル膜は、アモルファス材料により構成された半導体装置。
【請求項９】
請求項５乃至８いずれかに記載の半導体装置において、
前記キャップメタル膜の上面が、前記絶縁膜の上面と実質的に同一平面に形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、銅配線を含む半導体装置において、銅配線上に、銅拡散防止機能を有するキャップ膜が形成された構成が知られている。特許文献１には、銅を含む金属配線上にキャップ膜が形成され、当該キャップ膜の表面がシリサイド化された構成の半導体装置が開示されている。特許文献１には、キャップ膜表面をシリサイド化することにより、酸化およびフッ酸による浸食を効果的に防止することができると記載されている。
【０００３】
特許文献２には、半導体基板の全面に凹部パターンを埋め込む導電性膜を形成する工程と、凹部パターン以外の領域の導電性膜を除去する工程と、導電性膜上に選択成長または優先成長によってキャップ導電性膜を形成する工程とを有し、その後に、ＣＭＰ処理等によって、絶縁膜の表面の付着物を除去する処理が開示されている。特許文献３には、配線材料膜を異方性堆積し、その後表面保護膜を全面に形成した後配線溝以外の拡散防止膜、配線層、表面保護膜をＣＭＰ法、エッチバック法等により除去する工程が記載されている。
【特許文献１】特開２００３−２４３３９２号公報
【特許文献２】特開２００３−１００７４６号公報
【特許文献３】特開平９−６４０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図４は、キャップ膜を有する従来の半導体装置の製造手順を示すフローチャートである。また、図５は、従来の半導体装置の製造手順を示す工程断面図である。以下、図４および図５を参照して、従来の半導体装置の製造手順を説明する。
【０００５】
まず、半導体基板（不図示）上に形成された層間絶縁膜１２に配線溝１３を形成する（Ｓ１０（図４）、図５（ａ））。つづいて、半導体基板上全面にバリアメタル膜１４、および銅膜１６を形成する（Ｓ１２およびＳ１４（図４）、図５（ｂ））。バリアメタル膜１４は、たとえばＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ等により構成することができる。銅膜１６は、たとえば以下のようにして形成することができる。まず、ＣＶＤ法やＰＶＤ法により、銅シード膜を形成する。つづいて、電解めっきにより銅膜を形成し、配線溝１３内を銅膜により埋め込む。
【０００６】
次いで、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）により、配線溝１３外部に露出した銅膜１６およびバリアメタル膜１４を除去する（Ｓ１６（図４）、図５（ｃ））。これにより、銅配線が形成される。その後、無電解めっきにより、銅膜１６上にキャップメタル膜１８を選択的に形成する（Ｓ１８（図４）、図５（ｄ））。ここで、キャップメタル膜１８は、たとえばＣｏＷＰにより構成することができる。
【０００７】
つづいて、半導体基板上全面に、層間絶縁膜２０を形成する（Ｓ２０（図４）、図５（ｅ））。
【０００８】
図６は、以上のような手順で製造した半導体装置１０の構成を模式的に示す断面図である。ここで、層間絶縁膜１２上には、層間絶縁膜２０、層間絶縁膜２６、および層間絶縁膜３４が形成される。層間絶縁膜２０には、バリアメタル膜２２およびビア膜２４により構成されたビアが形成される。層間絶縁膜２６には、バリアメタル膜２８および銅膜３０ａにより構成された配線、ならびにバリアメタル膜２８および銅膜３０ｂにより構成された配線が形成される。銅膜３０ａおよび銅膜３０ｂ上には、それぞれ、キャップメタル膜３２ａおよびキャップメタル膜３２ｂが形成される。
【０００９】
図示したように、銅膜１６は、グレイン毎にたとえば（１１１）、（２００）、または（１１０）等、面方位が相違する。そのため、銅膜１６表面に面方位の異なるグレインが露出する。銅膜１６表面の面方位が異なると、その上におけるキャップメタル膜１８の形成されやすさが異なり、膜厚も異なってくる。銅膜１６の銅拡散防止を図り、銅膜１６のＥＭ（Electro-Migration）やＳＩＶ（Stress Induced Void）等の信頼性劣化を防ぐためには、銅膜１６表面全体をキャップメタル膜１８で確実に覆うようにする必要がある。そのためには、キャップメタル膜１８が形成されにくい箇所でもキャップメタル膜１８が銅膜を覆っているようにしなければならない。そうすると、キャップメタル膜１８が形成されやすい箇所の膜厚が厚くなってしまう。キャップメタル膜１８の膜厚が厚くなると、その上に形成されるビアのビア抵抗が上昇してしまう。
【００１０】
図６では、銅膜３０ａおよび銅膜３０ｂについて、それぞれ面方位（１１１）および（２００）の断面を示す。このような場合、各配線上に形成されるキャップメタル膜３２ａおよびキャップメタル膜３２ｂの膜厚も、その下の銅膜の面方位によって異なってしまう。このように、キャップメタル膜３２ａおよびキャップメタル膜３２ｂの膜厚が均一でないと、ビア抵抗のばらつきが生じる。
【００１１】
さらに、キャップメタル膜１８表面に凹凸がある状態で、その上に層間絶縁膜を堆積していくと、半導体装置１０の平坦性が悪化するという問題も生じる。
【００１２】
特許文献１に記載の半導体装置においても、キャップメタル膜に凹凸がある場合、シリサイド化された表面にもその凹凸が反映されるため、上述したのと同様の問題が生じる。また、層間絶縁膜上にキャップメタル膜が形成された場合、信頼性が劣化してしまう。
【００１３】
また、キャップメタル膜１８を形成する工程において、層間絶縁膜１２上にもキャップメタル膜１８の金属材料が付着してしまうことがある（図５（ｄ）および図５（ｅ）の黒丸）。層間絶縁膜１２上に金属材料が付着していると、配線間ショートが生じたり、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の信頼性が劣化してしまう。
【００１４】
特許文献２に記載された処理のように、キャップメタル膜形成後に絶縁膜表面の付着物を除去する方法では、工程が増えてしまう。また、絶縁膜表面の付着物を完全に除去するのが難しいということもある。
【課題を解決するための手段】
【００１５】
本発明によれば、
半導体基板上に形成された絶縁膜に、凹部を形成する工程と、
前記絶縁膜上全面に、バリアメタル膜を形成する工程と、
前記バリアメタル膜上全面に、前記凹部内を埋め込むように銅膜を形成する工程と、
前記バリアメタル膜を前記絶縁膜上全面に残して前記凹部外の前記銅膜を研磨により除去する工程と、
前記銅膜を研磨により除去する工程の後に、前記凹部内に形成された前記銅膜上に、選択的にキャップメタル膜を形成する工程と、
前記キャップメタル膜を研磨により平坦化する工程と、
を含み、
前記キャップメタル膜を研磨により平坦化する工程において、前記凹部外の前記バリアメタル膜を研磨により除去する半導体装置の製造方法が提供される。
【００１６】
このようにすれば、キャップメタル膜の表面を平坦化することができる。そのため、たとえばキャップメタル膜下層の銅膜が複数の面方位を有し、キャップメタル膜を形成する工程において、キャップメタル膜の表面に凹凸が形成されていた場合でも、キャップメタル膜の表面をなめらかにすることができる。また、キャップメタル膜の膜厚を均等にすることができる。これにより、銅膜上にビアを形成した際のビア接続の歩留まりや抵抗の均一性を良好に保つことができる。さらに、半導体装置の平坦性を良好にすることができる。さらに、本発明において、銅膜を研磨により除去する工程において、銅膜表面も平坦化されているため、その上に形成されるキャップメタル膜の膜厚をより均一にすることができる。
【００１７】
また、キャップメタル膜形成時には、絶縁膜上にバリアメタル膜が形成されており、このバリアメタル膜は、キャップメタル膜を平坦化する際に、同時に除去される。そのため、絶縁膜表面に金属材料が付着するのを防ぐことができる。また、キャップメタル膜の平坦化とバリアメタル膜の除去を同時に行うため、工程数が増えることなく、このような効果を得ることができる。これにより、半導体装置の製造コストを抑えることもできる。さらに、たとえば絶縁膜としてポーラス材料を用いた場合、キャップメタル膜形成時に、絶縁膜表面に金属材料が付着すると、絶縁膜表面や絶縁膜中に変性層が形成されやすくなる。しかし、本発明の半導体装置の製造方法によれば、キャップメタル膜形成時に、絶縁膜表面がバリアメタル膜により覆われているため、このような変性層の形成も抑えることができる。これにより、リークやＴＤＤＢ等の信頼性劣化を防ぐことができる。
【００１８】
ここで、研磨により除去する工程、および研磨により平坦化する工程は、化学機械研磨法により実行することができる。また、キャップメタル膜は、バリアメタル膜や銅膜とは異なる材料により構成することができる。このようにすれば、たとえば、研磨により銅膜を除去する工程において、研磨条件を適宜制御することにより、バリアメタル膜を残して銅膜のみを除去することができる。また、たとえば、研磨によりキャップメタル膜を平坦化する工程において、研磨条件を適宜制御することにより、バリアメタル膜を除去するとともに、キャップメタル膜が研磨されすぎないようにすることができる。
【００１９】
本発明によれば、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、複数の面方位を有する銅膜により構成された配線と、
前記銅膜表面に形成されたキャップメタル膜と、
を含み、
前記キャップメタル膜の表面粗さＲＭＳ（Root-Mean-Square）が１０ｎｍ以下である半導体装置が形成される。
【００２０】
このような構成の半導体装置により、キャップメタル膜の膜厚を均等にすることができる。これにより、銅膜上にビアを形成した際のビア接続の歩留まりや抵抗の均一性を良好に保つことができる。さらに、半導体装置の平坦性を良好にすることができる。
【発明の効果】
【００２１】
本発明によれば、表面にキャップメタル膜が形成された銅配線を含む半導体装置において、ビア接続の歩留まりや抵抗の均一性を良好に保つことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
図１は、本実施の形態における半導体装置の配線の製造手順を示すフローチャートである。
【００２４】
本実施の形態において、まず、半導体基板上に形成された層間絶縁膜に、配線溝（凹部）を形成する（Ｓ１００）。つづいて、層間絶縁膜上全面にバリアメタル膜を形成する（Ｓ１０２）。次いで、バリアメタル膜上全面に、配線溝内を埋め込むように銅膜を形成する（Ｓ１０４）。その後、第１のＣＭＰにより、バリアメタル膜を層間絶縁膜上全面に残して配線溝外の銅膜を研磨により平坦化除去する。このとき、バリアメタル膜が除去されない条件でＣＭＰを行う（Ｓ１０６）。この後、配線溝内に形成された銅膜上に、選択的にキャップメタル膜を形成する（Ｓ１０８）。次いで、第２のＣＭＰにより、キャップメタル膜を研磨により平坦化するとともに、配線溝外のバリアメタル膜も除去する（Ｓ１１０）。これにより、配線が形成される。その後、半導体基板上全面に層間絶縁膜を形成する（Ｓ１１２）。
【００２５】
本実施の形態において、キャップメタル膜を形成した後に、バリアメタル膜とともにキャップメタル膜の表面が第２のＣＭＰにより平坦化される。そのため、キャップメタル膜形成時に、その下層の銅膜表面の面方位の違いによりキャップメタル膜に凹凸があった場合でも、表面を平坦化することができ、キャップメタル膜の膜厚を均等にすることができる。これにより、銅膜上にビアを形成した際のビア接続の歩留まりや抵抗の均一性を良好に保つことができる。さらに、半導体装置の平坦性を良好にすることができる。
【００２６】
また、第２のＣＭＰにより、キャップメタル膜が平坦化されるため、キャップメタル膜形成時の膜厚を厚めに形成しても、膜厚が形成された部分は除去することができる。そのため、キャップメタル膜が銅膜表面全面を覆うように、厚く形成することができるため、銅膜表面全面に確実にキャップメタル膜を形成することもできる。これにより、キャップメタル膜による銅拡散防止を確実にするとともに、ＥＭやＳＩＶ等の信頼性を高くすることができる。
【００２７】
さらに、本実施の形態における半導体装置の製造手順によれば、キャップメタル膜を形成する際には、層間絶縁膜上にバリアメタル膜が形成されている。また、バリアメタル膜は、第２のＣＭＰで除去される。そのため、層間絶縁膜上にキャップメタル膜の金属材料が付着するのを防ぐこともできる。これにより、配線間ショートを防ぐことができ、ＴＤＤＢ等の信頼性も高く保つことができる。
【００２８】
図２は、本実施の形態における半導体装置の配線の製造手順を示す工程断面図である。
まず、半導体基板（不図示）上に形成された第１の層間絶縁膜１０２に配線溝１０３を形成する（図２（ａ））。半導体基板は、たとえばシリコン基板とすることができる。配線溝１０３は、既知のリソグラフィ技術およびエッチング技術により、第１の層間絶縁膜１０２上に所定形状にパターニングされたレジスト膜を形成し、レジスト膜をマスクとして形成することができる。
【００２９】
つづいて、半導体基板上全面にバリアメタル膜１０４、および銅膜１０６を形成する（図２（ｂ））。バリアメタル膜１０４は、たとえば、スパッタリング法により形成することができる。バリアメタル膜１０４は、たとえば、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、またはＴａＳｉＮ等により構成することができる。バリアメタル膜１０４は、これらの材料の積層膜とすることもできる。銅膜１０６は、たとえば以下のようにして形成することができる。まず、ＣＶＤ法やＰＶＤ法により、銅シード膜を形成する。つづいて、電解めっきにより銅膜を形成し、配線溝１０３内を銅膜により埋め込む。また、銅膜１０６は、ＣＶＤ法、ＰＶＤ法、またはスパッタリング法により形成することもできる。銅膜１０６は、たとえば銀等の銅以外の金属を含むこともでき、銅と銀やＡｌ等の金属との合金とすることもできる。
【００３０】
次いで、第１のＣＭＰにより、配線溝１０３外部に露出した銅膜１０６を除去する（図２（ｃ））。ここで、第１のＣＭＰは、銅膜１０６とバリアメタル膜１０４との選択比が高く、バリアメタル膜１０４が研磨されにくい条件で行うことが好ましい。また、配線溝１０３内の銅膜１０６も所定厚さ研磨され、配線溝１０３内にリセス１０７が形成されるようにすることが好ましい。このとき、銅膜１０６の表面の高さが、第１の層間絶縁膜１０２の表面の高さよりも低い位置となるようにすることができる。
【００３１】
つづいて、無電解めっきにより、銅膜１０６上にキャップメタル膜１０８を選択的に形成する（図２（ｄ））。キャップメタル膜１０８は、一般的にキャップメタル膜の材料として用いられる種々の材料を用いることができる。キャップメタル膜１０８は、たとえばＣｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｓｎ、Ｓｂ、Ｃｄ、Ｉｎ、Ｐｔ、Ａｕ、Ｐｂ、またはＢｉを含む材料により構成することができる。また、キャップメタル膜１０８は、Ｂ、Ｎ、Ｐ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｗ、Ｒｅ、またはＭｏと他の金属との合金により構成することもできる。
【００３２】
本実施の形態において、キャップメタル膜１０８は、バリアメタル膜１０４とは異なる材料により構成することが好ましい。これにより、後の工程で、キャップメタル膜１０８とバリアメタル膜１０４とをＣＭＰにより除去する際に、研磨条件を適宜設定することにより、キャップメタル膜１０８の中央がオーバー研磨されるのを防ぐことができる。
【００３３】
また、キャップメタル膜１０８は、銅膜１０６とも異なる材料により構成することができる。キャップメタル膜１０８は、層間絶縁膜やバリアメタル膜との密着性が銅膜１０６よりも良好な材料により構成することができる。さらに、キャップメタル膜１０８は、アモルファス材料により構成することができる。キャップメタル膜１０８をアモルファス材料により構成することにより、銅への拡散バリア性が増し、銅の拡散防止のためにさらにバリア絶縁膜等を設ける必要がなくなる。これにより、一般に誘電率の高いバリア絶縁膜を用いない構成とすることができ、配線容量を低減することができる。また、銅膜１０６に含まれる銅の拡散を抑制することができる。このような観点から、キャップメタル膜１０８は、Ｐ、Ｂ、Ｗを含む構成とすることができる。キャップメタル膜１０８をＣｏＷＰにより構成し、たとえばＰやＷの濃度を増加させることにより、主成分のＣｏの結晶粒成長を抑制させ、キャップメタル膜１０８をアモルファスまたは微結晶とすることができる。
【００３４】
また、キャップメタル膜１０８は、最終製品における所望の膜厚（たとえば５〜２５ｎｍ）よりも厚く形成しておき、その後に平坦化により所望の膜厚に形成することができる。本実施の形態において、キャップメタル膜１０８の膜厚は、たとえば２０〜６０ｎｍとすることができる。これにより、後の平坦化処理において、キャップメタル膜１０８の表面を平坦化しつつ、膜厚を所望の値とすることができる。
【００３５】
本実施の形態において、キャップメタル膜１０８は、たとえば、ＣｏＢ、ＣｏＷＰ、またはＮｉＷＰ等の多元系合金により構成することができる。このようなキャップメタル膜１０８を設けることにより、銅膜１０６がキャップメタル膜１０８と金属―金属接合を形成し、ＥＭやＳＩＶを良好にすることができる。
【００３６】
たとえば、キャップメタル膜１０８をＣｏＷＰにより構成する場合、以下のようにして形成することができる。まず、パラジウム触媒を銅膜１０６表面に形成し、無電解めっきにより銅膜１０６表面にＣｏＷＰ膜を形成する。これにより、キャップメタル膜１０８が形成される。また、パラジウム触媒を用いない方法によりＣｏＷＰを堆積することもできる。
【００３７】
次いで、第２のＣＭＰにより、配線溝１０３外部に露出したバリアメタル膜１０４を除去する。このとき、キャップメタル膜１０８の表面も同時に平坦化される（図２（ｅ））。これにより、キャップメタル膜１０８の表面と第１の層間絶縁膜１０２の表面との高さが等しくなるように形成される。さらに、銅膜１０６の表面以外にバリアメタル膜１０４の金属材料（図２（ｄ）の黒丸）が付着していた場合でも、第２のＣＭＰにより、金属材料を除去することができる。
【００３８】
次に、第２のＣＭＰの条件を説明する。第２のＣＭＰにおいては、配線溝１０３外部に露出したバリアメタル膜１０４を除去するとともに、キャップメタル膜１０８の表面も同時に平坦化し、キャップメタル膜１０８の表面粗さが所望の値となるように制御する。ここで、キャップメタル膜１０８の表面粗さＲＭＳは、１０ｎｍ以下、より好ましくは５ｎｍ以下、さらに好ましくは２ｎｍ以下とすることができる。これにより、配線／ビア抵抗ばらつきを抑えることができる。
【００３９】
ここで、キャップメタル膜１０８に起因するビア抵抗Ｒは、以下の式から導かれる。
Ｒ＝ρ・ｔ／Ｓ・・・（１）
（ここで、ρ：ＣｏＷＰの抵抗率、ｔ：ＣｏＷＰの膜厚、Ｓ：ビアの底面積）
【００４０】
たとえば、上記ビア抵抗Ｒが５Ωの場合、ビア抵抗ばらつきの要求値１０％以内にしようとすると、許容される抵抗変動ΔＲは０．５Ωとなる。以下、ビアの直径を１００ｎｍ（半径５０ｎｍ）とする。
【００４１】
（１）から、ｔ＝Ｒ・Ｓ／ρ、Δｔ＝ΔＲ・Ｓ／ρとなる。ここで、ΔＲ＝０．５Ω、Ｓ＝π（５０ｎｍ）２、ρ＝５０μΩｃｍとなり、Δｔ＝７．９ｎｍとなる。つまり、この条件下では、キャップメタル膜の膜厚変動が７．９ｎｍ以下となるようにする必要がある。
【００４２】
キャップメタル膜１０８の表面粗さＲＭＳは、用いる材料、ビア抵抗、ばらつきの要求値等に応じて適宜設定することができるが、本発明者等は、キャップメタル膜１０８の表面粗さＲＭＳが、１０ｎｍ以下、より好ましくは５ｎｍ以下、さらに好ましくは２ｎｍ以下となるような第２のＣＭＰの条件を検討した。
【００４３】
たとえば、第２のＣＭＰでは、本実施の形態において、キャップメタル膜１０８表面とバリアメタル膜１０４とを同時に研磨するため、キャップメタル膜１０８表面とバリアメタル膜１０４との表面に腐食層を形成する薬品を含むスラリーを用いる。また、スラリーとしては、たとえば、アルミナなどを研磨砥粒とする酸化剤を使用した酸性のスラリーを用いることができる。これにより、化学的に被研磨表面に形成される金属酸化層（腐食層）を研磨砥粒で物理的に除去して研磨することができる。
【００４４】
たとえば、特許文献２には、キャップメタル膜を形成した後に、絶縁膜の表面の付着物を除去するためにＣＭＰを行うことが記載されている。しかし、絶縁膜表面の付着物を除去するためのＣＭＰは、ＣＭＰ対象が絶縁膜であり、本実施の形態の第２のＣＭＰのように、キャップメタル膜１０８表面平坦化する目的で行う場合とはＣＭＰ条件が異なると考えられる。単に絶縁膜表面をＣＭＰ処理しただけでは、キャップメタル膜１０８の表面粗さを上記のような所望の値となるようにすることはできない。
【００４５】
また、本実施の形態において、キャップメタル膜１０８は、第２のＣＭＰ後にも、銅膜１０６表面全体を覆った構成とすることができる。
【００４６】
その後、第１の層間絶縁膜１０２上に第２の層間絶縁膜１２０を形成する（図２（ｆ））。
【００４７】
図３は、以上のようにして形成した配線上に、ビアおよび上層配線を形成した半導体装置１００の構成を模式的に示す断面図である。
【００４８】
第１の層間絶縁膜１０２上に形成された第２の層間絶縁膜１２０には、バリアメタル膜１２２およびビア膜１２４が形成される。また、第２の層間絶縁膜１２０上には、第３の層間絶縁膜１２６が形成される。第３の層間絶縁膜１２６には、バリアメタル膜１２８および銅膜１３０ａにより構成された配線、ならびにバリアメタル膜１２８および銅膜１３０ｂにより構成された配線が形成される。銅膜１３０ａおよび銅膜１３０ｂ上には、それぞれ、キャップメタル膜１３２ａおよびキャップメタル膜１３２ｂが形成される。
【００４９】
ここで、第３の層間絶縁膜１２６に形成された配線も、第１の層間絶縁膜１０２に形成された配線と同様の手順で形成することができる。すなわち、まず、銅膜１３０ａおよび銅膜１３０ｂ形成後に第１のＣＭＰを行う。次いで、銅膜１３０ａおよび銅膜１３０ｂ上にキャップメタル膜１３２ａおよびキャップメタル膜１３２ｂを形成した後に、第３の層間絶縁膜１２６の配線溝外部に形成されたバリアメタル膜１２８が第２のＣＭＰにより除去される。このとき、キャップメタル膜１３２ａおよびキャップメタル膜１３２ｂの表面も平坦化される。これにより、銅膜の面方位が異なる配線上に形成されたキャップメタル膜１３２ａおよびキャップメタル膜１３２ｂの膜厚を均一にすることができる。また、第３の層間絶縁膜１２６上には第４の層間絶縁膜１３４が形成される。以上の手順を繰り返すことにより、多層配線構造が得られる。このようにして形成した半導体装置１００は、平坦性を良好にすることができる。
【００５０】
本実施の形態において、第１の層間絶縁膜１０２および第３の層間絶縁膜１２６は、たとえば比誘電率が３．３以下、より好ましくは２．９以下の低誘電率膜により構成することができる。第１の層間絶縁膜１０２および第３の層間絶縁膜１２６は、たとえば、たとえば、ＳｉＯＣ（ＳｉＯＣＨ）、メチルシルセスキオキサン（ＭＳＱ）、水素化メチルシルセスキオキサン（ＭＨＳＱ）、有機ポリシロキサンまたはこれらの膜をポーラス化したもの等により構成することができる。また、その他の絶縁膜、たとえば第２の層間絶縁膜１２０および第４の層間絶縁膜１３４等も、低誘電率膜により構成してもよいが、これらはたとえばシリコン酸化膜等により構成することもできる。
【００５１】
さらに、図示していないが、各層間絶縁膜間には、エッチングストッパ膜等が設けられた構成とすることもできる。
【実施例】
【００５２】
（例１）
図２を参照して説明した手順で、図２（ｆ）に示した構成の半導体装置を製造した。ここで、第１の層間絶縁膜１０２はＳｉＯＣ、バリアメタル膜１０４はＴａ／ＴａＮ、キャップメタル膜１０８はＣｏＷＰにより構成した。まず、図２（ａ）に示すように、ＳｉＯＣからなる層間絶縁膜１０２に配線溝１０３をドライエッチで形成した。図２（ｂ）に示すように、ＴａＮ、Ｔａを順次膜厚２０ｎｍ、１０ｎｍで堆積し、バリアメタル膜１０４を形成した。さらにシードＣｕ層をスパッタで１００ｎｍ堆積し、電解めっきでＣｕを８００ｎｍ堆積した。つづいて、図２（ｃ）に示すように、ＣＭＰで配線溝以外のＣｕを除去した。このとき、Ｃｕの上面に、バリアメタル膜１０４の上面からの幅が５０ｎｍ程度のリセスが生じるようにＣＭＰ時間を調整した。次いで、図２（ｄ）に示すように、ＣｏＷＰを無電解めっきにより平均膜厚５０ｎｍ程度だけ堆積した。その後、図２（ｅ）に示すように、ＣｏＷＰとＴａ／ＴａＮを同時研磨して、バリアメタル膜１０４を除去し、Ｃｕ表面にＣｏＷＰが残るようにした。このとき、ＣｏＷＰ表面とＴａ／ＴａＮ表面に腐食層を形成する薬品を含むスラリーを用いた。その結果、ＣｏＷＰの膜厚は２０ｎｍ程度となった。次に図２（ｆ）に示すように、層間絶縁膜としてＳｉＯＣ膜を４００ｎｍ堆積した。
【００５３】
（例２）
図５を参照して説明した手順で、図５（ｅ）に示した構成の半導体装置を製造した。ここで、層間絶縁膜１２はＳｉＯＣ、バリアメタル膜１４はＴａ／ＴａＮ、キャップメタル膜１８はＣｏＷＰにより構成した。キャップメタル膜１８は、例１のキャップメタル膜１０８と同様に形成した。
【００５４】
例１および例２で製造した半導体装置のキャップメタル膜表面の表面粗さを、原子間力顕微鏡（ＡＦＭ）により、以下の条件で測定した。
測定範囲：１０μｍ２；
測定分解能：０．０５μｍ；
段差測定範囲：２０ｎｍ；
段差測定精度：０．５ｎｍ
【００５５】
例１でキャップメタル膜１０８を形成した後、第２のＣＭＰを行った後のキャップメタル膜１０８表面の表面粗さＲＭＳは、約２−５ｎｍだった。また、ＳＥＭ（走査型電子顕微鏡）で観察した結果、キャップメタル膜の表面とそのキャップメタル膜が形成された層間絶縁膜の表面が同一平面にあることが確認された。
【００５６】
例２で銅膜１６を形成した後、ＣＭＰを行った後の銅膜１６の表面の表面粗さＲＭＳは、約５−１０ｎｍだった。また、その後に銅膜１６上にキャップメタル膜１８を形成した後のキャップメタル膜１８の表面粗さＲＭＳは、約３０ｎｍだった。
【００５７】
以上のように、本実施の形態における半導体装置１００の製造方法によれば、キャップメタル膜の表面が平坦化される。これにより、キャップメタル膜の膜厚を均等にすることができる。そのため、銅膜上にビアを形成した際のビア接続の歩留まりや抵抗の均一性を良好に保つことができる。さらに、半導体装置の平坦性を良好にすることができる。さらに、銅膜表面全面に確実にキャップメタル膜を形成することもできる。これにより、キャップメタル膜による銅拡散防止を確実にするとともに、ＥＭやＳＩＶ等の信頼性を高くすることができる。
【００５８】
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５９】
なお、以上の実施の形態において、銅膜１０６をＣＭＰ除去する際（第１のＣＭＰ）、配線溝１０３内にリセス１０７が形成される条件を用いる例を説明した。しかし、リセス１０７を形成しない構成とすることもできる。この場合、第２のＣＭＰにおいてキャップメタル膜１０８よりもバリアメタル膜１０４が優先的にＣＭＰ除去される条件を用いることができる。また、バリアメタル膜１０４として、ＣＭＰ除去されやすいたとえばＷＮ等を用いることができる。これにより、リセス１０７を形成しない構成においても、キャップメタル膜１０８の表面粗さが所望の値となるように制御することができる。
【００６０】
なお、以上の実施の形態では、第１のＣＭＰにおいて、バリアメタル膜１０４を第１の層間絶縁膜１０２表面に残しておき、第２のＣＭＰにおいてキャップメタル膜１０８とバリアメタル膜１０４とを同時に研磨して、キャップメタル膜１０８の表面を平坦化して、キャップメタル膜１０８の表面粗さが所望の値である本発明の半導体装置を得る例を示した。ただし、本発明の半導体装置は、この製造工程により製造されたものに限られない。たとえば、第１のＣＭＰにおいて、配線溝１０３外部のバリアメタル膜１０４を除去するとともに、第２のＣＭＰにおいてキャップメタル膜１０８を研磨して、キャップメタル膜１０８の表面を平坦化する処理を行うことにより、キャップメタル膜１０８の表面粗さが所望の値である半導体装置を得ることもできる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における半導体装置の配線の製造手順を示すフローチャートである。
【図２】本発明の実施の形態における半導体装置の配線の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の構成を模式的に示す断面図である。
【図４】キャップ膜を有する従来の半導体装置の製造手順を示すフローチャートである。
【図５】従来の半導体装置の製造手順を示す工程断面図である。
【図６】従来の半導体装置の構成を模式的に示す断面図である。
【符号の説明】
【００６２】
１００  半導体装置
１０２  第１の層間絶縁膜
１０３  配線溝
１０４  バリアメタル膜
１０６  銅膜
１０７  リセス
１０８  キャップメタル膜
１２０  第２の層間絶縁膜
１２２  バリアメタル膜
１２４  ビア膜
１２６  第３の層間絶縁膜
１２８  バリアメタル膜
１３０ａ  銅膜
１３０ｂ  銅膜
１３２ａ  キャップメタル膜
１３２ｂ  キャップメタル膜  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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