(57)【要約】【課題】回路素子の破壊等を防止することが可能なレベルシフタ回路を提供する。【解決手段】レベルシフタ回路１０は、レベル変換回路２０と、保護回路３０とを含んでいる。保護回路３０は、電源電位供給回路３１と、プルダウン回路３２とを含んでいる。制御信号がアサートされている場合、電源電位供給回路３１は、レベル変換回路２０への電源の供給を行い、レベル変換回路２０は、入力信号のレベルを変換した出力信号を生成する。制御信号がネゲートされている場合、電源電位供給回路３１は、レベル変換回路２０への電源の供給を行わず、プルダウン回路３２は、出力信号をプルダウンする。【選択図】図１
2007228330.tif 000002
【特許請求の範囲】
【請求項１】
前段の回路から供給される入力信号のレベルを変換して出力信号を生成するための第１の回路と、
前記第１の回路及び／又は前記出力信号の供給を受ける後段の回路を保護するための第２の回路と、
を具備する、レベルシフタ回路。
【請求項２】
前記第２の回路が、
外部から供給される制御信号がアサートされている場合に、前記第１の回路への電源の供給を行い、前記制御信号がネゲートされている場合に、前記第１の回路への電源の供給を行わないための第３の回路を含む、請求項１記載のレベルシフタ回路。
【請求項３】
前記第２の回路が、
前記制御信号がネゲートされている場合に、前記出力信号を所定の電位にプルアップ又はプルダウンするための第４の回路を含む、請求項１又は２記載のレベルシフタ回路。
【請求項４】
前記制御信号が前記前段の回路への電源の供給を制御するための信号であり、前記制御信号がアサートされている場合に前記前段の回路への電源の供給が行われ、前記制御信号がネゲートされている場合に前記前段の回路への電源の供給が行われない、請求項１〜３のいずれか１項に記載のレベルシフタ回路。
【請求項５】
前記第１の回路がレベル変換回路である、請求項１〜４のいずれか１項に記載のレベルシフタ回路。
【請求項６】
前記レベル変換回路が、
ソースに第１の電源電位が供給される第１及び第２のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号が供給される第３のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号の反転信号が供給される第４のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレイン及び前記第３のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号が供給される第５のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレイン及び前記第４のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号の反転信号が供給される第６のＰチャネルトランジスタと、
ソースに第２の電源電位が供給され、ドレインが前記第３のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号が供給される第１のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第４のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号の反転信号が供給される第２のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第５のＰチャネルトランジスタのドレイン及び前記第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号が供給される第３のＮチャネルトランジスタと、
ソースに前記第２の電源電位が供給され、ドレインが前記第６のＰチャネルトランジスタのドレイン及び前記第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号の反転信号が供給される第４のＮチャネルトランジスタと、
を含み、
前記第３のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点及び／又は前記第４のＰチャネルトランジスタと前記第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給する、請求項５記載のレベルシフタ回路。
【請求項７】
請求項１〜６のいずれか１項に記載のレベルシフタ回路を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ回路に関する。さらに、本発明は、そのようなレベルシフタ回路を具備する半導体集積回路に関する。
【背景技術】
【０００２】
従来のレベル変換回路について、図５を参照しながら説明する。図５に示す従来のレベル変換回路（下記の特許文献１の図１３に相当）において、Ｐ1、Ｐ2、Ｎ1及びＮ2は、それぞれＭＯＳ（Metal Oxide Semiconductor）型のトランジスタである。
【０００３】
Ｐ1とＮ1を直列にして高電位側電源ＶＤＤ1と低電位側電源ＶＳＳとの間に接続するとともに、Ｐ2とＮ2を直列にして同電源間に同様に接続する。Ｐ1とＮ1の間のノード１とＰ2のゲートとを共通にして、同ノード１から出力信号ＯＵＴAを取り出すとともに、Ｐ2とＮ2の間のノード２とＰ1のゲートとを共通にして、同ノード２から出力信号ＯＵＴBを取り出す。ＯＵＴAとＯＵＴBは逆相の関係にある。
【０００４】
Ｎ1のゲートには、入力信号ＩＮが与えられており、また、Ｎ2のゲートにはインバータゲート３の出力（ＩＮを反転させたもの。以下「ＩＮｘ」）が与えられている。ＩＮは、ＶＳＳ相当の電位からＶＤＤ相当の電位までの間を論理レベルとするものであり、ＶＳＳ＜ＶＤＤ＜ＶＤＤ1とすると、出力信号ＯＵＴA及びＯＵＴBの論理レベルは、ＶＳＳ〜ＶＤＤよりも広いＶＳＳ〜ＶＤＤ1の間で与えられる。
【０００５】
いま、ＩＮをＶＳＳにすると（言い換えればＩＮｘをＶＤＤにすると）、Ｎ2がオンしてＯＵＴB＝ＶＳＳになり、同時に、このＯＵＴBを受けてＰ1がオンし、ＯＵＴA＝ＶＤＤ1になる。一方、ＩＮをＶＤＤにすると、Ｎ1がオンしてＯＵＴA＝ＶＳＳになり、同時に、このＯＵＴAを受けてＰ2がオンし、ＯＵＴB＝ＶＤＤ1になる。
【０００６】
すなわち、ＶＳＳからＶＤＤまでの間を論理レベルとする一の信号（ＩＮ）が、ＶＳＳからＶＤＤ1までの間を論理レベルとする他の信号（ＯＵＴA又はＯＵＴB）にレベル変換されることになる。
図５に示すレベル変換回路は、例えば、半導体集積回路のＩ／Ｏセル等に利用されている。
【０００７】
近年の半導体集積回路においては、低消費電力化、ＥＭＩ（electro magnetic interference）対策等のため、内部の使用／動作していない機能ブロックへの電源供給を停止することが行われている。電源供給が停止された機能ブロックからの出力信号は、一般に、ハイインピーダンス状態となる。
【０００８】
図５に示すレベル変換回路において、前段の機能ブロックへの電源供給が停止され、入力信号ＩＮ，ＩＮｘがハイインピーダンス状態となると、レベル変換回路のＶＤＤ1〜Ｐ1〜Ｎ1〜ＶＳＳの経路及び／又はＶＤＤ1〜Ｐ2〜Ｎ2〜ＶＳＳの経路に貫通電流が流れ、レベル変換回路内の素子の破壊等を招くことがある。また、入力信号ＩＮ，ＩＮｘがハイインピーダンス状態となると、出力信号ＯＵＴA、ＯＵＴBがハイインピーダンス状態となり得る。出力信号ＯＵＴA、ＯＵＴBがハイインピーダンス状態となると、後段の出力バッファ回路内に貫通電流が流れ、後段の出力バッファ回路内の素子の破壊等を招くことがある。
【０００９】
なお、関連する技術として、下記の特許文献２には、第１電源による狭論理振幅の入力信号を第２電源による広論理振幅の出力信号に変換するレベルシフト回路であって、入力信号によりスイッチング制御される第１導電型の第１のＭＩＳトランジスタと、入力信号の反転信号によりスイッチング制御される第１導電型の第２のＭＩＳトランジスタと、第１導電型の第１のＭＩＳトランジスタに直列しており、第１導電型の第２のＭＩＳトランジスタの閉成により閉成制御される第２導電型の第１のＭＩＳトランジスタと、第１導電型の第２のＭＩＳトランジスタに直列しており、第１導電型の第１のＭＩＳトランジスタの閉成により閉成制御される第２導電型の第２のＭＩＳトランジスタと、第１電源の起動時における電圧増加過程では第２導電型の第１のＭＩＳトランジスタ及び第２導電型の第２のＭＩＳトランジスタを強制的に開成維持せしめる強制開成制御手段を有することを特徴とするレベルシフト回路が掲載されている。
このレベルシフト回路は、電源立ち上げ時の貫通電流を抑制可能であるが、入力信号が継続的にハイインピーダンス状態であることに対応するものではない。
【００１０】
【特許文献１】特開平８−２３７１０７号公報（第３頁、図１３）
【特許文献２】特開平７−２３１２５２号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、回路素子の破壊等を防止することが可能なレベルシフタ回路を提供することを目的とする。また、本発明はそのようなレベルシフタ回路を具備する半導体集積回路を提供することを更なる目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明に係るレベルシフタ回路は、前段の回路から供給される入力信号のレベルを変換して出力信号を生成するための第１の回路と、第１の回路及び／又は出力信号の供給を受ける後段の回路を保護するための第２の回路とを具備する。
【００１３】
このレベルシフタ回路において、第２の回路が、外部から供給される制御信号がアサートされている場合に、第１の回路への電源の供給を行い、制御信号がネゲートされている場合に、第１の回路への電源の供給を行わないための第３の回路を含むこととしても良い。
また、第２の回路が、制御信号がネゲートされている場合に、出力信号を所定の電位にプルアップ又はプルダウンするための第４の回路を含むこととしても良い。
【００１４】
また、制御信号が前段の回路への電源の供給を制御するための信号であり、制御信号がアサートされている場合に前段の回路への電源の供給が行われ、制御信号がネゲートされている場合に前段の回路への電源の供給が行われないこととしても良い。
【００１５】
また、第１の回路がレベル変換回路であることとしても良い。さらに、レベル変換回路が、ソースに第１の電源電位が供給される第１及び第２のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第３のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号の反転信号が供給される第４のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレイン及び第３のＰチャネルトランジスタのソースに接続され、ゲートに入力信号が供給される第５のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレイン及び第４のＰチャネルトランジスタのソースに接続され、ゲートに入力信号の反転信号が供給される第６のＰチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第３のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第１のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第４のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号の反転信号が供給される第２のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第５のＰチャネルトランジスタのドレイン及び第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号が供給される第３のＮチャネルトランジスタと、ソースに第２の電源電位が供給され、ドレインが第６のＰチャネルトランジスタのドレイン及び第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号の反転信号が供給される第４のＮチャネルトランジスタと、を含み、第３のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点及び／又は第４のＰチャネルトランジスタと第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給することとしても良い。
【００１６】
また、本発明に係る半導体集積回路は、本発明に係るレベルシフタ回路を具備する。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路１０は、レベル変換回路２０と、保護回路３０とを含んでいる。
【００１８】
レベル変換回路２０は、先に説明した従来のレベル変換回路（図５参照）に似た回路構成を有している。レベル変換回路２０は、インバータＩＮＶ１を含んでおり、インバータＩＮＶ１は、ソース〜ドレイン経路が高電位側の電源電位ＬＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続されたＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１を含んでいる。トランジスタＱＰ１，ＱＮ１のゲートには、電位レベルがＶＳＳ〜ＬＶＤＤである入力信号が、レベルシフタ回路１０の前段の回路から供給される。従って、インバータＩＮＶ１は、入力信号を論理反転した信号であって電位レベルがＶＳＳ〜ＬＶＤＤである信号（以下、「入力反転信号」という）を出力する。
【００１９】
レベル変換回路２０は、ＰチャネルトランジスタＱＰ２，ＱＰ３、ＮチャネルトランジスタＱＮ２，ＱＮ３を更に含んでいる。トランジスタＱＮ２のゲートには、入力信号が供給される。トランジスタＱＮ２のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ２のドレインは、トランジスタＱＰ２のドレイン及びトランジスタＱＰ３のゲートに接続されている。トランジスタＱＮ３のゲートには、入力反転信号が供給される。トランジスタＱＮ３のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ３のドレインは、トランジスタＱＰ３のドレイン及びトランジスタＱＰ２のゲートに接続されている。
【００２０】
保護回路３０は、電源電位供給回路３１と、プルダウン回路３２とを含んでいる。
電源電位供給回路３１は、ＰチャネルトランジスタＱＰ４を含んでいる。トランジスタＱＰ４のゲートには、アクティブローの制御信号が外部から供給される。トランジスタＱＰ４のソースは、高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＰ４のドレインは、トランジスタＱＰ２，ＱＰ３のソースに接続されている。
【００２１】
プルダウン回路３２は、ＮチャネルトランジスタＱＮ４を含んでいる。トランジスタＱＮ４のゲートには、制御信号が供給される。トランジスタＱＮ４のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ４のドレインは、トランジスタＱＰ３，ＱＮ３のドレインに接続されている。
【００２２】
次に、レベルシフタ回路１０の動作について説明する。
制御信号がアサートされている場合（ローレベルの場合）、トランジスタＱＰ４はオン状態となり、トランジスタＱＰ２，ＱＰ３のソースに高電位側の電源電位ＨＶＤＤが供給される。
【００２３】
ここで、入力信号がハイレベル（電源電位ＬＶＤＤ）のとき、入力反転信号はローレベル（接地電位ＶＳＳ）となる。このとき、トランジスタＱＮ２はオン状態となり、トランジスタＱＰ３のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ３はオン状態となる。また、トランジスタＱＮ３はオフ状態となり、トランジスタＱＰ２は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ハイレベル（電源電位ＨＶＤＤ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。なお、制御信号がアサートされている場合、トランジスタＱＮ４はオフ状態となる。
【００２４】
また、入力信号がローレベル（接地電位ＶＳＳ）のとき、入力反転信号はハイレベル（電源電位ＬＶＤＤ）となる。このとき、トランジスタＱＮ３はオン状態となり、トランジスタＱＰ２のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ２はオン状態となる。また、トランジスタＱＮ２はオフ状態となり、トランジスタＱＰ３は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ローレベル（接地電位ＶＳＳ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。
【００２５】
一方、制御信号がネゲートされている場合（ハイレベルの場合）、トランジスタＱＰ４はオフ状態となり、トランジスタＱＰ２，ＱＰ３のソースには電源電位が供給されず、トランジスタＱＰ２，ＱＰ３，ＱＮ２，ＱＮ３は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路２０内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＮ４はオン状態となり、出力信号は接地電位ＶＳＳにプルダウンされるので、レベルシフタ回路１０の後段の回路内に貫通電流が流れることもない。
【００２６】
ここで、制御信号として、レベルシフタ回路１０の前段の回路の電源のオン／オフを制御する信号を用いることとしても良い。すなわち、制御信号がアサートされている場合、レベルシフタ回路１０の前段の回路に電源が供給され、制御信号がネゲートされている場合、レベルシフタ回路１０の前段の回路に電源が供給されないこととしても良い。このようにすれば、制御信号がアサートされている間は、入力信号がハイインピーダンスになることがない。一方、制御信号がネゲートされている間は、入力信号がハイインピーダンスになることがあり得るが、レベル変換回路２０には高電位側の電源電位ＨＶＤＤが供給されないため、レベル変換回路２０内に貫通電流が流れることはない。また、プルダウン回路３２によって出力信号がプルダウンされるため、レベルシフタ回路１０の後段の回路に貫通電流が流れることもない。
【００２７】
なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。
【００２８】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路４０は、先に説明した第１の実施形態におけるレベル変換回路２０に代えてレベル変換回路５０を含んでいる。
【００２９】
レベル変換回路５０は、インバータＩＮＶ１と、ＰチャネルトランジスタＱＰ５〜ＱＰ１０と、ＮチャネルトランジスタＱＮ５〜ＱＮ８とを含んでいる。インバータＩＮＶ１の回路構成は、図１に示されている。
【００３０】
ＰチャネルトランジスタＱＰ５，ＱＰ６のソースには、電源電位供給回路３１から高電位側の電源電位ＨＶＤＤが供給される。
ＰチャネルトランジスタＱＰ７のソースは、ＰチャネルトランジスタＱＰ５のドレインに接続されており、ゲートには、入力信号が供給される。
【００３１】
ＰチャネルトランジスタＱＰ８のソースは、ＰチャネルトランジスタＱＰ６のドレインに接続されており、ゲートには、入力反転信号が供給される。
ＰチャネルトランジスタＱＰ９のソースは、ＰチャネルトランジスタＱＰ５のドレイン及びＰチャネルトランジスタＱＰ７のソースに接続されており、ゲートには、入力信号が供給される。
【００３２】
ＰチャネルトランジスタＱＰ１０のソースは、ＰチャネルトランジスタＱＰ６のドレイン及びＰチャネルトランジスタＱＰ８のソースに接続されており、ゲートには、入力反転信号が供給される。
ＮチャネルトランジスタＱＮ５のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ７のドレインにそれぞれ接続されており、ゲートには、入力信号が供給される。ＮチャネルトランジスタＱＮ５のドレインとＰチャネルトランジスタＱＰ７のドレインとの接続点であるノードｎ３から、出力信号が外部回路に供給される。
【００３３】
ＮチャネルトランジスタＱＮ６のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ８のドレインにそれぞれ接続されており、ゲートには、入力反転信号が供給される。ＮチャネルトランジスタＱＮ６のドレインとＰチャネルトランジスタＱＰ８のドレインとの接続点であるノードｎ４から、出力信号の反転信号を出力可能である。
ＮチャネルトランジスタＱＮ７のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ６のドレインに、それぞれ接続されており、ゲートには、入力信号が供給される。ＮチャネルトランジスタＱＮ７のドレインとＰチャネルトランジスタＱＰ９のドレインとの接続点であるノードｎ１は、ＰチャネルトランジスタＱＰ６のゲートに接続されている。
【００３４】
ＮチャネルトランジスタＱＮ８のソースは、接地電位ＶＳＳに、ドレインは、ＰチャネルトランジスタＱＰ１０のドレインに、それぞれ接続されており、ゲートには、入力反転信号が供給される。ＮチャネルトランジスタＱＮ８のドレインとＰチャネルトランジスタＱＰ１０のドレインとの接続点であるノードｎ２は、ＰチャネルトランジスタＱＰ５のゲートに接続されている。
【００３５】
次に、レベル変換回路５０の動作について説明する。
制御信号がネゲートされている場合（ハイレベルの場合）、トランジスタＱＰ４はオフ状態となり、トランジスタＱＰ５，ＱＰ６のソースには電源電位が供給されず、レベル変換回路５０は動作しない。
【００３６】
一方、制御信号がアサートされている場合（ローレベルの場合）、トランジスタＱＰ４はオン状態となり、トランジスタＱＰ５，ＱＰ６のソースに高電位側の電源電位ＨＶＤＤが供給され、レベル変換回路５０は動作する。
【００３７】
ここでは、初期において、入力信号がローレベル（接地電位ＶＳＳ）、入力反転信号がハイレベル（電源電位ＬＶＤＤ）、出力信号がハイレベル（電源電位ＨＶＤＤ）で安定しているものとする。そして、入力信号がローレベルからハイレベルに、入力反転信号がハイレベルからローレベルにそれぞれ変化すると、ＮチャネルトランジスタＱＮ５，ＱＮ７、及び、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオン状態になり、ＮチャネルトランジスタＱＮ６，ＱＮ８、及び、ＰチャネルトランジスタＱＰ７，ＱＰ９がオフ状態になる。
【００３８】
ＮチャネルトランジスタＱＮ５がオン状態となり、ＰチャネルトランジスタＱＰ７がオフ状態となることにより、出力信号は、ハイレベル（電源電位ＨＶＤＤ）からローレベル（接地電位ＶＳＳ）に変化する。
また、ＮチャネルトランジスタＱＮ７がオン状態となることにより、ノードｎ１の電位は、接地電位ＶＳＳに降下してゆく。一方、ＮチャネルトランジスタＱＮ８がオフ状態となっても、ノードｎ２の電位は、ノードｎ１の電位に依存するため、ノードｎ１の電位が十分に降下するまで変化しない。
【００３９】
ノードｎ１の電位が十分に降下すると、ＰチャネルトランジスタＱＰ６がオン状態となり、ＰチャネルトランジスタＱＰ６のドレイン、ＰチャネルトランジスタＱＰ８のソース、及び、ＰチャネルトランジスタＱＰ１０のソースの接続点であるノードｎ６の電位は、高電位側の電源電位ＨＶＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＱＮ６，ＱＮ８がオフ状態に、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオン状態になっているため、ノードｎ２、ｎ４の電位は、ローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＨＶＤＤ）に変化する。また、ノードｎ２の電位の上昇を受けて、ＰチャネルトランジスタＱＰ５は、オフ状態になる。
【００４０】
次に、入力信号がハイレベル（電源電位ＬＶＤＤ）からローレベル（接地電位ＶＳＳ）に、入力反転信号がローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＬＶＤＤ）にそれぞれ変化すると、ＮチャネルトランジスタＱＮ５，ＱＮ７、及び、ＰチャネルトランジスタＱＰ８，ＱＰ１０がオフ状態になり、ＮチャネルトランジスタＱＮ６，ＱＮ８、及び、ＰチャネルトランジスタＱＰ７，ＱＰ９がオン状態になる。
【００４１】
ＮチャネルトランジスタＱＮ６がオン状態となり、ＰチャネルトランジスタＱＰ８がオフ状態となることにより、ノードｎ４の電位は、ハイレベル（電源電位ＨＶＤＤ）からローレベル（接地電位ＶＳＳ）に変化する。
また、ＮチャネルトランジスタＱＮ８がオン状態となることにより、ノードｎ２の電位は、接地電位ＶＳＳに降下してゆく。一方、ＮチャネルトランジスタＱＮ７がオフ状態となっても、ノードｎ１の電位は、ノードｎ２の電位に依存するため、ノードｎ２の電位が十分に降下するまで変化しない。
【００４２】
ノードｎ２の電位が十分に降下すると、ＰチャネルトランジスタＱＰ５がオン状態となり、ＰチャネルトランジスタＱＰ５のドレイン、ＰチャネルトランジスタＱＰ７のソース、及び、ＰチャネルトランジスタＱＰ９のソースの接続点であるノードｎ５の電位は、高電位側の電源電位ＨＶＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＱＮ５，ＱＮ７がオフ状態に、ＰチャネルトランジスタＱＰ７，ＱＰ９がオン状態になっているため、ノードｎ１、ｎ３の電位は、ローレベル（接地電位ＶＳＳ）からハイレベル（電源電位ＨＶＤＤ）に変化し、出力信号はハイレベル（電源電位ＨＶＤＤ）となる。また、ノードｎ１の電位の上昇を受けて、ＰチャネルトランジスタＱＰ６がオフ状態になる。
【００４３】
このように、レベル変換回路５０においては、出力信号を外部回路に供給するためのノードｎ３及びｎ４と、レベル変換回路５０内部を制御するためのノードｎ１及びｎ２とを分離している。そして、ノードｎ１の電位を引き下げるＮチャネルトランジスタＱＮ７とノードｎ３の電位を引き下げるＮチャネルトランジスタＱＮ５とを別個に有しており、さらに、ノードｎ２の電位を引き下げるＮチャネルトランジスタＱＮ８とノードｎ４の電位を引き下げるＮチャネルトランジスタＱＮ６とを別個に有している。
【００４４】
このレベル変換回路５０において、出力信号の立ち上がり速度は、ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力に依存する。ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力を大きくすることにより、出力信号の立ち上がりを早めることができる。
また、出力信号の立ち下がり速度は、ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力に依存する。ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を大きくすることにより、出力信号の立ち下がりを早めることができる。
【００４５】
先に説明した従来のレベル変換回路（図５参照）においては、Ｐ1（Ｐ2）のサイズを大きくすることによって、ＯＵＴA（ＯＵＴB）の立ち上がりを早くすることができるが、反面、Ｐ1とＮ1（Ｐ2とＮ2）のサイズ比が小さくなり、Ｎ1（Ｎ2）のドライブ能力（ＯＵＴA又はＯＵＴBをＶＳＳに引き下げるための能力）が相対的に不足することにより、ＯＵＴA（ＯＵＴB）の立ち下がりが遅くなるという不都合を招く。
【００４６】
これに対し、レベル変換回路５０においては、ＰチャネルトランジスタＱＰ５とＮチャネルトランジスタＱＮ７との間にＰチャネルトランジスタＱＰ９を、ＰチャネルトランジスタＱＰ６とＮチャネルトランジスタＱＮ８との間にＰチャネルトランジスタＱＰ１０をそれぞれ挿入している。ＰチャネルトランジスタＰ５及びＰ６のソース〜ドレイン間抵抗は、ゲート電位がローレベルの場合数十Ω〜数百Ω程度、ゲート電位がハイレベルの場合数十Ω〜数百ｋΩ程度となる。そのため、これらのＰチャネルトランジスタＱＰ９及びＱＰ１０のソース〜ドレイン間抵抗による電位降下により、ＰチャネルトランジスタＱＰ５及びＱＰ６並びにＮチャネルトランジスタＱＮ７及びＱＮ８のサイズにかかわらず、ノードｎ１及びノードｎ２をローレベルとすることができる。従って、ＰチャネルトランジスタＱＰ５〜ＱＰ８のドライブ能力決定に当たっては、出力信号の立ち上がり特性だけを考慮すればよい。また、ＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力決定に当たっては、出力信号の立ち下がり特性だけを考慮すればよい。従って、出力信号の立ち下がりと立ち上がりを共に早くすることができる。
【００４７】
また、ＰチャネルトランジスタＱＰ５〜ＱＰ８並びにＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を大きくすることにより、出力信号の負荷回路による影響を小さくすることができる。また、ＰチャネルトランジスタＱＰ５〜ＱＰ８並びにＮチャネルトランジスタＱＮ５及びＱＮ６のドライブ能力を必要に応じて変更することができ、設計上の自由度を高くすることができる。
【００４８】
なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１（図１参照）の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。
【００４９】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路６０は、レベル変換回路７０と、保護回路８０とを含んでいる。保護回路８０は、電源電位供給回路８１と、プルアップ回路８２とを含んでいる。
【００５０】
先に説明した第１，第２の実施形態においては、制御信号はアクティブローであったが、本実施形態では、制御信号はアクティブハイとなっている。
【００５１】
レベル変換回路７０の回路構成は、先に説明したレベル変換回路２０（図１参照）とほぼ同様であるが、トランジスタＱＰ２，ＱＰ３のソースが高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＮ２，ＱＮ３のソースが電源電位供給回路８１に接続されている点が異なっている。
【００５２】
電源電位供給回路８１は、ＮチャネルトランジスタＱＮ１１を含んでいる。トランジスタＱＮ１１のゲートには、制御信号が外部から供給される。トランジスタＱＮ１１のソースは、接地電位ＶＳＳに接続されており、トランジスタＱＮ１１のドレインは、トランジスタＱＮ２，ＱＮ３のソースに接続されている。
【００５３】
プルアップ回路８２は、ＰチャネルトランジスタＱＰ１１を含んでいる。トランジスタＱＰ１１のゲートには、制御信号が供給される。トランジスタＱＰ１１のソースは、高電位側の電源電位ＨＶＤＤに接続されており、トランジスタＱＰ１１のドレインは、トランジスタＱＰ３，ＱＮ３のドレインに接続されている。
【００５４】
次に、レベルシフタ回路６０の動作について説明する。
制御信号がアサートされている場合（ハイレベルの場合）、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ２，ＱＮ３のソースに接地電位ＶＳＳが供給される。
【００５５】
ここで、入力信号がハイレベル（電源電位ＬＶＤＤ）のとき、入力反転信号はローレベル（接地電位ＶＳＳ）となる。このとき、トランジスタＱＮ２はオン状態となり、トランジスタＱＰ３のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ３はオン状態となる。また、トランジスタＱＮ３はオフ状態となり、トランジスタＱＰ２は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ハイレベル（電源電位ＨＶＤＤ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。なお、制御信号がアサートされている場合、トランジスタＱＰ１１は、オフ状態となる。
【００５６】
また、入力信号がローレベル（接地電位ＶＳＳ）のとき、入力反転信号はハイレベル（電源電位ＬＶＤＤ）となる。このとき、トランジスタＱＮ３はオン状態となり、トランジスタＱＰ２のゲートにローレベル（接地電位ＶＳＳ）が供給され、トランジスタＱＰ２はオン状態となる。また、トランジスタＱＮ２はオフ状態となり、トランジスタＱＰ３は、オフ状態となる。従って、トランジスタＱＰ３とトランジスタＱＮ３の接続点から、ローレベル（接地電位ＶＳＳ）の出力信号がレベルシフタ回路１０の後段の回路に供給される。
【００５７】
一方、制御信号がネゲートされている場合（ローレベルの場合）、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＮ２，ＱＮ３のソースには接地電位ＶＳＳが供給されず、レベル変換回路７０は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路７０内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＰ１１はオン状態となり、出力信号は電源電位ＨＶＤＤにプルアップされるので、レベルシフタ回路６０の後段の回路内に貫通電流が流れることもない。
【００５８】
ここで、制御信号として、レベルシフタ回路６０の前段の回路の電源のオン／オフを制御する信号を用いることとしても良い。すなわち、制御信号がアサートされている場合、レベルシフタ回路６０の前段の回路に電源が供給され、制御信号がネゲートされている場合、レベルシフタ回路６０の前段の回路に電源が供給されないこととしても良い。このようにすれば、制御信号がアサートされている間は、入力信号がハイインピーダンスになることがない。一方、制御信号がネゲートされている間、入力信号がハイインピーダンスになることがあり得るが、レベル変換回路７０には接地電位ＶＳＳが供給されないため、レベル変換回路７０内に貫通電流が流れることはない。また、プルアップ回路８２によって出力信号がプルアップされるため、レベルシフタ回路６０の後段の回路に貫通電流が流れることもない。
【００５９】
なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。
【００６０】
次に、本発明の第４の実施形態について説明する。
図４は、本発明の第４の実施形態に係るレベルシフタ回路の回路構成の概要を示す図である。このレベルシフタ回路９０は、先に説明した第３の実施形態におけるレベル変換回路７０に代えてレベル変換回路１００を含んでいる。
【００６１】
レベル変換回路１００の回路構成は、先に説明したレベル変換回路５０（図２参照）とほぼ同様であるが、ＰチャネルトランジスタＱＰ５，ＱＰ６のソースが高電位側の電源電位に接続されており、ＮチャネルトランジスタＱＮ５〜ＱＮ８のソースが電源電位供給回路８１に接続されている点が異なっている。
【００６２】
制御信号がネゲートされている場合（ローレベルの場合）、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＮ５〜ＱＮ８のソースには接地電位ＶＳＳが供給されず、レベル変換回路１００は動作しない。このとき、入力信号がハイインピーダンスであっても、レベル変換回路１００内に貫通電流が流れることはない。また、制御信号がネゲートされている場合、トランジスタＱＰ１１はオン状態となり、出力信号は電源電位ＨＶＤＤにプルアップされるので、レベルシフタ回路９０の後段の回路内に貫通電流が流れることもない。
【００６３】
一方、制御信号がアサートされている場合（ハイレベルの場合）、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ２，ＱＮ３のソースに接地電位ＶＳＳが供給され、レベル変換回路１００は、先に説明したレベル変換回路５０（図２参照）と同様に動作する。なお、制御信号がアサートされている場合、トランジスタＱＰ１１はオフ状態となる。
【００６４】
なお、本実施形態において、制御信号がネゲートされている場合に、インバータＩＮＶ１の電源電位（ここでは、ＬＶＤＤ及び／又はＶＳＳ）が遮断されるようにしても良い。
【産業上の利用可能性】
【００６５】
本発明は、レベルシフタ回路において利用可能である。このレベルシフタ回路は、半導体集積回路において、例えば、Ｉ／Ｏセル等に利用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るレベルシフタ回路の回路の概要を示す図。
【図２】本発明の第２の実施形態に係るレベルシフタ回路の回路の概要を示す図。
【図３】本発明の第３の実施形態に係るレベルシフタ回路の回路の概要を示す図。
【図４】本発明の第４の実施形態に係るレベルシフタ回路の回路の概要を示す図。
【図５】従来のレベル変換回路を示す図。
【符号の説明】
【００６７】
１０，４０，６０，９０  レベルシフタ回路、  ２０，５０，７０，１００  レベル変換回路、  ３０，８０  保護回路、  ３１，８１  電源電位供給回路、  ３２  プルダウン回路、  ８２  プルアップ回路、  ＩＮＶ１  インバータ、  ＱＰ１，ＱＰ２，…  Ｐチャネルトランジスタ、  ＱＮ１，ＱＮ２，…  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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