(57)【要約】      （修正有）【課題】システム・オン・チップ装置のような電気回路に適した、入力信号のＤＣレベルの変化に感受性がない、改善した入力バッファ増幅器を提供する。【解決手段】入力バッファ増幅器は、シングルエンド入力部と、差動出力部とを含む。この入力端子は、２つのトランジスタＴ１およびＴ２を含む第１差動段２と、２つのトランジスタＴ３およびＴ４を含む第２差動段３とに接続されている。該第１差動段２および第２差動段３は、例えば、電流ミラー１０および２０のような、第１および第２の負荷に、さらに接続されている。これらの負荷は、出力端子ＯＵＴＰおよびＯＵＴＮにおいて差動出力を供給するために、接続されている。入力信号は、バイアス回路４に接続されていて、その基準電圧Ｖｒｅｆは、該入力信号のＤＣレベルに追従する。【選択図】図２
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【特許請求の範囲】
【請求項１】
システム・オン・チップ装置のような電気回路のための、入力バッファ増幅器（１）であって、シングルエンド入力端子（Ｉｎ）と、差動出力端子（ＯＵＴＰ、ＯＵＴＮ）とを含む入力バッファ増幅器（１）において、
該入力端子（Ｉｎ）が、２つのトランジスタ（Ｔ１、Ｔ２）を含む第１差動段（２）と、２つのトランジスタ（Ｔ３、Ｔ４）を含む第２差動段（３）とに接続されており、該第１および第２の差動段（２、３）が、該出力端子（ＯＵＴＰ、ＯＵＴＮ）に差動出力を供給するために接続されているそれぞれの負荷に、さらに接続されていることを特徴とする、入力バッファ増幅器（１）。
【請求項２】
上記第１および第２の差動段（２、３）に接続されている負荷が、出力端子（ＯＵＴＰ、ＯＵＴＮ）において差動出力を供給するために接続されている、第１および第２の電流ミラー（１０、２０）を含む、請求項１に記載の入力バッファ増幅器（１）。
【請求項３】
上記第１差動段（２）において、上記トランジスタ（Ｔ１）のゲートが、上記入力端子（Ｉｎ）に接続され、上記トランジスタ（Ｔ１、Ｔ２）のソースが電流源（５）に接続され、トランジスタ（Ｔ１、Ｔ２）のドレインが、上記第１電流ミラー（１０）のトランジスタ（Ｔ５、Ｔ６）のソースに接続されている、請求項２に記載の入力バッファ増幅器（１）。
【請求項４】
上記第２差動段（３）において、上記トランジスタ（Ｔ４）のゲートが、上記入力端子（Ｉｎ）に接続され、上記トランジスタ（Ｔ３、Ｔ４）のソースが電流源（５）に接続され、トランジスタ（Ｔ３、Ｔ４）のドレインが、上記第２電流ミラー（２０）のトランジスタ（Ｔ７、Ｔ８）のソースに接続されている、請求項２または３に記載の入力バッファ増幅器（１）。
【請求項５】
上記第１および第２の差動段（２、３）のトランジスタ（Ｔ２、Ｔ３）のゲートが、相互接続されている、請求項１〜４のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項６】
上記第１および第２の電流ミラー（１０、２０）のそれぞれのトランジスタ（Ｔ６、Ｔ８）のソースが、上記出力端子（ＯＵＴＰ、ＯＵＴＮ）に接続されている、請求項２〜５のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項７】
上記差動段（２、３）のトランジスタ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）が、ｎｍｏｓトランジスタを含む、請求項１〜６のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項８】
上記電流ミラー（１０、２０）が、ｐｍｏｓトランジスタを含む、請求項２〜７のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項９】
上記第１および第２の差動段（２、３）に接続されている負荷が、第１および第２の折り返し縦続または負荷抵抗を含み、該第１および第２の折り返し縦続または負荷抵抗が、出力端子（ＯＵＴＰ、ＯＵＴＮ）において差動出力を供給するために接続されている、請求項１に記載の入力バッファ増幅器（１）。
【請求項１０】
１つ以上のクロック入力部と、請求項１〜９のいずれか１項に記載の入力バッファ増幅器（１）とを含むことを特徴とする、該複数のクロック入力部を含む電気回路。
【請求項１１】
システム・オン・チップである、請求項１０に記載の電気回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の属する技術分野］
本発明は、増幅器分野に関し、特に請求項1に定義するような入力バッファ増幅器に関する。
【０００２】
［発明の背景］
システム・オン・チップ（ＳｏＣ）は、電子システムの全構成要素を単一のチップの中に集積したものである。該ＳｏＣは、デジタル機能と、アナログ機能と、混合信号機能と、無線周波数機能とを、全て同一のチップ上に含む。つまり、ＳｏＣ装置は、極めて異なる機能を持つ複数のサブシステムを含む。ＳｏＣ設計は、マルチ・チップシステムに取って代わり、通常、マルチ・チップシステムより、省電力消費および低費用であり、高い信頼性を有する。
【０００３】
一般的に、ＳｏＣのインターフェースは、設定可能な論理ブロックと、設定可能なＩ／Ｏブロックと、およびプログラム可能な配線部とから構成される。クロックの電気回路構成要素は、クロック信号を各論理ブロックへ出力させ、例えばメモリーのような他の論理資源が、利用可能になりえる。クロックシステムは、上記ＳｏＣのＩ／Ｏ信号の同期化、および、該チップの機能性のために必要である。設定可能なＩ／Ｏブロックは、信号をチップに発信して、該信号を転送するために使用される。該Ｉ／Ｏブロックは、入力バッファと、出力バッファと、２つのフリップフロップとから構成されている。一方のフリップフロップを用いて、出力信号をクロックして、チップから出力される信号の、クロック・出力間の遅延を短縮し、他方のフリップフロップを用いて、チップ入力を記録して、装置保持時間の要件を低減する。
【０００４】
ＳｏＣ装置のクロック入力は、結合容量に対する感度が高い。該結合は、ジッターの原因となり、位相ノイズおよび類似の障害とみなされる。従って、ＳｏＣのクロック装置の入力バッファは、該ＳｏＣ内での結合によって生じる、該位相ノイズおよび障害を避けるために、十分な利得をもつ必要がある。
【０００５】
さらに、クロック信号は、複数のプラットホームにおいて、ＤＣ（直流）レベルを持つ正弦波形を有する。該ＤＣレベルは、標準化されていないので、各基準により異なることがある。従って、上記クロック装置の入力バッファは、入力信号のＤＣレベルに対して、感度があってはならない。
【０００６】
この課題は、従来技術に基づいて、バッファの入力時に、高域フィルタリングを行う（交流結合）シングルエンド増幅器を使用することにより解決できる。つまり、静的要素を、時間とともに変化する信号の要素だけを残して、増幅器への信号入力から除去するための回路が含まれている。該従来技術の解決方法を、図１で模式的に説明する。
【０００７】
しかしながら、上記解決方法は、複数の欠点を有している。起動時および電源を切る時に、入力バッファの下バンド幅が制限されていることにより、シナリオ的問題が発生する。該入力バッファの最大利得を得るために、入力のＤＣ点は、フィードバックループが不安定になりやすいので、入力周波数範囲を限定するように、調整されることが多い。
【０００８】
上記のことから、例えばＳｏＣ装置のような電気回路構成要素の入力バッファの機能を改善することが望ましいのは、明白である。
【０００９】
［発明の概要］
本発明の目的は、例えばシステム・オン・チップ装置のような電気回路構成要素に、改善した入力バッファ増幅器を提供することである。さらに詳しく言えば、本発明の目的は、オン・チップ結合に対して感度が低い入力バッファを提供することである。
【００１０】
本発明の他の目的は、入力信号のＤＣレベルの変化に感受性がない、例えばシステム・オン・チップ装置のような電気回路に、改善した入力バッファ増幅器を提供することである。
【００１１】
本発明のさらに他の目的は、入力バッファ増幅器の利得を低減しない入力バッファ増幅器を提供することである。つまり、それでも尚、可能な限りの高利得を提供し、その結果位相ノイズおよび他の障害の作用を減少させる、入力バッファ増幅器を提供することである。
【００１２】
本発明のさらに他の目的は、電源入力直後に、適正電圧を供給し、その結果、上記従来技術の解決方法の起動時および電源を切る時の課題を、解決するかまたは多少とも軽減する、入力バッファ増幅器を提供することである。
【００１３】
数ある目的の中でも、これら上記の目的は、請求項1に記載の入力バッファ増幅器と、請求項１０に記載の該入力バッファ増幅器を備えた電気回路装置とによって達成される。本発明を用いて、シングルエンド入力部および差動出力部を有する高利得の増幅器が提供される。
【００１４】
本発明に従い、例えばシステム・オン・チップ装置のような電気回路に適した、入力バッファ増幅器を提供する。該入力バッファ増幅器は、シングルエンド入力部と、差動出力部とを含む。該差動出力部は、２つのトランジスタを含む第１差動段と、２つのトランジスタを同様に含む第２差動段とが接続された入力端子を、備えることにより完成する。該第１および該第２の差動段は、出力端子において、差動出力を供給するように接続された第１および第２の負荷に、さらに接続している。本発明を用いて、例えばシステム・オン・チップ装置内での使用に適した、改善された入力装置を提供する。本発明は、Ｓｏｃに加えて他の電気回路にも有効である。本発明の入力装置は、入力信号のＤＣ偏差に対して感度がない。さらに、本発明を用いて、従来技術の解決方法で示したような、装置の起動時および電源を切る時に関する課題は、解決される。つまり、該入力バッファ増幅器により再生された出力信号は、ほぼすぐに入力信号の形に適合する。
【００１５】
本発明の形態では、第１および第２の負荷は、上記出力端子において差動出力を出力するように接続している、第１および第２の電流ミラーである。上記形態は、高利得を提供し、好ましい実施形態である。他の実施形態において、負荷は、第１および第２の折り返し縦続として実施され、さらに他の実施形態においては、負荷抵抗として実施される。
【００１６】
本発明のその他の特徴および本発明の利点は、以下に示す本発明の好ましい実施形態の詳細な説明と、添付の図面とから明白であろう。ただし、図面はもっぱら説明の目的で示すのであり、従って、該図面は本発明を限定するものではない。
【００１７】
〔図面の簡単な説明〕
図１は、従来技術の解決方法を図解により説明するものである。図２は、本発明の第１の実施形態を説明するものである。図３は、本発明の第２の実施形態を説明するものである。
【００１８】
［好ましい実施形態の詳細な説明］
入力バッファ増幅器、もしくは、以下に示す入力バッファまたは簡単にバッファは、１つの回路と別の回路との間に、バッファリングを提供する増幅器である。通常、バッファ増幅器は、高インピーダンスレベルを有する第１回路から、より低いインピーダンスレベルを有する第２回路へ、電圧を移すために用いられている。間に設置された該バッファ増幅器により、第２回路が、第１回路を受け入れ難いほど負荷しないようにし、該第１回路の望ましい操作を妨げないようにする。
【００１９】
図２は、本発明の第１の実施形態を示す。本発明に従って、入力バッファ増幅器回路１は、２つの差動段を用いることによって実施される。この入力バッファ１はシングルエンド入力端子Ｉｎと、差動出力端子ＯＵＴＰおよびＯＵＴＮとを含む。図２で、第1差動段は、参照符号２によって表示され、第２差動段は、参照符号３によって表示される。差動出力部は、オン・チップ結合に対して感度が低く、この特徴は、本発明において、高利得および低電流バッファを提供するために用いられている。この図では、該第１差動段２は、トランジスタＴ１およびＴ２を含み、該第２差動段３は、トランジスタＴ３およびＴ４を含む。
【００２０】
上記入力信号は、上記第１差動段２および上記第２差動段３に入力される。さらに詳しく言えば、該入力信号は、該第１差動段２の第１トランジスタＴ１のゲートに入力され、第４トランジスタＴ４のゲートに、または、該第２差動段３に入力される。バイアス電圧Ｖｒｅｆは、バイアス回路２から供給され、その電圧は、電流が低減したときに、しきい値電圧を決定する。これらのトランジスタには、線形動作のためにバイアスをかける必要がある。つまり、バイアス回路４は、従来どおり、選択され得る。しかしながら、その他の負荷が選択されることもあり得る。
【００２１】
上記第１差動段２において、第１トランジスタＴ１のゲートは、入力端子Ｉｎに接続されている。トランジスタＴ１およびＴ２のソースは、電流源５に接続し、トランジスタＴ１およびＴ２は、ドレインは第１電流ミラーのトランジスタＴ５およびＴ６のソースに接続している（後に詳述する）。
【００２２】
上記第２差動段３は、上記第１差動段と均等である。従って、上記第４トランジスタＴ４のゲートは、上記入力端子Ｉｎに接続し、トランジスタＴ３およびＴ４のソースは、上記電流源５に接続し、トランジスタＴ３およびＴ４のドレインは、第２電流ミラーのトランジスタＴ７およびＴ８のソースに接続されている（後に詳述する）。
【００２３】
上記第１および第２の差動段２および３の、トランジスタＴ２およびＴ３のゲートは、相互接続されている。
【００２４】
公知のように、電流ミラーは、一方の能動素子を介して流れる電流を、回路の他方の能動素子において、該電流を制御することによって複製するために、設計された回路である。それによって、出力電流を負荷に関係なく一定に保つことが出来る。電流ミラーは、高出力インピーダンスを有する。つまり、ＲＯＵＴは大きく、ＣＯＵＴは小さい。該電流ミラーの出力インピーダンスは、非常に高いが、頻繁に低下する。本発明の発明者は、電流ミラーを、入力バッファの差動出力段として実施するという効果を実現した。
【００２５】
本発明において用いられている電流ミラー回路は、カスコード構造であることが好ましい。しかし、電流ミラーは、本発明の好ましい実施形態であるけれども、電流ミラー以外の他の負荷も可能であることが分かる。例えば、電流ミラーの代わりに、折り返し縦続、負荷抵抗、または、当業者に知られているその他の適切な負荷を用いることが出来る。
【００２６】
従って、上記入力バッファ回路１は、上記差動段２および３のための負荷のような電流ミラーを、さらに含む。第１電流ミラー１０は、トランジスタＴ５およびＴ６を含み、それらのドレインは、供給端子ＶＤＤと結合し、それらのゲートは互いに結合している。トランジスタＴ５のゲートは、同様に、そのソースに接続されている。トランジスタＴ５のソースは、出力部ＯＵＴＰと結合されている。
【００２７】
第２電流ミラー２０は、上記第１電流ミラー１０と同一であり、トランジスタＴ７およびＴ８を含み、それらのドレインは、供給端子ＶＤＤと結合し、かつ、それらのゲートは互いに結合している。トランジスタＴ７のゲートは、同様に、そのソースに接続されている。トランジスタＴ８のソースは、出力ＯＵＴＮと結合している。
【００２８】
上記第１電流ミラー１０は、上記第１差動段２のトランジスタに接続しており、上記第２電流ミラー２０は、上記第２差動段３のトランジスタに接続している。さらに詳しく言えば、該第１差動段２および第２差動段３の、トランジスタのドレインは、該電流ミラー１０および２０の対応するトランジスタのソースに接続している。
【００２９】
これらの電流ミラーにおいて、各差動段からの電流が映し出される。従って、上記第２差動段は、ＯＵＴＮとＯＵＴＰにおいて、それぞれ、差動モード出力信号を生成する。
【００３０】
上記出力信号は、上記トランジスタＴ６およびＴ８の差動ドレイン電流であり、差動出力電圧を供給する。従って、上記差動段２および３と、それらの電流ミラー１０および２０とは、該出力信号の逆極性を提供するために、接続されている。
【００３１】
上記入力信号は、バイアス回路４に接続されていて、その基準電圧は、Ｖｒｅｆによって表示される。該入力信号のＤＣレベルが低下した場合は、Ｖｒｅｆも低下し、該入力信号のＤＣレベルが増加した場合は、Ｖｒｅｆも増加する。違う表現をすれば、該基準電圧Ｖｒｅｆは、該入力信号のＤＣレベルに追従する。本発明の一実施形態において、両入力のＤＣレベルは、電圧Ｖｒｅｆを供給する基準電流源により設定される。
【００３２】
図３は、上記実施形態に類似した、本発明の第２実施形態を示す。この実施形態において、典型的なバイアス回路を示す。該バイアス回路により、結合容量を完全に排除できる。低域フィルタリングを行うので、低域フィルタが含まれている。例えば、上記入力信号を低域フィルタリングするために、ＲＣ回路（抵抗キャパシタフィルタ）を用いてもよい。
【００３３】
従って、本発明は、高利得と、１つの増幅器段と組み合わされた逆極性とを有する２つの差動段を用いて、差動出力部へのシングルエンド入力を提供する。各差動段は、好ましい一実施形態において、負荷として２つのｐｍｏｓトランジスタを有する、２つのｎｍｏｓトランジスタを含む。つまり、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）は、ｎ型またはｐ型半導体材料のチャネルからなる。別の実施形態において、バイポーラ・トランジスタ、またはＭＥＳＦＥＴ（金属半導体電界効果型トランジスタ）のような他の能動素子を用いても良いことが分かる。
【００３４】
本発明の上記入力バッファはＣＭＯＳ（相補型金属酸化膜半導体）入力バッファであることが好ましい。なぜなら、ＣＭＯＳ装置が、電力を少量しか使わず、他のロジックの形態ほど多く発熱しないからである。さらに、ＣＭＯＳによって、チップの論理機能の密度を上げることができる。このことは、システム・オン・チップ装置のような電気回路の設計において、明らかに重要である。しかしながら、ＣＭＯＳ以外の他の技術も、想定可能である。
【００３５】
要約すると、本発明は、システム・オン・チップ装置のような電気回路内の使用に適した改善された入力装置を提供する。上記差動出力信号は、ＤＣに対して感度が低い。つまり、上記差動出力信号は、高い同相除去比を備え、再増幅後、該差動出力信号は、チップの上のクロックとして通常用いられている電源レイル・ツー・レイル信号に、変換されうる。従って、本発明の入力装置は、入力信号のＤＣ偏差に対して感度がない。さらに、本発明を利用して、従来技術の解決方法が示すような、装置の起動時および電源を切る時に関する課題は、解決できる。つまり、上記入力バッファにより再生された出力信号は、ほぼすぐに、入力信号の形に適合する。
【００３６】
本発明は、上述の詳細な説明において、本発明の特定の典型的な実施形態に関して、本発明を説明してきた。それに加えて、請求項に記載するように、本発明の範囲から逸脱することなく、様々な変更および修正を行ってもよい。従って、本発明の明細書と図面を、限定の意図においてより、むしろ、説明の意図において考慮する必要がある。
【００３７】
〔先行技術文献〕
アメリカ合衆国特許第５，２２５，７９１  Ａ号明細書
アメリカ合衆国特許出願公開第２００５／２１２５５９  Ａ１号明細書
アメリカ合衆国特許第６，９４３，６１８  Ｂ１号明細書
アメリカ合衆国特許出願公開第２００４／０６１５４４  Ａ１号明細書
【図面の簡単な説明】
【００３８】
【図１】図１は、従来技術の解決方法を図解により説明するものである。
【図２】図２は、本発明の第１の実施形態を説明するものである。
【図３】図３は、本発明の第２の実施形態を説明するものである。
【図１】
2007300632.tif 000003
【図２】
2007300632.tif 000004
【図３】
2007300632.tif 000005
【手続補正書】
【提出日】平成19年7月3日(2007.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システム・オン・チップ装置のような電気回路のための、入力バッファ増幅器（１）であって、シングルエンド入力端子（Ｉｎ）と、差動出力端子（ＯＵＴＰ、ＯＵＴＮ）とを含む入力バッファ増幅器（１）において、
該入力端子（Ｉｎ）が、２つのトランジスタ（Ｔ１、Ｔ２）を含む第１差動段（２）と、２つのトランジスタ（Ｔ３、Ｔ４）を含む第２差動段（３）とに接続されており、該第１および第２の差動段（２、３）が、該出力端子（ＯＵＴＰ、ＯＵＴＮ）に差動出力を供給するために接続されているそれぞれの負荷に、さらに接続され、
該入力バッファ増幅器が、該入力端子に結合されて該入力信号のＤＣレベルに追従する制御電圧を生成する回路（４）をさらに含み、該差動段のしきい値電圧が該制御電圧によって制御される、入力バッファ増幅器（１）。
【請求項２】
上記第１および第２の差動段（２、３）に接続されている負荷が、出力端子（ＯＵＴＰ、ＯＵＴＮ）において差動出力を供給するために接続されている、第１および第２の電流ミラー（１０、２０）を含む、請求項１に記載の入力バッファ増幅器（１）。
【請求項３】
上記第１差動段（２）において、上記トランジスタ（Ｔ１）のゲートが、上記入力端子（Ｉｎ）に接続され、上記トランジスタ（Ｔ１、Ｔ２）のソースが電流源（５）に接続され、トランジスタ（Ｔ１、Ｔ２）のドレインが、上記第１電流ミラー（１０）のトランジスタ（Ｔ５、Ｔ６）のソースに接続されている、請求項２に記載の入力バッファ増幅器（１）。
【請求項４】
上記第２差動段（３）において、上記トランジスタ（Ｔ４）のゲートが、上記入力端子（Ｉｎ）に接続され、上記トランジスタ（Ｔ３、Ｔ４）のソースが電流源（５）に接続され、トランジスタ（Ｔ３、Ｔ４）のドレインが、上記第２電流ミラー（２０）のトランジスタ（Ｔ７、Ｔ８）のソースに接続されている、請求項２または３に記載の入力バッファ増幅器（１）。
【請求項５】
上記第１および第２の差動段（２、３）のトランジスタ（Ｔ２、Ｔ３）のゲートが、相互接続されている、請求項１〜４のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項６】
上記第１および第２の電流ミラー（１０、２０）のそれぞれのトランジスタ（Ｔ６、Ｔ８）のソースが、上記出力端子（ＯＵＴＰ、ＯＵＴＮ）に接続されている、請求項２〜５のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項７】
上記差動段（２、３）のトランジスタ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）が、ｎｍｏｓトランジスタを含む、請求項１〜６のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項８】
上記電流ミラー（１０、２０）が、ｐｍｏｓトランジスタを含む、請求項２〜７のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項９】
上記第１および第２の差動段（２、３）に接続されている負荷が、第１および第２の折り返し縦続または負荷抵抗を含み、該第１および第２の折り返し縦続または負荷抵抗が、出力端子（ＯＵＴＰ、ＯＵＴＮ）において差動出力を供給するために接続されている、請求項１に記載の入力バッファ増幅器（１）。
【請求項１０】
上記回路（４）が、低域フィルターを含んでいる、請求項１〜９のいずれか１項に記載の入力バッファ増幅器（１）。
【請求項１１】
１つ以上のクロック入力部と、請求項１〜１０のいずれか１項に記載の入力バッファ増幅器（１）とを含むことを特徴とする、該複数のクロック入力部を含む電気回路。
【請求項１２】
システム・オン・チップである、請求項１１に記載の電気回路。
【外国語明細書】
2007300632000001.pdf