(57)【要約】【課題】半導体ウエハに汚染が広がることを抑えることができる半導体ウエハの製造方法及び半導体ウエハを提供することを目的とする。【解決手段】半導体ウエハ５１の製造方法は、まず、ＳＯＩ形成領域１３とバルク形成領域とを分離する素子分離層１２を形成する。次に、ＳＯＩ形成領域１３にあるシリコン酸化膜１４を除去するべくレジスト膜１８を形成する。このとき、シリコン基板１１の周辺部１１ｂにあるレジスト膜に周辺リンス又は周辺露光を施さないことから、周辺部１１ｂの素子分離層１２が残る。そのあと、選択エピタキシャル成長によって、表面１１ａが露出するＳＯＩ形成領域１３のみシリコンゲルマニウム層１５及びシリコン層１６を成膜させる。周辺部１１ｂにシリコンゲルマニウム層１５を成膜させないことから、搬送系と周辺部１１ｂとが接触したとしても、汚染の原因であるシリコンゲルマニウム層１５と接触することが抑えられる。【選択図】図３
2007227606.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に酸化膜を形成する工程と、
前記半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層を前記半導体基板の周辺部を含めて形成する工程と、
前記ＳＯＩ形成領域にある前記酸化膜を選択的に除去して前記半導体基板を露出させる工程と、
前記半導体基板上における前記ＳＯＩ形成領域に第１半導体層を選択的にエピタキシャル成長によって成膜する工程と、
前記第１半導体層よりもエッチング速度が小さい第２半導体層を選択的にエピタキシャル成長によって前記第１半導体層の上に成膜する工程と、
前記半導体基板の前記周辺部を支持して前記半導体基板を引き続く工程に搬送する工程と、を有することを特徴とする半導体ウエハの製造方法。
【請求項２】
半導体基板上に酸化膜を形成する工程と、
前記半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層を前記半導体基板の周辺部を含めて形成する工程と、
前記ＳＯＩ形成領域にある前記酸化膜を選択的に除去して前記半導体基板を露出させる工程と、
前記半導体基板上における前記ＳＯＩ形成領域に第１半導体層を選択的にエピタキシャル成長によって成膜する工程と、
前記第１半導体層よりもエッチング速度が小さい第２半導体層を選択的にエピタキシャル成長によって前記第１半導体層の上に成膜する工程と、
前記半導体基板の前記周辺部を支持して前記半導体基板を引き続く工程に搬送する工程と、
素子領域周辺の前記第２半導体層及び前記第１半導体層の一部を除去して前記半導体基板を露出させる支持体穴を形成する工程と、
前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基板上に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、
を有することを特徴とする半導体ウエハの製造方法。
【請求項３】
請求項１又は２に記載の半導体ウエハの製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体ウエハの製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体ウエハの製造方法であって、
前記露出させる工程において、前記半導体基板上の前記酸化膜をエッチングによって部分的に除去するべくレジスト膜のうち前記周辺部にある前記レジスト膜を、周辺リンス又は周辺露光によって除去しないことを特徴とする半導体ウエハの製造方法。
【請求項５】
半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層が前記半導体基板の周辺部を含めて形成され、
前記ＳＯＩ形成領域における前記半導体基板上に、エピタキシャル成長によって成膜されたシリコンゲルマニウム層に代えて埋め込み絶縁層が形成され、
前記埋め込み絶縁層上に前記エピタキシャル成長によってシリコン層が形成されたＳＯＩ構造を有する半導体ウエハであって、
前記半導体ウエハを搬送する際に、搬送系と接触する前記半導体基板の前記周辺部に前記シリコンゲルマニウム層が形成されていないことを特徴とする半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの製造方法及び半導体ウエハに関し、特に、半導体ウエハにＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩ構造の上にトランジスタを低コストで形成できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。
【０００３】
上記ＳＢＳＩ法を用いて、半導体ウエハを構成するバルクシリコン基板にＳＯＩ構造を形成する方法を、図１１を参照しながら説明する。まずバルクシリコン基板１０１上に、ＳＯＩ形成領域１０２と他の領域とを分離する素子分離層１０３を形成する。次に、ＳＯＩ形成領域１０２を定義するためにＳＯＩ形成領域１０２に相当する部分が開口するレジストパターン（図示せず）を形成する。そのあと、レジストパターンをマスクとして、ＳＯＩ形成領域１０２にあるシリコン酸化膜（図示せず）を除去して、バルクシリコン基板１０１の表面１０１ａを露出させる。
【０００４】
これと同時に、バルクシリコン基板１０１を引き続く処理工程に搬送する際に、搬送系とバルクシリコン基板１０１とが接触する部分であるバルクシリコン基板１０１の周辺部１０１ｂにあるレジストパターンを、周辺リンス又は周辺露光を施して除去する。そして、このレジストパターンをマスクとしてエッチングすることにより、周辺部１０１ｂの素子分離層１０３を除去してバルクシリコン基板１０１の表面１０１ａを露出させる。次に、バルクシリコン基板１０１を引き続く処理工程に搬送し、バルクシリコン基板１０１上のＳＯＩ形成領域１０２に、シリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層（共に図示せず）をエピタキシャル成長させる。そのあと、上記したＳＢＳＩ法に従って形成することにより、半導体ウエハ１１１にＳＯＩ構造が配置される。
【０００５】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、エピタキシャル成長を行った際に、ＳＯＩ形成領域１０２とともにバルクシリコン基板１０１の表面１０１ａが露出する周辺部１０１ｂにも、シリコンゲルマニウム層がエピタキシャル成長される。これにより、バルクシリコン基板１０１を搬送する際に、周辺部１０１ｂに成長した汚染の原因であるシリコンゲルマニウム層と搬送系とが接触し、処理を行う炉の中にゲルマニウムが広がるという問題があった。加えて、炉の中に他の半導体ウエハを入れた際に、他の半導体ウエハがゲルマニウムに汚染されるという問題があった。
【０００７】
本発明は、半導体ウエハに汚染が広がることを抑えることができる半導体ウエハの製造方法及び半導体ウエハを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体ウエハの製造方法は、半導体基板上に酸化膜を形成する工程と、前記半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層を前記半導体基板の周辺部を含めて形成する工程と、前記ＳＯＩ形成領域にある前記酸化膜を選択的に除去して前記半導体基板を露出させる工程と、前記半導体基板上における前記ＳＯＩ形成領域に第１半導体層を選択的にエピタキシャル成長によって成膜する工程と、前記第１半導体層よりもエッチング速度が小さい第２半導体層を選択的にエピタキシャル成長によって前記第１半導体層の上に成膜する工程と、前記半導体基板の前記周辺部を支持して前記半導体基板を引き続く工程に搬送する工程と、を有する。
【０００９】
この方法によれば、ＳＯＩ形成領域のみ半導体基板を露出させるので、この酸化膜のないＳＯＩ形成領域のみにエピタキシャル成長によって選択的に第１半導体層及び第２半導体層を成膜させることができる。よって、引き続く工程に半導体基板を搬送する際、搬送系と半導体基板の周辺部とが接触したとしても、周辺部に汚染の原因である第１半導体層が形成されていないことから、第１半導体層と接触することを抑えることが可能となる。これにより、処理を行う炉を第１半導体層で汚染することが抑えられ、その結果、他の半導体基板に第１半導体層の汚染が広がることを抑えることができる。
【００１０】
上記目的を達成するために、本発明に係る半導体ウエハの製造方法は、半導体基板上に酸化膜を形成する工程と、前記半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層を前記半導体基板の周辺部を含めて形成する工程と、前記ＳＯＩ形成領域にある前記酸化膜を選択的に除去して前記半導体基板を露出させる工程と、前記半導体基板上における前記ＳＯＩ形成領域に第１半導体層を選択的にエピタキシャル成長によって成膜する工程と、前記第１半導体層よりもエッチング速度が小さい第２半導体層を選択的にエピタキシャル成長によって前記第１半導体層の上に成膜する工程と、前記半導体基板の前記周辺部を支持して前記半導体基板を引き続く工程に搬送する工程と、素子領域周辺の前記第２半導体層及び前記第１半導体層の一部を除去して前記半導体基板を露出させる支持体穴を形成する工程と、前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基板上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を有する。
【００１１】
この方法によれば、ＳＯＩ形成領域のみ半導体基板を露出させるので、この酸化膜のないＳＯＩ形成領域のみにエピタキシャル成長によって選択的に第１半導体層及び第２半導体層を成膜させることができる。よって、引き続く工程に半導体基板を搬送する際、搬送系と接触する半導体基板の周辺部と搬送系とが接触したとしても、周辺部に汚染の原因である第１半導体層が形成されていないことから、第１半導体層と接触することを抑えることが可能となる。これにより、処理を行う炉を第１半導体層で汚染することが抑えられ、他の半導体基板に第１半導体層の汚染が広がることを抑えることができる。その結果、第１半導体層に汚染されない半導体ウエハを提供することができる。
【００１２】
本発明に係る半導体ウエハの製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１３】
この方法によれば、選択エピタキシャル成長によって、酸化膜のないＳＯＩ形成領域のみ選択的にシリコンゲルマニウム層を成膜させ、酸化膜が形成された搬送系と接触する周辺部にシリコンゲルマニウム層を成膜させないので、半導体基板を搬送する際に搬送系とシリコンゲルマニウムとが接触することを抑えることが可能となる。これにより、シリコンゲルマニウムによる汚染を抑えることができる。
【００１４】
本発明に係る半導体ウエハの製造方法では、前記露出させる工程において、前記半導体基板上の前記酸化膜をエッチングによって部分的に除去するべくレジスト膜のうち前記周辺部にある前記レジスト膜を、周辺リンス又は周辺露光によって除去しない。
【００１５】
この方法によれば、半導体基板の周辺部にあるレジスト膜を除去しないので、レジスト膜をマスクとしてエッチングを行ったとしても、周辺部の酸化膜を半導体基板上に残すことができる。これにより、選択エピタキシャル成長によって、酸化膜のないＳＯＩ形成領域のみに汚染の原因である第２半導体層を成膜させることが可能となる。その結果、周辺部を支持して半導体基板を搬送する際に、搬送系とシリコンゲルマニウム層とが接触することを抑えることができる。
【００１６】
上記目的を達成するために、本発明に係る半導体ウエハは、半導体基板にＳＯＩ形成領域と他の領域とを分離する素子分離層が前記半導体基板の周辺部を含めて形成され、前記ＳＯＩ形成領域における前記半導体基板上に、エピタキシャル成長によって成膜されたシリコンゲルマニウム層に代えて埋め込み絶縁層が形成され、前記埋め込み絶縁層上に前記エピタキシャル成長によってシリコン層が形成されたＳＯＩ構造を有する半導体ウエハであって、前記半導体ウエハを搬送する際に、搬送系と接触する前記半導体基板の前記周辺部に前記シリコンゲルマニウム層が形成されていない。
【００１７】
この構成によれば、半導体基板におけるＳＯＩ形成領域のみ選択的にシリコンゲルマニウム層が形成され、半導体基板の周辺部にシリコンゲルマニウム層が成膜されていないので、半導体基板を搬送する際、搬送系と半導体基板の周辺部とが接触したとしても、搬送系と汚染の原因であるシリコンゲルマニウム層とが接触することを抑えることが可能となる。これにより、処理を行う炉をシリコンゲルマニウムで汚染することが抑えられ、その結果、他の半導体基板にシリコンゲルマニウムの汚染が広がることを抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体ウエハの製造方法及び半導体ウエハの実施形態について、図面を参照しながら説明する。
【００１９】
図１〜図１０は、半導体ウエハの製造方法を示す模式断面図である。以下、半導体ウエハの製造方法を、図１〜図１０を参照しながら説明する。
【００２０】
図１に示す工程では、半導体ウエハを構成する半導体基板としてのシリコン基板１１に素子分離層１２を形成する。素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜であり、ＳＯＩ形成領域１３と他の領域としてのバルク形成領域（図示せず）とを電気的に絶縁させるために形成される。以下、バルク形成領域の説明は省略する。まず、シリコン基板１１上に、図示しない酸化膜としてのシリコン酸化膜１４（ＳｉＯ2）を形成する。次に、シリコン基板１１上のＳＯＩ形成領域１３に、フォトリソグラフィ技術及びエッチング技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、ＳＯＩ形成領域１３以外のシリコン基板１１を酸化させることにより、素子分離層１２が形成される。
【００２１】
図２に示す工程では、ＳＯＩ形成領域１３のみ選択的にエピタキシャル成長させるために、ＳＯＩ形成領域１３のシリコン基板１１の表面１１ａを露出させる。まず、シリコン基板１１上に、フォトリソグラフィ技術を用いてＳＯＩ形成領域１３に相当する部分が開口するレジスト膜１８を形成する。なお、シリコン基板１１の周辺部１１ｂに相当するレジスト膜１８の部分は、周辺リンス又は周辺露光によって除去せずに残す。次に、このレジスト膜１８をマスクとして、ＳＯＩ形成領域１３のシリコン酸化膜１４（図１参照）をエッチングにより除去する。これにより、ＳＯＩ形成領域１３のみ、シリコン基板１１の表面１１ａが露出する。また、シリコン基板１１の周辺部１１ｂは、レジスト膜１８が存在することによって酸化膜からなる素子分離層１２が形成されたままの状態になっている。
【００２２】
図３に示す工程では、シリコン基板１１上に、第１半導体層としてのシリコンゲルマニウム層１５と、第２半導体層としてのシリコン層１６とを形成する。詳しくは、シリコン基板１１上におけるＳＯＩ形成領域１３のみ選択的に、エピタキシャル成長技術を用いて成膜する。なお、シリコンゲルマニウム層１５の結晶性を良くするために、シリコンゲルマニウム層１５を成膜する前に、シリコンバッファ層をエピタキシャル成長によってシリコン基板１１上に成膜させておくようにしてもよい。以上により、シリコン基板１１の表面１１ａが露出するＳＯＩ形成領域１３のみに、単結晶のシリコンゲルマニウム層１５及び単結晶のシリコン層１６が形成される。以下、シリコンゲルマニウム層１５とシリコン層１６とを合わせて、単結晶エピタキシャル膜１７と呼ぶ。一方、酸化膜で覆われたその他の領域、特にシリコン基板１１の周辺部１１ｂは、素子分離層１２が形成されたままになっていることから、シリコンゲルマニウム層１５及びシリコン層１６が成膜されない。
【００２３】
以上により、選択エピタキシャル成長によって、周辺部１１ｂにシリコンゲルマニウム層１５を成膜させないことにより、シリコン基板１１を各処理工程に搬送する際、搬送系（カセット、搬送システムなど）と周辺部１１ｂとが接触したとしても、シリコンゲルマニウム層１５と接触することを防ぐことができる。よって、例えば、処理をする炉の中にゲルマニウムの汚染が広がることを抑えることができる。以降、シリコン基板１１を各処理工程に搬送するときにも、ゲルマニウムによる汚染を抑えることが可能となる。
【００２４】
図４に示す工程では、単結晶エピタキシャル膜１７に、第１支持体穴２１と第２支持体穴２２とを形成する。まず、第１支持体穴２１が形成される領域である第１支持体穴形成領域２３と、第２支持体穴２２が形成される領域である第２支持体穴形成領域２４とに相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、第１支持体穴形成領域２３及び第２支持体穴形成領域２４の、シリコン層１６、シリコンゲルマニウム層１５、シリコン基板１１の一部を、順にエッチングによって除去する。これにより、ＳＯＩ形成領域１３に、第１支持体穴２１と第２支持体穴２２とが形成される。
【００２５】
また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、単結晶エピタキシャル膜１７の一側面１７ａと他側面１７ｂとが露出するとともに、シリコン基板１１の表面１１ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が素子領域となる。
【００２６】
図５に示す工程では、シリコン基板１１上の全体に、支持体２６（図６参照）をつくるための支持体形成層２７を形成する。支持体形成層２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜などの支持体形成層２７を、第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、シリコン層１６を覆うようにシリコン基板１１上全体に成膜する。
【００２７】
図６に示す工程では、シリコン層１６を支持するための支持体２６を完成させる。まず、支持体２６が形成される領域である支持体形成領域２８以外の支持体形成層２７の一部を除去する。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７の一部を、エッチングにより除去する。
【００２８】
以上により、支持体形成層２７から支持体２６が形成され、支持体２６と単結晶エピタキシャル膜１７とが密着した状態となる。また、支持体２６の第１側面と第２側面（図６の正面側と背面側）とが露出するとともに、支持体２６の第１側面と第２側面との下側にある単結晶エピタキシャル膜１７の端面（図６における正面側と背面側）が露出した露出面となっている。
【００２９】
図７に示す工程では、支持体２６の下側にあるシリコンゲルマニウム層１５（図６参照）を選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７の露出面からエッチングされる。シリコン層１６は、シリコンゲルマニウム層１５よりエッチング速度が小さいことから、シリコン層１６を残してシリコンゲルマニウム層１５を選択的にエッチングして除去することが可能となっている。以上により、シリコン基板１１とシリコン層１６との間に、中空の空洞部２９が形成される。
【００３０】
図８に示す工程では、空洞部２９（図７参照）に埋め込み絶縁層３１（ＢＯＸ層：Buried Oxide層）を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及びシリコン層１６に含まれるシリコンと酸素とが反応して形成される。
【００３１】
図９に示す工程では、基板４１を完成させる。まず、ＳＯＩ構造を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、ＣＭＰ研磨（Chemical Mechanical Polishing：化学的機械研磨）によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２及び支持体２６の一部が取り除かれる。そのあと更に、シリコン層１６の上面１６ａまで、不用な支持体２６の一部、絶縁膜３２の一部を除去する。これにより、シリコン層１６の上面１６ａが露出するとともに、シリコン基板１１上にシリコン層１６が絶縁膜３２及び埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、基板４１が完成する。
【００３２】
以上のように、シリコン基板１１の周辺部１１ｂにある素子分離層１２を残すために、周辺部１１ｂに周辺リンス又は周辺露光を施さないので、選択エピタキシャル成長よって周辺部１１ｂの素子分離層１２上にシリコンゲルマニウム層１５が成長することを抑えることができる。これにより、シリコン基板１１を引き続く処理工程に搬送する際、シリコン基板１１の周辺部１１ｂと搬送系とが接触したとしても、周辺部１１ｂにシリコンゲルマニウム層１５がないことから、処理を行う炉がゲルマニウムで汚染されることを抑えることが可能となる。その結果、他の基板４１に汚染が広がることを抑えることができる。
【００３３】
図１０に示す工程では、半導体ウエハ５１を完成させる。まず、シリコン層１６の表面に熱酸化を施し、シリコン層１６の表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００３４】
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、Ｐ（リン）、Ｂ（ボロン）などの不純物をシリコン層１６内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂをシリコン層１６に形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成されたシリコン層１６上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００３５】
そして、ゲート電極５３及びサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層１６内にイオン注入する。これにより、シリコン層１６におけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク形成領域（図示せず）にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体ウエハ５１が完成する。
【００３６】
以上のように、半導体ウエハ５１の周辺部１１ｂにシリコンゲルマニウム層１５が形成されていないので、半導体ウエハ５１を引き続く工程に搬送する際に、搬送系と半導体ウエハ５１の周辺部１１ｂとが接触したとしても、周辺部１１ｂにシリコンゲルマニウム層１５が成膜されていないことから、処理を行う炉がシリコンゲルマニウムで汚染されることを抑えることができる。これにより、他の半導体ウエハ５１にゲルマニウムによる汚染が広がることを抑えることができる、半導体ウエハ５１の製造方法を提供することができる。
【００３７】
以上詳述したように、本実施形態の半導体ウエハの製造方法及び半導体ウエハによれば、以下に示す効果が得られる。
【００３８】
（１）本実施形態によれば、シリコン基板１１の周辺部１１ｂに周辺リンス又は周辺露光を施さず、ＳＯＩ形成領域１３に相当する部分のみが開口するレジスト膜１８を用いてＳＯＩ形成領域１３にあるシリコン酸化膜１４をエッチングで除去することにより、ＳＯＩ形成領域１３のみシリコン基板１１の表面１１ａを露出させる。これにより、シリコン基板１１の周辺部１１ｂに素子分離層１２が形成されたままの状態で残り、シリコン基板１１上に選択的にエピタキシャル成長させたときに、周辺部１１ｂの素子分離層１２上にシリコンゲルマニウム層１５が成膜されることを抑えることができる。よって、引き続く工程にシリコン基板１１を搬送する際、搬送系とシリコン基板１１の周辺部１１ｂとが接触したとしても、周辺部１１ｂに汚染の原因であるシリコンゲルマニウム層１５が形成されていないことから、シリコンゲルマニウム層１５と接触することを抑えることが可能となる。これにより、処理を行う炉をゲルマニウムで汚染することが抑えられ、その結果、他のシリコン基板１１にゲルマニウムの汚染が広がることを抑えることができる。
【００３９】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４０】
（変形例１）上記したように、選択エピタキシャル成長によって素子分離層１２上にシリコンゲルマニウム層１５を成長させないようにすることに代えて、例えば、素子分離層１２上に成膜された多結晶のシリコンゲルマニウム層を、塩素ガスなどによって分解除去するようにしてもよい。
【００４１】
（変形例２）上記したように、半導体基板の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００４２】
（変形例３）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチング速度の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００４３】
【図１】一実施形態における、半導体ウエハの製造方法を示す模式模式図。
【図２】半導体ウエハの製造方法を示す模式断面図。
【図３】半導体ウエハの製造方法を示す模式断面図。
【図４】半導体ウエハの製造方法を示す模式断面図。
【図５】半導体ウエハの製造方法を示す模式断面図。
【図６】半導体ウエハの製造方法を示す模式断面図。
【図７】半導体ウエハの製造方法を示す模式断面図。
【図８】半導体ウエハの製造方法を示す模式断面図。
【図９】半導体ウエハの製造方法を示す模式断面図。
【図１０】半導体ウエハの製造方法及び半導体ウエハの構造を示す模式断面図。
【図１１】従来の半導体ウエハの製造方法を示す模式断面図。
【符号の説明】
【００４４】
１１…半導体基板としてのシリコン基板、１１ａ…表面、１１ｂ…周辺部、１２…素子分離層、１３…第１領域としてのＳＯＩ形成領域、１４…酸化膜としてのシリコン酸化膜、１５…第１半導体層としてのシリコンゲルマニウム層、１６…第２半導体層としてのシリコン層、１６ａ…上面、１７…単結晶エピタキシャル膜、１８…レジスト膜、２１…第１支持体穴、２２…第２支持体穴、２３…第１支持体穴形成領域、２４…第２支持体穴形成領域、２６…支持体、２７…支持体形成層、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…基板、５１…半導体ウエハ、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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