(57)【要約】【課題】ＳＢＳＩ法によりＳＯＩ構造を形成する場合には、単結晶ＳｉＧｅ層５０１とＳｉ層６０１とをエピタキシャル成長させた後、単結晶ＳｉＧｅ層５０１を選択的にエッチング除去することで単結晶Ｓｉ層６０１のみを残し、単結晶Ｓｉ層６０１とＳｉ基板１００との間を熱酸化層で埋めてＳＯＩ構造を形成する。単結晶Ｓｉ層６０１周辺には多結晶Ｓｉ層６０２が形成される。ＳｉＧｅ層５０１を形成すべき領域に不純物が添加されていると単結晶ＳｉＧｅ層５０１及び単結晶Ｓｉ層６０１に欠陥が侵入し単結晶Ｓｉ層６０１の品位を低下させる。【解決手段】トランジスタのチャネルとなる部分を囲み単結晶Ｓｉ層６０１が形成される領域よりも少し大きい領域が露出するようにレジストを残しイオン注入を行う。【選択図】図６
2007227600.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基材の能動面側に配置されるバルク半導体部に属する第１導電型ウェルの表層部に形成される第１素子領域部の内周部に第１導電型不純物の添加を阻止するための第１添加阻止層を形成し、且つ前記第１導電型ウェル表面に属し前記第１添加阻止層を囲む位置にある前記第１導電型ウェル表面を開口するよう第１のフォトリソグラフ法を用いて前記バルク半導体部に前記第１添加阻止層を形成する工程と、
（２）前記第１導電型ウェル表面に属し前記第１添加阻止層を囲む位置にある前記第１導電型ウェル表層部に前記第１導電型不純物を添加する工程と、
（３）前記第１添加阻止層を取り除いた後、素子分離層を形成する工程と、
（４）第１単結晶半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、
（５）前記半導体基材の能動面側で、前記単結晶領域が露出されている部分に、前記半導体基材よりもエッチング速度が大きい単結晶からなる前記第１単結晶半導体層を形成する工程と、
（６）前記第１単結晶半導体層を覆う領域に、前記第１単結晶半導体層よりもエッチング速度が小さい単結晶からなる第２単結晶半導体層を形成する工程と、
（７）前記第２単結晶半導体層の一部を用いて形成される、第２素子領域部を挟む位置にある前記第２単結晶半導体層及び前記第１単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、
（８）前記半導体基材の能動面側に支持体形成層を形成する工程と、
（９）前記第２素子領域部と、前記支持体穴に脚部を有し且つ前記第２素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をパターニングし、前記第２半導体層の一部を用いてなる前記第２素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第１半導体層の端部及び前記第２素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、
（１０）前記側面開口部を介して前記第１単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第２単結晶半導体層と前記半導体基材との間を空隙化する工程と、
（１１）空隙化された領域内に埋め込み絶縁層を形成する工程と、
（１２）前記第２素子領域部を囲うよう第２のフォトリソグラフ法を用いて開口した平面開口部を有する第２添加阻止層を設ける工程と、
（１３）前記平面開口部から前記第２素子領域部に前記第１導電型不純物を添加し、前記第１導電型不純物の添加後、前記第２添加阻止層を取り除く工程を当該順に行う手順を含み且つ、前記（３）の工程で形成される前記素子分離層は前記第１素子領域部及び前記第２単結晶半導体層を囲うよう形成されてなり、
加えて前記（１）の工程で用いている前記第１のフォトリソグラフ法及び前記（１２）の工程で用いている前記第２のフォトリソグラフ法に同一のフォトマスクを用い、且つ前記第２半導体層中での欠陥の発生を抑制するために、
前記（１）の工程で開口する領域と、前記（１２）の工程で開口する領域とを共に開口し、且つ前記（１２）の工程で開口する領域を前記第２単結晶半導体層の内周部に収めるマスクパターンを有する前記フォトマスクを前記（１）の工程及び前記（１２）の工程に用い、前記（１）の工程で前記第２単結晶半導体層の周縁及び外周部となるべき領域について第３添加阻止層を形成し、前記（２）の工程での前記第２単結晶半導体層の周縁及び外周部となるべき領域への前記第１導電型不純物の添加を阻止したことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基材は単結晶シリコン基板であり、第１単結晶半導体層は単結晶シリコンゲルマニウム層、第２単結晶半導体層は単結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１素子領域部及び前記第２素子領域部への不純物添加手段はイオン注入法であり、前記第２素子領域部へのイオン注入は、前記第２素子領域部に重なるよう形成された前記支持体の前記側面開口部に斜め方向からイオンが注入されるよう前記半導体基材とイオン飛来方向との間に相対的に傾きが生じるよう配置して行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
請求項１に記載のフォトマスクであって、透光性を有する透光基材に遮光性を有する遮光材を用いて、前記半導体基材の能動面側を前記（１）の工程中の前記第１のフォトリソグラフ法により開口する領域と、前記（１２）の工程中の前記第２のフォトリソグラフ法により開口する領域とを共に開口させ、且つ前記（１２）の工程で開口する領域を前記第２単結晶半導体層の内周部に収めるマスクパターンを有することを特徴とするフォトマスク。
【請求項５】
請求項１の工程を終えた後に形成された、前記第１素子領域部を第１トランジスタのチャネルとして用い、前記第２素子領域部を第２トランジスタのチャネルとして用いた素子を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、フォトマスク及び半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。
【０００３】
一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているＳＯＩ基板に形成することは困難であり、バルク基板上に形成することが望まれる。
また、例えば、特許文献１には、ＳＯＩトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、ＳＯＩ基板における一部の領域のシリコン層とＢＯＸ層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してＳＯＩ基板に非ＳＯＩ領域を設ける方法が開示されている。
【０００４】
また非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタとバルクトランジスタとの混載を低コストで実現できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。
【０００５】
【特許文献１】特開平２００３−２０３９６７号公報
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ  ，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般にＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入を行うことが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、特許文献１に開示された、ＳＯＩ基板に非ＳＯＩ領域を設ける方法では、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、特許文献１に開示された方法では、バルク領域が設けられたＳＯＩ基板の平坦性を確保するために、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）にてシリコン層が直接的に研磨されるため、シリコン層にダメージが残るという問題があった。
【０００７】
一方、非特許文献１に開示されたＳＢＳＩ法では、バルクシリコン基板上にＳＯＩ層を部分的に形成することが出来る。したがってこのＳＢＳＩ法を用いれば比較的低コストでＳＯＩ構造とバルク構造とを同一基板上に形成することが出来る。しかしながら、非特許文献１には、ＳＢＳＩ法を用いてＳＯＩ構造とバルク構造とを同一基板上に形成する具体的な方法について何ら記載されていない。
【０００８】
本発明は上記課題を解決するためになされたものであり、その目的は半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
＜構成１＞上記課題を解決するために、本発明の半導体装置の製造方法では（１）半導体基材の能動面側に配置されるバルク半導体部に属する第１導電型ウェルの表層部に形成される第１素子領域部の内周部に第１導電型不純物の添加を阻止するための第１添加阻止層を形成し、且つ前記第１導電型ウェル表面に属し前記第１添加阻止層を囲む位置にある前記第１導電型ウェル表面を開口するよう第１のフォトリソグラフ法を用いて前記バルク半導体部に前記第１添加阻止層を形成する工程と、（２）前記第１導電型ウェル表面に属し前記第１添加阻止層を囲む位置にある前記第１導電型ウェル表層部に前記第１導電型不純物を添加する工程と、（３）前記第１添加阻止層を取り除いた後、素子分離層を形成する工程と、（４）第１単結晶半導体層を形成すべき領域に位置する前記バルク半導体部の単結晶領域を露出させる工程と、（５）前記半導体基材の能動面側で、前記単結晶領域が露出されている部分に、前記半導体基材よりもエッチング速度が大きい単結晶からなる前記第１単結晶半導体層を形成する工程と、（６）前記第１単結晶半導体層を覆う領域に、前記第１単結晶半導体層よりもエッチング速度が小さい単結晶からなる第２単結晶半導体層を形成する工程と、（７）前記第２単結晶半導体層の一部を用いて形成される、第２素子領域部を挟む位置にある前記第２単結晶半導体層及び前記第１単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、（８）前記半導体基材の能動面側に支持体形成層を形成する工程と、（９）前記第２素子領域部と、前記支持体穴に脚部を有し且つ前記第２素子領域部を覆う両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をパターニングし、前記第２半導体層の一部を用いてなる前記第２素子領域部と、前記支持体形成層の一部を用いてなる支持体と、前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第１半導体層の端部及び前記第２素子領域部の端部の少なくとも一部を露出させる側面開口部を形成する工程と、（１０）前記側面開口部を介して前記第１単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第２単結晶半導体層と前記半導体基材との間を空隙化する工程と、（１１）空隙化された領域内に埋め込み絶縁層を形成する工程と、（１２）前記第２素子領域部を囲うよう第２のフォトリソグラフ法を用いて開口した平面開口部を有する第２添加阻止層を設ける工程と、（１３）前記平面開口部から前記第２素子領域部に前記第１導電型不純物を添加し、前記第１導電型不純物の添加後、前記第２添加阻止層を取り除く工程を当該順に行う手順を含み且つ、前記（３）の工程で形成される前記素子分離層は前記第１素子領域部及び前記第２単結晶半導体層を囲うよう形成されてなり、加えて前記（１）の工程で用いている前記第１のフォトリソグラフ法及び前記（１２）の工程で用いている前記第２のフォトリソグラフ法に同一のフォトマスクを用い、且つ前記第２半導体層中での欠陥の発生を抑制するために、前記（１）の工程で開口する領域と、前記（１２）の工程で開口する領域とを共に開口し、且つ前記（１２）の工程で開口する領域を前記第２単結晶半導体層の内周部に収めるマスクパターンを有する前記フォトマスクを前記（１）の工程及び前記（１２）の工程に用い、前記（１）の工程で前記第２単結晶半導体層の周縁及び外周部となるべき領域について第３添加阻止層を形成し、前記（２）の工程での前記第２単結晶半導体層の周縁及び外周部となるべき領域への前記第１導電型不純物の添加を阻止したことを特徴とする。
【００１０】
この製造方法によれば、素子分離領域周縁への第１導電型不純物の添加を抑えることで、第１導電型不純物の添加に起因する欠陥の発生が抑えられた第２単結晶半導体層を提供することができる。
【００１１】
また、（１）の工程と、（１２）の工程とに同一種類のフォトマスクを用いてフォトリソグラフ工程を行うことができるため、フォトマスク製造にかかるコストを抑えた半導体装置の製造方法を提供することができる。
【００１２】
また、（２）の工程で行われる第２単結晶半導体層となるべき領域への寄生的な添加に対しては（４）の工程、（５）の工程、及び（６）の工程により第２半導体層中に残留する前記第１導電型不純物を削減することができる。
【００１３】
そして（１３）の工程で行われる前記バルク半導体部への寄生的な添加に対しては前記（８）で形成される前記支持体形成層を添加阻止層とすることで前記バルク半導体部への寄生的な添加が抑制される。そのため（２）の工程及び（１３）の工程で寄生的に添加される第１導電型不純物の影響を抑制することができる。
【００１４】
＜構成２＞また、上記した本発明の半導体装置の製造方法は、前記半導体基材は単結晶シリコン基板であり、第１単結晶半導体層は単結晶シリコンゲルマニウム層、第２単結晶半導体層は単結晶シリコン層であることを特徴とする。
【００１５】
この製造方法によれば、バルクシリコン基板やシリコン層はシリコンゲルマニウム層よりエッチング速度が小さく、バルクシリコンやシリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンとシリコン層との間を容易に空隙化することができる。
【００１６】
＜構成３＞また、上記した本発明の半導体装置の製造方法は、前記第１素子領域部及び前記第２素子領域部への不純物添加手段はイオン注入法であり、前記第２素子領域部へのイオン注入は、前記第２素子領域部に重なるよう形成された前記支持体の前記側面開口部に斜め方向からイオンが注入されるよう前記半導体基材とイオン飛来方向との間に相対的に傾きが生じるよう配置して行われることを特徴とする。
【００１７】
この製造方法によれば、第２素子領域部に重なるよう形成された支持体の側面開口部から斜め方向にイオン注入を行うため、支持体を避けて第２素子領域部の縁部にのみ電気的なリークを抑えるための第１導電型不純物を添加することができる。
【００１８】
＜構成４＞また、上記した本発明のフォトマスクは、構成１に記載のフォトマスクであって、透光性を有する透光基材に遮光性を有する遮光材を用いて、前記半導体基材の能動面側を前記（１）の工程中の前記第１のフォトリソグラフ法により開口する領域と、前記（１２）の工程中の前記第２のフォトリソグラフ法により開口する領域とを共に開口させ、且つ前記（１２）の工程で開口する領域を前記第２単結晶半導体層の内周部に収めるマスクパターンを有することを特徴とする。
【００１９】
このフォトマスクを用いることで構成１に示したように（１）の工程と、（１２）の工程とに同一種類のフォトマスクを用いてフォトリソグラフ工程を行うことができるため、マスク製造にかかるコストが抑えられたフォトマスクを提供することができる。
【００２０】
＜構成５＞また、上記した本発明の半導体装置は、構成１の工程を終えた後、第１トランジスタのチャネルとして前記第１素子領域部を用い、第２トランジスタのチャネルとして前記第２素子領域部を用いたことを特徴とする。
【００２１】
この構成によれば、第１トランジスタのチャネルとして用いられている前記第１素子領域部の縁部及び第２トランジスタのチャネルとして用いられている前記第２素子領域部の縁部には第１導電型不純物が添加されているため両縁部から発生するリーク電流が抑制される。そのためリーク電流に起因する不良の発生が抑えられたトランジスタが提供できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００２３】
（第１の実施形態）
【００２４】
図１〜図５は本発明の第１実施形態に係る半導体装置の製造方法を示す模式図である。詳しくは、各工程の（ａ）は模式平面図であり、各工程の（ｂ）は同工程での（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。以下、ＮＭＯＳトランジスタの形成工程を例として説明する。
【００２５】
まず、工程１に示すように、単結晶シリコンからなる半導体基材１００の能動面側に熱酸化法により形成された酸化シリコンからなる応力緩衝層１０１を形成する。続けて、窒化シリコンからなる酸化防止層１０２をＣＶＤ法により応力緩衝層１０１の表面に形成する。続けて素子分離を行うべき場所にある酸化防止層１０２をパターニングし除去する。続けて第１のフォトリソグラフ手法により、第１素子領域部１０５の内部に第１添加阻止層１０３を形成する。また、第１添加阻止層１０３を囲うよう形成される、Ｐウェル領域内で素子分離を行うべき領域は開口する。
【００２６】
同時に、平面視において、第２単結晶半導体層６０１（工程６参照）の領域の内側で且つ第２素子領域部１００１（工程１０参照）となるべき領域を囲む（第２素子領域部１００１よりも広い）領域を開口する開口部を有する第２添加阻止層１０４を形成する。
【００２７】
次に、工程２に示すように、例えばボロンを第１導電型不純物２０１としてイオン注入法により半導体基材１００の能動面側に添加する。この工程で第１素子領域部１０５の周縁部に第１導電型不純物２０１が添加される。第１素子領域部１０５の周縁部に第１導電型不純物２０１が添加されることで周縁部を電気的に反転するための閾値が上昇した形となり、第１素子領域部１０５の周縁部で生じるリーク電流を抑制することが可能となる。
【００２８】
また、半導体基材１００の第２添加阻止層１０４の開口部と重なる領域にも第２添加阻止層１０４の開口部を介して寄生的に第１導電型不純物２０１が添加される。
【００２９】
半導体基材１００の第２添加阻止層１０４の開口部と重なる領域に第１導電型不純物２０１が添加されると、第１導電型不純物２０１が添加された領域における半導体基材１００の結晶性が悪くなり、後の工程５において第１単結晶半導体層５０１（工程５参照）をエピタキシャル成長にて形成する際に結晶欠陥を発生してしまう。
しかしながら後の工程３においてＬＯＣＯＳを用いた素子分離層３０１（工程３参照）を形成するために、半導体基材１００に熱をかけることにより半導体基材１００の結晶性を回復することが出来る。このとき、第２添加阻止層１０４と重なる半導体基材１００の領域には、第２添加阻止層１０４によって第１導電型不純物２０１が添加されず当初の結晶性を保っているため、後の工程３において半導体基材１００の結晶性がより回復しやすくなる。そのため工程２で開口された領域に加え、後述する工程１２でイオン注入を受けるべき領域を含めて開口した同一のフォトマスクを工程２と工程１２とで兼用して用いることができる。
【００３０】
次に、工程３に示すように、第１添加阻止層１０３、第２添加阻止層１０４を取り除いた後、ＬＯＣＯＳを用いた素子分離層３０１を形成する。素子分離層３０１形成後、酸化防止層１０２を除去する。
【００３１】
次に、工程４に示すように、応力緩衝層１０１をパターニングし、ＳＯＩ領域４０１を形成すべき領域にある半導体基材１００を露出させる。
【００３２】
次に、工程５に示すように、単結晶シリコンゲルマニウム（ＳｉＧｅ）からなる第１単結晶半導体層５０１を半導体基材１００を露出させた領域にエピタキシャル成長にて形成する。同時に応力緩衝層１０１又は素子分離層３０１で覆われている領域には多結晶シリコンゲルマニウムからなる第１多結晶半導体層５０２が寄生的に形成される。
【００３３】
次に、工程６に示すように、第１単結晶半導体層５０１を覆う領域に単結晶シリコンからなる第２単結晶半導体層６０１をエピタキシャル成長にて形成する。同時に第１多結晶半導体層５０２で覆われている領域には多結晶シリコンからなる第２多結晶半導体層６０２が寄生的に形成される。
【００３４】
工程５、工程６を行うことで、第１導電型不純物２０１が半導体基材１００中に添加された第２素子領域部１００１（工程１０参照）を囲う位置にあるＳＯＩ領域４０１を覆うように第１単結晶半導体層５０１及び第２単結晶半導体層６０１が積層される。
【００３５】
次に、工程７に示すように、支持体９０１（工程９参照）を固定するための穴を第２単結晶半導体層６０１、第１単結晶半導体層５０１を貫通させて半導体基材１００を露出させるよう形成する。
【００３６】
次に、工程８に示すように酸化シリコン等からなる支持体形成層８０１をＣＶＤ法等を用いて形成する。
【００３７】
次に、工程９に示すように、支持体形成層８０１、第１単結晶半導体層５０１、第２単結晶半導体層６０１、第１多結晶半導体層５０２、第２多結晶半導体層６０２をパターニングして支持体９０１を形成する。
【００３８】
また、支持体９０１の両脇には、パターニングにより形成された第１単結晶半導体層５０１及び第２単結晶半導体層６０１が露出している側面開口部９０２が同時に形成されている。
【００３９】
次に、工程１０に示すように、フッ硝酸等第２単結晶半導体層６０１と第１単結晶半導体層５０１に対して選択比が大きいエッチング液を用いて第１単結晶半導体層５０１を側面開口部９０２から選択的にエッチングする。このエッチングを行うことで支持体９０１により支えられた第２単結晶半導体層６０１からなる第２素子領域部１００１が機械的に浮いている状態にする。
【００４０】
次に工程１１に示すように、半導体基材１００を熱酸化し、第２素子領域部１００１と半導体基材１００との間に酸化シリコンからなる埋め込み絶縁層（ＢＯＸ層）１１０１を形成する。同時に、付随的に絶縁層１１０２が形成される。
また、半導体基材１００の熱酸化に限らず、ＣＶＤ法等を用いて埋め込み絶縁層１１０１を形成することも可能である。
【００４１】
次に、工程１２に示すように、工程２で用いたマスクを再度用いて第２のフォトリソグラフ法を用い、第１素子領域部１０５の内部に第１添加阻止層１２０１を形成する。同時に、平面視において、第２単結晶半導体層６０１（工程６参照）の領域の内側で且つ第２素子領域部１００１を囲む（第２素子領域部１００１よりも広い）領域を開口する開口部を有する第２添加阻止層１２０２を形成する。
【００４２】
ここで、第２素子領域部１００１中への不純物添加をイオン注入で行う場合には支持体９０１が自己整合的マスクとして機能する。
【００４３】
次に、工程１３に示すように、第１添加阻止層１２０１及び支持体９０１とをマスクとして、例えばボロンを第１導電型不純物１３０１として斜めイオン注入法により第２素子領域部１００１中に添加する。
【００４４】
第１素子領域部１０５は、第１素子領域部１０５を覆うように支持体形成層８０１が残されているため、第１添加阻止層１２０１の有無に関わらず第１導電型不純物１３０１の第１素子領域部１０５への侵入は抑えられる。
【００４５】
第２素子領域部１００１は、支持体９０１で自己整合的に覆われているため、斜めイオン注入を行うことで側面開口部９０２を介して第２素子領域部１００１中に第１導電型不純物１３０１を添加することができる。斜めイオン注入に用いる角度としては、イオン流と半導体基材１００との法線がなす角度で７°〜４０°程度が好ましい。
【００４６】
このように工程１３でのイオン注入処理では、第１素子領域部１０５の不純物添加を回避した状態で第２素子領域部１００１に不純物を添加することができる。イオン注入処理後、第１添加阻止層１２０１と第２添加阻止層１２０２を除去して工程１３は終了する。
【００４７】
以上の工程を用いることで、第２単結晶半導体層６０１の結晶品位を高く維持した半導体基板の製造方法を提供することができる。
【００４８】
なお、この実施形態ではＮＭＯＳトランジスタの形成工程を例として説明したが、ＰＭＯＳトランジスタを用いた場合にも適用可能であり、第１導電型不純物２０１をボロンから例えば燐や砒素に代える等の変更を行うことで同様の効果を得ることができる。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有するＣＭＯＳトランジスタについても同様な工程を用いることで半導体基板の製造方法を提供することができる。
【００４９】
（第２の実施形態）
【００５０】
図６は、本発明に係るフォトマスクの平面図である。フォトマスク６０は工程２と工程１２で用いられているもので、一つのフォトマスクで２つのフォトリソグラフ工程を取り扱っている。ここでフォトマスク６０は、ポジレジストを用いる場合について記述しているが、ネガレジストを用いる場合には、フォトマスク６０のパターンを反転することで対応することができる。また、本実施形態はＰＭＯＳトランジスタについても対応可能である。
【００５１】
フォトマスク６０には、工程２で第１素子領域部１０５の周縁部に第１導電型不純物２０１が添加されるよう第１素子領域部１０５の内部にあたる部分にパターン６１が形成されている。
【００５２】
同時に、工程１２で第２素子領域部１００１を囲み且つ、第２単結晶半導体層６０１の内側の領域を開口するようパターン６２が形成されている。
【００５３】
上記したように工程１でパターン６１及びパターン６２が形成されたフォトマスク６０を用いて第１のフォトリソグラフ工程を行うと、パターン６１により平面視において、第１素子領域部１０５の内側で且つ第１素子領域部１０５の外側にあたる部分に第１導電型不純物２０１が添加されるよう第１素子領域部１０５の内部にあたる部分に第１添加阻止層１０３が形成される。
【００５４】
同時に、パターン６２により、平面視において、第２単結晶半導体層６０１の領域の内側で且つ第２素子領域部１００１となるべき領域を囲む（第２素子領域部１００１よりも広い）領域を開口する開口部を有する第２添加阻止層１０４が形成される。
【００５５】
以上説明したように、フォトマスク６０は第１素子領域部１０５の内部にあたる部分を覆うよう形成しうるパターン６１を有している。そして同時に平面視において、第２単結晶半導体層６０１の領域の内側で且つ第２素子領域部１００１となるべき領域を囲む領域を開口する開口部を有する第２添加阻止層１０４を形成しうるパターン６２を有している。このため工程２と工程１２とで兼用して用いることができ、第２単結晶半導体層６０１の結晶品位を高く維持することを可能とするフォトマスク６０を提供することができる。
【００５６】
（第３の実施形態）
【００５７】
図７は、本発明に係る半導体装置としてのＮＭＯＳトランジスタの平面図である。第１の実施形態の工程１３終了後、ＣＭＰ法やチャネルイオン注入、ゲート酸化等の公知の製造方法を用いてＮ型のバルクトランジスタ７１、Ｎ型のＳＯＩトランジスタ７２が形成されている。なお、本実施形態も第１の実施形態同及び第２の実施形態と同様にＰＭＯＳトランジスタに対しても応用可能である。
【００５８】
バルクトランジスタ７１は、第１素子領域部１０５をチャネルとして形成されており、ＳＯＩトランジスタ７２は第２素子領域部１００１をチャネルとして形成されている。そしてバルクトランジスタ７１及びＳＯＩトランジスタ７２のそれぞれについてソース、ドレイン、ゲートの電位をとるためのコンタクト７３が形成されている。
【００５９】
バルクトランジスタ７１に用いられている第１素子領域部１０５の周縁部には工程２に記載したイオン注入法により第１導電型不純物２０１としてボロンが添加されている。第１素子領域部１０５の周縁部に第１導電型不純物２０１が添加されることで周縁部を電気的に反転するための閾値が上昇した形となり、第１素子領域部１０５の周縁部で生じるリーク電流を抑制することが可能となる。
【００６０】
また、ＳＯＩトランジスタ７２は、第２素子領域部１００１をチャネルとして用いている。第２素子領域部１００１は、工程６で説明したように単結晶シリコンからなる第２単結晶半導体層６０１を用いて形成されている。第２単結晶半導体層６０１の周辺には多結晶シリコンからなる第２多結晶半導体層６０２が寄生的に形成されている。
【００６１】
チャネルとして用いられる第２素子領域部１００１の両脇部には工程９において、側面開口部９０２を介して第１導電型不純物２０１が添加されることで周縁部を電気的に反転するための閾値が上昇した形となる。そのため第２素子領域部１００１の側方を寄生的に通り抜けるリーク電流を抑制することが可能となる。
【００６２】
以上説明したように、本実施形態を用いることでリーク電流を抑制し得るようチャネル部の結晶品位を高く維持し、且つ周縁部からのリーク電流を効果的に抑制したＳＯＩトランジスタと、バルクトランジスタとを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図。
【図２】本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図。
【図３】本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図。
【図４】本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図。
【図５】本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図。
【図６】本発明の第２の実施形態に係るフォトマスクの平面図。
【図７】本発明の第３の実施形態に係るＮＭＯＳトランジスタの平面図。
【符号の説明】
【００６４】
６０…フォトマスク、６１…パターン、６２…パターン、７１…バルクトランジスタ、７２…ＳＯＩトランジスタ、７３…コンタクト、１００…半導体基材、１０１…応力緩衝層、１０２…酸化防止層、１０３…第１添加阻止層、１０４…第２添加阻止層、１０５…第１素子領域部、２０１…第１導電型不純物、３０１…素子分離層、４０１…ＳＯＩ領域、５０１…第１単結晶半導体層、５０２…第１多結晶半導体層、６０１…第２単結晶半導体層、６０２…第２多結晶半導体層、８０１…支持体形成層、９０１…支持体、９０２…側面開口部、１００１…第２素子領域部、１１０１…絶縁層、１１０２…絶縁層、１２０１…第１添加阻止層、１２０２…第２添加阻止層、１３０１…第１導電型不純物。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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