(57)【要約】【課題】複数のサージ保護用半導体素子を単一基板上に形成し、半導体素子間の寄生容量が小さく電気的な分離性が高いサージ保護用半導体装置を提供する。【解決手段】高濃度Ｎ型半導体基板３０１の表面に低濃度Ｐ型半導体層３０２が形成され、その表面から層内へ２箇所の高濃度Ｎ型半導体の第１ウェル領域３０３ａ及び３０３ｂが形成され、それぞれの第１ウェル領域３０３ａ，３０３ｂの底面から低濃度Ｐ型半導体層の層内へＰ型半導体の第２ウェル領域３０４ａ及び３０４ｂが形成されている。所定の電圧が印可されたときに、高濃度Ｎ型半導体基板３０１と低濃度Ｐ型半導体層３０２との界面Ｊ３１に形成される空乏層と、低濃度Ｐ型半導体層３０２と第１ウェル領域３０３ａ，３０３ｂとの界面Ｊ３３ａ，Ｊ３３ｂに形成される空乏層とが接触するように、低濃度Ｐ型半導体層の３０２不純物濃度と膜厚が調整されている。【選択図】図２
2007141874.tif 000002
【特許請求の範囲】
【請求項１】
定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置であって、
高濃度第１導電型半導体基板の表面に形成された低濃度第２導電型半導体層と、前記低濃度第２導電型半導体層の表面から層内へ形成された複数の高濃度第１導電型半導体の第１ウェル領域と、複数の前記第１ウェル領域のそれぞれの底面から前記低濃度第２導電型半導体層の層内へ前記第１ウェル領域と同心状に形成された第２導電型半導体の第２ウェル領域と、前記低濃度第２導電型半導体層の表面を覆い、かつ、複数の前記第１ウェル領域のそれぞれの表面に開口部を有する絶縁皮膜と、複数の前記開口部とその周辺部を個別に覆うように形成された複数の第１電極と、前記高濃度第１導電型半導体基板の裏面に形成された共通の第２電極とを備え、
所定の電圧が印可されたときに、前記高濃度第１導電型半導体基板と前記低濃度第２導電型半導体層との界面に形成される空乏層と、前記低濃度第２導電型半導体層と前記第１ウェル領域との界面に形成される空乏層とが接触するように、前記低濃度第２導電型半導体層の不純物濃度と膜厚が調整されていることを特徴とするサージ保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置に関し、特に、その耐サージ性の改善に関する。
【背景技術】
【０００２】
この種のサージ保護用半導体装置は、例えば電子回路の信号ラインとグランドラインとの間に接続され、外部から加わったノイズや静電気に起因して降伏電圧以上のサージ電圧が信号ラインに印可されたときに、そのサージ電圧（過渡電圧）を速やかにグランドラインへ流して電子回路の構成部品（特に静電気に弱い集積回路）を破壊から守る働きを有する。一般に、サージ保護用半導体装置に求められる性能として、降伏電圧以上のサージ電圧が印可されると速やかに導通してサージ電圧を吸収するクランプ性能の他に、サージ電圧に対する破壊耐性（以下、耐サージ性という）が高いことと、電子回路に接続されたときに電子回路の特性に影響を及ぼさないように端子間容量が小さいこと（低端子間容量）が挙げられる。
【０００３】
このような低端子間容量のサージ保護用半導体装置の従来例として、特許文献１に記載されているものがある。このサージ保護用半導体装置の断面構造を図５に示す。このサージ保護用半導体装置の構造において、高濃度Ｎ型半導体基板４０１の表面に低濃度Ｐ型半導体層４０２が形成され、その表面から層内へ高濃度Ｎ型半導体の第１ウェル領域４０３が形成されている。この第１ウェル領域４０３の底面から低濃度Ｐ型半導体層４０２の層内へ、第１ウェル領域と同心状にＰ型半導体の第２ウェル領域４０４が形成されている。そして、低濃度Ｐ型半導体層４０２の表面を覆い、かつ、第１ウェル領域４０３の表面に開口部４０５ａを有する絶縁皮膜４０５が形成されている。その開口部４０５ａとその周辺部を覆うようにカソード電極４０６が形成され、高濃度Ｎ型半導体基板４０１の裏面にはアノード電極４０７が形成されている。
【０００４】
上記のようなサージ保護用半導体装置の構成を模式的な回路で表現すると図６のようになる。この図に示すように、高濃度Ｎ型半導体基板４０１と低濃度Ｐ型半導体層４０２の界面Ｊ４１をメイン接合とするダイオードＤ４１（副ダイオード）が形成されている。また、第１ウェル領域４０３と第２ウェル領域４０４との界面Ｊ４２をメイン接合とし、第１ウェル領域４０３と低濃度Ｐ型半導体層４０２との界面Ｊ４３をサブ接合とするダイオード（主ダイオード）Ｄ４２が形成されている。したがって、主ダイオードＤ４２と副ダイオードＤ４１との直列接続によってサージ保護用半導体装置が構成されている。主ダイオードＤ４２と副ダイオードＤ４１とは互いに逆極性で接続されている。
【０００５】
このような構成によれば、界面Ｊ４１に空乏層が形成されることによって、カソード電極４０６とアノード電極４０７との間の端子間容量が低減され、サージ保護用半導体装置が接続される電子回路の特性に影響を抑えることができる。また、主ダイオードＤ４２のメイン接合部Ｊ４２における降伏電圧に比べてサブ接合部Ｊ４３の降伏電圧が高くなるように低濃度Ｐ型半導体層４０２の不純物濃度を設定することにより、高い耐サージ性を確保することができる。これは、カソード電極４０６とアノード電極４０７との間にサージ電圧が印可されたときに、メイン接合部Ｊ４２にほとんどのサージ電流が流れ、サブ接合部Ｊ４３にはほとんど流れないようになり、結晶欠陥に起因して耐サージ性が低下しやすい半導体基板と絶縁皮膜との界面近傍にサージ電流が流れなくなるからである。
【特許文献１】特願２００４−２４８８３０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年における電子回路の高集積化に伴い、サージ保護用半導体装置についても、単一基板上に複数の半導体素子を形成し、単一パッケージに収容することによって集積度を高めることが検討されている。
【０００７】
一般に、単一の半導体基板に複数の半導体素子を形成した場合に、複数の半導体素子を互いに電気的に分離する必要がある。特にサージ保護用半導体装置では、複数の半導体素子間の寄生容量が小さくなくてはならない。寄生容量が大きくなると、サージ保護用半導体装置を介して高周波信号が他の回路に流入し、誤動作を招くおそれがある。
【０００８】
しかしながら、高い耐サージ性を確保するためにはダイオードを構成するＰＮ接合部の面積を大きくする必要があり、その結果、隣接する複数の半導体素子間の寄生容量が大きくなってしまう。つまり、高い耐サージ性の確保と複数の半導体素子間の電気的な分離性とを両立させることが困難である。
【０００９】
本発明は、上記のような従来の課題を解決し、高い耐サージ性と小さい端子間容量とを兼ね備えた複数のサージ保護用半導体素子を単一基板上に形成し、半導体素子間の寄生容量が小さく電気的な分離性が高いサージ保護用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によるサージ保護用半導体装置は、定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置であって、高濃度第１導電型半導体基板の表面に形成された低濃度第２導電型半導体層と、前記低濃度第２導電型半導体層の表面から層内へ形成された複数の高濃度第１導電型半導体の第１ウェル領域と、複数の前記第１ウェル領域のそれぞれの底面から前記低濃度第２導電型半導体層の層内へ前記第１ウェル領域と同心状に形成された第２導電型半導体の第２ウェル領域と、前記低濃度第２導電型半導体層の表面を覆い、かつ、複数の前記第１ウェル領域のそれぞれの表面に開口部を有する絶縁皮膜と、複数の前記開口部とその周辺部を個別に覆うように形成された複数の第１電極と、前記高濃度第１導電型半導体基板の裏面に形成された共通の第２電極とを備え、所定の電圧が印可されたときに、前記高濃度第１導電型半導体基板と前記低濃度第２導電型半導体層との界面に形成される空乏層と、前記低濃度第２導電型半導体層と前記第１ウェル領域との界面に形成される空乏層とが接触するように、前記低濃度第２導電型半導体層の不純物濃度と膜厚が調整されていることを特徴とする。ここで、所定の電圧とは、サージ保護用半導体装置の最大定格電圧以下で、かつ、０ボルト以上の電圧を意味する。
【発明の効果】
【００１１】
上記のような構成を有するサージ保護用半導体装置において、複数のサージ保護用半導体素子間の寄生容量は、第１ウェル領域と第２ウェル領域との界面（以下、第２界面という）における寄生容量、及び、低濃度第２導電型半導体層と第１ウェル領域との界面（以下、第３界面という）における寄生容量の総和になる。第２の界面は不純物濃度が高いために寄生容量が大きく、それに伴ってサージ保護用半導体素子間の寄生容量が大きくなってしまう。しかしながら、上記の構成のように、高濃度第１導電型半導体基板と低濃度第２導電型半導体層との界面（以下、第１界面という）に形成される空乏層と第３界面に形成される空乏層とが接触すると、第２の界面が電気的にフローティング状態となり、第２の界面の寄生容量はサージ保護用半導体素子間の寄生容量に寄与しなくなる。その結果、サージ保護用半導体素子間の寄生容量が低減され、複数のサージ保護用半導体素子の電気的な分離性が高くなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、本実施形態のサージ保護用半導体装置の構造において、Ｎ型半導体は第１導電型半導体に対応し、Ｐ型半導体は第２導電型半導体に対応に対応する。
【００１３】
図１は、本発明の実施形態に係るサージ保護用半導体装置の構造を示す図であり、図１（ａ）は平面図、図１（ｂ）は断面図をそれぞれ示している。このサージ保護用半導体装置は、単一の樹脂モールドパッケージ１０８に２個のサージ保護用半導体素子が封入されている。２個のサージ保護用半導体素子を形成する半導体基板（各半導体層及びウェル領域を含む）１０２の裏面（下面）に共通のアノード電極１０１が形成され、半導体基板１０２の表面に半導体素子ごとに個別のカソード電極１０５及び１０６が形成されている。アノード電極１０１の端部が樹脂モールドパッケージ１０８の一方の側面から突出して共通のアノード端子を構成し、対向する側面からは２本のカソード端子を構成するカソード端子プレート１０３及び１０４が突出している。それぞれのカソード端子プレート１０３及び１０４は、樹脂モールドパッケージ１０８の内部で半導体基板１０２の表面のカソード電極１０５及び１０６にそれぞれボンディングワイヤー１０７で接続されている。
【００１４】
図２は、本発明の実施形態に係るサージ保護用半導体装置の要部断面構造を示す図である。図１（ｂ）における各半導体層及びウェル領域を含む半導体基板１０２（及び電極）に対応している。このサージ保護用半導体装置は、高濃度Ｎ型半導体基板３０１と、その表面に形成された低濃度Ｐ型半導体層３０２と、その表面から層内へ形成された２箇所の高濃度Ｎ型半導体の第１ウェル領域３０３ａ及び３０３ｂと、それぞれの第１ウェル領域３０３ａ，３０３ｂの底面から低濃度Ｐ型半導体層の層内へ第１ウェル領域３０３ａ，３０３ｂと同心状に形成されたＰ型半導体の第２ウェル領域３０４ａ及び３０４ｂとを備えている。また、低濃度Ｐ型半導体層３０２の表面を覆い、かつ、２箇所の第１ウェル領域３０３ａ，３０３ｂのそれぞれの表面に開口部３０５ａ，３０５ｂを有する絶縁皮膜３０５を備え、２箇所の３０５ａ，３０５ｂとその周辺部を個別に覆うようにカソード電極３０６ａ，３０６ｂが形成されている。高濃度Ｎ型半導体基板３０１の裏面（下面）には、共通のアノード電極３０７が形成されている。
【００１５】
高濃度Ｎ型半導体基板３０１は、例えば材料として厚み４００μｍ程度の単結晶シリコンを用い、リン等の不純物の濃度が１×１０19〜20／ｃｍ3程度になるように形成する。低濃度Ｐ型半導体層３０２は、例えば材料として厚み５０μｍ程度のエピタキシャルシリコンを用い、ボロン等の不純物の濃度が１×１０13〜15／ｃｍ3程度になるように形成する。高濃度Ｎ型半導体の第１ウェル領域３０３ａ，３０３ｂは、例えばリン拡散によって形成し、拡散長を５〜１０μｍ、不純物濃度を１×１０20〜21／ｃｍ3程度に設定する。Ｐ型半導体の第２ウェル領域３０４ａ，３０４ｂは、例えばボロン拡散によって形成し、拡散長を１０〜３０μｍ、不純物濃度を１×１０19〜20／ｃｍ3程度に設定する。絶縁皮膜３０５は、例えば材料としてシリコンの熱酸化膜等を用いて形成する。カソード電極３０６ａ，３０６ｂの一般的な材料としてアルミニウム等の金属を使用し、アノード電極３０７の一般的な材料として金を使用する。
【００１６】
上記のようなサージ保護用半導体装置の構成を模式的な回路で表現すると図３のようになる。この図に示すように、高濃度Ｎ型半導体基板３０１と低濃度Ｐ型半導体層３０２の界面Ｊ３１をメイン接合とするダイオードＤ３１（副ダイオード）が形成されている。また、２箇所のウェル領域に個別の主ダイオードＤ３２ａ及びＤ３２ｂが形成されている。主ダイオードＤ３２ａは、第１ウェル領域３０３ａと第２ウェル領域３０４ａとの界面Ｊ３２ａをメイン接合とし、第１ウェル領域３０３ａと低濃度Ｐ型半導体層３０２との界面Ｊ３３ａをサブ接合するダイオードである。同様に、主ダイオードＤ３２ｂは、第１ウェル領域３０３ｂと第２ウェル領域３０４ｂとの界面Ｊ３２ｂをメイン接合とし、第１ウェル領域３０３ｂと低濃度Ｐ型半導体層３０２との界面Ｊ３３ｂをサブ接合するダイオードである。したがって、主ダイオードＤ３２ａと共通の副ダイオードＤ３１との直列接続によって一方のサージ保護用半導体素子が構成され、主ダイオードＤ３２ｂと共通の副ダイオードＤ３１との直列接続によって他方のサージ保護用半導体素子が構成されている。主ダイオードＤ３２ａ及びＤ３２ｂに対して副ダイオードＤ３１は逆極性で接続されている。
【００１７】
また、本実施形態のサージ保護用半導体装置では、０ボルトから最大定格電圧までの範囲内の所定の電圧が印可されたときに、高濃度Ｎ型半導体基板３０１と低濃度Ｐ型半導体層３０２との界面Ｊ３１に形成される空乏層と、低濃度Ｐ型半導体層３０２と第１ウェル領域３０３ａ，３０３ｂとの界面Ｊ３３ａ，Ｊ３３ｂに形成される空乏層とが接触するように、低濃度Ｐ型半導体層の３０２不純物濃度と膜厚が調整されている。図４は、本実施形態のサージ保護用半導体装置において、異なる界面に形成される空乏層が接触する様子を示す断面図である。
【００１８】
図４において、断面領域３０８が高濃度Ｎ型半導体基板３０１と低濃度Ｐ型半導体層３０２との界面Ｊ３１に形成される空乏層を表している。また、断面領域３１０ａ及び３１０ｂが各半導体素子における低濃度Ｐ型半導体層３０２と第１ウェル領域３０３ａ，３０３ｂとの界面Ｊ３３ａ，Ｊ３３ｂに形成される空乏層をそれぞれ表している。また、断面領域３０９ａ及び３０９ｂは、各半導体素子における第１ウェル領域３０３ａ，３０３ｂと第２ウェル領域３０４ａ，３０４ｂとの界面Ｊ３２ａ，Ｊ３２ｂに形成される空乏層をそれぞれ表している。この図に示すように、空乏層３０８は、空乏層３１０ａ及び３１０ｂと境界を接している。
【００１９】
上記のように、界面Ｊ３３ａ，Ｊ３３ｂに形成される空乏層３１０ａ及び３１０ｂが界面Ｊ３１に形成される空乏層３０８にそれぞれ接することにより、第１ウェル領域３０３ａ（３０３ｂ）と第２ウェル領域３０４ａ（３０４ｂ）との界面Ｊ３２ａ（Ｊ３２ｂ）が電気的にフローティング状態となる。したがって、たとえ界面Ｊ３２ａ（Ｊ３２ｂ）に形成される寄生容量が大きくても、その寄生容量はサージ保護用半導体素子間の寄生容量に寄与しなくなる。ここで、複数のサージ保護用半導体素子間の寄生容量は、界面Ｊ３２ａ，Ｊ３２ｂにおける寄生容量と界面Ｊ３３ａ，Ｊ３３ｂにおける寄生容量との総和になる。界面Ｊ３２ａ，Ｊ３２ｂは不純物濃度が高いために、その寄生容量が大きくなり、それに伴ってサージ保護用半導体素子間の寄生容量が大きくなってしまう。しかし、本実施形他の構成によれば、上記のように面Ｊ３２ａ，Ｊ３２ｂに形成される寄生容量を無視することができるので、サージ保護用半導体素子間の寄生容量が低減され、複数のサージ保護用半導体素子の電気的な分離性が高くなる。
【００２０】
なお、空乏層の拡がりがサージ保護用半導体装置の側面まで達して特性を損なうことを防ぐために、半導体層を含む半導体基板の表面の外周縁にチャンネルストッパーである高濃度Ｐ型半導体のウェル領域を設けてもよい。その他の周知技術を本実施形態に組み合わせて実施してもよい。
【００２１】
また、上記の実施形態のサージ保護用半導体装置において、Ｎ型半導体とＰ型半導体とを逆にして構成することが可能である。その場合、アノードとカソードとが入れ替わることとなる。本発明は、上記の実施形態に限らず、種々の形態で実施することが可能である。
【産業上の利用可能性】
【００２２】
本発明は、各種電子回路をサージ電圧から保護するためのサージ保護用半導体装置に有用であり、高い耐サージ性と小さい端子間容量とを兼ね備えた複数のサージ保護用半導体素子を単一基板上に形成し、半導体素子間の寄生容量が小さく電気的な分離性が高いサージ保護用半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係るサージ保護用半導体装置の構造を示す図である。
【図２】本発明の実施形態に係るサージ保護用半導体装置の要部断面構造を示す図である。
【図３】図２のサージ保護用半導体装置を模式的な回路で表現した図である。
【図４】本実施形態のサージ保護用半導体装置において、異なる界面に形成される空乏層が接触する様子を示す断面図である。
【図５】従来例に係るサージ保護用半導体装置の断面構造を示す図である。
【図６】図５のサージ保護用半導体装置を模式的な回路で表現した図である。
【符号の説明】
【００２４】
１０１，３０７，４０７  アノード電極
１０２  各半導体層及びウェル領域を含む半導体基板
１０３，１０４  カソード端子プレート
１０５，１０６，３０６，４０６  カソード電極
１０７  ボンディングワイヤー
１０８  樹脂モールドパッケージ
３０１，４０１  高濃度Ｎ型半導体基板
３０２，４０２  低濃度Ｐ型半導体層
３０３ａ，３０３ｂ，４０３  第１ウェル領域
３０４ａ，３０４ｂ，４０４  第２ウェル領域
３０５，４０５  絶縁皮膜
３０５ａ，３０５，４０５ａ  開口部
３０８〜３１０  空乏層
Ｊ３１，Ｊ３２ａ，Ｊ３２ｂ，Ｊ３３ａ，Ｊ３３ｂ，Ｊ４１，Ｊ４２  界面
Ｄ３１，Ｄ３２ａ，Ｄ３２ｂ，Ｄ４１、Ｄ４２  ダイオード
【図１】
2007141874.tif 000003
【図２】
2007141874.tif 000004
【図３】
2007141874.tif 000005
【図４】
2007141874.tif 000006
【図５】
2007141874.tif 000007
【図６】
2007141874.tif 000008