(57)【要約】【課題】２種類の導電型のＦｉｎＦＥＴを最適、且つ高密度にレイアウトすることが困難であった。【解決手段】ゲート電極１１は、基板１１の特定の結晶面方位に平行又は垂直に配置されている。第１導電型の第１のトランジスタＰＭＯＳは、ゲート電極と直交方向に配置された活性領域を有している。第２導電型の第２のトランジスタＮＭＯＳは、ゲート電極１１に対して斜めに配置された活性領域を有している。【選択図】      図１
2007035957.tif 000002
【特許請求の範囲】
【請求項１】
基板の特定の結晶面方位に平行又は垂直に配置されたゲート電極と、
前記ゲート電極と直交方向に配置された第１の活性領域を有する第１導電型の第１のトランジスタと、
前記ゲート電極に対して斜めに配置された第２の活性領域を有する第２導電型の第２のトランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
前記結晶面方位は、＜１１０＞であり、第１導電型の第１のトランジスタはＰチャネルＭＯＳトランジスタであり、第２導電型の第２のトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記結晶面方位は、＜１００＞であり、第１導電型の第１のトランジスタはＮチャネルＭＯＳトランジスタであり、第２導電型の第２のトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の活性領域は、前記ゲート電極に対して４５度傾斜されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
側面が基板の特定の結晶面方位に平行又は垂直に配置された第１の活性領域と、側面が基板の前記結晶面方位に斜めに配置された第２の活性領域を形成し、
前記第１、第２の活性領域を覆う第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記基板の結晶面方位に平行又は垂直で、前記第１の活性領域と直交し、第２の活性領域と斜めに交差するマスクを形成し、
前記マスクを用いて前記第１の導電膜をエッチングし、ゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えばＦｉｎＦＥＴ（Fin-Field Effect Transistor）を用いたＣＭＯＳ（Complimentary Metal Oxide Semiconductor）技術に係わり、特に、異なる導電型のトランジスタの構造とその製造方法に関する。
【背景技術】
【０００２】
チャネル領域が３次元構造とされたＦｉｎＦＥＴが開発されている。このＦｉｎＦＥＴの性能を得るためには、チャネル領域の方向とシリコンの面方位の関係が重要である。電子、及びホールの移動度は、シリコン結晶の面方位によって異なることが知られている。電子は（１００）面方位のウェハにおいて、最も移動度が高く、ホールは（１１０）面方位のウェハで、最も移動度が高い。（１００）面方位の通常のウェハを用いて、オリエンテーションフラット（Ｏ．Ｆ．）、又はノッチ方向（結晶面方位＜１１０＞）に平行または垂直にＦｉｎＦＥＴを形成した場合、チャネル表面（Ｆｉｎ側面）の面方位は（１１０）となる。そのため、ＰチャネルＭＯＳ（以下、ＰＭＯＳと称す）−ＦｉｎＦＥＴの移動度は有利であるが、ＮチャネルＭＯＳ（以下、ＮＭＯＳと称す）−ＦｉｎＦＥＴの移動度が劣化してしまう。
【０００３】
そこで、ＮＭＯＳ−ＦｉｎＦＥＴのみオリエンテーションフラット（またはノッチ方向）に対して４５度傾けてレイアウトすることが提案されている（例えば非特許文献１）。しかし、このレイアウトの場合、ＰＭＯＳ−ＦｉｎＦＥＴに対してＮＭＯＳ−ＦｉｎＦＥＴが４５度回転されているため、ＰＭＯＳ−ＦｉｎＦＥＴ及びＮＭＯＳ−ＦｉｎＦＥＴの周囲にデッドスペースが生じてしまう。このため、レイアウト面積が増大する。しかも、ＮＭＯＳ−ＦｉｎＦＥＴを４５度回転して配置するため、設計上大きな制約が発生する。
【０００４】
また、ＮＭＯＳ−ＦｉｎＦＥＴのチャネル領域を（１００）面に沿って形成し、ＰＭＯＳ−ＦｉｎＦＥＴのチャネル領域を（１１０）面に沿って形成し、Ｆｉｎに対して直交しないゲート電極を有するＣＭＯＳ−ＦｉｎＦＥＴが発明されている（例えば特許文献１）。しかし、この場合、オリエンテーションフラットから２２．５度傾斜したバーチカル・リファレンス軸を設定し、このバーチカル・リファレンス軸を基準としてゲート電極や、ＰＭＯＳ−ＦｉｎＦＥＴ及びＮＭＯＳ−ＦｉｎＦＥＴを配置する必要がある。
【０００５】
このように、ＰＭＯＳ−ＦｉｎＦＥＴ及びＮＭＯＳ−ＦｉｎＦＥＴを最適、且つ高密度にレイアウトすることは難しい。しかも、従来のＭＯＳＦＥＴの設計資産（ＩＰ）を使用することができないため、新たに設計しなければならないなどの問題を有している。
【非特許文献１】Leland Chang, et al., “Extremely Scaled Silicon Nano-CMOS Devices”, Proceedings of the IEEE, vol.91, NO.11, Nov. 2003, p.1860
【特許文献１】米国出願公開第ＵＳ２００４／０１１９１００号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、２種類の導電型のＦｉｎＦＥＴを最適、且つ高密度にレイアウトすることが可能な半導体装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の態様は、基板の特定の結晶面方位に平行又は垂直に配置されたゲート電極と、前記ゲート電極と直交方向に配置された第１の活性領域を有する第１導電型の第１のトランジスタと、前記ゲート電極に対して斜めに配置された第２の活性領域を有する第２導電型の第２のトランジスタとを具備している。
【０００８】
本発明の半導体装置の製造方法の態様は、側面が基板の特定の結晶面方位に平行又は垂直に配置された第１の活性領域と、側面が基板の結晶面方位に斜めに配置された第２の活性領域を形成し、前記第１、第２の活性領域を覆う第１の絶縁膜を形成し、前記第１の絶縁膜上に第１の導電膜を形成し、前記基板の結晶面方位に平行又は垂直で、前記第１の活性領域と直交し、第２の活性領域と斜めに交差するマスクを形成し、前記マスクを用いて前記第１の導電膜をエッチングし、ゲート電極を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、２種類の導電型のＦｉｎＦＥＴを最適、且つ高密度にレイアウトすることが可能な半導体装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、ＦｉｎＦＥＴを用いたＣＭＯＳインバータの一例を示している。
【００１２】
図１において、図示せぬ基板は、通常の（１００）面方位のウェハであり、ゲート電極１１は、ノッチ方向（（１１０）方向）に沿って形成されている。ＰＭＯＳ−ＦｉｎＦＥＴの活性領域であり、チャネル領域としての複数のＦｉｎ１２は、ゲート電極１１と直交して形成されている。このため、Ｆｉｎ１２の側面は、（１１０）面となっている。また、ＮＭＯＳ−ＦｉｎＦＥＴの活性領域であり、チャネル領域としての複数のＦｉｎ１３は、ゲート電極１１と斜めに交差している。すなわち、Ｆｉｎ１３はゲート電極１１に対してほぼ４５度傾斜されている。このため、Ｆｉｎ１３の側面は（１００）面となっている。ゲート電極１１に対するＦｉｎ１３の角度は、４５度±１０度の範囲内であれば、所望の効果を得ることができる。
【００１３】
また、各Ｆｉｎ１２、１３とゲート電極１１の相互間には、破線で示すように、ゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、ゲート電極１１下のＦｉｎ１２、１３の側面に形成されている。Ｆｉｎ１２、１３は、例えば基板表面に対して垂直に突出するよう形成されている。ＰＭＯＳ−ＦｉｎＦＥＴの複数のＦｉｎ１２の一端、例えばソース／ドレイン領域の一方は、素子領域（接続部）１５により連結され、複数のＦｉｎ１２の他端、例えばソース／ドレイン領域の他方は、素子領域１６により連結されている。さらに、ＮＭＯＳ−ＦｉｎＦＥＴの複数のＦｉｎ１３の一端、例えばソース／ドレイン領域の一方は、例えば素子領域１７により連結され、複数のＦｉｎ１３の他端、例えばソース／ドレイン領域の他方は素子領域１８により連結されている。これら素子領域１５、１６、１７、１８、及びゲート電極１１の中央部に形成されたゲート電極幅の広い領域１９には、コンタクト２０がそれぞれ形成されている。
【００１４】
尚、図１において、Ｆｉｎ１３の全てに素子領域１７、１８を接続していないが、破線１７−１、１８−１で示すように、レイアウトの許す範囲において、素子領域１７、１８を延ばし、全てのＦｉｎを素子領域１７、１８に接続してもよい。
【００１５】
また、ゲート電極１１とＦｉｎ１３のなす角度は、４５度に限らず、例えば１３５度、２２５度、又は３１５度傾斜して配置しても同様の効果を得ることが可能である。
【００１６】
上記第１の実施形態によれば、基板の結晶面方位＜１１０＞と平行（又は垂直）に形成されたゲート電極１１に対して、ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２を直交して形成し、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３を４５度傾斜して形成している。このため、ＰＭＯＳ−ＦｉｎＦＥＴにおいてホールの移動度を高くでき、ＮＭＯＳ−ＦｉｎＦＥＴにおいて電子の移動度を高くできる。
【００１７】
しかも、ゲート電極１１は直線状に形成でき、このゲート電極１１に対してＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２を直交して配置し、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３のみを傾斜して配置している。このため、図２に示すように、ＮＭＯＳ−ＦｉｎＦＥＴ全体を４５度回転した場合のように、デッドスペースが生じることがない。したがって、ＰＭＯＳ−ＦｉｎＦＥＴ及びＮＭＯＳ−ＦｉｎＦＥＴのレイアウトが容易であり、チップに対する占有面積の増加を防止できる。
【００１８】
尚、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３のパターンをゲート電極１１に対して４５度傾斜することにより、チャネル長が４０％程度増加する。しかし、ＮＭＯＳの場合、（１１０）より（１００）で移動度を１００％（２倍）向上することができる。したがって、チャネル長の増加に比較して移動度向上のメリットの方が大きい。
【００１９】
また、ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２とＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３以外は通常のＦＥＴと同じレイアウトである。したがって、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３のパターンだけを上記のように構成するだけで、それ以外の設計上の制約はない。このため、従来の設計資産を利用することができる利点を有している。
【００２０】
（第２の実施形態）
図３は、第２の実施形態を示している。第１の実施形態はＮＭＯＳのＦｉｎ１３をゲート電極１１に対して傾斜した。これに対して、第２の実施形態は、ＰＭＯＳのＦｉｎをゲート電極１１に対して傾斜させている。第２の実施形態において、第１の実施形態と同一部分には同一符号を付している。
【００２１】
第２の実施形態は、第１の実施形態と異なり、ノッチまたはオリエンテーションフラットを４５度回転したウェハを用いている。すなわち、ノッチ方向が（１００）方向になっている。図３において、ゲート電極１１は、ノッチ方向（（１００）方向）に沿って形成されている。ＰＭＯＳ−ＦｉｎＦＥＴの複数のＦｉｎ１２は、ゲート電極１１に対してほぼ４５度傾斜されている。このため、Ｆｉｎ１２の側面は、（１１０）面となっている。また、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３はゲート電極１１と直交して形成されている。このため、Ｆｉｎ１３の側面は（１００）面となっている。ゲート電極１１に対するＦｉｎ１２の角度は、４５度±１０度の範囲内であれば、所望の効果を得ることができる。
【００２２】
上記第２の実施形態によれば、（１００）方向に沿って配置されたゲート電極に対してＰＭＯＳのＦｉｎ１２を傾斜して配置し、ＮＭＯＳのＦｉｎ１３を直交して配置している。このため、ＰＭＯＳ−ＦｉｎＦＥＴにおいてホールの移動度を高くでき、ＮＭＯＳ−ＦｉｎＦＥＴにおいて電子の移動度を高くできる。
【００２３】
さらに、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００２４】
（第３の実施形態）
図４（ａ）（ｂ）は、第３の実施形態を示すものであり、例えば第１の実施形態に示す構成をＮＡＮＤゲート及びＮＯＲゲートに適用した場合を示している。すなわち、図４（ａ）は、２つのＣＭＯＳインバータ回路を用いたＮＡＮＤ回路の例を示し、図４（ｂ）は、２つのＣＭＯＳインバータ回路を用いたＮＯＲ回路の例を示している。図４（ａ）（ｂ）において、第１の実施形態と同一部分には同一符号を付している。
【００２５】
図４（ａ）（ｂ）において、ゲート電極１１−１、１１−２は、例えばノッチ方向（（１１０）方向）に沿って配置されている。ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２は、ゲート電極１１−１、１１−２に対して直交して形成され、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３は、ゲート電極１１−１、１１−２に対して斜めに形成されている。すなわち、Ｆｉｎ１３はゲート電極１１−１、１１−２に対して例えば４５度（±１０度）の角度で形成されている。
【００２６】
尚、ＮＡＮＤ回路とＮＯＲ回路は、図示していない上層金属配線を除けばコンタクト２０の位置が異なるだけである。すなわち、図４（ａ）に示すＮＡＮＤ回路において、ＰＭＯＳ−ＦｉｎＦＥＴの両ソースは、電源ＶＤＤに接続され、共通ドレインは出力端に接続される。ＮＭＯＳ−ＦｉｎＦＥＴの一方のソースは接地され、他方のソースは出力端としてのＰＭＯＳ−ＦｉｎＦＥＴの共通ドレインに接続される。両ゲート電極１１−１、１１−２は、入力端である。
【００２７】
また、図４（ｂ）に示すＮＯＲ回路において、ＰＭＯＳ−ＦｉｎＦＥＴの一方のソースは、電源ＶＤＤに接続され、他方のソースは出力端としてのＮＭＯＳ−ＦｉｎＦＥＴの共通ドレインに接続される。ＮＭＯＳ−ＦｉｎＦＥＴの両方のソースは接地され、共通ドレインは出力端に接続される。両ゲート電極１１−１、１１−２は、入力端である。
【００２８】
上記第３の実施形態によれば、ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２を、ゲート電極１１−１、１１−２に直交して形成し、ゲート電極１１−１、１１−２を（１１０）方向に沿って配置し、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３は、ゲート電極１１−１、１１−２に対して斜めに形成している。このため、ＰＭＯＳ−ＦｉｎＦＥＴ、及びＮＭＯＳ−ＦｉｎＦＥＴのキャリア移動度を向上することができる。したがって、高速動作が可能なＮＡＮＤ回路、ＮＯＲ回路を構成できる。
【００２９】
しかも、ＰＭＯＳ−ＦｉｎＦＥＴ、ＮＭＯＳ−ＦｉｎＦＥＴの周囲にデッドスペースが生じないため、効率的なレイアウトが可能であり、チップ面積の増大を防止することが可能である。
【００３０】
尚、図３に示すように、ゲート電極１１−１、１１−２を（１００）方向に沿って配置し、ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２をゲート電極１１−１、１１−２に対して４５度傾斜して配置し、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３をゲート電極１１−１、１１−２と直交して配置してもよい。
【００３１】
（第４の実施形態）
図５（ａ）（ｂ）は、第３の実施形態を変形した第４の実施形態を示しており、第３の実施形態と同一部分には同一符合を付している。
【００３２】
図５（ａ）（ｂ）において、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３−１はゲート電極１１−１に対して４５度（±１０度）に傾斜して配置され、Ｆｉｎ１３−２は、ゲート電極１１−２に対して３１５度（±１０度）に傾斜して配置されている。つまり、Ｆｉｎ１３−１とＦｉｎ１３−２は、９０度の角度に設定され、ＮＭＯＳのＦｉｎとＰＭＯＳ−Ｆｉｎが互いに４５度の角度をなしている。Ｆｉｎ１２、１３−１，１３−２以外の構成は、第３の実施形態と同じレイアウトである。
【００３３】
上記第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。
【００３４】
尚、図３に示すように、ゲート電極１１−１、１１−２を（１００）方向に沿って配置し、ＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２をゲート電極１１−１に対して４５度（±１０度）、ゲート電極１１−２に対して３１５度（±１０度）に傾斜して配置しＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３−１、１３−２をゲート電極１１−１、１１−２と直交して配置してもよい。このような構成によっても、ＰＭＯＳ−ＦｉｎＦＥＴとＮＭＯＳ−ＦｉｎＦＥＴのキャリア移動度を向上できる。
【００３５】
（第５の実施形態）
図６（ａ）（ｂ）、図７（ａ）（ｂ）は、第４の実施形態を変形した第５の実施形態を示している。第５の実施形態において、第４の実施形態と同一部分には同一符号を付している。
【００３６】
図６（ａ）（ｂ）において、コンタクトを形成する必要のない領域は、ソース／ドレイン領域にＦｉｎのみが形成されており、複数のソース／ドレイン領域を接続する比較的広い素子領域が形成されていない。すなわち、図６（ａ）において、ＮＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２の相互間には、素子領域１８が形成されていず、図６（ｂ）において、ＰＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２の相互間には、素子領域１６が形成されていない。Ｆｉｎ１３−１とＦｉｎ１３−２が互いに垂直に配置されているため、互いに平行の場合に比べて両端のコンタクト２０に接続されるＦｉｎの本数を増加することができる。
【００３７】
また、図７（ａ）（ｂ）では、比較的広い素子領域が形成されていないＦｉｎのみの領域に対応するゲート電極１１−１、１１−２の相互間隔を狭めている。
【００３８】
上記第５の実施形態によっても第４の実施形態と同様の効果を得ることができる。しかも、第５の実施形態よれば、コンタクトが必要な領域のみに比較的広い素子領域を形成している。これにより、図７（ａ）（ｂ）に示すように、素子領域が形成されていない領域に対応するゲート電極１１−１、１１−２の相互間隔を狭めることが可能となり、ソース／ドレイン領域の占有面積を小さくすることができる。したがって、ＮＡＮＤ回路及びＮＯＲ回路の占有面積を縮小することができる。
【００３９】
しかも、ゲート電極が折曲されたインバータ回路を、サイズの小さなＰＭＯＳ−ＦｉｎＦＥＴとＮＭＯＳ−ＦｉｎＦＥＴが交互に隣接するように配置すれば、一層チップサイズを縮小することが可能である。
【００４０】
また、このような構成の場合、ゲート電極の配置に自由度が増すため、コンタクトを形成する際のマージンを大きくすることが可能である。
【００４１】
さらに、ゲート電極１１−１、１１−２の相互間隔を狭めることにより、ゲート電極１１−１、１１−２の相互間のＦｉｎの長さを短縮できるため、ソース／ドレイン部分の寄生抵抗を低減し、デバイス動作を一層高速化することができる。
【００４２】
（第６の実施形態）
図８（ａ）（ｂ）は、第５の実施形態を変形した第６の実施形態を示すものであり、第５の実施形態と同一部分には同一符号を付している。
【００４３】
第６の実施形態の特徴は、第５の実施形態のように、隣接するＦｉｎ同士を電気的に接続する素子領域１５，１６，１７，１８を有していず、素子領域１５，１６，１７，１８より若干小さいコンタクト２０により、隣接するＦｉｎ同士を直接接続している。これらコンタクト２０は例えば図示せぬコンタクトホールに金属材料を埋め込むことにより形成されている。
【００４４】
第６の実施形態によっても第５の実施形態と同様の効果を得ることができる。しかも、第６の実施形態の場合、比較的広い素子領域を形成せず、コンタクト２０により隣接するＦｉｎを直接接続している。このため、製造工程を削減できる。
【００４５】
また、第６の実施形態において、図７（ａ）（ｂ）に示すように、ゲート電極１１−１、１１−２を折曲する構成とすることも可能である。
【００４６】
（第７の実施形態）
図９（ａ）（ｂ）は、図８（ａ）（ｂ）を変形した第７の実施形態を示すものであり、図８（ａ）（ｂ）と同一部分には同一符号を付す。
【００４７】
第７の実施形態は、コンタクトを形成する必要のない領域にもコンタクトを形成している。すなわち、図８（ａ）に示すように、ＮＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２相互間にはコンタクトは必要なく、図８（ｂ）に示すように、ＰＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２相互間にはコンタクトは必要ない。しかし、第７の実施形態において、図９（ａ）に示すように、ＮＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２相互間にもコンタクト２０−１を形成し、図９（ｂ）に示すように、ＰＭＯＳ−ＦｉｎＦＥＴのゲート電極１１−１、１１−２相互間にもコンタクト２０−２を形成している。これらコンタクト２０−１、２０−２は、図示せぬ上層配線に接続されない。
【００４８】
また、図１０（ａ）（ｂ）は、図４に、第７の実施形態を適用した場合を示しており、図４、図９と同一部分には同一符号を付している。
【００４９】
上記第７の実施形態によれば、全てのＦｉｎのソース／ドレイン領域がコンタクト２０、２０−１、２０−２により電気的に接続されている。このため、ソース／ドレイン領域の寄生抵抗を低減でき、素子の動作速度を高速化できる。
【００５０】
しかも、コンタクトの必要のない部分にもコンタクトを形成しているため、コンタクトを規則的に配置することができる。したがって、製造を容易化できる。
【００５１】
（第８の実施形態）
図１１乃至図１９は、第８の実施形態を示すものであり、図１の破線Ａ１、Ａ２で示す領域の製造方法を示している。
【００５２】
図１１において、バルクシリコン基板２１は、例えば（１００）面方位のウェハである。この基板２１上に厚さ５ｎｍ程度の図示せぬ酸化膜を形成し、この酸化膜の上に厚さ１００ｎｍ程度のシリコン窒化膜２２を堆積する。このシリコン窒化膜２２の上に例えば厚さ１２０ｎｍ程度のアモルファスシリコン膜が形成される。このアモルファスシリコン膜は、ダミーパターン２３に加工される。この加工は、例えばＫｒＦやＡｒＦのレーザ光源を用いたリソグラフィと例えばＲＩＥ(Reactive Ion Etching)を用いて行なわれる。この後、全面に厚さ３０ｎｍ程度のＴＥＯＳ膜が堆積され、このＴＥＯＳ膜がＲＩＥによりエッチングされ、ダミーパターン２３の側面にＴＥＯＳ膜によるマスクパターン２４が形成される。
【００５３】
この後、図１２に示すように、ダミーパターン２３−１、２３−２がＲＩＥ又はウェットエッチングにより除去される。このようにして形成されたマスクパターン２４−１、２４−２は、図１に示すＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３の形成位置に対応されている。すなわち、マスクパターン２４−１は、後に、（１１０）方向に沿って形成されるゲート電極と直交方向に形成される。また、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３に対応して形成されるマスクパターン２４−２は、（１１０）方向に沿って形成されるゲート電極に対して４５度傾斜して形成される。
【００５４】
次いで、図１３に示すように、レジストパターン２５が形成される。すなわち、先ず、全面にレジストが塗布され、例えばＫｒＦやＡｒＦのレーザ光源を用いたリソグラフィを用いて隣接するＦｉｎ同士を電気的に接続する素子領域１６、１８（図１に示す）に対応したレジストパターン２５−１、２５−２が形成される。
【００５５】
この後、図１４に示すように、レジストパターン２５−１、２５−２と、マスクパターン２４−１、２４−２をマスクとして、シリコン窒化膜２２がエッチングされる。次いで、レジストパターン２５−１、２５−２と、マスクパターン２４−１、２４−２が除去される。ここで、必要であればシリコン窒化膜２２のパターンを例えばホットリン酸を用いたウェットエッチングにより細らせておく。
【００５６】
次に、図１５に示すように、シリコン窒化膜２２のパターンをマスクとして、ＲＩＥによりシリコン基板２１が例えば１００ｎｍ程度エッチングされ、複数のＦｉｎ１２、１３と、隣接するＦｉｎ１２同士を接続する素子領域１６、及び隣接するＦｉｎ１３同士を接続する素子領域１８が形成される。
【００５７】
この後、図１６に示すように、基板２１上に素子分離領域２６が形成される。すなわち、素子分離のためのシリコン酸化膜（ＳｉＯ２）系の膜（例えばＨＤＰ（high density plasma）やポリシラザン）が全面に堆積され、ＣＭＰ(Chemical Mechanical Polishing)法を用いて平坦化される。さらに、ＳｉＯ２系の膜がＲＩＥによりエッチバックされ、溝の底部に４０ｎｍ程度の膜厚を有する素子分離領域２６が形成される。この結果、高さ６０ｎｍ程度のＦｉｎ１２、１３が形成される。
【００５８】
この後、図１７に示すように、Fｉｎ１２、１３の側面に、例えばＳｉＯＮ又はｈｉｇｈ−ｋ膜からなるゲート絶縁膜１４が形成される。次いで、全面にゲート電極材料としての第１のポリシリコン膜２７が厚さ３００ｎｍ程度堆積される。この第１のポリシリコン膜２７は、シリコン窒化膜２２をストッパとしてＣＭＰ法により平坦化される。
【００５９】
次に、図１８に示すようなゲート電極１１が形成される。すなわち、先ず、全面に第２のポリシリコン膜２８が例えば５０ｎｍ程度堆積され、この第２のポリシリコン膜２８の上にシリコン窒化膜２９が例えば１００ｎｍ程度堆積される。このシリコン窒化膜２９の上にゲート電極に対応した図示せぬレジストパターンが形成される。このレジストパターンをマスクとしてシリコン窒化膜２９が加工される。次いで、このシリコン窒化膜２９のパターンをマスクとして第１、第２のポリシリコン膜２７、２８がＲＩＥによりエッチングされる。このようにして、図１８に示すようなゲート電極１１が形成される。
【００６０】
この後、図１９に示すように、ゲート電極１１及び第１、第２のＦｉｎ１２、１３の側壁に側壁絶縁膜３０が形成される。すなわち、全面に例えばシリコン窒化膜とＴＥＯＳ膜が順次積層される。これらのトータルの膜厚は例えば６０ｎｍ程度である。次いで、この積層膜をＲＩＥによりエッチングし、ゲート電極１１とＦｉｎ１２、１３の側壁に残す。このとき、ゲート電極１１上及びＦｉｎ１２、１３上のシリコン窒化膜２２、２９を同時に除去する。このようにして、ゲート電極１１の側壁、及びＦｉｎ１２、１３の側壁に側壁絶縁膜３０が形成される。
【００６１】
この後、通常のＬＳＩ製造工程と同様に処理される。すなわち、Ｆｉｎ１２のソース／ドレイン領域に不純物イオンが注入され、図示せぬニッケルシリサイドなどのサリサイドプロセスを用いてソース／ドレイン領域が形成される。さらに、層間絶縁膜、コンタクトホール、上層メタル配線、パッシベーション膜等が順次形成される。
【００６２】
尚、Ｆｉｎ１２，１３の側面に対するドーピングは、斜めイオン注入技術、プラズマドーピング技術、回転イオン注入技術などが用いられる。
【００６３】
上記第８の実施形態に示す製造方法によれば、図１に示すゲート電極１１に直交したＦｉｎ１２を有するＰＭＯＳ−ＦｉｎＦＥＴと、ゲート電極１１に対して傾斜したＦｉｎ１３を有するＮＭＯＳ−ＦｉｎＦＥＴを形成することができる。
【００６４】
また、ノッチ又はオリエンテーションフラットが４５度回転したウェハを用いることにより、第８の実施形態と同様の製造方法によって、図３に示すゲート電極１１に対して傾斜したＦｉｎ１２を有するＰＭＯＳ−ＦｉｎＦＥＴと、ゲート電極１１に直交したＦｉｎ１３を有するＮＭＯＳ−ＦｉｎＦＥＴを形成することができる。
【００６５】
また、第８の実施形態の製造方法によれば、設計上の制約がないため、従来の設計資産を用いて、ＰＭＯＳ−ＦｉｎＦＥＴとＮＭＯＳ−ＦｉｎＦＥＴの両方のキャリア移動度が高いＣＭＯＳインバータを形成できる。
【００６６】
（第９の実施形態）
図２０乃至図２８は、第９の実施形態に係り、図２０乃至図２６は図８に示す領域Ｂの製造方法を示し、図２７、図２８は図８に示す領域Ｃの製造方法を示している。すなわち、第９の実施形態は、比較的広い素子領域を形成せず、コンタクトにより隣接するＦｉｎ同士を接続する構造の製造方法を示している。
【００６７】
図２０に示すように、バルクシリコン基板２１は、例えば（１００）面方位のウェハである。この基板２１上に厚さ５ｎｍ程度の図示せぬ酸化膜を形成し、この酸化膜の上に厚さ１００ｎｍ程度のシリコン窒化膜２２を堆積する。このシリコン窒化膜２２の上に例えばアモルファスシリコン膜が形成される。このアモルファスシリコン膜は、例えばＫｒＦやＡｒＦのレーザ光源を用いたリソグラフィと例えばＲＩＥ(Reactive Ion Etching)を用いて、厚さ１２０ｎｍ程度のダミーパターン２３に加工される。この後、全面に厚さ３０ｎｍ程度のＴＥＯＳ膜が堆積され、このＴＥＯＳ膜がＲＩＥによりエッチングされ、ダミーパターン２３の側面にＴＥＯＳ膜によるマスクパターン２４が形成される。
【００６８】
この後、図２１に示すように、ダミーパターン２３がＲＩＥ又はウェットエッチングにより除去される。このようにして形成されたマスクパターン２４は、図８に示すＰＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１２の形成位置に対応しており、その後、（１１０）方向に沿って形成されるゲート電極と直交方向に形成される。また、ＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３に対応して形成される図示せぬマスクパターンは、（１１０）方向に沿って形成されるゲート電極に対して４５度傾斜した方向に形成される。
【００６９】
この後、図２２に示すように、マスクパターン２４をマスクにして、シリコン窒化膜２２がエッチングされ、次いで、マスクパターン２４が除去される。ここで、必要があればシリコン窒化膜２２のパターンを、例えばホットリン酸によりウェットエッチングし、細らせておく。
【００７０】
次に、図２３に示すように、シリコン窒化膜２２のパターンをマスクとして基板２１を１００ｎｍ程度ＲＩＥによりエッチングし、Ｆｉｎ１２を形成する。この後、素子分離領域２６が形成される。すなわち、全面にＳｉＯ２系の膜（例えばＨＤＰやポリシラザン）が堆積され、この膜がＣＭＰ法で平坦化され、ＲＩＥによりエッチバックされる。このようにして溝の底部にＳｉＯ２系の膜が４０ｎｍ程度残留され、素子分離領域２６が形成される。この結果として、高さ６０ｎｍ程度のＦｉｎ１２が形成される。
【００７１】
この後、図８の領域Ｂの部分は、図２４に示すように、第８の実施形態と同様にして、ゲート電極１１が形成される。すなわち、先ず、図示せぬゲート酸化膜（ＳｉＯＮやｈｉｇｈ−ｋ膜）がFｉｎ１２の側面に形成される。次いで、ゲート材料として第１のポリシリコン膜２７が厚さ３００ｎｍ程度で全面に堆積され、ＣＭＰ法により平坦化される。この後、第２のポリシリコン膜２８が５０ｎｍ程度堆積され、さらに、図示せぬシリコン窒化膜が１００ｎｍ程度順次堆積される。このシリコン窒化膜上にゲート電極に対応するレジストパターンが形成され、このレジストパターンをマスクとしてシリコン窒化膜が加工される。さらに、このシリコン窒化膜のパターンをマスクとして第１、第２のポリシリコン膜２７、２８がＲＩＥによりエッチングされ、ゲート電極１１が形成される。この後、全面にシリコン窒化膜、ＴＥＯＳ膜が順次堆積される。この積層膜の膜厚は例えば６０ｎｍ程度である。次いで、この積層膜をＲＩＥによりエッチングすることにより、ゲート電極の側壁にシリコン窒化膜とＴＥＯＳ膜の積層膜からなる側壁絶縁膜３０が形成される。このとき、ゲート電極１１上及びＦｉｎ１２上のシリコン窒化膜を同時に除去する。
【００７２】
この後、通常のＬＳＩ製造工程と同様に処理される。すなわち、Ｆｉｎ１２のソース／ドレイン領域に不純物イオンが注入され、図示せぬニッケルシリサイドなどのサリサイドプロセスが行なわれる。
【００７３】
さらに、図２５（図８の領域Ｃの部分は図２７）に示すように、全面に層間絶縁膜３１が堆積され、平坦化される。次いで、層間絶縁膜３１にコンタクトホールＣＨが形成される。
【００７４】
次いで、図２６（図８の領域Ｃの部分は図２８）に示すように、このコンタクトホールＣＨ内に例えばＷ／ＴｉＮ／Ｔｉなどが埋め込まれ、コンタクト３２が形成される。このコンタクト３２により、隣接したＦｉｎ１２同士が電気的に接続される。次に、図示せぬ上層のメタル配線、パッシベーション膜等が順次形成される。
【００７５】
尚、ＮＭＯＳ−ＦｉｎＦＥＴの製造工程については省略したが、ＰＭＯＳ−ＦｉｎＦＥＴと同様にして製造される。
【００７６】
上記第９の実施形態の製造方法によれば、図８に示すような、コンタクト２０により隣接する複数のＦｉｎ１２又はＦｉｎ１３が接続される構成のＰＭＯＳ−ＦｉｎＦＥＴ、ＮＭＯＳ−ＦｉｎＦＥＴを製造することができる。
【００７７】
また、ノッチ又はオリエンテーションフラットが４５度回転したウェハを用いることにより、第９の実施形態と同様の製造方法によって、図３に示すゲート電極１１に対して傾斜したＦｉｎを有するＰＭＯＳ−ＦｉｎＦＥＴと、ゲート電極１１に直交したＦｉｎを有するＮＭＯＳ−ＦｉｎＦＥＴ、及びコンタクト２０を形成することができる。
【００７８】
また、第９の実施形態の製造方法も、設計上の制約がないため、従来の設計資産を用いて、ＰＭＯＳ−ＦｉｎＦＥＴとＮＭＯＳ−ＦｉｎＦＥＴの両方のキャリア移動度が高いＣＭＯＳインバータを形成できる。
【００７９】
（第１０の実施形態）
図２９（ａ）（ｂ）は、第１０の実施形態を示しており、図１、図１９と同一部分には同一符合を付している。
【００８０】
図２９（ａ）（ｂ）に示すように、第１０の実施形態において、隣接するＦｉｎ１２同士は、エピタキシャル層４２により接続されている。このエピタキシャル層４２は、次のようにして形成される。第１０の実施形態において、ゲート電極１１の側壁、及びＦｉｎ１２の側壁に側壁絶縁膜３０を形成するまでの製造工程は、図１１乃至図１９に示す第８の実施形態と同様である。
【００８１】
図１９に示すように、ゲート電極１１の側壁、及びＦｉｎ１２、１３の側壁に側壁絶縁膜３０を形成した後、Ｆｉｎ１２、１３側壁の側壁絶縁膜３０が除去される。次いで、図２９（ａ）（ｂ）に示すように、ソース／ドレイン領域としてのＦｉｎ１２がエピタキシャル成長され、Ｆｉｎ１２の幅、及び高さが増加される。このエピタキシャル成長により、隣接するＦｉｎ１２同士がエピタキシャル層４２により接続される。また、図示せぬＮＭＯＳ−ＦｉｎＦＥＴのＦｉｎ１３もＦｉｎ１２と同様に、隣接するＦｉｎ１３同士がエピタキシャル層４２により接続される。
【００８２】
第１０の実施形態によれば、ソース／ドレイン領域としてのＦｉｎ１２同士、及びＦｉｎ１３がエピタキシャル層４２によって電気的に接続されている。このため、ソース／ドレイン領域の寄生抵抗を低減することができ、デバイスの動作速度を高速化できる。
【００８３】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００８４】
【図１】第１の実施形態に係る半導体装置を示す平面図。
【図２】従来の半導体装置としてのＦｉｎ−ＦＥＴを示す平面図。
【図３】第２の実施形態に係る半導体装置を示す平面図。
【図４】図４（ａ）（ｂ）は、第３の実施形態を示すものであり、図４（ａ）は、ＮＡＮＤ回路の例を示す平面図、図４（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図５】図５（ａ）（ｂ）は、第４の実施形態を示すものであり、図５（ａ）は、ＮＡＮＤ回路の例を示す平面図、図５（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図６】図６（ａ）（ｂ）は、第５の実施形態を示すものであり、図６（ａ）は、ＮＡＮＤ回路の例を示す平面図、図６（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図７】図７（ａ）（ｂ）は、図６（ａ）（ｂ）を変形した第５の実施形態を示すものであり、図７（ａ）は、ＮＡＮＤ回路の例を示す平面図、図７（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図８】図８（ａ）（ｂ）は、第５の実施形態を変形例した第６の実施形態を示すものであり、図８（ａ）は、ＮＡＮＤ回路の例を示す平面図、図８（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図９】図９（ａ）（ｂ）は、第６の実施形態を変形例した第７の実施形態を示すものであり、図９（ａ）は、ＮＡＮＤ回路の例を示す平面図、図９（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図１０】図１０（ａ）（ｂ）は、図４に、第７の実施形態を適用した場合を示しており、図１０（ａ）は、ＮＡＮＤ回路の例を示す平面図、図１０（ｂ）は、ＮＯＲ回路の例を示す平面図。
【図１１】第８の実施形態に係る半導体装置の製造方法を示すものであり、図１の破線Ａ１、Ａ２で示す領域の製造方法を示す斜視図。
【図１２】図１１に続く製造工程を示す斜視図。
【図１３】図１２に続く製造工程を示す斜視図。
【図１４】図１３に続く製造工程を示す斜視図。
【図１５】図１４に続く製造工程を示す斜視図。
【図１６】図１５に続く製造工程を示す斜視図。
【図１７】図１６に続く製造工程を示す斜視図。
【図１８】図１７に続く製造工程を示す斜視図。
【図１９】図１８に続く製造工程を示す斜視図。
【図２０】第９の実施形態に係る半導体装置の製造方法に係り、図８に示す領域Ｂの製造方法を示す斜視図。
【図２１】図２０に続く製造工程を示す斜視図。
【図２２】図２１に続く製造工程を示す斜視図。
【図２３】図２２に続く製造工程を示す斜視図。
【図２４】図２３に続く製造工程を示す斜視図。
【図２５】図２４に続く製造工程を示す斜視図。
【図２６】図２５に続く製造工程を示す斜視図。
【図２７】図２４に続く製造工程を示すものであり、図８の領域Ｃの製造工程を示す斜視図。
【図２８】図２７に続く製造工程を示す斜視図。
【図２９】図２９（ａ）（ｂ）は、第１０の実施形態を示すものであり、図２９（ａ）は半導体装置を示す平面図、図２９（ｂ）は、図２９（ａ）の領域Ｄを示す斜視図。
【符号の説明】
【００８５】
１１…ゲート電極、１２、１３…Ｆｉｎ、１４…ゲート絶縁膜、１５、１６、１７、１８…比較的広い素子領域、２０…コンタクト、２１…半導体基板、２７…第１のポリシリコン膜、２８…第２のポリシリコン膜、４２…エピタキシャル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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