(57)【要約】【課題】集積回路の設計において、１枚のウエハからより多くの良品が得られるように、チップサイズを決定する設計方法の実現。【解決手段】半導体集積回路の設計方法であって、ＤＦＭルールを考慮して異なるチップサイズでの歩留まりを見積もり31、チップサイズに応じて１ウエハから得られるチップ数に見積もった歩留まりを乗じて良品数を算出して１ウエハから最大の良品数を得られるようにチップサイズを決定する32。【選択図】図２
2007250975.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法であって、
ＤＦＭルールを考慮して、１ウエハから最大の良品数を得られるようにチップサイズを決定することを特徴とする半導体集積回路の設計方法。
【請求項２】
異なるチップサイズでの歩留まりを見積もり、チップサイズに応じて１ウエハから得られるチップ数に見積もった歩留まりを乗じて良品数を算出する請求項１に記載の半導体集積回路の設計方法。
【請求項３】
半導体集積回路の設計方法であって、
ＤＦＭルールによる配置・配線の処理を行い、
ＤＦＭルールによる配置・配線に対してルールチェックを行い、
エラー箇所が残っている場合に、部分的にルールを緩和して配置・配線の処理を再実行することを特徴とする半導体集積回路の設計方法。
【請求項４】
エラー箇所が存在しても、部分緩和によるエラー箇所の減少が第１所定量以下の場合、又はエラー箇所が第２所定量以下の場合には、ルール緩和を終了する請求項３に記載の半導体集積回路の設計方法。
【請求項５】
半導体集積回路を複数の領域に分割して、領域を限定して部分的なルール緩和を行う請求項３に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置及びＣＡＤプログラムに関する。
【背景技術】
【０００２】
これまで、大規模半導体集積回路（ＬＳＩ）の設計部門は、所定の設計ルール（ＤＲＣルール）（またはマスク設計ルール）に基づいて設計を行い、マスクレイアウトデータを作成し、製造部門に渡していた。製造部門は、マスクレイアウトデータを補正したり、プロセス制御を工夫して、最大の歩留まりが得られるようにしていた。設計部門と製造部門の間は、マスクレイアウトデータの受け渡しを行うだけで、互いの仕事は完全に遮断されていた。従来の設計手法については、例えば、特許文献１から３などに記載されている。
【０００３】
歩留まり改善の役割を担うのは、もっぱら製造部門であった。それは、ＬＳＩの歩留まり低下の主な原因が、製造工程におけるゴミの付着にあったためである。そのため、チップサイズを小さくするほど歩留まりが向上すると考えられてきた。
【０００４】
通常のＬＳＩ設計では、レイアウトを開始する前に回路規模からＬＳＩのチップサイズと配線層数を決定する。歩留まりはＲＡＭやフリップフロップや論理回路の使用面積から計算される。言い換えれば、これまでの歩留まりの考え方は、ＤＲＣルールが守られていることが前提になっており、チップサイズを小さくすると歩留まりが良くなり、歩留まりを上げるためにチップサイズを大きくするという考え方はなかった。
【０００５】
しかし、近年製造装置や製造技術の進歩がＬＳＩの微細化のペースに追いつかないために、上記のような考え方では思ったように歩留まりが上がらないという問題が生じている。
【０００６】
そこで、設計部門と製造部門が協働して歩留まり向上を行うようになっており、設計部門は歩留まり低下を招く設計をできるだけ避けることで、歩留まり向上に協力する。このための設計ルールがＤＦＭ(Design For Manufacturability)ルールである。ＤＦＭルールとしては、ＤＲＣルールよりも厳しい配線間隔（広い配線間隔）、ビアホール個数（単位面積当たりの少ないビアホール個数）、配線延長（長い配線余裕）などがある。
【０００７】
図１は、ＤＦＭルールを適用する場合の従来の設計フローを示す図である。図示のように、設計フローは、チップサイズ決定ステップ１０と、配置・配線ステップ２０と、で構成される。チップサイズ決定ステップ１０は、ゲート規模見積・配線規模見積処理１１と、見積もったゲート規模及び配線規模に基づいてチップサイズを決定するチップサイズ決定処理１２と、を有する。配置・配線ステップ２０は、決定されたチップサイズでＤＲＣルールを守って配置・配線を自動的に設計する自動配置・自動配線処理２１と、設計したレイアウトにおいてＤＦＭルール違反箇所をチェックし、レイアウトを修正するＤＦＭルールチェック・レイアウト修正処理２２と、を有する。ＤＦＭルールチェック・レイアウト修正処理２２での修正のために再設計が必要になった時には、ルールを一部変更して自動配置・自動配線処理２１を行う。
【０００８】
【特許文献１】特開平１１−５４６２８号公報
【特許文献２】特開平６−１８０７３３号公報
【特許文献３】特開２０００−２１９８８号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１に示すように、従来の設計フローでは、チップサイズは見積もったゲート規模及び配線規模に基づいて決定され、歩留まりが考慮されることはなかった。一旦決定されたチップサイズは、配置・配線ステップ２０でもそのまま維持され、ＤＦＭルールを満たすためにチップサイズを大きくするということはなかった。
【００１０】
さらに、配置・配線ステップ２０では、ＤＲＣルールを守ってレイアウトを設計し、その後ＤＦＭルール違反箇所をチェックして、レイアウトを修正している。このように、ＤＲＣルールを守るように設計がほぼ完了しているところへ、ＤＦＭルールを満足するように修正することにより、レイアウト設計で手戻りが生じ、新たな工数を発生させている。さらに、ＤＦＭルールに合わせたレイアウトの修正によりタイミング制約を満足しなくなる可能性や、新たなＤＲＣルール違反が出る可能性があり、さらなる修正が必要となるという問題があった。
【００１１】
上記のようなレイアウト設計の手順は、従来の設計フローが基本としてあり、その上でできる範囲でＤＦＭルールを満足すればよいという基本方針があるためと考えられる。しかし、このためにかえって設計を複雑にし、工数を増加させていると考えられる。
【００１２】
本発明は、このような問題を解決するもので、第１の目的は、１枚のウエハからより多くの良品が得られるように、言い換えれば歩留まりを実質的に向上できるようにチップサイズを決定する設計方法を実現することであり、第２の目的は、容易にＤＦＭルールを満足できる設計方法を実現することである。
【課題を解決するための手段】
【００１３】
第１の目的を実現するため、本発明の第１の態様の設計方法は、ゲート規模見積及び配線規模見積を行う際に、歩留まりも考慮して見積もり、チップサイズと歩留まりとの関係を求めて、良品数が最大になるようにチップサイズを決定する。
【００１４】
本発明の第１の態様によれば、歩留まりを上げるために定められたＤＦＭルールを守れるようにチップサイズを大きくすることもできるので、ＤＦＭルールを守ることによる歩留まりの向上が、チップサイズを大きくすることによる１枚のウエハ当たりのチップ数の減少より大きければ、良品数を大きくすることが可能である。
【００１５】
第２の目的を実現するため、本発明の第２の態様の設計方法は、ＤＦＭルールで設計を開始し、自動又は手動で段階的にルールを緩める（ＤＲＣルールに近づける）ことで、手戻りなくチップのレイアウトが行えるようにする。
【発明の効果】
【００１６】
本発明の第１の態様によれば、歩留まりも考慮して良品数が最大になるようにチップサイズを決定するので、実質的な歩留まりを向上させることができる。
【００１７】
本発明の第２の態様によれば、最初に厳しいＤＦＭルールで設計を行い、設計が完了したらルールチェックを行い、ＤＦＭルールに対するエラー箇所が残っていたらＤＦＭルールをＤＲＣルールへ緩和して配置・配線から再実行する。これにより、手戻りがなく、できる限りＤＦＭルールを守って設計できる。
【発明を実施するための最良の形態】
【００１８】
本発明は、ＬＳＩ設計ＣＡＤ装置の形で実現され、ＣＡＤ装置を利用しての本発明の設計方法、本発明の方法を実行できるようにしたＣＡＤ装置、すなわち設計装置や、本発明の設計方法を行うようにＣＡＤ装置にインストールされるプログラムを対象とする。
【００１９】
図２は、本発明の実施例の設計フローを示す図である。図２に示すように、実施例の設計フローは、チップサイズ決定ステップ３０と、配置・配線ステップ４０と、で構成される。チップサイズ決定ステップ３０は、ゲート規模見積・配線規模見積による異なるチップサイズでの歩留まり見積処理３１と、見積もったチップサイズと歩留まりの関係から良品数が最大になるチップサイズを決定するチップサイズ決定処理３２と、を有する。配置・配線ステップ４０は、決定されたチップサイズでＤＦＭルールを守って配置・配線を自動的に設計する自動配置・自動配線処理４１と、設計したレイアウトにおいてＤＦＭルール違反箇所（エラー箇所）をチェックし、エラー箇所が残っていたらＤＦＭルールをＤＲＣルールへ緩和するルールチェック・ルール緩和処理４２と、を有する。ルールチェック・ルール緩和処理４２での修正のために再設計が必要になった時には、ルールを緩和して自動配置・自動配線処理４１を行う。以下、各処理について説明する。
【００２０】
図３は、チップサイズ決定のための歩留まり見積処理を行うチップサイズ見積ＣＡＤ６０のソフトウエア構成を示す図である。チップサイズ見積ＣＡＤ６０は、後述する総配線長見積ＣＡＤや歩留まり見積ＣＡＤを内蔵する。チップサイズ見積ＣＡＤ６０は、チップサイズ決定に影響を与える因子を１つ以上有する入力データ６１と、総配線長算出表又は総配線長計算式６２と、単位面積当たりの歩留まり概算算出表又は計算式６３と、に基づいて、異なるチップサイズ６５での歩留まり６４を出力すると共に、良品数が最大になるチップサイズを決定する。
【００２１】
入力データ６１は、歩留まりに影響を与える因子、例えば、チップサイズ、ゲート規模、配線層数、用途（使用条件など）、クロックドメイン数、信号のファン・アウト（Ｆ／Ｏ）数、セルセット、製造ライン、ウエハサイズなどの因子を少なくとも１つ以上有する。ゲート規模は、過去の設計事例や論理合成の結果から算出され、既に一般的に行われている。
【００２２】
ＣＡＤ６０は、入力された因子に応じてチップサイズに応じた歩留まりを計算する。チップサイズとしては、ＤＦＭルールを完全に守れるもの、ＤＲＣルールを守れるもの、その中間のものなどがある。
【００２３】
図４は、チップサイズ見積ＣＡＤ６０に内蔵される総配線長見積ＣＡＤ６６の構成を示す図である。チップサイズと配線層数をより正確に見積もるために、総配線長を見積もる。総配線長見積ＣＡＤ６６には、総配線長に影響を与える因子を１つ以上有する入力データ６７が入力される。入力データ６７に対応する過去の実績データ６８が蓄積されており、それに基づいて、総配線長に影響を与える因子と総配線長の関係を、総配線長算出表又は総配線長計算式６２としてあらかじめ求められており、総配線長見積ＣＡＤ６６に定義されている。
【００２４】
入力データ６７は、入力データ６１に含まれた因子のうち総配線長に影響を与える因子、例えば、チップサイズ、ゲート規模（ゲート密度）、配線層数、用途、クロックドメイン数、信号のファン・アウト（Ｆ／Ｏ）数などの因子を少なくとも１つ以上有する。ＣＡＤ６６は、入力された因子に応じて総配線長６９を計算して出力する。
【００２５】
図５は、歩留まりを見積もる歩留まり見積ＣＡＤ７０の構成を示す図である。歩留まり見積ＣＡＤ７０は、歩留まりに影響を与える因子を１つ以上有する入力データ７１が入力される。入力データ７１に対応する過去の実績データ７２蓄積されており、それに基づいて、歩留まりに影響を与える因子と歩留まりの関係を、単位面積当たりの歩留まり概算算出表又は計算式７３があらかじめ求められており、歩留まり長見積ＣＡＤ７０に定義されている。ＣＡＤ７０は、入力された因子に応じて歩留まり７４を計算して出力する。
【００２６】
入力データ７１は、入力データ６１に含まれた因子のうち歩留まりに影響を与える因子、例えば、チップサイズ、ゲート規模、セルセット、製造ラインなどの因子を少なくとも１つ以上有する。また、総配線長見積ＣＡＤ６６により見積もられた総配線長も、入力データ７１に含まれる。
【００２７】
例えば、総配線長とチップサイズから配線密度を求めることができる。配線密度と歩留まりは関係があるので、過去の実績からその関係を求めて定義しておけば、各配線層での歩留まりを見積もることができる。各配線層での歩留まりを乗ずれば、全配線層の歩留まりを算出できる。これにより、バルク（セル配置）と配線層の歩留まりを独立して考えられるようになり、より正確にチップの歩留まりを計算できる。
【００２８】
図６は、チップサイズ決定フローを示す。入力データ６１から、従来と同様にゲート規模見積５１を行う。更に、図４及び図５で説明したように、総配線長見積５２と歩留まり見積５３を行う。これらを合わせて、異なるチップサイズでの歩留まりを見積もるチップサイズ見積５４を行う。チップサイズ見積５４は、チップサイズＡを使用した時の歩留まりＡを算出し、それをチップサイズ歩留まり見積５５Ａとして出力し、チップサイズＢを使用した時の歩留まりＢを算出し、それをチップサイズ歩留まり見積５５ＢＡとして出力するという具合に、複数のチップサイズ歩留まり見積を出力する。
【００２９】
１枚のウエハから取れるチップの個数を有効数という。チップサイズが大きくなれば、有効数は小さくなり、チップサイズが小さくなれば、有効数は増える。ＤＦＭルールを考えた場合、チップサイズを大きくするとＤＦＭルールを守りやすいので歩留まりが良くなり、チップサイズを小さくするとＤＦＭルールを守れなくなるので歩留まりが悪くなる場合がある。有効数に歩留まりを乗じると１枚のウエハから得られる良品数が求まる。
【００３０】
ここでは、配線のみについてＤＦＭルールを考慮するケースを考える。バルク（セル配置）についても密度と歩留まりの影響をＤＦＭルールとして、配線と同様に考えることができるが、説明を簡単にするために考慮しないことにする。
【００３１】
バルクの歩留まりをＹｂ、ＤＦＭルールを守った場合の配線の歩留まりをＹｍ、チップ面積をＳ、ウエハサイズをＷとすると、１枚のウエハから取得できる良品チップ数Ｃは次の式で表される。
【００３２】
Ｃ＝Ｙｂ×Ｙｍ×（Ｗ／Ｓ）
設計可能な最小チップ面積Ｓ１において、ＤＦＭルールを満足できずに何割かの配線はＤＲＣルールに従って設計しなければいけなくなる。面積Ｓ１を増加させると、配線密度が下がりＤＦＭルールが満足しやすくなるため、歩留まりが向上する。例えば、チップサイズ見積ＣＡＤ６０により、次のような関係が求められたとする。
【００３３】
・チップ面積がＳ１の時、歩留まり見積は０．８Ｙｍである。
【００３４】
・チップ面積が１．１×Ｓ１の時、歩留まり見積は０．９Ｙｍである。
【００３５】
・チップ面積が１．２×Ｓ１の時、歩留まり見積は０．９５Ｙｍである。
【００３６】
この時、それぞれの条件での良品チップ数Ｃは次のようになる。
【００３７】
Ｃ１＝０．８×Ｙｂ×Ｙｍ×（Ｗ／Ｓ１）＝０．８０ＹｂＹｍＷ／Ｓ１
Ｃ２＝０．９×Ｙｂ×Ｙｍ×（Ｗ／１．１Ｓ１）＝０．８１ＹｂＹｍＷ／Ｓ１
Ｃ３＝０．９５×Ｙｂ×Ｙｍ×（Ｗ／１．２Ｓ１）＝０．７９ＹｂＹｍＷ／Ｓ１
従って、Ｃ２＞Ｃ１＞Ｃ３であり、最大の良品数が得られるのはチップ面積が１．１×Ｓ１の時になる。
【００３８】
以上のように、ＤＦＭルールを考えることにより有効数と歩留まりの両方を考慮して、もっとも多く良品数が確保できるチップサイズを見積もることができる。
【００３９】
また、ＣＡＤが最適チップサイズを見積もらずに、複数のチップサイズに対して、有効数、歩留まり、良品数を出力するようにして、設計者がチップサイズを決定する判断材料を提供するようにしてもよい。
【００４０】
上記の説明では、各種の因子と歩留まりの関係を使用したが、歩留まりは一定の値ではなく、製造ラインの改善に伴い日々改善されていく。そのため、製造期間の長いチップでは、ＤＦＭルールとＤＲＣルールでの歩留まりの差がなくなり、チップサイズを大きくすることによる歩留まり向上が得られなくなる場合がある。一方、製造期間が短く、ＤＦＭルールとＤＲＣルールでの歩留まりの差が大きい場合には、チップサイズを大きくすることによる歩留まり向上が期待できる。
【００４１】
そこで、チップサイズ検討時に歩留まりを計算する際に、チップの製造期間を考慮した歩留まりを用いることで製造期間を考慮した良品数の計算ができる。これにより、製造期間を考慮して、もっとも良品数が確保できるチップサイズを見積もることができる。
【００４２】
図７は、配置・配線ステップ４０の詳細を示す図である。各配線層の機能決定などのフロアプラン２００の後、ステップ２０１で、ＤＲＣルールより制約の厳しいＤＦＭルールで配置配線処理を行い、ステップ２０２で、ＤＦＭルールでのルールチェックを行う。エラー箇所が無ければ終了する。エラー箇所があれば、ステップ２０３で、ルール緩和が可能であるか判定し、ルール緩和が不可能であれば終了する。
【００４３】
ルール緩和が可能であれば、ステップ２０４で一部のルールを緩和してステップ２０１に戻り再度配置配線処理を行う。以下、エラーが残っている場合には順次ルールを緩和しながら上記の処理を繰り返す。すべてのエラーがなくなれば、そこで終了となる。もしエラーが残っていた場合でも、マニュアル修正が可能であれば終了となる。また、修正できないほどのエラーが残った場合はフロアプラン２００から見直すことになる。
【００４４】
ステップ２０１の配置・配線処理の再実行は、従来と同様に配置と配線の両方を修正する方法と、配線のみを修正する方法が可能である。また、ＤＦＭルールとＤＲＣルールの適用を配置と配線で区別して行うことも可能であり、例えば一方のみにＤＦＭルールを適用し、他方には従来通りＤＲＣルールを適用するということも可能である。
【００４５】
そして、終了時には、ＤＦＭルールをすべて守れた場合のレイアウト、ＤＲＣルールのみで設計した場合のレイアウト、及びこの手法で得られたレイアウトについて、それぞれの歩留まり予測を行い、出力する。これにより、各種の場合について歩留まりの改善度合いを確認できるようになり、どのＤＦＭルールから緩和していくかを判断するための材料として利用できる。
【００４６】
また、すべてのエラーがなくなるまで自動で修正を続けると、特定のエラーが取り除けずに処理を繰り返す場合や、数個のエラーの修正のために修正とルールチェックを繰り返す可能性がある。そこで、ルール緩和による制約違反箇所の減少が一定数以下になった場合や、制約違反箇所が一定数以下になった場合などの条件を設定し、すべてのルールを緩和する前や、エラーが無くなる前に処理を終了させるようにしてもよい。これにより、エラーが収束しない自動修正の繰り返しやマニュアル修正可能な少数のエラーの自動修正を避けることができ、レイアウト設計時間の短縮が図れる。
【００４７】
ルール緩和は、ルール緩和をどのような対象に対して行うか、ルール緩和の順番及び段階をどのようにするか、更にそれらの組合せなどにより各種の方法が考えられる。以下、ルール緩和の手順について例をあげて説明する。
【００４８】
ルールを緩和する対象としては、チップの特定の領域でルールを緩和する方法と、特定の配線層でルールを緩和する方法がある。これにより、エラーが集中している領域のみでルールを緩和することや、エラーが集中している配線層のみでルールを緩和することが可能になる。また、これらの方法を組み合わせることで、特定領域の特定配線層のみでルールを緩和することや、チップの全体エリアのすべての配線層でルールを緩和することも可能になる。
【００４９】
図８は、特定領域ごとにルール緩和を行う場合のフローを示す。
【００５０】
ステップ３０１では、全体の配置・配線を行い、ステップ３０２でチップをＮ個に分割し、ステップ３０３で変数ｎに１を入れて初期化する。ステップ３０４で、第ｎ領域についてルールチェックを行い、ステップ３０５でエラーがあるか判定し、なければステップ３１３に進む。なお、ステップ３０５での判定は、エラーが１個でもある場合をエラーと判定してもよいが、所定個数以上エラーがある場合をエラー有と判定することもある。ステップ３１３では、ｎがＮであるか、すなわちすべての領域についてルール緩和を行ったかを判定し、すべての領域について終了していれば、ステップ３１５に進み、すべての領域について終了していなければ、次のステップ３１４でｎを１増加させて次の領域について処理が行われるようにする。
【００５１】
エラーがあった場合には、ステップ３０６で第ｎ領域のルールを緩和して再配置・配線を行い、ステップ３０７でルールチェックを行い、ステップ３０８でエラーがあるか判定し、なければステップ３１３に進む。
【００５２】
ステップ３０８でエラーがあった場合には、ステップ３０９で第ｎ領域に隣接する（複数）領域のルールを緩和して再配置・配線を行い、ステップ３１０でルールチェックを行い、ステップ３１１でエラーがあるか判定し、なければステップ３１３に進む。
【００５３】
ステップ３１１でエラーがあった場合には、更に隣接する領域があるかを判定し、あればステップ３０９に戻り、更に隣接する領域のルールを緩和する。従って、ステップ３０９からステップ３１２を行うことにより、ステップ３１３と３１４で行われる対象領域の変更とステップ３０４から３０８で行われるルール緩和が行われることになる。そのため、ステップ３１２で、残りの領域がなくなると、ステップ３１５に進んで、結果を出力する。その上で、更なる別のルール緩和が行われる。
【００５４】
ＤＦＭルールでエラーになった箇所を修正する時に、すべての領域で同時にルール（設計制約）を緩めると、ＤＦＭルールを守れていた箇所が、他のエラーを修正するためにＤＲＣルールしか守れない状態に修正される可能性がある。図８のフローであれば、特定の領域を指定して設計制約を緩めるので、このような問題は生じない。
【００５５】
なお、図８のフローは各種の変形例があり得る。例えば、全体の配置・配線処理の後、チップ全体のＤＦＭルールでのルールチェックを行い、その後チップを複数の領域、例えば２５個の領域に分割し、ＤＦＭルール違反が多発した領域のみ、又はＤＦＭルール違反が多発した領域に隣接する領域のみで設計制約を緩和する。もしくは、ＤＦＭルール違反が多発した箇所の周辺を領域指定し、その領域内で設計制約を緩和する。これにより、ＤＦＭルールを守ることが厳しい領域だけで制約を緩め、ＤＦＭルールを守ることができる領域はＤＦＭルールを守った状態がそのまま維持される。
【００５６】
上記と同様に、ＤＦＭルールでエラーになった箇所を修正する時に、すべての配線層で同時に設計制約を緩めると、ＤＦＭルールを守れていた箇所が、他のエラーを修正するためにＤＲＣルールしか守れない状態に修正される可能性がある。そこで、配線層についても、特定の配線層を指定して設計制約を緩めるのが望ましい。
【００５７】
図９は、特定の配線層ごとにルールを緩和するフローを示す。図９は、領域の変わりに配線層が対象である点を除けば図８のフローと類似しており、説明は省略する。
【００５８】
配線層についても、例えば、全体の配置・配線処理の後、チップ全体のＤＦＭルールでのルールチェックを行い、その後ＤＦＭルール違反が多発した配線層のみ、又はＤＦＭルール違反が多発した配線層に隣接する配線層のみで設計制約を緩和する。これにより、ＤＦＭルールを守ることが厳しい配線層だけで制約を緩め、ＤＦＭルールを守ることができる配線層はＤＦＭルールを守った状態がそのまま維持される。
【００５９】
なお、上記の特定領域と特定配線層に対するルール緩和を組み合わせて、特定配線層の特定領域に対してルール緩和を行うことも可能である。
【００６０】
次に、ルール緩和の順番について説明する。ＤＦＭルールでエラーになった設計制約を緩和する時、すべての設計制約を緩和すると守れていたＤＦＭルールまでがエラー修正の段階で修正されて、ＤＲＣルールしか満足しないような修正が入る可能性がある。そこで、ルール緩和に順番をつける。
【００６１】
ルールを緩和する順番としては歩留まりへの影響度に応じてルールを緩和する方法や、エラーの修正のしやすさに応じてルールを緩和する方法がある。このような緩和の方法を行うことにより、歩留まりを低下させやすいルールを緩和するのをできるだけ遅らせたり、配置・配線の収束性が良くなるルールから緩和して設計工数を短くするということが可能になる。
【００６２】
歩留まりへの影響度に応じてルールを緩和する場合、歩留まりへの影響が小さい設計制約を先に緩和し、歩留まりへ与える影響が大きいＤＦＭルールができるだけ守られるようにエラーを修正する。例えば、ビアホール(Via Hole)の個数に関するＤＦＭルールと配線間隔に関するＤＦＭルールがあるとする。ビアホールの個数に関するＤＦＭルールとＤＲＣルールの間の歩留まりの差よりも、配線間隔に関するＤＦＭルールとＤＲＣルールの間の歩留まりの差のほうが大きい場合、配線間隔に関する設計制約を緩和する前に、ビアホールの個数に関するＤＦＭルール違反の修正を先に行う。これにより、配線間隔に関する設計制約の緩和による大きな歩留まりの低下を抑えることができる。
【００６３】
例えば、ビアホールの個数に関しては、
・ＤＦＭルール：異なる配線層の接続にはビアホールを２個使用する。
【００６４】
・ＤＲＣルール：異なる配線層の接続にはビアホールを１個使用する。
【００６５】
また、配線間隔については、
・ＤＦＭルール：配線を隣接グリッドに並べて配線できる最大長は１ｍｍである。
【００６６】
・ＤＲＣルール：配線を隣接グリッドに並べて配線する場合の制限はない。
【００６７】
上記のルールについて、ビアホールの個数に関するＤＦＭルールを緩和した方が、配線間隔に関するＤＦＭルールを緩和するよりも歩留まりの低下は低いとする。
【００６８】
図１０は、上記のような条件がある場合の、ルール緩和フローである。
【００６９】
ステップ５０１でＤＦＭルールによる配置・配線処理を行い、ステップ５０２でルールチェックを行い、ステップ５０３でエラーが所定値以上あるか判定する。エラーが無ければステップ５０９に進み、エラーがあればステップ５０４に進んでビア（ＶＩＡ）ホールの個数に関するＤＦＭルールを緩和して再配置・配線処理を行い、ステップ５０５でルールチェックを行い、ステップ５０６でエラーが所定値以上あるか判定する。エラーが無ければステップ５０９に進み、エラーがあればステップ５０７に進んで今度は配線ルールを緩和して再配置・配線処理を行い、ステップ５０８でルールチェックを行う。そして、ステップ５０９で結果を出力する。
【００７０】
エラーの修正のしやすさに応じてルールを緩和する場合について説明する。この場合、設計工数へ与える影響が大きい設計制約（緩和によって、エラーの個数を早く減らせる設計制約）を先に緩和し、設計工数へ与える影響が小さいＤＦＭルール（緩和してもエラーの個数を減らしにくい設計制約）をできるだけ守れるようにエラーを修正する。
【００７１】
例えば、上記のビアホールの個数に関するＤＦＭルールと配線間隔に関するＤＦＭルールでは、ビアホールの個数に関するＤＦＭルールを緩和すると多くのエラーが減らすことができるが、配線間隔に関するＤＦＭルールを緩和してもエラーはあまり減らないとする。その場合、図１０のようなルール緩和の方法をとり、エラーの減り方の大きなビアホールの個数に関するＤＦＭルールを先に緩和することにより、設計時間をあまりかけずにエラーを修正できる。
【００７２】
ルールを緩和する際に、ＤＦＭルールからいきなりＤＲＣルールへ緩和することもできるが、一度で緩和した場合、歩留まりの低下が大きくなる。そこで、ルールを緩和する場合、段階的に緩和することが望ましい。
【００７３】
例えば、配線に関して、次のようなルールがある。
【００７４】
ＤＦＭルール：配線を隣接グリッドへ並べて配線できる最大長は０．５ｍｍである。
【００７５】
ＤＲＣルール：配線が隣接グリッドに並ぶ場合の制限はない。
【００７６】
そこで、中間のＤＦＭルールＡ「配線を隣接グリッドへ並べて配線できる最大長は１ｍｍである」を設ける。
【００７７】
図１１は、配線に関する上記のＤＦＭルールからＤＦＭルールＡ、ＤＲＣルールに緩和する場合のフローを示す。
【００７８】
ステップ６０１でＤＦＭルールによる配置・配線処理を行い、ステップ６０２でルールチェックを行い、ステップ６０３でエラーが所定値以上あるか判定する。エラーが無ければステップ６０９に進み、エラーがあればステップ６０４に進んでＤＦＭルールＡに緩和して再配置・配線処理を行い、ステップ６０５でルールチェックを行い、ステップ６０６でエラーが所定値以上あるか判定する。エラーが無ければステップ６０９に進み、エラーがあればステップ６０７に進んで今度はＤＲＣルールに緩和して再配置・配線処理を行い、ステップ５０８でルールチェックを行う。そして、ステップ５０９で結果を出力する。
【００７９】
他にも、ＤＦＭルールとして「信号配線で使用するビアホールは１箇所に付き２個以上使用する」という制約があるが、ＤＲＣルールにはビアホールの個数についての制約はないが、そのような場合、例えば途中の段階のＤＦＭルールＡとして「信号配線で使用するビアホールは、チップ全体で３３％以上のビアホールに対して、１箇所に付き２個以上使用する」との制約を設けることが考えられる。この場合も、図１１のようなフローが可能である。
【００８０】
以上のようにして、ＤＦＭルールからＤＲＣルールへ設計制約を緩和することによる歩留まりの低下度合いを抑えることができる。
【００８１】
ルールを緩和する方法としては、他にもいろいろあり得る。いくつかの例を説明する。
【００８２】
１つは、設計制約（ルール）を緩和する優先順位（順番）があらかじめＣＡＤに定義されており、定義された順番にルール緩和を行う。例えば、エラー緩和は、もっともエラーの数が多かった配線層で、もっともエラー個数が多かった種類の設計制約を緩和する。これにより、設計者が設計制約を意識しなくても設計制約の緩和が行えるようになる。
【００８３】
次に、ＣＡＤ装置にルールを緩和する項目をあらかじめ登録しておき、ＣＡＤ装置がルール緩和の優先度を自動的に判定してルール緩和を行う方法がある。
【００８４】
（１）ＤＦＭルールごとに歩留まりに影響する度合いを０から１の係数ｎ１で定義する。ここでは、係数ｎ１が１の場合、ＤＦＭルールを緩和することで歩留まりの低下が小さく、０に近づくほどＤＦＭルールを緩和することによる歩留まり低下が大きいとする。
【００８５】
（２）ＤＦＭルールごとに配線収束性に影響する度合いを０から１の係数ｎ２で定義する。ここでは、係数ｎ２が１の場合、ＤＦＭルールを緩和することで配線収束しやすくなり、０に近づくほどＤＦＭルールを緩和しても配線収束性は変わらないとする。
【００８６】
（３）エラーの個数をｎ３で表す。
【００８７】
（４）ＤＦＭルールごとにｎ１×ｎ２×ｎ３を計算し、値の大きいルールから緩和する。
【００８８】
これにより、歩留まり低下が小さく、エラーを早く修正できる設計制約から緩和できるようになり、高歩留まりのチップを早く設計できる。
【００８９】
続いて、設計者が設計制約を緩和する順番を指定する方法がある。例えば、設計期間が短く早く設計を完了させたい場合は、配線収束性があがる設計制約から順に複数ルールを緩和するように指定する。歩留まりを下げたくない場合は、緩和しても歩留まりに与える影響が小さい設計制約から順に緩和するように指定する。これにより、設計する条件に応じた緩和方法をとることができる。
【００９０】
また、設計者が、ルールチェックの度に緩和する設計制約を指定する方法がある。例えば、自動配置配線処理後のルールチェックの結果を見て、設計者はどのルールをどの領域で緩和するかを指定する。これにより、チップごとの異なる条件を考慮して設計者のノウハウを生かした自動配置配線処理を進めることができるようになる。
【００９１】
以上、配置配線処理の設計制約を緩和していく方法を説明したが、これらの方法はそれぞれ単独でも使用できるが、いくつかを組み合わせて適用することもできる。
【００９２】
そのため、上記の設計方法を１つ以上組み合わせて、制約を緩和する方法もある。例えば、ＤＦＭルールで設計した時にエラーがあると、「（１）エラーが集中していた配線層のみで」、「（２）設計制約をＤＦＭルールからＤＲＣルールへ５０％緩和して」、再度配置配線する手法が取れる。これにより、設計制約の緩和を１つずつ適用していくよりも、より効果的に設計制約が緩和できるようになる。
（付記１）
半導体集積回路の設計方法であって、
ＤＦＭルールを考慮して、１ウエハから最大の良品数を得られるようにチップサイズを決定することを特徴とする半導体集積回路の設計方法。（１）
（付記２）
異なるチップサイズでの歩留まりを見積もり、チップサイズに応じて１ウエハから得られるチップ数に見積もった歩留まりを乗じて良品数を算出する付記１に記載の半導体集積回路の設計方法。（２）
（付記３）
前記歩留まりの見積もりには、総配線長と前記チップサイズによる配線密度と歩留まりの関係に基づいた見積もりが含まれる付記１に記載の半導体集積回路の設計方法。
（付記４）
前記歩留まりの見積もりは、当該チップの製造期間と共に変化する付記１に記載の半導体集積回路の設計方法。
（付記５）
半導体集積回路の設計方法であって、
ＤＦＭルールによる配置・配線の処理を行い、
ＤＦＭルールによる配置・配線に対してルールチェックを行い、
エラー箇所が残っている場合に、部分的にルールを緩和して配置・配線の処理を再実行することを特徴とする半導体集積回路の設計方法。（３）
（付記６）
ＤＦＭルールによる配置・配線の歩留まり、ＤＲＣルールによる配置・配線の歩留まり、及び部分緩和で得られた配置・配線の歩留まりの見積もりをそれぞれ行い、出力する付記５に記載の半導体集積回路の設計方法。
（付記７）
エラー箇所が存在しても、部分緩和によるエラー箇所の減少が第１所定量以下の場合、又はエラー箇所が第２所定量以下の場合には、ルール緩和を終了する付記５に記載の半導体集積回路の設計方法。
（付記８）
半導体集積回路を複数の領域に分割して、領域を限定して部分的なルール緩和を行う付記５に記載の半導体集積回路の設計方法。（４）
（付記９）
配線層を限定して部分的なルール緩和を行う付記５に記載の半導体集積回路の設計方法。（５）
（付記１０）
歩留まりへの影響が少ないルールを優先して緩和する付記５に記載の半導体集積回路の設計方法。
（付記１１）
設計工数への影響が大きいルールを優先して緩和する付記５に記載の半導体集積回路の設計方法。
（付記１２）
前記ＤＦＭルールからＤＲＣルールへの緩和を段階的に行う付記５に記載の半導体集積回路の設計方法。
（付記１３）
ルール緩和の優先順位があらかじめ定義されており、定義された順番にルール緩和を行う付記５に記載の半導体集積回路の設計方法。
（付記１４）
ＣＡＤ装置が、ルール緩和の優先度を自動的に判定してルール緩和を行う付記５に記載の半導体集積回路の設計方法。
（付記１５）
設計者が、ルール緩和を行う付記５に記載の半導体集積回路の設計方法。
（付記１６）
設計者が、前記ルールチェックの時に、ルール緩和の内容を指定する付記５に記載の半導体集積回路の設計方法。
（付記１７）
半導体集積回路の設計装置であって、
ＤＦＭルールを考慮して、１ウエハから最大の良品数を得られるようにチップサイズを決定することを特徴とする半導体集積回路の設計装置。
（付記１８）
半導体集積回路の設計装置であって、
所定のルールによる配置・配線の処理を行う配置・配線部と、
所定のルールに基づいて配置・配線に対してルールチェックを行うルールチェック部と、を備え、
前記ルールチェック部によるルールチェックの結果、エラー箇所が残っている場合に、部分的にルールを緩和して前記配置・配線部による処理を再実行することを特徴とする半導体集積回路の設計装置。
（付記１９）
コンピュータに、半導体集積回路の設計を行わせるＣＡＤプログラムであって、
ＤＦＭルールを考慮して、１ウエハから最大の良品数を得られるようにチップサイズを決定させることを特徴とするＣＡＤプログラム。
（付記２０）
コンピュータに、半導体集積回路の設計を行わせるＣＡＤプログラムであって、
ＤＦＭルールによる配置・配線の処理を行わせ、
配置・配線にエラー箇所があるか判定させ、
前記ＤＦＭルールチェック部によりエラー箇所が発見された時に、部分的にルールを緩和して配置・配線の処理を再実行させることを特徴とするＣＡＤプログラム。
【産業上の利用可能性】
【００９３】
本発明の第１の態様は、半導体集積回路の設計であればどのような場合にも適用可能であり、第２の態様は、複数の設計ルールが混在するような設計に適用可能である。
【図面の簡単な説明】
【００９４】
【図１】図１は従来の設計フローを示す。
【図２】図２は本発明の実施例の設計フローを示す。
【図３】図３はチップサイズ決定のための見積処理の構成を示す。
【図４】図４は総配線長見積処理の構成を示す。
【図５】図５は歩留まり見積処理の構成を示す。
【図６】図６はチップサイズ決定フローを示す。
【図７】図７は配置配線理フローを示す。
【図８】図８は特定領域毎のルール緩和フローを示す。
【図９】図９は特定配線層毎のルール緩和フローを示す。
【図１０】図１０は内容毎の段階的ルール緩和フローを示す。
【図１１】図１１は段階的ルール緩和フローを示す。
【符号の説明】
【００９５】
３０    チップサイズ決定ステップ
３１    異なるチップサイズでの歩留まり見積処理
３２    チップサイズ決定処理
４０    自動配置・自動配線ステップ
４１    自動配置・児童配線処理
４２    ルールチェック・ルール緩和
【図１】
2007250975.tif 000003
【図２】
2007250975.tif 000004
【図３】
2007250975.tif 000005
【図４】
2007250975.tif 000006
【図５】
2007250975.tif 000007
【図６】
2007250975.tif 000008
【図７】
2007250975.tif 000009
【図８】
2007250975.tif 000010
【図９】
2007250975.tif 000011
【図１０】
2007250975.tif 000012
【図１１】
2007250975.tif 000013