(57)【要約】【課題】  プログラム等を格納するコードフラッシュメモリと、画像データ等を格納するデータフラッシュメモリとは読み出し・書き込み等に関してそれぞれ異なる要求性能を持つため、従来は別チップで構成されていた。このため、両方のフラッシュメモリを必要とするシステムの低コスト化及び携帯システムにおける実装面積削減の障害となっていた。【解決手段】  第１の書き込みレベルと第１の読み出し手段とを有する第１のメモリブロック１０４と、前記第１の書き込みレベルとは異なる第２の書き込みレベルと前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有しかつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロック１０２と、前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段１２８とを設ける。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の書き込みレベルと、第１の読み出し手段とを有する第１のメモリブロックと、
前記第１の書き込みレベルとは異なる第２の書き込みレベルと、前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有し、かつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、
前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックからの読み出しに、前記第１のメモリブロックの書き込み及び読み出しを行うための内部データバスとは異なる内部バスを用いることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第１のメモリブロック又は前記第２のメモリブロックのいずれのブロックへのアクセスであるかを入力アドレスの一部を用いて判別するブロックデコード手段と、
前記ブロックデコード手段の出力により読み出し、書き込みのタイミングを切り換える制御信号発生手段とを更に備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックが、前記第１のメモリブロック内に配置されるメモリセルと同一構造のメモリセルを配置して構成されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックが、前記第１のメモリブロックにおける第１の書き込みベリファイ用基準電位とは異なる、第２の書き込みベリファイ用基準電位を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックが、前記第１のメモリブロックにおける第１の書き込みベリファイタイミング発生手段とは異なる、第２の書き込みベリファイタイミング発生手段を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
１つのメモリセルに２ビット以上の情報を書き込む第１の書き込み手段と、第１の読み出し手段とを有する第１のメモリブロックと、
前記第１の書き込み手段とは異なる第２の書き込み手段と、前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有し、かつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、
前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックからの読み出しに、前記第１のメモリブロックの書き込み及び読み出しを行うための内部データバスとは異なる内部バスを用いることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７記載の不揮発性半導体記憶装置において、
前記第１のメモリブロック又は前記第２のメモリブロックのいずれのブロックへのアクセスであるかを入力アドレスの一部を用いて判別するブロックデコード手段と、
前記ブロックデコード手段の出力により書き込みのシーケンス及びタイミングと、読み出しのタイミングとを切り換える制御信号発生手段とを更に備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項７記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックが、前記第１のメモリブロック内に配置されるメモリセルと同一構造のメモリセルを配置して構成されることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
特定のメモリセルが接続されるワード線を選択する第１のワード線手段と、第１の読み出し手段とを有する第１のメモリブロックと、
特定のメモリセルが接続される複数のワード線を同時に選択する第２のワード線手段と、前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有し、かつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、
前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックからの読み出しに、前記第１のメモリブロックの書き込み及び読み出しを行うための内部データバスとは異なる内部バスを用いることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１１記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックが、前記第１のメモリブロック内に配置されるメモリセルと同一構造のメモリセルを配置して構成されることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
第１のメモリブロックと、
前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、
前記第１のメモリブロックと前記第２のメモリブロックとで共有される書き込み手段、及び書き込みベリファイを行う第１の読み出し手段と、
前記書き込み手段へ書き込みデータを入力するためのデータ入力手段と、
前記第１の読み出し手段とは異なる経路で前記第２のメモリブロックからの読み出しを行う第２の読み出し手段と、
前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
第１のメモリブロックと、
前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、
前記第１のメモリブロックのビット線に接続された第１の選択ゲートと、
前記第２のメモリブロックのビット線に接続された第２の選択ゲートと、
前記第１の選択ゲートと前記第２の選択ゲートとの間に接続された前記第１のメモリブロック及び前記第２のメモリブロックに対する書き込み回路、並びに前記第１のメモリブロック及び前記第２のメモリブロックから読み出しを行う第１の読み出し手段と、
前記第２のメモリブロックのビット線に接続された第３の選択ゲートと、
前記第３の選択ゲートを介して選択的に前記第２のメモリブロックのビット線に接続される第２の読み出し手段と、
前記第１の読み出し手段による前記第１のメモリブロックからの読み出しデータ又は前記第２の読み出し手段による前記第２のメモリブロックからの読み出しデータのいずれか一方を選択して外部へ出力するデータ出力手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１４又は１５に記載の不揮発性半導体記憶装置において、
前記第２のメモリブロックから読み出しを行う前記第２の読み出し手段が、前記第１のメモリブロックから読み出しを行う前記第１の読み出し手段とは異なる方式であることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１４又は１５に記載の不揮発性半導体記憶装置において、
書き込み手段へ書き込みデータを入力するためのデータ入力手段へのデータ入力と、前記第２のメモリブロックから読み出しを行う第２の読み出し手段からのデータ入出力とが同一のデータ入出力手段を介して同一の端子から行われることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１〜１７のうちいずれか１項に記載の不揮発性半導体記憶装置と、
アドレスバス及びデータバスを介して前記不揮発性半導体記憶装置に接続された演算ＬＳＩとを備えたことを特徴とする信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置を搭載した信号処理システムに関するものであり、特に不揮発性半導体記憶装置に制御プログラム等のコードと、画像等のデータとの両方を記憶するシステムに用いる不揮発性半導体記憶装置に適用すると有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源を切っても記憶情報を保持できることから、情報システムや通信システムへの応用が広がっている。なかでも、フラッシュＥＥＰＲＯＭ（フラッシュメモリ）はチップ全体又はブロック単位での消去を行うことで、メモリセルサイズを小さくして低コストを実現したものであり、急速に需要が拡大している。
【０００３】
フラッシュメモリを用いるシステムにおいて、フラッシュメモリに格納する情報としては、大別するとコード（命令）とデータとに分類される。ここで、コードはシステムＬＳＩでの演算処理部が実行する命令であり、このコードを格納するフラッシュメモリは、高速に動作する演算処理部が必要とするコードを高速に読み出せる必要がある。また、システムＬＳＩで実行されるアプリケーションソフトが扱う画像等のデータは、まとまった大量のデータであり、このデータを格納するフラッシュメモリは、大量のかたまりデータの書き込み及び読み出しが必要時間内で実行できる必要がある。
【０００４】
主に命令等のコードを格納する目的に用いられるフラッシュメモリをコードフラッシュメモリ、主に画像等のデータを格納する目的に用いられるフラッシュメモリをデータフラッシュメモリと定義し、それぞれのメモリに対する要求性能をまとめると図１２に示すようになる。コードフラッシュメモリとデータフラッシュメモリとに対しては、読み出し、書き込み、消去及び書き換え回数等の特性において、異なった要求性能となっていることが分かる。
【０００５】
コードフラッシュメモリの格納情報は、演算処理部の命令が主体となるため、高速ランダムアクセスが要求され、命令が確定された後は、ほとんど書き換える必要がなくなるため、書き換え回数、書き込み及び消去性能に対する要求は強くはない。一方、データフラッシュメモリの格納情報は、画像等の大容量データが主体となるため、読み出し及び書き込みに関してのランダム性能は要求されないが、高速なスループットが要求される。高速書き換えが要求されているため、消去に対しても高速性が要求され、書き換え回数に対しても多数回の書き換えが要求される。
【０００６】
また、コードフラッシュメモリに格納された演算処理部の命令は、演算処理部からの要求があれば、データフラッシュメモリへのアクセス期間中であり、特に長い時間を必要とする書き込みや消去を実行している期間であっても、読み出すことができる必要がある。
【０００７】
ＮＯＲ型フラッシュメモリはコードフラッシュメモリに対する要求に適した性能を有しており、ＮＡＮＤ型フラッシュメモリはデータフラッシュメモリに対する要求に適した性能を有しているため、コードとデータを不揮発性メモリに記憶するシステムにおいては、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとの両方を用いている。
【０００８】
例えば、携帯電話システムでの信号処理部は、ベースバンド処理を行う第１のシステムＬＳＩと、アプリケーション処理を行う第２のシステムＬＳＩとで構成される。第１のシステムＬＳＩにはＮＯＲ型フラッシュメモリとＤＲＡＭとが接続され、第２のシステムＬＳＩにはＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリとＤＲＡＭとが接続される。各ＮＯＲ型フラッシュメモリには、各システムＬＳＩの演算処理部で用いられるコード（命令）が格納される。ＮＡＮＤ型フラッシュメモリには、第２のシステムＬＳＩで実行されるアプリケーションソフトで扱う画像データ等が格納される。
【０００９】
半導体製造技術の進展に伴って、システムＬＳＩは大規模化へと、メモリは大容量化へと進んできており、上記携帯電話システムにおいても、両システムＬＳＩは、より微細化プロセス技術を用いて１チップに統合すればより低コスト化が実現できる。同様に、２つのＤＲＡＭも１チップに統合すれば更なる低コスト化が実現できる。フラッシュメモリも同様に１チップに統合すれば低コスト化が実現可能であるが、フラッシュメモリを統合するためには、異なる要求性能を持つコードフラッシュメモリと、データフラッシュメモリとを１チップ上に実現する技術が必要である。
【００１０】
コード格納用途及びデータ格納用途のフラッシュメモリを１チップ上に実現した複合化フラッシュメモリが、特許文献１、特許文献２に開示されている。これは、コード格納用メモリ部とデータ格納用メモリ部とのセクター分割に関するもの、及びデータ格納用メモリ部の書き込み又は消去動作期間中に、コード格納用メモリ部からの読み出しを行えるようにする技術に関するものであり、開示された技術からでは、図１２に示すような、コードフラッシュメモリ及びデータフラッシュメモリにおいて、それぞれに要求される、異なる読み出し及び書き込み性能を実現することはできない。
【００１１】
不揮発性メモリアレイ内のメモリセルを複数ブロックに分割し、任意のブロックに対して書き込み又は消去動作を行っている間に、他のブロックからの読み出しを可能にする技術は、特許文献３においても開示されている。特許文献３においては、分割されたそれぞれのブロックにアドレスラッチを備えるとともに、各ブロックを含むメモリチップ全体の制御を行う命令解析及びステータスデータ生成部を備えており、メモリチップに対する命令を解析し、任意のブロックが書き込み又は消去動作期間においては、他のブロックからの読み出しを可能としている。この特許文献３に開示された技術においても、図１２に示すような、コードフラッシュメモリ及びデータフラッシュメモリにおいて、それぞれに要求される、異なる読み出し及び書き込み性能を実現することはできない。
【００１２】
特許文献１、特許文献２で開示されている、データ格納用メモリ部に対して書き込み又は消去動作を行っている間に、コード格納用メモリ部からの読み出しを可能にする技術においても、特許文献３で開示されている技術と同様に、独立に動作可能なメモリブロックを複数個備えることにより実現している。
【００１３】
異なる複数のメモリ特性を１チップ上で実現する技術の一例は、特許文献４に開示されている。特許文献４においては、ＮＡＮＤ型メモリの一部の領域に、ＮＡＮＤ型メモリセルの直列接続されたメモリセルを１つのメモリセルで置き換えたＮＯＲ型メモリ領域を備えることにより、高集積性により低コストが実現可能なＮＡＮＤ型メモリと、ランダムアクセス性能に優れたＮＯＲ型メモリとを同一チップ上に実現可能としている。しかしながら、ＮＡＮＤ型メモリとＮＯＲ型メモリとはビット線及び読み出し回路を共有する構成で実現されており、ここで開示されたＮＯＲ型メモリでは、データフラッシュメモリに比べ、桁違いに速いランダム読み出し速度が要求されるコードフラッシュメモリに適用することはできない。また、書き込み特性においても、ＮＡＮＤ型メモリとＮＯＲ型メモリとが同一の特性となり、ＮＯＲ型メモリに比べ、ＮＡＮＤ型メモリが高速書き込みを実現しているものではない。また、ＮＡＮＤ型メモリに対する書き込み又は消去動作実行中でのＮＯＲ型メモリからの読み出し動作は不可能である。
【００１４】
特許文献５に開示されているのは、プログラムデータ（コード）格納領域と、プログラムデータ格納領域に比べ、書き換えによる劣化が少なく、長寿命化されたテーブルデータ（データ）格納領域を１チップ上に実現するための技術である。テーブルデータ格納領域に印加する書き込み電圧を、プログラムデータ領域に印加する電圧よりも低い値に設定することにより、プログラムデータの書き込みのしきい値電圧よりも、テーブルデータ格納領域の書き込みしきい値電圧を低い値とし、書き換え時のストレスを低減して長寿命化を図っている。このとき、プログラムデータ格納領域であるかテーブルデータ格納であるかは、入力されたアドレスにより判定している。この特許文献５では、異なる書き込みしきい値電圧は、書き込み電圧を変更する手段により実現されており、プログラムデータの書き込みに比べ、テーブルデータの書き込みを高速化することはできない。また、異なる書き込みしきい値電圧に設定されたメモリセルの読み出し方式及び回路に関する記載はなく、ここで開示された技術においては、図１２に示すような、コードフラッシュメモリ及びデータフラッシュメモリにおいて、それぞれに要求される、読み出し及び書き込み性能を実現することはできない。
【００１５】
特許文献６には、多値記憶と２値記憶とを領域で切り換える技術が開示されている。高速動作かつ高信頼性が要求されるデータは２値記憶を行い、大容量記憶が要求されるデータは多値記憶を行う。書き込み時には、多値フラグを書き込みデータとともに記憶して、読み出し時にフラグの値に応じて読み出しシーケンスを切り換えることにより、２値又は多値記憶の領域を任意に設定することを可能としている。しかしながら、ここで開示された技術においては、多値記憶と２値記憶との切り換えに関するものであり、コードフラッシュメモリ及びデータフラッシュメモリとして要求される、異なるメモリブロックで高速ランダム読み出しと、高スループット読み出しを実現することはできない。
【特許文献１】特開平１０−３２６４９３号公報
【特許文献２】特開２００４−２７３１１７号公報
【特許文献３】特開平７−２８１９５２号公報
【特許文献４】特開平１０−２７４８４号公報
【特許文献５】特開平１１−２８３３８２号公報
【特許文献６】特開２００１−２１００８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
コードフラッシュメモリとデータフラッシュメモリとが統合化されたフラッシュメモリは、異なる２種類の要求性能の全てを満たすフラッシュメモリを低コストで実現しなければ、製品となってシステムに搭載されるものとはなり得ない。
【００１７】
上記背景技術として説明してきたように、いくつかの従来技術では、コードメモリとデータメモリとを１チップで実現する場合に解決しなければならない、いくつもの課題のうちの、いくつかを解決する技術が開示されているが、これらの従来技術を組み合わせても図１２に示すコードフラッシュメモリとデータフラッシュメモリとが要求する性能を１チップで実現することはできなかった。
【課題を解決するための手段】
【００１８】
前記課題を解決するため、本発明に係る第１の不揮発性半導体記憶装置は、第１の書き込みレベルと第１の読み出し手段とを有する第１のメモリブロックと、前記第１の書き込みレベルとは異なる第２の書き込みレベルと前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有しかつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えた構成を採用したものである。
【００１９】
また、本発明に係る第２の不揮発性半導体記憶装置は、１つのメモリセルに２ビット以上の情報を書き込む第１の書き込み手段と第１の読み出し手段とを有する第１のメモリブロックと、前記第１の書き込み手段とは異なる第２の書き込み手段と前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有しかつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えた構成を採用したものである。
【００２０】
また、本発明に係る第３の不揮発性半導体記憶装置は、特定のメモリセルが接続されるワード線を選択する第１のワード線手段と第１の読み出し手段とを有する第１のメモリブロックと、特定のメモリセルが接続される複数のワード線を同時に選択する第２のワード線手段と前記第１の読み出し手段とは異なる方式の第２の読み出し手段とを有しかつ前記第１のメモリブロックと同一基板上に形成された第２のメモリブロックと、前記第１の読み出し手段又は前記第２の読み出し手段のいずれか一方を選択して読み出しデータを外部へ出力するデータ出力手段とを備えた構成を採用したものである。
【発明の効果】
【００２１】
本発明によれば、読み出し・書き込み・書き換え回数等の特性で異なる性能が要求される、コード格納用不揮発性半導体記憶装置とデータ格納用不揮発性半導体記憶装置とを、全ての要求性能を満たした上で１チップに統合することができ、低価格化を実現できる。
【００２２】
本発明の不揮発性半導体記憶装置を用いたシステムにおいては、複数チップで構成されていた不揮発性半導体記憶装置を１チップで構成することができるので、実装面積を縮小することができるとともに、アドレスバスやデータバスの寄生容量を減らすことができるので、高速動作又は低消費電力動作を実現することもできる。
【００２３】
また、データ格納領域に対する書き込み又は消去動作の期間中での、コード格納領域からの読み出しを簡単な回路規模で実現することができ、システム性能を維持したままでの低コスト化が実現できる。
【発明を実施するための最良の形態】
【００２４】
図１に、本発明の一実施形態におけるフラッシュメモリ１００の構成例を示している。図１において、１０２はコードを格納することを目的としたコードメモリアレイ、１０４はデータを格納することを目的としたデータメモリアレイである。コードメモリアレイ１０２及びデータメモリアレイ１０４は、製造プロセスコストを最小とするために、同一構造のメモリセルを同一配置として構成される。コードメモリアレイ１０２及びデータメモリアレイ１０４にはそれぞれ、入力されるアドレスによりアレイ内の特定のワード線を選択するロウデコーダ１０６及び１１０が接続されており、コードメモリアレイ１０２にはＹゲート１１２を介してセンスアンプ１１４が、またコードメモリアレイ１０２とデータメモリアレイ１０４には、選択ゲート１１１及び１１９を介してページラッチ１１６と、読み出し・書き込み回路１１８とが接続されている。
【００２５】
コードメモリアレイ１０２に接続されるロウデコーダ１０６には、アドレス入力端子Ａ０〜Ａ２５からのロウアドレス入力信号が直接入力され、コードメモリアレイ１０２内の特定ワード線を選択する。データメモリアレイ１０４に接続されるロウデコーダ１１０には、アドレス入力端子Ａ０〜Ａ２５からのロウアドレス入力信号をアドレスラッチ１２２でラッチした信号が入力され、データメモリアレイ１０４内の特定ワード線を選択する。カラムデコーダ１０８は、アドレス入力端子Ａ０〜Ａ２５からのカラムアドレス入力信号又はカウンタ１３４からの信号のいずれか一方が選択回路（ＭＵＸ）１２０により選択されて入力され、Ｙゲート１１２及びページラッチ１１６を選択する選択信号を出力する。
【００２６】
図１中の選択ゲート１１１及び１１９、Ｙゲート１１２、センスアンプ１１４、ページラッチ１１６及び読み出し・書き込み回路１１８が配置される共通ブロック１３２内の具体回路例を、図２に示している。
【００２７】
ここで、データメモリアレイ１０４内のメモリセルに対する書き込みしきい値電圧を、コードメモリアレイ１０２内のメモリセルに対する書き込みしきい値電圧より高い値となるように設定する。つまり、メモリアレイ内のメモリセルのしきい値電圧分布を、図３に示すように、消去後のしきい値電圧分布３００に対して、コードメモリアレイ１０２内は充分に低い値３０２に設定し、データメモリアレイ１０４内はコードメモリセルよりも高い値３０４に設定する。
【００２８】
メモリセルの書き込み特性を図４に示している。図４に示すように、メモリセルのしきい値電圧は、書き込み時間の対数軸に対して比例する特性であり、コードメモリアレイ１０２内のメモリセルとデータメモリアレイ１０４内のメモリセルとの書き込み後のしきい値電圧を図３に示すように設定することにより、データメモリアレイ１０４はコードメモリアレイ１０２に比べ、そのしきい値電圧電位差の指数関数に逆比例した短い時間で目標のしきい値電圧に到達することになる。しかしながら、図３に示すように、データメモリアレイ１０４での消去後のしきい値電圧分布の下限と書き込み後のしきい値電圧分布の上限との間のしきい値電圧幅（読み出しウィンドウ）ＩＲＷＤは、コードメモリアレイ１０２でのＩＲＷＣに比べ小さな値となり、コードメモリアレイ１０２からの読み出しに用いる読み出しリファレンス電流は、しきい値電圧ＶｔＲＥＦＣに相当する電流に設定し、データメモリアレイ１０４からの読み出しに用いる読み出しリファレンス電流は、しきい値電圧ＶｔＲＥＦＤに相当する電流に設定する。このため、メモリセル電流と、読み出しリファレンス電流との差電流は、コードメモリアレイ１０２からの読み出しに比べ、データメモリアレイ１０４からの読み出しの場合は小さくなる。
【００２９】
コードメモリアレイ１０２内のメモリセルと、データメモリアレイ１０４内のメモリセルとの書き込みしきい値電圧を図３に示すように設定し、図１２に示すコードフラッシュメモリとデータフラッシュメモリとに対する要求性能の、両方を満たすための回路構成例を図２を用いて説明する。共通ブロック１３２内のＹゲート１１２を構成するトランジスタ２１８と、センスアンプ１１４を構成する１ビット分のセンスアンプ２２０は、コードメモリアレイ１０２からのランダム読み出しを行うための回路である。共通ブロック１３２内のトランジスタ２１８とセンスアンプ２２０とを除く回路は、データメモリアレイ１０４からの読み出しと、データメモリアレイ１０４とコードメモリアレイ１０２との両方に対する書き込みを行うための回路であり、図２においてはビット線２本分（ＢＬｉ，ＢＬｉ＋１）の回路構成を示しているが、全ビット線に対して同様の回路が接続される。
【００３０】
まず書き込み動作について説明すると、書き込み回路は、コードメモリアレイ１０２とデータメモリアレイ１０４とで共有されており、コードメモリアレイ１０２とデータメモリアレイ１０４とのうちのいずれに書き込むかは、選択ゲート２１４又は２１６の一方を導通とし、他方を遮断とした場合に、導通とした側のメモリアレイに書き込みが行われる。データメモリアレイ１０４に書き込む場合を説明すると、制御信号ＴＧＤにより選択ゲート２１４を導通とし、制御信号ＴＧＣにより選択ゲート２１６を遮断状態とする。
【００３１】
ビット線ＢＬｉにはトランジスタ２０４を介して、交差接続された２個のインバータから構成されるページラッチ２００が接続されている。書き込みデータは、データ入出力端子Ｄ０〜Ｄ１５から入出力バッファ１２８を介して内部データバスＤＢＤへ与えられる。カラムデコーダ１０８がカウンタ１３４からの信号をデコードした結果として出力する、カラム選択信号ＹＳＥＬにより駆動されるトランジスタ２０６によって、内部データバスＤＢＤのデータが、選択的にページラッチ２００へ取り込まれる。カウンタ１３４の出力がカウントアップするのに同期して書き込みデータを順次入力し、ビット線の数に相当する１ページ分の書き込みデータをページラッチ２００へ取り込む。
【００３２】
ページラッチ２００に取り込まれた書き込みデータは、レベルシフト回路２０２を介してビット線ＢＬｉに与えられる。ページラッチ２００に取り込まれたデータが『１』のビットは書き込みビットであり、『０』のビットは書き込み禁止ビットであり、ページラッチ２００に取り込まれたデータが『１』のビットのみ、メモリセルのドレインに対する書き込み電圧がビット線ＢＬｉに与えられる。このとき、トランジスタ２０４は制御信号ＲＥＤにより遮断となるよう制御されているとともに、書き込むべきメモリセルが接続されたワード線には、アドレス入力端子Ａ０〜Ａ２５からのロウアドレス信号をラッチするアドレスラッチ１２２とロウデコーダ１１０とによりメモリセルのコントロールゲートに対する書き込み電圧が与えられている。
【００３３】
メモリセルに対する１回の書き込みを行った後には、メモリセルが目標のしきい値電圧に達したかどうかのベリファイを行う必要がある。このベリファイ動作時には、制御信号ＴＧＤにより選択ゲート２１４が導通とされ、制御信号ＰＲＥＣの制御により、トランジスタ２１２を介してビット線ＢＬｉが特定電位にプリチャージされる。プリチャージが完了するタイミングで、ベリファイのための読み出しを行うメモリセルが接続されたワード線に、アドレス入力端子Ａ０Ａ〜２５からのロウアドレスをラッチするアドレスラッチ１２２とロウデコーダ１１０により、メモリセルのコントロールゲートに対する読み出し電圧が与えられ、メモリセルに流れる電流によりビット線のプリチャージレベルが放電される。予め決められたタイミングでの制御信号ＲＥＤの制御により、トランジスタ２０４が導通とされ、ビット線の電位がページラッチ２００へ与えられる。ページラッチ２００の他方の端子には、ゲートにリファレンス電圧ＲＥＦが与えられたトランジスタ２０８とラッチタイミング制御信号ＬＴＣが入力されたトランジスタ２１０とが直列に接続されており、ラッチタイミング制御信号ＬＴＣでの制御タイミングでビット線電位と、リファレンス電圧ＲＥＦとが比較され、メモリセルが目標のしきい値電圧に達したかどうかが判定される。目標のしきい値電圧に達したと判定されるメモリセルに接続されたページラッチ２００は、比較結果に応じて、ラッチデータが反転され、記憶データが書き込み禁止を示す『０』とされる。
【００３４】
ビット線電位とリファレンス電圧ＲＥＦとの比較によるベリファイ動作の結果、目標のしきい値電圧に達していないと判定されるページラッチ２００内の書き込みデータはそのまま維持される。ベリファイ動作の結果、目標のしきい値電圧に達していないビットが存在している間は、次の書き込みと、書き込みベリファイとが繰り返される。
【００３５】
書き込みベリファイ後に全てのビットが目標のしきい値電圧に達したと判定された場合には、書き込み完了検出手段（図示せず）により書き込み完了信号が発生され、書き込みを終了する。
【００３６】
コードメモリアレイ１０２に対する書き込みを行う場合には、制御信号ＴＧＤにより選択ゲート２１４を遮断状態とし、制御信号ＴＧＣにより選択ゲート２１６を導通として、データメモリアレイ１０４に対する書き込みと同様の動作を行うが、書き込みベリファイ時にトランジスタ２０８に与えるリファレンス電圧ＲＥＦをデータメモリアレイ１０４に対する書き込み動作でのベリファイ時とは異なる電圧とすることにより、書き込み完了を判定するメモリセルのしきい値電圧をデータメモリアレイ１０４に対する書き込み時と異なる値に設定することができる。
【００３７】
このようにして、データメモリアレイ１０４の書き込みしきい値電圧を、コードメモリアレイ１０２よりも高い電圧に設定することにより、データメモリアレイ１０４の書き込み速度を、コードメモリアレイ１０２に比べて格段に速くすることができる。
【００３８】
次に、データメモリアレイ１０４の書き込み速度を更に速くする方法を以下に説明する。前述のように、書き込み動作においては、メモリセルに対する書き込み動作と、書き込みベリファイのための読み出し動作とが繰り返し実行される。コードメモリアレイ１０２の書き込みしきい値電圧は低い値に設定されるため、厳密な書き込みしきい値電圧の制御が要求される。書き込みしきい値電圧が低くなり過ぎて、０Ｖ以下になるメモリセルが発生すると、非選択時においてもドレイン・ソース間にリーク電流が流れることになり、選択されたメモリセルの誤読み出しを生じさせてしまう。このため、図５に示すように、書き込み時のパルス幅を小さく設定して、１回の書き込み動作で変化するしきい値電圧の幅を小さくして書き込み制御を行う必要がある。図５において、Ｐは書き込み期間を示し、ＰＶは書き込みベリファイ期間を示している。
【００３９】
一方、データメモリアレイ１０４の書き込みしきい値電圧は高い値に設定されるため、書き込みしきい値電圧の分布幅がコードメモリアレイ１０２に比べて広くなっても、前述のような誤読み出しの原因となるリーク電流を発生するようなメモリセルとなることはなく、コードメモリアレイ１０２に比べると書き込みしきい値電圧制御を緩めることができる。したがって、データメモリアレイ１０４の書き込みにおいては、図６に示すように、書き込みパルス幅をコードメモリアレイ１０２に比べ広く設定して、書き込みと書き込みベリファイとの繰り返し回数を減らすことができるので、データメモリアレイ１０４の書き込み速度の更なる高速化を実現することができる。
【００４０】
次に読み出し動作について、図７に示すタイミング図（前半）を用いながら説明する。データメモリアレイ１０４からの読み出しにおいては、書き込みベリファイと同様の動作で行われる。アドレス入力端子Ａ０〜Ａ２５からのロウアドレスＡ＿１がライトイネーブル信号／ＷＥによりアドレスラッチ１２２に取り込まれ、ロウデコーダ１１０に与えられる。ロウデコーダ１１０は、入力されたアドレスＡ＿１に従って特定のワード線を選択する。読み出しが開始されると、レディービジー信号ＲＹ／ＢＹはビジー状態を示す『０』の値に設定される。
【００４１】
特定のワード線を選択すると同時に、制御信号ＴＧＣの制御により選択ゲート２１６を遮断状態に保持して、書き込みベリファイと同様の動作を行う。このとき、トランジスタ２０８に与えるリファレンス電圧ＲＥＦを読み出し用の電位に設定することにより、ロウデコーダ１１０により選択されたワード線に接続されるメモリセルの記憶データをページ単位でページラッチ２００に読み出すことができる。メモリセルの記憶データがページラッチ２００に読み出されると、レディービジー信号ＲＹ／ＢＹがレディー状態を示す『１』の値にされる。これを受けて／ＲＥ信号にパルスを与えると、カウンタ１３４がカウントアップを開始し、カラムデコーダ１０８がカウンタ１３４からの信号をデコードした結果として出力するカラム選択信号ＹＳＥＬにより、内部データバスＤＢＤへトランジスタ２０６を介して、選択的にデータを出力する。カウンタ１３４を順次カウントアップすることにより、ページラッチ２００に読み出されたメモリセルデータが順次内部バスＤＢＤへ出力され、入出力バッファ１２８を経てデータ入出力端子Ｄ０〜Ｄ１５にＤ＿１、Ｄ＿２、Ｄ＿３、Ｄ＿４のように順次出力される。
【００４２】
図３で説明したように、データメモリアレイ１０４内のメモリセルに対する書き込みしきい値電圧は、コードメモリアレイ１０２内のメモリセルに対する書き込みしきい値電圧よりも高い値に設定されているため、読み出し時のメモリセル電流と読み出しリファレンス電流との差電流が少ないため、高速な読み出し速度を実現することが困難である。このため、ページラッチ２００へ取り込むまでの時間は長くかかるが、１ページ分のデータを一度にページラッチ２００へ取り込むことにより、カラムアドレスを順次変更してページラッチ２００のデータを順次データ入出力端子Ｄ０〜Ｄ１５へ出力するのは短時間で実現でき、高速な読み出しスループットを実現することができる。
【００４３】
次に、高速のランダム性が要求されるコードメモリアレイ１０２からの読み出しについて、図７のタイミング図（後半）を用いながら説明する。アドレス入力端子Ａ０〜Ａ２５からのアドレス信号Ａ＿５と、チップイネーブル信号／ＣＥとを受け取ると、ロウデコーダ１０６は受け取ったロウアドレスに従って、アクセスするメモリセルが接続されたワード線を選択し、カラムデコーダ１０８は、選択回路１２０の選択動作により、カラム信号を受け取り、アドレスにしたがったカラム選択信号ＹＳＥＬを出力し、Ｙゲート１１２を構成するトランジスタ２１８を制御する。この動作により、１６本のビット線ＢＬｉ（ｉ＝０〜１５）を選択的にセンスアンプ２２０へ接続し、センスアンプ２２０が接続されたビット線を介して入力されるメモリセル電流を電圧に変換して内部バスＤＢＣへ出力する。内部バスＤＢＣのデータは入出力バッファ１２８を経てデータ入出力端子Ｄ０〜Ｄ１５にＤ＿５として出力される。異なるメモリセルを選択して読み出しを行う場合には、引き続いてアドレス入力端子Ａ０〜Ａ２５に異なるアドレス信号Ａ＿６とチップイネーブル信号／ＣＥとを与える。入力されるアドレスＡ＿６により選択されるメモリセルの記憶データは、前述の説明と同様の動作でデータ入出力端子Ｄ０〜Ｄ１５にＤ＿６として出力される。
【００４４】
コードメモリアレイ１０２内のメモリセルに対する書き込みしきい値電圧は、データメモリアレイ１０４内のメモリセルよりも十分低い値に設定されているため、メモリセル電流と読み出しリファレンス電流との差電流は大きな値が得られる。したがって、ビット線の寄生容量の充放電を高速に行うことができる。また、入出力データ幅の数（本実施形態では１６個）だけ備えたセンスアンプ２２０は、個数が少なくて良いので、高速読み出しが可能な回路構成を採用することができ、高速ランダムアクセスを実現することができる。
【００４５】
消去動作に関しては、コードメモリアレイ１０２及びデータメモリアレイ１０４に対して同様の手段で消去電圧を印加するが、データメモリアレイ１０４の方がコードメモリアレイ１０２に比べ、書き込みしきい値電圧が高く、消去後のしきい値電圧との電位差が小さいため、書き込み速度と同様に消去速度においても、コードメモリアレイ１０２に比べてデータメモリアレイ１０４を高速に実行することができる。
【００４６】
また、データメモリアレイ１０４の方が書き込みしきい値電圧と、消去しきい値電圧との電位差が小さいため、書き換え時のメモリセルに与えるストレスが小さくなり、書き換え回数もコードメモリアレイ１０２に比べてデータメモリアレイ１０４を多くすることができる。
【００４７】
次に、データメモリアレイ１０４への書き込み期間中に、コードメモリアレイ１０２からの読み出しを行う場合について、図８を用いながら説明する。データメモリアレイ１０４へ書き込みを行うためにまず、ページラッチ２００へのデータ取り込みを行う。アドレス入力端子Ａ０〜Ａ２５にコマンド入力期間であることを示す信号Ａ＿Ｃを与えると同時にデータ入出力端子Ｄ０〜Ｄ１５へ、書き込みデータ取り込みモードであることを示すコマンドＣ＿１を入力する。続いて、／ＷＥ信号に与えるパルスと同期して書き込みデータＤ＿１、Ｄ＿２、Ｄ＿３、・・・・Ｄ＿ｎを順次与えることにより、／ＷＥのパルスをカウントするカウンタ１３４の出力をカラムデコーダ１０８がデコードし、トランジスタ２０６を順次制御して、ページラッチ２００に１ページ分の書き込みデータを取り込む。
【００４８】
ページラッチ２００への書き込みデータ取り込みが完了した後に、データメモリアレイ１０４への書き込み動作を実行する。アドレス入力端子Ａ０〜Ａ２５にコマンド入力期間であることを示す信号Ａ＿Ｃを与えると同時にデータ入出力端子Ｄ０〜Ｄ１５へ、書き込みモードであることを示すコマンドＣ＿２を入力する。引き続いて、データメモリアレイ１０４内の書き込むべきメモリセルを選択するためにアドレスＡ＿４を与えて／ＷＥを『０』とすることにより書き込み動作を開始する。このときレディービジー信号ＲＹ／ＢＹはビジー状態を示す『０』の値となる。データメモリアレイ１０４への書き込みが行われている期間内に、アドレス入力端子Ａ０〜Ａ２５にコードメモリアレイ１０２の領域を指し示すアドレスＡ＿５を入力すると、メモリ内部は、データメモリアレイ１０４への書き込み及び書き込みベリファイ動作を実行しながら、コードメモリアレイ１０２からの読み出し動作を開始する。データメモリアレイ１０４への書き込み及び書き込みベリファイ動作期間中は選択ゲート２１６が遮断状態に保持されているため、Ｙゲートトランジスタ２１８及びセンスアンプ２２０を用いるコードメモリアレイ１０２からの読み出し動作は、データメモリアレイ１０４の書き込み及び書き込みベリファイ動作に影響されずに実行することができる。したがって、アドレス入力端子Ａ０〜Ａ２５からのアドレス信号Ａ＿５と／ＣＥ信号とを受け取ると、コードメモリアレイ１０２内のメモリセルを選択して、選択されたメモリセルからの読み出しデータを、データ入出力端子Ｄ０〜Ｄ１５にＤ＿５として出力する。データメモリアレイ１０４への書き込みが完了するまでは、レディービジー信号ＲＹ／ＢＹはビジー状態を示す『０』の値のままである。
【００４９】
以上説明したように、図１及び図２に示す回路構成とし、図３に示すように、コードメモリアレイ１０２に比べてデータメモリアレイ１０４の書き込みしきい値電圧を高く設定することにより、図１２に示すコードフラッシュメモリとデータフラッシュメモリとに対する要求を共に満足するフラッシュメモリを１チップ上に実現することができる。
【００５０】
データメモリアレイ１０４は画像等の大量データを記憶する目的で用いられるため、コードメモリアレイ１０２に比べて大容量となる。したがって、データメモリアレイ１０４をコードメモリアレイ１０２に比べて低コストで実現できれば非常に有効となる。
【００５１】
以下に、コードメモリアレイ１０２に比べデータメモリアレイ１０４を低コストで実現するための手段を説明する。図９は、データメモリアレイ１０４に対しては、１つのメモリセルに２ビットの情報を４値レベルを用いて書き込み、コードメモリアレイ１０２に対しては、１つのメモリセルに１ビットの情報を２値レベルを用いて書き込むための回路構成を示している。図２と同一回路構成要素には図２と同一番号としており、コードメモリアレイ１０２から読み出しを行うための回路であるところのＹゲートトランジスタ２１８、センスアンプ２２０及び内部バスＤＢＣは、図２と同一構成、同一動作であるため図９では図示を省略している。図２と異なるのは、ビット線ＢＬｉとＢＬｉ＋１との間に選択トランジスタ７０２が追加されている点と、選択ゲート２１４を制御する信号ＴＧＤがＴＧＤ＿ＥとＴＧＤ＿Ｏとに、読み出し及び書き込みベリファイ時にメモリセルのデータをページラッチ２００に取り込むタイミングを制御するトランジスタ２１０のゲートに入力される信号ＬＴＣがＬＴＣ＿ＥとＬＴＣ＿Ｏとに、読み出し及び書き込みベリファイ時にトランジスタ２０８に与えるリファレンス電圧がＲＥＦ＿１とＲＥＦ＿２とにそれぞれ分割されている点である。
【００５２】
コードメモリアレイ１０２内の１つのメモリセルに１ビットの情報を２値レベルを用いて書き込む場合には、ＭＬＣ信号からの制御により選択トランジスタ７０２を遮断状態に保持し、タイミング制御信号ＬＴＣ＿Ｅ及びＬＴＣ＿Ｏ、制御信号ＴＧＤ＿Ｅ及びＴＧＤ＿Ｏ、リファレンス電圧ＲＥＦ＿１及びＲＥＦ＿２をそれぞれ同一信号として制御し、図２での説明と同様の動作を行うことにより、図２での説明と同様に書き込むことができる。コードメモリアレイ１０２からの２値情報読み出しに関しては、前述のように、図示していないＹゲートトランジスタ２１８、センスアンプ２２０及び内部バスＤＢＣを用いて、図２での説明と同様の動作で行う。
【００５３】
次に、データメモリアレイ１０４内の１つのメモリセルに、２ビットの情報を４値レベルを用いて書き込む場合を以下に説明する。図示しているビット線ＢＬｉとＢＬｉ＋１に接続されるページラッチ２００＿Ｅ及び２００＿Ｏはそれぞれ、１つのメモリセルに書き込むための第１ビットと第２ビットの情報を取り込む。取り込む手順は、図２での説明と同様に、データ入出力端子Ｄ０〜Ｄ１５から入力される書き込みデータを内部バスＤＢＤへ出力し、カラムデコーダ１０８からのカラム選択信号ＹＳＥＬにより、トランジスタ２０６を介して取り込む。２つのページラッチ２００＿Ｅ及び２００＿Ｏに取り込まれた２ビットの書き込みデータを、以下の手順で、４値レベルを用いてビット線ＢＬｉに接続されたメモリセルに書き込む。
【００５４】
まず、制御信号ＴＧＤ＿Ｏの制御により選択ゲート２１４＿Ｏを遮断状態に保持し、制御信号ＴＧＤ＿Ｅの制御により選択ゲート２１４＿Ｅを導通として、ビット線ＢＬｉに接続されたメモリセルへの書き込みを可能な状態に設定する。ページラッチ２００＿Ｅ及び２００＿Ｏに取り込まれた２ビットの書き込みデータの各々について、書き込み動作を行う。メモリセルへの１ビット目の書き込みにおいては、ページラッチ２００＿Ｅに取り込まれた書き込みデータが書き込みビットであることを示す『１』データの場合には、レベルシフト回路２０２＿Ｅから書き込み電圧がビット線ＢＬｉを介してメモリセルのドレインに与えられる。メモリセルへの２ビット目の書き込みにおいては、ページラッチ２００＿Ｏに取り込まれた書き込みデータが書き込みビットであることを示す『１』データの場合には、レベルシフト回路２０２＿Ｏから選択トランジスタ７０２を介して、書き込み電圧をビット線ＢＬｉに与える。１ビット目及び２ビット目の書き込みにおいて、書き込みを行うメモリセルが接続されたワード線には、アドレス入力端子Ａ０〜Ａ２５からのロウアドレスをラッチするアドレスラッチ１２２と、ロウデコーダ１１０とにより、メモリセルのコントロールゲートに対する書き込み電圧が与えられている。
【００５５】
１ビット目及び２ビット目の書き込みを実施した後には書き込みベリファイが実行される。制御信号ＭＬＣと制御信号ＴＧＤ＿Ｅとにより、選択トランジスタ７０２とビット線ＢＬｉに接続された選択ゲート２１４＿Ｅとが導通状態とされ、制御信号ＴＧＤ＿Ｏにより選択ゲート２１４＿Ｏが遮断状態とされる。制御信号ＰＲＥＣの制御によりトランジスタ２１２を介してビット線ＢＬｉが特定電位にプリチャージされる。プリチャージが完了するタイミングで、読み出しを行うメモリセルが接続されたワード線に、アドレス入力端子Ａ０〜Ａ２５からのロウアドレスをラッチするアドレスラッチ１２２と、ロウデコーダ１１０とにより、メモリセルのコントロールゲートに対する、ベリファイ動作のための読み出し電圧が与えられ、選択されたメモリセルに流れる電流によりビット線ＢＬｉのプリチャージレベルが放電される。このときビット線ＢＬｉ＋１に接続された選択ゲート２１４＿Ｏは遮断状態に保持されているため、ビット線ＢＬｉ＋１に接続されたメモリセルの読み出しは行われない。
【００５６】
予め決められたタイミングでの制御信号ＲＥＤの制御により、トランジスタ２０４＿Ｅ及び２０４＿Ｏが導通とされ、ビット線ＢＬｉの電位がページラッチ２００＿Ｅ及び２００＿Ｏへ与えられる。ページラッチ２００＿Ｅの他方の端子には、ゲートにリファレンス電圧ＲＥＦ＿１が与えられたトランジスタ２０８＿Ｅと、ラッチタイミング制御信号ＬＴＣ＿Ｅがゲートに入力されたトランジスタ２１０＿Ｅとが直列に接続されており、ページラッチ２００＿Ｏの他方の端子には、ゲートにリファレンス電圧ＲＥＦ＿２が与えられたトランジスタ２０８＿Ｏとラッチタイミング制御信号ＬＴＣ＿Ｏがゲートに入力されたトランジスタ２１０＿Ｏとが直列に接続されている。ラッチタイミング制御信号ＬＴＣ＿Ｅ及びＬＴＣ＿Ｏでの制御タイミングで、ページラッチ２００＿Ｅ及びページラッチ２００＿Ｏにおいて、ビット線ＢＬｉの電位と、第１ビットに対応するリファレンス電圧ＲＥＦ＿１及び第２ビットに対応するリファレンス電圧ＲＥＦ＿２とが比較され、ページラッチ２００＿Ｅにおいて、メモリセルが第１ビットに対応するしきい値電圧に達したかどうかと、ページラッチ２００＿Ｏにおいて、メモリセルが第２ビットに対応するしきい値電圧に達したかどうかとが個々に判定される。それぞれの判定において、対応するしきい値電圧に達したと判定されると、ページラッチ２００＿Ｅとページラッチ２００＿Ｏとの書き込みビットであることを示す『１』データは反転されて『０』とされ、対応するしきい値電圧に達していないと判定されるページラッチ２００＿Ｅとページラッチ２００＿Ｏとの書き込み示す『１』データは保持される。ページラッチ２００＿Ｅ及び２００＿Ｏに『１』データが保持されている場合には、書き込み及びベリファイ動作が繰り返され、書き込みベリファイ後に全てのビットが目標のしきい値電圧に達したと判定された場合には、書き込み完了検出手段（図示せず）により書き込み完了信号が発生されて書き込み動作を完了する。
【００５７】
このように、書き込みベリファイ動作において、リファレンス電圧ＲＥＦ＿１及びリファレンス電圧ＲＥＦ＿２を、２ビットの書き込みデータの値に応じた電位とすることにより、ページラッチ２００＿Ｅ及び２００＿Ｏに取り込まれた２ビットの書き込みデータを、４値レベルを用いてデータメモリアレイ１０４中の１つのメモリセルに書き込むことができる。
【００５８】
データメモリアレイ１０４からの４値レベル記憶データの読み出しにおいては、書き込みベリファイでの読み出しと同様にして読み出され、１つのメモリセルから２ビットのデータがページラッチ２００＿Ｅ及び２００＿Ｏに読み出され、２値記憶の場合と同様に、カラムデコーダ１０８からの選択信号ＹＳＥＬにより順次内部バスＤＢＤ及び入出力バッファ１２８を経て、データ入出力端子Ｄ０〜Ｄ１５へ出力される。
【００５９】
ページラッチ２００＿Ｅ及び２００＿Ｏに取り込まれた２ビットの書き込みデータを、ビット線ＢＬｉ＋１に接続されたメモリセルへ書き込む場合には、制御信号ＴＧＤ＿Ｅの制御により選択ゲート２１４＿Ｅを遮断状態とし、制御信号ＴＧＤ＿Ｏの制御により選択ゲート２１４＿Ｏを導通状態として、前述のビット線ＢＬｉに接続されたメモリセルに対する書き込みと同様の動作を行えばよい。
【００６０】
このように、コードメモリアレイ１０２とデータメモリアレイ１０４のメモリセルを同一構造のメモリセルで構成した場合においても、データメモリアレイ１０４内のメモリセルに２ビットのデータ記憶することにより、コードメモリアレイ１０２での１ビット記憶に比べ、データメモリアレイ１０４を低コストで実現することができる。
【００６１】
データメモリアレイ１０４をコードメモリアレイ１０２に比べて低コストで実現するための、他の実施形態を図１０に示している。図１０において、コードメモリアレイ１０２とデータメモリアレイ１０４とは同一構造のメモリセルで構成されるが、このメモリセルは半導体製造プロセス技術で形成可能な最小のメモリセルとする。データメモリアレイ１０４はこのメモリセルをワード線及びビット線の各交点に配置した構成としている。一方、コードメモリアレイ１０２は、要求される読み出し速度を達成するに必要なメモリセル電流が得られるよう、１つのアドレスにより選択されるワード線を複数本とし、１ビットを複数個のメモリセルで構成するようにしている。このようなメモリセル構成とすることにより、コードフラッシュメモリに要求される高速ランダム読み出しと、データフラッシュメモリに要求される、高書き込みスループット及び高読み出しスループットを、低コストのメモリアレイで実現することができる。
【００６２】
前述の携帯電話システムにおいて、半導体製造技術の進歩により、２つのシステムＬＳＩが１チップに統合され、２つのＤＲＡＭが１チップに統合されて、図１に示すフラッシュメモリ１００を用いてシステムを実現する場合には、図１１に示すように非常に簡略化された構成でシステムを実現することができる。図１１において、１５０は統合されたシステムＬＳＩであり、１６０は統合されたＤＲＡＭである。
【産業上の利用可能性】
【００６３】
以上説明してきたとおり、本発明の不揮発性半導体記憶装置及び信号処理システムは、安価でありかつ、少実装面積が実現できる技術を有しており、コードとデータの両方を記憶するシステムのみならす、複数の異なる性能が要求される不揮発性半導体記憶装置を統合化する場合に適用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態におけるフラッシュメモリの構成図である。
【図２】図１における共通ブロックの構成例を示す回路図である。
【図３】図１におけるメモリセルしきい値電圧分布図である。
【図４】図１におけるメモリセルの書き込み特性図である。
【図５】図１のコードメモリアレイにおける書き込みと書き込みベリファイのタイミング説明図である。
【図６】図１のデータメモリアレイにおける書き込みと書き込みベリファイのタイミング説明図である。
【図７】図１における読み出しタイミング説明図である。
【図８】図１におけるデータメモリアレイへの書き込み期間中のコードメモリアレイからの読み出しタイミングの説明図である。
【図９】本発明の他の実施形態における共通ブロックの構成例を示す回路図である。
【図１０】本発明の更に他の実施形態におけるメモリセル構成例を示す回路図である。
【図１１】図１に示すフラッシュメモリを用いた信号処理システムの構成例を示す図である。
【図１２】コードフラッシュメモリとデータフラッシュメモリとの各々の要求性能を示す図である。
【符号の説明】
【００６５】
１００  フラッシュメモリ
１０２  コードメモリアレイ
１０４  データメモリアレイ
１０６  ロウデコーダ
１０８  カラムデコーダ
１１０  ロウデコーダ
１１１  選択ゲート
１１２  Ｙゲート
１１４  センスアンプ
１１６  ページラッチ
１１８  読み出し・書き込み回路
１１９  選択ゲート
１２０  選択回路（ＭＵＸ）
１２２  アドレスラッチ
１２４  制御回路
１２６  電圧発生回路
１２８  入出力バッファ
１３０  ブロックデコーダ
１３２  共通ブロック
１３４  カウンタ
１５０  システムＬＳＩ
１６０  ＤＲＡＭ
【図１】
2007035163.tif 000003
【図２】
2007035163.tif 000004
【図３】
2007035163.tif 000005
【図４】
2007035163.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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