(57)【要約】【課題】電気的特性を向上させた半導体素子の製造方法【解決手段】第１導電型基板２０上に、ゲート酸化層３２、ポリシリコン層３４、タングステンシリサイド層３６及び第１シリコン酸化層３８を含むゲート電極３０を形成する工程と、第２導電型注入領域２２を形成する工程と、第２導電型注入領域よりも深い領域まで第１導電型の不純物を注入して第１導電型注入領域２４を形成する工程と、膜厚６０ｎｍから１００ｎｍの範囲のＩＳＳＧ酸化膜４０Ｘ、シリコン窒化膜５０Ｘ、第２シリコン酸化膜６０Ｘを形成する工程と、これらの一部分を除去して、ＩＳＳＧ酸化層４０、シリコン窒化層５０及び第２シリコン酸化層６０が積層されているサイドウォール７０を形成する工程と、第２導電型の不純物を注入して、ソース／ドレイン拡散層８０を形成する工程とを含む。【選択図】図１
2007250668.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板上にゲート酸化膜を形成する工程と、
前記ゲート絶縁膜上に、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に、タングステンシリサイド膜を形成する工程と、
前記タングステンシリサイド膜上に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上に、ゲート電極形成用パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして用いて、前記ゲート酸化膜、前記ポリシリコン膜、前記タングステンシリサイド膜及び前記第１シリコン酸化膜をパターニングして、前記第１導電型基板上に積層されているゲート酸化層、ポリシリコン層、タングステンシリサイド層及び第１シリコン酸化層を含むゲート電極を形成する工程と、
前記ゲート電極をマスクとして用いて、前記ゲート電極から露出している前記第１導電型基板に第２導電型の不純物を注入して、第２導電型注入領域を形成する工程と、
前記第２導電型注入領域と平面的に重なる領域を含む領域であって、前記第１導電型基板の厚み方向に、前記第２導電型注入領域よりも深い領域まで第１導電型の不純物を注入して第１導電型注入領域を形成する工程と、
露出している前記第１導電型基板及び前記ゲート電極の側面及び上面を含む全面に、膜厚６０ｎｍから１００ｎｍの範囲のＩＳＳＧ酸化膜を形成する工程と、
前記ＩＳＳＧ酸化膜上に、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、第２シリコン酸化膜を形成する工程と、
前記ＩＳＳＧ酸化膜、前記シリコン窒化膜、及び前記第２シリコン酸化膜それぞれの一部分を除去して、前記ゲート電極の上面及び側面の一部分を露出させており、かつ前記タングステンシリサイド層、前記ポリシリコン層、前記ゲート酸化層及び前記第１導電型基板の一部分を覆っていて、ＩＳＳＧ酸化層、シリコン窒化層及び第２シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールから露出している前記第１導電型基板に、第２導電型の不純物を注入して、ソース／ドレイン拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＩＳＳＧ酸化膜の形成工程は、分圧１０６６Ｐａから１２００Ｐａの範囲の酸素雰囲気下、９００℃から１２００℃の温度範囲で３０秒間から６０秒間加熱することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２導電型注入領域の形成工程は第２導電型の不純物のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．５×１０13ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを２０ＫｅＶから４０ＫｅＶの範囲として行う工程であり、かつ前記第１導電型注入領域の形成工程は第１導電型の不純物のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．５×１０13ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを１０ＫｅＶから３０ＫｅＶの範囲として行う工程であることを特徴とする請求項１又２に記載の半導体装置の製造方法。
【請求項４】
第１導電型基板上にゲート酸化膜を形成する工程と、
前記ゲート絶縁膜上に、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に、タングステンシリサイド膜を形成する工程と、
前記タングステンシリサイド膜上に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上に、ゲート電極形成用パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして用いて、前記ゲート酸化膜、前記ポリシリコン膜、前記タングステンシリサイド膜及び前記第１シリコン酸化膜をパターニングして、前記第１導電型基板上に積層されているゲート酸化層、ポリシリコン層、タングステンシリサイド層及び第１シリコン酸化層を含むゲート電極を形成する工程と、
前記露出している前記第１導電型基板に、第１導電型の不純物のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．０×１０13ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを１０ＫｅＶから３０ＫｅＶの範囲として行う第１導電型注入領域を形成する工程と、
露出している前記第１導電型基板及び前記ゲート電極の全面に、ＩＳＳＧ酸化法によりＩＳＳＧ酸化膜を形成する工程と、
前記ＩＳＳＧ酸化膜上に、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、第２シリコン酸化膜を形成する工程と、
前記ＩＳＳＧ酸化膜、前記シリコン窒化膜、及び前記第２シリコン酸化膜それぞれの一部分を除去して、前記ゲート電極の上面、及び前記第１シリコン酸化層の側面の一部分を露出させており、かつ前記タングステンシリサイド層、前記ポリシリコン層、前記ゲート酸化層、及び前記第１導電型基板の一部分を覆っているＩＳＳＧ酸化層、シリコン窒化層及び第２シリコン酸化層が積層されているサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールから露出している前記第１導電型基板に、第２導電型の不純物を注入して、ソース／ドレイン拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１導電型基板はＰ型基板であり、前記第２導電型の不純物はＮ型の不純物であり、前記第１導電型の不純物はＰ型の不純物として各工程が行われることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
第１導電型基板と、
前記第１導電型基板上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているポリシリコン層、当該ポリシリコン層上に設けられているタングステンシリサイド層、及び当該タングステンシリサイド層上に設けられている第１シリコン酸化層を含むゲート電極と、
前記ゲート電極の直下及びより外側の領域を含む前記第１導電型基板に設けられている第２導電型注入領域と、
前記第２導電型注入領域と平面的に重なる領域を含む領域であって、前記第１導電型基板の厚み方向に、前記第２導電型注入領域よりも深い領域まで設けられている第１導電型注入領域と、
前記ゲート電極の上面、及び前記第１シリコン酸化層の側面の一部分を露出させており、かつ前記タングステンシリサイド層、前記ポリシリコン層、前記ゲート酸化層、及び前記第１導電型基板の一部分を覆っていて、ＩＳＳＧ酸化層、シリコン窒化層及び第２シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第１導電型基板に設けられているソース／ドレイン拡散層と
を具えることを特徴とする半導体装置。
【請求項７】
第１導電型基板と、
前記第１導電型基板上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているポリシリコン層、当該ポリシリコン層上に設けられているタングステンシリサイド層及び当該タングステンシリサイド層上に設けられている第１シリコン酸化層を含むゲート電極と、
前記ゲート電極の直下及びより外側である前記第１導電型基板に設けられている第１導電型注入領域と、
前記ゲート電極の上面、及び前記第１シリコン酸化層の側面の一部分を露出させており、かつ前記タングステンシリサイド層、前記ポリシリコン層、前記ゲート酸化層、及び前記第１導電型基板の一部分を覆っているＩＳＳＧ酸化層、シリコン窒化層及び第２シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第１導電型基板に設けられているソース／ドレイン拡散層と
を具えることを特徴とする半導体装置。
【請求項８】
前記ＩＳＳＧ酸化層は、前記ゲート電極の側面に対向する方向に延在する第１部分領域の厚みと前記基板の表面に対向する方向に延在する第２部分領域の厚みが等しいことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１導電型基板はＰ型基板であり、前記第２導電型の不純物はＮ型の不純物であり、前記第１導電型の不純物はＰ型の不純物であることを特徴とする請求項６〜８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特に２ビット書込みが可能なトランジスタ素子を具える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、２ビット書込みが可能なトランジスタ素子の製造工程、特にゲート電極の側壁を覆う酸化膜（シリコン酸化膜）の形成は、いわゆる熱酸化工程により行われていた。
【０００３】
しかしながら、この熱酸化工程は、高温かつ長時間の処理が必要であるため、この熱酸化工程より前に行われた拡散層の不純物が、この熱酸化処理によりさらに拡散してしまい、同時に形成される複数のトランジスタ素子それぞれの不純物濃度がばらついてしまうという問題がある。
【０００４】
すなわち、複数のトランジスタ素子それぞれの拡散層の電気的な抵抗値が変動してしまうため、拡散層におけるホットエレクトロンの発生量が減少してしまう。ホットエレクトロンの発生量が少なくなってしまうと、電子の蓄積が十分でなくなり、２ビットでの書き込み及び読み出し動作が不可能になってしまうおそれがある。
【０００５】
結果として、製造される半導体装置の歩留まりが悪化してしまうおそれがある。
【０００６】
２重構造を有しているサイドウォールをより簡易な工程により形成することを目的とする半導体装置の製造方法が知られている。
【０００７】
この従来の半導体装置の製造工程によれば、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）ゲート絶縁膜上にゲート電極を形成する工程と、（ｃ）ゲート電極の側壁に第１サイドウォールを形成する工程と、（ｄ）第１サイドウォール上に、大気圧より減圧した状態で水素ガスと酸素ガスとを半導体基板上で反応させることにより第２サイドウォールを形成する工程とを有している（特許文献１参照。）。
【特許文献１】特開２００４−３４９５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の熱酸化工程を用いる酸化膜の成膜工程では、長時間の加熱により基板に打ち込まれた不純物が不所望の領域にまで熱拡散してしまい、トランジスタが所期の電気的特性を有しなくなってしまうおそれがある。また、特許文献１が開示するようにＩＳＳＧ酸化(In situ Steam Generation oxidation)法により熱酸化膜を形成する場合でも数十ｎｍの膜厚で形成する場合には、熱処理時間が長くなるため基板に打ち込まれた不純物が不所望の領域にまで熱拡散してしまうおそれがある。
【課題を解決するための手段】
【０００９】
この発明は、上記課題に鑑みてなされたものである。上記課題を解決するにあたり、この発明の半導体装置の製造方法は、下記のような工程を含んでいる。
【００１０】
すなわち、第１導電型基板上にゲート酸化膜を形成する。ゲート絶縁膜上に、ポリシリコン膜を形成する。ポリシリコン膜上に、タングステンシリサイド膜を形成する。タングステンシリサイド膜上に、第１シリコン酸化膜を形成する。第１シリコン酸化膜上に、ゲート電極形成用パターンを有するレジストマスクを形成する。レジストマスクをマスクとして用いて、ゲート酸化膜、ポリシリコン膜、タングステンシリサイド膜及び第１シリコン酸化膜をパターニングして、第１導電型基板上に積層されているゲート酸化層、ポリシリコン層、タングステンシリサイド層及び第１シリコン酸化層を含むゲート電極を形成する。ゲート電極をマスクとして用いて、ゲート電極から露出している第１導電型基板に第２導電型の不純物を注入して、第２導電型（Ｎ型）注入領域を形成する。第２導電型注入領域と平面的に重なる領域を含む領域であって、第１導電型基板の厚み方向に、前記第２導電型注入領域よりも深い領域まで第１導電型の不純物を注入して第１導電型注入領域を形成する。
【００１１】
露出している第１導電型基板及びゲート電極の側面及び上面を含む全面に、膜厚６０ｎｍから１００ｎｍ程度の範囲のＩＳＳＧ酸化膜を形成する。ＩＳＳＧ酸化膜上に、シリコン窒化膜を形成する。
【００１２】
シリコン窒化膜上に、第２シリコン酸化膜を形成する。ＩＳＳＧ酸化膜、シリコン窒化膜、及び第２シリコン酸化膜それぞれの一部分を除去して、ゲート電極の上面及び側面の一部分を露出させており、かつタングステンシリサイド層、ポリシリコン層、ゲート酸化層及び前記第１導電型基板の一部分を覆っていて、ＩＳＳＧ酸化層、シリコン窒化層及び第２シリコン酸化層が積層されているサイドウォールを形成する。
【００１３】
ゲート電極及びサイドウォールから露出している第１導電型基板に、第２導電型の不純物を注入して、ソース／ドレイン拡散層を形成する。
【発明の効果】
【００１４】
この発明の半導体装置の製造方法によれば、ＩＳＳＧ酸化法により極めて短時間で加熱処理が終了するため、打ち込まれた不純物の不所望な領域への拡散を防止することができる。また、ＩＳＳＧ法による熱酸化工程で形成される熱酸化膜は、基板表面及びゲート電極の側面の膜厚の均一性をより高めることができるため、製造されるトランジスタの電気的特性をより均一にすることができる。従って、トランジスタの書き込み／読み出し精度を向上させることができる。また、製造されるトランジスタの製造歩留まりをより向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれらに限定されない。
【００１６】
〔第１の実施の形態〕
（トランジスタの構成例１）
図１を参照して、この発明の半導体装置の製造方法により製造される半導体素子（トランジスタ）の構成例につき説明する。なお、この発明の半導体素子は、ゲート電極の側壁を覆う酸化膜に特徴を有している。
【００１７】
この酸化膜の構成及びこの酸化膜の製造工程以外は、従来の２ビット書き込み／読み出しが可能なトランジスタの構成及びその構成の製造方法と何ら変わるところがない。従って、以下の説明においてはゲート電極の側壁を覆う酸化膜についての説明を主として行い、これ以外の構成の詳細な説明は省略する。
【００１８】
図１は、この発明の半導体素子を切断した切断面を示す模式的な図である。
【００１９】
図１に示すように、この発明の半導体装置（半導体素子）１０は、第１導電型基板２０を含んでいる。この例では第１導電型基板２０とはＰ型基板である。第１導電型基板２０は表面２０ａ及びこの表面２０ａに対向する裏面２０ｂを有している。
【００２０】
第１導電型基板２０上、すなわち表面２０ａ上には、所定形状で延在するゲート電極３０が設けられている。
【００２１】
ゲート電極３０は、表面２０ａにほぼ平行な表面３０ａと表面２０ａに対してほぼ垂直な側面３０ｂによりその形状が画成されている。
【００２２】
ゲート電極３０は、下側から、表面２０ａ上に設けられているゲート酸化層３２、このゲート酸化層３２上に積層されているポリシリコン層３４、このポリシリコン層３４上に積層されているタングステンシリサイド層３６及びこのタングステンシリサイド層３６上に積層されている第１シリコン酸化層３８を含んでいる。
【００２３】
第１導電型基板２０の一部領域には、第２導電型注入領域２２が設けられている。この例では第２導電型注入領域２２は、Ｎ型の不純物、例えばヒ素（Ａｓ）が打ち込まれている領域である。この第２導電型注入領域２２は、いわゆるＬＤＤ(Lightly Doped Drain)領域である。
【００２４】
第２導電型注入領域２２は、ゲート電極３０の端縁（側面３０ｂ）より外側の領域に打ち込まれた不純物により、ゲート電極３０より外側の領域、すなわちサイドウォール７０の直下の領域を含む領域に設けられている。
【００２５】
第１導電型注入領域２４は、第２導電型注入領域２２と第１導電型基板２０の表面２０ａ側からみたときに平面的に同一の領域であって、かつ第１導電型基板２０の厚み方向に、第２導電型注入領域２２よりも深い領域まで設けられている。
【００２６】
ゲート電極３０は、サイドウォール７０を有している。サイドウォール７０は、この例ではＩＳＳＧ酸化層４０、シリコン窒化層５０及び第２シリコン酸化層６０が積層されて含まれている。
【００２７】
サイドウォール７０は、ゲート電極３０の表面３０ａ（第１シリコン酸化層３８の表面３８ａ）、及び側面３０ｂ（第１シリコン酸化層３８の側面３８ｂ）の一部分を露出させており、かつタングステンシリサイド層３６、ポリシリコン層３４、ゲート酸化層３２、及び第１導電型基板２０の一部分を覆っている。
【００２８】
サイドウォール７０は、ゲート電極３０の側面３０ｂの一部分から第２導電型注入領域２２上に至ってこれらを覆うように設けられているＩＳＳＧ酸化層４０を有している。
【００２９】
このＩＳＳＧ酸化層４０は、ゲート電極３０の側面３０ｂ上を覆う部分領域と第２導電型注入領域２２を覆う部分領域とがほぼ垂直となるように屈曲した形態を有している。
【００３０】
ゲート電極３０の側面３０ｂ上を覆う第１部分領域４０ａの厚みｔ１と第２導電型注入領域２２を覆う第２部分領域４０ｂの厚みｔ２は、実質的にほぼ等しくされている。
【００３１】
厚みｔ１及びｔ２は、厚すぎるとシリコン窒化層５０への電荷の蓄積を阻害し、薄すぎるといわゆるトンネル効果により電子が基板２０に逃げてしまうこととなる。
【００３２】
このＩＳＳＧ酸化層４０は、詳細は後述するがＩＳＳＧ酸化法により形成される酸化膜である。
【００３３】
この発明の構成によれば、ＩＳＳＧ酸化層４０の第１部分領域４０ａの厚みｔ１と第２部分領域４０ｂの厚みｔ２とはほぼ等しくできるので、シリコン窒化層５０への電荷の蓄積を安定させることができる。すなわち半導体素子の電気的特性を向上させることができる。
【００３４】
これら厚みｔ１及びｔ２は、好ましくは６０ｎｍ〜１００ｎｍ程度の範囲とするのがよい。
【００３５】
シリコン窒化層５０は、ＩＳＳＧ酸化層４０上に設けられている。このシリコン窒化層５０は、トランジスタの動作時に電荷が蓄積される層である。
【００３６】
第２シリコン酸化層６０は、シリコン窒化層５０上に積層されている。この第２シリコン酸化層６０はいわゆるＮＳＧ(Non doped Silicon Glass)酸化層である。
【００３７】
半導体素子１０は、ソース／ドレイン拡散層８０を具えている。ソース／ドレイン拡散層８０は、ゲート電極３０及びサイドウォール７０から露出している第１導電型基板２０の部分領域に設けられている。
【００３８】
この発明の半導体素子の構成によれば、ゲート電極３０の側壁から基板の表面２０ａを一体として覆うＩＳＳＧ酸化層４０の膜厚をより均一にかつより薄型化することができるので、特にデータの書き込み、保持、読み出しかかるトランジスタ特性を向上させることができる。
【００３９】
（半導体装置の製造方法１）
図２及び図３を参照して、この発明の半導体装置（トランジスタ）の製造方法例につき説明する。
【００４０】
図２（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体素子の製造工程を説明するための模式的な製造工程図である。半導体素子をゲート長方向で切断した断面の切り口を示してある。
【００４１】
図３（Ａ）、（Ｂ）及び（Ｃ）は、図２に続く製造工程図である。
【００４２】
図２（Ａ）に示すように、まず、Ｐ型（第１導電型）シリコン基板２０を準備する。
【００４３】
次いで、このＰ型シリコン基板の表面２０ａ側に、例えばＬＯＣＯＳ法により素子分離膜を形成する（図示しない。）。
【００４４】
次に、露出しているＰ型シリコン基板の表面２０ａ上にゲート酸化膜３２Ｘを形成する。ゲート酸化膜３２Ｘは、従来公知の熱酸化工程により、形成すればよい。このゲート酸化膜３２Ｘの材料としては、公知の任意好適な材料を用いることができる。
【００４５】
次いで、ゲート絶縁膜３２Ｘ上に、従来公知のＣＶＤ工程により任意好適な条件でポリシリコン膜３４Ｘを形成する。
【００４６】
さらに、ポリシリコン膜３４Ｘ上に、従来公知のＣＶＤ工程により任意好適な条件でタングステンシリサイド膜３６Ｘを形成する。
【００４７】
このタングステンシリサイド膜３６Ｘ上に、常法に従ってＮＳＧ酸化膜である第１シリコン酸化膜３８Ｘを形成する。
【００４８】
次に、第１シリコン酸化膜３８Ｘ上に、所定のゲート電極形成用パターンを有するレジストマスク３９を常法に従うホトリソグラフィ工程により形成する。
【００４９】
次いで、図２（Ｂ）に示すように、形成されたレジストマスク３９をマスクとして用いて、ゲート酸化膜３２Ｘ、ポリシリコン膜３４Ｘ、タングステンシリサイド膜３６Ｘ及び第１シリコン酸化膜３８Ｘの積層構造体をパターニングする。
【００５０】
このパターニング工程により、Ｐ型シリコン基板２０上に積層されているゲート酸化層３２、ポリシリコン層３４、タングステンシリサイド層３６及び第１シリコン酸化層３８を含むゲート電極３０を形成する。
【００５１】
次に、形成されたゲート電極３０をマスクとして用いて、ゲート電極３０から露出しているＰ型シリコン基板２０にＮ型（第２導電型）不純物２１である例えばヒ素（Ａｓ）を注入して、Ｎ型（第２導電型）注入領域２２を形成する。
【００５２】
このＮ型注入領域２２の形成工程は、好ましくは例えば第２導電型不純物２１のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．５×１０13ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを２０ＫｅＶから４０ＫｅＶの範囲として行うのがよい。
【００５３】
さらに図２（Ｃ）に示すように、Ｎ型注入領域２２と平面的に同一の領域であって、Ｐ型シリコン基板２０の厚み方向に、Ｎ型注入領域２２よりも深い領域までＰ型不純物２３、例えばボロン（Ｂ）を注入してＰ型（第１導電型）注入領域２４を形成する。
【００５４】
このＰ型注入領域２４の形成工程は、好ましくは例えばＰ型不純物２３のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．５×１０13ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを１０ＫｅＶから３０ＫｅＶの範囲として行うのがよい。
【００５５】
このＮ型注入領域２２の形成工程とＰ型注入領域２４の形成工程とは順序を逆にして行うことができる。
【００５６】
次に、図３（Ａ）に示すように、露出しているＰ型シリコン基板２０の表面２０ａ及びゲート電極３０の側面３０ｂ及び表面（上面）３０ａを含む全面に、ＩＳＳＧ酸化法により、ＩＳＳＧ酸化膜４０Ｘを形成する。
【００５７】
このＩＳＳＧ酸化法によりＩＳＳＧ酸化膜４０Ｘを形成すれば、ゲート電極３０の側面３０ｂ上を覆う部分領域（第１部分領域４０ａ）の厚みｔ１と第２導電型注入領域２２を覆う部分領域（第２部分領域４０ｂ）の厚みｔ２をほぼ等しく、すなわち実質的に均一な膜厚で形成することができる（図３（Ｂ）参照。）。
【００５８】
ここで、ＩＳＳＧ酸化法につき、簡単に説明する。
【００５９】
ＩＳＳＧ酸化法は、熱源であるランプにより瞬時に高温に加熱した酸素（Ｏ2）ガスを、大気圧より低圧にしたチャンバ内に送り込むことにより、チャンバ内の酸素分圧をより大きくして酸化工程を行うことで、より熱処理時間を短縮することができる酸化膜の形成方法である。
【００６０】
具体的には、例えば基板２０が載置されているチャンバ内の温度を９００℃から１２００℃の範囲内とし、酸素分圧を１０６６Ｐａから１２００Ｐａ（８Ｔｏｒｒから９Ｔｏｒｒ）の範囲とし、３０秒間から６０秒間の加熱処理を行うことにより、酸化膜を形成すればよい。なお、この酸素分圧はチャンバ内の圧力にほぼ等しい。
【００６１】
ＩＳＳＧ酸化膜４０Ｘの膜厚は、後述するシリコン窒化膜への電荷の蓄積及び保持を考慮して、好ましくは膜厚６０ｎｍから１００ｎｍの範囲として形成すればよい。
【００６２】
このようにすれば、極めて短時間の加熱処理で酸化膜（ＩＳＳＧ酸化膜４０Ｘ）の形成を行うことができる。従って、酸化膜の形成に伴う長時間の加熱処理による不所望な領域への不純物の拡散を効果的に防止することができる。結果として、製造される半導体素子の電気的特性を安定させ、また向上させることができる。
【００６３】
また、ＩＳＳＧ酸化膜４０Ｘの膜厚、特にゲート電極３０の側面３０ｂ上を覆う第１部分領域４０ａの厚みｔ１と第２導電型注入領域２２を覆う第２部分領域４０ｂの厚みｔ２とを、一体としてより均一な厚みとすることができる。従って、製造される半導体素子の電気的特性及び製造歩留まりをより向上させることができる。
【００６４】
次に、形成されたＩＳＳＧ酸化膜４０Ｘ上全面に、例えばプラズマＣＶＤ法により７００℃から８００℃の範囲内で、膜厚５ｎｍから１０ｎｍ程度の範囲でシリコン窒化膜５０Ｘを形成する。
【００６５】
次いで、シリコン窒化膜５０Ｘ上に、第２シリコン酸化膜６０Ｘを形成する。この第２シリコン酸化膜６０Ｘは、上述したように例えばプラズマＣＶＤ法により形成されるＮＳＧ酸化膜である。このＮＳＧ酸化膜の膜厚は２５ｎｍ〜５０ｎｍ程度とすればよい。
【００６６】
さらに、ＩＳＳＧ酸化膜４０Ｘ、シリコン窒化膜５０Ｘ及び第２シリコン酸化膜６０Ｘの積層構造体に対して、常法に従うエッチング工程（サイドウォールエッチング工程）を行い、サイドウォール７０を形成する。
【００６７】
サイドウォールエッチング工程は、例えばガス種としてＣＦ4、ＣＨＦ3、Ａｒの混合ガスを用いるドライエッチング工程として実施することができる。
【００６８】
このエッチング工程により、ゲート電極３０の表面３０ａ（第１シリコン酸化膜３８の表面３８ａ）全面及びゲート電極３０の側面３０ｂ（第１シリコン酸化膜３８の側面３８ｂ）の一部分を露出させて除去する。
【００６９】
これにより、図３（Ｂ）に示すように、第１シリコン酸化膜３８の側面３８ｂの一部分を露出させており、かつタングステンシリサイド層３６、ポリシリコン層３４、ゲート酸化層３２及びＰ型シリコン基板２０の一部分を覆っているサイドウォール７０が形成される。
【００７０】
次に、図３（Ｃ）に示すように、ゲート電極３０及びサイドウォール７０から露出している第１導電型シリコン基板２０に、Ｎ型（第２導電型）不純物７１を注入して、ソース／ドレイン拡散層８０を形成する。
【００７１】
このソース／ドレイン拡散層８０は、例えばドーズ量を５．０×１０14ｉｏｎｓ／ｃｍ2から１．５×１０15ｉｏｎｓ／ｃｍ2の範囲とし、注入エネルギーを２０ＫｅＶから５０ＫｅＶの範囲として行うのがよい。
【００７２】
（半導体素子の動作）
ここで図１を参照して、この発明の半導体素子（トランジスタ）の動作につき、簡単に説明する。
【００７３】
ソース／ドレイン拡散層８０及びゲート電極３０に適切な電位を印加すると、ドレイン側の第２導電型注入領域２２において、高エネルギーの電子（ホットエレクトロンとも称される。）が発生する。このホットエレクトロンは、ドレイン側のＩＳＳＧ酸化層４０を飛び越えて、ドレイン側のシリコン窒化層５０に蓄積される。
【００７４】
これによりホットエレクトロンが蓄積されているシリコン窒化層５０の下側に位置する第２導電型注入領域２２には正孔が生じて、電気的な抵抗が増大する。従って、抵抗が増大している第２導電型注入領域２２側がソースとなる場合には、流れる電流は著しく減少することになる。この電流量の差を測定（検出）することにより、データ判定が行われる。
【００７５】
〔変形例〕
図４を参照して、この発明の第１の実施の形態の変形例につき説明する。
【００７６】
図４は、この発明の変形例の半導体素子を切断した切断面を示す模式的な図である。
【００７７】
なお、この例の半導体素子（トランジスタ）１０は、シリコン窒化層５０の下側に位置する第１導電型注入領域２４に特徴を有している。第１導電型注入領域２４以外の構成については、既に説明した第１の実施の形態と同様であるのでその詳細な説明は省略する。
【００７８】
この例の半導体素子１０の第１導電型注入領域２４は、この例ではＰ型である。第１導電型注入領域２４は、ゲート電極３０の端縁（側面３０ｂ）より外側の領域に打ち込まれた不純物により、ゲート電極３０より外側の領域、すなわちサイドウォール７０の直下の領域を含む領域に設けられている。
【００７９】
この第１導電型注入領域２４は、注入される不純物の不純物濃度に特徴を有している。
【００８０】
第１導電型注入領域２４の形成工程は、Ｐ型不純物のドーズ量を５×１０12ｉｏｎｓ／ｃｍ2から１．０×１０13ｉｏｎｓ／ｃｍ2の範囲として行うのがよい。
【００８１】
この例は既に説明した第１の実施の形態における第２導電型注入領域２２を形成しない例であるが、第２導電型注入領域２２の形成工程を例えばＮ型不純物のドーズ量を５×１０11ｉｏｎｓ／ｃｍ2から１．０×１０13ｉｏｎｓ／ｃｍ2の範囲として行ってもよい。この場合には、第２導電型注入領域２２の不純物濃度は５×１０16ｉｏｎｓ／ｃｍ3から５×１０17ｉｏｎｓ／ｃｍ3程度の範囲となり、第１導電型注入領域２４の不純物濃度は１．０×１０16ｉｏｎｓ／ｃｍ3から５×１０16ｉｏｎｓ／ｃｍ3程度の範囲となる。
【００８２】
このような構成としても、既に説明した第１の実施の形態と同等の効果を得ることができる。
【図面の簡単な説明】
【００８３】
【図１】この発明の半導体素子を切断した切断面を示す模式的な図である。
【図２】（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体素子の製造工程を説明するための模式的な製造工程図である。半導体素子をゲート長方向で切断した断面の切り口を示してある。
【図３】（Ａ）、（Ｂ）及び（Ｃ）は、図２に続く製造工程図である。
【図４】この発明の変形例の半導体素子を切断した切断面を示す模式的な図である。
【符号の説明】
【００８４】
１０：半導体装置（半導体素子）
２０：第１導電型基板（Ｐ型シリコン基板）
２０ａ：表面（露出面）
２０ｂ：裏面
２１、７１：第２導電型（Ｎ型）不純物
２２：第２導電型注入領域
２３：第１導電型（Ｐ型）不純物
２４：第１導電型注入領域
３０：ゲート電極
３０ａ（３８ａ）：表面
３０ｂ（３８ｂ）：側面
３２：ゲート酸化層
３２Ｘ：ゲート酸化膜
３４：ポリシリコン層
３４Ｘ：ポリシリコン膜
３６：タングステンシリサイド層
３６Ｘ：タングステンシリサイド膜
３８：第１シリコン酸化層
３８Ｘ：第１シリコン酸化膜
３９：レジストマスク
４０：ＩＳＳＧ酸化層
４０ａ：第１部分領域
４０ｂ：第２部分領域
４０Ｘ：ＩＳＳＧ酸化膜
５０：シリコン窒化層
５０Ｘ：シリコン窒化膜
６０：第２シリコン酸化層
６０Ｘ：第２シリコン酸化膜
７０：サイドウォール
８０：ソース／ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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