(57)【要約】【課題】多層配線技術において、ビアの均一な加工精度が得られる電源配線構造およびその配線設計方法ならびに、ビアの粗密に起因した不良箇所を短時間に特定する評価方法を提供する。【解決手段】複数の回路セル７を有する基板上で第１の方向に並べて配置された複数の回路セル電源配線１および回路セルグランド配線２と、回路セル電源配線１および回路セルグランド配線２より上層において、回路セル配置領域ａの外周に近いほど配線幅Ｗ１，Ｗ２，Ｗ３を細くする状態で、第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線３および基幹グランド配線４と、回路セル電源配線１とこれに上方で交差する基幹電源配線３を接続した複数の第１のビア５と、回路セルグランド配線２とこれに上方で交差する基幹グランド配線４を接続する複数の第２のビア６とを備える。【選択図】図２
2007227839.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路セルを有する基板上で第１の方向に並べて配置された複数の回路セル電源配線および複数の回路セルグランド配線と、
前記回路セル電源配線および前記回路セルグランド配線より上層において、回路セル配置領域の外周に近いほど配線間隔を狭くする状態で、前記第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線および複数の基幹グランド配線と、
前記回路セル電源配線とこれに上方で交差する前記基幹電源配線を接続した複数の第１のビアと、
前記回路セルグランド配線とこれに上方で交差する前記基幹グランド配線を接続する複数の第２のビアとを備えた半導体装置。
【請求項２】
複数の回路セルを有する基板上で第１の方向に並べて配置された複数の回路セル電源配線および複数の回路セルグランド配線と、
前記回路セル電源配線および前記回路セルグランド配線より上層において、回路セル配置領域の外周に近いほど配線幅を細くする状態で、前記第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線および複数の基幹グランド配線と、
前記回路セル電源配線とこれに上方で交差する前記基幹電源配線を接続した複数の第１のビアと、
前記回路セルグランド配線とこれに上方で交差する前記基幹グランド配線を接続する複数の第２のビアとを備えた半導体装置。
【請求項３】
前記第１の方向に揃えて複数のスキャンフリップフロップセルが配列され、前記複数のスキャンフリップフロップセルの隣接するものどうしが接続されたスキャンチェーンを複数列有している請求項１または請求項２に記載の半導体装置。
【請求項４】
前記スキャンチェーンは、２つの配線層および前記２つの配線層の間のビアを介して接続されている請求項３に記載の半導体装置。
【請求項５】
前記複数のスキャンフリップフロップセルは、前記第２の方向に揃えて配置され、前記スキャン用入力端子と前記スキャン用出力端子とを接続するレイアウト形態は、前記第２の方向に隣り合って配置される少なくとも１つのスキャン用入力端子とスキャン用出力端子とを接続するレイアウト形態と同じである請求項４に記載の半導体装置。
【請求項６】
回路セル電源配線および回路セルグランド配線に対してそれぞれビアを介して基幹電源配線および基幹グランド配線が接続された格子状配線構造において、信号配線の配線を行った上でビア密度を算出し、算出した前記ビア密度が製造プロセスでの許容範囲に入っているかを検証する第１の工程と、
前記ビア密度が前記許容範囲に入っていない領域について、基幹電源配線および基幹グランド配線を前記ビア密度が均一になるように細分化する第２の工程と、
前記基幹電源配線および前記基幹グランド配線を細分化した領域で信号配線を再配線する第３の工程とを含む半導体装置の配線設計方法。
【請求項７】
前記検証の第１の工程は、
１つのビアの位置を特定する第１の過程と、
前記ビア位置を中心とする矩形領域の上下左右をビアの最小寸法単位で広げた面積を分母としてビア密度を算出する第２の過程と、
それぞれの大きさの前記矩形領域での前記ビア密度を製造プロセスでの許容密度と比較する第３の過程からなる請求項６に記載の半導体装置の配線設計方法。
【請求項８】
前記細分化の第２の工程は、ビア密度が前記許容範囲に入っていない領域の前記基幹電源配線および前記基幹グランド配線の配線幅および配線間隔がそれぞれ半分になるよう細分化する過程を含み、
前記再配線の第３の工程は、前記信号配線を再配線後、前記第１の工程に戻る過程を含む請求項６または請求項７に記載の半導体装置の配線設計方法。
【請求項９】
複数の回路セルを有する基板上に配置されるスキャンフリップフロップとスキャンチェーンを有する半導体装置において、スキャンテストを実施し故障ノード群を特定する第１の工程と、
前記故障ノード群に配置されるビア群のそれぞれのビア密度を集計し、前記ビア群の前記ビア密度のうち最も出現頻度が高いビアの物理解析の優先順位を高くする第２の工程とを含む半導体装置の評価方法。
【請求項１０】
前記優先順位を高くする第２の工程は、
前記故障ノード群に配置されるビア群のそれぞれのビアにおいて、ビア位置を特定する第１の過程と、
前記ビア位置を中心とする矩形領域の上下左右をビアの最小寸法単位で広げた面積を分母としてビア密度を算出する第２の過程と、
前記ビア密度と前記矩形領域の面積との関係をプロットする第３の過程と、
前記それぞれのビアのプロットの交点の出現頻度が最も高い故障ノードおよびビアの物理解析の優先順位を高くする第４の過程からなる請求項９に記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその配線設計方法ならびに評価方法にかかわり、特には配線構造、セル配置構造におけるビアの加工不良を回避するための技術に関する。
【背景技術】
【０００２】
半導体装置においては、素子の微細化や配線多層化が進んでおり、各回路要素には十分な電力を供給する必要がある。そのためには、電源配線やグランド配線の構造が電源電圧降下を低減するようになっている必要がある。
【０００３】
一般的に、多数の回路セルが配置された領域の上方に基幹電源配線と基幹グランド配線が配置され、回路セル電源配線と回路セルグランド配線がそれぞれ上方の基幹電源配線と基幹グランド配線に複数のビアを介して接続される構造となっている（例えば、特許文献１参照）。
【０００４】
図１０は、上記のような従来の電源構造の平面図である。
【０００５】
複数の回路セルを有する基板上において、第１の方向（縦方向）に並べる状態で、複数の回路セル電源配線１と回路セルグランド配線２とが交互に配置されている。また、回路セル電源配線１および回路セルグランド配線２より上層において、第２の方向（横方向）に並べる状態で、複数の基幹電源配線３と基幹グランド配線４とが交互に配置されている。そして、回路セル電源配線１と基幹電源配線３との交差点において、これら回路セル電源配線１と基幹電源配線３とが複数の第１のビア５を介して接続されている。また、回路セルグランド配線２と基幹グランド配線４との交差点において、これら回路セルグランド配線２と基幹グランド配線４とが複数の第２のビア６を介して接続されている。第１および第２のビア５，６の数は、製造プロセスで許容される最大数となっており、少なくとも１層積層されている。基幹電源配線３および基幹グランド配線４は、その配線幅が互いに等しく、それぞれの配線間隔も互いに等しくなっている。
【０００６】
以上のように構成された縦横格子状の電源構造においては、第１および第２のビア５，６が分散配置されているため、局所的に大きな消費電力が発生しても、電力が周辺領域から分散されて供給される。したがって、素子の動作不良の原因となる電圧降下は防止される。
【特許文献１】特開２００２−２６１２４５号公報（第１５頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の従来の技術においては、電源配線やグランド配線を配置した後に自動配線ツールなどを使用して信号配線を接続する。複数の回路セルが配置される回路セル配置領域の中心部では信号配線が混雑する。これに対して、回路セル配置領域の周辺部、つまり他のマクロブロックとの境界部では、信号配線密度が低く粗になる。よって、信号配線に接続するビアについても、周辺部ほど数が少なくなる。結果として、局所的にビア密度が製造プロセスで規定される値より低下する。ビアの加工においては、ビア密度に粗密があると、均一な加工精度が得られない。その結果、接続不良となり歩留り低下を引き起こすことになる。特に多層配線技術では、その傾向が強い。そこで、ビアの均一な加工精度を得るために、ビア密度を均一化することが必要になっている。
【０００８】
ビア密度の均一化を促進するための配線設計方法に、フローティングのダミービアを配置する手法がある。しかし、この手法では、信号配線とのカップリング容量に起因する遅延変動により、信号のセットアップエラーやホールドエラーを引き起こす可能性がある。
【０００９】
また、遅延変動を回避するために、ダミービアを電源やグランドに接続する手法がある。この場合、すべてのダミービアを電源やグランドに接続するためには配線可能な空領域が不十分であるため、面積増大を招くことになる。
【００１０】
ビア密度は、製造プロセスで規定される単位面積の枠に含まれるビア数で算出される。この枠は単位長さごとに移動させる。この方法では、局所的にビア密度が低下した領域（広狭を問わない）での検証ができない。
【００１１】
さらに、ビアの粗密に起因する不良が発生した場合に、早急に不良原因を特定し製造プロセスや設計データを改善する必要がある。しかし、従来ではビアの粗密に起因した不良であることをテストの段階で突き止める評価手法がない。故障診断などで抽出された不良と推定される全配線および全ビアを物理解析しなければならず、不良箇所を特定するのに膨大な時間が必要となる。
【００１２】
本発明は、このような事情に鑑みて創作したものであり、ビアの均一な加工精度が得られる電源配線構造およびその配線設計方法ならびに、ビアの粗密に起因した不良箇所を短時間に特定する評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の半導体装置は、
複数の回路セルを有する基板上で第１の方向に並べて配置された複数の回路セル電源配線および複数の回路セルグランド配線と、
前記回路セル電源配線および前記回路セルグランド配線より上層において、回路セル配置領域の外周に近いほど配線間隔を狭くする状態で、前記第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線および複数の基幹グランド配線と、
前記回路セル電源配線とこれに上方で交差する前記基幹電源配線を接続した複数の第１のビアと、
前記回路セルグランド配線とこれに上方で交差する前記基幹グランド配線を接続する複数の第２のビアとを備えたものである。なお、上記の基幹電源配線、基幹グランド配線の配線間隔は、製造プロセスで許容される最小幅の配線が少なくとも１本配置できる間隔である。
【００１４】
この構成による作用は次の通りである。基幹電源配線および基幹グランド配線の配線間隔は、回路セル配置領域の外周に近いほど狭くなっている。したがって、第１および第２のビアについて、製造プロセスで許容される最大数を配置すれば、従来の技術に比べて、回路セル配置領域の外周に近いほどビア数が相対的に増加する。その結果として、信号配線の密度が低い回路セル配置領域の周辺部の局所においても、ビア密度が製造プロセスの規定値を満たすようになる。ビア密度が増大することにより、製造プロセスにおけるビアの加工精度が向上し、接続不良が防止され、歩留り低下を抑制することができる。
【００１５】
本発明の第２の半導体装置は、
複数の回路セルを有する基板上で第１の方向に並べて配置された複数の回路セル電源配線および複数の回路セルグランド配線と、
前記回路セル電源配線および前記回路セルグランド配線より上層において、回路セル配置領域の外周に近いほど配線幅を細くする状態で、前記第１の方向に対して交差する第２の方向に並べて配置された複数の基幹電源配線および複数の基幹グランド配線と、
前記回路セル電源配線とこれに上方で交差する前記基幹電源配線を接続した複数の第１のビアと、
前記回路セルグランド配線とこれに上方で交差する前記基幹グランド配線を接続する複数の第２のビアとを備えたものである。
【００１６】
この構成による作用は次の通りである。回路セル配置領域の外周に近いほど配線間隔を狭くする場合は、基幹電源配線と基幹グランド配線の配線幅をすべて同じとすると、チップ面積を増大させなければ、信号配線を接続する空領域の確保がむずかしくなる。また信号配線が少ない局所領域では、ビア密度が低下し、ビアの粗密に起因する接続不良が発生する可能性がある。これに対して、基幹電源配線および基幹グランド配線の配線幅を外周に近いほど細くすることにより、信号配線のための空領域を確保できる。また基幹電源配線および基幹グランド配線の配線間隔は第１の半導体装置より狭くすることが可能で、比較的狭い枠内でのビアの存在可能性が高くなる。その結果、ビア密度の均一化が促進され、ビアの粗密に起因する接続不良が発生することを最大限抑制できる。
【００１７】
上記の第２の半導体装置において、前記第１の方向に揃えて複数のスキャンフリップフロップセルが配列され、前記複数のスキャンフリップフロップセルの隣接するものどうしが接続されたスキャンチェーンを複数列有しているという態様がある。
【００１８】
この構成において、回路セル配置領域の外周に近いほどビア密度の均一化が促進されており、第１の方向にはビア密度が一定となる。よって、第１の方向に揃えて複数のフリップフリップが配置されスキャンチェーンが構成されることによって、ビア密度が一定の領域に限定したスキャンテストが可能となる。さらにスキャンチェーンどうし間で不良率を比較することによって、ビアの粗密に起因した不良かどうかを早期に判断することができ、短時間で不良要因を特定することが可能となる。
【００１９】
また上記において、前記スキャンチェーンは、２つの配線層および前記２つの配線層の間のビアを介して接続されているという態様がある。これは、ビアが１層であるということである。もし、不良ビアが存在する層が特定できないと、物理解析では全層を観察する必要があり、所要時間が膨大となる。しかし、スキャンチェーンを１層のビアで構成しておけば、不良ビアの層の特定が容易で、物理解析にかかる時間を短縮できる。
【００２０】
また上記において、前記複数のスキャンフリップフロップセルは、前記第２の方向に揃えて配置され、前記スキャン用入力端子と前記スキャン用出力端子とを接続するレイアウト形態は、前記第２の方向に隣り合って配置される少なくとも１つのスキャン用入力端子とスキャン用出力端子とを接続するレイアウト形態と同じであるという態様がある。
【００２１】
もし、特定したスキャンチェーンおよび層に多数のビアが存在する場合には、物理解析においてそれらすべてのビアを断面観察しなければならず、時間がかかる。これに対して、特定したスキャンチェーンの物理解析時に電位コントラスト法を用い、第２の方向に隣接する同じレイアウト形態のスキャンチェーンとの観察像を比較し、観察像に差が発生している箇所で接続不良が発生していると判断することができるため、最小の時間で不良ビアを特定することが可能となる。
【００２２】
また、本発明による半導体装置の配線設計方法は、
回路セル電源配線および回路セルグランド配線に対してそれぞれビアを介して基幹電源配線および基幹グランド配線が接続された格子状配線構造において、信号配線の配線を行った上でビア密度を算出し、算出した前記ビア密度が製造プロセスでの許容範囲に入っているかを検証する第１の工程と、
前記ビア密度が前記許容範囲に入っていない領域について、基幹電源配線および基幹グランド配線を前記ビア密度が均一になるように細分化する第２の工程と、
前記基幹電源配線および前記基幹グランド配線を細分化した領域で信号配線を再配線する第３の工程とを含むものである。
【００２３】
この方法によれば、ビア密度が低い領域の基幹電源配線および基幹グランド配線を細分化することによってビア密度の均一化を促進しビア密度を増大するため、フローティングのダミービア配置方法と比較して、遅延変動による信号配線への影響無しに、ビアの粗密に起因する接続不良を回避することが可能となる。
【００２４】
上記の半導体装置の配線設計方法において、前記検証の第１の工程は、１つのビアの位置を特定する第１の過程と、前記ビア位置を中心とする矩形領域の上下左右をビアの最小寸法単位で広げた面積を分母としてビア密度を算出する第２の過程と、それぞれの大きさの前記矩形領域での前記ビア密度を製造プロセスでの許容密度と比較する第３の過程からなるという態様がある。矩形領域は通常は正方形領域であるが、長方形領域でも構わない。
【００２５】
製造プロセスで規定された単位面積の枠を単位長さごとに移動してその枠に含まれるビア数からビア密度を算出する場合には、局所的にビア密度が低下した領域（広狭を問わない）の検証ができない。これに対して、ビア寸法を最小枠としビア寸法を最小単位長さとしてすべての大きさの枠で検証するため、局所的にビア密度が低下している領域の検証が可能となり、かつ単純に全領域を移動するのではなく、ビアの存在位置を中心とする枠のみ検証するので、検証時間も短時間に抑制することができる。
【００２６】
また上記の半導体装置の配線設計方法において、
前記細分化の第２の工程は、ビア密度が前記許容範囲に入っていない領域の前記基幹電源配線および前記基幹グランド配線の配線幅および配線間隔がそれぞれ半分になるよう細分化する過程を含み、
前記再配線の第３の工程は、前記信号配線を再配線後、前記第１の工程に戻る過程を含むという態様がある。
【００２７】
ビア密度が低い領域の基幹電源配線と基幹グランド配線を、例えばすべて最小ピッチとなるよう細分化すると、信号配線を再配置するための空領域が無くなり面積を増大させる必要が出てくる。これに対して、基幹電源配線および基幹グランド配線の配線幅および配線間隔がそれぞれ半分になるよう細分化し、かつ信号配線を再配線後、第１の工程に戻ることによって、信号配線が接続可能な範囲で最大限の細分化ができるため、面積の増大を招くことなく、可能な限りビア密度の均一化を促進することが可能となる。
【００２８】
また、本発明による半導体装置の評価方法は、
複数の回路セルを有する基板上に配置されるスキャンフリップフロップとスキャンチェーンを有する半導体装置において、スキャンテストを実施し故障ノード群を特定する第１の工程と、
前記故障ノード群に配置されるビア群のそれぞれのビア密度を集計し、前記ビア群の前記ビア密度のうち最も出現頻度が高いビアの物理解析の優先順位を高くする第２の工程とを含むものである。
【００２９】
スキャンテストで特定した故障ノード群に含まれるビア群は、従来技術では物理解析での観察中に電位コントラスト法を用いるなどして不良ビアを特定する必要がある。これに対して、ビアの粗密に起因することが判明している場合に、事前にビア群の密度の出現頻度を算出し、出現頻度が高いビアから観察すれば、不良要因を早期に特定できる可能性が高くなる。
【００３０】
上記の半導体装置の評価方法において、前記優先順位を高くする第２の工程は、
前記故障ノード群に配置されるビア群のそれぞれのビアにおいて、ビア位置を特定する第１の過程と、
前記ビア位置を中心とする矩形領域の上下左右をビアの最小寸法単位で広げた面積を分母としてビア密度を算出する第２の過程と、
前記ビア密度と前記矩形領域の面積との関係をプロットする第３の過程と、
前記それぞれのビアのプロットの交点の出現頻度が最も高い故障ノードおよびビアの物理解析の優先順位を高くする第４の過程からなるという態様がある。
【００３１】
製造プロセスで規定された単位面積の枠を分母としその枠に含まれるビア数からビア密度を算出する場合、単位面積の枠だけでは領域（広狭を問わない）の検証ができず、不良ビアを絞り込むための情報が少なく精度が低い。これに対して、ビア寸法を最小枠とし、ビア寸法の２倍を拡張の最小単位長さとしてすべての大きさの枠で検証することにより、ビア群の密度の出現頻度の情報が多く、不良ビアを絞り込む精度が向上する。
【発明の効果】
【００３２】
本発明によれば、回路セル配置領域の外周に近いほど基幹電源配線および基幹グランド配線の配線間隔を狭くし、あるいは配線幅を細くしているので、回路セル配置領域の外周に近いほど局所的なビア密度が相対的に増加するとともに均一化され、信号配線の密度が低い回路セル配置領域の周辺部の局所においても、ビア密度が製造プロセスの規定値を満たすようになる。その結果、製造プロセスにおけるビアの加工精度が向上し、接続不良が防止され、歩留り低下を抑制することができる。
【００３３】
また、ビア密度が低い領域の基幹電源配線および基幹グランド配線を細分化することによってビア密度の均一化を促進するため、フローティングのダミービア配置方法と比較して、遅延変動による信号配線への影響無しに、ビアの粗密に起因する接続不良を回避することが可能となる。
【００３４】
また、スキャンテストで特定した故障ノード群に含まれるビア群は、従来技術では物理解析での観察中に電位コントラスト法を用いるなどして不良ビアを特定する必要がある。これに対して、ビアの粗密に起因することが判明している場合に、事前にビア群の密度の出現頻度を算出し、出現頻度が高いビアから観察することよって、不良要因を早期に特定できる可能性が高くなる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明にかかわる半導体装置および配線設計方法ならびに評価方法の実施の形態について、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構造を模式的に示す平面図である。
【００３７】
複数の回路セルを有する基板上において、第１の方向（縦方向）に並べる状態で、第２の方向（横方向）を長手方向とする複数の回路セル電源配線１と回路セルグランド配線２とが交互に配置されている。また、回路セル電源配線１および回路セルグランド配線２より上層において、第２の方向に並べる状態で、第１の方向を長手方向とする複数の基幹電源配線３と基幹グランド配線４とが交互に配置されている。この配置において、回路セル配置領域ａの外周に近いほど、基幹電源配線３と基幹グランド配線４の配線間隔Ｐ１，Ｐ２，Ｐ３，Ｐ４が狭くされている。そして、その配線間隔は、製造プロセスで許容される最小幅の配線（図示せず）が少なくとも１本配置できる配線間隔とされている。基幹電源配線３および基幹グランド配線４の配線幅は互いに等しくなっている。
【００３８】
さらに、回路セル電源配線１と基幹電源配線３との交差点において、これら回路セル電源配線１と基幹電源配線３とが複数の第１のビア５を介して接続されている。また、回路セルグランド配線２と基幹グランド配線４との交差点において、これら回路セルグランド配線２と基幹グランド配線４とが複数の第２のビア６を介して接続されている。第１および第２のビア５，６の数は、製造プロセスで許容される最大数となっており、少なくとも１層積層されている。
【００３９】
この構成においては、基幹電源配線３および基幹グランド配線４の配線間隔Ｐ１，Ｐ２，Ｐ３，Ｐ４は、回路セル配置領域ａの外周に近いほど狭くなっている。そして、第１および第２のビア５，６については、製造プロセスで許容される最大数を配置している。したがって、従来の技術に比べて、回路セル配置領域ａの外周に近いほどビア数が相対的に増加している。自動配線ツールを用いて信号配線（図示せず）を配線するが、この信号配線の密度が低い回路セル配置領域ａの周辺部の局所においても、ビア密度が製造プロセスの規定値を満たすようになる。ビア密度が増大することにより、製造プロセスにおけるビアの加工精度が向上し、接続不良が防止され、歩留り低下を抑制することができる。
【００４０】
（実施の形態２）
図２は、本発明の実施の形態２における半導体装置の構造を模式的に示す平面図である。
【００４１】
複数の回路セルを有する基板上において、第１の方向（縦方向）に並べる状態で、複数の回路セル電源配線１と回路セルグランド配線２とが交互に配置されている。また、回路セル電源配線１および回路セルグランド配線２より上層において、第２の方向（横方向）に並べる状態で、複数の基幹電源配線３と基幹グランド配線４とが交互に配置されている。この配置において、回路セル配置領域ａの外周に近いほど、基幹電源配線３と基幹グランド配線４の配線幅Ｗ１，Ｗ２，Ｗ３が細くされている。基幹電源配線３および基幹グランド配線４の配線間隔は、製造プロセスで許容される最小幅の配線が少なくとも１本配置できる配線間隔とされている。その配線間隔は回路セル配置領域ａの外周に近いほど狭くされている。ただし、本実施の形態においては、考え方として、この配線間隔は均等であってもよい。
【００４２】
さらに、回路セル電源配線１と基幹電源配線３との交差点において、これら回路セル電源配線１と基幹電源配線３とが複数の第１のビア５を介して接続されている。また、回路セルグランド配線２と基幹グランド配線４との交差点において、これら回路セルグランド配線２と基幹グランド配線４とが複数の第２のビア６を介して接続されている。第１および第２のビア５，６の数は、製造プロセスで許容される最大数となっており、少なくとも１層積層されている。
【００４３】
そして、回路セル電源配線１と回路セルグランド配線２との間にスキャンフリップフロップセル７が配置されている。スキャンフリップフロップセル７の内部の電源配線およびグランド配線がそれぞれ回路セル電源配線１および回路セルグランド配線２に接続されている。このようなスキャンフリップフロップセル７が複数配置されているが、第１の方向に沿っては、左右方向の位置が揃えて配置されている。
【００４４】
第１の方向に沿って並んでいる複数のスキャンフリップフロップセル７は、それぞれのスキャン用入力端子８とスキャン用出力端子９において、スキャンチェーン１０，１０ａ，１０ｂを介して接続されている。ここでは、３つのスキャンチェーンが図示されている。
【００４５】
この構成においては、基幹電源配線３および基幹グランド配線４の配線幅Ｗ１，Ｗ２，Ｗ３は、回路セル配置領域ａの外周に近いほど細くなっている。基幹電源配線３および基幹グランド配線４の配線間隔は、回路セル配置領域ａの外周に近いほど、本実施の形態１より狭くなっている。ただし、信号配線のための空領域は確保されている。
【００４６】
製造プロセスで許容される最大数のビアを配置すれば、回路セル配置領域ａの外周に近い局所において、比較的狭い枠内でのビアの存在可能性が高くなり、ビア密度の均一化が促進されている。
【００４７】
以上の結果、信号配線の密度が低い回路セル配置領域ａの周辺部の局所においても、ビア密度が増大している。ビア密度が増大することにより、製造プロセスにおけるビアの加工精度が向上し、ビアの粗密に起因する接続不良が発生することを最大限抑制でき、歩留り低下を回避することが可能となる。
【００４８】
さらに、本実施の形態においては、スキャンフリップフロップセル７が第１の方向で揃えて配置された状態でスキャンチェーン１０，１０ａ，１０ｂが構成されている。その結果として、ビア密度一定の領域に限定した状態で、スキャンテストが可能となる。例えばスキャンチェーン１０と他のスキャンチェーン１０ｂにおけるスキャンテストの結果の不良率を比較することによって、ビアの粗密に起因した不良であるかどうかの判断を早期に行うことができる。つまり、短時間で不良要因を特定することが可能となる。
【００４９】
図３は、本実施の形態における半導体装置の配線設計方法の処理の手順を示すフローチャートである。
【００５０】
ステップＳ１において、すべての電源配線およびグランド配線を配置する。
【００５１】
次いでステップＳ２において、信号配線を接続する。
【００５２】
次いでステップＳ３において、ビア密度を算出する。
【００５３】
次いでステップＳ４において、ビア密度が製造プロセス規定値を満足しているか判断する。製造プロセス規定値を満足していれば終了し、製造プロセス規定値を満足していない場合には、ステップＳ５に進む。
【００５４】
ステップＳ５において、基幹電源配線３および基幹グランド配線４をその配線幅および配線間隔がそれぞれ半分になるよう細分化し、基幹電源配線３および基幹グランド配線４を細分化した領域の信号配線を再配線するためにステップＳ２に戻る。
【００５５】
以上のように、ビア密度が低い領域の基幹電源配線３および基幹グランド配線４を細分化することによって、ビア密度の均一化を促進する。その結果、例えばフローティングのダミービア配置方法と比較し、遅延変動による信号配線への影響無しに、ビアの粗密に起因する接続不良を回避することが可能となる。
【００５６】
さらに、基幹電源配線３および基幹グランド配線４の配線幅および配線間隔がそれぞれ半分になるよう細分化し、かつ信号配線を再配線後、ビア密度を算出する工程に戻るようにしている。これにより、信号配線が接続可能な範囲で最大限の細分化ができ、面積の増大を招くことなく、可能な限りビア密度の均一化を促進することが可能となる。結果として、ビア密度を考慮せずに配線設計を行っていた従来の技術に比べて、微細化に伴うビアの粗密に起因するビア接続不良を抑制することができる。
【００５７】
図４は、本発明の実施の形態２における半導体装置の配線設計方法のビア密度算出方法の説明図である。上記の配線設計方法のステップＳ２でのビア密度の算出について、図４を参照しながら以下に詳しく説明する。
【００５８】
ビアの配置領域１１は、第１および第２の方向において、ビアを配置可能な最小ピッチごとに区切られている。１２はビア密度を算出する対象の１つのビア（着目ビア）、１３は着目ビア１２の周辺に配置されているビア群である。１４は着目ビア１２の位置を中心とする正方形領域、１５は正方形領域１４をビアの最小寸法単位で上下左右を広げた領域である。なお、正方形領域については、一般的には矩形領域となる。ここでは、ビアが正方形であるので、正方形領域としているが、ビアが長方形であれば、領域も長方形となる。
【００５９】
正方形領域をビアの最小寸法単位で上下左右広げたすべての大きさの正方形領域でのビア密度を算出する。すなわち、着目ビア１２の位置を特定し、例えば正方形領域１４の面積を分母としてビア密度を算出する。さらに正方形領域を上下左右に広げた正方形領域１５の面積を分母としてビア密度を算出する。なお、正方形領域１５は、正方形領域１４をビアの最小寸法単位で２段階広げたものである。図示しないが、これらの中間の正方形領域ももちろん用いる。このようにして算出されたビア密度と正方形領域の面積との関係（プロット）を図５に示す。横軸目盛は、２を対数の底とする正方形１辺の長さの対数目盛となっている。
【００６０】
最小のビア寸法を一辺とする正方形領域の面積を１としたときのビア密度は１であり、これはプロット中のポイントＱ１になる。さらに正方形領域１４で算出したビア密度がポイントＱ２であり、正方形領域１５で算出したビア密度がポイントＱ３である。
【００６１】
このように着目ビア１２を中心とする正方形領域をビアの最小寸法単位で上下左右に広げた場合に、特性曲線Ａのようなプロットになる。この特性曲線Ａは、着目ビア１２の局所的なビア密度から全回路セル領域におけるビア密度まで、すべてのビア密度を示している。この特性曲線Ａが製造プロセスで規定されるビア密度より大きな値にあるかどうかを検証する。
【００６２】
ビア寸法を最小枠とし、かつビア寸法の２倍を枠拡張の最小単位長さとして、すべての大きさの枠で検証するため、局所的にビア密度が低下している領域（広狭を問わない）の検証が可能となり、ビアの粗密に起因した不良発生を抑制できる。
【００６３】
さらに、単純に全領域を移動するのではなく、ビアの存在位置を中心とする正方形領域のみについて検証するので、検証時間も短時間に抑えることができる。
【００６４】
図６は、本実施の形態における半導体装置の配線設計方法のプログラムを有する装置（ワークステーション）の構成を示すブロック図である。図６において、２１はレイアウトデータ、２２はレイアウトデータ認識部、２３はビア密度算出部、２４はビア密度判定部、２５はレイアウト編集部である。
【００６５】
レイアウトデータ認識部２２は、レイアウトデータ２１を読み込んで、ある領域におけるビアの分布を含む情報を解析する。ビア密度算出部２３は、その解析結果を利用して、ビア密度を算出し、ビア密度とビア密度を算出する正方形の面積との関係を求める。ビア密度判定部２４は、検証対象のビア密度を製造プロセスで規定されるビア密度と比較して、それより大きいかを判定する。検証対象のビア密度が規定のビア密度以上であればレイアウト編集必要なしと判定するが、そうでないときは、レイアウト編集部２５が、基幹電源配線３および基幹グランド配線４について、配線間隔や配線幅の編集を行う。
【００６６】
図７は、本実施の形態における半導体装置の評価方法のうちビア密度の算出方法の構造を模式的に示す平面図である。また図８は、本実施の形態における半導体装置の評価方法のビア密度とビア密度を算出する正方形の面積との関係（プロット）を示すものである。半導体装置の評価方法について、図７および図８を参照しながら以下に詳細を説明する。
【００６７】
スキャンテストを実施し、期待値不一致を発生しているスキャンフリップフロップを特定し、そのスキャン用入力端子に接続される故障ノード群に含まれる着目ビア１２，１２ａ，１２ｂの位置を特定する。次いで、正方形領域１４の面積を分母としてビア密度を算出する。さらに、正方形領域をビアの最小寸法単位で上下左右広げたすべての大きさの正方形領域でのビア密度を算出する。正方形領域１４ａ，１４ｂについても、同様の処理を行う。結果を図８に示す。
【００６８】
着目ビア１２におけるビア密度のプロットがＢ、着目ビア１２ａにおけるビア密度のプロットがＣ、着目ビア１２ｂにおけるビア密度のプロットがＤである。それぞれのプロットが他のプロットと交差するポイントがＲである。交差ポイントＲは、例えば着目ビア１２では２箇所あり、着目ビア１２ａでは３箇所あり、着目ビア１２ｂでは１箇所ある。
【００６９】
１つの特性曲線における交差ポイントＲの数をもって、その特性曲線におけるビア密度の出現頻度を評価する。この場合、算出したビア密度のうち最も出現頻度が高いビアは特性曲線Ｃの着目ビア１２ａであり、着目ビア１２、着目ビア１２ｂの順で出現頻度が低くなる。結果、物理解析の優先順位を、着目ビア１２ａ、着目ビア１２、着目ビア１２ｂの順となる。
【００７０】
このように本実施の形態における半導体装置の評価方法は、故障ノード群に配置されるビア群のそれぞれのビア密度を集計し、それぞれのビア密度のうち最も出現頻度が高いビアについて、物理解析の優先順位を高くするものである。
【００７１】
従来技術では物理解析での観察中に電位コントラスト法を用いるなどして不良ビアを特定する必要があった。
【００７２】
これに対して、本実施の形態の評価方法においては、スキャンテストで特定された故障ノード群に接続されるビア群のそれぞれのビア密度を集計し、それぞれのビア密度のうち最も出現頻度が高いビアの物理解析の優先順位を高くする。これによって、不良ビアを発見できる可能性が高くなり、不良要因を早期に特定することができる。そして、製造プロセス対策を行うことによって、同じビア密度に起因したビア接続不良すべての接続状態を改善することができ、歩留りをさらに向上することが可能となる。
【００７３】
さらに、ビア寸法の２倍を枠拡張の最小単位長さとして、すべての大きさの枠でビア密度を検証するため、ビア群の密度の出現頻度の情報が多く、不良ビアを絞り込む精度が向上する。
【００７４】
（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の構造を模式的に示す平面図である。図において、実施の形態２の図２におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。スキャンチェーン１０，１０ａ，１０ｂは、２つの配線層および前記２つの配線層の間のビアを介して接続されている。これは、ビアが１層であるということである。スキャンフリップフロップセル７は、第１の方向に揃えて配置されているだけでなく、第２の方向にも揃えて配置されている。第２の方向において隣り合うスキャンフリップフロップセル７どうしを接続するスキャンチェーンのレイアウト形態は、第１の方向でのスキャンチェーンのレイアウト形態と同じである。その他の構成については、実施の形態２と同様であるので、説明を省略する。
【００７５】
上述の実施の形態２においては、スキャンチェーン１０，１０ａ，１０ｂは多層のビアで構成されている。その結果、不良ビアが存在する層を１つに特定することができず、物理解析では全層を観察する必要があって、所要時間が膨大なものとなる。
【００７６】
また、特定したスキャンチェーンおよび層に多数のビアが存在する場合には、ビア接続不良箇所を特定するため電位コントラスト法が用いられる。この場合、そのスキャンチェーンの配線長や接続構造によって、例えばグランドに接続されているかどうか、さらに接続不良箇所が完全にオープンしているか、もしくは高抵抗状態であるかなどによって、コントラスト像が変化するため、ビア接続不良箇所を特定することは困難である。
【００７７】
これに対して、本実施の形態においては、スキャンチェーン１０，１０ａ，１０ｂがビア１層で構成されていることから、不良ビアが存在する場合には、その不良ビアが存在する層を１つに容易に特定することができる。その結果、物理解析に要する時間を短縮できる。
【００７８】
さらにスキャンテストで不良と推定されるスキャンチェーンの物理解析時の観察において電位コントラスト法を用いた場合、同様のレイアウト形態を持つ第２の方向に隣接するスキャンチェーンの観察像と比較し、両者の観察像に差が発生している箇所を探すことが容易である。同じレイアウト形態の場合は観察像が同じであることから、観察像に差が発生している箇所が接続不良箇所であると判断できるので、最小の時間で不良ビアを特定することが可能となる。
【産業上の利用可能性】
【００７９】
本発明の技術は、ビア密度の均一化を促進し高い歩留りを確保できる半導体装置の電源配線の構造とその設計方法、ならびにビアの粗密に起因する接続不良箇所を容易に特定できるスキャン設計回路の評価方法にとって有用である。またＴＥＧ（Test Element Group）などの用途にも応用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１における半導体装置の構造を模式的に示す平面図
【図２】本発明の実施の形態２における半導体装置の構造を模式的に示す平面図
【図３】本発明の実施の形態２における半導体装置の配線設計方法の処理の手順を示すフローチャート
【図４】本発明の実施の形態２における半導体装置の配線設計方法のビア密度算出方法の説明図
【図５】本発明の実施の形態２における半導体装置の配線設計方法のビア密度と正方形領域の面積との関係を示す特性曲線の図
【図６】本発明の実施の形態２における半導体装置の配線設計方法を実現する装置の構成を示すブロック図
【図７】本発明の実施の形態２における半導体装置の評価方法のビア密度算出方法の説明図
【図８】本発明の実施の形態２における半導体装置の評価方法のビア密度と正方形領域の面積との関係を示す特性曲線の図
【図９】本発明の実施の形態３における半導体装置の構造を模式的に示す平面図
【図１０】従来技術における半導体装置の構造を模式的に示す平面図
【符号の説明】
【００８１】
１  回路セル電源配線
２  回路セルグランド配線
３  基幹電源配線
４  基幹グランド配線
５  第１のビア
６  第２のビア
７  スキャンフリップフロップセル
８  スキャン用入力端子
９  スキャン用出力端子
１０，１０ａ，１０ｂ  スキャンチェーン
１４，１４ａ，１４ｂ，１５  正方形領域（矩形領域）
ａ  回路セル配置領域
Ｐ１，Ｐ２，Ｐ３，Ｐ４  配線間隔
Ｗ１，Ｗ２，Ｗ３  配線幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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