(57)【要約】【課題】回路面積の増大を抑制し、かつ切断するヒューズの数を低減する。【解決手段】複数の通常のヒューズと、通常ヒューズの出力と論理をとることで通常ヒューズにより記憶された情報を生成させるためのヒューズであって、Ｎ個（Ｎは２以上の自然数）の通常ヒューズに対して１つ設けられ、対応する通常ヒューズの切断に係る論理情報を示す論理情報ヒューズとを有し、多数の通常ヒューズが切断される場合には、論理情報ヒューズを切断して、元の論理では切断されない通常ヒューズを切断するように論理を反転させることで、回路面積をほとんど変えることなく、切断するヒューズの数を低減できるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
２値情報を記憶する複数の第１のヒューズと、
上記第１のヒューズによる出力と論理をとることで当該第１のヒューズにより記憶された情報を生成させるためのヒューズであって、Ｎ個（Ｎは２以上の自然数）の上記第１のヒューズに対して１つ設けられ、対応する上記Ｎ個の第１のヒューズの切断に係る論理情報を示す論理情報ヒューズとを有することを特徴とする半導体装置。
【請求項２】
Ｍ個（Ｍは２以上の自然数）の論理情報ヒューズに対して１つ設け、対応する上記Ｍ個の論理情報ヒューズの切断に係る論理情報を示す論理情報ヒューズをさらに有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記論理情報ヒューズを切断することに応じて、当該論理情報ヒューズに対応したヒューズの切断に係る論理を反転させることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
上記論理情報ヒューズに対応するｐ個のヒューズのうち、切断するヒューズの個数がｑ個（ｑはｑ＞（ｐ／２）を満たす最小の自然数）以上の場合には、上記論理情報ヒューズを切断し、当該論理情報ヒューズに対応するヒューズの切断に係る論理を反転させることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
切断する上記第１のヒューズ及び上記論理情報ヒューズの総数が最小となるように、上記論理情報ヒューズを切断しヒューズの切断に係る論理を選択可能であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置は、回路規模の増大に伴って搭載されるヒューズ本数が増加しており、ヒューズ本数が１０００本を越える場合もある。通常、ウエハでのテスタ試験を行った後、ヒューズ切断装置を用いて半導体装置に搭載されたヒューズを切断する。半導体装置に搭載されるヒューズ本数の増加により、１チップあたりのヒューズ切断に要する時間が増加し膨大となっている。
【０００３】
この問題を回避する方法として、特許文献１に示されるように、メモリの冗長論理回路において、正論理ブロック及び負論理ブロックを別々に用意し、ヒューズも正論理ブロック内及び負論理ブロック内にそれぞれ別に用意したものが提案されている。書き込み対象のアドレスに応じてヒューズを切断する際、切断対象のアドレスに値“０”が多い場合には正論理ブロックのヒューズを正論理で切断し、切断対象のアドレスに値“１”が多い場合には負論理ブロックのヒューズを負論理で切断することで、切断するヒューズの数を低減している。
【０００４】
【特許文献１】特開平９−２８８９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の方法では、それぞれの論理のブロック（正論理ブロック及び負論理ブロック）を設ける必要があり、回路面積は、通常の回路方式と比較して約２倍となる。回路面積が増大してチップサイズが大きくなると、歩留まりの低下や価格の上昇を招くため、このような回路面積増加は許容しにくい。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、回路面積の増大を抑制し、かつ切断するヒューズの数を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、複数の第１のヒューズと、Ｎ個（Ｎは２以上の自然数）の第１のヒューズに対して１つ設けられる論理情報ヒューズとを有する。第１のヒューズは２値情報を記憶し、論理情報ヒューズは対応するＮ個の第１のヒューズの切断に係る論理情報を示す。第１のヒューズ及び論理情報ヒューズによる出力の論理をとることで第１のヒューズにより記憶された情報が生成される。
【０００８】
本発明によれば、論理情報ヒューズに対応する第１のヒューズにおいて、例えば切断されるヒューズの数が過半数を超えるなど多数のヒューズが切断される場合には、論理情報ヒューズを切断し、反転した論理で第１のヒューズを切断する。論理情報ヒューズを切断し第１のヒューズの切断に係る論理を反転させることで、回路面積をほとんど変えることなく、切断するヒューズの数を低減することができる。
【発明の効果】
【０００９】
本発明によれば、複数のヒューズに対して、その切断に係る論理情報を示す１つの論理情報ヒューズを設けて、論理情報ヒューズの切断の有無により対応するヒューズの切断に係る論理を制御することで、回路面積の増大を抑制しながらも切断するヒューズの数を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下に説明では、ヒューズの切断の有無に応じて当該ヒューズから出力される値は、ヒューズが切断されていない場合には値“０”（信号レベルはロウレベル）が出力され、切断されている場合には値“１”（信号レベルはハイレベル）が出力されるものとする。
【００１１】
図１（Ａ）〜（Ｃ）は、本発明の一実施形態による半導体装置の原理説明図である。図１（Ａ）は、本実施形態における半導体装置が有するヒューズの階層構造を示している。
【００１２】
本実施形態おける半導体装置は、複数の通常ヒューズを有し、さらにＮ個（Ｎは２以上の自然数）の通常ヒューズに対して１個の論理情報ヒューズを設ける。図１（Ａ）に示した例では、８つの通常ヒューズＦ１〜Ｆ８に対して１つの論理情報ヒューズＦＡ１を設けた場合を示している。
【００１３】
通常ヒューズは、２値情報を記憶可能であり、例えば歩留まり向上やＳＲＡＭ等においてチップ救済を図るための冗長切換情報や、チップを識別するためのチップＩＤを記憶するために用いられる。また、論理情報ヒューズは、対応する通常ヒューズの切断に係る論理情報を示すために用いられる。論理情報ヒューズは、通常ヒューズが記憶すべき２値情報に応じて正論理で切断されたか、負論理で切断されたかの情報を示している。
【００１４】
具体的には、論理情報ヒューズが切断されない場合には、通常ヒューズは正論理で切断され、論理情報ヒューズが切断される場合には、通常ヒューズは負論理で切断される。すなわち、本実施形態においては、論理情報ヒューズの切断の有無により対応するヒューズの切断に係る論理を制御し、論理情報ヒューズを切断することに応じて、それに対応するヒューズの切断に係る論理を反転させる。
【００１５】
それを利用して、例えば切断するヒューズの数が半数を超える場合には、論理情報ヒューズを切断して論理を反転させ、元の論理では切断されないヒューズを切断する。これにより、切断するヒューズの数は半数以下になり、切断するヒューズの数を低減することができる。また、複数のヒューズに対して１つの論理情報ヒューズを設ければ良いので、回路面積をほとんど変えることなく上記機能が実現でき、回路面積の増大を抑制しつつ、切断するヒューズの数を低減できる。
【００１６】
例えば、図１（Ａ）に示した例では、切断する通常ヒューズの数が４つ以下である場合には、論理情報ヒューズＦＡ１は切断せずに、そのままの論理（正論理）で通常ヒューズを切断する。一方、切断する通常ヒューズの数が４つを超える（５つ以上）である場合には、論理情報ヒューズＦＡ１を切断するとともに、反転させた論理（負論理）で通常ヒューズを切断する。したがって、切断するヒューズの数は、常に半数以下となる。
【００１７】
なお、図１（Ａ）においては、通常ヒューズＦ１〜Ｆ８に対して１個の論理情報ヒューズＦＡ１を設けた場合を一例として示しているが、後述するようにＭ個（Ｍは２以上の自然数）の論理情報ヒューズに対して、それら論理情報ヒューズの切断に係る論理情報を示す１個の論理情報ヒューズを設けるようにして、論理情報ヒューズを階層化するようにしても良い。その場合には、通常ヒューズ及び論理情報ヒューズにおける切断するヒューズの総数が最小となるように、階層化された論理情報ヒューズを適宜切断し適切な論理を選択すれば良い。
【００１８】
本実施形態の半導体装置におけるヒューズ出力に係る論理構成を図１（Ｂ）に示し、ヒューズ出力の真理値表を図１（Ｃ）に示す。
【００１９】
図１（Ｂ）において、ＦＯＵＴ１、ＦＯＵＴ２、ＦＯＵＴ３、…は各通常ヒューズに基づく出力値であり、ＦＯＵＴＡ１はその通常ヒューズに対応する論理情報ヒューズに基づく出力値である。ＯＰ１、ＯＰ２、ＯＰ３、…は、出力値ＦＯＵＴ１、ＦＯＵＴ２、ＦＯＵＴ３…のそれぞれと、出力値ＦＯＵＴＡ１との論理演算を行う演算回路であり、その演算結果を出力値ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、…として出力する。演算回路ＯＰ１、ＯＰ２、ＯＰ３、…には、２つの入力を用いて排他的論理和（ＥＸ−ＯＲ）演算を行って、その演算結果を出力するＥＸ−ＯＲ演算回路が用いられる。
【００２０】
つまり、本実施形態におけるヒューズ出力に係る論理構成は、通常ヒューズによる各ビットの値ＦＯＵＴ１、ＦＯＵＴ２、ＦＯＵＴ３、…と、論理情報ヒューズによる値ＦＯＵＴＡ１との論理（排他的論理和）をとることで、論理情報ヒューズにより示される論理情報が反映されたヒューズ出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、…を生成する。
【００２１】
具体的には、図１（Ｃ）に真理値表を示すように、論理情報ヒューズに基づく出力値が“０”、すなわち論理情報ヒューズが切断されていない場合には、通常ヒューズに基づく出力値がそのままヒューズ出力として出力される。一方、論理情報ヒューズに基づく出力値が“１”、すなわち論理情報ヒューズが切断されている場合には、通常ヒューズに基づく出力値が反転されてヒューズ出力として出力される。
【００２２】
図２（Ａ）〜（Ｃ）は、本実施形態における半導体装置が有するヒューズの具体的な構成例を示す図である。
【００２３】
図２（Ａ）は、複数の通常ヒューズに対して、１個の論理情報ヒューズを設けた場合を示しており、一例として３２個の通常ヒューズＦ０１〜Ｆ３２に対して、１個の論理情報ヒューズＦＡ１を設けた場合を示している。半数以下のヒューズを切断する場合には、論理情報ヒューズは切断せずに、かつ通常ヒューズはそのままの論理（正論理）で切断する。一方、過半数のヒューズを切断するとなった場合には、論理情報ヒューズを切断し、通常ヒューズは反転させた論理（負論理）で切断する。
【００２４】
例えば、３２個の通常ヒューズＦ０１〜Ｆ３２を有する場合には、論理情報ヒューズＦＡ１がなければ切断するヒューズの数は最大で３２となる。それに対して、本実施形態のように論理情報ヒューズＦＡ１を設けることで、切断するヒューズの数は最大でも（３２／２）＝１６となり、論理情報ヒューズＦＡ１を設けることにより回路面積がる僅かに増加するだけで、回路面積をほとんど変えることなく、切断するヒューズの数を低減することができる。
【００２５】
図２（Ｂ）は、論理情報ヒューズを階層化した場合を示している。例えば、３２個の通常ヒューズＦ０１〜Ｆ３２に対して、８個単位で１個ずつ第１階層の論理情報ヒューズＦＡ１、ＦＡ２、ＦＡ３、ＦＡ４を設ける。８個の通常ヒューズＦ０１〜Ｆ０８に対して、論理情報ヒューズＦＡ１を設け、８個の通常ヒューズＦ０９〜Ｆ１６に対して、論理情報ヒューズＦＡ２を設ける。同様に、８個の通常ヒューズＦ１７〜Ｆ２４に対して、論理情報ヒューズＦＡ３を設け、８個の通常ヒューズＦ２５〜Ｆ３２に対して、論理情報ヒューズＦＡ４を設ける。さらに、４個の第１階層の論理情報ヒューズＦＡ１〜ＦＡ４に対して、１個の第２階層の論理情報ヒューズＦＢ１を設ける。
【００２６】
図２（Ｂ）に示したように、３２個の通常ヒューズＦ０１〜Ｆ３２に対して、階層化した論理情報ヒューズＦＡ１〜ＦＡ４及びＦＢ１を設けた場合には、切断するヒューズの数は最大で（８／２）×４＋（４／２）＝１８となり、切断するヒューズの数を低減することができる。
【００２７】
図２（Ｃ）は、複数の通常ヒューズのうち、切断頻度が高い通常ヒューズに対してのみ、論理情報ヒューズを設けた場合を示している。図２（Ｃ）に示す例では、３２個の通常ヒューズＦ０１〜Ｆ３２のうち、切断頻度が高い通常ヒューズＦ１７〜Ｆ２４に対して、１個の論理情報ヒューズＦＡ１’を設けた場合を示している。なお、切断頻度が高いヒューズは、チップの論理等によって変化するが、ＳＲＡＭの冗長部など切断頻度が高いヒューズをチップ設計者が把握していることが多い。そこで、切断頻度が高いヒューズに対してのみ論理情報ヒューズを設けることで、切断するヒューズの数を効率良く低減することができるとともに、回路面積の増加もさらに抑制することができる。
【００２８】
図３は、本実施形態におけるヒューズに記憶された値に基づいて、論理情報ヒューズで示される論理情報を反映したヒューズ出力を生成するヒューズ出力生成部の構成例を示す図である。本実施形態におけるヒューズ出力生成部は、ヒューズが搭載されるチップと同一のチップ上に構成され、読み取り回路３１及び論理合成回路３２を有する。
【００２９】
読み取り回路３１は、ヒューズチェック信号ＦＣＨＫ及びクロック信号ＣＬＫが入力され、出力値ＦＯＵＴを出力する。読み取り回路３１は、ヒューズにより記憶された値をヒューズチェック信号ＦＣＨＫに基づいて読み取り、読み取った値をクロック信号ＣＬＫに基づいて出力値ＦＯＵＴとして出力する。
【００３０】
図４（Ａ）は、読み取り回路３１の構成例を示す図である。
読み取り回路３１において、Ｐチャネル型トランジスタＴＲ１は、ソースが電源に対して接続され、ドレインがＮチャネル型トランジスタＴＲ２のドレインに接続されている。また、Ｎチャネル型トランジスタＴＲ２は、ソースがグランドレベルに対して接続されている。トランジスタＴＲ１及びＴＲ２のゲートには、ヒューズチェック信号ＦＣＨＫが供給される。ここで、Ｐチャネル型トランジスタＴＲ１は、駆動力が小さい、いわゆるウィークなトランジスタである。
【００３１】
トランジスタＴＲ１及びＴＲ２のドレインの相互接続点には、他端がグランドレベルに対して接続されたヒューズＦＵＳＥ、及び他端がグランドレベルに対して接続された容量Ｃ１がそれぞれ接続されている。
フリップフロップＦＦ１は、クロック信号ＣＬＫがクロック入力端を介して供給され、データ入力端がトランジスタＴＲ１及びＴＲ２のドレインの相互接続点に接続されている。また、フリップフロップＦＦ１は、データ出力端より出力値ＦＯＵＴを出力する。
【００３２】
読み取り回路３１は、図４（Ｂ）に示すように、正パルスのヒューズチェック信号ＦＣＨＫが入力されることでリセットされ、その後ヒューズチェック信号ＦＣＨＫが不活性化されるとヒューズＦＵＳＥにより記憶された値をフリップフロップＦＦ１に取り込む。次に、正パルスのクロック信号ＣＬＫが入力されると、フリップフロップＦＦ１に取り込んだ値を出力値ＦＯＵＴとして出力する。
【００３３】
ここで、読み取り回路３１は、ヒューズＦＵＳＥが切断されている場合には出力値ＦＯＵＴとしてハイレベル（“１”）の信号を出力し、ヒューズＦＵＳＥが切断されていない場合には出力値ＦＯＵＴとしてロウレベル（“０”）の信号を出力する。
【００３４】
図３に戻り、論理合成回路３２は、例えば組合せ回路で構成され、読み取り回路３１からの出力値ＦＯＵＴが入力され、論理情報ヒューズが示す論理情報を反映したヒューズ出力ＯＵＴ、すなわち通常ヒューズに記憶されている情報を出力する。具体的には、論理合成回路３２は、読み取り回路３１から出力値ＦＯＵＴとして供給される通常ヒューズの値と論理情報ヒューズの値との論理演算（排他的論理和演算）を行い、その演算結果をヒューズ出力ＯＵＴとして出力する。
【００３５】
図５は、論理合成回路３２の構成例を示す図である。
図５（Ａ）に示すように８個の通常ヒューズＦ１〜Ｆ８に対して１つの論理情報ヒューズＦＡ１が設けられている場合に対応する論理合成回路３２の構成例を図５（Ｂ）に示している。
【００３６】
図５（Ｂ）において、演算回路ＯＰｉ（ｉは添え字であり、ｉ＝１〜８の整数）は、読み取り回路３１から供給される出力値ＦＯＵＴｉ及び出力値ＦＯＵＴＡ１が入力される。各演算回路ＯＰｉは、これら２つの入力を用いて排他的論理和演算を行い、その演算結果をヒューズ出力ＯＵＴｉとして出力する。ここで、出力値ＦＯＵＴｉは、通常ヒューズＦｉより読み取った出力値であり、出力値ＦＯＵＴＡ１は、論理情報ヒューズＦＡ１より読み取った出力値である。
【００３７】
図６は、論理合成回路３２の他の構成例を示す図である。
図６（Ａ）に示すように８個の通常ヒューズＦ１〜Ｆ８に対して１つの第１階層の論理情報ヒューズＦＡ１が設けられ、同様にして設けられた複数の第１階層の論理情報ヒューズＦＡ１、ＦＡ２、…に対して１つの第２階層の論理情報ヒューズが設けられている、すなわち論理情報ヒューズが階層化されている場合に対応する論理合成回路３２の構成例を図６（Ｂ）に示している。
【００３８】
図６（Ｂ）において、演算回路ＯＰＡｊ（ｊは添え字であり、ｊは自然数）は、読み取り回路３１から供給される出力値ＦＯＵＴＡｊ及び出力値ＦＯＵＴＢ１が入力される。各演算回路ＯＰＡｊは、これら２つの入力を用いて排他的論理和演算を行い、その演算結果を出力する。また、演算回路ＯＰｉ（ｉは添え字であり、ｉ＝１〜８の整数）は、演算回路ＯＰＡ１の出力及び読み取り回路３１から供給される出力値ＦＯＵＴｉが入力される。各演算回路ＯＰｉは、これら２つの入力を用いて排他的論理和演算を行い、その演算結果をヒューズ出力ＯＵＴｉとして出力する。ここで、出力値ＦＯＵＴｉは、通常ヒューズＦｉより読み取った出力値であり、出力値ＦＯＵＴＡｊは、論理情報ヒューズＦＡｊより読み取った出力値であり、出力値ＦＯＵＴＢ１は、論理情報ヒューズＦＢ１より読み取った出力値である。
【００３９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００４０】
（付記１）２値情報を記憶する複数の第１のヒューズと、
上記第１のヒューズによる出力と論理をとることで当該第１のヒューズにより記憶された情報を生成させるためのヒューズであって、Ｎ個（Ｎは２以上の自然数）の上記第１のヒューズに対して１つ設けられ、対応する上記Ｎ個の第１のヒューズの切断に係る論理情報を示す論理情報ヒューズとを有することを特徴とする半導体装置。
（付記２）Ｍ個（Ｍは２以上の自然数）の論理情報ヒューズに対して１つ設け、対応する上記Ｍ個の論理情報ヒューズの切断に係る論理情報を示す論理情報ヒューズをさらに有することを特徴とする付記１記載の半導体装置。
（付記３）上記論理情報ヒューズを切断することに応じて、当該論理情報ヒューズに対応したヒューズの切断に係る論理を反転させることを特徴とする付記１又は２記載の半導体装置。
（付記４）上記論理情報ヒューズを切断しない場合には、当該論理情報ヒューズに対応するヒューズを正論理で切断し、上記論理情報ヒューズを切断する場合には、当該論理情報ヒューズに対応するヒューズを負論理で切断することを特徴とする付記１又は２記載の半導体装置。
（付記５）上記論理情報ヒューズに対応するｐ個のヒューズのうち、切断するヒューズの個数がｑ個（ｑはｑ＞（ｐ／２）を満たす最小の自然数）以上の場合には、上記論理情報ヒューズを切断し、当該論理情報ヒューズに対応するヒューズの切断に係る論理を反転させることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）切断する上記第１のヒューズ及び上記論理情報ヒューズの総数が最小となるように、上記論理情報ヒューズを切断しヒューズの切断に係る論理を選択可能であることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記７）切断頻度の高い上記第１のヒューズに対してのみ、上記論理情報ヒューズを設けることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
（付記８）上記第１のヒューズ及び上記論理情報ヒューズから、記憶された値を読み取る読み取り回路と、
上記読み取り回路により読み取った上記第１のヒューズの値と上記論理情報ヒューズの値との論理演算を行い、当該第１のヒューズにより記憶された情報を生成する論理合成回路とを有することを特徴とする付記１〜７の何れか１項に記載の半導体装置。
（付記９）上記論理合成回路は、上記第１のヒューズの値と上記論理情報ヒューズの値との排他的論理和演算を行うことを特徴とする付記８記載の半導体装置。
（付記１０）付記１〜７の何れか１項に記載の半導体装置が有する上記第１のヒューズ及び上記論理情報ヒューズに記憶された値を読み取る読み取り回路と、
上記読み取り回路により読み取った上記第１のヒューズの値と上記論理情報ヒューズの値との論理演算を行い、当該第１のヒューズにより記憶された情報を生成する論理合成回路とを有することを特徴とする半導体装置。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態による半導体装置の原理を説明するための図である。
【図２】本実施形態における半導体装置が有するヒューズの具体的な構成例を示す図である。
【図３】本実施形態におけるヒューズ出力生成部の構成例を示す図である。
【図４】本実施形態における読み取り回路の構成例を示す図である。
【図５】本実施形態における論理合成回路の構成例を示す図である。
【図６】本実施形態における論理合成回路の他の構成例を示す図である。
【符号の説明】
【００４２】
Ｆ１〜Ｆ３２  通常ヒューズ
ＦＡ１〜ＦＡ４、ＦＢ１  論理情報ヒューズ
ＯＰ１〜ＯＰ８、ＯＰＡ  演算回路（排他的論理和演算回路）
３１  読み取り回路
３２  論理合成回路
ＦＯＵＴ  通常ヒューズ出力
ＦＯＵＴＡ、ＦＯＵＴＢ  論理情報ヒューズ出力
ＯＵＴ  ヒューズ出力
【図１】
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【図２】
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【図３】
2007267257.tif 000005
【図４】
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【図５】
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【図６】
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