(57)【要約】【課題】固体撮像素子の信号出力用トランジスタのソース／ドレイン電極を形成するために半導体に高濃度のイオン注入を行うと、欠陥が形成されることがあり、ソース電極コンタクト形成にて欠陥が入ってしまうこともある。【解決手段】リング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ+型のソース領域４６及びｎ+型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである増幅出力用トランジスタは、ｎウェル４３内に埋め込まれたｐ-型領域４９によるフォトダイオードにより光電変換された電荷が、転送ゲート電極５１直下のｎウェル４３を通ってソース近傍ｐ型領域４７に転送されて蓄積され、その電荷を光信号に変換し、かつ、増幅して出力する。ソース領域４６は、ポリシリコンコンタクト５９により直接接続されており、ソース領域４６への結晶欠陥が発生しない方法で作成されている。【選択図】図１
2007250956.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を光電変換して電荷として蓄積する光電変換領域と、前記電荷を電気信号として増幅し出力する増幅出力用トランジスタと、前記光電変換領域で蓄積した電荷を前記増幅出力用トランジスタへ転送する電荷転送手段とからなる画素が、複数規則的に配列されており、全画素の前記光電変換領域に同時に露光して光電変換して蓄積された電荷を、全画素の前記電荷転送手段により一斉に全画素の前記増幅出力用トランジスタに転送した後、各画素の前記増幅出力用トランジスタから出力された前記電気信号を撮像信号として順次外部に出力する固体撮像素子であって、
前記増幅出力用トランジスタは、基板上のリング状ゲート電極と、前記基板における前記リング状ゲート電極の中心開口部に対応する位置に設けられたソース領域と、該ソース領域に隣接するソース近傍領域とを有し、入力された前記電荷の量をしきい値の変化として出力するトランジスタであり、前記電荷転送手段は、前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送する手段であり、前記ソース領域に直接接続されたコンタクトが、ポリシリコンで形成されていることを特徴とする固体撮像素子。
【請求項２】
前記ソース近傍領域は、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記コンタクトは、前記リング状ゲート電極の外側の基板位置まで延在するように形成されていることを特徴とする請求項１又は２記載の固体撮像素子。
【請求項４】
固体撮像素子を製造する方法であって、
入射した光を光電変換して電荷として蓄積する光電変換領域を有する基板上の前記光電変換領域とは異なる位置に、第１の絶縁膜を挟んでリング状ゲート電極を形成する第１の工程と、
前記リング状ゲート電極の上部に第２の絶縁膜を挟んで、前記光電変換領域に蓄積された電荷を転送するための電荷転送手段を構成する転送ゲート電極を形成する第２の工程と、
前記基板における前記リング状ゲート電極の中心開口部に対応する位置に、前記リング状ゲート電極の外周に達しないようにソース近傍領域を形成する第３の工程と、
前記リング状ゲート電極及び前記転送ゲート電極の各側面に第３の絶縁膜によるサイドスペーサを形成する第４の工程と、
前記サイドスペーサを用いたセルフアラインによって、前記基板が露出するように前記リング状ゲート電極の中心開口部内の前記第１の絶縁膜を除去する第５の工程と、
前記第５の工程で露出した前記基板に直接接続するように、ポリシリコンからなるコンタクトを形成する第６の工程と、
前記基板における前記リング状ゲート電極の外側の位置に、ドレイン領域を形成する第７の工程と
を含むことを特徴とする固体撮像素子の製造方法。
【請求項５】
前記ポリシリコンはドーパントを含んでおり、
前記第７の工程後に、前記ドーパントを前記基板における前記コンタクトと接続する範囲を含む近傍に拡散させてソース領域を形成する第８の工程を含むことを特徴とする請求項４記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に係り、特に入射する光をフォトダイオード（光電変換領域）で光電変換して得られた電荷を一度蓄積するタイプの固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子としてＣＣＤ（Charge Coupled Device:電荷結合素子）型撮像素子（以下、単にＣＣＤという）やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサという）が知られているが、ＣＭＯＳセンサは、ＣＣＤに比べて低電圧駆動が可能であり、多画素化と高速読出し化の要求に対応することが容易であり、近年、微細化とプロセス技術の向上により、このＣＭＯＳセンサの画質が向上したことから低消費電力で、かつ、高精細な映像が得られる撮像デバイスとして注目されている。この撮像デバイスとして注目され、広く普及しているＣＭＯＳセンサは、一般にはローリングシャッタ型である。
【０００３】
このローリングシャッタ型のＣＭＯＳセンサは、例えば、簡単のため２行４列の画素Ｐ１１〜Ｐ２４の図１３（Ａ）に示す概念図と共に説明すると、或る１行の画素Ｐ１１〜Ｐ１４を左方向から右方向へ順番に読み出しを行い（実線矢印I）、１行読み終わると次の行の先頭に戻り（破線矢印II）、続いて次の行を再び左から右方向へ読む（実線矢印III）という動作を繰り返す。従って、画素各々が選択されたときに初めて露光される処理になるので、画素すべて読み終わった時点で各々の画素で信号の取得時間が一致しない。ＣＭＯＳセンサの全ての画素を読み終わった時点で１枚の絵を読んだことになる。
【０００４】
例えば、図１３（Ｂ）に示すように画面左から右方向へ動く長方形１５０を撮影した場合、上記のローリングシャッタ型ＣＭＯＳセンサを用いて撮影すると、撮影した画像は各行で撮影時刻が異なるために、上述のように画素を読んでいる間に撮影したい長方形が動いてしまうと、図１３（Ｃ）に示すように、長方形１５０の移動により歪んで平行四辺形の像１５１となって撮影される。
【０００５】
このように、ローリングシャッタ型ＣＭＯＳセンサでは、激しい動きのある物体を撮影した場合、図１３（Ｃ）で示したように、読み出し方向に依存した画像の歪が生じてしまうため、ＣＭＯＳセンサを用いて高速に動く物体を撮影したり、ＣＭＯＳセンサ自身が動いて撮影することが難しかった。
【０００６】
上記の画像の歪みをなくすには、ＣＣＤのように、露光は全画素に対して同一の一定期間で行い、一定期間の露光後、全画素の電荷を一斉に各画素の所定領域に転送した後、読み出し期間内で、順次各画素から信号を読み出すグローバルシャッタの機能をＣＭＯＳセンサに備える構造とすればよい。このグローバルシャッタ型のＣＭＯＳセンサを製造する場合には、撮像デバイス内に電荷を一度蓄積させる構造が新たに必要になる。この種の従来のＣＭＯＳセンサの一例として閾値変調型のセンサが知られている（例えば、特許文献１参照）。
【０００７】
図１４はこの種の従来の固体撮像素子の１画素分の等価回路図を示す。図１４に示す従来の固体撮像素子の画素１は、被写体光を光電変換するフォトダイオード２の蓄積電荷を全画素一斉に、ＰチャネルＭＯＳ型電界効果トランジスタである転送トランジスタ３を通して、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５のウェル拡散層１５に転送する。転送された電荷量に応じてウェル拡散層１５の電位が変わるので、増幅トランジスタ５のソースから、しきい値電圧の変化あるいはオン抵抗の変化として画素信号出力線１６に画素信号を取り出す。
【０００８】
次に、図１４の固体撮像素子の駆動方法を図１５のタイミングチャートに従って説明する。ここで、各ＭＯＳ型電界効果トランジスタの特性として、転送トランジスタ３はゲート配線１３の電位がハイレベル（Ｈｉｇｈ）のときオフ、ローレベル（Ｌｏｗ）のときオンとなり、ＰチャネルＭＯＳ型電界効果トランジスタであるリセットトランジスタ４は、ゲート配線１２の電位がＬｏｗのときオン、中間レベル（Ｍｉｄｄｌｅ）、及びハイレベル（Ｈｉｇｈ）のときオフ、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５はゲート配線１２の電位がＬｏｗ、Ｍｉｄｄｌｅのときはオフ、Ｈｉｇｈのときにオンとなるようにしきい値電圧が設定されているものとする。
【０００９】
リセットトランジスタ４と増幅トランジスタ５の両ゲートはゲート配線１２に共通接続され、増幅トランジスタ５のソースは画素信号出力線１６に接続されている。また、転送トランジスタ３は、ゲートがゲート配線１３に接続され、ソースがリセットトランジスタ４のドレインと増幅トランジスタ５のバックゲートを構成するウェル拡散層１５に接続されている。また、画素信号出力線１６には負荷１０がつながっており、負荷１０には、スイッチ６とキャパシタ７とからなる第１の直列回路と、スイッチ８とキャパシタ９とからなる第２の直列回路とが並列に接続されている。これにより、光信号出力時とリセット信号出力時の負荷電圧をキャパシタ７、９に記憶できるようになっている。
【００１０】
まず、図１５（Ａ）、（Ｂ）に示すように全画素のゲート配線１３、１２の電位がそれぞれＬｏｗになり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオンとなり、フォトダイオード２とウェル拡散層１５の両方の電荷が基板に排出されリセットされる。その後、図１５（Ａ）に示すように全画素のゲート配線１３の電位がＨｉｇｈ、同図（Ｂ）に示すように全画素のゲート配線１２の電位がＭｉｄｄｌｅとなり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオフとなり、全画素一斉にフォトダイオード２による光信号電荷の蓄積が開始される。
【００１１】
所定の蓄積時間終了後、図１５（Ａ）に示すように全画素のゲート配線１３の電位がＬｏｗとなり、全画素でフォトダイオード２の光信号電荷が、オンとされた転送トランジスタ３を通して増幅トランジスタ５のウェル拡散層１５へ転送され、転送終了後、ゲート配線１３の電位はＨｉｇｈになり、転送トランジスタ３がオフとされる。この後読み出し処理は全画素から各行毎の順次読み出しとなる。
【００１２】
この行順次読み出しの際には、まず、図１５（Ｂ）に示すように、ゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオンとなり、ウェル拡散層１５の光信号電荷に応じた出力を、増幅トランジスタ５を通して画素信号出力線１６に出し、図１５（Ｄ）にハイレベルで模式的に示すようにオンとされたスイッチ６を通して、キャパシタ７に記憶する（このときスイッチ８はオフである。）。続いて、図１５（Ｂ）に示すように、ゲート配線１２の電位がＬｏｗになり、増幅トランジスタ５がオフ、リセットトランジスタ４がオンとなり、ウェル拡散層１５の光信号電荷がリセットトランジスタ４を通して基板に排出される（リセット）。
【００１３】
続いて、再び図１５（Ｂ）に示すようにゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオン、リセットトランジスタ４がオフとなり、画素信号出力線１６にリセット時の信号出力が、増幅トランジスタ５を通して出力され、その信号出力は、図１５（Ｃ）にハイレベルで模式的に示すようにオンとされたスイッチ８を通してキャパシタ９に記憶される（このときスイッチ６はオフである。）。これで画素からの読み出し処理は終わり、図示されていない減算処理手段を用いて、キャパシタ７、９に記憶された信号を減算処理し、センサ外に出力する。
【００１４】
図１６は図１４におけるフォトダイオード２、転送トランジスタ（ＰＭＯＳＦＥＴ）３、増幅トランジスタ（ＮＭＯＳＦＥＴ）５の部分に対応する素子断面図である。図１６において、Ｎ型基板２０上にＰ型拡散領域２１が形成されており、これらにより図１４のフォトダイオード２を構成する。また、基板２０上のＰ型拡散領域２１に近接した位置にＰ型拡散領域２４が形成され、そのＰ型拡散領域２４内にはＮ型拡散領域２５が形成されている。Ｐ型拡散領域２１、２４をドレイン拡散層、ソース拡散層とし、それらの上方に形成されたゲート電極２２とにより図１４の転送トランジスタ３が構成される。
【００１５】
また、上記のＮ型拡散領域２５、基板２０上に形成されたＮ型拡散領域２６は、それらをソース拡散層、ドレイン拡散層とし、それらの上方に形成されたゲート電極２３とにより図１４の増幅トランジスタ５が構成される。上記のＰ型拡散領域２４は図１４のウェル拡散層１５に相当する。Ｎ型拡散領域２５には図１４の画素信号出力線１６が接続され、また、Ｎ型拡散領域２６には図１４の電源ライン１１が接続される。
【００１６】
ここで、Ｐ型拡散領域２４（ウェル拡散層１５）には、ポテンシャルポケット３０が存在し、これはソース近傍でウェル拡散層と同じＰ型で不純物濃度が高くなっているので、ポテンシャルが一番低くなり、ここにホールがたまりやすくなる。従って、ポテンシャルポケット３０がない場合より、しきい値の変動の影響が大きくなるので、信号の変換効率が向上する。
【００１７】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかるに、上記の従来の固体撮像素子では次のような問題が発生する。
【００１９】
（１）フォトダイオード２の信号蓄積時にゲート配線１２をＭｉｄｄｌｅにして、リセットトランジスタ４をオフにしてしまう。この結果、ウェル１５内では結晶欠陥、あるいはゲート酸化膜界面準位で発生した暗電流が排出されず、ウェル１５内に蓄積される。ゲート配線１３がＬｏｗになり、フォトダイオード２の電荷がウェル１５に転送されると、暗電流の分が信号に重なってしまい、信号が劣化してしまう。
【００２０】
（２）従来の駆動方法では信号読み出し中にフォトダイオード２で信号蓄積ができない。
【００２１】
（３）リセットトランジスタ４を設けたために、画素のトランジスタ数が３個（転送トランジスタ３、リセットトランジスタ４、増幅トランジスタ５）と多くなり、開口率が劣化してしまう。
【００２２】
（４）ソース／ドレイン電極を形成するために半導体に高濃度のイオン注入を行うと、欠陥が形成されることがある。また、ソース電極コンタクト形成にて欠陥が入ってしまうこともある。大きな欠陥ができた場合にはアニール処理などで結晶欠陥を回復させることは難しい。閾値変調型ＣＭＯＳセンサはゲートの下のソース近傍領域に、図１６に示したポテンシャルポケット３０を設けて電荷を蓄積させる構造（電荷蓄積部）になっており、この電荷転送部では動画読み出し速度３０ｆｐｓで約３３ｍｓｅｃ、６０ｆｐｓで約１７ｍｓｅｃ電荷を保持していなくてはならない。このためソース近傍の電荷蓄積部は結晶欠陥に弱く、ノイズの原因になる。
【００２３】
本発明は以上の点に鑑みなされたもので、開口率を向上できると共に、ポテンシャルポケットのような高濃度な領域を作らずにソース近傍にフォトダイオードから転送されたホールを局在させることが可能な固体撮像素子及びその製造方法を提供することを目的とする。
【００２４】
また、本発明の他の目的は、Ｓ／Ｎの良好なグローバルシャッタ型の固体撮像素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するため、第１の発明の固体撮像素子は、入射する光を光電変換して電荷として蓄積する光電変換領域と、電荷を電気信号として増幅し出力する増幅出力用トランジスタと、光電変換領域で蓄積した電荷を増幅出力用トランジスタへ転送する電荷転送手段とからなる画素が、複数規則的に配列されており、全画素の光電変換領域に同時に露光して光電変換して蓄積された電荷を、全画素の電荷転送手段により一斉に全画素の増幅出力用トランジスタに転送した後、各画素の増幅出力用トランジスタから出力された電気信号を撮像信号として順次外部に出力する固体撮像素子であって、増幅出力用トランジスタは、基板上のリング状ゲート電極と、基板におけるリング状ゲート電極の中心開口部に対応する位置に設けられたソース領域と、該ソース領域に隣接するソース近傍領域とを有し、入力された電荷の量をしきい値の変化として出力するトランジスタであり、電荷転送手段は、光電変換領域に蓄積された電荷をソース近傍領域へ転送する手段であり、ソース領域に直接接続されたコンタクトが、ポリシリコンで形成されていることを特徴とする。
【００２６】
この発明では、光電変換領域に蓄積された電荷は、基板に排出してリセットすることで、リセットトランジスタを有しない構造としたため、一つの画素はトランジスタ数が従来よりも１つ少ない、増幅出力用トランジスタと電荷転送手段を構成するトランジスタとの２トランジスタで構成できる。また、この発明では、ソース領域の近傍だけに形成されたソース近傍領域に、光電変換領域からの電荷を転送して蓄積するようにしたため、ポテンシャルポケットのような高濃度な領域を作らずに電荷（ホール）をソース近傍領域に局在させることができる。
【００２７】
また、この発明では、ソース領域に直接接続されたコンタンクトがポリシリコンで形成されているため、ソース領域に対するコンタクト形成時にソース領域の結晶欠陥発生を防止した固体撮像素子構造にできる。更に、この発明では、全画素の光電変換領域に同時に露光して光電変換して蓄積された電荷を、全画素の電荷転送手段により一斉に全画素の増幅出力用トランジスタに転送した後、各画素の増幅出力用トランジスタから光信号を撮像信号として順次出力するようにしたため、固体撮像素子をグローバルシャッタ型にできる。
【００２８】
ここで、上記のソース近傍領域は、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられている。また、上記のコンタクトは、リング状ゲート電極の外側の基板位置まで延在するように形成されていてもよい。
【００２９】
また、上記の目的を達成するため、第２の発明は固体撮像素子を製造する方法であって、入射した光を光電変換して電荷として蓄積する光電変換領域を有する基板上の光電変換領域とは異なる位置に、第１の絶縁膜を挟んでリング状ゲート電極を形成する第１の工程と、リング状ゲート電極の上部に第２の絶縁膜を挟んで、光電変換領域に蓄積された電荷を転送するための電荷転送手段を構成する転送ゲート電極を形成する第２の工程と、基板におけるリング状ゲート電極の中心開口部に対応する位置に、リング状ゲート電極の外周に達しないようにソース近傍領域を形成する第３の工程と、リング状ゲート電極及び転送ゲート電極の各側面に第３の絶縁膜によるサイドスペーサを形成する第４の工程と、サイドスペーサを用いたセルフアラインによって、基板が露出するようにリング状ゲート電極の中心開口部内の第１の絶縁膜を除去する第５の工程と、第５の工程で露出した基板に直接接続するように、ポリシリコンからなるコンタクトを形成する第６の工程と、基板におけるリング状ゲート電極の外側の位置に、ドレイン領域を形成する第７の工程とを含むことを特徴とする。
【００３０】
この発明では、リング状ゲート電極の中心開口部に対応する位置の基板に直接接続するポリシリコンからなるコンタクトを形成した後、リング状ゲート電極の外側の基板位置にドレイン領域を形成する。
【００３１】
また、上記の目的を達成するため、本発明の固体撮像素子の製造方法は、上記の第２の発明のポリシリコンはドーパントを含んでおり、また、上記の第７の工程後に、ドーパントを基板におけるコンタクトと接続する範囲を含む近傍に拡散させてソース領域を形成する第８の工程を含むことを特徴とする。この発明では、上記のポリシリコンによるコンタクトの拡散によりドレイン領域よりも浅い深さのソース領域を、ソース近傍領域内に形成することができる。
【発明の効果】
【００３２】
本発明によれば、ソース領域に直接接続されたコンタンクトがポリシリコンで形成された構造であり、また、上記のコンタクトとなるポリシリコンを拡散することによりドレイン領域よりも浅い深さのソース領域を、ソース近傍領域内に形成することができ、これによりソース近傍領域内のソース領域をイオン注入法を使用しないで形成することができるため、ソース領域形成時のイオン注入によるソース領域の結晶欠陥の発生を防止でき、結晶欠陥によるノイズの発生を防止でき、読み出し信号のＳ／Ｎを向上できる。
【００３３】
また、本発明によれば、信号読み出し中に光電変換領域に電荷を蓄積でき、また、ソース領域の近傍だけに形成されたソース近傍領域に、光電変換領域からの電荷を転送して蓄積することにより、ポテンシャルポケットのような高濃度な領域を作らずに電荷（ホール）をソース近傍領域に局在させることができるため、グローバルシャッタ型固体撮像素子の読み出し信号のＳ／Ｎを向上できる。
【００３４】
また、本発明によれば、一つの画素はトランジスタ数が従来よりも１つ少ない、増幅出力用トランジスタと電荷転送手段を構成するトランジスタとの２トランジスタで構成できるため、開口率を従来よりも向上でき、これにより感度を向上できる。
【発明を実施するための最良の形態】
【００３５】
次に、本発明の実施の形態について図面と共に説明する。
【００３６】
（第１の実施の形態）
まず、本発明になる固体撮像素子の第１の実施の形態の構造について説明する。図１（Ａ）は本発明になる固体撮像素子の第１の実施の形態の１画素当たりの平面図、図１（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子は、ｐ+型基板４１上にｐ-型エピタキシャル層４２を成長させてある。このエピタキシャル層４２の層内にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで、図１（Ａ）に示すように、第１のゲート電極として平面形状がリング状のゲート電極４５が形成されている。なお、ゲート酸化膜４４はＳｉＯ２膜（二酸化シリコン膜；以下、酸化膜と略す）である。
【００３７】
リング状ゲート電極４５の中央開口部のｎウェル４３の表面にはｎ+型のソース領域４６がある。ソース領域４６に隣接して、ソース領域４６を取り囲むようにｐ型のソース近傍領域（ソース近傍ｐ型領域）４７がある。このソース近傍ｐ型領域４７のドーパント濃度は、１ｅ１６ｃｍ−３〜１ｅ１９ｃｍ−３の範囲であり、また、ｎ型のソース領域４６のドーパント濃度は、１ｅ１８ｃｍ−３〜１ｅ２１ｃｍ−３の範囲である。ソース近傍ｐ型領域４７は、リング状ゲート電極４５の外周部に達していない。
【００３８】
ソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ+型のドレイン領域４８が形成されており、また、リング状ゲート電極４５の外側のｎウェル４３中には、埋め込みのｐ-型領域４９がある。この埋め込みのｐ-型領域４９とｎウェル４３とは、図１（Ａ）に示す光電変換領域としての埋め込みフォトダイオード５０を構成している。ソース領域４６はポリシリコン製のコンタクト（ポリシリコンコンタクト）５９を介してメタル配線であるソース電極配線５４に接続されている。このポリシリコンコンタクト５９は、図１（Ａ）に示すように、その上面形状は、リング状ゲート電極４５の外周部を越えない大きさの矩形である。
【００３９】
埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、転送ゲート電極配線５５が接続されている。また、上記の各構成の上部は、図１（Ｂ）に示すように絶縁膜５８で被覆され、更にその絶縁膜５８上に遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００４０】
この第１の実施の形態では、ポリシリコンコンタクト５９によりソース電極を引き出しているので、金属電極のコンタクト位置を自由に設計することができ、ソース電極への金属配線のレイアウトが容易になるという特長がある。なお、図１（Ａ）にはポリシリコンコンタクト５９とソース電極配線５４との接合面を６０で示す。
【００４１】
次に、本発明になる固体撮像素子の画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、画素は画素敷き詰め領域６１にｍ行ｎ列で配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、増幅用ＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、増幅用ＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインが増幅用ＭＯＳＦＥＴ６３のバックゲート（図１のソース近傍ｐ型領域４７）に接続されている。
【００４２】
なお、上記の増幅用ＭＯＳＦＥＴ６３は、図１（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ+型のソース領域４６及びｎ+型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴであり、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トランジスタでもある。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図１（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ-型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００４３】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかを指示する信号を出力する。
【００４４】
ｓ行目のゲート電位制御回路７０は、増幅用ゲート電極配線６９を通してｓ行目の各画素内の増幅用ＭＯＳＦＥＴ６３のリング状ゲート電極（図１の４５に相当）に接続され、ｓ行目の転送ゲート電位制御回路７２は転送ゲート電極配線７１（図１の５５に相当）を通して転送ゲートＭＯＳＦＥＴ６５のゲート電極（図１の５１に相当）と接続され、ｓ行目のドレイン電位制御回路７３はドレイン電極配線６６（図１の５２に相当）を通して増幅用ＭＯＳＦＥＴ６３のドレイン、フォトダイオード６４のｎ側端子と接続されている。
【００４５】
また、ゲート電位制御回路７０は垂直シフトレジスタ６８から信号を受け、転送ゲート電位制御回路７２はフレームスタート信号発生回路６７から信号を受け、ドレイン電位制御回路７３はフレームスタート信号発生回路６７と垂直シフトレジスタ６８から信号を受けて、演算処理し、リング状ゲート電極配線６９、転送ゲート電極配線７１、ドレイン電極配線６６の各電位を制御する。
【００４６】
増幅用ＭＯＳＦＥＴ６３のゲート電極は行毎に制御するので、ゲート電極配線６９は横方向に配線する。転送ゲートＭＯＳＦＥＴ６５のゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電位制御は、全画素一斉に制御する場合と、行毎に制御する場合とがあり、ドレイン電極配線６６は、ここでは横方向で表現している。
【００４７】
画素６２の増幅用ＭＯＳＦＥＴ６３のソース電極につながるソース電極配線７４（図１の５４に相当）は縦方向に配線され、配線の一方はスイッチＳＷ１を介してソース電位制御回路７５に接続され、もう一方はスイッチＳＷ２を介して、信号読み出し回路７６に接続されている。信号を読み出すときにはＳＷ１をオフ、ＳＷ２をオンにし、ソース電位を制御するときにはＳＷ１をオン、ＳＷ２をオフにする。
【００４８】
信号読み出し回路７６には負荷７７があり、また、ソース電極配線７４を通じて増幅用ＭＯＳＦＥＴ６３のソース電極と接続されており、ソースフォロア回路を形成する。負荷７７は例えば電流源である。負荷（電流源）７７の一端は接地されており、他端はスイッチｓｃ１、ｓｃ２を介してキャパシタＣ１，Ｃ２の一端と接続されている。キャパシタＣ１，Ｃ２の他端は接地され、またその一端は差動アンプ７８の反転入力端子、非反転入力端子にそれぞれ接続されＣ１，Ｃ２の電位差を出力するようになっている。
【００４９】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた以外にも種々の回路が開示されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、水平シフトレジスタ７９により制御されるスイッチｓｗｔを介して出力される。
【００５０】
次に、図２に示す等価回路の駆動方法について、図３のタイミングチャートと共に説明する。代表してｓ行ｔ列の画素６２に注目する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード６４（図１（Ａ）の５０）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオード６４の埋め込みｐ-型領域（図１の４９）にホールが蓄積される。このとき転送ゲート電極配線７１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００５１】
前フレームの読み出しが終了すると、図３（Ａ）に示すように、フレームスタート信号発生回路６７からパルスが出力される。続く、図３に示す期間（２）では、全画素で電荷が一斉にフォトダイオード６４から増幅用ＭＯＳＦＥＴ６３のバックゲートへ、ホール電荷を転送するために、図３（Ｂ）に示すように、転送ゲート電位制御回路７２の制御信号電位がＶｄｄからＬｏｗ２に下がり、転送ゲートＭＯＳＦＥＴ６５がオン状態にされる。
【００５２】
このとき、ゲート電位制御回路７０により制御されるゲート電極配線６９の電位は、図３（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００５３】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４から増幅用ＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、増幅用ＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素の増幅用ＭＯＳＦＥＴのゲート電極の下に一斉に転送される。
【００５４】
図１（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオード６４に蓄積されていたホールは、増幅用ＭＯＳＦＥＴ６３のバックゲート（ソース近傍ｐ型領域４７）に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００５５】
続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード６４では再び光電変換効果により電子・ホール対が発生し、フォトダイオード６４の埋め込みｐ-型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００５６】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、増幅用ＭＯＳＦＥＴ６３のゲート電極の電位は図３（Ｃ）に示すようにＬｏｗの状態で、バックゲート（ソース近傍ｐ型領域４７）にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、増幅用ＭＯＳＦＥＴ６３のゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、増幅用ＭＯＳＦＥＴ６３がオフ状態である。
【００５７】
続く図３（４）〜（６）に示す期間では、ｓ行ｔ列目の画素６２からの信号読み出しが行われる。まず、増幅用ＭＯＳＦＥＴ６３がバックゲート（ソース近傍ｐ型領域４７）にホールを蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、ゲート電位制御回路７０からゲート電極配線６９に出力される制御信号により、増幅用ＭＯＳＦＥＴ６３のゲート電極４５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５８】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、増幅用ＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、増幅用ＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、増幅用ＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００５９】
続く図３（５）に示す期間では、ゲート電位制御回路７０からゲート電極配線６９に出力される制御信号により、増幅用ＭＯＳＦＥＴ６３のゲート電極の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６０】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、増幅用ＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００６１】
続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。
ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、増幅用ＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態での増幅用ＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。
【００６２】
図２に示す差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００６３】
続いて、図３に（７）で示す期間では、再びリング状ゲート電極４５の電位を図３（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００６４】
このように、図１に示した本発明の固体撮像素子の第１の実施の形態では、図２に示したようにその画素６２内のトランジスタは、増幅用ＭＯＳＦＥＴ６３及び転送ゲートＭＯＳＦＥＴ６５の２つであり、フォトダイオード６４に蓄積された電荷は、基板であるエピタキシャル層４２に排出してリセットすることで、リセットトランジスタを有しない構造としたため、トランジスタ数が従来よりも１つ少なくなった分だけ開口率を上げることができる。また、図１に示した本発明の固体撮像素子の第１の実施の形態では、ｐ型半導体拡散層をソース近傍ｐ型領域４７として、ソース領域４６の近傍だけに作るようにしている。また、ソース近傍ｐ型領域４７の濃度は自由に設定することができる。
【００６５】
更に、図１に示した本発明の固体撮像素子の第１の実施の形態では、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅出力用ＭＯＳＦＥＴであり、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。このため、図１３に示したような動きのある画像撮像時の撮像画像信号の歪みの発生を防止できる。
【００６６】
なお、図３の期間（５）のリセット時のソース電極配線７４の電位供給はソース電位制御回路７５から供給する以外の方法もある。期間（５）でスイッチＳＷ１、ＳＷ２を共にオフとして、ソース電極配線７４をフローティングにする。ここでゲート電極配線６９の電位をＨｉｇｈ１とすると増幅用ＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときの増幅用ＭＯＳＦＥＴ６３のソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、チップ面積を減らすことができる。
【００６７】
次に、本発明の固体撮像素子の第１の実施の形態の製造方法について、特にリング状ゲートＭＯＳＦＥＴと２層ポリシリコン、ポリシリコン電極形成の製造方法を、図面を参照しながら以下に述べる。同図中、図１と同一構成部分には同一符号を付してある。
【００６８】
まず、図４（Ａ）に示すように、イオン注入法を適用してＰ型不純物を、加速エネルギー３００〜４００ｋｅＶ，ドーズ量１〜９Ｅ１２／ｃｍ２程度ｎウェル４３上に注入した後、そのｎウェル４３が形成されているシリコン基板を熱酸化させ、ｎウェル４３の表面にゲート酸化膜４４としての熱酸化膜を、例えば５ｎｍ〜１５ｎｍ程度の膜厚で形成する。ここで用いたシリコン基板はｐ型のエピタキシャル層がｐ型Ｓｉ基板上に成長された、シリコンエピウェハを選んでいる。
【００６９】
続いて、図４（Ａ）の状態のウェハに、化学気相成長（ＣＶＤ）法を適用してリン（Ｐ）がドープされたポリシリコン膜を２００〜４００ｎｍ程度の厚さに形成し、その上にフォトリソグラフィでリング状ゲート電極（第１ゲート電極）４５の形状になるようにレジストを形成する。次に、上記のレジストをマスクとしてリンドープポリシリコンをエッチングし、レジスト剥離を行うことにより、図４（Ｂ）に示すような、図１のリング状ゲート電極４５を構成するポリシリコン膜８１を形成する。この平面形状がリング状のポリシリコン膜８１の厚さは、以下の工程で出てくるセルフアラインによるイオン注入を実現するために、注入の突き抜け影響が出ない程度の厚さが好ましい。
【００７０】
続いて、図４（Ｃ）に示すように、上記の素子を６００〜８００℃程度でウェット酸化し、上述のリング状のポリシリコン膜８１の上面及び側面に１０〜３０ｎｍ程度の酸化膜８２を形成する。次に、上記のように形成されたポリシリコン膜８１及び酸化膜８２からなる第１ゲート電極上と、酸化膜４４上に、図４（Ｄ）に示すように、ＣＶＤ法を適用してリンをドープしたポリシリコン膜８３を１５０ｎｍ〜２５０ｎｍ程度の厚さで被覆形成する。
【００７１】
続いて、フォトリソグラフィでリング状のポリシリコン膜８１及び酸化膜８２の一部に重なる位置で、かつ、図４（Ｄ）に示したポリシリコン８３の上にレジストを形成した後、そのレジストをマスクとしてポリシリコン８３のエッチングを行い、更に上記のレジストを剥離すると、図５（Ａ）に示すように、図１に示した第２ゲート電極である転送ゲート５１に相当するポリシリコン膜８４が形成される。このようにして、ポリシリコン膜８１（リング状ゲート電極４５）と、ポリシリコン膜８４（転送ゲート電極５１）とによる２層ポリシリコン電極構造が形成される。
【００７２】
この状態で図５（Ｂ）に示すように、素子上にリング状のポリシリコン膜８１の中央開口部とポリシリコン膜８１の一部にかかる位置に対応した位置に開口部を有するレジスト８５をフォトリソグラフィで被覆形成した後、イオン注入法を適用して、加速エネルギー６０〜１２０ｋｅＶ，ドーズ量１〜９Ｅ１２／ｃｍ２の条件でＢＦ２を注入した後、更にｐ型不純物である例えば砒素（Ａｓ）を、加速エネルギー２０〜７０ｋｅＶ，ドーズ量１〜９Ｅ１２／ｃｍ２の条件でイオン注入することで、後に形成されるソース電極を囲むようにｐ型領域であるホール蓄積領域（ホールポケット）８６を形成することができる。また、上記のＢＦ２とＡｓの関係であるが、低ノイズにするためにホールポケットが埋め込みになるように選ぶのが好ましい。
【００７３】
続いて、上記のレジスト８５を剥離した後、図５（Ｃ）に示すように、例えば８００℃程度の雰囲気中でウェット酸化を行って転送ゲート電極であるポリシリコン膜８４の表面に酸化膜８７を形成した後、素子全面にＳｉＮ膜（窒化シリコン膜；以下、窒化膜と略す）８８を１００ｎｍ〜２００ｎｍ程度の膜厚で形成する。次に、この図５（Ｃ）に示す断面構造の素子を全面エッチバックすることで、図６（Ａ）に示すような窒化膜８８を用いたサイドスペーサを形成する。
【００７４】
続いて、このようにして形成された２層ポリシリコンゲートのリング状トランジスタの中心に、リンドープポリシリコンによるコンタクトをセルフアラインで形成するために、図６（Ｂ）に示すように、リング状のポリシリコン膜８１の中央開口部とポリシリコン膜８１の一部にかかる位置に対応した位置に開口部８９ａを有するレジスト８９をフォトリソグラフィで被覆形成する。
【００７５】
このとき、フォトリソグラフィ工程で形成するレジスト８９の開口部８９ａの横方向の大きさを、図６（Ｂ）に示すように、形成するコンタクトホールより広く、ポリシリコン膜８１のサイドスペーサとしての窒化膜８８が一部露出し、かつ、ゲート電極であるポリシリコン膜８１に達しないほどの大きさにしておくと、セルフアラインでコンタクトホールが形成できる。つまり、リング状のポリシリコン膜８１の中心開口部の内径よりも開口部８９ａの穴径を小さくし、更にその穴径よりもリング状ポリシリコン膜８１の中心開口部内のシリコン面（ｎウェル４３の表面）の直径を小さくすることで、セルフアラインでコンタクトホールが形成できる。
【００７６】
続いて、この図６（Ｂ）の断面形状の素子（ウェハ）を、レジスト８９をマスクとして、フッ酸等、窒化膜８８と酸化膜４４の選択比の良い条件でエッチングし、図６（Ｂ）に９０で示すゲート酸化膜４４の所定の部分のみを除去する。また、酸化膜のフッ酸エッチ工程ではゲート酸化膜４４と窒化膜８８との選択比を十分確保するために、サイドスペーサ８８で用いたＳｉＮは緻密な熱酸化膜である必要がある。
【００７７】
なお、ゲート酸化膜４４のエッチングはドライエッチングも可能である。このようなプロセスを行うと、リンドープポリシリコンのコンタクトホール形成をセルフアラインで実現するために、リング状ゲート電極の中心開口部に対応したゲート酸化膜４４の一部分９０のみをエッチングすることができる。
【００７８】
その後、レジスト８９を剥離し、ＣＶＤ法にて図６（Ｃ）に示すように、ｎ型不純物であるリン（Ｐ）が高濃度でドープされたポリシリコン膜９１を１００〜２５０ｎｍ程度の膜厚で素子全面に被覆形成し、その後にフォトリソグラフィ工程でレジストをコンタクトポリシリコンパターン形状に形成し、そのレジストをマスクとしてポリシリコンエッチングを行うことで、図７（Ａ）に示すように、２層ポリシリコン構造のリング状ゲート電極の中心に、リンドープポリシリコンのポリシリコン膜９２でコンタクトをすることができる。
【００７９】
続いて、図７（Ｂ）に示すように、図７（Ａ）の素子の上面にフォトリソグラフィ工程により、酸化膜８２の一部と、ポリシリコン膜８４とフォトダイオード５０を除く任意のゲート酸化膜４４上が露出するように開口部がパターン形成されたレジスト９３を形成した後、レジスト９３をマスクとしてイオン注入法を適用して、ｎ型不純物である砒素（Ａｓ）を加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６／ｃｍ２という条件でイオン注入することにより、セルフアラインでドレイン領域４８となるｎ+型の拡散層を形成する。
【００８０】
最後に、レジスト９３を剥離し、８５０〜１０００℃程度で熱処理を行い、Ｓｉ基板中のリンがドープされたポリシリコン膜９２中のリンの熱拡散と注入した不純物の活性化を同時に行うと、図７（Ｃ）に示すように、ｐ領域８６中にリング状のポリシリコン膜８１の外周に達しない大きさのｎ型のソース領域４６が形成され、図１（Ａ）、（Ｂ）に示した構造の本発明の第１の実施の形態の固体撮像素子が製造される。
【００８１】
このように、イオン注入法を使用せずに、ＣＶＤ法でＳｉ基板上に直接高濃度にｎ型不純物のリンがドープされたポリシリコン膜９１を形成し、そのポリシリコン膜９２からの熱拡散でソース領域４６を形成すると、イオン注入法で形成したドレイン領域４８よりも浅く形成することができる。このようにソース領域４６をドレイン領域４８よりも浅く形成できると、ソース領域４６の下のホールポケット等のｎ−ｐ−ｎ−ｐプロファイルに余裕を持たせることができるので、製造が容易になる。
【００８２】
（第２の実施の形態）
次に、本発明の固体撮像素子の第２の実施の形態の構造について説明する。図８（Ａ）は本発明になる固体撮像素子の第２の実施の形態の１画素当たりの平面図、図８（Ｂ）は同図（Ａ）のＸーＸ’線に沿う縦断面図、図９は図８（Ａ）のＹ−Ｙ’線に沿う縦断面図を示す。図８（Ａ）、（Ｂ）及び図９中、図１（Ａ）、（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。
【００８３】
本実施の形態は、図８（Ａ）及び図９に示すように、リング状ゲート電極４５の中心開口部に対応するｎウェル４３の表面の位置に形成されたソース領域４６に接続されるポリシリコン製のコンタクト（ポリシリコンコンタクト）９５が、リング状ゲート電極４５の外周部を越えて図８（Ａ）のＹ方向にまで引き出された形状である点に特徴がある。
【００８４】
また、ポリシリコンコンタクト９５を、図９に示すように、リング状ゲート電極４５の外側において、メタル配線であるソース電極配線５４に接続するレイアウトにすると、図８（Ｂ）に示すドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線５４、転送ゲート電極配線５５の深い所と浅い所の差を、第１の実施の形態よりも小さくできるため、各電極配線５２〜５５のためのビアホールを一度に形成しようとした場合、第１の実施の形態よりも製造が容易である。また、このポリシリコンコンタクト９５により、ソース領域４６とソース電極配線５４との接続の設計自由度が向上する。
【００８５】
なお、本実施の形態の基本原理、素子の動作は第１の実施の形態と同じである。また、本実施の形態の製造方法は第１の実施の形態のそれとほぼ同じであり、図６（Ｃ）の工程では、ＣＶＤ法にてリン（Ｐ）が高濃度でドープされたポリシリコン膜９１を１００〜２５０ｎｍ程度の膜厚で素子全面に被覆形成するが、その後のフォトリソグラフィ工程でレジストを図１０に示すように、図８（Ａ）のＹ−Ｙ’方向に伸ばして、リング状のポリシリコン膜８１の一方の部分は完全に開口したコンタクトポリシリコンパターン形状のレジストを作成し、そのレジストをマスクとしてポリシリコンエッチングを行うことで、図１０に示すように、２層ポリシリコン構造のリング状ゲート電極の中心にコンタクトし、かつ、リング状のポリシリコン膜８１の一方の部分を完全に被覆したリンドープポリシリコンのポリシリコン膜９８を形成する。
【００８６】
その後、８００〜１０００℃程度の熱処理による拡散イオン注入による活性化を行うことにより、図１１に示すように、ｐ領域８６中にリング状のポリシリコン膜８１の外周に達しない大きさのｎ型のソース領域４６が形成され、図８（Ａ）、（Ｂ）、図９に示した構造の本発明の第２の実施の形態の固体撮像素子が製造される。
【００８７】
（第３の実施の形態）
上記の第１及び第２の実施の形態では、サイドスペーサを窒化膜８８で形成したが、フッ酸によるエッチングの時間を調整することで、サイドスペーサを酸化膜で形成することもできる。本実施の形態の基本原理、素子のセンサチップの動作は第１及び第２の実施の形態と同じである。
【００８８】
また、本実施の形態の固体撮像素子の製造方法は、リング状のポリシリコン膜８１の中心開口部にイオン注入で、ｐ型のホール蓄積領域（ｐ領域８６）を形成するまでの製造工程（図４（Ａ）〜図５（Ｂ））は第１及び第２の実施の形態の製造工程と同じである。以後、窒化膜８８の替わりに、図１２（Ａ）に示すように、ＣＶＤ法を適用して、酸化膜１００を例えば１００〜２００ｎｍ程度の膜厚にて形成し、この酸化膜１００を全面エッチバックし図１２（Ｂ）に示す様な形状を形成する。
【００８９】
その後、図１２（Ｃ）に示すように、フォトリソグラフィ工程で形成したいコンタクトホールの直径Ｌ１より大きく、かつ、リング状のポリシリコン膜８１の内径よりも小さな穴径の開口部１０１ａを有するパターンのレジスト１０１を、素子上面に被覆形成する。そして、レジスト１０１をマスクとしてフッ酸にてゲート酸化膜４４をエッチングする。このとき、サイドスペーサも酸化膜１００であるので、フッ酸で多少エッチングされ、図１２（Ｂ）のＬ１と図１２（Ｃ）のＬ２を比較した場合、Ｌ２＞Ｌ１の関係になる。なお、サイドスペーサを全てエッチングしてしまうと、ホールポケットが十分確保できなくなり画質が低下してしまうので、全てエッチングしないようにする。
【００９０】
なお、プロセスの一例としてフッ酸ではなく、ドライエッチングの時間を調整することで形成することもできる。ゲート酸化膜４４の一部のエッチング後の製造工程は、上述の第１の実施の形態の製造工程と同じである。
【図面の簡単な説明】
【００９１】
【図１】本発明の固体撮像素子の第１の実施の形態の１画素当たりの平面図、及びＸ−Ｘ’線に沿う縦断面図である。
【図２】本発明の固体撮像素子の画素構造と撮像素子全体の構造について、電気回路で表現した図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】本発明の固体撮像素子の第１の実施の形態の製造方法を説明する各工程での素子断面図（その１）である。
【図５】本発明の固体撮像素子の第１の実施の形態の製造方法を説明する各工程での素子断面図（その２）である。
【図６】本発明の固体撮像素子の第１の実施の形態の製造方法を説明する各工程での素子断面図（その３）である。
【図７】本発明の固体撮像素子の第１の実施の形態の製造方法を説明する各工程での素子断面図（その４）である。
【図８】本発明の固体撮像素子の第２の実施の形態の１画素当たりの平面図、及びＸ−Ｘ’線に沿う縦断面図である。
【図９】図８（Ａ）のＹ−Ｙ’線に沿う縦断面図である。
【図１０】本発明の固体撮像素子の第２の実施の形態の製造方法の要部の工程での素子断面図（その１）である。
【図１１】本発明の固体撮像素子の第２の実施の形態の製造方法の要部の工程での素子断面図（その２）である。
【図１２】本発明の固体撮像素子の第３の実施の形態の製造方法の要部の各工程での素子断面図である。
【図１３】ローリングシャッタ型のＣＭＯＳセンサの読み出し方法と動きのある被写体画像とその撮影画像の一例を示す図である。
【図１４】従来の固体撮像素子の１画素分の一例の等価回路図である。
【図１５】図１４の画素の駆動方法の説明用タイミングチャートである。
【図１６】図１４の画素のフォトダイオード、転送トランジスタ（ＰＭＯＳＦＥＴ）、増幅トランジスタ（ＮＭＯＳＦＥＴ）の部分に対応する一例の素子断面図である。
【符号の説明】
【００９２】
４３  ｎウェル
４５  リング状ゲート電極
４６  ｎ+型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ+型ドレイン領域
４９  埋め込みｐ-型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
５９、９５  ポリシリコンコンタクト
６０  ポリシリコンコンタクト接合面
６１  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
８１  ポリシリコン膜（リング状ゲート電極）
８２、８７、１００  酸化膜
８３、９８  ポリシリコン膜
８４  ポリシリコン膜（転送ゲート電極）
８５、８９、９３、１０１  レジスト
８６  ｐ領域
８８  窒化シリコン膜（窒化膜）
９１、９２  リンドープポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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