(57)【要約】【課題】オン抵抗が低く、容易にノーマリオフとなる半導体装置を実現すること。【解決手段】半導体装置は、ｎ−ＧａＮ層１１、ｎ−ＧａＮ層１１上にｐ−ＧａＮ層１２とｎ−ＧａＮ層１３、ｐ−ＧａＮ層１２上にｎ- −ＧａＮ層１４、ｎ−ＧａＮ層１３上にｎ−ＧａＮ層２１、で構成されている。ｎ- −ＧａＮ層１４の不純物濃度を低くすることで、ノーマリオフを容易にしている。また、ｎ−ＧａＮ層１３とｎ−ＧａＮ層２１の不純物濃度を高くすることで、オン抵抗を低くしている。【選択図】図２
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【特許請求の範囲】
【請求項１】
縦型の半導体装置において、
第１伝導型の半導体で構成された第１層と、
前記第１層上の所定領域内に形成され、第１伝導型と反対の伝導型である第２伝導型の半導体で構成された第２層と、
前記第１層上であって、前記第２層が形成されていない領域に、前記第１層に接合して形成され、第１伝導型の半導体で構成された第３層と、
前記第２層および前記第３層上に、第１伝導型または真性の半導体で構成された第４層と、
前記第４層の上方であって、前記第２層の一部および前記第３層の上方を覆うように形成されたゲート電極と、を有し、
前記第４層の不純物濃度が、前記第１層および前記第３層の不純物濃度より低いことを特徴とする半導体装置。
【請求項２】
前記第３層上であって前記第４層の領域内に形成され、第１伝導型の半導体で構成された第５層を有し、
前記第５層の不純物濃度が、前記第４層の不純物濃度より高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極に電圧をかけていない場合において、
前記第４層が、前記第２層と前記第４層の界面から前記第４層に伸びる空乏層によって空乏化されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第４層と前記ゲート電極との間には、ゲート絶縁膜が形成されており、チャネルはゲート絶縁膜直下の前記第４層の表面に形成されることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記第４層は、組成又は組成比の異なる半導体の複数の層から構成されており、チャネルはヘテロ接合界面に形成されることを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体装置。
【請求項６】
前記第４層は、前記第２層及び前記第３層に接合する半導体から成る第６層と、この第６層のバンドギャップよりも大きなバンドギャップを有する半導体から成る第７層とから成ることを特徴とする請求項５に記載の半導体装置。
【請求項７】
少なくとも前記第３層と前記チャネルとの間の前記第４層の部分は、前記第４層の他の部分よりも高濃度に不純物が添加されていることを特徴とする請求項５又は請求項６に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オン抵抗が低く、且つ、容易にノーマリオフ特性が得られる縦型の半導体装置に関するものである。
【背景技術】
【０００２】
最近、III 族窒化物半導体を用いた電界効果トランジスタは、III 族窒化物半導体のバンドギャップエネルギーが大きいという特徴のため、高耐圧、高電圧使用、高温環境下使用が実現できることから、盛んに研究されている。ところが、オン抵抗の小さなノーマリオフ型のトランジスタを形成しようとすると、通常の場合には、リセスゲート構造を採用する必要があるが、III 族窒化物半導体は化学的に極めて安定した物質であり、これをエッチングすることは容易ではない。そのために、エッチングを用いずに、オン抵抗の小さなノーマリオフ型の電界効果トランジスタを製造することが、喫緊の重大な課題となっている。
【０００３】
III 族窒化物半導体を用いた電界効果トランジスタの一例として、下記特許文献１に記載の構造が知られている。その電界効果トランジスタでは、ｎ型基板の裏面にドレイン電極が形成され、ｎ型基板の中に、縦方向（ドレイン電極方向）に電流が流れる通路を残して、埋め込みｐ型層が形成されている。そして、そのｐ型層及びｐ型層に開けられた縦方向の電流通路であるｎ型領域の上に、ヘテロ接合構造とゲート電極とが形成されて、ゲート電極の両端部において、ヘテロ接合構造に接続するソース領域とが形成されている。このトランジスタでは、ゲート電極に電圧を印加しない状態で、埋め込みｐ層とその層の上の層との界面から、ゲート電極方向に向かって空乏層を形成し、ヘテロ接合に形成されるチャネルを空乏層化することで、リセスゲート構造を採用することなく、ノーマリオフを実現している。
【０００４】
図１０は、その原理を用いたIII 族窒化物半導体を用いた縦型の電界効果トランジスタの一例を示す。ｎ- −ＧａＮ層１００の裏面にドレイン電極１０８が形成されており、ｎ- −ＧａＮ層１００の中に、ドレイン電極１０８方向への電流通路部１０７を除いて、ｐ−ＧａＮ層１０１が埋め込まれている。ｎ- −ＧａＮ層１００の電流通路部１０７と、ｐ−ＧａＮ層１０１の一部領域上に、ｎ- −ＧａＮ層１０２が形成されている。ｐ−ＧａＮ層１０１の一部領域上には、ｎ- −ＧａＮ層１０２層を挟んでＧａＮで構成されたｎ+ 型ソース層１０３が形成されている。また、ｎ- −ＧａＮ層１０２上とｎ+ 型ソース層１０３の一部領域上にゲート絶縁層１０４と、その層の上にゲート電極１０５が形成されている。ｎ- −ＧａＮ層１００とｎ- −ＧａＮ層１０２の不純物濃度及び電子濃度は同じである。チャネル１０６は、ｎ- −ＧａＮ層１０２側のゲート絶縁層１０４との界面に形成される。
【０００５】
この構造のトランジスタにおいては、ｐ−ＧａＮ層１０１をｎ+ 型ソース層１０３と同電位にして、ｐ−ＧａＮ層１０１とｎ- −ＧａＮ層１０２との接合面から、ゲート電極１０５に向けて、空乏層を拡大させるようにしている。このように、ｎ- −ＧａＮ層１０２の全厚さに渡って空乏層が形成される結果、ゲート電極１０５に電圧が印加されていない場合には、ゲート絶縁層１０４直下のｎ- −ＧａＮ層１０２の表面には電子濃度の高いチャネルが形成されない。
【０００６】
一方、ゲート電極１０５に、ｎ+ 型ソース層１０３に対して、正電圧が印加されると、ゲート絶縁層１０４直下のｎ- −ＧａＮ層１０２の表面には電子濃度の高いチャネルが形成されることになる。そして、ドレイン電極１０８には、ゲート電極１０５に対して正電圧が印加されているので、電子は、両側のｎ+ 型ソース層１０３からチャネル１０６に流れ、電流通路部１０７の直上のｎ- −ＧａＮ層１０２の領域、電流通路部１０７、ｎ- −ＧａＮ層１００、ドレイン電極１０８へと流れる。このようにして、ｐｎ接合を用いて、ノーマリオフトランジスタを得ている。
【特許文献１】特開２００４−２６０１４０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ｎ- −ＧａＮ層１００とｎ- −ＧａＮ層１０２の不純物濃度が高く電子濃度が高いと、ｐ−ＧａＮ層１０１から伸びる空乏層の厚さが薄くなる。このため、ノーマリオフ特性を得るためには、ｐ−ＧａＮ層１０１上のｎ- −ＧａＮ層１０２の膜厚を十分薄くしなければ、チャネル１０６まで空乏層が拡大しないことになる。仮に、ｎ- −ＧａＮ層１０２を薄くするとすると、ｐ−ＧａＮ層１０１の不純物（例えば、Ｍｇ）がｎ- −ＧａＮ層１０２に拡散し、チャネル１０６まで、不純物が拡散することになる。このため、キャリアである電子の移動度が低下し、オン抵抗の増加を招く。また、ｎ- −ＧａＮ層１０２を、薄い膜厚とするための制御は難しいという問題もある。
【０００８】
一方、ｎ- −ＧａＮ層１００とｎ- −ＧａＮ層１０２の不純物濃度が低く電子濃度が低いと、チャネル１０６以外のｎ- −ＧａＮ層１０２、電流通路部１０７の電子濃度が低くなり、ドレイン電極１０８に向けて縦方向に流れる電流通路の抵抗が高くなるため、オン抵抗が増加するという問題がある。
【０００９】
したがって、本発明は、上記の課題を解決するために成されたものであり、その目的は、オン抵抗の小さなノーマリオフ型の縦型電界効果トランジスタを実現することである。
【課題を解決するための手段】
【００１０】
第１の発明は、縦型の半導体装置において、第１伝導型の半導体で構成された第１層と、第１層上の所定領域内に形成され、第１伝導型と反対の伝導型である第２伝導型の半導体で構成された第２層と、第１層上であって、第２層が形成されていない領域に、第１層に接合して形成され、第１伝導型の半導体で構成された第３層と、第２層および第３層上に、第１伝導型または真性の半導体で構成された第４層と、第４層の上方であって、第２層の一部および第３層の上方を覆うように形成されたゲート電極と、を有し、第４層の不純物濃度が、第１層および第３層の不純物濃度より低いことを特徴とする半導体装置である。
【００１１】
上記において、第１伝導型をｎ型とすれば、第２伝導型はｐ型である。この構造とすれば、キャリアは電子となり、移動度が高く望ましい。しかし、第１伝導型をｐ型、第２伝導型をｎ型として用いることも可能である。
この半導体装置は、絶縁ゲート型、ショットキーゲート型でも良い。また、チャネルは、絶縁膜との界面、半導体中、ヘテロ接合界面に形成されるものであっても良い。第４層は、単層でも、複数の層で形成されていても良い。チャネルは第４層とゲート電極下に位置する絶縁膜との界面に形成されていても、ＭＥＳＦＥＴのように、第４層の中に形成されていても良い。また、ＨＥＭＴのように、第４層を複数の層のヘテロ接合で構成した場合に、そのヘテロ接合の界面に形成されていても良い。第１層〜第４層は、一般式Ｉｎx Ｇａy Ａｌ1-x-y Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される任意の組成比のIII 族窒化物半導体で構成されるのが望ましい。Ｐ、ＡｓなどのＶ族元素が含まれていても良い。一般的には、ＧａＮで構成すると、結晶性が良いので望ましい。第４層をヘテロ接合で構成する場合には、ＡｌＧａＮ、ＧａＮとのヘテロ接合、ＧａＮとＩｎＧａＮとのヘテロ接合、ＡｌＮとＧａＮとのヘテロ接合、ＡｌＮとＡｌＧａＮとのヘテロ接合などとするのが望ましい。
【００１２】
この半導体装置では、キャリアの移動領域であるがチャネルが形成されない第３層の不純物濃度を高くし、キャリア濃度を高くすることで、第３層の抵抗を下げ、オン抵抗を低くしている。
【００１３】
第２の発明は、第１の発明において、第３層上であって第４層の領域内に形成され、第１伝導型の半導体で構成された第５層を有し、第５層の不純物濃度が、第４層の不純物濃度より高いことを特徴とする。
第１の発明では、第４層の領域内にもトランジスタのオンオフに関係しない領域がある。第４層の中の、第３層の直上に当たる領域がそうである。第２の発明ではその領域を第５層とし、第５層の不純物濃度を第４層より高くすることで、キャリア濃度を高くし、ドレイン方向に縦方向に流れる電流通路の抵抗を第１の発明の半導体装置よりも小さくして、オン抵抗を低くすることが可能となる。また、トランジスタをオンオフさせるためには、第２層上に第４層が存在すれば良いので、第５層は、第２層上に伸びていても良い。このとき、第２層と第５層が接する必要はない。
【００１４】
第３の発明は、第１の発明または第２の発明において、ゲート電極に電圧をかけていない場合に、第４層が、第２層と第４層の界面から第４層に伸びる空乏層によって空乏化されていることを特徴とする半導体装置である。
第１の発明または第２の発明では、第４層の不純物濃度を低くし、又は、不純物を添加していないので、この層のキャリア濃度が低いので、第２層から伸びる空乏層がより広がる。ノーマリオフ特性を得るためには、第４層が空乏化されていることが必要だが、空乏層がより広がることにより、第４層を空乏化するために必要な膜厚をある程度厚くすることができる。よって膜厚の制御が容易になり、容易にノーマリオフ特性を実現することが可能となる。
【００１５】
第４の発明は、第１の発明から第３の発明の何れか１つの発明において、第４層とゲート電極の間に、ゲート絶縁膜が形成されていて、チャネルはゲート絶縁膜直下の第４層の表面に形成されることを特徴とする半導体装置である。
絶縁ゲート型（ＭＩＳＦＥＴ）とすることで、ゲート電極により高電圧をかけることができる。
【００１６】
第５の発明は、第１の発明から第４の発明の何れか１つの発明において、第４層が組成または組成比の異なる半導体の複数の層から構成されていて、チャネルがヘテロ接合界面に形成されることを特徴とする半導体装置である。
すなわち、本構成は、ヘテロ接合ＦＥＴ、ＨＥＭＴ型のトランジスタを表したものである。組成または組成比の異なる２つの半導体層をヘテロ接合させると、バンドギャップの違いからヘテロ接合の界面に量子井戸が形成される。この量子井戸がチャネルとなるため、キャリアの集積度が向上し、チャネル抵抗が低くなる。ゆえに、第１の発明から第４の発明による半導体装置を、第５の発明によってさらにオン抵抗を低くすることが可能となる。複数の層は、不純物ノンドープであっても、不純物ドープされていても良い。ノンドープの方がチャネルの移動度が高いので望ましい。
【００１７】
バンドギャップを小さくするためには、半導体のＩｎの組成比を大きくするとよく、バンドギャップを大きくするためには、半導体のＡｌの組成比を大きくするとよい。
【００１８】
第６の発明は、第５の発明において、第４層が第２層及び第３層に接合する半導体から成る第６層と、この第６層のバンドギャップよりも大きなバンドギャップを有する半導体から成る第７層とから成ることを特徴とする半導体装置である。
第６層のバンドギャップより第７層のバンドギャップが大きいことから、第６層の上方、第７層とのヘテロ接合界面に、量子井戸が形成される。チャネルはこの量子井戸である。よって、第５の発明と同じくオン抵抗の低い半導体装置である。第６層、第７層ともに、不純物ノンドープであっても、不純物ドープされていても良い。ノンドープの方がチャネルの移動度が高くなるので望ましい。また、縦方向に電流が流れる部分を有する第６層だけを不純物ドープして、キャリア濃度を高くし、縦方向の電流通路の抵抗を低下させるようにしても良い。
【００１９】
第７の発明は、第５の発明または第６の発明において、少なくとも第３層とチャネルとの間の第４層の部分は、第４層の他の部分よりも高濃度に不純物が添加されていることを特徴とする半導体装置である。
第３層とチャネルとの間の第４層の部分は、キャリアが流れる部分である。そこでこの部分の不純物濃度を高くすることでキャリア濃度を高くし、オン抵抗を低くしている。
【発明の効果】
【００２０】
請求項１の発明によると、チャネル領域以外であってキャリアが縦方向に移動する領域を形成する第３層、第１層の不純物濃度を、第４層の不純物濃度より高くすることにより（第４層の不純物濃度を第３層、第１層の不純物濃度より低くすることと等価）、この領域のキャリア濃度を第４層のキャリア濃度よりも高くすることで、オン抵抗の低い半導体装置を実現できる。また、逆に、半導体装置の第２伝導型の第３層からチャネルまでの層の厚さ（第４層又は、第４層に形成されるチャネルまでの厚さ）をある程度厚くすることができる。よって膜厚の制御がしやすくなり、容易にノーマリオフ特性を実現することが可能となる。また、第２伝導型の層からの不純物の拡散を抑制でき、オン抵抗の増加を抑制することができる。
【００２１】
また、請求項２の発明では、縦方向の電流通路である第３層上の第４層の部分である第５層、請求項７では、第３層とチャネルとの間の第４層の部分の不純物濃度を、それぞれ、周辺の第４層の不純物濃度より高くしてキャリア濃度を高くしている。望ましくは、第３層と同一キャリア濃度にしている。したがって、チャネルから第５層、又は、チャネルと第３層との間の第４層の部分、第３層と縦方向に流れる電流通路の抵抗が小さくなり、第４層のキャリア濃度が低いのでノーマリオフ型を容易に実現した状態で、オン抵抗を小さくすることが可能となる。
【００２２】
また、請求項３の発明によると、ゲート電極に電圧を印加していない状態で、第４層全体を空乏層化しているので、エッチング加工することなく、容易にノーマリオフ型のトランジスタを得ることができる。
また、請求項４の発明によると、低オン抵抗のノーマリオフ縦型ＭＩＳＦＥＴを得ることができる。また、請求項５、６の発明によると、低オン抵抗のノーマリオフ縦型ヘテロ接合ＦＥＴ、ＨＥＭＴを得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を具体的実施例に基づき説明する。
【実施例１】
【００２４】
図１は、本発明を利用した実施例１の電界効果トランジスタの断面図を示す。この電界効果トランジスタは、左右対称で縦型の構造を有している。
【００２５】
実施例１の電界効果トランジスタの構造について詳しく記述する。
ｎ+ 型ドレイン層１０上にｎ型層１１（本発明の第１層の１例）が形成されている。ｎ型層１１上には２つのｐ型層１２（本発明の第２層の１例）が形成されている。２つのｐ型層１２の間の領域には、ｎ型層１３（本発明の第３層の１例）が形成されている。ｐ型層１２の一部の領域上からｎ型層１３上にかけて、ｎ- 型層１４（本発明の第４層の１例）が形成されている。ｐ型層１２の一部の領域上でｎ- 型層１４の左右端の領域には、ｎ+ 型ソース層１５が形成されている。ｎ- 型層１４とｎ+ 型ソース層１５の一部の領域上には、ゲート絶縁層１６が形成されている。ｎ+ 型ソース層１５の一部の領域上からｐ型層１２の一部の領域上にかけて、ソース電極１７が形成されている。ゲート絶縁層１６上には、ゲート電極１８が形成されている。ｎ+ 型ドレイン層１０の下には、ドレイン電極１９が形成されている。
【００２６】
次に、各層の構成物について記述する。
ｎ+ 型ドレイン層１０は、ｎ型不純物としてＳｉが高濃度にドープされたＧａＮ（窒化ガリウム）で構成されている。ｎ型層１１とｎ型層１３は、ｎ型不純物としてＳｉがドープされたＧａＮで構成されている。ｎ型層１１とｎ型層１３の不純物濃度はｎ+ 型ドレイン層１０の不純物濃度よりも低い。ｐ型層１２は、ｐ型不純物としてＭｇがドープされたＧａＮで構成されている。ｎ- 型層１４は、ｎ型不純物としてＳｉが低濃度にドープされたＧａＮで構成されている。ｎ- 型層１４の不純物濃度は、ｎ型層１１とｎ型層１３の不純物濃度よりも低い。ｎ+ 型ソース層１５は、ｎ型不純物としてＳｉが高濃度にドープされたＧａＮで構成されている。ｎ+ 型ソース層１５の不純物濃度は、ｎ- 型層１４の不純物濃度よりも高い。ゲート絶縁層１６は、ＳｉＯ（酸化珪素）で構成されている。ゲート電極１８は、ポリシリコンで構成されている。なお、ｎ- 型層１４は、不純物ノンドープで構成しても良い。
【００２７】
各層の不純物濃度は、具体的には次の値である。
ｎ+ 型ドレイン層１０は１×１０18ｃｍ-3、ｎ型層１１とｎ型層１３は２×１０16ｃｍ-3、ｐ型層１２は１×１０19ｃｍ-3、ｎ- 型層１４は２×１０16ｃｍ-3、ｎ+ 型ソース層１５は１×１０20ｃｍ-3。
【００２８】
次に、ｎ- 型層１４の厚さについて記述する。
ｐ型層１２とｎ- 型層１４の境界面からは、空乏層がゲート電極１８の方向に向けて伸びる。そこで、ｎ- 型層１４の膜厚は、ゲート電極１８に電圧を加えていない状態のときに、ｐ型層１２とｎ- 型層１４の境界面からｎ- 型層１４方向へ伸びる空乏層の厚さよりも薄くする。この条件を満たすｎ- 型層１４は、０．２μｍとした。ただし、ｎ- 型層１４の電子濃度が２×１０16ｃｍ-3、ｐ型層１２の正孔濃度が５×１０17ｃｍ-3である。
【００２９】
その他の層の厚さは次の値とした。
ｎ+ 型ドレイン層１０は３００μｍ、ｎ型層１１は１０μｍ、ｐ型層１２とｎ型層１３は１μｍ、ゲート絶縁層１６は５０ｎｍ、ゲート電極１８は３μｍ。
【００３０】
次に、実施例１の電界効果トランジスタの動作について記述する。
ゲート電極１８に電圧を加えていない状態では、上で述べたように、ｎ- 型層１４の厚さを空乏層の厚さよりも薄くしたことにより、ｐ型層１２上にあるｎ- 型層１４の領域全体が空乏化される。そのため、ゲート絶縁膜１６直下のｎ- 型層１４の表面にはチャネルが形成されないので、ソース電極１５とドレイン電極１９の間に電流は流れない。つまり、この電界効果トランジスタはノーマリオフ特性を有する。
【００３１】
ゲート電極１８に正の電圧を加えると、ｎ- 型層１４の領域内の上側でゲート絶縁層１６との境界付近に、チャネル２０が形成される。ゲート電極１８に電圧を加えていない状態では、電子はｐ型層１２上にあるｎ- 型層１４の領域を通過することができなかったが、ゲート電極１８に正の電圧を加えることでチャネル２０が形成され、そのチャネル２０によりｐ型層１２上にあるｎ- 型層１４の領域を通過することが可能となる。なお、図面上は、各層の厚さが横方向の大きさに比べて遥かに拡大されているが、実際には、各層の厚さは横方向の寸法に比べて遥かに小さいので、チャネル２０がゲート絶縁膜１６の直下に形成されれば、電子は、ドレイン電極１９の方向の縦方向に容易に流れる。
【００３２】
そのため、電子は、両側のソース電極１７、両側のｎ+ 型ソース層１５、チャネル２０、ｎ- 型層１４の領域、ｎ型層１３、ｎ型層１１、ｎ+ 型ドレイン層１０、ドレイン電極１９、の順に流れる。言い換えると、ドレイン電極１９からソース電極１７へ電流が流れるということである。以上のように、ゲート電極１８に正の電圧を加えると、この電界効果トランジスタはオンになる。
【００３３】
また、チャネル２０の領域に生成されたホールをｐ型層１２により引き抜くことができるため、ホールが蓄積されるのを抑制することができる。よって耐量が高い。
【００３４】
次に、実施例１の電界効果トランジスタの特徴について記述する。
この電界効果トランジスタでは、ｎ- 型層１４の不純物濃度、又は、電子濃度を、ｎ型層１３、ｎ型層１１の不純物濃度又は電子濃度よりも低くしている。したがって、ｐ型層１２とｎ- 型層１４の境界面からｎ- 型層１４方向へ伸びる空乏層の厚さがより厚くなる。よって、この空乏層をｎ- 型層１４の膜厚もより厚くすることが可能となり、ゲート絶縁膜１６直下にチャネルは形成されない。このことは、より容易にノーマリオフ特性を実現することが可能となることを意味する。
【００３５】
また、ｐ型層１２の不純物Ｍｇが拡散し、ｐ型層１２の表面付近に移動するために、電子の移動度を劣化させる恐れがあったが、ｎ- 型層１４の膜厚が厚いことでチャネル２０とｐ型層１２の距離が長くなるので、その影響は少なくなる。よってオン抵抗の増加を抑制することができる。
また、電子の流れるｎ型層１３の不純物濃度が高いために電子濃度が高く、オン抵抗は低くなる。
【００３６】
次に、実施例１の電界効果トランジスタの製造プロセスの１例を、図を用いながら説明する。
異種基板上のＧａＮをＨＶＰＥなどの方法で得たＧａＮ基板を用いた。基板上に成長させる各層は、ＭＯＣＶＤ法により形成することができる。もちろん、ＭＢＥを用いても良い。
まず、Ｓｉが添加されたＧａＮ基板を用いて、ｎ+ 型ドレイン層１０とした。そのｎ+ 型ドレイン層１０上にｎ型層１１を成長させ、ｎ型層１１上にＭｇを添加してｐ型層１２を成長させる。次に、ｐ型層１２上に加工マスク層（ＳｉＯ）を形成し、ｐ型層１２の一部をＩＣＰによりｎ型層１１が露出するまでエッチングする（図４参照）。次に、露出したｎ型層１１上にＭＯＣＶＤ法によりｎ型層１３を選択的にｐ型層１２の上面まで成長させ、加工マスク層を除去する（図５参照）。ｐ型層１２上とｎ型層１３上にＭＯＣＶＤ法によりｎ- 型層１４を成長させる（図６参照）。ｎ- 型層１４のチャネルとなる部分上に再度加工マスク層を形成し、Ｓｉイオンを注入してｎ+ 型ソース層１５を形成する（図７参照）。Ｎ2 雰囲気中、１１００℃で５分間、不純物イオンの活性化アニールを行う。次に、加工マスク層を除去し、ゲート絶縁層１６、ソース電極１７、ゲート電極１８、ドレイン電極１９を形成する。
以上の方法で実施例１の電界効果トランジスタは製造できる。
【００３７】
まとめると、実施例１の電界効果トランジスタによって、容易にノーマリオフ特性を実現でき、よりオン抵抗を低くでき、オン抵抗の増加を抑制することができる。
【実施例２】
【００３８】
図２は、本発明を利用した実施例２の電界効果トランジスタの断面図を示す。実施例１との違いは、図１と図２を比較するとわかるように、ｎ型層１３上にｎ型層２１（本発明の第５層の１例）が形成されている点である。ｎ型層２１によりｎ- 型層１４は左右２つに分かれている。ｎ型層２１は、ｎ型不純物としてＳｉがドープされた電子濃度の高いＧａＮで構成されている。ｎ型層２１の不純物濃度は、ｎ- 型層１４の不純物濃度よりも高い。具体的には、ｎ型層２１の不純物濃度は２×１０17ｃｍ-3である。
【００３９】
ｎ- 型層１４の厚さと電界効果トランジスタの動作については、実施例１と同様である。つまり、図２の電界効果トランジスタは、ノーマリオフ特性を有し、耐圧が高く、ゲート電極１８に正の電圧を加えると、オンになる。チャネルの位置も実施例１のチャネル２０と同様の位置で、ｎ- 型層１４の領域内の上側でゲート絶縁層１６との境界付近に形成される。電子は、両側のソース電極１７、両側のｎ+ 型ソース層１５、チャネル２０、ｎ型層２１、ｎ型層１３、ｎ型層１１、ｎ+ 型ドレイン層１０、ドレイン電極１９、の順に流れる。
【００４０】
実施例１の電界効果トランジスタでは、オンの時には、チャネルを通過した電子はｎ- 型層１４の領域を縦方向に流れる。そのため、オン抵抗が増加していた。実施例２の電界効果トランジスタでは、トランジスタのオンオフに必要なチャネル領域以外のｎ- 型層１４の領域にｎ型層２１を形成している。ｎ型層２１の不純物濃度がｎ- 型層１４よりも高いため電子濃度も高く、抵抗は低くなる。このように、実施例２の電界効果トランジスタは、実施例１の電界効果トランジスタよりもさらにオン抵抗を低くすることができる。
【００４１】
実施例２の電界効果トランジスタの製造プロセスの１例を、図を用いながら説明する。
ｎ- 型層１４を形成するところまで（図６参照）は、実施例１の電界効果トランジスタと同様のプロセスである。ｎ- 型層１４を形成後、電子濃度を高めたいｎ- 型層１４の表面領域をのぞいた部分に、加工マスク層を形成する。Ｓｉイオンを注入してｎ型層２１を形成し（図８参照）、Ｎ2 雰囲気中、１１００℃で５分間、不純物イオンの活性化アニールを行う。加工マスク層を除去し、ｎ型層２１上とｎ- 型層１４のチャネルとなる部分の上に再度加工マスク層を形成する。次に、Ｓｉイオンを注入してｎ+ 型ソース層１５を形成し（図９参照）、Ｎ2 雰囲気中、１１００℃で５分間、不純物イオンの活性化アニールを行う。次に、加工マスク層を除去し、ゲート絶縁層１６、ソース電極１７、ゲート電極１８、ドレイン電極１９を形成する。
以上の方法で実施例２の電界効果トランジスタは製造できる。
【実施例３】
【００４２】
図３は、本発明を利用した実施例３の電界効果トランジスタの断面図を示す。この電界効果トランジスタも、左右対称で縦型の構造を有している。
【００４３】
実施例３の電界効果トランジスタの構造について詳しく記述する。
ｎ+ 型ドレイン層１０上にｎ型層１１が形成され、ｎ型層１１上には２つのｐ型層１２が形成されている。２つのｐ型層１２の間の領域と２つの半導体層３０の間には、ｎ型層１３が形成されている。ｐ型層１２の一部の領域上には、半導体層３０（本発明の第６層の１例）が形成されている。ｎ型層１３と半導体層３０の上には、ｎ- 型層３１（本発明の第７層の１例）が形成されている。ｐ型層１２の一部の領域上であって、半導体層３０とｎ- 型層３１の左右端の領域には、ｎ+ 型ソース層１５が形成されている。ｎ- 型層３１とｎ+ 型ソース層１５の一部の領域上には、ゲート絶縁層１６が形成されている。ｎ+ 型ソース層１５の一部の領域上からｐ型層１２の一部の領域上にかけて、ソース電極１７が形成されている。ゲート絶縁層１６上には、ゲート電極１８が形成されている。ｎ+ 型ドレイン層１０の下には、ドレイン電極１９が形成されている。本実施例では第１実施例及び第２実施例において、第４層であるｎ- 型層１４を半導体層３０とｎ- 型層３１とのヘテロ接合構造で構成したことが特徴である。
【００４４】
次に、各層の構成物について記述する。実施例１と同じ番号を付した層については、実施例１と同様であるから省略する。
半導体層３０は、不純物が含まれていない真性のＧａＮで構成されている。ｎ- 型層３１は、不純物が含まれていない真性のＡｌＧａＮ（窒化アルミニウムガリウム）で構成されている。ＧａＮとＡｌＧａＮは、真性であっても低濃度のｎ型を示す。半導体層３０を構成するＧａＮのバンドギャップはｎ- 型層３１を構成するＡｌＧａＮのバンドギャップより小さい。また、ｎ型層１３の不純物濃度、キャリア濃度は、実施例１、２と同一である。
【００４５】
次に、半導体層３０とｎ- 型層３１の厚さについて記述する。
ｐ型層１２と半導体層３０の境界面からは、空乏層が伸びる。そこで、半導体層３０の膜厚とｎ- 型層３１の膜厚を足した厚さが、ゲート電極１８に電圧を加えていない状態のときにｐ型層１２と半導体層３０の境界面から上側へ伸びる空乏層の厚さよりも薄くなるように半導体層３０とｎ- 型層３１の厚さを選ぶ。この条件を満たすように、半導体層３０は０．２μｍ、ｎ- 型層３１は１５ｎｍとした。
【００４６】
次に、実施例３の電界効果トランジスタの動作について記述する。
上記のように半導体層３０とｎ- 型層３１の厚さを選んだことにより、ゲート電極１８に電圧を加えていない状態では、半導体層３０全体が空乏化される。また、半導体層３０上にあるｎ- 型層３１の領域も空乏化される。したがって、ソース電極１５とドレイン電極１９の間に電流は流れず、ノーマリオフな電界効果トランジスタとなる。
【００４７】
また、半導体層３０のバンドギャップがｎ- 型層３１のバンドギャップより小さいことから、半導体層３０とｎ- 型層３１の接合でエネルギーバンドが曲げられ、半導体層３０とｎ- 型層３１の界面であって半導体層３０の領域内に量子井戸が形成される。ゲート電極１８に正の電圧を加えると、この量子井戸部にチャネル３２が形成される。
【００４８】
電子は、両側のソース電極１７、両側のｎ+ 型ソース層１５、チャネル３２（量子井戸部）、ｎ型層１３、ｎ型層１１、ｎ+ 型ドレイン層１０、ドレイン電極１９、の順に流れる。以上のように、ゲート電極１８に正の電圧を加えると、この電界効果トランジスタはオンになる。この時、ｎ型層１３の電子濃度が半導体層３０やｎ- 型層３１の電子濃度に比べて十分に高いので、この縦方向の電流通路の抵抗は十分に小さくなり、オン抵抗を小さくすることができる。
なお、本例では、キャリア濃度の高いｎ型層１３を半導体層３０の中にも形成しているが、図１に示す実施例１の構造と同様に、半導体層３０の中には、形成しなくとも良い。しかし、その部分の抵抗が高くなるため、オン抵抗は、本実施例に比べると高くなる。
【００４９】
チャネルである量子井戸には、２次元電子ガスが形成される。よって電子の移動度と集積度が高くなり、チャネル抵抗が低くなる。また、チャネル３２の領域である半導体層３０は不純物をドープしていないため、電子が不純物により散乱される可能性が低くなり、チャネル抵抗はさらに低くなる。
【００５０】
実施例３の電界効果トランジスタは、実施例１と同様の効果をもたらす。すなわち、より容易にノーマリオフ特性を実現することが可能となっていて、オン抵抗の増加を抑制することができる、という効果である。いずれも実施例１と同様の理由による効果である。また、ｎ型層１３の不純物濃度が高いために電子濃度も高く、オン抵抗は低くなる。
【００５１】
実施例３では、半導体層３０として不純物が含まれていない真性のＧａＮを用いているが、ｎ型不純物がドープされていてもよい。しかし、チャネル３２は半導体層３０内に形成されるため、キャリアがチャネル内で不純物により散乱される可能性があり、オン抵抗が増加する。よって半導体層３０の不純物は低濃度であるか、もしくは不純物を含まない方がよい。
【００５２】
実施例３では、半導体層３０としてＧａＮを用いているが、ＩｎＧａＮを用いてもよい。ＩｎＧａＮのバンドギャップはＡｌＧａＮとＧａＮのバンドギャップよりも小さいため、エネルギーバンドが曲げられ、半導体層３０に量子井戸が形成される。この量子井戸部がチャネルとなるため、半導体層３０の不純物は低濃度であるか、もしくは不純物を含まない方がよりオン抵抗が低くなる。
【００５３】
実施例３では、ｎ- 型層３１として不純物が含まれていない真性のＡｌＧａＮを用いているが、ｎ型不純物がドープされていてもよい。その場合、ｎ- 型層３１が電子供給層として働くため、オン抵抗がより低くなる。ただし、ノーマリオフ特性を得るためには、ｎ- 型層３１が空乏化されるよう、半導体層３０もしくはｎ- 型層３１の膜厚を実施例３での膜厚よりもさらに薄くしなければならない。
【００５４】
いずれの実施例でもゲートは絶縁ゲート構造を用いたが、ショットキーゲート構造を用いてもよい。ショットキーゲート構造を用いた場合は、絶縁ゲート構造と比べて、しきい値電圧が下がる。
【００５５】
実施例１または実施例２において、ｎ- 型層１４にはＧａＮにかえてＡｌＧａＮを用いてもよい。この場合、ｎ- 型層１４のバンドギャップがｐ型層１２のバンドギャップより大きいため、ｐ型層１２とｎ- 型層１４の境界付近であってｐ型層１２の領域内に量子井戸が形成される。電界効果トランジスタがオンの時、この量子井戸部がチャネルとなり、２次元電子ガスが形成される。そのため、オン抵抗は低くなる。
【００５６】
実施例１又は実施例３において、ｐ型層１２にはＧａＮにかえてＩｎＧａＮを用いてもよい。ＩｎＧａＮのバンドギャップは、ＧａＮやＡｌＧａＮのバンドギャップより小さいため、上記の場合と同様に、ｐ型層１２とｎ- 型層１４の境界付近であってｐ型層１２の領域内に量子井戸が形成される。よってオン抵抗は低くなる。
【００５７】
実施例１または実施例２では、ｎ- 型層１４はｎ型不純物としてＳｉが低濃度にドープされたＧａＮを用いているが、ＧａＮはノンドープでも低濃度のｎ型を示すので、ｎ- 型層１４にＳｉをドープしなくてもよい。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、トランジスタなどの電子デバイスに用いることができる。
【図面の簡単な説明】
【００５９】
【図１】実施例１の電界効果トランジスタの断面図。
【図２】実施例２の電界効果トランジスタの断面図。
【図３】実施例３の電界効果トランジスタの断面図。
【図４】実施例１の電界効果トランジスタの製造工程を示す図。
【図５】実施例１の電界効果トランジスタの製造工程を示す図。
【図６】実施例１の電界効果トランジスタの製造工程を示す図。
【図７】実施例１の電界効果トランジスタの製造工程を示す図。
【図８】実施例２の電界効果トランジスタの製造工程を示す図。
【図９】実施例２の電界効果トランジスタの製造工程を示す図。
【図１０】従来例による半導体装置。
【符号の説明】
【００６０】
１０：ｎ+ 型ドレイン層
１１：ｎ型層
１２：ｐ型層
１３：ｎ型層
１４：ｎ- 型層
１５：ｎ+ 型ソース層
１６：ゲート絶縁層
１７：ソース電極
１８：ゲート電極
１９：ドレイン電極
２０：チャネル
２１：ｎ型層
３０：半導体層
３１：ｎ- 型層
３２：チャネル  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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