(57)【要約】【課題】イコライザ回路を有する多層プリント配線板において、イコライザ回路の働きを十分に発揮させる。【解決手段】最外層に形成された配線にイコライザ回路が接続されているとともに、イコライザ回路の直下に絶縁層を介して内層プレーン層が設けられている多層プリント配線板において、イコライザ回路は、角形チップ固定抵抗器１〜５、積層セラミックコンデンサ６及び積層チップインダクタ７から構成されており、角形チップ固定抵抗器１〜５、積層セラミックコンデンサ６及び積層チップインダクタ７は実装パッドに実装されている。また、イコライザ回路のインピーダンスが、前記イコライザ回路に接続されている前記配線の特性インピーダンスに整合されている。さらに、イコライザ回路の直下の内層プレーン層には、実装パッドの直下に該当する箇所に、端部が前記実装パッドの端から０．２ｍｍ以上の箇所に位置するくり抜き部が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
最外層に形成された配線に実装パッドが接続されており、実装パッドに角形チップ固定抵抗器、積層セラミックコンデンサ及び積層チップインダクタが実装されることによりイコライザ回路が構成されているとともに、イコライザ回路の直下に絶縁層を介して内層プレーン層が設けられている多層プリント配線板であって、以下の（１）〜（４）に記載の構成を有することを特徴とする多層プリント配線板。
（１）前記絶縁層として、ガラス繊維基材（ＦＲ−４）、または、１ＧＨｚにおける誘電正接が０．００５以下のガラス繊維基材を使用している。
（２）前記絶縁層の厚みが０．２ｍｍ以上である。
（３）前記イコライザ回路のインピーダンスが、前記配線の特性インピーダンスに整合されている。
（４）前記内層プレーン層の前記実装パッドの直下に該当する箇所には、くり抜き部が設けられており、前記くり抜き部の端部は、前記実装パッドの端から前記実装パッドの外側に向けて０．２ｍｍ以上となる箇所に位置するよう、設けられている。
【請求項２】
前記イコライザ回路に入力された信号の、直流成分から所望の上限周波数の交流成分までを一様に増幅するアンプが前記イコライザ回路の後段に配置されていることを特徴とする請求項１に記載の多層プリント配線板。
【請求項３】
前記アンプの後段にコモン電圧調整回路が設けられていることを特徴とする請求項２に記載の多層プリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、イコライザ回路を有する多層プリント配線板であって、詳しくは、このイコライザ回路の働きを十分に発揮させることのできる多層プリント配線板に関する。
【背景技術】
【０００２】
近年、ＩＣ間や伝送装置間のデータ伝送容量が急速に増加している。ＩＣや伝送装置を構成するドライバ回路とレシーバ回路とを電気的に接続する伝送媒体において、伝送信号の周波数が高くなるほど伝送信号の減衰が増大するため、レシーバ回路で信号を正確に受信できなくなるという問題が生じる。
【０００３】
この問題を解決するための技術として、ドライバ回路側で送信信号波形の一部の振動振幅を強調しておく損失補償方式（プリエンファシス方式ともいう。特許文献１参照）という方式がある。この方式は、データ伝送速度や伝送距離、誘電体材料定数などで決定される伝送路の損失量を予め見積もっておき、ドライバ回路側で損失分を増幅した信号を送信することで、レシーバ回路の受信信号波形を補償する方式である。
【０００４】
一方、レシーバ回路側にて受信信号波形を改善する方式として、伝送路における損失の周波数特性をハイパスフィルタ（このための回路を、特にイコライザ回路という場合がある）により補償することで受信信号波形を改善する方式がある（特許文献２参照）。
【０００５】
【特許文献１】特開２００４−２２８６１３号公報
【特許文献２】特開２００３−１６８９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プリント配線板における信号伝送において、前記の技術、すなわち、プリエンファシス方式や、イコライザ回路による損失補償を適用することは極めて有効である。しかし、プリエンファシス方式の場合は専用のデバイスが必要となり、このデバイスを実装するためのスペースが必要となり、プリント配線板の大きさの増大や、他の部品の実装密度低下という問題を招く。また、送信信号の振幅を増幅するために、消費電力が増加することや、不要電磁輻射が増大することにより、その他の部品の動作や、プリント配線板の伝送線路を流れる伝送信号に悪影響を及ぼすという問題がある。
【０００７】
一方、イコライザ回路による損失補償を採用した場合は、専用のデバイスは不要である。また、抵抗、コイル及びコンデンサという受動素子により回路を構成することができるので、上述の消費電力の増大や不要電磁輻射の増大という問題は解消される。
【０００８】
ここで、プリント配線板においては伝送線路の特性インピーダンスを特定の値（例えば５０Ω）に設定していることが多い。このようなプリント配線板にイコライザ回路を導入する場合は、イコライザ回路のインピーダンスをこの伝送線路の特性インピーダンスに整合させる必要がある。
【０００９】
イコライザ回路を設計する際、抵抗値、コイルのインダクタンス及びコンデンサのキャパシタンスを適宜設定することにより、イコライザ回路と配線とのインピーダンス整合は容易に行うことができる。
【００１０】
しかし、イコライザ回路を構成する部品がチップ形状であり、この部品が実装パッドに実装されており、かつ、プリント配線板が多層構造であって、このイコライザ回路の直下に絶縁層を介して内層プレーン層が設けられている場合、実装パッドと内層プレーン層との間に寄生容量が生じる。すると、実装パッドにおいて信号の損失が発生する。従って、多層プリント配線板にイコライザ回路を導入する際は、このような多層構造に起因する影響も考慮する必要がある。
【００１１】
そこで、本発明は、イコライザ回路を有する多層プリント配線板において、このイコライザ回路の働きを十分に発揮させることのできる多層プリント配線板を得ることを課題とする。
【課題を解決するための手段】
【００１２】
この課題解決のための請求項１に記載の発明は、最外層に形成された配線に実装パッドが接続されており、実装パッドに角形チップ固定抵抗器、積層セラミックコンデンサ及び積層チップインダクタが実装されることによりイコライザ回路が構成されているとともに、イコライザ回路の直下に絶縁層を介して内層プレーン層が設けられている多層プリント配線板であって、以下の（１）〜（４）に記載の構成を有することを特徴とする。
【００１３】
（１）絶縁層として、ガラス繊維基材（ＦＲ−４）、または、１ＧＨｚにおける誘電正接が０．００５以下のガラス繊維基材を使用している。
（２）絶縁層の厚みが０．２ｍｍ以上である。
（３）イコライザ回路のインピーダンスが、配線の特性インピーダンスに整合されている。
（４）内層プレーン層の実装パッドの直下に該当する箇所には、くり抜き部が設けられており、このくり抜き部の端部は、実装パッドの端から実装パッドの外側に向けて０．２ｍｍ以上となる箇所に位置するよう、設けられている。
【００１４】
請求項２に記載の発明は、イコライザ回路に入力された信号の、直流成分から所望の上限周波数の交流成分までを一様に増幅するアンプがイコライザ回路の後段に配置されている請求項１に記載の多層プリント配線板である。
【００１５】
請求項３に記載の発明は、アンプの後段にコモン電圧調整回路が設けられている請求項２に記載の多層プリント配線板である。
【発明の効果】
【００１６】
請求項１に記載の多層プリント配線板は、絶縁層として、ガラス繊維基材（ＦＲ−４）、または、１ＧＨｚにおける誘電正接が０．００５以下のガラス繊維基材を使用していることにより、また、絶縁層の厚みを０．２ｍｍ以上とすることにより、さらには、内層プレーン層の実装パッドの直下に該当する箇所にくり抜き部が設けられていることにより、電極パッドと内層プレーン層との間に生じる寄生容量を小さくさせることができる。
【００１７】
特に、くり抜き部の端部を実装パッドの端から前記実装パッドの外側に向けて０．２ｍｍ以上となる箇所に位置するよう設けることにより、電極パッドと内層プレーン層との間に生じる寄生容量を、実用上無視しうるほどに小さくさせることができる。
【００１８】
また、イコライザ回路のインピーダンスが配線の特性インピーダンスに整合されていることにより、イコライザ回路を通過する信号の損失を抑制することができる。
【００１９】
従って、請求項１に記載の多層プリント配線板は、上記の（１）から（４）に記載の構成とすることにより、この多層プリント配線板に構成されているイコライザ回路の働きを十分に発揮させることができる。
【００２０】
請求項２に記載の多層プリント配線板は、請求項１に記載の多層プリント配線板において、イコライザ回路に入力された信号の、直流成分から所望の上限周波数の交流成分までを一様に増幅するアンプをイコライザ回路の後段に配置することにより、イコライザ回路を通過した信号の振幅減少分を補償し、信号の振幅を入力信号の振幅まで増幅し、入力波形を再現させることができる。
【００２１】
請求項２に記載の多層プリント配線板において、前述のアンプからの出力信号は０Ｖ基準の信号であるため、このアンプの後段にコモン電圧が０Ｖよりも大きなレシーバーがある場合は、アンプからの出力信号をレシーバーの入力に合わせる必要がある。そこで、請求項３に記載の多層プリント配線板は、請求項２に記載のプリント配線板において、前記アンプの後段にコモン電圧調整回路が設けられていることにより、接続されたレシーバー側の入力規格に、アンプからの出力信号のコモン電圧レベルを合わせることができる。
【発明を実施するための最良の形態】
【００２２】
以下に本発明の実施形態を説明する。図１は本発明の多層プリント配線板であって、この多層プリント配線板に設けられたイコライザ回路を多層プリント配線板の上面から見た図である。詳しくは、この多層プリント配線板は、最外層に形成された配線８及び１０にイコライザ回路が接続されているとともに、このイコライザ回路の直下に、絶縁層（図示せず）を介して内層プレーン層（図示せず）が設けられている。
【００２３】
この多層プリント配線板は、基材として、ガラス繊維基材（ＦＲ−４）、または、１ＧＨｚにおける誘電正接が０．００５以下のガラス繊維基材を使用することができる。また、イコライザ回路の直下の絶縁層の厚みは０．２ｍｍ以上とする。
【００２４】
図１を参照すると、このイコライザ回路は、角形チップ固定抵抗器１、２、３、４及び５と、積層セラミックコンデンサ６と、積層チップインダクタ７と、から構成されている。また、角形チップ固定抵抗器２及び３と、積層セラミックコンデンサ６とは、配線９に接続されている。さらに、角形チップ固定抵抗器４及び５は、それぞれ配線１２及び１１により積層チップインダクタ７に接続されている。さらに、これら角形チップ固定抵抗器１、２、３、４及び５と、積層セラミックコンデンサ６と、積層チップインダクタ７とは、実装パッドに実装されている。
【００２５】
なお、図１では、配線８〜１２はクロスハッチングを付して記載している。また、以下の記載においては、次に記載の記号で記載する場合がある。
角形チップ固定抵抗器１：Ｒ１
角形チップ固定抵抗器２：Ｒ２
角形チップ固定抵抗器３：Ｒ３
角形チップ固定抵抗器４：Ｒ４
角形チップ固定抵抗器５：Ｒ５
積層セラミックコンデンサ６：Ｃ
積層チップインダクタ７：Ｌ
【００２６】
このイコライザ回路のインピーダンスは、イコライザ回路に接続されている配線８及び１０の特性インピーダンスに整合されているものである。
【００２７】
図２は、図1のイコライザ回路の等価回路図である。このイコライザ回路は、角形チップ固定抵抗器Ｒ１〜Ｒ５と、積層セラミックコンデンサＣと、積層チップインダクタＬと、からなり、角形チップ固定抵抗器Ｒ１〜Ｒ５の抵抗値を適宜設定することにより、イコライザ回路に入力される信号の減衰量を設定している。
【００２８】
また、積層セラミックコンデンサＣのキャパシタンスと、積層チップインダクタＬのインダクタンスとを適宜設定することにより、イコライザ回路のインピーダンスと、配線８及び１０の特性インピーダンスとを整合させている。
【００２９】
図３は、イコライザ回路の直下に位置する内層プレーン層１３を、多層プリント配線板の上面から見た図である。この内層プレーン層１３とは、導体がプレーン状に形成されているものである。さらに、この内層プレーン層１３には、図1に示す各部品の直下に該当する箇所にくりぬき部１４が形成されている。ここでいうくりぬき部とは、内層プレーン層の導体が除去されているものである。
【００３０】
図４はくり抜き部１４の端部と、実装パッドの端との位置関係を示す図である。図４において、符号１５及び１６で示す二点鎖線で囲まれる領域は、それぞれ、角形チップ固定抵抗器４及び５と、積層チップインダクタ７を実装するための実装パッドの端を示し、さらに、角形チップ固定抵抗器２及び３と、積層セラミックコンデンサ６を実装するための実装パッドの端を示す。このくり抜き部１４は、その端部が実装パッドの端から０．２ｍｍ以上となるように、すなわち、図４の領域１５及び領域１６の二点鎖線から０．２ｍｍ以上大きくなるよう設ける。
【００３１】
本発明の多層プリント配線板は、イコライザ回路の後段に、直流から所望の上限周波数まで一様の増幅が可能なアンプを配置してもよい。このことにより、配線での損失で減衰した信号の振幅を入力信号の振幅まで増幅し、入力波形を再現することができる。
【００３２】
また、さらに、アンプ後の信号は０Ｖ基準の信号となっているために、接続されるレシーバー側の入力規格に信号のコモン電圧レベルを合わせるためのコモン電圧調整回路を配置してもよい。
【００３３】
このとき、イコライザ回路は、０６０３サイズの表面実装チップ部品を使用した場合、実装面積は１．８ｍｍ×１．８ｍｍまで小さくでき、部品自身が持っている寄生容量による損失を小さくすることができる。
【００３４】
アンプから出力された直後の信号は、０レベル基準となっているため、例えばＬＶＰＷＣＬ２Ｖ、ＬＶＤＳ１．２５Ｖなどのレシーバーの入力規格に対して、コモン電圧をあわせる必要がある場合、コモン電圧調整回路を配置する。５０Ω配線のとき、供給電圧5VでＲ１＝１２５Ω、Ｒ２＝８３Ωとすると、コモン電圧２Ｖを取り出すことができる。
【実施例】
【００３５】
配線８及び１０の特性インピーダンスが５０Ωで、−１０ｄＢの減衰特性を持つ伝送線路では、角形チップ固定抵抗器Ｒ１〜Ｒ５の抵抗値と、積層セラミックコンデンサＣのキャパシタンスと、積層チップインダクタＬのインダクタンスとを下記の通りに設定し、また、くり抜き部１４の端部を実装パッドの端から実装パッドの外側に向けて０．２ｍｍ以上となる箇所に位置するよう設けた。
Ｒ１＝５１Ω
Ｒ２＝６．２Ω
Ｒ３＝１００Ω
Ｒ４＝４３０Ω
Ｒ５＝２４Ω
Ｃ＝１ｐＦ
Ｌ＝２．７ｎＨ
【００３６】
その結果、イコライザ回路のインピーダンスと配線８及び１０の特性インピーダンスとが整合し、実装パッドと内層プレーン層との間の寄生容量が小さくなり、イコライジング回路の機能が十分に発揮された。
【図面の簡単な説明】
【００３７】
【図１】イコライザ回路を多層プリント配線板の上面から見た図。
【図２】イコライザ回路の等価回路図。
【図３】内層プレーン層を多層プリント配線板の上面から見た図。
【図４】くり抜き部の端部と、実装パッドの端との位置関係を示す図。
【符号の説明】
【００３８】
１  角形チップ固定抵抗器
２  角形チップ固定抵抗器
３  角形チップ固定抵抗器
４  角形チップ固定抵抗器
５  角形チップ固定抵抗器
６  積層セラミックコンデンサ
７  積層チップインダクタ
８  配線
９  配線
１０  配線
１１  配線
１２  配線
１３  内層プレーン層
１４  くりぬき部
１５  領域
１６  領域
【図１】
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【図２】
2007227457.tif 000004
【図３】
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【図４】
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