(57)【要約】【課題】イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置は、シリコン基板１にチャネル領域３を挟むように形成された一対のソース／ドレイン領域４と、チャネル領域３上にゲート絶縁膜５を介して形成されたゲート電極６とを備えている。そして、ゲート電極６は、金属含有層７と、金属含有層７上に形成された金属含有層９と、金属含有層７と金属含有層９との間に形成されたポリシリコン層８とを含む。【選択図】図１
2007227694.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の主表面にチャネル領域を挟むように形成された一対のソース／ドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート電極は、第１金属含有層と、前記第１金属含有層上に形成された第２金属含有層と、前記第１金属含有層と前記第２金属含有層との間に形成された中間層とを含む、半導体装置。
【請求項２】
前記第１金属含有層は、前記ゲート絶縁膜の表面を部分的に覆うように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第２金属含有層は、前記中間層の表面を部分的に覆うように形成されており、
前記第１金属含有層の形成領域と前記第２金属含有層の形成領域とは、平面的に見て、前記ゲート絶縁膜の表面に対して平行な方向に互いにずれている、請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記第２金属含有層上に形成された半導体層をさらに含み、
前記第１金属含有層および前記第２金属含有層は、前記ゲート電極の前記ゲート絶縁膜との界面近傍に配置されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体領域の主表面上に、ゲート絶縁膜を介して、第１金属含有層と、中間層と、第２金属含有層とを順次形成することにより、ゲート電極を形成する工程と、
前記ゲート電極の上方側から不純物をイオン注入する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート電極を備えた半導体装置として、ＭＯＳトランジスタが知られている（たとえば、特許文献１参照）。上記特許文献１には、シリコン基板（チャネル領域）上に、ゲート絶縁膜を介してポリシリコン層からなるゲート電極が形成されたＭＯＳトランジスタが開示されている。上記特許文献１に開示された従来のＭＯＳトランジスタでは、ＭＯＳトランジスタの製造工程において、ゲート電極の上方側からゲート電極（ポリシリコン層）に不純物をイオン注入することによって、ソース／ドレイン領域が形成されるとともに、ゲート電極に導電性が付与される。
【０００３】
【特許文献１】特開２００４−１４６７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示された従来のＭＯＳトランジスタでは、ソース／ドレイン領域の形成およびゲート電極に導電性を付与するためのイオン注入工程の際に、十分に低いエネルギでイオン注入を行わないと、不純物イオンがゲート電極下に位置するゲート絶縁膜を突き抜けてシリコン基板（チャネル領域）にまで達する場合がある。このため、ゲート絶縁膜が損傷することによりリーク電流が発生するとともに、ゲート絶縁膜とシリコン基板との界面に界面準位が形成されることにより電子やホールの移動度が低下するという不都合が生じる。その結果、ＭＯＳトランジスタ（半導体装置）の電気的特性が低下するという問題点がある。さらに、チャネル領域の不純物濃度が変化することによりしきい値電圧が意図しない値に変動するという問題点が生じる。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供することである。
【０００６】
この発明のもう１つの目的は、イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の第１の局面による半導体装置は、半導体領域の主表面にチャネル領域を挟むように形成された一対のソース／ドレイン領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えている。そして、ゲート電極は、第１金属含有層と、第１金属含有層上に形成された第２金属含有層と、第１金属含有層と第２金属含有層との間に形成された中間層とを含む。
【０００８】
この第１の局面による半導体装置では、上記のように、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極を、第１金属含有層と、第１金属含有層上に形成された第２金属含有層とを含むように構成することによって、半導体装置の製造工程において、ソース／ドレイン領域の形成時などに、ゲート電極の上方側からゲート電極に不純物をイオン注入する場合に、不純物イオンのゲート絶縁膜側への進行を第２金属含有層により妨げることができる。さらに、不純物イオンが第２金属含有層を通過した場合には、その不純物イオンのゲート絶縁膜側への進行を第１金属含有層により妨げることができる。このため、イオン注入時にゲート絶縁膜まで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜が損傷するのを抑制することができるので、ゲート絶縁膜を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜と半導体領域（チャネル領域）との界面に界面準位が形成されるのを抑制することができるので、チャネル領域における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因する半導体装置の電気的特性の低下を抑制することができる。また、ゲート絶縁膜を突き抜けた不純物イオンが半導体領域（チャネル領域）にまで達するのを抑制することができるので、チャネル領域の不純物濃度が変化することに起因して、半導体装置（トランジスタ）のしきい値電圧が意図しない値に変動するのを抑制することができる。
【０００９】
上記第１の局面による半導体装置において、好ましくは、第１金属含有層は、ゲート絶縁膜の表面を部分的に覆うように形成されている。このように構成すれば、第１金属含有層がゲート絶縁膜の全面を覆うように形成される場合に比べて、第１金属含有層とゲート絶縁膜および半導体領域（チャネル領域）との間に働く応力を小さくすることができる。これにより、第１金属含有層とゲート絶縁膜および半導体領域（チャネル領域）との間に働く応力が大きくなることに起因して、チャネル領域における電子移動度が低下するのを抑制することができる。
【００１０】
この場合、好ましくは、第２金属含有層は、中間層の表面を部分的に覆うように形成されており、第１金属含有層の形成領域と第２金属含有層の形成領域とは、平面的に見て、ゲート絶縁膜の表面に対して平行な方向に互いにずれている。このように構成すれば、半導体装置の製造工程において、ゲート電極（中間層）に導電性を付与するためにゲート電極の上方側から中間層に不純物をイオン注入する場合に、容易に、第２金属含有層の形成領域以外の領域を介して、中間層にまで不純物イオンを拡散させることができる。この場合、第１金属含有層の形成領域と第２金属含有層の形成領域とを、平面的に見て、ゲート絶縁膜の表面に対して平行な方向に互いにずらすことによって、第２金属含有層の形成領域以外の領域を不純物イオンが通過したとしても、第２金属含有層の形成領域からゲート絶縁膜の表面に対して平行な方向にずれた領域に形成された第１金属含有層により、不純物イオンのゲート絶縁膜側への進行を容易に妨げることができる。
【００１１】
上記第１の局面による半導体装置において、好ましくは、ゲート電極は、第２金属含有層上に形成された半導体層をさらに含み、第１金属含有層および第２金属含有層は、ゲート電極のゲート絶縁膜との界面近傍に配置されている。このように構成すれば、半導体層を含むゲート電極において、第１金属含有層のみをゲート電極のゲート絶縁膜との界面近傍に配置する場合に比べて、ゲート電極のゲート絶縁膜との界面近傍の実効的な金属密度を大きくすることができるので、半導体層を含むゲート電極の空乏化を抑制することができる。
【００１２】
この発明の第２の局面による半導体装置の製造方法は、半導体領域の主表面上に、ゲート絶縁膜を介して、第１金属含有層と、中間層と、第２金属含有層とを順次形成することにより、ゲート電極を形成する工程と、ゲート電極の上方側から不純物をイオン注入する工程とを備えている。
【００１３】
この第２の局面による半導体装置の製造方法では、上記のように、半導体領域の主表面上にゲート絶縁膜を介してゲート電極を形成する際に、第１金属含有層と、中間層と、第２金属含有層とを順次形成することによって、ゲート電極の上方側から不純物をイオン注入する際に、不純物イオンのゲート絶縁膜側への進行を第２金属含有層により妨げることができる。さらに、不純物イオンが第２金属含有層を通過した場合には、その不純物イオンのゲート絶縁膜側への進行を第１金属含有層により妨げることができる。このため、ゲート絶縁膜にまで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜が損傷するのを抑制することができるので、ゲート絶縁膜を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜と半導体領域（チャネル領域）との界面に界面準位が形成されるのを抑制することができるので、チャネル領域における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因する半導体装置の電気的特性の低下を抑制することができる。また、ゲート絶縁膜を突き抜けた不純物イオンが半導体領域（チャネル領域）にまで達するのを抑制することができるので、チャネル領域の不純物濃度が変化することに起因して、半導体装置（トランジスタ）のしきい値電圧が意図しない値に変動するのを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
図１は、本発明の一実施形態によるｎチャネルＭＯＳトランジスタの構造を示した断面図である。まず、図１を参照して、本実施形態によるｎチャネルＭＯＳトランジスタの構造について説明する。
【００１６】
本実施形態では、図１に示すように、ｐ型のシリコン基板１の所定領域に、ＳｉＯ２膜からなる素子分離膜２が形成されている。この素子分離膜２は、本実施形態のｎチャネルＭＯＳトランジスタと、そのｎチャネルＭＯＳトランジスタ以外の他の半導体素子（図示せず）とを分離するために設けられている。また、シリコン基板１には、ｐ型のチャネル領域３を挟むように、一対のｎ型のソース／ドレイン領域４が形成されている。このソース／ドレイン領域４は、ｎ型高濃度不純物領域４ａと、ｎ型高濃度不純物領域４ａよりも低い不純物濃度を有するｎ型低濃度不純物領域４ｂとを含んでいる。なお、シリコン基板１は、本発明の「半導体領域」の一例である。
【００１７】
また、チャネル領域３上には、約６ｎｍ以下の厚みを有するＳｉＯ２膜からなるゲート絶縁膜５を介して、ゲート電極６が形成されている。そして、チャネル領域３およびソース／ドレイン領域４と、ゲート絶縁膜５と、ゲート電極６とによって、ｎチャネルＭＯＳトランジスタが構成されている。
【００１８】
ここで、本実施形態では、ゲート電極６は、ＴａＮを含む金属含有層７および９と、ｎ＋型のポリシリコン層８、１０および１１とを含んでいる。また、本実施形態のゲート電極６は、金属含有層７および９が、ゲート電極６のゲート絶縁膜５との界面近傍に配置されるように構成されている。なお、金属含有層７および９は、それぞれ、本発明の「第１金属含有層」および「第２金属含有層」の一例であり、ポリシリコン層８は、本発明の「中間層」の一例である。また、ポリシリコン層１０および１１は、本発明の「半導体層」の一例である。
【００１９】
本実施形態のゲート電極６の具体的な構造としては、金属含有層７は、ゲート絶縁膜５上に約２．５ｎｍ以下の小さい平均膜厚（成膜時）で形成されているとともに、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されている。また、ポリシリコン層８は、金属含有層７上に約１０ｎｍの厚みで形成されているとともに、金属含有層７の隣接するドット間の領域を介してゲート絶縁膜５の表面に接触するように形成されている。
【００２０】
また、金属含有層９は、ポリシリコン層８上に約２．５ｎｍ以下の小さい平均膜厚（成膜時）で形成されているとともに、ポリシリコン層８の表面を部分的に覆うようにドット状に形成されている。なお、本実施形態では、下側の金属含有層７の形成領域（ドットが位置する領域）と上側の金属含有層９の形成領域（ドットが位置する領域）とは、平面的に見て、ゲート絶縁膜５の表面に対して平行な方向に互いにずれている。また、ポリシリコン層１０は、金属含有層９上に約１０ｎｍの厚みで形成されているとともに、金属含有層９の隣接するドット間の領域を介してポリシリコン層８の表面に接触するように形成されている。また、ポリシリコン層１１は、ポリシリコン層１０上に約１００ｎｍの厚みで形成されている。
【００２１】
また、ソース／ドレイン領域４のｎ型低濃度不純物領域４ｂ上には、ゲート絶縁膜５およびゲート電極６の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜１２が形成されている。
【００２２】
本実施形態では、上記のように、チャネル領域３上にゲート絶縁膜５を介して形成されるゲート電極６を、金属含有層７と、金属含有層７上に形成された金属含有層９とを含むように構成することによって、ｎチャネルＭＯＳトランジスタの製造工程において、ソース／ドレイン領域４の形成のため、および、ゲート電極６のポリシリコン層８、１０および１１に導電性を付与するために、ゲート電極６の上方側からゲート電極６に不純物をイオン注入する場合に、不純物イオンのゲート絶縁膜５側への進行を上側の金属含有層９により妨げることができる。さらに、不純物イオンが金属含有層９を通過した場合には、その不純物イオンのゲート絶縁膜５側への進行を下側の金属含有層７により妨げることができる。このため、ゲート絶縁膜５にまで達する不純物イオンの量を少なくすることができるので、不純物イオンがゲート絶縁膜５を突き抜けるのを抑制することができる。これにより、ゲート絶縁膜５が損傷するのを抑制することができるので、ゲート絶縁膜５を介してリーク電流が流れるのを抑制することができる。また、ゲート絶縁膜５とシリコン基板１との界面に界面準位が形成されるのを抑制することができるので、チャネル領域３における電子移動度が低下するのを抑制することができる。その結果、イオン注入を行うことに起因するｎチャネルＭＯＳトランジスタの電気的特性の低下を抑制することができる。また、ゲート絶縁膜５を突き抜けた不純物イオンがシリコン基板１にまで達するのを抑制することができるので、チャネル領域３の不純物濃度が変化することに起因して、ｎチャネルＭＯＳトランジスタのしきい値電圧が意図しない値に変動するのを抑制することができる。
【００２３】
また、本実施形態では、上記のように、下側の金属含有層７を、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成することによって、金属含有層７がゲート絶縁膜５の全面を覆うように形成される場合に比べて、金属含有層７とゲート絶縁膜５およびシリコン基板１との間に働く応力を小さくすることができる。これにより、金属含有層７とゲート絶縁膜５およびシリコン基板１との間に働く応力が大きくなることに起因して、チャネル領域３における電子移動度が低下するのを抑制することができる。
【００２４】
また、本実施形態では、上記のように、上側の金属含有層９を、ポリシリコン層８の表面を部分的に覆うようにドット状に形成することによって、ｎチャネルＭＯＳトランジスタの製造工程において、ゲート電極６（ポリシリコン層８）に導電性を付与するためにゲート電極６の上方側からポリシリコン層８に不純物をイオン注入する場合に、容易に、金属含有層９の隣接するドット間の領域を介して、ポリシリコン層８にまで不純物イオンを拡散させることができる。この場合、下側の金属含有層７の形成領域（ドットが位置する領域）と上側の金属含有層９の形成領域（ドットが位置する領域）とを、平面的に見て、ゲート絶縁膜５の表面に対して平行な方向に互いにずらすことによって、上側の金属含有層９のドット間の領域を不純物イオンが通過したとしても、上側の金属含有層９の形成領域からゲート絶縁膜５の表面に対して平行な方向にずれた領域に形成された下側の金属含有層７により、不純物イオンのゲート絶縁膜５側への進行を容易に妨げることができる。
【００２５】
また、本実施形態では、上記のように、金属含有層７および９を、ゲート電極６のゲート絶縁膜５との界面近傍に配置することによって、ポリシリコン層のみをゲート電極６のゲート絶縁膜５との界面近傍に配置する場合に比べて、ゲート電極６のゲート絶縁膜５との界面近傍の金属密度を大きくすることができるので、ゲート電極６の空乏化を抑制することができる。
【００２６】
図２〜図８は、本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。次に、図１〜図８を参照して、本実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスについて説明する。
【００２７】
まず、図２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型のシリコン基板１の素子分離膜２が形成される領域を除去する。この後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、上記したシリコン基板１の除去された領域に、ＳｉＯ２膜からなる素子分離膜２を埋め込む。
【００２８】
次に、ＣＶＤ法を用いて、全面上に、約６ｎｍ以下の厚みを有するＳｉＯ２膜からなるゲート絶縁膜５を形成する。この後、本実施形態では、ＣＶＤ法を用いて、ゲート絶縁膜５上に、ＴａＮを含む金属含有層７を約２．５ｎｍ以下の小さい平均膜厚（成膜時）で形成する。この際、金属含有層７は、その平均膜厚（約２．５ｎｍ以下）が小さいため、層状には堆積されない。このため、金属含有層７は、ゲート絶縁膜５上に部分的に形成されると考えられる。
【００２９】
次に、図３に示すように、ＣＶＤ法を用いて、金属含有層７上に、約１０ｎｍの厚みを有するアモルファスシリコン層８ａを形成する。ここで、ゲート絶縁膜５上に部分的に形成された金属含有層７は、上記したアモルファスシリコン層８ａを形成するためのＣＶＤ工程や、後述する不純物を電気的に活性化させるための熱処理工程や、その他の工程において与えられる熱によって、ドット状に凝集すると考えられる。したがって、金属含有層７上のアモルファスシリコン層８ａは、金属含有層７の隣接するドット間の領域を介してゲート絶縁膜５の表面に接触するように形成される。
【００３０】
次に、本実施形態では、図４に示すように、ＣＶＤ法を用いて、アモルファスシリコン層８ａ上に、ＴａＮを含む金属含有層９を約２．５ｎｍ以下の小さい平均膜厚（成膜時）で形成する。この際、金属含有層９は、その平均膜厚（約２．５ｎｍ以下）が小さいため、上記した金属含有層７の形成時と同様、アモルファスシリコン層８ａ上に部分的に形成されると考えられる。続いて、ＣＶＤ法を用いて、金属含有層９上に、約１０ｎｍの厚みを有するアモルファスシリコン層１０ａを形成する。この際、上記したアモルファスシリコン層８ａの形成時と同様、金属含有層９がドット状に凝集すると考えられるので、金属含有層９上のアモルファスシリコン層１０ａは、金属含有層９の隣接するドット間の領域を介してアモルファスシリコン層８ａの表面に接触するように形成される。また、上側の金属含有層９の形成領域（ドットが位置する領域）は、平面的に見て、下側の金属含有層７の形成領域（ドットが位置する領域）からゲート絶縁膜５の表面に対して平行な方向にずれると考えられる。また、アモルファスシリコン層８ａとアモルファスシリコン層１０ａとの間には、ＴＥＭ（透過型電子顕微鏡）により観察することが可能な界面が形成される。
【００３１】
次に、図５に示すように、ＣＶＤ法を用いて、アモルファスシリコン層１０ａ上に、約１００ｎｍの厚みを有するアモルファスシリコン層１１ａを形成する。なお、アモルファスシリコン層１０ａとアモルファスシリコン層１１ａとの間には、ＴＥＭにより観察することが可能な界面が形成される。この後、フォトリソグラフィ技術を用いて、アモルファスシリコン層１１ａ上の所定領域に、レジスト１３を形成する。
【００３２】
次に、図６に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、レジスト１３をマスクとして、アモルファスシリコン層１１ａ、アモルファスシリコン層１０ａ、金属含有層９、アモルファスシリコン層８ａ、金属含有層７およびゲート絶縁膜５をエッチングする。この後、レジスト１３を除去する。
【００３３】
次に、図７に示すように、ＣＶＤ法を用いて、全面を覆うように、約１０ｎｍの厚みを有するＳｉＯ２膜１４を形成する。このＳｉＯ２膜１４は、後述するイオン注入工程において、ゲート絶縁膜５のエッジ部近傍のダメージを抑制する機能を有する。この後、シリコン基板１の上面側からｎ型の不純物であるリン（Ｐ）を低濃度でイオン注入する。これにより、シリコン基板１に、ｐ型のチャネル領域（ゲート絶縁膜５の下方の領域）３を挟むように、一対のｎ型低濃度不純物領域４ｂが形成される。また、アモルファスシリコン層１１ａ、１０ａおよび８ａに、リンイオンが導入される。
【００３４】
この際、本実施形態では、金属含有層９がポリシリコン層８の表面を部分的に覆うようにドット状に形成されているので、金属含有層９の隣接するドット間の領域を介して、アモルファスシリコン層８ａにリンイオンを導入することができる。また、下側の金属含有層７の形成領域（ドットが位置する領域）と上側の金属含有層９の形成領域（ドットが位置する領域）とが、平面的に見て、ゲート絶縁膜５の表面に対して平行な方向に互いにずれているので、ゲート絶縁膜５側に進行するリンイオンが上側の金属含有層９の隣接するドット間の領域を通過したとしても、そのリンイオンのゲート絶縁膜５側への進行を下側の金属含有層７により妨げることができる。これにより、ゲート絶縁膜５にまで達するリンイオンの量を少なくすることができるので、リンイオンがゲート絶縁膜５を突き抜けるのを抑制することができる。
【００３５】
次に、図８に示すように、ＣＶＤ法を用いて、全面を覆うようにＳｉＯ２膜（図示せず）を形成した後、エッチバックを行うことによって、アモルファスシリコン層１１ａ、アモルファスシリコン層１０ａ、金属含有層９、アモルファスシリコン層８ａ、金属含有層７およびゲート絶縁膜５の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜１２を形成する。この後、シリコン基板１の上面側からｎ型の不純物であるリン（Ｐ）を高濃度でイオン注入する。これにより、シリコン基板１に、ｐ型のチャネル領域３を挟むように、ｎ型高濃度不純物領域４ａとｎ型低濃度不純物領域４ｂとをそれぞれ含む一対のソース／ドレイン領域４が形成される。また、アモルファスシリコン層１１ａ、１０ａおよび８ａに、リンイオンが導入される。この際、本実施形態では、図７に示したイオン注入工程と同様、ゲート絶縁膜５にまで達するリンイオンの量を少なくすることができるので、リンイオンがゲート絶縁膜５を突き抜けるのを抑制することができる。
【００３６】
次に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理（約９５０℃、約２０秒間）を行うことによって、ソース／ドレイン領域４、アモルファスシリコン層８ａ、１０ａおよび１１ａに導入した不純物を電気的に活性化させる。また、この熱処理により、アモルファスシリコン層８ａ、１０ａおよび１１ａを結晶化させる。これにより、図１に示したように、ＴａＮを含む金属含有層７および９と、ｎ＋型のポリシリコン層８、１０および１１とを含むゲート電極６が形成される。このようにして、本実施形態によるｎチャネルＭＯＳトランジスタが形成される。
【００３７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３８】
たとえば、上記実施形態では、ｎチャネルＭＯＳトランジスタに本発明を適用する例を説明したが、本発明はこれに限らず、ｐチャネルＭＯＳトランジスタや、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを含むＣＭＯＳにも適用可能である。なお、ＣＭＯＳに本発明を適用する場合には、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのいずれか一方のゲート電極にのみ複数の金属含有層を設けてもよいし、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの両方のゲート電極に複数の金属含有層を設けてもよい。
【００３９】
また、上記実施形態では、２層の金属含有層を含むゲート電極について説明したが、本発明はこれに限らず、ゲート電極に３層以上の金属含有層を設けてもよい。
【００４０】
また、上記実施形態では、金属含有層を、ゲート電極のゲート絶縁膜との界面近傍に設けたが、本発明はこれに限らず、金属含有層を、ゲート電極のゲート絶縁膜との界面近傍以外の領域に設けてもよい。
【００４１】
また、上記実施形態では、金属含有層を、ゲート絶縁膜の表面を部分的に覆うようにドット状に形成したが、本発明はこれに限らず、金属含有層を、ドット状以外の形状でゲート絶縁膜の表面を部分的に覆うように形成してもよい。
【００４２】
また、上記実施形態では、ゲート絶縁膜の表面を部分的に覆うようにドット状の金属含有層を形成したが、本発明はこれに限らず、ゲート絶縁膜の全面を覆うように形成された金属含有層に、金属濃度が約５０％以上のメタルリッチシリサイド粒を分布させてもよいし、シリコンリッチシリサイドおよびシリコン粒を分布させてもよい。
【００４３】
また、上記実施形態では、ＣＶＤ法を用いて金属含有層を形成した後に、アモルファスシリコン層を形成するためのＣＶＤ工程や、不純物を電気的に活性化させるための熱処理工程や、その他の工程において与えられる熱を利用して、金属含有層をドット状に凝集させたが、本発明はこれに限らず、金属含有層を形成するためのＣＶＤ工程の際に形成条件を制御することにより、金属含有層をドット状に形成してもよい。また、ＣＶＤ法を用いて金属含有層を形成した後に引き続いて熱処理を行うことにより、金属含有層をドット状に形成してもよい。
【００４４】
また、上記実施形態では、ＴａＮを含む金属含有層を用いたが、本発明はこれに限らず、ＴａＮ以外の材料を含む金属含有層を用いてもよい。たとえば、ＴｉＳｉおよびＴａＳｉなどの金属シリサイドや、金属単体およびＴｉＮなどの金属窒化物などを含む金属含有層を用いてもよい。
【００４５】
また、上記実施形態では、ＳｉＯ２膜からなるゲート絶縁膜を用いたが、本発明はこれに限らず、ＳｉＯ２膜以外の膜からなるゲート絶縁膜を用いてもよい。ＳｉＯ２膜以外の膜としては、たとえば、ＨｆＯＸ膜、ＺｒＯ２膜、ＨｆＡｌＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＳｉＯ膜およびＨｆＮＯ膜などがある。
【００４６】
また、上記実施形態では、シリコン基板を用いたが、本発明はこれに限らず、シリコン基板以外の半導体基板を用いてもよい。たとえば、絶縁基板上にシリコン層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【００４７】
また、上記実施形態では、ゲート電極のゲート絶縁膜との界面に配置される下側の金属含有層（第１金属含有層）として、ＴａＮを含む金属含有層を用いたが、本発明はこれに限らず、ゲート電極のゲート絶縁膜との界面に配置される下側の金属含有層（第１金属含有層）として、金属濃度が約５０％以上の金属シリサイド粒を少なくとも含む金属含有層を用いてもよい。このように構成すれば、ゲート絶縁膜として高誘電率（Ｈｉｇｈ−ｋ）膜を用いる場合に、ゲート電極とゲート絶縁膜との界面で起こるゲート電極のフェルミレベルのピニングを抑制することができるので、ＭＯＳトランジスタのしきい値電圧の調節を容易に行うことができる。また、ゲート電極に含まれる金属含有層が金属シリサイド粒であるため、ＭＯＳトランジスタの製造工程において不純物をイオン注入してゲート電極のドーピングを行う場合に、ゲート電極の構成材料（シリコンリッチシリサイド、シリコン粒、粒状シリサイドおよび粒状シリコン）のグレインバウンダリを介しての不純物の拡散を効率的に行うことができる。このため、ゲート電極の不純物濃度の制御を容易に行うことができる。
【００４８】
また、上記実施形態では、上側の金属含有層（第２金属含有層）として、ＴａＮを含む金属含有層を用いたが、本発明はこれに限らず、上側の金属含有層（第２金属含有層）として、金属濃度が約５０％以上の金属シリサイド粒を少なくとも含む金属含有層を用いてもよい。このように構成すれば、ＭＯＳトランジスタの製造工程において不純物をイオン注入してゲート電極のドーピングを行う場合に、ゲート電極の構成材料（シリコンリッチシリサイド、シリコン粒、粒状シリサイドおよび粒状シリコン）のグレインバウンダリを介しての不純物の拡散を効率的に行うことができる。このため、ゲート電極の不純物濃度の制御を容易に行うことができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの構造を示した断面図である。
【図２】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態によるｎチャネルＭＯＳトランジスタの製造プロセスを説明するための断面図である。
【符号の説明】
【００５０】
１  シリコン基板（半導体領域）
３  チャネル領域
４  ソース／ドレイン領域
５  ゲート絶縁膜
６  ゲート電極
７  金属含有層（第１金属含有層）
８  ポリシリコン層（中間層）
９  金属含有層（第２金属含有層）
１０、１１  ポリシリコン層（半導体層）
【図１】
2007227694.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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