(57)【要約】【課題】デバイスの位置合わせ精度を向上させることができる半導体基板の製造方法及び半導体装置の製造方法を提供する。【解決手段】半導体基板４１の製造方法は、シリコン基板１１上にＳＯＩ形成領域１３とバルク形成領域とを定義する素子分離層１２を形成する。なお、素子分離層１２を形成する工程において、引き続くフォトリソグラフィ工程における露光用マスクの位置合わせ基準となる第１アライメントマークを、シリコン基板１１上におけるスクライブラインに形成する。そのあとＳＯＩ構造を、第１アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。更に、ＳＯＩ素子及びバルク素子を、同じ第１アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて形成する。【選択図】図３
2007227607.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記ＳＯＩ形成領域にＳＯＩ構造を形成する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項２】
半導体基材上に絶縁膜を形成する工程と、
前記半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記ＳＯＩ形成領域にある前記絶縁膜を選択的に除去する工程と、
前記ＳＯＩ形成領域に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さい第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第１半導体層及び前記第２半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、
前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項３】
半導体基材上に絶縁膜を形成する工程と、
前記半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記ＳＯＩ形成領域の前記絶縁膜を選択的に除去する工程と、
前記ＳＯＩ形成領域に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さい第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第１半導体層及び前記第２半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成するとともに、第２アライメントマークを形成する工程と、
前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記第２アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、
前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項４】
請求項３に記載の半導体基板の製造方法であって、
前記埋め込み絶縁層を形成する工程のあと、前記ＳＯＩ形成領域の前記第２半導体層に寄生チャンネル抑制のためのイオン注入を施す工程を更に有し、
前記支持体及び前記露出面を形成する工程のフォトリソグラフィ技術及びエッチング技術によって第３アライメントマークを更に形成し、
前記イオン注入を施す工程は、前記第２アライメントマーク又は前記第３アライメントマークを基準に、フォトリソグラフィ技術を用いてイオンを注入することを特徴とする半導体基板の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体基板の製造方法を行ったあとに、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記第２半導体層にＳＯＩトランジスタを形成するとともに前記半導体基材にバルクトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。バルクシリコン基板上にＳＯＩ構造を部分的に形成する方法として、例えば、非特許文献１に記載のように、ＳＯＩ構造の上にトランジスタを低コストで形成できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。
【０００３】
上記ＳＢＳＩ法に従って、バルクシリコン基板上にＳＯＩ構造を形成する方法は、まずバルクシリコン基板上に、ＳＯＩ形成領域とバルク形成領域とを定義するために、シリコン窒化膜（ＳｉＮ）をマスクとしてバルクシリコン基板を酸化させることでＬＯＣＯＳ酸化膜を形成する。次に、このバルクシリコン基板上に、シリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上に支持体となる酸化シリコン層等を成層した後、素子領域形状を得るように素子領域周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。次に、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持され、シリコン層の下に空洞部が形成される。そして、この空洞部に酸化シリコン等の絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。更に、ＳＯＩ形成領域にＳＯＩトランジスタを形成し、バルク形成領域にバルクトランジスタを形成することにより、ＳＯＩ構造とバルク構造とが混載する半導体装置が完成する。
【０００４】
ＳＯＩ構造は、ＳＯＩトランジスタのアクティブ領域が定義される支持体穴や支持体と一緒に形成したアライメントマークを、フォトリソグラフィ工程における露光用マスクの位置合わせ基準として形成される。また、引き続いて形成されるＳＯＩトランジスタ及びバルクトランジスタも、ＳＯＩ構造と同様に、上記したアライメントマークを、フォトリソグラフィ工程における露光用マスクの位置合わせ基準としている。
【０００５】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＯＩトランジスタの形成及びバルクトランジスタの形成において、ＳＯＩ構造の支持体穴または支持体を形成する際に用いたアライメントマークを参照すると、ＳＯＩトランジスタの位置ずれは小さいものの、バルクトランジスタの位置ずれは大きくなり易く、バルクトランジスタの位置精度が劣化するという問題が考えられる。加えて、例えば、バルクトランジスタとコンタクトするコンタクトプラグを形成した際に、バルクトランジスタのソース／ドレイン層とコンタクトできないという問題が考えられる。
【０００７】
本発明は、デバイスの位置合わせ精度を向上させることができる半導体基板の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記ＳＯＩ形成領域にＳＯＩ構造を形成する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
【０００９】
この方法によれば、ＳＯＩ形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第１アライメントマークを、フォトリソグラフィ技術の位置合わせ（露光用マスクの位置合わせ）基準として、ＳＯＩ構造とバルク構造とを形成するので、ＳＯＩ構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。よって、引き続く処理によって形成されるＳＯＩトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
【００１０】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に絶縁膜を形成する工程と、前記半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記ＳＯＩ形成領域にある前記絶縁膜を選択的に除去する工程と、前記ＳＯＩ形成領域に第１半導体層をエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さい第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第１半導体層及び前記第２半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成する工程と、前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
【００１１】
この方法によれば、ＳＯＩ形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第１アライメントマークを、フォトリソグラフィ技術の位置合わせ（露光用マスクの位置合わせ）基準として、ＳＯＩ構造とバルク構造とを形成するので、ＳＯＩ構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。よって、引き続く処理によって形成されるＳＯＩトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
【００１２】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に絶縁膜を形成する工程と、前記半導体基材にＳＯＩ形成領域とバルク形成領域とを分離する素子分離層を形成するとともに、第１アライメントマークを形成する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記ＳＯＩ形成領域の前記絶縁膜を選択的に除去する工程と、前記ＳＯＩ形成領域に第１半導体層をエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さい第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記第１半導体層及び前記第２半導体層のうち支持体穴の領域に相当する部分を除去して前記支持体穴を形成するとともに、第２アライメントマークを形成する工程と、前記支持体穴及び前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記第２アライメントマークを基準に、フォトリソグラフィ技術及びエッチング技術を用いて、前記支持体穴と素子領域とを含む領域を残してその他の部分を除去することにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記半導体基材の前記バルク形成領域にバルク構造を形成する工程と、を有する。
【００１３】
この方法によれば、ＳＯＩ形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第１アライメントマークを、フォトリソグラフィ技術の位置合わせ（露光用マスクの位置合わせ）基準として、ＳＯＩ構造とバルク構造とを形成するので、ＳＯＩ構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。更に、ＳＯＩ構造を、ＳＯＩトランジスタのアクティブ領域が定義される工程で形成された第２アライメントマークを基準に形成するので、ＳＯＩ構造の位置精度を向上させることができる。よって、引き続く処理によって形成されるＳＯＩトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。
【００１４】
本発明に係る半導体装置の製造方法では、前記埋め込み絶縁層を形成する工程のあと、前記ＳＯＩ形成領域の前記第２半導体層に寄生チャンネル抑制のためのイオン注入を施す工程を更に有し、前記支持体及び前記露出面を形成する工程のフォトリソグラフィ技術及びエッチング技術によって第３アライメントマークを更に形成し、前記イオン注入を施す工程は、前記第２アライメントマーク又は前記第３アライメントマークを基準に、フォトリソグラフィ技術を用いてイオンを注入する。
【００１５】
この方法によれば、精度が要求されるイオン注入を施す工程の基準位置を、ＳＯＩトランジスタのアクティブ領域が定義される工程で形成された第２アライメントマーク及び第３アライメントマークを基準にするので、イオンを注入する位置精度を向上させることができる。よって、ＳＯＩ構造の品質を向上させることができる。
【００１６】
本発明に係る半導体装置の製造方法では、半導体基板の製造方法を行ったあとに、前記第１アライメントマークを基準に、フォトリソグラフィ技術を用いて前記第２半導体層にＳＯＩトランジスタを形成するとともに前記半導体基材にバルクトランジスタを形成する工程を有する。
【００１７】
この方法によれば、ＳＯＩ形成領域とバルク形成領域とのアクティブ領域を定義するべく素子分離層と一緒に形成した第１アライメントマークを、フォトリソグラフィ技術の位置合わせ（露光用マスクの位置合わせ）基準として、ＳＯＩトランジスタ及びバルクトランジスタを形成するので、ＳＯＩトランジスタ及びバルクトランジスタの位置を正規の位置に近づけて配置することができる。その結果、例えばトランジスタとコンタクトプラグとを安定して接続させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法の実施形態について、図面を参照しながら説明する。
【００１９】
図１〜図１０は、半導体基板の製造方法を示す模式断面図である。以下、半導体基板の製造方法を、図１〜図１０を参照しながら説明する。
【００２０】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に素子分離層１２（図２参照）を形成するために、マスクとして使用する窒化膜パターン１４を形成する。まず、窒化膜パターン１４を形成する前に、図示しないバルク形成領域にウエル形成を行う。詳しくは、バルク形成領域におけるＮ型ウエル領域に、露光用マスクを用いてレジストパターンを形成し、レジストパターンをマスクとしてイオン注入を行う。このとき、図示しないアライメントマークも一緒に形成する。次に、バルク形成領域におけるＰ型ウエル領域に、上記したアライメントマークを基準に露光用マスクの位置を合わせてレジストパターンを形成し、レジストパターンをマスクとしてイオン注入を行う。
【００２１】
そのあと、図１に示すように、シリコン基板１１上全体に、絶縁膜としてのシリコン酸化膜（ＳｉＯ2）１８を、例えば熱酸化法などによって形成する。次に、シリコン酸化膜１８上に、シリコン窒化膜（ＳｉＮ）を成膜する。そのあと、フォトリソグラフィ技術及びエッチング技術を用いて、ＳＯＩ形成領域１３に窒化膜パターン１４を形成する。同時に、引き続く工程のフォトリソグラフィ技術を行う際に、露光用マスクの位置合わせ基準となる第１アライメントマーク（図示せず）を、例えば、シリコン基板１１上におけるスクライブラインに形成する。詳しくは、第１アライメントマークの形状（例えば、略長方形）にマーク用窒化膜パターンを形成する。そして、第１アライメントマーク（マーク用窒化膜パターン）を基準に露光用マスクの位置を合わせてレジストパターンを形成し、レジストパターンをマスクとしてシリコン基板１１におけるバルク形成領域の一部に、寄生チャンネル抑制のためのイオン注入を行う。
【００２２】
図２に示す工程では、素子分離層１２を形成する。素子分離層１２は、例えば、ＬＯＣＯＳ（Local Oxidation Silicon）酸化膜である。素子分離層１２は、ＳＯＩ構造のトランジスタが形成されるＳＯＩ形成領域１３と、バルク構造のトランジスタが形成されるバルク形成領域（図示せず）とを電気的に絶縁させるために形成される。以下、バルク形成領域の説明は省略する。まず、窒化膜パターン１４をマスクとして、ＳＯＩ形成領域１３以外のシリコン基板１１を、例えば熱酸化法などによって酸化させる。これにより、ＳＯＩ形成領域１３以外の領域のシリコン基板１１上に、素子分離層１２が形成される。また、第１アライメントマークは、マーク用窒化膜パターンの形状に沿って素子分離層１２が形成される。これにより、素子分離層１２で形成された第１アライメントマークが完成する。
【００２３】
図３に示す工程では、ＳＯＩ形成領域１３を定義するために、ＳＯＩ形成領域１３にあるシリコン基板１１上のシリコン酸化膜１８（図２参照）を選択的に除去する。まず、窒化膜パターン１４を除去する。次に、第１アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて、ＳＯＩ形成領域１３のシリコン酸化膜１８を除去する。これにより、ＳＯＩ形成領域１３におけるシリコン基板１１の表面１１ａが露出する。
【００２４】
図４に示す工程では、シリコン基板１１上におけるＳＯＩ形成領域１３に、第１半導体層としてのシリコンゲルマニウム層（ＳｉＧｅ）１５と、第２半導体層としてのシリコン層（Ｓｉ）１６とを順に成膜する。詳しくは、シリコンゲルマニウム層１５とシリコン層１６とを、エピタキシャル成長技術によって成膜する。以下、ＳＯＩ形成領域１３に形成されたシリコンゲルマニウム層１５とシリコン層１６とを合わせて、単結晶エピタキシャル膜１７という。なお、素子分離層１２上には、多結晶のシリコンゲルマニウム層及びシリコン層（共に図示せず）が成膜される。
【００２５】
図５に示す工程では、単結晶エピタキシャル膜１７に、第１支持体穴２１と第２支持体穴２２とを形成する。まず、第１支持体穴２１が形成される領域である第１支持体穴形成領域２３と、第２支持体穴２２が形成される領域である第２支持体穴形成領域２４とに相当する領域が開口するレジストパターン（図示せず）を、第１アライメントマークを基準に露光用マスクの位置を合わせて形成する。次に、このレジストパターンをマスクとして、第１支持体穴形成領域２３及び第２支持体穴形成領域２４にある、シリコン層１６、シリコンゲルマニウム層１５、シリコン基板１１の一部を順にエッチングによって除去する。
【００２６】
これにより、単結晶エピタキシャル膜１７に、第１支持体穴２１と第２支持体穴２２とが形成される。また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、単結晶エピタキシャル膜１７の一側面１７ａと他側面１７ｂとが露出するとともに、シリコン基板１１の表面１１ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が素子領域２５となる。
【００２７】
図６に示す工程では、シリコン基板１１上の全体に、支持体２６（図７参照）をつくるために支持体形成層２７を形成する。支持体形成層２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜（ＳｉＯ2）などの支持体形成層２７を、第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、単結晶エピタキシャル膜１７を覆うようにシリコン基板１１上全体に成膜する。
【００２８】
図７に示す工程では、支持体２６を完成させる。まず、第１アライメントマークを基準にして露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いて、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、支持体２６が形成される領域である支持体形成領域２８以外の支持体形成層２７の一部をエッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７の一部をエッチングにより除去する。
【００２９】
以上により、支持体形成層２７から支持体２６が形成され、支持体２６と単結晶エピタキシャル膜１７とが密着した状態となる。また、支持体２６の第１側面と第２側面（図７の正面側と背面側）とが露出するとともに、支持体２６の第１側面と第２側面との下側にある単結晶エピタキシャル膜１７（シリコン層１６、シリコンゲルマニウム層１５）の端面（図７における正面側と背面側）が露出する露出面が得られる。
【００３０】
図８に示す工程では、支持体２６の下側にあるシリコンゲルマニウム層１５（図７参照）を選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７（図７参照）に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７の露出面からエッチングされる。シリコン層１６は、シリコンゲルマニウム層１５よりエッチングの選択比が小さいことから、シリコン層１６を残してシリコンゲルマニウム層１５を選択的にエッチングして除去することが可能となっている。
【００３１】
以上により、シリコン基板１１とシリコン層１６との間に、中空の空洞部２９が形成される。また、空洞部２９が形成されたことにより、シリコン層１６の下側に支えるものがなくなるが、支持体２６によってシリコン層１６を保持（支持）することが可能となっている。
【００３２】
図９に示す工程では、空洞部２９（図８参照）に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及びシリコン層１６に含まれるシリコンと酸素とが反応して形成される。このあと、第１アライメントマークを基準にして露光用マスクの位置を合わせ、フォトリソグラフィ技術を用いてレジストパターンを形成し、レジストパターンをマスクとしてＳＯＩ形成領域１３のシリコン層１６の一部に、寄生チャンネル抑制のためのイオン注入を行う。
【００３３】
図１０に示す工程では、半導体基板４１を完成させる。まず、ＳＯＩトランジスタとしてのＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁層３２を形成する。絶縁層３２は、例えばＣＶＤ法によって形成される。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）研磨によってシリコン基板１１上を平坦化する（平坦化処理）。これにより、絶縁層３２及び支持体２６の一部が取り除かれる。そのあと更に、シリコン層１６の上面１６ａまで、不用な支持体２６の一部、絶縁層３２の一部を除去する。これにより、シリコン層１６の上面１６ａが露出するとともに、シリコン基板１１上にシリコン層１６が絶縁層３２および埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００３４】
このあと、エピタキシャル成長技術によって酸化膜上に成膜された多結晶エピタキシャル膜（多結晶のシリコンゲルマニウム層及びシリコン層）を、フォトリソグラフィ技術及びエッチング技術を用いて除去する。詳しくは、第１アライメントマークを基準にして露光用マスクの位置を合わせ、バルク形成領域に相当する部分が開口するレジストパターンを形成する。次に、このレジストパターンをマスクとして、バルク形成領域の多結晶エピタキシャル膜をエッチングにより除去する。
【００３５】
図１１は、半導体装置の製造方法及び半導体装置の構造を示す模式断面図である。以下、半導体装置の製造方法及び半導体装置の構造を、図１１を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図１０において説明した半導体基板の製造方法に引き続いて行われる。
【００３６】
図１１に示す工程では、半導体装置５１を完成させる。まず、シリコン層１６の表面に熱酸化を施し、シリコン層１６の表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、第１アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００３７】
次に、ゲート電極５３をマスクとして、ヒ素（Ａｓ）、リン（Ｐ）、ボロン（Ｂ）などの不純物をシリコン層１６内にイオン注入することにより、ゲート電極５３の両側に低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂをシリコン層１６に形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成されたシリコン層１６上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００３８】
そして、ゲート電極５３及びサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層１６内にイオン注入する。これにより、シリコン層１６におけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク形成領域にバルクトランジスタとしてのバルク素子を形成することにより、シリコン基板１１上にＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。そのあと、例えばソース／ドレイン層とコンタクトするためのコンタクトホールを、第１アライメントマークを基準にフォトリソグラフィ技術及びエッチング技術を用いて形成する。
【００３９】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法によれば、以下に示す効果が得られる。
【００４０】
（１）本実施形態によれば、ＳＯＩ形成領域１３とバルク形成領域とのアクティブ領域を定義するべく素子分離層１２と一緒に形成した第１アライメントマークを、フォトリソグラフィ技術の位置合わせ（露光用マスクの位置合わせ）基準として、ＳＯＩ構造とバルク構造とを形成するので、ＳＯＩ構造及びバルク構造の正規の位置に対する位置ずれを少なくすることができる。更に、第１アライメントマークを基準に、ＳＯＩ形成領域１３にＳＯＩ素子を形成するとともに、バルク形成領域にバルク素子を形成するので、ＳＯＩ素子及びバルク素子の位置を正規の位置に近づけて（位置精度を向上させて）配置することができる。その結果、例えばソース／ドレイン層とコンタクトプラグとを安定して接続させることができる。
【００４１】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４２】
（変形例１）上記したように、第１アライメントマークを基準にしてフォトリソグラフィ工程における露光用マスクの位置を合わせ、これを基にＳＯＩ構造及びバルク構造を完成させていたことに代えて、以下のようなアライメントマークを基準に形成するようにしてもよい。まず、ＳＯＩ構造の第１支持体穴２１及び第２支持体穴２２を形成するまでは、上記したような第１アライメントマークを基準に露光用マスクの位置を合わせる。ここで、第１支持体穴２１及び第２支持体穴２２の形成と一緒に、第２アライメントマークを形成する。次に、第２アライメントマークを基準に露光用マスクの位置を合わせ、フォトリソグラフィ技術及びエッチング技術を用いて、支持体２６を形成する。このとき、第３アライメントマークを同時に形成する。そのあと、第２アライメントマーク又は第３アライメントマークを基準に露光用マスクの位置を合わせ、寄生チャンネル抑制のためのイオン注入をシリコン層１６に行う。以上のような形成方法によれば、精度が要求されるイオン注入工程の基準位置を、トランジスタのアクティブ領域が定義される工程のアライメントマークを基準に形成するので、ＳＯＩ構造の品質を向上させることができる。なお、引き続くＳＯＩ素子及びバルク素子の形成は、第１アライメントマークを基準に形成する。
【００４３】
（変形例２）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００４４】
（変形例３）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００４５】
【図１】一実施形態における、半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式断面図。
【図９】半導体基板の製造方法を示す模式断面図。
【図１０】半導体基板の製造方法を示す模式断面図。
【図１１】半導体装置の製造方法及び半導体装置の構造を示す模式断面図。
【符号の説明】
【００４６】
１１…半導体基材としてのシリコン基板、１１ａ…表面、１２…素子分離層、１３…ＳＯＩ形成領域、１４…窒化膜パターン、１５…第１半導体層としてのシリコンゲルマニウム層、１６…第２半導体層としてのシリコン層、１６ａ…上面、１７…単結晶エピタキシャル膜、１７ａ…一側面、１７ｂ…他側面、１８…絶縁膜としてのシリコン酸化膜、２１…第１支持体穴、２２…第２支持体穴、２３…第１支持体穴形成領域、２４…第２支持体穴形成領域、２５…素子領域、２６…支持体、２７…支持体形成層、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁層、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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