(57)【要約】【課題】複雑で難しい制御を必要とせずに信号衝突を回避する。【解決手段】表示制御回路は、複数の画素ＰＸを駆動するドライバ回路ＤＲと、このドライバ回路ＤＲを制御するドライバ制御回路ＰＣＢとを備える。ドライバ制御回路ＰＣＢは、命令データを転送する制御バスＢＳ、制御バスＢＳからの命令データに従って動作設定を行う動作設定部３３、および命令データを内部的に発生して制御バスＢＳに出力する場合に備えて設けられ制御入力信号により制御バスＢＳへの命令データ出力を有効および無効のいずれかに設定可能なゲートウェイ部ＧＷを含む。【選択図】図１
2007155815.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を駆動するドライバ回路と、前記ドライバ回路を制御するドライバ制御回路とを備え、前記ドライバ制御回路は命令データを転送する制御バス、前記制御バスからの命令データに従って動作設定を行う動作設定部、および前記命令データを内部的に発生して前記制御バスに出力する場合に備えて設けられ制御入力信号により前記制御バスへの命令データ出力を有効および無効のいずれかに設定可能なゲートウェイ部を含むことを特徴とする表示制御回路。
【請求項２】
前記ドライバ制御回路はさらに前記命令データを発生しこの命令データを前記ゲートウェイ部を介して前記制御バスに出力する内部プロセッサを含むことを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記ゲートウェイ部は前記内部プロセッサから前記制御入力信号を受取る制御入力端子に接続されることを特徴とする請求項２に記載の表示制御回路。
【請求項４】
前記ゲートウェイ部は外部プロセッサが前記制御バスに接続された場合に前記外部プロセッサから前記制御入力信号を受取る制御入力端子に接続されることを特徴とする請求項１または２に記載の表示制御回路。
【請求項５】
前記ドライバ制御回路は画像処理回路、垂直タイミング制御回路、水平タイミング制御回路、コモン電圧発生回路、および階調電圧設定回路を含み、前記動作設定部は前記画像処理回路、垂直タイミング制御回路、水平タイミング制御回路、コモン電圧発生回路、および階調電圧設定回路のうちの少なくとも１つの動作設定を行うように構成されることを特徴とする請求項１に記載の表示制御回路。
【請求項６】
前記制御バスは前記命令データのパケット信号を転送するデータバスおよびこのパケット信号から前記命令データを抽出するためのクロック信号を転送するためのクロックバスを含むことを特徴とする請求項１に記載の表示制御回路。
【請求項７】
前記ゲートウェイ部は前記データバスに前記パケット信号を出力するパケット信号用出力バッファおよび前記クロックバスにクロック信号を出力するクロック信号用出力バッファを含み、前記パケット信号用出力バッファおよびクロック信号用出力バッファは前記パケット信号および前記クロック信号を出力しないときに高インピーダンスの出力状態に維持されることを特徴とする請求項６に記載の表示制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示パネルのような平面表示パネルに適用される表示制御回路に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、パーソナルコンピュータ、テレビジョン受像機、あるいはカーナビゲーションシステム等において画像を表示するために広く利用されている。
【０００３】
典型的な液晶表示装置は、複数の液晶画素がマトリクス状に配置された液晶表示パネル、およびこの液晶表示パネルを制御する表示制御回路を備える（例えば、特許文献１を参照）。典型的な液晶表示パネルは、アレイ基板および対向基板間に液晶層を挟持した構造を有する。アレイ基板はマトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線（または走査線）、複数の画素電極の列に沿って配置される複数のソース線（または信号線）、並びにこれらゲート線およびソース線の交差位置近傍に配置され各々対応ゲート線が駆動されたときに対応ソース線を対応画素電極に接続する複数のスイッチング素子を含む。対向基板はアレイ基板上に配置された複数の画素電極に対向する共通電極を含む。画素電極および共通電極はこれら電極間に配置される液晶層の一部である画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電位差として得られる液晶駆動電圧に対応した電界によって制御する。
【０００４】
表示制御回路は複数の液晶画素を駆動するドライバ回路、およびこのドライバ回路を制御するドライバ制御回路を含む。ドライバ制御回路は外部から供給される映像信号から周期的に抽出されるデジタル画像信号を内部に保持し、液晶表示パネルに適合するようにデジタル画像信号を構成する画素データの配列順序、解像度、ガンマ補正量、表示タイミング等を設定してドライバ回路を制御する。ドライバ回路は複数の画素の行を順次選択するように複数のゲート線を駆動するゲートドライバおよび選択行の画素に対する画素データをそれぞれ画素電圧にデジタル−アナログ（Ｄ／Ａ）変換しこれら画素電圧に対応して複数のソース線を駆動するソースドライバを有する。
【特許文献１】特開２００２−１９６７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ドライバ制御回路には、例えば垂直走査方向やガンマ補正量を設定する動作設定部が設けられることがある。この動作設定部は液晶表示装置の外部に配置されたマイクロコンピュータ等のプロセッサに制御バスで接続される。現在では、フィリップス社によって提唱されたＩ２Ｃバスがこの制御バスの主流となっている。例えば液晶表示装置の製品検査の際に、プロセッサは様々な命令データをパケット通信方式で動作設定部に供給し、動作設定部はこの命令データに従って動作設定を行う。この場合、プロセッサは動作設定部の制御主（マスタ）として機能し、動作設定部はプロセッサの被制御対象（スレーブ）として機能する。近年では、動作設定の多様化により外部配置されたプロセッサに加えて動作設定部の第２マスタとなる内部プロセッサをドライバ制御回路に設ける必要性が増大している。Ｉ２Ｃバスの仕様は２つのマスタがスレーブに対して設けられるダブルマスタ方式を許容しているが、制御バス上で生じる信号の衝突を回避するために、各マスタは制御バスが他方のマスタによって占有さていない状態にある期間にスレーブを制御する構成を有する必要がある。しかし、この構成での制御は各マスタに入力されるクロックの周波数や位相に基いた複雑で難しいものとなる。
【０００６】
本発明の目的は、複雑で難しい制御を必要とせずに信号衝突を回避できる表示制御回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、複数の画素を駆動するドライバ回路と、このドライバ回路を制御するドライバ制御回路とを備え、ドライバ制御回路は命令データを転送する制御バス、制御バスからの命令データに従って動作設定を行う動作設定部、および命令データを内部的に発生して制御バスに出力する場合に備えて設けられ制御入力信号により制御バスへの命令データ出力を有効および無効のいずれかに設定可能なゲートウェイ部を含む表示制御回路が提供される。
【発明の効果】
【０００８】
この表示制御回路では、ゲートウェイ部が制御入力信号により制御バスへの命令データ出力を有効および無効のいずれかに設定可能である。このため、例えば内部プロセッサを表示制御回路の内部に設け、外部プロセッサを表示制御回路の外部に設け、これらを制御バスに共通に接続した場合に、内部プロセッサから制御バスへの命令データ出力を制御入力信号により一時的に無効にすることで、この間に制御バス上で信号衝突を生じることなく外部プロセッサからの命令データを動作設定部に供給することができる。すなわち、複雑で難しい制御を必要とせずに制御バス上での信号衝突を回避できる。また、内部プロセッサから制御バスへの命令データ出力を制御入力信号により常に無効にすることで、内部プロセッサを設ける必要のない場合に対しても本構成を適用できる。さらに、外部プロセッサが製品検査のために制御バスに接続される場合には、製品検査中だけ内部プロセッサから制御バスへの命令データ出力を制御入力信号により無効にし、製品検査後にこれを有効にすることで、製品検査中に制御バス上で生じる信号衝突を回避できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置の回路構成を概略的に示す。この液晶表示装置は液晶表示パネルＤＰ、およびこの液晶表示パネルＤＰを制御する表示制御回路ＣＮＴを備える。液晶表示パネルＤＰは、アレイ基板２および対向基板３間に液晶層４を挟持した構造を有する。このアレイ基板２は例えばガラス等の透明絶縁基板上にマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びにこれらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され各々対応ゲート線Ｙが駆動されたときに対応Ｘソース線を対応画素電極ＰＥに接続する複数のスイッチング素子Ｗを含む。対向基板３は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ（図示せず）、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。カラーフィルタはそれぞれ赤、緑、および青色でストライプ状に形成された複数の着色層からなり、これら着色層は行方向において繰り返されるように並ぶ。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、これら電極ＰＥ，ＣＥ間に配置される液晶層４の一部である画素領域と共に液晶画素ＰＸを構成し、画素領域内の液晶分子配列を画素電極ＰＥおよび共通電極ＣＥ間の電位差として得られる液晶駆動電圧に対応した電界によって制御する。また、全ての画素ＰＸは補助容量Ｃｓを有する。これら補助容量Ｃｓはアレイ基板２側において複数行の画素電極ＰＥにそれぞれ容量結合した複数の補助容量線を共通電極ＣＥに電気的に接続することにより得られる。
【００１０】
表示制御回路ＣＮＴは複数の液晶画素ＰＸを駆動するドライバ回路ＤＲ、およびこのドライバ回路ＤＲを制御するドライバ制御回路ＰＣＢを含み、これらは液晶表示パネルＤＰから独立したプリント配線板上に配置される。ドライバ制御回路ＰＣＢは、外部から供給される映像信号からデジタル画像信号を周期的に抽出して内部に保持して、デジタル画像信号を構成する画素データを液晶表示パネルＤＰに適合させる画像処理を行う画像処理回路５、対向基板３上の共通電極ＣＥに対してコモン電圧Ｖcomを発生するコモン電圧発生回路６、各画素ＰＸに対する例えば６ビットの画素データを画素電圧に変換するために用いられる所定数の階調基準電圧VREFを発生する階調基準電圧発生回路７、および画像処理回路５、コモン電圧発生回路６、階調基準電圧発生回路７、ゲートドライバ１０およびソースドライバ２０に対して様々な制御を行うコントローラ８を含む。ドライバ回路ＤＲは複数の画素ＰＸの行を順次選択するように複数のゲート線Ｙを駆動するゲートドライバ１０および選択行の画素ＰＸに対する画素データをそれぞれ画素電圧にデジタル−アナログ（Ｄ／Ａ）変換しこれら画素電圧に対応して複数のソース線Ｘを並列的に駆動するソースドライバ２０を有する。ゲートドライバ１０およびソースドライバ２０は例えば液晶表示パネルＤＰの端部に固定されたテープキャリアパッケージ（ＴＣＰ）上に配置されている。
【００１１】
ゲートドライバ１０は、１水平走査期間（１Ｖ）毎に複数のゲート線Ｙを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに出力するように垂直走査制御信号ＣＴＹによって制御される。ソースドライバ２０は、階調基準電圧発生回路７から発生される所定数の階調基準電圧VREFを用い、選択ゲート線Ｙに対応して選択された行の画素ＰＸに対する画素データをそれぞれ画素電圧にデジタル−アナログ（Ｄ／Ａ）変換してこれら画素電圧を複数のソース線Ｘに出力するように水平走査制御信号ＣＴＸによって制御される。これらソース線Ｘ上の画素電圧は選択ゲート線Ｙからの走査信号で導通した１行分の画素スイッチング素子Ｗを介してそれぞれ選択行の画素ＰＸの画素電極ＰＥに印加される。
【００１２】
コントローラ８は同期信号から垂直走査期間（１Ｖ）を検出して画像処理回路５およびゲートドライバ１０の動作をこの垂直走査期間に同期させる垂直タイミング制御回路３１、同期信号から水平走査期間（１Ｈ）を検出して垂直タイミング制御回路３１およびソースドライバ２０の動作をこの水平走査期間に同期させる水平タイミング制御回路３２、ドライバ制御回路ＰＣＢのコンポーネントに対して様々な動作設定を行う動作設定部３３、この動作設定部３３を制御する内部プロセッサ３４を含む。
【００１３】
ゲートドライバ１０は例えば双方向シフトレジスタを用いて構成される。この場合、垂直タイミング制御回路３１は垂直スタート信号、垂直クロック信号、シフト方向指定信号等を含む垂直走査制御信号ＣＴＹをゲートドライバ１０に対して垂直走査制御信号ＣＴＹを出力する。ゲートドライバ１０では、双方向シフトレジスタが垂直スタート信号を垂直クロック信号に応答してシフトし、複数のゲート線Ｙ１〜Ｙｍをこの垂直スタート信号のシフト位置に対応するタイミングで順次選択する。ここで、双方向シフトレジスタのシフト方向はシフト方向指定信号によって指定される。
【００１４】
ソースドライバ２０は例えばシフトレジスタ、ラッチ回路、Ｄ／Ａ変換回路等を用いて構成される。この場合、水平タイミング制御回路３２は水平スタート信号、水平クロック信号、ラッチ出力信号、極性信号等を含む水平走査制御信号ＣＴＸをソースドライバ２０に対して出力する。ソースドライバ２０では、シフトレジスタが水平スタート信号を垂直クロック信号に応答してシフトし、選択ゲート線Ｙに対応した行の画素ＰＸについて画像処理回路５からシリアルに供給される複数の画素データを水平スタート信号のシフト位置に対応するタイミングで順次ラッチ回路にラッチさせる。ラッチ回路はラッチ出力信号に応答して複数の画素データを並列的にＤ／Ａ変換回路に出力する。Ｄ／Ａ変換回路はこれら画素データをそれぞれ画素電圧に変換し、極性信号に対応した極性で複数のソース線Ｘ１〜Ｘｎにそれぞれ出力する。
【００１５】
動作設定部３３は外部プロセッサ３５および内部プロセッサ３４をそれぞれ第１マスタ、第２マスタとして制御されるスレーブ回路であり、画像処理回路５、コモン電圧発生回路６、階調基準電圧発生回路７、垂直タイミング制御回路３１、および水平タイミング制御回路３２のようなドライバ制御回路ＰＣＢのコンポーネントに対して動作設定を行う。外部プロセッサ３５および内部プロセッサ３４はプリント配線板上に配置されるパケット通信用の制御バスＢＳで動作設定部３３に接続され、画像処理回路５、コモン電圧発生回路６、階調基準電圧発生回路７、垂直タイミング制御回路３１、および水平タイミング制御回路３２は制御バスＢＳから独立した配線で動作設定部３３に接続される。動作設定の具体例として、画像処理回路５については、例えば画素データの配列順序や解像度が液晶表示パネルＤＰに適合するように設定される。コモン電圧発生回路６および階調基準電圧発生回路７については、コモン電圧Ｖcomの電圧値や所定数の階調基準電圧VREFの電圧値が設定される。ここで、所定数の階調基準電圧VREFはガンマ補正を兼ねて設定可能である。垂直タイミング制御回路３１については、複数のゲート線Ｙ１〜Ｙｍが順次選択される垂直走査方向（シフトレジスタのシフト方向）が設定される。水平タイミング制御回路３２については、極性反転の単位となる画素ＰＸの行数が設定される。
【００１６】
内部プロセッサ３４はソフトウェアをＥＰＲＯＭ等に内臓して動作設定部３３を制御する様々な命令データを発生する１チップコンピュータであり、ゲートウェイ部ＧＷを介して制御バスＢＳに接続される。このゲートウェイ部ＧＷは内部プロセッサ３４からの命令データを制御バスＢＳに出力する場合に備えて設けられ、プリント配線板上に設けられる制御入力端子ＥＰからの制御入力信号により制御バスＢＳへの命令データ出力を有効および無効のいずれかに設定可能である。
【００１７】
外部プロセッサ３５は例えば製品検査を行うために液晶表示装置の外部に設けられ、この製品検査において動作設定部３３を制御する様々な命令データを発生するコンピュータである。このコンピュータは製品検査時に動作設定部３３を制御するために制御バスＢＳに直接的に接続される。この場合、制御入力信号が外部プロセッサ３５あるいは他の回路から制御入力端子ＥＰに入力される。
【００１８】
ちなみに、制御バスＢＳは命令データのパケット信号を転送するデータバスＤＢおよびこのパケット信号から命令データを抽出するためのクロック信号を転送するためのクロックバスＣＢを含む。ゲートウェイ部ＧＷは内部プロセッサ３４からデータバスＤＢにパケット信号を出力するパケット信号用出力バッファＢＦ１、内部プロセッサ３４からクロックバスＣＢにクロック信号を出力するクロック信号用出力バッファＢＦ２、およびデータバスからのパケット信号を内部プロセッサ３４に入力するパケット信号用入力バッファＢＦ３を含み、パケット信号用出力バッファＢＦ１およびクロック信号用出力バッファＢＦ２はパケット信号およびクロック信号を出力しないときに高インピーダンスの出力状態に維持される。
【００１９】
上述のように構成される液晶表示装置の製品検査において、外部プロセッサ３５が制御バスＢＳに接続される場合、制御入力端子ＥＰからの制御入力信号を低レベルに設定することにより、ゲートウェイ部ＧＷがこの制御入力信号に従って内部プロセッサ３４から制御バスＢＳへの命令データ出力を無効にする。これにより、制御バスＢＳが内部プロセッサ３４によって占有されない状態になるため、例えば垂直走査方向やガンマ補正量を設定させるような命令データのパケット信号が外部プロセッサ３５から制御バスＢＳに出力されたときに、これらが制御バスＢＳ上で内部プロセッサ３４からの他のパケット信号と衝突することなく動作設定部３３に供給される。
【００２０】
また、液晶表示装置の製品検査後、外部プロセッサ３５が制御バスＢＳから切り離された場合には、制御入力端子ＥＰからの制御入力信号を高レベルに設定することにより、ゲートウェイ部ＧＷがこの制御入力信号に従って内部プロセッサ３４から制御バスＢＳへの命令データ出力を有効にする。これにより、制御バスＢＳが内部プロセッサ３４によって占有される状態になるため、垂直走査方向やガンマ補正量を設定させるような命令データのパケット信号が内部プロセッサ３４から制御バスＢＳに出力されたときに、これらが制御バスＢＳ上で外部プロセッサ３５からの他のパケット信号と衝突することなく動作設定部３３に供給される。
【００２１】
本実施形態では、ゲートウェイ部ＧＷが制御入力信号により制御バスＢＳへの命令データ出力を有効および無効のいずれかに設定可能である。このため、製品検査中だけ内部プロセッサ３４から制御バスＢＳへの命令データ出力を制御入力信号により無効にし、製品検査後にこれを有効にするという簡単な制御で、製品検査中に制御バスＢＳ上で生じる信号衝突を回避できる。
【００２２】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００２３】
上述の実施形態では、図１に示す内部プロセッサ３４がコントローラ８の一部としてプリント配線基板上に配置されたが、この内部プロセッサ３４によって動作設定部３３を制御する必要のない製品では、図２に示すように制御入力端子ＥＰをジャンパピン等で接地することにより制御入力信号を常に低レベルに設定して、内部プロセッサ３４をプリント配線基板に搭載しない構成に変形してもよい。この変形例は、内部プロセッサ３４から制御バスＢＳへの命令データ出力を常に無効にできる。したがって、製品の仕様に対して内部プロセッサ３４の有無を選択できる柔軟性を得ることができる。これは、製品仕様毎にドライバ制御回路ＰＣＢ用のプリント配線基板を設計する場合に比べて製造コストを低減できる。
【００２４】
また、上述の実施形態では、図１に示す外部プロセッサ３５が製品検査のために液晶表示装置の外部に設けられたが、製品検査において外部プロセッサ３５によって動作設定部３３を制御する必要のない製品では、図３に示すように制御入力端子ＥＰをジャンパピン等で電源端子ＶＤＤに接続することにより制御入力信号を常に高レベルに設定して、内部プロセッサ３４を制御バスＢＳに接続しない構成に変形してもよい。この変形例は、内部プロセッサ３４から制御バスＢＳへの命令データ出力を常に有効にできる。したがって、上述の変形例と同様に製品の仕様に対して外部プロセッサ３５の有無を選択できる柔軟性を得ることができる。仕様毎にドライバ制御回路ＰＣＢ用のプリント配線基板を設計する場合に比べて製造コストを低減できる。
【００２５】
さらに、上述の実施形態では、ゲートウェイ部ＧＷが制御入力端子ＥＰからの制御入力信号により制御されたが、この制御入力信号を内部プロセッサ３４あるいは動作設定部３３から制御入力端子ＥＰに入力するように接続して、例えば電源投入後に一定期間だけ内部プロセッサ３４から制御バスＢＳへの命令データ出力を無効にするように制御入力信号を低レベルに設定し、この間だけ外部プロセッサ３５が制御バスＢＳを占有できるように構成してもよい。外部プロセッサ３５が一定期間において実際に命令データを制御バスＢＳに出力すれば、例えば自身による制御バスＢＳの占有期間を延長させるような任意の制御が内部プロセッサ３４あるいは動作設定部３３に対して可能になる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。
【図２】図１に示すドライバ制御回路ＰＣＢの第１変形例を示す図である。
【図３】図１に示すドライバ制御回路ＰＣＢの第２変形例を示す図である。
【符号の説明】
【００２７】
２…アレイ基板、３…対向基板、４…液晶層、５…画像処理回路、６…コモン電圧発生回路、７…階調基準電圧発生回路、８…コントローラ、１０…ゲートドライバ、２０…ソースドライバ、３１…垂直タイミング制御回路、３２…水平タイミング制御回路、３３…動作設定部、３４…内部プロセッサ、３５…外部プロセッサ、ＢＦ１，ＢＦ２…出力バッファ、ＢＦ３…入力バッファ、ＢＳ…制御バス、ＣＢ…クロックバス、ＣＥ…共通電極、ＣＮＴ…表示制御回路、ＤＢ…データバス、ＤＰ…液晶表示パネル、ＤＲ…ドライバ回路、ＰＣＢ…ドライバ制御回路、ＰＥ…画素電極、ＰＸ…液晶画素、Ｘ…ソース線、Ｙ…ゲート線、Ｗ…画素スイッチング素子。
【図１】
2007155815.tif 000003
【図２】
2007155815.tif 000004
【図３】
2007155815.tif 000005