(57)【要約】【課題】ＷＬ−ＣＳＰのパッケージ裏面を覆うメタル層を基板に接地させ、半導体装置の安定した動作を得る。【解決手段】シリコン層１２の周縁部が表裏両面から面取りされて稜線１２ａが形成され、シリコン層表面側ＳＦに配線２０が施されかつ樹脂２２により封止されている。又、シリコン層裏面側ＢＳにメタル層１６が形成され、配線２０とメタル層１６とが、シリコン層周縁部の稜線１２ａにて導通されているものである。すなわち、本発明の実施の形態に係る半導体装置は、ＷＬ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面ＢＳのメタル層１６が、図中矢印で示されるように、パッケージ内の配線２０を介して、基板１４に接地するものである。又、パッケージ裏面ＢＳがメタル層１６によって覆われることで、半導体装置の耐チッピング性の向上が図られ、ハンドリングが良好となる。【選択図】図１
2007273876.tif 000002
【特許請求の範囲】
【請求項１】
ウェハレベルチップスケールパッケージ型の半導体装置の製造方法であって、
複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝を、その底部がダイシングセンターライン上に位置するように形成する工程と、
該Ｖ字状断面の溝の底部まで至る配線を行う工程と、
シリコン層表面側を樹脂封止する工程と、
シリコン層裏面側から、ダイシングセンターライン上にＶ字状断面の溝を形成し、前記シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線を露出させる工程と、
シリコン層裏面側の全面にメタル層を形成する工程と、
前記ダイシングセンターラインに沿って、各半導体チップに個片化する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｖ字状断面の溝の底部まで至る配線を行う工程に続き、該配線の所定位置に、ポストを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン層裏面側の全面にメタル層を形成する工程の後に、前記シリコン層裏面側を樹脂封止することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記シリコン層裏面側の全面にメタル層を形成する工程に替えて、シリコン層裏面側に配線を行う工程を含むことを特徴とする請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記シリコン層裏面側に配線を行う工程に続き、該配線の所定位置に、ポストを形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
ウェハレベルチップスケールパッケージ型の半導体装置であって、
複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝が、その底部がダイシングセンターライン上に位置するように形成され、
該Ｖ字状断面の溝の底部まで至る配線が施され、
シリコン層表面側が樹脂封止され、
シリコン層裏面側から、前記シリコン層表面側に設けられたＶ字状断面の溝の底部に形成された配線が露出するように、ダイシングセンターライン上にＶ字状断面の溝が形成され、
シリコン層裏面側の全面にメタル層が形成され、
前記ダイシングセンターラインに沿って、各半導体チップに個片化されてなることを特徴とする半導体装置。
【請求項７】
前記配線の所定位置に、ポストが形成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
全面にメタル層が形成された前記シリコン層裏面側が、樹脂封止されていることを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記シリコン層裏面側の全面に形成されたメタル層に替えて、シリコン層裏面側に配線が施されていることを特徴とする請求項６から８のいずれか１項記載の半導体装置。
【請求項１０】
前記シリコン層裏面側の配線の所定位置に、ポストが形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
ウェハレベルチップスケールパッケージ型の半導体装置であって、シリコン層の周縁部が表裏両面から面取りされて稜線が形成され、前記シリコン層表面側に配線が施されかつ樹脂封止され、前記シリコン層裏面側にメタル層が形成され、前記配線と前記メタル層とが、前記シリコン層周縁部の稜線にて導通されていることを特徴とする半導体装置。
【請求項１２】
前記配線の所定位置に、ポストが形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記メタル層が形成されたシリコン層裏面側が、樹脂封止されていることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記シリコン層裏面側に形成されたメタル層に替えて、シリコン層裏面側に配線が施されていることを特徴とする請求項１１から１３のいずれか１項記載の半導体装置。
【請求項１５】
前記シリコン層裏面側の配線の所定位置に、ポストが形成されていることを特徴とする請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハレベルチップスケールパッケージ型の半導体装置（ＷＬ−ＣＳＰ）に関するものである。
【背景技術】
【０００２】
ＣＳＰは、チップサイズと同等か、あるいはわずかに大きい半導体装置である。この中でＷＬ−ＣＳＰは、チップをフェイスアップでリードフレームなどにマウントし、チップ電極からフレームへワイヤーボンディングにて配線するのではなく、ワイヤーボンディングの代わりにチップ内で配線するため、図１３に示されるように、シリコン層１２をフェイスダウンで直接基板１４に実装することが可能である。従って、基板１４上におけるＷＬ−ＣＳＰの占有面積は、シリコン層１２と同等程度に抑えられることから、ＷＬ−ＣＳＰは、電子回路の小型化、高集積化に大きく貢献するものである。
さて、従来のＷＬ−ＣＳＰは、シリコン層がパッケージ裏面として露出する構造が一般的であったが、シリコン裏面からＧＮＤに落とすような、大電流を流すＩＣをＷＬ−ＣＳＰとして構成する場合に、安定した動作を得るためには、図１３に示されるＷＬ−ＣＳＰ１０のごとく、パッケージ裏面に露出するシリコン層をメタル層１６で覆うとともに、メタル層１６を基板に接地１４させることが望ましい。しかしながら、ＷＬ−ＣＳＰ１０がフェイスダウンで基板に実装されるものであることから、パッケージ裏面側のメタル層１６を基板に接地することは、構造上不可能である。
【０００３】
一方、従来のフェイスダウン型半導体装置において、パッケージ裏面側に形成されたメタル層を基盤に接地する技術として、半導体チップの周囲をポリマー層で封止すると共に、そのポリマー層を、導電板で外側から覆い、なおかつその端部を基板表面まで伸ばした構造が発明されている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特許第２５７０４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体チップをポリマー層で封止し、更に導電板で外側から覆い、なおかつその端部を基板表面に接地させる手法を、ＷＬ−ＣＳＰの裏面メタルを接地するために応用した場合には、基板１４上におけるＷＬ−ＣＳＰ１０の占有面積を、メタルによって増大させてしまい、上記のＷＬ−ＣＳＰ１０の利点が損なわれてしまう。又、ＷＬ−ＣＳＰ１０の実装工程とは別に、メタルの設置工程が必要である点、充填ポリマー層の注入工程が必要である点から、コストの増大が不可避となる。
本発明は上記課題に鑑みてなされたものであり、その目的とするところは、基板上における占有面積が、チップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層を基板に接地させ、半導体装置の安定した動作を得ることにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するための、本発明に係る半導体装置の製造方法は、ウェハレベルチップスケールパッケージ型の半導体装置の製造方法であって、複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝を、その底部がダイシングセンターライン上に位置するように形成する工程と、該Ｖ字状断面の溝の底部まで至る配線を行う工程と、シリコン層表面側を樹脂封止する工程と、シリコン層裏面側から、ダイシングセンターライン上にＶ字状断面の溝を形成し、前記シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線を露出させる工程と、シリコン層裏面側の全面にメタル層を形成する工程と、前記ダイシングセンターラインに沿って、各半導体チップに個片化する工程とを含むことを特徴とするものである。
【０００７】
本発明によれば、半導体ウェハのダイシングセンターライン上で、シリコン層表面側に設けたＶ字状断面の、溝の底部に形成した配線と、シリコン層裏面側の全面に形成したメタル層とが導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面のメタル層が、パッケージ内の配線を介して、基板に接地するものとなる。しかも、シリコン層の表裏両面からダイシングセンターライン上に形成する溝を、Ｖ字状断面の溝としていることから、スパッタリング等により配線及びメタル層を形成する際に、各溝の底部及び傾斜面上に、配線及びメタル層を構成する導電性素材が確実に密着し、部分的な断線を招くことなく確実に配線及びメタル層を形成することが可能となる。
又、パッケージ裏面をメタル層によって覆うことで、半導体装置の耐チッピング性の向上が図られ、半導体装置のハンドリングが良好となる。
【０００８】
又、本発明において、前記Ｖ字状断面の溝の底部まで至る配線を行う工程に続き、該配線の所定位置に、ポストを形成することとしても良い。
この場合には、半導体装置を基板に実装する際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
【０００９】
又、本発明において、前記シリコン層裏面側の全面にメタル層を形成する工程の後に、前記シリコン層裏面側を樹脂封止することが可能である。
本発明によれば、シリコン裏面側を樹脂封止することによる、半導体装置の耐チッピング性の更なる向上が図られ、半導体装置のハンドリングがより良好となる。
【００１０】
又、本発明において、前記シリコン層裏面側の全面にメタル層を形成する工程に替えて、シリコン層裏面側に配線を行う工程を含むことしても良い。
この場合には、シリコン層裏面側の配線と、シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線とが、導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面の配線が、パッケージ内の配線を介して基板に接地するものとなる。
しかも、パッケージ裏面の配線を樹脂封止した場合には、複数の半導体装置をスタック構造で用いることが可能となる。
【００１１】
又、本発明においては、前記シリコン層裏面側に配線を行う工程に続き、該配線の所定位置に、ポストを形成することとしてもよい。
かかる場合においても、半導体装置をスタックする際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
【００１２】
又、上記課題を解決するための、本発明に係る半導体装置は、ウェハレベルチップスケールパッケージ型の半導体装置であって、複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝が、その底部がダイシングセンターライン上に位置するように形成され、該Ｖ字状断面の溝の底部まで至る配線が施され、シリコン層表面側が樹脂封止され、シリコン層裏面側から、前記シリコン層表面側に設けられたＶ字状断面の溝の底部に形成された配線が露出するように、ダイシングセンターライン上にＶ字状断面の溝が形成され、シリコン層裏面側の全面にメタル層が形成され、前記ダイシングセンターラインに沿って、各半導体チップに個片化されてなることを特徴とするものである。
【００１３】
本発明によれば、半導体ウェハのダイシングセンターライン上で、シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線と、シリコン層裏面側の全面に形成したメタル層とが導通状態となっている。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面のメタル層が、パッケージ内の配線を介して、基板に接地するものである。しかも、シリコン層の表裏両面からダイシングセンターライン上に形成される溝が、Ｖ字状断面の溝となっていることから、スパッタリング等により配線及びメタル層を形成する際に、各溝の底部及び傾斜面上に、配線及びメタル層を構成する導電性素材が確実に密着し、部分的な断線を招くことなく確実に配線及びメタル層が形成される。
又、パッケージ裏面がメタル層によって覆われることで、半導体装置の耐チッピング性の向上が図られ、ハンドリングが良好となる。
【００１４】
又、本発明において、前記配線の所定位置に、ポストが形成されていることが望ましい。
この場合には、半導体装置を基板に実装する際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
【００１５】
又、本発明において、全面にメタル層が形成された前記シリコン層裏面側が、樹脂封止されていることが望ましい。
本発明によれば、シリコン裏面側を樹脂封止することによる、半導体装置の耐チッピング性の向上が図られ、半導体装置のハンドリングがより良好となる。
【００１６】
又、本発明において、前記シリコン層裏面側の全面に形成されたメタル層に替えて、シリコン層裏面側に配線が施されていることが望ましい。
この場合には、シリコン層裏面側の配線と、シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線とが、導通状態となっている。したがって、ダイシングセンターラインに沿って各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面の配線が、パッケージ内の配線を介して基板に接地するものである。
しかも、パッケージ裏面の配線が樹脂封止されている場合には、複数の半導体装置をスタック構造で用いることが可能となる。
【００１７】
又、本発明において、前記シリコン層裏面側の配線の所定位置に、ポストが形成されていることが望ましい。
本発明によれば、半導体装置をスタックする際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
【００１８】
又、上記課題を解決するための、本発明に係る半導体装置は、ウェハレベルチップスケールパッケージ型の半導体装置であって、シリコン層の周縁部が表裏両面から面取りされて稜線が形成され、前記シリコン層表面側に配線が施されかつ樹脂封止され、前記シリコン層裏面側にメタル層が形成され、前記配線と前記メタル層とが、前記シリコン層周縁部の稜線にて導通されていることを特徴とするものである。
よって、本発明に係る半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面のメタル層が、パッケージ内の配線を介して基板に接地するものである。又、パッケージ裏面がメタル層によって覆われることで、半導体装置の耐チッピング性の向上が図られ、ハンドリングが良好となる。
【００１９】
又、本発明において、前記配線の所定位置に、ポストが形成されていることが望ましい。
この構成によれば、半導体装置を基板に実装する際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
【００２０】
又、本発明において、前記メタル層が形成されたシリコン層裏面側が、樹脂封止されていることが望ましい。
本発明によれば、シリコン裏面側を樹脂封止することによる、半導体装置の耐チッピング性の向上が図られ、半導体装置のハンドリングがより良好となる。
【００２１】
又、本発明において、前記シリコン層裏面側に形成されたメタル層に替えて、シリコン層裏面側に配線が施されていることが望ましい。
よって、本発明に係る半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面の配線が、パッケージ内の配線を介して基板に接地するものである。しかも、パッケージ裏面の配線が樹脂封止されている場合には、複数の半導体装置をスタック構造で用いることが可能となる。
【００２２】
又、本発明においては、前記シリコン層裏面側の配線の所定位置に、ポストが形成されていることが望ましい。
本発明によれば、半導体装置をスタックする際に、ポストを介することで、重なり合う半導体装置の配線同士をはんだ端子のみによって接地させるよりも、両者の導通をより確実に確保することが可能となる。
【発明の効果】
【００２３】
本発明はこのように構成したので、基板上における占有面積がチップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層を基板に接地させ、半導体装置の安定した動作を得ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を添付図面に基づいて説明する。ここで、従来技術と同一部分、若しくは相当する部分については同一符号で示し、詳しい説明を省略する。
本発明の実施の形態に係るＷＬ−ＣＳＰ１８は、フリップチップ品をも含むものであり、図１に示されるように、シリコン層１２の周縁部が、表面（基板１４と対向する面）及び裏面（基板１４と対向しない面）の両面から面取りされることにより、シリコン層１２の周縁部に稜線１２ａが形成されている。又、シリコン層１２の表面側ＳＦに配線２０が施され、かつ、樹脂２２により表面側が封止されている。更に、シリコン層１２の裏面側ＢＳにはメタル層１６が形成され、表面側の配線２０とメタル層１６とが、周縁部の稜線１２ａにて導通された構造を有している。なお、シリコン層１２の表面側には、アルミパッド２４及びパッシベーション膜２６が形成され、更に、アルミパッド２４の一部を除いて保護層２８に被覆され、保護層２８の表面に配線２０が施されている。又、配線の所定位置にはポスト３０が形成されている。更に、ポスト３０にははんだ端子３２が形成され、ＷＬ−ＣＳＰ１８は、はんだ端子３２を介して、フェイスダウンで直接基板１４の配線１４ａに実装される。
【００２５】
ここで、図２〜図６を参照しながら、ＷＬ−ＣＳＰ１８の製造手順を説明する。
まず、図２に示されるように、複数の半導体チップが形成された半導体ウェハ３４の、シリコン層表面側ＳＦから、Ｖ字状断面の溝３６を、その底部３６ａがダイシングセンターラインＤＣ上に位置するように形成する。Ｖ字状断面の溝３６の形成方法は、溝と断面形状を同一とするブレードを用いたブレードダイシング法、ウエットエッチング法、ドライエッチング法等が用いられる。なお、溝３６の断面形状は、図２の例では、半導体ウェハ３４の広がり方向と平行な平面である底部３６ａの両側に、角度一定の傾斜面３６ｂが、ダイシングセンターラインＤＣを挟んで対称につながる形態をなしている。
次に、図３に示されるように、Ｖ字状断面の溝の底部まで至る配線２０を行い、更に、配線２０の所定位置に、ポスト３０を形成する。その後、シリコン層表面側ＳＦを樹脂２２で封止する。
【００２６】
続いて、図４に示されるように、シリコン層裏面側ＢＳから、ダイシングセンターラインＤＣ上にＶ字状断面の溝３８を形成し、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６の底部に形成した配線２０を露出させる。したがって、シリコン層裏面側ＢＳから設けたＶ字状断面の溝３８の底部３８ａは、配線２０により構成されている。又、この時点で、シリコン層１２が、一つ一つの半導体装置毎に分割される。Ｖ字状断面の溝３８は、ブレードダイシング法、ウェットエッチング法、ドライエッチング法等の手法により形成することが可能である。なお、図示の例では、溝３８の断面形状は、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６と同一形状となっており、角度一定の傾斜面３８ｂの傾斜角度も、Ｖ字状断面の溝３６の傾斜面３６ｂと同一であることから、ブレードダイシング法により溝を形成する場合には、溝３６と溝３８とを形成するブレードを共用することが可能である。
【００２７】
続いて、図５に示されるように、シリコン層裏面側ＢＳの全面にメタル層１６を形成する。メタル層１６は、シリコン層１２の裏面側ＢＳから設けたＶ字状断面の溝３８の底部３８ａ、傾斜面３８ｂにも形成され、メタル層１６は、ダイシングセンターラインＤＣ上で、配線２０と導通状態になる。なお、メタル層はＡｌ、Ｔｉ、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ等からなるものであり、蒸着、スパッタリング、印刷、スピン塗布等の手法により、シリコン層１２の裏面側に形成される。
最後に、図６に示されるように、ポスト３０にはんだ端子３２を形成し、更に、ダイシングセンターラインに沿って、各半導体チップへと個片化することで、図７（ａ）に示されるＷＬ−ＣＳＰ１８が完成する。なお、図７（ａ）に示されるＷＬ−ＣＳＰ１８は、配線・ポスト型のＷＬ−ＣＳＰであるが、図３の工程において配線２０上にポスト３０を形成する工程を省略した場合には、図７（ｂ）に示されるように、配線２０に直接的にはんだ端子３２を形成する、配線型のＷＬ−ＣＳＰとすることも可能である。
【００２８】
上記構成を有する本発明の実施の形態によれば、次のような作用効果を得ることが可能となる。まず、本発明に係る半導体装置は、シリコン層１２の周縁部が表裏両面から面取りされて稜線１２ａが形成され、シリコン層表面側ＳＦに配線２０が施されかつ樹脂２２により封止されている。又、シリコン層裏面側ＢＳにメタル層１６が形成され、配線２０とメタル層１６とが、シリコン層周縁部の稜線１２ａにて導通されているものである。すなわち、本発明の実施の形態に係る半導体装置は、ＷＬ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面ＢＳのメタル層１６が、図１に矢印で示されるように、パッケージ内の配線２０を介して、基板１４に接地するものである。又、パッケージ裏面ＢＳがメタル層１６によって覆われることで、半導体装置の耐チッピング性の向上が図られ、ハンドリングが良好となる。
又、配線２０の所定位置に、ポスト３０が形成されていることから、はんだへの熱疲労をポスト３０に分散させることができ、実装信頼性の向上が期待できる。
したがって、本発明の実施の形態に係るＷＬ−ＣＳＰ１８は、基板上における占有面積が、チップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層１６を基板に接地させ、安定した動作を得ることが可能となる。
【００２９】
又、本発明に係る半導体装置の製造方法によれば、図５に示されるように、半導体ウェハ３４のダイシングセンターラインＤＣ上で、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６の底部３６ａに形成した配線２０と、シリコン層裏面側ＢＳの全面に形成したメタル層１６とが導通状態となる。したがって、ダイシングセンターラインＤＣに沿って、各半導体チップに個片化してなる半導体装置は、ＷＬ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面のメタル層１６が、パッケージ内の配線２０を介して、基板１４に接地するものとなる。
なお、本発明の実施の形態では、ダイシングセンターラインＤＣ上に形成する溝を、Ｖ字状断面の溝３６、３８としていることから、スパッタリング等により配線２０及びメタル層１６を形成する際に、各溝の底部３６ａ、３６ｂ及び傾斜面３６ｂ、３８ｂ上に、配線２０及びメタル層１６を構成する導電性素材が確実に密着し、部分的な断線を招くことなく確実に配線２０及びメタル層１６を形成することが可能となる。
【００３０】
さて、図８には、本発明の実施の形態に係るＷＬ−ＣＳＰの応用例を示している。図８のＷＬ−ＣＳＰ４０は、図２、図５のＶ字状断面の溝３６、３８を形成する工程に変えて、シリコン層１２のダイシングラインの内側に、半導体ウェハの時点で、予めシリコン層表面側ＳＦとシリコン層裏面側ＢＳとを貫通するように、導電部４２を形成するものである。したがって、導電部４２によって、パッケージ裏面のメタル層１６と、パッケージ内の配線２０との導通を確保することが可能となっている。
【００３１】
又、図９の応用例に係るＷＬ−ＣＳＰ４４は、図５に示された、シリコン層裏面側ＢＳの全面にメタル層１６を形成する工程の後に、シリコン層裏面側ＢＳを樹脂４６により封止する工程を加えたものである。従って、ＷＬ−ＣＳＰ４４は、シリコン裏面側ＢＳを樹脂封止することによる、半導体装置の耐チッピング性の更なる向上が図られ、半導体装置のハンドリングがより良好となる。
【００３２】
又、図１０の応用例に係るＷＬ−ＣＳＰ４８は、図５に示された、シリコン層裏面側ＢＳの全面にメタル層１６を形成する工程に替えて、シリコン層裏面側ＢＳにも配線５０を行ったものである。
この場合には、シリコン層裏面側ＢＳの配線５０と、シリコン層表面側の配線２０とが導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、図１に示されるＷＳ−ＣＳＰ１８と同様にＷＳ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面の配線５０が、パッケージ内の配線２０を介して基板に接地するものとなる。又、パッケージ裏面の配線５０を樹脂４６によって封止することで、図１１、図１２に示されるように、複数のＷＬ−ＣＳＰ１８、４８をスタック構造で用いることが可能となる。なお、かかる複数のＷＬ−ＣＳＰ１８、４８のスタック構造は、必要に応じ多段に積み重ねることが可能である。
さらに、配線５０の所定位置にもポスト５２を形成することとすれば、複数のＷＬ−ＣＳＰをスタックする際に、ポスト、３０、５２を介することで、重なり合う半導体装置の配線同士をはんだ端子のみによって接地させるよりも、両者の導通をより確実に確保することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係るＷＬ−ＣＳＰの実装状態を示す断面図である。
【図２】図１に示されたＷＬ−ＣＳＰの、製造工程を示す説明図である。
【図３】図２に続く製造工程を示す説明図である。
【図４】図３に続く製造工程を示す説明図である。
【図５】図４に続く製造工程を示す説明図である。
【図６】図５に続く製造工程を示す説明図である。
【図７】本発明の実施の形態に係る製造方法により製造されたＷＬ−ＣＳＰ置の断面図であり（ａ）は配線・ポスト型を、（ｂ）は配線型を示している。
【図８】本発明の実施の形態に係るＷＬ−ＣＳＰの応用例を示す断面図である。
【図９】本発明の実施の形態に係るＷＬ−ＣＳＰの、別の応用例を示す断面図である。
【図１０】本発明の実施の形態に係るＷＬ−ＣＳＰの、更に別の応用例を示す断面図である。
【図１１】図１及び図１０のＷＬ−ＣＳＰをスタックして基板に実装した状態を示す模式図である。
【図１２】図１０のＷＬ−ＣＳＰを三段にスタックして基板に実装した状態を示す模式図である。
【図１３】従来のＷＬ−ＣＳＰの問題点を説明するための、ＷＬ−ＣＳＰの断面図である。
【符号の説明】
【００３４】
１２：シリコン層、１２ａ：稜線、１４：基板、１６： メタル層、  １８、４０、４４、４８：ＷＬ−ＣＳＰ、  ２０、５０：配線、  ２２、４６：樹脂、  ３０、５２：ポスト、３２：はんだ端子、３４：半導体ウェハ、  ３６、３８：Ｖ字状断面の溝、  ３６ａ、３８ａ：底部、    ３６ｂ、３８ｂ：傾斜面、ＢＳ：シリコン層裏面側、ＤＣ：ダイシングセンターライン、ＳＦ：シリコン層表面側
【図１】
2007273876.tif 000003
【図２】
2007273876.tif 000004
【図３】
2007273876.tif 000005
【図４】
2007273876.tif 000006
【図５】
2007273876.tif 000007
【図６】
2007273876.tif 000008
【図７】
2007273876.tif 000009
【図８】
2007273876.tif 000010
【図９】
2007273876.tif 000011
【図１０】
2007273876.tif 000012
【図１１】
2007273876.tif 000013
【図１２】
2007273876.tif 000014
【図１３】
2007273876.tif 000015