(57)【要約】【課題】フラッシュメモリなどの半導体メモリについて、データの書込／消去が正常にできた場合の回数を測定できるようにする。【解決手段】データの書込／消去が正常にできた場合の回数又はできなかった場合の回数を測定し、それをメモリなどに記憶しておき、試験終了後にその回数を解析することによって、被試験半導体デバイスが規定よりも大幅に少ない回数書込／消去の可能な（すなわち書込／消去を高速に行うことができる）高性能のデバイス、又は規定の回数ぎりぎりで書込／消去の可能な通常性能のデバイスであるというようなグレード分類を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
データの書込処理又は消去処理を複数回行う必要のある半導体デバイスを試験する半導体試験方法において、
前記半導体デバイスへのデータの書込処理又は消去処理の回数を記憶するステップと、
試験終了後に前記回数情報に基づいて前記半導体デバイスの特性を解析するステップと
を含むことを特徴とする半導体試験方法。
【請求項２】
請求項１に記載の半導体試験方法において、前記データの書込処理又は消去処理の回数を、前記書込処理又は消去処理毎に出力される情報及びパス／フェイル情報に基づいてカウントすることを特徴とする半導体試験方法。
【請求項３】
データの書込処理又は消去処理を複数回行う必要のある半導体デバイスを試験する半導体試験装置において、
前記半導体デバイスへのデータの書込処理又は消去処理の回数を記憶する回数記憶手段と、
前記試験終了後に前記記憶手段に記憶されている前記回数情報に基づいて前記半導体デバイスの特性を解析する制御手段と
を備えたことを特徴とする半導体試験装置。
【請求項４】
請求項３に記載の半導体試験装置において、前記回数記憶手段は前記データの書込処理又は消去処理の回数を、前記書込処理又は消去処理毎に出力される情報及びパス／フェイル情報に基づいてカウントすることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリの試験を行う半導体試験方法及び装置に係り、特に、フラッシュメモリなどのようにデータの書込み／消去時に複数回の処理を行う必要のある半導体メモリの試験に好適な半導体試験方法及び装置に関する。
【背景技術】
【０００２】
性能や品質の保証された半導体デバイスを最終製品として出荷するためには、製造部門、検査部門の各工程で半導体デバイスの全部又は一部を抜き取り、その電気的特性を検査する必要がある。半導体試験装置はこのような電気的特性を検査するものであり、被測定半導体デバイスに所定の試験用パターンデータを与え、それによる被測定半導体デバイスの出力データを読み取り、被測定半導体デバイスの基本的動作及び機能に問題が無いかどうかを被測定半導体デバイスの出力データに基づいて不良情報を解析し、電気的特性を検査している。
【０００３】
半導体試験装置における試験は、直流試験とファンクション試験とに大別される。直流試験は被測定半導体デバイスの入出力端子にＤＣ測定回路から所定の電圧又は電流を印加することにより、被測定半導体デバイスの基本的動作に不良が無いかどうかを検査するものである。一方、ファンクション試験は被測定半導体デバイスの入力端子にパターン発生器から所定の試験用パターンデータを与え、それによる被測定半導体デバイスの出力データを読み取り、被測定半導体デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。すなわち、ファンクション試験は、アドレス、データ、書込みイネーブル信号、チップセレクト信号などの被測定半導体デバイスの各入力信号の入力タイミングや振幅などの入力条件などを変化させて、その出力タイミングや出力振幅などを試験したりするものである。
【０００４】
図１は、従来の半導体試験装置の概略構成を示す図である。半導体試験装置１１０は、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４ａ，１４ｂ，１５ａ，１５ｂ、ドライバ１６ａ，１６ｂ，１７ａ，１７ｂ、アナログコンパレータ１８ａ，１８ｂ、ディジタルコンパレータ１９ａ，１９ｂ、及びライトイネーブルレジスタ２０を含んで構成されている。半導体試験装置１１０は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えているがここでは図示や説明を省略する。
【０００５】
図１において、半導体試験装置１１０には、複数のフラッシュメモリ１ａ，１ｂが接続されており、複数のフラッシュメモリ１ａ，１ｂに対してデータの書込／消去試験が行われる。各フラッシュメモリ１ａ，１ｂのライトイネーブル（ＷＥ）端子には、ドライバ１６ａ，１６ｂを介して波形フォーマッタ１４ａ，１４ｂが接続されている。各フラッシュメモリ１ａ，１ｂの入出力（Ｉ／Ｏ）端子には、ドライバ１７ａ，１７ｂを介して波形フォーマッタ１５ａ，１５ｂが接続され、またアナログコンパレータ１８ａ，１８ｂを介してディジタルコンパレータ１９ａ，１９ｂが接続されている。従って、半導体試験装置１１０には、破線内に示すような、波形フォーマッタ１４ａ，１４ｂ，１５ａ，１５ｂ、ドライバ１６ａ，１６ｂ，１７ａ，１７ｂ、アナログコンパレータ１８ａ，１８ｂ及びディジタルコンパレータ１９ａ，１９ｂからなる構成要素が、試験を行うフラッシュメモリ１ａ，１ｂの数に対応した数だけ設けられている。
【０００６】
半導体試験装置１１０のテスタバス１０には、図示しないテスタバスインタフェースを介して、半導体試験装置１１０全体を制御するテスタＣＰＵ２００が接続されている。テスタＣＰＵ２００には、システムプログラムや各種データ等を記憶したＣＰＵメモリ３００が接続されている。テスタＣＰＵ２００は、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１へ出力し、また各種データ等を半導体試験装置１１０の他の構成要素へ出力する。
【０００７】
このよう半導体試験装置を用いて半導体メモリを検査する場合には、所定のパターンデータを書き込んでは読み出すという一連を処理を複数回繰り返すことによって行っている。ところが、フラッシュメモリなどのようにデータの書込みや消去に複数回の処理を行う必要のある半導体メモリについては、通常の半導体メモリを検査するときのように、１回の書込処理又は消去処理を行っただけでは、データの書込／消去ができないため、通常の半導体メモリの試験に比べて書込み／消去の処理を複数回行う必要があった。
【０００８】
ライトイネーブルレジスタ２０は、波形フォーマッタ１４へ、書込みの許可信号（ライトイネーブル信号）を送る。このライトイネーブル信号が、波形フォーマッタ１４からドライバ１６を介して、書き込もうとしているデータを記憶するフラッシュメモリ１のライトイネーブル（ＷＥ）端子へ入力され、データの書込みが行われる。規定の書込／消去の回数によって、フラッシュメモリなどの半導体メモリに対するデータの書込／消去が正常にできた場合には、それを良品とし、それ以上のデータの書込／消去は行わないようになっている。このようなフラッシュメモリなどの半導体メモリの試験装置としては、例えば、特許文献１，２に記載のようなものがある。
【特許文献１】特開２００１−３１９４９３号公報
【特許文献２】特開２００２−３６７３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の半導体試験装置は、フラッシュメモリなどの半導体メモリの検査においては、規定の書込／消去の回数によって、データの書込／消去が正常にできる場合を良品とし、規定の回数ではデータの書込／消去が正常にできない場合を不良品／不良セル／不良アドレスとして救済処理などを行っている。
一方、フラッシュメモリなどの半導体メモリは、製造上のばらつきなどの理由によって、書込処理や消去処理に要する繰り返し回数にアドレス毎やビット毎にばらつきが存在する。すなわち、フラッシュメモリの中には、規定の書込／消去の回数よりも十分に少ない回数で正常にデータの書込／消去ができる場合もあれば、規定の書込／消去の回数ぎりぎりでデータの書込／消去ができる場合や規定の回数ではデータの書込／消去が正常にできない場合も存在する。
【００１０】
従来の半導体試験装置では、フラッシュメモリなどの半導体メモリについて、試験を行う場合、規定の回数以下でデータの書込／消去が正常にできたか否かの結果に応じて、良否判定を行っているが、半導体メモリの検査時のロットによっては、規定の回数よりも十分に少ない回数で正常にデータの書込／消去ができる場合もあれば、そうでない場合もあり、良品と判断された半導体メモリの中にも、データの書込／消去の回数が規定回数よりも大幅に少ないものや規定回数ギリギリのものなどのように、良品と判定された場合でもデータの書込／消去の回数に幅がある。しかしながら、現状の半導体試験装置では、そのような回数を測定することなく、規定の回数以下でデータの書込／消去が正常にできたか否かだけを行っているだけに過ぎない。
【００１１】
本発明は、上述の点に鑑みてなされたものであり、フラッシュメモリなどの半導体メモリについて、データの書込／消去が正常にできた場合の回数を測定することのできる半導体試験方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体試験方法の第１の特徴は、データの書込処理又は消去処理を複数回行う必要のある半導体デバイスを試験する半導体試験方法において、前記半導体デバイスへのデータの書込処理又は消去処理の回数を記憶するステップと、試験終了後に前記回数情報に基づいて前記半導体デバイスの特性を解析するステップとを含むことにある。
この発明は、データの書込／消去が正常にできた場合の回数又はできなかった場合の回数を測定し、それをメモリなどに記憶しておき、試験終了後にその回数を解析することによって、被試験半導体デバイスが規定よりも大幅に少ない回数書込／消去の可能な（すなわち書込／消去を高速に行うことができる）高性能のデバイス、又は規定の回数ぎりぎりで書込／消去の可能な通常性能のデバイスであるというようなグレード分類を行うことができる。
【００１３】
本発明に係る半導体試験方法の第２の特徴は、前記第１の特徴に記載の半導体試験方法において、前記データの書込処理又は消去処理の回数を、前記書込処理又は消去処理毎に出力される情報及びパス／フェイル情報に基づいてカウントすることにある。この発明では、書込処理又は消去処理毎に出力される情報として、アルゴリズム判定命令（ＡＬＪＧ）やユーザ開放クロック（Ｃ１１などの付加（補助）命令）等を用いる。この情報をカウントすることによって、パス／フェイルしたのが何回目の書込処理／消去処理の時であったかを記憶するようにした。
【００１４】
本発明に係る半導体試験装置の第１の特徴は、データの書込処理又は消去処理を複数回行う必要のある半導体デバイスを試験する半導体試験装置において、前記半導体デバイスへのデータの書込処理又は消去処理の回数を記憶する回数記憶手段と、前記試験終了後に前記記憶手段に記憶されている前記回数情報に基づいて前記半導体デバイスの特性を解析する制御手段とを備えたことにある。これは、前述の半導体試験方法の第１の特徴に対応したものである。
【００１５】
本発明に係る半導体試験装置の第２の特徴は、前記第１の特徴に記載の半導体試験装置において、前記回数記憶手段は前記データの書込処理又は消去処理の回数を、前記書込処理又は消去処理毎に出力される情報及びパス／フェイル情報に基づいてカウントすることにある。これは、前述の半導体試験方法の第２の特徴に対応したものである。
【発明の効果】
【００１６】
本発明の半導体試験方法及び装置によれば、フラッシュメモリなどの半導体メモリについて、データの書込／消去が正常にできた場合の回数を測定することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
図２は、本発明の一実施の形態による半導体試験装置の概略構成を示す図である。半導体試験装置１００は、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、フェイルメモリ４０、パス／フェイルマッチ判定回路５０、カウンタ６０、解析装置４００及びメモリ５００を含んで構成されている。半導体試験装置１００は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えているが、図示及びその説明を省略する。
【００１８】
図２において、半導体試験装置１００には、複数のフラッシュメモリ１が接続されており、複数のフラッシュメモリ１に対してデータの書込／消去／読出試験が行われる。各フラッシュメモリ１のライトイネーブル（ＷＥ）端子には、ドライバ１６を介して波形フォーマッタ１４が接続されている。なお、図１に示す半導体試験装置と同様のライトイネーブルレジスタ２０が設けられているが、それについては図示を省略してある。各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子には、ドライバ１７を介して波形フォーマッタ１５が接続され、またアナログコンパレータ１８及びディジタルコンパレータ１９を介してフェイルメモリ４０、パス／フェイルマッチ判定回路５０及びカウンタ６０が接続されている。
【００１９】
フェイルメモリ４０及びカウンタ６０は、補助バス１０ｂを介して解析装置４００が接続されている。この解析装置４００には、メモリ５００が接続されている。従って、半導体試験装置１００には、破線内に示した波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、フェイルメモリ４０、パス／フェイルマッチ判定回路５０、カウンタ６０、解析装置４００及びメモリ５００が、試験を行うフラッシュメモリ１の数に対応した数だけ設けられる。
【００２０】
半導体試験装置１００のテスタバス１０には、テスタＣＰＵ２００が接続されている。テスタＣＰＵ２００には、システムプログラムや各種データ等を記憶したＣＰＵメモリ３００が接続されている。テスタＣＰＵ２００は、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１へ出力し、また各種データ等を半導体試験装置１００の他の構成要素へ出力する。
【００２１】
テスタＣＰＵ２００は、データ書込／消去／読出用のパターンプログラムをテスタバス１０を介して、パターン発生器１１へ出力する。パターン発生器１１は、内部レジスタを有し、テスタＣＰＵ２００からのデータ書込／消去／読出用のパターンプログラムを内部レジスタに格納する。
【００２２】
パターン発生器１１は、内部レジスタに格納してあるデータ書込／消去／読出用のパターンプログラムを実行して、データ書込／消去／読出用のパターンデータを発生する。パターン発生器１１から発生されたパターンデータは、アドレス変換回路１２で変換された後、データセレクタ１３、波形フォーマッタ１４，１５及びドライバ１６，１７を介して、各フラッシュメモリ１のライトイネーブル（ＷＥ）端子及び入出力（Ｉ／Ｏ）端子へ出力される。また、アドレス変換回路１２で変換されたデータ（アドレスデータ）は、フェイルメモリ４０にも出力される。
【００２３】
各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子から出力されたデータは、アナログコンパレータ１８及びディジタルコンパレータ１９を介して、パス／フェイルデータとして各フェイルメモリ４０及びパス／フェイルマッチ判定回路５０へ送られる。各フェイルメモリ４０は、アドレス変換回路１２で変換されたパターンデータをアドレスデータとして用いて、これらのパス／フェイルデータを記憶する。半導体試験装置１００に接続された複数のフラッシュメモリ１について、これらのデータの書込／消去／読出が並行して行われる。
【００２４】
テスタＣＰＵ２００は、半導体試験装置１００へ、各フラッシュメモリ１へのデータの書込／消去を指示する。データ書込／消去用のパターンプログラムが、テスタＣＰＵ２００からテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、データ書込／消去用のパターンプログラムを内部レジスタに格納する。
【００２５】
パターン発生器１１は、データ書込／消去用のパターンプログラムを実行して、データ書込／消去用のパターンデータと、フラッシュメモリ１を指定する情報を含む制御信号とを発生する。フェイルメモリ４０は、パターン発生器１１から発生され、アドレス変換回路１２で変換されたパターンデータをアドレスデータとして用いて、ディジタルコンパレータ１９から出力されるパス／フェイルデータを記憶する。
【００２６】
また、パターン発生器１１からは、カウンタ６０に対して、データ書込／消去用のパターンデータによるデータの書込／消去処理回数を示すデータが出力されているので、パス／フェイルマッチ判定回路５０によりパス又はフェイル時にカウンタ６０の値をカウントアップして、書込／消去回数を記録するようになっている。ここで、パターン発生器１１から出力されるデータの書込／消去処理回数を示すデータとして、アルゴリズム判定命令（ＡＬＪＧ）又はユーザ開放クロック（Ｃ１１などの付加（補助）命令）等を用いる。これにより、カウンタ６０は、フラッシュメモリ１へのデバイトテストの書込／消去回数を計測することができる。
【００２７】
カウントされ続けている情報は、ＭＡＴＣＨ（ページと呼ばれる単位で結果を出力する）機能の成立によって、カウンタ６０によって保持（ＨＯＬＤ）され、アドレス情報（アドレス変換回路１２で変換されたアドレスデータ）を基に、解析装置（マイコン又はＤＳＰなど）４００で制御され、メモリ５００内に書き込まれる。試験終了後に、メモリ５００に書き込まれたデータに基づいてユーザは、データの書込／消去が成功した場合の回数に基づいて、フラッシュメモリ１の解析及びグレード分類等の評価を行うことができる。また、この解析結果に基づいて、製品、例えばロット間の解析などを行うことも可能となる。なお、ページ単位以外にも、アドレスライン単位、ビット単位などでカウントするようにしてもよい。
【００２８】
なお、本発明は、フラッシュメモリの試験に限らず、複数回のデータの書込みを行う種々の半導体メモリの試験に適用することができる。
【図面の簡単な説明】
【００２９】
【図１】従来の半導体試験装置の概略構成を示す図である。
【図２】本発明の一実施の形態による半導体試験装置の概略構成を示す図である。
【符号の説明】
【００３０】
１  フラッシュメモリ
１０  テスタバス
１０ｂ  補助バス
１１  パターン発生器
１２  アドレス変換回路
１３  データセレクタ
１４，１５  波形フォーマッタ
１６，１７  ドライバ
１８  アナログコンパレータ
１９  ディジタルコンパレータ
４０  フェイルメモリ
５０  パス／フェイルマッチ判定回路
６０  カウンタ
１００  半導体試験装置
２００  テスタＣＰＵ
３００  ＣＰＵメモリ
４００  解析装置
５００  メモリ
【図１】
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【図２】
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