(57)【要約】【課題】基板上に必要な端子数を少なくし、デジタルビデオ信号を処理するロジック系の電源電圧が小さくなっても外乱ノイズに強いデータ伝送を実現し、放射ノイズの影響を小さくして高画質な出力画像を得る。【解決手段】反射型液晶表示装置は、アクティブマトリクス基板としてのシリコン基板１を有し、ビデオ信号をデジタルビデオ信号として入力し、シリコン基板１内でデジタルビデオ信号をアナログビデオ信号に変換して出力画像を得る。この構成で、入力されたデジタルビデオ信号をアナログビデオ信号に変換する複数のＤＡＣ回路２２と、各ＤＡＣ回路２２に入力される各デジタルビデオ信号をＬＶＤＳ伝送で受信するＬＶＤＳレシーバ２０とを有する。ＬＶＤＳレシーバ２０は、複数のＤＡＣ回路２２と共に同一シリコン基板１内に搭載される。【選択図】図４
2007322501.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を用いて形成され、ビデオ信号をデジタルビデオ信号として入力し、前記半導体基板内で前記デジタルビデオ信号をアナログビデオ信号に変換して出力画像を得るアクティブマトリクス基板において、
入力されたデジタルビデオ信号をアナログビデオ信号に変換する複数のＤＡＣ回路と、
前記複数のＤＡＣ回路に入力される各デジタルビデオ信号を差動伝送で受信する受信回路とを有し、
前記受信回路が、前記複数のＤＡＣ回路と共に同一の前記半導体基板内に搭載されていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記差動伝送はＬＶＤＳ伝送であって、前記受信回路はＬＶＤＳレシーバであることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路に入力される各デジタルビデオ信号を１つのシリアル信号として受信するＬＶＤＳレシーバ回路を有することを特徴とする請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路と対を成して配置され、当該各ＤＡＣ回路に入力される各デジタルビデオ信号をそれぞれシリアル信号として個別に受信する複数のＬＶＤＳレシーバ回路を有することを特徴とする請求項２に記載のアクティブマトリクス基板。
【請求項５】
前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路に入力される各デジタルビデオ信号をそのＤＡＣ回路の各ビットに割り当てられた複数のシリアル信号として個別に受信する複数のＬＶＤＳレシーバ回路を有することを特徴とする請求項２に記載のアクティブマトリクス基板。
【請求項６】
請求項１乃至５のいずれか１項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置される対向基板と、
前記アクティブマトリクス基板及び前記対向基板の間に挟持される垂直配向型の液晶層とを有することを特徴とする反射型液晶表示装置。
【請求項７】
前記アクティブマトリクス基板に電気的に接続される外部回路基板と、
前記受信回路と対を成す送信回路をさらに有し、
前記送信回路が、前記外部回路基板に搭載されていることを特徴とする請求項６に記載の反射型液晶表示装置。
【請求項８】
前記送信回路がＬＶＤＳドライバである請求項７に記載の反射型液晶表示装置。
【請求項９】
請求項６乃至８のいずれか１項に記載の反射型液晶表示装置を用いたことを特徴とする投影型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、反射型液晶表示装置、及び投影型表示装置に係り、特に単結晶半導体基板を用いて形成されたアクティブマトリクス基板を有する反射型液晶表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。
【０００３】
この種の投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。透過型液晶装置の場合、各画素に設けられたスイッチング素子（トランジスタ）と容量および配線によって、光を透過させる画素の透過領域が開口率を小さくするという課題がある。これに対し、反射型液晶表示装置は、各画素の反射用画素電極（以下「反射電極」という）を絶縁分離する領域以外を反射電極にすることが可能である。そして、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量および配線を配置することができる。このため、反射型液晶表示装置は、液晶表示パネルの小型化、高精細化、高輝度化において、透過型液晶表示装置と比較して有利な点が多い。
【０００４】
一般的に、上述した反射型液晶表示装置では、半導体基板（Ｓｉ基板）上にＭＯＳトランジスタなどのスイッチング素子に接続された反射電極がマトリクス状に複数配置される。そして複数の反射電極に対向して全画素共通となる透明な共通電極が配置され、さらに、半導体基板の反射電極と共通電極との間に液晶が注入された構成をとる。このような反射型液晶表示装置においては、共通電極側から光を入射させて、共通電極と反射電極の間の電位差を画像信号に対応させ、画素ごとに液晶の配向を制御することで反射光を変調している。
【０００５】
近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。したがって、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板のチップサイズは巨大化の一途をたどる傾向にある。しかしながら、この巨大化はコストアップに直接繋がる。ゆえに、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。
【０００６】
一般的に、液晶表示装置の液晶に印加する電圧は、焼き付き等の信頼性を考慮して液晶に印加される電圧が例えばフレーム毎に反転させる、所謂、反転駆動を行っている。それ故、ビデオ信号の振幅は１０Ｖ以上となり、更に、液晶表示装置を駆動するために必要な電源電圧は１５Ｖ程度（あるいはそれ以上）が求められる。
【特許文献１】特開平２−２１６１９０号公報
【特許文献２】特開平１０−１７７３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した従来技術には、以下に示す問題点があった。
【０００８】
一般に画素への書き込みレートは非常に早く、ビデオ信号は非常に高い高周波のアナログ信号となる。このため、転送スイッチは高速で転送を完了することが要求され、この高速化により転送スイッチのサイズが大きくなってしまう。また、共通信号線を外部回路と接続するためのパッドまでの配線も必要で、結果的に共通信号線の容量が非常に大きくなる。さらに、液晶表示装置では、上述したようにビデオ信号の振幅は１０Ｖ以上と非常に高い。このように大きな容量性負荷を大きな振幅で高速に駆動する必要があるため、外部駆動回路として非常に高い能力が要求され、消費電力も大きくなってしまうという問題点があった。
【０００９】
その上、外部回路との接続にフレキシブルなケーブル等を用いた場合、そのケーブルの長さに比例してリアクタンス成分が付随するため、共通信号線の負荷容量が大きくなるほど信号のリンギングが大きくなってくる。このため、ケーブルの長さが制限され、機械的な自由度が減少するという問題点もあった。
【００１０】
一方、表示画素数が増した場合に、アクティブマトリクス駆動回路搭載基板のトランジスタに接続された信号線の駆動速度が遅くなるのに鑑みてなされた発明として、特許文献１（特開平２−２１６１９０号公報）に開示されたものがある。この特許文献１では、信号線駆動用回路として、階調情報を持った複数ビットからなる信号を入力信号とし、少なくともコンデンサとスイッチで構成され、複数ビットの信号を時間的に直列に入力するデジタルアナログ変換回路（ＤＡＣ）を有するものを用いている。
【００１１】
ここでは、デジタル信号を入力するため、ＤＡＣ（Digital to Analog Converter）が用いられる。この表示装置においては、ＤＡＣがコンデンサ、スイッチ等を用いて構成されると共に、ビットデータを時間的に直列に入力してＤＡ変換を行うため、小さな回路規模で、高精度なＤＡ変換ができるとされている。しかしながら、有効表示画素数の大きい液晶パネルにおいて、信号線にビデオ信号を入力する際、表示領域の周辺部に信号線の数に応じた数のＤＡＣを設けることは、現実的ではないというのが実状である。
【００１２】
上記問題を踏まえて構成された従来技術として、特許文献２（特開平１０−１７７３７１）がある。特許文献２では、水平走査回路、ラッチ回路、ＤＡＣ、複数の信号転送スイッチ、及び選択回路を有する液晶表示装置が開示されている。水平走査回路は、デジタルビデオ信号に基づくビデオデータをサンプリングする。ラッチ回路は、水平走査回路からの出力に同期してデータを記憶する。ＤＡＣは、ラッチ回路からの出力をアナログ信号に変換する。複数の信号転送スイッチは、ＤＡＣと複数の信号線との間に配されている。選択回路は、複数の信号転送スイッチから少なくとも一つを選択する。
【００１３】
この液晶装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液晶素子をドライブするよりもデジタル入力とすることでビデオ信号線の負荷を小さくすることができる。さらに、ＤＡＣ１個当たりの負荷も小さくできると共に液晶画素への書込時間を長くすることができるので駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。
【００１４】
しかしながら、上記の背景の元、液晶表示装置へのＤＡＣ搭載には、下記の問題点がある。
【００１５】
１）ｎビットのＤＡＣの同時入力データ数をチャネル数（ｃｈ）と定義すると、パネル上に必要なビデオ信号端子数、すなわちＰＡＤ数は、ｎビット×ｍチャネルとなる。例えば、１２ｂｉｔ分解能のＤＡＣが８ｃｈ搭載されていると、９６端子となり、非現実的である。
【００１６】
２）その対策として、ＤＡＣの入力データを、パラレル入力からシリアル入力に変えると、端子数（ＰＡＤ数）は減るが、高速データ伝送が必要であり、伝送路への外乱ノイズ対策を考慮しなければならない。更に、近年、デジタル処理を行うシステム側のＩＣの電源電圧が、５Ｖから３Ｖ、３Ｖから２．５Ｖと低くなっていることも考慮すると、ノイズ対策は必要である。更に、放射ノイズに対しても考慮する必要がある。
【００１７】
本発明は、基板上に必要な端子数を少なくし、デジタルビデオ信号を処理するロジック系の電源電圧が小さくなっても外乱ノイズに強いデータ伝送を実現し、放射ノイズの影響を小さくして高画質な出力画像を得ることを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明に係るアクティブマトリクス基板は、半導体基板を用いて形成され、ビデオ信号をデジタルビデオ信号として入力し、前記半導体基板内で前記デジタルビデオ信号をアナログビデオ信号に変換して出力画像を得るアクティブマトリクス基板において、入力されたデジタルビデオ信号をアナログビデオ信号に変換する複数のＤＡＣ回路と、前記複数のＤＡＣ回路に入力される各デジタルビデオ信号を差動伝送で受信する受信回路とを有し、前記受信回路が、前記複数のＤＡＣ回路と共に同一の前記半導体基板内に搭載されていることを特徴とする。
【００１９】
本発明において、前記差動伝送はＬＶＤＳ伝送であって、前記受信回路はＬＶＤＳレシーバであることが好ましい。前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路に入力される各デジタルビデオ信号を１つのシリアル信号として受信するＬＶＤＳレシーバ回路を有してもよい。また、前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路と対を成して配置され、当該各ＤＡＣ回路に入力される各デジタルビデオ信号をそれぞれシリアル信号として個別に受信する複数のＬＶＤＳレシーバ回路を有してもよい。さらに、前記ＬＶＤＳレシーバは、前記複数のＤＡＣ回路に入力される各デジタルビデオ信号をそのＤＡＣ回路の各ビットに割り当てられた複数のシリアル信号として個別に受信する複数のＬＶＤＳレシーバ回路を有してもよい。
【００２０】
本発明に係る反射型液晶表示装置は、上記いずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置される対向基板と、前記アクティブマトリクス基板及び前記対向基板の間に挟持される垂直配向型の液晶層とを有することを特徴とする。
【００２１】
本発明において、前記アクティブマトリクス基板に電気的に接続される外部回路基板と、前記受信回路と対を成す送信回路をさらに有し、前記送信回路が、前記外部回路基板に搭載されていてもよい。前記送信回路がＬＶＤＳドライバであってもよい。
【００２２】
本発明に係る投影型表示装置は、上記いずれかに記載の反射型液晶表示装置を用いたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、基板上に必要な端子数を少なくし、デジタルビデオ信号を処理するロジック系の電源電圧が小さくなっても外乱ノイズに強いデータ伝送を実現し、放射ノイズの影響を小さくして高画質な出力画像を得ることができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明に係るアクティブマトリクス基板、反射型液晶表示装置、及び投影型表示装置を実施するための最良の形態について図面を参照して詳細に説明する。
【実施例１】
【００２５】
まず、図１〜図８を参照して、本発明の第１の実施例を説明する。
【００２６】
図１は、本実施例に係る反射型液晶表示装置（表示パネル）のシステムの一例を模式的に示している。
【００２７】
図１において、１は、駆動回路及び画素部（後述参照）が一体に形成された液晶表示基板（アクティブマトリクス基板）としてのシリコン基板（単結晶半導体基板）である。３は透明電極（対向基板）であり、液晶を反転駆動する際の共通電極となる。５は表示領域である。シリコン基板１と透明電極３との間に、表示領域５を囲むようにシール材２が配置される。シリコン基板１とシール材２と透明電極３で囲まれた空間に、液晶層が封止される。液晶層を構成する材料としては、本実施例では誘電率異方性が負の分子からなる垂直配向型の液晶材料が用いられる。さらに、シリコン基板１の四辺のうち一辺側に、電源や各信号のＰＡＤ（パッド）が集められる。このＰＡＤに、フレキシブル配線４が接続される。この１つのフレキシブル配線４を介して、電源や各信号が入力される。シリコン基板１の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。
【００２８】
また、６は表示パネル制御用及びビデオデータ出力用のＩＣ（集積回路）を搭載した駆動基板（外部駆動回路基板）である。７は、映像ソース（図示していない）からデータを受信し、クロックなどのタイミング関係やビデオデータを出力する制御ＩＣである。８は、制御ＩＣ７から出力されたビデオデータをデジタル信号であるＬＶＤＳ（Low Voltage Differential Signaling）信号に変化し、フレキシブル配線４を介して表示パネルにデータを出力する送信回路（以下、ＬＶＤＳドライバＩＣと示す）である。
【００２９】
同一のシリコン基板１上には、走査回路等の駆動回路と画素電極が形成され、駆動回路一体型の反射型液晶表示装置を構成している。このように単結晶半導体基板を素子基板とした反射型液晶表示装置は、ＬＣＯＳ（Liquid Crystal On Silicon」）とも呼ばれる。
【００３０】
図２は、この駆動回路一体型の反射型液晶表示装置におけるシリコン基板１上の画素領域および駆動回路の配置を示した一例である。
【００３１】
図２において、１１が画素領域（画素部）であり、１２が水平走査回路、１３が垂直走査回路、１４がＰＡＤ部、１５がＩ／Ｏ（Input/Output）部、１６がＤＡＣ部、１７が転送スイッチ群になる。これら各要素１１〜１７が同一シリコン基板１の上に一体形成されている。４は図１で示したフレキシブル配線であって、ＰＡＤ部１４に接続されている。全ての電源、制御信号及びビデオデータ信号は、シリコン基板１の一辺に接続されたフレキシブル配線４より供給される。Ｉ／Ｏ部１５に、後述するデジタル信号の受信回路（以下、ＬＶＤＳレシーバ回路と示す）およびデータ制御回路が配置されている。
【００３２】
図３は、シリコン基板１上に形成された画素部１１の回路構成を示す。図３では、一般的な反射型液晶表示装置のアクティブマトリクス駆動回路で用いられるものを例示している。画素部１１として、便宜上、３行３列（３×３）の画素配置を例示しているが、本発明はこれに限定されるものではない。
【００３３】
図３の例では、画素部１１は、シリコン基板１であるＰ型Ｓｉ基板上に形成されているものとする。図３において、３１は１つの画素を示す。画素３１は、スイッチングトランジスタ等からなるスイッチ素子３２と保持容量３３と反射電極３４で構成されている。画素３１内のスイッチ素子３２は、ＮＭＯＳトランジスタで構成されている。同一行の画素３１内のスイッチ素子３２のゲートは、ゲート線４３に接続されており、ゲート線４３には垂直走査回路（垂直シフトレジスタ）１３の各レジスタの出力が印加される。同一列の画素３１内のスイッチ素子３２のソース（図示したＮＭＯＳトランジスタの左側）は、信号線４２に接続されている。各画素３１のスイッチ素子３２のドレイン（図示したＮＭＯＳトランジスタの右側）は、保持容量３３と反射電極３４とに接続され、保持容量３３のもう一端は、全画素共通のＶｃｏｍ電位に接続されている。信号線４２は、転送スイッチ２３を介してビデオ線４１に接続されている。転送スイッチ２３のＯＮ／ＯＦＦは、水平走査回路（水平シフトレジスタ）１２の各レジスタ出力によって制御される。
【００３４】
図３に示す画素部１１の回路動作を簡単に説明する。まず、順次タイミングをずらして入力されたビデオ信号がビデオ線４１に出力される。そして、水平走査シフトレジスタ１３によって転送スイッチ２３を順次ＯＮ状態（導通状態）にしていくことで、ビデオ信号電圧がサンプリングされながら信号線４２に供給される。この一つの信号線４２と、垂直走査シフトレジスタ１３によって選択されたゲート線４３との交差した位置にある所望の画素３１のスイッチ素子３２が選択されてＯＮ状態とされる。すると、スイッチ素子３２を介して保持容量３３にビデオ信号電圧が書き込まれる。反射電極３４は、保持容量３３に書き込まれた電圧になる。そして、反射電極３４と透明共通電極（図示していない）との間に生じる電位差が液晶に印加され、液晶の光学特性を変化させている。
【００３５】
図４は、上記の反射型液晶表示装置の一例を示した模式的回路ブロック図であり、図５は、シリコン基板１上に一体に形成される画素領域および駆動回路の回路構成を示す。
【００３６】
図４及び図５の例は、画素領域の駆動回路として、各画素３１へのビデオ電圧書込時間を確保するために、同時に４画素ずつ書き込むために４本のビデオ線４１を用いた場合の液晶表示装置の一例を示している。各ビデオ線４１には、夫々入力されたデジタルビデオ信号からアナログビデオ信号を生成する複数のＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）が接続されている。この画素３１の同時書き込み数をチャンネル数（ｃｈ）と呼ぶことにする。各ＤＡＣ２２は、前述した図２中のＤＡＣ部１６内に設けられる。
【００３７】
２０はＬＶＤＳレシーバ回路であり、ビデオ信号用とビデオ信号クロック用の２つが配置される。ＬＶＤＳレシーバ回路２０を搭載する場所は、シリコン基板１上の駆動回路用のＰＡＤ領域又はその周辺部に設けることが望ましく、本実施例では前述した図２中のＰＡＤ１４に隣接するＩ／Ｏ部１５内に設けられる。２１はデータ制御回路であり、主としてシフトレジスタとラッチ回路で構成されている。データ制御回路２１は、２つのＬＶＤＳレシーバ回路２０と４つのＤＡＣ回路２２との間に接続され、Ｉ／Ｏ部１５内に設けられる。
【００３８】
図中のＨＣＫ、ＨＳＴは、外部駆動回路基板の制御ＩＣから供給される水平タイミングクロック信号及び水平タイミングスタート信号である。この各信号を受信する端子が、前述した図２中のＰＡＤ部１４内に設けられる。水平走査回路１２には、水平タイミングクロック信号ＨＣＫと水平タイミングスタート信号ＨＳＴが入力される。水平走査回路１２の出力は、スイッチ（ＳＷ）制御線１２ａを介して転送スイッチ１７群の各転送スイッチ２３のゲートに接続されている。水平走査回路１２からＳＷ制御線１２ａに出力される制御信号は、４画素分の信号線４２に接続された４つの転送スイッチ２３を同時にＯＮ／ＯＦＦ可能となっている。
【００３９】
図中のＶＣＫ、ＨＳＴは、外部駆動回路基板の制御ＩＣから供給される垂直タイミングクロック信号及び垂直タイミングスタート信号である。この各信号を受信する各端子が、前述した図２中のＰＡＤ部１４内に設けられる。垂直走査回路１３には、垂直タイミングクロック信号ＶＣＫと垂直タイミングスタート信号ＶＳＴが入力される。垂直走査回路１３の出力は、各画素３１のスイッチング素子（ＮＭＯＳ）のゲートに接続されている。
【００４０】
図中のＤＡ、ＤＢは、外部駆動回路基板のＬＶＤＳドライバＩＣを介してＬＶＤＳ伝送される一対のデジタルビデオ信号である。また、図中のＤＣＫＡ、ＤＣＫＢは、外部駆動回路基板のＬＶＤＳドライバＩＣを介してＬＶＤＳ伝送される一対のビデオ信号クロックである。これらデジタルビデオ信号及びビデオ信号クロックを受信する各端子は、前述した図２中のＰＡＤ部１４内に設けられる。
【００４１】
図６（ａ）及び（ｂ）は、上述のＬＶＤＳドライバＩＣ８とＬＶＤＳレシーバ回路２０の入出力回路の構成例及びその入出力信号レベルをそれぞれ示す。
【００４２】
ＬＶＤＳは、ＴＩＡ／ＥＩＡ（米国電子通信工業会／米国電子工業会）にてＴＩＡ／ＥＩＡ６４４規格として標準化されている又は低電圧差動伝送方式（Low Voltage Differential Signaling）（小振幅差動信号伝送方式）である。これは、２本の信号線（伝送線路）を使用して互いに逆向きの電流/電圧振幅をもつ一対の信号（位相が互いに反転した差動ペア信号）をＬＶＤＳドライバからＬＶＤＳレシーバに送る差動伝送方式である。
【００４３】
図６（ａ）は、一般に知られているＬＶＤＳドライバ及びＬＶＤＳレシーバの内部構成例を示す。この例では、ＬＶＤＳドライバで位相が反転した差動ペア信号を生成し、ＬＶＤＳレシーバで２本の伝送線路間の終端抵抗を介してその差動ペア信号の差分を検出する。なお、ドライバ及びレシーバを構成するトランジスタ回路の内部構成については、従来公知のものが適用可能であるためその説明を省略する。
【００４４】
この差動伝送方式の利点は、レシーバで一対の信号の差分のみを検出するため、２本の信号線にノイズが等しく現れて重畳した場合、そのノイズを除去できる点にある。すなわち、差動伝送方式のレシーバは、同相ノイズが乗っても２つの信号の電位差しか見ないためその影響はなくなる。また、差動信号は、互いに磁界を打ち消すため、１本の信号線でデータを送るシングルエンド信号と比べて、放射するノイズが小さいという性質を持つ。また、この方式は、２本の信号線に位相が１８０度ずれた信号を伝送し、その差分のみを検出する。このため、図６（ｂ）に示すように、低電圧（例：電圧＋１．２Ｖ）で小振幅（例：振幅０．３Ｖ）の信号でも伝送可能であり、例えばＨＶＤ（High Voltage Differential）方式よりも低電力で済むという利点もある。
【００４５】
なお、ガラス基板上に形成されたポリシリコンＴＦＴを用いた液晶表示装置では、トランジスタの特性、特に電流駆動能力が低いため、高速動作させることができないが、本実施例のように結晶シリコン基板１上に形成されたトランジスタは、電流駆動能力が優れているので、シリコン基板１上にＬＶＤＳレシーバ回路２０を搭載することが可能である。
【００４６】
次に、図７を参照して、本実施例の動作を説明する。
【００４７】
図７は、本実施例に示す構成において、ビデオ信号ＤＡ、ビデオ信号クロックＤＣＫＡ、水平タイミングクロック信号ＨＣＫの関係を示すタイミングチャートの一例を示す。なお、４つのＤＡＣ回路２２に入力されるビデオ信号ＤＡは、それぞれ８ｂｉｔ（Ｄ０〜Ｄ７）で示している。ＤＢ、ＤＣＫＢは、図示していないが、ＤＢはＤＡの反転信号、ＤＣＫＢはＤＣＫＡの反転信号となる。その他、走査回路に入力される制御信号（ＨＳＴ、ＶＣＫ、ＶＳＴ）については、いずれも公知技術が適用され、本発明の特徴部分とは直接関係しないため、その説明を省略する。
【００４８】
まず、ＬＶＤＳレシーバ回路２０でビデオ信号ＤＡが受信される。このビデオ信号ＤＡは、シリアルデータであるため、データ制御回路２１のシフトレジスタ（非図示）で、ビデオ信号クロックＤＣＫＡに同期して、８ビットのデータ（ＤＡＣ１〜ＤＡＣ４データ）毎にパラレルデータに変換される。その後、各パラレルデータは、データ制御回路２１のラッチ回路（非図示）にて、所望タイミングでラッチされる。前述した図５には、ラッチ信号に関する記載を図示していないが、ラッチ信号をビデオ信号クロックと同様に液晶表示装置外部より供給しても良いし、データ制御回路２１の内部で、ビデオ信号クロックよりラッチタイミングを生成してもよい。
【００４９】
データ制御回路２１にてパラレルデータに変換及びラッチされた８ビットのデジタルビデオ信号は、対応する４つのＤＡＣ２２にそれぞれ並列に出力され、各ＤＡＣ２２にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は、各ビデオ線４１にそれぞれ出力される。
【００５０】
一方、これと並行して、水平走査回路１２には水平タイミングクロック信号ＨＣＫが入力される。ＨＣＫは、４ｃｈ分のシリアルデータ、すなわちビデオ信号クロックＤＣＫＡの３２ビット（８ビット×４ｃｈ）が１周期に対応するクロック信号で構成される。よって、４つのビデオ線４１の各アナログビデオ信号は、ＨＣＫに基づく水平走査回路１２からの出力による各転送スイッチ２３のＯＮ時に、対応する４つの信号線４２に同時に送られる。これにより、画素部１１内では、各アナログビデオ信号が、各信号線４２を介して、対応する４つの画素３１に同時に書き込まれる。この後の動作は、前述した画素部１１の回路動作と同じである。
【００５１】
従って、本実施例によれば、同一シリコン基板１上にビデオ信号発生用のＤＡＣ回路２２及びＬＶＤＳレシーバ回路２０を搭載したため、下記の１）〜５）に示すような利点が得られる。
【００５２】
１）近年の表示領域（解像度）の拡大に伴い、データの転送レートが増大している。フレキシブル配線４を介した場合、フレキシブル配線４が持つ寄生素子（Ｌ、Ｃ、Ｒ）によって単相フルスイング信号（ＣＭＯＳレベル信号）の波形がなまってしまい、データの転送レートに限界がある。表示パネルを実装する上で、電源及び信号伝送路にフレキシブル配線４を用いるのは避けられないことである。
【００５３】
これに対し、本実施例では、ビデオ信号をＬＶＤＳ伝送するため、フレキシブル配線４で高速信号伝送を行っても、ビデオ信号を正確に伝送できる。
【００５４】
２）同一シリコン基板１上にＤＡＣ回路２２を搭載しない表示パネル、すなわち、アナログのビデオ信号が１〜１１Ｖの範囲激しく変動する信号を入力した際を考える。或いは、同一シリコン基板１上にＤＡＣ回路２２を搭載した表示パネルで、非常に多くのデジタルのビデオ信号が０〜３Ｖで高速且つ激しく変化した際を考える。これらの場合、変動する画像信号がノイズ源となってロジック信号（ＨＳＴ、ＨＣＫ、ＶＳＴ、ＶＣＫ）にノイズが重畳され、液晶パネルの誤動作を招き、画質を著しく低下させる要因ともなりうる。これは、ロジック信号の電圧が小さくなればなるほど、画像信号からの影響を受けやすくなる。ノイズが重畳される要因として、フレキシブル配線４上で画像信号線と制御信号線との間の結合容量や、シリコン基板１内の入力部のロジック系電源配線と画像信号配線との間の結合容量等が考えられる。
【００５５】
従来の駆動回路の入力部は、インバータ等のロジックゲートで受けているので、ノイズが重畳された制御信号が入力されると、本来の信号と同時にノイズも波形成形されるため、チャタリングのある制御信号に基づいて駆動回路が動作することになる。
【００５６】
図８は、ノイズが重畳されたロジック信号の一例を示している。この例では、入力信号に、ロジック回路のしきい値電圧（例えばＶｄｄ／２の電圧）を超えるノイズが重畳された場合を考える。この場合、液晶パネル内部のロジック回路は、図８の内部信号１が示すように波形を成形し、ノイズ分も正規の信号の一部であるかのように、シリコン基板１内部の駆動回路部に伝送してしまう。例えば、ＨＣＫ信号にノイズが加わると、転送スイッチのＯＮタイミングが外れること、すなわち、違う画素の画像信号をサンプリングすることになる。また、ＨＳＴ信号にノイズが加わると、複数の転送スイッチが同時にＯＮすることになる。さらに、ＶＣＫ信号にノイズが加わると、水平走査途中で次の行の画素に電圧を書き込むことになる。これらは、何れも画質を著しく低下させる原因になる。
【００５７】
これに対し、本実施例では、ビデオ信号をＬＶＤＳ伝送するため、水平走査回路１２および垂直走査回路１３に入力される制御信号（ＨＳＴ、ＨＣＫ、ＶＳＴ、ＶＣＫ）に、ノイズが重畳されることがない。これにより、水平走査回路１２および垂直走査回路１３を安定に動作させることができる。
【００５８】
３）本実施例では、ＬＶＤＳ伝送を用いたため、フレキシブル配線４等から発生する放射ノイズを低減させることができる。
【００５９】
４）本実施例では、同一シリコン基板１上にビデオ信号発生用のＤＡＣ回路２２とＬＶＤＳレシーバ回路２０とを搭載したため、表示システム全体を考えると、より大きなコストダウンに繋がる。
【００６０】
５）一般的にポリシリコンＴＦＴ（Thin Film Transistor）を用いた表示パネルでは、そのトランジスタのしきい値電圧が高い（Ｖｔｈ＝１〜１．５Ｖ）ので、低電源電圧化（２．５Ｖ）に対応した回路を実現することが難しい。これに対し、本実施例では、上記のＬＶＤＳ伝送を用いたため、システムの電源電圧の低下（５Ｖ→３Ｖ或いは３Ｖ→２．５Ｖ）にも対応できる。
【００６１】
以上説明したように、本実施例の反射型液晶表示装置では、液晶表示装置のシリコン基板１内に複数のＤＡＣ回路２２を搭載し、ビデオデータをデジタル信号で入力し、シリコン基板１内部でデジタルビデオ信号をアナログビデオ信号に変換して画像を出力する。この構成において、シリコン基板１内のＩ／Ｏ部１５（データ受信回路部）にＬＶＤＳレシーバ２０を搭載し、デジタルビデオ信号をシリアル信号としてＬＶＤＳ伝送を用いて受信している。
【００６２】
これによれば、シリコン基板１上のＰＡＤ数の増大を抑え、デジタルビデオ信号を処理するロジック系の電源電圧が小さくなっても外乱ノイズに強いデータ伝送を実現でき、放射ノイズの影響を小さくして高画質な出力画像を得ることができる。
【００６３】
また、一般的な透過型液晶表示装置では、ガラス基板上に形成されたポリシリコンＴＦＴを使用して駆動回路を実現しているので、高精度のＤＡＣや高速伝送に対応したＬＶＤＳレシーバ回路を同一基板上に搭載し性能を実現することは困難である。これに対し、本実施例の反射型液晶装置（ＬＣＯＳ）は、結晶Ｓｉ基板上に駆動回路を形成しているので、通常のＩＣと同等の良好なトランジスタ特性を実現できる。よって、同一基板上にＤＡＣ及びＬＶＤＳレシーバ回路を搭載することにより、システムのコストダウンを図ることができる。
【００６４】
なお、本実施例では、ＬＶＤＳ伝送方式のレシーバ回路を用いて説明しているが、必ずしもこれに限定されるものではなく、伝送小振幅・差動伝送であれば良く、例えばＥＣＬ伝送方式のレシーバ回路を用いても構わない。
【００６５】
本実施例に示す駆動回路及び画素回路は、シリコン基板にＣＭＯＳプロセスで形成されたものである。また、ＬＶＤＳレシーバ回路もＣＭＯＳプロセスで容易に実現することが出来る。そのため、本実施例ではＬＶＤＳ伝送を採用し、基板内にＬＶＤＳレシーバ回路を搭載している。一方、ＥＣＬ伝送方式を採用には、ＢｉＣＭＯＳプロセスが必要であり、これはコストアップに繋がる。よって、ＣＭＯＳプロセスで実現された駆動回路及び画素回路を有するアクティブマトリクス基板及びそれを用いた反射型液晶表示装置においては、同じＣＭＯＳプロセスで実現可能なＬＶＤＳレシーバ回路の方がより好ましい。
【実施例２】
【００６６】
次に、図９及び図１０を参照して、本発明の第２の実施例を説明する。
【００６７】
第１の実施例の構成では、１つのＬＶＤＳレシーバで４ＣＨ分のＤＡＣデータを受信するため、データ転送レートは非常に高速になる。例えば、１２８０×８００画素の有効表示領域を持つ反射型液晶表示装置を考える。この装置で、８ｂｉｔのＤＡＣ回路を搭載し、１秒間に６０フレームを倍速フィールド反転駆動（１秒間に１２０フィールド）し、さらに、水平及び垂直のブランキングも考慮すると、その転送レートは１ＧＨｚを超えてしまう。この周波数を実現するには、微細で高耐圧の半導体プロセスが必要となりコストアップに繋がる。
【００６８】
本実施例では、この点を考慮に入れた反射型液晶表示装置である。なお、第１の実施例と同様の構成要素については、同一符号を付して、その説明を簡略又は省略する。
【００６９】
図９は、本実施例の反射型液晶表示装置の全体構成を示す。図９に示す反射型液晶表示装置は、４つのＤＡＣ回路２２に夫々ＬＶＤＳレシーバ回路２０とデータ制御回路２１を設けている。その他の構成は、第１の実施例と同様である。
【００７０】
次に、図１０を参照して、本実施例の動作を説明する。
【００７１】
図１０は、本実施例に示す構成において、ビデオ信号ＤＡ１Ａ、ＤＡ２Ａ、ＤＡ３Ａ、ＤＡ４Ａ、ビデオ信号クロックＤＣＫＡ、水平タイミングクロック信号ＨＣＫの関係を示すタイミングチャートの一例を示す。なお、４つのＤＡＣ回路２２に入力されるビデオ信号ＤＡ１Ａ〜ＤＡ４Ａは、それぞれ８ｂｉｔ（Ｄ０〜Ｄ７）で示している。
【００７２】
まず、４つのＬＶＤＳレシーバ回路２０で各ビデオ信号ＤＡ１Ａ〜ＤＡ４Ａが受信される。この各ビデオ信号ＤＡ１Ａ〜ＤＡ４Ａは、それぞれシリアルデータである。この各シリアルデータは、各データ制御回路２１にて、ビデオ信号クロックＤＣＫＡに同期して、対応する各ＤＡＣ２２にそれぞれ出力され、各ＤＡＣ２２にてアナログビデオ信号に変換される。その変換されたアナログビデオ信号は、各ビデオ線４１にそれぞれ出力される。
【００７３】
一方、これと並行して、水平走査回路１２には水平タイミングクロック信号ＨＣＫが入力される。ＨＣＫは、１ｃｈ分のシリアルデータ、すなわちビデオ信号クロックＤＣＫＡの８ビット（８ビット×１ｃｈ）が１周期に対応するクロック信号で構成される。よって、４つのビデオ線４１の各アナログビデオ信号は、ＨＣＫに基づく水平走査回路１２からの出力による各転送スイッチ２３のＯＮ時に、各信号線４２に同時に送られる。これにより、画素部１１内では、各アナログビデオ信号が、各信号線４２を介して、対応する４つの画素３１に同時に書き込まれる。この後の動作は、前述した画素部１１の回路動作と同じである。
【００７４】
従って、本実施例によれば、各ＤＡＣ回路２２にＬＶＤＳレシーバ回路２０を一対として同一シリコン基板１上に搭載し、各ＤＡＣ回路２２に入力されるデジタル信号をそれぞれシリアル信号として各ＬＶＤＳレシーバ回路２０で個別に受信している。このため、第１の実施例と同様の効果に加え、データの転送レートをより一層低減することができる。
【実施例３】
【００７５】
次に、図１１を参照して、本発明の第３の実施例を説明する。
【００７６】
第２の実施例の構成では、ビデオ線４１が有効画素領域の水平方向全てに配置されているので、これに付随する寄生容量が大きく消費電力的に無視することができない。すなわち、液晶を駆動するために必要な電圧振幅は１０Ｖ以上になるために、ビデオ線４１の寄生容量を充放電する際に発生する消費電力によって基板が発熱し、液晶の配向特性に影響を与え、良好な画像を得ることができない。
【００７７】
本実施例では、この点を考慮に入れた反射型液晶表示装置である。なお、第１及び第２の実施例と同様の構成要素については、同一符号を付して、その説明を簡略又は省略する。
【００７８】
図１１は、本実施例の反射型液晶表示装置の全体構成を示す。図９に示す反射型液晶表示装置は、第２の実施例の水平走査回路１２の代わりに、転送スイッチ（ＳＷ）制御回路２４を設けている。転送ＳＷ制御回路２４には、外部駆動回路基板の制御ＩＣから供給される水平タイミングクロック信号ＨＣＫ及び水平タイミングスタート信号ＨＳＴが入力される。転送ＳＷ制御回路２４の出力は、４本のＳＷ制御線２４ａを介して各転送スイッチ２３のゲートに接続されている。転送ＳＷ制御回路２４から４本のＳＷ制御線１２ａに出力される制御信号は、４画素分の信号線４２に接続された４つの転送スイッチ２３のいずれか１つをＯＮ／ＯＦＦ可能となっている。
【００７９】
本実施例では、４本のＳＷ制御線２４ａが有効画素領域の水平方向全てに配置され、４本のビデオ線４１は、ＤＡＣ回路２２と転送スイッチ２３との間にのみ配置されている。その他の構成は、第１の実施例と同様である。
【００８０】
次に、前述した図１０を参照して、本実施例の動作を説明する。
【００８１】
まず、４つのＬＶＤＳレシーバ回路２０で各ビデオ信号ＤＡ１Ａ〜ＤＡ４Ａが受信される。この各ビデオ信号ＤＡ１Ａ〜ＤＡ４Ａは、それぞれシリアルデータである。この各シリアルデータは、対応する各データ制御回路２１にて、ビデオ信号クロックＤＣＫＡに同期して、対応する各ＤＡＣ２２にそれぞれ出力され、各ＤＡＣ２２にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は、各ビデオ線４１にそれぞれ出力される。
【００８２】
一方、これと並行して、転送ＳＷ回路２４には水平タイミングクロック信号ＨＣＫが入力される。ＨＣＫは、１ｃｈ分のシリアルデータ、すなわちビデオ信号クロックＤＣＫＡの８ビット（８ビット×１ｃｈ）が１周期に対応するクロック信号で構成される。よって、４つのビデオ線４１の各アナログビデオ信号は、ＨＣＫに基づく転送ＳＷ回路２４からの出力による各転送スイッチ２３のＯＮ時に、各信号線４２に同時に送られる。これにより、画素部１１内では、各アナログビデオ信号が、各信号線４２を介して、対応する４つの画素３１に同時に書き込まれる。この後の動作は、前述した画素部１１の回路動作と同じである。
【００８３】
従って、本実施例によれば、各ＤＡＣ回路２２にＬＶＤＳレシーバ回路２０を一対として同一シリコン基板１上に搭載し、各ＤＡＣ回路２２に入力されるデジタル信号をそれぞれシリアル信号として各ＬＶＤＳレシーバ回路２０で個別に受信している。これに加え、４本のビデオ線４１は、ＤＡＣ回路２２と転送スイッチ２３との間にのみ配置される構造となっている。このため、第１及び第２の実施例と同様の効果に加え、ビデオ線４１の寄生容量を減らし、消費電力をより一層抑えることができる。
【実施例４】
【００８４】
次に、図１２及び図１３を参照して、本発明の第４の実施例を説明する。
【００８５】
第３の実施例では、各ＤＡＣ回路２２の入力データを１つのシリアル信号として扱う構成を示している。これに対し、本実施例では、各ＤＡＣ回路２２に入力されるデータのビット毎にシリアル信号としてビデオ信号伝送を行う時の構成を示す。
【００８６】
図１２は、本実施例の反射型液晶表示装置の全体構成を示す。なお、第１〜第３の実施例と同様の構成要素については、同一符号を付して、その説明を簡略又は省略する。
【００８７】
図１２に示す反射型液晶表示装置は、各ＤＡＣ回路２２に入力されるデジタルビデオ信号をビット毎にシリアルデータとしてビデオ信号伝送を行うものである。すなわち、シリアルデータは、各ＤＡＣ回路２２に入力されるビデオ信号のビット毎に構成される。たとえば、各ＤＡＣ回路２２のＭＳＢデータだけ（あるいはＬＳＢデータだけ）をまとめてシリアルデータにしてビデオ信号伝送を行う。この方式を用いれば、ＰＡＤ数がビデオデータを構成するビット数分必要になるが、データ転送レートをさらに低減させることができる。
【００８８】
図中のＤ０Ａ、Ｄ０Ｂ、…、Ｄ７Ａ、Ｄ７Ｂは、各ＤＡＣ回路２２に入力される８ビットのデジタル信号のビット位置に対応して割り当てられた複数のシリアルデータである。各シリアルデータのうち、Ｄ７Ａ、Ｄ７Ｂは、８ビットのデジタル信号のうち最上位ビットに対応するＭＳＢ（Most Significant Bit）データ、Ｄ０Ａ、Ｄ０Ｂは、その最下位ビットに対応するＬＳＢ（Least Significant Bit）データを示す。Ｄ６Ａ、Ｄ６Ｂ、…、Ｄ１Ａ、Ｄ１Ｂは、ＭＳＢとＬＳＢとの間の各ビットにそれぞれ対応するデータである。
【００８９】
本実施例では、各ＤＡＣ回路２２のビット毎にそれぞれシリアル信号として伝送するため、ＬＶＤＳレシーバ群２０ａ内に、ビデオ信号用のＬＶＤＳレシーバ回路２０が８つ設けられる。各ＬＶＤＳレシーバ回路２０の出力は、４ビットシフトレジスタ群２５ａの各４ビットシフトレジスタ２５に接続される。４ビットシフトレジスタ２５の各出力は、それぞれラッチ回路２７を介して各ＤＡＣ回路２２に接続される。
【００９０】
ラッチ回路２７は、ラッチ制御回路２６からの制御信号（ラッチタイミング）に基づいて、４ビットシフトレジスタ２５の各出力をラッチ後、各ＤＡＣ回路２２に出力する。図中では、ラッチ回路２７に入力される制御信号は、ラッチ制御回路２６からのビデオ信号クロックＤＣＫＡ、ＤＣＫＢに基づく出力信号で構成されているが、これに限らず、ＤＣＫＡ、ＤＣＫＢと同様に外部より信号を入力してもかまわない。その他の構成は第３の実施例と同様である。
【００９１】
次に、図１３を参照して、本実施例の動作を説明する。
【００９２】
図１３は、本実施例に示す構成において、ビデオ信号ＤＡ７Ａ〜ＤＡ０Ａ、ビデオ信号クロックＤＣＫＡ、水平タイミングクロック信号ＨＣＫの関係を示すタイミングチャートの一例を示す。なお、ＤＡＣ回路２２に入力されるビデオ信号は、８ｂｉｔで示している。
【００９３】
まず、ＬＶＤＳレシーバ回路２０で８つのビデオ信号ＤＡ７Ａ〜ＤＡ０Ａが受信される。この各ビデオ信号ＤＡ７Ａ〜ＤＡ０Ａは、各ＤＡＣ回路２２に入力される８ビットのデジタルビデオ信号の各ビット毎のシリアルデータにそれぞれ対応する。この各シリアルデータは、各４ビットシフトレジスタ２５にて、ビデオ信号クロックＤＣＫＡに同期して、それぞれ４ビットのデータが出力される。
【００９４】
出力された４ビットのデータは、ラッチ制御回路２６からの制御信号に応じて、各ラッチ回路２５にてラッチされ、それぞれ８ビットのデータ、すなわち４ｃｈ分のデジタルビデオ信号（ＤＡＣ１〜ＤＡＣ４データ）として、各ＤＡＣ２２に出力される。その出力された８ビットのデジタルビデオ信号は、各ＤＡＣ２２にてアナログビデオ信号に変換され、各ビデオ線４１に出力される。
【００９５】
一方、これと並行して、転送ＳＷ回路２４には水平タイミングクロック信号ＨＣＫが入力される。ＨＣＫは、ＤＡＣ回路２２の各ビットに割り当てられた４ｃｈ分のシリアルデータ、すなわちビデオ信号クロックＤＣＫＡの４ビット（１ビット×４ｃｈ）が１周期に対応するクロック信号で構成される。よって、４つのビデオ線４１の各アナログビデオ信号は、ＨＣＫに基づく転送ＳＷ回路２４からの出力による各転送スイッチ２３のＯＮ時に、対応する４つの信号線４２に同時に送られる。これにより、画素部１１内では、各アナログビデオ信号が、各信号線４２を介して、対応する４つの画素３１に同時に書き込まれる。この後の動作は、前述した画素部１１の回路動作と同じである。
【００９６】
従って、本実施例によれば、各ＤＡＣ回路２２に入力される各ビットのデジタル信号をそのビット位置に応じて割り当てられた複数のシリアル信号にしてビデオ信号伝送を行っている。このため、ＰＡＤ数がビデオデータを構成するビット数分必要になるものの、データ転送レートをさらに低減させることができる。
（応用例）
次に、図１４を参照して、上記各実施例の反射型液晶表示装置を用いた投影型表示装置としての液晶プロジェクター装置について説明する。
【００９７】
図１４は、本実施例の液晶プロジェクター装置において、液晶プロジェクター用の光学システムの一例を示す概略図である。１０１はランプ、１０２はリフレクター、１０３はロッドインテグレーター、１０４はコリメーターレンズ、１０５は偏光ビームスプリッター及びλ／２板を有する偏光変換部、１０６はリレーレンズ、１０７はダイクロイックミラーである。１０８は偏光ビームスプリッター、１０９はクロスプリズム、１１０は本発明の反射型液晶表示装置、１１１は投影レンズ、１１２は全反射ミラーである。
【００９８】
この構成において、ランプ１０１から出た光束は、リフレクター１０２で反射しロッドインテグレーター１０３の入口に集光する。このリフレクター１０２は楕円リフレクターであり、ランプ１０１の発光部及びロッドインテグレーター１０３の入口にその焦点が存在する。ロッドインテグレーター１０３に入射された光束は、ロッドインテグレーター１０３の内部で０から数回反射を繰り返し、ロッドインテグレーター１０３の出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法も有るが、ここでは省略する。
【００９９】
２次光源からの光束は、コリメーターレンズ１０４を通して、おおむね平行光とされ、偏光変換部１０５の偏光ビームスプリッターに入射する。この入射光のうちＰ波は偏光変換部１０５の偏光ビームスプリッターで反射し、λ／２板を通りＳ波となる。これにより偏光変換部１０５の出射側で全ての光がＳ波となり、リレーレンズ１０６に入射する。リレーレンズ１０６を通過した光束は、全反射ミラー１１２、ダイクロイックミラー１０７、偏光板（不図示）、偏光ビームスプリッター１０８、クロスプリズム１０９等で構成された色分解系を通過し、それぞれ３枚の反射型液晶表示装置１１０に入射する。
【０１００】
反射型液晶表示装置１１０では、液晶シャッターが、映像に合わせて画素ごとに電圧を制御し、液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調する。変調された光は、偏光ビームスプリッター１０８でＰ波成分が透過され、クロスプリズム１０９で色合成した後、投影レンズ１１１から投影される。
【０１０１】
図１４に示す液晶プロジェクター装置は、筐体内に設置され、壁や専用スクリーン等に画像光を投射する液晶プロジェクターを構成することができる。また、この液晶プロジェクター装置は、リアプロジェクションテレビ等のリアプロジェクション装置に用いることができる。すなわち、図１５に示すように、上記の液晶プロジェクター装置を（ここでは投影レンズのみを示している）、反射ミラー３１０、スクリーンとなるフレネルレンズ３１１，レンチキュラーレンズ３１２とともに筐体内に配置することで、リアプロジェクションテレビ等のリアプロジェクション装置を構成することができる。
【０１０２】
図１５に示すように、液晶プロジェクター装置の投影レンズ１１１からの光を反射ミラー３１０で反射させスクリーンの背面に投射し（反射ミラーを介さず投射してもよい）、フレネルレンズ３１１で平行光とし、レンチキュラーレンズ３１２を通して光を広角度に散乱させる。従って、上記の液晶プロジェクター装置は、フロントプロジェクション方式（壁や専用スクリーン等に画像光を投射する方式）、リアプロジェクション方式（スクリーンの背面に画像光を投射してスクリーンの透過光を見る方式）のいずれにも用いることができる。
【産業上の利用可能性】
【０１０３】
本発明は、液晶表示装置、特に単結晶半導体基板を用いて形成されたアクティブマトリクス基板を有する液晶表示装置に利用可能である。また、反射型液晶表示装置及びそれを用いた投影型表示装置に利用可能であり、特に液晶材料として誘電率異方性が負の分子からなる垂直配向型の液晶材料を用いた反射型液晶表示装置及びそれを用いた投影型表示装置に利用可能である。また、複数の走査線と信号線の交点に画素電極を有するアクティブマトリクス基板と、このアクティブマトリクス基板と液晶を用いて画像・文字などを表示する液晶装置及びこれを用いた表示装置の用途に利用可能である。特に、液晶素子を駆動する水平・垂直走査回路の内、垂直信号線にビデオ信号を供給する手段に特徴を有するアクティブマトリクス基板と、これを用いた液晶装置及びこの液晶装置を用いた表示装置の用途に利用可能である。
【０１０４】
本発明は、液晶を用いて画像、文字等を表示する液晶表示装置、液晶プロジェクター装置及びリアプロジェクション装置に用いることができ、特に投影型の液晶表示装置、液晶プロジェクター装置、フロントプロジェクション装置及びリアプロジェクション装置に用いることができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施例に係る反射型液晶表示装置の全体構成を示す斜視図である。
【図２】第１の実施例において、シリコン基板に搭載される画素領域及び駆動回路の配置を示す平面図である。
【図３】第１の実施例において、画素部の内部構成を示す回路図である。
【図４】第１の実施例に係る反射型液晶表示装置の全体構成を示すブロック図である。
【図５】第１の実施例において、シリコン基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。
【図６】（ａ）ＬＶＤＳのドライバとレシーバの入出力回路構成を示す回路図、（ｂ）その入出力信号レベルを示すグラフである。
【図７】第１の実施例に係る反射型液晶表示装置の動作を示すタイミングチャートである。
【図８】ノイズが重畳されたロジック信号の一例を示す図である。
【図９】本発明の第２の実施例に係る反射型液晶表示装置において、シリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
【図１０】第２の実施例に係る反射型液晶表示装置の動作を示すタイミングチャートである。
【図１１】本発明の第３の実施例に係る反射型液晶表示装置において、シリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
【図１２】本発明の第４の実施例に係る反射型液晶表示装置において、シリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。
【図１３】第４の実施例に係る反射型液晶表示装置の動作を示すタイミングチャートである。
【図１４】第１〜第４の実施例に係る反射型液晶表示装置を用いた液晶プロジェクター装置の全体構成を示す図である。
【図１５】図１４に示す液晶プロジェクター装置を用いた液晶プロジェクターの構成を示す図である。
【符号の説明】
【０１０６】
１  シリコン基板（液晶表示基板）
２  シール材
３  透明電極（共通電極）
４  フレキシブル配線
５  表示領域
６  駆動基板（外部駆動回路基板）
７  制御ＩＣ
８  ＬＶＤＳドライバＩＣ
１１  画素部（画素領域）
１２  水平走査回路
１２ａ  ＳＷ制御線
１３  垂直走査回路
１４  ＰＡＤ部
１５  Ｉ／Ｏ部
１６  ＤＡＣ部
１７  転送スイッチ群
２０  ＬＶＤＳレシーバ回路
２１  データ制御回路
２２  ＤＡＣ回路
２３  転送スイッチ
２４  転送ＳＷ制御回路
２４ａ  ＳＷ制御線
２５  ４ビットシフトレジスタ
２５ａ  ４ビットシフトレジスタ群
２６  ラッチ制御回路
２７  ラッチ回路
３１  画素
３２  スイッチ素子
３３  保持容量
３４  反射電極
４１  ビデオ線
４２  信号線
４３  ゲート線
【図６】
2007322501.tif 000003
【図１５】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2007322501.tif 000015
【図１３】
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【図１４】
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