(57)【要約】【課題】ＦＵＳＩゲート電極に達するコンタクト部と、ソース・ドレイン層に達するコンタクト部とで深さが異なることに起因する不具合を解消した半導体装置およびその製造方法を提供する。【解決手段】層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５およびＦＵＳＩゲート電極３２にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられている。ＦＵＳＩコンタクト部４１は、層間絶縁膜４を貫通するコンタクト開口部ＣＨ１内に、完全にシリサイド化されたＦＵＳＩコンタクト層４１１を充填して構成されており、ＦＵＳＩゲート電極３２と同じ高さを有している。【選択図】図１
2007141905.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配設され、シリサイドで構成されるシリサイドゲート電極を有する電界効果型トランジスタと、
前記電界効果型トランジスタを含めて前記半導体基板上を覆う層間絶縁膜と、
前記層間絶縁膜上に配設された配線層と、
前記層間絶縁膜を厚さ方向に貫通するように設けられ、前記配線層と前記電界効果型トランジスタのソース・ドレイン層とを電気的に接続するコンタクト手段と、を備え、
前記コンタクト手段は、
前記ソース・ドレイン層上に配設され、前記シリサイドで構成されるシリサイドコンタクト部を有し、
前記シリサイドコンタクト部の高さは、前記シリサイドゲート電極と同じ高さを有する、半導体装置。
【請求項２】
前記層間絶縁膜は、
前記シリサイドゲート電極の上面が露出するように前記電界効果型トランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜上に配設された第２の層間絶縁膜とを含み、
前記シリサイドコンタクト部は、
前記第１の層間絶縁膜を厚さ方向に貫通して、その上面が露出するように配設され、
前記コンタクト手段は、
前記第２の層間絶縁膜を厚さ方向に貫通して、その下面が前記シリサイドコンタクト部の前記上面に接触するとともに、その上面が露出するように配設されたコンタクトプラグをさらに有し、
前記コンタクトプラグの前記上面を覆うように前記配線層が前記第２の層間絶縁膜上に配設される、請求項１記載の半導体装置。
【請求項３】
前記シリサイドコンタクト部は、
前記層間絶縁膜を厚さ方向に貫通して、その上面が露出するように配設され、
前記シリサイドコンタクト部の前記上面を覆うように前記配線層が前記層間絶縁膜上に配設される、請求項１記載の半導体装置。
【請求項４】
前記層間絶縁膜は、
前記シリサイドゲート電極の上面が露出するように前記電界効果型トランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜上に配設された第２の層間絶縁膜とを含み、
前記シリサイドコンタクト部は、
前記第１の層間絶縁膜を厚さ方向に貫通して、その上面が露出するように配設され、
前記配線層は、
前記第２の層間絶縁膜を厚さ方向に貫通して、その下面が前記シリサイドコンタクト部の前記上面に接触するコンタクト部と、
前記コンタクト部と一体をなすように前記第２の層間絶縁膜の上層部に配設され、その上面が露出する配線部とを有する、請求項１記載の半導体装置。
【請求項５】
前記半導体基板の表面内に配設された不純物層を少なくとも１つ有する半導体素子と、
前記ソース・ドレイン層上から、前記半導体素子の前記不純物層上にかけて延在するように配設された、前記シリサイドで構成されるシリサイド配線層と、をさらに備え、
前記シリサイド配線層の高さは、前記シリサイドゲート電極と同じ高さを有する、請求項１記載の半導体装置。
【請求項６】
(ａ)半導体基板上に、少なくともゲート絶縁膜およびゲートポリシリコン層の積層膜を選択的に形成する工程と、
(ｂ)前記積層膜の側面にサイドウォール絶縁膜を形成する工程と、
(ｃ)前記積層膜および前記サイドウォール絶縁膜をマスクとして不純物のイオン注入を行って、前記半導体基板の表面内にソース・ドレイン層を形成する工程と、
(ｄ)前記工程(ｃ)の後に、前記サイドウォール絶縁膜が形成された前記積層膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
(ｅ)前記層間絶縁膜を貫通して、前記ソース・ドレイン層に達するコンタクト開口部を形成する工程と、
(ｆ)前記コンタクト開口部にポリシリコン層を充填する工程と、
(ｇ)前記コンタクト開口部に充填された前記ポリシリコン層および前記ゲートポリシリコン層を完全にシリサイド化して、前記層間絶縁膜を貫通して前記シリサイド層に達するシリサイドコンタクト部およびシリサイドで構成されるシリサイドゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項７】
前記工程(ｇ)は、
前記層間絶縁膜上全面にシリサイド金属層を形成した後、３００〜４００℃で１０〜６０秒間の熱処理を行う工程と、
未反応の前記シリサイド金属層を除去した後、５００〜６００℃で１０〜６０秒間の熱処理を行う工程を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程(ａ)は、
前記ゲートポリシリコン層上にキャップとなるキャップ窒化膜を形成する工程を含み、
前記工程(ｂ)は、
前記サイドウォール絶縁膜をシリコン窒化膜で形成する工程を含み、
前記工程(ｄ)は、
前記層間絶縁膜を、前記キャップ窒化膜の上面が露出するまで平坦化する工程を含み、
前記工程(ｅ)に先立って、
前記キャップ窒化膜を除去して、底部に前記ゲートポリシリコン層が露出する窪み部を形成する工程をさらに備える、請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ゲート電極をメタル化したＭＯＳトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート長が４５ｎｍ程度に設定される、いわゆる４５ｎｍ世代以降の半導体装置では、ゲート絶縁膜上に堆積したポリシリコンゲートを完全にシリサイド化したＦＵＳＩ（fully silicided）ゲートなどのメタルゲートが必要とされている。
【０００３】
ＦＵＳＩゲートの製造方法については、特許文献１において図９〜図１４を用いて一例が開示されている。
【０００４】
【特許文献１】特開２００５−２４３６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の図１４においては、ソース・ドレイン層に達するコンタクト部が示されているが、ＦＵＳＩゲート電極を上層の配線に電気的に接続するためのコンタクト部を想定した場合、当該コンタクト部はＦＵＳＩゲート電極の高さの分だけ浅くなり、ソース・ドレイン層に達するコンタクト部とは深さが異なるので、以下の不具合が生じる可能性がある。
【０００６】
すなわち、コンタクト開口部の形成に際してのエッチング制御が難しく、ソース・ドレイン層に達するコンタクト部においては、コンタクト開口部の底面の面積が小さくなって、最終的にはソース・ドレイン層とコンタクト部との接触抵抗が増えるという可能性がある。また、ＦＵＳＩゲート電極に達するコンタクト部においては、ミスアライメントが生じた場合には、ＦＵＳＩゲート電極上から外れた部分でエッチングが進行し、ＦＵＳＩゲート電極の側面に沿ってスリット状の開口部が設けられるが、当該開口部内ではバリアメタル層を確実に形成できないという問題が生じる。
【０００７】
本発明は上記のような問題点を解消するためになされたもので、ＦＵＳＩゲート電極に達するコンタクト部と、ソース・ドレイン層に達するコンタクト部とで深さが異なることに起因する不具合を解消した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る請求項１記載の半導体装置は、半導体基板上に配設され、シリサイドで構成されるシリサイドゲート電極を有する電界効果型トランジスタと、前記電界効果型トランジスタを含めて前記半導体基板上を覆う層間絶縁膜と、前記層間絶縁膜上に配設された配線層と、前記層間絶縁膜を厚さ方向に貫通するように設けられ、前記配線層と前記電界効果型トランジスタのソース・ドレイン層とを電気的に接続するコンタクト手段と、を備え、前記コンタクト手段は、前記ソース・ドレイン層上に配設され、前記シリサイドで構成されるシリサイドコンタクト部を有し、前記シリサイドコンタクト部の高さは、前記シリサイドゲート電極と同じ高さを有している。
【０００９】
本発明に係る請求項６記載の半導体装置の製造方法は、以下の工程(ａ)〜(ｇ)を備えている。すなわち、半導体基板上に、少なくともゲート絶縁膜およびゲートポリシリコン層の積層膜を選択的に形成する工程(ａ)と、前記積層膜の側面にサイドウォール絶縁膜を形成する工程(ｂ)と、前記積層膜および前記サイドウォール絶縁膜をマスクとして不純物のイオン注入を行って、前記半導体基板の表面内にソース・ドレイン層を形成する工程(ｃ)と、前記工程(ｃ)の後に、前記サイドウォール絶縁膜が形成された前記積層膜を覆うように前記半導体基板上に層間絶縁膜を形成する工程(ｄ)と、前記層間絶縁膜を貫通して、前記ソース・ドレイン層に達するコンタクト開口部を形成する工程(ｅ)と、前記コンタクト開口部にポリシリコン層を充填する工程(ｆ)と、前記コンタクト開口部に充填された前記ポリシリコン層および前記ゲートポリシリコン層を完全にシリサイド化して、前記層間絶縁膜を貫通して前記シリサイド層に達するシリサイドコンタクト部およびシリサイドで構成されるシリサイドゲート電極を形成する工程(ｇ)とを備えている。
【発明の効果】
【００１０】
本発明に係る請求項１記載の半導体装置によれば、配線層と電界効果型トランジスタのソース・ドレイン層とを電気的に接続するコンタクト手段において、ソース・ドレイン層上に配設され、シリサイドで構成されるシリサイドコンタクト部が、シリサイドゲート電極と同じ高さを有するので、シリサイドコンタクト部から配線層までの距離と、シリサイドゲート電極から配線層までの距離とを同じにすることができる。このため、例えば、コンタクト手段を多段構造とし、シリサイドゲート電極と配線層との間に存在する層間絶縁膜を貫通してシリサイドゲート電極やシリサイドコンタクト部に達するような複数のコンタクト開口部を形成する場合、これらコンタクト開口部の深さを同じにできる。このため、シリサイドゲート電極に達するコンタクト開口部が、シリサイドゲート電極上から部分的に外れて形成された場合でも、オーバーエッチングが起きることがなく、上記コンタクト開口部に充填される導電体とシリサイドゲート電極とが直接接触することが防止され、両者が接触することによるシリサイドゲート電極の欠損に起因してゲートの抵抗値に変動が生じることが防止され、ゲート抵抗の安定した半導体装置を得ることができる。また、オーバーエッチングに起因して、シリサイドゲート電極とソース・ドレイン層とが短絡することも防止され、電界効果型トランジスタの動作に不具合が生じることも防止できる。また、例えば、コンタクト手段を多段構造とした場合には、配線層とソース・ドレイン層との電気的な接続のための個々のコンタクト開口部の深さを浅くすることができ、コンタクト開口部のエッチングが不完全となることが防止され、ソース・ドレイン層とコンタクト手段との接触抵抗が増えるという問題を防止できる。
【００１１】
本発明に係る請求項６記載の半導体装置の製造方法によれば、コンタクト開口部に充填されたポリシリコン層およびゲートポリシリコン層を同時にシリサイド化することで、シリサイドゲート電極と同じ高さを有するシリサイドコンタクト部を形成するので、シリサイドコンタクト部を比較的簡便に得ることができる。
【発明を実施するための最良の形態】
【００１２】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１の半導体装置として、図１に、ＦＵＳＩゲートを有したＭＯＳトランジスタ（電界効果型トランジスタ）を備えた半導体装置１００の断面構成を示す。
【００１３】
図１に示すように、シリコン基板等の半導体基板１上の素子分離絶縁膜２で規定される活性領域上に、ゲート絶縁膜３１を間に挟んで配設されたＦＵＳＩゲート電極３２と、ＦＵＳＩゲート電極３２の側面に配設されたサイドウォール絶縁膜３３と、ＦＵＳＩゲート電極３２のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれ配設されたソース・ドレイン層３４と、ソース・ドレイン層３４の上層部に形成されたシリサイド層３５とを有したＭＯＳトランジスタ３０が配設されている。
【００１４】
そして、ＭＯＳトランジスタ３０を覆うように層間絶縁膜４が配設され、層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５およびＦＵＳＩゲート電極３２にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられている。
【００１５】
ＦＵＳＩコンタクト部４１は、層間絶縁膜４を貫通するコンタクト開口部ＣＨ１内に、完全にシリサイド化されたＦＵＳＩコンタクト層４１１を充填して構成されており、ＦＵＳＩゲート電極３２と同じ高さを有している。
【００１６】
層間絶縁膜４の厚さは、ＦＵＳＩゲート電極３２の上面が露出する厚さに設定され、層間絶縁膜４の表面には、ＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト部４１の上面が露出している。そして、層間絶縁膜４上を覆うように層間絶縁膜５が配設され、層間絶縁膜５を厚さ方向に貫通して２つのＦＵＳＩコンタクト部４１にそれぞれ達する複数のコンタクトプラグ５１が設けられている。
【００１７】
コンタクトプラグ５１は、層間絶縁膜５を貫通するコンタクト開口部ＣＨ２内に、プラグ層５１１として例えばタングステン（Ｗ）が充填されて構成されるが、コンタクト開口部ＣＨ２の内面は、例えば窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜で構成される多層メタル層５１２で覆われており、プラグ層５１１が直接に層間絶縁膜５と接触しない構成となっている。
【００１８】
また、層間絶縁膜５上には、各コンタクトプラグ５１の上部を覆うようにパターニングされた配線層７が配設されている。
【００１９】
なお、ＦＵＳＩコンタクト部４１とコンタクトプラグ５１とで、配線層７とソース・ドレイン層３４との電気的な接続を行うので、ＦＵＳＩコンタクト部４１およびコンタクトプラグ５１を合わせてコンタクト手段と呼称する場合もある。
【００２０】
図２には、半導体装置１００を上部から見た平面図を示す。
図２に示すＡ−Ａ線での断面図が図１に相当するが、図２に示すようにＦＵＳＩゲート電極３２に接続されるコンタクトプラグ５１は、ＦＵＳＩゲート電極３２のゲート幅方向の一方の端部に接触するように設けられるので、当該コンタクトプラグ５１の断面は、図１においては現れない。しかし、図１においては便宜的にＦＵＳＩゲート電極３２に接続されるコンタクトプラグ５１も断面図で表している。
【００２１】
また、図２に示されるように、ＦＵＳＩコンタクト部４１はソース・ドレイン層３４の幅と同程度の長さを有し、ソース・ドレイン層３４上からはみ出さないように配設されている。
【００２２】
＜Ａ−２．製造方法＞
次に、製造工程を順に示す断面図である図３〜図１２を用いて、半導体装置１００の製造方法について説明する。
【００２３】
まず、図３に示す工程において、半導体基板１の主面内に素子分離絶縁膜２を設けて活性領域を規定する。
【００２４】
次に、図４に示す工程において、半導体基板１上全面に、例えば原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いて、いわゆるＨｉ-ｋ膜と呼称されるＨｆＳｉＯＮ（窒素を含有するハフニウムシリケート）膜等の高誘電体膜ＨＤ１を形成する。これが後にゲート絶縁膜３１となる。なお、ゲート絶縁膜３１の材料としては、上記ＨｆＳｉＯＮに限定されるものではなく、シリコン酸化膜やシリコン窒化膜などでも良い。
【００２５】
次に、高誘電率膜ＨＤ１上全面に、例えばＣＶＤ（chemical vapor Deposition）法を用いてポリシリコン層ＰＳ１を形成する。ここで、ポリシリコン層ＰＳ１の厚さは２０〜１００ｎｍの厚さに設定される。
【００２６】
次に、ポリシリコン層ＰＳ１上全面に、例えばＣＶＤ法を用いてシリコン窒化膜ＳＮ１を形成する。なお、シリコン窒化膜ＳＮ１の厚さは、ポリシリコン層ＰＳ１の厚さの１／３〜１／５程度とする。
【００２７】
次に、図５に示す工程において、フォトリソグラフィーおよびドライエッチングを用いて、シリコン窒化膜ＳＮ１、ポリシリコン層ＰＳ１、高誘電体膜ＨＤ１を順次選択的に除去して、半導体基板１上にゲート絶縁膜３１、ゲートポリシリコン層３２０およびキャップ窒化膜２１の積層膜ＬＦを形成する。
【００２８】
なお、キャップ窒化膜２１は、後のシリサイド工程でゲートポリシリコン層３２０がシリサイド化されるのを防止するために、ゲートポリシリコン層３２０のキャップとして設ける層である。
【００２９】
続いて、積層膜ＬＦを含めた半導体基板１上全面を覆うように、例えばＣＶＤ法を用いてシリコン窒化膜を形成し、その後、半導体基板１上の当該シリコン窒化膜をドライエッチングにより除去して、図６に示すように、積層膜ＬＦの側面にサイドウォール絶縁膜３３を形成する。
【００３０】
そして、サイドウォール絶縁膜３３が形成された積層膜ＬＦを注入マスクとして、半導体基板１の表面内に不純物のイオン注入を行い、サイドウォール絶縁膜３３のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれソース・ドレイン層３４を形成する。なお、ソース・ドレイン層３４はサイドウォール絶縁膜３３の下方にまで延在しているが、この部分は、ソース・ドレイン層３４の形成に先立って形成されたソース・ドレインエクステンション層である。なお、ソース・ドレインエクステンション層の製造方法は周知であるので、説明は省略する。
【００３１】
次に、サイドウォール絶縁膜３３が形成された積層膜ＬＦを含めた半導体基板１上全面を覆うように、例えばＮｉ（ニッケル）などの高融点金属層を、例えばスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせてニッケルシリサイド層を形成する。なお、シリサイド反応は絶縁膜との間では起きないので、サイドウォール絶縁膜３３上およびキャップ窒化膜２１上には未反応の高融点金属層が残り、これを除去することで、図６に示すように、ソース・ドレイン層３４の上層部のみにシリサイド層３５を形成する。
【００３２】
なお、高融点金属層としてはＮｉに限定されず、Ｃｏ（コバルト）、チタン（Ｔｉ）、タングステン（Ｗ）やモリブデン（Ｍｏ）など、シリサイド反応を起こすシリサイド金属であれば使用可能である。
【００３３】
次に、図７に示す工程において、サイドウォール絶縁膜３３が形成された積層膜ＬＦを完全に覆うように、半導体基板１上全面に、例えばＣＶＤ法を用いてシリコン酸化膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法により当該シリコン酸化膜を平坦化して層間絶縁膜４を得る。なお、層間絶縁膜４はキャップ窒化膜２１の上面が露出するように平坦化される。
【００３４】
次に、図８に示す工程において、キャップ窒化膜２１をウエットエッチングにより除去して、ゲートポリシリコン層３２０の上面を露出させる。なお、キャップ窒化膜２１が除去された跡は、窪み部ＲＰとなる。
【００３５】
次に、図９に示す工程において、フォトリソグラフィーおよびドライエッチングを用いて、ソース・ドレイン層３４の上層部に配設されたシリサイド層３５に達するコンタクト開口部ＣＨ１を形成する。
【００３６】
次に、図１０に示す工程において、層間絶縁膜４上全面に、例えばＣＶＤ法を用いてポリシリコン層を形成してコンタクト開口部ＣＨ１を埋め込み、その後当該ポリシリコン層をエッチバックすることで、コンタクト開口部ＣＨ１内にポリシリコン層４１０が充填された構成を得る。なお、この工程で、層間絶縁膜４の窪み部ＲＰにもポリシリコン層４１０が充填され、ゲートポリシリコン層３２０上をポリシリコン層４１０が覆うことになる。ここで、ポリシリコン層４１０の厚さは２０〜１００ｎｍに設定される。
【００３７】
次に、図１１に示す工程において、層間絶縁膜４上全面を覆うように、高融点金属層、ここでは厚さ５０〜２００ｎｍのＮｉ層を、例えばスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせて、ゲートポリシリコン層３２０およびポリシリコン層４１０を完全にシリサイド化する。
【００３８】
より具体的には、Ｎｉ層を形成した後に、３００〜４００℃で１０〜６０秒間の熱処理を行ってシリサイド反応を起こさせる。
【００３９】
その後、ＡＰＭ（Ammonia-Hydrogen Peroxide Mixture）液等を用いて、未反応のＮｉ層を除去し、さらに５００〜６００℃で１０〜６０秒間の熱処理を行って、ゲートポリシリコン層３２０およびポリシリコン層４１０を完全にシリサイド化し、それぞれＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト層４１１を形成する。
【００４０】
このように２回の熱処理を行うことで、ゲートポリシリコン層３２０およびポリシリコン層４１０を確実に完全にシリサイド化することができる。
【００４１】
なお、図１１においては、ＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト層４１１を形成した後、ＣＭＰ法によりＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト層４１１を含む層間絶縁膜４をさらに研磨する。
【００４２】
このときの研磨厚さは、ゲートポリシリコン層３２０上に形成されたポリシリコン層４１０がシリサイド化した部分の厚さに相当する厚さに設定される。なお、当該部分を研磨除去せずに、ＦＵＳＩゲート電極３２として使用しても良いが、シリサイド工程の後に層間絶縁膜４を再度研磨することで、平坦性を高めることができる。
【００４３】
ここで、ＦＵＳＩゲート電極３２の最終的な厚さは２０〜１００ｎｍであり、ゲート長は４０ｎｍ程度である。
【００４４】
次に、図１２に示す工程において、層間絶縁膜４上全面に、例えばＣＶＤ法を用いてシリコン酸化膜を形成し、その後、ＣＭＰ法により当該シリコン酸化膜を平坦化して層間絶縁膜５を得る。
【００４５】
続いて、フォトリソグラフィーおよびドライエッチングを用いて、層間絶縁膜５を貫通して２つのＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２にそれぞれ達する複数のコンタクト開口部ＣＨ２を形成する。
【００４６】
その後、層間絶縁膜５上全面に、例えばＣＶＤ法を用いてＴｉＮ層を形成し、その上に例えばスパッタリング法を用いてＴｉ層を積層してコンタクト開口部ＣＨ２の内面を覆う。そして、Ｔｉ層上に例えばＣＶＤ法によりＷ層を形成することで、コンタクト開口部ＣＨ２内にＷ層を充填する。
【００４７】
続いて、ＣＭＰ法により層間絶縁膜５上のＷ層、Ｔｉ層およびＴｉＮ層を除去することで、各コンタクト開口部ＣＨ２が、多層メタル層５１２およびプラグ層５１１で埋め込まれたコンタクトプラグ５１を得る。
【００４８】
その後、層間絶縁膜５上に、例えば銅（Ｃｕ）で導電層を形成し、当該導電層をフォトリソグラフィーおよびドライエッチングを用いて、各コンタクトプラグ５１の上部を覆うようにパターニングすることで銅の配線層７を形成し、図１に示した構成を得る。
【００４９】
なお、配線層７は最上層の配線層に限定されるものではなく、層間絶縁膜５の上にさらに形成される層間絶縁膜中に形成しても良いことは言うまでもない。
【００５０】
＜Ａ−３．効果＞
本発明による効果の説明に先立って、従来の半導体装置における問題点をさらに詳細に説明する。
【００５１】
図２２は、ＦＵＳＩゲートを有したＭＯＳトランジスタを備えた従来の半導体装置９０の構成を示す断面である。
【００５２】
図２２に示すように、シリコン基板等の半導体基板１上の素子分離絶縁膜２で規定される活性領域上に、ゲート絶縁膜１１を間に挟んで配設されたＦＵＳＩゲート電極１２と、ＦＵＳＩゲート電極１２の側面に配設されたサイドウォール絶縁膜１３と、ＦＵＳＩゲート電極１２のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれ配設されたソース・ドレイン層１４とを有したＭＯＳトランジスタ３が配設されている。
【００５３】
そして、ＭＯＳトランジスタ３を覆うように半導体基板１上に層間絶縁膜４が配設され、層間絶縁膜４を厚さ方向に貫通して２つのソース・ドレイン層１４およびＦＵＳＩゲート電極１２にそれぞれ達する複数のコンタクト部５０が設けられている。
【００５４】
コンタクト部５０は、コンタクト開口部ＣＨ内に、プラグ層５０１として例えばタングステン（Ｗ）が充填されるが、コンタクト開口部ＣＨの内面は、例えば窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜で構成される多層メタル層５０２で覆われており、プラグ層５０１が直接に層間絶縁膜４と接触しない構成となっている。
【００５５】
また、層間絶縁膜４上には、各コンタクト部５０の上部を覆うようにパターニングされた配線層７が配設されている。
【００５６】
図２３には、半導体装置９０を上部から見た平面図を示す。
図２３に示すＡ−Ａ線での断面図が図２２に相当するが、図２３に示すようにＦＵＳＩゲート電極１２に接続されるコンタクト部５０は、ＦＵＳＩゲート電極１２のゲート幅方向の一方の端部に接触するように設けられるので、当該コンタクト部５０の断面は、図２２においては現れない。しかし、図２２においては便宜的にＦＵＳＩゲート電極１２に接続されるコンタクト部５０も断面図で表している。
【００５７】
図２２に示す構成においては、ＦＵＳＩゲート電極１２に達するコンタクト部５０と、ソース・ドレイン層１４に達するコンタクト部５０とで深さが異なるので、図２４に示すような不具合が生じる可能性がある。
【００５８】
すなわち、ソース・ドレイン層１４に達するコンタクト部５０の深さが深いので、コンタクト開口部ＣＨを形成する際に、エッチングが不完全となりコンタクト開口部ＣＨの底面の面積が小さくなって、最終的にはソース・ドレイン層１４とコンタクト部５０との接触抵抗が増える可能性がある。
【００５９】
また、何れのコンタクト部５０も同時に形成するが、ソース・ドレイン層１４に達するコンタクト部５０の深さが深いので、ＦＵＳＩゲート電極１２上にコンタクト開口部ＣＨが達した後も、ソース・ドレイン層１４上にはコンタクト開口部ＣＨが達しておらず、層間絶縁膜４のエッチングが続くことになる。
【００６０】
ＦＵＳＩゲート電極１２上に正確にコンタクト開口部ＣＨが到達している場合は、ＦＵＳＩゲート電極１２に対して層間絶縁膜４のエッチング選択比が大きいので、ＦＵＳＩゲート電極１２上のコンタクト開口部ＣＨがさらに深くなることはないが、部分的にでもＦＵＳＩゲート電極１２上からコンタクト開口部ＣＨが外れて形成された場合は、ＦＵＳＩゲート電極１２上から外れた部分でサイドウォール絶縁膜１３を含めて層間絶縁膜４のエッチングが進行することになる。
【００６１】
ＦＵＳＩゲート電極１２上から外れた部分では、ＦＵＳＩゲート電極１２の側面に沿ってスリット状の開口部が設けられるが、当該開口部内では多層メタル層５０２を確実に形成できないという問題が生じる。
【００６２】
すなわち、多層メタル層５０２は、ＴｉＮでバリア層を構成し、Ｔｉでプラグ層５０１との密着層を構成しているが、スリット状の開口部にはこれらの層が形成されず、プラグ層５０１を構成するタングステンとＦＵＳＩゲート電極１２とが直接接触する可能性がある。
【００６３】
このような場合、シリサイド中のシリコンとタングステンとが反応し、タングステンがシリコンを吸収してＦＵＳＩゲート電極１２が欠損する可能性があり、ゲートの抵抗値に変動が生じる可能性がある。
【００６４】
また、スリット状の開口部内にプラグ層５０１が充填されると、コンタクト部５０の一部がＦＵＳＩゲート電極１２の側面に沿って延在し、ソース・ドレイン層１４に接触することになり、ＦＵＳＩゲート電極１２とソース・ドレイン層１４とが短絡して、ＭＯＳトランジスタが正常に動作しなくなる可能性もある。
【００６５】
従来の半導体装置が以上のような問題点を有していたのに対し、本発明に係る実施の形態１の半導体装置においては、図１に示すように、層間絶縁膜４を貫通して２つのソース・ドレイン層３４上層部のシリサイド層３５にそれぞれ達する２つのＦＵＳＩコンタクト部４１が設けられ、これらはＦＵＳＩゲート電極３２と同じ高さを有している。そして、層間絶縁膜４上を覆うように配設された層間絶縁膜５を貫通して、２つのＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２にそれぞれ達するように設けられた複数のコンタクトプラグ５１を有し、当該コンタクトプラグ５１は上層の配線層７に接続される構成となっている。
【００６６】
このため、ＦＵＳＩコンタクト部４１に接続されるコンタクトプラグ５１と、ＦＵＳＩゲート電極３２に接続されるコンタクトプラグ５１とで深さが同じとなっている。
【００６７】
従って、コンタクトプラグ５１を構成するコンタクト開口部ＣＨ２の形成時に、ＦＵＳＩゲート電極３２に達するコンタクト開口部ＣＨ２が、ＦＵＳＩゲート電極３２上から部分的に外れて形成された場合でも、オーバーエッチングが起きることがない。このため、プラグ層５１１を構成するタングステンとＦＵＳＩゲート電極３２とが直接接触することが防止され、両者が接触することによるＦＵＳＩゲート電極３２の欠損に起因してゲートの抵抗値に変動が生じることが防止され、ゲート抵抗の安定した半導体装置を得ることができる。
【００６８】
また、オーバーエッチングに起因して、ＦＵＳＩゲート電極３２とソース・ドレイン層３４とが短絡することも防止され、ＭＯＳトランジスタの動作に不具合が生じることも防止できる。
【００６９】
また、配線層７とソース・ドレイン層３４との電気的な接続は、ＦＵＳＩコンタクト部４１およびコンタクトプラグ５１を介して行うので、配線層７とソース・ドレイン層３４との電気的な接続を、単一のコンタクトプラグを介して行う場合に比べて、個々のコンタクト開口部の深さを浅くすることができる。
【００７０】
このため、コンタクト開口部のエッチングが不完全となることが防止され、ソース・ドレイン層３４とコンタクト部４１との接触抵抗が増えるという問題を防止できる。
【００７１】
また、図９〜図１１を用いて説明したように、ＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト層４１１を形成した後、ＣＭＰ法によりＦＵＳＩゲート電極３２およびＦＵＳＩコンタクト層４１１を含む層間絶縁膜４をさらに研磨するので、平坦性が向上し、層間絶縁膜４上に形成する層間絶縁膜５の厚さを比較的薄く形成することができる。
【００７２】
すなわち、下層の層間絶縁膜層の平坦性が良好でなく、凹凸が顕著な場合には、その上に形成する層間絶縁膜を厚く形成しないと、下層の層間絶縁膜層の凹凸の影響を排除できないが、下層の層間絶縁膜層の平坦性が良好な場合には、その上の層間絶縁膜は薄くて良い。
【００７３】
そして、層間絶縁膜５の厚さが薄ければ、コンタクトプラグ５１を構成するコンタクト開口部ＣＨ２のエッチング深さが浅くて済むので、エッチングが不完全となることを防止する効果が高まる。なお、層間絶縁膜５の厚さは１００〜２００ｎｍに設定される。
【００７４】
また、ゲートポリシリコン層３２０上にキャップ窒化膜２１を形成することで、キャップ窒化膜２１が層間絶縁膜４の平坦化の目安となるので、層間絶縁膜４の厚さ制御が容易にできる。
【００７５】
また、ゲートポリシリコン３２０層をキャップ窒化膜２１およびゲート絶縁膜３３で囲むことで、ゲートポリシリコン層３２０をシリサイド化することなく、ソース・ドレイン層３４上のみにシリサイド層３５を形成することができる。
【００７６】
なお、本発明の適用は、ゲートポリシリコン３２０層をキャップ窒化膜２１およびシリコン窒化膜のゲート絶縁膜３３で囲む構成に限定されるものではなく、キャップ窒化膜２１の代わりにシリコン酸化膜を形成し、ゲート絶縁膜３３をシリコン酸化膜で構成しても良いことは言うまでもない。
【００７７】
＜Ａ−４．変形例＞
以上の説明においては、半導体装置１００を上部から見た平面図として図２を示し、ＦＵＳＩコンタクト部４１がソース・ドレイン層３４の幅と同程度の長さを有し、ソース・ドレイン層３４上からはみ出さないように配設されるものとして説明したが、ＦＵＳＩコンタクト部４１の平面視形状はこれに限定されるものではない。
【００７８】
すなわち、図１３に示すように、ソース・ドレイン層３４上からはみ出すようにＦＵＳＩコンタクト部４１Ａを形成し、また、コンタクトプラグ５１は、ソース・ドレイン層３４上からはみ出した部分のＦＵＳＩコンタクト部４１Ａに接続するように構成しても良い。
【００７９】
このような構成を採ることで、コンタクトプラグ５１の形成位置の自由度が増し、コンタクトプラグ５１に接続される配線層７のパターン設計の自由度を増すことができ、半導体装置の小型化を図ることができる。
【００８０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２の半導体装置として、図１４に、ＦＵＳＩゲートを有したＭＯＳトランジスタを備えた半導体装置２００の断面構成を示す。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８１】
図１４に示すように、半導体装置２００においては、層間絶縁膜４上に、２つのＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２の露出面に接続されるようにパターニングされた配線層７が配設されている。なお、配線層７は、層間絶縁膜４上に配設された層間絶縁膜５中に配設されている。
【００８２】
ＦＵＳＩコンタクト部４１は、配線層７とソース・ドレイン層３４との電気的な接続を行うので、ＦＵＳＩコンタクト部４１単独でコンタクト手段と呼称する場合もある。
【００８３】
図１５には、半導体装置１００を上部から見た平面図を示す。
図１５に示すＡ−Ａ線での断面図が図１４に相当するが、図１５に示すようにＦＵＳＩゲート電極３２に接続される配線層７は、ＦＵＳＩゲート電極３２のゲート幅方向の一方の端部に接触するように設けられるので、当該配線層７の断面は、図１５においては現れない。しかし、図１５においては便宜的にＦＵＳＩゲート電極３２に接続される配線層７も断面図で表している。
【００８４】
また、図１５に示されるように、ＦＵＳＩコンタクト部４１はソース・ドレイン層３４の幅と同程度の長さを有し、ソース・ドレイン層３４上からはみ出さないように配設されている。
【００８５】
＜Ｂ−２．効果＞
以上説明した本発明に係る実施の形態２の半導体装置においては、実施の形態１と同様の効果を奏するとともに、ＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２に配線層７を直結する構成を採ることで、半導体装置２００では必要であったコンタクトプラグ５１が不要となり、コンタクトプラグ５１の形成工程が不要となって、製造時間を短縮できる。
【００８６】
＜Ｂ−３．変形例＞
以上の説明においては、半導体装置２００を上部から見た平面図として図１５を示し、ＦＵＳＩコンタクト部４１がソース・ドレイン層３４の幅と同程度の長さを有し、ソース・ドレイン層３４上からはみ出さないように配設されるものとして説明したが、ＦＵＳＩコンタクト部４１の平面視形状はこれに限定されるものではない。
【００８７】
すなわち、図１６に示すように、ソース・ドレイン層３４上からはみ出すようにＦＵＳＩコンタクト部４１Ａを形成し、配線層７は、ソース・ドレイン層３４上からはみ出した部分のＦＵＳＩコンタクト部４１Ａに接続するように構成しても良い。
【００８８】
このような構成を採ることで、コンタクトプラグ５１に接続される配線層７のパターン設計の自由度を増すことができ、半導体装置の小型化を図ることができる。
【００８９】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る実施の形態３の半導体装置として、図１７に、ＦＵＳＩゲートを有したＭＯＳトランジスタを備えた半導体装置３００の断面構成を示す。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９０】
図１７に示すように、半導体装置３００においては、層間絶縁膜４上を覆うように配設された層間絶縁膜５を貫通して、ＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２にそれぞれ達するように設けられた複数のコンタクトプラグ５１を有するという点では半導体装置１００と同様であるが、ＦＵＳＩコンタクト部４１と同じ工程で形成されるＦＵＳＩ配線層４２を用いて、ＭＯＳトランジスタ間の電気的な接続を行う構成となっている。
【００９１】
すなわち、図１７に示されるように、ＭＯＳトランジスタ３０のソース・ドレイン層３４の上部から、隣に配設されたＭＯＳトランジスタ３０Ａのソース・ドレイン層３４の上部にかけてＦＵＳＩ配線層４２が延在するように配設されている。
【００９２】
ＦＵＳＩ配線層４２は、ＦＵＳＩコンタクト部４１と同じ工程で同時に形成され、層間絶縁膜４を厚さ方向に貫通するトレンチ状のコンタクト開口部ＣＨ３内に、完全にシリサイド化されたＦＵＳＩ層４１２を充填して構成されており、ＦＵＳＩゲート電極３２と同じ高さを有している。
【００９３】
ここで、ＭＯＳトランジスタ３０Ａは、基本的にＭＯＳトランジスタ３０と同様の構成を有しており、ＭＯＳトランジスタ３０と同じ構成には同じ符号を付している。
【００９４】
ＭＯＳトランジスタ３０Ａの一方のソース・ドレイン層３４は、ＦＵＳＩ配線層４２を介してＭＯＳトランジスタ３０のソース・ドレイン層３４と電気的に接続されるが、他方のソース・ドレイン層３４の上部にもＦＵＳＩ配線層４２が配設されており、当該ＦＵＳＩ配線層４２を介して図示されないＭＯＳトランジスタと電気的に接続される構成となっている。
【００９５】
図１８には、半導体装置３００を上部から見た平面図を示す。
図１８におけるＢ−Ｂ線での断面図が図１７に相当するが、ＦＵＳＩゲート電極３２に接続されるコンタクトプラグ５１は、ＦＵＳＩゲート電極３２のゲート幅方向の一方の端部に接触するように設けられるので、当該コンタクトプラグ５１の断面は、図１７においては現れない。しかし、図１８においては便宜的にＦＵＳＩゲート電極３２に接続されるコンタクトプラグ５１も断面図で表している。
【００９６】
図１８に示すように、半導体装置３００は、ＭＯＳトランジスタ３０、３０Ａおよび３０Ｂを有し、ＭＯＳトランジスタ３０と３０Ａとはゲート長方向に一列に配設され、ＭＯＳトランジスタ３０Ａと３０Ｂとは、互いのゲート長方向が平行になるように配設され、ＭＯＳトランジスタ３０Ａおよび３０Ｂの、対向するソース・ドレイン層３０間を電気的に接続するようにＦＵＳＩ配線層４２が配設されている。なお、ＭＯＳトランジスタ３０Ｂは、基本的にＭＯＳトランジスタ３０と同様の構成を有しており、ＭＯＳトランジスタ３０と同じ構成には同じ符号を付している。このような構成を採ることで、ＭＯＳトランジスタ３０〜３０Ｂが直列的に接続されることになる。
【００９７】
＜Ｃ−２．効果＞
以上説明した本発明に係る実施の形態３の半導体装置においては、実施の形態１と同様の効果を奏するとともに、ＦＵＳＩコンタクト部４１と同じ工程で形成されるＦＵＳＩ配線層４２を用いて、ＭＯＳトランジスタ間の電気的な接続を行うので、上層の配線層７を用いてＭＯＳトランジスタ間の電気的な接続を行う場合に比べて配線距離を短くでき、半導体装置の小型化を図ることができる。
【００９８】
なお、以上の説明においては、ＦＵＳＩ配線層はＭＯＳトランジスタ間を電気的に接続するものとして説明したが、ＭＯＳトランジスタ間の接続に限定されるものではなく、半導体基板１上に配設され、半導体不純物層を少なくとも１つ有する半導体素子であれば、ＦＵＳＩ配線層により接続できることは言うまでもない。
【００９９】
また、実施の形態２において説明した半導体装置２００において、隣接する半導体素子間の電気的接続をＦＵＳＩ配線層により行っても良いことは言うまでもない。
【０１００】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る実施の形態４の半導体装置として、図１９に、ＦＵＳＩゲートを有したＭＯＳトランジスタを備えた半導体装置４００の断面構成を示す。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０１】
図１９に示すように、半導体装置４００においては、層間絶縁膜４上を覆うように配設された層間絶縁膜６を厚さ方向に貫通して、ＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２にそれぞれ達するように設けられたコンタクト部８ａと、当該コンタクト部８ａと一体をなし層間絶縁膜６中に配設された配線部８ｂとを有した配線層８を備えており、配線層８はデュアルダマシン法により形成されている。
【０１０２】
コンタクト部８ａおよび配線層８ｂは銅（Ｃｕ）で構成され、コンタクト部８ａおよび配線層８ｂと層間絶縁膜６との間には、例えばＴａＮで構成されるバリアメタル層８ｃを有しており、コンタクト部および配線層を構成する材料が直接に層間絶縁膜６と接触しない構成となっている。
【０１０３】
＜Ｄ−２．製造方法＞
次に、製造工程を順に示す断面図である図２０〜図２１を用いて、半導体装置４００の製造方法について説明する。なお、図２０に示すＦＵＳＩコンタクト部４１を形成するまでの工程は、図３〜図１１を用いて説明した半導体装置１００と同様であるので説明は省略する。
【０１０４】
図２０に示す工程において、層間絶縁膜４上全面に、例えばＣＶＤ法を用いてシリコン酸化膜を形成し、その後、ＣＭＰ法により当該シリコン酸化膜を平坦化して層間絶縁膜６を得る。
【０１０５】
続いて、フォトリソグラフィーおよびドライエッチングを用いて、層間絶縁膜５を厚さ方向に貫通して２つのＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２にそれぞれ達する複数のコンタクト開口部ＣＨ４を形成する。
【０１０６】
次に、図２１に示す工程において、フォトリソグラフィーおよびドライエッチングを用いて、複数のコンタクト開口部ＣＨ４に連通する複数の配線溝ＴＲをパターニングする。
【０１０７】
ここで、配線溝ＴＲの深さは層間絶縁膜５の厚さの１／３〜１／２程度に設定され、後に形成される配線層８ｂの配線パターンに合わせて形成される。
【０１０８】
その後、層間絶縁膜６上全面に、例えば、スパッタリング法によりＴａＮ層を形成してバリアメタル層ＢＭとし、複数のコンタクト開口部ＣＨ４および複数の配線溝ＴＲの内面をバリアメタル層ＢＭで覆い、続いて層間絶縁膜６上全面に、ＣＶＤ法あるいはメッキ法により銅層ＭＬを形成して、複数のコンタクト開口部ＣＨ４および複数の配線溝ＴＲ内に銅層ＭＬを充填する。
【０１０９】
続いて、ＣＭＰ法により層間絶縁膜６上の銅層ＭＬおよびバリアメタル層ＢＭを除去することで、図１９に示されるコンタクト部８ａ、配線層８ｂおよびバリアメタル層８ｃを有した配線層８を得る。
【０１１０】
＜Ｄ−３．効果＞
以上説明した本発明に係る実施の形態４の半導体装置においては、実施の形態１と同様の効果を奏するとともに、コンタクト部８ａおよび配線層８ｂをデュアルダマシン法により形成するので、図１に示した半導体装置１００のコンタクトプラグ５１のように、ＦＵＳＩコンタクト部４１およびＦＵＳＩゲート電極３２に接続されるコンタクト部を単独で形成する場合に比べて工程数を削減でき、製造時間を短縮できる。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】本発明に係る実施の形態１の半導体装置の構成を示す平面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の変形例の構成を示す平面図である。
【図１４】本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１５】本発明に係る実施の形態２の半導体装置の構成を示す平面図である。
【図１６】本発明に係る実施の形態２の半導体装置の変形例の構成を示す平面図である。
【図１７】本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１８】本発明に係る実施の形態３の半導体装置の構成を示す平面図である。
【図１９】本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図２０】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図２２】従来の半導体装置の問題点をさらに説明する図である。
【図２３】従来の半導体装置の問題点をさらに説明する図である。
【図２４】従来の半導体装置の問題点をさらに説明する図である。
【符号の説明】
【０１１２】
４，５，６  層間絶縁膜、７，８  配線層、８ａ  コンタクト部、８ｂ  配線部、２１  キャップ窒化膜、３１  ゲート絶縁膜、３３  サイドウォール絶縁膜、３４  ソース・ドレイン層、３５  シリサイド層、４１  シリサイドコンタクト部、４２  シリサイド配線層、５１  コンタクトプラグ、３２０  ゲートポリシリコン層、４１０  ポリシリコン層、ＲＰ  窪み部、ＣＨ１  コンタクト開口部。
【図１】
2007141905.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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