(57)【要約】【課題】整列誤差の発生を防止し、工程段階を減少させて工程の信頼性を向上させる。【解決手段】共通ソース上に形成される共通ソースプラグやドレイン上に形成されるドレインコンタクトプラグの一部をワードライン及びセレクトラインと共に形成する。【選択図】図2g
2007227900.tif 000002
【特許請求の範囲】
【請求項１】
活性領域にはトンネル絶縁膜及び電荷格納膜が形成され、素子分離領域には素子分離膜が形成された半導体基板が提供される段階;
上記電荷格納膜を含む上記半導体基板上に誘電体膜を形成する段階;
上記半導体基板が露出されるように上記誘電体膜、上記電荷格納膜及び上記トンネル絶縁膜の一部をエッチングしてコンタクトホールを形成する段階;
上記露出された半導体基板に第1の接合領域を形成する段階;
上記コンタクトホールが満たされるように上記第1の接合領域を含む上記半導体基板上にコントロールゲート用導電膜を形成する段階;及び
上記導電膜、上記誘電体膜及び上記電荷格納膜をパターニングしてセレクトライン及びワードラインを形成しながら上記第1の接合領域上にコンタクトプラグを同時に形成する段階を含む非揮発性メモリ素子の製造方法。
【請求項２】
上記コンタクトプラグを形成した後、
上記ワードライン、上記セレクトライン及び上記コンタクトプラグの間の上記半導体基板に第2の接合領域を形成する段階をさらに含む請求項1に記載の非揮発性メモリ素子の製造方法。
【請求項３】
上記第1の接合領域が共通ソース領域に形成され、上記コンタクトプラグが共通ソースプラグとなる請求項1に記載の非揮発性メモリ素子の製造方法。
【請求項４】
上記第1の接合領域がドレイン領域に形成され、上記コンタクトプラグがドレインコンタクトプラグとなる請求項1に記載の非揮発性メモリ素子の製造方法。
【請求項５】
上記コンタクトプラグが上記コンタクトホールより広い幅で形成される請求項1に記載の非揮発性メモリ素子の製造方法。
【請求項６】
活性領域にはトンネル絶縁膜及び電荷格納膜が形成され、素子分離領域には素子分離膜が形成された半導体基板が提供される段階;
上記電荷格納膜を含む上記半導体基板上に誘電体膜を形成する段階;
上記誘電体膜、上記電荷格納膜及び上記トンネル絶縁膜の一部をエッチングして共通ソース領域とドレイン領域にコンタクトホールをそれぞれ形成する段階;
上記コンタクトホールを通じて露出された上記半導体基板に第1の接合領域を形成する段階;
上記コンタクトホールが満たされるように上記第1の接合領域を含む上記半導体基板上にコントロールゲート用導電膜を形成する段階;及び
上記導電膜、上記誘電体膜及び上記電荷格納膜をパターニングしてセレクトライン及びワードラインを形成しながら上記第1の接合領域上に共通ソースプラグ及びドレインコンタクトプラグを同時に形成する段階を含む非揮発性メモリ素子の製造方法。
【請求項７】
上記共通ソースプラグまたは上記ドレインコンタクトプラグが上記コンタクトホールより広い幅で形成される請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項８】
上記共通ソースプラグ及び上記ドレインコンタクトプラグを形成した後、
上記ワードライン、上記セレクトライン、上記共通ソースプラグ及び上記ドレインコンタクトプラグの間の上記半導体基板に第2の接合領域を形成する段階をさらに含む請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項９】
上記第1の接合領域の不純物の濃度が上記第2の接合領域の不純物の濃度より高い請求項2または7に記載の非揮発性メモリ素子の製造方法。
【請求項１０】
上記共通ソースプラグ及び上記ドレインコンタクトプラグを形成した後、
上記半導体基板上に層間絶縁膜を形成する段階;
上記ドレインコンタクトプラグの一部が露出されるようにコンタクトホールを形成する段階;及び
上記ドレインコンタクトプラグの上部の上記コンタクトホール内部を導電物質で満たす段階をさらに含む請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１１】
上記電荷格納膜がポリシリコンで形成される請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１２】
上記電荷格納膜が窒化膜で形成される請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１３】
上記誘電体膜がONO構造で形成される請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１４】
上記誘電体膜がアルミニウム酸化膜で形成される請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１５】
上記コンタクトホール形成の前に、
上記誘電体膜上にキャッピング膜を形成する段階をさらに含む請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【請求項１６】
上記キャッピング膜がポリシリコンで形成される請求項15に記載の非揮発性メモリ素子の製造方法。
【請求項１７】
上記コントロールゲート用導電膜上にハードマスクパターンがさらに形成される請求項1または請求項6に記載の非揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ素子の製造方法に関するものであり、特に、NANDフラッシュメモリ素子の製造工程に適用され得る非揮発性メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
代表的な非揮発性メモリ素子としてはフラッシュメモリ素子があり、フラッシュメモリ素子のフローティングゲートをポリシリコンのような導電物質でなく絶縁物質(例えば、窒化膜)で形成するSONOS(Silicon/Oxide/Nitride/Oxide/Silicon; SONOS)タイプのフラッシュメモリに関する研究が活発に進行している。
【０００３】
SONOSタイプのフラッシュメモリ素子は、一般に半導体基板の上部に酸化膜、窒化膜、酸化膜及び多結晶シリコン膜が順に積層された構造を有する。ここで、下部酸化膜はトンネル絶縁膜の役割をし、窒化膜は電荷を格納する電荷格納膜(即ち、フローティングゲート)の役割をする。窒化膜上に形成される上部酸化膜は、電荷格納膜とコントロールゲートの間の絶縁のために形成される。
【０００４】
図1は、従来技術によるフラッシュメモリ素子の断面図である。従来技術によるフラッシュメモリ素子ではトンネル絶縁膜(102)、電荷格納膜(104)、誘電体膜(106)及びコントロールゲート用導電膜(112)を含むソースセレクトライン(SSL)、ワードライン(図示せず)及びドレインセレクトライン(図示せず)が半導体基板(100)上に形成される。ワードライン及びセレクトラインの間には接合領域(110)が形成され、ソースセレクトライン(SSL)の間に形成された接合領域は共通ソース(CS)となる。全体構造上には絶縁膜(118)が形成され、共通ソース(CS)上の絶縁膜がエッチングされ、エッチングされた領域が導電物質で満たされて共通ソースプラグ(CSP)が形成される。一般的なフラッシュメモリ素子では電荷格納膜(104)がポリシリコンで形成され、SONOS構造のフラッシュメモリ素子では窒化膜で形成され得る。同様に、一般的なフラッシュメモリ素子では誘電体膜(106)がONO構造で形成され、SONOS構造のフラッシュメモリ素子ではアルミニウム酸化膜で形成され得る。説明されていない図面符号114はハードマスクである。
【０００５】
上記のフラッシュメモリ素子ではドレインセレクトライン(図示せず)の間にドレイン(図示せず)が形成され、ソースセレクトライン(SSL)の間には共通ソース(CS)が形成される。このため、素子の集積度が高くなるほど共通ソースプラグのようなソースコンタクトプラグやドレインコンタクトプラグを形成するにおいて、隣接したセレクトラインとの重畳(overlay)マージンが確保し難い。また、ドレインセレクトラインとドレインコンタクトプラグの間の優れたブレークダウン電圧(breakdown voltage)を確保することが困難であり、このような理由によりドレインセレクトラインの間の間隔が広くなり素子の集積度を高くするのが困難になっている。
【０００６】
また、共通ソースプラグ(CSP)を形成するためには、2回のCMP工程を含むいくつかの工程が実施されなければならない。一方、共通ソースプラグ(CSP)と以後に形成されるビットラインの間の電気的な絶縁のために共通ソースプラグ(CSP)を形成した後、層間絶縁膜を追加で形成しなければならない。層間絶縁膜の追加により、以後に形成されるドレインコンタクトホールの深さが深くなる。このようにドレインコンタクトホールの深さが深くなれば、コンタクトエッチング工程のマージンが減少するため、コンタクトホールの上部が損傷するようになり、隣接したコンタクトプラグとのブリッジ(bridge)が誘発され、コンタクトホールの下部の幅が狭くなったり絶縁膜が残留してドレインコンタクトプラグとドレインが電気的に連結されないこともあり得る。これを防止するためには、追加で形成される層間絶縁膜の厚さを減らさなければならないが、ビットラインと共通ソースプラグ(CSP)の間の電気的な連結や寄生キャパシタンスを考慮する場合、層間絶縁膜の厚さを減らすことは困難なのが現状である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これに対し、本発明が提示する非揮発性メモリ素子の製造方法は、共通ソース上に形成される共通ソースプラグやドレイン上に形成されるドレインコンタクトプラグの一部をワードライン及びセレクトラインと共に形成することにより、整列誤差の発生を防止し、工程段階を減少させて工程の信頼性を向上させることができる。
【課題を解決するための手段】
【０００８】
本発明の第1の実施例による非揮発性メモリ素子の製造方法は、活性領域にはトンネル絶縁膜及び電荷格納膜が形成され、素子分離領域には素子分離膜が形成された半導体基板が提供される段階と、電荷格納膜を含む半導体基板上に誘電体膜を形成する段階と、半導体基板が露出されるように誘電体膜、電荷格納膜及びトンネル絶縁膜の一部をエッチングしてコンタクトホールを形成する段階と、露出された半導体基板に第1の接合領域を形成する段階と、コンタクトホールが満たされるように第1の接合領域を含む半導体基板上にコントロールゲート用導電膜を形成する段階、及び導電膜、誘電体膜及び電荷格納膜をパターニングしてセレクトライン及びワードラインを形成しながら第1の接合領域上にコンタクトプラグを同時に形成する段階を含む。
【０００９】
上記において、コンタクトプラグを形成した後、ワードライン、セレクトライン及びコンタクトプラグの間の半導体基板に第2の接合領域を形成する段階をさらに含む。第1の接合領域が共通ソース領域に形成され、コンタクトプラグが共通ソースプラグとなる。または、第1の接合領域がドレイン領域に形成され、コンタクトプラグがドレインコンタクトプラグとなる。コンタクトプラグはコンタクトホールより広い幅で形成されてもよい。
【００１０】
本発明の第2の実施例による非揮発性メモリ素子の製造方法は、活性領域にはトンネル絶縁膜及び電荷格納膜が形成され、素子分離領域には素子分離膜が形成された半導体基板が提供される段階と、電荷格納膜を含む半導体基板上に誘電体膜を形成する段階と、誘電体膜、電荷格納膜及びトンネル絶縁膜の一部をエッチングして共通ソース領域とドレイン領域にコンタクトホールをそれぞれ形成する段階と、コンタクトホールを通じて露出された半導体基板に第1の接合領域を形成する段階と、コンタクトホールが満たされるように第1の接合領域を含む半導体基板上にコントロールゲート用導電膜を形成する段階、及び導電膜、誘電体膜及び電荷格納膜をパターニングしてセレクトライン及びワードラインを形成しながら第1の接合領域上に共通ソースプラグ及びドレインコンタクトプラグを同時に形成する段階を含む。
【００１１】
上記において、共通ソースプラグまたはドレインコンタクトプラグがコンタクトホールより広い幅で形成されてもよい。共通ソースプラグ及びドレインコンタクトプラグを形成した後、ワードライン、セレクトライン、共通ソースプラグ及びドレインコンタクトプラグの間の半導体基板に第2の接合領域を形成する段階をさらに含む。
【００１２】
第1の接合領域の不純物の濃度が第2の接合領域の不純物の濃度より高いのが望ましい。共通ソースプラグ及びドレインコンタクトプラグを形成した後、半導体基板上に層間絶縁膜を形成する段階と、ドレインコンタクトプラグの一部が露出されるようにコンタクトホールを形成する段階、及びドレインコンタクトプラグの上部のコンタクトホールの内部を導電物質で満たす段階をさらに含んでもよい。
【００１３】
電荷格納膜がポリシリコンまたは窒化膜で形成されてもよく、誘電体膜がONO構造またはアルミニウム酸化膜で形成されてもよい。コンタクトホールの形成前に、誘電体膜上にキャッピング膜を形成する段階をさらに含んでいてもよく、キャッピング膜はポリシリコンで形成する。コントロールゲート用導電膜上にはハードマスクパターンがさらに形成される。
【発明の効果】
【００１４】
上述した通り、本発明は共通ソース上に形成される共通ソースプラグやドレイン上に形成されるドレインコンタクトプラグの一部をワードライン及びセレクトラインと共に形成することにより、整列誤差の発生を防止し、工程段階を減少させて工程の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００１６】
一方、ある膜が他の膜または半導体基板の‘上’にあると記載される場合に、上記ある膜は上記他の膜または半導体基板に直接接触して存在することができ、またはその間に第3の膜が介在されることもできる。また、図面において各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面において同一符号は同一の要素を指す。
【００１７】
図2a〜図2gは、本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【００１８】
図2aを参照すれば、半導体基板(200)上にトンネル絶縁膜(202)及び電荷格納膜(204)を順に形成する。一般的なフラッシュメモリ素子では電荷格納膜(204)がポリシリコンで形成される。SONOS構造のフラッシュメモリ素子では電荷格納膜(204)が窒化膜で形成される。
【００１９】
次いで、一般的なフラッシュメモリ素子では、電荷格納膜(204)上に素子分離マスク(図示せず)が形成され、素子分離マスクを用いたエッチング工程で電荷格納膜(204)、トンネル絶縁膜(202)及び半導体基板(200)をエッチングし、素子分離領域にトレンチを形成し、トレンチを絶縁物質で埋め込んで素子分離膜を形成する。そして、素子分離マスクは除去される。一方、SONOS構造のフラッシュメモリ素子では、トンネル絶縁膜(202)及び電荷格納膜(204)が形成される前に素子分離領域に素子分離膜(図示せず)が形成され得る。また、周辺回路領域(図示せず)には素子分離膜だけでなく、トランジスタを形成するためのゲート絶縁膜(図示せず)とゲート用導電膜(図示せず)がさらに形成される。図2aは素子分離領域の間に位置する活性領域の断面図であるため、素子分離膜がまず形成されるとしても目に見えない。
【００２０】
図2bを参照すれば、電荷格納膜(204)を含む全体構造上に誘電体膜(206)を形成する。誘電体膜(206)は後続工程で形成されるコントロールゲート用導電膜と電荷格納膜(204)の電気的絶縁のために形成される。一般的なフラッシュメモリ素子では誘電体膜(206)がONO構造で形成され、SONOS構造のフラッシュメモリ素子ではアルミニウム酸化膜で形成され得る。
【００２１】
一方、SONOS構造のフラッシュメモリ素子では、誘電体膜(206)上にキャッピング膜(207)が形成される。キャッピング膜(207)は周辺回路領域(図示せず)において誘電体膜(206)の一部を除去するためのエッチング工程時にエッチングマスクとして用いるために形成され、ポリシリコンで形成することができる。従って、一般的なフラッシュメモリ素子ではキャッピング膜(207)の形成段階を省略してもよい。
【００２２】
図2cを参照すれば、コンタクトプラグ(共通ソースプラグまたはドレインコンタクトプラグ)が形成される領域のキャッピング膜(207)、誘電体膜(206)、電荷格納膜(204)及びトンネル絶縁膜(202)を除去してコンタクトホール(208)を形成する。コンタクトホール(208)の幅は後続工程で形成されるコンタクトプラグの幅より狭く、または広く形成することができ、同一の幅で形成されてもよい。これにより、半導体基板(200)の一部が露出される。次いで、露出された半導体基板(200)に不純物を注入して第1の接合領域(210)を形成する。第1の接合領域(210)はNタイプの不純物を注入して形成し、後続工程でコンタクトプラグが金属膜で形成される場合、オーミックコンタクトを得るためにNタイプの不純物を高濃度で注入することが望ましい。第1の接合領域(210)を形成するために注入された不純物は両側に拡散され、第1の接合領域(210)がコンタクトホール(208)の幅より広い幅で形成される。共通ソースプラグが形成される領域に第1の接合領域(210)が形成されれば、第1の接合領域(210)は共通ソースの一部となり、ドレインコンタクトプラグが形成される領域に第1の接合領域(210)が形成されればドレインの一部となる。より具体的なことは後述する。
【００２３】
図2dを参照すれば、第1の接合領域(210)を含む全体構造上にコントロールゲート用導電膜(212)及びハードマスクパターン(214)を順に形成する。コントロールゲート用導電膜(212)はポリシリコン層とシリサイド層の積層構造で形成することができ、金属膜のみで形成することができる。この場合、金属膜はタングステンで形成することができる。
【００２４】
図2eを参照すれば、ハードマスクパターン(214)を用いたエッチング工程でコントロールゲート用導電膜(212)、キャッピング膜(207)、誘電体膜(206)及び電荷格納膜(204)をパターニングしてドレインセレクトライン(図示せず)、多数のワードライン(WL0〜WL2)(便宜上、3個ずつのみ示される)及びソースセレクトライン(SSL)と共に、セレクトラインの間にコンタクトプラグを同時に形成する。コンタクトプラグは第1の接合領域(210)上に形成される。この時、図2cにおいて第1の接合領域(210)が共通ソースプラグが形成される領域に形成される場合、コンタクトプラグは共通ソースプラグ(CSP)となる。また、第1の接合領域(210)がドレインコンタクトプラグが形成される領域に形成される場合、コンタクトプラグはドレインコンタクトプラグとなる。図2eでは第1の接合領域(210)が共通ソースプラグが形成される領域に形成され、第1の接合領域(210)上に共通ソースプラグ(CSP)が形成される場合を示した。上記において、共通ソースプラグ(CSP)(またはドレインコンタクトプラグ)の幅はコンタクトホール(図2cの208)より広い幅で形成されてもよい。この場合、共通ソースプラグ(CSP)の縁部には電荷格納膜(204)及び誘電体膜(206)が一部含まれ得る。もし、コンタクトホールより狭い幅で共通ソースプラグ(CSP)が形成される場合、共通ソースプラグ(CSP)には電荷格納膜(204)及び誘電体膜(206)が含まれず、コントロールゲート用導電膜(212)のみで形成され得る。
【００２５】
図2fを参照すれば、ワードライン(WL0〜WL2)、セレクトライン(SSL)(ドレインセレクトラインは図示せず)及び共通ソースプラグ(CSP)の間の半導体基板(200)にイオン注入工程で第2の接合領域(216)を形成する。第2の接合領域(216)はNタイプの不純物を注入して形成する。セレクトラインの間に形成された第2の接合領域(216)は第1の接合領域(210)と共に共通ソース(CS)またはドレイン(図示せず)となる。
【００２６】
図2gを参照すれば、半導体基板(200)の全体構造上に層間絶縁膜((218)を形成する。上記のように、本願発明は共通ソースプラグ(CSP)(または、ドレインコンタクトプラグ)をワードライン(WL0〜WL2)及びセレクトラインと共に形成する。従って、共通ソースプラグ(CSP)を今後形成する過程で発生し得る整列誤差を防止することができる。また、従来は共通ソースプラグを形成するために、第1の層間絶縁膜を形成し、さらにドレインコンタクトプラグを形成するために第2の層間絶縁膜を形成したが、本発明では共通ソースプラグがワードラインとセレクトラインと共に形成されるため、ドレインコンタクトプラグを形成するための層間絶縁膜のみを形成すればよい。従って、工程段階を減らすことができ、全体的な層間絶縁膜の厚さを抑えてドレインコンタクトホールの形成時にエッチング厚さを減らすことができる。
【００２７】
図3a〜図3fは、本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【００２８】
図3aを参照すれば、半導体基板(300)上にトンネル絶縁膜(302)及び電荷格納膜(304)を順に形成する。一般的なフラッシュメモリ素子では電荷格納膜(304)がポリシリコンで形成される。SONOS構造のフラッシュメモリ素子では電荷格納膜(304)が窒化膜で形成される。
【００２９】
次いで、一般的なフラッシュメモリ素子では、電荷格納膜(304)上に素子分離マスク(図示せず)が形成され、素子分離マスクを用いたエッチング工程で電荷格納膜(304)、トンネル絶縁膜(302)及び半導体基板(300)をエッチングして素子分離領域にトレンチを形成し、トレンチを絶縁物質で埋め込んで素子分離膜を形成する。そして、素子分離マスクは除去される。一方、SONOS構造のフラッシュメモリ素子では、トンネル絶縁膜(302)及び電荷格納膜(304)が形成される前に素子分離領域に素子分離膜(図示せず)が形成され得る。また、周辺回路領域(図示せず)には素子分離膜だけでなく、トランジスタを形成するためのゲート絶縁膜(図示せず)とゲート用導電膜(図示せず)がさらに形成される。図3aは素子分離領域間に位置する活性領域の断面図であるため、素子分離膜がまず形成されるとしても目に見えない。
【００３０】
図3bを参照すれば、電荷格納膜(304)を含む全体構造上に誘電体膜(306)を形成する。誘電体膜(306)は後続工程で形成されるコントロールゲート用導電膜と電荷格納膜(304)の電気的絶縁のために形成される。一般的なフラッシュメモリ素子では誘電体膜(306)がONO構造で形成され、SONOS構造のフラッシュメモリ素子ではアルミニウム酸化膜で形成され得る。
【００３１】
一方、SONOS構造のフラッシュメモリ素子では誘電体膜(306)上にキャッピング膜(307)が形成される。キャッピング膜(307)は周辺回路領域(図示せず)で誘電体膜(306)の一部を除去するためのエッチング工程時にエッチングマスクとして用いるために形成され、ポリシリコンで形成することができる。従って、一般的なフラッシュメモリ素子ではキャッピング膜(307)の形成段階を省略してもよい。
【００３２】
図3cを参照すれば、共通ソース及びドレインが形成される領域のキャッピング膜(307)、誘電体膜(306)、電荷格納膜(304)及びトンネル絶縁膜(302)を除去して第1及び第2コンタクトホール(308a及び308b)をそれぞれ形成する。コンタクトホール(308a及び308b)の幅は後続工程で形成されるコンタクトプラグの幅より狭くまたは広く形成されてもよく、同一の幅で形成されてもよい。これにより、半導体基板(300)の一部が露出される。次いで、露出された半導体基板(300)に不純物を注入して第1の接合領域(310a及び310b)をそれぞれ形成する。第1の接合領域(310a及び310b)はNタイプの不純物を注入して形成し、後続工程でコンタクトプラグが金属膜で形成される場合、オーミックコンタクトを得るためにNタイプの不純物を高濃度で注入することが望ましい。第1の接合領域(310a及び310b)を形成するために注入された不純物は両側に拡散され、第1の接合領域(310a及び310b)がコンタクトホール(308a及び308b)の幅より広い幅で形成される。共通ソース領域に形成された第1の接合領域(310a)は共通ソースの一部となり、ドレイン領域に形成された第1の接合領域(310b)はドレインの一部となる。より具体的なことは後述する。
【００３３】
図3dを参照すれば、第1の接合領域(310a及び310b)を含む全体構造上にコントロールゲート用導電膜(312)及びハードマスクパターン(314)を順に形成する。コントロールゲート用導電膜(312)はポリシリコン層とシリサイド層の積層構造で形成してもよく、金属膜のみで形成してもよい。この場合、金属膜はタングステンで形成してもよい。次いで、ハードマスクパターン(314)を用いたエッチング工程でコントロールゲート用導電膜(312)、キャッピング膜(307)、誘電体膜(306)及び電荷格納膜(304)をパターニングしてドレインセレクトライン(DSL)、多数のワードライン(WL0〜WLn)及びソースセレクトライン(SSL)を形成する。この時、ソースセレクトライン(SSL)の間の第1の接合領域(310a)上には共通ソースプラグ(CSP)が共に形成される。また、ドレインセレクトライン(DSL)の間の第1の接合領域(310b)上にはドレインコンタクトプラグ(DCP)が形成される。先に説明した第1の実施例では、共通ソースプラグ(CSP)やドレインコンタクトプラグが形成される場合を説明したが、図3eでは共通ソースプラグ(CSP)とドレインコンタクトプラグ(DCP)が同時に形成される場合を示している。
【００３４】
上記において、共通ソースプラグ(CSP)またはドレインコンタクトプラグ(DCP)の幅はコンタクトホール(図3cの308a及び308b)より広い幅で形成することができる。この場合、共通ソースプラグ(CSP)またはドレインコンタクトプラグ(DCP)の縁部には電荷格納膜(304)及び誘電体膜(306)が一部含まれてもよい。もし、コンタクトホールより狭い幅で共通ソースプラグ(CSP)またはドレインコンタクトプラグ(DCP)が形成される場合、共通ソースプラグ(CSP)またはドレインコンタクトプラグ(DCP)には電荷格納膜(304)及び誘電体膜(306)が含まれず、コントロールゲート用導電膜(312)のみで形成され得る。
【００３５】
次いで、ワードライン(WL0〜WLn)、セレクトライン(SSL及びDSL)、共通ソースプラグ(CSP)及びドレインコンタクトプラグ(DCP)の間の半導体基板(230)にイオン注入工程で第2の接合領域(316)を形成する。第2の接合領域(216)はNタイプの不純物を注入して形成する。ソースセレクトライン(SSL)の間に形成された第2の接合領域(316)は第1の接合領域(310a)と共に共通ソース(CS)となる。また、ドレインコンタクトプラグ(DCP)の間に形成された第2の接合領域(316)は第1の接合領域(310b)と共にドレインとなる。
【００３６】
図3fを参照すれば、半導体基板(300)の全体構造上に層間絶縁膜(318)を形成する。次いで、下部構造物により発生した段差を減らすために層間絶縁膜(318)に対して化学的機械的研磨工程を実施することができる。
【００３７】
図3gを参照すれば、ドレインコンタクトプラグ(DCP)上部の層間絶縁膜(318)及びハードマスクパターン(314)を一部除去した後、伝導性物質で満たして上部ドレインコンタクトプラグ(320)を形成する。次いで、上部ドレインコンタクトプラグ(320)と連結されるビットライン(322)を層間絶縁膜(318)上に形成する。
【００３８】
上記のように、本願発明は共通ソースプラグ(CSP)及びドレインコンタクトプラグ(DCP)をワードライン(WL0〜WLn)及びセレクトライン(DSL及びSSL)と共に形成する。従って、共通ソースプラグ(CSP)やドレインコンタクトプラグ(DCP)を今後形成する過程で発生し得る整列誤差を防止することができる。また、従来は共通ソースプラグを形成するために第1の層間絶縁膜を形成し、さらにドレインコンタクトプラグを形成するために第2の層間絶縁膜を形成したが、本発明では共通ソースプラグがワードラインとセレクトラインと共に形成されるため、上部ドレインコンタクトプラグを形成するための層間絶縁膜(318)のみを形成すればよい。従って、工程段階を減らすことができ、全体的な層間絶縁膜の厚さを抑えて上部ドレインコンタクトホール形成時にエッチング厚さを減らすことができる。
【図面の簡単な説明】
【００３９】
【図１】従来技術によるフラッシュメモリ素子の断面図である。
【図２ａ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｂ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｃ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｄ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｅ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｆ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図２ｇ】本発明の第1の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ａ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｂ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｃ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｄ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｅ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｆ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【図３ｇ】本発明の第2の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００４０】
100, 200, 300 :半導体基板
102, 202, 302 :トンネル絶縁膜
104, 204, 304 :電荷格納膜
106, 206, 306 :誘電体膜
207, 307 :キャッピング膜  
208, 308a, 308b :コンタクトホール
110, 210, 310a, 310b :第1の接合領域
112, 212, 312 :コントロールゲート用導電膜
114, 214, 314 :ハードマスクパターン
216, 316 :第2の接合領域
118, 218, 318 :層間絶縁膜
320 :ドレインコンタクトプラグ
322 :ビットライン
WL0〜WLn :ワードライン
DSL :ドレインセレクトライン
SSL :ソースセレクトライン
CS :共通ソース
D :ドレイン   
CSP :共通ソースプラグ
DCP :ドレインコンタクトプラグ
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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