(57)【要約】【課題】空洞（Ａｉｒ−Ｇａｐ）構造を有する多層のダマシン配線における目外れビアのメタル形成不良を防止する。【解決手段】接続孔の形成領域に、選択的に除去可能な絶縁膜で犠牲膜ピラー４２を形成した後に、隣接するダマシン配線間に空洞（Ａｉｒ−Ｇａｐ）４５を有する層間絶縁膜４４を形成することで、ビアと空洞４５を完全に分離する。【効果】本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。【選択図】図１７
2007141985.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）半導体基板の上方に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜に複数の配線溝を形成する工程、
（ｃ）前記複数の配線溝のそれぞれの内部を含む前記第１の絶縁膜上に第１の導体膜を形成する工程、
（ｄ）前記複数の配線溝の外部の前記第１の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第１の導体膜からなる配線を形成する工程、
（ｅ）前記第１の絶縁膜及び前記配線上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程、
（ｆ）後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第２の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第２の絶縁膜からなる犠牲膜ピラーを形成する工程、
（ｇ）前記犠牲膜ピラーで覆われていない領域の前記第１の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第１の絶縁膜を残す工程、
（ｈ）前記第１の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を形成する工程、
（ｉ）前記犠牲膜ピラー上の前記第３の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
（ｊ）前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
（ｋ）前記接続孔の内部に第２の導体膜を形成する工程。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜が無機系絶縁膜であり、前記第２の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜がＦＳＧ膜であり、前記第２の絶縁膜がＳｉＬＫ膜であることを特長とする半導体集積回路装置の製造方法。
【請求項５】
請求項１に記載の半導体集積回路装置の製造方法において、前記第３の絶縁膜がポーラスＳｉＯＣ膜であり、前記（ｇ）工程と前記（ｈ）工程の間に、前記配線及び前記犠牲膜ピラー上にＳＩＣ膜を形成する工程を更に有することを特長とする半導体集積回路装置の製造方法。
【請求項６】
請求項５に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜がＦＳＧ膜であり、前記第２の絶縁膜がＳｉＬＫ膜であることを特長とする半導体集積回路装置の製造方法。
【請求項７】
請求項１に記載の半導体集積回路装置の製造方法において、前記第１の導体膜がＡｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項８】
請求項１に記載の半導体集積回路装置の製造方法において、前記第２の導体膜がＡｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項９】
請求項１に記載の半導体集積回路装置の製造方法において、前記（ｄ）工程と前記（ｅ）工程の間に、前記配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がＣｏ，Ｗ，Ｎｉ，Ｃｒ，Ａｕの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１に記載の半導体集積回路装置の製造方法において、前記（ｈ）工程の前記第３の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項１１】
以下の工程を有することを特徴とずる半導体集積回路装置の製造方法：
（ａ）半導体基板の上方に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第１の配線溝を形成する工程、
（ｃ）前記複数の第１の配線溝のそれぞれの内部を含む前記第１の絶縁膜上に第１の導体膜を形成する工程、
（ｄ）前記複数の第１の配線溝の外部の前記第１の導体膜を除去することによって、前記複数の第１の配線溝のそれぞれの内部に前記第１の導体膜からなる前記第１のダマシン配線を形成する工程、
（ｅ）前記第１の絶縁膜及び前記第１のダマシン配線上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程、
（ｆ）後の工程で形成される第２のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第２の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第２の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
（ｇ）前記犠牲膜ピラーで覆われていない領域の前記第１の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第１の絶縁膜を残す工程、
（ｈ）前記第１の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を形成する工程、
（ｉ）前記犠牲膜ピラー上の前記第３の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
（ｊ）前記第３の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第２のダマシン配線の配線部用の複数の第２の配線溝を形成する工程、
（ｋ）前記複数の犠牲膜ピラーの下部を除去することによって、前記複数の接続孔を形成する工程、
（ｌ）前記複数の第２の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第３の絶縁膜上に第２の導体膜を形成する工程、
（ｍ）前記複数の第２の配線溝及び前記複数の接続孔の外部の前記第２の導体膜を除去することによって、前記複数の第２の配線溝及び前記複数の接続孔のそれぞれの内部に前記第２の導体膜からなる前記第２のダマシン配線を形成する工程。
【請求項１２】
請求項１１に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜が無機系絶縁膜であり、前記第２の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜と前記第３の絶縁膜がＦＳＧ膜であり、前記第２の絶縁膜がＳｉＬＫ膜であることを特長とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１１に記載の半導体集積回路装置の製造方法において、前記第１の導体膜及び前記第２の導体膜がＡｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１１に記載の半導体集積回路装置の製造方法において、前記（ｄ）工程と前記（ｅ）工程の間及び前記（ｍ）工程の後に、前記第１のダマシン配線及び前記第２のダマシン配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がＣｏ，Ｗ，Ｎｉ，Ｃｒ，Ａｕの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１１に記載の半導体集積回路装置の製造方法において、前記（ｈ）工程の前記第３の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１１に記載の半導体集積回路装置の製造方法において、前記（ｉ）工程の前記複数の第２の配線溝の形成は、前記複数の犠牲膜ピラーの上部を除去した後に前記第３の絶縁膜の一部を除去することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１１に記載の半導体集積回路装置の製造方法において、前記（ｉ）工程の前記複数の第２の配線溝の形成を、第４の絶縁膜からなるハードマスクを用いて行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９に記載の半導体集積回路装置の製造方法において、前記第４の絶縁膜がＳｉＮ膜であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に、多層の埋込配線を有する半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
埋込配線構造は、絶縁膜に形成された配線溝や接続孔などのような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマシン（Dual-Damascene）技術）と称する配線形成技術によって、配線材料を埋め込むことで形成される。
【０００３】
近年、このような埋込配線の間隔は、半導体集積回路装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じる。このため、配線間の寄生容量を低減することが望まれる。
【０００４】
特許文献１には、埋込配線間に空洞を形成する技術が開示されている。本文献のＦｉｇ．１Ａ〜１Ｅには１層の埋込配線の製造方法が工程順に示されている。図示された技術では、隣接する埋込配線間に介在する絶縁膜に空洞が含まれるため、隣接する埋込配線間の寄生容量を低減できるという特徴を有している。
【０００５】
【特許文献１】米国特許第６,１５９,８４５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１には、空洞構造を有する多層の埋込配線の製造方法に関しては、明記されていない。本願発明者等の検討では、特許文献１の技術で多層の埋込配線を形成した場合、ビア（Ｖｉａ）部のメタルの埋め込み不良に起因したビア部の高抵抗化の問題や空洞にメタルが成膜され隣接する埋込配線間の寄生容量が低減できないといった問題が生じることが判明した。これらの原因は、図２に示したように、通常のホトリソグラフィ工程における下層の埋込配線（シングルダマシン配線）６５と上層の埋込配線（デュアルダマシン配線）６８のビア部６６との間の合せズレによって、下層の埋込配線６５間の空洞６７にビア部６６が接触し、ビア部６６を含む上層の埋込配線６８のメタルの成膜時において、空洞へのメタルの浸入６９やビア部のメタルの埋め込み不良７０が発生したためである。
【課題を解決するための手段】
【０００７】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００８】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
（ａ）半導体基板の上方に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜に複数の配線溝を形成する工程、
（ｃ）前記複数の配線溝のそれぞれの内部を含む前記第１の絶縁膜上に第１の導体膜を形成する工程、
（ｄ）前記複数の配線溝の外部の前記第１の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第１の導体膜からなる配線を形成する工程、
（ｅ）前記第１の絶縁膜及び前記配線上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程、
（ｆ）後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第２の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第２の絶縁膜からなる犠牲膜ピラーを形成する工程、
（ｇ）前記犠牲膜ピラーで覆われていない領域の前記第１の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第１の絶縁膜を残す工程、
（ｈ）前記第１の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を形成する工程、
（ｉ）前記犠牲膜ピラー上の前記第３の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
（ｊ）前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
（ｋ）前記接続孔の内部に第２の導体膜を形成する工程。
【０００９】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
（ａ）半導体基板の上方に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第１の配線溝を形成する工程、
（ｃ）前記複数の第１の配線溝のそれぞれの内部を含む前記第１の絶縁膜上に第１の導体膜を形成する工程、
（ｄ）前記複数の第１の配線溝の外部の前記第１の導体膜を除去することによって、前記複数の第１の配線溝のそれぞれの内部に前記第１の導体膜からなる前記第１のダマシン配線を形成する工程、
（ｅ）前記第１の絶縁膜及び前記第１のダマシン配線上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程、
（ｆ）後の工程で形成される第２のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第２の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第２の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
（ｇ）前記犠牲膜ピラーで覆われていない領域の前記第１の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第１の絶縁膜を残す工程、
（ｈ）前記第１の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を形成する工程、
（ｉ）前記犠牲膜ピラー上の前記第３の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
（ｊ）前記第３の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第２のダマシン配線の配線部用の複数の第２の配線溝を形成する工程、
（ｋ）前記複数の犠牲膜ピラーの下部を除去を除去することによって、前記複数の接続孔を形成する工程、
（ｌ）前記複数の第２の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第３の絶縁膜上に第２の導体膜を形成する工程、
（ｍ）前記複数の第２の配線溝及び前記複数の接続孔の外部の前記第２の導体膜を除去することによって、前記複数の第１の配線溝及び前記複数の接続孔のそれぞれの内部に前記第２の導体膜からなる前記第２のダマシン配線を形成する工程。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１１】
本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面に基いて詳細に説明する。尚、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【実施例１】
【００１３】
図１は、本発明の実施例１の半導体装置の要部を示す断面図である。
【００１４】
半導体基板１主面をフィールド絶縁膜２によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層３が形成され、ソース領域、ドレイン領域３の間の半導体基板１主面上にはゲート絶縁膜（図示せず）を介して多結晶シリコンからなるゲート電極４が形成され、ゲート電極４の側面は側壁絶縁膜５によって覆われている。
【００１５】
半導体基板１主面に形成された拡散層３或いはゲート電極４は、層間絶縁膜６を貫通するプラグ７の一端に接続され、プラグ７の他端は層間絶縁膜６を介して積層されたシングルダマシン配線１０に接続されている。層間絶縁膜６は、Ｐ−ＳｉＮ膜（５０ｎｍ）、ＨＤＰ−ＳｉＯ膜（４００ｎｍ）、Ｐ−ＳｉＯ膜（４００ｎｍ）を順次堆積させた後に、ＣＭＰ技術により５００ｎｍ程度（大面積配線上の研磨量）研磨して、ゲート電極４等によって生じた素子段差を平坦化している。
【００１６】
プラグ７は、スパッタによるチタン膜（１０ｎｍ）、窒化チタン膜（５０ｎｍ）、ＣＶＤによるタングステン膜を順次堆積させた後、ＣＭＰによって加工してある。
【００１７】
シングルダマシン配線１０は、スパッタによる窒化タンタル膜（１５ｎｍ）、タンタル膜（１５ｎｍ）、銅膜（８０ｎｍ）、メッキ法による銅膜（５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰ技術によって形成している。
【００１８】
シングルダマシン配線１０の隣接間スペースが小さい部分に空洞（Ａｉｒ−Ｇａｐ）１７を有する層間絶縁膜１６を貫通して、デュアルダマシン配線２３がシングルダマシン配線１０に接続されている。この時、シングルダマシン配線１０からずれたところに位置しているデュアルダマシン配線２３のビア部の下には、シングルダマシン配線１０を形成する際に用いた絶縁膜の一部の膜１５が残存している。
【００１９】
デュアルダマシン配線２３，２７，３０は、シングルダマシン配線１０と同様、スパッタによる窒化タンタル膜（１５ｎｍ）、タンタル膜（１５ｎｍ）、銅膜（８０ｎｍ）、メッキ法による銅膜（５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰ技術によって形成している。
【００２０】
デュアルダマシン配線２３の隣接間スペースが小さい部分に空洞２５を有する層間絶縁膜２６を貫通して、デュアルダマシン配線２７がデュアルダマシン配線２３に接続されている。この時、デュアルダマシン配線２３からずれたところに位置しているデュアルダマシン配線２７のビア部の下には、層間絶縁膜１６の一部の膜２４が残存している。
【００２１】
デュアルダマシン配線２７の隣接間スペースが小さい部分に空洞２８を有する層間絶縁膜２９を貫通して、デュアルダマシン配線３０がデュアルダマシン配線２７に接続している。この時、デュアルダマシン配線２７からずれたところに位置しているデュアルダマシン配線３０のビア部の下には、層間絶縁膜２６の一部の膜３１が残存している。
【００２２】
本実施例では、ビア部と空洞が接することがないので、ビア部のメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【００２３】
次に、本実施例１の半導体装置の製造方法について、図３から図１１を用いて、工程毎に説明する。
【００２４】
まず、半導体基板１主面をフィールド絶縁膜２によって各素子領域に分離後、各素子領域にソース領域、ドレイン領域等の拡散層３を形成し、ソース領域、ドレイン領域３の間の半導体基板１主面上にゲート絶縁膜（図示せず）を介して多結晶シリコンからなるゲート電極４を形成した後、ゲート電極４の側面を側壁絶縁膜５によって覆う。
【００２５】
次に、Ｐ−ＳｉＮ膜（５０ｎｍ）、ＨＤＰ−ＳｉＯ膜（４００ｎｍ）、Ｐ−ＳｉＯ膜（４００ｎｍ）を順次堆積させた後に、ＣＭＰ技術により５００ｎｍ程度（大面積ゲート上の研磨量）研磨して、ゲート電極４等によって生じた素子段差を平坦化し、層間絶縁膜６を形成する。
【００２６】
次に、通常のホト及びドライ技術により接続孔を開口した後、Ａｒプラズマで接続孔の底の自然酸化膜を除去した後、スパッタＴｉ／ＴｉＮ膜７ａ（１０／５０ｎｍ）、ＣＶＤＷ膜７ｂ（３００ｎｍ）を順次堆積後、ＣＭＰ技術により接続孔以外のＴｉ／ＴｉＮ膜、及びＣＶＤＷ膜を除去し、プラグ７を形成する。
【００２７】
次に、ＳｉＣＮ／ＳｉＣ膜８（２５／２５ｎｍ）、無機系絶縁膜であるＦＳＧ膜（第１の絶縁膜）９（３００ｎｍ）を堆積後、通常のホト及びドライ技術により配線１０を形成するための溝を形成する。
【００２８】
次に、Ａｒプラズマで溝の底部に露出したプラグ７表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル／タンタル膜１０ａ（１５／１５ｎｍ）、主導体膜であるスパッタ銅膜／メッキ法による銅膜（第１の導体膜）１０ｂ（８０／５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰによって溝以外の窒化タンタル／タンタル／銅膜を除去し、シングルダマシン配線１０を形成する。この状態を図３に示す。
【００２９】
次に、有機系絶縁膜であるＳｉＬＫ膜（第２の絶縁膜）１１（７００ｎｍ）、Ｐ−ＴＥＯＳ膜１２（１００ｎｍ）を堆積後、凸形状のレジスト１３を形成する。レジスト１３は、柱状となっており、後の工程で形成するシングルダマシン配線１０の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図４に示す。
【００３０】
次に、レジスト１３をマスクにＰ−ＴＥＯＳ膜１２をエッチング加工し、連続して、レジスト１３及びＰ−ＴＥＯＳ膜１２をマスクにＳｉＬＫ膜１１をエッチング加工し、ＳｉＬＫ膜からなる犠牲膜ピラー１４を形成する。この段階ではＳｉＬＫ膜表面のＰ−ＴＥＯＳ膜１２は残存している。
【００３１】
次に、シングルダマシン配線１０間のＦＳＧ膜９を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のＦＳＧ膜９を除去する。この時犠牲膜ピラー１４の下に位置するＦＳＧ膜９の一部が残り、ＦＳＧ膜１５が形成される。この状態を図５に示す。
【００３２】
次に、無機系絶縁膜であるＦＳＧ膜（第３の絶縁膜）１６（１２００ｎｍ）を成膜する。この時、シングルダマシン配線１０の隣接間スペースが小さい部分に空洞１７ができるように、ＦＳＧ膜１６は、ＣＶＤ法を用いてカバレジの低い成膜条件で堆積する。また、ＦＳＧ膜１６の形成を、ＣＶＤ法を用いて、形成初期はカバレジの低い成膜条件で行い空洞１７を形成し、空洞１７が形成された後はカバレジの高い成膜条件で行い犠牲幕ピラー１４間を埋め込んでも良い。なお、ＦＳＧ膜１６は、その表面が犠牲膜ピラー１４の上面より高くなるような膜厚まで堆積する必要がある。この状態を図６に示す。
【００３３】
次に、ＦＳＧ膜１６の表面をＣＭＰにより平坦化するとともに、犠牲膜ピラー１４の表面を露出させ、ＦＳＧ膜からなるデュアルダマシン配線形成用の層間絶縁膜１８を形成する。この段階では犠牲膜ピラー１４の表面にはＰ−ＴＥＯＳ膜１２は残さない。この状態を図７に示す。
【００３４】
次に、デュアルダマシン配線形成用のレジストパターン２０を形成する。この状態を図８に示す。
【００３５】
次に、レジストパターン２０をマスクに犠牲膜ピラー１４と層間絶縁膜１８をほぼ同じエッチレートの条件でエッチング加工することで、デュアルダマシン配線の配線部用の溝２１を形成する。この状態を図９に示す。
【００３６】
次に、ＮＨ３プラズマで、犠牲膜ピラー１４を選択的に除去することで、デュアルダマシン配線のビア部用の接続孔２２を形成する。この状態を図１０に示す。
【００３７】
次に、エッチポリマー除去洗浄後、シングルダマシン配線１０の形成と同じように、Ａｒプラズマで接続孔２２の底部に露出したシングルダマシン配線１０表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル／タンタル膜２３ａ（１５／１５ｎｍ）、主導体膜であるスパッタ銅膜／メッキ法による銅膜（第２の導体膜）２３ｂ（８０／５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰによって接続孔２２及び溝２１以外の窒化タンタル／タンタル／銅膜を除去し、デュアルダマシン配線２３を形成する。この状態を図１１に示す。
【００３８】
図１に示した状態は、以上の工程を繰り返すことにより、隣接するデュアルダマシン配線２３間や，デュアルダマシン配線２７間のスペースが狭い部分にも空洞２５，２８を形成した多層のダマシン配線を示したものである。
【００３９】
上述の実施例では、シングルダマシン配線１０やデュアルダマシン配線２３の主導体膜としてＣｕを用いた例を示したが、これに限らず、Ａｌ，Ｗ，Ａｇ，Ａｕの内の少なくともいずれか１つの金属を主導体膜として用いても良い。
【００４０】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビア部から離して形成できるため、合せずれ等が発生しても空洞とビア部が接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【００４１】
上述の実施例において、ダマシン配線１０，２３等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてＣｏＷＢ合金３２，３３を形成することで、ダマシン配線１０，２３等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記ＣｏＷＢ合金に限らず、Ｃｏ，Ｗ，Ｎｉ，Ｃｒ，Ａｕの内のすくなくともいずれか１つの金属または金属化合物を用いることもできる。この状態を図１２（ａ），（ｂ）に示す。
【００４２】
また、上述の実施例において、図９では、犠牲膜ピラー１４と層間絶縁膜１８をほぼ同じエッチレートの条件でエッチング加工し、デュアルダマシン配線２３の配線部用の溝２１を形成したが、図１３（ａ）〜（ｃ）に示すように、犠牲膜ピラー１４の上部のみを溝深さ程度までエッチバックしてから、層間絶縁膜１８に溝３５を形成することもできる。その後、犠牲膜ピラーの下部３４を選択的に除去して接続孔３６を形成する。この方法は、犠牲膜ピラー１４と層間絶縁膜１８のエッチレートを等しくすることが困難な場合に有効である。
【００４３】
さらに、図９または図１３（ｂ）で示した溝加工において、レジスト２０が足りなくなる場合があるが、そのときは図１４に示したように、Ｐ−ＳｉＮ膜３７を追加して、ＳｉＮハードマスク３８を形成し、これをマスクに溝を加工することもできる。
【実施例２】
【００４４】
図１５は、本発明の実施例２の半導体装置の要部を示す断面図である。
【００４５】
半導体基板１主面をフィールド絶縁膜２によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層３が形成され、ソース領域、ドレイン領域３の間の半導体基板１主面上にはゲート絶縁膜（図示せず）を介して多結晶シリコンからなるゲート電極４が形成され、ゲート電極４の側面は側壁絶縁膜５によって覆われている。
【００４６】
半導体基板１主面に形成された拡散層３或いはゲート電極４は、層間絶縁膜６を貫通するプラグ７の一端に接続され、プラグ７の他端は層間絶縁膜６を介して積層されたシングルダマシン配線１０に接続されている。層間絶縁膜６は、Ｐ−ＳｉＮ膜（５０ｎｍ）、ＨＤＰ−ＳｉＯ膜（４００ｎｍ）、Ｐ−ＳｉＯ膜（４００ｎｍ）を順次堆積させた後に、ＣＭＰ技術により５００ｎｍ程度（大面積配線上の研磨量）研磨して、ゲート電極４等によって生じた素子段差を平坦化している。
【００４７】
プラグ７は、スパッタによるチタン膜（１０ｎｍ）、窒化チタン膜（５０ｎｍ）、ＣＶＤによるタングステン膜を順次堆積させた後、ＣＭＰによって加工してある。
【００４８】
シングルダマシン配線１０は、スパッタによる窒化タンタル膜（１５ｎｍ）、タンタル膜（１５ｎｍ）、銅膜（８０ｎｍ）、メッキ法による銅膜（５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰ技術によって形成している。
【００４９】
シングルダマシン配線１０の隣接間スペースが小さい部分に空洞（Ａｉｒ−Ｇａｐ）４５を有する層間絶縁膜５０を貫通するビア４６を介して、シングルダマシン配線４９がシングルダマシン配線１０に接続されている。この時、シングルダマシン配線１０からずれたところに位置しているビア４６の下部には、シングルダマシン配線１０を形成する際に用いた絶縁膜の一部の膜４３が残存している。
【００５０】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【００５１】
次に、本実施例２の半導体装置の製造方法について、図１６から図１８を用いて、工程毎に説明する。
【００５２】
実施例１の図３で示した工程の後、有機系絶縁膜であるＳｉＬＫ膜（第２の絶縁膜）３９（４００ｎｍ）、Ｐ−ＴＥＯＳ膜４０（１００ｎｍ）を堆積後、凸形状のレジスト４１を形成する。レジスト４１は柱状となっており、後の工程で形成するシングルダマシン配線１０の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図１６に示す。
【００５３】
次に、レジスト４１をマスクにＰ−ＴＥＯＳ膜４０をエッチング加工し、連続して、レジスト４１及びＰ−ＴＥＯＳ膜４０をマスクにＳｉＬＫ膜３９をエッチング加工し、ＳｉＬＫ膜からなる犠牲膜ピラー４２を形成する。この段階ではＳｉＬＫ膜表面のＰ−ＴＥＯＳ膜４０は残存している。
【００５４】
次に、シングルダマシン配線１０の間のＦＳＧ膜９を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のＦＳＧ膜９を除去する。この時犠牲膜ピラー４２の下に位置するＦＳＧ膜９の一部が残り、ＦＳＧ膜４３が形成される。
【００５５】
次に、無機系絶縁膜であるＦＳＧ膜（第３の絶縁膜）（８００ｎｍ）を成膜する。この時、シングルダマシン配線１０の隣接間スペースが小さい部分に空洞４５ができるように、ＦＳＧ膜は、ＣＶＤ法を用いてカバレジの低い成膜条件で堆積する。また、ＦＳＧ膜の形成を、ＣＶＤ法を用いて、形成初期はカバレジの低い成膜条件で行い空洞４５を形成し、空洞４５が形成された後はカバレジの高い成膜条件で行い犠牲膜ピラー４２を埋め込んでも良い。なお、ＦＳＧ膜は、その表面が犠牲膜ピラー４２の上面より高くなるような膜厚まで堆積する必要がある。
【００５６】
次に、ＦＳＧ膜の表面をＣＭＰにより平坦化するとともに、犠牲膜ピラー４２の表面を露出させ、ＦＳＧ膜からなるビア形成用の層間絶縁膜膜４４を形成する。この状態を図１７に示す。
【００５７】
次に、ＮＨ３プラズマで、犠牲膜ピラー４２を選択的に除去することで、シングルダマシン配線１０に到達する接続孔を開口する。
【００５８】
次に、エッチポリマー除去洗浄後、Ａｒプラズマで接続孔の底部に露出したシングルダマシン配線１０表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル／タンタル膜（１５／１５ｎｍ）、主導体膜であるスパッタ銅膜／メッキ法による銅膜（第２の導体膜）（８０／５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰによって接続孔以外の窒化タンタル／タンタル／銅膜を除去し、ビア４６を形成する。この状態を図１８に示す。
【００５９】
次に、シングルダマシン配線１０を形成した方法と同じ方法で、ＳｉＣＮ／ＳｉＣ膜４７、無機系絶縁膜であるＦＳＧ膜４８を堆積した後に溝を形成し、この溝内にシングルダマシン配線４９を形成したものが、前述の図１５である。
【００６０】
尚、図示はしていないが、以上の工程を繰り返すことにより、３層以上の多層のダマシン配線も形成できる。
【００６１】
上述の実施形態では、シングルダマシン配線１０，４９やビア４６の主導体膜としてＣｕを用いた例を示したが、これに限らず、Ａｌ，Ｗ，Ａｇ，Ａｕ，の内の少なくともいずれか１つの金属を主導体膜として用いても良い。
【００６２】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【００６３】
尚、上述の実施例において、ダマシン配線１０，４９等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてＣｏＷＢ合金５１，５２を形成することで、ダマシン配線１０，４９等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記ＣｏＷＢ合金に限らず、Ｃｏ，Ｗ，Ｎｉ，Ｃｒ，Ａｕの内のすくなくともいずれか１つの金属または金属化合物を用いることもできる。この状態を図１９に示す。
【００６４】
また、図示はしていないが、ビア４６表面にもＣｏＷＢ合金を形成してもよい。
【００６５】
さらに、図１４に示したように、Ｐ−ＳｉＮ膜を用いたハードマスク加工を適用することも可能である。
【実施例３】
【００６６】
図２０は、本発明の実施例３の半導体装置の要部を示す断面図である。
【００６７】
半導体基板１主面をフィールド絶縁膜２によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層３が形成され、ソース領域、ドレイン領域３の間の半導体基板１主面上にはゲート絶縁膜（図示せず）を介して多結晶シリコンからなるゲート電極４が形成され、ゲート電極４の側面は側壁絶縁膜５によって覆われている。
【００６８】
半導体基板１主面に形成された拡散層３或いはゲート電極４は、層間絶縁膜６を貫通するプラグ７の一端に接続され、プラグ７の他端は層間絶縁膜６を介して積層されたシングルダマシン配線１０に接続されている。層間絶縁膜６は、Ｐ−ＳｉＮ膜（５０ｎｍ）、ＨＤＰ−ＳｉＯ膜（４００ｎｍ）、Ｐ−ＳｉＯ膜（４００ｎｍ）を順次堆積させた後に、ＣＭＰ技術により５００ｎｍ程度（大面積配線上の研磨量）研磨して、ゲート電極４等によって生じた素子段差を平坦化している。
【００６９】
プラグ７は、スパッタによるチタン膜（１０ｎｍ）、窒化チタン膜（５０ｎｍ）、ＣＶＤによるタングステン膜を順次堆積させた後、ＣＭＰによって加工してある。
【００７０】
シングルダマシン配線１０は、スパッタによる窒化タンタル膜（１５ｎｍ）、タンタル膜（１５ｎｍ）、銅膜（８０ｎｍ）、メッキ法による銅膜（５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰ技術によって形成している。
【００７１】
シングルダマシン配線１０の隣接間スペースが小さい部分に空洞（Ａｉｒ−Ｇａｐ）５５を有する層間絶縁膜５４を貫通するビア５６を介して、シングルダマシン配線５９がシングルダマシン配線１０に接続されている。この時、シングルダマシン配線１０からずれたところに位置しているビア５６の下部には、シングルダマシン配線１０を形成する際に用いた絶縁膜９の一部の膜４３が残存している。
【００７２】
また、層間絶縁膜５４とシングルダマシン配線１０及びビア５６との間には絶縁膜５３が存在する。
【００７３】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【００７４】
次に、本実施例３の半導体装置の製造方法について、図２１から図２３を用いて、工程毎に説明する。
【００７５】
実施例２の図１６で示した工程の後、レジスト４１をマスクにＰ−ＴＥＯＳ膜４０をエッチング加工し、レジスト４１及びＰ−ＴＥＯＳ膜４０をマスクにＳｉＬＫ膜３９をエッチング加工し、ＳｉＬＫ膜からなる犠牲膜ピラー６０を形成する。この段階ではＳｉＬＫ膜表面のＰ−ＴＥＯＳ膜４０は残存している。
【００７６】
次に、シングルダマシン配線１０の間のＦＳＧ膜９を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のＦＳＧ膜９を除去する。この時犠牲膜ピラー６０の下に位置するＦＳＧ膜９の一部が残り、ＦＳＧ膜４３が形成される。
【００７７】
次に、ＳｉＣ膜６１（１０ｎｍ）及びポーラスＳｉＯＣ膜（第３の絶縁膜）６２（８００ｎｍ）を堆積する。この状態を図２１に示す。この時、シングルダマシン配線１０の隣接間スペースが小さい部分に空洞６３ができるように、ポーラスＳｉＯＣ膜６２の形成初期はカバレジの低い成膜条件で堆積する。また、ポーラスＳｉＯＣ膜６２は、その表面が犠牲膜ピラー６０の上面より高くなるような膜厚まで堆積する必要がある。
【００７８】
次に、ポーラスＳｉＯＣ膜６２及びＳｉＣ膜６１表面をＣＭＰにより平坦化するとともに、犠牲膜ピラー６０の表面を露出させる。この状態を図２２に示す。犠牲膜ピラー６０の表面のＳｉＣ膜６１の除去は、ＣＭＰで加工してもいいし、選択的エッチで加工してもかまわない。
【００７９】
次に、ＮＨ３プラズマで、犠牲膜ピラー６０を選択的に除去することで、シングルダマシン配線１０に到達する接続孔を開口する。
【００８０】
次に、エッチポリマー洗浄後、Ａｒプラズマで接続孔の底部に慮出したシングルダマシン配線１０表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル／タンタル膜（１５／１５ｎｍ）、主導体膜であるスパッタ銅膜／メッキ法による銅膜（第２の導体膜）（８０／５００ｎｍ）を順次堆積させた後、水素雰囲気で４００℃、２分の熱処理を行い、ＣＭＰによって接続孔以外の窒化タンタル／タンタル／銅膜を除去し、ビア６４を形成する。この状態を図２３に示す。
【００８１】
次に、シングルダマシン配線１０を形成した方法と同じ方法で、ＳｉＣＮ／ＳｉＣ膜５７、無機系絶縁膜であるＦＳＧ膜５８を堆積した後に溝を形成し、この溝内にシングルダマシン配線５９を形成したものが、前述の図２０である。
【００８２】
尚、図示はしていないが、以上の工程を繰り返すことにより、３層以上の多層のダマシン配線も形成できる。
【００８３】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【００８４】
また、ビア６４がポーラスＳｉＯＣ膜６２と直接接触しない構造なので、ポーラスＳｉＯＣ膜６２からの脱ガスによるビアポイズニング不良を防止することができる。
【００８５】
尚、ダマシン配線表面へのキャップメタル膜形成や、ハードマスク加工等については記載しないが、実施例１及び実施例２と同様に適用可能であることは勿論である。
【００８６】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００８７】
例えば、ゲート電極はポリシリコンに限定されるものではなく、ＴｉやＣｏを用いたシリサイドゲート電極を用いても、本発明は実施可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図２】従来の空洞構造を有する多層の埋込配線の問題点を示す縦断面図。
【図３】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図４】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図５】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図６】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図７】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図８】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図９】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１０】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１１】本発明の実施例１の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１２（ａ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１２（ｂ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１３（ａ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１３（ｂ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１３（ｃ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１４（ａ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１４（ｂ）】本発明の実施例１の半導体装置の要部を示す縦断面図。
【図１５】本発明の実施例２の実施例２の半導体装置の要部を示す縦断面図。
【図１６】本発明の実施例２の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１７】本発明の実施例２の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１８】本発明の実施例２の半導体装置の配線層形成を工程毎に示す縦断面図。
【図１９】本発明の実施例２の半導体装置の要部を示す縦断面図。
【図２０】本発明の実施例３の半導体装置の要部を示す縦断面図。
【図２１】本発明の実施例３の半導体装置の配線層形成を工程毎に示す縦断面図。
【図２２】本発明の実施例３の半導体装置の配線層形成を工程毎に示す縦断面図。
【図２３】本発明の実施例３の半導体装置の配線層形成を工程毎に示す縦断面図。
【符号の説明】
【００８９】
１…半導体基板，２…フィールド絶縁膜，３…拡散層，４…ゲート電極，５…側壁絶縁膜，６…層間絶縁膜，７…プラグ，８…ＳｉＣＮ／ＳｉＣ膜，９…ＦＳＧ膜，１０…シングルダマシン配線，１１…ＳｉＬＫ膜，１２…Ｐ−ＴＥＯＳ膜，１３…レジスト，１４…犠牲膜ピラー，１５…ＦＳＧ膜，１６…ＦＳＧ膜，１７…空洞，１８…層間絶縁膜，２０…レジスト，２１…溝，２２…接続孔，２３…デュアルダマシン配線，２４…層間絶縁膜１６の一部の膜，２５…空洞，２６…層間絶縁膜，２７…デュアルダマシン配線，２８…空洞，２９…層間絶縁膜，３０…デュアルダマシン配線，３１…層間絶縁膜２６の一部の膜，３２…ＣｏＷＢ合金，３３…ＣｏＷＢ合金，３４…犠牲膜ピラーの下部，３５…溝，３６…接続孔，３７…Ｐ−ＳｉＮ膜，３８…ＳｉＮハードマスク，３９…ＳｉＬＫ膜，４０…Ｐ−ＴＥＯＳ膜，４１…レジスト，４２…犠牲膜ピラー，４３…ＦＳＧ膜，４４…層間絶縁膜，４５…空洞，４６…ビア，４７…ＳｉＣＮ／ＳｉＣ膜，４８…層間絶縁膜，４９…シングルダマシン配線，５０…層間絶縁膜，５１…ＣｏＷＢ合金，５２…ＣｏＷＢ合金，５３…絶縁膜，５４…層間絶縁膜，５５…空洞，５６…ビア，５７…ＳｉＣＮ／ＳｉＣ膜，５８…層間絶縁膜，５９…シングルダマシン配線，６０…犠牲膜ピラー，６１…ＳｉＣ膜，６２…ポーラスＳｉＯＣ膜，６３…空洞，６４…ビア，６５…シングルダマシン配線，６６ビア部，６７…空洞。
【図１】
2007141985.tif 000003
【図２】
2007141985.tif 000004
【図３】
2007141985.tif 000005
【図４】
2007141985.tif 000006
【図５】
2007141985.tif 000007
【図６】
2007141985.tif 000008
【図７】
2007141985.tif 000009
【図８】
2007141985.tif 000010
【図９】
2007141985.tif 000011
【図１０】
2007141985.tif 000012
【図１１】
2007141985.tif 000013
【図１２（ａ）】
2007141985.tif 000014
【図１２（ｂ）】
2007141985.tif 000015
【図１３（ａ）】
2007141985.tif 000016
【図１３（ｂ）】
2007141985.tif 000017
【図１３（ｃ）】
2007141985.tif 000018
【図１４（ａ）】
2007141985.tif 000019
【図１４（ｂ）】
2007141985.tif 000020
【図１５】
2007141985.tif 000021
【図１６】
2007141985.tif 000022
【図１７】
2007141985.tif 000023
【図１８】
2007141985.tif 000024
【図１９】
2007141985.tif 000025
【図２０】
2007141985.tif 000026
【図２１】
2007141985.tif 000027
【図２２】
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【図２３】
2007141985.tif 000029