(57)【要約】      （修正有）【課題】消費電力をより低減することが可能な半導体装置を提供する。【解決手段】真の接地電圧ＧＮＤと擬似接地線ＶＢとの間に電圧供給制御回路ＶＢＣ＃ｐを設ける。アクティブモードにおいては、制御信号Ｓｌｅｅｐ２，Ｓｌｅｅｐ３に応答してスイッチＳＷ２がオンし、ノードＮ１と電源電圧Ｖｃｃとが電気的に結合され、ノードＮ１は「Ｈ」に設定され、スイッチＳＷ１がオンして、接地電圧ＧＮＤがノードＮ０と電気的に結合される。一方、スタンバイモードにおいては、制御信号Ｓｌｅｅｐ２，Ｓｌｅｅｐ３に応答してスイッチＳＷ３がオンし、ノードＮ１とノードＮ０とが電気的に結合される。ノードＮ１は、アクティブモードにおいて電源電圧Ｖｃｃと電気的に結合され、充電電荷が蓄積された状態にある。スタンバイモードにおいてスイッチＳＷ３がオンするに伴い、ノードＮ１の充電電荷がノードＮ０に放電され、電源電圧Ｖｃｃの消費電力が低減される。【選択図】図３３
2007228420.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を供給する第１の電圧配線と、
第２の電圧を供給する第２の電圧配線と、
第３の電圧を供給する第３の電圧配線と、
前記第１の電圧配線と前記第２の電圧配線との間に設けられた第１の電圧供給配線と、
前記第２の電圧配線と前記第１の電圧供給配線との間に接続され、入力される信号に応じて前記第２の電圧配線と第１の電圧供給配線との間に電流経路が形成される内部回路と、
前記第１の電圧配線と前記第１の電圧供給配線との間に接続され、入力される指示信号に応じて前記第１の電圧配線と前記第１の電圧供給配線との電気的な導通状態を制御することが可能な第１の電圧供給制御回路とを備え、
前記第１の電圧供給制御回路は、
前記第１の電圧供給配線と前記第１の電圧配線との間に設けられた第１のスイッチ（ＳＷ１）と、
前記指示信号に応じて前記第１のスイッチを制御する第１の論理回路とを含み、
前記第１の論理回路は、
前記第３の電圧配線と前記第１のスイッチの制御端との間に設けられ、前記第１のスイッチを導通状態とする指示信号に応じて、前記第３の電圧配線と前記第１のスイッチの制御端とを電気的に結合させる第２のスイッチ（ＳＷ２）と、
前記第１の電圧供給配線と前記第１のスイッチの制御端との間に設けられ、前記第１のスイッチに流れる電流量が導通状態に比べて少ない非導通状態とする指示信号に応じて、前記第１の電圧供給配線と前記第１のスイッチの制御端とを電気的に結合させる第３のスイッチ（ＳＷ３）とを含む、半導体装置。
【請求項２】
前記第１の電圧配線と前記第３の電圧配線とは電気的に結合され、前記第１の電圧と前記第３の電圧とは同じ電圧レベルであり、
前記第１の論理回路（ＬＣ０）の前記第２のスイッチの制御端と前記第３のスイッチの制御端とは電気的に結合されて、同じ指示信号の入力を受け、
前記第１の論理回路の前記第２のスイッチは、第１の導電型電界効果型トランジスタ（１）で形成され、
前記第１の論理回路の前記第３のスイッチは、第２の導電型電界効果型トランジスタ（２）で形成される、請求項１記載の半導体装置。
【請求項３】
前記第１のスイッチは、電界効果型トランジスタ（Ｑ２ａ）で形成され、
前記電界効果型トランジスタのゲートとボディ領域あるいは基板領域とは互いに電気的に結合される、請求項１記載の半導体装置。
【請求項４】
前記第１のスイッチは、電界効果型トランジスタ（Ｑ２ａ＃）で形成され、
前記電界効果型トランジスタのボディ領域あるいは基板領域に所定のバイアス電圧が印加される、請求項１記載の半導体装置。
【請求項５】
前記第１の論理回路（ＬＣ１）は、複数の前記指示信号の入力に応じて前記第１のスイッチを制御し、
前記第２のスイッチ（６，７）は、前記第１のスイッチを導通状態とするために入力された複数の前記指示信号の組み合わせに基づいて前記第３の電圧配線と前記第１のスイッチの制御端とを電気的に結合させ、
前記第３のスイッチ（８，９）は、前記第１のスイッチを非導通状態とするために入力された複数の前記指示信号の組み合わせに基づいて前記第１のスイッチの制御端と前記第１の電圧供給配線とを電気的に結合させる、請求項１記載の半導体装置。
【請求項６】
前記第１の電圧供給制御回路は、
前記指示信号に応答して前記第１のスイッチを制御する第２の論理回路（ＬＣ２）を含み、
前記第２の論理回路は、
前記第３の電圧配線と前記第１のスイッチの制御端との間に設けられ、前記第１のスイッチを導通状態とする前記指示信号に応じて、前記第３の電圧配線と前記第１のスイッチの制御端とを電気的に結合させる第４のスイッチ（１ａ）と、
前記第１の電圧供給配線と前記第１のスイッチの制御端との間に設けられ、前記第１のスイッチに流れる電流量が導通状態に比べて少ない非導通状態とする前記指示信号に応じて、前記第１の電圧供給配線と前記第１のスイッチの制御端とを電気的に結合させる第５のスイッチ（２ａ）とを含む、請求項１記載の半導体装置。
【請求項７】
前記第１の電圧供給制御回路は、
第１の電圧供給配線と前記第１の電圧配線との間に設けられた第４のスイッチ（Ｑ３）と、
前記指示信号に応じて前記第４のスイッチを制御する第２の論理回路（ＩＶ１）とを含む、請求項１記載の半導体装置。
【請求項８】
前記第１の電圧供給制御回路は、前記第１の電圧供給配線と前記第１の電圧配線との間に設けられ、前記第１のスイッチの制御端と電気的に結合される制御端を有する、第４のスイッチ（Ｑ４）をさらに含む、請求項１記載の半導体装置。
【請求項９】
前記第１の電圧供給制御回路は、第１の制御信号に応答して、前記第３のスイッチを介して前記第１のスイッチの制御端と前記第１の電圧供給配線との間の接続を制御する第４のスイッチ（５）をさらに含む、請求項１記載の半導体装置。
【請求項１０】
前記第４のスイッチの前記第１の制御信号の電圧信号レベルは調整される、請求項９記載の半導体装置。
【請求項１１】
前記第１の電圧供給配線は、前記第１の制御信号の電圧信号レベルに応じて前記第１の電圧と前記第２の電圧との間の中間電位に設定される、請求項１０記載の半導体装置。
【請求項１２】
前記第１の電圧供給制御回路は、第２の制御信号に応答して、前記第３のスイッチと前記第４のスイッチとの接続ノードと前記第１の電圧配線との間の接続を制御する第５のスイッチ（５＃）をさらに含む、請求項９記載の半導体装置。
【請求項１３】
前記第１の電圧供給制御回路は、前記第３のスイッチを介して前記第１のスイッチの制御端と前記第１の電圧供給配線との間に設けられた抵抗（Ｒ）をさらに含む、請求項１記載の半導体装置。
【請求項１４】
前記第１の電圧配線と前記第２の電圧配線との間に設けられた第２の電圧供給配線と、
前記第２の電圧配線と前記第２の電圧供給配線との間に接続され、入力される前記指示信号に応じて前記第２の電圧配線と前記第２の電圧供給配線との電気的な導通状態を制御することが可能な第２の電圧供給制御回路（ＶＡＣ）とを備え、
前記第２の電圧供給制御回路は、
前記第２の電圧供給配線と前記第２の電圧配線との間に設けられた第４のスイッチ（Ｐ１）と、
前記指示信号に応じて前記第４のスイッチを制御する第２の論理回路（ＬＣ３）とを含み、
前記第２の論理回路は、
前記第１の電圧配線と前記第４のスイッチの制御端との間に設けられ、前記第４のスイッチを導通状態とする前記指示信号に応じて、前記第１の電圧配線と前記第４のスイッチの制御端とを電気的に結合させる第５のスイッチ（４）と、
前記第２の電圧供給配線と前記第４のスイッチの制御端との間に設けられ、前記第４のスイッチに流れる電流量が導通状態に比べて少ない非導通状態とする前記指示信号に応じて、前記第２の電圧供給配線と前記第４のスイッチの制御端とを電気的に結合させる第６のスイッチ（３）とを含む、請求項１記載の半導体装置。
【請求項１５】
前記第１のスイッチ（Ｑ２）は、第１の回路ブロック領域（１００）に設けられ、
前記第２および第３のスイッチ（１，２）は、前記第１の回路ブロック領域とは異なる第２の回路ブロック領域（５０）に設けられる、請求項１記載の半導体装置。
【請求項１６】
前記指示信号は、複数の入力指示信号を含み、
前記第１〜第３のスイッチの少なくとも１つは、前記複数の入力指示信号の入力を受けて動作する、請求項１記載の半導体装置。
【請求項１７】
前記内部回路は、複数のメモリセルを有するメモリアレイに相当する、請求項１記載の半導体装置。
【請求項１８】
各前記メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを互いの異なる電位レベルにそれぞれ設定するためのフリップフロップ回路を含み、
前記フリップフロップ回路は、
前記第２の電圧と前記第１の記憶ノードとの間に設けられ、ゲートが前記第２の記憶ノードと電気的に結合される第１のトランジスタと、
前記電圧供給配線と前記第１の記憶ノードとの間に設けられ、ゲートが前記第２の記憶ノードと電気的に結合される第２のトランジスタと、
前記第２の電圧と前記第２の記憶ノードとの間に設けられ、ゲートが前記第１の記憶ノードと電気的に結合される第３のトランジスタと、
前記電圧供給配線と前記第２の記憶ノードとの間に設けられ、ゲートが前記第１の記憶ノードと電気的に結合される第４のトランジスタとを含み、
データ書込の場合には、前記指示信号に応答して前記第１のスイッチはオフされ、
前記第１の電圧供給配線は、前記第１および第２の電圧の間の中間電位に設定される、請求項１７記載の半導体装置。
【請求項１９】
前記内部回路は、複数個の前記メモリアレイを含み、
前記複数個のメモリアレイにそれぞれ対応して設けられた複数個の前記第１の電圧供給配線と、
前記複数個の第１の電圧供給配線にそれぞれ対応して設けられ、各々が、前記第１の電圧配線と対応する第１の電圧供給配線との間に接続され、入力される指示信号に応じて前記第１の電圧配線と前記対応する第１の電圧供給配線との電気的な導通状態を制御することが可能な複数個の前記電圧供給制御回路とをさらに備える、請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スタンバイモードに電源線および接地線と論理回路等との電気的な接続を遮断する構成を備えた半導体装置に係り、スタンバイモードの消費電力を低減することが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化と高性能化が進展し、その応用分野が広範囲に展開してくるにつれ、半導体装置あるいは半導体チップ本体の消費電力をいかに低減するかが重要な技術的課題となってきている。すなわち、電話や電子手帳や小型パーソナルコンピュータなどを融合したデータ情報機器では、内蔵する電池の保持期間を長くする必要がある。また、高性能の情報処理装置では冷却装置や電源装置の小型化も求められている。さらには、エネルギー資源の有効活用による地球環境の保護などの社会的要請として、半導体装置の低消費電力化は高性能化と並んで半導体装置の高付加価値化の重要な要素技術となってきている。
【０００３】
そのための技術の一例として複数の種類の閾値を用いた半導体装置、いわゆるマルチスレッショルドＣＭＯＳ（以下、「ＭＴＣＭＯＳ」とも称する）と呼ばれるものがある。ＭＴＣＭＯＳ回路は、論理回路群と高い閾値電圧のトランジスタとで構成され、ＣＭＯＳで構成される論理回路群がスタンバイしているときに論理回路群における消費電力の増大を阻止することができる回路である。なお、この点に関して、特許文献１〜３には、スタンバイモードにおいて消費電力を低減する種々の方式が挙げられている。
【０００４】
具体的に説明すると、論理回路群は、論理ゲート等を単一あるいは複数個有する論理回路であり、論理ゲートは、絶対値が低い閾値電圧のＰチャネルＭＯＳトランジスタと、低い閾値電圧のＮチャネルＭＯＳトランジスタとによって構成されている。
【０００５】
図３８は、従来のＭＴＣＭＯＳ回路を説明する図である。
図３８を参照して、ここでは論理回路群Ｌ１として、低い閾値電圧のＰチャネルＭＯＳトランジスタＰ２と、低い閾値電圧のＮチャネルＭＯＳトランジスタＱ１とが高電位側の擬似電源線ＶＡと低電位側の擬似接地線ＶＢとの間に接続された構成が示されている。
【０００６】
擬似電源線ＶＡは、高い閾値を有するＰチャネルＭＯＳトランジスタＰ１を介して電源線ＶＬから与えられる電源Ｖｃｃと接続されている。また、擬似接地線ＶＢは、高い閾値を有するＮチャネルＭＯＳトランジスタＱ２を介して接地線ＧＬから与えられる接地電圧ＧＮＤと接続されている。ここでトランジスタＰ１のゲートには制御信号／Ｓｌｅｅｐが入力され、トランジスタＱ２のゲートにはインバータＩＶを介して入力される制御信号／Ｓｌｅｅｐの反転信号が入力される。
【０００７】
インバータＩＶは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に接続されたＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ１とで構成される。そして、トランジスタＰＴ１とトランジスタＮＴ１との接続ノードＮ１とトランジスタＱ２のゲートとが電気的に結合される。ここで、このＭＴＣＭＯＳ回路の動作について説明すると、アクティブモードにおいては制御信号／Ｓｌｅｅｐは「Ｌ」レベルに設定されてトランジスタＰ１，Ｑ２がオンするため擬似電源線ＶＡおよび擬似接地線ＶＢは各々電源電圧Ｖｃｃと接地電圧ＧＮＤとそれぞれ電気的に結合される。
【０００８】
これにより、擬似電源線ＶＡおよび擬似接地線ＶＢは低抵抗の経路を介して必要な電圧が供給され、所定の回路動作が可能となる。
【０００９】
一方、スタンバイモードにおいては制御信号／Ｓｌｅｅｐは「Ｈ」レベルに設定されるため、トランジスタＰ１，Ｑ２は各々オフされる。
【００１０】
したがって、電源電圧Ｖｃｃと擬似電源線ＶＡとは電気的に切り離された状態に設定される。同様に接地電圧ＧＮＤと擬似接地線ＶＢとは電気的に切り離された状態に設定される。
【００１１】
これにより、回路全体としてのリーク電流はトランジスタＰ１，Ｑ２により大きく低減される。
【００１２】
一般にトランジスタの閾値電圧が低いほどリーク電流阻止能力が低下する。すなわち、トランジスタＰ２，Ｑ１において消費電力が大きい。したがって、トランジスタＰ１，Ｑ２においてリーク電流が低減される本回路構成にすることによりスタンバイモードの消費電力を低減することが可能となる。すなわち、論理回路群Ｌ１において、たとえ低い閾値電圧のトランジスタが用いられた構成であっても論理回路群のトランジスタにおけるリーク電流を抑制することができるため、回路全体として消費電力を低減することが可能となる。
【００１３】
一方、このような回路構成においてはスタンバイ期間において擬似電源線ＶＡおよび擬似接地線ＶＢが電源線ＧＬおよび接地線ＧＬからそれぞれ与えられる電源Ｖｃｃおよび接地電圧ＧＮＤと電気的に切り離された状態であり、高インピーダンス状態に設定されている。このため時間の経過とともに論理回路Ｌ１を構成するトランジスタを介して擬似電源線ＶＡおよび擬似接地線ＶＢに対して電流が少しずつリークする。そして、論理回路群Ｌ１は、上述のように閾値電圧の低いトランジスタで構成されているためリーク電流が発生し、擬似電源線ＶＡおよび擬似接地線ＶＢの電位が互いに近づいていくことになる。
【００１４】
この点で、論理回路群Ｌ１を構成する回路がレジスタ回路、ラッチ回路、フリップフロップ回路等の論理状態を記憶しておくべき順序回路等である場合には、スタンバイ期間が長いと論理状態を保持可能な程度の擬似電源線ＶＡおよび擬似接地線間の電位差を確保することができなくなることが考えられる。すなわち、記憶していた情報を失ってしまう可能性がある。このことは、スタンバイ期間が終了し、半導体装置がアクティブモードに入ったとしても、元の状態に復帰できないこととなる。なお、論理状態を記憶しておくべき回路以外の論理回路等においては、擬似電源線ＶＡおよび擬似接地線ＶＢの電位が互いに近づいた状態とすることも可能である。
【００１５】
図３９は、従来の別のＭＴＣＭＯＳ回路を説明する図である。
図３９のＭＴＣＭＯＳ回路は、図３８の構成と比較して、ノードＮ０と接地電圧ＧＮＤとの間にトランジスタＱ２と並列にトランジスタＰ３をさらに設けた構成である。その他の点については同様であるのでその詳細な説明は繰り返さない。
【００１６】
図４０は、図３８および図３９の擬似接地線ＶＢの電位レベルが時間とともに上昇していく場合を説明する図である。
【００１７】
図３８の構成の擬似接地線ＶＢの電位レベルは、図４０に示される点線の如く時間とともに論理回路Ｌ１を介して供給される電源電圧Ｖｃｃ側のリーク電流により電位が上昇していくことになる。そして、電源電圧Ｖｃｃ側のリーク電流とトランジスタを通過するリ
ーク電流とのバランスがとれる状態において平衡状態となる。この場合、上述したように擬似電源線ＶＡおよび擬似接地線ＶＢの電位が互いに近づいていくことになる。
【００１８】
一方、図３９の構成において、トランジスタＰ３のゲートにはスタンバイモードにおいて制御信号ＳＶ（「Ｌ」レベル）が入力される。これに伴い、擬似接地線ＶＢの電位がトランジスタＰ３の閾値電圧の電圧レベル近くまで上昇するとトランジスタＰ３が導通し始め擬似接地線ＶＢからトランジスタＰ３を介して電流が流れ始める。すなわち、ノードＮ０の電位がトランジスタＰ３の閾値電圧まで上昇するとトランジスタＰ３は完全導通であり、それより低ければ導通の度合が少ないことになる。
【００１９】
したがって、図４０に示される実線の如く擬似接地線ＶＢへの論理回路Ｌ１を介する電流通過量とトランジスタＰ３を介する接地電圧ＧＮＤへの電流通過量とのバランスが取れるレベルでノードＮ０の電位が平衡状態になる。なお、この平衡電位はトランジスタＰ３の閾値電圧とトランジスタ幅等によって定められる。すなわち、このようなトランジスタＰ３を設けることにより擬似接地線ＶＢの電位レベルを調整することが可能である。なお、この構成については、非特許文献１に示されている。
【特許文献１】特開平９−６４７１５号公報
【特許文献２】特開平９−３２１６００号公報
【特許文献３】特開２０００−５９２００号公報
【非特許文献１】Suhwan Kim, Stephen V. Kosonocky, Daniel R. Knebel, and Kevin Stawiasz, "Experimental Measurement of A Novel Power Gating Structure with Intermediate Power Saving Mode," Proceedings of the 2004 International Symposium on Low Power Electronics and Design, pp. 20-25, 2004
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図３９に示されるトランジスタＰ３を設けて電位レベルを調整する場合であってもあるいは、トランジスタＰ３を設けない場合においてもスタンバイモードに移行した直後から平衡状態すなわちある所定の平衡電位に達するまでの充電電流は論理回路Ｌ１を介して流れるリーク電流により電源電圧Ｖｃｃから引抜いて充電されることになる。
【００２１】
したがって、この間の消費電力を低減することが可能であればさらに消費電力を低減することが可能となる。
【００２２】
本発明は、上記のような問題を解決するためになされたものであって、消費電力をより低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体装置は、第１の電圧を供給する第１の電圧配線と、第２の電圧を供給する第２の電圧配線と、第３の電圧を供給する第３の電圧配線と、第１の電圧配線と第２の電圧配線との間に設けられた第１の電圧供給配線と、第２の電圧配線と第１の電圧供給配線との間に接続され、入力される信号に応じて第２の電圧配線と第１の電圧供給配線との間に電流経路が形成される内部回路と、第１の電圧配線と第１の電圧供給配線との間に接続され、入力される指示信号に応じて第１の電圧配線と第１の電圧供給配線との電気的な導通状態を制御することが可能な第１の電圧供給制御回路とを備える。第１の電圧供給制御回路は、第１の電圧供給配線と第１の電圧配線との間に設けられた第１のスイッチ（ＳＷ１）と、指示信号に応じて第１のスイッチを制御する第１の論理回路とを含む。第１の論理回路は、第３の電圧配線と第１のスイッチの制御端との間に設けられ、第１のスイッチを導通状態とする指示信号に応じて、第３の電圧配線と第１のスイッチの制御端と
を電気的に結合させる第２のスイッチ（ＳＷ２）と、第１の電圧供給配線と第１のスイッチの制御端との間に設けられ、第１のスイッチに流れる電流量が導通状態に比べて少ない非導通状態とする指示信号に応じて、第１の電圧供給配線と第１のスイッチの制御端とを電気的に結合させる第３のスイッチ（ＳＷ３）とを含む。
【発明の効果】
【００２４】
本発明に係る半導体装置は、第２の電圧配線と第１の電圧供給配線との間に電流経路が形成される内部回路と、第１の電圧供給配線と第１の電圧配線との電気的な導通状態を制御することが可能な第１の電圧供給制御回路とを設け、第１の電圧供給制御回路は、第１の電圧供給配線と第１の電圧配線との間に設けられた第１のスイッチ（ＳＷ１）と、第３の電圧配線と第１のスイッチの制御端との間に設けられ、第１のスイッチを導通状態とする指示信号に応じて、第３の電圧配線と第１のスイッチの制御端とを電気的に結合させる第２のスイッチ（ＳＷ２）と、第１の電圧供給配線と第１のスイッチの制御端との間に設けられ、第１のスイッチに流れる電流量が導通状態に比べて少ない非導通状態とする指示信号に応じて、第１の電圧供給配線と第１のスイッチの制御端とを電気的に結合させる第３のスイッチ（ＳＷ３）とを含む。第１のスイッチが指示信号に応じて導通状態となる際、第１のスイッチの制御端は、第３の電圧により充電され、第１のスイッチが指示信号に応じて非導通状態となる際、第３のスイッチが第１の電圧供給配線と第１のスイッチの制御端とを電気的に結合させて放電する。これにより、第１の電圧配線と第２の電圧配線との間に設けられた内部回路の電流経路により第２の電圧配線から引き抜く電荷量を低減して消費電力を低くすることができる。また、第３のスイッチは、第１のスイッチを介して第１の電圧配線に接続されることになるので、第１のスイッチの電流遮断効果により、第３のスイッチを介した第１の電圧配線へのリーク電流を削減できる。したがって、第１の電圧供給制御回路のリーク電流を削減し、回路全体の消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体装置１０の概略構成図である。
【００２７】
図１を参照して、本発明の実施の形態に従う半導体装置１０は、回路全体を制御するためのＣＰＵ５０と、情報を記憶するためのメモリを有する記憶部１５と、クロック信号あるいは制御信号とを生成するための周辺回路であるコントローラ部２０と、種々の演算動作を実行するためのロジック部１００とを備える。
【００２８】
また、一般的には半導体装置の周辺領域にはパッドが形成されており、パッドを介してたとえば電源電圧あるいは接地電圧あるいは外部からの指示信号等が入力されるものとする。本例においては、一例として電源電圧Ｖｃｃが供給される電源電圧パッドＰＤＶと、接地電圧ＧＮＤが供給される接地電圧パッドＰＤＧと、その他の電圧あるいは外部からの指示信号等が入力されるパッドＰＤが示されている。
【００２９】
ここでは、一例として接地電圧パッドＰＤＧを介して回路の接地電圧を供給するための接地線ＧＬが示されている。また電源電圧パッドＰＤＶを介して回路の電源電圧Ｖｃｃを供給する電源線ＶＬが設けられている。なお、以下において説明される電源電圧Ｖｃｃおよび接地電圧ＧＮＤは、電源線ＶＬおよび接地線ＧＬすなわち電圧を供給する電圧配線から供給されるものとする。なお、ここでは、電源電圧Ｖｃｃおよび接地電圧ＧＮＤが供給される電圧配線として一本ずつ一例として説明しているが、供給する電圧レベルの種類に
それぞれ対応して電圧配線が設けられるものとする。
【００３０】
図２は、本発明の実施の形態１に従うＭＴＣＭＯＳ回路を説明する図である。なお、一例としてここでは、半導体装置１０に含まれる内部回路の一例として、ロジック部１００に含まれる論理回路群Ｌ１を用いて代表的に説明する。
【００３１】
図２（ａ）を参照して、本発明の実施の形態１に従うＭＴＣＭＯＳ回路は、論理回路群Ｌ１と、論理回路群Ｌ１を構成するトランジスタの閾値電圧より絶対値の大きい閾値電圧のトランジスタＰ１と接地線ＧＬから与えられる接地電圧ＧＮＤと擬似接地線ＶＢとの間に設けられた電圧供給制御回路ＶＢＣとを含む。なお、擬似接地線ＶＢは、ロジック部１００に対して接地電圧ＧＮＤを供給するものであり、電圧供給配線を構成する。
【００３２】
電圧供給制御回路ＶＢＣは、トランジスタＱ２と、ＰチャネルＭＯＳトランジスタ１と、ＮチャネルＭＯＳトランジスタ２とを含む。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタとも称することとする。トランジスタ１，２は、ノードＮ１を介して電源電圧Ｖｃｃ２とノードＮ０との間に設けられる。なお、トランジスタ１，２は、論理回路ＬＣ０を形成する。また、各トランジスタ１，２のゲートは、制御信号／Ｓｌｅｅｐの入力を受ける。トランジスタＱ２は、ノードＮ０と接地電圧ＧＮＤとの間に設けられ、そのゲートは、ノードＮ１と電気的に結合される。制御信号／Ｓｌｅｅｐは、回路のアクティブモードあるいはスタンバイモードに対応して入力される制御信号である。本例においては、たとえばＣＰＵ５０から与えられるものとする。
【００３３】
ここで、アクティブモードとは、論理回路群Ｌ１が論理回路群Ｌ１に入力される信号（たとえばＣＰＵ５０からの制御信号あるいはクロック信号等）に応じて、回路動作の状態にあり、信号を出力する状態を指し示すものとする。言い換えるならば、論理回路群Ｌ１を構成するトランジスタがオン・オフするスイッチング動作により動作電流が流れる状態を指し示すものとする。なお、本例で説明するトランジスタのオンは、導通状態を指し示し、オフは、非導通状態を指し示すものとする。
【００３４】
一方、スタンバイモードとは、論理回路群Ｌ１を構成する回路が、回路動作の停止状態にあることを指し示すものとする。言い換えるならば、論理回路群Ｌ１を構成するトランジスタの動作電流が流れない非導通状態を指し示すものとする。なお、通常、論理回路群Ｌ１を構成するトランジスタを介してアクティブモード時のトランジスタの動作電流よりも少ない電流、たとえばトランジスタのオフ電流等が流れる。
【００３５】
さらに、半導体装置（チップ）が、ＳＲＡＭ等の半導体記憶装置である場合、半導体装置外部から半導体装置の動作を活性化させる信号（たとえばチップ選択信号の活性化信号）が入力されている場合が、アクティブモードであり、メモリセルからのデータ読出あるいはデータ書込動作が実行されて、半導体装置外部から半導体装置の動作を非活性化される信号（たとえばチップ選択信号の非活性化信号）が入力されている場合が、スタンバイモードであり、メモリセルのデータが保持される状態である。
【００３６】
なお、本例においては、互いに異なる電源線である電圧配線から２つの電源電圧Ｖｃｃ１およびＶｃｃ２が供給される構成を示しているが、ここでは、一例としてともに１．８Ｖに設定するものとするが、特に同じ電圧値に限られず、互いに異なる電圧値に設定することも可能である。また、一例として閾値電圧の絶対値が低いトランジスタの一例として閾値電圧Ｖｔｈが０．３〜０．３５Ｖに設定されるものとする。また、閾値電圧の絶対値が高いトランジスタの一例として閾値電圧Ｖｔｈが０．４〜０．４５Ｖに設定されるものとする。
【００３７】
なお、以下においては、閾値電圧の低いトランジスタで構成される論理回路群Ｌ１と、閾値電圧の高いトランジスタで構成される電圧供給制御回路ＶＢＣとを含むＭＴＣＭＯＳ回路について主に説明するが、本願発明の電圧供給制御回路ＶＢＣは、ＭＴＣＭＯＳ回路への適用に限られず、論理回路群Ｌ１を構成するトランジスタとトランジスタＰ１と電圧供給制御回路ＶＢＣとを構成するトランジスタ（トランジスタＱ２，１，２）との閾値電圧が同じ場合であっても同様に適用可能であり、以下の変形例および実施の形態についても同様である。
【００３８】
ここで、本発明の実施の形態１に従うＭＴＣＭＯＳ回路の動作について説明する。
アクティブモードにおいては制御信号／Ｓｌｅｅｐは、「Ｌ」レベルに設定される。これに伴い、トランジスタＰ１がオンして電源電圧Ｖｃｃ１が擬似電源線ＶＡと電気的に結合される。なお、擬似電源線ＶＡは、ロジック部１００に対して電源電圧Ｖｃｃ１を供給するものであり、電圧供給配線を構成する。
【００３９】
また、電圧供給制御回路ＶＢＣに入力された制御信号／Ｓｌｅｅｐは「Ｌ」レベルであるため、トランジスタ１がオンし電源電圧Ｖｃｃ２がノードＮ１と電気的に結合されてトランジスタＱ２がオンする。これにより、擬似接地線ＶＢと接地電圧ＧＮＤは電気的に結合される。
【００４０】
したがって、論理回路群Ｌ１に対して動作に必要な電圧が供給され所定の動作が実行される。
【００４１】
一方、スタンバイモードにおいては制御信号／Ｓｌｅｅｐは「Ｈ」レベルに設定される。これに伴い、トランジスタＰ１がオフして電源電圧Ｖｃｃ１と擬似電源線ＶＡとが電気的に切り離される。
【００４２】
また、電圧供給制御回路ＶＢＣに入力された制御信号／Ｓｌｅｅｐは、「Ｈ」レベルであるため、トランジスタ２がオンし、トランジスタ１がオフする。
【００４３】
その際、ノードＮ１とノードＮ０とが電気的に結合される。
ここで、ノードＮ１は、アクティブモードにおいてトランジスタ１がオンするに伴い電源電圧Ｖｃｃ２がノードＮ１と電気的に結合されるためノードＮ１を含むトランジスタＱ２のゲート領域においては充電電荷が蓄積された状態にある。
【００４４】
したがって、トランジスタ２がオンするに伴い、ノードＮ１の充電電荷であるトランジスタＱ２のゲートと接続された領域に格納された充電電荷はノードＮ０に放電される。これに伴い、スタンバイモードにおいて擬似接地線ＶＢの電位レベルが電源電圧Ｖｃｃ１のリーク電流により徐々に充電されるのとは異なりスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため電源電圧Ｖｃｃ１から引抜く電流量を低減することができる。
【００４５】
また、当該構成においては、スタンバイモードにおいて、上述したようにノードＮ０とノードＮ１とが電気的に結合された状態である。すなわち、トランジスタＱ２においてダイオード接続された状態である。これに伴い、擬似接地線ＶＢの電位がトランジスタＱ２の閾値電圧の電圧レベルまで上昇するとトランジスタＱ２が導通し始め、擬似接地線ＶＢからトランジスタＱ２を介して電流が流れ始める。すなわち、ノードＮ１の電位がトランジスタＱ２の閾値電圧まで上昇するとトランジスタＱ２は完全導通であり、それより低け
れば導通の度合が少ないことになる。
【００４６】
すなわち、擬似接地線ＶＢの電圧が上昇しすぎた場合には擬似接地線ＶＢの電圧を下げるように作用し、電圧レベル調整効果を持っている。したがって、電圧レベルを調整するための別途の素子が不要となり、回路の低面積化を達成することができる。
【００４７】
また、当該構成においては、トランジスタ２は、トランジスタＱ２を介して接地電圧ＧＮＤに接続されている。スタンバイモードにおいて、トランジスタＱ２を流れる電流量は導通状態よりも少ない状態である。そのため、トランジスタ２を介して接地電圧ＧＮＤへのリーク電流をトランジスタＱ２の電流削減効果によって低減できる。
【００４８】
今回のシミュレーションによる結果では、従来の約１０％程度の電流削減が可能であることがわかった。
【００４９】
したがって、論理回路ＬＣ０のリーク電流を削減し、回路全体の消費電力を低減することができる。
【００５０】
また、擬似接地線ＶＢへの論理回路Ｌ１を介する電流通過量と、擬似接地線ＶＢへの論理回路ＬＣ０を介する電流通過量の和と、トランジスタＱ２を介する接地電圧ＧＮＤへの電流通過量とのバランスが取れるレベルでノードＮ０の電位が平衡状態になる。なお、この平衡電位はトランジスタＱ２の閾値電圧とトランジスタ幅等によって定められる。
【００５１】
なお、上記の図２（ａ）の構成においては、電源電圧Ｖｃｃ１と擬似電源線ＶＡとの間にトランジスタＰ１が設けられている構成について説明したが、トランジスタＰ１および擬似電源線ＶＡを省略し、直接電源電圧Ｖｃｃ１が論理回路群Ｌ１に供給される図２（ｂ）の構成についても同様に適用可能である。
【００５２】
また、別の構成として、図２（ｃ）の構成の如くトランジスタＰ１が電圧降下回路ＶＤＣのドライバトランジスタとして用いられる場合にも適用可能である。
【００５３】
図２（ｃ）を参照して、ここでは、３．３Ｖの電源電圧Ｖｄｄを降圧して擬似電源線ＶＡに１．８Ｖ（＝Ｖｃｃ２）を供給する構成が一例として示されている。電圧降圧回路ＶＤＣは、ドライバトランジスタＰ１と、コンパレータＣＰと、抵抗Ｒ１，Ｒ２とを含む。ドライバトランジスタＰ１は、電源電圧Ｖｄｄと、擬似電源線ＶＡとの間に設けられ、そのゲートはコンパレータＣＰの出力信号の入力を受ける。コンパレータＣＰは、内部ノードＮｄの電圧と基準電圧Ｖｒｅｆとを比較して比較結果を出力する。具体的には、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．８Ｖ）よりも高ければ「Ｈ」レベルを出力するものとする。これに伴い、ドライバトランジスタＰ１は、オフする。一方、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．８Ｖ）よりも低ければ「Ｌ」レベルを出力するものとする。これに伴い、ドライバトランジスタＰ１は、オンする。抵抗Ｒ１およびＲ２は、内部ノードＮｄを介して電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続される。この抵抗Ｒ１およびＲ２に基づく抵抗分割は、電源電圧Ｖｄｄの電圧が３．３Ｖの場合に内部ノードＮｄの電圧が１．８Ｖ程度となるように調整されているものとする。
【００５４】
当該構成により、図２（ａ）で説明したトランジスタＰ１を電圧降圧回路ＶＤＣの最終段のドライバトランジスタＰ１として用いることも可能である。
【００５５】
なお、下記については、主に図２（ａ）の構成を用いて説明するが、これに限らず上記の構成を同様に適用可能である。なお、上記においては、一例として２つの電源電圧Ｖｃｃ１およびＶｃｃ２が与えられる構成について説明したが、説明を簡易にするためともに電源電圧Ｖｃｃとして以下に説明する。
【００５６】
図３は、論理回路群Ｌ１を構成する算術論理演算回路の一例図である。
図３を参照して、ここでは、算術論理演算回路の一例として全加算器が示されている。具体的には、ＡＮＤ回路ＡＤ１〜ＡＤ９と、フリップフロップ回路ＦＦとが設けられる。
【００５７】
ＡＮＤ回路ＡＤ１は、入力データＩＡおよびＩＢのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ２は、入力データＩＢおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ３は、入力データＩＡおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ８は、ＡＮＤ回路ＡＤ１〜ＡＤ３からの出力結果をそれぞれ受けてそのＡＮＤ論理演算結果を出力データＩＣＮとしてフリップフロップ回路ＦＦに出力する。フリップフロップ回路ＦＦは、ＡＮＤ回路ＡＤ８からの出力データＩＣＮを受けて保持して、次の入力データＩＡ，ＩＢが入力される場合、入力データＩＣ０として出力される。
【００５８】
ＡＮＤ回路ＡＤ４は、入力データＩＡ，ＩＢおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ５は、入力データＩＣ０の反転データ、入力データＩＢの反転データおよび入力データＩＡのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ６は、入力データＩＣ０の反転データ、入力データＩＢおよび入力データＩＡの反転データのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ７は、入力データＩＡ，Ｉｂの反転データのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ９は、ＡＮＤ回路ＡＤ４〜ＡＤ７の出力データのＡＮＤ論理演算結果を出力データＩＳとして出力する。ここで出力データＩＳが入力データＩＡ，ＩＢの和データであり、出力データＩＣＮが桁上げデータとなる。
【００５９】
なお、ここでは、論理回路群Ｌ１の一例として全加算器を用いて説明したが、論理回路群Ｌ１はこれに限られず、インバータ、ＮＡＮＤ回路、ＮＯＲ回路等やこれらの組み合わせ回路あるいは減算器、乗算器等の算術論演算回路（ＡＬＵ）等、様々な回路に適用可能である。
【００６０】
図４は、本発明の実施の形態１に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。なお、ここで示される波形は、トランジスタＱ２の長さおよび幅（l=0.18[um], w=0.94[um]）、トランジスタ２の長さおよび幅（l=0.18[um], w=0.94[um]）、トランジスタ１の長さおよび幅（l=0.18[um], w=1.14[um]）、論理回路群Ｌ１の電流経路を形成する各トランジスタの長さおよび幅（l=0.18[um]、ＮチャネルＭＯＳトランジスタのwの総和=19.5[um],ＰチャネルＭＯＳトランジスタのwの総和=20.84[um]）に設定した場合のシミュレーション結果である。
【００６１】
上述したように単にトランジスタＱ２のみを設けた場合には、時間の経過とともに擬似接地線ＶＢの電位レベルは徐々に上昇し、擬似電源線ＶＡの電位レベルに近づきつつある所定の電位レベルにおいて平衡状態となる。
【００６２】
一方、図４を参照して、図３９の従来技術に従う構成においては、擬似接地線ＶＢの電位レベルを調整する目的でトランジスタＱ２と並列にトランジスタＰ３を設けて平衡電位が低くなるように調整する方式が示されているが、平衡電位となるまでの期間において、電源電圧Ｖｃｃの側から電荷を引抜くことにより充電する方式である。
【００６３】
しかしながら、本発明の実施の形態１に従う構成においてはトランジスタＱ２のゲートと接続されたノードＮ１に蓄積された充電電荷を用いて擬似接地線ＶＢの電位を上昇させることができるためより効率的に充電電荷を用いて低消費電力化を図ることができる。また、スタンバイ時においては、ノードＮ０とノードＮ１とが電気的に結合されてトランジスタＱ２はダイオード接続となるため擬似接地線ＶＢの電位レベルを低く調整することが
できる。したがって、トランジスタＰ３を設けなくても、電位上昇の抑制効果も同時に得ることが可能である。
【００６４】
したがって、本発明の実施の形態１に従う電圧供給制御回路は、従来構成と比較して、消費電力をより低減することが可能である。また、平衡電位に調整するためのトランジスタＰ３を併せて設けることも可能であるが、トランジスタＰ３を設けない場合には、回路を構成する構成素子数も削減することができる。したがって、レイアウト面においても、またコスト面においても有利な回路構成である。
【００６５】
（実施の形態１の変形例１）
図５は、本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【００６６】
図５を参照して、本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣａに置換した点が異なる。その他の点は、同様であるのでその詳細な説明は繰り返さない。
【００６７】
電圧供給制御回路ＶＢＣａは、トランジスタＱ２と置換されたトランジスタＱ２ａを含み、トランジスタＱ２ａのゲートをトランジスタＱ２ａのバックゲートと電気的に結合した構成である。
【００６８】
ここで、トランジスタＱ２ａに対してバックゲートバイアスを印加するとフォワードバイアスがかかりトランジスタＱ２ａの閾値が低下する。
【００６９】
したがって、ノードＮ１の電圧が低くてもトランジスタＱ２ａがオンしやすくなり擬似接地線ＶＢの平衡電位が低くなる。これにより擬似接地線ＶＢの平衡電位の調整を行なうことができる。また、ノードＮ１の容量が増えるため、充電電荷による電位上昇量が大きくなる。
【００７０】
当該構成により、たとえば擬似接地線ＶＢの平衡電位を低く調整することによって擬似電源線ＶＡと擬似接地線ＶＢとの間の電位差を十分に確保することも可能となる。なお、アクティブモード時にもトランジスタＱ２ａの閾値が低下しており、回路動作の高速化も図ることができる。
【００７１】
図６は、本発明の実施の形態１の変形例１に従う別の電圧供給制御回路ＶＢＣ＃を説明する図である。
【００７２】
図６を参照して、図２の構成と比較して、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣ＃に置換した点が異なる。
【００７３】
電圧供給制御回路ＶＢＣ＃は、トランジスタＱ２と置換されたトランジスタＱ２＃を含み、図５で説明したゲートとバックゲートとを電気的に結合した構成ではなく直接バックゲートにバイアスを印加する構成が示されている。当該構成においても図５で説明したのと同様の効果が得られる。
【００７４】
図７は、本発明の実施の形態１の変形例１に従うトランジスタＱ２＃を説明する図である。
【００７５】
図７を参照して、Ｐ型シリコン（Ｓｉ）基板１０５の上に設けられたＮウェル領域１０
１の中にＰウェル領域１１１が設けられ、Ｐウェル領域１１１にＮ＋の不純物領域１０７、１０８が形成され、それぞれソースおよびドレイン領域を構成する。なお、ウェル表面部には、不純物領域以外の領域には分離酸化膜１０２が形成されているものとする。そして、このソース領域およびドレイン領域の間にゲート１０９が設けられ、ゲート１０９は、ノードＮ１と電気的に結合されている。またソース領域およびドレイン領域は接地電圧ＧＮＤとノードＮ０とそれぞれ電気的に結合されている。また、バックゲート電圧としてＰウェル１１１の中にＰ型の不純物領域１０６が設けられ、そこにバックゲートバイアスとして電圧ＶＧが印加される。なお、ここでは、バックゲート電圧として不純物領域１０６に電圧ＶＧを印加するトランジスタＱ２＃の構成を説明したが、トランジスタＱ２ａは、図示しないが不純物領域１０６とノードＮ１とを電気的に結合した構成であり、その他の点については同様であるのでその詳細な説明は繰り返さない。なお、ここでは、バックゲートバイアスについて説明したが、トランジスタＱ２ａのゲートと基板とを電気的に結合して基板バイアスを与える構成とすることも可能であり、同様の効果を得ることができる。
【００７６】
また、別の方式に従ってバックゲート電圧を印加することが可能なトランジスタ構造について説明する。
【００７７】
図８は、Ｔ型ゲートのトランジスタＱＢ１を説明する図である。
図８（ａ）は、Ｔ型ゲートによるバックゲート電位固定構造のトランジスタＱＢ１の平面図である。図８（ｂ）は、図８（ａ）のトランジスタＱＢ１のＣ＃−Ｃ＃断面の断面構造を説明する図である。
【００７８】
これらの図に示すように、バックゲート電位固定構造のトランジスタＱＢ１は、シリコン基板３１、埋込絶縁膜３２およびＳＯＩ層３３からなるＳＯＩ基板上に形成される。ＳＯＩ層３３にはＳＯＩ層３３の表面から埋込絶縁膜３２にかけて貫通して完全分離膜３４が形成され、完全分離膜３４が周囲に形成されることによって、隣接形成させる他の素子（トランジスタ）と絶縁分離されたＳＯＩ層の３３内に、バックゲート電位固定構造のトランジスタＱＢ１を形成することができる。
【００７９】
ＳＯＩ層３３内に、Ｐ−ボディ領域３５およびボディコンタクト領域３６が互いに隣接して形成され、ドレイン領域３９およびソース領域３０間のＰ−ボディ領域３５（チャネル領域）上にゲート絶縁膜（図示せず）を介してＴ型ゲート電極３７が形成され、Ｔ型ゲート電極３７の横棒部（「−」）はＰ−ボディ領域３５およびボディコンタクト領域３６間の境界領域上に形成される。
【００８０】
このような構造のバックゲート電位固定構造のトランジスタＱＢ１におけるボディコンタクト領域３６は、たとえばアルミ配線等の外部配線を介することによりＴ型ゲート電極３７あるいはソース領域３０との電気的接続を実行することが可能となる。
【００８１】
図９は、部分トレンチ分離構造のトランジスタＱＢ２を説明する図である。
図９（ａ）は、バックゲート電位固定構造のトランジスタＱＢ２を示す平面図である。図９（ｂ）は、図９（ａ）のトランジスタＱＢ２のＤ＃−Ｄ＃の断面構造図である。
【００８２】
これらの図に示すようにバックゲート電位固定構造のトランジスタＱＢ２は、バックゲート電位固定構造のトランジスタＱＢ１と同様、完全分離膜３４により周囲に形成される他の素子と絶縁分離されるＳＯＩ層３３内に形成される。
【００８３】
ＳＯＩ層３３内に、Ｐ−ボディ領域３５とボディコンタクト領域３６とが部分分離膜３８を挟んで形成され、部分分離膜３８は、下層部にＰ−ボディ領域３５の一部（３５）が形成されているため、部分分離膜３８下のＰ−ボディ領域３５の一部３５によってＰ−ボディ領域３５とボディコンタクト領域３６とが電気的に接続される。
【００８４】
そして、ドレイン領域３９とソース領域３０間のＰ−ボディ領域３５（チャネル領域）上にゲート絶縁膜（図示せず）を介してゲート電極３７が形成される。このような構造のバックゲート電位固定構造のトランジスタＱＢ２におけるボディコンタクト領域３６は、たとえばアルミ配線等の外部配線を介することによりゲート電極３７あるいはソース領域３０との電気的接続を行なうことができる。
【００８５】
（実施の形態１の変形例２）
上記に説明した電圧供給制御回路ＶＢＣにおいては、単一の入力信号である制御信号／Ｓｌｅｅｐに応答してトランジスタＱ２のオン／オフ動作を制御する構成について説明した。本例においては、２つの入力信号である制御信号ＳｌｅｅｐＡ，ＳｌｅｅｐＢの入力信号の組合せに基づいてトランジスタＱ２のオン／オフ動作を制御する構成について説明する。
【００８６】
図１０は、本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【００８７】
図１０を参照して、本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｐに置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。電圧供給制御回路ＶＢＣｐは、トランジスタ６〜９と、トランジスタＱ２とを含む。
【００８８】
トランジスタ６，７は、ＰチャネルＭＯＳトランジスタであり、電源電圧ＶｃｃとノードＮ１との間にそれぞれ並列に接続される。それぞれのゲートは制御信号ＳｌｅｅｐＡおよびＳｌｅｅｐＢの入力を受ける。
【００８９】
また、トランジスタ８，９は、ＮチャネルＭＯＳトランジスタであり、ノードＮ１とノードＮ０との間に直列に接続される。それぞれのゲートは制御信号ＳｌｅｅｐＡおよびＳｌｅｅｐＢの入力を受ける。なお、トランジスタ６〜９は、論理回路ＬＣ１を形成する。
【００９０】
なお、ここでは、トランジスタ６〜９は、論理回路群Ｌ１を構成するトランジスタの閾値電圧の絶対値よりも高い閾値電圧を有することとするが、上述したように論理回路群Ｌ１を構成するトランジスタと同じ場合とすることも可能である。上述したようにトランジスタ６〜９の閾値電圧が論理回路群Ｌ１を構成するトランジスタよりも閾値電圧の絶対値が高い場合には、アクティブモードにノードＮ１およびトランジスタ８，９を介してノードＮ０に電流がリークするのを抑制することができる。
【００９１】
具体的には、入力される２つの制御信号ＳｌｅｅｐＡとＳｌｅｅｐＢとのＮＡＮＤ論理演算結果に基づいてトランジスタＱ２のオン／オフ動作を制御する方式について説明する。
【００９２】
本例においては、アクティブモードにおいて、制御信号ＳｌｅｅｐＡ，ＳｌｅｅｐＢの少なくともいずれか一方は、「Ｌ」レベルに設定されているものとする。たとえば、制御信号ＳｌｅｅｐＡ，ＳｌｅｅｐＢのいずれか一方がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合にはノードＮ１の電圧レベルは、トランジスタ６あるいはトランジスタ７
がオンするためノードＮ１と電源電圧Ｖｃｃとが電気的に結合されて、「Ｈ」レベルに設定される。
【００９３】
これに伴い、トランジスタＱ２がオンしてノードＮ０は、接地電圧ＧＮＤと電気的に結合され擬似接地線ＶＢには接地電圧ＧＮＤが供給される。
【００９４】
一方、スタンバイモードにおいては、制御信号ＳｌｅｅｐＡ，ＳｌｅｅｐＢはともに「Ｈ」レベルに設定されるものとする。これに伴い、トランジスタ６および７は、ともにオフするとともに、トランジスタ８，９がともにオンとなり、ノードＮ１とノードＮ０とが電気的に結合される。したがって、ノードＮ１に充電されていた充電電荷がノードＮ０に放電されて電位が上昇するとともに、ノードＮ０とノードＮ１とが電気的に結合されてトランジスタＱ２はダイオード接続となる。
【００９５】
したがって、実施の形態１で説明したのと同様に、ノードＮ１の充電電荷であるトランジスタＱ２のゲートと接続された領域に格納された充電電荷がノードＮ０に放電され、電源電圧Ｖｃｃからの引抜く電流量を低減して消費電力を低減することができる。
【００９６】
また、擬似接地線ＶＢへの論理回路Ｌ１を介する電流通過量とトランジスタＱ２を介する接地電圧ＧＮＤへの電流通過量とのバランスが取れるレベルでノードＮ０の電位が平衡状態になる。
【００９７】
なお、この場合、トランジスタ６，７がそれぞれノードＮ１と電気的に結合される構成であるため、上記の図２で説明したトランジスタ１，２で構成されるインバータの構成と比較してノードＮ１にかかる容量負荷が大きいためノードＮ１とノードＮ０とが電気的に結合された際に充電される充電電荷が当該構成の方が多くなる。したがって、電源電圧Ｖｃｃから引抜く電流量がより低減されて消費電力をさらに低減することができる。
【００９８】
なお、ここでは、一例として、入力される２つの制御信号ＳｌｅｅｐＡ，ＳｌｅｅｐＢとのＮＡＮＤ論理演算結果に基づいてトランジスタＱ２のオン／オフ動作を制御する方式について説明したが、ＮＡＮＤ論理演算を実行するＮＡＮＤ回路に限らず、入力された制御信号に応じてトランジスタＱ２のオン／オフ動作を制御する回路等であればすべてに適用可能である。たとえば、ＮＯＲ回路あるいはＸＯＲ回路等の論理回路を用いることも当然に可能である。
【００９９】
（実施の形態１の変形例３）
図１１は、本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路を説明する図である。
【０１００】
図１１を参照して、本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｑに置換した点が異なる。本発明の実施の形態１の変形例３に従う電圧供給制御回路ＶＢＣｑは、図２で説明した電圧供給制御回路ＶＢＣの構成と比較してさらにトランジスタ１ａ，２ａを追加した構成である。
【０１０１】
トランジスタ１ａ，２ａはトランジスタ１，２と同様に電源電圧ＶｃｃとノードＮ０との間に接続され、その間の接続ノードＮ１ａはノードＮ１と電気的に結合される。そしてトランジスタ１ａ，２ａのゲートはそれぞれ制御信号／Ｓｌｅｅｐの入力を受ける。なお、トランジスタ１ａ，２ａは、論理回路ＬＣ２を形成する。
【０１０２】
本回路構成により、アクティブモードにおいてはトランジスタ１，１ａが動作して電源
電圧ＶｃｃがノードＮ１に供給されるためトランジスタＱ２を高速にオンさせることが可能となり、アクティブモードへの切り替え速度を向上させることができる。また、スタンバイモードにおいてはトランジスタ２，２ａがオンしてノードＮ１，ノードＮ１ａにそれぞれ充電された充電電荷をノードＮ０と電気的に結合させることにより放電させることが可能となる。
【０１０３】
したがって、電源電圧Ｖｃｃから引抜く電流量がより低減されて消費電力をさらに低減することができる。
【０１０４】
（実施の形態１の変形例４）
図１２は、本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路を説明する図である。
【０１０５】
図１２を参照して、本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｒに置換した点が異なる。
【０１０６】
電圧供給制御回路ＶＢＣｒは、図２で説明した電圧供給制御回路ＶＢＣと比較してトランジスタＱ３と、トランジスタＰＴ２，ＮＴ２とがさらに設けられる。
【０１０７】
トランジスタＰＴ２，ＮＴ２は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に設けられ、その接続ノードＮ２はノードＮ０と接地電圧ＧＮＤとの間に設けられたトランジスタＱ３のゲートと電気的に結合される。なお、トランジスタＰＴ２，ＮＴ２は、論理回路すなわちインバータＩＶ１を形成する。
【０１０８】
具体的には、アクティブモードにおいて、制御信号／Ｓｌｅｅｐが「Ｌ」レベルに設定されて、トランジスタ１，ＰＴ２がオンする。これに伴い、ノードＮ１と電源電圧ＶｃｃおよびノードＮ２と電源電圧Ｖｃｃとが電気的に結合されてトランジスタＱ２およびＱ３のゲートは「Ｈ」レベルに設定される。したがって、トランジスタＱ２，Ｑ３がオンして擬似接地線ＶＢは、接地電圧ＧＮＤと電気的に結合される。
【０１０９】
一方、スタンバイモードにおいて、制御信号／Ｓｌｅｅｐが「Ｈ」レベルに設定されて、トランジスタ２，ＮＴ２がオンする。これに伴い、ノードＮ１がノードＮ０と電気的に結合される。したがって、トランジスタＱ２についてのみダイオード接続された状態となる。
【０１１０】
本回路構成により、アクティブモードにおいてはトランジスタ１，ＰＴ１が動作して電源電圧ＶｃｃがノードＮ１およびノードＮ２にそれぞれ供給されるためトランジスタＱ２，Ｑ３を高速にオンさせることが可能となり、アクティブモードにおける電源供給速度を向上させることができる。また、スタンバイモードにおいては、トランジスタ２がオンしてノードＮ１とノードＮ０とが電気的に結合されてノードＮ１に充電された充電電荷を放電させることが可能となるため電源電圧Ｖｃｃから引抜く電流量が低減されて消費電力を低減することができる。
【０１１１】
なお、ここでは、トランジスタＱ２およびＱ３の電流駆動能力をともに図２で説明したトランジスタＱ２の電源駆動能力と同程度の電源駆動能力である「１」とした場合に高速な電源供給が可能な構成について説明したが、サイズを調整することによりトランジスタＱ２およびＱ３の電流駆動能力を各々「０．５」に設定して合計「１」とすることも可能である。この場合には、電圧供給能力は変わらないが、スリープモードにおいて擬似接地線ＶＢの平衡電圧を高くすることができる。
【０１１２】
（実施の形態１の変形例５）
図１３は、本発明の実施の形態１の変形例５に従うＭＴＣＭＯＳ回路を説明する図である。
【０１１３】
図１３を参照して、本発明の実施の形態１の変形例５に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｓに置換した点が異なる。
【０１１４】
電圧供給制御回路ＶＢＣｓは、図２で説明した電圧供給制御回路ＶＢＣと比較して、さらにトランジスタＱ４を含む点で異なる。トランジスタＱ４は、ノードＮ０と接地電圧ＧＮＤとの間に接続され、そのゲートはノードＮ１と電気的に結合される。すなわち、トランジスタＱ２とＱ４は並列状態でノードＮ０と接地電圧ＧＮＤとの間に接続されている。
【０１１５】
当該構成により制御信号／Ｓｌｅｅｐの入力に応答してトランジスタＱ２，Ｑ４がともにオンする。したがって、アクティブモードにおいてはトランジスタ１が動作して電源電圧ＶｃｃがノードＮ１に供給されるためトランジスタＱ２，Ｑ４をオンさせることが可能となり、アクティブモードにおける電源供給速度を向上させることができる。
【０１１６】
また、スタンバイモードにおいてはトランジスタ２がオンしてノードＮ１に充電された充電電荷をノードＮ０と電気的に結合させることにより放電させることが可能となる。ノードＮ１は、トランジスタＱ２およびＱ４のゲートとそれぞれ電気的に結合された構成であり、ノードＮ１の負荷容量が増大するため充電電荷が増大しスタンバイモードにおいてノードＮ０に供給する充電電荷が増加する。
【０１１７】
したがって、電源電圧Ｖｃｃから引抜く電流量がより低減されて消費電力をさらに低減することができる。
【０１１８】
なお、ここでは、トランジスタＱ２およびＱ４の電流駆動能力をともに図２で説明したトランジスタＱ２の電源駆動能力と同程度の電源駆動能力である「１」とした場合に高速な電源供給が可能な構成について説明したが、サイズを調整することによりトランジスタＱ２およびＱ４の電流駆動能力を各々「０．５」に設定して合計「１」とすることも可能である。この場合には、電圧供給能力は変わらないが、ノードＮ１の容量が大きくなるため、充電電荷による電位上昇量を大きくすることができる。
【０１１９】
（実施の形態１の変形例６）
図１４は、本発明の実施の形態１の変形例６に従うＭＴＣＭＯＳ回路を説明する図である。
【０１２０】
図１４を参照して、本発明の実施の形態１の変形例６に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｔに置換した点が異なる。
【０１２１】
電圧供給制御回路ＶＢＣｔは、電圧供給制御回路ＶＢＣと比較して、ＮチャネルＭＯＳトランジスタ５をさらに含む点で異なる。トランジスタ５は、ノードＮ１とノードＮ０との間にトランジスタ２と直列に接続され、そのゲートは、制御信号ＩＡの入力を受ける。
【０１２２】
この制御信号ＩＡは、アクティブモードにおいて「Ｈ」レベルに設定されるものとする。
【０１２３】
アクティブモードにおいては、制御信号／Ｓｌｅｅｐは、「Ｌ」レベルに設定される。これに伴い、トランジスタ１がオンし電源電圧ＶｃｃがノードＮ１と電気的に結合されてトランジスタＱ２がオンする。これにより、擬似接地線ＶＢと接地電圧ＧＮＤは電気的に結合される。この際、トランジスタ５は制御信号ＩＡが「Ｈ」レベルであるためオン状態である。
【０１２４】
したがって、論理回路群Ｌ１に対して動作に必要な電源が供給され所定の動作が実行される。
【０１２５】
一方、スタンバイモードにおいては制御信号／Ｓｌｅｅｐは「Ｈ」レベルに設定される。これに伴い、トランジスタ２がオンし、トランジスタ１がオフする。
【０１２６】
したがって、ノードＮ１とノードＮ０とが電気的に結合され、上述したようにノードＮ１の充電電荷がノードＮ０に放電される。これに伴い、スタンバイモードにおいてスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため電源電圧Ｖｃｃからの引抜く電流量を低減することができる。
【０１２７】
そして、次に制御信号ＩＡを「Ｌ」レベルに設定する。これに伴い、トランジスタ５がオフし、ノードＮ０とノードＮ１とが電気的に切離した状態に設定される。
【０１２８】
図１５は、本発明の実施の形態１の変形例６に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【０１２９】
図１５で示されているようにスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため擬似接地線の電位は急峻に上昇する。そして、制御信号ＩＡが「Ｌ」レベルに設定されてトランジスタ５がオフするためノードＮ０と接続された擬似接地線の電位レベルは上昇していくことになる。擬似電源線ＶＡおよび擬似接地線ＶＢの電位は互いに近づいていくことになるが当該構成においてもスタンバイモードの開始直後において電源電圧Ｖｃｃから引き抜く電流量を低減することができるため消費電力を低減することができる。
【０１３０】
なお、ここでは、完全にトランジスタ５をオフした場合について説明したが、たとえば、制御信号ＩＡを「Ｈ」レベルから「Ｌ」レベルに遷移させるのではなく、中間電位に設定することにより擬似接地線の電位レベルを調整することが可能である。
【０１３１】
この場合、トランジスタ５が半導通状態となる。したがって、トランジスタ５を介してノードＮ０とノードＮ１とが電気的に結合される状態すなわちトランジスタＱ２のゲートに対してフィードバックが係る状態となる。この状態とすることにより、ノードＮ１の電位レベルよりもノードＮ０の電位レベルを高く設定することができる。すなわち、トランジスタＩＡのゲートに与える電位レベルを調整することにより、ノードＮ０の平衡電位の微調整が可能となる。当該構成により、ノードＮ０の微調整を行なうとともに擬似接地線ＶＢの平衡電位を高く調整できるためたとえば論理状態を保持可能な電位差を確保しつつ低消費電力化する際には有効な手段である。
【０１３２】
（実施の形態１の変形例７）
図１６は、本発明の実施の形態１の変形例７に従うＭＴＣＭＯＳ回路を説明する図である。
【０１３３】
図１６を参照して、本発明の実施の形態１の変形例７に従うＭＴＣＭＯＳ回路は、電圧
供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｕに置換した点が異なる。
【０１３４】
電圧供給制御回路ＶＢＣｕは、電圧供給制御回路ＶＢＣと比較して、抵抗Ｒをさらに含む点で異なる。抵抗Ｒは、ノードＮ１とノードＮ０との間にトランジスタ２と直列に接続される。なお、ここで示される抵抗Ｒは、抵抗素子に基づく抵抗あるいは寄生抵抗（配線抵抗）に基づく抵抗も含まれるものとする。但し、抵抗Ｒの抵抗値は、０Ωよりも大きく、トランジスタ２のオフ抵抗よりも小さい値に設定されるものとする。
【０１３５】
すなわち、上記図１４のトランジスタ５を抵抗Ｒに置換したものと等価となる。
この場合、スタンバイモードにおいては、制御信号／Ｓｌｅｅｐは、「Ｈ」レベルに設定される。これに伴い、トランジスタ２がオンし、トランジスタ１がオフする。したがって、ノードＮ１とノードＮ０とが抵抗Ｒを介して電気的に結合される。したがって、ノードＮ１の方が、ノードＮ０よりも当初電位が高く設定されるためノードＮ１からの放電電荷は少なくなる。
【０１３６】
そして、その後、ノードＮ０が充電されて電位が上昇する。時間の経過によりノードＮ０の電位がノードＮ１よりも高く設定される。この際、ノードＮ１は、ノードＮ０よりも電位は低くなっているためトランジスタＱ２は導通しにくくなっており、ノードＮ０の電位を高く設定することが可能となる。
【０１３７】
なお、当該構成においては、トランジスタ５の代わりに抵抗Ｒを用いた構成であるため回路面積を縮小して実装面積を低減することが可能となる。
【０１３８】
（実施の形態１の変形例８）
図１７は、本発明の実施の形態１の変形例８に従うＭＴＣＭＯＳ回路を説明する図である。
【０１３９】
図１７を参照して、本発明の実施の形態１の変形例８に従うＭＴＣＭＯＳ回路は、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣｖに置換した点が異なる。
【０１４０】
電圧供給制御回路ＶＢＣｖは、電圧供給制御回路ＶＢＣと比較して、トランジスタ５，５＃をさらに含む点で異なる。トランジスタ５は、ノードＮ３を介してノードＮ１とノードＮ０との間にトランジスタ２と直列に接続され、そのゲートは制御信号ＩＡの入力を受ける。また、トランジスタ５＃は、トランジスタ２とともにノードＮ３を介してノードＮ１と接地電圧ＧＮＤとの間に直列に接続される。トランジスタ５＃は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＩＢの入力を受ける。
【０１４１】
ここで、本発明の実施の形態１の変形例８に従う電圧供給制御回路ＶＢＣｖの動作について説明する。
【０１４２】
アクティブモードにおいては、制御信号／Ｓｌｅｅｐは「Ｌ」レベルに設定される。また、制御信号ＩＡおよびＩＢは「Ｈ」レベルに設定されるものとする。
【０１４３】
これに伴い、トランジスタ１がオンし、ノードＮ１と電源電圧Ｖｃｃとが電気的に結合され、トランジスタＱ２はオンする。これにより、擬似接地線ＶＢと接地電圧ＧＮＤは電気的に結合される。
【０１４４】
この場合、２つの電流経路が形成されるため高速に擬似接地線ＶＢに接地電圧ＧＮＤを
供給することが可能となる。なお、ここでは、制御信号ＩＡおよびＩＢについてともに「Ｈ」レベルである場合、具体的には、トランジスタ５，５＃について電流経路を形成する場合について説明したが、アクティブモードにおいて制御信号ＩＡおよびＩＢの少なくとも一方を「Ｌ」レベルに設定して電流経路を設けない構成とすることも可能である。
【０１４５】
次に、スタンバイモードにおいて、制御信号／Ｓｌｅｅｐを「Ｈ」レベルに設定する。また、制御信号ＩＢは、スタンバイモードに入る前に「Ｌ」レベルに設定する。制御信号ＩＡは、スタンバイモードに入る前に「Ｈ」レベルに設定する。
【０１４６】
当該構成により、スタンバイモードに入った際に、ノードＮ１に充電された充電電荷がトランジスタ２，５を介してノードＮ０に放電される。したがって、上述したのと同様に、ノードＮ０の電位を急峻に上昇させることができ、電源電圧Ｖｃｃから引抜く電流量がより低減されて消費電力を低減することができる。
【０１４７】
そして、制御信号ＩＡが「Ｈ」レベルに設定されている場合には、ノードＮ０の電位が上昇するに伴い、ノードＮ０からノードＮ１にフィードバックされトランジスタＱ２がダイオード接続された状態と等価となり導通し始めるため上述したように電流通過量がバランスがとれるあたりで平衡状態となるが、本例においては、制御信号ＩＡをその後「Ｌ」レベルに設定する。これに伴い、ノードＮ１とノードＮ０とが電気的に切離された状態となる。図１４の構成においては、トランジスタ５は高インピーダンス状態であるが、ノードＮ１は「Ｌ」レベルではなく、トランジスタＱ２は幾分導通状態である。そこで、当該構成においては、制御信号ＩＡを「Ｈ」レベルに設定するとともに、制御信号ＩＢを「Ｈ」レベルに設定する。これに伴い、トランジスタ５＃がオンして、ノードＮ１は「Ｌ」レベルに設定され、トランジスタＱ２は完全にオフとなる。
【０１４８】
図１８は、本発明の実施の形態１の変形例８に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【０１４９】
図１８で示されているようにスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため擬似接地線の電位は急峻に上昇する。そして、制御信号ＩＡが「Ｌ」レベルに設定されてトランジスタ５がオフするためノードＮ０と接続された擬似接地線の電位レベルは上昇していくことになる。また、制御信号ＩＢが「Ｈ」レベルに設定されてトランジスタ５＃がオンしてノードＮ０は接地電圧ＧＮＤと電気的に結合される。これに伴い、トランジスタＱ２が完全にオフする。それゆえ電源線ＶＡおよび擬似接地線ＶＢの電位は、トランジスタＱ２が完全にオフとなるため図１５の波形図よりもさらに近づいていくことになるが当該構成においてもスタンバイモードの開始直後において電源電圧Ｖｃｃから引き抜く電流量を低減することができるため消費電力を低減することができる。また、トランジスタＱ２を完全にオフし電流が通過しないため消費電力をより低減することが可能となる。
【０１５０】
なお、ここでは、トランジスタＱ２を完全にオフする構成について説明したが、図１４の構成で説明したように制御信号ＩＡを中間電位に設定して、また、制御信号ＩＢを「Ｌ」レベルに設定することにより、図１４と同様の方式に従って、ノードＮ０と電気的に結合された擬似接地線ＶＢの電位の微調整を行なうことも可能である。
【０１５１】
（実施の形態１の変形例９）
図１９は、本発明の実施の形態１の変形例９に従うＭＴＣＭＯＳ回路を説明する図である。
【０１５２】
図１９を参照して、本発明の実施の形態１の変形例９に従うＭＴＣＭＯＳ回路は、擬似電源線ＶＡに対応して電圧供給制御回路ＶＡＣを設けた構成である。
【０１５３】
具体的には、本発明の実施の形態１の変形例９に従う電圧供給制御回路ＶＡＣは、ＰチャネルＭＯＳトランジスタ３，ＮチャネルＭＯＳトランジスタ４と、ＰチャネルＭＯＳトランジスタＰ１とを含む。トランジスタＰ１は、電源電圧Ｖｃｃと擬似電源線ＶＡと電気的に結合されたノードＮ４との間に接続され、そのゲートはノードＮ５と電気的に結合される。トランジスタ３は、ノードＮ４とノードＮ５との間に設けられ、そのゲートは、制御信号Ｓｌｅｅｐの入力を受ける。トランジスタ４は、接地電圧ＧＮＤとノードＮ５との間に接続され、そのゲートは制御信号Ｓｌｅｅｐの入力を受ける。なお、トランジスタ３，４は、論理回路ＬＣ３を形成する。
【０１５４】
トランジスタ３，４は制御信号Ｓｌｅｅｐの入力を受けて相補的に動作する。
たとえば、アクティブモードにおいては、制御信号Ｓｌｅｅｐは「Ｈ」レベルに設定される。これに伴い、トランジスタ４がオンし、ノードＮ３は接地電圧ＧＮＤと電気的に結合されるためノードＮ５は「Ｌ」レベルに設定されて、トランジスタＰ１が導通する。これにより、電源電圧Ｖｃｃと擬似電源線ＶＡとが電気的に結合される。
【０１５５】
次にスタンバイモードにおいては、制御信号Ｓｌｅｅｐを「Ｌ」レベルに設定する。これに伴い、トランジスタ３がオンし、ノードＮ４とノードＮ５とが電気的に結合される。ここで、ノードＮ４は、アクティブモードにおいて、充電電荷が蓄積された状態にある。トランジスタ３がオンするに伴い、ノードＮ４の充電電荷はノードＮ５に放電されて電位が上昇する。それとともに、ノードＮ５とノードＮ４とが電気的に結合されてトランジスタＰ１はダイオード接続となる。本来は、トランジスタ３のソース端子は、電源電圧Ｖｃｃと電気的に結合される。電圧供給制御回路ＶＡＣの構成では、上記で説明した擬似接地線ＶＢと逆の現象により、ノードＮ４に格納された充電電荷がノードＮ５に放電され、本来ソース端子側の電源電圧Ｖｃｃから引き抜く電流量を低減して消費電力を低減することができる。
【０１５６】
また、当該構成においては、スタンバイモードにおいて、上述したようにノードＮ４とノードＮ５とが電気的に結合された状態である。すなわち、トランジスタＰ１においてダイオード接続された状態である。これに伴い、擬似電源線ＶＡの電位がトランジスタＰ１の閾値電圧の電圧レベルまで下がるとトランジスタＰ１が導通し始め、電源電圧ＶｃｃからトランジスタＰ１を介して電流が流れ始める。すなわち、ノードＮ４と電気的に結合された擬似電源線ＶＡの電位がトランジスタＰ１の閾値電圧分下がると、トランジスタＰ１は完全導通であり、それより低ければ導通の度合が少ないことになる。
【０１５７】
したがって、論理回路Ｌ１に対する擬似電源線ＶＡからの電流通過量とトランジスタＰ１を介する電源電圧Ｖｃｃからの電流通過量とのバランスが取れるレベルでノードＮ４の電位が平衡状態になる。なお、この平衡電位はトランジスタＰ１の閾値電圧とトランジスタ幅等によって定められる。
【０１５８】
したがって、当該構成とすることにより、本発明の実施の形態１の変形例９に従う構成においては、トランジスタ３がオンして、ノードＮ４とノードＮ５とが電気的に結合されてノードＮ４に充電された充電電荷を放電することが可能であるため電源電圧Ｖｃｃから引き抜く電流量が低減されて消費電力を低減することができる。スタンバイ時においては、ノードＮ４とノードＮ５とが電気的に結合されてトランジスタＰ１はダイオード接続となるため擬似電源線ＶＡの電位レベルを高いレベルに調整することができる。
【０１５９】
したがって、本発明の実施の形態１の変形例９に従う電圧供給制御回路は、消費電力をより低減することが可能である。また、平衡電位に調整するためのトランジスタが不要であり、回路を構成する構成素子数も削減することができる。したがって、レイアウト面においても、またコスト面においても有利な回路構成である。
【０１６０】
（実施の形態１の変形例１０）
図２０は、本発明の実施の形態１の変形例１０に従うＭＴＣＭＯＳ回路を説明する図である。
【０１６１】
図２０を参照して、本発明の実施の形態１の変形例１０に従うＭＴＣＭＯＳ回路は、擬似電源線ＶＡに対応して電圧供給制御回路ＶＡＣを設けるとともに、擬似接地線ＶＢに対応して電圧供給制御開路ＶＢＣを設けた構成である。電圧供給制御回路ＶＢＣおよび電圧供給制御回路ＶＡＣについては、図２および図１９で説明したのと同様であるのでその詳細な説明波繰り返さない。
【０１６２】
すなわち、当該構成により、スタンバイモードの開始直後において上述したようにトランジスタＰ１のゲートと擬似電源線ＶＡとが電気的に結合されて、擬似電源線ＶＡからトランジスタＰ１のゲートに対して放電され、また、トランジスタＱ２のゲートと擬似接地線ＶＢとが電気的に結合されて、擬似接地線ＶＢに対してトランジスタＱ２のゲートから放電される構成により、接地電圧ＧＮＤ側からの電荷の引き抜きあるいは、電源電圧Ｖｃｃ側からの電荷の引き抜きをするための電流を低減して消費電力を低減することができる。
【０１６３】
また、上述したように擬似電源線ＶＡおよび擬似接地線ＶＢはそれぞれ平衡状態である所定電位に維持されるため、擬似電源線ＶＡおよび擬似接地線ＶＢとの間の電圧レベルの差を十分に確保することができ、たとえば内部の論理回路群がフリップフロップあるいはラッチ回路等の内部状態を記憶する回路であってもそのデータを保持することが可能となる。
【０１６４】
（実施の形態１の変形例１１）
上記の実施の形態１の構成においては、たとえばロジック部１００内に電圧供給制御回路が設けられる構成について説明してきたが、電圧供給制御回路を構成する回路素子がすべてロジック部１００内に設けられる必要は無い。また、同一チップ内にある必要もなく、ＳＩＰのように複数のチップ間にまたがっていてもよい。
【０１６５】
図２１は、本発明の実施の形態１の変形例１１に従う電圧供給制御回路を説明する図である。
【０１６６】
図２１（ａ）を参照して、ここでは、図２で説明した電圧供給制御回路の回路構成に関して、トランジスタＱ２については、ロジック部１００に設けられ、他の論理回路ＬＣ０は、ＣＰＵ５０の側に設けた場合が示されている。回路動作については、図２で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１６７】
一方、図２１（ａ）に示される構成の如く、トランジスタＱ２のゲートと電気的に結合されるノードＮ１の長さすなわちトランジスタＱ２のゲートと電気的に結合される信号配線の長さが長ければ長いほどゲートに掛かる負荷容量は増大する。したがって、ノードＮ１に蓄積される充電電荷は、ゲートと電気的に結合される信号配線の長さを長くすることにより多くなり、ノードＮ０に放電する放電量も増大する。また、ロジック部１００内に
おいて、トランジスタＱ２のゲートと接続される信号配線の長さを長くすることも当然に可能である。
【０１６８】
それゆえ、スタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため電源電圧Ｖｃｃから引抜く電流量をさらに低減することができる。
【０１６９】
なお、ここでは、一例としてトランジスタＱ２のゲートとトランジスタ１，２で構成される論理回路ＬＣ０のノードＮ１との間隔を長くするためすなわちトランジスタＱ２のゲートと接続される信号配線を長くするために制御信号／Ｓｌｅｅｐの入力を受けるトランジスタ１，２で構成される論理回路ＬＣ０についてＣＰＵ５０側に設ける構成について説明したがこれに限られず、他の回路ブロックたとえばコントローラ部２０等に設ける構成とすることも当然に可能であるし、別のチップに置くことも可能である。さらに別の構成とすることも可能である。
【０１７０】
図２１（ｂ）を参照して、ここでは、ロジック部１００とは別に電圧供給制御回路の一部が半導体装置に設けられた構成が示されている。具体的には、トランジスタＱ２は、ロジック部１００の回路ブロック領域に設けられ、他のトランジスタ１，２で構成される論理回路ＬＣ０が別の回路ブロック領域４０に設けられるものとする。回路動作としては、図２で説明したのと同様であるのでその詳細な説明は繰り返さない。この回路ブロック領域４０と、ロジック部１００との距離を長くすることにより、トランジスタＱ２のゲートと接続される信号配線の長さが長くなるためスタンバイモードにおける擬似接地線ＶＢへの充電電荷量を増大させることが可能となる。
【０１７１】
図２１（ｃ）を参照して、ここでは、ロジック部１００とは別に電圧供給制御回路の一部がそれぞれ分離して半導体装置に設けられた構成が示されている。具体的には、トランジスタ１，２で構成される論理回路ＬＣ０を有する回路ブロック領域４０と、トランジスタＱ２を有する回路ブロック領域４１とがロジック部１００を間に挟むようにそれぞれ別の領域に設けられた場合が一例として示されている。回路動作としては、図２で説明したのと同様であるのでその詳細な説明は繰り返さない。この回路ブロック領域４０と回路ブロック領域４１との距離を長くすることにより、トランジスタＱ２のゲートと接続される信号配線の長さが長くなるためスタンバイモードにおける擬似接地線ＶＢへの充電電荷量を増大させることが可能となる。なお、ここでは、ロジック部１００が回路ブロック領域４０，４１の間に挟まれた場合を一例として説明したが、これに限られず、他の回路ブロックであっても良いし、あるいは何も間に挟まれず、回路ブロック領域４０，４１が互いに離れた領域に設けられる構成とすることも可能である。
【０１７２】
上述したようにトランジスタＱ２のゲートの負荷容量は信号線の配線長が長くなればなるほど増大するため、スタンバイモードにおける擬似接地線ＶＢへの充電電荷の電荷量を増大させたい場合にはこのようにゲートの負荷容量を増大させるためにトランジスタＱ２とトランジスタ１，２とのレイアウトを工夫してその配線長を長く取ることにより充電電荷の量を調整することができる。
【０１７３】
なお、上記の実施の形態１およびその変形例は、以下の実施の形態と組み合わせることも当然に可能である。
【０１７４】
（実施の形態２）
上記の実施の形態１においては、半導体装置１０に含まれる内部回路の一例として、ロジック部１００に含まれる論理回路群Ｌ１に対して電圧供給制御回路を用いてスタンバイモードにおける消費電力を低減する方式について説明した。本発明の実施の形態２におい
ては、内部回路の一例である記憶部のメモリセルＭＣの消費電力を低減する場合に適用した構成について説明する。
【０１７５】
図２２は、本発明の実施の形態２に従う記憶部１５の一部を説明する概略構成図である。
【０１７６】
図２２を参照して、本発明の実施の形態２に従う記憶部１５は、行列状に集積配置されたＭＣを含むメモリアレイＭＡと、メモリセルＭＣの行選択を実行する行デコーダ６２と、メモリセルＭＣの列選択を実行する列デコーダ６６と、行デコーダおよび列デコーダ等の回路ブロックを制御するための制御回路６３と、データ読出時およびデータ書込時に用いられるデータ線ＩＯおよび相補のデータ線／ＩＯとを含む。なお、ここでは制御回路６３にクロックＣＬＫおよびコマンドＣＭＤが入力されて各回路が動作するための制御信号等を出力するものとする。なお、ここでは、一例として後述する電圧供給制御回路ＶＢＣに対してアクティブモードあるいはスタンバイモードであることを示す制御信号／Ｓｌｅｅｐおよびプリチャージを指示する制御信号ＰＣを出力する場合が示されている。
【０１７７】
メモリアレイＭＡは、メモリ制御にそれぞれ対応して設けられたワード線ＷＬと、メモリセル列にそれぞれ対応して設けられたビット線ＢＬおよび相補のビット線／ＢＬとを含む。
【０１７８】
また、メモリセル列にそれぞれ対応して設けられた列選択ゲート６５が設けられ、列デコーダ６６からの列選択指示ＣＳの入力に応答して選択されたビット線ＢＬとデータ線ＩＯとが電気的に結合される。また、相補のビット線／ＢＬと相補のデータ線／ＩＯとが電気的に結合される。
【０１７９】
また、書込データＤＩの入力に応答してデータ線ＩＯ，／ＩＯを書込データＤＩに応じた所定の電圧レベルに設定する書込ドライバ６７と、データ読出時に選択列のビット線ＢＬ，／ＢＬを介して流れるデータ読出電流に応じたビット線ＢＬ，／ＢＬの電位レベルを検知して読出データＤＯを出力する読出アンプ６８とをさらに含む。
【０１８０】
また、メモリアレイＭＡのビット線ＢＬ，／ＢＬをプリチャージするためのプリチャージ回路６４が設けられる。プリチャージ回路６４には制御回路６３からの制御信号ＰＣの入力に応答して電源電圧Ｖｃｃとビット線ＢＬ，／ＢＬとが電気的に結合されるとともにイコライズされて電源電圧Ｖｃｃレベルにプリチャージされる。また、メモリアレイＭＡのビット線ＢＬ，／ＢＬに対してデータ読出時にメモリセルＭＣに対してデータ読出電流を供給するためのビット線負荷群６９がさらに設けられる。なお、図示していないがデータ書込時においては、このデータ読出電流を供給するためのビット線負荷群６９とビット線ＢＬ，／ＢＬとの接続を切断するスイッチ等を設けることも可能である。
【０１８１】
図２３は、本発明の実施の形態２に従うメモリセルＭＣの回路構成を説明する図である。
【０１８２】
図２３を参照して、メモリセルＭＣは、２つのインバータ回路２１ａ，２１ｂとで構成される。
【０１８３】
具体的には、インバータ回路２１ａは、トランジスタ２３ａとトランジスタ２４ａとを含み、電源電圧Ｖｃｃと擬似接地線ＶＢとの間に記憶ノードＮａを介して接続される。それぞれのゲートは記憶ノードＮｂと電気的に結合される。インバータ回路２１ｂは、トランジスタ２３ｂとトランジスタ２４ｂとを含む。トランジスタ２３ｂおよび２４ｂは、電源電圧Ｖｃｃと擬似接地線ＶＢとの間に記憶ノードＮｂを介して接続される。それぞれの
ゲートはノードＮａと電気的に結合される。
【０１８４】
この２つのインバータ回路２１ａ，２１ｂは、互いに相補の電位レベルが記憶ノードに保持された状態となっている。また、アクセストランジスタ２２ａ，２２ｂがそれぞれ設けられアクセストランジスタ２２ａは、記憶ノードＮａと相補のビット線／ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタ２２ｂは記憶ノードＮｂとビット線ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０１８５】
データ書込時においては書込ドライバ６７を介して入力された書込データＤＩに応じた電圧レベルに設定されたデータ線ＩＯ，／ＩＯが選択列のビット線ＢＬ，／ＢＬと電気的に結合されて、一方を「Ｈ」レベル、他方を「Ｌ」レベルに設定する。そして選択行のワード線ＷＬが活性化されて選択されたメモリセルＭＣの記憶ノードＮａ，Ｎｂがそれぞれ互いに相補の電位レベルに設定されることになる。
【０１８６】
データ読出時においてはプリチャージ回路６４がビット線ＢＬ，／ＢＬを電源電圧Ｖｃｃにプリチャージした後、ワード線ＷＬが選択され、選択されたメモリセルＭＣの記憶ノードの電位レベルに応じた電流がビット線ＢＬ，／ＢＬおよびデータ線ＩＯ，／ＩＯに流れるのを読出アンプ６８が検知してその電流差に応じた読出データＤＯを出力する。
【０１８７】
図２４は、本発明の実施の形態２に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。ここでは、第１の金属配線層までが示されている。なお、以下のレイアウト構造は、単に一例を示したものであり、これに限られるものではない。
【０１８８】
図２４を参照して、本発明の実施の形態２に従うメモリセルＭＣは、上述した６個のトランジスタを含む。具体的には、トランジスタ２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂを含む。
【０１８９】
ここで、トランジスタのレイアウトについて説明する。本例においては、両側にＰ型のウェル構造でＮチャネルＭＯＳトランジスタが形成され、その間にＮ型のウェル構造でＰチャネルＭＯＳトランジスタが形成される。
【０１９０】
基板に対してＹ軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。
【０１９１】
具体的には、Ｙ軸方向に沿ってトランジスタ２２ｂの拡散層１１０が形成される。また、トランジスタ２４ａの拡散層１４０が形成される。また、トランジスタ２３ｂと２３ａの拡散層１２０，１３０がそれぞれ形成される。また、トランジスタ２４ｂと２２ａとの拡散層１３０，１５０がそれぞれ形成される。
【０１９２】
そして、トランジスタ２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂのゲート領域を構成するゲートポリシリゲートはＸ軸方向に沿って形成されている。
【０１９３】
トランジスタ２２ｂの拡散層１１０は、ソース領域およびドレイン領域にそれぞれ設けられコンタクト１１１および１１５を介して上層のメタルと電気的に結合される。また、ゲート領域において、トランジスタ２２ｂのポリシリコンゲート１１３の上部にゲート電極１１２が設けられる。ゲート電極１１２は、コンタクト１１４を介して上層のメタルと電気的に結合される。
【０１９４】
トランジスタ２４ａの拡散層１４０は、ソース領域およびドレイン領域にそれぞれ設け
られたコンタクト１３５および１３７を介して上層のメタルと電気的に結合される。また、ゲート領域において、トランジスタ２４ａのポリシリコンゲート１３６の上部にゲート電極１３３が設けられる。なお、ゲート電極１３３は、後述するがトランジスタ２３ａのゲート電極と共有される構成である。ゲート電極１３３は、コンタクト１３８を介して上層のメタルと電気的に結合される。
【０１９５】
また、トランジスタ２４ｂの拡散層１３０は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト１２９および１２６を介して上層のメタルと電気的に結合される。ゲート領域において、トランジスタ２４ｂのポリシリコンゲート１２７の上部にゲート電極１２２が設けられる。ゲート電極１２２は、コンタクト１２４を介して上層のメタルと電気的に結合される。なお、ゲート電極１２２は、後述するがトランジスタ２３ｂのゲート電極と共有される構成である。
【０１９６】
トランジスタ２３ｂの拡散層１２０は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト１２５および１２１を介して上層のメタルと電気的に結合される。ゲート領域において、トランジスタ２３ｂのポリシリコンゲート１２３の上部に共有されるゲート電極１２２が設けられる。
【０１９７】
トランジスタ２３ａの拡散層１３０は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト１３２およびコンタクト１３４を介して上層のメタルと電気的に結合される。ゲート領域において、トランジスタ２３ａのポリシリコンゲート１３１の上部に共有されるゲート電極１３２が設けられる。
【０１９８】
トランジスタ２２ａの拡散層１５０は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト１５２および１５１を介して上層のメタルと電気的に結合される。ゲート領域において、トランジスタ２２ａのポリシリコンゲート１５３の上部にゲート電極１５４が設けられる。ゲート電極１５４は、コンタクト１５５を介して上層のメタルと電気的に結合される。
【０１９９】
図２５は、本発明の実施の形態２に従うメモリセルＭＣの上層領域の第１の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【０２００】
図２５を参照して、メタル１６０が設けられ、コンタクト１１１を介してトランジスタ２２ｂのドレイン側と電気的に結合される。また、メタル１６０とコンタクト１２１，１２６とが電気的に結合され、トランジスタ２３ｂ，２４ｂのドレイン側と電気的に結合される。また、メタル１６０とコンタクト１３８とが電気的に結合されトランジスタ２３ａ，２４ａのゲートと電気的に結合される。このメタル１６０を含む領域は、記憶ノードＮｂを構成する。
【０２０１】
同様に、メタル１７０が設けられ、コンタクト１５１を介してトランジスタ２２ａのドレイン側と電気的に結合される。また、メタル１７０とコンタクト１３４，１３７とが電気的に結合され、トランジスタ２３ａ，２４ａのドレイン側と電気的に結合される。また、メタル１７０とコンタクト１２４とが電気的に結合されトランジスタ２３ｂ，２４ｂのゲートと電気的に結合される。このメタル１７０を含む領域は、記憶ノードＮａを構成する。
【０２０２】
図２６は、本発明の実施の形態２に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【０２０３】
図２６を参照して、ここでは、まず第１の金属配線層を用いてメタル１８７が設けられ
、コンタクト１１４と電気的に結合される。さらに、メタル１８７は、コンタクト１８６を介して上層の第２の金属配線層に設けられたメタル１８５と電気的に結合される。このメタル１８５はワード線ＷＬを形成する。また、第１の金属配線層を用いてメタル１８０が設けられ、コンタクト１５５と電気的に結合される。さらに、メタル１８０は、コンタクト１８１を介して上層の第２の金属配線層に設けられたメタル１８５と電気的に結合される。なお、ここで、メタル１８５は、Ｘ軸方向に沿って設けられる。
【０２０４】
図２７は、本発明の実施の形態２に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【０２０５】
図２７を参照して、ここでは、まず、第２の金属配線層に設けられたメタル１９０が設けられ、メタル１９０は、コンタクト１１５を介してトランジスタ２２ｂのソース側と電気的に結合される。メタル１９０は、コンタクト１９１を介して上層の第３の金属配線層に設けられたメタル１９５と電気的に結合される。メタル１９５は、ビット線ＢＬを形成する。
【０２０６】
また、第２の金属配線層に設けられたメタル１９８が設けられ、メタル１９８は、コンタクト１３５を介してトランジスタ２４ａのソース側と電気的に結合される。メタル１９８は、コンタクト１９７を介して上層の第３の金属配線層に設けられたメタル１９６と電気的に結合される。メタル１９６は、接地電圧ＧＮＤが供給される接地線を形成する。
【０２０７】
また、第２の金属配線層に設けられたメタル２０２が設けられ、メタル２０２は、コンタクト１２５を介してトランジスタ２４ａのソース側と電気的に結合される。メタル２０２は、コンタクト２０１を介して上層の第３の金属配線層に設けられたメタル２００と電気的に結合される。メタル２００は、電源電圧Ｖｃｃが供給される電源線を形成する。
【０２０８】
また、第２の金属配線層に設けられたメタル２０４が設けられ、メタル２０４は、コンタクト１３２を介してトランジスタ２３ａのソース側と電気的に結合される。メタル２０４は、コンタクト２０３を介して上層の第３の金属配線層に設けられたメタル２００と電気的に結合される。
【０２０９】
また、第２の金属配線層に設けられたメタル２０６が設けられ、メタル２０６は、コンタクト１２９を介してトランジスタ２４ｂのソース側と電気的に結合される。メタル２０６は、コンタクト２０７を介して上層の第３の金属配線層に設けられたメタル２０５と電気的に結合される。メタル２０５は、接地電圧ＧＮＤが供給される接地線を形成する。
【０２１０】
また、第２の金属配線層に設けられたメタル２１１が設けられ、メタル２１１は、コンタクト１５２を介してトランジスタ２２ａのソース側と電気的に結合される。メタル２１１は、コンタクト２１２を介して上層の第３の金属配線層に設けられたメタル２１０と電気的に結合される。メタル２１０は、相補のビット線／ＢＬを形成する。
【０２１１】
なお、ここで、電源線および接地線は、ビット線ＢＬ，相補のビット線／ＢＬとともにＹ軸方向に沿って設けられているものとする。なお、ここでは、メモリセルＭＣに設けられる接地線として、２本のメタルが設けられる場合について一例として説明しているが、１本のメタルとすることも可能であり、この本数について特に限定されるものではない。
【０２１２】
図２８は、本発明の実施の形態２に従うメモリセルＭＣの擬似接地線ＶＢに対して電圧供給制御回路ＶＢＣを設けた構成について説明する図である。
【０２１３】
図２８を参照して、ここではメモリアレイＭＡの中に行列状に配置された複数のメモリセルＭＣが示されており、それぞれのメモリセルは擬似接地線ＶＢと電気的に結合されて
いる。
【０２１４】
電圧供給制御回路ＶＢＣは、上述したように制御信号／Ｓｌｅｅｐの入力に応答してトランジスタＱ２のオン／オフを制御し、アクティブモードにおいてはトランジスタＱ２がオンして擬似接地線ＶＢと接地電圧ＧＮＤとが電気的に結合された状態となっている。
【０２１５】
一方、スタンバイモードにおいては制御信号／Ｓｌｅｅｐが「Ｈ」レベルに設定されることにより、トランジスタＱ２がオフしてノードＮ１に充電された充電電荷がノードＮ０に放電される。
【０２１６】
図２９は、スタンバイモードとアクティブモードにおける擬似接地線ＶＢの電圧レベルを説明する図である。
【０２１７】
スタンバイモードにおいては、擬似接地線ＶＢはアクティブモードと比較して平衡状態となる所定の平衡電位に遷移した状態となっている。
【０２１８】
一方、アクティブモードにおいてはトランジスタＱ２が完全にオンし、擬似接地線ＶＢの電圧レベルは「Ｌ」レベル＝０ボルトに設定されることになる。
【０２１９】
当該構成を用いることにより、メモリセルＭＣの擬似接地線ＶＢの電位レベルを制御してメモリセルＭＣのスタンバイモードにおけるスタンバイリーク電流を低減できる。また、ノードＮ１に蓄積された電荷がノードＮ０に放電されるため、消費電力を低減することが可能となる。
【０２２０】
（実施の形態２の変形例１）
次にアクティブモードにおいて、さらに消費電力を低減する方式について説明する。
【０２２１】
図３０は、データ書込、データ読出またノップ（Ｎｏｐ）状態の擬似接地線ＶＢの電位レベルを説明するための図である。なお、ノップ状態とはアクセス等をしない状態を示すものとする。
【０２２２】
ここではデータ書込およびノップ状態のときには擬似接地線ＶＢＬは平衡状態である中間電位に遷移した値に設定されている。また、データ読出時においては接地電圧ＧＮＤと電気的に結合されてローレベルに設定されている。
【０２２３】
すなわち、アクティブモードにおいてもデータ書込およびＮｏｐ状態においては、電圧供給制御回路ＶＢＣの制御信号／Ｓｌｅｅｐを「Ｈ」レベルに設定する。これに伴い、上述したのと同様にトランジスタ２がオンして、ノードＮ１とノードＮ０とが電気的に結合される。すなわち、スタンバイモードと同様の状態となる。
【０２２４】
図３１は、メモリセルＭＣに記憶しているデータの反転データを書込む際の各ノードの電位関係を説明する図である。
【０２２５】
図３１を参照して、記憶ノードＮａおよび記憶ノードＮｂはそれぞれ一例として「Ｌ」レベルおよび「Ｈ」レベルのデータレベルが記憶されているものとする。ここで、たとえば電源電圧Ｖｃｃを１．０Ｖとした場合にはノードＮｂが１．０Ｖに設定される。一方、ノードＮａは、トランジスタ２４ａがそのゲートに与えられる電圧１．０Ｖに従ってオンした状態であるため擬似接地線ＶＢと同電位に設定される。図２９で説明したようにたとえば、平衡電位である中間電位をたとえば０．４Ｖとすると、ノードＮａの電位は０．４
Ｖに設定されているものとする。
【０２２６】
データ書込においては、ワード線ＷＬが活性化されてトランジスタ２２ａ，２２ｂがオンして、ビット線ＢＬ，／ＢＬと記憶ノードＮｂ，Ｎａとが電気的に結合される。
【０２２７】
そして、本例においては、書込データＤＩの入力に応じて書込ドライバ６７がデータ線ＩＯ，／ＩＯを介してビット線ＢＬ，／ＢＬを駆動して、ビット線ＢＬ，／ＢＬをそれぞれ１．０Ｖ，０Ｖに設定したものとする。
【０２２８】
この場合、トランジスタ２２ａ，２２ｂがオンして、ノードＮｂからビット線ＢＬに対して放電すると同時にノードＮａは、トランジスタ２３ａが駆動されて充電される。このデータ書込は、ノードＮｂの電荷が放電されることによって終了する。ノードＮｂに着目するとノードＮａの電位が上昇してトランジスタ２３ｂがオフとなり、トランジスタ２４ｂがオンとなる。それゆえ、トランジスタ２３ａあるいは２３ｂの駆動力が小さい場合にオフしやすくなり、データ書込動作は高速になる。
【０２２９】
ここで、上述したように擬似接地線ＶＢの電位レベルは、平衡電位である０．４ＶであるためにノードＮａと電気的に結合されているトランジスタ２３ｂの駆動力は小さくなっており、データ書込動作が高速になる。
【０２３０】
したがって、データ書込およびノップ状態に擬似接地線ＶＢを０．４Ｖとして、データ読出時に擬似接地線ＶＢを接地電圧ＧＮＤ（０Ｖ）とすれば高速書込および読出が可能なＳＲＡＭ回路を実現することができる。
【０２３１】
また、アクセスしてないメモリセルについては、擬似接地線ＶＢの電位レベルを０．４Ｖにすることにより動作していないメモリセルのリーク電流を抑えられるため望ましい。すなわち、低消費電力動作を実行することが可能となる。
【０２３２】
（実施の形態２の変形例２）
図３２は、本発明の実施の形態２の変形例２に従う複数のメモリアレイにそれぞれ対応して電圧供給制御回路が設けられる構成を説明する図である。
【０２３３】
図３２を参照して、ここでは、一例として複数のメモリアレイＭＡ１〜ＭＡ３にそれぞれ対応して擬似接地線ＶＢが設けられる。具体的には、メモリアレイＭＡ１〜ＭＡ３にそれぞれ対応して擬似接地線ＶＢ１〜ＶＢ３が設けられている。
【０２３４】
また、各擬似接地線ＶＢに対応して電圧供給制御回路ＶＢＣが設けられる。具体的には、擬似接地線ＶＢ１〜ＶＢ３にそれぞれ対応して電圧供給制御回路ＶＢＣ１〜ＶＢＣ３がそれぞれ設けられている。
【０２３５】
当該構成により各メモリアレイＭＡ毎に擬似接地線ＶＢの電位レベルを制御することが可能となり、低消費電力化を実現することができる。また、各メモリアレイ毎に擬似接地線ＶＢの電位レベルを制御することにより、実施の形態２の変形例１で説明した方式を用いることにより各メモリブロックＭＢ毎において高速なデータ書込を実行することができる。
【０２３６】
（実施の形態３）
上記の構成においては、たとえば図２の電圧供給制御回路ＶＢＣに示されるように制御信号／Ｓｌｅｅｐの信号入力に応答して相補的に２つのトランジスタが動作して擬似接地
線ＶＢの電位レベルを制御する構成について説明したが、特にこの方式に限られず、トランジスタがそれぞれ独立の制御信号の入力を受けて動作する方式を採用することも可能である。
【０２３７】
図３３は、本発明の実施の形態３に従うＭＴＣＭＯＳ回路を説明する図である。
図３３（ａ）を参照して、ここでは、電圧供給制御回路ＶＢＣを電圧供給制御回路ＶＢＣ＃ｐに置換した点が異なる。電圧供給制御回路ＶＢＣ＃ｐは、３つのスイッチＳＷ１〜ＳＷ３を含む。
【０２３８】
スイッチＳＷ１は、ノードＮ０と接地電圧ＧＮＤとの間に設けられ、ノードＮ１から伝達される電圧信号の入力を受ける。また、スイッチＳＷ２は、ノードＮ１と電源電圧Ｖｃｃとの間に設けられ、制御信号Ｓｌｅｅｐ２の入力を受ける。スイッチＳＷ３は、ノードＮ１とノードＮ０との間に設けられ、制御信号Ｓｌｅｅｐ３の入力を受ける。また、ここでは、スイッチＳＷを構成する素子としてＭＯＳトランジスタを例に挙げて説明するが、これに限られずバイポーラトランジスタとすることも可能であるし、フィン型電界効果型トランジスタ（ＦＥＴ）でもよいし、半導体スイッチに限らず、入力信号に応答して導通する手段でありさえすれば良い。
【０２３９】
ここで、スイッチＳＷ１を構成するトランジスタＱ２のゲートには、ノードＮ１から伝達される電圧信号が入力され、スイッチＳＷ２を構成するトランジスタＴｒ１のゲートには、制御信号Ｓｌｅｅｐ２が入力され、スイッチＳＷ３を構成するトランジスタＴｒ２のゲートには、制御信号Ｓｌｅｅｐ３が入力されるものとする。
【０２４０】
このＭＴＣＭＯＳ回路の動作について説明すると、アクティブモードにおいては、制御信号Ｓｌｅｅｐ２が「Ｈ」レベル、制御信号Ｓｌｅｅｐ３が「Ｌ」レベルに設定される。これに応答してスイッチＳＷ２がオンし、ノードＮ１と電源電圧Ｖｃｃとが電気的に結合され、ノードＮ１は「Ｈ」レベルに設定される。このノードＮ１に伝達された電圧レベルがスイッチＳＷ１に入力され、スイッチＳＷ１がオンして、接地電圧ＧＮＤがノードＮ０と電気的に結合される。すなわち、擬似接地線ＶＢはノードＮ０を介して接地電圧ＧＮＤと電気的に結合され、論理回路群Ｌ１に対して動作に必要な電源が供給され所定の動作が実行される。
【０２４１】
一方、スタンバイモードにおいては制御信号Ｓｌｅｅｐ２は「Ｌ」レベルに設定される。また、制御信号Ｓｌｅｅｐ３は「Ｈ」レベルに設定される。これに伴い、スイッチＳＷ３がオンして、ノードＮ１とノードＮ０とが電気的に結合される。ここで、ノードＮ１は、アクティブモードにおいてスイッチＳＷ２がオンするに伴い電源電圧ＶｃｃとノードＮ１とが電気的に結合されるため、スイッチＳＷ１に入力されるノードＮ１を含む経路においては充電電荷が蓄積された状態にある。
【０２４２】
したがって、スイッチＳＷ３がオンするに伴い、ノードＮ１の充電電荷がノードＮ０に放電される。これに伴い、スタンバイモードにおいて擬似接地線ＶＢの電位レベルが電源電圧Ｖｃｃのリーク電流により徐々に充電されるのとは異なりスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため電源電圧Ｖｃｃから引抜く電流量を低減することができ、当該方式においても図２の構成と同様の効果を得ることができる。
【０２４３】
なお、ここでは、スイッチＳＷを構成する素子として、単一のトランジスタを例に挙げて説明したが、特にこの構成に限定されるものではない。
【０２４４】
図３４は、スイッチＳＷ１〜ＳＷ３の別の構成を説明する図である。
図３４を参照して、ここでは、スイッチＳＷ１〜ＳＷ３と置換可能なスイッチＳＷ３ａあるいはスイッチＳＷ３ｂが示されている。図３４（ａ）に示されるように２つのスイッチＴｒ１ａ、Ｔｒ１ｂを直列に接続して、それぞれ制御信号Ｓｌｅｅｐ３Ａ、Ｓｌｅｅｐ３Ｂが入力されて、スイッチＳＷ１〜ＳＷ３を制御するスイッチ構成とすることも可能である。また、図３４（ｂ）に示されるように３個のスイッチＴｒ１ａ〜Ｔｒ１ｃを互いにノードＮ１とＮ０との間にそれぞれ並列に接続して、それぞれのゲートに対して制御信号Ｓｌｅｅｐ３Ａ〜Ｓｌｅｅｐ３Ｃが入力されて、スイッチＳＷ１〜ＳＷ３を制御するスイッチ構成とすることも可能である。
【０２４５】
図３３（ｂ）は、スイッチＳＷ２を２つの並列スイッチで構成した例である。図３３（ｂ）の構成では、図３３（ａ）と比較して電圧供給制御回路ＶＢＣ＃ｐを電圧供給制御回路ＶＢＣ＃ａに置換した点が異なる。具体的には、電圧供給制御回路ＶＢＣ＃ａは、スイッチＳＷ２をスイッチＳＷ２ａに置換した点が異なる。
【０２４６】
スイッチＳＷ１，ＳＷ３については、図３３（ａ）の構成と同様であるのでその詳細な説明は繰り返さない。スイッチＳＷ２ａは、並列に設けられたトランジスタＴｒ２ａ，Ｔｒ２ｂにより構成される。
【０２４７】
アクティブモードにおいては、制御信号Ｓｌｅｅｐ２ａ，Ｓｌｅｅｐ２ｂのいずれか一方が「Ｈ」レベルになった場合にスイッチＳＷ１がオンして、接地電圧ＧＮＤがノードＮ０と電気的に結合される。すなわち、擬似接地線ＶＢはノードＮ０を介して接地電圧ＧＮＤと電気的に結合され、論理回路群Ｌ１に対して動作に必要な電圧が供給され所定の動作が実行される。
【０２４８】
一方、スタンバイモードにおいては制御信号Ｓｌｅｅｐ２ａ，Ｓｌｅｅｐ２ｂは「Ｌ」レベルに設定される。また、制御信号Ｓｌｅｅｐ３は「Ｈ」レベルに設定される。これに伴い、スイッチＳＷ３がオンして、ノードＮ１とノードＮ０とが電気的に結合され、図３３（ａ）で説明したのと同様の効果を得ることができる。
【０２４９】
なお、スタンバイモード以外の場合においても電圧供給制御回路は、入力される制御信号に応答して擬似接地線ＶＢの電位レベルを所定の電位レベルに調整することも可能である。なお、上述したように図３０の構成においては、アクティブモードにおいて擬似接地線ＶＢの電位レベルを所定の電位レベルに調整する方式が示されている。
【０２５０】
また、スイッチＳＷ２ａおよびＳＷ３が動作するタイミングは同時である必要はない。たとえば、スイッチＳＷ２ａがオフし、しばらく時間が経った後に、スイッチＳＷ３がオンするというように時間差を持ってもよい。
【０２５１】
（実施の形態４）
上記の実施の形態３の構成においては、電圧供給制御回路の動作電圧として電源電圧ＶｃｃとノードＮ１とが電気的に結合されて、電流が供給され、スイッチＳＷ１を制御するノードＮ１の電圧が「Ｈ」レベルに設定される構成について説明したが、電源電圧Ｖｃｃの代わりに信号配線に与えられる制御信号から電流を供給する構成とすることも可能である。
【０２５２】
図３５は、本発明の実施の形態４に従うＭＴＣＭＯＳ回路を説明する図である。
図３５を参照して、ここでは、電圧供給制御回路ＶＢＣ＃ａを電圧供給制御回路ＶＢＣ＃ｂに置換した点が異なる。電圧供給制御回路ＶＢＣ＃ｂは、図３３（ｂ）で説明した電圧供給制御回路ＶＢＣ＃ａの電源電圧Ｖｃｃが接続されておらず、代わりに制御信号Ｓｌｅｅｐ５が入力可能な構成である。
【０２５３】
ここで、スイッチＳＷ３およびＳＷ４は、いわゆるパストランジスタとして機能する。
アクティブモードにおいては、「Ｈ」レベルに設定された制御信号Ｓｌｅｅｐ５が電圧供給制御回路ＶＢＣ＃ｂに入力されるものとする。そして、アクティブモードにおいて、制御信号Ｓｌｅｅｐ３およびＳｌｅｅｐ４の少なくとも一方は、「Ｈ」レベルに設定される。これに伴い、スイッチＳＷ３およびＳＷ４の少なくとも一方はオンして、「Ｈ」レベルに設定された制御信号Ｓｌｅｅｐ５がノードＮ１に伝達される。以降の動作は図３３で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０２５４】
スタンバイモードにおいては、制御信号Ｓｌｅｅｐ３およびＳｌｅｅｐ４は、「Ｌ」レベルに設定され、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定される。これに伴い、ノードＮ１とノードＮ０とが電気的に結合される。この際、アクティブモードにおいて、制御信号Ｓｌｅｅｐ５がスイッチＳＷ１に入力される状態において、ノードＮ１は充電電荷が蓄積された状態にある。したがって、スイッチＳＷ２がオンするに伴い、ノードＮ１の充電電荷がノードＮ０に放電される。これに伴い、スタンバイモードにおいて擬似接地線ＶＢの電位レベルが電源電圧Ｖｃｃのリーク電流により徐々に充電されるのとは異なりスタンバイモードの開始直後にノードＮ１に蓄積された電荷がノードＮ０に放電されるため電源電圧Ｖｃｃから引抜く電流量を低減することができ、当該方式においても図２の構成と同様の効果を得ることができる。
【０２５５】
なお、電圧供給制御回路で用いられる「Ｈ」レベルの信号が電源電圧Ｖｃｃと同じ電圧レベルの信号である必要はない。
【０２５６】
なお、制御信号Ｓｌｅｅｐ５は、当該制御信号の論理レベルを示す電圧信号を供給する信号配線と電気的に結合されることを示しており、当該信号配線は、実施の形態１で説明された電圧を供給する電圧配線に含まれるものとする。また、当該制御信号Ｓｌｅｅｐ５は、論理レベルを示す電圧信号が固定的に供給される場合のみならず、必要に応じて論理レベルを変更して供給するように設定することも可能である。
【０２５７】
（実施の形態４の変形例１）
上記の実施の形態においては、電源電圧Ｖｃｃを動作電圧として論理回路群Ｌ１に電流を供給する場合について説明したが、電源電圧Ｖｃｃの代わりに信号配線に与えられる制御信号から電流を供給する構成についても本願発明の電圧供給制御回路を適用可能である。
【０２５８】
図３６は、本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【０２５９】
図３６を参照して、ここでは、図２で説明した構成と比較して、論理回路群Ｌ１を論理回路群Ｌ１＃に置換した点が異なる。論理回路群Ｌ１＃は、電源電圧Ｖｃｃの代わりに信号配線に与えられる信号から電流を供給して動作する論理回路であり、いわゆるパストランジスタにより構成された排他的論理和回路（ＸＯＲ回路）である。
【０２６０】
具体的には、論理回路群Ｌ１＃は、トランジスタＴｒ４〜Ｔｒ７を含む。トランジスタ
Ｔｒ４およびＴｒ５は、出力信号ＲＹが伝達される出力ノードＮｐと擬似接地線ＶＢとの間に直列に接続され、それぞれのゲートは信号ＲＡおよびＲＢの入力を受ける。
【０２６１】
また、トランジスタＴｒ６は、ソース側の入力端から信号ＲＢの入力を受け、ドレイン側がノードＮｐと電気的に結合される。そして、ゲートに信号／ＲＡの入力を受ける。また、トランジスタＴｒ７は、ソース側の入力端から信号ＲＡの入力を受け、ドレイン側がノードＮｐと電気的に結合される。そして、ゲートに信号／ＲＢの入力を受ける。
【０２６２】
この論理回路群Ｌ１＃の動作について説明する。
たとえば、信号ＲＡおよびＲＢがともに「Ｌ」レベルである場合には、その反転信号がトランジスタＴｒ６およびＴｒ７のゲートに入力されるためオンする。すなわち、トランジスタＴｒ６およびＴｒ７がオンして、信号ＲＡおよび信号ＲＢがノードＮｐに伝達される。なお、信号ＲＡおよびＲＢはともに「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５はともにオフしている。信号ＲＡおよびＲＢは、「Ｌ」レベルであるので、出力ノードＮｐから「Ｌ」レベルの信号ＲＹが出力される。
【０２６３】
また、信号ＲＡおよび信号ＲＢが「Ｈ」レベルおよび「Ｌ」レベルである場合、信号ＲＡの反転信号（「Ｌ」レベル）がトランジスタＴｒ６のゲートに入力され、信号ＲＢの反転信号（「Ｈ」レベル）がトランジスタＴｒ７のゲートに入力される。これに伴い、トランジスタＴｒ７がオンして、信号ＲＡがノードＮｐに伝達される。すなわち、出力ノードＮｐから「Ｈ」レベルの信号ＲＹが出力される。なお、信号ＲＡおよびＲＢのうちの一方が「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５の一方のみがオンしており他方がオフしているため擬似接地線ＶＢとノードＮｐとは電気的に切離されている。
【０２６４】
また、信号ＲＡおよび信号ＲＢが「Ｌ」レベルおよび「Ｈ」レベルである場合、信号ＲＡの反転信号（「Ｈ」レベル）がトランジスタＴｒ６のゲートに入力され、信号ＲＢの反転信号（「Ｌ」レベル）がトランジスタＴｒ７のゲートに入力される。これに伴い、トランジスタＴｒ６がオンして、信号ＲＢがノードＮｐに伝達される。すなわち、出力ノードＮｐから「Ｈ」レベルの信号ＲＹが出力される。なお、信号ＲＡおよびＲＢのうちの一方が「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５の一方のみがオンしており他方がオフしているため擬似接地線ＶＢとノードＮｐとは電気的に切離されている。
【０２６５】
また、信号ＲＡおよびＲＢがともに「Ｈ」レベルである場合には、その反転信号（「Ｌ」レベル）がトランジスタＴｒ６およびＴｒ７のゲートに入力され、トランジスタＴｒ６およびＴｒ７はともにオフしている。そして、信号ＲＡおよびＲＢがトランジスタＴｒ５およびＴｒ４に入力されるためトランジスタＴｒ５およびＴｒ４はともにオンして、出力ノードＮｐと擬似接地線ＶＢとが電気的に結合される。すなわち、擬似接地線ＶＢは、接地電圧ＧＮＤと電気的に結合されているため、「Ｌ」レベルの信号が出力ノードＮｐに伝達され信号ＲＹ（「Ｌ」レベル）が出力される。
【０２６６】
すなわち、このＸＯＲ回路は、入力される信号ＲＡおよびＲＢに応答して出力ノードＮｐと、信号ＲＡおよび信号ＲＢの入力ノードとが電気的に結合されて信号ＲＡおよびＲＢの信号伝達経路が形成されるとともに出力ノードＮｐと接地電圧ＧＮＤとが電気的に結合されて「Ｌ」レベルの固定的な信号の信号伝達経路が形成されることになる。
【０２６７】
このＸＯＲ回路のアクティブモードにおいては、電圧供給制御回路ＶＢＣに対して制御信号／Ｓｌｅｅｐ（「Ｌ」レベル）が入力され、スタンバイモードにおいては、制御信号／Ｓｌｅｅｐ（「Ｈ」レベル）が入力される。動作については、実施の形態１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０２６８】
当該構成においては、スタンバイモードの際にたとえば外部から供給される信号ＲＡおよびＲＢが「Ｌ」レベルである場合には、信号／ＲＡおよび／ＲＢは「Ｈ」レベルとなるためトランジスタＴｒ６およびＴｒ７のゲートから電荷が引き抜かれてトランジスタＴｒ５およびＴｒ４を介して擬似接地線ＶＢは充電されることになる。
【０２６９】
スタンバイモードにおいては、実施の形態１で説明したのと同様に、ノードＮ１の充電電荷であるトランジスタＱ２のゲートと接続された領域に格納された充電電荷がノードＮ０に放電されるため、トランジスタＴｒ６およびＴｒ７のゲートから引抜く電荷量を低減して消費電力を低減することができる。
【０２７０】
なお、当該構成のように論理回路群Ｌ１＃に電源を持たず、外部からの信号のみで動作する場合には、外部からの流入電流を消費することになる。したがって、ノードＮ１の充電電荷をノードＮ０に放電して擬似接地線ＶＢを充電することにより流入電流を低減して回路全体の消費電力を低減することが可能である。
【０２７１】
なお、ここでは、パストランジスタを用いたＸＯＲ回路を論理回路群Ｌ１＃の一例として説明したが、特にＸＯＲ回路に限られず、パストランジスタを用いて他の論理回路を構成することも当然に可能である。
【０２７２】
なお、信号ＲＡ，ＲＢ等は、当該信号の論理レベルを示す電圧信号を供給する信号配線と電気的に結合されることを示しており、当該信号配線は、実施の形態１で説明された電圧を供給する電圧配線に含まれるものとする。また、信号ＲＡ，ＲＢ等は、論理レベルが任意に変更されて供給されるものとする。
【０２７３】
（実施の形態４の変形例２）
上記の実施の形態においては、電源電圧Ｖｃｃまたは制御信号によって外部から電流を供給する構成について説明したが、電源電圧Ｖｃｃの代わりに内部に電源ユニットを持つ構成についても適用可能である。
【０２７４】
図３７は、本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【０２７５】
図３７を参照して、ここでは、図２で説明した構成と比較して、電源電圧Ｖｃｃの代わりに電源ユニット６０を接続した構成である。その他の点については、同様であるのでその詳細な説明は繰り返さない。なお、本発明の実施の形態４の変形例２に従う電圧供給制御回路ＶＢＣＰは、図２で説明した電圧供給制御回路ＶＢＣと比較して、電源電圧Ｖｃｃの代わりに電源ユニット６１と接続された点が異なる。その他の点については同様である。
【０２７６】
たとえば、電源電圧Ｖｃｃの代わりに蓄電池あるいは容量素子等の充電素子を用いて電源ユニット６０、６１を構成することも可能である。電源ユニット６０，６１を電源とするＭＴＣＭＯＳ回路においても電圧供給制御回路ＶＢＣＰを設けることにより上述したのと同様に電源ユニットに蓄積された電荷の引き抜きを低減して電源ユニットの消費電力を低減することが可能となる。
【０２７７】
また、蓄電池あるいは容量素子等の充電素子以外の物理エネルギーを電気エネルギーに変換して発電する発電素子を電源ユニットとして用いることも可能である。たとえば、太陽光の光強度に基づいて発電する光発電素子、あるいは、バネの運動モーメントに基づいて発電するバネによる発電素子、あるいは熱流量に基づいて発電する熱発電素子を用いる
ことも可能である。たとえば、当該発電素子については、一例として非特許文献（N. Hama, A. Yajima, Y. Yoshida, F. Utsunomiya, J. Kodate, T. Tsukahara, T. Douseki, "SOI Circuit Technology for Batteryless Mobile System with Green Energy Sources", Symposium On VLSI Circuits Digest of Technical Papers, IEEE, 2002）に示されている。
【０２７８】
なお、上記の実施の形態３および実施の形態４およびその変形例に示した内容を実施の形態１に適用することも当然に可能である。たとえば、図２で示した電源電圧Ｖｃｃ１の代わりに、制御信号ＲＡあるいはＲＢ等、電源電圧Ｖｃｃ２の代わりに、制御信号Ｓｌｅｅｐ５等の信号（電圧配線）に変更することも可能である。
【０２７９】
なお、上記の実施の形態で説明したスイッチは、半導体集積回路として形成することが可能である。
【０２８０】
また、上記で説明した各実施の形態およびその変形例で説明した内容を適宜組み合わせることも可能である。
【０２８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２８２】
【図１】本発明の実施の形態１に従う半導体装置１０の概略構成図である。
【図２】本発明の実施の形態１に従うＭＴＣＭＯＳ回路を説明する図である。
【図３】論理回路群Ｌ１を構成する算術論理演算回路の一例図である。
【図４】本発明の実施の形態１に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図５】本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【図６】本発明の実施の形態１の変形例１に従う別の電圧供給制御回路ＶＢＣ＃を説明する図である。
【図７】本発明の実施の形態１の変形例１に従うトランジスタＱ２＃を説明する図である。
【図８】Ｔ型ゲートのトランジスタＱＢ１を説明する図である。
【図９】部分トレンチ分離構造のトランジスタＱＢ２を説明する図である。
【図１０】本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【図１１】本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路を説明する図である。
【図１２】本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路を説明する図である。
【図１３】本発明の実施の形態１の変形例５に従うＭＴＣＭＯＳ回路を説明する図である。
【図１４】本発明の実施の形態１の変形例６に従うＭＴＣＭＯＳ回路を説明する図である。
【図１５】本発明の実施の形態１の変形例６に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図１６】本発明の実施の形態１の変形例７に従うＭＴＣＭＯＳ回路を説明する図である。
【図１７】本発明の実施の形態１の変形例８に従うＭＴＣＭＯＳ回路を説明する図である。
【図１８】本発明の実施の形態１の変形例８に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図１９】本発明の実施の形態１の変形例９に従うＭＴＣＭＯＳ回路を説明する図である。
【図２０】本発明の実施の形態１の変形例１０に従うＭＴＣＭＯＳ回路を説明する図である。
【図２１】本発明の実施の形態１の変形例１１に従う電圧供給制御回路を説明する図である。
【図２２】本発明の実施の形態２に従う記憶部１５の一部を説明する概略構成図である。
【図２３】本発明の実施の形態２に従うメモリセルＭＣの回路構成を説明する図である。
【図２４】本発明の実施の形態２に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。
【図２５】本発明の実施の形態２に従うメモリセルＭＣの上層領域の第１の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図２６】本発明の実施の形態２に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図２７】本発明の実施の形態２に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
【図２８】本発明の実施の形態２に従うメモリセルＭＣの擬似接地線ＶＢに対して電圧供給制御回路ＶＢＣを設けた構成について説明する図である。
【図２９】スタンバイモードとアクティブモードにおける擬似接地線ＶＢの電圧レベルを説明する図である。
【図３０】データ書込、データ読出またノップ（Ｎｏｐ）状態の擬似接地線ＶＢの電位レベルを説明するための図である。
【図３１】メモリセルＭＣに記憶しているデータの反転データを書込む際の各ノードの電位関係を説明する図である。
【図３２】本発明の実施の形態２の変形例２に従う複数のメモリアレイにそれぞれ対応して電圧供給制御回路が設けられる構成を説明する図である。
【図３３】本発明の実施の形態３に従うＭＴＣＭＯＳ回路を説明する図である。
【図３４】スイッチＳＷ２の別の構成を説明する図である。
【図３５】本発明の実施の形態４に従うＭＴＣＭＯＳ回路を説明する図である。
【図３６】本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【図３７】本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【図３８】従来のＭＴＣＭＯＳ回路を説明する図である。
【図３９】従来の別のＭＴＣＭＯＳ回路を説明する図である。
【図４０】図３８および図３９の擬似接地線ＶＢの電位レベルが時間とともに上昇していく場合を説明する図である。
【符号の説明】
【０２８３】
１０  半導体装置、１５  記憶部、２０  コントローラ部、５０  ＣＰＵ、６０，６１
電源ユニット、１００  ロジック部、ＶＡＣ，ＶＢＣ，ＶＢＣａ，ＶＢＣｐ，ＶＢＣｑ，ＶＢＣｒ，ＶＢＣｓ，ＶＢＣｓ，ＶＢＣｔ，ＶＢＣｕ，ＶＢＣｖ，ＶＢＣ＃ｐ，ＶＢＣ＃ａ，ＶＢＣ＃ｂ，ＶＢＣＰ  電圧供給制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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