(57)【要約】【課題】  １つのレプリカ遅延部を採用して外部クロックとデータまたは外部クロックと内部クロック間のスキューを補償する。【解決手段】  遅延固定ループ装置は、レファレンスクロックをそれぞれ遅延させライジングクロックとフォーリングクロックとを生成し、レプリカディレイされたライジングクロックをレファレンスクロックに同期させ、フォーリングクロックをレファレンスクロックに同期されたライジングクロックに同期させる遅延手段と、レプリカディレイされたライジングクロックを提供するレプリカ遅延部と、ライジングクロックの同期を制御し、フォーリングクロックの同期を制御する制御手段と、遅延手段のライジングクロックをレプリカ遅延部へ伝達し、遅延手段で相互に同期された前記ライジングクロックとフォーリングクロックのパルス幅を調節して出力パルスを生成するＤＣＣ出力部とを含む。【選択図】      図２
2007228589.tif 000002
【特許請求の範囲】
【請求項１】
レファレンスクロックをそれぞれ遅延させライジングクロックとフォーリングクロックとを生成し、レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させ、前記フォーリングクロックを前記レファレンスクロックに同期されたライジングクロックに同期させる遅延手段と、
前記ライジングクロックを遅延させ前記レプリカディレイされたライジングクロックを提供するレプリカ遅延部と、
前記レファレンスクロックと前記レプリカディレイされたライジングクロックとの位相を比べて前記ライジングクロックの同期を制御し、前記レファレンスクロックに同期されたライジングクロックと前記フォーリングクロックとの位相を比べて前記フォーリングクロックの同期を制御する制御手段と、
前記遅延手段の前記ライジングクロックを前記レプリカ遅延部へ伝達し、前記遅延手段において相互に同期された前記ライジングクロックと前記フォーリングクロックとのパルス幅を調節して出力パルスを生成するＤＣＣ出力部とを有することを特徴とする遅延固定ループ装置。
【請求項２】
前記遅延手段は、
前記レファレンスクロックを遅延させ前記ライジングクロックを生成し、前記制御手段の制御によって前記レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させる第１遅延手段と、
前記レファレンスクロックを遅延させ前記フォーリングクロックを生成し、前記フォーリングクロックを前記レファレンスクロックに同期されたライジングクロックに同期させる第２遅延手段とを有することを特徴とする請求項１に記載の遅延固定ループ装置。
【請求項３】
前記第１遅延手段は、
前記レファレンスクロックを相互に異なる遅延時間で遅延させ第１遅延信号と第２遅延信号とに出力し、前記第１遅延信号と前記第２遅延信号とが単位ユニットセルの遅延時間範囲内の遅延時間差を持つ第１粗遅延部と、
前記第１遅延信号と前記第２遅延信号との遅延時間差を相補的に調節することによって前記レファレンスクロックに同期された前記ライジングクロックを生成する第１微細遅延部とを有することを特徴とする請求項２に記載の遅延固定ループ装置。
【請求項４】
前記第２遅延手段は、
前記レファレンスクロックを相互に異なる遅延時間で遅延させ第１遅延信号と第２遅延信号とに出力し、前記第１遅延信号と前記第２遅延信号とが単位ユニットセルの遅延時間範囲内の遅延時間差を持つ第２粗遅延部と、
前記第１遅延信号と前記第２遅延信号との遅延時間差を相補的に調節することによって前記ライジングクロックに同期された前記フォーリングクロックを生成する第２微細遅延部とを有することを特徴とする請求項２に記載の遅延固定ループ装置。
【請求項５】
前記制御手段は、
前記レファレンスクロックおよび前記レプリカ遅延された前記ライジングクロック間の位相差を検出して第１検出信号を提供する第１位相検出器と、
前記ライジングクロックおよび前記フォーリングクロック間の位相差を検出して第２検出信号を提供する第２位相検出器と、
前記第１検出信号と前記第２検出信号とに基づいて現在遂行しなければならないループに対する選択信号を提供するループセレクタと、
前記レファレンスクロックと前記レプリカ遅延されたライジングクロックとの位相差を検出して強化検出信号を提供するアップデート強化位相検出器と、
前記第１検出信号、前記第２検出信号および前記強化検出信号に基づいてアップデートモード信号を提供するアップデートモード発生部と、
前記アップデートモード信号と前記選択信号とに基づいて選択された対象に対する同期制御を遂行する制御部とを有することを特徴とする請求項２に記載の遅延固定ループ装置。
【請求項６】
前記ＤＣＣ出力部は、
前記遅延手段から出力されるライジングクロックと前記フォーリングクロックとのパルス幅を調節して出力するＤＣＣ部と、
前記ＤＣＣ部から出力されるパルスをバッファリングして出力する出力部とを有することを特徴とする請求項１に記載の遅延固定ループ装置。
【請求項７】
前記ＤＣＣ部は出力をレプリカ遅延部へ提供することを特徴とする請求項６に記載の遅延固定ループ装置。
【請求項８】
レファレンスクロックをライジングクロックに変換させ、前記ライジングクロックをレプリカ遅延させた後、前記レプリカ遅延された前記ライジングクロックの遅延を調節して前記レファレンスクロックのライジングエッジに前記ライジングクロックのライジングエッジを同期させるライジングクロック同期手段と、
前記レファレンスクロックをフォーリングクロックに変換して、前記フォーリングクロックの遅延を調節して前記レファレンスクロックに同期された前記ライジングクロックのライジングエッジに前記フォーリングクロックのライジングエッジを同期させるフォーリングクロック同期手段と、
前記レファレンスクロックと前記レプリカ遅延された前記ライジングクロックとの位相差を比べて、前記レファレンスクロックに同期された前記ライジングクロックと前記フォーリングクロックとの位相差を比べて、前記ライジングクロック同期手段と前記フォーリングクロック同期手段の各同期動作を制御する制御手段と、
前記ライジングクロック同期手段によって同期された前記ライジングクロックと前記フォーリングクロック同期手段によって同期された前記フォーリングクロックとを用いて出力クロックを生成し、ＤＣＣを遂行するＤＣＣ手段とを有することを特徴とする遅延固定ループ装置。
【請求項９】
前記ライジングクロック同期手段は、
前記レファレンスクロックを遅延させライジングクロックを生成し、レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させる第１遅延手段と、
前記ＤＣＣ手段として提供されるライジングクロックをレプリカ遅延させるレプリカ遅延部とを有することを特徴とする請求項８に記載の遅延固定ループ装置。
【請求項１０】
前記制御手段は、
前記レファレンスクロックおよび前記レプリカ遅延された前記ライジングクロック間の位相差を検出して第１検出信号を提供する第１位相検出器と、
前記ライジングクロックおよび前記フォーリングクロック間の位相差を検出して第２検出信号を提供する第２位相検出器と、
前記第１検出信号と前記第２検出信号とに基づいて現在遂行しなければならないループに対する選択信号を提供するループセレクタと、
前記レファレンスクロックと前記レプリカ遅延されたライジングクロックとの位相差を検出して強化検出信号を提供するアップデート強化位相検出器と、
前記第１検出信号、前記第２検出信号および前記強化検出信号に基づいてアップデートモード信号を提供するアップデートモード発生部と、
前記アップデートモード信号と前記選択信号とに基づいて選択された対象に対する同期制御を遂行する制御部とを有することを特徴とする請求項８に記載の遅延固定ループ装置。
【請求項１１】
前記ＤＣＣ出力部は、
前記第１遅延手段から出力されるライジングクロックと前記フォーリングクロックとのパルス幅を調節して出力するＤＣＣ部と、
前記ＤＣＣ部から出力されるパルスをバッファリングして出力する出力部とを有することを特徴とする請求項９に記載の遅延固定ループ装置。
【請求項１２】
前記ＤＣＣ部は出力をレプリカ遅延部へ提供することを特徴とする請求項１１に記載の遅延固定ループ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延固定ループ装置に関するものであって、より詳しくはシングルレプリカ遅延部を採用して外部クロックおよびデータまたは外部クロックおよび内部クロック間のスキューを補償するための回路を具現した遅延固定ループ装置に関するものである。
【背景技術】
【０００２】
一般的に、遅延固定ループ（ＤＬＬ）とはクロックを使う半導体装置やコンピューターシステムなどで外部クロックとデータまたは外部クロックと内部クロックのようにデジタル信号間の同期化を遂行するために使うものである。
これに係る従来のＤＬＬ装置が特許文献１に開示されたことがある。
【０００３】
上述したように従来のＤＬＬ装置は２つのレプリカ遅延部を採用している。
即ち、従来のＤＬＬ装置は大抵ライジングクロックを生成する１番目のループとフォーリングクロックを生成する２番目のループを含み、各ループでクロックバッファーを通じて入力される基準クロックとレプリカ遅延部を通じてフィードバックされたクロックとの位相差を位相検出器で検出し、検出された結果として遅延を補正し、補正された状態でクロックをロックする（Locking）。
【０００４】
通常、２つのループにはライジングクロックとフォーリングクロックとが適用され、デジタルＤＣＣは相互に位相が反対である２つのクロックのライジングエッジを同期させる。
【０００５】
従来のデジタルＤＣＣの概念は図１のようである。
クロック信号ＣＬＫ、／ＣＬＫが入力されると、これらを用いてレファレンスクロックＲＥＦが生成される。レファレンスクロックＲＥＦは１番目のループで遅延されてライジングライジングクロックＲ＿ＣＬＫに変換され、２番目のループで遅延されてフォーリングクロックＦ＿ＣＬＫに変換される。ライジングライジングクロックＲ＿ＣＬＫとフォーリングクロックＦ＿ＣＬＫは相互に位相が反対でありながらパルス幅（ｔｃｋ／２−△、ｔｃｋ／２＋△）が他の信号であるため、２つのクロックはライジングエッジが合わせられ、パルス幅はハーフフェーズブレンディング（Half phase blending）に調整される。それによって５０％のデューティー比を有する出力クロックＣＬＫ＿ＯＵＴが生成される。
【０００６】
上述した従来のＤＬＬ回路はデュアルループを使い、各ループ別にレプリカディレイ関連構成を有する。また、ＤＣＣ動作以前には２つのループ全て動作を遂行するが、クロックが補正された以後ＤＣＣ動作の始め以後には１つのループ（フォーリングクロックに該当するループ）に含まれるレプリカ遅延部、位相検出器、ダミーデジタルＤＣＣ回路、及びダミーロードなどのようなレプリカ遅延関連回路は使われない。
【０００７】
そのため、従来のＤＬＬ回路はＤＣＣ動作の始め以後に不必要な回路が存在することによって不必要に電流の消耗が発生され、不必要な回路のためデザイン面積がもっと必要という問題点がある。
【０００８】
また、フォーリングクロックに対応されるレプリカ遅延部はオフ状態に転換されるが、この時瞬間的な電流が消耗されてジッタが発生され、それによる追加的なロッキングタイム（Locking Time）が必要という問題点がある。
【０００９】
【特許文献１】大韓民国特許公開第２００４−９５９８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は１つのレプリカ遅延部を含むループを用いて外部クロックおよびデータまたは外部クロックおよび内部クロック間のスキューを補償するための遅延固定ループ装置を提供することにある。
【００１１】
本発明の他の目的は１つのレプリカ遅延部を適用して電流の消耗量を減らしながらレプリカディレイが占める面積を減らすことにある。
【００１２】
本発明のさらなる目的は１つのレプリカ遅延部が適用されることによって瞬間的な電流消耗を抑制することにある。
【００１３】
本発明のまたさらなる目的は１番目のループ動作でレファレンスクロックとライジングクロックとを比べてライジングクロックをロッキングし、２番目のループ動作でライジングクロックとフォーリングクロックとを比べてフォーリングクロックをロッキングすることによってクロック間のスキューを補償することにある。
【００１４】
本発明のまたさらなる目的は前記ライジングクロックとフォーリングクロックがロッキングされた後ＤＣＣ回路でデューティーを補正することにある。
【課題を解決するための手段】
【００１５】
本発明は、レファレンスクロックをそれぞれ遅延させライジングクロックとフォーリングクロックとを生成し、レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させ、前記フォーリングクロックを前記レファレンスクロックに同期されたライジングクロックに同期させる遅延手段と、前記ライジングクロックを遅延させ前記レプリカディレイされたライジングクロックを提供するレプリカ遅延部と、前記レファレンスクロックと前記レプリカディレイされたライジングクロックとの位相を比べて前記ライジングクロックの同期を制御し、前記レファレンスクロックに同期されたライジングクロックと前記フォーリングクロックとの位相を比べて前記フォーリングクロックの同期を制御する制御手段と、前記遅延手段の前記ライジングクロックを前記レプリカ遅延部へ伝達し、前記遅延手段で相互に同期された前記ライジングクロックと前記フォーリングクロックのパルス幅を調節して出力パルスを生成するＤＣＣ出力部とを有することを特徴とする遅延固定ループ装置である。
【００１６】
ここで前記遅延手段は、前記レファレンスクロックを遅延させ前記ライジングクロックを生成し、前記制御手段の制御によって前記レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させる第１遅延手段と、前記レファレンスクロックを遅延させ前記フォーリングクロックを生成し、前記フォーリングクロックを前記レファレンスクロックに同期されたライジングクロックに同期させる第２遅延手段とを有することができる。
【００１７】
また、前記第１遅延手段は、前記レファレンスクロックを相互に異なる遅延時間で遅延させ第１遅延信号と第２遅延信号とに出力し、前記第１遅延信号と前記第２遅延信号とが単位ユニットセルの遅延時間範囲内の遅延時間差を持つ第１粗（Coarse）遅延部と、前記第１遅延信号と前記第２遅延信号との遅延時間差を相補的に調節することによって前記レファレンスクロックに同期された前記ライジングクロックを生成する第１微細遅延部とを有することができる。
【００１８】
また、前記第２遅延手段は、前記レファレンスクロックを相互に異なる遅延時間で遅延させ第１遅延信号と第２遅延信号に出力し、前記第１遅延信号と前記第２遅延信号とが単位ユニットセルの遅延時間範囲内の遅延時間差を持つ第２粗（Coarse）遅延部と、前記第１遅延信号と前記第２遅延信号との遅延時間差を相補的に調節することによって前記ライジングクロックに同期された前記フォーリングクロックを生成する第２微細遅延部とを有することができる。
【００１９】
また、前記制御手段は、前記レファレンスクロックおよび前記レプリカ遅延された前記ライジングクロック間の位相差を検出して第１検出信号を提供する第１位相検出器と、前記ライジングクロックおよび前記フォーリングクロック間の位相差を検出して第２検出信号を提供する第２位相検出器と、前記第１検出信号と前記第２検出信号とに基づいて現在遂行しなければならないループに対する選択信号を提供するループセレクタと、前記レファレンスクロックと前記レプリカ遅延されたライジングクロックとの位相差を検出して強化検出信号を提供するアップデート強化位相検出器と、前記第１検出信号、前記第２検出信号および前記強化検出信号に基づいてアップデートモード信号を提供するアップデートモード発生部と、前記アップデートモード信号と前記選択信号とに基づいて選択された対象に対する同期制御を遂行する制御部とを有することができる。
【００２０】
そして、前記ＤＣＣ出力部は、前記遅延手段から出力されるライジングクロックと前記フォーリングクロックとのパルス幅を調節して出力するＤＣＣ部と、前記ＤＣＣ部から出力されるパルスをバッファリングして出力する出力部とを有することができる。
ここで、前記ＤＣＣ部は出力をレプリカ遅延部へ提供することができる。
【００２１】
本発明は、レファレンスクロックをライジングクロックに変換し、前記ライジングクロックをレプリカ遅延させた後、前記レプリカ遅延された前記ライジングクロックの遅延を調節して前記レファレンスクロックのライジングエッジに前記ライジングクロックのライジングエッジを同期させるライジングクロック同期手段と、前記レファレンスクロックをフォーリングクロックに変換し、前記フォーリングクロックの遅延を調節して前記レファレンスクロックに同期された前記ライジングクロックのライジングエッジに前記フォーリングクロックのライジングエッジを同期させるフォーリングクロック同期手段；前記レファレンスクロックと前記レプリカ遅延された前記ライジングクロックとの位相差を比べ、前記レファレンスクロックに同期された前記ライジングクロックと前記フォーリングクロックとの位相差を比べて、前記ライジングクロック同期手段と前記フォーリングクロック同期手段の各同期動作を制御する制御手段と、前記ライジングクロック同期手段によって同期された前記ライジングクロックと前記フォーリングクロック同期手段によって同期された前記フォーリングクロックを用いて出力クロックを生成し、ＤＣＣを遂行するＤＣＣ手段とを有することを特徴とする遅延固定ループ装置である。
【００２２】
ここで、前記ライジングクロック同期手段は、前記レファレンスクロックを遅延させライジングクロックを生成し、レプリカディレイされたライジングクロックを前記レファレンスクロックに同期させる第１遅延手段と、前記ＤＣＣ手段として提供されるライジングクロックをレプリカ遅延させるレプリカ遅延部とを有することができる。
【００２３】
また、前記制御手段は、前記レファレンスクロックおよび前記レプリカ遅延された前記ライジングクロック間の位相差を検出して第１検出信号を提供する第１位相検出器と、前記ライジングクロックおよび前記フォーリングクロック間の位相差を検出して第２検出信号を提供する第２位相検出器と、前記第１検出信号と前記第２検出信号とに基づいて現在遂行しなければならないループに対する選択信号を提供するループセレクタと、前記レファレンスクロックと前記レプリカ遅延されたライジングクロックとの位相差を検出して強化検出信号を提供するアップデート強化位相検出器と、前記第１検出信号、前記第２検出信号および前記強化検出信号に基づいてアップデートモード信号を提供するアップデートモード発生部と、前記アップデートモード信号と前記選択信号とに基づいて選択された対象に対する同期制御を遂行する制御部とを有することができる。
【００２４】
更に、前記ＤＣＣ出力部は、前記第１遅延手段から出力されるライジングクロックと前記フォーリングクロックとのパルス幅を調節して出力するＤＣＣ部と、前記ＤＣＣ部から出力されるパルスをバッファリングして出力する出力部とを有することができる。
ここで、前記ＤＣＣ部は出力をレプリカ遅延部へ提供することができる。
【発明の効果】
【００２５】
本発明によれば、１つのレプリカ遅延部を用いて外部クロックおよびデータまたは外部クロックおよび内部クロック間のスキューを補償するための遅延固定ループ装置が具現されることができる。
【００２６】
従って、デュアルレプリカディレイを適用した従来の装置に比べて、不必要な電流の消耗を減らすことができ、レプリカディレイの占める面積が減ることによって面積がそのほどより確保されるという効果がある。
【００２７】
また、１つのレプリカ遅延部が適用されることによって瞬間的な電流消耗が抑制されることでジッタ発生とジッタを解決するための追加的なロッキングタイムが不必要という効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明による望ましい実施形態に対して添付図面を参照して詳しく説明する。
図２は本発明による遅延固定ループ装置を示すブロック図であり、図２には１つのレプリカ（Replica）遅延部が構成される。
【００２９】
具体的に、図２にはクロックＣＬＫ、／ＣＬＫが入力されてレファレンス（Reference）クロックＲＥＦで提供するクロックバッファ（１０）と、レファレンスクロックＲＥＦを順次に遅延させライジングクロック（Rising Clock）Ｒ＿ＣＬＫに変換する第１遅延手段を成す第１粗遅延部（１２）および第１微細遅延部（１４）と、レファレンスクロックを順次に遅延させフォーリングクロック（Falling Clock）Ｆ＿ＣＬＫに変換する第２遅延手段を成す第２粗遅延部（１６）および第２微細遅延部（１８）と、前記第１および第２粗遅延部（１２、１６）と前記第１および第２微細遅延部（１４、１８）との動作を制御する制御部（２０）と、レプリカ遅延部（２２）と、レプリカ遅延部（２２）の出力とレファレンスクロックとの位相を比べて検出信号ＰＤ１を出力する位相検出器（２４）と、レプリカ遅延部（２２）の出力とレファレンスクロックＲＥＦとの位相を比べて強化検出信号ＵＰＤを出力するアップデート強化位相検出器（Update enhancer phase detector）（２６）と、検出信号ＰＤ１，ＰＤ２（後述する）および強化検出信号ＵＰＤとしてアップデートモード信号を制御部（２０）へ出力するアップデートモード発生部（Undate 
mode generator）（２８）と、第１微細遅延部（１４）と第２微細遅延部（１８）との出力（ライジングクロックＲ＿ＣＬＫおよびフォーリングクロックＦ＿ＣＬＫ）が入力されてパルス幅を調整するＤＣＣ部（３０）と、第１微細遅延部（１４）および第２微細遅延部（１８）の出力（ライジングクロックＲ＿ＣＬＫおよびフォーリングクロックＦ＿ＣＬＫ）間の位相差を比べて検出信号ＰＤ２を出力する位相検出器（３２）と、位相検出器（２４、３２）の検出信号ＰＤ１，ＰＤ２としてループ選択信号を制御部（２０）へ提供するループセレクタ（Loop Selector）（３４）と、ＤＣＣ部（３０）の出力をバッファリングして出力クロックＣＬＫ＿ＯＵＴに出力する出力バッファ（４０）とを有する。
【００３０】
上述した図２において、第１粗遅延部（１２）と第１微細遅延部（１４）とによってライジングクロックＲ＿ＣＬＫが１次的に生成され、ライジングクロックＲ＿ＣＬＫはＤＣＣ部（３０）を通じてレプリカ遅延部（２２）によってフィードバックされ、レプリカ遅延部（２２）によってフィードバックされたライジングクロックＲ＿ＣＬＫは位相検出器（２４）とアップデート強化位相検出器（２６）とでレファレンスクロックＲＥＦと位相が比較され、その結果が位相検出器（２４）およびアップデート強化位相検出器で検出信号ＰＤ１および強化検出信号ＵＰＤとして検出される。検出信号ＰＤ１と強化検出信号ＵＰＤとは後述されるように論理的ハイまたはロー値を持ちアップデートモード発生部（２８）へ出力される。
【００３１】
ここで、アップデート強化位相検出器（２６）はレファレンスクロックＲＥＦおよびライジングクロックＲ＿ＣＬＫ間の位相差が大きいとき早く制御するための強化検出信号ＵＰＤをアップデートモード発生器（２８）に提供し、アップデートモード発生器（２８）は検出信号ＰＤ１と強化検出信号ＵＰＤとによるライジングクロックＲ＿ＣＬＫの位相を制御するためのアップデートモード制御信号を制御部（２０）へ提供し、制御部（２０）はそれによって第１粗遅延部（１２）および第１微細遅延部（１４）のそれぞれの遅延を制御してライジングクロックＲ＿ＣＬＫをロッキングする。
【００３２】
前記動作によってライジングクロックＲ＿ＣＬＫのライジングエッジとレファレンスクロックＲＥＦのライジングエッジとの位相差は第１粗遅延部（１２）によって大きい値に調整され、第２粗遅延部（１６）によって微細に調整される。万一、両ライジングエッジ間の位相差が大きければ、アップデート強化位相検出器（２６）によってその状態が検出されることによってそれに対する情報を持つようにアップデートモード発生部（２８）がアップデートモード制御信号を制御部（２０）へ提供し、第１粗遅延部（１２）でライジングクロックＲ＿ＣＬＫが多い時間遅延されるように制御される。
【００３３】
上述したようにライジングクロックＲ＿ＣＬＫのロッキングが完了されると、位相検出器（３２）はライジングクロックＲ＿ＣＬＫの位相とフォーリングクロックＦ＿ＣＬＫとの位相差を検出する。位相検出器（３２）はこれらの間の位相差を比べてそれに対応される検出信号ＰＤ２をループセレクタ（３４）とアップデートモード発生部（２８）へ提供する。
【００３４】
ループセレクタ（３４）は制御部（２０）が第２粗遅延部（１６）と第２微細遅延部（１８）とを制御するようにループ選択信号を提供し、制御部（２０）は検出信号ＰＤ２を参照したアップデートモード発生部（２８）のアップデートモード制御信号によって第２粗遅延部（１６）と第２微細遅延部（１８）の各遅延状態を制御してフォーリングクロックＦ＿ＣＬＫの遅延を調節する。
【００３５】
上記のようにフォーリングクロックＦ＿ＣＬＫの遅延が制御されることによって、ライジングクロックＲ＿ＣＬＫのエッジにフォーリングクロックＦ＿ＣＬＫのエッジが同期される。
【００３６】
上記のようにレファレンスクロックＲＥＦを基準としてライジングクロックＲ＿ＣＬＫが同期され、その後ライジングクロックＲ＿ＣＬＫを基準としてフォーリングクロックＦ＿ＣＬＫが同期されると、ＤＣＣ部（３０）はライジングクロックＲ＿ＣＬＫにフォーリングクロックＦ＿ＣＬＫを同期化してＤＣＣ動作を遂行する。
【００３７】
このとき、ＤＣＣ部（３０）の制御は、ライジングクロックＲ＿ＣＬＫとフォーリングクロックＦ＿ＣＬＫとのそれぞれ反転された位相を比べてそれに対する検出信号を提供するＤＣＣ位相検出器（３６）と、ＤＣＣ位相検出器（３６）から提供される検出信号によって制御信号を生成するＤＣＣ制御部（３８）とによって行われ、ＤＣＣ部（３０）の出力は出力バッファ（４０）を通じて出力クロックＣＬＫ＿ＯＵＴに出力される。
【００３８】
上述したように、第１粗遅延部（１２）と第２粗遅延部（１６）とは図３のように構成される。
【００３９】
具体的に、これらの粗遅延部は、レファレンスクロックＲＥＦを第１遅延信号ＤＬ１に出力する上部遅延パートと、レファレンスクロックＲＥＦを第１遅延信号ＤＬ１より単位ユニットセルの遅延時間に当たるほどより遅延される第２遅延信号ＤＬ２に出力する下部遅延パートに区分される。
【００４０】
上部遅延パートは、シフトレジスタ（２０２）と、複数個のＮＡＮＤゲート（２０６，２０８，２１０）と、複数個の単位ユニットセル（Ｄ１，Ｄ２，Ｄ３）と、遅延された信号の出力のためのＮＡＮＤゲート（２１２）を有する。
【００４１】
前記構成において、シフトレジスタ（２０２）は、シフトライト制御信号ＵＰ＿ＳＲとシフトレフト制御信号ＵＰ＿ＳＬとが制御部（２０）から提供されてシフト信号ＳＬ１１，ＳＬ１２，…ＳＬ１ｎを出力する。
【００４２】
複数個のＮＡＮＤゲート（２０６，２０８，２１０）は、レファレンスクロックＲＥＦとそれぞれ１つのシフト信号ＳＬ１１，ＳＬ１２，…ＳＬ１ｎとが入力されてＮＡＮＤ演算信号を各単位ユニットセル（Ｄ１，Ｄ２，Ｄ３）に提供する。
【００４３】
単位ユニットセル（Ｄ１，Ｄ２，Ｄ３）は、ディレーチェーン構造を持って、ＮＡＮＤゲート（２０６，２０８，２１０）から入力される信号によってイネーブルされる第１ＮＡＮＤゲートの出力を第２ＮＡＮＤゲートに入力し、第２ＮＡＮＤゲートはそれを反転して出力する構成を有する。
【００４４】
そして、最終端単位ユニットセル（Ｄ３）から出力される遅延信号は一端がハイレベルに固定されたＮＡＮＤゲート（２１２）を通じて反転され第１遅延信号ＤＬ１に出力される。
【００４５】
そして、下部遅延パートは、シフトライト制御信号ＵＰ＿ＳＲとシフトレフト制御信号ＵＰ＿ＳＬとが制御部（２０）から提供されてシフト信号ＳＬ１１，ＳＬ１２，…ＳＬ１ｎを出力するシフトレジスタ（２０４）と、レファレンスクロックＲＥＦとシフトレジスタ（２０４）の出力とをＮＡＮＤ演算して出力するＮＡＮＤゲート（２１４，２１６，２１８）とを有し、ＮＡＮＤゲート（２１４，２１６，２１８）から出力される信号によってイネーブルされる単位ユニットセル（Ｄ４，Ｄ５，Ｄ６）のチェーンをさらに有する。また、下部遅延パートには単位ユニットセル（Ｄ６）と第２遅延信号ＤＬ２を出力するＮＡＮＤゲート（２２０）の間に単位ユニットセル（Ｄ７）がさらに設けられる。
【００４６】
上記した構成を持つ第１および第２粗遅延部（１２，１６）は単位ユニットセルの遅延単位でディレーが調整され、第１および第２粗遅延部（１２，１６）で上部遅延パートの第１遅延信号ＤＬ１と下部遅延パートの第２遅延信号ＤＬ２とが単位ユニットセルの遅延時間分だけ遅延時間差を持つのは、単位ユニットセルの遅延時間範囲内において第１および第２微細遅延部（１４，１８）で遅延を調整するためである。
【００４７】
図４を参照すれば、第１および第２微細遅延部（１４，１８）は、第１遅延信号ＤＬ１が入力される複数個のインバータが並列に繋がれたインバータグループ（ＩＶ１）と第２遅延信号ＤＬ２が入力される複数個のインバータが並列に繋がれた第２インバータグループ（ＩＶ２）とを具備し、第１インバータグループ（ＩＶ１）の共通出力と第２インバータグループ（ＩＶ２）の共通出力とを共通入力で持つインバータ（３００）をさらに有する。ここで、第１インバータグループ（ＩＶ１）と第２インバータグループ（ＩＶ２）とに含まれたインバータの数は同一であり、各インバータは制御部（２０）から提供される相補的な制御信号によって駆動され、第１インバータグループ（ＩＶ１）と第２インバータグループ（ＩＶ２）とには相補的に制御信号が入力される。
【００４８】
即ち、第１インバータグループ（ＩＶ１）で所定個数のインバータが駆動されることによって選択されると、第２インバータグループ（ＩＶ２）には全体インバータ個数で第１インバータグループ（ＩＶ１）で選択された個数を除いた数のインバータが駆動されることによって選択される。従って、単位ユニットセルの遅延時間は第１および第２微細遅延部（１４，１８）の各グループに属した数（ｎ）に分割され、インバータが選択された数に対応して遅延時間が分割単位に調節される。
【００４９】
一方、レプリカ遅延部（２２）によってフィードバッククロックＦＢＣＬＫとレファレンスクロックＲＥＦは図５のアップデート強化位相検出器（２６）によって比較され，その結果に対応される信号を出力する。
【００５０】
図５でアップデート強化位相検出器（２６）は、レプリカ遅延部（２２）で遅延された後フィードバックされたクロックＦＢＣＬＫを相互に異なる時間で遅延させる遅延部（５００，５０２）と、遅延部（５００）の遅延クロックとレファレンスクロックＲＥＦとの位相を比べる位相検出器（５０４）と、遅延部（５０２）の遅延クロックとレファレンスクロックＲＥＦとの位相を比べる位相検出器（５０６）と、位相検出器（５０６）の出力を反転するインバータ（５０８）と、位相検出器（５０４）とインバータ（５０８）の出力とをＮＡＮＤ演算するＮＡＮＤゲート（５１０）と、ＮＡＮＤゲートの出力をＤＣＣイネーブル信号によって選択的に強化検出信号ＵＰＤに出力するＡＮＤゲート（５１２）とを有する。
【００５１】
ここで、遅延部（５００，５０２）には、レファレンスクロックＲＥＦのライジングエッジを基準として一定の範囲を外してフィードバックされたクロックＦＢＣＬＫのライジングエッジが位置する場合、これを検出するための上限遅延時間と下限遅延時間とがそれぞれ適用可能である。
【００５２】
前記構成によってフィードバックされたクロックＦＢＣＬＫのライジングエッジがレファレンスクロックＲＥＦのライジングエッジを基準として一定の基準以内に位置した場合と反対の場合とを区分可能な状態でＮＡＮＤゲート（５１０）の出力が検定され、それに従って強化検出信号ＵＰＤが決定され出力される。
【００５３】
そして、図６にループセレクタ（３４）の詳細回路が例示されている。
位相検出器（３２）の検出信号ＰＤ２がローパスフィルタ（６００）に入力され、ローパスフィルタ（６００）は検出信号ＰＤ２が位相差を検出したことに当たる場合マルチプレクサ（６０２）に選択信号ＳＥＬを出力してローパスフィルタ（６００）の出力Ａを選択するように制御する。マルチプレクサ（６０２）は反対の場合、排他的論理和（６１８）の出力Ｂを選択するようにセッティングされる。
【００５４】
マルチプレクサ（６０２）の出力はラッチ（６０４）にラッチされて、検出信号ＰＤ１がインバータ（６０８）のよって反転された信号とラッチ（６０４）の信号がインバータ（６０６）によって反転された信号とが排他的論理和（６１０）によって論理演算されループ選択信号ＳＥＬ＿Ｌに出力される。
【００５５】
一方、ループセレクタ（３４）は第１粗遅延部（１４）と第２遅延部（１８）で繰り返して同一な方向に位相調整が成された場合、それに対する以前段階の制御信号ＵＰ＿ＤＯＷＮＢ（ｎ−１）と現在制御信号ＵＰ＿ＤＯＷＮＢ（ｎ）とが排他的論理和（６１２）によって論理演算され、排他的論理和（６１２）はその出力をＤフリップフロップ（６１４）の入力段へ提供し、Ｄフリップフロップ（６１４）の出力は排他的論理和（６１８）に入力される。そして、排他的論理和（６１８）はＤフリップフロップ（６１４）の出力とラッチ（６０４）でラッチされた出力を反転して出力するＤフリップフロップ（６１６）の出力を論理演算してマルチプレクサ（６０２）の入力Ｂに提供する。
【００５６】
それに従って、ループセレクタ（３４）は現在遅延を遂行しなければならないループ（第１粗遅延部（１２）および第１微細遅延部（１４）または第２粗遅延部（１６）および第２微細遅延部（１８））に対して制御部（２０）が選択するように選択信号を提供する。
【００５７】
一方、ＤＣＣ部（３０）は、図７のように構成されることができ、図７には並列に繋がれたインバータにライジングクロックＲ＿ＣＬＫが入力されるインバータグループ（ＩＶ７１）と、並列に繋がれたインバータにフォーリングクロックＦ＿ＣＬＫが入力されるインバータグループ（ＩＶ７２）と、ライジングクロックＲ＿ＣＬＫが入力されるインバータ（７０２）と、フォーリングクロックＦ＿ＣＬＫが入力されるインバータ（７０４）と、インバータ（７０２）とインバータ（７０４）との出力が共通に入力されるインバータ（７０６）と、インバータグループ（ＩＶ７１）とインバータグループ（ＩＶ７２）との共通出力が共通に入力されるインバータ（７０８）とを有し、インバータ（７０６）とインバータ（７０８）との出力が合されて出力クロックＣＬＫ＿ＯＵＴに出力される。ここで、インバータグループ（ＩＶ７１）とインバータグループ（ＩＶ７２）とはＤＣＣ制御部（３８）から提供されるイネーブル信号ＥＮ１，ＥＮ２，ＥＮ３によって相補的な数で動作されるように構成され、インバータ（７０２）とインバータ（７０４）もＤＣＣ制御部（３８）から提供されるイネーブル信号ＥＮ４によって相補的に動作されるように構成される。
【００５８】
即ち、ＤＣＣ部（３０）はライジングクロックＲ＿ＣＬＫとフォーリングクロックＦ＿ＣＬＫのフォーリングエッジをハーフブレンディングすることによってパルス幅を調節する役割を行い、これはインバータグループ（ＩＶ７１）とインバータグループ（ＩＶ７２）との間のハーフブレンディングとインバータ（７０２）とインバータ（７０４）との間のハーフブレンディングによって行われる。ここで、インバータグループ（ＩＶ７１、ＩＶ７２）がパルス幅を調節し、インバータ（７０２、７０４）が補助的役割を行われる。
【図面の簡単な説明】
【００５９】
【図１】一般的なデジタルＤＣＣの概念を説明する波形図である。
【図２】本発明による遅延固定ループ装置の望ましい実施例を示すブロック図である。
【図３】図２の第１および第２粗遅延部を例示した回路図である。
【図４】図２の第１および第２微細遅延部を例示した回路図である。
【図５】図２のアップデート強化位相検出器を例示した回路図である。
【図６】図２のループセレクタを例示した回路図である。
【図７】図２のＤＣＣ部の詳細回路図である。
【符号の説明】
【００６０】
１０  クロックバッファ
１２  第１粗遅延部
１４  第１微細遅延部
１６  第２粗遅延部
１８  第２微細遅延部
２０  制御部
２４  位相検出器
２６  アップデート強化位相検出器
２８  アップデートモード発生部
３０  ＤＣＣ部
３２  位相検出器
３４  ループセレクタ
３６  ＤＣＣ位相検出器
３８  ＤＣＣ制御部
４０  出力バッファ
２０２，２０４  シフトレジスタ
２０６，２０８，２１０，２１２，２１４，２１６，２１８，２２０  ＮＡＮＤゲート
３００  インバータ
５００，５０２  遅延部
５０４，５０６  位相検出器
５０８  インバータ
５１０  ＮＡＮＤゲート
５１２  ＡＮＤゲート
６００  ローパスフィルタ
６０２  マルチプレクサ
６０４  ラッチ
６０６，６０８  インバータ
６１０，６１２，６１８  排他的論理和
６１４，６１６  Ｄフリップフロップ
７０２，７０４，７０６，７０８  インバータ
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７  単位ユニットセル
ＤＬ１  第１遅延信号
ＤＬ２  第２遅延信号
ＩＮ１  第１インバータグループ
ＩＮ２  第２インバータグループ
ＩＶ７１，ＩＶ７２  インバータグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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