(57)【要約】【課題】小型で、かつ、大きい電荷保存容量、高い動的範囲、及び高感度を有する固体状態のＣＭＯＳイメージセンサ画素を提供すること。【解決手段】本発明の電荷転送トランジスタは、第１の拡散領域及び第２の拡散領域と、制御信号により、前記第１の拡散領域から第２の拡散領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電位井戸とを備え、前記第１の拡散領域がピンドフォトダイオードであることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の拡散領域及び第２の拡散領域と、
制御信号により、前記第１の拡散領域から第２の拡散領域への電荷転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備え、
前記第１の拡散領域がピンドフォトダイオードであることを特徴とする電荷転送トランジスタ。
【請求項２】
前記電位井戸が、前記ゲートの下部の基板内において、前記第２の拡散領域側に形成されることを特徴とする請求項１に記載の電荷転送トランジスタ。
【請求項３】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドープ領域により実現されることを特徴とする請求項２に記載の電荷転送トランジスタ。
【請求項４】
光電荷を生成又は収集するためのフォトダイオードと、
光電荷センシングノードとして機能するフローティング拡散領域と、
制御信号により、前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する転送ゲートと、
該転送ゲートの下部に統合された電位井戸と
を備えることを特徴とするイメージセンサの画素。
【請求項５】
前記電位井戸が、前記ゲートの下部の基板内において、前記フローティング拡散領域側に形成されることを特徴とする請求項４に記載のイメージセンサの画素。
【請求項６】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドープ領域により実現されることを特徴とする請求項４に記載のイメージセンサの画素。
【請求項７】
光電荷を生成又は収集するフォトダイオードと、
光電荷センシングノードとして機能するフローティング拡散領域と、
制御信号により、前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する転送ゲートと、
該転送ゲートの下部に統合された電位井戸と、
前記フローティング拡散領域をリセットするリセットトランジスタと、
前記フローティング拡散領域の電荷信号を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストランジスタと
を備えることを特徴とするイメージセンサの画素。
【請求項８】
前記電位井戸が、前記ゲートの下部の基板内において、前記フローティング拡散領域側に形成されることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項９】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドープ領域により実現されることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項１０】
センシングノードとして機能するフローティング拡散領域と、
該フローティング拡散領域に並列接続された複数のフォトダイオードと、
制御信号により、前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する複数の転送ゲートと、
該転送ゲートの下部に統合された電位井戸と
を備えることを特徴とするロー共有されたフォトサイト画素。
【請求項１１】
前記電位井戸が、前記ゲートの下部の基板内において、前記フローティング拡散領域側に形成されることを特徴とする請求項１０に記載のロー共有されたフォトサイト画素。
【請求項１２】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドープ領域により実現されることを特徴とする請求項１０に記載のロー共有されたフォトサイト画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い動的範囲ＤＲ及び良好な信号対雑音比ＳＮＲを発生させるために、電荷の井戸容量を高めることによって改善された性能を有する固体イメージセンサ、特に、ＣＭＯＳイメージセンサ画素に関する。
【背景技術】
【０００２】
最近のＣＭＯＳイメージセンサの一般的な画素は、１つのフォトダイオード、更に詳しくは、ピンドフォトダイオードと４つのトランジスタとから構成される。フォトダイオードは、電荷を検出するＦＤノード上に、適切な瞬間に電荷転送トランジスタにより後から転送されるフォト発生した電荷を収集する。しかし、電荷の転送に先立って、ＦＤノードは、リセットトランジスタにより、大体、ターミナルバイアス電圧Ｖｄｄの適切な基準電圧、又はそのレベルに近いバイアスにまずリセットされなければならない。当該リセットは、ＦＤノードに現われる信号に正常に付加されるｋＴＣ雑音を発生させる。したがって、ＦＤノード上の電圧を２回、すなわち、１回目は、電荷転送前に、２回目は、電荷転送後に読み取ることが必要である。このような動作は、相関二重サンプリングＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）と呼ばれ、それは、フォトダイオードから転送された電荷により発生したノード電圧差のセンシングを許容する。ＦＤノードに接続されたゲート、Ｖｄｄに接続された１つのターミナル、及びアドレストランジスタを経由して共通カラムセンスラインに接続された他のターミナルを有するソースフォロワーＳＦトランジスタは、ＦＤノードの電圧センシングを実行する。このような理由から、標準ＣＭＯＳイメージセンサの各画素内において、４つのトランジスタを統合することが必要である。ピンドフォトダイオードを有する４Ｔ画素回路の例が、Ｌｅｅにより、米国特許第５，６２５，２１０号（発明の名称：「Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ  Ｉｎｔｅｇｒａｔｅｄ  ｗｉｔｈ  ａ  Ｐｉｎｎｅｄ  Ｐｈｏｔｏｄｉｏｄｅ」）に記載されている。
【０００３】
現在のＣＭＯＳセンサの設計において、いくつかのフォトダイオードに対する回路は、例えば、Ｇｕｉｄａｓｈによる米国特許第６，６５７，６６５Ｂ１号（発明の名称：「Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ  ｗｉｔｈ  Ｗｉｒｅｄ  Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎｓ  ａｎｄ  Ｓｈａｒｅｄ  Ａｍｐｌｉｆｉｅｒ」）に記載されている。その特許において、２重画素は、同じ回路を共有するセンサイメージアレイの隣接したロー（ｒｏｗ）に位置する２つのフォトダイオードで構成されている。当該共有するフォトダイオードの概念は、図1に示すように、フォトダイオード１つ当たり、ロー方向に２つの金属バスライン、又はカラム方向に２つの金属バスラインのみを有することができる。これは、元々、金属ラインの離隔及び幅が最小画素の大きさを決定するためであり、小型画素の設計には極めて有用である。その共有するフォトダイオード画素回路の動作は、回路１００の単純化した概略図を示す図1から容易に理解することができる。２つのフォトダイオード１０１、１０２は、それぞれ電荷転送トランジスタ１０３、１０４を介してＦＤ電荷検出ノード１１４に接続される。そのノードが、トランジスタ１０５によりＶｄｄノード１０８が示す電圧レベルにリセットされる。Ｖｄｄノード１０８は、Ｖｄｄバスライン１１５に接続される。電荷転送トランジスタ１０３、１０４のゲートは、対応する水平バスライン１１０、１１１を介してバイアスされ、リセットトランジスタ１０５のゲートは、水平バスライン１０９を介してバイアスされる。電荷転送トランジスタ１０３のゲート制御信号Ｔｘ１は、水平バスライン１１０を介して伝達され、電荷転送トランジスタ１０４のゲート制御信号Ｔｘ２は、水平バスライン１１１を介して伝達される。また、リセットトランジスタ１０５のゲート制御信号Ｒｘは、水平バスライン１０９を介して伝達される。ＦＤ電荷検出ノード１１４は、そのノード上の電圧をセンスするソースフォロワー１０６のゲートに接続される。ソースフォロワートランジスタ１０６のターミナルは、Ｖｄｄノード１０８にも接続され、Ｖｄｄカラムバスライン１１５に接続される。ソースフォロワートランジスタ１０６の出力は、アドレストランジスタ１０７を介して共通カラムセンスライン１１３に接続される。水平バスライン１１２は、アドレストランジスタ１０７のバイアスを制御する。アドレストランジスタ１０７のゲート制御信号Ｓｘは、水平バスライン１１２を介して伝達される。図1から分かるように、そこには２つだけの垂直（カラム）ライン、すなわち、Ｖｄｄバスライン１１５及びカラムセンスライン１１３がある。そこには、フォトサイト１つ当たり２つのみの水平ラインもある。
【０００４】
４Ｔ画素の動作の理解を容易にするため、図２に、単純化した素子の断面図を示す。単純化した素子２００は、単一ピンドフォトダイオード２０５と、それに対応する電荷転送トランジスタ及びリセットトランジスタとを備える。ＳＦトランジスタ２０１及びアドレストランジスタ２０２は、それぞれに対応する回路のノードに対する接続を含むように示されている。ＳＦトランジスタ２０１のターミナルは、ターミナルバス２３１に接続される。図２は、単純化した素子２００の電位図表２０６を備え、その電位図表２０６は、電荷リセットの間、フォトダイオード２０５からＦＤ２０３へ、そして、最終的なＮ＋タイプ不純物でドープされたターミナル２０４への電荷転送の流れを例示する。画素は、酸化物２１０が満たされた画素分離トレンチ２０７が形成されたＰ型シリコン基板２１９に形成される。他の酸化物層２１８は、基板からリセットトランジスタのゲート２１２及び電荷転送トランジスタのゲート２１１を隔離する基板２１９の上部において成長する。電荷転送トランジスタ及びリセットトランジスタのゲート２１１、２１２は、要求されたバイアスをそれらに供給する各水平バスライン２１３、２１４に接続される。電荷転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信号Ｔｘ、Ｒｘは、水平バスライン２１３、２１４を介して伝達される。ピンドフォトダイオード２０５は、トレンチ２０７の側壁に沿ってＰ型基板に延長するＰ＋拡散部２０８及びＮ型拡散部２０９により基板２１９に構成される。当業者によく知られているように、更に複雑なドープ形状を用いることも可能である。ゲート２１１を有する電荷転送トランジスタは、ピンドフォトダイオード２０５をフローティング拡散部２０３に接続し、ゲート２１２を有するリセットトランジスタが、フローティング拡散部２０３をＮ＋ドレイン２０４に接続させる。
【０００５】
図２の単純化した素子２００の断面図の下部に位置する電位図表２０６から分かるように、その電位レベルが、上記に示す基板２１９に製造されている各素子に対応し、ピンドフォトダイオード２０５は、電荷転送トランジスタのゲート２１１がオフとなっている間、内部に信号電荷２２１を蓄積する電位井戸を形成する。ゲート２１１のオフ状態は、電位レベル２２２により電位図表２０６内に表示される。その井戸からのオーバーフロー電荷（ブルーミング電流）は、経路２３０を経由し、リセットトランジスタを介してターミナル２０４に直接流れる。電荷転送トランジスタがターンオンするとき、電荷転送トランジスタの下部の電位レベル２２２はレベル２２３に変わり、電荷２２１は、フローティング拡散ノード２０３に流れる。フローティング拡散ノード２０３に伝達された電荷を図面符号２２４で示す。電荷２２４は、フローティング拡散ノード２０３の電位レベル２２５を新たな電位レベル２２６に変化させる。新たな電位レベル２２６は、ＳＦトランジスタ２０１によりセンスされる電圧信号を示す。適切なバイアス、すなわち、ゲート制御信号Ｓｘを、バスライン２１５を介してアドレストランジスタ２０２のゲートに印加するとき、アドレストランジスタ２０２はターンオンし、ＳＦトランジスタ２０１からの電圧信号が画素出力バス２１６に移送される。
【０００６】
リセットトランジスタのゲート２１２に接続されたバスライン２１４に単一リセットパルス２１７を印加することにより、画素がリセットされる。画素のリセットは、リセットトランジスタの下部の電位レベル２２７を新たな電位レベル２２８に変え、その新たな電位レベル２２８は、信号電荷２２４がＮ＋ターミナル２０４に流れるように許容する。当該ターミナルが外部素子の電源により固定され、変わらないＶｄｄ電位レベル２２９にてバイアスされて、全ての電荷２２４がターミナル２０４に転送されるとき、ＦＤノード２０３は、その元々のフローティング拡散ノード２０３の電位レベル２２５を回復する。そのフローティング拡散ノード２０３の電位レベル２２５が、ｋＴＣリセットの雑音のため、Ｖｄｄ電位レベル２２９とほぼ等しくなる。したがって、全ての電位レベル２２５、２２６をサンプリングするために、ＣＤＳ概念を用いることが好ましいが、なぜならば、光発生（ｐｈｏｔｏ  ｇｅｎｅｒａｔｅｄ）信号は、その２つのレベルの差であるためである。
【０００７】
ピンドフォトダイオード２０５に蓄積される電荷量をＦＤノードに転送する過程において、ピンドフォトダイオード２０５に蓄積された電荷量の一部がＦＤノードに伝達されなかった場合には、ピンドフォトダイオード２０５を介して入力されたイメージに対する情報の伝達に歪みが発生したり、雑音が増加する可能性がある。したがって、ピンドフォトダイオード２０５に蓄積された電荷量の大部分はＦＤノードに伝達されることが好ましい。
【０００８】
電位図表２０６に示すように、ＦＤノードの電位が変動する幅は、電源電圧Ｖｄｄにより決定される電位レベル２２９と、ピンドフォトダイオード２０５により決定される電位レベル２２０とによって決定される。ＦＤノードの電位が変動する幅は、大きいほど好ましい。そのためには、ピンドフォトダイオード２０５により決定される電位レベル２２０を更に下げなければならない。しかし、ピンドフォトダイオード２０５により決定される電位レベル２２０を下げると、ピンドフォトダイオード２０５に保存できる電荷量が低減し、それにより、ピンドフォトダイオード２０５に入力される信号の幅は低減し、信号対雑音比ＳＮＲが低減するという問題が発生し得る。
【０００９】
すなわち、ＦＤノードの有することができる電位幅を大きくするためには、ピンドフォトダイオード２０５の電位レベルを下げなければならず、ピンドフォトダイオード２０５の電位レベルを下げれば、ピンドフォトダイオード２０５において十分な電荷が蓄積できなくなる。これを解決するためには、電源電圧Ｖｄｄを増加させれば良いが、この場合、イメージセンサの電力消費の増加という問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、小型画素及び高性能ＣＭＯＳイメージセンサアレイで使用され得る実質的な画素設計を提供することにある。
【課題を解決するための手段】
【００１１】
そこで、上記の目的を達成するための本発明による電荷転送トランジスタは、 第１の拡散領域及び第２の拡散領域と、制御信号により、前記第1の拡散領域から第２の拡散領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電位井戸とを備え、前記第１の拡散領域がピンドフォトダイオードであることを特徴とする。
【００１２】
また、本発明によるイメージセンサの画素は、光電荷を生成又は収集するフォトダイオードと、光電荷センシングノードとして機能するフローティング拡散領域と、制御信号により、前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する転送ゲートと、該転送ゲートの下部に統合された電位井戸とを備える。ここで、イメージセンサの画素は、前記フローティング拡散領域をリセットするリセットトランジスタと、前記フローティング拡散領域の電荷信号を増幅するソースフォロワートランジスタと、該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストランジスタとを備える。
【００１３】
なお、本発明は、ロー共有されたフォトサイト画素に適用が可能であり、センシングノードとして機能するフローティング拡散領域と、該フローティング拡散領域に並列接続された複数のフォトダイオードと、制御信号により、対応する前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する複数の転送ゲートと、該転送ゲートの下部に統合された電位井戸とを備えるロー共有されたフォトサイト画素が提供される。
【００１４】
上記した本発明において、前記電位井戸は、前記ゲートの下部の基板内において、前記フローティング拡散領域側に形成され、前記電位井戸は、前記ゲートの下部の基板内に形成されたドープ領域により実現することができる。
【００１５】
本発明は、転送ゲートの下部の一部に形成された電位井戸を用いてＦＤ電荷検出ノードとインターフェースする。この電位井戸の使用は、フォトダイオードのピンニング電圧をＦＤ電荷検出ノード電圧の最小振幅以上に増加させる。本発明によれば、高い電荷保存容量、高いＤＲ、及び大きいＳＮＲを有し、超小型の画素を有するＣＭＯＳセンサアレイを製造することが可能である。
【００１６】
更に具体的に、本発明は、電荷転送トランジスタのゲートの下部の一部に電位井戸を形成するものであり、これによる電荷転送トランジスタの新たなゲート構造において、ＦＤ電圧スイングがピンニング電圧により制限されず、より低くスイングすることができる。転送電荷トランジスタのゲートの下部の電位井戸が超過電荷を保存し、それをフォトダイオードに逆流できないようにして、転送電荷トランジスタのゲートがターンオフするとき、電荷をＦＤ電荷検出ノードに移送する。そこで、ピンニング電圧が電位井戸のない転送電荷トランジスタのゲートの場合より更に高くすることができる。一層高いピンニング電圧は、結果的にフォトダイオードの井戸容量を更に高めて、より高いＤＲ及びＳＮＲとなる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００１８】
図３は、本発明の一実施形態に係る単純化した素子の断面図を示す。その単純化した素子３００は、単一ピンドフォトダイオード構造３０５と、それに対応する電荷転送トランジスタ及びリセットトランジスタとを含む。ＳＦトランジスタ３０１及びアドレストランジスタ３０２は、対応する回路ノードに対するその接続を含んで概略的に図示する。ＳＦトランジスタ３０１のターミナル３０４が、電源電圧Ｖｄｄを供給するためのバスライン３３１に接続される。単純化した素子３００は、その構造の電位図表３０６も備えており、その電位図表３０６は、電荷リセットの間、フォトダイオード３０５からＦＤノード３０３へ、そして、最終的なターミナル３０４への電荷転送フローを例示している。画素は、Ｐ型シリコン基板３１９にＳＴＩ（Ｓｈａｌｌｏ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって構成されたトレンチ３０７を介して隔離される。トレンチ３０７は、酸化物３１０で満たされる。他の酸化物層３１８が電荷転送トランジスタのゲート３１１及びリセットトランジスタのゲート３１２を基板３１９から隔離させた基板３１９上で成長する。電荷転送トランジスタのゲート３１１及びリセットトランジスタのゲート３１２は、各水平バスライン３１３、３１４に接続され、その要求されたバイアスを当該水平バスライン３１１、３１２に供給する。電荷転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信号Ｔｘ、Ｒｘは、水平バスライン３１３、３１４を介してそれぞれ伝達される。ピンドフォトダイオード３０５は、トレンチ３０７の側壁に沿ってＰ型基板に延長するＰ＋拡散部３０８及びＮ型拡散部３０９により基板３１９に構成される。ゲート３１１を有する電荷転送トランジスタは、ピンドフォトダイオード３０５をＦＤノード３０３に接続させ、ゲート３１２を有するリセットトランジスタは、ＦＤノード３０３をＮ＋ターミナル３０４に接続させる。電荷転送トランジスタは、そのゲート３１１の下部の一部に位置したＮ型注入部３３１を更に備え、そこに電位井戸を形成する。電位井戸は、電荷転送トランジスタのゲート３１１の下部領域の基板３１９内においてＦＤノード３０３側に形成される。
【００１９】
同図は、単純化した素子３００の下部に位置する電位図表３０６を示した図であり、電位レベルが上記に示す基板３１９上に形成されている各素子に対応し、ピンドフォトダイオード３０５は、電荷転送トランジスタのゲート３１１がオフになっている間に、内部に信号電荷３２１を蓄積する電位井戸を形成する。電荷転送トランジスタのゲート３１１のオフ状態が電位レベル３２２により電位図表３０６において表示される。電位井戸からのオーバーフロー電荷（ブルーミング電流）は、経路３３４を経由してターミナル３０４に流れる。電荷転送トランジスタのゲート３１１がターンオンするとき、電荷転送トランジスタのゲート３１１の下部の電位レベル３２２は、電位レベル３２３に変化し、電荷３２１は、Ｎ型不純物がドープされたＦＤノード３０３に流れる。ＦＤノード３０３に伝達された電荷は図面符号３２４で示す。それにより、ＦＤノード３０３の下部の電位レベル３２５が新たな電位レベル３２６に変わる。電位図表３０６から分かるように、電荷３２４がＦＤノード３０３にのみ位置するのではなく、電荷転送トランジスタのゲート３１１の下部の一部に注入部３３１により形成される電位井戸を満たす。注入部３３１により形成された電位井戸を満たした電荷は図面符号３３２で示す。一部の電荷３２４がバリア３２３を越えて分散し得る。電荷転送トランジスタのゲート３１１がターンオフされるとき、ゲート３１１の下部の電位３２３が逆にレベル３２２に変わる。注入部３３１により形成された電位井戸に保存される電荷３３２は、電荷を検出するＦＤノード３０３に流れ、ノード電位を最終レベル３３３に更に下げる。その電位レベル３３３は、電位図表３０６に示したように、レベル３２０より（電位値において）更に低くなり得る。
【００２０】
電位図表３０６から明らかなように、ＦＤノード３０３の電圧スイングは一層高くなり得るし、空いている電位レベル３２０、すなわち、空いているピンドフォトダイオードの電位レベルにより低い側で制限されない。ＦＤノード３０３の電圧スイングは、以前の場合と比べてかなり増加する。結果的に、電荷を検出するＦＤノード３０３の電圧スイング及び電荷保存容量は、適切な妥協案及び最適条件が見つかったとき、増加することができる。そのようにして、画素性能がイメージセンサの電力消費、又はシリコンチップ領域に対する大きな不利益なく、かなり改善することができる。
【００２１】
本発明は、高い電荷保存容量、高いＤＲ、及び大きいＳＮＲを有し、超小型の画素を有するＣＭＯＳセンサアレイを製造することが可能である。
【００２２】
本発明では、より高いＤＲ及び良好なＳＮＲを発生させ、ＦＤノード上においてより高い電圧スイング及び井戸容量を有する新たな画素の良好な実施形態を説明したが、それは、転送ゲートの下部の一部に電位井戸を統合することによって実行され、このような改善点及び新たな内容は例示するためのもので、制限するものではなく、当業者が、前記教示に基づき、修正及び変更を加えることができる。したがって、そのような変化が、添付された請求項に限定されているように、本発明の範囲及び精神内にある、開示された本発明の特定の実施形態からなされ得るものと理解される。
【００２３】
例えば、フローティング拡散領域に並列接続された複数のフォトダイオードと、Ｔｘ信号により、フォトダイオードにおいて単一のフローティング拡散領域への電荷転送を制御する複数の電荷転送トランジスタのゲートとを含むロー共有されたフォトサイト画素で、前記電荷転送トランジスタのゲートの下部に電位井戸が統合される実施形態もまた可能である。
【図面の簡単な説明】
【００２４】
【図１】４つのトランジスタ（４Ｔ）画素原理で動作し、１回路当たり２つのピンドフォトダイオードを有する従来の技術のロー共有された画素回路の単純化された概略図を示した図である。
【図２】蓄積された信号電荷のフローチャートや電位図表を含む従来の技術の画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、及びリセットトランジスタの断面図を示した図である。
【図３】本発明の実施形態に係る蓄積された信号電荷のフローチャートや電位図表を含む画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、及びリセットトランジスタの断面図を示した図である。
【図１】
2007300083.tif 000003
【図２】
2007300083.tif 000004
【図３】
2007300083.tif 000005