(57)【要約】【課題】  画像データ及び制御データを生成するホストコントローラ１と、ＬＣＤコントローラ２Ｎとの間で、効率的なデータ通信を行うことを目的とする。【解決手段】  ２つのデータ通信線５０，５１を介してホストコントローラ１に接続されたＬＣＤコントローラ２Ｎが、データ通信線５１から入力された画像データをＶＲＡＭ２４に書き込むＶＲＡＭアクセス部２３と、ＶＲＡＭ２４内の画像データをＬＣＤ表示装置３へ出力する画像データ出力部２５と、当該携帯情報端末に着脱可能に接続される周辺機器との間で信号入出力を行う周辺機器制御部２９と、ＶＲＡＭアクセス部２３の動作を規定する書込制御データ、及び、周辺機器制御部２９の動作を規定する周辺機器制御データを格納するレジスタ群２７とを備え、書込制御データ及び周辺機器制御データがともにデータ通信線５０を介してホストコントローラ１から入力される。【選択図】  図２
2007141101.tif 000002
【特許請求の範囲】
【請求項１】
画像表示を行う表示装置と、画像データを生成するホストコントローラと、上記表示装置及び上記ホストコントローラ間に介在させる表示コントローラとを備えた携帯情報端末において、
上記ホストコントローラ及び上記表示コントローラが、第１データ通信線及び第２データ通信線により接続され、
上記表示コントローラが、上記第１データ通信線を介して入力される画像データを記憶するビデオＲＡＭと、
ともに上記第２データ通信線を介して入力される書込制御データ及び周辺機器制御データを記憶するレジスタ群と、
上記書込制御データに基づいて、上記画像データの書き込み時に、書き込み先となる上記ビデオＲＡＭのアドレスを生成するＶＲＡＭアクセス部と、
上記周辺機器制御データに基づいて、当該携帯情報端末に着脱可能に接続される周辺機器との間で信号入出力を行う周辺機器制御部とを備えたことを特徴とする携帯情報端末。
【請求項２】
上記ホストコントローラは、一連の画像データの送信に先立って、上記一連の画像データの上記ビデオＲＡＭ上における格納領域を規定する書込制御データを送信し、
上記ＶＲＡＭアクセス部は、各画像データの上記ビデオＲＡＭへの書き込み時に、上記書込制御データに基づいて上記ビデオＲＡＭのアドレスを生成することを特徴とする請求項１に記載の携帯情報端末。
【請求項３】
上記第１データ通信線が、パラレル通信を行うための通信線からなり、上記第２データ通信線が、シリアル通信を行うための通信線からなり、第１データ通信線のビットレートが、第２データ通信線よりも高いことを特徴とする請求項１又は２に記載の携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機などの携帯情報端末に係り、さらに詳しくは、画像表示を行う表示装置と、画像データを生成するホストコントローラとの間に表示コントローラを介在させた携帯情報端末の改良に関する。
【背景技術】
【０００２】
一般に、携帯電話機などの携帯情報端末の表示装置には、液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）が採用されている。この種の液晶ディスプレイは、液晶表示パネル及びドライバ回路などを含む予めモジュール化されたＬＣＤ表示装置として提供され、画像データを生成するホストコントローラとの間にＬＣＤコントローラ（表示コントローラ）を介在させて使用される。ＬＣＤコントローラは、ホストコントローラで生成された画像データを格納するビデオＲＡＭを内蔵し、このビデオＲＡＭ内の画像データを所定のタイミングで読み出して、ＬＣＤ表示装置３へ出力している。
【０００３】
また、最近の携帯電話機では、液晶ディスプレイの大型化や高精細化、描画更新速度の高速化に対応するために、ホストコントローラ内には、ホストプロセッサに加えて、表示プロセッサが導入されている。表示プロセッサは、従来はホストプロセッサが行っていた画像データの生成や転送を高速に実行する表示処理専用の回路であり、ホストプロセッサによる表示系の処理負荷を軽減することによって、携帯電話機全体のパフォーマンスを向上させている。
【０００４】
図１１は、従来の携帯情報端末の要部について一構成例を示したブロック図であり、ホストコントローラ１、ＬＣＤコントローラ２、ＬＣＤ表示装置３、Ｉ／Ｏ（Input/Output）コントローラ４及びデータ記憶部１２，１３が示されている。また、パラレル通信線５１は、ホストコントローラ１及びＬＣＤコントローラ２を接続している唯一のデータ通信線であり、これらのコントローラ間における全てのデータ通信が、パラレル通信線５１を介して行われている。
【０００５】
ホストコントローラ１は、ホストプロセッサ１０及び表示プロセッサ１１により構成される。表示プロセッサ１１は、ホストプロセッサ１０の指示に基づいて、液晶表示パネル３３に表示させる画像データを生成し、パラレル通信線５１を介して、ＬＣＤコントローラ２へ高速転送する。また、ホストプロセッサ１０によって生成されたＬＣＤコントローラ２及びＬＣＤ表示装置３の制御データも、一旦、ホストプロセッサ１０から表示プロセッサ１１へ送られた後、パラレル通信線５１を介して、ＬＣＤコントローラ２へ出力される。
【０００６】
ＬＣＤコントローラ２は、画像データを記憶するビデオＲＡＭ（ＶＲＡＭ）２４と、制御データを記憶するレジスタ群２７を備えている。表示プロセッサ１１から転送される画像データは、通信部２０によって受信され、ＶＲＡＭアクセス部２３によってビデオＲＡＭ２４に書き込まれる。また、ビデオＲＡＭ２４内に保持されている画像データは、所定のタイミングで画像データ出力部２５によって読み出され、ＬＣＤ表示装置３へ出力される。一方、表示プロセッサ１１から出力される制御データは、通信部２０によって受信され、レジスタアクセス部２６によってレジスタ群２７に書き込まれる。このレジスタ群２７内には、制御データとして、書込制御データ、出力制御データ及びＬＣＤ制御データが保持されている。
【０００７】
書込制御データは、ＶＲＡＭアクセス部２３の動作を規定する制御データであり、例えば、書き込みを開始する画素位置、書き込み範囲、書き込み方向などの情報が含まれている。ＶＲＡＭアクセス部２３は、この書込制御データに基づいて、ビデオＲＡＭ２４のアドレスを自動生成し、表示プロセッサ１１から連続して入力される画像データをビデオＲＡＭ２４へ書き込んでいく。このため、書込制御データは、表示プロセッサ１１によって生成され、一連の画像データの転送に先立って、ＬＣＤコントローラ２へ出力される。
【０００８】
出力制御データは、画像データ出力部２５の動作を規定する制御データである。画像データ出力部２５は、この出力制御データに基づいて、ビデオＲＡＭ２４内の画像データをＬＣＤ表示装置３へ出力するタイミングを調整している。
【０００９】
ＬＣＤ制御データは、ＬＣＤ表示装置３内の通信部３１やドライバ回路３２の動作を規定する制御データであり、制御データ出力部２８によってＬＣＤ表示装置３へ送信される。なお、出力制御データ及びＬＣＤ制御データは、ホストプロセッサ１０によって生成され、表示プロセッサ１１を介してＬＣＤコントローラ２へ入力される。
【００１０】
Ｉ／Ｏコントローラ４は、シリアル通信線５０を介して、ホストプロセッサ１０に接続され、ホストプロセッサ１０から出力される周辺機器制御データに基づいて、図示しない周辺機器に対する信号入出力や制御を行っている。この周辺機器には、例えば、ＵＳＢ機器やＳＤカードのように、携帯電話機に対して着脱可能に取り付けられる外部装置だけでなく、携帯電話機内に予め組み込まれている内部装置も含まれる。
【特許文献１】特開２００２−２２１９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した通り、最近の携帯電話機は、ホストコントローラ内に表示プロセッサを導入し、液晶ディスプレイの大型化や高精細化に対応しているが、このような変化に伴って、表示プロセッサ１１からＬＣＤコントローラ２へ転送すべき画像データのデータ量も増大している。このため、ホストコントローラ１及びＬＣＤコントローラ２間における画像データの転送速度の高速化が求められている。
【００１２】
しかしながら、従来の携帯電話機では、パラレル通信線５１が、ホストコントローラ１及びＬＣＤコントローラ２を接続している唯一のデータ通信線であるため、同じパラレル通信線５１を用いて、画像データだけでなく制御データの転送も行わなければならず、制御データの転送によって、画像データの転送速度が低下してしまうという問題があった。
【００１３】
また、従来の携帯情報端末では、パラレル通信線５１を利用した通信に、画像データの転送に好適な方式が採用されており、少ない信号線を用いて画像データの高速転送を実現している。すなわち、一連の画像データを転送する際、ＶＲＡＭアクセス部２３がビデオＲＡＭ２４のアドレスを生成することによって、画像データごとに書き込み先のアドレスを送信することなく、ビデオＲＡＭ２４への書き込みを実現しており、パラレル通信線５１は一般的なメモリインタフェイスと異なりアドレス線を持たない構成になっている。
【００１４】
しかしながら、レジスタ群２７に対する制御データの書き込み動作は、ビデオＲＡＭ２４に対する画像データの書き込みのような連続する記憶領域への書き込み動作ではないことから、書き込み先のアドレス及びデータをともに送信する必要があり、パラレル通信線５１は、制御データの転送に適しておらず、データ転送の効率が悪いという問題があった。また、パラレル通信線５１からレジスタ群２７の読み出しを行う場合、予め読み出し先のレジスタのアドレスを指定した上でデータの読み出しを行うといった手順が必要になり、ホストコントローラ１とＬＣＤコントローラ２の間のデータ転送効率を下げる要因となっていた。
【００１５】
さらに、１回のデータ書き込みに要する時間（ライトサイクル）が、ビデオＲＡＭ２４及びレジスタ群２７で異なっている場合、パラレル通信線５１を介して行われるライトサイクルは、遅い方のライトサイクルを採用するか、あるいは、書き込み先に応じてライトサイクルを異ならせる必要がある。しかしながら、１つのパラレル通信線５１に対し、２つのデータ出力タイミングを使い分ける場合には、表示プロセッサ１１の制御手順あるいは回路構成が複雑になってしまうという問題があった。
【００１６】
また、ホストプロセッサ１０によって生成された制御データであっても、表示プロセッサ１１から転送しなければならず、表示プロセッサ１１のパフォーマンスを低下させてしまうという問題があった。
【００１７】
本発明は、上記の事情に鑑みてなされたものであり、画像データ及び制御データを生成するホストコントローラと、表示コントローラとの間で、効率的なデータ通信を行うことができる携帯情報端末を提供することを目的とする。特に、ホストコントローラの回路構成を複雑化させず、また、ホストコントローラに接続されるデータ信号線の数を増大させることなく、ホストコントローラから表示コントローラへの画像データの転送を高速化させることができる携帯情報端末を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る携帯情報端末は、画像表示を行う表示装置と、画像データを生成するホストコントローラと、上記表示装置及び上記ホストコントローラ間に介在させる表示コントローラとにより構成され、上記ホストコントローラ及び上記表示コントローラが、第１データ通信線及び第２データ通信線によって接続されるとともに、以下のような特徴を有している。
【００１９】
第１の本発明による携帯情報端末は、上記表示コントローラが、上記第１データ通信線を介して入力される画像データを記憶するビデオＲＡＭと、ともに上記第２データ通信線を介して入力される書込制御データ及び周辺機器制御データを記憶するレジスタ群と、上記書込制御データに基づいて、上記画像データの書き込み時に、書き込み先となる上記ビデオＲＡＭのアドレスを生成するＶＲＡＭアクセス部と、上記周辺機器制御データに基づいて、当該携帯情報端末に着脱可能に接続される周辺機器との間で信号入出力を行う周辺機器制御部とを備えて構成される。
【００２０】
ホストコントローラで生成された画像データは、第１データ通信線を介して表示コントローラへ転送され、ホストコントローラで生成された書込制御データ及び周辺機器制御データは、第２データ通信線を介して表示コントローラへ転送される。また、画像データが書き込まれるビデオＲＡＭ上のアドレスは、上記書込制御データに基づいて、表示コントローラ内で生成される。従って、第１データ通信線を介して、ビデオＲＡＭのアドレスや書込制御データを転送する必要がない。このため、ホストコントローラの制御手順および回路構成を複雑化することなく、第１データ通信線を介して行われる画像データの転送を高速化することができる。また、表示コントローラ内に周辺機器制御部を設け、周辺機器制御データの転送に使用される第２データ通信線を用いて、書込制御データも転送しているため、データ通信線の数を増大させることなく、画像データの転送を高速化することができる。
【００２１】
なお、後述するＬＣＤ表示装置３は上記表示装置の一例であり、ＬＣＤコントローラ２Ｎは、上記表示コントローラの一例であり、本発明は、ＬＣＤ表示装置を有する携帯電話機に限定されない。
【００２２】
また、第２の本発明による携帯情報端末は、上記ホストコントローラが、一連の画像データの送信に先立って、上記一連の画像データの上記ビデオＲＡＭ上における格納領域を規定する書込制御データを送信し、上記ＶＲＡＭアクセス部が、各画像データの上記ビデオＲＡＭへの書き込み時に、上記書込制御データに基づいて上記ビデオＲＡＭのアドレスを生成するように構成される。
【００２３】
また、第３の本発明による携帯情報端末は、上記第１データ通信線が、パラレル通信を行うための通信線からなり、上記第２データ通信線が、シリアル通信を行うための通信線からなり、第１データ通信線のビットレートが、第２データ通信線よりも高くなるように構成される。
【発明の効果】
【００２４】
本発明によれば、画像データ及び制御データを生成するホストコントローラと、表示コントローラとの間で、効率的なデータ通信を行うことができる携帯情報端末を提供することができる。特に、画像データの転送速度を低下させることなく、ホストコントローラから表示コントローラへ画像データ及び制御データを同時に転送可能にすることができる携帯情報端末を提供することができる。
【００２５】
また、ホストコントローラの制御手順および回路構成を複雑化させず、かつ、ホストコントローラに接続されるデータ信号線の数を増大させることなく、ホストコントローラから表示コントローラへの画像データの転送を高速化することができる携帯情報端末を提供することができる。
【００２６】
さらに、第１データ通信線からは画像データのみが転送されるようになることから、ホストコントローラが、表示プロセッサ及びホストプロセッサによって構成される場合であれば、画像データを転送しない期間では表示プロセッサの機能を停止させ、ホストコントローラの消費電力を低減することができる携帯情報端末を提供することができる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１．
図１は、本発明の実施の形態１による携帯情報端末の概略構成例を示したブロック図であり、ここでは、携帯情報端末の一例として携帯電話機が示されている。ホストコントローラ１は、プログラム記憶部１３に保持されているプログラムに基づいて動作し、携帯電話機を構成する各ブロックの制御を行っている。無線通信部１４は、図示しない基地局との間で無線通信を行っており、ユーザは、送受話器１７を用いて通話することができる。この様な通話処理や発着信処理は、ホストコントローラ１によって制御される。また、ユーザがキー操作を行った場合、キー操作部１６からの操作信号に基づいて、ホストコントローラ１が予め定められた処理を実行する。また、カメラ部１５により撮影された画像データは、ホストコントローラ１によって画像データ記憶部１２に一旦格納され、ＪＰＥＧ形式など既存の画像圧縮方式にしたがって圧縮された後、フラッシュメモリあるいはＳＤカードなどの不揮発性のメモリに格納される。
【００２８】
さらに、ＬＣＤ表示装置３に画面表示される画像データも、ホストコントローラ１によって生成される。例えば、ホストコントローラ１がＳＤＲＡＭ、フラッシュメモリ、あるいはＳＤカードなどに保持されている画像データを読み出し、この画像データを加工することによって、画面表示すべき画像データが生成される。この様にして生成された画像データは、一旦、ＬＣＤコントローラ２Ｎに蓄積され、所定のタイミングでＬＣＤ表示装置３へ出力される。また、ＬＣＤコントローラ２Ｎは、ホストコントローラ１の指示に基づいて、周辺機器に対する信号入出力や制御も行っている。
【００２９】
図２は、図１の携帯電話機の要部について更に詳細に示したブロック図であり、画面表示に関連する各ブロック、すなわち、ホストコントローラ１、ＬＣＤコントローラ２Ｎ、ＬＣＤ表示装置３、画像データ記憶部１２及びプログラム記憶部１３が示されている。つまり、図１の携帯電話機に内蔵されている表示システムの一構成例を示したブロック図である。
【００３０】
図中のＬＣＤコントローラ２Ｎは、従来のＬＣＤコントローラ２及びＩ／Ｏコントローラ４の機能を統合した半導体デバイスである。このＬＣＤコントローラ２Ｎは、ホストコントローラ１とは異なる半導体デバイスとして与えられ、ホストコントローラ１及びＬＣＤ表示装置３の間に介在させるとともに、ホストコントローラ１及び図示しない周辺機器の間にも介在させるように配置されている。また、ホストコントローラ１及びＬＣＤコントローラ２Ｎ間は、２つのデータ通信線、すなわち、シリアル通信線５０及びパラレル通信線５１によって接続されている。なお、本明細書における半導体デバイスとは、単一の半導体基板上に形成され、プリント基板上へ固着するまでは互いに独立している回路素子を意味するものとする。
【００３１】
シリアル通信線５０は、ホストプロセッサ１０及びＬＣＤコントローラ２Ｎ間においてシリアル通信を行うためのデータ通信線である。ここでは、ホストプロセッサ１０からのクロック信号を伝送するクロック信号線ＳＣＬ（Serial Clock Line）と、データ信号を送受信するためのデータ信号線ＳＤＡ（Serial Data line）で構成され、２線式の通信規格Ｉ２Ｃ（登録商標）が採用されているものとする。
【００３２】
パラレル通信線５１は、表示プロセッサ１１及びＬＣＤコントローラ２Ｎ間においてパラレル通信を行うためのデータ通信線である。ここでは、ＬＣＤコントローラ２Ｎに対するアクセスであることを示すチップセレクト信号線ＣＳと、データ書き込みを示すライト信号線ＷＲＢと、データ読み出しを示すリード信号線ＲＤＢと、複数のデータ信号線Ｄ０〜Ｄ７とによって構成され、８ビットのデータを同時に送受信することができるが、アドレス線は省略されているものとする。
【００３３】
画像データ記憶部１２は、画像データを保持している記憶装置であり、例えば、ホストコントローラ１のクロック信号に同期して動作するＳＤＲＡＭ（Synchronous Dynamic RAM）が用いられる。この画像データは、ホストプロセッサ１０又は表示プロセッサ１１によって読み出され、表示プロセッサ１１において所望の画像処理が行われることにより、ＬＣＤコントローラ２Ｎに蓄積可能な画像データが生成される。なお、画像データとは、静止画像や動作画像を規定しているピクセルデータやベクトルデータ、又は、これらの集合体であるものとする。
【００３４】
プログラム記憶部１３は、プログラムやデータを保持している記憶装置であり、例えば、電気的に書き換え可能な不揮発性の半導体メモリであるフラッシュメモリが用いられる。ホストプロセッサ１０は、プログラム記憶部１３から読み出したプログラムを逐次実行している。また、ホストプロセッサ１０は、表示プロセッサ１１を初期化した後、プログラム記憶部１３から表示プロセッサ１１用のプログラムあるいはマイクロコードを読み出し、表示プロセッサ１１内のメモリに書き込みを行う。
【００３５】
ホストコントローラ１は、ホストプロセッサ１０、表示プロセッサ１１及びタイミング制御部１８により構成される。なお、ホストプロセッサ１０、表示プロセッサ１１及びタイミング制御部１８は、異なる半導体デバイスとして構成することもできるが、一つの半導体デバイスとして構成することもできる。
【００３６】
表示プロセッサ１１は、画像データ記憶部１２から読み出された画像データに基づいて、画面表示させる画像データを生成している。例えば、ＭＰＥＧ４、Ｈ．２６３などの形式でエンコードされた動画像データをフレームごとの画像データに展開するデコード処理や、画像データの拡大処理、縮小処理、回転処理、反転処理、フォーマット変換処理、色空間補正処理、重ね合わせ処理などを行っている。この様にして生成された画像データは、パラレル通信線５１を介して、ＬＣＤコントローラ２Ｎへ高速転送される。その際、表示プロセッサ１１による一連の画像データの転送に先立って、ＶＲＡＭアクセス部２３の動作を規定する書込制御データが、ホストプロセッサ１０からＬＣＤコントローラ２Ｎへ出力される。
【００３７】
ホストプロセッサ１０は、シリアル通信線５０を介して、ＬＣＤコントローラ２Ｎに制御データを出力し、表示プロセッサ１１が行う上記処理を除き、ＬＣＤコントローラ２Ｎ及びＬＣＤ表示装置３に対する様々な制御を行っている。ここでは、ＬＣＤコントローラ２Ｎに対し、ＶＲＡＭアクセス部２３の動作を規定する書込制御データ、画像データ出力部２５の動作を規定する出力制御データ、ＬＣＤ表示装置３の動作を規定するＬＣＤ制御データ、周辺機器制御部２９の動作を規定する周辺機器制御データを出力している。
【００３８】
タイミング制御部１８は、ホストプロセッサ１０及び表示プロセッサ１１によるＬＣＤコントローラ２Ｎへのアクセスタイミングを制御している。ここでは、ホストプロセッサ１０による書込制御データの転送完了後に、表示プロセッサ１１による画像データの転送が行われるように、両者の動作タイミングを調整している。
【００３９】
ＬＣＤコントローラ２Ｎは、表示用通信部２１、制御用通信部２２、ＶＲＡＭアクセス部２３、ビデオＲＡＭ２４、画像データ出力部２５、レジスタアクセス部２６、レジスタ群２７、制御データ出力部２８及び周辺機器制御部２９により構成される。
【００４０】
表示用通信部２１は、パラレル通信線５１に接続され、表示プロセッサ１１との間で画像データの送受信処理を行っている。表示用通信部２１は、パラレル通信線５１を介して受信した画像データをＶＲＡＭアクセス部２３へ出力するとともに、ＶＲＡＭアクセス部２３から入力された画像データをパラレル通信線５１へ送出する。
【００４１】
制御用通信部２２は、シリアル通信線５０に接続され、ホストプロセッサ１０から送出された書込制御データ、出力制御データ、ＬＣＤ制御データ及び周辺機器制御データの受信処理を行っている。これらのデータは、制御用通信部２２からレジスタアクセス部２６へ出力される。
【００４２】
ＶＲＡＭアクセス部２３は、表示用通信部２１が受信した画像データをビデオＲＡＭ２４へ書き込み、また、ビデオＲＡＭ２４から読み出した画像データを表示用通信部２１へ出力する。画像データのデータ書き込みは、レジスタ群２７内の書込制御データに基づいて、一連の画像データをビデオＲＡＭ２４に順次に書き込むことによって行われる。表示プロセッサ１１から転送される一連の画像データは、その画素位置が連続領域を形成していることから、ＶＲＡＭアクセス部２３は、書込制御データに基づいて、書き込み先となるビデオＲＡＭ２４上のアドレスを生成し、画像データの高速書き込みを行っている。この書込制御データは、例えば、画像データのフォーマットや、ビデオＲＡＭ２４への書き込みを開始する画素位置、書き込み方向、書き込み範囲、書き込み禁止許可などの情報からなる。
【００４３】
ビデオＲＡＭ２４は、画像データを書き換え可能に記憶する半導体記憶装置であり、表示用通信部２１の受信した画像データがＶＲＡＭアクセス部２３の指定する画素位置に対応づけて格納される。このビデオＲＡＭ２４内に格納されている画像データは、画像データ出力部２５によって読み出され、ＬＣＤ表示装置３へ出力される。なお、ビデオＲＡＭは、書き込み時のオーバーヘッドを低減するための入力バッファが設けられており、平均書き込み速度はレジスタ群２７よりも速い。
【００４４】
画像データ出力部２５は、データ通信線５３を介して、ＬＣＤ表示装置３に接続されており、レジスタ群２７内の出力制御データに基づいて、ビデオＲＡＭ２４から読み出した画像データを加工するとともに、レジスタ群２７内の出力制御データに基づくタイミングにて、加工後の画像データをデータ通信線５３へ出力している。この出力制御データには、例えば、画像データのカラーパレット、転送速度、フォーマット、水平垂直信号の出力タイミング、画素データの出力タイミングなどの情報が含まれている。また、データ通信線５３による画像データの伝送には、ＲＧＢ６６６のパラレル通信や、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動伝送）方式が採用され、例えば、毎秒６０フレームのフレームレートで画像データが転送される。
【００４５】
レジスタ群２７は、制御データを保持する複数のレジスタで構成される書き換え可能な半導体記憶装置であり、レジスタアクセス部２６は、制御用通信部２２が受信した制御データをレジスタ群２７に書き込み、また、レジスタ群２７から読み出した制御データを制御用通信部２２へ出力する。すなわち、シリアル通信線５０を介してホストプロセッサ１０から入力された書込制御データ、出力制御データ、ＬＣＤ制御データ及び周辺機器制御データは、レジスタアクセス部２６によって、レジスタ群２７内のいずれかのレジスタに書き込まれる。
【００４６】
制御データ出力部２８は、データ通信線５２を介して、ＬＣＤ表示装置３に接続されており、レジスタ群２７内のＬＣＤ制御データをＬＣＤ表示装置３へ出力している。このＬＣＤ制御データには、データ通信線５３を介してＬＣＤ表示装置３へ入力される画像データを除く様々な制御情報が含まれている。例えば、画像データの転送速度やフォーマット情報、水平垂直信号の出力タイミング、画素データの出力タイミングなどの情報や、ＬＣＤ表示装置３内のドライバ回路３２の電圧制御、ガンマ補正などの情報が含まれており、これらの情報がＬＣＤ表示装置３へ出力される。
【００４７】
周辺機器制御部２９は、周辺機器制御データに基づいて、図示しない周辺機器に対する信号入出力や制御を行っており、例えば、ＵＳＢトランシーバ、信号レベルを変換するレベルシフタとしての機能を有している。つまり、図１１に示した従来の携帯電話機におけるＩ／Ｏコントローラ４に相当する。なお、この周辺機器制御部２９が対象とする周辺機器には、ＵＳＢ機器やＳＤカードのように着脱可能に取り付けられる外部装置だけでなく、携帯電話機内に予め組み込まれている内部装置も含まれる。
【００４８】
ＬＣＤ表示装置３は、ＬＣＤコントローラ２ＮのビデオＲＡＭ２４から転送される画像データを画面表示する表示装置である。このＬＣＤ表示装置３は、データ通信線５３を介して画像データを受信する通信部３１と、受信した画像データに基づいて液晶表示パネル３３を駆動するドライバ回路３２と、表示画面を有する液晶表示パネル３３によって構成される。なお、通信部３１及びドライバ回路３２は、異なる半導体デバイスとして構成することもできるが、一つの半導体デバイスとして構成することもできる。
【００４９】
通信部３１及びドライバ回路３２は、データ通信線５２を介して入力されるＬＣＤ制御データに基づいて動作している。また、通信部３１は、ＬＣＤコントローラ２Ｎから画像データを正しく受信できなかった場合、受信エラーを通知する制御信号として、インタラプト信号（割り込み信号）を生成し、ＬＣＤコントローラ２Ｎ或いはホストコントローラ１へ出力する。
【００５０】
図３は、図２のレジスタアクセス部２６及びレジスタ群２７について更に詳細な構成例を示したブロック図である。
【００５１】
レジスタ群２７は、２以上のレジスタ７１及びＲＡ（Read Address）レジスタ７２によって構成され、いずれもシリアル通信線５０を介してホストプロセッサ１０からアクセスされる。レジスタ７１には、書込制御データ、出力制御データ、ＬＣＤ制御データ及び周辺機器制御データが格納されている。一方、ＲＡレジスタ７２は、レジスタ７１内に保持されている制御データを読み出す際、読み出し対象となるレジスタのアドレス（リードアドレス）を予め書き込んでおくレジスタである。
【００５２】
レジスタアクセス部２６は、入力バッファ６１、アドレスデコーダ６４及びセレクタ６５からなる。入力バッファ６１は、制御用通信部２２からのデータ書き込み要求を一時格納している。この入力バッファ６１は、アドレス記憶部６２及びデータ記憶部６３からなり、書き込み先となるレジスタアドレスがアドレス記憶部６２に格納され、書き込むべきデータがデータ記憶部６３に格納される。
【００５３】
アドレスデコーダ６４は、レジスタ群２７内のレジスタを指定するレジスタアドレスをデコードしている。書き込み時には、アドレス記憶部６２内のレジスタアドレスをデコードしている。セレクタ６５は、上記デコード結果に基づいて、レジスタ群２７を構成するレジスタのいずれか一つを選択する。この様にして選択されたレジスタに対して、データ記憶部６３内のデータの書き込みが行われる。
【００５４】
図４のステップＳ１０１〜Ｓ１０４は、図３のレジスタアクセス部２６における動作の一例を示したフローチャートであり、レジスタ群２７に対するデータ書き込み（ライト）時の処理手順が示されている。まず、入力バッファ６１は、シリアル通信線５０を介してホストプロセッサ１０から入力されるレジスタアドレス及びデータをそれぞれアドレス記憶部６２及びデータ記憶部６３に蓄積する。（ステップＳ１０１）。
【００５５】
次に、アドレス記憶部６２内のレジスタアドレスがアドレスデコーダ６４へ出力され、データ記憶部６３内のデータがセレクタ６５へ出力される。アドレスデコーダ６４は、このレジスタアドレスをデコードし、デコード結果をセレクタ６５へ出力する（ステップＳ１０２）。セレクタ６５は、このデコード結果に基づいて、書き込み先となるレジスタを選択し、当該レジスタにデータ記憶部６３のデータを書き込む（ステップＳ１０３，Ｓ１０４）。
【００５６】
図５のステップＳ２０１〜Ｓ２０４は、図３のレジスタアクセス部２６における動作の一例を示したフローチャートであり、レジスタ群２７からのデータ読み出し（リード）時の処理手順が示されている。
【００５７】
まず、ホストコントローラ１によって、レジスタ群２７内のＲＡレジスタ７２に、読み出し対象となるレジスタのアドレス（リードアドレス）が書き込まれる（ステップＳ２０１，Ｓ２０２）。次に、ホストプロセッサ１１から制御用通信部２２へレジスタ群２７の読出し要求が入力されるとＲＡレジスタ７２によって指定されたアドレスのレジスタ内に保持されている制御データが読み出される（ステップＳ２０３）。そして、ＲＡレジスタ７２内に記憶されているレジスタのアドレス（リードアドレス）とレジスタから読み出されたデータが、シリアル通信線５０を介して、ホストプロセッサ１０へ出力される（ステップＳ２０４）。
【００５８】
図６のステップＳ３０１〜Ｓ３０５は、図２のホストコントローラ１における画像データの送出動作の一例を示したフローチャートであり、表示プロセッサ１１の動作タイミングが、ホストプロセッサ１０によって制御されている場合の例が示されている。
【００５９】
まず、ホストプロセッサ１０が、シリアル通信線５０に書込制御データを送出し、ＬＣＤコントローラ２Ｎのレジスタ群２７に書き込む（ステップＳ３０１）。この書込制御データには、画像データのフォーマット情報と、ビデオＲＡＭ２４に対する書き込み許可の情報と、画像データの書き込み時にアドレスを生成するために必要な情報とが含まれている。書込制御データの送出が完了すると、ホストプロセッサ１０からタイミング制御部１８へ画像データ送信許可が通知され、表示プロセッサ１１が、画像データの生成を開始する（ステップＳ３０２）。
【００６０】
次に、表示プロセッサ１１は、生成した画像データをパラレル通信線５１に順次に送出し、ＬＣＤコントローラ２ＮのビデオＲＡＭ２４に書き込む（ステップＳ３０３）。このとき、ビデオＲＡＭ２４内の書き込み先アドレスは、書込制御データに基づいて、ＶＲＡＭアクセス部２４が生成している。画像データの送出は、全ての画像データが送出されるまで繰り返される（ステップＳ３０４）。
【００６１】
全ての画像データの送出が完了すれば、タイミング制御部１８が、画像データの転送完了をホストプロセッサ１０に通知する。ホストプロセッサ１０は、当該転送完了の通知に基づいて、シリアル通信線５０に書込制御データを再び送出し、ＬＣＤコントローラ２Ｎのレジスタ群２７に書き込む（ステップＳ３０５）。この書込制御データには、ビデオＲＡＭ２４に対する書き込み禁止の情報が含まれている。
【００６２】
図７は、パラレル通信線５１を介して行われるホストコントローラ１及びＬＣＤコントローラ２Ｎ間のデータ通信の一例を示したタイミングチャートであり、ホストコントローラ１から画像データを送出する場合の様子が示されている。表示プロセッサ１１で生成された画像データは、データ信号線Ｄ０〜Ｄ７へ順次に出力され、ＬＣＤコントローラ２Ｎへ転送される。表示用通信部２１では、表示プロセッサ１１からのチップセレクト信号ＣＳとライト信号ＷＲＢに基づいて、データ信号線Ｄ０〜Ｄ７の信号レベルが取り込まれ、画像データが順次に受信される。
【００６３】
図８は、シリアル通信線５０を介して行われるホストコントローラ１及びＬＣＤコントローラ２Ｎ間のデータ通信の一例を示したタイミングチャートである。図中の（ａ）には、ホストプロセッサ１０によるレジスタ群２７へのデータ書き込みの動作が示され、図中の（ｂ）には、ホストプロセッサ１０によるレジスタ群２７からのデータ読み出しの動作が示されている。
【００６４】
レジスタ書き込みでは、まず、クロック信号線ＳＣＬが高レベルの時に、ホストプロセッサ１０が、データ信号線ＳＤＡを高レベルから低レベルへ変化させ、シリアル通信線５０をアクティブにする（スタート条件）。次に、レジスタアクセスを示す７ビットのスレーブアドレスがデータ信号線ＳＤＡへ出力されることにより、制御用通信部２２は、レジスタ群２７に対するアクセスが開始されたことを認識する。このスレーブアドレスに続く次のデータ信号（８クロック目）が低レベルであれば、制御用通信部２２は、上記アクセスがレジスタライトであると認識する。
【００６５】
続く９クロック目に、制御用通信部２２が、ＡＣＫ信号（アクノリッジ信号）を出力すれば、書き込み対象となるレジスタアドレスと、書き込むべきデータとが、ホストプロセッサ１０によってデータ信号線ＳＤＡに１ビットずつ順次に出力される。制御用通信部２２では、クロック信号線ＳＣＬに基づいて、上記レジスタアドレス及びデータが受信され、レジスタアクセス部２６によってレジスタ群２７へ書き込まれる。アドレス及びデータは、それぞれ８ビットの情報として入力され、データの入力後の９クロック目に制御用通信部２２からＡＣＫ信号が出力され、クロック信号線ＳＣＬが高レベルである時に、ホストプロセッサ１０が、データ信号線ＳＤＡを低レベルから高レベルに変化させると、制御用通信部２２は、レジスタ群２７に対するアクセスが終了したことを認識し（エンド条件）、書き込みが終了する。
【００６６】
レジスタ読み出しの場合、ホストプロセッサ１０は、上記のレジスタ書き込み動作にしたがってシリアル通信線５０を介してＬＣＤコントローラ２ＮのＲＡレジスタ７２に読み出し対象となるレジスタのアドレス（リードアドレス）を書き込む。次に、レジスタ書き込みの場合と同様に、レジスタ群２７に対するアクセスを開始し、７ビットのスレーブアドレスに続く次のデータ信号（８クロック目）が高レベルであれば、制御用通信部２２は、上記アクセスがレジスタリードであると認識する。
【００６７】
続く９クロック目に、制御用通信部２２が、ＡＣＫ信号（アクノリッジ信号）を出力し、続けて、リードアドレスを８ビットの情報としてデータ信号線ＳＤＡへ出力する。続く９クロック目にホストプロセッサ１０がＡＣＫ信号を出力すれば、リードアドレスに基づいて、レジスタ群２７から読み出されたデータが、制御用通信部２２によりデータ信号線ＳＤＡへ出力される。８ビットのデータが出力された後の９クロック目にホストプロセッサ１０からから非ＡＣＫ信号が出力され、クロック信号線ＳＣＬが高レベルである時に、ホストプロセッサ１０が、データ信号線ＳＤＡを低レベルから高レベルに変化させると、制御用通信部２２は、レジスタ群２７に対するアクセスが終了したことを認識し（エンド条件）、読み出しが終了する。
【００６８】
本実施の形態によれば、ホストコントローラ１で生成される画像データは、パラレル通信線５１を介してＬＣＤコントローラ２Ｎへ転送され、この画像データが書き込まれるビデオＲＡＭ２４上のアドレスは、書込制御データに基づいて、ＬＣＤコントローラ２Ｎ内のＶＲＡＭアクセス部２３によって生成される。一方、ホストコントローラ１で生成される書込制御データ及び周辺機器制御データは、シリアル通信線５０を介してＬＣＤコントローラ２Ｎへ転送される。
【００６９】
このため、ＬＣＤコントローラ２Ｎへ画像データを転送する際、パラレル通信線５１を介して、ビデオＲＡＭ２４のアドレスや書込制御データを転送する必要がなく、表示プロセッサ１１の制御手順および回路構成を複雑化することなく、パラレル通信線５１を介して行われる画像データの転送を高速化することができる。特に、ＬＣＤコントローラ２Ｎにおいて、ビデオＲＡＭ２４への書き込みサイクルが、レジスタ群２７への書き込みサイクルよりも短い場合に、表示プロセッサ１１からビデオＲＡＭ２４への画像データの転送を容易に高速化することができる。
【００７０】
また、ＬＣＤコントローラ２Ｎ内に周辺機器制御部２９を設け、周辺機器制御データの転送に使用されるシリアル通信線５０を用いて、書込制御データを転送することによって、ホストコントローラ１が有するデータ通信線の数を増大させることなく、画像データの転送を高速化することができる。
【００７１】
なお、本実施の形態では、ＬＣＤコントローラ２Ｎに対し、画像データがパラレル通信線５１を介して入力され、ＬＣＤ表示装置３を含む周辺機器の制御データがシリアル通信線５０を介して入力される場合の例について説明したが、本発明はこれに限られるものではない。例えば、画像データがシリアル通信線５０を介して入力され、制御データがパラレル通信線５１を介して入力されるものにも適用することができる。また、２つのデータ通信線５０，５１がいずれもパラレル通信線、又は、いずれもシリアル通信線である場合にも適用することができる。
【００７２】
さらに、本実施の形態では、表示プロセッサ１１がＬＣＤコントローラ２Ｎへ１フレーム分の画像データを転送終了後に、タイミング制御部１８がホストプロセッサ１１へ画像データ転送完了を通知するとしたが、本発明はこれに限られるものではない。例えば、タイミング制御部１８内に、表示プロセッサ１１が画像データ送信中か否かを示すビットを含むレジスタを設け、ホストプロセッサ１０が同レジスタをポーリングすることによって、表示プロセッサ１１による画像データ転送が完了したかどうかを確認する構成にしてもよい。
【００７３】
実施の形態２．
実施の形態１では、表示プロセッサ１１の動作タイミングがホストプロセッサ１０によって制御されている場合の例について説明した。これに対し、本実施の形態では、ホストプロセッサ１０及び表示プロセッサ１１が、独自のタイミングで動作している場合について説明する。
【００７４】
図９は、図２のホストコントローラ１における画像データの送信動作の一例を示したシーケンス図である。ホストプロセッサ１０は、シリアル通信線５０へ書込制御データを出力する際、タイミング制御部１８に対し、書込制御データの送信要求信号を出力する。タイミング制御部１８は、表示プロセッサ１１によるＬＣＤコントローラ２Ｎへのアクセス状況に基づいて、ホストプロセッサ１０からＬＣＤコントローラ２Ｎへ書込制御データを送信可能かを判定する。
【００７５】
ホストプロセッサ１０は、タイミング制御部１８から送信許可信号を受信すると、シリアル通信線５０を介して、ＬＣＤコントローラ２Ｎへ書込制御データを送信する。この書込制御データの送信が完了すると、ホストプロセッサ１０は、送信完了通知信号をタイミング制御部１８へ出力する。タイミング制御部１８はホストプロセッサ１０から送信完了通知信号を受信すると、ホストコントローラへＡＣＫ信号（応答信号）を返し、一連のＬＣＤコントローラ２Ｎへの書込制御データの送信処理が終了する。
【００７６】
一方、表示プロセッサ１１は、画像データ記憶部１２内の画像データを読み出し、ビデオＲＡＭ２４へ書き込む画像データを生成している。表示プロセッサ１１は、生成した画像データをＬＣＤコントローラ２Ｎへ送信する際、タイミング制御部１８に対し、画像データの送信要求信号を出力する。このとき、ホストプロセッサ１０による書込制御データの送信完了前であれば、タイミング制御部１８は、表示プロセッサ１１へ送信拒絶信号を返信し、画像データの送信を許可しない。
【００７７】
書込制御データの送信完了後に、表示プロセッサ１１が、画像データの送信要求信号を出力すれば、タイミング制御部１８は、表示プロセッサ１１がＬＣＤコントローラ２Ｎへ画像データを送信可能と判定し、表示プロセッサ１１に対し、送信許可信号を返信する。表示プロセッサ１１は、タイミング制御部１８から送信許可信号を受信すると、パラレル通信線５１を介して、ＬＣＤコントローラ２Ｎへの画像データの送信を開始する。この画像データの送信が完了すると、表示プロセッサ１１が、タイミング制御部１８へ送信完了通知信号を出力し、この送信完了通知信号を受信したタイミング制御部１８から表示プロセッサ１１へＡＣＫ信号が返され、一連のＬＣＤコントローラ２Ｎへの画像データの送信処理が終了する。
【００７８】
本実施の形態によれば、タイミング制御部１８が、ホストプロセッサ１０による書込制御データの送信と、表示プロセッサ１１による画像データの送信のタイミングを制御している。このため、ホストプロセッサ１０及び表示プロセッサ１１が、独立したタイミングで動作している場合であっても、ＬＣＤコントローラ２Ｎに対し、書込制御データの送信完了後に、画像データを送信することができる。
【００７９】
実施の形態３．
実施の形態１及び２では、ホストコントローラ１及びＬＣＤコントローラ２Ｎ間における画像データの送受信が、パラレル通信線５１を介して行われる場合の例について説明した。これに対し、本実施の形態では、ホストコントローラ１による画像データの送信にはパラレル通信線５１を用い、ホストコントローラ１による画像データの受信にはシリアル通信線５０を用いる場合について説明する。
【００８０】
図１０は、本発明の実施の形態２による携帯情報端末の要部について一構成例を示したブロック図であり、図２と比較すれば、ＬＣＤコントローラ２Ｎ内において、ＶＲＡＭアクセス部２３が、表示用通信部２１及び制御用通信部２２に接続されている点で異なる。さらに、シリアル通信線５０に２線式の通信規格Ｉ２Ｃ（登録商標）が採用されている場合、制御用通信部２２には、レジスタ群２７アクセス用のスレーブアドレスとＶＲＡＭ２４アクセス用のスレーブアドレスとが用意されており、ホストプロセッサ１０から受信したスレーブアドレスによって、レジスタ群２７へのアクセスかＶＲＡＭ２４へのアクセスかの判定が行われる。
【００８１】
この携帯情報端末では、ホストコントローラ１による画像データの書き込みは、上記実施の形態の場合と同様、パラレル通信線５１を介して行われるが、画像データの読み出しは、シリアル通信線５０を介して行われる。つまり、ＶＲＡＭアクセス部２３によって読み出されたビデオＲＡＭ２４内の画像データは、制御用通信部２２へ出力され、シリアル通信線５０を介して、ホストプロセッサ１０へ出力される。
【００８２】
ＬＣＤ表示装置３を用いて画像表示を行う場合、ホストコントローラ１からビデオＲＡＭ２４へ画像データの書き込みが行われており、通常、ホストコントローラ１がビデオＲＡＭ２４内の画像データを読み出す必要はない。しかしながら、例えば、携帯情報端末の設計時には、デバッグ作業のために、ビデオＲＡＭ２４内の任意の画像データを読み出すことが必要になる場合がある。このような画像データの読み出しをシリアル通信線５０を介して行うことによって、パラレル通信線５１をＬＣＤコントローラ２Ｎに対する画像データの書き込み専用にすることができる。これによって、表示プロセッサ１１の制御手順及び回路構成を簡略化することが可能になり、ホストコントローラ１からＬＣＤコントローラ２Ｎへの画像データの転送を更に高速化することができる。
【００８３】
また、デバッグ時に、ホストコントローラ１及びＬＣＤコントローラ２Ｎ間のデータ通信線５０又は５１に外部機器を接続し、その伝送データを監視する場合にも、パラレル通信線５１よりもマルチ・マスター・バスに対応したＩ２Ｃインタフェイスなどのシリアル通信線５０を使用した方が、外部機器の接続および外部機器からのＶＲＡＭ２４の読み出しが容易である。このため、ビデオＲＡＭ２４から読み出された画像データをシリアル通信線５０へ出力する方が、デバッグ作業にも好適である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１による携帯電話機の概略構成例を示したブロック図である。
【図２】図１の携帯電話機の要部について更に詳細に示したブロック図である。
【図３】図２のレジスタアクセス部２６及びレジスタ群２７について更に詳細な構成例を示したブロック図である。
【図４】図３のレジスタアクセス部２６におけるデータ書き込み動作の一例を示したフローチャートである。
【図５】図３のレジスタアクセス部２６におけるデータ読み出し動作の一例を示したフローチャートである。
【図６】図２のホストコントローラ１における画像データの送信動作の一例を示したフローチャートである。
【図７】パラレル通信線５１を介して行われるデータ通信の一例を示したタイミングチャートである。
【図８】シリアル通信線５０を介して行われるデータ通信の一例を示したタイミングチャートである。
【図９】図２のホストコントローラ１における画像データの送信動作の一例を示したシーケンス図である。
【図１０】本発明の実施の形態３による携帯情報端末の要部について一構成例を示したブロック図である。
【図１１】従来の携帯情報端末の要部について一構成例を示したブロック図である。
【符号の説明】
【００８５】
１      ホストコントローラ
２Ｎ    ＬＣＤコントローラ
３      ＬＣＤ表示装置
１０    ホストプロセッサ
１１    表示プロセッサ
１２    画像データ記憶部
１３    プログラム記憶部
１４    無線通信部
１５    カメラ部
１６    キー操作部
１７    送受話器
１８    タイミング制御部
１９    アナログ制御部
２１    表示用通信部
２２    制御用通信部
２３    ＶＲＡＭアクセス部
２４    ビデオＲＡＭ
２５    画像データ出力部
２６    レジスタアクセス部
２７    レジスタ群
２８    制御データ出力部
２９    周辺機器制御部
３１    通信部
３２    ドライバ回路
３３    液晶表示パネル
５０〜５３    データ通信線
６１    入力バッファ
６２    アドレス記憶部
６３    データ記憶部
６４    アドレスデコーダ
６５    セレクタ
７１    レジスタ
７２    ＲＡレジスタ
ＭＣＬＫ    内部クロック信号
ＣＳ      チップセレクト信号線
ＲＳＰ    セレクト信号線
ＳＣＬ    クロック信号線
ＳＤＡ    データ信号線
ＷＲＢ    ライト信号
ＲＤＢ    リード信号
【図１】
2007141101.tif 000003
【図２】
2007141101.tif 000004
【図３】
2007141101.tif 000005
【図４】
2007141101.tif 000006
【図５】
2007141101.tif 000007
【図６】
2007141101.tif 000008
【図７】
2007141101.tif 000009
【図８】
2007141101.tif 000010
【図９】
2007141101.tif 000011
【図１０】
2007141101.tif 000012
【図１１】
2007141101.tif 000013