(57)【要約】【課題】ユニットセルを利用して機能回路ブロックなどをレイアウトする際に、配線効率の向上を図ることが可能な半導体集積回路のユニットセル、およびユニットセルを使用した配線方法および配線プログラムを提供すること。【解決手段】ユニットセル２には、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃが、セル辺からＸ方向へ基本セル幅ＢＣＷごとに存在するグリッドを基準として形成される。入力信号端子ＡＴ２ないしＤＴ２、出力信号端子ＹＴ２は、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃ外に、配線接続部を少なくとも一つ備えるように配置される。これにより、補助電源配線用領域ＴＡ２ｃに信号配線以外の配線を配線することが可能となる。ユニットセルをマトリクス状に配置して機能回路ブロック２０を構成すると、機能回路ブロック２０をＹ方向に貫いて、補助電源配線用領域が、基本セル幅ＢＣＷのピッチで形成される。【選択図】図３
2007273762.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルにおいて、
上位の配線層に配線される信号配線と接続可能な配線接続部を少なくとも一つ備える入出力端子と、
前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ形成される上層配線用領域とを備え、
前記入出力端子は、少なくとも一つの前記配線接続部が前記上層配線用領域の領域外に存在するように配置されることを特徴とするユニットセル。
【請求項２】
前記上層配線用領域は、
前記入出力端子が形成される配線層の上位の配線層における、該上層配線用領域の範囲内に、前記第１電源配線と接続される第２電源配線が配線される領域であることを特徴とする請求項１に記載のユニットセル。
【請求項３】
前記上層配線用領域が生成される配線層は、前記第２方向に配線が行われる配線層であって、前記入出力端子が形成される配線層の直近上位の配線層であることを特徴とする請求項２に記載のユニットセル。
【請求項４】
前記配線接続部は、
前記第１方向の前記信号配線の配線幅と配線間隔とによって定まる配線ピッチと、前記第２方向の前記信号配線の前記配線ピッチとの交点であって、配線層間を接続するビアを形成することが可能な部位であることを特徴とする請求項１に記載のユニットセル。
【請求項５】
前記所定位置は、
前記ユニットセルの前記第２方向のセル辺を基準として、前記第１方向へ所定ピッチごとに存在する位置であることを特徴とする請求項１に記載のユニットセル。
【請求項６】
前記所定ピッチの値は、予め定められる基本セル幅と同等とされることを特徴とする請求項５に記載のユニットセル。
【請求項７】
前記ユニットセルの前記第１方向のセル幅は、前記基本セル幅の整数倍の値とされることを特徴とする請求項６に記載のユニットセル。
【請求項８】
前記基本セル幅は、前記信号配線の配線幅と配線間隔とによって定まる配線ピッチの整数倍の値であることを特徴する請求項６に記載のユニットセル。
【請求項９】
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線方法において、
前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、
入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、前記上層配線用領域の領域外に存在するように、前記入出力端子を配置するステップと
を備えることを特徴とする自動配置配線方法。
【請求項１０】
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線プログラムにおいて、
前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、
入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、前記上層配線用領域の領域外に存在するように、前記入出力端子を配置するステップと
を備えることを特徴とする自動配置配線プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のレイアウトにおける基本単位を構成するユニットセル、更にこのユニットセルを使用した配線方法および配線プログラムに関するものであり、特に、ゲートアレイ方式やスタンダードセル方式の半導体集積回路装置に使用されるユニットセル、そしてこのユニットセルを使用した配線方法および配線プログラムに関するものである。
【背景技術】
【０００２】
従来より、ユニットセルをマトリクス状に配置して構成した機能回路ブロックを、配置するゲートアレイ方式やスタンダードセル方式等の半導体集積回路装置がある。スタンダードセル方式では図５に示すように、各種のユニットセル（図５における矩形形状の各領域）をマトリクス状に配置することで、機能回路ブロック１２０が構成される。
【０００３】
各ユニットセルの最下層の第１メタル配線層には、ユニットセルをＸ方向に貫いて帯状の電源配線が形成されている。よってユニットセルの配置が行われ、機能回路ブロック１２０が構成されると、隣接するユニットセル間で互いに電源端子が接触して、いわゆるパワーレールと呼ばれるＸ方向の帯状の電源配線１０３が第１メタル配線層に配線される。また図５の機能回路ブロック１２０では、第２メタル配線層はＹ方向、第３メタル配線層はＸ方向、第４メタル配線層はＹ方向にそれぞれ配線が行われるとする。
【０００４】
ここで、電源配線１０３に電流が集中することを防止するための補助電源配線を配線する場合を説明する。補助電源配線は、機能回路ブロック１２０をＹ方向に貫いて電源配線１０３の上層に配線され、電源配線１０３と接続される。
【０００５】
ここで例えば、ユニットセルのセル枠上には、第１メタル配線層の信号端子が形成されない場合には、Ｙ方向のセル枠上の第２メタル配線層に、補助電源配線を配線する方法が考えられる。第２メタル配線層の補助電源配線によって、第１メタル配線層の信号端子が隠されてしまう事態が生じないためである。しかし、機能回路ブロック１２０を構成する各々のユニットセルのＸ方向の幅は、互いに相関を有しない値である。すると、セル枠のＸ座標を揃えてユニットセルを敷き詰めることができない。よって、機能回路ブロック１２０をＹ方向へ貫いて、セル枠を配置することができない。すると、セル枠を用いて、機能回路ブロック１２０をＹ方向へ貫く補助電源配線を第２メタル配線層に形成することができない。
【０００６】
また図５の補助電源配線１０４に示すように、Ｙ方向のセル枠以外の部分に、機能回路ブロック１２０をＹ方向に貫く補助電源配線を形成する方法が考えられる。しかしこの場合には、補助電源配線１０４を第２メタル配線層には配線せずに、さらに上層の第４メタル配線層へ迂回させて配線する必要があった。補助電源配線１０４を第２メタル配線層に形成すると、第１メタル配線層の信号端子が隠されてしまう結果、信号端子から信号配線を引き出せなくなる事態が生じうるためである。
【０００７】
尚、上記の関連技術として特許文献１および２が開示されている。
【特許文献１】特開平９−１５４２７５号公報
【特許文献２】特開平１０−３２３０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１メタル配線層に配線される電源配線１０３と、第４メタル配線層に配線される補助電源配線１０４との交差部には、第２メタル配線層、第３メタル配線層および各メタル配線層をつなぐビアが積み上がるスタックビアが存在する。そして、当該スタックビアを有する各ユニットセルにおいては、ユニットセル内のランダムなＸ座標の位置に、スタックビアが形成されることになる。すると、第２メタル配線層に形成される信号配線や、第３メタル配線層に形成される各種配線が、スタックビアにより阻害されることにより、配線効率が低下するため問題である。また、補助電源配線１０４が第２メタル配線層に配線される場合には、補助電源配線１０４によって信号配線が阻害されるため論理セルの配線が行えず、その結果集積度が低下するので問題である。
【０００９】
また、スタックビアによる信号配線の妨害を少なくするために、補助電源配線１０４を減少させることが考えられる。しかし補助電源配線１０４を減少させると、補助電源配線４同士のピッチが広がることにより、電源配線１０３の集中電流を緩和することが出来なくなる。するとエレクトロマイグレーションや、電圧降下などの特性劣化が生じるため問題である。  
【００１０】
また補助電源配線１０４同士のピッチを広げるためには、電源配線１０３の許容電流量を増加させるために電源配線１０３の配線幅を太くする必要がある。すると配線幅の増加に伴ってユニットセルのＹ方向の高さが高くなる結果、集積度の低下を招くため問題である。
【００１１】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、ユニットセルを利用して機能回路ブロックあるいは半導体集積回路装置をレイアウトする際に、配線効率の向上を図ることが可能な半導体集積回路のユニットセル、およびユニットセルを使用した配線方法および配線プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明におけるユニットセルでは、半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルにおいて、上位の配線層に配線される信号配線と接続可能な配線接続部を少なくとも一つ備える入出力端子と、第１方向と直交する第２方向にユニットセルを貫いて、第１方向の所定位置に少なくとも一つ形成される上層配線用領域とを備え、入出力端子は、少なくとも一つの配線接続部が上層配線用領域の領域外に存在するように配置されることを特徴とする。
【００１３】
ユニットセルは、半導体集積回路装置のレイアウトにおける矩形状の基本単位である。ユニットセルは、各種の論理回路ごとに複数種類が存在する。ユニットセルには、ユニットセルを第１方向に貫いてなる帯状の電源端子が形成されている。よってユニットセルのレイアウト配置を行うことにより、電源端子同士が接続することで、第１方向に第１電源配線が形成される。
【００１４】
入出力端子は、配線接続部を少なくとも一つ備える。配線接続部は、入出力端子と、入出力端子の上位の配線層に配線される信号配線との接続を可能とする部分である。上層配線用領域は、第１方向と直交する第２方向にユニットセルを貫いて形成される。上層配線用領域は、ユニットセルの第１方向の所定位置に、少なくとも一つ形成される。入出力端子は、少なくとも一つの配線接続部が上層配線用領域の領域外に存在するように配置される。
【００１５】
また本発明における自動配置配線方法では、半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線方法において、第１方向と直交する第２方向にユニットセルを貫いて、第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、上層配線用領域の領域外に存在するように、入出力端子を配置するステップとを備えることを特徴とする。
【００１６】
また本発明における自動配置配線プログラムでは、半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線プログラムにおいて、第１方向と直交する第２方向にユニットセルを貫いて、第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、上層配線用領域の領域外に存在するように、入出力端子を配置するステップとを備えることを特徴とする。
【００１７】
上層配線用領域を形成するステップでは、第１方向と直交する第２方向にユニットセルを貫いて、第１方向の所定位置に少なくとも一つ備えられる上層配線用領域が形成される。入出力端子を配置するステップでは、入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、上層配線用領域の領域外に存在するように、入出力端子が配置される。
【００１８】
作用を説明する。入出力端子の各々は、上層配線用領域の領域外に、少なくとも一つの配線接続部を備えている。すると、上層配線用領域の領域外の配線接続部から、必ず信号配線を引き出すことが可能となる。これにより、上層配線用領域に信号配線を配線する必要がなくなるため、上層配線用領域に信号配線以外の配線を配線することが可能となる。すなわち上層配線用領域は、信号配線の必要の無い領域である。
【００１９】
また上層配線用領域は、ユニットセルにおける、第１方向の所定位置に形成される。よって、複数のユニットセルを配置して機能ブロックを構成する場合に、第２方向に互いに接するユニットセル間では、上層配線用領域が同一の第２方向の配線グリッド上に位置し、上層配線用領域同士が互いに接することになる。すると、機能ブロックを第２方向に貫いて、帯状の上層配線用領域が形成されることになる。よって、信号配線の必要の無い領域が一定間隔で発生する。すると、信号配線とその他の配線とが分離されるため、信号配線を妨げる事無く、その他の配線を配線することが可能になる。これにより、信号配線が阻害され、配線効率が低下する事態が発生することを防止することができる。
【発明の効果】
【００２０】
本発明によれば、信号配線の必要がなく信号配線以外の配線を形成することが可能な領域を、所定のピッチでユニットセルに発生させることができる。よって、信号配線とその他の配線とが分離されるため、信号配線を妨げる事無く、その他の配線を配線することが可能になる。これにより、信号配線が阻害され、配線効率が低下する事態が発生することを防止することができる。
【発明を実施するための最良の形態】
【００２１】
半導体集積回路装置は、計算機等を用いた自動配置配線装置によって設計されることが行われている。自動配置配線方式については、代表的なものとしてスタンダードセル（標準セル）方式がある。スタンダードセル方式では、まず基本ゲートや使用頻度の高い論理回路のパターンを予めユニットセルとしてセルライブラリに登録する。そして、半導体集積回路装置のネットリストに基づき、ユニットセルの配置とセル間の多層配線が行われることで、自動配置設計が完了する。
【００２２】
本発明の実施形態を、図１ないし図４を用いて説明する。本実施形態に係るユニットセルでは、セルライブラリに登録される全てのユニットセルのセル幅が、基本セル幅ＢＣＷの整数倍に統一されていることを特徴とする。ここで例えば、基本セル幅ＢＣＷよりも狭いセル幅で構成可能なユニットセル（例えばインバータなどの簡略な論理回路）は、基本セル幅ＢＣＷに合わせてセル幅を広げて構成される。また基本セル幅ＢＣＷの値は、Ｙ方向の配線の配線幅と配線間隔により定まるピッチであるグリッド幅を基本として、グリッド幅の整数倍の値とされる。
【００２３】
図１は本発明に基づいた２入力ＮＡＮＤ回路のユニットセル１のレイアウト図である。ユニットセル１は、１組のＰ型拡散領域３４とＮ型拡散領域３５を２本のポリシリコンゲート３６、３７が分割することにより、２本のポリシリコンゲート３６、３７で挟まれた領域を共通のソースあるいはドレイン領域として、２つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを構成している。
【００２４】
入力信号端子ＡＴ１およびＢＴ１、出力信号端子ＹＴ１、電源端子ＶＤＤ１およびＶＳＳ１が、第１メタル配線層Ｍ１によって形成される。電源端子ＶＤＤ１、ＶＳＳ１は、Ｎ型及びＰ型ウェル領域への電源電位および接地電位を供給するための接続端子である。そして後述するように、ユニットセル１がマトリクス状に配置されたときに、隣接するユニットセル間において電源端子ＶＤＤ１およびＶＳＳ１が互いに接触することにより、帯状の電源配線が形成される。そして図示していないが、Ｙ方向の配線が第２メタル配線層Ｍ２および第４メタル配線層Ｍ４で行われ、Ｘ方向の配線が第３メタル配線層Ｍ３で行われる。そして第１メタル配線層Ｍ１によって形成される入力信号端子ＡＴ１などの各種端子は、これらの上層の配線層とビアを介して接続される。
【００２５】
ユニットセル１には、Ｘ軸と平行に伸びるグリッドである水平グリッドＸ１ないしＸ５が、グリッド幅ＧＷＸで配置されている。グリッド幅ＧＷＸは、Ｙ方向の配線の配線幅と配線間隔により定まるピッチである。またユニットセル１のセル幅ＣＷ１は、基本セル幅ＢＣＷとされる。ここで基本セル幅ＢＣＷは、グリッド幅ＧＷＸの整数倍（４倍）の値を有する。
【００２６】
また水平グリッドＸ１ないしＸ５によって、ユニットセル１のセル枠を構成するセル辺の位置が定められる。セル辺ＣＥ１ａは水平グリッドＸ１の位置とされ、セル辺ＣＥ１ｂは水平グリッドＸ５の位置とされる。また水平グリッドＸ１ないしＸ５によって、入力信号端子ＡＴ１およびＢＴ１、出力信号端子ＹＴ１のＸ軸方向の位置が定められる。
【００２７】
また、Ｘ軸と平行に伸びるグリッドである垂直グリッドＹ１ないしＹ１０が、グリッド幅ＧＷＹで配置されている。グリッド幅ＧＷＹは、Ｘ方向の配線の配線幅と配線間隔により定まるピッチである。そして垂直グリッドＹ１ないしＹ１０によって、ユニットセル１のＹ軸方向の寸法であるセル高さＣＨ、および各種端子のＹ軸方向の位置が定められる。ここでセル高さＣＨは、グリッド幅ＧＷＹの整数倍（９倍）の値とされる。そしてＸ軸方向に配置される他の全てのユニットセルのセル高さも、同一のセル高さＣＨに統一される。
【００２８】
また本実施形態に係るユニットセルでは、セル辺を基準として、Ｘ方向へ基本セル幅ＢＣＷごとに、補助電源配線用領域を備えることを特徴とする。各入出力信号端子は、各入出力信号端子の配線接続部の少なくとも１つが補助電源配線用領域の領域外に存在するような位置に配置される。すなわち補助電源配線用領域によって、入出力信号端子の配置位置が制限される。また補助電源配線用領域は、後述するように、信号配線の必要の無い領域である。よって補助電源配線用領域には、補助電源配線を配線することが可能である。
【００２９】
図２に、ユニットセル１の第１メタル配線層Ｍ１を表示した図を示す。ユニットセル１には、補助電源配線用領域ＴＡ１ａおよびＴＡ１ｂが備えられる。補助電源配線用領域ＴＡ１ａは、ユニットセル１のＹ方向のセル辺ＣＥ１ａに接するように、Ｙ方向にユニットセル１を貫いて形成される。また補助電源配線用領域ＴＡ１ｂは、セル辺ＣＥ１ａからＸ方向へ基本セル幅ＢＣＷのピッチで移動した位置であるセル辺ＣＥ２ａに接するように形成される。補助電源配線用領域ＴＡ１ａおよびＴＡ１ｂは、共に、配線幅と配線間隔とによって定まる配線通過が可能な幅の１／２の値の幅ＴＷ１を有して、Ｙ方向に帯状に形成される。
【００３０】
配線接続部は、上層配線とのビアが形成される部位である。入力信号端子ＡＴ１は、水平グリッドＸ４と垂直グリッドＹ４との交点に配線接続部を一つ備える。また入力信号端子ＢＴ１は、水平グリッドＸ２と垂直グリッドＹ５との交点に配線接続部を一つ備える。また出力信号端子ＹＴ１は、水平グリッドＸ３と垂直グリッドＹ３ないしＹ７との交点、および水平グリッドＸ４と垂直グリッドＹ３との交点に、配線接続部を合計６つ備える。ここで、入力信号端子ＡＴ１、ＢＴ１および出力信号端子ＹＴ１は、補助電源配線用領域ＴＡ１ａおよびＴＡ１ｂの領域外に、配線接続部を少なくとも一つ備えている。
【００３１】
図３は、本発明に基づいた４入力ＮＡＮＤ回路のユニットセル２における、第１メタル配線層Ｍ１を表示したレイアウト図である。ユニットセル２のセル幅ＣＷ２は、基本セル幅ＢＣＷの整数倍（２倍）の値である。ユニットセル２には、水平グリッドＸ１ないしＸ９が、グリッド幅ＧＷＸで配置されている。またユニットセル２のセル高さは、ユニットセル１と同等のセル高さＣＨとされる。
【００３２】
ユニットセル２には、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃが備えられる。補助電源配線用領域ＴＡ２ａは、ユニットセル２のセル辺ＣＥ２ａに接するように形成される。また補助電源配線用領域ＴＡ２ｃは、セル辺ＣＥ２ａからＸ方向へ基本セル幅ＢＣＷのピッチで移動した位置である水平グリッドＸ５を中心線として形成される。また補助電源配線用領域ＴＡ２ｂは、水平グリッドＸ５からＸ方向へ基本セル幅ＢＣＷのピッチで移動した位置であるセル辺ＣＥ２ｂに接するように形成される。このように補助電源配線用領域は、セル辺を基準として、Ｘ方向へ基本セル幅ＢＣＷごとに存在するグリッドを基準として形成される。また補助電源配線用領域ＴＡ２ｃの幅は、グリッド幅ＧＷＸと等しくされる。
【００３３】
入力信号端子ＡＴ２は、水平グリッドＸ８と垂直グリッドＹ４との交点に配線接続部を一つ備える。入力信号端子ＢＴ２は、水平グリッドＸ６と垂直グリッドＹ５との交点に配線接続部を一つ備える。入力信号端子ＣＴ２は、水平グリッドＸ４と垂直グリッドＹ４との交点に配線接続部を一つ備える。入力信号端子ＤＴ２は、水平グリッドＸ２と垂直グリッドＹ５との交点に配線接続部を一つ備える。これらの入力信号端子ＡＴ２ないしＤＴ２は、配線接続部を１つしか有さないため、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃの領域外に配置される。これにより入力信号端子ＡＴ２ないしＤＴ２は、補助電源配線用領域ＴＡ２ａないしＴＡ２ｃ外に、配線接続部を少なくとも一つ備えることが可能となる。
【００３４】
また出力信号端子ＹＴ２は、水平グリッドＸ８と垂直グリッドＹ３との交点、水平グリッドＸ７と垂直グリッドＹ３ないしＹ７との交点、垂直グリッドＹ７と水平グリッドＸ３ないしＸ６との交点に、配線接続部を１０個備える。ここで、水平グリッドＸ５と垂直グリッドＹ７との交点に存在する配線接続部は、補助電源配線用領域ＴＡ２ｃの領域内に存在する。しかし、出力信号端子ＹＴ２の残りの９個の配線接続部は、補助電源配線用領域ＴＡ２ｃの領域外に存在している。よって、これら９個の配線接続部の何れか一つを用いることで、補助電源配線用領域ＴＡ２ｃに信号配線を形成することなく、出力信号端子ＹＴ２から信号配線を引き出すことができる。これにより、補助電源配線用領域ＴＡ２ｃに信号配線を配線する必要がなくなるため、補助電源配線用領域ＴＡ２ｃに信号配線以外の配線を配線することが可能となる。
【００３５】
本発明に係るユニットセルの作用を、図４を用いて説明する。図４に、６つのユニットセル１Ａないし１Ｆをマトリクス状に配置して構成した、機能回路ブロック２０のレイアウト図を示す。ユニットセル１Ａないし１Ｆは、前述したように、ユニットセルをＸ方向に貫く帯状の電源端子を第１メタル配線層Ｍ１に備える。よってユニットセルの配置が行われ、機能回路ブロック２０が構成されると、隣接するユニットセル間で互いに電源端子が接触して、Ｘ方向の帯状の電源配線１１が第１メタル配線層に配線される。
【００３６】
ユニットセル１Ａないし１Ｄのセル幅は基本セル幅ＢＣＷであり、ユニットセル１Ｅのセル幅は基本セル幅ＢＣＷの２倍であり、ユニットセル１Ｆのセル幅は基本セル幅ＢＣＷの３倍であるとする。またユニットセル１Ａないし１Ｆのセル高さは全て同一である。前述したようにユニットセル１Ａないし１Ｆの各々は、Ｙ方向のセル辺を基準として、基本セル幅ＢＣＷのピッチで、補助電源配線用領域を備えている。よって、ユニットセルをマトリクス状に配置して機能回路ブロック２０を構成すると、補助電源配線用領域が同一の水平グリッドＢＸ１ないしＢＸ４上に位置し、補助電源配線用領域同士が互いに接することになる。これにより、水平グリッドＢＸ１ないしＢＸ４上に、機能回路ブロック２０をＹ方向に貫いて、帯状の補助電源配線用領域ＴＡ２０ａないしＴＡ２０ｄが形成される。すなわち、機能回路ブロック２０をＹ方向に貫いてなる信号配線の必要のない領域が、第２メタル配線層Ｍ２に、基本セル幅ＢＣＷのピッチで形成される。
【００３７】
補助電源配線用領域ＴＡ２０ｂおよびＴＡ２０ｃと電源配線１１との交点には、接地電位を供給する電源配線１１同士が接続されるようにビアが形成される。また、電源電位を供給する電源配線１１同士が接続されるようにビアが形成される。そして第２メタル配線層Ｍ２では、補助電源配線用領域ＴＡ２０ｂおよびＴＡ２０ｃの領域内には補助電源配線ＰＷ１ａおよびＰＷ１ｂが配線され、当該領域外には各種信号配線が配線される。
【００３８】
これにより、第２メタル配線層Ｍ２の補助電源配線用領域に補助電源配線が形成され、補助電源配線用領域以外の領域に信号配線が形成される。すなわち、水平グリッドＢＸ１ないしＢＸ４に補助電源配線が配線され、その他の水平グリッドに各種信号配線が配線されることで、補助電源配線と信号配線とが分離されることになるため、信号配線を妨げる事無く補助電源配線を配線することが可能になる。
【００３９】
ここで補助電源配線ＰＷ１ａおよびＰＷ１ｂは、電源配線１１に電流が集中することを防止するための配線である。すなわち、ユニットセルが連続して配置されると、その配置されたユニットセルで消費する電流の総和が電源配線１１に流れる。この電流が多いと、エレクトロマイグレーションや電圧降下の原因になる。よってＹ方向に補助電源配線ＰＷ１ａおよびＰＷ１ｂを形成する事により、電源配線１１に流れる電流を電源補助線間に存在する回路の消費電流に限ることができ、電流が集中することを防止できる。
【００４０】
以上説明したように本実施形態に係るユニットセル２では、第２メタル配線層Ｍ２に、信号配線の必要の無い領域、すなわち補助電源配線が可能な領域を基本セル幅ＢＣＷのピッチで形成することができる。すると、補助電源配線と信号配線とが分離されるため、信号配線を妨げる事無く、補助電源配線を配線することが可能になる。よって配線効率が低下する事態が発生することを防止できる。
【００４１】
またこれにより、Ｙ方向に配線が行われる配線層であって、入出力端子が形成される配線層の直近上位の配線層である第２メタル配線層Ｍ２に、補助電源配線を配線することが可能となる。すると、補助電源配線を上層の第４メタル配線層Ｍ４へ迂回させて配線する場合に比して、補助電源配線のスタックビアを減らすことができるため、第３メタル配線層Ｍ３での信号配線を阻害することが無くなり、配線効率を上げることができる。
【００４２】
またこれにより、補助電源配線を、ユニットセルのセル幅である基本セル幅ＢＣＷごとに配線することが可能となる。よって、電源配線１１に電流が集中し、エレクトロマイグレーションによる不良発生や電圧降下などの特性劣化が生じるおそれを防止できる。  また電源配線１１に電流が集中することを防止できるため、第１電源配線の配線幅を太くする必要がない。するとユニットセル１Ａないし１ＦのＹ方向のセル高さＣＨを高くする必要がなくなるため、各ユニットセルの小型化を図ることができる。
【００４３】
また補助電源配線を、ユニットセルのセル幅である基本セル幅ＢＣＷごとに配線することにより、ユニットセルのセル辺上に補助電源配線を配線することが可能となる。すると、セル辺上に信号配線を配線しない領域がある場合においては、当該領域に補助電源配線を配線することで、当該領域を有効活用することができる。よって、回路面積の増大を防止することが可能となる。
【００４４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。図１および図２のユニットセル１では、セル辺のグリッドと入出力信号端子のグリッドとは共通の水平グリッドＸ１ないしＸ５が用いられるとしたが、この形態に限られない。セル辺のグリッドと入出力信号端子のグリッドとが、Ｘ方向に１／２グリッド分オフセットした形態であってもよい。図１および図２のユニットセル１では、セル辺と入出力信号端子とのグリッドが同一であるため、セル辺ＣＥ１ａおよびＣＥ１ｂの上に入出力信号端子を形成すると、当該入出力信号端子がセル辺を超えて外側へ存在することになる。よってセル辺ＣＥ１ａおよびＣＥ１ｂの上の入出力信号端子のグリッドには、入出力信号端子を形成する事が出来ない。しかしセル辺と入出力信号端子とのグリッドに１／２グリッド分のオフセットがある場合には、全ての入出力信号端子のグリッドに、信号端子を形成する事が出来る。そしてこの場合においても、基本セル幅ＢＣＷのピッチで補助電源配線用領域を作ることで、信号配線を妨げる事無く、補助電源配線を第２メタル配線層Ｍ２に配線することが可能になる。
【００４５】
また本実施形態では、電源配線１１を第１メタル配線層Ｍ１を用いて配線し、Ｙ方向の配線が偶数目のメタル配線層（第２メタル配線層Ｍ２および第４メタル配線層Ｍ４）で行われ、Ｘ方向の配線が奇数目のメタル配線層（第３メタル配線層Ｍ３）で行われる構造で説明したが、この形態に限られない。Ｙ方向の配線を奇数目のメタル配線層で行い、Ｘ方向の配線を偶数目のメタル配線層で行ってもよいことは言うまでもない。また電源配線１１を、第２メタル配線層Ｍ２やその他のメタル配線層に形成してもよいことは言うまでもない。例えば、Ｘ方向の電源配線１１を第２メタル配線層Ｍ２を用いて配線し、Ｙ方向の補助電源配線を第３メタル配線層Ｍ３を用いて配線する形態としてもよい。
【００４６】
またユニットセルを６つマトリクス状に配置して構成した機能回路ブロック２０について説明したが、この形態に限られない。より多数のユニットセルをマトリクス状に配置する場合においても、本発明を適用することができることは言うまでもない。
【００４７】
なお、補助電源配線用領域ＴＡ１ａ、ＴＡ１ｂ、ＴＡ２ａないしＴＡ２ｃ、ＴＡ２０ａないしＴＡ２０ｄは上層配線用領域の一例、補助電源配線ＰＷ１ａおよびＰＷ１ｂは第２電源配線の一例、グリッド幅ＧＷＸは配線ピッチの一例、Ｘ方向は第１方向の一例、Ｙ方向は第２方向のそれぞれ一例である。
【００４８】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルにおいて、上位の配線層に配線される信号配線と接続可能な配線接続部を少なくとも一つ備える入出力端子と、前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ形成される上層配線用領域とを備え、前記入出力端子は、少なくとも一つの前記配線接続部が前記上層配線用領域の領域外に存在するように配置されることを特徴とするユニットセル。
（付記２）
前記上層配線用領域は、前記入出力端子が形成される配線層の上位の配線層における、該上層配線用領域の範囲内に、前記第１電源配線と接続される第２電源配線が配線される領域であることを特徴とする付記１に記載のユニットセル。
（付記３）
前記上層配線用領域が生成される配線層は、前記第２方向に配線が行われる配線層であって、前記入出力端子が形成される配線層の直近上位の配線層であることを特徴とする付記２に記載のユニットセル。
（付記４）
前記配線接続部は、前記第１方向の前記信号配線の配線幅と配線間隔とによって定まる配線ピッチと、前記第２方向の前記信号配線の前記配線ピッチとの交点であって、配線層間を接続するビアを形成することが可能な部位であることを特徴とする付記１に記載のユニットセル。
（付記５）
前記所定位置は、前記ユニットセルの前記第２方向のセル辺を基準として、前記第１方向へ所定ピッチごとに存在する位置であることを特徴とする付記１に記載のユニットセル。
（付記６）
前記所定ピッチの値は、予め定められる基本セル幅と同等とされることを特徴とする付記５に記載のユニットセル。
（付記７）
前記ユニットセルの前記第１方向のセル幅は、前記基本セル幅の整数倍の値とされることを特徴とする付記６に記載のユニットセル。
（付記８）
前記基本セル幅は、前記信号配線の配線幅と配線間隔とによって定まる配線ピッチの整数倍の値であることを特徴する付記６に記載のユニットセル。
（付記９）
前記第２方向の前記セル辺に接して配置される前記上層配線用領域の有する幅は、前記第２方向の前記セル辺に接さない前記上層配線用領域の有する幅の半分であることを特徴とする付記５に記載のユニットセル。
（付記１０）
前記第２方向の前記セル辺と接しないで配置される前記上層配線用領域の幅は、前記信号配線の配線幅と配線間隔とによって定まる配線ピッチ以上の値であることを特徴とする付記５に記載のユニットセル。
（付記１１）
前記第２方向の前記セル辺に接して配置される前記上層配線用領域の幅は、前記信号配線の配線幅と配線間隔とによって定まる配線ピッチの１／２以上の値であることを特徴とする付記５に記載のユニットセル。
（付記１２）
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線方法において、前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、前記上層配線用領域の領域外に存在するように、前記入出力端子を配置するステップとを備えることを特徴とする自動配置配線方法。
（付記１３）
半導体集積回路装置のレイアウトにおける矩形状の基本単位を構成し、レイアウト配置により第１方向に第１電源配線が配線されるユニットセルを用いた自動配置配線プログラムにおいて、前記第１方向と直交する第２方向に前記ユニットセルを貫いて、前記第１方向の所定位置に少なくとも一つ備えられる上層配線用領域を形成するステップと、入出力端子に備えられる、上位の配線層に配線される信号配線と接続可能な配線接続部の少なくとも一つが、前記上層配線用領域の領域外に存在するように、前記入出力端子を配置するステップとを備えることを特徴とする自動配置配線プログラム。
【図面の簡単な説明】
【００４９】
【図１】ユニットセル１のレイアウト図
【図２】ユニットセル１の第１メタル配線層Ｍ１を表示した図
【図３】ユニットセル２の第１メタル配線層Ｍ１を表示した図
【図４】機能回路ブロック２０のレイアウト図
【図５】従来技術における機能回路ブロック１２０のレイアウト図
【符号の説明】
【００５０】
１、２、１Ａないし１Ｆ  ユニットセル
ＡＴ１、ＢＴ１、ＡＴ２ないしＤＴ２  入力信号端子
ＢＣＷ  基本セル幅
ＣＥ１ａ、ＣＥ１ｂ、ＣＥ２ａ、ＣＥ２ｂ  セル辺
ＣＨ  セル高さ
ＧＷＸ、ＧＷＹ  グリッド幅
Ｍ１  第１メタル配線層
Ｍ２  第２メタル配線層
Ｍ４  第４メタル配線層
ＰＷ１ａおよびＰＷ１ｂ  補助電源配線
ＴＡ１ａ、ＴＡ１ｂ、ＴＡ２ａないしＴＡ２ｃ、ＴＡ２０ａないしＴＡ２０ｄ  補助電源配線用領域
Ｘ１ないしＸ９  水平グリッド
Ｙ１ないしＹ１０  垂直グリッド
ＹＴ１、ＹＴ２  出力信号端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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