(57)【要約】【課題】III-Ｖ族窒化物半導体からなるデバイス構造の結晶性を損なうことなく、該デバイス構造を支持する厚膜半導体層の膜厚を十分に大きくできるようにする。【解決手段】半導体装置におけるデバイス構造体２０は、それぞれがIII-Ｖ族窒化物半導体からなり、第１半導体層１１、発光層１２及び第２半導体層１３を有している。第２半導体層１３における発光層１２の反対側の面上には、厚さが約１００μｍと比較的に厚く、且つ結晶欠陥密度がデバイス構造体２０を構成する各半導体層１１、１２、１３よりも大きい、ｎ型窒化ガリウムからなる第３半導体層１４が接合されて形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
III-Ｖ族窒化物半導体からなる第１導電型の第１半導体層、III-Ｖ族窒化物半導体からなる活性層及びIII-Ｖ族窒化物半導体からなる第２導電型の第２半導体層と、
前記第２半導体層側に形成され、結晶欠陥密度が前記第１半導体層及び第２半導体層よりも大きい第３半導体層とを備え、
前記第３半導体層は、前記第１半導体層及び第２半導体層よりも結晶欠陥密度が大きくなるように形成され、且つ前記第３半導体層は表面に凹凸状を有していることを特徴とする半導体装置。
【請求項２】
前記活性層は、前記第１半導体層及び第２半導体層と異なるアンドープ又は不純物がドープされた他の半導体層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層及び第２半導体層は絶縁性基板の上に順次形成され、前記第３半導体層は前記第２半導体層の上に形成され、前記第１半導体層の一部は、前記第２半導体層及び第３半導体層から露出していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁性基板は、サファイア、酸化マグネシウム、酸化亜鉛、酸化リチウムガリウム又は酸化リチウムアルミニウムからなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層及び第２半導体層は導電性基板の上に順次形成され、前記第３半導体層は前記第２半導体層の上に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記導電性基板は、炭化シリコン、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、酸化亜鉛又は金属からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
III-Ｖ族窒化物半導体からなる第１導電型の第１半導体層、III-Ｖ族窒化物半導体からなる活性層及びIII-Ｖ族窒化物半導体からなる第２導電型の第２半導体層とを順次形成する第１の工程と、
前記第２半導体層の上に、結晶欠陥密度が前記第２半導体層よりも大きい第３半導体層を形成する第２の工程とを備え、
前記第３半導体層はその表面に凹凸状を有するように形成されていることを特徴する半導体装置の製造方法。
【請求項８】
前記第１の工程は、前記第１半導体層と第２半導体層との間に、アンドープ又は不純物がドープされた他の半導体層として前記活性層を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の工程において、前記第１半導体層を基板の上に形成し、
前記第２の工程よりも後に、前記基板を前記第１半導体層から分離する第３の工程をさらに備えていることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記基板は、サファイア、炭化シリコン、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、酸化マグネシウム、酸化亜鉛、酸化リチウムガリウム又は酸化リチウムアルミニウムからなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の工程と前記第３の工程との間に、前記第３半導体層の上面に該第３半導体層を支持する支持基板を貼り合わせる工程をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記支持基板は、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム又は金属からなることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の工程は、前記基板の前記第１半導体層からの分離を研磨法によって行なうことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１４】
前記基板は、その禁制帯幅が前記第１半導体層の禁制帯幅よりも大きい材料からなり、前記第３の工程は、前記基板における前記第１半導体層の反対側の面から前記第１半導体層に対して照射光を照射する工程を含み、
前記照射光のエネルギーは、前記基板の禁制帯幅よりも小さく且つ前記第１半導体層の禁制帯幅よりも大きいことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１５】
前記照射光は、パルス状に発振するレーザ光であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記照射光は、水銀ランプの輝線であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第３の工程は、前記基板を加熱する工程を含むことを特徴とする請求項１４〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第３の工程において、前記照射光は、前記基板の面内をスキャンするように照射することを特徴とする請求項１４〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第２の工程よりも後に、
前記第２半導体層及び第３半導体層に対して、前記第１半導体層を選択的に露出するようにエッチングする第３の工程をさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２０】
前記第１半導体層及び第２半導体層は、有機金属気相成長法又は分子線エピタキシ法により形成することを特徴とする請求項７〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第３半導体層は、ハイドライド気相成長法により形成することを特徴とする請求項７〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記第３半導体層は、前記第１半導体層及び第２半導体層の形成温度と異なる温度で形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第３半導体層は、前記第１半導体層及び第２半導体層の形成温度よりも低い温度で形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短波長発光ダイオード素子又は短波長半導体レーザ素子等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
III-Ｖ族窒化物半導体からなる半導体材料は、広い禁制帯幅を持つという特徴を生かして、発光デバイス、すなわち、青色、緑色又は白色という可視領域光を発光可能な発光ダイオード素子や短波長半導体レーザ素子に応用することができる。また、広い禁制帯幅を有し且つ電子の飽和ドリフト速度が大きいという特徴から、高周波デバイス又は高出力デバイス等の電子デバイス用材料としても期待されている。
【０００３】
なかでも、発光ダイオード素子は、大型ディスプレイ装置及び交通信号機等で既に実用化されており、さらに、青色光又は紫外光により蛍光材料を励起することで白色光を発光する白色発光ダイオード素子は、電球又は蛍光灯と置き換わり、照明器具に応用が可能であるためその期待は大きい。また、半導体レーザ素子についても、より大容量の光ディスク装置向けを中心に、サンプル出荷及び少量生産のレベルにまで達している。
【０００４】
窒化物半導体のうち窒化ガリウム（ＧａＮ）を主な組成とする、いわゆる窒化ガリウム（ＧａＮ）系半導体発光素子においては、窒化ガリウムからなる基板の作製が困難であり、シリコン（Ｓｉ）又はヒ化ガリウム（ＧａＡｓ）からなる半導体材料の場合のように、エピタキシャル成長層と同一の組成を持つ基板上への成長を行なうことができない。このため、一般には、組成がエピタキシャル成長層と異なる基板を用いるヘテロエピタキシャル成長が行なわれる。これまでに、ヘテロエピタキシャル成長用の基板として、最も広く用いられ、最も優れたデバイス特性を示しているのはサファイアである。ところが、サファイアは絶縁性であるため、サファイアからなる基板上にｐｎ接合又はｐｉｎ接合を含む半導体発光素子を形成するには、エピタキシャル成長後にｐ層又はｎ層のうちの基板側に成長した層を部分的に露出して、ｐ側電極及びｎ側電極をいずれも基板の素子領域側に形成する必要がある。このため、素子における直列抵抗の低減が困難である。また、半導体レーザ素子に応用する場合は、共振器構造をへき開により形成する必要があるが、サファイアはへき開が困難であり、さらに窒化ガリウムのへき開面とサファイアのへき開面とが面内で互いに３０°だけ回転しているため、良好なへき開面を持つ共振器を得ることは困難である。
【０００５】
直列抵抗を低減し且つへき開を容易にする手法として、発光層と基板との間に、例えばハイドライドＶＰＥ法により、厚さが１００μｍ以上の窒化ガリウムからなる厚膜を設ける方法がある。このように、厚膜を発光層と基板との間に設けることにより、直列抵抗の低減とへき開の容易性とを実現できる。
【０００６】
また、レーザ素子構造を形成した後に基板を除去することにより、半導体レーザ素子の動作特性の改善が図られている。
【０００７】
以下、厚膜半導体層を備えた従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００８】
（第１の従来例）
図１１は第１の従来例に係る半導体装置の断面構成を示している。
【０００９】
まず、図１１に示すように、厚さが３００μｍのサファイアからなる基板１０１の上に、有機金属気相成長法により、厚さが約０．５μｍのアンドープの窒化ガリウムからなる下地層１０２を成長する。
【００１０】
続いて、ハイドライド気相成長法により、下地層１０２の上に、厚さが約１００μｍのｎ型窒化ガリウムからなる厚膜半導体層１０４を成長する。
【００１１】
続いて、有機金属気相成長法により、厚膜半導体層１０４の上に、ｎ型の窒化ガリウムからなる第１半導体層１０５と、ＩｎＡｌＧａＮからなるダブルへテロ構造を持つ発光層１０６と、ｐ型の窒化ガリウムからなる第２半導体層１０７とを順次成長する。ここで、発光層１０６は、電子及び正孔の閉じ込めとこれらの再結合による生成光の閉じ込めとを同時に行なえる構造を持つ。
【００１２】
続いて、塩素ガスを用いたドライエッチングにより、第２半導体層１０７、発光層１０６及び第１半導体層１０５に対してエッチングを行なって、第１半導体層１０５を選択的に露出する。その後、第２半導体層１０７の上にｐ側電極１０８を形成し、露出した第１半導体層１０５の上にｎ側電極１０９を形成する。
【００１３】
（第２の従来例）
図１２は第２の従来例に係る半導体装置の断面構成を示している。
【００１４】
第２の従来例に係る半導体装置は、第１の従来例と同様に、第２半導体層１０７までを形成した後、基板１０１及び下地層１０２を、例えば研磨法により順次除去されて形成されている。従って、ｎ側電極１０９は、厚膜半導体層１０４のｐ側電極１０８に対して反対側の面上に形成することができ、さらには、第１半導体層１０５を露出するエッチングが不要となる。
【００１５】
（第３の従来例）
第３の従来例として、特開平１０−６５２１４号公報には、ｐｎ接合を含むデバイス構造の上に、窒化ガリウムからなり補強層と呼ばれる厚膜半導体層を形成する半導体発光素子の製造方法が開示されている。具体的には、サファイアからなる基板上に酸化亜鉛からなるバッファ層を形成し、その後、有機金属気相成長法により、ｐｎ接合を含むデバイス構造を形成する。続いて、ハイドライド気相成長法により、厚膜半導体層を形成した後、バッファ層及び基板をデバイス構造から分離する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前記第１の従来例に係る半導体装置の製造方法は、厚膜半導体層１０４の上に、発光層１０６を含む第１及び第２半導体層１０５、１０７（デバイス構造）を成長する必要があるため、結晶欠陥密度はできるだけ小さくすることが望ましい。ところが、結晶欠陥密度を小さくすると、サファイアからなる基板１０１と窒化ガリウムからなる厚膜半導体層１０４との間の格子不整合又は熱膨張係数の差によって生じるストレスが十分に緩和されなくなる。その結果、厚膜半導体層１０４におけるストレスが増加して、該厚膜半導体層１０４にクラックが発生するという問題がある。
【００１７】
厚膜半導体層１０４に生じるクラックを防止するには、厚膜半導体層１０４の結晶欠陥密度を増大させるか又はその厚さを小さくする必要がある。しかしながら、結晶欠陥密度を増大させると、デバイス構造の欠陥密度も増大してしまい、発光強度及びしきい値電流の電流値等のデバイスの動作特性が悪化する。また、厚膜半導体層１０４の厚さを小さくした場合には、直列抵抗値が増大する。その上、デバイス構造をチップ状にへき開する際には、周知のようにサファイアの結晶面と窒化ガリウムの結晶面との間にはずれが生じており、厚膜半導体層１０４を薄膜化してしまうと、基板１０１のへき開面に占める割合が大きくなることから、デバイス構造に良好なへき開面を得られなくなるという問題がある。このように、厚膜半導体層１０４の厚膜化及び薄膜化にはそのいずれにも限界がある。
【００１８】
また、一般にハイドライド気相成長法により、比較的に厚い半導体層を成長すると、その表面が凹凸状となるため、その上に成長するデバイス構造にも凹凸が生じる。その結果、半導体レーザ素子を作製する場合には、活性層における利得が低下し、且つしきい値電流の値が増大するという問題が生じる。従って、デバイス構造を形成するよりも前に、例えば、平坦化が容易な有機金属気相成長法を用いた再成長によって平坦化するか、又は表面を研磨して平坦化するという工程が必要となる。しかしながら、有機金属気相成長法による再成長で平坦化するには、比較的に厚い層を形成する必要があるため、この再成長によってデバイス構造にクラックが生じやすくなる。また、研磨により平坦化を行なうと、厚膜半導体層を成長した後に生じた基板の反りによって、大面積を均一に研磨するのが困難となる。
【００１９】
また、第３の従来例は、厚膜半導体層の欠陥密度がデバイス構造のそれと同等か又はそれよりも少ない場合には、厚膜半導体層と基板との熱膨張係数の差によって、成長後の冷却時にクラックが入りやすく、補強層として機能する例えば１００μｍ以上の厚膜を得ることは困難である。
【００２０】
本発明は、前記従来の問題に鑑み、III-Ｖ族窒化物半導体からなるデバイス構造の結晶性を損なうことなく、該デバイス構造を支持する厚膜半導体層の膜厚を十分に大きくできるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、デバイス構造を構成する半導体の結晶性と比べて、該デバイス構造を支持する厚膜半導体層の結晶性を低くする構成とする。
【００２２】
具体的に、本発明に係る半導体装置は、活性領域を含む第１導電型の第１半導体層及び第２導電型の第２半導体層と、該第２半導体層側に形成され、結晶欠陥密度が第１半導体層及び第２半導体層よりも大きい第３半導体層とを備えている。
【００２３】
本発明の半導体装置によると、結晶欠陥密度が活性領域を含む第１導電型の第１半導体層及び第２導電型の第２半導体層よりも大きい第３半導体層を備えているため、活性領域の結晶性が損なわれず、その上、第１及び第２半導体層に生じるストレスが緩和される。従って、第３の導体層は、クラックが生じることなく比較的に厚く形成できるため、例えば、半導体レーザ素子に適用した場合には、膜厚が比較的に大きい第３半導体層により第１及び第２半導体層に良好なへき開面を得ることができる。これと同時に、第３半導体層を低抵抗とすることにより直列抵抗を低減できるので、しきい値電流が低減する等のレーザ素子の動作特性を向上することができる。
【００２４】
本発明の半導体装置において、活性領域が第１半導体層及び第２半導体層と異なるアンドープ又は不純物がドープされた他の半導体層からなることが好ましい。
【００２５】
本発明に係る半導体装置において、第１半導体層及び第２半導体層が絶縁性基板の上に順次形成され、第３半導体層が第２半導体層の上に側形成され、第１半導体層の一部は第２半導体層及び第３半導体層から露出していることが好ましい。
【００２６】
この場合に、絶縁性基板が、サファイア（単結晶酸化アルミニウム）、酸化マグネシウム、酸化亜鉛、酸化リチウムガリウム又は酸化リチウムアルミニウムからなることが好ましい。
【００２７】
本発明に係る半導体装置において、第１半導体層及び第２半導体層が導電性基板の上に順次形成され、第３半導体層が第２半導体層の上に形成されていることが好ましい。
【００２８】
この場合に、導電性基板が、炭化シリコン、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、酸化亜鉛又は金属からなることが好ましい。
【００２９】
本発明に係る半導体装置において、第１半導体層、第２半導体層及び第３半導体層のうちの少なくとも１つが、窒素を含む化合物半導体からなることが好ましい。
【００３０】
本発明に係る半導体装置の製造方法は、第１導電型の第１半導体層と該第１半導体層の上に第２導電型の第２半導体層を形成することにより、第１半導体層及び第２半導体層の間に活性領域を形成する第１の工程と、第２半導体層の上に、結晶欠陥密度が第２半導体層よりも大きい第３半導体層を形成する第２の工程とを備えている。
【００３１】
本発明の半導体装置の製造方法によると、活性領域を含む第２半導体層の上に、結晶欠陥密度が第２半導体層よりも大きい第３半導体層を形成するため、活性領域の結晶性を損なうことなく、第３半導体層を形成することができる。その結果、第１及び第２半導体層に生じるストレスが第３半導体層により緩和されるため、第３半導体層は、クラックが生じることなく比較的に厚く形成することができる。その上、活性領域の平坦性が損なわれることがない。
【００３２】
本発明の半導体装置の製造方法において、第１の工程が、第１半導体層と第２半導体層との間に、アンドープ又は不純物がドープされた他の半導体層として活性領域を形成する工程を含むことが好ましい。
【００３３】
本発明の半導体装置の製造方法は、第１の工程において、第１半導体層を基板の上に形成し、第２の工程よりも後に、基板を第１半導体層から分離する第３の工程をさらに備えていることが好ましい。
【００３４】
この場合に、基板が、サファイア（単結晶酸化アルミニウム）、炭化シリコン、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、酸化マグネシウム、酸化亜鉛、酸化リチウムガリウム又は酸化リチウムアルミニウムからなることが好ましい。
【００３５】
この場合に、本発明の半導体装置の製造方法が、第２の工程と第３の工程との間に、第３半導体層の上面に該第３半導体層を支持する支持基板を貼り合わせる工程をさらに備えていることが好ましい。
【００３６】
この場合の支持基板が、シリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム又は金属からなることが好ましい。
【００３７】
また、第３の工程が、基板の第１半導体層からの分離を研磨法によって行なうことが好ましい。
【００３８】
また、基板は、その禁制帯幅が第１半導体層の禁制帯幅よりも大きい材料からなり、第３の工程は、基板における第１半導体層の反対側の面から第１半導体層に対して照射光を照射する工程を含み、照射光のエネルギーは、基板の禁制帯幅よりも小さく且つ第１半導体層の禁制帯幅よりも大きいことが好ましい。
【００３９】
この場合に、照射光がパルス状に発振するレーザ光であることが好ましい。
【００４０】
又は、照射光が水銀ランプの輝線であることが好ましい。
【００４１】
また、第３の工程が基板を加熱する工程を含むことが好ましい。
【００４２】
また、第３の工程において、照射光を基板の面内をスキャンするように照射することが好ましい。
【００４３】
本発明の半導体装置の製造方法は、第２の工程よりも後に、第２半導体層及び第３半導体層に対して、第１半導体層を選択的に露出するようにエッチングする第３の工程をさらに備えていることが好ましい。
【００４４】
本発明の半導体装置の製造方法において、第１半導体層及び第２半導体層を、有機金属気相成長法又は分子線エピタキシ法により形成することが好ましい。
【００４５】
また、本発明の半導体装置の製造方法において、第３半導体層を、ハイドライド気相成長法により形成することが好ましい。
【００４６】
この場合に、第３半導体層を第１半導体層及び第２半導体層の形成温度と異なる温度で形成することが好ましい。
【００４７】
さらに、この場合に、第３半導体層を第１半導体層及び第２半導体層の形成温度よりも低い温度で形成することが好ましい。
【００４８】
本発明の半導体装置の製造方法において、活性領域、第１半導体層及び第２半導体層が窒素を含む化合物半導体からなることが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、結晶欠陥密度が活性領域を含む第１導電型の第１半導体層及び第２導電型の第２半導体層よりも大きい第３半導体層を、クラックが生じることなく比較的に厚く形成するため、半導体レーザ素子の場合には、膜厚が比較的に大きい第３半導体層により第１及び第２半導体層に良好なへき開面を得られると共に直列抵抗を低減できる。その結果、しきい値電流を低減できる等の動作特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００５０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５１】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。
【００５２】
図１に示すように、第１の実施形態に係る半導体装置は、発光ダイオード素子又は半導体レーザ素子であって、ｐ型の窒化ガリウム（ＧａＮ）からなる第１半導体層１１とｎ型の窒化ガリウム（ＧａＮ）からなる第２半導体層１３との間に形成された、ＩｎＡｌＧａＮを含む活性領域としての発光層１２を有している。発光層１２は、例えば、ｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）、アンドープの窒化インジウムガリウム（ＩｎＧａＮ）及びｐ型の窒化アルミニウムガリウム（ＡｌＧａＮ）からなるダブルへテロ構造を持つ。ここでの第１半導体層１１、発光層１２及び第２半導体層１３を併せた３層の厚さは５μｍ程度である。以下、第１半導体層１１、発光層１２及び第２半導体層１３をデバイス構造体２０と呼ぶ。また、半導体レーザ素子の場合には、発光層１２を、ＩｎＧａＮからなる井戸層がＡｌＧａＮからなる障壁層により挟まれてなる量子井戸構造としてもよい。
【００５３】
デバイス構造体２０の第２半導体層１３における発光層１２の反対側の面上には、厚さが約１００μｍと比較的に厚く、且つ結晶欠陥密度がデバイス構造体２０を構成する第１半導体層１１及び第２半導体層１３よりも大きい、ｎ型窒化ガリウム（ＧａＮ）からなる第３半導体層１４が、デバイス構造体２０を支持する厚膜半導体層として形成されている。
【００５４】
第３半導体層１４の上には、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなるｎ側電極１５が形成され、第１半導体層１１における発光層１２の反対側の面上には、ニッケル（Ｎｉ）と金（Ａｕ）との積層体からなるｐ側電極１６が形成されている。
【００５５】
このように、第１の実施形態に係る半導体装置によると、デバイス構造体２０を構成する第１半導体層１１及び第２半導体層１３よりも結晶の欠陥密度が大きい第３半導体層１４がデバイス構造体２０と接合するように形成されているため、デバイス構造体２０を形成した後に、第３半導体層１４を形成すれば、デバイス構造体２０の結晶性を損なうことなく且つクラックを生じることなく、所望の厚さとなるまで厚膜化することができる。従って、デバイス構造体２０を半導体レーザ素子に適用した場合には、該デバイス構造体２０がその厚さと比べて２０倍程度も大きい第３半導体層１４と接合されているため、デバイス構造体２０に良好なへき開面を得ることができる。
【００５６】
また、第３半導体層１４は、高密度の欠陥又はドーピングにより低抵抗化が可能であり、結果としてデバイスの直列抵抗を大幅に低減することが可能である。
【００５７】
以下、前記のような構成を持つ半導体装置の製造方法について図面を参照しながら説明する。
【００５８】
図２（ａ）〜図２（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５９】
まず、図２（ａ）に示すように、有機金属気相成長(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、例えばサファイア（単結晶Ａｌ２Ｏ３）からなる基板３０の上に、ｐ型の窒化ガリウムからなる第１半導体層１１、ＩｎＡｌＧａＮを含む発光層１２及びｎ型の窒化ガリウムからなる第２半導体層１３を順次成長して、第１半導体層１１、発光層１２及び第２半導体層１３からなるデバイス構造体２０を形成する。なお、第１半導体層１１及び第２半導体層１３の成長温度は、約１０５０℃に設定している。また、III族源には、例えば、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）及びトリメチルインジウム（ＴＭＩｎ）を用い、窒素源には、例えばアンモニア（ＮＨ３）を用いている。また、ｎ型ドーパントには、例えばモノシラン（ＳｉＨ４）ガスを用い、ｐ型ドーパントには、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いている。
【００６０】
前述したように、デバイス構造体２０の厚さは５μｍ程度であり、その結晶欠陥密度は１０７ｃｍ−２台と小さく且つその表面は平坦である。
【００６１】
次に、図２（ｂ）に示すように、ハイドライド気相成長(Hydride Vapor Phase Epitaxy：ＨＶＰＥ）法により、デバイス構造体２０の上に、成長温度が約１０００℃と第１半導体層１１及び第２半導体層１３よりも低い温度で、厚さが約１００μｍのｎ型の窒化ガリウムからなる第３半導体層１４を成長する。ここでは、ガリウム源には、例えば、金属ガリウム（Ｇａ）と塩化水素（ＨＣｌ）とが反応してなる塩化ガリウム（ＧａＣｌ）を用い、窒素源には、例えばアンモニア（ＮＨ３）を用いている。また、ｎ型ドーパントにはモノシランガスを用いている。一般に、ＨＶＰＥ法による結晶成長は、１００μｍ／ｈ以上の成長速度を得られるため、比較的に厚い第３半導体層１４をＭＯＣＶＤ法を用いるよりも短い時間で成膜することができる。その上、第３半導体層１４の欠陥密度は、成長速度等の成長条件に大きく左右されるため、その結晶表面は欠陥密度が大きい程荒れた状態となる。これに対し、欠陥密度が小さくて結晶表面が平坦となるような成長条件の場合は、比較的に厚い第３半導体層１４にはストレスが蓄積されるため、クラックが入りやすくなる。
【００６２】
第１の実施形態においては、デバイス構造体２０をＭＯＣＶＤ法により形成し、その上の第３半導体層１４を、ＨＶＰＥ法により結晶欠陥密度を比較的に大きくして、クラックが生じないように成長させることにより、可能な限りその厚さを大きくする。
【００６３】
具体的には、結晶欠陥密度は、デバイス構造体２０においては１０７ｃｍ−２台であるが、第３半導体層１４においては１０９ｃｍ−２台となるように設定している。このように、第３半導体層１４は結晶欠陥密度が大きいため、その表面は平坦とならず凹部（窪み）を持つ荒れた状態となる。第１の実施形態においては、第３半導体層１４を結晶欠陥密度が大きくなる成長条件とすることにより、平坦性が維持される成長条件の場合には２０μｍ程度の厚さでクラックが生じていたものが、１００μｍ程度の厚さでもクラックが生じなくなる。
【００６４】
なお、ＨＶＰＥ法によって成長した第３半導体層１４は、ＭＯＣＶＤ法における高速成長が可能な成長条件で成長してもよい。但し、この場合でもＨＶＰＥ法と比べればその成長速度は小さいため、実際には厚膜化に限界がある。
【００６５】
次に、図２（ｃ）に示すように、基板３０におけるデバイス構造体２０の反対側の面（裏面）から、波長が２４８ｎｍのフッ化クリプトン（ＫｒＦ）によるキシマレーザ光を基板３０の全面をスキャンしながら照射する。このエキシマレーザ光の光エネルギーは、基板３０を構成するサファイアの禁制帯幅が持つエネルギーよりも小さく且つ窒化ガリウムの禁制帯幅が持つエネルギーよりも大きい。このため、照射されたレーザ光は基板３０では吸収されず、デバイス構造体２０、特に第１半導体層１１で吸収される。その結果、レーザ光が局所的に吸収されることにより生じる発熱により、基板３０と第１半導体層１１との界面及びその近傍において、第１半導体層１１を構成する窒化ガリウムが分解する。これにより、図２（ｄ）に示すように、基板３０がデバイス構造体２０から分離されて、第３半導体層１４を接合した状態のデバイス構造体２０を得ることができる。このとき、エキシマレーザ光を基板３０の全面をスキャンしながら照射するため、基板３０の面積が比較的に大きい場合でも、レーザ光のビームサイズに依らずに、デバイス構造体２０から確実に分離することができる。
【００６６】
また、第３半導体層１４を結晶成長した後の冷却時には、窒化ガリウムとサファイアとの互いの熱膨張係数の差によって、ストレスが生じる。このストレスをを緩和するために、基板３０を５００℃程度に加熱してもよい。さらには、基板３０を５００℃程度に加熱しながらエキシマレーザ光を照射すると、基板３０のレーザ光により加熱されて生じる熱ストレスに起因するクラックの発生をも防止することができる。
【００６７】
また、照射するエキシマレーザ光は、パルス状に発振することが好ましい。このようにすると、レーザ光の出力パワーを増大させることができるため、基板３０のデバイス構造体２０からの分離が容易となる。
【００６８】
また、照射光をエキシマレーザ光に代えて、波長が３５５ｎｍ（禁制帯幅が３．５ｅＶに相当）のＹＡＧ（イットリウム、アルミニウム、ガーネット）レーザの第３高調波光を用いてもよい。さらには、波長が３６５ｎｍ（禁制帯幅が３．４ｅＶに相当）の水銀（Ｈｇ）ランプの輝線を用いた場合には、光の出力パワーではレーザシステムに劣るものの、スポットサイズを大きくできるため、基板３０の分離を短時間で行なうことが可能となる。
【００６９】
さらに、基板３０をデバイス構造体２０から分離する他の方法として、レーザ光等を照射する代わりに、研磨法によって基板３０を除去してもよい。
【００７０】
ここで、基板３０の分離法として、光照射法を用いる場合には、分離の際にデバイス構造体２０に与えるダメージを小さくできると共に、基板３０が反った状態であっても、容易に分離を行なえる。これに対し、研磨法を用いる場合には、光源が不要となるため、製造コストを低減することができる。
【００７１】
次に、図２（ｅ）に示すように、例えば電子ビーム蒸着法により、第３半導体層１４の上に、チタンとアルミニウムとを順次蒸着してその積層膜からなるｎ側電極１５を形成する。続いて、デバイス構造体２０におけるｎ側電極１５の反対側の面上に、ニッケルと金とを順次蒸着してその積層体からなるｐ側電極１６を形成する。その後、デバイス構造体２０における所定の領域に対して、ダイシングするか又は半導体レーザ素子の場合にはへき開することにより、デバイス構造体２０からデバイスチップを得る。
【００７２】
ところで、第３半導体層１４を設けずに、デバイス構造体２０から基板３０を分離する場合には、デバイス構造体２０の厚さでは、該デバイス構造体２０をその後のプロセスで保持又は搬送するのが困難であるため、例えばシリコン（Ｓｉ）からなる支持基板をデバイス構造体２０の上面に貼り合わせる工程が必要となる。その後、前述したように、電極を形成して、ダイシング又はへき開を行なう。このとき、例えば半導体レーザ素子を作製する場合には、支持基板の貼り合わせは、該支持基板のへき開面と窒化ガリウムのへき開面とが平行となるようにして行なうが、実際の位置合わせの精度は決して高くない。また、基板３０の上に成長したデバイス構造体２０は、たとえその厚さが５μｍ程度と薄い場合であっても、基板３０との熱膨張係数の差により、断面凸状に反っている。このため、表面が平坦な支持基板との貼り合わせ自体が困難である。その結果、デバイスの歩留まりは低く、デバイスのコストは必然的に高くなる。
【００７３】
しかしながら、第１の実施形態においては、デバイス構造体２０に、厚さが１００μｍ程度で、しかもクラックを生じさせないように成長させた比較的に厚い第３半導体層１４を接合しているため、支持基板を貼り合わせる工程が不要となる。その結果、貼り合わせに関する問題が生じなくなるため、歩留まりが向上し、ひいてはデバイスの低コスト化を実現できる。
【００７４】
また、第３半導体層１４を含むデバイス構造体２０に対するへき開は、窒化ガリウムの固有のへき開面でのみ確実に行なうことができるため、デバイス構造体２０に良好なへき開面を得られるようになる。その結果、デバイス構造体２０をレーザ素子に適用する場合には、ミラー特性が良好な共振器構造を形成することができるので、デバイスチップの高性能化を達成することができる。
【００７５】
さらには、成長用の基板３０をデバイス構造体２０から分離し除去しているため、ｎ側電極１５及びｐ側電極１６を発光層１２を挟んで対向するように形成できるため、チップサイズを小さくできると共に直列抵抗の低減を図ることができる。その上、ｐ側電極１６のコンタクト領域を形成するための第１半導体層１１を露出するドライエッチング工程が不要となる。これによっても、デバイスのコストを低減できる。
【００７６】
また、基板３０がサファイアのような放熱性が比較的に良好でない材料からなる場合には、該基板３０を除去しているため、サファイアよりも放熱性が優れたパッケージ材又はマウント材にデバイスチップを実装すれば、該デバイスチップの放熱性が改善され、例えば半導体レーザ素子の場合にはその長寿命化を達成することができる。
【００７７】
なお、基板３０には、サファイアに代えて、酸化マグネシウム（ＭｇＯ）、酸化リチウムガリウム（ＬｉＧａＯ２）、酸化リチウムアルミニウム（ＬｉＡｌＯ２）又は酸化亜鉛（ＺｎＯ）からなる単結晶基板を用いてもよい。これらの単結晶基板は、格子定数の値がIII-Ｖ族窒化物半導体と近似しているため、該単結晶基板上に窒化物半導体結晶が良好に成長するので、高性能な青色又は青紫色可視域発光素子、すなわち、発光ダイオード素子又は半導体レーザ素子を実現できる。
【００７８】
なお、デバイス構造体２０の形成方法は、ＭＯＣＶＤ法に限られず、分子線エピタキシ（molecular beam epitaxy：ＭＢＥ）法により形成してもよい。このように、ＭＯＣＶＤ法又はＭＢＥ法によると、成長する半導体層を数原子層オーダーで制御できるため、多層構造体を容易に且つ再現性良く形成することができる。このため、例えば半導体レーザ素子に適用する場合には、その活性領域として好ましい量子井戸構造を確実に形成できるので、半導体レーザ素子のしきい値電流を低減することができる等の動作特性の向上を図ることができる。
【００７９】
また、デバイス構造体２０から分離された基板３０は、損傷なく分離できた場合には、新たなデバイス構造体の成長用基板として再利用してもよく、資源の有効利用及び半導体装置の製造コストの低減にも有効である。
【００８０】
（第１の実施形態の第１変形例）
第１の実施形態の第１変形例として、半導体装置の種類又は形態によっては、図３（ａ）に示すように、基板分離工程の前に、すなわち基板３０にエキシマレーザ光を照射する前に、貼り合わせ法により、例えば、厚さが３００μｍのシリコン（Ｓｉ）からなる支持基板４０を第３半導体層１４の上面に貼り合わせてもよい。具体的には、第３半導体層１４の上面に、インジウム（Ｉｎ）からなる第１の融着層４１とパラジウム（Ｐｄ）からなる第２の融着層４２とを順次蒸着し、その後、６００℃程度の温度で加熱することにより、第３半導体層１４と支持基板４０との間で合金化（混晶化）を図る。このとき、支持基板４０をデバイス構造２０のへき開面とシリコンのへき開面とが互いに平行となるように貼り合わせれば、支持基板４０を含めデバイス構造体２０のへき開を容易に且つ確実に行なえるようになる。
【００８１】
ここで、他の貼り合わせ法として、例えば第３半導体層１４と支持基板４０との接合面に金（Ａｕ）を蒸着した後、３８０℃程度の温度で加熱することにより、第３半導体層１４と支持基板４０との間で金の共晶化を図る方法もある。
【００８２】
なお、支持基板４０にシリコンを用いる場合には、ｎ側電極１７として、例えば０．１％のアンチモン（Ｓｂ）を含む金（Ａｕ）合金（Ａｕ−Ｓｂ合金（０．１％Ｓｂ））を用いると良い。
【００８３】
また、基板３０と比べて放熱性に優れた金属、例えば銅（Ｃｕ）からなる支持基板４０を貼り合わせれば、デバイス構造体２０の放熱性がさらに向上する。
【００８４】
なお、支持基板４０は、シリコン及び銅に限られず、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）又はリン化インジウム（ＩｎＰ）を用いてもよい。これにより、例えばデバイス構造体２０を半導体レーザ素子とする場合には、しきい値電流の低減及び素子の長寿命化を図ることができる。
【００８５】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００８６】
図４は本発明の第１の実施形態の第２変形例に係る半導体装置の断面構成を示している。ここで、図４において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【００８７】
図４に示すように、第２変形例に係る半導体装置は、デバイス構造体２０を構成するｐ型の窒化ガリウムからなる第１半導体層１１における発光層１２の反対側の面上に、デバイス構造体２０よりも結晶欠陥密度が大きく、且つその厚さが約１００μｍと比較的に厚いｐ型の窒化ガリウムからなる第３半導体層２４が結晶成長により形成されている。すなわち、図１に示す第１の実施形態に係る半導体装置とは、対応する各半導体層の導電型が互いに逆となっている。
【００８８】
このように、第２変形例においても、第１の実施形態と同様に、ＨＶＰＥ法により、厚膜半導体層としてのｐ型の第３半導体層２４を、デバイス構造体２０のｐ型の第１半導体層１１の上に、活性領域を含むデバイス構造体２０よりも欠陥密度を大きくしてクラックが生じないように形成している。さらに、第３半導体層２４の成膜後には、デバイス構造体２０の成長用の基板を除去している。これにより、デバイス構造体２０を挟んで対向するようにｎ側電極１５及びｐ側電極１６を形成できるため、デバイス構造体２０の直列抵抗を低減できると共に、チップサイズを小さくすることができ、その上、放熱性が良好となる。
【００８９】
また、ｎ型の第２半導体層１３を発光層１２側から露出するドライエッチング等のエッチング工程が不要となるため、プロセスを簡略化できる。
【００９０】
また、基板３０を除去しているため、デバイス構造体２０には良好なへき開面を得られるようになるため、デバイス構造体２０をレーザ素子に適用する場合には、ミラー特性が良好な共振器構造を形成することができる。
【００９１】
また、第２変形例においても、第３半導体層２４の上面に支持基板４０を貼り合わせてもよい。
【００９２】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【００９３】
図５は本発明の第１の実施形態の第３変形例に係る半導体装置の断面構成を示している。ここで、図５において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【００９４】
図５に示すように、第３変形例に係る半導体装置は、サファイアからなる基板３０と、該基板３０上に、ＭＯＣＶＤ法等により成膜されたデバイス構造体２０と、該デバイス構造体２０の上に、ＨＶＰＥ法により成膜され、デバイス構造体２０よりも結晶欠陥密度が大きく、且つその厚さが約１００μｍと比較的に厚いｎ型の窒化ガリウムからなる第３半導体層１４とを有している。
【００９５】
このように、第３変形例は、第１の実施形態と同様に、第３半導体層１４をデバイス構造体２０の第２半導体層１３の上に、ＨＶＰＥ法により、活性領域を含むデバイス構造体２０よりも欠陥密度を大きくしてクラックが生じないように形成している。
【００９６】
また、第３変形例は、デバイス構造体２０の成長用の基板３０を除去しない構成であるため、ｐ型窒化ガリウムからなる第１半導体層１１の一部にｐ側電極１６を形成するためのコンタクト領域を設けている。
【００９７】
この第１半導体層１１におけるコンタクト領域の具体的な形成方法は、第３半導体層１４を成膜した後に、リソグラフィ法により、第３半導体層１４の上に、コンタクト領域の上側に開口部を有するレジストパターンを形成した後、形成ししたレジストパターンをマスクとし、例えば塩素（Ｃｌ２）ガスをエッチングガスとして、第３半導体層１４、第２半導体層１３、発光層１２に対して順次ドライエッチングを行なうことにより、第１半導体層１１のコンタクト領域を露出する。なお、第３半導体層１４の表面は、前述したように、結晶欠陥密度が比較的に大きいことから荒れているため、図示はしていないが、露出した第１半導体層１１のコンタクト領域の表面も荒れている。従って、ドライエッチングに用いるガス種を変えて、発光層１２及び第１半導体層１１の上部のみを選択的に除去するようにすると、露出した第１半導体層１１のコンタクト領域の表面を平坦化することも可能である。
【００９８】
このように、第３変形例によると、基板３０をデバイス構造体２０から除去しない構成であっても、デバイス構造体２０よりもその厚さが２０倍程度も大きい第３半導体層１４をデバイス構造体２０と接合して形成しているため、デバイスチップを得るためのへき開は、第３半導体層１４である窒化ガリウム固有のへき開面で行なえるので、所望のへき開面を得ることができる。これにより、半導体レーザ素子に適用する場合には、しきい値電流の低減を図ることができ、該半導体レーザ素子の動作特性を向上することができる。
【００９９】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１００】
図６は本発明の第２の実施形態に係る半導体装置の断面構成を示している。ここで、図６において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【０１０１】
第２の実施形態は、デバイス構造体２０の成長用の基板に、サファイアを用いる代わりに、ｐ型の炭化シリコン（ＳｉＣ）からなる基板３１を用いている。基板３１は導電性を有するため、該基板３１をデバイス構造体２０から分離せずに接合したままであっても、基板３１におけるデバイス構造体２０の反対側の面（裏面）上にｐ側電極１８を形成することができる。ここでは、ｐ側電極１８には、アルミニウム（Ａｌ）とシリコン（Ｓｉ）との合金を用いている。
【０１０２】
第２の実施形態は、第１の実施形態と同様に、ＨＶＰＥ法により、第３半導体層１４をデバイス構造体２０の第２半導体層１３の上に、活性領域を含むデバイス構造体２０よりも欠陥密度を大きくしてクラックが生じないように形成している。ここでも、デバイス構造体の結晶欠陥密度は１×１０７ｃｍ−２程度であり、第３半導体層１４の結晶欠陥密度は１×１０９ｃｍ−２程度である。さらに、第３半導体層１４の成膜後には、基板３１の裏面にｐ側電極１８を形成する。これにより、デバイス構造体２０を挟んで対向するようにｎ側電極１５及びｐ側電極１８を形成できるため、チップサイズを小さくすることができる。
【０１０３】
また、第１半導体層１１を発光層１２側から露出するエッチング工程が不要となるため、プロセスを簡略化できる。その上、デバイス構造体２０の直列抵抗値をも低減することができる。
【０１０４】
通常、炭化シリコンを基板３１に用いた場合には、窒化ガリウムに対する格子不整合が３．５％程度だけ存在しており、へき開面は厳密には一致していないため、良好なへき開面を得るのが困難である。
【０１０５】
第２の実施形態においては、例えば基板３１の厚さを１００μｍ未満と第３半導体層１４の厚さよりも小さくすると、第３半導体層１４の方が基板３１よりも厚くなるため、第３半導体層１４による良好なへき開面を得ることができるようになる。
【０１０６】
その上、炭化シリコンは熱伝導率が大きく放熱性に優れるため、例えば半導体レーザ素子に適用する場合には、該レーザ素子の長寿命化等の高性能化を図ることができる。
【０１０７】
なお、各半導体層の導電型を互いに入れ換えた構成であってもよい。すなわち、基板３１のｎ型の炭化シリコンを用い、該基板３１上に、ＭＯＣＶＤ法又はＭＢＥ法により、第３半導体層１３、発光層１２及び第１半導体層１１を順次成膜する。その後、ｐ型の第３半導体層１４をＨＶＰＥ法により成膜する。
【０１０８】
この場合には、ｎ側電極にはニッケル（Ｎｉ）を用い、ｐ側電極にはニッケル（Ｎｉ）と金（Ａｕ）との積層体を用いる。
【０１０９】
また、基板３１には、炭化シリコンに代えて、シリコン（Ｓｉ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、酸化亜鉛（ＺｎＯ）又は金属、例えば銅（Ｃｕ）からなる基板を用いてもよい。ここで、例えば、酸化亜鉛は、格子定数の値がIII-Ｖ族窒化物半導体と近似しているため、また、シリコン、ヒ化ガリウム、リン化ガリウム及びリン化インジウムは、いずれも結晶性が優れているため、その上に窒化物半導体結晶が良好に成長するので、高性能な青色又は青紫色可視域発光素子、すなわち、発光ダイオード素子又は半導体レーザ素子を実現できる。
【０１１０】
また、金属を用いた場合には、素子の放熱性が改善されるため、例えば半導体レーザ素子に適用した場合には、高温下での動作が可能となり、また素子の長寿命化を図ることができる。
【０１１１】
また、基板３１とデバイス構造体２０との間に、基板３１の導電型と同一の導電型、すなわち第３半導体層１４と反対の導電型を有する、厚さが数十μｍ程度の第４半導体層を形成してもよい。また、この場合に第４半導体層をＨＶＰＥ法により成長してもよい。但し、第４半導体層の結晶欠陥密度は、デバイス構造体２０の結晶欠陥密度とほぼ同等かそれ以下とすることはいうまでもない。
【０１１２】
また、デバイス構造体２０は、ＭＯＣＶＤ法に限らず、ＭＢＥ法を用いて形成してもよい。
【０１１３】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１１４】
図７は本発明の第３の実施形態に係る半導体装置の断面構成を示している。ここで、図７において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【０１１５】
図７に示すように、第３の実施形態に係る半導体装置は、デバイス構造体２０における第３半導体層１４の反対側の面上に、すなわち、ｐ型の第１半導体層１１と接合するように、厚さが約１０μｍのｐ型の窒化ガリウムからなる第４半導体層２５が形成されている。従って、ニッケル及び金の積層体からなるｐ側電極１６は、第４半導体層２５におけるデバイス構造体２０の反対側の面上に形成されている。
【０１１６】
以下、第３の実施形態に係る半導体装置の製造方法の概略を説明する。
【０１１７】
まず、サファイアからなる基板上に、例えばＨＶＰＥ法により、厚さが約１０μｍのｐ型の窒化ガリウムからなる第４半導体層２５を成長する。その後は、第１の実施形態と同様にして、ＭＯＣＶＤ法により、ｐ型の第１半導体層１１、発光層１２及びｎ型の第２半導体層１３を順次成長する。
【０１１８】
ＨＶＰＥ法による結晶成長は、結晶欠陥密度が最も小さくなるような成長条件を選ぶことにより、結晶表面の平坦化が可能である。このように、結晶表面が平坦化される成長条件を選ぶことによって、第４半導体層２５は、基板上に成長するに連れて、その結晶欠陥密度は減少し、通常のＭＯＣＶＤ法による結晶成長と比べてもさらに結晶欠陥密度を減少させることが可能となる。第３の実施形態においては、第４半導体層２５及びデバイス構造体２０における結晶欠陥密度は１０６ｃｍ−２台と小さい。
【０１１９】
次に、第１の実施形態と同様に、デバイス構造体２０の上に、厚さが約１００μｍのｎ型の第３半導体層１４を、結晶欠陥密度が比較的に大きくなる成長条件、例えば１０９ｃｍ−２程度となる成長条件のＨＶＰＥ法により、クラックが生じないように成長させる。
【０１２０】
次に、ＫｒＦエキシマレーザ光、ＹＡＧレーザの第３高調波光又は水銀ランプの輝線を照射するか、又は研磨法により、基板を第４半導体層２５から分離する。その後、第３半導体層１４の上にｎ側電極１５を形成し、第４半導体層２５におけるｎ側電極１５と反対側の面上にｐ電極１６を形成する。
【０１２１】
その後は、第３半導体層１４及び第４半導体層２５を含めデバイス構造体２０を所定の領域でダイシング又はへき開して、デバイスチップを得る。
【０１２２】
以上説明したように、第３の実施形態によると、第１の実施形態と同様の効果を得られる上に、基板とデバイス構造体２０との間にＨＶＰＥ法による高品質な第４半導体層２５を設けているため、デバイス構造体２０の結晶欠陥密度を一層低減することができる。その上、第４半導体層２５を設けたことにより、基板を分離する際に、デバイス構造体２０が被る照射光によるダメージ又は研磨時の機械的なダメージを低減することができる。その結果、発光層１２に発光強度の低下を生じなくなるので、基板の分離の際に生じる素子の動作特性の劣化を防止することができる。
【０１２３】
また、デバイス構造体２０は、ＭＯＣＶＤ法に限らず、ＭＢＥ法を用いて形成してもよい。
【０１２４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１２５】
図８は本発明の第４の実施形態に係る半導体装置の断面構成を示している。ここで、図８において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【０１２６】
図８に示すように、第４の実施形態に係る半導体装置は、そのデバイス構造体２０における第１半導体層１１を、ｐ型窒化ガリウムからなる下地層３２の上に、該下地層３２の上に形成されたマスク膜３３の露出部分から選択的に横方向成長させる選択的横方向成長(Epitaxial Lateral Overgrowth：ＥＬＯ)法により形成されていることを特徴とする。
【０１２７】
ところで、現在、最も有効な欠陥低減方法はこのＥＬＯ法である。すなわち、窒化ガリウムからなる下地層の上に、複数の開口部を有するマスク用の薄膜を形成し、その開口部から窒化物半導体の再成長を行なうと、該薄膜上において開口部からの成長を基点とする横方向（基板面に平行な方向）成長が支配的となり、この横方向成長を促進することにより、薄膜の上側に成長する窒化物半導体層に生じる結晶欠陥を大幅に低減するという結晶成長方法である。この方法によると、従来は１×１０９ｃｍ−２程度であった転位密度が１０６ｃｍ−２台にまで低減する。
【０１２８】
ここで、ＥＬＯ法におけるマスク用の薄膜であるマスク膜３３は、その上に窒化ガリウム等のIII-Ｖ族窒化物半導体が実質的に成長しない材料であれば良く、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化チタン（ＴｉＯ２）、タングステン（Ｗ）若しくはタングステンを含む金属、又はこれらの積層体を用いることが好ましい。
【０１２９】
また、マスク膜３３のマスクパターンはストライプ状でもよく、また、ドット（島）状でもよい。
【０１３０】
以下、前記のような構成を持つ半導体装置の製造方法について図面を参照しながら説明する。
【０１３１】
図９（ａ）〜図９（ｄ）及び図１０（ａ）〜図１０（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１３２】
まず、図９（ａ）に示すように、ＭＯＣＶＤ法により、例えばサファイアからなる基板３０の上に、厚さが０．５μｍ程度のｐ型の窒化ガリウムからなる下地層３２を成長する。続いて、例えばシラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスとを反応させるＣＶＤ法により、下地層３２の上に、膜厚が約２００ｎｍの酸化シリコンからなるマスク形成膜を堆積する。その後、フォトリソグラフィ法及びフッ酸によるウエットエッチング法を用いて、マスク形成膜から開口部３３ａを有するストライプ状のマスク膜３３を形成する。
【０１３３】
次に、図９（ｂ）に示すように、ＭＯＣＶＤ法により、下地層３２上におけるマスク膜３３の開口部３３ａから露出する部分に、マスク膜３３の上面を覆い且つその表面が平坦化されるように、厚さが約０．５μｍのｐ型の窒化ガリウムからなる第１半導体層１１をＥＬＯ成長する。このようにすると、厚さが約１μｍのｐ型の窒化ガリウムからなる半導体層中に、マスク膜３３が基板面に沿って選択的に埋め込まれた構造を得られる。
【０１３４】
第４実施形態に係る第１半導体層１１は、下地層３２の結晶状態の影響を受けることなく、基板面に平行な方向（横方向）に再成長している。このため、第１半導体層１１の結晶性は、下地層３２の結晶性よりも向上する。例えば、下地層３２の結晶欠陥密度は１×１０７ｃｍ−２程度であり、第１半導体層１１の結晶欠陥密度は１０６ｃｍ−２台に低減される。
【０１３５】
続いて、ＭＯＣＶＤ法により、第１半導体層１１の上に、ＩｎＡｌＧａＮを含む発光層１２及びｎ型の窒化ガリウムからなる第２半導体層１３を順次成長して、第１半導体層１１、発光層１２及び第２半導体層１３からなるデバイス構造体２０を形成する。なお、第１半導体層１１及び第２半導体層１３の成長温度は、約１０５０℃に設定しており、発光層１２及び第２半導体層１３の表面は平坦である。
【０１３６】
次に、図９（ｃ）に示すように、第１の実施形態と同様に、ＨＶＰＥ法により、デバイス構造体２０の上に、成長温度が約１０００℃と第１半導体層１１及び第２半導体層１３よりも低い温度で、厚さが約１００μｍのｎ型の窒化ガリウムからなる第３半導体層１４を成長する。このときの第３半導体層１４の結晶欠陥密度は、デバイス構造体２０の１０６ｃｍ−２台に対して１０９ｃｍ−２台である。第３半導体装置１４の結晶欠陥密度がこのような比較的に大きい値となる場合には、前述したように、第３半導体層１４の表面は平坦とはならず凹部を有する荒れた状態となる。その結果、第３半導体層１４には、ストレスが蓄積されず、従ってクラックが生じないため、その厚さを１００μｍと比較的に厚く成長させることができる。
【０１３７】
次に、図９（ｄ）に示すように、基板３０におけるデバイス構造体２０の反対側の面（裏面）から、パルス状のＫｒＦエキシマレーザ光を基板３０の全面をスキャンしながら照射して、図１０（ａ）に示すように、基板３０を下地層３２から分離して除去する。このとき、基板３０を５００℃程度の温度に加熱してもよい。また、基板３０は研磨して除去してもよい。
【０１３８】
次に、図１０（ｂ）に示すように、下地層３２及びマスク膜３３を研磨して除去する。
【０１３９】
次に、図１０（ｃ）に示すように、第３半導体層１４の上にｎ側電極１５を形成し、デバイス構造体２０におけるｎ側電極１５の反対側の面上に、ｐ側電極１６を形成する。その後、デバイス構造体２０における所定の領域に対して、スクライブするか又は半導体レーザ素子の場合にはへき開することにより、デバイス構造体２０からデバイスチップを得る。
【０１４０】
なお、図１０（ｂ）に示した下地層３２及びマスク膜３３を除去する工程、いわゆる裏面研磨工程は必ずしも行なわなくてもよい。
【０１４１】
以上説明したように、第４の実施形態によると、第１の実施形態と同様の効果を得られる上に、デバイス構造体２０における第１半導体層１１にＥＬＯ法を用いているため、デバイス構造体２０の結晶性が向上する。
【０１４２】
なお、基板３０には、サファイアに代えて、酸化マグネシウム、酸化リチウムガリウム又は酸化リチウムアルミニウムからなる単結晶基板を用いてもよい。
【０１４３】
また、半導体装置の形態によっては、図９（ｄ）の基板分離工程の前に、例えばシリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、又は金属からなる支持基板を第３半導体層１４の上面に貼り合わせてもよい。
【０１４４】
また、デバイス構造体２０から分離された基板３０は、新たなデバイス構造体の成長用基板として再利用してもよい。
【０１４５】
また、これまでに説明した各実施形態及びその変形例に用いた基板３０、３１の主面の面方位は、特定の面に限られない。例えば、サファイアや炭化シリコンの典型的な面方位である（０００１）面はいうまでもなく、該（０００１）面からわずかにオフセットした、いわゆるオフアングルを持つ主面でもよい。
【０１４６】
また、各実施形態における発光層１２は、ｐ型又はｎ型にドープされていてもよい。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を示す部分的な工程順の構成断面図である。
【図４】本発明の第１の実施形態の第２形例に係る半導体装置を示す構成断面図である。
【図５】本発明の第１の実施形態の第３変形例に係る半導体装置を示す構成断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図７】本発明の第３の実施形態に係る半導体装置を示す構成断面図である。
【図８】本発明の第４の実施形態に係る半導体装置を示す構成断面図である。
【図９】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１１】第１の従来例に係る半導体装置を示す構成断面図である
【図１２】第２の従来例に係る半導体装置を示す構成断面図である
【符号の説明】
【０１４８】
１１    第１半導体層
１２    発光層（活性領域）
１３    第２半導体層
１４    第３半導体層（厚膜半導体層）
１５    ｎ側電極
１６    ｐ側電極
１７    ｎ側電極
１８    ｐ側電極
２０    デバイス構造体
２４    第３半導体層（厚膜半導体層）
２５    第４半導体層（厚膜半導体層）
３０    基板
３１    基板
３２    下地層
３３    マスク層
３３ａ  開口部
４０    支持基板
４１    第１の融着層
４２    第２の融着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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