(57)【要約】  【課題】  チップサイズを大きくすることなく、高耐圧化を実現できる半導体装置及びトランジスタを提供する。  【解決手段】  コレクタ領域となる半導体基板１上には、半導体基板１より不純物濃度が低いｐ型の第１Ｓｉ層２が積層され、更に、第１Ｓｉ層２より不純物濃度が低いｐ型の第２Ｓｉ層３が積層されている。第１Ｓｉ層２及び第２Ｓｉ層３内には、ｎ型のベース領域４が形成され、ベース領域４内には、第１Ｓｉ層２より不純物濃度が高いｐ型のエミッタ領域５が形成されている。ベース領域４及びエミッタ領域５を取り囲むように、不純物としてＰを含むｎ型のＦＬＲ領域６が、第１Ｓｉ層２と第２Ｓｉ層３との境界近傍の位置に環状に形成されており、ＦＬＲ領域６は第２Ｓｉ層３の表面に露出しない埋め込み構造となっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ｐｎ接合の空乏層が広がる一導電型の領域に、該一導電型とは反対の導電型である環状の領域を設けてある半導体装置において、前記環状の領域を埋め込み構造としてあることを特徴とする半導体装置。
【請求項２】
ベース領域及びエミッタ領域を囲むように、前記ベース領域と同じ導電型である環状の領域を設けてあるトランジスタにおいて、前記環状の領域を埋め込み構造としてあることを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びトランジスタに関し、特に、高い耐圧性能が得られる半導体装置及びトランジスタに関するものである。
【背景技術】
【０００２】
バイポーラトランジスタなどの半導体装置において、高い耐圧性能を得るためにフィールドリミッティングリング（ＦＬＲ：Field Limiting Ring)を設けることが知られている（例えば、非特許文献１参照）。ＦＬＲは、ｐｎ接合をリング状の接合で取り囲み、ｐｎ接合の隅部の電界を緩和して高い耐圧を実現するものである。
【０００３】
ＦＬＲを設けたプレーナ構造に逆バイアス電圧を印加していくと、逆バイアス電圧の増加につれて空乏層が外側（低濃度領域側）へ延びていく。そして、ＦＬＲに達した場合、空乏層は強制的にＦＬＲの外周まで広げられる。このようにして表面の空乏層の幅は、ＦＬＲを設けない場合に比べて広くなり、プレーナ接合近傍に集中しようとする電界を弱めることでき、高耐圧化を図れる。
【０００４】
図４は、ＦＬＲを設けたプレーナ構造をなす従来のｐｎｐ型トランジスタの構成を示す断面図である。図４において、３１はコレクタ領域となるｐ型のＳｉ（シリコン）半導体基板である。半導体基板３１上には、半導体基板３１より不純物濃度が低いｐ型のＳｉ層３２が積層されている。Ｓｉ層３２内にｎ型のベース領域３４が形成され、ｎ型のベース領域３４内にｐ型のエミッタ領域３５が形成されている。また、ベース領域３４及びエミッタ領域３５を取り囲むように、ｎ型のＦＬＲ領域３６が、Ｓｉ層３２の表面に露出させた態様で形成されている。
【０００５】
ベース領域３４上、エミッタ領域３５上には、それぞれベース電極３７、エミッタ電極３８が設けられている。これらのベース電極３７及びエミッタ電極３８が設けられていない部分のＳｉ層３２の上面には、ＳｉＯ2 （酸化シリコン）膜からなる絶縁膜３９が形成され、更にその上に保護用のパッシベーション膜４０が形成されている。
【非特許文献１】監修：西澤潤一、編集：半導体用語大辞典編集委員会、                        発行：株式会社日刊工業新聞社、「半導体用語大辞典」、                        １９９９年３月２０日、ｐ．９３８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高耐圧化を図るためには、前述したように、ｐｎ接合の逆バイアス時にできる空乏層の電界を緩和してやれば良い。一般的なトランジスタにあっては、コレクタとベースとの間での主にＳｉとＳｉＯ2 との境界面でブレイクダウンが発生して、耐圧が決定される。そこで、図４に示した従来のトランジスタでは、ＦＬＲ領域３６を設けて、図４の破線に示すように空乏層を広げて、表面の電界を緩和するようにしている。
【０００７】
しかしながら、ＦＬＲ領域３６を設けている分だけチップサイズが大きくなるという問題がある。図５は、上述した従来のトランジスタの模式的平面図であり、ＦＬＲ領域３６の幅（ｗ）の分だけトランジスタのサイズが大きくなっている。また、より高い耐圧性能を実現するためには、ＦＬＲの幅をより広くするか、複数のＦＬＲ領域を設けるかを行う必要があり、このような場合には、チップサイズの大幅な増大が避けられないことになる。
【０００８】
本発明は斯かる事情に鑑みてなされたものであり、ＦＬＲ領域を埋め込み構造とすることにより、チップサイズを大きくすることなく、高耐圧化を実現できる半導体装置及びトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、ｐｎ接合の空乏層が広がる一導電型の領域に、該一導電型とは反対の導電型である環状の領域を設けてある半導体装置において、前記環状の領域を埋め込み構造としてあることを特徴とする。
【００１０】
本発明の半導体装置にあっては、ｐｎ接合の空乏層が広がる一導電型の領域に設ける一導電型とは反対の導電型である環状の領域（ＦＬＲ領域）を、表面に露出させない埋め込み構造としている。よって、チップサイズが大きくならずに、電界を緩和して高耐圧化を図れる。
【００１１】
本発明に係るトランジスタは、ベース領域及びエミッタ領域を囲むように、前記ベース領域と同じ導電型である環状の領域を設けてあるトランジスタにおいて、前記環状の領域を埋め込み構造としてあることを特徴とする。
【００１２】
本発明のトランジスタにあっては、ベース領域と同じ導電型である環状の領域（ＦＬＲ領域）を、表面に露出させない埋め込み構造としている。よって、チップサイズが大きくならずに、電界を緩和して高耐圧化を図れる。
【発明の効果】
【００１３】
本発明では、ＦＬＲ領域を埋め込み構造とするようにしたので、チップサイズを大きくすることなく、高い耐圧性能を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明をその実施の形態を示す図面を参照して具体的に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
【００１５】
図１は、本発明のｐｎｐ型のトランジスタの構成を示す断面図である。図１において、１はコレクタ領域となるｐ型のＳｉ半導体基板である。半導体基板１上には、半導体基板１より不純物濃度が低いｐ型の第１Ｓｉ層２が積層され、更に、第１Ｓｉ層２より不純物濃度が低いｐ型の第２Ｓｉ層３が積層されている。
【００１６】
第１Ｓｉ層２は、厚さが４０μｍ程度であって、比抵抗が６０〜８０Ω・ｃｍ程度である。第２Ｓｉ層３は、厚さが５μｍ程度であって、比抵抗が６０〜１００Ω・ｃｍ程度である。第２Ｓｉ層３の比抵抗を第１Ｓｉ層２の比抵抗より大きくすることにより、トランジスタの表面近傍で空乏層が広がり易くなって、高い耐圧性能が得られる。
【００１７】
第１Ｓｉ層２及び第２Ｓｉ層３内には、不純物としてＰ（リン）を含むｎ型のベース領域４が形成されている。また、ベース領域４内には、第１Ｓｉ層２より不純物濃度が高いｐ型のエミッタ領域５が形成されている。
【００１８】
ベース領域４及びエミッタ領域５を取り囲むように、不純物としてＰを含むｎ型のＦＬＲ領域６が、第１Ｓｉ層２と第２Ｓｉ層３との境界近傍の位置に環状に形成されている。図４に示す従来例では、ＦＬＲ領域３６がＳｉ層３２の表面に露出した態様で形成されているが、図１に示す本発明例では、ＦＬＲ領域６が埋め込み構造となっている。即ち、ＦＬＲ領域６は、第２Ｓｉ層３の表面に露出しておらず、第１Ｓｉ層２及び第２Ｓｉ層３内に埋め込まれた態様で形成されている。なお、ＦＬＲ領域６の不純物濃度は、１×１０17〜１×１０18ａｔｍｓ／ｃｍ3 程度である。
【００１９】
ベース領域４上、エミッタ領域５上には、それぞれＡｌ（アルミニウム）膜からなるベース電極７、エミッタ電極８が設けられている。これらのベース電極７及びエミッタ電極８が設けられていない部分の第２Ｓｉ層３の上面には、ＳｉＯ2 膜からなる絶縁膜９が形成され、更にその上にＳｉＮ（窒化シリコン）膜からなる保護用のパッシベーション膜１０が形成されている。
【００２０】
本発明のトランジスタでは、第１Ｓｉ層２及び第２Ｓｉ層３内のベース領域４の外側に、ベース領域４と同じ導電型のＦＬＲ領域６を設けている。このＦＬＲ領域６の存在により、図１の破線に示すように空乏層が広がり、Ｓｉ内部とその延長上の表面域での電界が緩和される。よって、高い耐圧性能を実現することができる。
【００２１】
図２は、上述した本発明のトランジスタの模式的平面図である。図２において、図１と同一部分には同一番号を付している。本発明のトランジスタでは、ＦＬＲ領域６を埋め込み構造としているので、図５の従来例のようなＦＬＲ領域の設置に伴うサイズの増大がなく、従来例に比べてサイズを小型化できる。具体的には、べース領域４の外側の幅（ａ）（図２）が、ベース領域３４の外側の幅（ｂ）（図５）より、ＦＬＲ領域３６の幅（ｗ）の分だけ短縮されている。
【００２２】
以上のことから、本発明のトランジスタでは、従来例のようにチップサイズを大きくすることなく、高耐圧化を図ることが可能である。よって、十分な耐圧性能を有しながらも、従来例より一回り小さなパッケージに収納できるという利点がある。
【００２３】
次に、このような本発明のトランジスタの製造方法について説明する。図３は、その製造工程を示す断面図である。
【００２４】
まず、ｐ型のＳｉ半導体基板１上に、半導体基板１と同じ結晶方位にて、半導体基板１より不純物濃度が低いｐ型の第１Ｓｉ層２をエピタキシャル成長法にて積層形成する（図３（ａ））。ＦＬＲ領域６を形成すべき部分をパターン欠損させたレジストパターン１１を第１Ｓｉ層２上に形成し、イオン打ち込み法にてＰを注入して、ＦＬＲ領域６となるｎ型領域１２を形成する（図３（ｂ））。イオン打ち込み法ではマスクとしてＳｉＯ2 などの酸化膜を用いることが一般的ではあるが、打ち込むＰの濃度が少なく、また、トランジスタの活性領域、電流経路でないので、コストを低減するためにレジストパターン１１を使用する。
【００２５】
次いで、第１Ｓｉ層２及びｎ型領域１２上に、第１Ｓｉ層２と同じ結晶方位にて、第１Ｓｉ層２より不純物濃度が低いｐ型の第２Ｓｉ層３をエピタキシャル成長法にて積層形成する（図３（ｃ））。これにより、ｎ型領域１２からなるＦＬＲ領域６が、第１Ｓｉ層２と第２Ｓｉ層３との境界面近傍に形成され、ＦＬＲ領域６がＳｉ層に埋め込まれた構造となる。
【００２６】
ＣＶＤ（Chemical Vapor Deposition)法により第２Ｓｉ層３上に絶縁膜９となるＳｉＯ2 膜１３を形成し、不純物拡散技術を用いたＰの熱拡散により、ベース領域４となるｎ型領域１４を形成する（図３（ｄ））。次いで、イオン打ち込み法にてＢ（ボロン）をｎ型領域１４内に注入して、エミッタ領域５となるｐ型領域１４を形成する（図３（ｅ））。      
【００２７】
フォトリソグラフィ技術を用いてＳｉＯ2 膜１３の電極形成領域を選択的にエッチングした後、スパッタ法にてｎ型領域１４（ベース領域４）とｐ型領域１５（エミッタ領域５）との上にＡｌを堆積させて、ベース電極７、エミッタ電極８を作製する。最後に、プラズマＣＶＤ法によりＳｉＮ膜からなる保護用のパッシベーション膜１０を形成して、図１に示すような構成のトランジスタを製造する。
【００２８】
このように、ＦＬＲ領域６の形成は、Ｓｉ層のエピタキシャル成長工程とベース領域４の作製工程との間に挿入して行われ、Ｓｉ層の所望のエピタキシャル厚さ、ベース領域４の深さ、耐圧の空乏層幅などを考慮して、Ｓｉ層のエピタキシャル成長工程を途中で中断し、その中断した際に環状のＦＬＲ領域６を形成する。
【００２９】
なお、上述した実施の形態では、ｐｎｐ型のトランジスタを例として説明したが、ｎｐｎ型のトランジスタにあっても、本発明を同様に適用できることは勿論である。ｎｐｎ型のトランジスタの場合には、ベース領域と同じ導電型であるＢを不純物として注入したｐ型領域からなるＦＬＲ領域を埋め込み構造とすることにより、ｐｎｐ型のトランジスタと同様の効果を素する。
【図面の簡単な説明】
【００３０】
【図１】本発明のトランジスタの構成を示す断面図である。
【図２】本発明のトランジスタの構成を示す模式的平面図である。
【図３】本発明のトランジスタの製造工程の手順を示す断面図である。
【図４】従来のトランジスタの構成を示す断面図である。
【図５】従来のトランジスタの構成を示す模式的平面図である。
【符号の説明】
【００３１】
１  半導体基板
２  第１Ｓｉ層
３  第２Ｓｉ層
４  ベース領域
５  エミッタ領域
６  ＦＬＲ領域
１２  ｎ型領域
【図１】
2007035721.tif 000003
【図２】
2007035721.tif 000004
【図３】
2007035721.tif 000005
【図４】
2007035721.tif 000006
【図５】
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