(57)【要約】 【課題】  デバイスパターンの転写位置ずれ量を忠実に反映し、合わせずれ検査の測定精度を向上させた合わせずれ検査用マークの形成方法を提供する。【解決手段】  基準層デバイスパターンと、この基準層デバイスパターンと同じ層にある第１マークを形成し、基準層の上層に、基準層に対応した上層デバイスパターンとこの上層デバイスパターンと同じ層にあり、この上層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターン３２０ａ〜３２６ａの配列からなる第２マーク領域を、第１マークに隣接して形成し、第２マーク領域の境界部分に配列されたパターン３２０ａ，３２６ａを選択的に除去し、残余のパターン３２１ａ〜３２５ａにより第２マークを形成するステップとを含み、第１及び第２マークを用いて、基準層と上層のパターンの合わせずれを検査する。【選択図】    図１０
2007035768.tif 000002
【特許請求の範囲】
【請求項１】
基準層に、基準層デバイスパターンとこの基準層デバイスパターンと同じ層にある第１マークを形成するステップと、
前記基準層の上層に、基準層に対応した上層デバイスパターンとこの上層デバイスパターンと同じ層にあり、この上層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第２マーク領域を、前記第１マークに隣接して形成するステップと、
前記第２マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより第２マークを形成するステップ
とを含み、前記第１及び第２マークを用いて、前記基準層と上層のパターンの合わせずれを検査することを特徴とする合わせずれ検査用マークの形成方法。
【請求項２】
前記第２マーク領域の複数のパターンの配列を、感光性膜のパターンとして形成し、
前記感光性膜のパターンの境界部分を選択的に二重露光することにより、前記境界部分に配列されたパターンを除去し、前記第２マークを形成する
ことを特徴する請求項１に記載の合わせずれ検査用マークの形成方法。
【請求項３】
前記第２マーク領域の複数のパターンの配列を、非感光性膜のパターンとして形成し、
リソグラフィ工程とエッチング工程を用いることにより、前記境界部分に配列された前記非感光性膜のパターンを除去し、前記第２マークを形成する
ことを特徴する請求項１に記載の合わせずれ検査用マークの形成方法。
【請求項４】
半導体基板上の基準層に、基準層デバイスパターンとこの基準層デバイスパターンと同じ層にある第１マークを形成する工程と、
前記基準層の上層に、基準層に対応した上層デバイスパターンとこの上層デバイスパターンと同じ層にあり、この上層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第２マーク領域を、前記第１マークに隣接して形成する工程と、
前記第２マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより第２マークを形成する工程と、
前記第１及び第２マークを用いて、前記基準層と上層のパターンの合わせずれを検査する工程
とを含み、前記検査により、合わせずれ量が許容範囲以内であれば、更に上層の加工処理に進むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１マークを形成する工程は、
前記基準層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第１マーク領域を、前記基準層デバイスパターンと同じ層に形成する段階と、
前記第１マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより前記第１マークを形成する段階
とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化された大規模な半導体集積回路の検査に好適な合わせずれ検査用マークの形成方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、複数のマスクレベルのデバイスパターンを重ね合わせて形成するために、複数のマスクパターンを半導体ウエハ上に順次重ねて露光する。露光の際は、基準層のデバイスパターンとその上層のデバイスパターンとの間において断線、リーク等の不具合が発生しないように、基準層のデバイスパターンとその上層のデバイスパターンが正しく重ね合わせられているか否かを検査する「合わせずれ検査」が行われる。このため、半導体ウエハ上には、デバイスパターンとともに、デバイスパターンの合わせずれを検査するための合わせずれ検査用マークが形成されている。
【０００３】
例えば、最小加工寸法Ｆが１００〜１５０ｎｍ程度、若しくはこれ以下に微細化された大規模な半導体集積回路の製造においては、高度な水準のマスク加工技術やフォトリソグラフィ技術が必要となっている。特に、微細化が高度になるにつれ、合わせずれ検査用マークの寸法が、デバイスパターンの寸法に比べて相対的に大きくなる。このため、露光装置の光学系の収差や焦点位置等の影響が、合わせずれ検査用マークとデバイスパターンとの間でそれぞれ異なる現象が発生する。収差や焦点位置等の影響がそれぞれ異なると、半導体ウエハ上に転写される合わせずれ検査用マークとデバイスパターンとの転写位置ずれ量もそれぞれ異なる。このため、合わせずれ検査により、合わせずれ検査用マーク同士の合わせずれ量を最小にしても、デバイスパターン間では合わせ誤差が大きいという問題が生じる。
【０００４】
更に、デバイスパターンの幅に比べて大きい合わせずれ検査用マークを同一マスク基板に造り込む従来のやり方では、デバイスパターンと検査用マークの基板上での被覆率が異なっているため、微細パターンのリソグラフィ工程やドライエッチング工程時のローディング効果等を考慮すると、合わせずれ検査用マークでは、デバイスパターンに対する正確なプロセスのゆらぎは評価できない。
【０００５】
このため、合わせずれ検査マークとデバイスパターンの転写位置ずれ量を同程度にし、デバイスパターン間の合わせ誤差を最小にするために、合わせずれ検査用マークの寸法、形状等をデバイスパターンと同一にする方法が提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、半導体記憶装置を例にあげると、チップ領域上の大部分がメモリセルの周期的な繰り返しパターンで占められている。このメモリセルはパターンの微細加工が進めば進むほど広いチップ領域内に大量の素子が周期的に集積化されることとなる。このような、無限の広がりで近似できるようなメモリセルのパターンと比較すれば、単にライン幅等をデバイスパターンと同一にした合わせずれ検査用マークでは、デバイスパターンを忠実に再現したこととはならない。
【０００７】
即ち、チップ領域の周辺部のダイシング領域において、有限な幅の領域に局所的に形成された複数の微細パターンの集合としての合わせずれ検査用マークでは、合わせずれ検査用マークが占有している領域の境界部分（エッジ部分）は、パターンの配列の周期性や一様性が不連続になるので、光学的にデバイスパターンとは等価とはならないことになる。このため、合わせずれ検査用マークの境界部分（エッジ部分）のパターン形状が、収差等の影響を受けて変形し、デバイスパターンとは異なる形状になる。この結果、合わせずれ検査の測定精度を低下させる場合があった。
【０００８】
【特許文献１】特開平２００２−６４０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、微細化されたデバイスパターンを有する半導体装置の製造において、半導体基板上に形成される合わせずれ検査マークとデバイスパターンの転写位置ずれ量を同程度にし、合わせずれ検査の測定精度を向上させた合わせずれ検査用マークの形成方法、及びこの合わせずれ検査を用いた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、基準層に、基準層デバイスパターンと、この基準層デバイスパターンと同じ層にある第１マークを形成するステップと；基準層の上層に、基準層に対応した上層デバイスパターンとこの上層デバイスパターンと同じ層にあり、この上層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第２マーク領域を、第１マークに隣接して形成するステップと；第２マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより第２マークを形成するステップとを含み、第１及び第２マークを用いて、基準層と上層のパターンの合わせずれを検査する合わせずれ検査用マークの形成方法が提供される。
【００１１】
又、本発明の更に他の態様によれば、半導体基板上の基準層に、基準層デバイスパターンと、この基準層デバイスパターンと同じ層にある第１マークを形成する工程と；基準層の上層に、基準層に対応した上層デバイスパターンとこの上層デバイスパターンと同じ層にあり、この上層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第２マーク領域を、第１マークに隣接して形成する工程と；第２マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより第２マークを形成する工程と；第１及び第２マークを用いて、基準層と上層のパターンの合わせずれを検査する工程とを含み、検査により、合わせずれ量が許容範囲以内であれば、更に上層の加工処理に進む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、半導体基板上に形成される合わせずれ検査マークとデバイスパターンの転写位置ずれ量を同程度にし、合わせずれ検査の測定精度を向上させた合わせずれ検査用マークの形成方法、及びこの合わせずれ検査を用いた半導体装置の製造方法が提供できる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、各ブロックの寸法等は現実のものとは異なることに留意すべきである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１４】
本発明の実施の形態に係る合わせずれ検査用マークの形成方法では、例えば、図１に示すような、光学系１４０とステージ２を備える縮小投影露光装置を用いて、合わせずれ検査用マークのパターンが半導体基板３上に縮小投影露光される。図１に示す縮小投影露光装置の光学系１４０は、照明光源４１、照明光源４１の下部に配置された集光レンズ４３、集光レンズ４３の下部に配置された投影光学系４２を備える。集光レンズ４３と投影光学系４２との間には、照明光源４１により照射され、集光レンズ４３で集光された光を受けるデバイスパターン１５、アライメントマーク２６ａ，２６ｂ，２６ｃ及び合わせずれ検査用マーク２０ａ，２０ｂ，２０ｃを備えるレチクル５が配置される。このレチクル５は、一連の工程の流れに応じて、順に、集光レンズ４３と投影光学系４２との間に配置されるように、複数枚のセットとして構成されている。ステージ２上には、半導体基板３が配置される。デバイスパターン１５及び合わせずれ検査用マーク２０ａ，２０ｂ，２０ｃのそれぞれを透過した光は、投影光学系４２で集光され、半導体基板３上に結像する。
【００１５】
半導体基板３の上には、図２に示すような矩形のチップ領域が、レチクル５に形成されたパターンの縮小投影像として、複数個、ステップ・アンド・リピート方式でマトリクス状に逐次移動しながら配置される。この結果、矩形のチップ領域を囲むダイシング領域３７上には、レチクル５の検査用マーク２０ａ，２０ｂ，２０ｃ及びアライメントマーク２６ａ，２６ｂ，２６ｃに対応して、合わせずれ検査用マーク３０ａ，３０ｂ，３０ｃ、及び合わせずれ検査用マークそれぞれに隣接してアライメントマーク３６ａ，３６ｂ，３６ｃが配置されている。ダイシング領域３７により囲まれたチップ領域には、各層のデバイスパターン３５が、互いに重ね合わせられて、形成されている。
【００１６】
図２に示した合わせずれ検査用マーク３０ａの平面拡大図の一例を図３に示す。合わせずれ検査用マーク３０ａは、半導体基板３上の表面に正方形の四辺を形成するように配置された第１マーク３１ａ，３１ｂ，３１ｃ、３１ｄ及び第１マーク３１ａ〜３１ｄの形成する正方形の内側に形成された第２マーク３２ａ，３２ｂ，３２ｃ，３２ｄを有する。第１マーク３１ａ，３１ｂ，３１ｃ、３１ｄは基準層（第１層）のマスクパターンに対応し、第２マーク３２ａ，３２ｂ，３２ｃ，３２ｄは、基準層（第１層）のマスクパターンに合わせられるその上層（第２層）のマスクパターンに対応する。上層（第２層）は、必ずしも、基準層（第１層）の直上の層である必要はなく、その間に他の層が含まれていても良い。即ち、本明細書では、基準層（第１層）と上層（第２層）とは、論理的に互いに位置合わせされる関係にある２つの層であれば良い。「論理的に互いに位置合わせされる関係にある２つの層」とは、例えば、ビアホールのパターンのように、上層（第２層）のパターンが基準層（第１層）を貫通するような、物理的には逆の関係となる２つの層の関係をも許容する意味である。
【００１７】
第１及びマーク３１ａ〜３１ｄの幅ｌ及び第２マーク３２ａ〜３２ｄの幅ｍは、例えば、いずれも約２μｍ程度に選択することが可能であるが、他の寸法でも構わない。第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄは、図２に示したチップ領域のデバイスパターン（上層デバイスパターン）３５と同一寸法、同一ピッチ（同一周期性）、同一パターン密度で形成されるので、例えば、１００〜１５０ｎｍ程度、若しくはこれ以下の線幅のパターンとして、形成可能である。合わせずれ検査は、第１マーク３１ａの重心位置と第１マーク３１ｃの重心位置の距離の中点と、第２マーク３２ａの重心位置と第２マーク３２ｃの重心位置の距離の中点との距離の差で求められる。又、これと直交する第１マーク３１ｂの重心位置と第１マーク３１ｄの重心位置の距離の中点と、第２マーク３２ｂの重心位置と第２マーク３２ｄの重心位置の距離の中点との距離の差で求められる、
図４の断面図では、基準層（第１層）のマスクパターンに対応する第１マーク３１ａ，３１ｃとして、例えば、半導体基板３上にエッチングにより形成された溝を例示している。例えば、１００工程以上に及ぶ複雑な半導体装置（半導体集積回路）の一連の工程の最初に半導体基板３の表面に溝部を形成し、これを第１マーク３１ａ，３１ｃとしても良い。或いは、後述する図１５のフローチャートで説明するような、一連の工程の途中の層を、基準層（第１層）と定義し、これと論理的に互いに位置合わせされる関係にある他の層を上層（第２層）と定義しても良い。或いは、基準層（第ｋ層）と上層（第ｋ＋１層）のように定義しても良い（ｋは１以上の整数である。）。一連の工程で、より時間的に後の工程で用いられるマスクパターンに対応する層が、より上層のマスクパターンとして定義される。より一般的には、基準層（第ｋ層）と上層（第ｋ＋ｐ層）のように定義可能である（ｐは１以上の整数である。）。
【００１８】
図４の断面図の左側に示した第２マーク（第２マーク領域）３２ａは、例えば、半導体基板３上にゲート絶縁膜を介して形成された多結晶シリコンの複数の加工パターン３２５ａ，３２４ａ，３２３ａ，３２２ａ，３２１ａとすることが可能である。この場合、図４の断面図の右側に示した第２マーク（第２マーク領域）３２ｃは、同様に、半導体基板３上にゲート絶縁膜を介して形成された多結晶シリコンの複数の加工パターン３３５ａ，３３４ａ，３３３ａ，３３２ａ，３３１ａになる。
【００１９】
そして、図５の平面図に示すように、図４の断面図の左側に示した第２マーク（第２マーク領域）３２ａは、それぞれ列状に並んで形成された同一平面形状の加工パターン３２１ａ，３２１ｂ，３２１ｃ，・・・・・，３２５ａ，３２５ｂ，３２５ｃ，・・・・・を含む周期パターンである。加工パターン３２１ａ，３２１ｂ，３２１ｃ，・・・・・，３２５ａ，３２５ｂ，３２５ｃ，・・・・・のそれぞれの線幅ｎは、図２のデバイスパターン３５の線幅と同一である。加工パターン３２１ａ〜３２５ｃの長さ、厚さ、配列のピッチ、及びパターンの粗密も、デバイスパターン３５と同一の寸法及び粗密となるように形成されている。
【００２０】
（合わせずれ検査用マークの第１の形成方法）
先ず、図６〜図１０を用いて、本発明の実施の形態に係る合わせずれ検査用マークの形成方法（第１形成方法）を説明する。なお、以下に述べる合わせずれ検査用マークの形成方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能である。又、同様に、以下の説明で開示するマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。以下の例では、「感光性膜」として、フォトレジスト膜（以下において、単に「レジスト膜」と略記する。）を用いる例を示すが、「感光性膜」としては、感光性樹脂膜等、レジスト膜以外の膜の使用も可能である。但し、微細加工の精度、均一性や再現性の要求を考慮すれば、レジスト膜を用いることが好ましい。
【００２１】
（イ）先ず、所望の不純物をドーピングした半導体基板（Ｓｉ基板）３の表面に、酸化膜（ＳｉＯ2膜）を熱酸化法で形成する。その後、この酸化膜上に、レジスト膜を全面に塗布し、フォトリソグラフィ技術によりレジスト膜を露光現像する。このレジスト膜をエッチングマスクにして、反応性イオンエッチング（ＲＩＥ）法により酸化膜をエッチング加工し、半導体基板３の一部を選択的に露出させる。レジスト膜を除去後、酸化膜をエッチングマスクにして、ＲＩＥ法により半導体基板３の露出領域をエッチングし、エッチング後に酸化膜を除去すれば、図６に示すように、例えば、深さ１００ｎｍ〜３００ｎｍ程度の第１マーク３１ａ，３１ｃとなる基準層（第１層）の溝部が形成される。基準層の平面図は、図３に示されるような、互いに分離した４本の第１マーク（溝部）３１ａ，３１ｂ，３１ｃ、３１ｄで矩形領域を囲む形状となる。なお、図２に示したチップ領域には、対応する基準層デバイスパターンが形成されている。
【００２２】
（ロ）次に、図７に示すように、全面に、新たなレジスト膜（ポジ型レジスト膜）１４をスピン塗布する。そして、所定のベーキング（プリベーク）、キュア等の工程を経て、第１検査マスク（検査レチクル）を用いて、４本の第１マーク（溝部）３１ａ，３１ｂ，３１ｃ、３１ｄで囲まれた矩形領域に位置合わせして、上層（第２層）の４個の第２マーク領域、即ち、４本の第２マーク３２ａ，３２ｂ，３２ｃ，３２ｄのパターンを、図３に示すように、縮小投影露光する。詳細には、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンのそれぞれは、図２に示したチップ領域のデバイスパターン（上層デバイスパターン）３５と同一寸法、同一ピッチ（同一周期性）、同一パターン密度であり、図８ではその内の第２マーク（第２マーク領域）３２ａの断面図を示す。但し、４個の第２マーク領域は、必ずしも、デバイスパターン３５と同一寸法、同一ピッチ（同一周期性）、同一パターン密度である必要はなく、線幅、ピッチ、パターン密度の少なくとも一つが同等であれば良い。もっとも、線幅、ピッチ、パターン密度のすべてが同等であることが、好ましいことは勿論である。即ち、第１検査マスク（検査レチクル）を用いて、図８に示すような、断面形状の加工パターン３２０ａ，３２１ａ，３２２ａ，・・・・・,３２６ａが縮小投影露光する（第１露光）。位置合わせには、図１及び図２に示したアライメントマーク２６ａ，２６ｂ，２６ｃが用いられる。図８では、加工パターン３２０ａ，３２１ａ，３２２ａ，・・・・・,３２６ａが未露光部分で、現像液に難溶性な分子構造を維持し、加工パターン３２０ａ，３２１ａ，３２２ａ，・・・・・,３２６ａを除く他の領域は露光され、光分解反応により、現像液に可溶性な分子構造となる。
【００２３】
（ハ）続いて、第２検査マスク（検査レチクル）を用いて、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）を二重露光する（第２露光）。即ち、第２マーク（第２マーク領域）３２ａの断面図を例に説明すれば、図９に示すように、両端の加工パターン３２０ａと３２６ａのみが選択的に二重露光される。このため、第２検査マスク（検査レチクル）は、加工パターン３２１ａ，３２２ａ，３２３ａ，３２４ａ，３２５ａが露光されないような、遮光膜６を有するマスクパターンを備えている。二重露光により、両端の加工パターン３２０ａと３２６ａのみが、選択的に光分解反応が進行し、現像液に可溶性な分子構造となる。このため、その後の現像処理により、図１０に示すように、両端の加工パターン３２０ａと３２６ａが消失する。
【００２４】
本発明の実施の形態に係る合わせずれ検査用マークの第１形成方法によれば、第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）の加工パターン３２０ａと３２６ａのみを選択的に除去できるので、エッジ部分に終える微細パターンの周期性や一様性の不連続に起因した異常パターンの発生が回避でき、現実のデバイスパターンをより厳密に反映した合わせずれ検査が可能になる。即ち、本発明の実施の形態に係る合わせずれ検査用マークの第１形成方法によれば、合わせずれ検査用マークが、デバイスパターンの一部、または同等のパターンを含んでいるので、パターン転写の際用いる投影光学系の収差の影響による誤差をデバイスパターンと同程度に受け、どちらのパターンの位置ずれ量も同じである。このため、本発明の実施の形態に係る合わせずれ検査用マークの第１形成方法によれば、アライメントの際高精度のアライメントが期待でき、重ね合わせ誤差測定の際高精度な測定が可能になる。また、デバイスパターンが寸法、形状の異なる２種類以上のパターンを含む場合において、パターンによって投影光学系の収差等による位置ずれ量が異なっていても高精度にアライメントすることができる。
【００２５】
なお、上記の説明では、現像液を用いるウェット現像について例示的に説明したが、プラズマ反応等を用いるドライ現像でも良いことは勿論である。
【００２６】
（合わせずれ検査用マークの第２の形成方法）
次に、図６及び図１１〜図１５を用いて、本発明の実施の形態に係る合わせずれ検査用マークの他の形成方法（第２形成方法）を説明する。第１形成方法と同様に、以下に述べる合わせずれ検査用マークの形成方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能であり、同様に、開示したマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。
【００２７】
（イ）先ず、第１形成方法で説明したように、図６に示すように、基準層（第１層）に第１マーク（溝部）３１ａ，３１ｃを半導体基板（Ｓｉ基板）３の表面に形成する（平面図は、図３に示されるような、互いに分離し且つ直交する４本の第１マーク（溝部）３１ａ，３１ｂ，３１ｃ、３１ｄである。）。このとき、なお、基準層のチップ領域には基準層デバイスパターンが形成されている。次に、この半導体基板３の表面に、第１の非感光性膜として、厚さ１０ｎｍ〜３０ｎｍの絶縁膜（ＳｉＯ2膜）４を熱酸化法や化学的気相堆積（ＣＶＤ）法で形成する。なお、本明細書では、「非感光性膜」の用語は、光反応により分子構造が変化するレジスト膜等の「感光性膜」と対比の意味で用いている。その後、絶縁膜４の上に、第２の非感光性膜として、厚さ１００ｎｍ〜２００ｎｍの多結晶シリコン層をＣＶＤ法で堆積する。更に、多結晶シリコン層の上の全面に、新たなレジスト膜（ポジ型レジスト膜）をスピン塗布する。そして、第１形成方法と同様に、第１検査マスク（検査レチクル）を用いて、４本の第１マーク（溝部）３１ａ，３１ｂ，３１ｃ、３１ｄで囲まれた矩形領域に位置合わせして、上層（第２層）の４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンを、図３の平面図に示すように、縮小投影露光する。詳細には、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンのそれぞれは、チップ領域の上層デバイスパターン３５と同一寸法、同一ピッチ（同一周期性）、同一パターン密度である。このレジスト膜をエッチングマスクにして、ＲＩＥ法により第２の非感光性膜（多結晶シリコン層）をエッチング加工し、絶縁膜４の一部を選択的に露出させれば、図１１に示すような断面形状の第２の非感光性膜（多結晶シリコン層）からなる加工パターン３２０ａ，３２１ａ，３２２ａ，・・・・・,３２６ａが形成される。
【００２８】
（ロ）次に、図１２に示すように、全面に、新たなレジスト膜１６をスピン塗布する。そして、第２検査マスク（検査レチクル）を用いて、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）を選択的に露光する。即ち、第２マーク（第２マーク領域）３２ａを例に説明すれば、図１３に示すように、両端の加工パターン３２０ａと３２６ａのパターンのみがレジスト膜１６から露出される。即ち、第２検査マスク（検査レチクル）は、加工パターン３２１ａ，３２２ａ，３２３ａ，３２４ａ，３２５ａにレジスト膜１６が残留するように、加工パターン３２１ａ，３２２ａ，３２３ａ，３２４ａ，３２５ａの配置位置を被覆するような、遮光膜６を有するマスクである。第２検査マスク（検査レチクル）を用いたリソグラフィ工程により、両端の加工パターン３２０ａと３２６ａのみがレジスト膜１６から露出される。
【００２９】
（ハ）このため、その後、追加のＲＩＥ工程を行うことにより、図１４に示すように、両端の加工パターン３２０ａと３２６ａが消失する。
【００３０】
本発明の実施の形態に係る合わせずれ検査用マークの第２形成方法によれば、第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）の加工パターン３２０ａと３２６ａのみを選択的に除去できるので、エッジ部分に終える微細パターンの周期性や一様性の不連続に起因した異常パターンの発生が回避でき、現実のデバイスパターンをより厳密に反映した合わせずれ検査が可能になる。即ち、本発明の実施の形態に係る合わせずれ検査用マークの第２形成方法によれば、合わせずれ検査用マークが、デバイスパターンの一部、または同等のパターンを含んでいるので、パターン転写の際用いる投影光学系の収差の影響による誤差をデバイスパターンと同程度に受け、どちらのパターンの位置ずれ量も同じである。このため、本発明の実施の形態に係る合わせずれ検査用マークの第２形成方法によれば、アライメントの際高精度のアライメントが期待でき、重ね合わせ誤差測定の際高精度な測定が可能になる。また、デバイスパターンが寸法、形状の異なる２種類以上のパターンを含む場合において、パターンによって投影光学系の収差等による位置ずれ量が異なっていても高精度にアライメントすることができる。
【００３１】
（半導体装置の製造方法）
図１５のフローチャートを用いて、本発明の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は、複雑な半導体装置の製造方法の一連の流れの内の、ごく一部を、ステップＳ１０，Ｓ２０，Ｓ３０として、例示的に説明しているに過ぎない。又、以下の説明の変形例を含めて、これ以外の種々の方法により実現可能であることは勿論である。以下の説明では、便宜上、図１５のフローチャートをＮＡＮＤ型フラッシュメモリの製造方法の一部に対応させて説明するが、ＮＡＮＤ型フラッシュメモリの製造方法に限定されるものではないことは勿論である。簡単化のため、図１５のフローチャートのステップＳ１１の前までに、ＮＡＮＤ型フラッシュメモリのワード線のパターニングまでの工程が終了しているものとする。即ち、既に、ＳＴＩの素子分離絶縁膜に囲まれた活性領域活性領域（ＡＡ）が形成され、活性領域には、ゲート絶縁膜（トンネル酸化膜）、第１導電層（浮遊ゲート電極）、導電層間絶縁膜、第２導電層（制御ゲート電極）が順に積層され、フォトリソグラフィ技術により、メモリセルアレイの第２導電層（制御ゲート電極）、導電層間絶縁膜、第１導電層（浮遊ゲート電極）がＲＩＥにてエッチングされ、各メモリセルカラムのメモリセルトランジスタが互いに分離され、ワード線のパターニング工程が終了しているものとする。
【００３２】
（イ）ワード線のパターニング工程が終了すれば、半導体基板３に対し、メモリセルトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。更にドーズ量を変えて周辺回路部のトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入等を行う。次に、ステップＳ１１において、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用した高密度プラズマ（ＨＤＰ）法により、厚さ１０ｎｍ程度のＳｉＯＦ膜を列方向セル分離絶縁膜（層間絶縁膜）として堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。ＨＤＰ法のプラズマ源には、例えば、誘導結合型プラズマ（ＩＣＰ）等が使用可能である。その後、ＲＩＥ法によるエッチバックを行い、選択トランジスタの間の列方向セル分離絶縁膜（層間絶縁膜）２４を除去する。更に、シリコン窒化膜やシリコン酸窒化膜、又は、酸化アルミニウム膜からなるバリア絶縁膜を１０ｎｍから１０００ｎｍの範囲で、メモリセルトランジスタ及び選択トランジスタを含むように、全面に堆積する。バリア絶縁膜は、ソース線コンタクトＣＳ，データ転送線コンタクトＣＢ開口に、過剰エッチングを防止するためのエッチングストッパである。層間絶縁膜に対してエッチング速度が遅く選択比が取れるバリア絶縁膜をエッチング時のストッパ層とし、その後、バリア絶縁膜をエッチングで除去することにより、ソース線コンタクトＣＳ及びデータ転送線コンタクトＣＢ開口時の半導体基板３の過剰エッチングを防止できる。又、このバリア絶縁膜を堆積する前に、半導体基板３の表面に酸化又は堆積法により１ｎｍから５０ｎｍの範囲のシリコン絶縁膜を作成しても良い。そして、バリア絶縁膜の上に、シリコン絶縁膜、シリコン窒化膜やＢＰＳＧ,ＰＳＧなどのシリケードガラス、ＨＳＱやＭＳＱ、フッ素を含まない芳香族炭化水素構造の有機ポリマーなどの絶縁膜からなる層間絶縁膜を１０ｎｍ〜１０００ｎｍ程度堆積する。
【００３３】
（ロ）そして、ステップＳ１２において、化学的機械研磨（ＣＭＰ）等により、層間絶縁膜の表面を平坦化する。次に、ステップＳ１３におけるフォトリソグラフィ技術によって、層間絶縁膜上にレジストマスクを形成し、これをエッチングマスクとして、ステップＳ１４で、基準層のチップ領域の層間絶縁膜を異方性エッチングし、基準層デバイスパターンとして、データ転送線コンタクトＣＢ開口部及びソース線コンタクトＣＳ開口部を開口する。このステップＳ１３〜ステップＳ１４の流れでは、図６と同様に、基準層の第１マーク３１ａ，３１ｃとなる開口部（溝部）が形成される。その後、ステップＳ１５において、エッチングマスクとしてのレジストを除去し、半導体基板３を洗浄する。ステップＳ１５のレジストの除去後にデータ転送線コンタクトＣＢ開口部及びソース線コンタクトＣＳ開口部のそれぞれの底部のバリア絶縁膜をエッチング除去し、データ転送線コンタクトＣＢ開口部及びソース線コンタクトＣＳ開口部のそれぞれの底部に、半導体基板３の一部を選択的に露出させる（以上のステップＳ１１〜Ｓ１５の流れにより、図１５のステップＳ１０に示した基準層のパターニングがなされる。）。
【００３４】
（ハ）その後、ステップＳ２１において、データ転送線コンタクトＣＢ開口部及びソース線コンタクトＣＳ開口部に、例えばリン（Ｐ）、又は砒素（Ａｓ）等のｎ型不純物を高濃度にドープした多結晶シリコンを、ＣＶＤ法で堆積し、埋め込み材として埋め込む。更に、ステップＳ２２において、ケミカル・ドライ・エッチング（ＣＤＥ）等の等方性エッチングによって、埋め込み材の表面の一部をエッチバックするか、或いはＣＭＰ等により平坦化する。
【００３５】
（ニ）更に、ステップＳ２３において、層間絶縁膜の上全面に、アルミニウム（Ａｌ）等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積する。そして、ステップＳ２４では、フォトリソグラフィ技術によって、上層のチップ領域に、上層デバイスパターンとして、ワード線と直交する方向に延伸する複数のストライプ状のデータ転送線のパターンを形成する。この際、図７に示したと同様に、第１検査マスク（検査レチクル）を用いて、上層の４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンを、形成する。詳細には、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンのそれぞれは、データ転送線のパターンと同一寸法、同一ピッチ（同一周期性）、同一パターン密度である。続いて、第２検査マスク（検査レチクル）を用いて、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）を図９と同様に、二重露光する。即ち、図９に示すように、両端の加工パターン３２０ａと３２６ａのみが選択的に二重露光される。このとき、第２検査マスク（検査レチクル）は、チップ領域の上層デバイスパターンと第２マーク（第２マーク領域）３２ａの加工パターン３２１ａ，３２２ａ，３２３ａ，３２４ａ，３２５ａが露光されないような、遮光膜６を有するマスクが用いられる。二重露光により、両端の加工パターン３２０ａと３２６ａのみが、選択的に光分解反応が進行し、現像液に可溶性な分子構造となる。このため、その後の現像処理により、図１０に示すように、両端の加工パターン３２０ａと３２６ａが消失する。
【００３６】
（ホ）このパターニングされたレジストをエッチングマスクとして、ステップＳ２５において、ＲＩＥにより、金属膜を選択的にエッチングし、短冊状のデータ転送線を形成する。このとき同時に、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンも形成される。その後、ステップＳ２６において、エッチングマスクとしてのレジストを除去し、半導体基板３を洗浄する（以上のステップＳ２１〜Ｓ２６の流れにより、図１５のステップＳ２０に示した上層のパターニングがなされる。）。
【００３７】
（ヘ）その後、ステップＳ３０において、４本の第１マーク３１ａ，３１ｂ，３１ｃ、３１ｄと４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンを用いて、合わせずれの検査がなされる。合わせずれの検査は、レーザ顕微鏡等の光学顕微鏡や走査型電子顕微鏡（ＳＥＭ）等を用いて行っても良く、図１６に示すような縮小投影露光装置に組み込まれた検査用光学系を用いて行っても良い。図１６では、図１に示した縮小投影露光装置の構成要素に加えて、検査用レーザ発振器６５ａ、検査用レーザ発振器６５ａから発せられたレーザをレチクル５の合わせずれ検査用マーク２０ａ及びアライメントマーク２６ａに導く反射鏡６８ａ、レチクル５の下部に配置されたビームスプリッタ６７ａ、ビームスプリッタ６７ａで分割されたレーザを受光するＴＴＬセンサ６６ａを有する検査用光学系が備えられている。図１６において、検査用レーザ発振器６５ａから発せられるレーザ光は半導体基板３に塗布されたレジスト膜の感度外の波長を有しており、反射鏡６８ａでレチクル５の合わせずれ検査用マーク２０ａ及びアライメントマーク２６ａに導かれ、合わせずれ検査用マーク２０ａ及びアライメントマーク２６ａを透過したレーザはビームスプリッタ６７ａ及び投影光学系４２を経て半導体基板３表面に照射される。半導体基板３の表面の合わせずれ検査用マーク２０ａ及びアライメントマーク２６ａの投影像は投影光学系４２、ビームスプリッタ６７ａを経てＴＴＬセンサ６６ａで感知される。検査用パターン２０ｂ及びアライメントマーク２６ｂそれぞれに対しても同様に検査用レーザ発振器６５ｂ、反射鏡６８ｂ、ビームスプリッタ６７ｂ、ＴＴＬセンサ６６ｂを備える検査用光学系が配置されている。又検査用パターン２０ｃ及びアライメントマーク２６ｃそれぞれに対しても同様に検査用レーザ発振器６５ｃ、反射鏡６８ｃ、ビームスプリッタ６７ｃ、ＴＴＬセンサ６６ｃを備える検査用光学系が配置されている。図１６に示した縮小投影露光装置のその他の構成要素の配置等は図１と同様であるので説明は省略する。
【００３８】
本発明の実施の形態に係る半導体装置の製造方法によれば、上層のパターンに対して設けられる第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）の加工パターン３２０ａと３２６ａのみを選択的に除去できるので、エッジ部分に終える微細パターンの周期性や一様性の不連続に起因した異常パターンの発生が回避でき、現実のデバイスパターンをより厳密に反映した合わせずれ検査をしながら、加工精度の高い半導体装置の製造が可能になる。即ち、本発明の実施の形態に係る半導体装置の製造方法によれば、合わせずれ検査用マークが、デバイスパターンの一部、または同等のパターンを含んでいるので、パターン転写の際用いる投影光学系の収差の影響による誤差をデバイスパターンと同程度に受け、どちらのパターンの位置ずれ量も同じである。このため、本発明の実施の形態に係る半導体装置の製造方法によれば、アライメントの際高精度のアライメントが期待でき、重ね合わせ誤差測定の際高精度な測定が可能になる。また、デバイスパターンが寸法、形状の異なる２種類以上のパターンを含む場合において、パターンによって投影光学系の収差等による位置ずれ量が異なっていても高精度にアライメントすることができる。
【００３９】
上記の本発明の実施の形態に係る半導体装置の製造方法では、本発明の実施の形態に係る合わせずれ検査用マークの第１形成方法を用いた例を説明したが、本発明の実施の形態に係る合わせずれ検査用マークの第２形成方法を用いることも可能である。この場合、ステップＳ２４のフォトリソグラフィ工程において、データ転送線のパターンと同一寸法、同一ピッチ（同一周期性）、同一パターン密度の第２検査マスク（検査レチクル）を用いて、第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄをレジスト膜で形成し、ステップＳ２５で、データ転送線のパターンのＲＩＥ工程と同時に、第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄをＲＩＥでパターニングする。更に、ステップＳ２３において、エッチングマスクとしてのレジストを除去し、半導体基板３を洗浄した後、図１２〜図１４を用いて説明したように、全面に、新たなレジスト膜１６をスピン塗布する。そして、第２検査マスク（検査レチクル）を用いて、４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのそれぞれの境界部分（エッジ部分）を選択的に露光する。即ち、図１３に示すように、両端の加工パターン３２０ａと３２６ａのパターンのみをレジスト膜１６から露出させ、その後、追加のＲＩＥ工程を行うことにより、図１４に示すように、両端の加工パターン３２０ａと３２６ａを消失させることとなる。そして、ステップＳ２３と同様に、エッチングマスクとしてのレジストを除去し、半導体基板３を洗浄した後、ステップＳ３０において、４本の第１マーク３１ａ，３１ｂ，３１ｃ、３１ｄと４本の第２マーク（第２マーク領域）３２ａ，３２ｂ，３２ｃ，３２ｄのパターンを用いて、合わせずれの検査をすれば良い。
【００４０】
（その他の実施の形態）
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４１】
例えば、既に説明したように、「上層（第２層）」は、必ずしも、「基準層（第１層）」の直上の層である必要はなく、その間に他の層が含まれていても良いので、図１５に示した半導体装置の製造方法を説明するフローチャートにおいて、ステップＳ１５とステップＳ２１との間には、他の絶縁層や導電層を堆積する工程やそれらをエッチング処理する工程等が介在していても構わない。本明細書では、基準層（第１層）と上層（第２層）とは、論理的に互いに位置合わせされる関係にある２つの層であれば良いからである。
【００４２】
更に、第１マークを、第２マークと同様に、基準層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる微細パターンの配列で形成しても良い。即ち、この場合、第２マークを形成したのと同様に、基準層デバイスパターンの線幅、ピッチ、パターン密度の少なくともいずれかと同等の複数のパターンの配列からなる第１マーク領域を、基準層デバイスパターンに隣接して形成する段階と、第１マーク領域の境界部分に配列されたパターンを除去し、残余のパターンにより第１マークを形成する段階により形成することが可能である。
【００４３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係る「合わせずれ検査用マーク」の形成方法に用いる縮小投影露光装置を示す模式図である。
【図２】本発明の実施の形態に係る「合わせずれ検査用マーク」の形成方法におけるチップ領域と、チップ領域を囲むダイシング領域に設けられた「合わせずれ検査用マーク」及び「アライメントマーク」を説明する平面図である。
【図３】本発明の実施の形態に係る「合わせずれ検査用マーク」の平面拡大図の一例である。
【図４】図３に示した「合わせずれ検査用マーク」のＡ−Ａ方向からみた断面図である。
【図５】本発明の実施の形態に係る「合わせずれ検査用マーク」の形成方法に用いる第２マーク（第２マーク領域）を構成する複数の加工パターンの周期的配列を説明する平面図である。
【図６】本発明の実施の形態に係る「合わせずれ検査用マーク」の第１の形成方法を説明する模式的な工程断面図である（その１）。
【図７】本発明の実施の形態に係る「合わせずれ検査用マーク」の第１の形成方法を説明する模式的な工程断面図である（その２）。
【図８】本発明の実施の形態に係る「合わせずれ検査用マーク」の第１の形成方法を説明する模式的な工程断面図である（その３）。
【図９】本発明の実施の形態に係る「合わせずれ検査用マーク」の第１の形成方法を説明する模式的な工程断面図である（その４）。
【図１０】本発明の実施の形態に係る「合わせずれ検査用マーク」の第１の形成方法を説明する模式的な工程断面図である（その５）。
【図１１】本発明の実施の形態に係る「合わせずれ検査用マーク」の第２の形成方法を説明する模式的な工程断面図である（その１）。
【図１２】本発明の実施の形態に係る「合わせずれ検査用マーク」の第２の形成方法を説明する模式的な工程断面図である（その２）。
【図１３】本発明の実施の形態に係る「合わせずれ検査用マーク」の第２の形成方法を説明する模式的な工程断面図である（その３）。
【図１４】本発明の実施の形態に係る「合わせずれ検査用マーク」の第２の形成方法を説明する模式的な工程断面図である（その４）。
【図１５】本発明の実施の形態に係る半導体装置の製造方法を説明するフローチャートである。
【図１６】本発明の実施の形態に係る半導体装置の製造方法における「合わせずれの検査」用光学系を備えた縮小投影露光装置を示す模式図である。
【符号の説明】
【００４５】
２…ステージ
３…半導体基板
４…絶縁膜
５…レチクル
６…遮光膜
１５…デバイスパターン
１６…レジスト膜
２０ａ，２０ｂ，２０ｃ，３０ａ，３０ｂ，３０ｃ…合わせずれ検査用マーク
２６ａ，２６ｂ，２６ｃ，３６ａ，３６ｂ，３６ｃ…アライメントマーク
３１ａ〜３１ｄ…第１マーク
３２ａ〜３２ｄ…第２マーク（第２マーク領域）
３５…デバイスパターン
３７…ダイシング領域
４１…照明光源
４２…投影光学系
４３…集光レンズ
６５ａ，６５ｂ，６５ｃ…検査用レーザ発振器
６６ａ，６６ｂ，６６ｃ…ＴＴＬセンサ
６７ａ、６７ｂ、６７ｃ…ビームスプリッタ
６８ａ、６８ｂ、６８ｃ…反射鏡
３２０ａ〜３２６ａ，３３１ａ，３３２ａ，３３３ａ，３３４ａ，３３４ａ，３３１ｃ，３３２ｃ，３３３ｃ，３３４ｃ，３３４ｃ…加工パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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