(57)【要約】【課題】コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させる。【解決手段】バリア膜１４、導電膜１５、強誘電体膜１６および導電膜１７を導電膜１３上に形成し、レジストパターン１８をマスクとして導電膜１７、強誘電体膜１６、導電膜１５、バリア膜１４および導電膜１３を順次エッチングし、層間絶縁層９を露出させることにより、開口部１２の周囲の層間絶縁層９上にはみ出すようにして開口部１２に埋め込まれたコンタクトプラグ１３ａを形成するとともに、コンタクトプラグ１３ａ上に配置されたバリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａの積層構造を形成する。【選択図】図２
2007227500.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された電界効果型トランジスタと、
前記電界効果型トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、
前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタの下部電極と前記コンタクトプラグとの接触面は、前記コンタクトプラグのコンタクトプラグ面よりも小さいことを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトプラグは断面がＴ型形状であり、且つ、その形成方法は、CMPによりポリッシングされた後、上電を形成し、キャパシタ形成時に同時にエッチングすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板上に形成された電界効果型トランジスタと、
前記電界効果型トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、
前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、
前記コンタクトプラグは、前記層間絶縁層に埋め込まれた第１の部分と、前記層間絶縁層上にはみ出した第２の部分とを備え、
前記強誘電体キャパシタは、前記コンタクトプラグの第２の部分に対応して配置された下部電極／強誘電体膜／上部電極の積層構造を備えることを特徴とする半導体記憶装置。
【請求項４】
前記下部電極の結晶構造と前記コンタクトプラグの結晶構造は近似していることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体基板上に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタ上に配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記層間絶縁層に開口部を形成する工程と、
前記開口部に埋め込まれた第１導電膜を前記層間絶縁層上に形成する工程と、
前記層間絶縁層上に前記第１導電膜が残るようにして前記導電膜を平坦化する工程と、
第２導電膜、強誘電体膜および第３導電膜を前記第１導電膜上に順次積層する工程と、
前記開口部よりも大きなレジストパターン、及びハードマスクを前記第３導電膜上に形成する工程と、
前記レジストパターンをマスクとして前記第３導電膜、前記強誘電体膜、前記第２導電膜および前記第１導電膜をパターニングすることにより、前記層間絶縁層上にはみ出すようにして前記開口部に埋め込まれたコンタクトプラグを形成するとともに、前記コンタクトプラグ上に配置された下部電極／強誘電体膜／上部電極の積層構造を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記導電膜を平坦化した後、前記導電膜の表面にイオン照射を行うことにより、前記導電膜の表面をアモルファス化する工程をさらに備えることを特徴とする請求項５記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、強誘電体キャパシタの結晶配向性制御に適用して好適なものである。
【背景技術】
【０００２】
従来の強誘電体メモリでは、強誘電体キャパシタの特性を向上させるために、下部電極の結晶配向性を制御するリセット膜を設ける方法がある。また、下部電極が形成されるコンタクトプラグ面を平坦化するために、ＣＭＰにてコンタクトプラグ面を研磨することが行われている。
また、例えば、特許文献１には、集積度の向上を阻害することなく、キャパシタ電極の耐酸化性を高めるために、絶縁層中に埋め込まれた埋込導電対の表面に金属窒化物層を設けるとともに、金属窒化物層上に導電性酸化物からなり酸素バリア性を有する中間層を介して誘電体キャパシタを設ける方法が開示されている。
【特許文献１】特開２００１−３４５４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の強誘電体メモリでは、ＣＭＰにてコンタクトプラグ面を平坦化する時に、コンタクトプラグが埋め込まれる絶縁膜とのポリッシングレートの差に起因して、エロージョン、ディッシングおよびリセスなどが発生する。このため、下部電極が形成されるコンタクトプラグ面を平滑に仕上げることが難しく、下部電極が形成される下地層の表面状態や結晶構造を良好に維持することが困難なことから、良好な特性を持つ強誘電体キャパシタを形成することができないという問題があった。また、リセット膜を設けた場合においても、既存のリセット膜形成方法では、プラグ上とプラグが埋め込まれる絶縁膜との材料(配向性)の違いから、下部電極の結晶配向性を精密に制御することは困難なことから、良好な特性を持つ強誘電体キャパシタを安定して形成することができないという問題があった。
【０００４】
そこで、本発明の目的は、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ上に形成された層間絶縁層と、前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、前記強誘電体キャパシタの下部電極と前記コンタクトプラグとの接触面は、前記コンタクトプラグのコンタクトプラグ面よりも小さいことを特徴とする。
【０００６】
これにより、電界効果型トランジスタが微細化された場合においても、下部電極と接触するコンタクトプラグ面を拡大することが可能となり、コンタクトプラグのパターン依存性や、コンタクトプラグと層間絶縁層とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することができる。このため、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となるとともに、良好な特性を持つ強誘電体キャパシタをウェハ面内で安定して形成することができる。
【０００７】
また、本発明の一態様に係る半導体記憶装置によれば、前記コンタクトプラグは断面がＴ型形状であり、且つ、その形成方法は、CMPによりポリッシングされた後、上電を形成し、キャパシタ形成時に同時にエッチングすることを特徴とする。
これにより、電界効果型トランジスタとの接続部分のプラグ径を増大させることなく、下部電極と接触するコンタクトプラグ面を拡大することが可能となり、電界効果型トランジスタの微細化を図りつつ、下部電極と接触するコンタクトプラグ面の平滑性を向上させることができる。
【０００８】
また、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ上に形成された層間絶縁層と、前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、前記コンタクトプラグは、前記層間絶縁層に埋め込まれた第１の部分と、前記層間絶縁層上にはみ出した第２の部分とを備え、前記強誘電体キャパシタは、前記コンタクトプラグの第２の部分に対応して配置された下部電極／強誘電体膜／上部電極の積層構造を備えることを特徴とする。
【０００９】
これにより、コンタクトプラグの上端部と下部電極／強誘電体膜／上部電極との大きさを揃えることができ、下部電極がコンタクトプラグと層間絶縁層とに跨って配置されることを防止することができる。このため、下部電極が接触する下地層を面方位の揃った均一な材料で構成することができ、下部電極の結晶配向性を均一化することが可能となることから、強誘電体キャパシタの特性を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体記憶装置によれば、前記下部電極の結晶構造と前記コンタクトプラグの結晶構造は近似していることを特徴とする。
これにより、下部電極の結晶配向性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板上に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタ上に配置された層間絶縁層を前記半導体基板上に形成する工程と、前記層間絶縁層に開口部を形成する工程と、前記開口部に埋め込まれた第１導電膜を前記層間絶縁層上に形成する工程と、前記層間絶縁層上に前記第１導電膜が残るようにして前記導電膜を平坦化する工程と、第２導電膜、強誘電体膜および第３導電膜を前記第１導電膜上に順次積層する工程と、前記開口部よりも大きなレジストパターン、及びハードマスクを前記第３導電膜上に形成する工程と、前記レジストパターンをマスクとして前記第３導電膜、前記強誘電体膜、前記第２導電膜および前記第１導電膜をパターニングすることにより、前記層間絶縁層上にはみ出すようにして前記開口部に埋め込まれたコンタクトプラグを形成するとともに、前記コンタクトプラグ上に配置された下部電極／強誘電体膜／上部電極の積層構造を形成する工程とを備えることを特徴とする。
【００１２】
これにより、コンタクトプラグと層間絶縁層とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することが可能となり、下部電極と接触するコンタクトプラグ面の平滑性を向上させることが可能となるとともに、コンタクトプラグと下部電極／強誘電体膜／上部電極との間での位置ずれを伴うことなく、コンタクトプラグの上端部と下部電極／強誘電体膜／上部電極との大きさを揃えることが可能となる。このため、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となるとともに、良好な特性を持つ強誘電体キャパシタをウェハ面内で安定して形成することができる。
【００１３】
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、前記導電膜を平坦化した後、前記導電膜の表面にイオン照射を行うことにより、前記導電膜の表面をアモルファス化する工程をさらに備えることを特徴とする。
これにより、リセット膜を用いることなく、コンタクトプラグの表面の結晶配向性を容易に制御することが可能となり、製造工程の煩雑化を抑制しつつ、強誘電体キャパシタの特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されているとともに、ゲート電極３の側壁にはサイドウォール４が形成されている。そして、半導体基板１には、ソース／ドレイン層６ａ、６ｂがＬＤＤ層５ａ、５ｂをそれぞれ介してゲート電極３の両側にそれぞれ形成されている。そして、ゲート電極３上には層間絶縁層７、８、９が順次積層され、層間絶縁層７には、ソース／ドレイン層６ａ、６ｂの一方に接続されたコンタクトプラグ１０が埋め込まれるとともに、コンタクトプラグ１０上には、中間電極１１が形成されている。また、層間絶縁層７、８、９には、中間電極１１の表面を露出させる開口部１２が形成されている。なお、層間絶縁層７、８、９に開口部１２を形成する場合、ドライエッチングまたはウェットエッチングあるいはこれらの方法を適宜組み合わせて用いることができる。
【００１５】
なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。また、コンタクトプラグ１０の材質としては、例えば、タングステンＷを用いることができる。また、層間絶縁層７の材質としてはシリコン酸化膜を用いることができ、層間絶縁層７の膜厚は１０００ｎｍ程度に設定することができる。また、層間絶縁層８の材質としてはシリコン酸化膜を用いることができ、層間絶縁層８の膜厚は６００ｎｍ程度に設定することができる。また、層間絶縁層９の材質としてはシリコン窒化膜を用いることができ、層間絶縁層９の膜厚は２００ｎｍ程度に設定することができる。また、中間電極１１の材質としてはＴｉ／ＴｉＮ構造を用いることができ、例えば、Ｔｉ膜の膜厚を１５ｎｍ程度、ＴｉＮ膜の膜厚を１７０ｎｍ程度とすることができる。
【００１６】
次に、図１（ｂ）に示すように、例えば、スパタッリング法、化学的気相成長法または物理的気相蒸着法あるいはこれらの方法を適宜組み合わせて用いることにより、開口部１２に埋め込まれた導電膜１３を層間絶縁層９上に形成する。なお、導電膜１３を層間絶縁層９上に形成する前に、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを層間絶縁層９上に順次成膜することにより、層間絶縁膜９上にバリアメタル膜を形成するようにしてもよい。そして、ドライエッチング、ウェットエッチング、ＣＭＰあるいはこれらの方法を適宜組み合わせて用いることにより、開口部１２の周囲の層間絶縁層９上に導電膜１３が残るようにして導電膜１３を平坦化する。なお、導電膜１３としては、例えば、Ｗを用いることができる。なお、開口部１２の周囲の層間絶縁層９上に残された導電膜１３の膜厚は、例えば、数１００〜数１０００Å程度とすることができる。
【００１７】
ここで、開口部１２の周囲の層間絶縁層９上に導電膜１３が残るようにして導電膜１３を平坦化することにより、層間絶縁層９が露出することを防止することができる。このため、開口部１２のパターン依存性や、導電膜１３と層間絶縁層９とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することが可能となり、図２（ａ）のコンタクトプラグ１３ａに接続される下部電極１４ａが形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となる。
【００１８】
なお、導電膜１３を平坦化した後、導電膜１３の表面にドライエッチングによるイオン照射を行うことにより、導電膜１３の表面をアモルファス化するようにしてもよい。これにより、リセット膜を用いることなく、図２（ａ）のコンタクトプラグ１３ａの表面の結晶配向性を容易に制御することが可能となり、製造工程の煩雑化を抑制しつつ、強誘電体キャパシタの特性を向上させることが可能となる。
【００１９】
次に、図１（ｃ）に示すように、スパタッリング法、化学的気相成長法または物理的気相蒸着法あるいはこれらの方法を適宜組み合わせて用いることにより、バリア膜１４、導電膜１５、強誘電体膜１６および導電膜１７を導電膜１３上に形成する。そして、フォトリソグラフィー技術を用いることにより、強誘電体キャパシタの形状に対応したレジストパターン１８を形成する。
【００２０】
次に、図２（ａ）に示すように、レジストパターン１８をマスクとして導電膜１７、強誘電体膜１６、導電膜１５、バリア膜１４および導電膜１３を順次エッチングし、層間絶縁層９を露出させることにより、開口部１２の周囲の層間絶縁層９上にはみ出すようにして開口部１２に埋め込まれたコンタクトプラグ１３ａを形成するとともに、コンタクトプラグ１３ａ上に配置されたバリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａの積層構造を形成する。なお、バリア膜１４ａとしては、例えば、ＴｉＡｌＮを用いることができ、下部電極１５ａとしては、例えば、Ｐｔ／ＩｒＯｘ／Ｉｒの積層構造を用いることができ、容量絶縁膜１６ａとしては、例えば、ＰＺＴＮを用いることができ、上部電極１７ａとしては、例えば、Ｉｒ／ＩｒＯｘ／Ｐｔの積層構造を用いることができる。
【００２１】
これにより、コンタクトプラグ１３ａとバリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａとの間での位置ずれを伴うことなく、コンタクトプラグ１３ａの上端部とバリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａ(17aの上に本来ならばHM材料が形成される/例えば、SiO2、SiN、メタル系のHM材料)との大きさを揃えることが可能となる。このため、下部電極１５ａがコンタクトプラグ１３ａと層間絶縁層９とに跨って配置されることを防止することができ、下部電極１５ａが接触する下地層を面方位の揃った均一な材料で構成することが可能となることから、下部電極１５ａの結晶配向性を均一化することが可能となり、強誘電体キャパシタの特性を向上させることが可能となる。
【００２２】
また、コンタクトプラグの断面をＴ型形状とすることができ、電界効果型トランジスタとの接続部分のプラグ径を増大させることなく、下部電極１５ａと接触するコンタクトプラグ面を拡大することが可能となることから、電界効果型トランジスタの微細化を図りつつ、下部電極１５ａと接触するコンタクトプラグ面の平滑性を向上させることが可能となる。
【００２３】
次に、図２（ｂ）に示すように、バリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａが覆われるように水素バリア膜１９を形成した後、層間絶縁層２１を全面に形成する。なお、水素バリア膜１９としては、例えば、Ａｌ2Ｏ3を用いることができる。そして、上部電極１７ａに接続されたコンタクトプラグ２０を層間絶縁層２１に埋め込んだ後、例えば、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを絶縁層１１上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層膜をパターニングすることにより、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造からなる配線層２２を絶縁層２１上に形成する。なお、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮの膜厚はそれぞれ、１５／１００／５００／１５／６０ｎｍとすることができる。
【００２４】
なお、配線層２２としては、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の他、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造を用いるようにしてもよい。
【００２５】
また、下部電極１５ａとコンタクトプラグ１３ａとの間に導電性のリセット膜を形成するようにしてもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体記憶装置の製造方法を示す断面図。
【符号の説明】
【００２７】
１  半導体基板、２  ゲート絶縁膜、３  ゲート電極、４  サイドウォール、５ａ、５ｂ  ＬＤＤ層、６ａ、６ｂ  ソース／ドレイン層、７、８、９、２１  層間絶縁層、１０、１３ａ、２０  コンタクトプラグ、１１  中間電極、１２  開口部、１３、１５、１７  導電膜、１４、１４ａ  バリア膜、１６  強誘電体膜、１８  レジストパターン、１９  耐水素バリア膜、１５ａ  下部電極、１６ａ  容量絶縁膜、１７ａ  上部電極、２２  配線層
【図１】
2007227500.tif 000003
【図２】
2007227500.tif 000004