(57)【要約】【課題】プログラマブルロジックデバイス（ＰＬＤ）の消費電力を低減すること。【解決手段】相互接続回路は、駆動回路と受信回路を含む。受信回路は、駆動回路に結合する。駆動回路は、入力信号を受け取り、入力信号から限定スイング駆動出力信号を得るように、構成される。受信回路は、限定スイング駆動出力回路から、限定スイング受信出力信号を得るように、構成される。また、ＰＬＤ内のリソースを結合するための相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む駆動回路を備え得る。【選択図】図１
2007028611.tif 000002
【特許請求の範囲】
【請求項１】
入力信号から限定スイング駆動出力信号を得るように構成された駆動回路と、
該駆動回路と結合され、該限定スイング駆動出力信号から限定スイング受信出力信号を得るように構成された受信回路と
を備える、相互接続回路。
【請求項２】
前記限定スイング駆動出力信号は、
グラウンド電位より高い電位を有する該限定スイング駆動出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング駆動出力信号に対応する第二の信号状態と
を有する、請求項１に記載の相互接続回路。
【請求項３】
前記限定スイング受信出力信号は、
グラウンド電位より高い電位を有する該限定スイング受信出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング受信出力信号に対応する第二の信号状態と
を有する、請求項１に記載の相互接続回路。
【請求項４】
前記入力信号は、プログラマブルロジックデバイス（ＰＬＤ）内の第一のプログラマブルロジック回路によって、供給される、請求項１に記載の相互接続回路。
【請求項５】
前駆動回路と、
該前駆動回路に結合されたレベル変換回路と
をさらに備える、請求項１に記載の相互接続回路。
【請求項６】
前記レベル変換回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備える、請求項５に記載の相互接続回路。
【請求項７】
前記前駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは公称閾値電圧より高い閾値電圧を有する、請求項５に記載の相互接続回路。
【請求項８】
前記前駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、請求項７に記載の相互接続回路。
【請求項９】
前記前駆動回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタをさらに備え、
該ＰＭＯＳトランジスタは第一の信号によって駆動され、
該ＮＭＯＳトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、請求項５に記載の相互接続回路。
【請求項１０】
前記前駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するＰＭＯＳトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するＮＭＯＳトランジスタと
をさらに備える、請求項５に記載の相互接続回路。
【請求項１１】
前記前駆動回路は、
公称閾値電圧より高い閾値電圧を有するＰＭＯＳトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該ＰＭＯＳトランジスタに結合されたＮＭＯＳトランジスタと
をさらに備える、請求項５に記載の相互接続回路。
【請求項１２】
プログラマブルロジックデバイス（ＰＬＤ）内のリソースを結合するための相互接続回路であって、
該相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む駆動回路を備える、相互接続回路。
【請求項１３】
前記駆動回路は、レベル変換回路に結合された前駆動回路を備える、請求項１２に記載の相互接続回路。
【請求項１４】
前記公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む受信回路をさらに備える、請求項１２に記載の相互接続回路。
【請求項１５】
前記駆動回路が、入力信号から限定スイング駆動出力信号を得る、請求項１４に記載の相互接続回路。
【請求項１６】
前記限定スイング駆動出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、請求項１５に記載の相互接続回路。
【請求項１７】
前記受信回路が、前記限定スイング駆動出力信号から、限定スイング受信出力信号を得る、請求項１４に記載の相互接続回路。
【請求項１８】
前記限定スイング受信出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、請求項１７に記載の相互接続回路。
【請求項１９】
前記レベル変換回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備える、請求項１３に記載の相互接続回路。
【請求項２０】
前記駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは前記公称閾値電圧より高い閾値電圧を有する、請求項１２に記載の相互接続回路。
【請求項２１】
前記駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、請求項２０に記載の相互接続回路。
【請求項２２】
前記駆動回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタをさらに備え、
該ＰＭＯＳトランジスタは第一の信号によって駆動され、
該ＮＭＯＳトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、請求項１２に記載の相互接続回路。
【請求項２３】
前記駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するＰＭＯＳトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するＮＭＯＳトランジスタと
をさらに備える、請求項１２に記載の相互接続回路。
【請求項２４】
前記駆動回路は、
前記公称閾値電圧より高い閾値電圧を有するＰＭＯＳトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該ＰＭＯＳトランジスタに結合されたＮＭＯＳトランジスタと
をさらに備える、請求項１２に記載の相互接続回路。
【請求項２５】
前記駆動回路は、前記ＰＬＤ内の第一のプログラマブルロジック回路に結合し、
前記受信回路は、該ＰＬＤ内の第二のプログラマブルロジック回路に結合する、請求項１４に記載の相互接続回路。
【請求項２６】
プログラマブルロジックデバイス（ＰＬＤ）内の回路網を相互接続する方法であって、該方法は、
第一の回路内でソースから入力信号を受け取ることと、
限定スイングを有する該第一の回路の出力信号を生成することと、
該第一の回路の出力信号を第二の回路に供給することと、
限定スイングを有する該第二の回路の出力信号を生成することと
を包含する、方法。
【請求項２７】
前記入力信号を受け取ることは、前記ＰＬＤ内の第一のプログラマブルロジック回路から該入力信号を受け取ることをさらに包含する、請求項２６に記載の方法。
【請求項２８】
前記第二の回路の出力信号を、前記ＰＬＤ内の第二のプログラマブルロジック回路に、供給することを、さらに包含する、請求項２７に記載の方法。
【請求項２９】
前記第一の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも１つ備える、請求項２６に記載の方法。
【請求項３０】
前記第二の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも１つ備える、請求項２６に記載の方法。
【請求項３１】
前記第一の回路は、駆動回路を備える、請求項２６に記載の方法。
【請求項３２】
前記第二の回路は、受信回路を備える、請求項３１に記載の方法。
【請求項３３】
前記第一の回路の出力信号を前記第二の回路に供給することは、該第一の回路の出力信号を複数のトランジスタを介してルーティングすることを、さらに包含する、請求項２６に記載の方法。
【請求項３４】
前記第一の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、請求項２６に記載の方法。
【請求項３５】
前記第二の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本特許出願は、米国仮特許出願第６０／６９８，２２５号（題名「Ａｐｐａｒａｔｕｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  Ｒｏｕｔｉｎｇ  ｉｎ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅｓ」、代理人整理番号ＡＬＴＲ：０４８ＰＺ１、２００５年７月１１日出願）の優先権を主張するものである。
【０００２】
（技術分野）
本発明のコンセプトは、一般的に、プログラマブルロジックデバイス（ＰＬＤ）におけるルーティングおよび相互接続回路網、ならびに、関連する方法に関する。より特定的には、本発明は、比較的低電力消費であるルーティングおよび相互接続回路網、ならびに、その関連方法に関する。
【背景技術】
【０００３】
現代のＰＬＤは、ますます複雑化が進んでおり、さらに複雑化が進み続けている。典型的なＰＬＤは、数千万個のトランジスタを含む。一方で、ＰＬＤがますます複雑化した結果、性能レベルも向上し、ますます融通の利くようになってきたが、その反面、トランジスタを多数利用する結果、デバイスの電力消費量もますます増えてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デバイスの大きさが０．１μを下回ると、電力消費はますます重大な懸念事項となってくる。ＰＬＤはますます複雑化するので、この傾向は続きそうである。ＰＬＤの消費電力が増えると、電力密度のレベルが高くなり、ＰＬＤの信頼性と実用面に悪影響を与え得る。それゆえ、ＰＬＤの消費電力を低減することに対するニーズが存在する。
【課題を解決するための手段】
【０００５】
（概要）
本明細書に開示する新たなコンセプトは、相互接続回路用の装置および方法に関する。ＰＬＤ内の相互接続回路を使用するのは、例えば、プログラマブルロジック回路のようなＰＬＤリソースを互いに結合するなどの場合でもよい。
【０００６】
一つの実施形態において、相互接続回路は、駆動回路と受信回路を含む。受信回路は、駆動回路に結合している。駆動回路は、入力信号を受け取り、入力信号から限定スイング駆動出力信号を得るように、構成されている。受信回路は、限定スイング駆動出力信号から限定スイング受信出力信号を得るように、構成されている。
【０００７】
別の実施形態において、相互接続回路は、ＰＬＤ内のリソースと結合する。相互接続回路は、駆動回路を含む。駆動回路は、少なくとも１つのトランジスタを有する。そのトランジスタは、ＰＬＤ内の公称閾値電圧より高い閾値電圧を有する。
【０００８】
更なる実施形態において、ＰＬＤ内の回路網を相互接続する方法は、ソースから入力信号を回路内で受け取ること、限定スイング駆動出力信号を生成すること、および、出力信号を他の回路（受信回路）に供給することを包含する。受信回路は、さらに、限定スイング駆動出力信号を生成する。
【０００９】
添付図面は、本発明の例示的な実施形態を示すだけであって、本発明の範囲を限定するものと、考慮または解釈してはならない。本発明の記載のメリットを享受する当業者は、開示された発明のコンセプトが他の同等の実施形態にも役立つことは、理解される。図面において、２以上の図面で用いられる同じ数字符号は、同等、類似、あるいは、機能上等価の構成要素またはブロックを示す。
【００１０】
本発明は、さらに、以下の手段を提供する。
【００１１】
（項目１）
入力信号から限定スイング駆動出力信号を得るように構成された駆動回路と、
該駆動回路と結合され、該限定スイング駆動出力信号から限定スイング受信出力信号を得るように構成された受信回路と
を備える、相互接続回路。
【００１２】
（項目２）
前記限定スイング駆動出力信号は、
グラウンド電位より高い電位を有する該限定スイング駆動出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング駆動出力信号に対応する第二の信号状態と
を有する、項目１に記載の相互接続回路。
【００１３】
（項目３）
前記限定スイング受信出力信号は、
グラウンド電位より高い電位を有する該限定スイング受信出力信号に対応する第一の信号状態と、
供給電圧より低い電位を有する該限定電圧スイング受信出力信号に対応する第二の信号状態と
を有する、項目１に記載の相互接続回路。
【００１４】
（項目４）
前記入力信号は、プログラマブルロジックデバイス（ＰＬＤ）内の第一のプログラマブルロジック回路によって、供給される、項目１に記載の相互接続回路。
【００１５】
（項目５）
前駆動回路と、
該前駆動回路に結合されたレベル変換回路と
をさらに備える、項目１に記載の相互接続回路。
【００１６】
（項目６）
前記レベル変換回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備える、項目５に記載の相互接続回路。
【００１７】
（項目７）
前記前駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは公称閾値電圧より高い閾値電圧を有する、項目５に記載の相互接続回路。
【００１８】
（項目８）
前記前駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、項目７に記載の相互接続回路。
【００１９】
（項目９）
前記前駆動回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタをさらに備え、
該ＰＭＯＳトランジスタは第一の信号によって駆動され、
該ＮＭＯＳトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、項目５に記載の相互接続回路。
【００２０】
（項目１０）
前記前駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するＰＭＯＳトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するＮＭＯＳトランジスタと
をさらに備える、項目５に記載の相互接続回路。
【００２１】
（項目１１）
前記前駆動回路は、
公称閾値電圧より高い閾値電圧を有するＰＭＯＳトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該ＰＭＯＳトランジスタに結合されたＮＭＯＳトランジスタと
をさらに備える、項目５に記載の相互接続回路。
【００２２】
（項目１２）
プログラマブルロジックデバイス（ＰＬＤ）内のリソースを結合するための相互接続回路であって、
該相互接続回路は、公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む駆動回路を備える、相互接続回路。
【００２３】
（項目１３）
前記駆動回路は、レベル変換回路に結合された前駆動回路を備える、項目１２に記載の相互接続回路。
【００２４】
（項目１４）
前記公称閾値電圧より高い閾値電圧を有するトランジスタを少なくとも１つ含む受信回路をさらに備える、項目１２に記載の相互接続回路。
【００２５】
（項目１５）
前記駆動回路が、入力信号から限定スイング駆動出力信号を得る、項目１４に記載の相互接続回路。
【００２６】
（項目１６）
前記限定スイング駆動出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、項目１５に記載の相互接続回路。
【００２７】
（項目１７）
前記受信回路が、前記限定スイング駆動出力信号から、限定スイング受信出力信号を得る、項目１４に記載の相互接続回路。
【００２８】
（項目１８）
前記限定スイング受信出力信号は、グラウンド電圧より高い電圧の第一の信号状態と、供給電圧より低い電圧の第二の信号状態とを有する、項目１７に記載の相互接続回路。
【００２９】
（項目１９）
前記レベル変換回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備える、項目１３に記載の相互接続回路。
【００３０】
（項目２０）
前記駆動回路は、複数のトランジスタのカスケード結合をさらに備え、
該複数のトランジスタの第一のトランジスタは前記公称閾値電圧より高い閾値電圧を有する、項目１２に記載の相互接続回路。
【００３１】
（項目２１）
前記駆動回路は、
前記第一のトランジスタに結合された第二のトランジスタと、
該第一のトランジスタとグラウンド電位とに結合された第三のトランジスタと
をさらに備える、項目２０に記載の相互接続回路。
【００３２】
（項目２２）
前記駆動回路は、ＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタをさらに備え、
該ＰＭＯＳトランジスタは第一の信号によって駆動され、
該ＮＭＯＳトランジスタは第二の信号によって駆動され、
該第一の信号と該第二の信号は、相補的な信号を構成する、項目１２に記載の相互接続回路。
【００３３】
（項目２３）
前記駆動回路は、
前記駆動出力信号から得られたフィードバック信号によって駆動するＰＭＯＳトランジスタと、
該駆動出力信号から得られた該フィードバック信号によって駆動するＮＭＯＳトランジスタと
をさらに備える、項目１２に記載の相互接続回路。
【００３４】
（項目２４）
前記駆動回路は、
前記公称閾値電圧より高い閾値電圧を有するＰＭＯＳトランジスタと、
該公称閾値電圧より高い閾値電圧を有し、該ＰＭＯＳトランジスタに結合されたＮＭＯＳトランジスタと
をさらに備える、項目１２に記載の相互接続回路。
【００３５】
（項目２５）
前記駆動回路は、前記ＰＬＤ内の第一のプログラマブルロジック回路に結合し、
前記受信回路は、該ＰＬＤ内の第二のプログラマブルロジック回路に結合する、項目１４に記載の相互接続回路。
【００３６】
（項目２６）
プログラマブルロジックデバイス（ＰＬＤ）内の回路網を相互接続する方法であって、該方法は、
第一の回路内でソースから入力信号を受け取ることと、
限定スイングを有する該第一の回路の出力信号を生成することと、
該第一の回路の出力信号を第二の回路に供給することと、
限定スイングを有する該第二の回路の出力信号を生成することと
を包含する、方法。
【００３７】
（項目２７）
前記入力信号を受け取ることは、前記ＰＬＤ内の第一のプログラマブルロジック回路から該入力信号を受け取ることをさらに包含する、項目２６に記載の方法。
【００３８】
（項目２８）
前記第二の回路の出力信号を、前記ＰＬＤ内の第二のプログラマブルロジック回路に、供給することを、さらに包含する、項目２７に記載の方法。
【００３９】
（項目２９）
前記第一の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも１つ備える、項目２６に記載の方法。
【００４０】
（項目３０）
前記第二の回路は、公称閾値電圧と異なる閾値電圧を有するトランジスタを少なくとも１つ備える、項目２６に記載の方法。
【００４１】
（項目３１）
前記第一の回路は、駆動回路を備える、項目２６に記載の方法。
【００４２】
（項目３２）
前記第二の回路は、受信回路を備える、項目３１に記載の方法。
【００４３】
（項目３３）
前記第一の回路の出力信号を前記第二の回路に供給することは、該第一の回路の出力信号を複数のトランジスタを介してルーティングすることを、さらに包含する、項目２６に記載の方法。
【００４４】
（項目３４）
前記第一の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、項目２６に記載の方法。
【００４５】
（項目３５）
前記第二の回路の出力信号は、
グラウンド電圧とは異なる電圧レベルに対応する第一の状態と、
供給電圧とは異なる電圧レベルに対応する第二の状態と
を有する、項目２６に記載の方法。
【発明の効果】
【００４６】
本発明により、ＰＬＤの消費電力が低減され得る。
【発明を実施するための最良の形態】
【００４７】
本発明のコンセプトは、ＰＬＤ内の低消費電力用装置および関連方法を意図している。図１は、本発明の説明的な実施形態に従うＰＬＤ１０３の一般的なブロック図である。ＰＬＤ１０３は、コンフィギュレーション回路網１３０、コンフィギュレーションメモリ（ＣＲＡＭ）１３３、制御回路網１３６、プログラマブルロジック１０６、プログラマブル相互接続１０９、および、Ｉ／Ｏ回路網１１２を含む。さらに、ＰＬＤ１０３は、必要に応じて、テスト／デバッグ回路網１１５、１つ以上のプロセッサ１１８、１つ以上の通信回路網１２１、１つ以上のメモリ１２４、１つ以上の制御装置１２７を含み得る。
【００４８】
プログラマブルロジック１０６は、コンフィギュレーション可能あるいはプログラマブルなロジック回路網（例えば、ルックアップテーブル（ＬＵＴ）、プロダクトタームロジック、マルチプレクサ（ＭＵＸ）、ロジックゲート、レジスタ、メモリなど）を含む。プログラマブル相互接続１０９は、必要に応じて、プログラマブルロジック１０６、および、ＰＬＤ１０３内の他のブロックや回路網に結合する。以下に詳細に述べるように、プログラマブル相互接続１０９は、プログラマブルロジック１０６内の様々なブロックやＰＬＤ１０３内外の他の回路網との間でコンフィギュレーション可能な相互接続（結合機構）を提供する。
【００４９】
制御回路網１３６は、ＰＬＤ１０３内の様々な動作を制御する。制御回路網１３６の監視下で、ＰＬＤコンフィギュレーション回路網１３０は、ＰＬＤ１０３の機能性をプログラムあるいはコンフィギュレーションするために、コンフィギュレーションデータ（ストレッジデバイス、ホストなどの外部ソースから得る）を使う。コンフィギュレーションデータは、典型的には、ＣＲＡＭ１３３に情報を格納するために使われる。ＣＲＡＭ１３３のコンテンツは、ＰＬＤ１０３の様々なブロック（例えば、プログラマブルロジック１０６やプログラマブル相互接続１０９）の機能性を決定する。
【００５０】
本発明の記載のメリットを享受する当業者なら分かるように、Ｉ／Ｏ回路網１１２は、幅広い様々なＩ／Ｏデバイスまたは回路から構成され得る。Ｉ／Ｏ回路網１１２は、ＰＬＤ１０３の様々なパーツ（例えば、プログラマブルロジック１０６、および、プログラマブル相互接続１０９）に結合し得る。Ｉ／Ｏ回路網１１２は、外部回路網や外部デバイスと通信するために、ＰＬＤ１０３内の様々なブロック用メカニズムや回路網を提供する。
【００５１】
テスト／デバッグ回路網１１５は、ＰＬＤ１０３内の様々なブロックや回路のテストやトラブルシューティングを容易にする。テスト／デバッグ回路網１１５は、本発明の記載のメリットを享受する当業者で周知の様々なブロックや回路を含み得る。例えば、テスト／デバッグ回路網１１５は、必要に応じて、ＰＬＤ１０３のパワーアップまたはリセット後に、テストを実行する回路を含み得る。また、テスト／デバッグ回路網１１５は、必要に応じて、コーディング回路やパリティ回路も含み得る。
【００５２】
ＰＬＤ１０３は、１つ以上のプロセッサ１１８を含み得る。プロセッサ１１８は、ＰＬＤ１０３内の他のブロックや回路に結合し得る。プロセッサ１１８は、ＰＬＤ１０３内外の回路からのデータと情報を受け取り、幅広い様々な方法で、情報を処理する。これは、本発明の記載のメリットを享受する当業者には、理解される。１つ以上のプロセッサ１１８は、デジタル信号プロセッサ（ＤＳＰ）を構成し得る。ＤＳＰは、必要に応じて、幅広い様々な信号処理タスク（例えば、圧縮、復元、音声処理、映像処理、フィルタリングなど）を実行できる。本発明の記載のメリットを享受する当業者に理解されるように、専用のＤＳＰを使用せずに、ＤＳＰの機能性を実行するために、必要に応じて、ＰＬＤ１０３のロジックリソースが使用され得る。
【００５３】
ＰＬＤ１０３は、また、１つ以上の通信回路１２１も含む。本発明の記載のメリットを享受する当業者には、理解されるように、通信回路１２１は、ＰＬＤ１０３内の様々な回路およびＰＬＤ１０３外の様々な回路との間でのデータと情報の交換を促進し得る。
【００５４】
ＰＬＤ１０３は、１つ以上のメモリ１２４と、１つ以上の制御装置１２７をさらに含み得る。メモリ１２４は、ＰＬＤ１０３内の様々なデータと情報（例えば、ユーザデータ、中間結果、計算結果など）の格納が可能である。メモリ１２４は、必要に応じて、細かな形式あるいはブロック形式を有し得る。制御装置１２７は、ＰＬＤ外の回路網とインターフェースし、これらＰＬＤ外の回路網の動作や様々な機能を制御できる。例えば、制御装置１２７は、必要に応じて、外部のシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）とインターフェースし、ＳＤＲＡＭを制御するメモリ制御装置１２７を構成し得る。
【００５５】
図１が示すのは、ＰＬＤ１０３の略ブロック図であることに留意されたい。当業者には理解されるように、ＰＬＤ１０３は、このように、他のブロックや回路網も含み得る。このような回路網の例には、クロック発生および分配回路、冗長回路などを含む。さらに、ＰＬＤ１０３は、必要に応じて、アナログ回路網、他のデジタル回路網、および／または、混合モード回路網を含み得る。
【００５６】
図２は、本発明の例示的な実施形態に従うＰＬＤ１０３の平面図を示す。ＰＬＤ１０３は、二次元アレイに配置されたプログラマブルロジック１０６を含む。プログラマブル相互接続１０９は、水平な相互接続と垂直な相互接続として配置され、プログラマブルロジック１０６のブロックを互いに結合する。説明的な実施形態において、本発明に従うＰＬＤは、階層的構造を有し得る。換言すれば、プログラマブルロジック１０６の各ブロックは、順に、より小さな、あるいは、より細かなプログラマブルロジックブロックまたは回路を含み得る。
【００５７】
プログラマブル相互接続１０９は、互いに通信するために、ＰＬＤ１０３（図１参照）の様々なブロック用のメカニズムを提供する。一般的に、ＰＬＤ１０３のコンフィギュレーションデータ（またはプログラミングデータ）は、そのリソース（プログラマブルロジック１０６とプログラマブル相互接続１０９を含む）によって実現される機能性を決定する。コンフィギュレーション可能な回路のブロック（例えば、マルチプレクサ、送信ゲート、および、パストランジスタ）を使って、プログラマブル相互接続１０９は、ＰＬＤ１０３内の様々な回路間の信号をルーティングし得る。
【００５８】
図３は、相互接続１０９のルーティング機能を表す回路配置２００を示す。相互接続１０９は、駆動回路２０３と、カップリングメカニズム１０９Ａを介して通信する受信回路２０５とを含む。本発明の記載のメリットを享受する当業者には、理解されるように、カップリングメカニズム１０９Ａは、必要に応じて、様々な形式をとり得る。特定のインプリメンテーションの選択は、多数の要因（例えば、所望のアプリケーション、設計、および、性能仕様など）に依存する。例として、カップリングメカニズムは、必要に応じて、ＰＬＤ１０３上のコンダクタ、ワイヤまたはコンダクタトレース、相互接続などを含み得る。
【００５９】
駆動回路２０３と受信回路２０５のそれぞれは、それぞれＰＬＤ１０３（図１参照）内のソースと宛先ブロック（例えば、プログラマブルロジック１０６、プロセッサ１１８、メモリ１２４など）と通信し得る。換言すれば、駆動回路２０３は、ＰＬＤ１０３内のソースから信号を受け取り、その信号をカップリングメカニズム１０９Ａを介して受信回路２０５に通信する。受信回路２０５は、カップリングメカニズム１０９Ａから受け取った信号をＰＬＤ１０３内の宛先に提供する。
【００６０】
それは、ＰＬＤ１０３の（１つのセグメント内の、または、それより小さな相互接続セグメント）に掛かるので、相互接続１０９は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような電気部品を多数含むことが多い。トランジスタの動作は、ＰＬＤ１０３内で比較的大きな電力損を引き起こし得る。より特定的には、トランジスタの動作は、静的な電力損（典型的には、リークに起因）および動的な電力損（典型的には、トランジスタのスイッチングに起因）を引き起こし得る。これは、本発明の記載のメリットを享受する当業者には、理解される。
【００６１】
図４は、相互接続１０９の一次モデルの分析を促進する回路配置２０８を示す。回路配置２０８は、相互接続１０９Ａを、抵抗器２１０とコンデンサ２１３を含む抵抗器コンデンサネットワークとして、モデル化している。抵抗器２１０は、駆動回路２０３の出力抵抗、および、カップリングメカニズム１０９Ａの抵抗を含み得る。コンデンサ２１３は、カップリングメカニズム１０９Ａの容量、および、受信回路２０５の入力容量を含み得る。
【００６２】
抵抗器２１０が無視し得る値（すなわち、駆動回路２０３内に比較的強いバッファ、低抵抗カップリングメカニズム１０９Ａなど）を有すると仮定し、駆動回路２０３の電力損をモデル化し得る。カップリングメカニズム１０９Ａを介して通信される信号が、周波数ｆでスイッチする場合、電力損Ｐは、
Ｐ＝ＣＶ２ｆ
の値を有する。ここで、Ｃはコンデンサ２１３の容量を、Ｖは駆動回路２０３の出力電圧をそれぞれ示す。上式は、駆動回路２０３の出力に補完的回路網を仮定している（すなわち、電圧がグラウンド電圧とＶとの間でスイングする）ことに留意されたい。受信回路２０５は、典型的には、駆動回路２０３に類似した回路網を有し、こうして、信号のスイッチングの結果として、電力を分散する。
【００６３】
上記の式が示すように、Ｃ、Ｖおよび／またはｆの増加にともない、スイッチングの電力損は増加することに留意されたい。カップリングメカニズム１０９Ａの物理的属性は、信号通信および分配を行うために、ＰＬＤ１０３のレイアウトによって決定されることが多い。これらの属性は、容量Ｃ（設計者は、実用的に可能な範囲でＣの低減を探索する）の値を決定する。同様に、周波数ｆの値は、ＰＬＤのユーザが実行する機能性に依存する。
【００６４】
しかしながら、Ｖの値を低減して、相互接続１０９における電力損に影響を与えてもよい。図５の電力損（Ｐ）に対する電圧（Ｖ）のグラフ２５０に示すように、電力Ｐは、電圧Ｖの二乗で増加することに留意されたい。このように、Ｖを低減することは、同様にＣまたはｆを低減することに比べ、電力損に対し、より顕著な効果がある。
【００６５】
従来型の相互接続において、信号はグラウンドと供給電圧（ＶＤＤ）の間でスイングする。以下に詳細に述べるように、本発明のコンセプトは、その一部において、グラウンド以上供給電圧（ＶＤＤ）以下でスイングする電圧を低減するための装置とそれに対応する方法を意図している。別の言い方をすると、本発明に従う相互接続は、以下で示す下の値（ＶＬ）と上の値（ＶＨ）：
ＶＬ＝ＶＧＮＤ＋Δ１
および
ＶＨ＝ＶＤＤ−Δ２
との間でスイングする電圧をそれぞれ用いる。ここで、Δ１とΔ２は、それぞれ、使用された特定の回路のトポロジと設計に依存する値を意味する。
【００６６】
図６は、本発明に従う相互接続１０９の説明的な実施形態の回路配置２５５を示す。回路配置２５５の駆動回路２０３は、前駆動回路または条件付け回路２６０Ａ（第一のステージ）およびレベル変換回路２６３Ａ（第二のステージ）の２つのステージを含む。前駆動回路２６０Ａは、レベル変換器２６３を駆動する。レベル変換器２６３Ａは、カップリングメカニズム１０９Ａに結合し、１つ以上の入力信号から得られた信号を、カップリングメカニズム１０９Ａに供給する。カップリングメカニズム１０９Ａに供給された信号は、電圧スイングが低減している。
【００６７】
カップリングメカニズム１０９Ａは、駆動回路２０３から受け取った信号を、受信回路２０５に提供する。受信回路２０５は、その第一のステージと同様に、前駆動回路または条件付け回路２６０Ｂを含む。前駆動回路２６０Ｂは、必要に応じて、前駆動回路２６０Ａと同じような回路配置またはトポロジを有し得る。前駆動回路２６０Ｂは、それが受け取る信号から１つ以上の信号を、カップリングメカニズム１０９Ａから得る。前駆動回路２６０Ｂは、レベル変換回路２６３Ｂにこれらの信号を提供する。レベル変換回路２６３Ｂは、相互接続１０９の出力信号として、低スイング信号を提供する。レベル変換回路２６３Ｂは、必要に応じて、レベル変換器２６３Ａと同じような回路配置およびトポロジを有し得る。
【００６８】
図７は、本発明に従う相互接続１０９の例示的な実施形態の回路配置２６５を示す。図６の回路配置とは異なり、回路配置２６５は、その出力として、ノーマルスイングロジック信号またはレギュラースイングロジック信号（例えば、レイルツーレイル、またはＶＤＤ対グラウンドの電圧スイングを有する信号）を提供する。
【００６９】
より詳しくは、回路配置２５５の駆動回路２０３は、前駆動回路または条件付け回路２６０Ａ（第一のステージ）およびレベル変換回路２６３Ａ（第二のステージ）の２つのステージを含む。前駆動回路２６０Ａは、レベル変換器２６３を駆動する。レベル変換器２６３Ａは、カップリングメカニズム１０９Ａに結合し、１つ以上の入力信号から得られた信号を、カップリングメカニズム１０９Ａに供給する。カップリングメカニズム１０９Ａに供給された信号は、電圧スイングが低減している。
【００７０】
カップリングメカニズム１０９Ａは、駆動回路２０３から受け取った信号を、受信回路２０５に提供する。受信回路２０５は、その第一のステージと同様に、前駆動回路または条件付け回路２６０Ｂを含む。前駆動回路２６０Ｂは、必要に応じて、前駆動回路２６０Ａと同じような回路配置またはトポロジを有し得る。前駆動回路２６０Ｂは、それが受け取る信号から１つ以上の信号をカップリングメカニズム１０９Ａから得、その信号を前駆動回路の出力に提供する。前駆動回路２６０Ｂは、ＰＬＤ回路２７０と結合し、それを駆動する。ＰＬＤ回路２７０は、ノーマルスイングロジック信号をその入力で受け入れる。
【００７１】
図８および図１０〜図１３は、本発明に従う相互接続回路網（低電力消費ドライバと、関連回路網を含む）の説明的な実施形態の回路配置を提供する。図９は、以下に詳細を述べるように、幾つかの実施形態で使われる特定の信号のプロットを示す。
【００７２】
図８および図１０〜図１３の実施形態のそれぞれは、駆動回路２０３と受信回路２０５を含む。駆動回路２０３（例えば、２０３Ａ／２０３Ｂ）のそれぞれは、前駆動回路２６０（例えば、２６０Ａ／２６０Ｂ）および、レベル変換回路２６３（例えば、２６３Ａ／２６３Ｂ）を含む。レベル変換器２６３Ａと２６３Ｂは、図８および図１０〜図１３で同様であり、同様に動作する。さらに、図８および図１０〜図１３の実施形態は、トランジスタ３０１、３０４および３０７の配置と同様であり、これらトランジスタは、これらトランジスタのゲートを駆動する関連回路網を有し、似たような態様で動作する。
【００７３】
図８の回路配置２８０について述べる。前駆動回路２６０Ａは、トランジスタ２８３Ａ、２８６Ａ、２８９Ａおよび２９２Ａを含む。レベル変換器２６３Ａは、トランジスタ２９５Ａおよび２９８Ａを含む。本発明の記載のメリットを享受する当業者には理解されるように、トランジスタ２８６Ａおよび２８９Ａがインバータを形成する。トランジスタ２９２Ａは、トランジスタ２８９Ａと直列に結合する（また、同じゲート信号（すなわち、回路配置２８０の入力信号）を用いる）。
【００７４】
トランジスタ２９２Ａは、比較的高い閾値電圧（ＶＴ）を有する。すなわち、公称閾値電圧より高く、ときどき、高ＶＴ（ＨＶＴ）トランジスタと呼ばれる。例えば、トランジスタ２９２Ａは、特定の製造プロセスに対して、公称閾値電圧から＋８０ｍＶだけずれた閾値電圧を有することもある。
【００７５】
公称閾値電圧のトランジスタ２８９Ａと、比較的高い閾値電圧のトランジスタ２９２Ａ
とを組み合わせると、前駆動回路２６０Ａがロジックロー信号として、ゼロでない入力電圧を認識できるようになる。例えば、前駆動回路２６０Ａは、ロジックロー信号として、概ねＶＴＰ（ＰＭＯＳトランジスタの公称閾値電圧）の値を有する電圧を認識できる。トランジスタ２９２Ａがないと、トランジスタ２８９Ａは入力電圧値がＶＴＰ（あるいは、ほぼＶＴＰ）であっても、オフにならないこともある。
【００７６】
さらに、トランジスタ２９２Ａの閾値電圧が比較的高いので、トランジスタがオンとなるのを妨げ、こうして、電力損の増大を招く電流リークも阻止する（すなわち、クローバ電流（ｃｒｏｗ−ｂａｒ  ｃｕｒｒｅｎｔ）を減らす）。言い換えれば、閾値電圧が比較的高いために、直列で組み合わさったトランジスタ２８９Ａおよび２９２Ａのリーク電流が減り、こうして、インバータのリーク電流も減る。トランジスタ２８３Ａは、プルアップデバイスとして機能し、再生フィードバックを使いながら、ロジックハイ入力信号を回復させる。
【００７７】
より特定的には、ロジックハイ入力は、公称電圧よりも低いこともある（例えば、ＭＵＸまたはパストランジスタを介するカップリングのために）。トランジスタ２８３Ａの再生動作は、その電圧をロジックハイ信号（ＶＤＤ）に回復する。本発明の記載のメリットを享受する当業者なら分かるように、インバータとトランジスタ２８３Ａを組み合わせると、ハーフラッチが形成される。
【００７８】
インバータの出力は、レベル変換器２６３Ａを駆動する。レベル変換器２６３Ａは、直列に結合されたトランジスタ２９５Ａおよびトランジスタ２９８Ａを含む。レベル変換器２６３Ａは、インバータと同様のトポロジを有するが、ＰＭＯＳデバイスとＮＭＯＳデバイスが置き換わっている（すなわち、ＰＭＯＳデバイスが下流スタックに、ＮＭＯＳデバイスが上流スタックを構成する）。このトポロジのために、レベル変換器２６３Ａの出力は電圧スイングが減少する。
【００７９】
より特定的には、レベル変換器２６３Ａの出力電圧は、（ＶＧＮＤ＋ＶＴＰ）と（ＶＤＤ−ＶＴＮ）の間の電圧スイングを有する。ここで、ＶＴＰとＶＴＮは、それぞれトランジスタ２９８Ａと２９５Ａの閾値電圧を示す。こうして、レベル変換器２６３Ａは、典型的なＣＭＯＳ回路の電圧スイング（すなわち、ＶＧＮＤとＶＤＤの間）より低い電圧スイングを有する。電圧スイングの減少は、上述のように、消費電力削減の一助となる。
【００８０】
前駆動回路２６０Ｂは、トランジスタ２８３Ｂ、２８６Ｂ、２８９Ｂおよび２９２Ｂを含む。レベル変換器２６３Ｂは、トランジスタ２９５Ｂおよび２９８Ｂを含む。前駆動回路２６０Ｂおよびレベル変換器２６３Ｂは、それぞれ前駆動回路２６０Ａおよびレベル変換器２６３Ａと同様な動作をする。シミュレーション結果によれば、一つの実施形態において、回路配置２８０は、従来型アプローチより、２９％の電力を節約できる。
【００８１】
カップリングメカニズム１０９Ａおよびトランジスタ３０１と３０４は、レベル変換器２６３Ａを前駆動２６０Ｂに結合する。ＣＲＡＭ１３３内のメモリセルは、トランジスタ３０１と３０４のゲートを駆動する。こうして、効果的に、トランジスタ３０１と３０４とは、パストランジスタとして機能する。ＣＲＡＭ１３３のメモリセル内のデータに基づいて、トランジスタ３０１と３０４は、レベル変換器２６３Ａを前駆動２６０Ｂに選択的に結合し得る。必要に応じて、また、本発明の記載のメリットを享受する当業者には理解されるように、トランジスタの個数や配置の異なるものも使用し得る。
【００８２】
トランジスタ３０７は、プルアップトランジスタとして機能する。トランジスタ３０１と３０４との双方がオフの状況において、トランジスタ３０７は、前駆動２６０Ｂの入力を供給電圧近くまでプルアップでき、入力が変動したり、不確定な値を有したりすることを避けることができる。信号ＮＦＲＥＥＺＥが、トランジスタ３０７のゲートを駆動する。図１０〜図１３の実施形態も同様の回路配置を使用することに留意されたい。
【００８３】
図９は、ＰＬＤ１０３の初期パワーアップにおける供給電圧に対する信号ＮＦＲＥＥＺＥのタイミングのプロットを示す。ｔ＝ｔ０において、供給電圧３１３はその最終値のＶＤＤにランプアップし始める。ｔ０よりも後のｔ＝ｔ１において、信号３１０（ＮＦＲＥＥＺＥ）は、ＶＤＤ近傍の最終値にランプアップし始める。しかしながら、ｔ＝ｔ０とｔ＝ｔ１の間では、信号３１０はロジックローの値を有する。その結果、トランジスタ３０７はオンとなり、前駆動２６３Ｂの入力をＶＤＤ近傍またはロジックハイの値に上げる。図９に示されるタイミングや信号配置以外にも、必要に応じて、また、本発明の記載のメリットを享受する当業者なら理解されるように、他の様々なタイミングや信号配置を使用し得ることに留意されたい。
【００８４】
図１０は、本発明に従う低消費電力駆動と、関連回路網を含む相互接続回路網の説明的な実施形態に利用する回路配置３２０を示す。回路配置３２０は、駆動回路２０３と受信回路２０５を含む。駆動回路２０３は、前駆動回路２６０Ａとレベル変換器２６３Ａを含む。受信回路２０５は、前駆動回路２６０Ｂとレベル変換器２６３Ｂを含む。前駆動回路２６０Ａと２６０Ｂは、同様のトポロジを有し、似たような態様で動作する。同様に、レベル変換器２６３Ａと２６３Ｂは、同様のトポロジを有し、同様に動作する。
【００８５】
前駆動回路２６０Ａは、トランジスタ２８３Ａ、３２５Ａ、３３０Ａ、３３５Ａおよび３４０Ａを含む。トランジスタ２８３Ａ、３２５Ａ、３３０Ａおよび３３５Ａは、図８の前駆動２６０Ａと同様な回路を形成する。こうして、トランジスタ３３５Ａは、比較的高いＶＴ（ＨＶＴ）（すなわち、公称閾値電圧より高い電圧）を有し、その結果、上述のように、消費電力は減少する。しかしながら、図１０の前駆動２６０Ａは、追加トランジスタ３４０Ａを含む。
【００８６】
トランジスタ３４０Ａは、ＶＤＤに結合されたドレイン端子を有する。トランジスタ３４０Ａは、低い入力変化の間（ある意味で、トランジスタ３４０Ａはシュミットトリガーとして機能する）に、ノード３５０Ａ（すなわち、トランジスタ３３０ＡとＨＶＴトランジスタ３３５Ａとの間のノード）を前もって（ＶＤＤ−ＶＴＮ）にセットする。換言すれば、入力がロジックロー状態を有するとき（回路への入力がＶＴＰの値を有するとき）、トランジスタ３４０Ａはノード３５０を（ＶＤＤ−ＶＴＮ）に保つ。ロジックローの入力では、トランジスタ３４０Ａは、トランジスタ３３０Ａのソース電圧をより高くする。ソース電圧が高いと、トランジスタ３３０Ａの閾値電圧も高くなり、こうして、静的消費電力も減少する。
【００８７】
より特定的には、トランジスタ３４０Ａの閾値電圧ＶＴは、例えば、ソースとボディ間での電圧など数多くの要因に依存する。次式は、閾値電圧をボディからソースへの電圧の関数として、提供する。
【００８８】
【数１】
2007028611.tif 000003
あるいは、（１）式を
【００８９】
【数２】
2007028611.tif 000004
として、ソースからボディへの電圧として、書くこともできる。ここで、
ＶＴ（０）＝ソースからボディへの電圧（またはボディからソースへの電圧）がゼロにセットされたときの閾値電圧；
γ＝ボディ因子で、ボディのドーピングレベルに依存する定数；
φＦ＝定数；
νＢＳ＝ボディからソースへの全電圧（すなわち、ＡＣおよびＤＣ成分を含む）；
νＳＢ＝ソースからボディへの全電圧（すなわち、ＡＣおよびＤＣ成分を含む）
である。
【００９０】
ボディからソースへの電圧νＢＳ（あるいはソースからボディへの電圧νＳＢ）がゼロに等しいとき、閾値電圧ＶＴはＶＴ（０）に等しいことに留意すべきである。式２に示すように、ボディ因子γが有限な場合、トランジスタの閾値電圧は、ソースからボディへの電圧νＳＢが増加するにつれて、増加する。閾値電圧が高くなると、リーク電流が減少し、それゆえ、静的消費電力も減少する。こうして、トランジスタ３３０Ａのトランジスタのソース電圧を上げることによって、つまり、そのソースからボディへの電圧νＳＢを上げることによって、トランジスタ３４０Ａは前駆動回路２６０Ａの消費電力を減らす。シミュレーション結果によると、一つの実施形態において、回路配置２８０は、従来のアプローチに比べ、３５％節電できる。
【００９１】
前駆動回路２６０Ｂは、トランジスタ３２５Ｂ、３３０Ｂ、３３５Ｂおよび３４０Ｂを含む。レベル変換器２６３Ｂは、トランジスタ２９５Ｂおよび２９８Ｂを含む。前駆動回路２６０Ｂおよびレベル変換器２６３Ｂは、それぞれ前駆動回路２６０Ａおよびレベル変換器２６３Ａと同様に動作する。シミュレーション結果によると、一つの実施形態において、回路配置２８０は、従来のアプローチに比べ、３５％節電できる。
【００９２】
図１１は、本発明に従う低消費電力駆動と、関連回路網を含む相互接続回路網の説明的な実施形態に利用する回路配置３６０を示す。回路配置３６０は、駆動回路２０３と受信回路２０５を含む。駆動回路２０３は、前駆動回路２６０Ａとレベル変換器２６３Ａを含む。受信回路２０５は、前駆動回路２６０Ｂとレベル変換器２６３Ｂを含む。前駆動回路２６０Ａと２６０Ｂは、同様のトポロジを有し、似たような態様で動作する。同様に、レベル変換器２６３Ａと２６３Ｂは、同様のトポロジを有し、同様に動作する。
【００９３】
前駆動回路２６０Ａは、トランジスタ３６３Ａ〜３８４Ａを含む。トランジスタ３７２
Ａおよび３７５Ａは、直列スタック状に結合し、補完信号によって駆動される。以前の図で示した前駆動回路と異なり、前駆動２６０Ａは、ハーフラッチを含まない。その代わりに、個別の回路が、トランジスタ３７２Ａと３７５Ａのゲートを、補完ゲート信号を用いて駆動する。
【００９４】
より特定的には、トランジスタ３６３Ａ、３６６Ａおよび３６９Ａは、ＰＭＯＳトランジスタ３７２Ａのゲートを駆動する。トランジスタ３７２Ａを駆動する回路は、ＮＭＯＳトランジスタの直列スタック（すなわち、トランジスタ３６６Ａおよび３６９Ａ）を含む。逆に、トランジスタ３８４Ａ、３７８Ａおよび３８１Ａは、ＮＭＯＳトランジスタ３７５Ａのゲートを駆動する。トランジスタ３７５Ａを駆動する回路は、ＰＭＯＳトランジスタの直列スタック（すなわち、トランジスタ３７８Ａおよび３８１Ａ）を含む。このトランジスタ３７２Ａおよび３７５Ａを駆動する回路の配置は、前駆動回路２６０Ａを介するクローバ電流を減らす。
【００９５】
前駆動回路２６０Ａは以下のように動作する。入力信号がロジックハイの信号（ＶＤＤ−ＶＴＮ）を有する場合、トランジスタ３６３Ａはオフであり、その間、トランジスタ３６６Ａおよび３６９Ａはオンである。ロジックハイの入力信号では、トランジスタ３７８Ａと３８１Ａがオフになり、トランジスタ３８４Ａがオンとなる原因となり、トランジスタ３７５Ａのゲートを回路のグラウンドの方に追いやる。その結果、トランジスタ３７５Ａがオフであり、トランジスタ３７２Ａがオンとなり、ロジックハイの信号をレベル変換器２６３Ａに供給する。
【００９６】
逆に、入力信号がロジックローの信号ＶＴＰを有する場合、トランジスタ３６３Ａはオンであり、その間、トランジスタ３６６Ａおよび３６９Ａはオフである。ロジックローの入力信号では、トランジスタ３７８Ａと３８１Ａがオンになり、トランジスタ３７５Ａのゲートをハイに引き上げ、トランジスタ３８４Ａをオフにする。その結果、トランジスタ３７５Ｂがオフであり、トランジスタ３７５Ａがオフとなり、ロジックローの信号をレベル変換器２６３Ａに供給する。
【００９７】
前駆動回路２６０Ｂは、前駆動回路２６０Ａと同様に配置されるトランジスタ３６３Ｂ〜３８４Ｂを含む。レベル変換器２６３Ｂは、トランジスタ２９５Ｂと２９８Ｂを含む。前駆動回路２６０Ｂとレベル変換器２６３Ｂは、それぞれ前駆動回路２６０Ａとレベル変換器２６３Ａと同様に動作する。シミュレーション結果によると、一つの実施形態において、回路配置３２０は、従来のアプローチに比べ、２０％節電できる。
【００９８】
図１２は、本発明に従う低消費電力駆動と、関連回路網を含む相互接続回路網の説明的な実施形態に利用する回路配置４００を示す。回路配置４００は、駆動回路２０３と受信回路２０５を含む。駆動回路２０３は、前駆動回路２６０Ａとレベル変換器２６３Ａを含む。受信回路２０５は、前駆動回路２６０Ｂとレベル変換器２６３Ｂを含む。前駆動回路２６０Ａと２６０Ｂは、同様のトポロジを有し、似たような態様で動作する。同様に、レベル変換器２６３Ａと２６３Ｂは、同様のトポロジを有し、同様に動作する。
【００９９】
前駆動回路２６０Ａは、トランジスタ４０３Ａ、４０６Ａ、４０９Ａ、４１２Ａ、４１５Ａおよび４１８Ａを含む。トランジスタ４０３Ａおよび４１８Ａは、駆動回路２０３用のフィードバックメカニズムを提供する。トランジスタ４０６Ａと４０９Ａは結合して、直列のＰＭＯＳスタックを形成する。逆に、トランジスタ４１２Ａと４１５Ａは結合して、直列のＮＭＯＳスタックを形成する。入力信号はＰＭＯＳスタック（すなわち、トランジスタ４０６Ａと４０９Ａのゲート）とＮＭＯＳスタック（すなわち、トランジスタ４１２Ａと４１５Ａのゲート）の双方に結合し、双方を駆動する。
【０１００】
駆動回路２０３にＰＭＯＳとＮＭＯＳ、および、フィードバックトランジスタ４０３Ａと４１８Ａを含めることで、図１１の対応する回路と同様に、前駆動２６０Ａのクローバ電流は減少する。しかしながら、図１１の回路と違って、回路配置４００は、それを行うために、フィードバック（トランジスタ４０３Ａと４１８Ａを介して）を用いる。さらに、ＰＭＯＳとＮＭＯＳスタックは、静的リーク電流を減らすか、あるいは、減らす傾向がある。その結果、回路配置４００の電力消費は、従来型の回路に比べ、少ない。
【０１０１】
前駆動回路２６０Ａは、以下のように動作する。前駆動回路２６０Ａ（すなわち、ノード４２５）が、ロジックローの値（ＶＴＰ）を有し、入力信号がロジックローの値で変化するものと仮定する。その結果、トランジスタ４０６Ａと４０９Ａはオンになり、その間、
トランジスタ４１２Ａと４１５Ａはオフである。したがって、ＰＭＯＳスタック（トランジスタ４０６Ａと４０９Ａ）は、ノード４２１をハイ（ＶＤＤ−ＶＴＮ）に引き上げる。
【０１０２】
フィードバックメカニズムのために、入力がそれを低い信号に変化させるとき、トランジスタ４０３Ａはほぼ完全にオフになる。また、フィードバックメカニズムのために、トランジスタ４１８Ａはほぼ完全にオンになる。本発明の記載のメリットを享受する当業者なら理解されるように、入力値が逆の場合、反対のイベントが起こる。
【０１０３】
前駆動回路２６０Ｂは、トランジスタ４０３Ｂ、４０６Ｂ、４０９Ｂ、４１２Ｂ、４１５Ｂおよび４１８Ｂを含む。レベル変換器２６３Ｂは、トランジスタ２９５Ｂと２９８Ｂを含む。前駆動回路２６０Ｂとレベル変換器２６３Ｂは、それぞれ前駆動回路２６０Ａとレベル変換器２６３Ａと同様に動作する。シミュレーション結果によると、一つの実施形態において、回路配置４００は、従来のアプローチに比べ、４２％節電できる。
【０１０４】
図１３は、本発明に従う低消費電力駆動と、関連回路網を含む相互接続回路網の説明的な実施形態に利用する回路配置４３０を示す。回路配置４３０は、駆動回路２０３と受信回路２０５を含む。駆動回路２０３は、前駆動回路２６０Ａとレベル変換器２６３Ａを含む。受信回路２０５は、前駆動回路２６０Ｂとレベル変換器２６３Ｂを含む。前駆動回路２６０Ａと２６０Ｂは、同様のトポロジを有し、似たような態様で動作する。同様に、レベル変換器２６３Ａと２６３Ｂは、同様のトポロジを有し、同様に動作する。
【０１０５】
前駆動回路２６０Ａには、ＰＭＯＳトランジスタ４３３ＡとＮＭＯＳトランジスタ４３６Ａを含む。当業者には周知のように、トランジスタ４３３Ａと４３６Ａは、連結して、インバータとして機能する。しかしながら、通常のインバータと異なり、トランジスタ４３３Ａと４３６Ａは、比較的高い閾値ＶＴ（すなわち、公称閾値電圧より高い）を有し、ときどき超高ＶＴ（ＳＨＶＴ）トランジスタと呼ばれる。例えば、トランジスタ４３３Ａまたは４３６Ａは、特定の製造プロセスに対して、公称閾値電圧から８０ｍＶだけずれた閾値電圧を有することもある。
【０１０６】
比較的高い閾値電圧のトランジスタ４３３Ａと４３６Ａを使うことによって、前駆動回路２６０Ａのクローバ電流が低減する。より特定的には、ロジックハイの値（ＶＤＤ−ＶＴＮ）を有するものと仮定する。公称閾値電圧を有する通常のＰＭＯＳトランジスタは、オンになり、幾分かの電流を導き得るので、その結果、比較的高いクローバ電流が生じる。
【０１０７】
しかしながら、入力がロジックローの値（ＶＴＰ）を有する場合、通常のＮＭＯＳトランジスタは、公称閾値電圧で、オンになり得て、有限量の電流を導き、その結果、高いクローバ電流が生じる。しかしながら、トランジスタ４３３Ａと４３６Ａを高い絶対値の閾値電圧（例えば、ＳＨＶＴ）で用いると、このような状況を避けることができる。別の言い方をすれば、トランジスタ４３３Ａの閾値電圧が比較的高いと、ロジックローの入力が存在しても、オンとなるのを妨げる。逆に、トランジスタ４３３Ｂの閾値電圧が比較的高いと、入力信号がロジックハイの値を有するとき、オンになるのを妨げる。
【０１０８】
レベル変換器２６３Ａは、トランジスタ２９５Ａおよび２９８Ａを含む。トランジスタ２９５Ａおよび２９８Ａは比較的低い閾値電圧を有し、ときどき低閾値電圧（ＬＶＴ）と呼ばれる。例えば、トランジスタ２９５Ａまたは２９８Ａは、特定の製造プロセスに対して、公称閾値電圧から−８０ｍＶだけずれた閾値電圧を有することもある。トランジスタ２９５Ａと２９８Ａの閾値電圧が比較的低いと、レベル変換器２６３Ａにおいて、信頼性高く促進された動作が確保される。
【０１０９】
より特定的には、トランジスタ２９５Ａと２９８Ａが比較的低い閾値電圧（ＬＶＴ）を有するので、スイング出力信号（すなわち、ロジックハイのレベルＶＤＤ−ＶＴＮ（ＬＶＴ）、および、ロジックローのレベルＶＧＮＤ＋ＶＴＰ（ＬＶＴ））が減少する。ここで、ＶＴＮ（ＬＶＴ）とＶＴＰ（ＬＶＴ）とは、比較的低い閾値電圧（ＬＶＴ）を示す。前駆動回路２６０Ｂは、絶対値の大きな閾値電圧（ＳＨＶＴ）のトランジスタ４３３Ｂと４３６Ｂを用いるため、印加されたロジックハイのレベルとローのレベルは、前駆動回路２６０Ｂ内のトランジスタを完全に「オフ」にすることを確実にする。
【０１１０】
換言すれば、回路は、駆動回路２０３の第二のステージにあるトランジスタの閾値電圧と、受信回路２０５の第一のステージにあるトランジスタの閾値電圧との差に依存して、休止状態において静的リーク電流なく（あるいは、比較的低く）、正常な動作を確保する。さらに、閾値電圧が比較的低いと、トランジスタ２９５Ａと２９８Ａの電流駆動能力が増加し（同様にトランジスタ２９５Ｂと２９８Ｂも）、こうして、その動作速度も速まる。
【０１１１】
前駆動回路２６０Ｂは、ＰＭＯＳトランジスタ４３３ＢとＮＭＯＳトランジスタ４３６Ｂとを含む。トランジスタ４３３Ｂおよび４３６Ｂは、それぞれトランジスタ４３３Ａおよび４３６Ａと同様な特徴を有する。レベル変換器２６３Ｂは、トランジスタ２９５Ｂと２９８Ｂを含む。前駆動回路２６０Ｂとレベル変換器２６３Ｂは、それぞれ前駆動回路２６０Ａとレベル変換器２６３Ａと同様に動作する。トランジスタ２９５Ｂおよび２９８Ｂは、それぞれトランジスタ２９５Ａおよび２９８Ａと同様な特徴を有する。シミュレーション結果によると、一つの実施形態において、回路配置４３０は、従来のアプローチに比べ、４２％節電できる。
【０１１２】
必要に応じて、また、本発明の記載のメリットを享受する当業者なら分かるように、本発明のコンセプトは、プログラマブルまたはコンフィギュレーション可能なロジック回路網を含む様々なプログラマブル集積回路（ＩＣ）に有効に適用し得ることに留意されたい。このような回路網には、例えば、複合プログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルゲートアレイ（ＰＧＡ）、構造化特定用途向けＩＣ、（構造化ＡＳＩＣ）、および、フィールドププログラマブルゲートアレイ（ＦＰＧＡ）が含まれる。
【０１１３】
図面に関して言うと、図示されたブロックは、概念的機能および信号の流れを主として表し得ることを、当業者は気付くものである。実際の回路インプリメンテーションは、様々な機能ブロックに対して、個々の同一のハードウェアを含むことも含まないこともあり得るし、図示された特定の回路網を用いることも用いないこともあり得る。例えば、必要に応じて、１つの回路ブロックに様々なブロックの機能を組み合わせし得る。さらに、必要に応じて、１つのブロックの機能を幾つかの回路ブロックで実行し得る。本発明の記載のメリットを享受する当業者なら理解されるように、回路インプリメンテーションの選択は、あるインプリメンテーションに対する特定の設計および性能仕様などの様々な因子による。また、本発明の記載のメリットを享受する当業者には、上述した事項に加え、本発明の他の改変や代替的な実施形態を行えることは明白である。したがって、本記述は、当業者に、本発明の実施態様を教示するものであり、説明的なものであるに過ぎないものと解釈されるべきである。
【０１１４】
図示され、記載された発明の形式は、現在のところ、好ましい実施形態あるいは説明的な実施形態として考えられるべきである。当業者なら、本明細書に記載した発明の範囲から逸脱することなく、パーツの形状、寸法および配置を様々に変更し得る。例えば、当業者は、ここに図示および記載されたエレメントを同等のエレメントで代替し得る。さらに、本発明の記載のメリットを享受する当業者は、本発明の範囲から逸脱することなく、本発明のある特徴を他の特徴とは、独立して使用し得る。
【０１１５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【０１１６】
相互接続回路は、駆動回路と受信回路を含む。受信回路は、駆動回路に結合する。駆動回路は、入力信号を受け取り、入力信号から限定スイング駆動出力信号を得るように、構成される。受信回路は、限定スイング駆動出力回路から、限定スイング受信出力信号を得るように、構成される。
【図面の簡単な説明】
【０１１７】
【図１】本発明の説明的な実施形態に従うＰＬＤの一般的なブロック図を示す。
【図２】本発明の例示的な実施形態に従うＰＬＤの平面図を示す。
【図３】相互接続のルーティング機能を表す回路配置を示す。
【図４】相互接続回路の一次モデルを分析するための回路配置を示す。
【図５】電力損（Ｐ）を電圧（Ｖ）の関数としたグラフを示す。
【図６】本発明に従う相互接続の説明的な実施形態の回路配置を示す。
【図７】本発明に従う相互接続の別の説明的な実施形態の回路配置を示す。
【図８】本発明に従う相互接続の例示的な実施形態の回路配置を示す。
【図９】本発明に従う例示的な実施形態で、パワーアップ中に使われる信号のプロットを示す。
【図１０】本発明に従う相互接続の例示的な実施形態の回路配置を示す。
【図１１】本発明に従う相互接続の例示的な実施形態の回路配置を示す。
【図１２】本発明に従う相互接続の例示的な実施形態の回路配置を示す。
【図１３】本発明に従う相互接続の例示的な実施形態の回路配置を示す。
【符号の説明】
【０１１８】
１０３  ＰＬＤ
１０６  プログラマブルロジック
１０９  プログラマブル相互接続
１１２  Ｉ／Ｏ回路網
１１５  テスト／デバッグ回路網
１１８  プロセッサ
１２１  通信回路網
１２４  メモリ
１３０  コンフィギュレーション回路網
１３３  コンフィギュレーションメモリ（ＣＲＡＭ）
１３６  制御回路網
【図１】
2007028611.tif 000005
【図２】
2007028611.tif 000006
【図３】
2007028611.tif 000007
【図４】
2007028611.tif 000008
【図５】
2007028611.tif 000009
【図６】
2007028611.tif 000010
【図７】
2007028611.tif 000011
【図８】
2007028611.tif 000012
【図９】
2007028611.tif 000013
【図１０】
2007028611.tif 000014
【図１１】
2007028611.tif 000015
【図１２】
2007028611.tif 000016
【図１３】
2007028611.tif 000017