(57)【要約】【課題】電源電圧の変動に対して容量素子から充放電されるデカップリングコンデンサを提供すること。【解決手段】高電位電源の電源配線Ｖ１と低電位電源の電源配線Ｖ２との間には、容量素子として機能する第２トランジスタＴ２と抵抗素子として機能する第３トランジスタＴ３との直列回路と、抵抗素子として機能する第１トランジスタＴ１と容量素子として機能する第４トランジスタＴ４との直列回路と、が接続される。従って、第２トランジスタＴ２及び第４トランジスタＴ４のゲートが直接的に電源配線Ｖ１，Ｖ２に接続されない。また、第１トランジスタＴ１，第３トランジスタＴ３のオン抵抗値は小さい【選択図】図２
2007273846.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが第２の電源配線に接続され容量素子として機能する第２導電型の第２のＭＯＳトランジスタと、
を備えたことを特徴とするデカップリングコンデンサ。
【請求項２】
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第１の電源配線に接続され容量素子として機能する第１導電型の第２ＭＯＳトランジスタと、
ソースが第２の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第２の電源配線に接続され容量素子として機能する第２導電型の第４ＭＯＳトランジスタと、
を備えたことを特徴とするデカップリングコンデンサ。
【請求項３】
隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に、該ゲート配線よりも幅が狭いダミー配線が形成されたことを特徴とする請求項２記載のデカップリングコンデンサ。
【請求項４】
前記第１ＭＯＳトランジスタは、隣接配置される論理セルと前記第２ＭＯＳトランジスタとの間に配置された、
ことを特徴とする請求項２又は３記載のデカップリングコンデンサ。
【請求項５】
前記第３ＭＯＳトランジスタは、隣接配置される論理セルと前記第４ＭＯＳトランジスタとの間に配置された、
ことを特徴とする請求項２又は３記載のデカップリングコンデンサ。
【請求項６】
前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタを備え、該第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置されたことを特徴とする請求項２記載のデカップリングコンデンサ。
【請求項７】
前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ又は前記第４ＭＯＳトランジスタと並列に接続され、前記第４ＭＯＳトランジスタよりもゲート長が短く形成された第６ＭＯＳトランジスタと、を備え、前記第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置され、前記第６ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタに対して前記第３ＭＯＳトランジスタと反対側に配置されたこと、を特徴とする請求項２記載のデカップリングコンデンサ。
【請求項８】
隣接配置される論理セル及び容量セルを備え、
前記容量セルは、
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが第２の電源配線に接続され容量素子として機能する第２導電型の第２のＭＯＳトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
【請求項９】
隣接配置される論理セル及び容量セルを備え、
前記容量セルは、
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第１の電源配線に接続され容量素子として機能する第１導電型の第２ＭＯＳトランジスタと、
ソースが第２の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第２の電源配線に接続され容量素子として機能する第２導電型の第４ＭＯＳトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
【請求項１０】
前記容量セルは、隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に配設され、該ゲート配線よりも幅が狭いダミー配線を有することを特徴とする請求項９記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デカップリングコンデンサ及び半導体集積回路装置に関するものである。
近年の半導体集積回路装置は、高速化及び大規模化がますます進み、大規模化にともなって消費電力が増大している。消費電力の増大は、電源ノイズの発生の原因となり、半導体装置の安定した動作の妨げとなる。そこで、半導体装置の高電位側電源配線と低電位側電源配線との間にデカップリング容量を介在させることにより、電源ノイズの低減が図られている。そして、このようなデカップリング容量を要因とする製造ばらつきの低減が求められている。
【背景技術】
【０００２】
従来、半導体集積回路装置には、論理セルとともに、電源電圧の変動を抑えて論理セルの誤動作を防止するためにデカップリング容量として電源間容量セルが配置されている。電源間容量セルは、高電位電源と低電位電源との間に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにより構成されている。
【０００３】
ＰチャネルＭＯＳトランジスタのソース及びドレインは高電位電源に接続され、ＰチャネルＭＯＳトランジスタのゲートは低電位電源に接続され、ゲート酸化膜により容量素子が形成されている。ＮチャネルＭＯＳトランジスタのソース及びドレインは低電位電源に接続され、ゲート酸化膜が介在された拡散層及びゲート配線により容量素子が形成されている。容量素子の値（容量値）は、拡散層とゲート配線とが重なり合う領域の面積によって決定される。
【０００４】
ところで、近年のトランジスタの微細化により、ゲート酸化膜が薄くなっている。このため、上記の容量素子では、ゲートが電源配線に接続されているため、静電破壊（ＥＳＤ）するおそれがある。このため、両トランジスタのゲートを互いのドレインに接続したデカップリング容量が提案されている（例えば、特許文献１参照）。ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタは、高電位電源と低電位電源との間に直列に接続された容量素子と抵抗とを構成する。従って、このデカップリング容量は、ゲート容量とＥＳＤ対策のための抵抗とを持つ。
【特許文献１】特開２００３−８６６９９号公報（第２図，第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、電源間容量セルは、論理セルとともに配置されるため、その形状に論理セルと同様の制約がある。このため、容量値を大きくしようとすると、制約によってトランジスタのサイズをチャネル幅方向に拡大することができないため、トランジスタのチャネル長方向に拡大しなければならない。すると、トランジスタのソース・ドレイン間の抵抗値、所謂オン抵抗値が大きくなるため、電源電圧の変動に対する容量素子の充放電が妨げられるという問題がある。
【０００６】
本発明は上記問題点を解決するためになされたものであって、その目的は、電源電圧の変動に対して容量素子から充放電されるデカップリングコンデンサ及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明によれば、容量素子として機能する第２導電型の第２のＭＯＳトランジスタのゲートが、その第２のＭＯＳトランジスタよりもオン抵抗値の小さな抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタを介して第１の電源配線に接続される。
【０００８】
従って、第２のＭＯＳトランジスタのゲートが直接的に第１の電源配線に接続されないため、電源配線に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成する第２のＭＯＳトランジスタのゲートに直接的に加わらないため、ＥＳＤ耐性を高めることができる。また、第１のＭＯＳトランジスタのオン抵抗値は小さいため、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【０００９】
請求項２に記載の発明によれば、第１の電源配線と第２の電源配線との間には、容量素子として機能する第２ＭＯＳトランジスタと抵抗素子として機能する第３ＭＯＳトランジスタとの直列回路と、抵抗素子として機能する第１ＭＯＳトランジスタと容量素子として機能する第４ＭＯＳトランジスタとの直列回路と、が接続される。
【００１０】
従って、第２ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲートが直接的に電源配線に接続されないため、電源配線に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成する第２ＭＯＳトランジスタ，第４ＭＯＳトランジスタのゲートに直接的に加わらないため、ＥＳＤ耐性を高めることができる。また、第１ＭＯＳトランジスタ，第３ＭＯＳトランジスタのオン抵抗値は小さいため、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【００１１】
請求項３に記載の発明によれば、隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に、該ゲート配線よりも幅が狭いダミー配線が形成される。このダミー配線は、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【００１２】
請求項４に記載の発明によれば、前記第１ＭＯＳトランジスタは、隣接配置される論理セルと前記第２ＭＯＳトランジスタとの間に配置される。第１ＭＯＳトランジスタのゲート配線は、第２ＭＯＳトランジスタのゲート配線より狭いため、第１ＭＯＳトランジスタのゲート配線により、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【００１３】
請求項５に記載の発明によれば、前記第３ＭＯＳトランジスタは、隣接配置される論理セルと前記第４ＭＯＳトランジスタとの間に配置される。第３ＭＯＳトランジスタのゲート配線は、第４ＭＯＳトランジスタのゲート配線より狭いため、第３ＭＯＳトランジスタのゲート配線により、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【００１４】
請求項６に記載の発明によれば、前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタを備え、該第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置される。第１ＭＯＳトランジスタ及び第５ＭＯＳトランジスタのゲート配線は、第２ＭＯＳトランジスタのゲート配線より狭いため、第１ＭＯＳトランジスタ及び第５ＭＯＳトランジスタのゲート配線により、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【００１５】
請求項７に記載の発明によれば、前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ又は前記第４ＭＯＳトランジスタと並列に接続され、前記第４ＭＯＳトランジスタよりもゲート長が短く形成された第６ＭＯＳトランジスタと、を備え、前記第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置され、前記第６ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタに対して前記第３ＭＯＳトランジスタと反対側に配置される。
【００１６】
従って、第１ＭＯＳトランジスタ及び第５ＭＯＳトランジスタのゲート配線は、第２ＭＯＳトランジスタのゲート配線より狭いため、第１ＭＯＳトランジスタ及び第５ＭＯＳトランジスタのゲート配線により、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。更に、第３ＭＯＳトランジスタ及び第６ＭＯＳトランジスタのゲート配線は、第４ＭＯＳトランジスタのゲート配線より狭いため、第３ＭＯＳトランジスタ及び第６ＭＯＳトランジスタのゲート配線により、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【００１７】
請求項８に記載の発明によれば、半導体集積回路装置には隣接配置される論理セル及び容量セルが備えられ、前記容量セルには、ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが第２の電源配線に接続され容量素子として機能する第２導電型の第２のＭＯＳトランジスタと、が備えられる。第２のＭＯＳトランジスタのゲートが、その第２のＭＯＳトランジスタよりもオン抵抗値の小さな抵抗素子として機能する第１のＭＯＳトランジスタを介して第１の電源配線に接続される。
【００１８】
従って、第２のＭＯＳトランジスタのゲートが直接的に第１の電源配線に接続されないため、電源配線に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成する第２のＭＯＳトランジスタのゲートに直接的に加わらないため、ＥＳＤ耐性を高めることができる。また、第１のＭＯＳトランジスタのオン抵抗値は小さいため、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【００１９】
請求項９に記載の発明によれば、半導体集積回路装置には隣接配置される論理セル及び容量セルが備えられ、前記容量セルには、ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第１の電源配線に接続され容量素子として機能する第１導電型の第２ＭＯＳトランジスタと、ソースが第２の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第２導電型の第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第２の電源配線に接続され容量素子として機能する第２導電型の第４ＭＯＳトランジスタと、が備えられる。そして、第１の電源配線と第２の電源配線との間には、容量素子として機能する第２ＭＯＳトランジスタと抵抗素子として機能する第３ＭＯＳトランジスタとの直列回路と、抵抗素子として機能する第１ＭＯＳトランジスタと容量素子として機能する第４ＭＯＳトランジスタとの直列回路と、が接続される。
【００２０】
従って、第２ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのゲートが直接的に電源配線に接続されないため、電源配線に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成する第２ＭＯＳトランジスタ，第４ＭＯＳトランジスタのゲートに直接的に加わらないため、ＥＳＤ耐性を高めることができる。また、第１ＭＯＳトランジスタ，第３ＭＯＳトランジスタのオン抵抗値は小さいため、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【００２１】
請求項１０に記載の発明によれば、前記容量セルは、隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に配設され、該ゲート配線よりも幅が狭いダミー配線を有する。このダミー配線は、容量素子として機能するＭＯＳトランジスタのゲート配線により隣接配置される論理セルのトランジスタ特性が変動することが抑えられる。
【発明の効果】
【００２２】
本発明によれば、電源電圧の変動に対して容量素子から充放電されるデカップリングコンデンサ及び半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
図１に示すように、半導体集積回路装置のチップ１０は矩形状に形成され、その辺に沿って複数のパッド１１が形成され、パッド１１の内側には内部回路１２が形成されている。内部回路１２は、図面下部の拡大図に示すように、複数の論理セル２１と、デカップリングコンデンサとしての容量セル２２とを備えている。論理セル２１及び容量セル２２は、所定の方向に沿って列状に配列されてセル列を構成している。セルの配列方向は、セルに供給する電源の配線が延びる方向である。論理セル２１及び容量セル２２における所定方向（図１において上下方向）の寸法は、半導体集積回路装置を形成するプロセス等の制約によって予め設定されており、この寸法によってセル列の高さが決定されている。
【００２４】
図２は、容量セル２２の概略レイアウトを示す平面図である。
容量セル２２は、複数（本実施形態では４個）のトランジスタＴ１〜Ｔ４を備え、第１トランジスタＴ１及び第２トランジスタＴ２は、高電位電源の電源配線Ｖ１に沿って配列され、第３トランジスタＴ３及び第４トランジスタＴ４は、低電位電源の電源配線Ｖ２に沿って配列されている。第１トランジスタＴ１及び第２トランジスタＴ２は第１導電型のＭＯＳトランジスタとしてのＰチャネルＭＯＳトランジスタ（第１ＭＯＳトランジスタ，第２ＭＯＳトランジスタ）よりなり、第３トランジスタＴ３及び第４トランジスタＴ４は第２導電型のＭＯＳトランジスタとしてのＮチャネルＭＯＳトランジスタ（第３ＭＯＳトランジスタ，第４ＭＯＳトランジスタ）よりなる。電源配線Ｖ１，Ｖ２は、銅やアルミニウム等の金属配線である。
【００２５】
尚、第１トランジスタＴ１及び第２トランジスタＴ２、第３トランジスタＴ３及び第４トランジスタＴ４の配列方向は上記したように電源配線Ｖ１，Ｖ２の延びる方向であり、この方向には論理セル２１が隣接している。即ち、各トランジスタＴ１〜Ｔ４の配列方向は、容量セル２２に対する論理セル２１の隣接方向と言える。
【００２６】
第１トランジスタＴ１はゲート配線４１ａを備え、そのゲート配線４１ａの両側には拡散層４１ｂ，４１ｃが形成されている。第２トランジスタＴ２はゲート配線４２ａを備え、そのゲート配線４２ａの両側には拡散層４２ｂ，４２ｃが形成されている。第１トランジスタＴ１の拡散層４１ｃと第２トランジスタＴ２の拡散層４２ｂは、連続するように形成されている。両トランジスタＴ１，Ｔ２のゲート配線４１ａ，４２ａは、例えばポリシリコンよりなる。拡散層４１ｂ、４１ｃ、４２ｂ、４２ｃは、シリコン基板Ｓ１に所定のイオンを注入して形成されたｐ型拡散層である。第１トランジスタＴ１のゲート配線４１ａ及び第２トランジスタＴ２のゲート配線４２ａは、互いに接続されている。
【００２７】
第１トランジスタＴ１のゲート配線４１ａは、そのゲート長（２つの拡散層４１ｂ、４１ｃ間方向の長さ）が、論理セル２１を構成するトランジスタのゲート長と同じに設定されている。第２トランジスタＴ２のゲート配線４２ａは、そのゲート長が第１トランジスタＴ１のゲート配線４１ａのゲート長よりも長く、容量値に応じて設定されている。第１トランジスタＴ１及び第２トランジスタＴ２のソース・ドレイン間の抵抗値（オン抵抗値）は、それぞれのゲート長に応じた値となる、つまり、第２トランジスタＴ２のオン抵抗値は、第１トランジスタＴ１のオン抵抗値よりも高くなる。
【００２８】
第２トランジスタＴ２におけるゲート配線４２ａのゲート長を伸張又は短縮することにより、容量セル２２の容量値を変更することができる。従って、第１トランジスタＴ１のゲート長は変更されないため、第１トランジスタＴ１のオン抵抗値は、変更されない。
【００２９】
第１トランジスタＴ１の拡散層４１ｃ及び第２トランジスタＴ２の拡散層４２ｂは、高電位電源の電源配線Ｖ１と接続されている。第２トランジスタＴ２の拡散層４２ｃは、高電位電源の電源配線Ｖ１と接続されている。
【００３０】
上記隣接方向において、第１トランジスタＴ１が形成されていない方向（反第１トランジスタＴ１方向）の端部にはダミー配線Ｄ１が形成されている。詳しくは、隣接方向において、第２トランジスタＴ２の拡散層４２ｃよりも外側にダミー配線Ｄ１が形成されている。このダミー配線Ｄ１は、第１及び第２トランジスタＴ１，Ｔ２のゲート配線４１ａ，４２ａと同一層に形成され、例えばポリシリコンよりなる。ダミー配線Ｄ１は、隣接方向と直交する方向に沿って延びるように形成されている。つまり、ダミー配線Ｄ１は、第１トランジスタＴ１のゲート配線４１ａと同様な形状に形成されている。即ち、隣接方向において、幅広い（ゲート長が長い）ゲート配線４２ａと、論理セルが隣接する辺との間には、幅狭い（ゲート長が短い）ゲート配線４１ａと、該ゲート配線４１ａと同様な形状のダミー配線Ｄ１が形成されている。
【００３１】
第３トランジスタＴ３はゲート配線４３ａを備え、そのゲート配線４３ａの両側には拡散層４３ｂ，４３ｃが形成されている。第４トランジスタＴ４はゲート配線４４ａを備え、そのゲート配線４４ａの両側には拡散層４４ｂ、４４ｃが形成されている。第３トランジスタＴ３の拡散層４３ｃと第４トランジスタＴ４の拡散層４４ｂは、連続するように形成されている。両トランジスタＴ３，Ｔ４のゲート配線４３ａ，４４ａは、例えばポリシリコンよりなる。拡散層４３ｂ，４３ｃ，４４ｂ，４４ｃは、シリコン基板Ｓ１に所定のイオンを注入して形成されたｎ型拡散層である。第３トランジスタＴ３のゲート配線４３ａ及び第４トランジスタＴ４のゲート配線４４ａは、互いに接続されている。
【００３２】
第３トランジスタＴ３のゲート配線４３ａは、そのゲート長（２つの拡散層４３ｂ，４３ｃ間方向の長さ）が、論理セル２１を構成するトランジスタのゲート長と同じに設定されている。第４トランジスタＴ４のゲート配線４４ａは、そのゲート長が第３トランジスタＴ３のゲート配線４３ａのゲート長よりも長く、容量値に応じて設定されている。第３トランジスタＴ３及び第４トランジスタＴ４のソース・ドレイン間の抵抗値（オン抵抗値）は、それぞれのゲート長に応じた値となる、つまり、第４トランジスタＴ４のオン抵抗値は、第３トランジスタＴ３のオン抵抗値よりも高くなる。
【００３３】
容量セル２２の容量値を変更する場合、第４トランジスタＴ４におけるゲート配線４４ａのゲート長が長く又は短くする。従って、第３トランジスタＴ３のゲート長は変更されないため、第３トランジスタＴ３のオン抵抗値は、変更されない。
【００３４】
第３トランジスタＴ３の拡散層４３ｃ及び第４トランジスタＴ４の拡散層４４ｂは、低電位電源の電源配線Ｖ２と接続されている。第４トランジスタＴ４の拡散層４４ｃは、低電位電源の電源配線Ｖ２接続されている。
【００３５】
上記隣接方向において、第３トランジスタＴ３が形成されていない方向（反第３トランジスタＴ３方向）の端部にはダミー配線Ｄ２が形成されている。詳しくは、隣接方向において、第４トランジスタＴ４の拡散層４４ｃよりも外側にダミー配線Ｄ２が形成されている。このダミー配線Ｄ２は、第３及び第４トランジスタＴ３，Ｔ４のゲート配線４３ａ，４４ａと同一層に形成され、例えばポリシリコンよりなる。ダミー配線Ｄ２は、隣接方向と直交する方向に沿って延びるように形成されている。つまり、ダミー配線Ｄ２は、第３トランジスタＴ３のゲート配線４３ａと同様な形状に形成されている。即ち、隣接方向において、幅広い（ゲート長が長い）ゲート配線４４ａと、論理セルが隣接する辺との間には、幅狭い（ゲート長が短い）ゲート配線４３ａと、該ゲート配線４３ａと同様な形状のダミー配線Ｄ２が形成されている。
【００３６】
第１トランジスタＴ１の拡散層４１ｂは、第３トランジスタＴ３及び第４トランジスタＴ４のゲート配線４３ａ，４４ａと接続されている。同様に、第３トランジスタＴ３の拡散層４３ｂは、第１トランジスタＴ１及び第２トランジスタＴ２のゲート配線４１ａ，４２ａと接続されている。
【００３７】
尚、図２において、第１トランジスタＴ１及び第２トランジスタＴ２、及び、第３トランジスタＴ３及び第４トランジスタＴ４、の少なくとも一方を形成するウェルが省略されている。例えば、ｎ型基板に第１〜第４トランジスタＴ１〜Ｔ４を形成する場合、その基板にｐ型のウェルが形成され、第３及び第４トランジスタＴ３，Ｔ４はウェル内に形成されている。
【００３８】
図３（ａ）は、上記のように構成された容量セル２２の回路図である。
第１トランジスタＴ１のソースは第２トランジスタＴ２のドレインと高電位電源の電源配線Ｖ１とに接続され、第２トランジスタＴ２のソースは電源配線Ｖ１に接続されている。第１トランジスタＴ１のドレインは第３及び第４トランジスタＴ３，Ｔ４のゲートに接続されている。第３トランジスタＴ３のソースは第４トランジスタＴ４のドレインと低電位電源の電源配線Ｖ２とに接続され、第４トランジスタＴ４のソースは電源配線Ｖ２に接続されている。第３トランジスタＴ３のドレインは第１及び第２トランジスタＴ１，Ｔ２のゲートに接続されている。
【００３９】
尚、図示しないが、ＰチャネルＭＯＳトランジスタである第１トランジスタＴ１及び第２トランジスタＴ２のバックゲートはソース電位と同電位である高電位電源の電源配線Ｖ１に接続されている。また、ＮチャネルＭＯＳトランジスタである第３トランジスタＴ３及び第４トランジスタＴ４のバックゲートはソース電位と同電位である低電位電源の電源配線Ｖ２に接続されている。
【００４０】
上記のように構成された容量セル２２を備えた半導体集積回路装置に電源が投入されると、トランジスタのリーク電流によって、第１及び第２トランジスタＴ１，Ｔ２のゲート電位は低電位電源レベルとなり、第３及び第４トランジスタＴ３，Ｔ４のゲート電位は高電位電源レベルとなり、各トランジスタＴ１〜Ｔ４はオンする。すると、第１トランジスタＴ１は抵抗素子として機能し、ソース及びドレインが高電位電源の電源配線Ｖ１に接続された第２トランジスタＴ２は容量素子として機能する。また、第３トランジスタＴ３は抵抗素子として機能し、ソース及びドレインが低電位電源の電源配線Ｖ２に接続された第４トランジスタＴ４は容量素子として機能する。その結果、図３（ｂ）に示すように、高電位電源の電源配線Ｖ１と低電位電源の電源配線Ｖ２との間には、第１トランジスタＴ１（第１のＭＯＳトランジスタ）からなる抵抗素子と第４トランジスタＴ４（第２のＭＯＳトランジスタ）からなる容量素子との直列回路が接続される。また電源配線Ｖ１，Ｖ２間には、第２トランジスタＴ２（第２のＭＯＳトランジスタ）からなる容量素子と第３トランジスタＴ３（第１のＭＯＳトランジスタ）からなる抵抗素子との直列回路とが接続される。
【００４１】
従って、ゲート長に応じて容量値が設定された第２トランジスタＴ２のゲートは、抵抗素子として機能する第３トランジスタＴ３を介して低電位電源の電源配線Ｖ２に接続される。同様に、ゲート長に応じて容量値が設定された第４トランジスタＴ４のゲートは、抵抗素子として機能する第１トランジスタＴ１を介して高電位電源の電源配線Ｖ１に接続される。このため、電源配線Ｖ１，Ｖ２に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成するトランジスタＴ２，Ｔ４のゲートに直接的に加わらない、即ち図２に示すゲート配線４２ａ，４４ａに高電位が直接的に加わらないため、容量セル２２のＥＳＤ耐性を高めることができる。
【００４２】
そして、第１トランジスタＴ１及び第３トランジスタＴ３のゲート長は、ＥＳＤ耐性のために必要な長さであればよいため、第１及び第３トランジスタＴ１，Ｔ３のオン抵抗値は小さい。このため、第１及び第３トランジスタＴ１，Ｔ３の抵抗値が容量素子を構成する第２及び第４トランジスタＴ２，Ｔ４において、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【００４３】
上記の容量セル２２は、面積的に広いゲート配線４２ａ，４４ａと隣接する論理セル２１との間に面積が小さなゲート配線４１ａ，４３ａとダミー配線Ｄ１，Ｄ２とが配置されている。これらのゲート配線４１ａ，４３ａ及びダミー配線Ｄ１，Ｄ２は、隣接する論理セルの特性変動を抑える。つまり、近年の微細化された半導体のフォトリソグラフィ技術では、パターンの粗密による光の干渉によって露光パターンに太り細りが発生し、パターン幅にばらつきが生じる。この製造ばらつきにより、容量セルの様に面積的に広いゲート配線４２ａ，４４ａの周辺の論理セルにおいて、トランジスタ特性の変動が問題化されている。従って、上記のようにゲート配線４１ａ，４３ａ及びダミー配線Ｄ１，Ｄ２を配置することにより、隣接する論理セル２１におけるトランジスタ特性の変動を抑えることができる。
【００４４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）高電位電源の電源配線Ｖ１と低電位電源の電源配線Ｖ２との間には、容量素子として機能する第２トランジスタＴ２と抵抗素子として機能する第３トランジスタＴ３との直列回路と、抵抗素子として機能する第１トランジスタＴ１と容量素子として機能する第４トランジスタＴ４との直列回路と、が接続される。
【００４５】
従って、第２トランジスタＴ２及び第４トランジスタＴ４のゲートが直接的に電源配線Ｖ１，Ｖ２に接続されないため、電源配線Ｖ１，Ｖ２に静電気等による非常に高い電位が加わっても、その電位は容量素子を構成する第２トランジスタＴ２，第４トランジスタＴ４のゲートに直接的に加わらないため、ＥＳＤ耐性を高めることができる。更に、第１トランジスタＴ１，第３トランジスタＴ３のオン抵抗値は小さいため、電源電圧の変動に対する容量素子の充放電が妨げられることを防ぐことができる。
【００４６】
（２）隣接配置される論理セル２１と容量素子として機能するトランジスタＴ２，Ｔ４のゲート配線４２ａ，４４ａとの間に、該ゲート配線４２ａ，４４ａよりも幅が狭いダミー配線Ｄ１，Ｄ２が形成される。このダミー配線Ｄ１，Ｄ２は、容量素子として機能するトランジスタＴ２，Ｔ４のゲート配線４２ａ，４４ａにより隣接配置される論理セル２１のトランジスタ特性が変動することが抑えられる。
【００４７】
同様に、第１トランジスタＴ１は、隣接配置される論理セル２１と第２トランジスタＴ２との間に配置される。第１トランジスタＴ１のゲート配線４１ａは、第２トランジスタＴ２のゲート配線４２ａより狭いため、第１トランジスタＴ１のゲート配線４１ａにより、容量素子として機能するトランジスタＴ２のゲート配線４２ａにより隣接配置される論理セル２１のトランジスタ特性が変動することが抑えられる。同様に、第３トランジスタＴ３は、隣接配置される論理セル２１と第４トランジスタＴ４との間に配置される。第３トランジスタＴ３のゲート配線４３ａは、第４トランジスタＴ４のゲート配線４４ａより狭いため、第３トランジスタＴ３のゲート配線４３ａにより、容量素子として機能するトランジスタＴ４のゲート配線４４ａにより隣接配置される論理セル２１のトランジスタ特性が変動することが抑えられる。
【００４８】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４及び図５に従って説明する。尚、第一実施形態と同じ部材については同じ符号を付して説明する。
【００４９】
図４に示すように、本実施形態の容量セル２２ａは、複数（本実施形態では６個）のトランジスタＴ１〜Ｔ６を備えている。第１トランジスタＴ１，第２トランジスタＴ２及び第５トランジスタＴ５は、高電位電源の電源配線Ｖ１に沿って配列され、第３トランジスタＴ３，第４トランジスタＴ４及び第６トランジスタＴ６は、低電位電源の電源配線Ｖ２に沿って配列されている。第１トランジスタＴ１，第２トランジスタＴ２及び第５トランジスタＴ５はＰチャネルＭＯＳトランジスタよりなり、第３トランジスタＴ３，第４トランジスタＴ４及び第６トランジスタＴ６はＮチャネルＭＯＳトランジスタよりなる。
【００５０】
第５トランジスタＴ５は第１トランジスタＴ１と同様の形状にて形成されている。つまり、第５トランジスタＴ５はゲート配線４５ａ及び拡散層４５ｂ，４５ｃを有し、そのゲート配線４５ａは第１トランジスタＴ１のゲート配線４１ａと同様に形成されている。そして、第５トランジスタＴ５のゲート配線４５ａは、第１及び第２トランジスタＴ１，Ｔ２のゲート配線４１ａ，４２ａと接続されている。
【００５１】
図４において、第２トランジスタＴ２のゲート配線４２ａと左隣の論理セル（図示略）との間に第１トランジスタＴ１のゲート配線４１ａが配設され、第２トランジスタＴ２のゲート配線４２ａと右隣の論理セル（図示略）との間に第５トランジスタＴ５のゲート配線４５ａが配設されている。つまり、第一実施形態のダミー配線Ｄ１に替えて第５トランジスタＴ５のゲート配線４５ａが配設されている。従って、この第５トランジスタＴ５のゲート配線４５ａは、第一実施形態のダミー配線Ｄ１と同様に、隣接する論理セルにおけるトランジスタ特性の変動を抑えるように機能する。
【００５２】
第６トランジスタＴ６は第３トランジスタＴ３と同様の形状にて形成されている。つまり、第６トランジスタＴ６はゲート配線４６ａ及び拡散層４６ｂ，４６ｃを有し、そのゲート配線４６ａは第３トランジスタＴ３のゲート配線４３ａと同様に形成されている。そして、第６トランジスタＴ６のゲート配線４６ａは、第３及び第４トランジスタＴ３，Ｔ４のゲート配線４３ａ，４４ａと接続されている。
【００５３】
図４において、第４トランジスタＴ４のゲート配線４４ａと右隣の論理セル（図示略）との間に第３トランジスタＴ３のゲート配線４３ａが配設され、第４トランジスタＴ４のゲート配線４４ａと左隣の論理セル（図示略）との間に第６トランジスタＴ６のゲート配線４６ａが配設されている。つまり、第一実施形態のダミー配線Ｄ２に替えて第６トランジスタＴ６のゲート配線４６ａが配設されている。従って、この第６トランジスタＴ６のゲート配線４６ａは、第一実施形態のダミー配線Ｄ２と同様に、隣接する論理セルにおけるトランジスタ特性の変動を抑えるように機能する。
【００５４】
上記のように配置及び接続されたトランジスタＴ１〜Ｔ６を有する容量セル２２ａは、図５（ａ）に示す回路を構成する。つまり、第２トランジスタＴ２に対して第５トランジスタＴ５が並列に接続され、第４トランジスタＴ４に対して第６トランジスタＴ６が並列に接続される。そして、電源投入によって各トランジスタＴ１〜Ｔ６のゲート電位が決定されることにより、第１トランジスタＴ１は抵抗素子として機能し、第２及び第５トランジスタＴ２，Ｔ５は容量素子として機能し、第３トランジスタＴ３は抵抗素子として機能し、第４及び第６トランジスタＴ４，Ｔ６は容量素子として機能する。その結果、図５（ｂ）のように、高電位電源の電源配線Ｖ１と低電位電源の電源配線Ｖ２との間には、第１トランジスタＴ１からなる抵抗素子と第４及び第６トランジスタＴ４，Ｔ４からなる容量素子との直列回路と、第２及び第５トランジスタＴ２，Ｔ５からなる容量素子と第３トランジスタＴ３からなる抵抗素子との直列回路とが接続される。
【００５５】
尚、図示しないが、ＰチャネルＭＯＳトランジスタである第１トランジスタＴ１，第２トランジスタＴ２及び第５トランジスタＴ５のバックゲートはソース電位と同電位である高電位電源の電源配線Ｖ１に接続されている。また、ＮチャネルＭＯＳトランジスタである第３トランジスタＴ３，第４トランジスタＴ４及び第６トランジスタＴ６のバックゲートはソース電位と同電位である低電位電源の電源配線Ｖ２に接続されている。
【００５６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１トランジスタＴ１又は第２トランジスタＴ２と並列に接続され、第２トランジスタＴ２よりもゲート長が短く形成された第５トランジスタＴ５と、第３トランジスタＴ３又は第４トランジスタＴ４と並列に接続され、第４トランジスタＴ４よりもゲート長が短く形成された第６トランジスタＴ６と、を備え、第５トランジスタＴ５は、第２トランジスタＴ２に対して第１トランジスタＴ１と反対側に配置され、第６トランジスタＴ６は、第４トランジスタＴ４に対して第３トランジスタＴ３と反対側に配置される。
【００５７】
従って、第１トランジスタＴ１及び第５トランジスタＴ５のゲート配線４１ａ，４５ａは、第２トランジスタＴ２のゲート配線４２ａより狭いため、第１トランジスタＴ１及び第５トランジスタＴ５のゲート配線４１ａ，４５ａにより、容量素子として機能するトランジスタＴ２のゲート配線４２ａにより隣接配置される論理セル２１のトランジスタ特性が変動することが抑えられる。更に、第３トランジスタＴ３及び第６トランジスタＴ６のゲート配線４３ａ，４６ａは、第４トランジスタＴ４のゲート配線４４ａより狭いため、第３トランジスタＴ３及び第６トランジスタＴ６のゲート配線４３ａ，４６ａにより、容量素子として機能するトランジスタＴ４のゲート配線４４ａにより隣接配置される論理セル２１のトランジスタ特性が変動することが抑えられる。
【００５８】
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記第二実施形態における、第５及び第６トランジスタＴ５，Ｔ６の接続を変更しても良い。例えば、図６に示す容量セル２２ｂにおいて、第５トランジスタＴ５の拡散層４５ｂを第２トランジスタＴ２の拡散層４２ｃと連続するように形成し、第５トランジスタＴ５の拡散層４５ｃを第１トランジスタＴ１の拡散層４１ａと接続するとともに第４トランジスタＴ４のゲート配線４４ａと接続する。同様に、第６トランジスタＴ６の一方の拡散層４６ｂを第４トランジスタＴ４の拡散層４４ｃと連続するように形成し、第６トランジスタＴ６の他方の拡散層４６ｃを第３トランジスタＴ３の拡散層４３ｂと接続するとともに第２トランジスタＴ２のゲート配線４２ａと接続する。このように配置及び接続されたトランジスタＴ１〜Ｔ６を有する容量セル２２ｂは、図７（ａ）に示す回路を構成する。つまり、第１トランジスタＴ１に対して第５トランジスタＴ５が並列に接続され、第３トランジスタＴ３に対して第６トランジスタＴ６が並列に接続される。そして、電源投入によって各トランジスタＴ１〜Ｔ６のゲート電位が決定されることにより、第１及び第６トランジスタＴ１，Ｔ６は抵抗素子として機能し、第２トランジスタＴ２は容量素子として機能し、第３及び第６トランジスタＴ３，Ｔ６は抵抗素子として機能し、第４トランジスタＴ４は容量素子として機能する。その結果、図７（ｂ）のように、高電位電源の電源配線Ｖ１と低電位電源の電源配線Ｖ２との間には、第１及び第５トランジスタＴ１，Ｔ５からなる抵抗素子と第４トランジスタＴ４からなる容量素子との直列回路と、第２トランジスタＴ２からなる容量素子と第３及び第６トランジスタＴ３，Ｔ６からなる抵抗素子との直列回路とが接続される。
【００５９】
・上記各実施形態において、第１トランジスタＴ１と隣接する論理セル２１との間にダミー配線を設けても良い。また、第３トランジスタＴ３と隣接する論理セル２１との間にダミー配線を設けても良い。また、図４，図６の実施形態において、第５トランジスタＴ５と隣接する論理セル２１との間、第６トランジスタＴ６と隣接する論理セル２１との間にダミー配線を設けても良い。
【００６０】
・図４，図６の実施形態において、第５トランジスタＴ５又は第６トランジスタＴ６をダミー配線としてもよい。
・上記各実施形態において、トランジスタのバックゲートの接続先を適宜変更しても良い。例えば、ソース電位と異なる電位のバイアス電圧を印加するように接続しても良い。この場合、バックゲートのバイアス電圧により、トランジスタのしきい値電圧を変更して、オン抵抗値を制御することが可能となる。
【００６１】
・上記第一実施形態において、図１に示すように、複数のセル列を、その高さ方向に離間させて配列したが、複数のセル列を隣接させて配列した半導体集積回路装置に具体化してもよい。
【００６２】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが第２の電源配線に接続され容量素子として機能する第２導電型の第２のＭＯＳトランジスタと、
を備えたことを特徴とするデカップリングコンデンサ。
（付記２）
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第１の電源配線に接続され容量素子として機能する第１導電型の第２ＭＯＳトランジスタと、
ソースが第２の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第２の電源配線に接続され容量素子として機能する第２導電型の第４ＭＯＳトランジスタと、
を備えたことを特徴とするデカップリングコンデンサ。
（付記３）
隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に、該ゲート配線よりも幅が狭いダミー配線が形成されたことを特徴とする付記２記載のデカップリングコンデンサ。
（付記４）
前記第１ＭＯＳトランジスタは、隣接配置される論理セルと前記第２ＭＯＳトランジスタとの間に配置された、
ことを特徴とする付記２又は３記載のデカップリングコンデンサ。
（付記５）
前記第３ＭＯＳトランジスタは、隣接配置される論理セルと前記第４ＭＯＳトランジスタとの間に配置された、
ことを特徴とする付記２又は３記載のデカップリングコンデンサ。
（付記６）
前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタを備え、該第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置されたことを特徴とする付記２記載のデカップリングコンデンサ。
（付記７）
前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ又は前記第４ＭＯＳトランジスタと並列に接続され、前記第４ＭＯＳトランジスタよりもゲート長が短く形成された第６ＭＯＳトランジスタと、を備え、前記第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置され、前記第６ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタに対して前記第３ＭＯＳトランジスタと反対側に配置されたこと、を特徴とする付記２記載のデカップリングコンデンサ。
（付記８）
隣接配置される論理セル及び容量セルを備え、
前記容量セルは、
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが第２の電源配線に接続され容量素子として機能する第２導電型の第２のＭＯＳトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
（付記９）
隣接配置される論理セル及び容量セルを備え、
前記容量セルは、
ソースが第１の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第１の電源配線に接続され容量素子として機能する第１導電型の第２ＭＯＳトランジスタと、
ソースが第２の電源配線に接続され、ソース・ドレイン間のオン抵抗値により抵抗素子として機能する第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタよりもゲート長が長く形成され、ソース及びドレインが前記第２の電源配線に接続され容量素子として機能する第２導電型の第４ＭＯＳトランジスタと、
を備えたことを特徴とする半導体集積回路装置。
（付記１０）
前記容量セルは、隣接配置される論理セルと前記容量素子として機能するトランジスタのゲート配線との間に配設され、該ゲート配線よりも幅が狭いダミー配線を有することを特徴とする付記９記載の半導体集積回路装置。
（付記１１）
前記第１ＭＯＳトランジスタは、隣接配置される論理セルと前記第２ＭＯＳトランジスタとの間に配置された、
ことを特徴とする付記９又は１０記載の半導体集積回路装置。
（付記１２）
前記容量セルは、前記第３ＭＯＳトランジスタが、隣接配置される論理セルと前記第４ＭＯＳトランジスタとの間に配置された、
ことを特徴とする付記９又は１０記載の半導体集積回路装置。
（付記１３）
前記容量セルは、前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタを備え、該第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置されたことを特徴とする付記９記載の半導体集積回路装置。
（付記１４）
前記容量セルは、前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタと並列に接続され、前記第２ＭＯＳトランジスタよりもゲート長が短く形成された第５ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ又は前記第４ＭＯＳトランジスタと並列に接続され、前記第４ＭＯＳトランジスタよりもゲート長が短く形成された第６ＭＯＳトランジスタと、を備え、前記第５ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタに対して前記第１ＭＯＳトランジスタと反対側に配置され、前記第６ＭＯＳトランジスタは、前記第４ＭＯＳトランジスタに対して前記第３ＭＯＳトランジスタと反対側に配置されたこと、を特徴とする付記９記載の半導体集積回路装置。
【図面の簡単な説明】
【００６３】
【図１】半導体装置の概略平面図である。
【図２】容量セルのレイアウト図である。
【図３】（ａ）は容量セルの回路図、（ｂ）は等価回路図である。
【図４】容量セルのレイアウト図である。
【図５】（ａ）は容量セルの回路図、（ｂ）は等価回路図である。
【図６】容量セルのレイアウト図である。
【図７】（ａ）は容量セルの回路図、（ｂ）は等価回路図である。
【符号の説明】
【００６４】
２１  論理セル
２２，２２ａ，２２ｂ  容量セル
４１ａ〜４６ａ  ゲート配線
Ｄ１，Ｄ２  ダミー配線
Ｔ１〜Ｔ６  ＭＯＳトランジスタ
Ｖ１，Ｖ２  電源配線
【図１】
2007273846.tif 000003
【図２】
2007273846.tif 000004
【図３】
2007273846.tif 000005
【図４】
2007273846.tif 000006
【図５】
2007273846.tif 000007
【図６】
2007273846.tif 000008
【図７】
2007273846.tif 000009