(57)【要約】【課題】半導体チップが製造された後において、制御信号により遅延時間を調整することができるプログラム可能時間遅延装置とその方法を提供する。【解決手段】本発明によるプログラム可能時間遅延装置は複数個の同等の部品１０を有し、これらの部品により全時間遅延が決定される。これらの部品はそれらに接続されたゲート装置３１、３２、３３、３４を有する。これらのゲート装置はそのおのおのに加えられる制御信号に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかを決定する。電気的に接続された部品の時間遅延の合計が、このプログラム可能時間遅延装置の全時間遅延である。【選択図】図３
2007228617.tif 000002
【特許請求の範囲】
【請求項１】
直列方式で接続された複数個の時間遅延部品を有し、かつ前記部品のおのおのが、
時間遅延回路と、
前記時間遅延回路を入力信号に接続するための制御信号の第１状態と前記入力信号を前記時間遅延回路にバイパスさせる前記制御信号の第２状態とに応答するゲート装置と、
を有する、
半導体メモリ技術で実施することができ、かつその時間遅延が複数個の制御信号に応答して決定することができる、プログラム可能時間遅延装置。
【請求項２】
ランダム・アクセス・メモリ装置において、
プログラム可能時間遅延装置に予め選定された制御信号を加える段階と、
前記時間遅延装置に遅延されるべき信号を加える段階と、
を有する、プログラム可能時間遅延信号を得る方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的にいえば、集積回路技術において製造される半導体メモリ装置に関する。さらに詳細にいえば、本発明は、メモリ装置の複数個のステージの動作を同期させる、メモリ装置のおのおのの中の遅延クロック・パルスの発生に関する。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
集積回路技術の中で製造される半導体メモリ装置において、メモリ装置の動作は、典型的には、付随する中央処理装置により発生されるＲＡＳ（行アドレス信号、ｒｏｗ  ａｄｄｒｅｓｓ  ｓｉｇｎａｌ）のような信号で開始する。メモリ・ステージの動作を同期させるために、この開始信号を用いて、メモリ装置の個々のステージの動作を制御するための遅延した作動信号が発生される。
【０００３】
図１ａは先行技術における単一の遅延回路１０の図であって、この遅延回路１０は、予め定められた遅延時間を有する遅延信号を発生する。入力信号が、Ｎチヤンネル電界効果トランジスタ１１のゲート端子とＰチヤンネル電界効果トランジスタ１２のゲート端子とに加えられる。トランジスタ１２のソース端子は電源電圧端子ＶＤＤに接続され、一方トランジスタ１１のソース端子はアース電位に接続される。トランジスタ１２のドレイン端子は、トランジスタ１１のドレイン端子と、コンデンサ１３の第１端子と、反転増幅器１４の入力端子とに接続される。コンデンサ１３の第２端子はアース電位に接続され、一方反転増幅器１４の出力端子はこの遅延回路の出力信号である。
【０００４】
図１ｂは、遅延回路１０の理想化された入力信号と理想化された出力信号とを比較した図である。入力信号は、時刻ｔｏ  において負に進む段階を有する。入力信号のこの負に進む段階に対して、出力信号には時間Ｄだけ遅延して負に進む段階が起こる。時間遅延Ｄは、コンデンサの静電容量Ｃと半導体部品のパラメータとの関数として定まる。与えられた時間遅延を有する作動信号を得るために、遅延回路を製造する際の処理段階においては、従来は、要求された時間遅延が得られるように適切なパラメータの調整が行われた。この調整の中には、部品を製造する際に用いられるマスクの変更も含まれている。処理段階においてこのような変更を行うことは、時間がかかるし、またコストもかかる。
【０００５】
正しいパラメータを有する遅延回路が得られるように半導体チップ部品の製造工程中にこのような調整を行わなくてもよい構成体が、図２に示されている。図２の構成体は、直列に接続された複数個の遅延回路１０′〜１０″′を有する。これらの遅延回路のそれぞれは、スイッチ２１′〜２１″′およびスイッチ２２′〜２２″′を備えている。スイッチ２１′〜２１″′およびスイッチ２２′〜２２″′は、開いた位置または閉じた位置にあることができる。スイッチ２１′〜２１″′およびスイッチ２２′〜２２″′の状態は、遅延回路１０′〜１０″′のいずれが直列接続の中で電気的に接続されるかを決定する。個々の遅延回路１０′〜１０″′のパラメータを適切に選定することにより、および特定の遅延回路１０′〜１０″′のいずれを信号入力端子と信号出力端子との間に直列に接続するかを選定することにより、製造工程の期間中に導電路を除去し、それにより信号出力の遅延を制御することができる。遅延時間Ｄが満足できる大きさでない時、製造工程を少しだけ変更することにより、すなわち、スイッチ２１′〜２１″′およびスイッチ２２′〜２２″′の状態を設定することにより、遅延時間Ｄの制御された変更を得ることができる。製造工程においてスイッチを設定することにより、またはレーザ技術を用いるといったような製造工程が終わった後においてスイッチを設定することにより、個々の遅延回路のパラメータの調整に関して改善が得られるけれども、さらに遅延時間Ｄを制御する性能を改善することが要望されている。
【０００６】
したがって、処理工程段階を変更することなく制御できる時間遅延装置を得ることができるような、装置とそれに付随する方法を得ることが要望されている。さらに、入力信号に対する出力信号の時間遅延Ｄを、装置の製造の後、内部で発生する信号により制御可能に調整することができれば、それは非常に好ましいであろう。また、遅延回路の出力信号の時間遅延Ｄを外部から加えられた信号により制御することができれば、それは非常に好ましいであろう。
【課題を解決するための手段】
【０００７】
本発明により、プログラム可能な時間遅延が得られる。そして、半導体メモリ技術で作成することができ、かつその時間遅延を制御信号により決定することができる装置により、前記特徴およびその他の特徴を達成することができる。本発明の第１実施例では、複数個の時間遅延部品が備えられ、そしてこれらの時間遅延部品のおのおのにはゲート装置が接続される。これらの時間遅延部品のおのおのは、予め定められた時間遅延を有している。これらのゲート装置は、加えられた制御信号の状態に応答して、直列に構成された部品を電気的に接続するか、またはその時間遅延部品を遅延部品の直列構成から取り除いて接続するか、のいずれかを実行する。その結果得られる全時間遅延は、制御信号により直列構成に接続された時間遅延部品の時間遅延の合計である。本発明の第２実施例では、時間遅延部品の中に複数個の並列接続された抵抗器を有し、そしてこれらの抵抗器にゲート装置が接続される。制御信号が、これらのゲート装置に加えられる。この制御信号は、どの抵抗器がコンデンサに接続されるかを決定する。入力信号と出力信号との間に配置された部品の時間遅延は、電気的に接続された抵抗器を通る電流によるコンデンサの充電速度により決定される。本発明の第３実施例では、時間遅延部品は複数個の並列接続されたコンデンサを有する。これらのコンデンサのおのおのは、それらに接続されたゲート素子を有する。関連する制御信号に対する応答は、これらのコンデンサのおのおのが他のコンデンサと電気的に直列に接続されるか、または回路から電気的に取り除かれるか、のいずれかである。部品の時間遅延は、静電容量の大きさにより、すなわち、コンデンサ充電素子により充電されるコンデンサの数によって、およびコンデンサ充電素子のパラメータにより、決定される。いずれの実施例もリング構成にすることにより、および選定された数の時間遅延の後、時間遅延装置によって遅延した信号を発生するカウンタ装置を用いることにより、さらに長い時間遅延を得ることができる。
【実施例】
【０００８】
本発明のこれらの特徴およびその他の特徴は、図面を参照しての下記説明によりさらによく理解することができるであろう。
【０００９】
１．図面の詳細な説明
図１ａ、図１ｂ、および図２は、先行技術に関連して説明された。
【００１０】
図３は、本発明によるプログラム可能遅延装置の図である。この遅延装置は、直列に接続された複数個の遅延部品３０n  〜３０ｏ  を有する。遅延部品３０x  のおのおのは、遅延回路１０x  を有する。ゲート素子３２x  の信号端子は、遅延部品３０x  の入力端子と遅延部品３０x  の出力端子との間に接続される。遅延回路１０x  の出力端子は遅延部品３０x  の出力端子に接続され、一方遅延部品３０x  の入力端子は、ゲート素子３３x  の信号端子を通して、遅延回路１０x  の入力端子に接続される。ゲート１０x  の入力端子は、Ｎチヤンネル・トランジスタ３４x  を通して、アース電位に接続される。制御信号ｂx  は、反転増幅器３１x  の入力端子と、ゲート素子３２x  のＮチヤンネル制御端子と、ゲート素子３３x  のＰチヤンネル制御端子と、トランジスタ３４x  のゲート端子とに接続される。反転増幅器３１x  の出力端子は、ゲート素子３２x  のＰチヤンネル制御端子と、ゲート素子３３x  のＮチヤンネル制御端子とに接続される。
【００１１】
図４は、本発明によるプログラム可能遅延装置の第２実施例の図である。Ｎチヤンネル・トランジスタ４１のゲート端子に、入力信号が加えられる。トランジスタ４１のドレイン端子は反転増幅器４４の入力端子に接続され、一方トランジスタ４１のソース端子はアース電位に接続される。反転増幅器４４の入力端子はまた、コンデンサ４３を通して、アース電位に接続される。さらに、反転増幅器４４の入力端子は、一連の抵抗器４７n  〜４７ｏ  に接続される。抵抗器４７n  〜４７ｏ  のおのおのは、それぞれ、Ｐチヤンネル電界効果トランジスタ４２n  〜４２ｏ  のドレインに接続される。トランジスタ４２n  〜４２ｏ  のソース端子は電源電圧ＶＤＤに接続され、一方トランジスタ４２n  〜４２ｏ  のおのおののゲート端子は、それぞれ、ゲート素子４６n  〜４６ｏ  の第１信号端子に接続される。ゲート素子４６n  〜４６ｏ  の第２信号端子は、入力信号を受け取る。ゲート素子４６n  〜４６ｏ  の制御端子は、それぞれ、反転増幅器４８n  〜４８ｏ  の入力端子および出力端子に接続される。反転増幅器４８n  〜４８ｏ  の入力端子は、それぞれ、それらに供給される制御信号ｂn  〜ｂｏ  を有する。反転増幅器４４の出力端子は、出力信号を送り出す。
【００１２】
図５は、プログラム可能遅延装置のまた別の実施例の図である。この実施例では、入力信号が、Ｐチヤンネル電界効果トランジスタ５２のゲート端子と、Ｎチヤンネル電界効果トランジスタ５１のゲート端子とに供給される。トランジスタ５２のドレイン端子は、反転増幅器５４の入力端子と、トランジスタ５１のドレインとに接続される。トランジスタ５１のソース端子は、アース電位に接続される。反転増幅器５４の入力端子はまた、複数個のゲート素子５５n  〜５５ｏ  の第１信号端子に接続される。ゲート素子５５n  〜５５ｏ  の第２信号端子は、それぞれ、コンデンサ５３n  〜５３ｏ  を通して、アース電位に接続される。ゲート素子５５n  〜５５ｏ  の制御端子は、それぞれ、反転増幅器５９n  〜５９ｏ  の入力端子および出力端子に接続される。反転増幅器５９n  〜５９ｏ  のおのおのの入力端子は、それぞれ、制御信号ｂn  〜ｂｏ  に接続される。
【００１３】
図６に示されているように、プログラム可能遅延装置６１は、反転増幅器６２の出力端子に接続された入力端子を有する。プログラム可能遅延装置６１の出力端子は、反転増幅器６２の入力端子と、カウンタ装置６３の入力端子と、ラッチ装置６４のリセット端子とに接続される。カウンタ装置６３の出力端子は出力信号を供給する。入力信号は、動作を開始させるラッチ装置６４に送られる。しかし、ラッチ装置６４は、出力信号がラッチ装置６４をリセットするまで、付加的な入力信号が動作に影響を与えることを防止する。
【００１４】
２．  好ましい実施例の動作
図３を再び参照するならば、遅延装置のそれぞれのステージは、遅延回路１０n  〜１０ｏ  を有する。ゲート素子３２n  〜３２ｏ  およびゲート素子３３n  〜３３ｏ  の組は、それぞれの遅延回路に付随する入力信号ｂn  〜ｂｏ  の状態に応じて、直列方式で遅延回路１０n  〜１０ｏ  を挿入するか、または遅延回路１０n  〜１０ｏ  を直列方式から電気的に取り除くか、のいずれかを行うことができる。したがって、この遅延回路の遅延時間Ｄは、直列方式で接続されたそれぞれの遅延回路の遅延時間Ｄn  〜Ｄｏ  の合計である。
【００１５】
図４に示されたプログラム可能遅延装置の実施例では、装置の遅延時間Ｄは、コンデンサ４３がそれらを通して充電が行われる抵抗器４７n  〜４７ｏ  により制御される。制御信号は、どのゲート素子が作動されるかを決定する。作動されたゲート素子は、次に、どのトランジスタが作動されるかを設定する。作動されたトランジスタは、コンデンサ４３の充電回路の中に抵抗器を配置する。充電回路の中の抵抗器は充電動作の時定数を決定し、したがって出力信号の遅延時間Ｄを決定する。
【００１６】
図５に示されたプログラム可能遅延装置では、制御信号ｂn  〜ｂｏ  は、ゲート素子５５n  〜５５ｏ  の中の選定されたゲート素子を作動させる。この作動されたゲート素子は、作動されたゲート素子のそれぞれに付随する選定されたコンデンサ５３n  〜５３ｏ  を、反転増幅器５４の入力端子に接続する。接続されたコンデンサは充電時間を決定し、したがって入力信号に対する出力信号の遅延時間を決定する。
【００１７】
図６には、現在利用することが可能な半導体チップ処理技術により無理なく得られる遅延時間よりも、長い遅延時間を得るための技術が示されている。重要な点は、入力信号がプログラム可能遅延装置の動作を開始することである。けれども、プログラム可能遅延装置の出力信号は、カウンタ装置によりカウントされた後、プログラム可能遅延装置の入力に加えられる。プログラム可能遅延装置を通過した後、カウント装置の中に別のカウントが入る。カウンタ装置により選定された数のカウントが検出された後、出力信号がこのカウント装置により発生し、そして装置は次の入力信号のための準備を開始する。このように、要求された範囲の遅延時間を得るために必要な素子の数を減らしながら、遅延時間Ｄを大きくすることができる。
【００１８】
本発明のプログラム可能遅延装置は、制御信号に応答して予め設定された遅延時間をおのおのが提供する、複数個の素子を選択的に接続することにより得られる。制御信号は内部で発生することもまたは外部で発生することもでき、そしてラッチ回路またはレジスタの中に記憶することができる。したがって、すべての半導体チップの中にこのプログラム可能遅延装置を組み込むことができ、そして半導体チップの製造後に、選定された精密な値の遅延時間を得ることができる。このプログラム可能遅延時間を用いることにより、製造工程で発生する回路の変動を補償することができる。図６に関連して説明した回路の中のカウンタ装置に制御信号を加えることにより、この他の適応柔軟性を得ることができる。
【００１９】
プログラム可能遅延装置に接続することができるそれぞれの部品は、同じ遅延を提供することが必要でないことは明らかであろう。むしろ個々の部品の遅延時間は、予め定められた範囲の遅延時間にわたって要求された遅延時間精度を提供するように選定することができる。正の信号端部に対する遅延は、個々の部品を適切に変更することで得ることが可能であることはまた明らかであろう。
【００２０】
本発明が好ましい特定の実施例について説明されたが、本発明の範囲内で、これらの実施例に種々の変更を行うこと、および好ましい実施例の素子を置き換えた等価な種々の実施例が可能であることは、当業者には容易に理解されるであろう。さらに、本発明の範囲内において、本発明に開示されている内容に関し、特定の状況に適応したおよび特定の部材を用いた、多くの変更実施例が可能である。
【００２１】
前記説明から明らかであるように、本発明の特徴は、例示された実施例の個々の細部にわたって限定されるものではない。したがって、他の変更実施例および他の応用実施例を当業者が考案することは可能である。本発明は、このような変更実施例および応用実施例をすべて包含するものと理解されなければならない。
【００２２】
以上の説明に関し更に以下の項を開示する。
（１）  直列方式で接続された複数個の時間遅延部品を有し、かつ前記部品のおのおのが、
時間遅延回路と、
前記時間遅延回路を入力信号に接続するための制御信号の第１状態と前記入力信号を前記時間遅延回路にバイパスさせる前記制御信号の第２状態とに応答するゲート装置と、
を有する、
半導体メモリ技術で実施することができ、かつその時間遅延が複数個の制御信号に応答して決定することができる、プログラム可能時間遅延装置。
（２）  第１項記載の装置において、入力信号が前段の部品に対する入力信号の１つである、または前記直列方式の前の部品の中の時間遅延回路からの出力信号である、前記装置。
（３）  第１項記載の装置において、前記ゲート装置が
前記時間遅延回路と直列に接続された第１ゲート装置と、
前記第１ゲート装置および前記時間遅延回路と並列に接続された第２ゲート装置と、
を有する、前記装置。
（４）  第３項記載の装置において、前記制御信号が前記第１ゲート装置と前記第２ゲート装置とに加えられる、前記装置。
（５）  反転増幅器と、
前記反転増幅器の入力端子とアース電位との間に接続されたコンデンサと、
前記入力端子と前記アース電位との間に接続され、かつそのゲート端子が装置入力端子に接続された、放電トランジスタと、
複数個の抵抗器と、
複数個の充電トランジスタであって、前記充電トランジスタのおのおのが抵抗器と直列に接続され、かつ前記充電トランジスタのおのおのと前記抵抗器との対が前記反転増幅器の入力端子と電源電圧との間に接続される、前記複数個の充電トランジスタと、
複数個のゲート装置であって、前記ゲート装置のおのおのが前記装置の入力端子と充電トランジスタのゲート端子との間に接続され、かつ前記ゲート装置のおのおのが制御信号に応答して充電トランジスタのゲート端子に前記入力信号を加える、前記複数個のゲート装置と、
を有し、かつ制御信号により決定される時間遅延を有する、プログラム可能時間遅延装置。
（６）  第５項記載の装置において、前記ゲート装置がＰ／Ｎゲート装置であり、かつ前記ゲート装置の制御端子が前記制御信号とそれに加えられる前記制御信号の補数信号とを有する、前記装置。
（７）  反転増幅器であって、前記反転増幅器の出力端子がこの装置の出力端子である、前記反転増幅器と、
アース電位と電源電圧との間に接続されたトランジスタ対であって、この装置の入力端子がこの装置の入力端子に接続され、かつ前記トランジスタ対の共通接続点が前記反転増幅器の入力端子に接続された、前記トランジスタ対と、
複数個のコンデンサと、
複数個のゲート装置であって、前記ゲート装置のおのおのがコンデンサと直列に接続され、かつ前記ゲート装置のおのおのが制御信号に応答して前記直列接続コンデンサを前記反転増幅器入力端子に接続する、前記ゲート装置と、
を有し、制御信号に応答して時間遅延を決定する、プログラム可能時間遅延装置。
（８）  第７項記載の増幅器において、前記ゲート装置がＰ／Ｎゲート装置であり、かつ前記Ｐ／Ｎゲート装置がその制御端子に対し前記制御信号と前記制御信号の補数信号とを有する、前記増幅器。
（９）  第１項に記載されたプログラム可能時間遅延装置と、
前記プログラム可能時間遅延装置の出力端子に接続されたカウンタ装置と、
前記プログラム可能時間遅延装置の前記出力端子と前記プログラム可能時間遅延装置の入力端子とに接続された反転増幅器と、
を有する、プログラム可能時間遅延ユニット。
（１０）  第５項に記載されたプログラム可能時間遅延装置と、
前記プログラム可能時間遅延装置の出力端子に接続されたカウンタ装置と、
前記プログラム可能時間遅延装置の前記出力端子と前記プログラム可能時間遅延装置の入力端子とに接続された反転増幅器と、
を有する、プログラム可能時間遅延ユニット。
（１１）  第７項に記載されたプログラム可能時間遅延装置と、
前記プログラム可能時間遅延装置の出力端子に接続されたカウンタ装置と、
前記プログラム可能時間遅延装置の前記出力端子と前記プログラム可能時間遅延装置の入力端子とに接続された反転増幅器と、
を有する、プログラム可能時間遅延ユニット。
（１２）  ランダム・アクセス・メモリユニットにおいて、
プログラム可能時間遅延装置に予め選定された制御信号を加える段階と、
前記時間遅延装置に遅延されるべき信号を加える段階と、
を有する、プログラム可能時間遅延信号を得る方法。
（１３）  第１２項記載の方法において、予め選定された制御信号を加える前記段階が前記プログラム可能時間遅延装置の中のゲート装置に予め選定された制御信号を加える段階を有し、かつ前記ゲート装置が前記時間遅延信号の時間遅延を制御する素子を前記プログラム可能時間遅延装置に電気的に接続する、前記方法。
（１４）  第１３項記載の方法において、Ｐ／Ｎゲート装置を備えた前記ゲート装置を作成する段階をさらに有する、前記方法。
（１５）  プログラム可能時間遅延装置は複数個の同等の部品１０を有する。これらの部品はプログラム可能時間遅延装置の全時間遅延を決定する。これらの部品は、それらに接続されたゲート装置３１ｏ  〜３１n  、３２ｏ  〜３２n  、３３ｏ  〜３３n  、３４ｏ  〜３４n  を有する。これらの部品のおのおのに加えられる制御信号ｂｏ  〜ｂn  に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかである。第１実施例では、制御信号ｂｏ  〜ｂn  は時間遅延部品１０を直列方式に構成し、その全時間遅延は直列接続された部品１０のおのおのの時間遅延の合計である。第２実施例および第３実施例では、抵抗器４７ｏ  〜４７n  およびコンデンサ５３ｏ  〜５３n  は、それぞれ、コンデンサ充電回路４７ｏ  〜４７n  、４３、５２、５３ｏ  〜５３n  の中に接続される。接続された素子は充電速度を制御し、したがって、装置の時間遅延を制御する。装置をリング方式に接続する（図６）ことにより、遅延装置６１を通る信号遅延の数をカウントするカウンタ装置６３は、プログラムされた時間遅延を長くすることができる。
【図面の簡単な説明】
【００２３】
【図１】先行技術による信号遅延回路とその特性図であって、ａは信号遅延回路の概要図、ｂはａ図に示された回路における入力信号と出力信号とを比較した図。
【図２】先行技術に従って入力信号に対する出力信号の遅延時間Ｄを制御するための技術の図。
【図３】本発明に従って半導体メモリと共に適切に用いることができるプログラム可能時間遅延装置の第１実施例の図。
【図４】本発明に従って半導体メモリと共に適切に用いることができるプログラム可能時間遅延装置の第２実施例の図。
【図５】本発明に従って半導体メモリと共に適切に用いることができるプログラム可能時間遅延装置の第３実施例の図。
【図６】本発明のプログラム可能時間遅延装置と共に用いるのに適した遅延時間の範囲を増加するための回路を示す図。
【符号の説明】
【００２４】
１０n  〜１０ｏ    時間遅延回路
３０n  〜３０ｏ    時間遅延部品
３２n  〜３２ｏ  、３３n  〜３３ｏ    ゲート装置
【図１】
2007228617.tif 000003
【図２】
2007228617.tif 000004
【図３】
2007228617.tif 000005
【図４】
2007228617.tif 000006
【図５】
2007228617.tif 000007
【図６】
2007228617.tif 000008
【手続補正書】
【提出日】平成19年5月31日(2007.5.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
制御信号によって決定される遅延時間を有するプログラム可能な時間遅延装置であって、
反転増幅器と、
前記反転増幅器の入力端子と接地電位との間に結合されたコンデンサと、
前記入力端子と前記接地電位との間に結合され、そのゲート端子が装置入力端子に結合された放電トランジスタと、
複数の抵抗器と、
複数の充電トランジスタであって、各充電トランジスタが抵抗器と直列に接続され、各充電トランジスタと抵抗器との対が前記反転増幅器の入力端子と電源電圧との間に結合された複数の充電トランジスタと、
複数のゲートユニットであって、各ゲートユニットが前記装置入力端子と充電トランジスタのゲート端子との間に結合され、各ゲートユニットが前記制御信号の１つに応答して充電トランジスタのゲート端子に入力信号を印加する複数のゲートユニットと、
を含むプログラム可能な時間遅延装置。
【請求項２】
請求項１に記載のプログラム可能な時間遅延装置であって、前記ゲートユニットがｐ／ｎゲートユニットであり、前記ゲートユニットの制御端子が、それに印加される前記制御信号と前記制御信号の相補信号とを含むプログラム可能な時間遅延装置。
【請求項３】
請求項１に記載のプログラム可能な時間遅延装置であって、
前記プログラム可能な時間遅延装置の出力端子に結合されたカウンタユニットと、
前記プログラム可能な時間遅延装置の前記出力端子と前記プログラム可能な時間遅延装置の前記入力端子に結合された反転増幅器と、
を更に含むプログラム可能な時間遅延装置。
【請求項４】
半導体メモリ技術で実施可能である遅延信号発生器であって、
プログラム可能な時間遅延装置であって、当該プログラム可能な時間遅延装置の時間遅延が複数の制御信号に応答して決定され、直列構成で結合された複数の時間遅延構成要素を有し、各構成要素が、時間遅延回路と、制御信号の第１の状態に応答して前記時間遅延回路の入力端子を入力信号に結合し、前記制御信号の第２の状態が前記入力信号に前記時間遅延回路を迂回させるゲート手段と、を含むプログラム可能な時間遅延装置と、
前記プログラム可能な時間遅延装置の出力端子に結合されたカウンタユニットと、
前記プログラム可能な時間遅延装置の前記出力端子と前記プログラム可能な時間遅延装置の入力端子に結合された反転増幅器と、
を含む遅延信号発生器。
【請求項５】
請求項４に記載の遅延信号発生器であって、前記プログラム可能な時間遅延装置が前記入力信号に応答して出力信号を発生する前に、前記カウンタユニットが所定の数のカウントを計数する遅延信号発生器。