(57)【要約】 【課題】  形成する金めっき層に関わらず、充分な接合強度で半導体素子と接合することができる回路基板の製造方法および半導体素子と回路基板とが充分な接合強度で接続された半導体装置の製造方法を提供することを目的とする。【解決手段】  ステップＡ３の金めっき層形成工程で、基板上の配線表面に形成された下地金属層上に金めっき層を形成することによって、半導体素子を接続させる電極を形成し、ステップＡ４の除去工程で、金めっき層を厚みで２０ｎｍ以上除去する。そうすることによって、半導体素子を接続させる回路基板を製造する。さらに、接合工程で、除去後の金めっき層と、半導体素子の金からなる突起状の接続電極とを接合することによって、半導体素子と回路基板とが接続された半導体装置を製造することができる。【選択図】      図１
2007141968.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を接続させる回路基板の製造方法であって、
基板上の配線表面に形成された下地金属層上に金めっき層を形成する金めっき層形成工程と、
前記金めっき層を厚みで２０ｎｍ以上除去する除去工程とを含むことを特徴とする回路基板の製造方法。
【請求項２】
前記除去工程は、除去後の金めっき層の厚みが１０ｎｍ以上となるように除去することを特徴とする請求項１記載の回路基板の製造方法。
【請求項３】
前記金めっき層は、厚みが３０ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１または２記載の回路基板の製造方法。
【請求項４】
前記金めっき層形成工程は、前記下地金属層の下地金属との置換反応によって前記金めっき層を形成することを特徴とする請求項１〜３のいずれか１つに記載の回路基板の製造方法。
【請求項５】
前記下地金属は、ニッケルであることを特徴とする請求項１〜４のいずれか１つに記載の回路基板の製造方法。
【請求項６】
前記除去工程は、エッチングによって前記金めっき層の表層部を除去することを特徴とする請求項１〜５のいずれか１つに記載の回路基板の製造方法。
【請求項７】
前記エッチングは、ドライエッチングであることを特徴とする請求項６記載の回路基板の製造方法。
【請求項８】
前記ドライエッチングは、プラズマを照射することによって行うことを特徴とする請求項７記載の回路基板の製造方法。
【請求項９】
前記プラズマは、希ガスを原料としたプラズマであることを特徴とする請求項８記載の回路基板の製造方法。
【請求項１０】
半導体素子と回路基板とが接続された半導体装置の製造方法であって、
基板上の配線表面に形成された下地金属層上に金めっき層を形成する金めっき層形成工程と、
前記金めっき層を厚みで２０ｎｍ以上除去する除去工程と、
除去後の金めっき層と、前記半導体素子の金からなる突起状の接続電極とを接合する接合工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を接続させる回路基板の製造方法および半導体素子と回路基板とが接続された半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する際、半導体素子の突起状の接続電極と、回路基板上の電極とを電気的に接続して、半導体素子を回路基板に実装している。このような半導体素子を回路基板に実装する方法としては、回路基板の電極表面に形成されている金属めっき層に、半導体素子の金属からなる接続電極を接触させて、金属めっき層と接続電極との間に金属接合部を形成させる方法および導電粒子を含む導電ペーストなどを用いてその導電粒子を介して金属めっき層と接続電極との間を導通させる方法などがある。その中でも、短時間で効率良く半導体素子を回路基板に高密度に実装する方法として、超音波フリップチップ接合方法が知られている。
【０００３】
超音波フリップチップ接合方法は、金（Ａｕ）からなる突起状の半導体素子の接続電極と、Ａｕめっき層が形成された回路基板の電極とを接触させて、接続電極とＡｕめっき層とを加熱および加圧させながら、超音波による振動を印加することによって、低温、短時間で接続抵抗の低いＡｕ−Ａｕ接合部を形成する方法である。超音波フリップチップ接合方法は、接合強度の高い良好なＡｕ−Ａｕ接合部を形成するために、Ａｕ−Ａｕ接合部の形成を阻害する有機系不純物などの汚染物を除去する必要があるので、Ａｕめっき層の表面を洗浄する。たとえば、半導体素子と回路基板とを超音波フリップチップ接合する前に、Ａｕめっき層にアルゴンイオンを照射するアルゴンプラズマ処理などを施すことによって、Ａｕめっき層の表面を洗浄する。このような洗浄したＡｕめっき層を半導体素子の接合電極と超音波フリップチップ接合すると、Ａｕ−Ａｕ接合部による半導体素子と回路基板との接合強度を充分に向上させることができ、最終的に回路基板に半導体素子を高信頼性で実装することができる。
【０００４】
典型的な従来の技術は、特許文献１に記載されている。特許文献１の半導体装置の製造方法は、回路基板の接続パッド（電極）上の有機系不純物をプラズマ照射や紫外線照射などのドライプロセスによるクリーニング処理によって除去した後に、半導体チップと回路基板とをフリップチップ接合させて、半導体装置を製造する方法である。
【０００５】
【特許文献１】特開２０００−１３８２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
デジタル機器では、小型化への要請から、回路基板に部品をより高密度で実装することが求められている。回路基板に超音波フリップチップ接合方法で半導体素子を実装すると同時に、半導体素子の周辺にチップ部品などをリフローなどではんだ付けすることによって、回路基板に部品をより高密度に実装することができることが知られている。
【０００７】
特許文献１で開示されている半導体装置の製造方法は、電極上の有機系不純物を除去するので、低温であっても、短時間で半導体チップのバンプ（接続電極）と電極とを充分な接合強度で接合することができる。この場合、半導体素子を回路基板にフリップチップ接合することのみを目的としており、充分な接合強度を得るために、電解めっきなどで比較的厚いＡｕめっき層、たとえば、５００ｎｍ程度のＡｕめっき層を形成させた電極を有する回路基板を用いる。このような回路基板に対して、半導体素子の実装と同時にチップ部品などのはんだ付けを行う場合、はんだ中に金属間化合物が形成されてしまう。はんだ中に金属間化合物が形成されると、チップ部品などの接合に用いたはんだの柔軟性などが損なわれるので、はんだ付けによってチップ部品などが充分な接合強度で実装されないことになってしまう。
【０００８】
チップ部品などのはんだ付けを行う場合には、電極のＡｕめっき層は、めっき用の配線が不要な無電解ＡｕめっきであるフラッシュＡｕめっきによって、はんだ中に金属間化合物が形成されないような薄いＡｕめっき層、たとえば、３０ｎｍ〜１５０ｎｍ程度のＡｕめっき層である必要がある。このような薄いＡｕめっき層を有する回路基板を用いると、チップ部品などのはんだ付けは、充分な接合強度を得ることができる。しかしながら、このような薄いＡｕめっき層を下地金属層上に形成させると、Ａｕめっき層にピンホールが多く形成されてしまい、下地金属であるニッケル（Ｎｉ）の表面拡散により、接合を阻害するＮｉを多く含む層が表面に形成されてしまうので、超音波フリップチップ接合方法で回路基板に半導体素子を実装しても、充分な接合強度が得られない。
【０００９】
また、フラッシュＡｕめっきは、厚さの制御が困難であるため、たとえば、１００ｎｍの厚さのＡｕめっき層を形成しようとしても、局所的に５０ｎｍ程度の厚さの金めっき層が形成される。したがって、Ｎｉの表面拡散を考慮する必要がないような厚さの金めっき層を形成する場合であっても、フラッシュＡｕめっきでＡｕめっき層を形成する場合、局所的に金めっき層の薄い箇所が発生するので、全体としてＮｉの析出量が多くなってしまい、半導体素子を実装する際、接合不良が発生するおそれがある。
【００１０】
本発明の目的は、形成する金めっき層に関わらず、充分な接合強度で半導体素子と接合することができる回路基板の製造方法および半導体素子と回路基板とが充分な接合強度で接続された半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、半導体素子を接続させる回路基板の製造方法であって、
基板上の配線表面に形成された下地金属層上に金めっき層を形成する金めっき層形成工程と、
前記金めっき層を厚みで２０ｎｍ以上除去する除去工程とを含むことを特徴とする回路基板の製造方法である。
【００１２】
また本発明は、前記除去工程は、除去後の金めっき層の厚みが１０ｎｍ以上となるように除去することを特徴とする。
【００１３】
また本発明は、前記金めっき層は、厚みが３０ｎｍ以上１５０ｎｍ以下であることを特徴とする。
【００１４】
また本発明は、前記金めっき層形成工程は、前記下地金属層の下地金属との置換反応によって前記金めっき層を形成することを特徴とする。
また本発明は、前記下地金属は、ニッケルであることを特徴とする。
【００１５】
また本発明は、前記除去工程は、エッチングによって前記金めっき層の表層部を除去することを特徴とする。
また本発明は、前記エッチングは、ドライエッチングであることを特徴とする。
【００１６】
また本発明は、前記ドライエッチングは、プラズマを照射することによって行うことを特徴とする。
【００１７】
また本発明は、前記プラズマは、希ガスを原料としたプラズマであることを特徴とする。
【００１８】
また本発明は、半導体素子と回路基板とが接続された半導体装置の製造方法であって、
基板上の配線表面に形成された下地金属層上に金めっき層を形成する金めっき層形成工程と、
前記金めっき層を厚みで２０ｎｍ以上除去する除去工程と、
除去後の金めっき層と、前記半導体素子の金からなる突起状の接続電極とを接合する接合工程とを含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１９】
本発明によれば、半導体素子を接続させる回路基板、たとえば、超音波フリップチップ接合などを用いて半導体素子を接続させる回路基板を製造する方法である。
【００２０】
金めっき層形成工程で、基板上の配線表面に形成された下地金属層上に金めっき層を形成することによって、半導体素子を接続させる電極を形成する。金めっき層形成工程で形成される金めっき層には、半導体素子との接合を阻害する下地金属が多く含まれる表層部が形成されることがある。たとえば、チップ部品などのはんだ付けを、半導体素子の実装と同時に行うような部品を高密度に実装する回路基板を製造する場合、はんだ中に金属間化合物を形成しない薄い金めっき層を形成させるが、このような薄い金めっき層を形成させると、金めっき層の表面付近に下地金属を多く含む表層部が形成されてしまう。
【００２１】
除去工程で、金めっき層を厚みで２０ｎｍ以上除去するので、下地金属を多く含む表層部を確実に除去することができる。
【００２２】
したがって、形成する金めっき層に関わらず、半導体素子と充分な接合強度で接合することができる回路基板を製造することができる。
【００２３】
また本発明によれば、除去工程は、除去後の金めっき層が１０ｎｍ以上となるように除去するので、除去後の金めっき層が薄くなることによる半導体素子との接合不良を防止することができる。
【００２４】
また本発明によれば、金めっき層は、厚みが３０ｎｍ以上１５０ｎｍ以下であることが好ましい。そうすることによって、除去工程で、金めっき層を厚みで２０ｎｍ以上除去し、さらに、除去後の金めっき層が１０ｎｍ以上となるように除去することができるので、導体素子を回路基板に超音波フリップチップ接合方法などによって接合不良なく接合することができ、さらに、チップ部品などを回路基板にリフローなどではんだ付けすることによって、接合不良なく接合することができる。
【００２５】
また本発明によれば、金めっき層形成工程は、下地金属層との置換反応によって、下地金属層上に金めっき層を形成する。そうすることによって、チップ部品などをリフローなどではんだ付けをしても、はんだ中に金属間化合物が形成されない薄い金めっき層を下地金属層上に形成することができる。
【００２６】
また本発明によれば、下地金属は、ニッケルであるので、下地金属層上に金めっき層を容易に形成させることができる。
【００２７】
また本発明によれば、除去工程は、エッチングによって金めっき層の表層部を除去するので、容易に除去することができる。
【００２８】
また本発明によれば、エッチングは、ドライエッチングであるので、ウェットエッチングのときのような廃液処理装置などが不要となり、設置場所およびコストダウンとなる。
【００２９】
また本発明によれば、ドライエッチングは、プラズマを照射することによって行う。そうすることによって、ガスのみでエッチングする場合のような高温でなくても、金めっき層のエッチングが可能であり、さらにエッチング量の制御も容易である。
【００３０】
また本発明によれば、プラズマは、希ガスを原料としたプラズマである。希ガスを原料として発生したラジカルなどのプラズマは、基板および配線材料などと化学反応を起こすおそれがなく、エッチングが不要な箇所に発生するダメージを低減することができる。
【００３１】
また本発明によれば、半導体素子と回路基板とが接続された半導体装置の製造方法である。金めっき層形成工程で、基板上の配線表面に形成された下地金属層上に金めっき層を形成させることによって、半導体素子を接続させる電極を形成する。除去工程で、金めっき層を厚みで２０ｎｍ以上除去する。接合工程で、除去後の金めっき層と、半導体素子の金からなる突起状の接続電極とを接合する。そうすることによって、半導体素子と回路基板とが接合不良を起こすことなく、半導体素子と回路基板とが接続された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３２】
本発明の第１の実施形態である回路基板の製造方法は、半導体素子を接続させる回路基板の製造方法であって、特に、超音波フリップチップ接合などによる半導体素子の実装と同時に、チップ部品などのはんだ付けを行って、部品を高密度に実装することができる回路基板を製造する方法に好適である。
【００３３】
図１は、第１の実施形態である回路基板の製造方法の工程を示す工程図である。本工程は、配線形成工程、下地金属層形成工程、金めっき層形成工程および除去工程を含む。
【００３４】
まずステップＡ１の配線形成工程で、基板表面に、金属膜を形成し、不要な部分をエッチングして除去するホトリソグラフ処理などによって配線を形成する。
【００３５】
ステップＡ２の下地金属層形成工程で、電解めっきまたは無電解めっきなどによって、配線表面に下地金属層を形成する。
【００３６】
ステップＡ３の金めっき層形成工程で、下地金属層との置換反応、たとえば、フラッシュＡｕめっきなどによって、下地金属層上に金（Ａｕ）めっき層を形成する。本実施形態のように、半導体素子の実装と同時に、チップ部品などのはんだ付けをする回路基板を製造する場合、Ａｕとはんだ中のスズ（Ｓｎ）との金属間化合物を形成しない薄いＡｕめっき層にする必要がある。めっき用の配線が不要な無電解ＡｕめっきであるフラッシュＡｕめっきによってＡｕめっき層を形成することによって、このような薄いＡｕめっき層を形成することができる。その際、Ａｕめっき層の表面付近に、半導体素子との接合を阻害する下地金属が多く含まれる表層部が形成される。
【００３７】
ステップＡ４の除去工程で、後述のエッチング装置によるエッチングなどによって、Ａｕめっき層形成工程で形成された表層部を除去する。そうすることによって、半導体素子との接合を阻害する下地金属を多く含む層をＡｕめっき層から容易に除去することができ、半導体素子を接続させる電極が形成される。その際、Ａｕめっき層を厚みで２０ｎｍ以上除去することが好ましい。そうすることによって、形成するＡｕめっき層の厚みにかかわらず、半導体素子との接合を阻害する下地金属を多く含む層をＡｕめっき層から確実に除去することができる。また、除去後のＡｕめっき層が１０ｎｍ以上となるように除去することが好ましい。そうすることによって、除去後のＡｕめっき層が薄くなることによる半導体素子との接合不良を防止することができる。
【００３８】
図２は、第１の実施形態の各工程後の回路基板の断面図である。図２（ａ）は、配線形成工程後の回路基板１１の断面図であり、図２（ｂ）は、下地金属層形成工程後の回路基板１２の断面図であり、図２（ｃ）は、金めっき層形成工程後の回路基板１３の断面図であり、図２（ｄ）は、除去工程後の回路基板１４の断面図である。
【００３９】
配線形成工程後の回路基板１１は、図２（ａ）に示すように、基板２１上に配線２２が形成されている。基板２１は、絶縁材料から構成される基板であればよく、たとえば、ＦＲ−４基板などの網目状のガラス繊維に、エポキシ樹脂を含浸させたガラス布エポキシ樹脂からなる基板を用いる。基板２１を構成する絶縁材料としては、ガラス布エポキシ樹脂の他に、アラミド繊維不織布エポキシ樹脂および液晶ポリマー樹脂などを用いることができる。基板２１上に形成される配線２２は、基板上の配線に一般的に用いる配線であれば用いることができ、たとえば、銅（Ｃｕ）配線を用いる。Ｃｕ配線は、比抵抗が低いので好ましい。形成される配線２２の厚みは、たとえば、５μｍ以上２０μｍ以下である。
【００４０】
下地金属層形成工程後の回路基板１２は、図２（ｂ）に示すように、配線２２表面に下地金属層２３が形成されている。下地金属層２３は、配線２２にめっきすることができる金属であって、金めっき層形成工程で表面にＡｕめっき層を形成することができる金属からなる層であればよく、たとえば、ニッケル（Ｎｉ）層を用いる。Ｎｉ層は、配線２２上に電解めっきまたは無電解めっきによって、容易に均一に形成することができ、さらに、置換反応によって表面にＡｕめっき層２４を容易に形成することができるので好ましい。形成される下地金属層２３の厚みは、たとえば、０．１μｍ以上５μｍ以下である。
【００４１】
金めっき層形成工程後の回路基板１３は、図２（ｃ）に示すように、下地金属層２３上に、厚みｔ０のＡｕめっき層２４が形成されている。そのＡｕめっき層２４は、露出した側に下地金属を多く含む表層部２５が形成されており、下地金属層側に下地金属をあまり含まない層２６が形成されている。形成されるＡｕめっき層２４は、厚みｔ０が３０ｎｍ以上１５０ｎｍ以下であることが好ましい。３０ｎｍ以上であると、除去工程で、Ａｕめっき層２４を厚みで２０ｎｍ以上除去し、さらに、除去後のＡｕめっき層２７が１０ｎｍ以上となるように除去することができるので、導体素子を回路基板に超音波フリップチップ接合方法などによって接合不良なく接合することができる。さらに、１５０ｎｍ以下であると、チップ部品などを回路基板にリフローなどではんだ付けしても、はんだ中にＡｕとの金属間化合物が形成されることないので、接合不良なく接合することができる。
【００４２】
除去工程後の回路基板１４は、本実施形態で最終的に得られる回路基板であって、図２（ｄ）に示すように、下地金属層形成工程後の回路基板１３の厚みｔ０のＡｕめっき層を、厚みｔ１で２０ｎｍ以上除去することによって、Ａｕめっき層２６は、半導体素子との接合を阻害する下地金属を多く含む表層部２５が除去され、厚みｔ２のＡｕめっき層２７となる。除去後の金めっき層２７の厚みｔ２が１０ｎｍ以上となることが好ましい。したがって、配線２２と下地金属層２３と表層部２５を除去した後の金めっき層２７からなる半導体素子を接続させる電極２８が形成される。電極２８の厚さは５μｍ以上２０μｍ以下であることが望ましい。
【００４３】
したがって、半導体素子との接合を阻害する下地金属を多く含む表層部２５を除去するので、形成するＡｕめっき層に関わらず、半導体素子と充分な接合強度で接合することができる回路基板を製造することができる。
【００４４】
図３は、除去工程で用いるエッチング装置３１の構成を示す概略図である。エッチング装置３１は、チャンバ３２、上部電極３３、下部電極３４、マッチングボックス３５、交流電源３６、真空ポンプ３７およびガス供給部３８を含んで構成される。
【００４５】
チャンバ３２内には上下に間隔をあけて水平な平板状の下部電極３４と、その下部電極３４に上方に間隔をあけて対向する水平な平板状の上部電極３３とが配置され、下部電極３４と上部電極３３との間にプラズマ放電空間が形成される。チャンバ３２の容積および下部電極３４と上部電極３３との電極間距離は、特に制限がないが、たとえば、幅３１０ｍｍ、奥行き２２０ｍｍ、高さ１４０ｍｍのチャンバを用いた場合、電極間距離は、安定なプラズマ放電が可能である５０ｍｍとする。
【００４６】
下部電極３４は、交流電源３６の一方の出力端子からインピーダンス整合を行うマッチングボックス３５を介して電力が供給される。上部電極３３は接地される。交流電源３６のマッチングボックス３５に接続されていないもう一方の出力端子も接地される。交流電源３６は、チャンバ３２の容量、電極間距離、ガス流量などによって最適値が異なるが、たとえば、上記のチャンバ３２および電極間距離で、ガス流量が５ｓｃｃｍ（Standard
cc per minute）である場合、交流電力を１００Ｗ、交流周波数を１３．５６ＭＨｚとする。ｓｃｃｍは、ガスの流量（ｃｃ／ｍｉｎ）を表す単位であり、１分間あたりに流れた気体の体積を０℃かつ１ａｔｍ（１０１３２５Ｐａ）の状態に換算したときの気体の流量を表す単位である。
【００４７】
真空ポンプ３７は、チャンバ３２内の空気を吸引して真空状態にする。ガス供給部３８は、チャンバ３２内にガスを供給する。
【００４８】
まず、下部電極３４上のプラズマ放電空間を臨んで、被加工物である金めっき層形成工程後の回路基板１３を載置して、真空ポンプ３７によってチャンバ３２内を真空状態にする。その後、ガス供給部３８によってチャンバ３２内にガスを供給し、下部電極３４に電力を供給する。そうすると、供給されたガスが、プラズマ放電空間で電離してプラズマ３９を発生させる。その発生したプラズマ３９が回路基板１３に垂直に入射する。そうすることによって、半導体素子との接合を阻害する下地金属を多く含む表層部をＡｕめっき層から容易に除去することができる。このエッチングは、ドライエッチングであるので、薬液を用いるウェットエッチングのときのような廃液処理装置などが不要となり、設置場所およびコストダウンとなる。さらに、プラズマを照射するプラズマエッチングであるので、ガスのみでエッチングする場合のような高温にしなくても、プラズマを発生させることができ、Ａｕめっき層のエッチングが可能であり、電極間距離などによって、プラズマ密度を制御することができるので、エッチング量の制御も容易である。
【００４９】
ガス供給部３８によって供給されるガスは、真空状態で、下部電極３４に高周波電力を印加することによって、プラズマを発生させることができるガスであれば用いることができ、たとえばアルゴンを用いる。ガス供給部３８によって供給されるガスとしては、アルゴン以外に、ヘリウムおよびネオンなどの希ガス、希ガスと窒素などの不活性ガスとの混合ガス、希ガスと酸素との混合ガスなどを用いることができる。希ガスを用いることが好ましい。希ガスを原料として発生したラジカルなどのプラズマは、基板および配線材料などと化学反応を起こすおそれがなく、エッチングが不要な箇所に発生するダメージを低減することができる。
【００５０】
本発明の第２の実施形態である半導体装置の製造方法は、第１の実施形態である回路基板の製造方法によって製造された回路基板の電極に半導体素子を実装する半導体装置の製造方法である。
【００５１】
図４は、第２の実施形態である回路基板の製造方法の工程を示す工程図である。本工程は、回路基板製造工程、接合工程およびアンダーフィル層形成工程を含む。
【００５２】
ステップＢ１の回路基板製造工程で、第１の実施形態である回路基板の製造方法と同様の方法によって回路基板を製造する。ステップＢ２の接合工程で、超音波フリップチップ接合によって、半導体素子と回路基板を接合する。ステップＢ３のアンダーフィル層形成工程で、半導体素子と回路基板との間に封止樹脂を充填し、加熱などによって硬化させることによって、アンダーフィル層を形成する。封止樹脂は、アンダーフィル層を形成するために用いる樹脂であればいずれの樹脂であっても用いることができる。
【００５３】
図５は、第２の実施形態の各工程後半導体装置の構成を示す概略図である。図５（ａ）は、接合工程後の半導体装置４１の構成を示す概略図であり、図５（ｂ）は、アンダーフィル層形成工程後の半導体装置４２の構成を示す概略図である。
【００５４】
接合工程後の半導体装置４１は、図５（ａ）に示すように、回路基板４３の電極４４と半導体素子４５の接続電極４６とが接合されている。アンダーフィル層形成工程後の半導体装置４２は、本実施形態で最終的に得られる半導体装置であって、図５（ｂ）に示すように、半導体素子４５と回路基板４３との間にアンダーフィル層４７が形成されている。
【００５５】
以上のように、第１の実施形態である回路基板の製造方法によって製造された回路基板を用いることによって、ＩＣ（Integrated Circuit）チップなどの半導体素子と回路基板とが、接合不良を発生させることなく接合することができ、半導体素子と回路基板とが接続された半導体装置を製造することができる。
【００５６】
ステップＢ２の接合工程での超音波フリップチップ接合は、半導体素子４５の金からなる突起状の接続電極（Ａｕバンプ）４６と、電極４４のＡｕめっき層とを接触させて、接続電極４６およびＡｕめっき層を加熱および加圧しながら、さらに超音波による振動を印加することによって、Ａｕ−Ａｕ接合部を形成させる。その超音波フリップチップ接合の接合条件は、Ａｕバンプ４６のサイズ、Ａｕバンプ４６のピッチに依存し、Ａｕめっき層と接合する際、Ａｕバンプ４６がつぶれて隣接するＡｕバンプ４６とショートすることなく、さらに、Ａｕめっき層と良好なＡｕ−Ａｕ接合が形成される条件であればよい。たとえば、７．３ｍｍ角のＬＳＩ（Large Scale Integration）チップに、外周配置であるペリフェラル配置で、サイズが６０μｍ角で、ピッチが８０μｍであるＡｕバンプ４６を３２８個並べた半導体素子４５を、ＦＲ−４基板に電極を形成した回路基板に実装する場合、超音波振幅７．６μｍ、荷重７５〜１１５Ｎ、Ａｕバンプ４６および電極４４の温度が１００℃とする。
【実施例】
【００５７】
以下に、実験例を挙げて本発明を説明する。上記実施形態に記載した実施条件に基づいて製造した半導体装置を評価した。
【００５８】
（実験例１）
実験例１は、具体的には、以下の実施条件に基づいて製造した。
【００５９】
回路基板は、基板として、ガラス布エポキシ樹脂からなる基板（ＦＲ−４基板）に、Ｃｕ配線、Ｎｉ層およびＡｕめっき層からなる電極を形成した回路基板を用いる。Ａｕめっき層は、フラッシュＡｕめっきによって形成し、その厚みが５０ｎｍである。
【００６０】
除去工程では、幅３１０ｍｍ、奥行き２２０ｍｍ、高さ１４０ｍｍのチャンバを用い、電極間距離は、５０ｍｍとし、アルゴンガス流量が５ｓｃｃｍ、交流電力を１００Ｗ、交流周波数を１３．５６ＭＨｚとした。
【００６１】
接合工程では、７．３ｍｍ角のＬＳＩ（Large Scale Integration）チップに外周配置であるペリフェラル配置で、サイズが６０μｍ角で、ピッチが８０μｍであるＡｕバンプ４６を３２８個並べた半導体素子４５を、ＦＲ−４基板に電極を形成した回路基板に実装した。その際、超音波振幅７．６μｍ、荷重７５〜１１５Ｎ、Ａｕバンプ４６および電極４４の温度が１００℃とした。
【００６２】
（実験例２）
Ａｕめっき層の厚みが３０ｎｍであること以外、実験例１と同様である。
【００６３】
（実験例３）
Ａｕめっき層の厚みが１５０ｎｍであること以外、実験例１と同様である。
【００６４】
（実験例４）
Ａｕめっき層は、フラッシュＡｕめっきによって形成するのではなく、電解めっきによって形成し、その厚みが５００ｎｍであること以外、実験例１と同様である。
【００６５】
上記実験例１〜４の評価は、半導体素子と回路基板とのダイシェア強度を測定し、その測定結果に基づいて行う。
【００６６】
ダイシェア強度は、以下のように算出する。ＩＣチップなどの半導体素子にせん断荷重を加えて、半導体素子を回路基板より破断させ、その破断したときの荷重を測定する。そして、その荷重を、半導体素子と回路基板との接合面積で除することによって、ダイシェア強度が算出される。
【００６７】
図６は、実験例１〜３によって製造された半導体装置のダイシェア強度とエッチング量との関係を示すグラフである。グラフの横軸は、Ａｕめっき層のエッチング量［ｎｍ］を示し、縦軸は半導体素子と回路基板とのダイシェア強度［ｋｇｆ／ｍｍ２］を示す。折れ線５１は、実験例１によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフであり、折れ線５２は、実験例２によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフであり、折れ線５３は、実験例３によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフである。また、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度（１．４７ＭＰａ程度）であると、充分な接合強度である。
【００６８】
図６からわかるように、実験例１では、エッチング量が１７ｎｍ未満であると、エッチング量が増えるとともにダイシェア強度が高くなる。エッチング量が１７ｎｍ以上４０ｎｍ未満であると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度であり、エッチング量に関わらず、ダイシェア強度が一定である。エッチング量が４０ｎｍ以上で、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下であると、エッチング量が増えるとともにダイシェア強度が低くなる。
【００６９】
これらのことから、エッチング量を１７ｎｍ以上４０ｎｍ未満とすると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度であるので、充分な接合強度が得られることを示している。また、Ａｕめっき層を１７ｎｍエッチングすることによって、Ｎｉを多く含む表層部を除去することができ、Ａｕめっき層を４０ｎｍ以上エッチングし、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下になると、Ａｕめっき層が薄くなりすぎて、半導体素子との接合不良が発生することを示している。
【００７０】
実験例２では、エッチング量が２０ｎｍ未満であると、エッチング量が増えるとともにダイシェア強度が高くなる。エッチング量が２０ｎｍで、エッチング後のＡｕめっき層の厚みが１０ｎｍであると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度である。エッチング量が２０ｎｍ以上、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下であると、エッチング量が増えるとともにダイシェア強度が低くなる。
【００７１】
これらのことから、エッチング量が２０ｎｍで、エッチング後のＡｕめっき層の厚みが１０ｎｍとすると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度となるので、充分な接合強度が得られることを示している。また、Ａｕめっき層を２０ｎｍエッチングすることによって、Ｎｉを多く含む表層部を除去することができ、Ａｕめっき層を２０ｎｍ以上エッチングし、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下であると、Ａｕめっき層が薄くなりすぎて、半導体素子との接合不良が発生することを示している。
【００７２】
また、エッチング前のＡｕめっき層の厚さが３０ｎｍ未満であると、Ａｕめっき層が薄くなることによる半導体素子との接合不良を発生させないように、Ｎｉを多く含む表層部を除去することが困難であり、エッチング前のＡｕめっき層の厚さが３０ｎｍ以上であることが好ましいことを示している。
【００７３】
実験例３では、エッチング量が１５ｎｍ未満であると、エッチング量が増えるとともにダイシェア強度が高くなり、エッチング量が１５ｎｍ以上１４０ｎｍ未満であると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度であり、エッチング量に関わらず、ダイシェア強度が一定であり、エッチング量が１４０ｎｍ以上、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下であると、エッチング量が増えるとともにダイシェア強度が低くなる。
【００７４】
これらのことから、エッチング量が１５ｎｍ以上１４０ｎｍ未満であると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度であるので、充分な接合強度が得られることを示している。また、Ａｕめっき層を１５ｎｍエッチングすることによって、Ｎｉを多く含む表層部を除去することができ、Ａｕめっき層を１４０ｎｍ以上エッチングし、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下になると、Ａｕめっき層が薄くなりすぎて、半導体素子との接合不良が発生することを示している。
【００７５】
図７は、実験例４によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフである。グラフの横軸は、Ａｕめっき層のエッチング量［ｎｍ］を示し、縦軸は半導体素子と回路基板とのダイシェア強度［ｋｇｆ／ｍｍ２］を示す。折れ線５４は、実験例４によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフである。
【００７６】
図７からわかるように、実験例４では、エッチング量が５ｎｍ未満であると、エッチング量が増えるとともにダイシェア強度が高くなり、エッチング量が５ｎｍ以上４９０ｎｍ未満であると、ダイシェア強度が１５ｋｇｆ／ｍｍ２程度であり、エッチング量に関わらず、ダイシェア強度が一定であり、エッチング量が４９０ｎｍ以上、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下であると、エッチング量が増えるとともにダイシェア強度が低くなる。このことから、エッチング前のＡｕめっき層が非常に厚いので５ｎｍエッチングするだけで、Ｎｉを含む表層部を除去することができ、Ａｕめっき層を４９０ｎｍ以上エッチングし、エッチング後のＡｕめっき層の厚みが１０ｎｍ以下になると、Ａｕめっき層が薄くなりすぎて、半導体素子との接合不良が発生することを示している。したがって、電解めっきによって比較的厚い金めっき層を形成した場合もフラッシュＡｕめっきによってＡｕめっき層を形成した場合と同様、Ｎｉを多く含む表層部を除去することによって、半導体素子と充分な接合強度で接合することができる回路基板が得られることがわかる。
【００７７】
以上のことから、Ｎｉを多く含む表層部を除去することによって、半導体素子と充分な接合強度で接合することができる回路基板が得られることがわかる。
【００７８】
Ａｕめっき層の厚みを厚くするほど、表面に析出するＮｉを多く含む表層部は薄くなる。また、エッチング前のＡｕめっき層の厚さに関わらず、半導体素子との接合不良を生じさせないためには、エッチング後のＡｕめっき層の厚みは１０ｎｍ以上必要である。これらのことから、リフローによるはんだ付けなどにも対応する基板を製造するため、Ａｕとはんだ中のＳｎとの金属間化合物が形成されない厚みである３０ｎｍ〜１５０ｎｍの厚みの金めっき層を形成させ、２０ｎｍ以上Ａｕめっき層をエッチングして除去するとともに、除去後の金めっき層の厚みが１０ｎｍ以上となるようにエッチングすることが好ましいことがわかる。
【図面の簡単な説明】
【００７９】
【図１】第１の実施形態である回路基板の製造方法の工程を示す工程図である。
【図２】第１の実施形態の各工程後の回路基板の断面図である。
【図３】除去工程で用いるエッチング装置３１の構成を示す概略図である。
【図４】第２の実施形態である回路基板の製造方法の工程を示す工程図である。
【図５】第２の実施形態の各工程後半導体装置の構成を示す概略図である。
【図６】実験例１〜３によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフである。
【図７】実験例４によって製造された半導体装置のダイシェア強度とエッチング量と関係を示すグラフである。
【符号の説明】
【００８０】
１１，１２，１３，１４  回路基板
２１  基板
２２  配線
２３  下地金属層
２４，２７  Ａｕめっき層
２５  表層部
３１  エッチング装置
３２  チャンバ
３３  上部電極
３４  下部電極
３６  交流電源
３７  真空ポンプ
３８  ガス供給部
３９  プラズマ
４１，４２  半導体装置
４３  回路基板
４４  電極
４５  半導体素子
４６  接続電極
４７  アンダーフィル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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