(57)【要約】      （修正有）【課題】薄膜電極に周囲で接続した相変化メモリ素子およびその製造方法を提供する。【解決手段】相変化メモリ（ＰＣＭ）セル構造は、第１の電極６０Ｅ、相変化素子７０Ｅ、および第２の電極８０Ｅを備え、相変化素子７０Ｅは、第１の電極６０Ｅと第２の電極８０Ｅの間に挿入され、第１の電極６０Ｅの周囲のエッジ７５だけが相変化素子７０Ｅに接触し、それによって、相変化素子７０Ｅと第１の電極６０Ｅの間の接触面積を減少させて、相変化素子７０Ｅを流れる電流密度を高め、比較的小さな電流による最初のプログラミング電力で相変化を効果的に引き起こす。【選択図】図２０
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【特許請求の範囲】
【請求項１】
相変化素子と、
周囲を有する薄膜電極と、を備える相変化メモリ・セル構造であって、
前記相変化素子が、前記薄膜電極の前記周囲の少なくとも一部に電気的に接続されている相変化メモリ・セル構造。
【請求項２】
前記薄膜電極が、絶縁膜の表面に前もって作られた空洞の内側の側壁に薄膜を堆積して形成された環形を備える、請求項１に記載の相変化メモリ・セル構造。
【請求項３】
前記薄膜電極が、前記相変化素子の表面に対してある角度で配置された環形を備え、
前記薄膜電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記薄膜電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応された部分を含む、請求項１に記載の相変化メモリ・セル構造。
【請求項４】
前記薄膜電極が、平面構造を備え、さらに、
前記相変化素子が、前記薄膜電極の前記周囲に電気的に接続されている、請求項１に記載の相変化メモリ・セル構造。
【請求項５】
前記薄膜電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記薄膜電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応されている、請求項４に記載の相変化メモリ・セル構造。
【請求項６】
相変化素子と、
第１の電極と、
第２の電極と、を備える相変化メモリ・セルであって、
前記相変化素子が前記第１の電極と前記第２の電極の間にそれらと電気的および機械的に接触した状態で位置づけされ、前記第１の電極および前記第２の電極の少なくとも１つが周囲を有し、その周囲の少なくとも一部が前記相変化素子と接触している相変化メモリ・セル。
【請求項７】
前記薄膜電極が、絶縁膜の表面に前もって作られた空洞の内側の側壁に薄膜を堆積して形成された環形を備える、請求項６に記載の相変化メモリ・セル構造。
【請求項８】
前記薄膜電極が、前記相変化素子の表面に対してある角度で配置された環形を備え、
前記薄膜電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記薄膜電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応された部分を含む、請求項６に記載の相変化メモリ・セル構造。
【請求項９】
前記薄膜電極が、周囲のある平面構造を備え、さらに、
前記相変化素子が、前記薄膜電極の前記周囲と電気的に接触している、請求項６に記載の相変化メモリ・セル構造。
【請求項１０】
前記薄膜電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに、前記相変化素子との前記接触が読出し抵抗の変化を調整する導電性分路を実現するように適応されている、請求項９に記載の相変化メモリ・セル構造。
【請求項１１】
相変化メモリ・セル構造を形成する方法であって、
周囲を有する薄膜電極を形成するステップと、
前記薄膜電極の前記周囲を覆って相変化素子を形成するステップと、を備え、
前記相変化素子が、前記薄膜電極の前記周囲の少なくとも一部に電気的に接続されている方法。
【請求項１２】
前記薄膜電極が、絶縁膜の表面に前もって作られた空洞の内側の側壁に薄膜を堆積して形成された環形を備える、請求項１１に記載の方法。
【請求項１３】
前記薄膜電極が、前記相変化素子の表面に対してある角度で配置された環形を備え、
前記薄い環形電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記環形電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応された部分を含む、請求項１１に記載の方法。
【請求項１４】
前記薄膜電極が、平面構造を備え、さらに、
前記相変化素子が、前記薄膜電極の前記周囲に電気的に接続される、請求項１１に記載の方法。
【請求項１５】
前記薄膜電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記薄膜電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応されている、請求項１４に記載の方法。
【請求項１６】
相変化メモリ・セルを形成する方法であって、
第１の電極を形成するステップと、
相変化素子を形成する第２の電極を形成するステップと、
前記第１の電極と前記第２の電極の間にそれらと電気的および機械的に接触した状態で前記相変化素子を形成するステップと、を備え、前記第１の電極および前記第２の電極の少なくとも１つが周囲を有し、その周囲の少なくとも一部が前記相変化素子と接触している方法。
【請求項１７】
前記薄膜電極が、絶縁膜の表面に前もって作られた空洞の内側の内壁に薄膜を堆積して形成された環形を備える、請求項１６に記載の方法。
【請求項１８】
前記薄膜電極が、前記相変化素子の表面に対してある角度で配置された環形を備え、
前記薄い環形電極は、前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記環形電極の前記相変化素子との接触が読出し抵抗の変化を調整する導電性分路を実現するように適応された部分を含む、請求項１６に記載の方法。
【請求項１９】
前記薄膜電極が、平面構造を備え、さらに、
相変化素子が、前記薄膜電極の前記周囲と電気的に接触している、請求項１６に記載の方法。
【請求項２０】
前記相変化素子が高抵抗状態と低抵抗状態の間で転換するときに前記相変化素子との前記接触が読出し抵抗の変化を調整する導電性分路を実現するように、前記薄膜電極を適応させるステップを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・デバイスに関し、より詳細には、相変化メモリ（ＰＣＭ）・セル構造、これを作る方法、および使用する方法に関する。
【背景技術】
【０００２】
最近、ゲルマニウム−アンチモン−テルル（Ｇｅ２Ｓｂ２Ｔｅ５）・カルコゲニド材料で作られた不揮発性カルコゲニド・ランダム・アクセス・メモリ（ＲＡＭ）・デバイスは、最も有望な次世代メモリ・デバイスと見なされている。用語「カルコゲン」は、周期律表のＶＩ族元素を意味し、用語「カルコゲニド」は、これらの元素の少なくとも１つを含んだ合金、例えばゲルマニウム、アンチモン、およびテルル等の合金を意味する。カルコゲニド材料は、ＰＣＭデバイス、特に書き換え可能コンパクト・ディスク（ＣＤ）・デバイスとディジタル・ビデオ・ディスクすなわちディジタル汎用ディスク（ＤＶＤ）・デバイスとの両方で使用されている。この種のメモリは、半導体チップに取り込まれたとき、例えばスケーラビリティ、高い感知マージン、低エネルギー消費、および繰返し耐久性の分野で他に優る多くの有利点を有している。カルコゲニド・メモリ・セルの一般的な設計では、ＣＭＯＳ相互接続プロセスの終わり近くで堆積することができる平らなカルコゲニド層にデータが格納され、カルコゲニド層は埋込み用途にとって理想的なものになっている。
【０００３】
カルコゲニド・メモリ素子は、高／低抵抗状態にプログラムすることができ、また再プログラムすることができる。手短に言えば、カルコゲニド・メモリ素子は、アモルファス相（または、いわゆるＲＥＳＥＴ状態）であるとき高抵抗であり、結晶相であるとき低抵抗である（また、ＳＥＴ状態と呼ばれる）。２つのＳＥＴ状態とＲＥＳＥＴ状態の間の抵抗比は、１，０００倍を超えることがあり、高い感知マージンを実現する。
【０００４】
図１は、双安定であるゲルマニウム−アンチモン−テルル（Ｇｅ２Ｓｂ２Ｔｅ５）・カルコゲニド材料の電流電圧（Ｉ−Ｖ）特性を示す。アモルファス・カルコゲニド材料の印加電圧Ｖが閾値電圧（Ｖｔ）を超えるとき、閾値転換が起こり、材料は、低電流レベルの「ＯＦＦ」状態から高電流の動的「ＯＮ」状態に変わる。ＯＮ状態では、キャリア濃度が高く、抵抗は、結晶状態の抵抗と同じぐらいに低い。
【０００５】
ＲＥＳＥＴ状態のデバイスについて、「ＲＥＳＥＴ」状態から動的ＯＮ状態である「ＳＥＴ」状態に状態を変えるために、適切なエネルギーがデバイスに投入されなければならない。デバイスのＳＥＴプログラミングを確実にするために、温度は結晶化温度（Ｔｘ）より高くなければならず、さらに、この温度が特定の時間（ｔ２）にわたって保持されなければならないことを、図２は示している。
【０００６】
他方で、「リセット・プログラム」を行うために、すなわちセルをＳＥＴからＲＥＳＥＴに変えるために、十分なエネルギーがカルコゲニド・デバイスに投入されなければならず、さらに、局部温度は融解温度（Ｔｍ）よりも高くなければならないことを、図２はまた示している。周囲材料の加熱を避けるために、Ｔｍより高い時間はより短くなければならない。重要なことであるが、アモルファス相（ＲＥＳＥＴ）に戻すための局部加熱時間の後で急速冷却時間（ｔ１）が必要である。
【０００７】
ＲＥＳＥＴサイクルおよびＳＥＴサイクル中の相変化材料のジュール加熱の速度は、ほとんど電流密度によって決定されるので、転換体積を減少させるためには、相変化材料と隣接した電極との接触面積を減少させることで十分である。例えば、ＲＥＳＥＴサイクル中に、電流密度、したがってジュール加熱の速度、したがって材料温度が電極の１つの近くの材料を融解するだけ十分に高ければ、相変化材料の全体積を融解することは必要でない。セルを通る電流経路の広さにわたるように十分な材料がアモルファス化されると、セルの全体的な抵抗は高くなる。同様に、ＳＥＴサイクル中に、十分に広い結晶材料の経路が形成されると、全体的なセル抵抗は下がる。両方の場合に、隣接した材料は、全体的なセル抵抗に重大な影響を及ぼすことなしに、反対の状態のままで残っていることができる。
【０００８】
カルコゲニド・メモリ・デバイスを読み出すために、「ＲＥＡＤ」電圧がデバイスに加えられる。それで、異なるデバイス抵抗に起因する電流差を検出することができるようになる。読出し電圧は、材料の状態を変えないために閾値電圧（例えば、１．２Ｖ）よりも低くなければならない。
【０００９】
現在、カルコゲニド・デバイスは、可逆（ＲＷ）光情報記憶デバイス、例えばＣＤ−ＲＷおよびＤＶＤ−ＲＷディスクで使用されている。化合物、例えばゲルマニウム−アンチモン−テルル材料（Ｇｅ２Ｓｂ２Ｔｅ５）は、レーザ・ビームの放射に適切にさらされてから約５０ｎｓ後にアモルファスから結晶に相を変えることができる。しかし、ゲルマニウム−アンチモン−テルル材料の結晶化速度は、膜が薄くなるにしたがって減少する傾向がある。これを避けるために、Ｇｅ−Ｓｂ−Ｔｅ化合物に錫をドープしてＧｅ−Ｓｂ−Ｓｎ−Ｔｅ化合物を形成し、かつ結晶化速度を上げることが提案されている。
【００１０】
【表１】
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【００１１】
カルコゲニドＰＣＭ型メモリの簡略セル構造は、メモリ・セルに接続された従来のＭＯＳＦＥＴ転送トランジスタを備える。トランジスタの一方のソース／ドレイン（Ｓ／Ｄ）接合は、ビット線と呼ばれる金属線に接続されている。ＭＯＳＦＥＴの他方のＳ／Ｄ接合はメモリ素子に接続されている。トランジスタのゲート電極は、ワード線と呼ばれる他の金属線に接続されている。ＰＣＭ素子は、上部電極、双安定誘電体、および下部電極のサンドイッチ状構造を備える。両方の電極は、金属または高融点金属で作られているが、一方で、双安定誘電体はカルコゲニド材料の薄い層である。
【００１２】
カルコゲニド・メモリ素子の繰返し耐久性について、１Ｅ１２セット／リセット・サイクルを行うことができることがＬａｉ等によって報告されており、これは、従来のフラッシュ・メモリ（約１Ｅ５）よりも遥かに大きい。この報告は、「Current Status of the Phase Change Memory and its Future」,ElectronDevices Meeting, 2003. IEDM 2003 Technical Digest. IEEE International 8-10 Dec.'03, Pages:10.11-10.1.4でStefan Lai等によって行われた。
【００１３】
この種のＰＣＭを実際の多ビット・メモリ・デバイスに応用するには、上で述べたものの外に次の２つの追加の特性が必要になる。
（１）転換材料（すなわち、相を変える材料）の体積は、セット・サイクルおよびリセット・サイクル中に必要な電流が過剰でないように、小さくなければならない。
（２）多ビット・デバイス中の多くのメモリ・セルは、セット電流とリセット電流の間の完全な分離が維持されるように互いに十分に似ていなければならない。
【００１４】
トランジスタが製作される技術ノードに対して転換体積が大きすぎる場合、（特にリセット・サイクル中に）その材料を転換させるために必要な電力は、ＰＣＭデバイスに接続されたトランジスタが確実にサポートすることができる電力よりも大きくなる。シミュレーションおよび他の研究によって、転換材料の適切な寸法は、公称技術ノードの約半分または４分の１であることが示されている。したがって、９０ｎｍノードでは、メモリ・セルは、３０〜５０ｎｍの範囲の固有寸法を持つ必要がある。この寸法は、その技術ノードに対して定められたリソグラフィ能力よりも遥かに小さい。さらに、電力供給の能力は技術ノードと共に縮小するので、ＰＣＭデバイスは、全てのノードでリソグラフィ以下（sublithografic）のものであることが必要とされる。
【００１５】
さらに、メモリ・セル寸法の正確な制御が必要不可欠である。寸法が全てのセル／全てのダイ／全ての日で大きく変化し過ぎると、リセット・パルス中に加えられた電流がいくつかのセルの材料を実際にセットする可能性があり、またはその逆になる可能性がある。
【００１６】
したがって、実際のメモリ・デバイスを製作する際の主要な問題は、標準フォトリソグラフィの基準よりも十分に下の寸法を生成し制御することである。
【００１７】
本発明は、リソグラフィ後の追加処理によってメモリ・セルの実効寸法を減少させるように設計されたいくつかの方法のうちの１つである。他の方法には、フォトレジスト・ブロックの寸法を相変化材料に移すより前にそのフォトレジスト・ブロックを「トリミング」すること、故意に先細りにされた側壁を有する穴または溝の中に相変化材料を堆積して穴の上部にリソグラフィで画定された面積よりも小さな接触面積を穴の底に実現すること、および、穴に相変化材料を充填するより前に従来方法で画定された穴の内側に誘電体ライナを堆積して穴の寸法を減少させること、がある。
【００１８】
従来技術のＰＣＭセル設計がいくつか報告されている。上で説明したＬａｉ等の論文、すなわち「Current Status of the Phase Change Memory and its Future」では、その中の図１１／１２に、転換電流を減少させるためにエッジ・コンタクトを使用する構成が示されている。ＰＣＭデバイスは、上部電極コンタクトＴＥＣ、上部電極ＴＥ、カルコゲニドＰＣＭ（ＧｅＳｂＴ）層ＧＳＴ、下部電極ＢＥ、および下部電極コンタクトＢＥＣを含む。従来の上部および下部電極コンタクトの代わりにエッジを使用することで、プログラミング電流は著しく減少する。図１２のプログラム可能な体積は、従来の設計のものよりも非常に小さい。
【００１９】
他の従来技術の方法は、「Elevated Pore Phase-ChangeMemory」という名称のLowreyの米国特許第６，７６４，８９４Ｂ２号で具体化されている。Lowreyの図６に示されているように、浅いトレンチ分離（ＳＴＩ）１４、基部コンタクト１６、導体１８、充填絶縁体２０、カップ形下部電極２２、絶縁体で構成された側壁スペーサ２４、相変化材料２８（例えば、Ｇｅ２Ｓｂ２Ｔｅ５）、および上部電極３０がある。Lowreyの特許は、「いくつかの実施形態では、熱効率の良いデバイス構造が、デバイス・プログラミングに必要な電力を減少してデバイス性能の改善を可能にする。相変化層２８で表されたプログラム可能媒体の体積は、熱絶縁材でほとんど囲繞されている。」と述べている。
【００２０】
「Forming Tapered Lower ElectrodePhase-Change Memories」という名称のXuの米国特許第６，８００，５６３号は、それの図７に、円錐形の基板、下部電極、上部電極、および相変化材料を示している。Xuでは、先細りになった下部電極スタックは、等方性エッチングで作られる。その設計が、相変化材料と接触する比較的小さな表面積を実現する。電流が電極を通って流れるとき、先細りになったコンタクトでの電流密度は非常に高く、そこで急速な温度上昇をもたらす。Xu特許は、下部電極の先細りになった形が電極と相変化材料の間の接触面積を減少させることを示している。これによって、接触点の抵抗が高くなり、ＰＣＭ層を加熱する下部電極の能力が増大する。
【００２１】
「Method to Selectively Remove One Side ofConductive Bottom Electrode of aPhase-Change Memory Cell and Structure Obtained Thereby 」という名称のDennisonの米国特許第６，６４９，９２８号は、第１の誘電体の凹部に配置された下部電極を含むＰＣＭデバイスに関係している。下部電極は、第１の側面および第２の側面を備えている。第１の側面は、相変化材料の体積に通じている。第２の側面の長さは、第１の側面よりも小さい。第２の誘電体は、下部電極の上にあってもよく、下部電極に実質的に似た形をしている。Dennison発明の方法は、凹部に下部電極材料を供給すること、および第２の側面の少なくとも一部を除去することを含む。
【００２２】
「Phase Change Memory」という名称のJohnsonの米国特許第６，７９１，１０２号は、下部部分、横方向部分、および上部部分を有する相変化材料のあるＰＣＭデバイスを記載している。ＰＣＭデバイスは、相変化材料の下部部分および横方向部分に接触する第１の電極材料、および相変化材料の上部部分に接触する第２の電極材料を含むことができる。第１の導電材料は、カップ状であり、相変化材料の下部部分および横方向部分を囲繞している。カップ状、円形状または環状である下部電極は、ＰＣＭメモリ材料の横の面および底面を囲繞しかつ接触するように形成することができる。
【００２３】
「Phase Change Memory Device EmployingThermally Insulating Voids」という名称のChenの米国特許第６，８１５，７０４号は、隣接したＦＥＴトランジスタのソース領域まで下方に延びてこのソース領域を露出させる、絶縁材料に形成されたコンタクト・ホールを含むＰＣＭデバイス、およびこれを作る方法を記載している。下部電極は穴の中に配置され、開口を画定する表面は開口の深さに沿ってスペーサで狭くなっている。相変化材料の層は、スペーサ材料の表面に沿って、さらに下部電極に沿って配置されている。上部電極は、開口の中に、相変化材料に接して形成される。空隙がスペーサ材料中に形成されて、相変化材料からの熱が絶縁材料を通して伝導するのを妨げている。各コンタクト・ホールで、上部電極と相変化材料層が電流経路を形成し、その電流経路は、下部電極に近づくにつれて狭くなっている。上部電極を流れる電流パルスは、電流密度が最も高い下の部分に集中して、熱を発生する。上部電極の狭い電流経路は、プログラムすべきメモリ材料に隣接して最大電流密度および最大熱発生を引き起こして、ＰＣＭデバイスの電気的プログラミングの振幅および継続時間を最小限にする。加熱電極を囲繞するスペーサは、加熱電極およびプログラム材料層と隣接セルとの間の距離および熱分離を大きくしている。凹みは、上部電極の下の部分の先端部を鋭くし、この先端部と下部電極の間に直接配置されたカルコゲニド材料に熱発生を集中させている。一実施形態では、空隙がメモリ・セルを熱的に隔離する。
【００２４】
「Shunted Phase Change Memory」という名称のWickerによる米国特許出願第２００４／０１１３１３５号は、アモルファス相変化材料の周りに分路電流を運ぶ抵抗膜分路を使用することによって、リセット状態すなわち相変化材料のアモルファス相から遷移するとき見られるスナップバックを大幅に減少させることができ、または無くすることができることを教示している。抵抗膜分路の抵抗は、相変化の抵抗差が検出できるようにメモリ素子のセット抵抗よりも著しく大きくてもよい。抵抗膜分路は、相変化材料を加熱しかつ相変化材料の誘電体破壊を必要としないで適切な相遷移を引き起こすように抵抗が十分に高くてもよい。抵抗膜分路の抵抗は、メモリ素子の閾値電圧に近づく電圧が存在するとき抵抗膜分路が非常に熱くなるように十分に低くてもよい。言い換えると、抵抗膜分路の抵抗は、メモリのセット抵抗よりも高く、かつリセット抵抗よりも低くてもよい。
【特許文献１】米国特許第６，７６４，８９４Ｂ２号
【特許文献２】米国特許第６，８００，５６３号
【特許文献３】米国特許第６，６４９，９２８号
【特許文献４】米国特許第６，７９１，１０２号
【特許文献５】米国特許第６，８１５，７０４号
【特許文献６】米国特許出願第２００４／０１１３１３５号
【非特許文献１】Stefan Lai et al.,「Current Status ofthe Phase Change Memory and its Future」,Electron Devices Meeting, 2003. IEDM2003 Technical Digest. IEEE International 8-10 Dec. '03, Pages 10.1.1-10.1.4
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記に鑑み、改善された相変化メモリ（ＰＣＭ）・セル構造が所望される。
【課題を解決するための手段】
【００２６】
本発明の第１の態様では、装置が提供される。本装置の第１の実施形態の備えるメモリ素子で、転換体積の減少は、円形の形か代替えの都合の良い形のいずれかの従来方法で画定された穴に沿って並ぶ薄い層の相変化材料の分布によっている。
【００２７】
相変化材料の実効的な加熱は高電流密度を必要とするだけなので、要求電力にうまく対処するためには、相変化材料と１つの電極の間の接触面積を減少させることで十分である。したがって、例えば、長くて薄い円筒の相変化材料で良好な性能を得ることができる。というのは、たとえ長さ、したがって材料の全体積が大きくても、断面積が小さいからである。同様に、１つの電極と相変化材料の間の接触面積が小さければ、円錐または角錐構造で効率の良いＰＣＭセルを形成することができる。
【００２８】
本発明に従って、相変化材料と１つの電極（一般に、「上部」電極）の間の接触面積は、ある都合の良い形の特徴（一般に、必ずしも円筒形ではない）の外周に相変化材料を限定することによって小さくされる。その特徴断面の残り部分は誘電体材料によって占められる。
【００２９】
例えば、その特徴が直径ｄの円筒であり、隣接する電極がこの円筒の端に完全に広がっている場合、電極と相変化材料の間の接触面積はπｄｔで与えられる。ここで、ｔは、特徴の壁に対して垂直に測定されるような相変化材料の厚さである。ｔは一般にリソグラフィではなく膜堆積によって制御されるので、ｔはｄよりも遥かに小さくすることができ、したがって、接触面積は、相変化材料の中実円筒の場合のπ（ｄ／２）２よりも遥かに小さくすることができる。同様な議論は、正方形、楕円形、星形、または他の代替えの形であってもよい円筒形でない特徴に当てはまる。
【００３０】
本発明の態様に従って、相変化メモリ・セル構造は、相変化素子と、周囲を有する薄膜電極を備える。相変化素子は、薄膜電極の周囲の少なくとも一部に電気的に接続されている。
【００３１】
本発明の他の態様に従って、相変化メモリ・セル構造を形成する方法は、周囲を有する薄膜電極を形成すること、および前記薄膜電極の前記周囲を覆って相変化素子を形成することを含む。相変化素子は、薄膜電極の周囲の少なくとも一部に電気的に接続されている。
【発明を実施するための最良の形態】
【００３２】
本発明は、改善された相変化メモリ（ＰＣＭ）・セル構造を提供する。ＰＣＭセルの相変化材料とそれに接続された１つの電極との間の接触面積を減少させることによって、結果として得られる高電流密度のために、比較的小さな電流（したがって、低動作電力）で効果的に必要な加熱および相変化をＰＣＭ内に引き起こすことができる。
【００３３】
従来技術の構造で、この方法の動作電力減少を実現しようと何度も試みられたが、メモリ素子のアレイ全体にわたって均一性の不十分をもたらすことがある複雑な集積化方法および設計によって妨げられた。各素子が同じ固有電流パルスで確実に転換することができるようにするために、さらに、ＰＣＭでは余り難しくないが各素子の読出し抵抗が「高い」状態および「低い」状態で確実に所望の範囲にありこの２つの状態が重なることがないようにするために、均一性が必要である。複雑な集積化方法は、高価であり、歩留り低下の可能性がより大きくなるので、望ましくない。本発明は、非常に再現性の良い一様な特性と、複雑さおよび歩留り低下を減少させる最小限のプロセス・ステップとを有する高電流密度構造を作る簡潔な手段を提供する。
【００３４】
図３〜１９は、図２３のステップＡ〜Ｈの実施中のデバイス８の平面図を示し、図４〜２０は、図３〜１９の線Ｂ−Ｂ’に沿ったデバイス８の対応する断面正面図を示す。
【００３５】
ステップＡ
ステップＡは、図２３および２４の流れ図で示されたプロセスの初期段階であり、図３および４の製造初期段階に示されたＰＣＭデバイス８を製造するためのものである。図３は、ステップＡを行った後のＰＣＭデバイス８の平面図であり、図４は、図３の線Ｂ−Ｂ’に沿った断面図である。図２３は、図１７および１８に示したＰＣＭデバイス８を製造するためのプロセスの流れを示す流れ図である。図２４は、図２１および２２に示したＰＣＭデバイス８’を製造するための代替えプロセスの流れの流れ図である。
【００３６】
図４、２３および２４を参照して、ステップＡにおいて、最初に、層間誘電性（ＩＬＤ）絶縁体層２０が基板１０（例えば、半導体チップ）の上面の上に形成される。次に、図３および４に示す貫通する窓２２Ｗのあるフォトリソグラフィ・マスク２２例えばフォトレジスト（ＰＲ）が、ＩＬＤ絶縁体層２０の上に形成される。次に、窓２２Ｗを通してエッチングして、ビア・ホール２４がＩＬＤ絶縁体層２０に形成される。このビア・ホール２４は、誘電性絶縁体２０を貫通して、基板１０にある素子２１の上面まで下方に延びて、説明の都合のために図示されていないデバイス８の回路と接触している。素子２１は、導電体、ＣＭＯＳトランジスタのソース・コンタクト、ドレイン・コンタクト、またはゲート・コンタクト、または相変化メモリ素子との電気的接触を必要とするメモリ・チップの他の部分などの下にある回路素子を含む。素子２１の深さおよびビア・ホール２４の底の位置は、ビアに接続されるべき電気素子２１の深さに依存して深さが変化することを単に例示している。ＩＬＤ絶縁体層２０は、材料例えば二酸化ケイ素（ＳｉＯ２）または他のローｋ（ｌｏｗ−ｋ）誘電性絶縁体材料を含む。
【００３７】
従来の半導体電子デバイスに従って、従来のマイクロエレクトロニクス・デバイスを含んだ下層構造および多層相互接続構造は、本発明のプロセスを始める前に基板１０に含めることができる。
【００３８】
ステップＢ
図５および６は、従来の材料、例えばチタンで構成された薄膜２６をビア・ホール２４の底面および側壁にコーティングし、その後でデバイス８および薄膜２６の表面の上に導電材料３０の一面被覆層を堆積してビア・ホール２４を充填し、それによってビア・ホール２４を溢れるほどに充填した後の図３および４のデバイス８の平面図および断面図をそれぞれ示す。次に、薄膜２６でビア・ホール２４中に画定されたスペースの中に相互接続導電ビア３０を残してＰＣＭデバイス８を平坦化し、その結果、ビア３０の上面３２がＩＬＤ絶縁体層２０の上面２０Ｔとだいたい同一平面になっている。相互接続導電ビア３０は、導電性金属材料、例えばタングステン（Ｗ）で構成され、ビアはリソグラフィによるパターン形成およびドライ・エッチング、例えば反応性イオン・エッチング（ＲＩＥ）によって形成される。ビア３０の垂直高さＨは、基板１０上の図示されない他のデバイスの間の容量性結合および欠陥による漏れを減少させるために、５ｎｍから１μｍの範囲であり、好ましくは１００ｎｍである可能性がある。
【００３９】
以上のことをまとめると、貫通する窓２２Ｗのあるフォトレジスト・マスク２２でマスクした異方性ＲＩＥを含むダマシン・プロセスを使用して、図３および４に示すようなビア・ホール２４を形成することによって、ビア３０がＩＬＤ絶縁体層２０の中に埋め込まれる。次に、本発明の構造の第１の実施形態のために、図５および６に示すように、基板１０に薄膜２６が堆積され、その後に金属導体３０の堆積、その後に化学機械研磨（ＣＭＰ）またはＲＩＥエッチバックが続くが、これは当業者には知られている。
【００４０】
ステップＣ
図７および８は、厚さＴの第１の誘電性絶縁体層４０（例えば、二酸化ケイ素または他のローｋ材料）をビア３０、薄膜２６およびＩＬＤ層２０の上面に形成した後の図５および６の構造の平面図および断面図を示す。次に、下部電極パターン形成用の穴５０Ｈが、ビア３０の上面３２の上の第１の誘電性絶縁体層４０に形成されて、図１９／２０および２１／２２に示す環状下部電極６０Ｅをダマシン処理するその後のステップのための形を実現する。下部電極パターンの穴５０Ｈを形成するためのパターン形成のステップは、好ましくは、第１の誘電性絶縁体層４０のフォトリソグラフィおよび異方性ドライ・エッチングによって行われる。第１の誘電性絶縁体層４０の下部電極パターン形成用の穴５０Ｈは、導電ビア３０および薄膜２６並びにＩＬＤ層２０のマージン部を露出させる役目をする。第１の誘電性絶縁体層４０のパターン穴５０Ｈの深さＤは、約１０ｎｍから約１μｍの範囲、好ましくは３００ｎｍの第１の誘電性絶縁体層４０の厚さＴによって設定される。パターン穴５０Ｈの幅Ｗ（または、穴が円形の場合には直径）は約２０ｎｍから約１ｕｍ、好ましくは２００ｎｍであることが可能である。
【００４１】
ステップＤ
図９および１０は、第１の誘電性絶縁体層４０の上面と、導電ビア３０の上面３２、薄膜２６並びにＩＬＤ層２０のマージン部を有するパターン穴５０Ｈの側壁および底面とを含んだデバイス８の露出された表面に、薄い共形の導電性下部導体ライナ層６０Ｌを形成した後の図７および８の構造の平面図および断面図を示す。下部導体ライナ層６０Ｌは、ビア３０の上面とパターン穴５０Ｈの側面との間を電気的に接続するように共形的に堆積されている。下部導体ライナ層６０Ｌは、与えられた技術ノードの固有寸法に比べて小さな厚さの導電性材料、例えばＴｉＮ、ＴａＮ、ＴａＴｉＮ、ＴａＳｉＮ、Ｔａ、Ｗ、またはＴｉで構成された薄膜を備える。２００ｎｍの固有ビア直径のノードでは、５０ｎｍ未満のライナ膜厚さが有利であるかもしれない。もっと小さな固有寸法のその後のノードは、より薄い下部導体ライナ層６０Ｌに有利であるかもしれない。
【００４２】
ステップＥ
図１１／１２は、材料例えばＳｉＯ２、ＳｉＮ、ＢＮ、ＳｉＣ、ＳｉＣＨまたはローｋ材料で構成された一面被覆の第２の誘電性絶縁体層６５を堆積した後の図９／１０の構造の平面図および断面図を示し、この層６５は下部導体ライナ層６０Ｌの上面のレベルまで堆積平坦化されている。絶縁体６５は、ＣＭＰまたはドライ・エッチング・プロセス例えばＲＩＥによって平坦化することができる。第１の誘電性絶縁体層４０の上面より上の第２の誘電性絶縁体層６５の過剰部分は、デバイス８の表面から除去されるが、パターン穴５０Ｈを充填した状態で残っている。
【００４３】
ステップＦ
図１３および１４は、パターン穴５０Ｈの周囲を除いた第１の誘電性絶縁体層４０の上面より上の導電性下部導体ライナ層６０Ｌの上面部分が、この時点でＣＭＰ、ドライ・エッチングまたはウェット・エッチングによって除去されるか、または図１５／１８および１９／２２に関して説明するようにその後の処理で除去された後の、図１１および１２の構造の平面図および断面図を示す。下部導体ライナ層６０Ｌの残りの部分は、下部導体電極６０Ｅを含む。図２４の代替えプロセスでは、ステップＦは省略され、プロセスはステップＥからステップＧ’に進む。その結果、穴５０Ｈが円形で第１の誘電性絶縁体層４０の表面まで延びていると想定すると、下部電極６０Ｅは、円筒形の側壁を有する平坦化された絶縁体６５の底に平坦な底部分を有するようになる。下部電極６０Ｅの周囲上端部６０Ｐは、その中空の円筒形側壁の先端で環形になっている。穴５０Ｈが円形でない場合には、下部電極６０Ｅの周囲６０Ｐの外形は、下部電極６０Ｅの中空の壁の形状寸法に対応している。
【００４４】
ステップＧ
図１５および１６は、一面被覆の相変化材料膜７０Ｆ、例えばＧｅＳｂＳｎＴｅまたは以前に述べた他の材料の化合物が、堆積され、そして次に、一面被覆の導電性上部電極層８０Ｌで覆われた後の図１３および１４の構造の平面図および断面図を示す。
【００４５】
ステップＨ
図１９および２０は、図１５および１６の一面被覆の相変化材料膜７０Ｆおよび一面被覆の導電性上部電極層８０Ｌが、例えば反応性イオン・エッチング（ＲＩＥ）の方法でＰＣＭ素子７０Ｅにパターン形成された後のデバイス８を示す。図１９および２０に示すように、導電性上部電極層８０Ｌおよび相変化材料７０Ｆは、図１５／１６のマスク８２のパターンにエッチングされて、上部電極８０ＥおよびＰＣＭ素子７０Ｅを形成している。図１９および２０に示す結果として得られた構造は、パターン穴５０Ｈに含まれた下部導体ライナ層６０Ｅの環形とＰＣＭ素子７０Ｅの相変化材料との間の電気接続７５を有している。
【００４６】
ステップＧ’およびＨ’
図１７および１８は、図２４に示す流れ図のステップＡ〜ＥおよびＧ’〜Ｈ’の代替えステップに従った図１１および１２の構造の平面図および断面図を示す。下部導体ライナ層６０Ｌの上面部分が、この段階で、すなわち相変化材料層７０Ｌの堆積前に、除去されなかった場合には、下部導体ライナ層６０Ｌの不必要な部分の除去はステップＨ’まで延期される。
【００４７】
言い換えると、下部導体ライナ層６０Ｌの不必要な部分は、図２１および２２に示すように、相変化材料層７０Ｆの膜および上部電極８０Ｌのパターン形成に付随して除去される。この場合、結果として得られた構造は、ＰＣＭ素子７０Ｅの下にライナ６０Ｌの薄膜を有し、したがって、ライナとＰＣＭ素子７０Ｅの相変化材料との間に電気接続８５が実現されている。
【００４８】
セルが高抵抗状態に転換するときにセルの高抵抗変移を制限することによって読出し均一性を改善するために、ライナを有利に使用することができる。例えば、ＧＳＴ抵抗値が低抵抗状態で１００オームであり、高抵抗状態で１メグオームである場合に、読出し電子回路が２つの状態の差異をより容易に処理することができように、さらに、素子を加熱する電流を加えて素子を元の低抵抗状態により容易に転換させることができるように、１メグオーム抵抗を１キロオームのライナ膜と並列接続することが有利である可能性がある。これらの有利点はWickerの米国特許出願第２００４／０１１３１３５号で以前に列挙された。
【００４９】
このデバイスのそのような下にあるライナ膜を使用することは、抵抗変化を適切な値の範囲に変えるのに役立つことができる。それは、また、セル抵抗を、書込みにとって扱いやすい範囲（例えば、１メグオーム・デバイスのようなデバイスに十分な電力を送り込む高電圧駆動装置を必要としない）に入れる手助けとなり得る。さらに、デバイス読み出し抵抗をより均一にすることができる。電流は依然として薄い環状ライナ領域に詰め込まれるので、適度に低い駆動電流でもセルが状態を転換するように十分な局部加熱が起こる。
【００５０】
図１９／２０および２１／２２に示すデバイスのどちらの場合にも、環状電極と相変化材料の間の接触面積のさらなる減少は、図２０の断面図の面に対して垂直なＰＣＭ素子７０Ｅおよび上部電極８０Ｅの水平方向寸法をパターン形成することによって達成することができる。この提案された実施形態では、相変化材料７０は、環状下部電極６０Ｅの周囲の部分だけに接触する。直径ｄで厚さｔの円形の環状下部電極６０Ｅに跨る幅ｗの長方形の相変化素子７０Ｅの特定の制限しない例では、幅ｗは直径ｄよりも小さく選ばれ、結果として得られた接触面積は、環状下部電極６０Ｅを完全に覆っている相変化素子７０Ｅの場合のπｄｔに対して、約２ｗｔである。接触面積の同様な減少は、環形と相変化素子の形の他の組合せで達成することができ、特定の形は、製造の便宜、完成デバイスの性能、または他のそのような基準に従って選ばれるべきである。
【００５１】
本発明の構造の代替え実施形態は図２５〜３５および図２６〜３６に示され、図２５〜３５は、図３５および３６に示すＰＣＭセル構造を製造するための本発明に従ったプロセスの流れ図を示す図３７で示されるような本発明のＰＣＭセル構造の製造プロセスの実施中の代替えＰＣＭセル構造の平面図であり、図２６〜３６は、図２５〜３６の線Ｂ−Ｂ’に沿った対応する断面正面図である。
【００５２】
ステップＢＡ
ステップＢＡは、発明構造の代替え実施形態および図３７のプロセスの初期段階であり、図２５および２６の製造の初期段階に示されたデバイス１０８（これがＰＣＭデバイスに作られることになる）を製造するためのものである。図２５は、ステップＢＡを行った後のＰＣＭデバイス１０８の平面図である。図２６は、図２５の線Ｂ−Ｂ’に沿った断面図である。図３７は、図３５／３６に示すＰＣＭデバイス１０８を製造するためのプロセスの流れの流れ図である。
【００５３】
ステップＢＡでは、最初に、好ましくは図４〜２０の層２０よりも厚い、上面１２０Ｔを有する層間誘電性（ＩＬＤ）絶縁体層１２０が、基板１１０（例えば、半導体チップ）の上面の上に形成される。次に、貫通する窓１２２Ｗのあるフォトリソグラフィ・マスク１２２、例えばフォトレジスト（ＰＲ）がＩＬＤ絶縁体層１２０の上に形成される。窓１２２Ｗを通してエッチングして、ビア・ホール１２４がＩＬＤ絶縁体層１２０に形成される。深さＨ’のこのビア・ホール１２４は、部分的に下方に延びるが、この場合には誘電性絶縁体１２０の中に十分深く延びており、これは図２３のステップＢと異なっている。ビア・ホール１２４は、ＩＬＤ絶縁体層１２０の中に埋め込まれた電気素子１２１の上面まで下方に延びて、説明の都合のために図示されていないデバイス１０８の回路と接触している。図２６に示すように、ビア・ホール１２４の底面３１は、基板１１０の上面の上に間隔を開けて配置されている。ＩＬＤ絶縁体層１２０は、例えば二酸化ケイ素（ＳｉＯ２）または他のローｋ（ｌｏｗ−ｋ）誘電性絶縁体材料の材料を含む。この代替え実施形態では、ビア１３０の高さは、チップ上の他の相互接続またはデバイスを妨害することなしに、結果として得られる本発明構造を可能にするように選ばれなければならない。ビアの高さは、３０ｎｍから２μｍ、好ましくは４００ｎｍである可能性がある。
【００５４】
ステップＢＢ
図２８は、ＩＬＤ誘電体１２０のビア・ホール１２４の表面が従来材料例えばチタンで構成された薄膜１２６でコーティングされ、その後で、デバイス８および薄膜２６の表面を覆って導電材料１３０の一面被覆層を堆積してビア・ホール１２４が充填され、それによってビア・ホール１２４を溢れるほどに充填して、基板１１０のＩＬＤ誘電体１２０の中に導電性相互接続ビア１３０が埋め込まれて形成された状態の図２６のデバイス１０８の断面図である。図２８において、ただ異なる点は、穴が図６のビア・ホール２４よりも深いので、Ｈ’の深さのビア・ホール１２４がより深いことである。次に、ＰＣＭデバイス１０８を平坦化して、ビア１３０の上面１３２がＩＬＤ絶縁体層１２０の上面１２０Ｔとだいたい同一平面上にある状態で、ビア・ホール１２４中の薄膜１２６で画定されたスペースの中に相互接続導電ビア１３０を残す。
【００５５】
ステップＢＣおよびＢＤ
図３０にいて、約１０ｎｍから約２００ｎｍの厚さの平面の導電性下部電極ライナ層１６０Ｌ、例えばＴｉＮ、ＴａＮまたはＴａＳｉＮ、および絶縁性マスク・キャップ１４１、例えば約１０ｎｍから約５００ｎｍのＳｉＮ、ＳｉＣＮまたはＳｉＯｘが堆積され、そして、その上にマスク１３６がビア１３０の上面１３２の上に位置づけされて形成されるが、ビア１３０を中心にして位置決めされる必要はない。下部導体ライナ層１６０Ｌは、導電性材料例えばＴｉＮ、ＴａＮ、ＴａＴｉＮ、ＴａＳｉＮ、Ｔａ、Ｗ、またはＴｉで構成された、与えられた技術ノードの固有寸法に比べて小さな厚さの薄膜を備える。２００ｎｍの固有ビア寸法のノードでは、５０ｎｍ未満のライナ膜厚が有利であろう。より小さな固有寸法の後のノードは、その分だけより薄いライナ層１６０Ｌに好都合である。
【００５６】
ステップＢＥ
図３２で、マスク１３６のフォトリソグラフィおよび異方性ドライ・エッチングを使用して、平面の導電性下部電極ライナ層１６０Ｌと、キャップ層１４１Ｌと、ＩＬＤ誘電体１２０の一部とがパターン形成されて、キャップ層１４１Ｌで形成されたキャップ１４１と、その周囲１６０Ｐに露出された縁を有するライナ層１６０Ｌで形成された平面ディスク状下部電極１６０Ｅと、マスク１３６以外で元の上面より深さＲだけ下に凹んだＩＬＤ誘電体層１２０の部分とによって形成された垂直側壁を有するスタックが形成される。ＩＬＤ誘電体層１２０の領域は、下部電極の平面ディスク１６０Ｌおよび絶縁性マスク・キャップ１４１でマスクされた状態で残っている。絶縁性マスク・キャップ１４１でマスクされたＩＬＤ誘電体１２０をエッチングする深さは、約０ｎｍから約２μｍ、好ましくは５０ｎｍである可能性がある。導電性下部電極ライナ層１６０Ｌの露出された周囲１６０Ｐは、ＰＣＭ構造の下部電極１６０Ｅとして役立つ。
【００５７】
ステップＢＦ
図３４で、一面被覆共形の相変化材料膜１７０Ｆが堆積されて、ＰＣＭ構造の導電性ディスク状下部電極１６０Ｅの周囲１６０Ｐの露出表面を含んだ図３２で形成された構造の垂直側壁と、キャップ１４１とを含んで上面を覆っている。
【００５８】
図３２に示したプロセスの時点で、下部電極１６０Ｅの上面は、ＰＣＭ膜１７０Ｅの相変化材料膜１７０Ｆの下の面からキャップ層１４１によって電気的に絶縁されている。キャップ１４１およびその下の素子を含んだスタッドまたはビア１３０をほぼ中心を置くように相変化材料膜１７０Ｆを大雑把にパターン形成することができるようにするために、相変化材料膜１７０Ｆは、材料例えばＴｉＮのキャップで保護されている。保護キャップ材料に依存して、これは、突出表面により厚く堆積する標準堆積技術を使用し、その後で一面被覆の「スペーサ」エッチングを使用して、自己整合的に行うことができる。
【００５９】
ステップＢＧ
図３６は、堆積、フォトリソグラフィ、およびエッチングによって上部電極１８０Ｅを形成した結果を示す。代わりに、相変化材料素子１７０Ｅが前にステップＢＦでパターン形成されていない場合には、電極１８０Ｅのパターン形成と同じステップで素子１７０Ｅをパターン形成することができるが、図４０に示すように、素子１７０Ｅは、基板１１０と同一の広がりを持つように示されるので、だいたい長方形の形であるか、不定の形である。相変化材料膜１７０Ｆは、今では、上部電極１８０Ｅの下の相変化素子１７０Ｅとしてできあがる。露出された平面の導電性下部電極ライナ層１６０Ｅの周囲１６０Ｐは、相変化材料素子１７０Ｅの垂直表面の内側の側壁と接触している。周囲接触は、ディスク状導電性下部電極１６０Ｅの全周に延びている。
【００６０】
電極１８０Ｅは、相変化材料７０と近くの高電流線を接続するジャンパ線（Ｗ、ＴｉＮ、Ｔａ、ＴａＮ）であることがある。代わりに、電極１８０Ｅは高電流線自体であることがある（例えば、ダマシンの銅）。後者の選択肢は、相変化材料を先にパターン形成することによって可能になる。
【００６１】
前に説明した第１の実施形態の場合のように、この代替え実施形態はまた、相変化素子７０および上部電極１８０Ｅの他の水平方向寸法をパターン形成することによって、接触面積のさらなる減少に対応する。
【００６２】
図３８は、図１９／２０のＰＣＭセル構造に基づいたＰＣＭセル７０Ｅ’を有するデバイス２０８の平面図を示し、図３９は、図３８の線Ｂ−Ｂ’に沿った対応する断面正面図を示す。デバイス２０８は、正方形の形に修正されている。下部導体電極６０Ｅ’は、図１９のような中空の環形ではなく、図３８の平面図に見られるような中空の正方形の形である。ＰＣＭ素子７０Ｅ’および上部電極８０Ｅ’は、図３８の平面図の正方形の形である。この修正は、図１９および３８が示す２つの例で例示された多くの異なる幾何学的形をデバイスの形がとることができることを示している。
【００６３】
図４０は、図３８の平面図に見られるような正方形の形をした、図３５／３６のＰＣＭセル構造に基づいた同じＰＣＭ素子１７０Ｅを有するＰＣＭセル２１８の平面図を示し、図４１は、図４０の線Ｂ−Ｂ’に沿った対応する断面正面図を示す。しかし、下部導体１６０Ｓ’は、図３５のような円形平面の形ではなく平面の正方形である。ＰＣＭ素子１７０Ｅ’は、長方形の形であり、上部電極１８０Ｅ″は、図３８の平面図の正方形の形である。この修正は、図３５および４０が示す２つの例で例示された多くの異なる幾何学的形をデバイスの形がとることができることを示している。
【００６４】
上記の説明は、本発明の例示の実施形態を開示するだけである。本発明の範囲に含まれる上で開示された装置および方法の修正は、当業者には容易に明らかになるであろう。本発明は上の特定の例示の実施形態に関して説明されたが、当業者は認めることであろうが、本発明は添付の特許請求の精神および範囲内の修正物で実施することができる。すなわち、本発明の精神および範囲から逸脱することなしに形および細部に変更を加えることができる。したがって、本発明は例示の実施形態に関連して開示されたが、本発明の精神および範囲に含まれる可能性がある他の実施形態を実現するように変更を加えることができ、そのような変更物は全て本発明の範囲内に入り、本発明は添付の特許請求の範囲で定義される内容を含むことは、理解されるべきでことである。
【図面の簡単な説明】
【００６５】
【図１】双安定であるゲルマニウム−アンチモン−テルル（Ｇｅ２Ｓｂ２Ｔｅ５）カルコゲン材料の電流電圧（Ｉ−Ｖ）特性を示す図である。
【図２】カルコゲニドＰＣＭデバイスのＳＥＴプログラミングを確実にするために、温度は結晶化温度（Ｔｘ）より高く、かつその温度がある特定の最小時間（ｔ２）の間保持されなければならないことを示す。また、ＲＥＳＥＴプログラミングを確実にするために、すなわちセルをＳＥＴからＲＥＳＥＴに変えるために、カルコゲニドＰＣＭデバイスに十分なエネルギーを投入しなければならず、さらに局部温度を融解温度（Ｔｍ）より高くしなければならないことを示す。
【図３】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図４】図３の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図５】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図６】図５の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図７】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図８】図７の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図９】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図１０】図９の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図１１】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図１２】図１１の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図１３】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図１４】図１３の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図１５】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図１６】図１５の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図１７】図２３の流れ図で示されるように本発明の相変化メモリ（ＰＣＭ）・セル構造を製造するプロセスの実施中のＰＣＭセル構造を示す平面図である。
【図１８】図１７の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図１９】図２４の流れ図で示されるような代替えプロセスを使用して製造される本発明に従った代替えＰＣＭセル構造を示す平面図である。
【図２０】図１９の線Ｂ−Ｂ’に沿った対応する断面を示す図である。
【図２１】図２４の流れ図で示されるような代替えプロセスを使用して製造される本発明に従った代替えＰＣＭセル構造を示す平面図である。
【図２２】図２１の線Ｂ−Ｂ’に沿った対応する断面を示す図である。
【図２３】図１９および２０に示すＰＣＭセル構造を製造するための、本発明に従ったプロセスを示す流れ図である。
【図２４】図２１および２２に示すＰＣＭセル構造を製造するための、本発明に従った代替えプロセスを示す流れ図である。
【図２５】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図２６】図２５の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図２７】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図２８】図２７の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図２９】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図３０】図２９の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図３１】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図３２】図３１の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図３３】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図３４】図３３の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図３５】図３７の流れ図で示されるように本発明のＰＣＭセル構造を製造するプロセスの実施中の代替えＰＣＭセル構造を示す平面図である。
【図３６】図３５の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図３７】図３５および３６に示すＰＣＭセル構造を製造するための、本発明に従ったプロセスを示す流れ図である。
【図３８】図１９／２０のデバイスに基づいた正方形の形に修正されたＰＣＭセル構造を示す平面図である。
【図３９】図３８の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【図４０】図３５／３６のデバイスに基づいた、正方形の形に修正されたＰＣＭセル構造を示す平面図である。
【図４１】図４０の線Ｂ−Ｂ’に沿った対応する断面を示す正面図である。
【符号の説明】
【００６６】
８  相変化メモリ（ＰＣＭ）・デバイス
８’  相変化メモリ（ＰＣＭ）・デバイス
１０８  相変化メモリ（ＰＣＭ）・デバイス
２０８  相変化メモリ（ＰＣＭ）・デバイス
２１８  相変化メモリ（ＰＣＭ）・デバイス
１０  基板
１１０  基板
２０  層間誘電性（ＩＬＤ）絶縁体層
１２０  層間誘電性（ＩＬＤ）絶縁体層
２１  電気素子
１２１  電気素子
２４  ビア・ホール
２６  薄膜
３０  相互接続導電ビア
１３０  相互接続導電ビア
４０  誘電性絶縁体層
６０Ｅ  環状下部電極
６５  絶縁体
７０Ｅ  ＰＣＭ素子
７０Ｅ’  ＰＣＭ素子
１７０Ｅ  ＰＣＭ素子
７５  電気接続
８５  電気接続
８０Ｅ  上部電極
８０Ｅ’  上部電極
１８０Ｅ  上部電極
１２６  薄膜
１６０Ｅ  平面ディスク状下部電極
１４１  絶縁性マスク・キャップ
１６０Ｐ  導電性下部電極の周囲
１６０Ｓ’  下部導体
１７０Ｅ  ＰＣＭ膜
【図１】
2007273988.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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