(57)【要約】【課題】  トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。【解決手段】  ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にエッチングマスクを形成する第１の工程と、
前記半導体基板の一部をエッチングしてトレンチを形成する第２の工程と、
前記トレンチの内表面に対して異方性をもつ酸化を実施し、前記トレンチの肩部の酸化膜の厚さが前記トレンチ内の他の部分の厚さよりも厚い、局部的に厚さの異なる犠牲酸化膜を形成する第３の工程と、
前記犠牲酸化膜を除去し、これによって、前記トレンチの肩部を優先的に後退させてトレンチの開口を広げると共に、その肩部の形状の丸めを行う第４の工程と、
を含むことを特徴とするトレンチ形成方法。
【請求項２】
請求項１記載のトレンチ形成方法であって、
前記第３の工程では、前記トレンチの肩部から底部に至るにつれて、その膜厚が漸次薄くなるような前記犠牲酸化膜を形成することを特徴とするトレンチの形成方法。
【請求項３】
請求項１記載のトレンチ形成方法であって、
前記第３の工程において、前記トレンチの内表面を、ハロゲン元素を含むガスを用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さが他のトレンチ内の酸化膜の厚さよりも厚い犠牲酸化膜を形成することを特徴とするトレンチの形成方法。
【請求項４】
請求項１記載のトレンチ形成方法であって、
前記第３の工程において、前記トレンチの内表面をジクロロエチレン（ＤＣＥ：Ｃ２Ｈ２Ｃｌ２）を用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さが他のトレンチ内の酸化膜の厚さよりも厚い犠牲酸化膜を形成することを特徴とするトレンチの形成方法。
【請求項５】
請求項１記載のトレンチ形成方法であって、
前記第３の工程において、前記トレンチの内表面を塩化水素（ＨＣＬ）または臭化水素（ＨＢｒ）を用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さが他のトレンチ内の酸化膜の厚さよりも厚い犠牲酸化膜を形成することを特徴とするトレンチの形成方法。
【請求項６】
請求項１記載のトレンチ形成方法であって、
エッチングマスクを形成する前記第１の工程は、前記半導体基板上にマスク層を形成した後、そのマスク層をパターニングして開口部を形成する工程と、前記開口部における前記マスク層の側壁にサイドウオールを形成する工程と、を含み、また、前記第３の工程における異方性をもつ酸化は、前記サイドウオールを取り除いた後に行われることを特徴とするトレンチ形成方法。
【請求項７】
請求項６記載のトレンチ形成方法であって、
前記サイドウオールを形成する工程は、パターニングされた前記マスク層および前記半導体基板の表面を覆うように、膜厚制御性の良い酸化膜を形成する工程と、その酸化膜を異方性エッチングによってエッチングする工程と、を含むことを特徴とするトレンチ形成方法。
【請求項８】
請求項１記載のトレンチ形成方法であって、
前記第４の工程の後に、さらに、前記トレンチの内表面に対して等方性の酸化を行う第５の工程を実施し、これによって、前記トレンチの内表面に、膜厚が均一な酸化膜を形成することを特徴とするトレンチ形成方法。
【請求項９】
請求項８記載のトレンチ形成方法であって、
前記第５の工程における等方性の酸化として、大気圧よりも圧力を減圧しながら半導体基板を加熱した状態で、水素ガスと、酸素を含むガスとを半導体基板上で反応させて酸化膜を形成するイン・シチュ・スチーム・ジェネレーション（In situ steam generation）酸化を用いることを特徴とするトレンチ形成方法。
【請求項１０】
請求項９記載のトレンチ形成方法であって、
前記酸素を含むガスは、Ｏ２ガスまたはＮ２Ｏガスであることを特徴とするトレンチ形成方法。
【請求項１１】
請求項８記載のトレンチ形成方法であって、
前記第５の工程における等方性の酸化として、プラズマにより励起された酸素によって半導体基板の表面を酸化する、酸素（Ｏ２）プラズマ酸化を用いることを特徴とするトレンチ形成方法。
【請求項１２】
請求項８記載のトレンチ形成方法であって、
前記第５の工程において、等方性酸化によってトレンチの内表面に膜厚が均一な酸化膜を形成した後、その酸化膜上に窒化膜を形成することを特徴とするトレンチ形成方法。
【請求項１３】
請求項８〜請求項１２のいずれか記載のトレンチ形成方法であって、
前記第５の工程の後に、さらに、前記トレンチ内を絶縁膜で埋め込み、その絶縁膜に平坦化処理を施した後、その絶縁膜をエッチバックし、これによって、前記トレンチの開口の上端部よりも低い位置に絶縁膜を埋設する第６の工程と、を有することを特徴とするトレンチ形成方法。
【請求項１４】
請求項１３記載のトレンチ形成方法によって形成される、前記トレンチの開口の上端部よりも低い位置に絶縁膜が埋設されてなるトレンチアイソレーションと、そのトレンチアイソレーションに隣接して形成される絶縁ゲート型トランジスタと、を有する半導体装置の製造方法であって、
トランジスタを形成する領域における前記トレンチの丸められた肩部上も覆うようにゲート絶縁膜を形成する工程と、
そのゲート絶縁膜上において、ゲート電極層を、前記トレンチの丸められた肩部上にも延在するように敷設する工程と、
を含み、これにより、前記トレンチの丸められた肩部近傍が、前記絶縁ゲート型電界効果トランジスタのチャネル領域となり得るようにしたことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１〜請求項１３のいずれか記載のトレンチ形成方法によって形成された、少なくとも一つのトレンチを有する半導体装置。
【請求項１６】
請求項１４記載の半導体装置の製造方法によって製造された半導体装置。
【請求項１７】
請求項１４記載の半導体装置の製造方法によって製造される半導体装置であって、
前記犠牲酸化膜の除去によって開口部が広げられ、かつ肩部が丸められた前記トレンチと、そのトレンチ内において、そのトレンチの開口部の上端よりも低い位置において埋設された絶縁体と、を備えるシャロートレンチアイソレーション（ＳＴＩ）と、
そのシャロートレンチアイソレーション（ＳＴＩ）に隣接して形成されると共に、前記トレンチアイソレーション上において前記トレンチの丸められた肩部上も覆うように形成されるゲート絶縁膜と、そのゲート絶縁膜上において、前記トレンチの丸められた肩部上にも延在するように敷設されるゲート電極層と、を構成要素として含み、これにより、前記トレンチの丸められた肩部近傍がチャネル領域として機能する絶縁ゲート型電界効果トランジスタと、
を有することを特徴とする半導体装置。
【請求項１８】
請求項１５〜請求項１７のいずれか記載の半導体装置であって、
入力保護回路を構成する絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
【請求項１９】
請求項１５〜請求項１７のいずれか記載の半導体装置であって、
単体の絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
【請求項２０】
請求項１５〜請求項１７のいずれか記載の半導体装置であって、
この半導体装置は、ＤＲＡＭ（Dynamic Random
Access Memory）であることを特徴とする半導体装置。
【請求項２１】
請求項１５〜請求項１７のいずれか記載の半導体装置であって、
この半導体装置は、ＳＲＡＭ（Static Random
Access Memory）であることを特徴とする半導体装置。
【請求項２２】
請求項１５〜請求項１７のいずれか記載の半導体装置であって、
この半導体装置は、フラッシュメモリ（Flash Memory）であることを特徴とする半導体装置。
【請求項２３】
請求項１５記載〜請求項１７のいずれか記載の半導体装置であって、
この半導体装置は、ＭＥＭＳ（Micro Electro
Mechanical System：微小電気機械システム）であることを特徴とする半導体装置。
【請求項２４】
請求項１５記載〜請求項１７のいずれか記載の半導体装置であって、
この半導体装置は、本発明のトレンチ形成方法により形成されたトレンチを用いて形成されたキャパシタを有することを特徴とする半導体装置。
【請求項２５】
請求項１〜請求項１３のいずれか記載のトレンチ形成方法によって半導体基板を加工し、この結果として、角部が丸められた立体構造を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法を用いて形成される、前記立体構造を含んで構成されるトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ形成方法、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩデバイスにおける素子分離構造として、ＬＯＣＯＳ構造に代わり、素子分離領域の寸法を精度良く制御可能なＳＴＩ構造が採用されている。ＳＴＩ構造は、半導体基板に、ほぼ垂直な側壁をもつ浅いトレンチ（溝）を形成し、そのトレンチ内に絶縁層を埋設することによって形成される、高集積度のＬＳＩに適した素子分離構造である。
【０００３】
トレンチの形成において、上部の角部を丸めることの重要性は、従来から指摘されている（例えば、特許文献１参照）。すなわち、半導体基板に形成されるトレンチの上端部（肩部）が丸められずに鋭角な形状のままであると、以下のような不都合を生じる可能性が高まる。
【０００４】
すなわち、電界集中が発生する、トレンチ内に絶縁層を埋め込むときに埋設性が低下してその内部（特にトレンチの表面付近）にボイドが発生する、その溝の上端部においてリーク電流が発生する、というような不都合が生じやすくなる。また、トレンチ内に埋め込まれる絶縁層がトレンチの上端部において盛り上がり、このために埋め込まれる絶縁層の平坦性が損なわれ、その絶縁層上に敷設される導電層に悪影響を与える、というような不都合も生じ易くなる。
【０００５】
そこで、従来、トレンチの肩部を丸める方法が提案されており、特許文献１の従来技術の欄には、犠牲酸化膜を形成してこれを除去する方法や、エッチングガス組成やエッチング条件を最適化する方法が記載されている。
【０００６】
また、特許文献１に係る発明では、トレンチ加工用マスクとして逆テーパー状の特殊な形状のマスクを形成し、これによって、トレンチの角部を丸めている。
【０００７】
また、本願の出願人は、先に、ジクロロエチレン（ＤＣＥ：Ｃ２Ｈ２Ｃｌ２）によってトレンチの内部をハロゲン酸化し、このハロゲン酸化によって、トレンチの肩部における酸化膜の厚さを他のトレンチ内の酸化膜の厚さよりも厚くする異方性酸化技術を提案している（特許文献２）。
【特許文献１】特開２０００−２９９３７４号公報
【０００８】
【特許文献２】特開２００４−２２８４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＬＳＩの微細化のさらなる進展に伴い、トレンチの幅もますます狭くなり、これに伴い、酸化膜（絶縁膜）を狭いトレンチの内部に均一に埋設するのが困難となり、ボイド（空孔）が生じやすくなる。
【００１０】
ボイドは、異物の発生源となり易く、絶縁膜を平坦化したときに、そのボイドがウェハ表面に露出すると、配線間のショートを引き起こしたり、あるいは、配線に何らかの悪影響を及ぼしたりする危険性が高まる。
【００１１】
埋め込み絶縁膜におけるボイドの発生を防止するためには、トレンチの肩部の角を丸めて開口部を広げることが有効であるが、特許文献１記載の方法のうち、犠牲酸化膜を除去する方法は、１回の角部の丸めの効果が少ないために、犠牲酸化膜の成膜と除去を複数回繰り返す必要があり、プロセスの複雑化やトレンチ内のダメージの蓄積が懸念される。
【００１２】
また、エッチングガス組成やエッチング条件を変えてトレンチの角部を丸める手法も、丸めの効果はそれほど大きくなく、超微細なトレンチにおける絶縁体の埋め込み特性を大幅に改善するまでには至らない。
【００１３】
なお、ＬＳＩの微細化が進めば、半導体基板に集積される絶縁ゲート型電界効果トランジスタのサイズが縮小し、これに伴い、トランジスタの電流能力も減少する。ＳＴＩとトランジスタは隣接して配置されることを考慮すると、シャロートレンチアイソレーション（ＳＴＩ）の形成に際し、トランジスタの特性改善の効果も併せて検討すること（つまり、トランジスタの特性改善という見地からのＳＴＩの形成方法の検討）が重要であるが、上記従来のＳＴＩ形成方法には、この視点が欠如している。
【００１４】
本発明は、このような考察に基づいてなされたものであり、その主要な目的は、１回の処理により、トレンチの肩部（開口上端部）を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させてボイド発生を防止すること、あるいは、トレンチの肩部が後退しても微細なトレンチの高精度の形成を担保すること、ならびに、トレンチに隣接して形成される絶縁ゲート型電界効果トランジスタの電流能力の増強にも寄与できるようにトレンチを形成すること、にある。
【課題を解決するための手段】
【００１５】
本発明のトレンチ形成方法は、半導体基板上にエッチングマスクを形成する第１の工程と、前記半導体基板の一部をエッチングしてトレンチを形成する第２の工程と、前記トレンチの内表面に対して異方性をもつ酸化を実施し、前記トレンチの肩部の酸化膜の厚さが前記トレンチ内の他の部分の厚さよりも厚い、局部的に厚さの異なる犠牲酸化膜を形成する第３の工程と、前記犠牲酸化膜を除去し、これによって、前記トレンチの肩部を優先的に後退させてトレンチの開口を広げると共に、その肩部の形状の丸めを行う第４の工程と、を含む。
【００１６】
犠牲酸化膜（除去されることを前提として形成される酸化膜）の形成と、その除去によりトレンチの肩部の角部を丸めるという手法は従来からあるが、本発明では、形成する犠牲酸化膜が異方性をもつ酸化膜（肩部の膜厚がその他の部分の膜厚よりも厚く、局部的に厚さが異なる酸化膜。以下、異方性酸化膜という）である点に大きな特徴がある。異方性酸化膜は、異方性酸化（酸化速度が、結晶面方位、あるいは、半導体基板上における位置や加工された半導体基板の形状等に依存する特性をもつ酸化）方法を用いてトレンチの内表面を酸化した結果、そのトレンチの肩部の膜厚が他の部分に比べて厚く、局所的に膜厚が異なる形態で形成される酸化膜である。微視的にみれば、どのような酸化方法も若干の異方性（結晶面方位によって酸化速度が異なるという性質）が観測されることがある。本発明でいう「異方性酸化」は、そのような等方性酸化の域をでない酸化とは異なる。また、本発明でいう「異方性酸化」は、広義の異方性酸化であり、酸化速度が結晶面依存性をもつ酸化（従来一般的に言われる異方性酸化）に留まらず、酸化速度が、例えば、半導体基板上における位置、加工された半導体基板の形状等にも依存する場合を含む概念である。すなわち、本発明でいう「異方性酸化」は、酸化速度の、結晶面方位、あるいは半導体基板上の位置や加工された半導体基板の形状等への依存性が認められ、等方性酸化と区別することが可能な酸化法であり、上記のとおり、ハロゲン元素を含むガスによって酸化を行うハロゲン酸化法などが異方性酸化である。狭いトレンチ内で異方性酸化を行うと、例えば、そのトレンチの肩部の結晶面の酸化が特に促進されるという効果が生じる。この理由としては、ハロゲン元素が触媒的な働きをして、酸素とシリコンの結合が促進されると考えられること、また、トレンチの肩部付近は、酸素およびハロゲン元素の濃度が高いこと、さらに、肩部付近では、酸素分子やハロゲン元素の分子が自由に動き回ることができること、が挙げられる。また、酸素およびハロゲン元素の濃度は、トレンチ底部に近づくにつれて減少していき、また、トレンチ内では分子の動きも規制されることから、トレンチの肩部からトレンチの底部に向かって酸化膜厚が漸次、薄くなる傾向が見られるというような効果も得られる。この結果、トレンチ底部付近の膜厚と、トレンチ肩部の膜厚との差が強調されることにもなる。このような理由で、トレンチの肩部の膜厚が、トレンチの底部付近の膜厚に比べて、一般に等方性をもつといわれている酸化の場合よりも厚くなって、これによって異方性酸化膜が得られる。このように、本発明でいう「異方性酸化膜」は、局所的に厚みが異なる酸化膜のことである。本発明は、異方性酸化膜を犠牲酸化膜として用い、その異方性酸化膜を「除去」して、トレンチの肩部の後退と丸めを実現する点に大きな特徴があり、異方性酸化膜の「形成」については、その方法を問わない。このような異方性酸化膜からなる犠牲酸化膜は、所定の方法を用いて１回の酸化処理で形成することができ、非常に効率的である。そして、本発明では、異方性をもつ犠牲酸化膜の除去により、「トレンチの肩部を意図的かつ優先的に後退させてトレンチの開口部を広げる」効果と、「その後退した肩部の角部を十分に丸める」効果を、同時に得ることができる。従来技術のように角を単に丸めるのではなく、本発明では、トレンチ肩部に形成されている膜厚の厚い酸化膜を除去することによって、トレンチの肩部を効果的に後退させることができる。開口部が広げられ、かつ角部が十分に丸められることによって、トレンチ内に絶縁膜をプラズマＣＶＤ法等により埋め込む際の埋め込み特性が改善され、ボイドが発生しにくくなる。また、トレンチの角部の十分な丸めが行われているため、トレンチの上端部におけるストレス集中、電界集中のおそれも低減される。また、トレンチ内でボイドが発生しないため、埋め込み酸化膜の平坦性も向上する。また、丸められた角部の近傍は、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）のチャネル領域として使用することができ、これにより、サイズが縮小されたＭＯＳトランジスタのチャネル幅の確保にも貢献する。
【００１７】
また、本発明のトレンチ形成方法の一態様では、前記第３の工程では、前記トレンチの肩部から底部に至るにつれて、その膜厚が漸次薄くなるような前記犠牲酸化膜を形成する。
【００１８】
トレンチの肩部から底部に至るにつれて、その膜厚が漸次薄くなるような犠牲酸化膜を形成した後、その犠牲酸化膜を除去することによって、トレンチの底部付近から開口部に向かってなだらかな傾斜をもつトレンチ側壁が形成され、そして、特に、開口部付近において、角部の丸め効果によって開口部が急に広げられる、という効果が得られ、酸化膜等の均質な埋め込み（ＣＶＤ法等による酸化膜等のデポジション）に適した形状のトレンチが得られる。
【００１９】
また、本発明のトレンチ形成方法の他の態様では、前記第３の工程において、前記トレンチの内表面を、ハロゲン元素を含むガスを用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さが他のトレンチ内の酸化膜の厚さよりも厚い犠牲酸化膜を形成する。
【００２０】
ハロゲン元素は族番号１７の元素群であり、塩素（Ｃｌ２）、臭素（Ｂｒ２）は、常温で気体であり、反応性に富む酸化種（反応性ガス）として使用することができる。ハロゲン元素は、酸化種として酸化に直接的に関与するのではなく、触媒的な働きをして、酸素とシリコンの結合を促進する働きをするものと考えられる。また、トレンチの肩部付近は、酸素およびハロゲン元素の濃度が高く、さらに、肩部付近では、酸素分子やハロゲン元素の分子が自由に動き回ることができる、というような理由で、トレンチの肩部には、通常の等方性酸化とは区別し得る、厚い酸化膜が形成される。ハロゲン酸化法の酸化速度に影響を与える因子としては、結晶面方位、被酸化部位の位置や形状があり、特に、ＤＣＥ（ジクロロエチレン）を使用した酸化法は、顕著な異方性を示す。上記のとおり、したがって、ハロゲン酸化を用いることによって、異方性の犠牲酸化膜を効率的に形成することができる。
【００２１】
また、本発明のトレンチ形成方法の他の態様では、前記第３の工程において、前記トレンチの内表面をジクロロエチレン（ＤＣＥ：Ｃ２Ｈ２Ｃｌ２）を用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さを他のトレンチ内酸化膜の厚さよりも厚くする。
【００２２】
本願の出願人が開発したジクロロエチレンによるハロゲン酸化法（Ｏ２とＤＣＥの混合ガスを用いる酸化法）を使用することにより、１回の酸化処理によって、トレンチの肩部の膜厚が他の部分よりも厚く、角部の丸めの効果も大きな異方性酸化膜を効率的に作成することができる。
【００２３】
また、本発明のトレンチ形成方法の他の態様では、前記第３の工程において、前記トレンチの内表面を塩化水素（ＨＣＬ）または臭化水素（ＨＢｒ）を用いてハロゲン酸化し、前記トレンチの肩部における酸化膜の厚さが他のトレンチ内の酸化膜の厚さよりも厚い犠牲酸化膜を形成する。
【００２４】
酸素（Ｏ２）やＮ２Ｏを含むガスと、塩化水素（ＨＣＬ）または臭素（ＨＢｒ）の混合ガスを用いて半導体表面を酸化するハロゲン酸化を利用することにより、同様に、１回の酸化処理によって、トレンチの肩部の膜厚が他の部分よりも厚く、角部の丸めの効果も大きな異方性酸化膜を効率的に作製することができる。
【００２５】
また、本発明のトレンチ形成方法の他の態様では、エッチングマスクを形成する前記第１の工程は、前記半導体基板上にマスク層を形成した後、そのマスク層をパターニングしし開口部を形成する工程と、前記開口部における前記マスク層の側壁にサイドウオールを形成する工程と、を含み、また、前記第３の工程における異方性をもつ酸化は、前記サイドウオールを取り除いた後に行われる。
【００２６】
異方性酸化膜の除去によるトレンチ肩部の後退は、トレンチの微細化と両立するものでなければならない。そこで、トレンチ肩部の後退を予め見越して、その後退を補うためのサイドウオールを形成し、このサイドウオールを含むエッチングマスクにて半導体基板をエッチングしてトレンチを形成するものである。これにより、異方性酸化膜の除去を行う製造プロセスを採用しても、微細なトレンチの形成が可能となる。また、異方性酸化膜形成の前にサイドウオールは除去されるため、これにより、トレンチの開口が広がり、トレンチの上端部への酸化種の到達が容易化され、このことは、トレンチの開口部端部における異方性酸化膜の膜厚を厚くすることに貢献する。また、サイドウオールの除去により開口部が広がることは、後の工程における酸化膜等の埋め込みにおける埋め込み特性を改善するのにも役立つ。
【００２７】
また、本発明のトレンチ形成方法の他の態様では、前記サイドウオールを形成する工程は、パターニングされた前記マスク層および前記半導体基板の表面を覆うように、膜厚制御性の良い酸化膜を形成する工程と、その酸化膜を異方性エッチングによってエッチングする工程と、を含む。
【００２８】
例えば、制御性がよく良質の酸化膜であるＴＥＯＳ（Tetra Ethyl Orthosilicate）酸化膜を半導体基板の全面に形成し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）のような異方性エッチングにより、酸化膜を縦方向にエッチングすることによって、効率的にサイドウオールを形成するものである。
【００２９】
また、本発明のトレンチ形成方法の他の態様では、前記第４の工程の後に、さらに、前記トレンチの内表面に対して等方性の酸化を行う第５の工程を実施し、これによって、前記トレンチの内表面上に、膜厚が均一な酸化膜を形成する。
【００３０】
トレンチ内に絶縁膜を埋め込む前に、トレンチの内表面に等方性酸化膜（膜厚が全体的に略均一な酸化膜）を形成するものである。この等方性酸化膜は、絶縁膜をトレンチ内に埋め込む際における半導体基板へのダメージを防止する働きや、埋め込まれる絶縁膜とトレンチ内壁とのストレスの緩和、スムーズな埋め込みの促進等に寄与するものである。
【００３１】
また、本発明のトレンチ形成方法の他の態様では、前記第５の工程における等方性の酸化として、大気圧よりも圧力を減圧しながら半導体基板を加熱した状態で、水素ガスと酸素を含むガスとを半導体基板上で反応させて酸化膜を形成するイン・シチュ・スチーム・ジェネレーション（In situ steam generation）酸化を用いる。
【００３２】
イン・シチュ・スチーム・ジェネレーション（In situ steam
generation）酸化は、低圧の反応室（チャンバ）内に水素ガスと、酸素を含むガスとを導入し、加熱した半導体基板の表面において直接酸化反応を起こさせる酸化方法であり、この酸化方法は、通常のドライ酸化より酸化力が大きく、トレンチ内部に、制御性がよく、良質かつ膜厚が均一の酸化膜を形成することが可能となる。
【００３３】
また、本発明のトレンチ形成方法の他の態様では、前記酸素を含むガスは、Ｏ２ガスまたはＮ２Ｏガスである。
【００３４】
イン・シチュ・スチーム・ジェネレーション（In situ
steam generation）酸化における酸素を含むガスの内容を明らかとしたものである。
【００３５】
また、本発明のトレンチ形成方法の他の態様では、前記第５の工程における等方性の酸化として、プラズマにより励起された酸素によって半導体基板の表面を酸化する、酸素（Ｏ２）プラズマ酸化を用いる。
【００３６】
Ｏ２プラズマ酸化は、結晶面方位による酸化速度の差がほとんどなく、良質の等方性酸化膜を、加熱することなく形成することができるという効果が得られる。
【００３７】
また、本発明のトレンチ形成方法の他の態様では、前記第５の工程において、等方性酸化によってトレンチの内表面に膜厚が均一な酸化膜を形成した後、その酸化膜上に窒化膜を形成する。
【００３８】
トレンチ内に等方性酸化膜を形成した後、その酸化膜の表面に窒化膜を形成するものである。この窒化シリコン膜は、後の工程で熱処理がなされた際に、埋め込まれた酸化膜からトレンチ表面の酸化膜に酸素が供給されて、その酸化膜が不要に成長（膨張）してしまうという事態が生じるのを阻止する働きをする。トレンチ表面の酸化膜が若干でも膨張すると、トレンチ幅の増大につながり、また、シリコン基板と酸化膜との間の応力（ストレス）が増大して界面準位が増え、リーク電流が増大する懸念が生じる。そこで、埋め込み酸化膜（ＴＥＯＳ酸化膜）とトレンチの内表面の酸化膜との間に窒化膜のバッファを設けて、酸素の移動を遮断するものである。また、その窒化膜は、トレンチ内に酸化膜（ＴＥＯＳ酸化膜）を埋め込むときに、シリコン基板表面にダメージが加わるのを防止する役目も果たす。
【００３９】
また、本発明のトレンチ形成方法の他の態様では、前記第５の工程の後に、さらに、前記トレンチ内を絶縁膜で埋め込み、その絶縁膜に平坦化処理を施した後、その絶縁膜をエッチバックし、これによって、前記トレンチの開口の上端部よりも低い位置に絶縁膜を埋設する第６の工程と、を有する。
【００４０】
トレンチ内部に絶縁膜を埋め込む際、その絶縁膜の表面の位置が、トレンチの開口部の位置よりも低くなるようにするものである。つまり、意図的に、絶縁膜を低く埋め込むものである。このようにするのは、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能とするためである。すなわち、後の工程で、ゲート酸化膜の形成ならびにゲート電極層の敷設を行うと、ゲート電極層は、トレンチ上でやや落ち込んだ態様となるが、これにより、ゲート電極層に電圧が印加されると、トレンチの丸められた肩部近傍の半導体基板表面にも電界が作用してチャネルが誘起される。丸められたコーナー部もチャネルとして活用することにより、ＭＯＳトランジスタのゲート幅（Ｗ）が広がり、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）が大きくなり、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することが可能となる。
【００４１】
また、本発明の半導体装置の製造方法では、本発明のトレンチ形成方法によって形成される、前記トレンチの開口の上端部よりも低い位置に絶縁膜が埋設されてなるトレンチアイソレーションと、そのトレンチアイソレーションに隣接して形成される絶縁ゲート型電界効果トランジスタと、を有する半導体装置の製造方法であって、トランジスタを形成する領域における前記トレンチの丸められた肩部上も覆うようにゲート絶縁膜を形成する工程と、そのゲート絶縁膜上において、ゲート電極層を前記トレンチの丸められた肩部上にも延在するように敷設する工程と、を含み、これにより、前記トレンチの丸められた肩部近傍が、前記絶縁ゲート型電界効果トランジスタのチャネル領域となり得るようにする。
【００４２】
この半導体装置の製造方法によれば、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成が可能となり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能とし、ＭＯＳトランジスタのゲート幅（Ｗ）を広げて、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）を増大させ、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能となる。
【００４３】
また、本発明の半導体装置は、本発明のトレンチ形成方法によって形成された、少なくとも一つのトレンチを有する半導体装置である。
【００４４】
この半導体装置は、トレンチの微細化と、絶縁膜の埋め込み特性の改善による異物発生の抑制、肩部丸めによる電界集中、ストレスの抑制とを両立させることが可能な高品質の超ＬＳＩである。
【００４５】
また、本発明の半導体装置は、本発明の半導体装置の製造方法によって製造された半導体装置である。
【００４６】
この半導体装置は、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成の担保が可能であり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能とし、ＭＯＳトランジスタのゲート幅（Ｗ）を広げて、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）を増大させ、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能な半導体装置である。
【００４７】
また、本発明の半導体装置は、本発明の半導体装置の製造方法によって製造される半導体装置であって、開口部が広げられ、かつ肩部が丸められた前記トレンチと、そのトレンチ内において、そのトレンチの開口部の上端よりも低い位置において埋設された絶縁体と、を備えるシャロートレンチアイソレーション（ＳＴＩ）と、そのシャロートレンチアイソレーション（ＳＴＩ）に隣接して形成されると共に、前記トレンチアイソレーション上において前記トレンチの丸められた肩部上も覆うように形成されるゲート絶縁膜と、そのゲート絶縁膜上において前記トレンチの丸められた肩部上にも延在するように敷設されるゲート電極層と、を構成要素として含み、これにより、前記トレンチの丸められた肩部近傍がチャネル領域として機能する絶縁ゲート型トランジスタと、を有する。
【００４８】
この半導体装置は、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成が可能であり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能として微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能な半導体装置である。絶縁ゲート型トランジスタには、ＩＧＢＴのような絶縁ゲートタイプのバイポーラトランジスタも含まれる。
【００４９】
また、本発明の半導体装置は、入力保護回路を構成する絶縁ゲート型トランジスタを有する。
【００５０】
本発明の半導体装置における絶縁ゲート型トランジスタは、上記のとおり、丸められたトレンチの肩部の領域もチャネルとして使用することによって電流能力の向上が図られている。したがって、瞬時的に大きなサージ電流を吸収することが求められる入力保護回路を構成するトランジスタとしても使用可能である。
【００５１】
また、本発明の半導体装置は、単体の絶縁ゲート型トランジスタを有する。
【００５２】
本発明は、例えば、トレンチゲート構造をもつパワーＭＯＳトランジスタの製造にも利用することができる。
【００５３】
また、本発明の半導体装置は、ＤＲＡＭ（Dynamic Random
Access Memory）である。
【００５４】
本発明の半導体装置の製造方法を使用することにより、超高集積かつ不良の少ないＤＲＡＭを製造することができる。
また、本発明の半導体装置は、ＳＲＡＭ（Static Random Access Memory）である。
【００５５】
本発明の半導体装置の製造方法を使用することにより、超高集積かつ不良の少ないＳＲＡＭを製造することができる。
【００５６】
また、本発明の半導体装置は、フラッシュメモリ（Flash
Memory）である。
【００５７】
本発明の半導体装置の製造方法を使用することにより、超高集積かつ不良の少ないフラッシュメモリを製造することができる。
【００５８】
また、本発明の半導体装置は、ＭＥＭＳ（Micro
Electro Mechanical System：微小電気機械システム）である。
【００５９】
ＭＥＭＳ（微小電気機械システム）は、シリコン基板を微細加工する際に、例えば、ＭＯＳＬＳＩの製造技術を利用している。ＭＥＭＳにおいても、微小なトレンチの形成の要請があり、また、そのトレンチの内壁に傾斜をもたせたり、肩部を優先的に後退させて開口部を広げたり、あるいは肩部の角部の丸めを行うといった要請もあると考えられるため、本発明は、ＭＥＭＳ素子の製造にも利用可能である。
【００６０】
また、本発明の半導体装置は、本発明のトレンチ形成方法により形成されたトレンチを用いて形成されたキャパシタを有する。
【００６１】
本発明のトレンチ形成方法によって形成されるトレンチは、順テーパー形状をもち、かつ肩部が丸められており、トレンチ内部の表面積が、通常のトレンチよりも大きい。したがって、このトレンチをキャパシタ形成に利用した場合、容量の大きなトレンチキャパシタを形成できる。
【００６２】
また、本発明の半導体装置の製造方法の他の態様では、本発明のトレンチ形成方法によって半導体基板を加工し、この結果として、角部が丸められた立体構造を形成する。
【００６３】
本発明のトレンチ形成方法を、微細な半導体の立体構造を形成するための、半導体基板の加工技術として利用するものである。
【００６４】
また、本発明のトランジスタは、本発明のトレンチ形成方法を半導体基板の加工技術として利用して形成される、前記立体構造を含んで構成されるトランジスタである。
【００６５】
例えば、立体構造の３つの異なる面に電流チャネルを形成することによって、３次元トランジスタの一種であるトライゲート・トランジスタを形成することができる。
【発明の効果】
【００６６】
本発明によれば、異方性酸化膜（肩部の膜厚がその他の部分の膜厚よりも厚く、局部的に厚さが異なる酸化膜）を犠牲酸化膜として使用し、その異方性酸化膜の除去により、トレンチの肩部を意図的かつ優先的に後退させてトレンチの開口部を広げる効果と、その後退した肩部の角部を十分に丸める効果を、同時に得ることができる。
【００６７】
異方性酸化膜（犠牲酸化膜）は、例えば、ハロゲン酸化法（例えば、ジクロロエチレン、ＨＣＬ，ＨＢｒ等を用いるハロゲン酸化法）を用いることによって、１回の酸化処理によって効率的に、局部的に厚みが異なる異方性酸化膜を形成することが可能であり、製造プロセスが複雑化することもない。
【００６８】
また、トレンチの開口部が広げられ、かつ角部が十分に丸められることによって、トレンチ内に絶縁膜をプラズマＣＶＤ法等により埋め込む際の埋め込み特性が改善され、ボイドが発生しにくくなる。
【００６９】
また、トレンチの角部の十分な丸めが行われているため、トレンチの上端部におけるストレス集中、電界集中のおそれも低減される。
【００７０】
また、トレンチの角部が丸められていることにより、ボイドが低減され、埋め込み酸化膜の平坦性が向上する。
【００７１】
また、トレンチ肩部の後退を予め見越して、その後退を補うためのサイドウオールを形成し、このサイドウオールを含むエッチングマスクを用いて半導体基板をエッチングしてトレンチを形成することにより、異方性酸化膜の除去を行う製造プロセスを採用しても、微細なトレンチの形成が可能となる。
【００７２】
また、異方性酸化膜形成の前にサイドウオールは除去されるため、これにより、トレンチの開口が広がり、トレンチの肩部への酸化種の到達が容易化され、このことは、トレンチの開口部端部における異方性酸化膜の膜厚を厚くすることに貢献する。また、サイドウオールの除去によりトレンチ上部の開口部が広がることは、後の工程における酸化膜等の埋め込みにおける埋め込み特性を改善するのにも役立つ。
【００７３】
また、トレンチ内に絶縁膜を埋め込む前に、トレンチの内表面に等方性酸化膜（膜厚が全体的に略均一な酸化膜）を形成することにより、絶縁膜をトレンチ内に埋め込む際における半導体基板へのダメージの防止、埋め込まれる絶縁膜とトレンチ内壁とのストレスの緩和、スムーズな埋め込みの促進等の効果を得ることができる。この態様では、トレンチ内表面について、異方性酸化と等方性酸化が行われることになり、この異方性酸化と等方性酸化の併用により、トレンチ内への絶縁膜の埋め込み処理等に伴う不都合を効果的に解消することができる。
【００７４】
また、トレンチの内表面に等方性酸化膜を形成した後、その等方性酸化膜の上に窒化膜を形成することにより、埋め込み酸化膜からトレンチ表面の等方性酸化膜へ酸素の移動を阻止し、等方性酸化膜が不要に成長（膨張）するのを防止することができる。トレンチ表面の酸化膜が若干でも膨張すると、トレンチ幅の増大につながり、また、シリコン基板と酸化膜との間の応力（ストレス）が増大して界面準位が増え、リーク電流が増大する懸念が生じるが、本実施形態では、そのような不都合が生じる心配がない。また、その窒化膜は、トレンチ内に酸化膜（ＴＥＯＳ酸化膜）を埋め込むときに、シリコン基板表面にダメージが加わるのを防止する役目も果たすため、窒化膜の形成は、シリコンへのダメージを防止する能力の向上にも寄与する。
【００７５】
また、トレンチ内部に絶縁膜を埋め込む際、その絶縁膜の表面の位置が、トレンチの開口部の位置よりも低くなるようにすることによって、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能となる。すなわち、トレンチの丸められた肩部近傍の半導体基板表面にもチャネルが誘起される構造とし、ＭＯＳトランジスタのゲート幅（Ｗ）を意図的に広げて、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）を大きくし、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することができる。
【００７６】
本発明によって、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成の担保が可能であり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能であり、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ）の増大による、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能な、優れた特性をもつ半導体装置を得ることができる。
【００７７】
本発明によって、超高集積かつ特性不良の少ないＤＲＡＭを製造することができる。また、同様に、本発明によって、優れた特性をもつ、集積度の高いＳＲＡＭ、フラッシュメモリ、不揮発性メモリＬＳＩ（ＰＲＯＭやＥＰＲＯＭ等が集積されたＬＳＩ）あるいは接合型電界効果（ＪＦＥＴ）が集積されたＬＳＩも製造可能となる。また、本発明は、シャロートレンチアイソレーション（ＳＴＩ）を素子分離に使用するバイポーラＩＣの製造にも使用することができる。同様に、本発明は、トレンチキャパシタの製造にも使用することができる。
【００７８】
また、本発明の半導体装置の製造方法により製造されるトランジスタは、入力保護回路を構成するＭＯＳトランジスタや、単体トランジスタ（例えば、トレンチゲートをもつパワー系トランジスタ）としても有用である。
【００７９】
また、本発明は、ＭＥＭＳ（微小電気機械システム）素子の製造にも利用することができる。すなわち、ＭＥＭＳ素子の製造においても、微小なトレンチの形成の要請があり、また、そのトレンチの内壁に傾斜をもたせたり、肩部を優先的に後退させて開口部を広げたり、あるいは肩部の角部の丸めを行うといった要請もあると考えられるため、本発明は、ＭＥＭＳ素子の製造にも利用可能である。
【００８０】
同様に、本発明は、大きな容量をもつトレンチキャパシタの製造にも使用することができる。
【００８１】
また、本発明のトレンチ形成技術は、半導体基板を加工して、微小かつ角部が丸められた立体構造を形成することに応用することができる。例えば、立体構造の３つの異なる面に電流チャネルを形成することによって、３次元トランジスタの一種であるトライゲート・トランジスタを形成することができる。
【００８２】
本発明により、１回の処理により、トレンチの肩部（開口上端部）を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させてボイド発生を防止すること、トレンチの肩部が後退しても微細なトレンチの高精度の形成を担保すること、ならびに、トレンチに隣接して形成される絶縁ゲート型電界効果トランジスタの電流能力の増強にも寄与できるようにトレンチを形成すること、が可能となる。
【００８３】
本発明により、微細なトレンチアイソレーション（素子分離用溝）の形成と、この分離用トレンチに隣接して形成される電界効果トランジスタにおけるチャネル幅の確保と、を両立可能なシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）の形成方法と、そのＳＴＩに絶縁層を埋め込み、その上に絶縁膜を形成し、その絶縁膜上にＳＴＩを横切る導電層を敷設する半導体装置の製造方法を確立することができる。
【００８４】
本発明により、高集積度かつ高品質のＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、単体トランジスタ、ＭＥＭＳ素子等の半導体装置を効率的に量産できるようになる。
【発明を実施するための最良の形態】
【００８５】
次に、本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
【００８６】
図１（ａ）〜（ｉ）は、本発明のトレンチ形成方法における初期工程からトレンチ内に埋め込むための酸化膜のデポジット工程までを示す、主要な工程毎のデバイス要部の断面図である。
【００８７】
図１に示される製造プロセスの主要な特徴点は、トレンチ加工マスクの形成工程においてサイドウオール２０を形成する点（図１（ｃ））、サイドウオール２０を除去して開口部を広げた後に異方性酸化を行う点（図１（ｅ），（ｆ））、ならびに、異方性酸化膜を除去して、トレンチの上端部（肩部）を優先的に後退させて開口部の面積を意図的に大きく広げると共に、角部を十分に丸める点（図１（ｇ））である。以下、具体的に説明する。
【００８８】
まず、図１（ａ）に示すように、半導体基板（ｐ型シリコン基板）１０上に、熱酸化法により厚さ１０〜２０ｎｍ程度のシリコン酸化膜１２を形成する。
【００８９】
次に、このシリコン酸化膜１２上に、ＣＶＤ法により、厚さ１００〜２００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）１４を堆積する。そしてフォトレジストマスク１６を形成し、パターニングする。
【００９０】
そして、パターニングされたフォトレジストマスク１６を用いて、シリコン窒化膜１４をパターニングし、続いて、フォトレジスト膜１６およびシリコン窒化膜１４をマスクとして、シリコン酸化膜１２をパターニングする。ここで、パターニングの態様としては、シリコン基板１０の表面を露出させる態様、シリコン基板１０の表面を削り込む態様、または、シリコン酸化膜１２の途中でエッチングを止める態様があり、いずれのパターニング態様を採用してもよい。シリコン酸化膜１２の途中でエッチングを止めた場合でも、後の工程（工程（Ｃ））でＴＥＯＳ酸化膜を除去するときに、残っている酸化膜１２も除去されるため、特に問題は生じない。このパターニングの後、フォトレジスト膜１６を除去する。
【００９１】
次に、図１（ｂ），（ｃ）に示される工程にて、エッチングマスクの一部を構成するサイドウオール２０を形成する。この工程は、必須というわけではないが、微細なトレンチを形成する点、開口部付近の膜厚が十分に厚い異方性酸化膜を得る点、トレンチ内に酸化物をボイドなく均質に堆積させる点、を考慮すると、この工程を設けるのが望ましい。
【００９２】
つまり、図１（ｇ）の工程で実施する異方性酸化膜２６の除去によるトレンチ２２の肩部の優先的な後退は、トレンチの微細化と両立するものでなければならない。そこで、トレンチ２２の肩部の後退を予め見越して、その後退を補うためのサイドウオール２０を形成し、このサイドウオール２０を含むエッチングマスクにて半導体基板１０をエッチングしてトレンチ２２を形成するものである。
【００９３】
これにより、異方性酸化膜２６の除去を行う製造プロセスを採用しても、微細なトレンチ２２の形成が可能となる。また、異方性酸化膜２６の形成の前にサイドウオールは除去されるため、これにより、トレンチの開口が広がり、トレンチの上端部への酸化種の到達が容易化され、このことは、トレンチの開口部端部における異方性酸化膜の膜厚を厚くすることに貢献する。また、サイドウオールの除去により開口部が広がることは、後の工程における酸化膜等の埋め込みにおける埋め込み特性を改善するのにも役立つ。
【００９４】
サイドウオールの形成について、以下、具体的に説明する。図１（ｂ）に示すように、ＣＶＤ法を用いて、膜厚が５０ｎｍ程度の薄い酸化膜１８を半導体基板の表面の全面に堆積する。酸化膜の種類は特に限定されるものではないが、例えば、制御性がよくかつ良質の酸化膜であるＴＥＯＳ（Tetra・Ethyl・Orthosilicate）酸化膜を、ＬＰＣＶＤ法（low pressure CVD法）や、ＡＰＣＶＤ（atmospheric pressure CVD）法等を使用して堆積するのが望ましい。
【００９５】
続いて、反応性イオンエッチング（ＲＩＥ）のような異方性エッチングによって、そのＣＶＤ酸化膜（ここでは、ＴＥＯＳ酸化膜）１８を縦方向にエッチングし、これによって、図１（ｃ）に示されるようなサイドウオール２０を得る。続いて、窒素アニール処理を施す。
【００９６】
そして、図１（ｄ）に示すように、フォトレジスト膜１６、シリコン窒化膜１４ならびにサイドウオール２０により構成されるエッチングマスクを用いてシリコン基板をドライエッチングする。これによって、２５０ｎｍ程度の深さの略垂直な側壁をもつトレンチ（溝）２２が、シリコン基板２０に形成される。
【００９７】
続いて、図１（ｅ）に示されるように、サイドウオール（ＴＥＯＳ酸化膜からなるサイドウオール）２０がウエットエッチングにより取り除かれる（第１回目の酸化膜の除去工程）。これにより、エッチングマスク（１２，１４）の開口部の幅は、トレンチ２２の幅よりも広がる。このことは、次の工程（図１（ｆ））で異方性酸化を行う場合に、酸化種がレンチの上端部（肩部）に到達し易くして、異方性酸化膜２６のトレンチ肩部付近における膜厚を十分に厚くするのに貢献する。
【００９８】
また、エッチングマスクの開口部の幅が広がることは、図１（ｉ）の工程にて、酸化物３２をトレンチ２２内に堆積させるときに、その酸化物３２の均質な堆積を促し、ボイドを低減することにも貢献する。
【００９９】
次に、図１（ｆ）に示されるように、異方性酸化を行い、トレンチ上端部（肩部）の膜厚が他の部分よりも厚く、膜厚が局部的に異なる異方性酸化膜を形成する。異方性酸化膜は、例えば、ハロゲン酸化（ハロゲン元素を含むガスを半導体表面に流して酸化する酸化法）を用いて形成することができる。ハロゲン元素は、１７族の元素であり、一般に反応性に富む性質をもつ。塩素（ＣＬ２）ならびに臭素（Ｂｒ２）は常温で気体であり、反応炉に導入するガスとして利用することができる。具体的なハロゲン酸化法としては、例えば、ジクロロエチレン（ＤＣＥ）を使用したハロゲン酸化法、塩化水素（ＨＣＬ）あるいは臭化水素（ＨＢｒ）を使用したハロゲン酸化法がある。いずれの方法も、酸素を含むガス（Ｏ２やＮ２Ｏを含むガス）に、微量のハロゲン化物質を混合してなる反応性ガスによって酸化を行うものである。
【０１００】
上記の方法の中でも、特に、ジクロロエチレン（ＤＣＥ）を使用したハロゲン酸化法を用いると、トレンチ肩部の膜厚が十分に厚く、かつ、トレンチ２２の底部から上端部（肩部）に至るにつれて膜厚が漸次厚くなるような、異方性をもつ酸化膜を１回の処理で、効率的に形成することができる。このハロゲン酸化法は、結晶面方位を反映しやすい異方性の強い酸化であり、トレンチの肩部を優先的に後退させ、かつ角部の十分な丸めを行うのに適している。
【０１０１】
先に説明したように、異方性酸化膜は、異方性酸化（例えば、被酸化部位の位置や形状に依存して酸化速度が異なる特性をもつ酸化）方法を用いてトレンチの内表面を酸化した結果、そのトレンチの肩部の膜厚が他の部分に比べて厚く、局所的に膜厚が異なる形態で形成される酸化膜である。微視的にみれば、どのような酸化方法も若干の異方性（結晶面方位によって酸化速度が異なるという性質）が観測されることがあるが、本発明でいう異方性酸化は、そのような等方性酸化の域をでないごく弱い程度の異方性ではなく、等方性酸化と区別することが可能な酸化法であり、上記のとおり、反応性に富むハロゲン元素を含むガスによって酸化を行うハロゲン酸化法などが異方性酸化である。ただし、本発明の異方性酸化膜を形成するために使用可能な異方性酸化は、それらの酸化に限定されるものではなく、酸化速度の、結晶面方位あるいは被酸化部位の位置や形状等への依存性が、等方性酸化の域を超えて見られる酸化方法は、どれも使用可能性をもつ。
【０１０２】
そして、狭いトレンチ内で異方性酸化を行うと、例えば、そのトレンチの肩部の酸化が特に促進されるという効果が生じる。
【０１０３】
なお、半導体ウエハの主面としては、結晶欠陥が少ない（１００）結晶面が用いられるため、トレンチ２２の底部の結晶面は（１００）面（その等価面を含む。以下同じ）であり、トレンチ２２の側壁の結晶面は（０１０）面であり、その肩部（コーナー部）には、（１１１）面などの、（１００）面および（０１０）面以外の面が露出している。
【０１０４】
また、トレンチの入り口の肩部には、酸化種が十分に到来して酸化が一層促進されるという効果も得られ（酸化種の濃度が高いことによる酸化の促進効果）、また、トレンチ底部に向かって酸化種が到達しにくくなるためにトレンチの底部に向かって酸化膜厚が漸次、薄くなる傾向が生じる。また、Ｃｌ等のハロゲン元素は、酸化反応において触媒的作用を果たし、異方性酸化を助長する働きをしていると推定される。ハロゲン元素の濃度も、トレンチ表面の肩部付近において高くなるため、トレンチ肩部では、酸化速度が促進される。
また、トレンチ表面において、ハロゲン元素は自由に動くことができることから、シリコン基板表面にいろいろな角度で衝突する機会が増え、したがって、特に、トレンチ肩部において酸化が促進され、通常の等方性酸化の程度を超えて厚い酸化膜が形成される。また、酸化種の場合と同様に、トレンチ底部に向かってハロゲン元素も到達しにくくなり、このことは、トレンチの底部に向かって酸化膜厚が漸次、薄くなる現象を助長する。以上述べた効果によって、トレンチの肩部の膜厚が、トレンチの底部付近の膜厚に比べて、一般に等方性をもつといわれている酸化の場合よりも厚くなり、かつ、酸化膜の膜厚は、トレンチ表面から底部に向かって漸次、薄くなるような膜厚プロファイルが得られる。なお、ハロゲン酸化の場合、結晶面方位、被酸化部位の位置や形状といった酸化速度に影響を与えると考えられる因子の内、被酸化部位の位置や形状の因子が（結晶面方位の因子よりも）支配的である、と推定される。このようにして、異方性酸化膜が得られる。
【０１０５】
以下、ジクロロエチレン（ＤＣＥ）を使用したハロゲン酸化によって、異方性酸化膜を形成する場合について、具体的に説明する。
【０１０６】
まず、ジクロロエチレン（ＤＣＥ）を使用したハロゲン酸化の対象である複数枚のシリコンウエハは、反応炉内に平行かつ水平にセットされる。一方、その反応炉には、液体のジクロロエチレン（ＤＣＥ）（Ｃ２Ｈ２Ｃｌ２）が充填されているバブラーが接続される。このバブラーは、恒温槽内に設置されており、キャリアガスとして窒素ガス（Ｎ２）がバブラーに供給され、これによって液体のジクロロエチレン（ＤＣＥ）がバブリングされ、気化したＤＣＥガスが反応炉へと導かれる。これと同時に、反応炉内には、酸素（Ｏ２）が供給される。なお、酸素の代わりに、酸化窒素（Ｎ２０）を供給してもよい。
【０１０７】
反応炉の中では、シリコンウエハに形成されたトレンチの内表面のハロゲン酸化が行われる。すなわち、反応炉内において、以下の反応が生じる。
３Ｃ２Ｈ２Ｃｌ２＋（１３／２）Ｏ２→４ＨＣｌ＋６ＣＯ２＋Ｈ２Ｏ＋Ｃｌ２
【０１０８】
この反応において、右辺の酸化種（Ｈ２Ｏ）によりシリコンの酸化が生じる。すなわち、上記の化学式で示されるハロゲン酸化によってトレンチ２２の内表面を酸化することによって、低い応力を有すると共に、トレンチのコーナー部（肩部）において局部的に厚いシリコン酸化膜を形成することができる。
【０１０９】
ここで、異方性酸化膜を得るために必要なハロゲン酸化の条件について、より具体的に説明する。
【０１１０】
反応炉内は、８５０℃〜１０００℃の温度範囲内に加熱され、加熱された反応炉内に、酸素及びバブラーによって気化されたＤＣＥが導入される。上式からも明らかなように、反応炉では、酸素の存在下でＤＣＥとの反応によりハロゲン酸化が行われる。
【０１１１】
ハロゲン酸化によって形成されるシリコン酸化膜は、酸素雰囲気中におけるＤＣＥ濃度によって変化する。
【０１１２】
本発明の発明者等が行った実験によると、反応炉に導入される酸素の重量と、バブリングにより反応炉内に導入されるＤＣＥの重量とから得られるＤＣＥの重量％を、制御因子として使用することが可能であることがわかった。
【０１１３】
実験では、酸素の流量が２０ｓｌｍの時、酸素の重量は、２８．５７ｇであり、バブリング用の窒素を２００ｓｃｃｍの流量で流したときに、反応炉４１内には、４３３ｍｇのＤＣＥが導入され、この時、好ましい特性及び形状を有するシリコン酸化膜（異方性酸化膜）を得ることができた。この場合におけるＤＣＥの重量％は、０．４４３／２８．５７（＝０．０１５）となり、１．５％であった。なお、上記した条件をバブリング用の窒素と酸素との関係を流量％であらわすと、０．２／２０（＝０．０１）となり、１％であった。
【０１１４】
さらに、酸素及び窒素の流量を変化させることによりＤＣＥ濃度の重量％と不良率（％）との関係、及び、ＤＣＥ濃度の重量％とトレンチの上端部（コーナー部）での応力（ＭＰａ）との関係を調べ、ＤＣＥ濃度の適正な範囲を求めた。
【０１１５】
この結果、ＤＣＥ濃度が重量％で０．１５〜０．３７５％の範囲では、不良率が２０〜１８％と高く、０．４５％になると不良率が５％以下になることがわかり、このことから、ＤＣＥ濃度を重量％で０．４５％以上にすることが好ましい。
【０１１６】
したがって、図１（ｆ）の異方性酸化膜２２の形成工程においては、酸素雰囲気中のジクロロエチレン（ＤＣＥ）の濃度は、重量％で、０．４５％以上の範囲とし、この条件の下で、トレンチ内表面の酸化を実施することになる。
【０１１７】
なお、上記したとおり、異方性酸化膜２６の形成に際しては、塩化水素（ＨＣＬ）を用いたハロゲン酸化（ＨＣＬ酸化）を使用することができる。このＨＣＬ酸化を実施する場合の温度範囲は８５０℃〜１０００℃であり、酸素（Ｏ２）や酸化窒素（Ｎ２Ｏ）に、微量の塩化水素（ＨＣＬ）を添加した混合ガスを使用して半導体表面を酸化する。
【０１１８】
同様に、臭化水素（ＨＢｒ）を用いたハロゲン酸化法も使用することができる。このＨＢｒ酸化を実施する場合の温度範囲は８５０℃〜１０００℃であり、酸素（Ｏ２）や酸化窒素（Ｎ２Ｏ）に、微量の塩化水素（ＨＣＬ）を添加した混合ガスを使用して半導体表面を酸化する。
【０１１９】
次に、図１（ｇ）のように、ウエットエッチングにより、異方性酸化膜を除去する（第２回目の酸化膜の除去）。
【０１２０】
この異方性酸化膜２６の除去により、トレンチの肩部を意図的かつ優先的に後退させてトレンチの開口部を広げる効果と、その後退した肩部の角部を十分に丸める効果を、同時に得ることができる。
【０１２１】
すなわち、図１（ｇ）に示されるように、開口部が広げられ、かつ角部が十分に丸められることによって、トレンチ２２内に絶縁膜をプラズマＣＶＤ法等により埋め込む際の埋め込み特性が改善され、ボイドが発生しにくくなる。
【０１２２】
また、トレンチ２２の角部の十分な丸めが行われているため、トレンチ２２の上端部におけるストレス集中、電界集中のおそれも低減される。また、トレンチ２２の角部が丸められていることにより、トレンチ内に埋め込まれる絶縁膜がトレンチの端部で突起状に極端に突出することが防止されて平坦性が確保されることから、後の工程で、その部分に、均一な膜厚の良質のゲート酸化膜を形成可能とするという効果も得られる（後述）。
【０１２３】
また、丸められた角部の近傍は、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）のチャネル領域として使用することができ、これにより、サイズが縮小されたＭＯＳトランジスタのチャネル幅の確保にも貢献する（後述）。
【０１２４】
また、トレンチ２２の肩部から底部に至るにつれて、その膜厚が漸次薄くなるような異方性酸化膜２２を形成した後、その異方性酸化膜を除去することによって、トレンチの底部付近から開口部に向かってなだらかな傾斜をもつトレンチ２２の側壁が形成され、そして、特に、開口部付近において、角部の丸め効果によって開口部が急に広げられる、という効果が得られ、酸化膜等の均質な埋め込み（ＣＶＤ法等による酸化膜等のデポジション）に適した形状のトレンチ２２が得られる。なお、上記異方性酸化膜を除去した後に、高温(900〜1050℃)の水素またはArガス雰囲気中で熱処理を行って、熱処理による角部の丸め処理を併用することもが可能である。
【０１２５】
次に、図１（ｈ）に記載されるように、トレンチ２２の内表面に対して等方性の酸化を行い、膜厚が均一な酸化膜（等方性酸化膜）１２を形成する。
【０１２６】
この等方性酸化膜１２は、図１（ｉ）の工程において、酸化物３２をトレンチ２２内に堆積する際における半導体基板１０へのダメージを防止する働きや、堆積される酸化物３２とトレンチ２２の内壁とのストレスの緩和、スムーズな堆積の促進等に寄与するものである。
【０１２７】
等方性の酸化としては、特に限定されるものではないが、大気圧よりも圧力を減圧しながら半導体基板を加熱した状態で、水素ガスと酸素ガスとを半導体基板上で反応させて酸化膜を形成するイン・シチュ・スチーム・ジェネレーション（In situ steam gneration）酸化を用いることができる。
【０１２８】
イン・シチュ・スチーム・ジェネレーション（In situ
steam generation）酸化とは、低圧の反応室（チャンバ）内に水素と酸素を導入し、加熱した半導体基板の表面において直接酸化反応を起こさせる酸化方法であり、この酸化方法は、通常のドライ酸化より酸化力が大きく、ＯＨラジカルによる結晶面方位に依存しない等方性酸化が可能であり、したがって、トレンチ内部に、制御性がよく、良質かつ膜厚が均一の酸化膜を形成することが可能となる。酸化を行う場合の加熱温度の範囲は、９００℃〜１１００℃である。
【０１２９】
また、等方性の酸化として、プラズマにより励起された酸素によって半導体基板の表面を酸化する、酸素（Ｏ２）プラズマ酸化を用いることもできる。
【０１３０】
Ｏ２プラズマ酸化は、結晶面方位による酸化速度の差がほとんどないことが知られており、また、良質の等方性酸化膜を、加熱することなく形成することができという効果が得られる。
【０１３１】
Ｏ２プラズマ酸化膜は、例えば、マイクロ波プラズマ装置を用いて、形成することができる。例えば、Ｋｒ（クリプトン）を用いた、酸素ラジカルによるシリコン直接酸化法を使用してＯ２プラズマ酸化膜を形成することができる。酸素ラジカルによるシリコン直接酸化法による酸化反応の内容は、以下のとおりである。すなわち、４００℃の温度下で、Ｋｒ(クリプトン)とO２を含む混合ガスを用いて、シリコン基板の表面を酸化する場合の反応は、下記（２）式〜（４）式のとおりである。なお、ラジカルは、不対電子（ならびに、その不対電子をもつ原子）のことであり、ラジカル種の原子は反応性に富む性質をもつ。以下の式では、ラジカル種は、（ラジカル）と記載する。
Ｋｒ＋ｅ → Ｋｒ（ラジカル）＋ｅ                ・・・・・・（２）
Ｋｒ（ラジカル）＋Ｏ２ → Ｋｒ＋２Ｏ（ラジカル）  ・・・・・（３）
Ｓｉ＋２Ｏ（ラジカル） →ＳｉＯ２                 ・・・・・（４）
【０１３２】
次に、図１（ｉ）に示すように、半導体基板１０上およびトレンチ２２内に、プラズマＣＶＤ法により、例えば、ＴＥＯＳ酸化膜３２を８００ｎｍ程度、デポジットする。このとき、トレンチ２２の開口部は広がっており、かつ、側壁はテーパーをもつ形状となっているため、ＴＥＯＳ酸化膜３２の良好な埋め込み（つまり、ボイドのない埋め込み）が実現する。
【０１３３】
ここで、図１（ａ）〜（ｉ）の工程と、図１８（ａ）〜（ｄ）に示される比較例の工程とを比較し、これによって、本発明のトレンチ形成方法の効果を確認する。
【０１３４】
図１８（ａ）〜（ｄ）は、図１（ａ）〜（ｉ）に示される本発明のトレンチ形成方法の効果を顕在化させるための比較例（異方性酸化膜の形成とその除去の工程を設けない場合にどのような結果となるかを示すための例）における、主要な工程毎のデバイス断面図である。図１８において、図１と同じ部分には同じ参照符号を付してある。
【０１３５】
ここで、図１８（ａ）の工程は、図１（ａ）の工程と同じであり、図１８（ｂ）の工程は、図１（ｄ）の工程と同じである。
【０１３６】
図１８（ｃ）の工程では、図１（ｅ）の状態（異方性酸化によるトレンチ肩部の優先的な後退と角部の丸めを行っていない状態）のトレンチ２２の内表面を等方性酸化し、等方性酸化膜３０を形成している。そして、ＴＥＯＳ酸化膜３２のデポジットを行うと、トレンチ２２の開口部が広げられておらず、かつ、トレンチの肩部が丸められていないために、図１８（ｄ）に示すように、ＴＥＯＳ酸化膜３２の良好な埋め込みができない。この結果、図１８（ｄ）では、トレンチ２２内部において、ボイド３００が発生している。例えば、ボイド３００に導電性の異物が入り込み、そのボイド３００がトレンチ２２の開口部付近に存在すると、異なる配線同士がショートする危険性が高まる。また、トレンチ２２への酸化物の埋め込み特性が低下すると、トレンチ肩部におけるリーク電流が発生し易くなるという不都合も生じる。
【０１３７】
これに対し、図１（ａ）〜（ｉ）の工程を経て形成されるトレンチ２２は、トレンチ２２の内部への酸化物の埋め込み特性に優れ、また、トレンチ肩部においても、その酸化物の平坦性が確保されているため、図１１の比較例に見られるような不都合が生じない。
【０１３８】
このように、本発明のトレンチ形成方法によれば、トレンチの微細化と、絶縁膜の埋め込み特性の改善による異物発生の抑制、肩部丸めによる電界集中、ストレスの抑制、トレンチ端部の突出による導体層への悪影響の低減等、とを両立させることが可能であり、したがって、微細かつ高品質の半導体装置の製造が可能となる。
【０１３９】
以上説明した、図１（ａ）〜図１（ｉ）に示されるトレンチ形成の手順をまとめると、図４に示すようになる。
【０１４０】
図４は、図１に示されるトレンチ形成のための主要な手順を示す工程フロー図である。
【０１４１】
図４に示されるように、まず、半導体ウエハ（半導体基板１０）が用意され（工程Ｓ１）、
第１酸化によってシリコン基板１０の表面に熱酸化膜１２が形成され（工程Ｓ２：第１回目の酸化）、続いて、シリコン窒化膜がデポジットされる（工程Ｓ３）。そして、フォトレジスト膜１６の形成と加工が行われる（工程Ｓ４）。
【０１４２】
次に、窒化膜１４のドライエッチングによるパターニングが行われ、続いて、熱酸化膜１２のパターニングが行われる（工程Ｓ５）。そして、フォトレジスト１６が除去される（工程Ｓ６）。
【０１４３】
次に、ＴＥＯＳ酸化膜１８のデポジットと、ＲＩＥによる加工が行われてサイドウオールが形成され（工程Ｓ７）、窒素アニールが行われる（工程Ｓ８）。
【０１４４】
続いて、シリコン基板１０をドライエッチングし、トレンチ２２を形成する（工程Ｓ９）。次に、ＴＥＯＳ酸化膜（サイドウオール）２０を除去し（工程Ｓ１０：第１回目の酸化膜除去）、続いて、異方性をもつ酸化（ＤＣＥを用いた酸化等）を用いて異方性酸化膜（異方性をもつ犠牲酸化膜）２６を形成する（工程Ｓ１１：第２回目の酸化膜形成）。このとき、肩部の膜厚が厚く、底部に向かって漸次、膜厚が減少するような局所的に膜厚が異なる異方性酸化膜を形成するのが望ましい。そして、その異方性酸化膜２６を除去する（工程Ｓ１２：第２回目の酸化膜除去）。これによって、トレンチの肩部が後退し、また、角部が丸められる。また、肩部の膜厚が厚く、底部に向かって漸次、膜厚が減少するような局所的に膜厚が異なる異方性酸化膜を除去した場合には、トレンチの側壁は順テーパー形状となる。トレンチの側壁を順テーパー加工することは、トレンチ内への酸化物の埋め込み特性を向上させる点で有効である。したがって、トレンチの順テーパー加工を実施するのが望ましい。
【０１４５】
続いて、トレンチ２２内に、等方性の酸化（イン・シチュ・スチーム・ジェネレーション酸化等）を行い、膜厚が均一で制御性のよい良質な膜を形成する（工程Ｓ１３：第３酸化）。
【０１４６】
そして、プラズマＣＶＤ法により、ＴＥＯＳ膜３２等をシリコン基板１０上ならびにトレンチ２２内にデポジットする（工程Ｓ１４）。
【０１４７】
次に、図２を用いて、図１の工程（ｉ）以降の半導体装置の製造の手順を説明する。ここでは、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）を製造する場合について説明する。
【０１４８】
図２（ａ）〜（ｆ）は、図１（ｉ）の工程以降の半導体装置の製造の手順を説明するための、主要な工程毎のデバイス断面図であり、（ｇ）は、比較例のデバイス断面図である。
【０１４９】
図２（ａ）では、図１（ｉ）の工程にてシリコン基板１０上およびトレンチ２２内にデポジットされたＴＥＯＳ酸化膜３２を、シリコン窒化膜１４の表面が露出するまで、化学機械的研磨法（ＣＭＰ）によって研磨する。以下、研磨後のＴＥＯＳ酸化膜には、参照符号３４を付す。
【０１５０】
次に、図２（ｂ）に示すように、シリコン窒化膜１４を除去し、続いて、ウエットエッチングを行い、シリコン基板１０の表面のシリコン酸化膜１２ならびにトレンチ内のＴＥＯＳ酸化膜３４の上部を除去する。このとき、図示されるように、トレンチ２２内に埋め込まれるＴＥＯＳ膜（埋め込み酸化物）３４の上面の位置が、トレンチ２２の表面（開口部の位置）よりも下になるようにする。
【０１５１】
図２（ｂ）では、トレンチ２２内に埋め込まれる埋め込み酸化物（ＴＥＯＳ膜）３４の上面の位置が、トレンチ２２の開口部の位置よりも距離“Ｓ”だけ下に位置している。すなわち、埋め込み酸化物（ＴＥＯＳ膜）３４を、トレンチ２２の開口部よりも低くなるように形成する。このようにするのは、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能とするためである（後述）。
【０１５２】
次に、図２（ｃ）に示すように、半導体基板１０の表面にイオン打ち込み用のマスク部材３６を形成する。
【０１５３】
次に、図２（ｄ）に示すように、リン（Ｐ）、ボロン（Ｂ）のイオン打ち込みを行い、熱処理によるアニールを行ってＮウエル３８とＰウエル４０を形成する。
【０１５４】
次に、図２（ｅ）に示すように、マスク部材３６を除去した後に、ゲート絶縁膜３７を形成する。
【０１５５】
次に、図２（ｆ）に示すように、ゲート電極層４２を敷設する。ゲート電極層４２としては、例えば、リンがドープされたポリシリコン電極（Ｐ
Ｄｏｐｅｄ Ｐｏｌｙ−Sｉ：Ｄ−Ｐｏｌｙ）を使用する。更に、WSiやCoSiなどのシリサイドを積層しても良い。ここで注目するべきことは、トレンチ２２内において、ＴＥＯＳ酸化膜３４が低く埋め込まれているため、ゲート電極層４２は、トレンチ２２上でやや落ち込んだ態様となることである。
【０１５６】
これにより、図２（ｇ）に示すように、ゲート電極層４２に電圧が印加されると、トレンチ２２の丸められた肩部の近傍の半導体基板１０の表面にもチャネルＣＨ（図中、点線で示される）が誘起される。つまり、トレンチ２２の丸められたコーナー部に沿ってチャネルの形成を可能とすることにより、ＭＯＳトランジスタのゲート幅（Ｗ）が広がり、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）が大きくなり、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することが可能となる。
【０１５７】
つまり、本発明の半導体装置の製造方法によれば、ポイドフリーのＳＴＩ埋め込みと、チャネルコンダクタンス（Ｗ／Ｌ）の増大によるＭＯＳトランジスタの必要な電流駆動能力の担保を、デバイスの微細化に逆らうことなく達成できる。この点については、後に、図７を用いて更に詳しく説明する。
【０１５８】
図２（ｈ）は、図１８に示される比較例のプロセスの工程（ｄ）に続けて、デポジットされたＴＥＯＳ酸化膜のトレンチ内への埋め込み処理（従来どおり）を行い、ゲート酸化膜３７とゲート電極層４２を形成した場合のデバイスの断面図を示している。
【０１５９】
図２（ｈ）では、トレンチ内へのＴＥＯＳ酸化膜３４の埋め込み特性が悪化して、ボイドＶ１，Ｖ２が発生しており、そのボイドＶ１，Ｖ２の位置に対応して、ゲート電極層４２の中央部も少し落ち込んでいる。トレンチ２２の肩部をＭＯＳトランジスタのチャネル領域（ＣＨ）として有効に活用ができないため、チャネル幅Ｗを拡大することができない。
【０１６０】
このように、本発明の半導体装置の製造方法によれば、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成の担保が可能であり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能となり、ＭＯＳトランジスタのゲート幅（Ｗ）を広げて、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）を増大させ、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能となる。
【０１６１】
以上説明した、図２（ａ）〜図２（ｇ）に示される半導体装置の製造の手順をまとめると、図５に示すようになる。
【０１６２】
図５は、図２に示される半導体装置の製造のための主要な手順を示す工程フロー図である。
【０１６３】
まず、デポジットされたＴＥＯＳ膜３２（図１（ｉ））のＣＭＰによる平坦化を行い、シリコン窒化膜１４を除去し、続いて、埋め込まれたＴＥＯＳ酸化膜３４のウエットエッチング（エッチバック）を行い、この工程において、オーバーエッチングを意図的に行い、埋め込み酸化膜３４の表面の位置が、トレンチ２２の開口部の位置よりも低くなるようにする（工程Ｓ１５）。
【０１６４】
続いて、マスク部材３６を形成し（工程Ｓ１６）、次に、イオン打ち込みによって、Ｎウエル３８およびＰウエル４０を形成する（工程Ｓ１７）、そして、ゲート酸化膜３６を形成し（工程Ｓ１８）、ゲート電極層（WSi/Ｄ−Ｐｏｌｙ）を形成する（工程Ｓ１９）。
【０１６５】
そして、ＭＯＳトランジスタのソース・ドレインの形成を行う（工程Ｓ２０）。これにより、トレンチの上端部（肩部）の丸められた部分（曲率をもつ部分）に沿ってチャネルが形成される態様のＭＯＳトランジスタが形成される。
（第２の実施形態）
【０１６６】
本実施形態では、トレンチ内に、等方性酸化膜（ＳｉＯ２）と窒化シリコン膜（ＳｉＮ）を形成する例について説明する。
【０１６７】
本実施形態の特徴は、トレンチ内に、等方性酸化膜を形成した後、その酸化膜の表面に薄い窒化シリコン膜３１を形成し、その後、トレンチの埋め込みを実施する点である。
【０１６８】
この窒化シリコン膜は、後の工程で熱処理がなされた際に、埋め込まれた酸化膜（ＴＥＯＳ酸化膜）からトレンチ表面の酸化膜に酸素が供給されて、その酸化膜が成長（膨張）してしまうという事態が生じるのを阻止する働きをする。
【０１６９】
トレンチ表面の酸化膜が若干でも膨張すると、トレンチ幅の増大につながり、また、シリコン基板と酸化膜との間の応力（ストレス）が増大して界面準位が増え、リーク電流が増大する懸念が生じる。そこで、埋め込み酸化膜（ＴＥＯＳ酸化膜）とトレンチの内表面の酸化膜との間に窒化膜のバッファを設けて、酸素の移動を遮断するものである。また、その窒化膜は、トレンチ内に酸化膜（ＴＥＯＳ酸化膜）を埋め込むときに、シリコン基板表面にダメージが加わるのを防止する役目も果たす。
【０１７０】
以下、具体的に説明する。
【０１７１】
図３（ａ）〜（ｈ）は各々、本発明の半導体装置の製造方法の他の例（トレンチ内に等方性酸化膜とシリコン窒化膜を形成する例）を説明するための、主要な工程毎のデバイス断面図である。図３において、図１と共通する部分には、同じ参照符号を付してある。
【０１７２】
図３（ａ）に示すように、トレンチ２２内に異方性酸化膜２６を形成する。
【０１７３】
次に、図３（ｂ）に示すように、異方性酸化膜２６を除去する。これによって、トレンチの肩部を大きく後退させ、同時に、肩部を丸める。
【０１７４】
次に、図３（ｃ）に示すように、等方性酸化（例えば、Ｏ２プラズマ酸化）を実施し、トレンチ２２の内表面に良質の等方性酸化膜３０を形成する。
【０１７５】
以上の工程は、図１（ｆ）〜（ｈ）の工程と同じである。次に、図３（ｄ）に、例えば、１０ｎｍ程度の薄いシリコン窒化膜（ＳｉＮあるいはＳｉＯＮ）を形成する。
【０１７６】
次に、図３（ｅ）に示すように、トレンチ２２内に、ＴＥＯＳ酸化膜３４を埋め込む。すなわち、トレンチ２２内を埋め込む形態でＴＥＯＳ酸化膜を形成し、ＣＭＰにより平坦化し、シリコン窒化膜１４を除去し、続いて、酸化膜のウエットエッチを行う。これにより、図３（ｅ）に示すような、埋め込み酸化膜３４を得ることができる。前掲の実施形態と同じように、埋め込み酸化膜３４の表面は、トレンチの表面から距離Ｓだけ低い位置にある。
【０１７７】
次に、図３（ｆ）に示すように、半導体基板上にイオン打ち込み用のマスク３６を形成した後、イオン打ち込みを実施し、熱処理を行ってＰウエルおよびＮウエルを形成する。この工程における熱処理により、埋め込み酸化膜３４からトレンチ表面の等方性酸化膜３０へ酸素が移動しようとするが、バッファ層としてのシリコン窒化膜３１が形成されていることから、そのような酸素の移動は阻止される。これにより、等方性酸化膜３０が不要に成長（膨張）するのが防止される。
【０１７８】
トレンチ表面の酸化膜が若干でも膨張すると、トレンチ幅の増大につながり、また、シリコン基板と酸化膜との間の応力（ストレス）が増大して界面準位が増え、リーク電流が増大する懸念が生じるが、本実施形態では、そのような不都合が生じる心配がない。また、その窒化膜は、トレンチ内に酸化膜（ＴＥＯＳ酸化膜）を埋め込むときに、シリコン基板表面にダメージが加わるのを防止する役目も果たすため、本実施形態では、ダメージを防止する能力が、前掲の実施形態よりも強化されていることになる。
【０１７９】
続いて、イオン打ち込み用マスク３６を除去した後、ゲート酸化を行ってゲート絶縁膜３７を形成し、さらに、ゲート電極層４２を形成する（図３（ｇ））。そして、ソース・ドレイン層を形成する（不図示）。
【０１８０】
そして、ゲート電極層４２に電圧を印加すると、図３（ｈ）に示すように、トレンチの丸められた肩部の部分にもチャネルが誘起され、これによって、ＭＯＳトランジスタの電流能力の低下が防止される。
（第３の実施形態）
【０１８１】
本実施形態では、図６〜図１０を用いて、本発明のトレンチ形成方法および半導体装置の製造方法を用いて製造される半導体装置の構造の特徴点（ＭＯＳトランジスタのチャネルコンダクタンスを増大することができる点）、ならびに、半導体装置の具体例について説明する。
【０１８２】
図６は、本発明のトレンチ形成方法および半導体装置の製造方法を用いて製造される絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）が集積された半導体装置の要部の平面図である。なお、図６において、前掲の図面と同じ部分には同じ参照符号を付している。
【０１８３】
図６において、トレンチに埋め込まれた酸化膜３４（ＳＴＩ）によって周囲を囲まれた領域には、２個のｎ型ＭＯＳトランジスタが形成されている。図中、参照符号５０ａ，５０ｂ，５０ｃはｎ＋型拡散領域（ソース／ドレインとなる領域）を示し、参照符号４２ａ，４２ｂは、ゲート電極層である。
【０１８４】
図７は、図６に示されるＭＯＳトランジスタのＡ−Ａ線近傍の斜視断面図（図６の点線で囲まれた領域Ｘ付近におけるチャネルの形状を示す図を含む）である。
【０１８５】
図２（ｆ）の工程にて説明したように、本発明の半導体装置では、トレンチの肩部（優先的に後退させられ、かつ十分に丸められた肩部）の近傍もＭＯＳトランジスタのチャネル（ＣＨ）として使用し、これによって、チャネル幅（Ｗ）の拡大が図られている。
【０１８６】
ただし、図２（ｆ）の図面では、トレンチの部分しか描かれていない。そこで、図７においては、主としてＭＯＳトランジスタの構造を記載し、トレンチ（ＳＴＩ）の近傍において、ＭＯＳトランジスタのチャネルがどのような形状となっているかを、より具体的に明確に示した。
【０１８７】
図７（および図６）において、“Ｌ１”は、ＭＯＳトランジスタのチャネル長である。また、“Ｗ１”は、従来の製造方法により製造されたＭＯＳトランジスタのゲート幅であり、“Ｗ２は”、本発明の製造方法により製造されたＭＯＳトランジスタのゲート長である。
【０１８８】
図７の左側には、図６の点線で囲まれた領域Ｘ付近におけるＭＯＳトランジスタのチャネル（ＣＨ）の、チャネル幅（Ｗ）の方向の形状が示されている。
【０１８９】
この図から明らかなように、従来のＭＯＳトランジスタではチャネル幅がＷ１である。一方、本発明のＭＯＳトランジスタでは、トレンチ（ＳＴＩ）の丸められた肩部の近傍もチャネル（ＣＨ）として使用されるために、チャネル幅はＷ２に拡大されている。
【０１９０】
ＭＯＳトランジスタの微細化の進展に伴い、１個のＭＯＳトランジスタの電流駆動能力が低下する傾向にある。本発明のＭＯＳトランジスタでは、デバイスの微細化を行いつつ、チャネルコンダクタンス（Ｗ／Ｌ）を増大させて、ＭＯＳトランジスタの電流能力の低下に歯止めをかけることができる。
【０１９１】
図８は、図６のＭＯＳトランジスタのＢ−Ｂ線に沿う断面図である。図８において、前掲の図面と共通する部分には同じ参照符号を付してある。
【０１９２】
図示されるように、Ｐ型半導体基板１０上にＮウエル３８およびＰウエル４０が形成されている。Ｐウエル４０には、シャロートレンチアイソレーション（ＳＴＩ）領域が形成されている。そのＳＴＩ領域に囲まれた領域において、２つのnチャネルＭＯＳトランジスタが形成されている。
【０１９３】
図中、参照符号５０ａ，５０ｂ，５０ｃはn＋拡散領域であり、参照符号３６ａ，３６ｂはゲート酸化膜であり、参照符号４２ａ，４２ｂはゲート電極層である。
【０１９４】
半導体基板１０において、ＭＯＳトランジスタの他にキャパシタや、ワード線やデータ線となる配線層を形成すれば、図９に示すようなＤＲＡＭを構成することができる。
【０１９５】
図９は、ＤＲＡＭの基本構成を示す回路図である。
【０１９６】
ＤＲＡＭのメモリセルは、ＭＯＳトランジスタＭ１（Ｍ２）とキャパシタＣ１（Ｃ２）により構成される。図中、Ｗ１はワード線であり、Ｄ１，Ｄ２はデータ線である。また、参照符号１００はアドレス回路を構成する行デコーダであり、参照符号１１０は、センス回路を構成する列デコーダである。
【０１９７】
本発明の半導体装置の製造方法により製造されるＭＯＳトランジスタは、電流能力の低下が補償されており、また、微細なトレンチを形成することができ、トレンチ内の酸化物の埋め込み特性もよく、したがって、高集積、高性能かつ高信頼度のＤＲＡＭを得ることができる。
【０１９８】
本発明は、ＤＲＡＭの他、ＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリの製造にも使用することができる。また、ＳＴＩ（シャロートレンチアイソレーション）による素子分離を行うバイポーラトランジスタの製造にも使用可能である。
（第４の実施形態）
【０１９９】
図１０は、本発明の半導体装置の製造方法を利用して形成されるＳＲＡＭの要部を示す回路図である。
【０２００】
ＳＲＡＭのメモリセルは、高抵抗負荷Ｒ１，Ｒ２と、トランスファーゲートを構成するＭＯＳトランジスタＭ５，Ｍ６と、フリップフロップを構成するＭＯＳトランジスタＭ５，Ｍ６と、によって構成される。
【０２０１】
図中、Ｗ３はワード線であり、Ｄ３，Ｄ４はデータ線である。また、参照符号１２０はアドレス回路を構成する行デコーダであり、参照符号１３０は、センス回路を構成する列デコーダである。
【０２０２】
本発明の半導体装置の製造方法により製造されるＭＯＳトランジスタは、電流能力の低下が補償されており、また、微細なトレンチアイソレーションを構成でき、トレンチ内の酸化物の埋め込み特性もよく、したがって、高集積、高性能かつ高信頼度のＳＲＡＭを得ることができる。
【０２０３】
なお、ＳＲＡＭのメモリセルとして、例えば、６個のトランジスタを用いるメモリセルや１０個のトランジスタを用いるメモリセルを採用することができる。
（第５の実施形態）
【０２０４】
図１１は、本発明の半導体装置の製造方法を利用して形成されるフラッシュメモリの要部を示す回路図である。
【０２０５】
フラッシュメモリのメモリセルは、フローティングゲートおよび制御ゲートの２つのゲートをもつＭＯＳトランジスタ（Ｍ１０〜Ｍ４０等）によって構成される。
【０２０６】
図中、Ｗ５，Ｗ６はワード線であり、Ｄ５，Ｄ６はデータ線である。また、参照符号３０３はアドレスバッファであり、参照符号３０２、３０４は各々、行デコーダと列デコーダである。また、参照符号３０６、３０８、３１０は各々、列ゲート、出力バッファならびに消去回路である。
【０２０７】
本発明の半導体装置の製造方法により製造されるＭＯＳトランジスタは、電流能力の低下が補償されており、微細なトレンチを形成することができ、また、微細なトレンチ内の酸化物の埋め込み特性もよく、したがって、高集積、高性能かつ高信頼度のフラッシュメモリを得ることができる。
（第６実施形態）
【０２０８】
図１２は、本発明の半導体装置の製造方法によって製造されるＭＯＳトランジスタを用いて構成される入力保護回路の回路図である。
【０２０９】
図中、参照符号３３０は入力パッドであり、Ｒ３，Ｒ４は抵抗であり、また、Ｍ２０，Ｍ２１は、過大な電圧が入力パッド３３０に印加されたときに、サージ電流をグランドに流す働きをするＭＯＳトランジスタ（本発明の半導体装置の製造方法によって製造されたＭＯＳトランジスタ）を用いたダイオードである。
【０２１０】
本発明の半導体装置の製造方法によって製造されるＭＯＳトランジスタは、電流能力の低下が補償されており、大きなサージ電流を瞬時にグランドに流すことができるため、入力保護回路を形成するために使用することができる。
（第７の実施形態）
【０２１１】
図１３は、本発明のトレンチ形成方法により形成されるトレンチを用いた、トレンチゲートをもつ縦型パワーＭＯＳトランジスタ（単体トランジスタ）の構成を示すデバイスの断面図である。
【０２１２】
トレンチゲートをもつ縦型パワーＭＯＳトランジスタは、以下のような工程を経て製造される。
【０２１３】
すなわち、Ｎ型の基板１上にＮ型のエピタキシャル層２を形成し、エピタキシャル層２の上にＰ型のベース３を形成し、Ｐ型のベース３の表面にソース層（Ｎ型層）４を形成する。
【０２１４】
次に、ソース層４の中央部を貫くようにトレンチを形成し、先に説明した異方性の犠牲酸化膜の形成、除去によってトレンチの肩部を大きく後退させ、また、肩部の丸めを行う。
【０２１５】
そして、トレンチ内部を等方性酸化して、トレンチの内表面にゲート酸化膜５を形成し、続いて、ゲート電極となる金属材料（アルミニュウム等）６をトレンチ内部に埋め込む。そして、ソース電極８ならびにドレイン電極７を形成する。
【０２１６】
トレンチ内に、ゲート電極となる金属材料（アルミニュウム等）６を埋め込む際、トレンチの肩部が後退して入口が広がっているため、良好な埋め込み特性が実現される。また、トレンチの肩部（角部）が十分に丸められているため、良質のゲート絶縁膜５を安定して形成することができ、また、ソース層４における電界の集中も緩和される。
（第８の実施形態）
【０２１７】
以上の説明では、トレンチをアイソレーションとして使用する場合を例にとって説明したが、本発明はこれに限定されるわけではなく、例えば、トレンチを利用してキャパシタを形成する場合（トレンチキャパシタの形成）にも、本発明のトレンチ形成技術を使用可能である。
【０２１８】
図１４は、本発明のトレンチ形成方法を用いて形成されたトレンチキャパシタを有する、ＭＯＳデバイスの断面図である。
【０２１９】
図１４のＭＯＳデバイスは、ＭＯＳＦＥＴとトレンチ容量（ＭＯＳ容量）とで構成されるＤＲＡＭセルである。図中、参照符号４００は、Ｐ型半導体基板であり、４０１は、Ｎ型領域であり、４０２は層間絶縁膜であり、４０３はＭＯＳＦＥＴのゲート（ワード線）であり、参照符号４０４は接続フラグであり、参照符号４０５はビット線である。
【０２２０】
また、ＭＯＳＦＥＴに連接して、本発明のトレンチ形成方法によって形成されたトレンチ（異方性犠牲酸化膜の除去によって入口が広げられ、かつ角部が丸められたトレンチ）が形成されている。このトレンチの内表面は、容量膜４０７（ポリシリコン膜や等方性酸化膜）で覆われている。そして、トレンチ内には、容量プレート（金属電極層）４０８が充填されている。また、トレンチの外側には、Ｎ型のカソード領域（カソード）４０６が設けられている。
【０２２１】
カソード４０６、容量膜４０７および容量プレート４０８により、ＤＲＡＭのメモリセルの構成要素であるトレンチ容量が形成される。
【０２２２】
図１４のトレンチは、異方性犠牲酸化膜の除去によって入口が広げられ、かつ角部が丸められており、その内表面の表面積が大きいため、電荷容量の大きなキャパシタを無理なく形成することができる。
（第９の実施形態）
【０２２３】
本発明は、シリコンの微細加工により得られるＭＥＭＳ素子の製造にも使用することができる。
【０２２４】
図１５は、ＭＥＭＳ素子の要部の構造を示す断面図である。図１５に示されるＭＥＭＳ素子２００は、ＳＯＩ（Silicon On Insulator）技術を使用して形成される３次元構造の電子デバイスである。
【０２２５】
図１５において、参照符号２１０は下地のシリコン基板であり、参照符号２２０は、絶縁膜であり、参照符号２３０は、絶縁膜２２０上に形成されたシリコンアイランドであり、参照符号２４０は、シリコンアイランドを空気分離するためのトレンチである。
【０２２６】
図１５では、トレンチ２４０を形成する際に、図１に示した本発明のトレンチ形成方法を使用し、トレンチの肩部の丸め処理を行っている。
【０２２７】
図１５に記載されるトレンチキャパシタは、順テーパー形状をもち、かつ肩部が丸められており、トレンチ内部の表面積が、通常のトレンチよりも大きい。したがって、容量の大きなトレンチキャパシタを形成することができる。
【０２２８】
また、トレンチ内部への絶縁物（酸化膜）の埋め込み特性も良好なため、良質なトレンチキャパシタを形成することができる。
（第１０の実施形態）
【０２２９】
上記の説明では、トレンチ（溝）を形成するという観点から説明したが、トレンチを形成するということは、すなわち、半導体基板を選択的に加工するということであるから、本発明のトレンチ形成方法は、必然的に、半導体基板の加工方法としても利用可能である。
【０２３０】
すなわち、本発明のトレンチ形成方法によって半導体基板を加工し、この結果として、角部が丸められた立体構造を形成することができる。
【０２３１】
図１６（ａ），（ｂ）は、本発明のトレンチ形成方法によって半導体基板を加工し、角部が丸められた立体構造を得る場合の主要な製造工程毎のデバイスの断面図である。
【０２３２】
図１６（ａ）に示される工程では、シリコン半導体基板（異方性酸化膜を形成可能な化合物半導体基板であってもよい）２６２を用意し、このシリコン半導体基板２６２の一部（２６１ａ，２６１ｂ）を選択的に除去し、これによって、略垂直な側面をもつ柱状突起２６２を形成する。
【０２３３】
次に、この柱状突起２６２の側面（肩部を含む）に異方性の犠牲酸化膜を形成し、これを除去して、柱状突起２６２の肩部を丸める。また、この柱状突起２６２の側面に、緩やかな傾斜をもたせることもできる。このようにして、図１６（ｂ）に示されるような、角部が丸められた、微細な半導体の立体構造を得ることができる。
（第１１の実施形態）
【０２３４】
本実施形態では、第９の実施形態で説明した半導体加工技術を利用して、いわゆる３次元トランジスタを形成する場合について説明する。
【０２３５】
図１７は、図１６に示される半導体加工技術を利用して形成される、３次元トランジスタ（トライゲート・トランジスタ）の構造を示す斜視図である。
【０２３６】
図示されるように、３次元トランジスタは、半導体基板５００上に、ソース（Ｓ）５０１およびドレイン（Ｄ）５０２をもつ第１の立体構造と、この第１の立体構造と直交する、ゲート（Ｇ）として機能する第２の立体構造５０３と、を備えている。
【０２３７】
第１の立体構造は、主面（Ｂ）と、この主面（Ｂ）に垂直な側面（Ａ，Ｃ）とを有している。この３次元トランジスタでは、その主面（Ｂ）および側面（Ａ，Ｃ）の３つの面の各々にチャネルが形成されるという特徴をもつ。すなわち、一つのトランジスタ中で、第１の構造体の異なる３つの面に３つのチャネルを形成することにより、従来の同サイズのプレーナトランジスタよりも大きな電流能力を確保することを可能としている。
【０２３８】
図中、点線で囲まれて示されるＧ１，Ｇ２，Ｇ３は各々、第１ゲート、第２ゲートおよび第３ゲートである。これらの３つのゲート（Ｇ１〜Ｇ３）によって、第１の構造体の異なる面（Ａ〜Ｃ）の各々にチャネルを形成する。
【０２３９】
第１の立体構造体（５０１，５０２）および第２の立体構造体（５０３）の角部は、電界集中を避けるため、あるいは、良好な表面保護膜の形成を可能とするために、丸め処理を行うことが望ましい。
【０２４０】
その角部の丸めは、第９の実施形態で説明した本発明の半導体加工技術を使用して実施することができる。
【０２４１】
このように、本発明のトレンチ形成技術を利用した半導体加工技術は、三次元トランジスタの製造に使用することができる。
【０２４２】
以上説明したように、本発明によれば、異方性酸化膜（肩部の膜厚がその他の部分の膜厚よりも厚く、局部的に厚さが異なる酸化膜）を犠牲酸化膜として使用し、その異方性酸化膜の除去により、トレンチの肩部を意図的かつ優先的に後退させてトレンチの開口部を広げる効果と、その後退した肩部の角部を十分に丸める効果を、同時に得ることができる。
【０２４３】
異方性酸化膜（犠牲酸化膜）は、例えば、ハロゲン酸化法（例えば、ジクロロエチレン、ＨＣＬ，ＨＢｒ等を用いるハロゲン酸化法）を用いることによって、１回の酸化処理によって効率的に、局部的に厚みが異なる異方性酸化膜を形成することが可能であり、製造プロセスが複雑化することもない。
【０２４４】
また、トレンチの開口部が広げられ、かつ角部が十分に丸められることによって、トレンチ内に絶縁膜をプラズマＣＶＤ法等により埋め込む際の埋め込み特性が改善され、ボイドが発生しにくくなる。
【０２４５】
また、トレンチの角部の十分な丸めが行われているため、トレンチの上端部におけるストレス集中、電界集中のおそれも低減される。
【０２４６】
また、トレンチの角部が丸められていることにより、ボイドが低減され、埋め込み酸化膜の平坦性が向上する。
【０２４７】
また、トレンチ肩部の後退を予め見越して、その後退を補うためのサイドウオールを形成し、このサイドウオールを含むエッチングマスクを用いて半導体基板をエッチングしてトレンチを形成することにより、異方性酸化膜の除去を行う製造プロセスを採用しても、微細なトレンチの形成が可能となる。
【０２４８】
また、異方性酸化膜形成の前にサイドウオールは除去されるため、これにより、トレンチの開口が広がり、トレンチの肩部への酸化種の到達が容易化され、このことは、トレンチの開口部端部における異方性酸化膜の膜厚を厚くすることに貢献する。また、サイドウオールの除去によりトレンチ上部の開口部が広がることは、後の工程における酸化膜等の埋め込みにおける埋め込み特性を改善するのにも役立つ。
【０２４９】
また、トレンチ内に絶縁膜を埋め込む前に、トレンチの内表面に等方性酸化膜（膜厚が全体的に略均一な酸化膜）を形成することにより、絶縁膜をトレンチ内に埋め込む際における半導体基板へのダメージの防止、埋め込まれる絶縁膜とトレンチ内壁とのストレスの緩和、スムーズな埋め込みの促進等の効果を得ることができる。この態様では、トレンチ内表面について、異方性酸化と等方性酸化が行われることになり、この異方性酸化と等方性酸化の併用により、トレンチ内への絶縁膜の埋め込み処理等に伴う不都合を効果的に解消することができる。
【０２５０】
また、トレンチの内表面に等方性酸化膜を形成した後、その等方性酸化膜の上に窒化膜を形成することにより、埋め込み酸化膜からトレンチ表面の等方性酸化膜へ酸素の移動を阻止し、等方性酸化膜が不要に成長（膨張）するのを防止することができる。トレンチ表面の酸化膜が若干でも膨張すると、トレンチ幅の増大につながり、また、シリコン基板と酸化膜との間の応力（ストレス）が増大して界面準位が増え、リーク電流が増大する懸念が生じるが、本実施形態では、そのような不都合が生じる心配がない。また、その窒化膜は、トレンチ内に酸化膜（ＴＥＯＳ酸化膜）を埋め込むときに、シリコン基板表面にダメージが加わるのを防止する役目も果たすため、窒化膜の形成は、シリコンへのダメージを防止する能力の向上にも寄与する。
【０２５１】
また、トレンチ内部に絶縁膜を埋め込む際、その絶縁膜の表面の位置が、トレンチの開口部の位置よりも低くなるようにすることによって、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能となる。すなわち、トレンチの丸められた肩部近傍の半導体基板表面にもチャネルが誘起される構造とし、ＭＯＳトランジスタのゲート幅（Ｗ）を意図的に広げて、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ：Ｌはチャネル長）を大きくし、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することができる。
【０２５２】
本発明によって、トレンチ内への絶縁膜の均質な埋め込み、トレンチ肩部における平坦性の確保、良質なゲート酸化膜の形成の担保が可能であり、また、丸められたトレンチの肩部の近傍もＭＯＳトランジスタのチャネル領域として使用可能であり、ＭＯＳトランジスタのチャネルコンダクタンス（Ｗ／Ｌ）の増大による、微細化によるＭＯＳトランジスタの電流能力の低下を抑制することも可能な、優れた特性をもつ半導体装置を得ることができる。
【０２５３】
本発明によって、超高集積かつ特性不良の少ないＤＲＡＭを製造することができる。また、同様に、本発明によって、優れた特性をもつ、集積度の高いＳＲＡＭ、フラッシュメモリ、不揮発性メモリＬＳＩ（ＰＲＯＭやＥＰＲＯＭ等が集積されたＬＳＩ）あるいは接合型電界効果（ＪＦＥＴ）が集積されたＬＳＩも製造可能となる。また、本発明は、シャロートレンチアイソレーション（ＳＴＩ）を素子分離に使用するバイポーラＩＣの製造にも使用することができる。同様に、本発明は、トレンチキャパシタの製造にも使用することができる。
【０２５４】
また、本発明の半導体装置の製造方法により製造されるトランジスタは、入力保護回路を構成するＭＯＳトランジスタや、単体トランジスタ（例えば、トレンチゲートをもつパワー系トランジスタ）としても有用である。
【０２５５】
また、本発明は、ＭＥＭＳ（微小電気機械システム）素子の製造にも利用することができる。すなわち、ＭＥＭＳ素子の製造においても、微小なトレンチの形成の要請があり、また、そのトレンチの内壁に傾斜をもたせたり、肩部を優先的に後退させて開口部を広げたり、あるいは肩部の角部の丸めを行うといった要請もあると考えられるため、本発明は、ＭＥＭＳ素子の製造にも利用可能である。
【０２５６】
同様に、本発明は、大きな容量をもつトレンチキャパシタの製造にも使用することができる。
【０２５７】
また、本発明のトレンチ形成技術は、半導体基板を加工して、微小かつ角部が丸められた立体構造を形成することに応用することができる。例えば、立体構造の３つの異なる面に電流チャネルを形成することによって、３次元トランジスタの一種であるトライゲート・トランジスタを形成することができる。
【０２５８】
本発明により、１回の処理により、トレンチの肩部（開口上端部）を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させてボイド発生を防止すること、トレンチの肩部が後退しても微細なトレンチの高精度の形成を担保すること、ならびに、トレンチに隣接して形成される絶縁ゲート型電界効果トランジスタの電流能力の増強にも寄与できるようにトレンチを形成すること、が可能となる。
【０２５９】
本発明により、微細なトレンチアイソレーション（素子分離用溝）の形成と、この分離用トレンチに隣接して形成される電界効果トランジスタにおけるチャネル幅の確保と、を両立可能なシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）の形成方法と、そのＳＴＩに絶縁層を埋め込み、その上に絶縁膜を形成し、その絶縁膜上にＳＴＩを横切る導電層を敷設する半導体装置の製造方法を確立することができる。
【０２６０】
本発明により、高集積度かつ高品質のＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、単体トランジスタ、ＭＥＭＳ素子等の半導体装置を効率的に量産できるようになる。また、本発明は、トレンチキャパシタの製造にも利用することができる。
【産業上の利用可能性】
【０２６１】
本発明は、微細なトレンチ形成とトレンチ内への絶縁膜の良好な埋め込みを両立させることができ、また、ＳＴＩに隣接して形成されるＭＯＳトランジスタの、必要なチャネル幅の確保も可能とするという効果を奏し、したがって、高集積度の半導体装置の製造方法として、および、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＭＥＭＳ素子等の微細半導体デバイスとして、また、トレンチキャパシタや半導体基板の立体的加工技術として、有用である。
【図面の簡単な説明】
【０２６２】
【図１】（ａ）〜（ｉ）は各々、本発明のトレンチ形成方法の一例における初期工程からトレンチ内に埋め込むための酸化膜のデポジット工程までを示す、主要な工程毎のデバイス要部の断面図
【図２】（ａ）〜（ｇ）は各々、図１（ｉ）の工程以降の半導体装置の製造方法の一例を説明するための、主要な工程毎のデバイス断面図、（ｈ）は、比較例のデバイス断面図
【図３】（ａ）〜（ｈ）は各々、本発明の半導体装置の製造方法の他の例（トレンチ内に等方性酸化膜とシリコン窒化膜を形成する例）を説明するための、主要な工程毎のデバイス断面図
【図４】図１に示されるトレンチ形成のための主要な手順を示す工程フロー図
【図５】図２に示される半導体装置の製造のための主要な手順を示す工程フロー図
【図６】本発明のトレンチ形成方法および半導体装置の製造方法を用いて製造される絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）が集積された半導体装置の要部の平面図
【図７】図６に示されるＭＯＳトランジスタのＡ−Ａ線近傍の斜視断面図（図６の点線で囲まれた領域Ｘ付近におけるチャネルの形状を示す図を含む）
【図８】図６のＭＯＳトランジスタのＢ−Ｂ線に沿う断面図
【図９】本発明の半導体装置の製造方法を利用して形成されるＤＲＡＭの基本構成を示す回路図
【図１０】本発明の半導体装置の製造方法を利用して形成されるＳＲＡＭの要部を示す回路図
【図１１】本発明の半導体装置の製造方法を利用して形成されるフラッシュメモリの要部を示す回路図
【図１２】本発明の半導体装置の製造方法によって製造されるＭＯＳトランジスタを用いて構成される入力保護回路の回路図
【図１３】本発明のトレンチ形成方法により形成されるトレンチを用いた、トレンチゲートをもつ縦型パワーＭＯＳトランジスタ（単体トランジスタ）の構成を示すデバイスの断面図
【図１４】本発明のトレンチ形成方法を用いて形成されたトレンチキャパシタを有する、ＭＯＳデバイスの断面図
【図１５】ＭＥＭＳ素子の要部の構造を示す断面
【図１６】（ａ），（ｂ）は、本発明のトレンチ形成方法によって半導体基板を加工し、角部が丸められた立体構造を得る場合の主要な製造工程毎のデバイスの断面図
【図１７】図１６に示される半導体加工技術を利用して形成される、３次元トランジスタ（トライゲート・トランジスタ）の構造を示す斜視図
【図１８】（ａ）〜（ｄ）は、図１（ａ）〜（ｉ）に示される本発明のトレンチ形成方法の効果を顕在化させるための比較例（異方性酸化膜の形成とその除去の工程を設けない場合にどのような結果となるかを示すための例）における、主要な工程毎のデバイス断面図
【符号の説明】
【０２６３】
１，２  Ｎ型基板（ドレイン層）
３  Ｐ型ベース
４  ソース層（Ｎ型拡散領域）
５  トレンチ内に形成されたゲート酸化膜
６  ゲート電極
７  ドレイン電極
８  ソース電極
１０  シリコン半導体基板
１２  シリコン酸化膜（熱酸化膜）
１４  シリコン窒化膜（ＳｉＮ）
１６  フォトレジスト（フォトレジストマスク）
１８  酸化膜
２０  サイドウオール（ＴＥＯＳ酸化膜）
２２  トレンチ（シャロートレンチ）
２４  サイドウールの除去によって広げられたトレンチの開口部
２６  異方性酸化膜（例えば、ＤＣＥ酸化によって得られる酸化膜）
３０  等方性酸化膜（例えば、イン・シチュ・スチーム・ジェネレーション法により形成される酸化膜）
３１  シリコン窒化膜（バッファ膜）
３２  シリコン基板上に堆積された酸化膜（ＴＥＯＳ酸化膜）
３４  トレンチ内に埋め込まれた酸化膜（埋め込み酸化膜：ＴＥＯＳ酸化膜）
３６    表面酸化膜
３７（３７ａ，３７ｂ）  ゲート酸化膜（ゲート絶縁膜）
３８  Ｎウエル
４０  Ｐウエル
４２（４２ａ，４２ｂ）  ゲート電極層（ドープトポリシリコン（Ｄ−Ｐｏｌｙ）やタングステンシリサイド（ＷSｉ）、あるいはポリメタル（Ｗ／ＷＮ）など）
５０ａ，５０ｂ，５０ｃ  ソース・ドレイン層となるｎ型拡散層
１００  行デコーダ
１１０  列デコーダ
１２０  行デコーダ
１３０  列デコーダ
２４０  シリコンアイランドを空気分離するためのトレンチ
２００  ＳＯＩ構造のＭＥＭＳ素子
２１０  下地のシリコン基板
２２０  絶縁膜
２３０  上側のシリコン基板
２６０  シリコン基板
２６１ａ，２６１ｂ  シリコン加工により除去される領域
２６２  シリコン加工により形成される柱状突起
２６２  丸め処理後の柱状突起
３００  ボイド
３０２  行デコーダ
３０４  列デコーダ
３０３  アドレスバッファ
３０６  列ゲート
３０８  出力バッファ
３１０  消去回路
３３０  入力パッド
４００  Ｐ型基板
４０１  Ｎ型領域
４０２  層間絶縁膜
４０３  ゲート電極
４０４  接続プラグ
４０５  ビット線
４０６  カソード電極
４０７  容量膜
４０８  容量プレート
５００  ３次元トランジスタが形成される基板
５０１，５０２  第１の立体的構造体の構成要素（ソースとドレイン）
５０３  ゲートとなる第２の立体的構造体
Ｍ１〜Ｍ４０  ＭＯＳトランジスタ
ＤＲＡＭセルを構成するＭＯＳトランジスタ
Ｃ１，Ｃ２  ＤＲＡＭセルを構成するキャパシタ
ＣＨ  チャネル領域
Ｖ１，Ｖ２  ボイド
Ｗ１〜Ｗ６  ワード線
Ｄ１〜Ｄ６  データ線
Ｒ１〜Ｒ４  抵抗
Ｇ１，Ｇ２，Ｇ３  第１、第２、第３のゲート
【図１】
2007035823.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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