(57)【要約】【課題】サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供する。【解決手段】半導体基板１に形成された各トランジスタセルＴＣのゲート電極に接続するゲート配線が、第１層間絶縁膜Ｚ１を介して、各トランジスタセルＴＣを覆う２次元的に連結した面状のゲート配線層ＧＨとして形成され、各トランジスタセルＴＣのドレインに接続するドレイン配線が、第２層間絶縁膜Ｚ２を介して、ゲート配線層ＧＨに対向する２次元的に連結した面状のドレイン配線層ＤＨとして形成されてなる半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された各トランジスタセルのゲート電極に接続するゲート配線が、第１層間絶縁膜を介して、前記各トランジスタセルを覆う２次元的に連結した面状のゲート配線層として形成され、
前記各トランジスタセルのドレインに接続するドレイン配線が、第２層間絶縁膜を介して、前記ゲート配線層に対向する２次元的に連結した面状のドレイン配線層として形成されてなることを特徴とする半導体装置。
【請求項２】
前記各トランジスタセルが、半導体基板にメッシュ状に形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各トランジスタセルが、半導体基板にストライプ状に形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２層間絶縁膜が、酸化シリコン膜からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２層間絶縁膜が、窒化シリコン膜からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記第２層間絶縁膜が、窒化シリコン膜と酸化シリコン膜の積層膜からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板に形成された各トランジスタセルのゲート電極が、
前記各トランジスタセルを覆う２次元的に連結した面状のゲート電極層として形成され、
前記各トランジスタセルのドレインに接続するドレイン配線が、層間絶縁膜を介して、前記ゲート電極層に対向する２次元的に連結した面状のドレイン配線層として形成されてなることを特徴とする半導体装置。
【請求項８】
前記各トランジスタセルが、半導体基板にメッシュ状に形成されてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記各トランジスタセルが、半導体基板にストライプ状に形成されてなることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ゲート電極層が、ポリシリコンからなることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ポリシリコンからなるゲート電極層上に、金属層もしくは珪化物層が積層形成されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記層間絶縁膜が、酸化シリコン膜からなることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記層間絶縁膜が、窒化シリコン膜からなることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記層間絶縁膜が、窒化シリコン膜と酸化シリコン膜の積層膜からなることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にトランジスタセルが形成されてなる半導体装置に関するもので、特に、ＥＳＤ（Electro Static Discharge）等のサージに対して高い耐性を有する半導体装置に関する。
【背景技術】
【０００２】
半導体基板にトランジスタセルが形成されてなる半導体装置が、例えば、特開２００５−３４７４８３号公報（特許文献１）に開示されている。
【０００３】
図５（ａ）は、特許文献１に開示された横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）からなる半導体装置９０の平面構造を模式的に示す図である。図５（ｂ）は、図５（ａ）に示す半導体装置９０のセルレイアウトを示す図である。
【０００４】
図５（ｂ）に示すように、半導体装置９０は半導体基板にトランジスタセルが形成されてなる半導体装置で、素子領域ＥＡが格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが割り当てられている。半導体装置９０は、半導体基板中の素子領域ＥＡに交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。尚、半導体装置９０では、素子領域ＥＡの内側に、ソース拡散層およびドレイン拡散層のいずれも形成されない領域ＣＡを、ゲート電極層とゲート配線とのコンタクト領域として設けている。
【０００５】
図６（ａ）,（ｂ）と図７（ａ）,（ｂ）は、半導体装置９０を構成する各レイヤー（層）の平面構造を模式的に示す図であり、図５（ａ）中に２点鎖線で示す領域Ａ１を拡大して示した図である。
【０００６】
図６（ａ）は、先の図５（ｂ）に示したレイアウトの素子領域ＥＡが形成される半導体基板のレイヤー（層）を拡大して示すもので、図中の符号ＣＴｄ１とＣＴｓ１は、それぞれソースセルＳＣとドレインセルＤＣへのコンタクト領域を示している。
【０００７】
図６（ｂ）は、図６（ａ）のレイヤー（層）の上に積層される多結晶シリコンからなるレイヤー（層）で、ゲート電極層ＰＧを示している。すなわち、図６（ａ）のレイヤー（層）上には、上記ソースセルＳＣおよびドレインセルＤＣにそれぞれ形成されたソース拡散層とドレイン拡散層との間にそれぞれチャネルが形成されるとともに、それらチャネルの上に、ゲート絶縁層を介して、図６（ｂ）のゲート電極層ＰＧが形成されて、各々ゲートを構成している。
【０００８】
図６（ｂ）に示すゲート電極層ＰＧには、例えばフォトリソグラフィにより、開口部ＯＰｓおよびＯＰｄがパターン形成されている。さらに、当該ゲート電極層ＰＧにおいて、上記素子領域ＥＡの内側に設けられたコンタクト領域ＣＡに相当する部位には、上層のゲート配線とのコンタクトＣＴｇを形成するための領域が確保されている。
【０００９】
図７（ａ）は、図６（ｂ）のレイヤー（層）の上に積層される例えばアルミニウムからなるレイヤー（層）で、交互に並設されたストライプ形状の第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１と、素子領域ＥＡの外周およびコンタクト領域ＣＡに相当する部位上に配置されたゲート配線ＥＧからなる。
【００１０】
交互に並設されたストライプ形状の第１のソース配線ＥＳ１と第１のドレイン配線ＥＤ１は、図６（ａ）のソースセルＳＣおよびドレインセルＤＣにそれぞれ形成されたソース拡散層およびドレイン拡散層の上に位置し、それら２種の拡散層について、それぞれ素子領域ＥＡ内に斜めに並ぶ同種の拡散層を電気的に並列接続している。
【００１１】
第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１は、それぞれ図６（ｂ）のゲート電極層ＰＧに形成された開口部ＯＰｓおよびＯＰｄを通じて上記ソース拡散層およびドレイン拡散層とのコンタクトＣＴｓ１およびＣＴｄ１を形成している。ゲート配線ＥＧは、素子領域ＥＡの外周およびコンタクト領域ＣＡにてゲート電極層ＰＧとのコンタクトＣＴｇを形成している。
【００１２】
図７（ｂ）は、図７（ａ）のレイヤー（層）の上に積層されるレイヤー（層）で、櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２からなる。
【００１３】
櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２は、図７（ａ）の交互に並設される第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１のそれぞれを束ねている。詳しくは、櫛歯形状の第２のソース配線ＥＳ２が、第１のソース配線ＥＳ１のそれぞれとコンタクトＣＴｓ２を形成している。櫛歯形状の第２のドレイン配線ＥＤ２が、第１のドレイン配線ＥＤ１のそれぞれとコンタクトＣＴｄ２を形成している。
【特許文献１】特開２００５−３４７４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図８（ａ）,（ｂ）は、図５〜図７に示した半導体装置９０の適用回路例である。
【００１５】
図８（ａ）に示す回路Ｋ９１では、半導体装置９０のゲート保護の目的で、ゲート電極がツェナーダイオードＴＤと抵抗Ｒによりソース電極にクランプされている。この回路Ｋ９１では、半導体装置９０のドレイン電極にサージが流入した場合、半導体装置９０を構成しているＭＯＳトランジスタがオフしているため、トランジスタが降伏するまでサージ電流の流れる経路がない。このため、図８（ａ）の回路Ｋ９１では、半導体装置９０のサージに対する耐量を上げることは困難である。
【００１６】
図８（ｂ）に示す回路Ｋ９２は、特許文献１に開示されている回路で、半導体装置９０は、ゲート端子とドレイン端子との間に、ツェナーダイオードＴＤ１，ＴＤ２およびバイポーラトランジスタＴＲからなるサージ用保護素子を有している。これによって、ドレイン端子に印加されたサージ電流の一部が、当該サージ用保護素子を経由してゲート端子に流れるようになる。すなわち、サージ印加時に半導体装置９０をＭＯＳ動作させることができるようになり、ひいては半導体装置９０のサージ耐性が高められることとなる。一方、図８（ａ）の回路Ｋ９１では、ツェナーダイオードＴＤ１，ＴＤ２およびバイポーラトランジスタＴＲを新たに形成する必要があり、これらの占有面積で装置が大型化するとともに、製造コストも増大してしまう。
【００１７】
そこで本発明は、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
請求項１に記載の半導体装置は、半導体基板に形成された各トランジスタセルのゲート電極に接続するゲート配線が、第１層間絶縁膜を介して、前記各トランジスタセルを覆う２次元的に連結した面状のゲート配線層として形成され、前記各トランジスタセルのドレインに接続するドレイン配線が、第２層間絶縁膜を介して、前記ゲート配線層に対向する２次元的に連結した面状のドレイン配線層として形成されてなることを特徴としている。
【００１９】
上記半導体装置においては、第２層間絶縁膜を挟んで対向する２次元的に連結した面状のゲート配線層とドレイン配線層で、寄生容量が形成されることとなる。このゲート配線層とドレイン配線層間の容量は、当該半導体装置を構成するトランジスタのドレイン−ゲート間に付加されるため、この容量を介して、ドレイン端子に印加されたサージ電流の一部を、トランジスタのゲート端子に流すことができる。これによって、サージ印加時にトランジスタを自律的にＭＯＳ動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、当該半導体装置のサージ耐性が高められることとなる。
【００２０】
上記ゲート配線層とドレイン配線層の容量は、各トランジスタセルの上方に形成されるため、この容量形成で当該半導体装置の占有面積が増大することもない。また、当該半導体装置においては、ツェナーダイオードやバイポーラトランジスタといったサージ用保護素子を必要とせず、上記容量形成のための特別な工程も必要としない。このため、当該半導体装置の製造コストが増大することもない。
【００２１】
以上のようにして、上記半導体装置は、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
【００２２】
前記各トランジスタセルは、例えば請求項２に記載のように、半導体基板にメッシュ状に形成されていてもよいし、請求項３に記載のように、半導体基板にストライプ状に形成されていてもよい。
【００２３】
請求項４に記載のように、上記寄生容量の誘電体材料となる前記第２層間絶縁膜は、酸化シリコン膜とすることができる。また、請求項５に記載のように、酸化シリコン膜より誘電率の大きい窒化シリコン膜としてもよい。さらに、請求項６に記載のように、前記第２層間絶縁膜は、窒化シリコン膜と酸化シリコン膜の積層膜としてもよい。酸化シリコン膜や窒化シリコン膜は、半導体装置の製造において一般的に用いられている材料であり、これによって上記半導体装置の製造コストを抑制し、安価な半導体装置とすることができる。
【００２４】
請求項７に記載の半導体装置は、半導体基板に形成された各トランジスタセルのゲート電極が、前記各トランジスタセルを覆う２次元的に連結した面状のゲート電極層として形成され、前記各トランジスタセルのドレインに接続するドレイン配線が、層間絶縁膜を介して、前記ゲート電極層に対向する２次元的に連結した面状のドレイン配線層として形成されてなることを特徴としている。
【００２５】
上記半導体装置においては、層間絶縁膜を挟んで対向する２次元的に連結した面状のゲート電極層とドレイン配線層で、寄生容量が形成されることとなる。このゲート電極層とドレイン配線層間の寄生容量も、前述した半導体装置におけるゲート配線層とドレイン配線層間の寄生容量と同様に、当該半導体装置を構成するトランジスタのドレイン−ゲート間に付加されるため、この容量を介して、ドレイン端子に印加されたサージ電流の一部を、前記トランジスタのゲート端子に流すことができる。これによって、サージ印加時に前記トランジスタを自律的にＭＯＳ動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、当該半導体装置のサージ耐性が高められることとなる。
【００２６】
上記ゲート電極層とドレイン配線層の容量も、前述した半導体装置におけるゲート配線層とドレイン配線層の容量と同様に、各トランジスタセルの上方に形成されるため、この容量形成で当該半導体装置の占有面積が増大することもなく、上記容量形成のための特別な工程も必要としない。このため、当該半導体装置の製造コストが増大することもない。
【００２７】
以上のようにして、上記半導体装置についても、半導体基板にトランジスタセルが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
【００２８】
前記各トランジスタセルは、例えば請求項８に記載のように、半導体基板にメッシュ状に形成されていてもよいし、請求項９に記載のように、半導体基板にストライプ状に形成されていてもよい。
【００２９】
請求項１０に記載のように、前記ゲート電極層は、半導体装置の製造において一般的に用いられている、安価なポリシリコンとすることができる。
【００３０】
またこの場合には、請求項１１に記載のように、前記ポリシリコンからなるゲート電極層上に、金属層もしくは珪化物層が積層形成されてなることが好ましい。これにより、ポリシリコンからなるゲート電極層の抵抗を低減することができ、各トランジスタセルをより均一に動作させることができる。
【００３１】
請求項１２〜１４に記載の半導体装置における前記層間絶縁膜によって得られる効果は、前述した請求項４〜６に記載の半導体装置における前記第２層間絶縁膜によって得られる効果と同様であり、その説明は省略する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３３】
（第１の実施形態）
図１（ａ），（ｂ）は本実施形態における半導体装置の一例で、図１（ａ）は、半導体装置１００の断面を模式的に示した図であり、図１（ｂ）は、半導体装置１００の各層（レイヤー）ＰＧ，ＧＨ，ＤＨ，ＳＨを分離して示した斜視図である。また、図２（ａ）は、図１（ａ）に示す半導体装置１００の適用回路例である回路Ｋ１０１の回路図であり、図２（ｂ）は、半導体装置１００においてサージ電流が流れる経路を示す図である。尚、図１（ａ），（ｂ）に示す半導体装置１００において、図５〜図７に示した従来の半導体装置９０と同様の部分については、同じ符号を付した。また、図２に示す回路Ｋ１０１において、図８（ａ）に示した回路Ｋ９１と同様の部分については、同じ符号を付した。
【００３４】
図１（ａ）の半導体装置１００は、半導体基板１にトランジスタセルＴＣが形成されてなる半導体装置である。半導体装置１００では、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが、半導体基板１に交互に配置されている。トランジスタセルＴＣは、隣り合ったソースセルＳＣとドレインセルＤＣで、図のように構成される。尚、図１（ａ）の半導体装置１００における各トランジスタセルＴＣは、図５（ｂ）に示したように半導体基板１にメッシュ状に形成されていてもよいし、半導体基板１にストライプ状に形成されていてもよい。また、メッシュ状やストライプ状に限らず、それ以外の形状であってもよい。
【００３５】
一方、図１（ａ）の半導体装置１００は、図５（ｂ）の従来の半導体装置９０と異なり、半導体基板１上にゲート電極層ＰＧ，ゲート配線層ＧＨ，ドレイン配線層ＤＨ，ソース配線層ＳＨからなる４つの層（レイヤー）が形成されている。ゲート電極層ＰＧは、半導体装置の製造において一般的に用いられている安価なポリシリコンからなる。ゲート電極層ＰＧは、半導体装置の製造において一般的に用いられている、安価なポリシリコンからなる。ゲート配線層ＧＨ，ドレイン配線層ＤＨおよびソース配線層ＳＨは、例えばアルミニウム等の金属材料からなる。尚、ゲート電極層ＰＧは、ポリシリコン層に限らず、任意の金属層であってもよく、ポリシリコンからなるゲート電極層ＰＧ上に金属層もしくは珪化物層が積層形成されていてもよい。ゲート配線層ＧＨ，ドレイン配線層ＤＨ，ソース配線層ＳＨは、層間接続材ＭＳにより、それぞれ所定位置において下層構造に接続されている。
【００３６】
図１（ａ）に示す半導体装置１００の特徴は、特に、ゲート配線層ＧＨ，ドレイン配線層ＤＨにある。すなわち、図１（ｂ）に示すように、各トランジスタセルＴＣのゲート電極（ゲート電極層ＰＧ）に接続するゲート配線が、酸化シリコン膜からなる第１層間絶縁膜Ｚ１を介して、各トランジスタセルＴＣを覆うように、特定の方向に対して長さと幅を識別できない２次元的に連結した面状のゲート配線層ＧＨとして形成されている。また、各トランジスタセルＴＣのドレインに接続するドレイン配線が、酸化シリコン膜からなる第２層間絶縁膜Ｚ２を介して、ゲート配線層ＧＨに対向する２次元的に連結した面状のドレイン配線層ＤＨとして形成されている。これに対して、従来の半導体装置９０では、図７（ａ），（ｂ）に示すように、ゲート配線ＥＧとドレイン配線ＥＤ１，ＥＤ２が特定の方向性を持つ１次元的なストライプ形状を有しており、これらが各層に混在配置されている。
【００３７】
上記半導体装置１００においては、第２層間絶縁膜Ｚ２を挟んで対向する２次元的に連結した面状のゲート配線層ＧＨとドレイン配線層ＤＨで、図１（ａ）中に太線の回路記号で示した寄生容量Ｃ１が形成されることとなる。当該構造を用いた寄生容量Ｃ１の容量値は、十〜数十ｐＦ程度の比較的大きな値とすることができる。図２（ａ）の回路Ｋ１０１に示すように、上記ゲート配線層ＧＨとドレイン配線層ＤＨ間の容量Ｃ１は、図中に一点鎖線で囲った半導体装置１００を構成するトランジスタ（ＴＣ）のドレイン−ゲート（ＤＨ−ＧＨ）間に付加される。このため、ＥＳＤサージ等がドレインに印加されると、容量Ｃ１を介して、ドレイン端子（ＤＨ）に印加されたサージ電流Ｉｓの一部をトランジスタ（ＴＣ）のゲート端子（ＰＧ）に流すことができ、これによって、サージ印加時にトランジスタ（ＴＣ）を自律的にＭＯＳ動作させることができる。言い換えれば、サージ流入時に容量Ｃ１が充電されることによってトランジスタ（ＴＣ）のゲート電位が持ち上がるため、トランジスタ（ＴＣ）がＯＮ状態となり、ドレイン端子（ＤＨ）から接地されたソース端子（ＳＨ）へ至るサージ電流Ｉｓの電流経路が確保される。これによって、図２（ａ），（ｂ）に太線矢印で示すように、ドレイン端子（ＤＨ）から接地されたソース端子（ＳＨ）へサージ電流Ｉｓを逃がすことができる。このように、半導体装置１００は、図８（ｂ）に示した回路Ｋ９２において従来の半導体装置９０に対してツェナーダイオードＴＤ１，ＴＤ２およびバイポーラトランジスタＴＲからなるサージ用保護素子を付加した状態に相当しており、高いサージ耐性を有する半導体装置とすることができる。
【００３８】
尚、半導体装置１００では図１（ｂ）に示すように、ゲート配線層ＧＨとドレイン配線層ＤＨだけでなく、ゲート電極とソース配線についても、それぞれ２次元的に連結した面状のゲート電極層ＰＧおよびソース配線層ＳＨとして形成されている。しかしながら、ゲート電極とソース配線については、特定の方向性を持つ１次元的なストライプ形状を有していてもよい。上記説明からもわかるように、この場合にも同様の作用効果を得ることができ、高いサージ耐性を有する半導体装置とすることができる。
【００３９】
上記ゲート配線層ＧＨとドレイン配線層ＤＨの容量Ｃ１は、各トランジスタセルＴＣの上方に形成されるため、この容量Ｃ１形成で半導体装置１００の占有面積が増大することもない。また、図２（ａ）に示す回路Ｋ１０１の半導体装置１００においては、図８（ｂ）に示す回路Ｋ９２における従来の半導体装置９０のように、ツェナーダイオードＴＤ１，ＴＤ２やバイポーラトランジスタＴＲといったサージ用保護素子を必要とせず、上記容量Ｃ１形成のための特別な工程も必要としない。このため、半導体装置１０の製造コストが増大することもない。
【００４０】
図３（ａ），（ｂ）は、本実施形態における別の半導体装置の例で、それぞれ、半導体装置１１０，１２０の断面を模式的に示した図である。尚、図３（ａ），（ｂ）の半導体装置１１０，１２０において、図１（ａ）の半導体装置１００と同様の部分については、同じ符号を付した。
【００４１】
図１（ａ）の半導体装置１００では、寄生容量Ｃ１の誘電体材料となる第２層間絶縁膜Ｚ２は酸化シリコン膜であったが、図３（ａ）の半導体装置１１０では、寄生容量Ｃ２の誘電体材料となる第２層間絶縁膜Ｚ３が、窒化シリコン膜からなる。また、図３（ｂ）の半導体装置１２０では、寄生容量Ｃ３の誘電体材料となる第２層間絶縁膜Ｚ４が、窒化シリコン膜Ｚ４ａと酸化シリコン膜Ｚ４ａの積層膜からなる。酸化シリコン膜や窒化シリコン膜は、半導体装置の製造において一般的に用いられている材料であり、これによって上記半導体装置１００，１１０，１２０の製造コストを抑制し、安価な半導体装置とすることができる。
【００４２】
以上のようにして、図１〜図３に示す半導体装置１００，１１０，１２０は、半導体基板１にトランジスタセルＴＣが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
【００４３】
（第２の実施形態）
第１実施形態の半導体装置は、いずれも、第２層間絶縁膜を挟んで対向する２次元的に連結した面状のゲート配線層とドレイン配線層で寄生容量が形成されてなる半導体装置であった。本実施形態は、層間絶縁膜を挟んで対向する２次元的に連結した面状のゲート電極層とドレイン配線層で寄生容量が形成されてなる半導体装置に関する。
【００４４】
図４（ａ），（ｂ）は、本実施形態における半導体装置の例で、それぞれ、半導体装置２００，２１０の断面を模式的に示した図である。尚、図４（ａ），（ｂ）の半導体装置２００，２１０において、図１（ａ）の半導体装置１００と同様の部分については、同じ符号を付した。また、図４（ａ）の半導体装置２００では一層のドレイン配線層ＤＨが形成されているのに対して、図４（ｂ）の半導体装置２１０では二層のドレイン配線層ＤＨａ，ＤＨｂが形成されている点のみが異なっている。
【００４５】
図４（ａ），（ｂ）に示す半導体装置２００，２１０も、図１（ａ）の半導体装置１００と同様に、半導体基板１にトランジスタセルＴＣが形成されてなる半導体装置である。
半導体装置２００，２１０における各トランジスタセルＴＣも、半導体基板１にメッシュ状に形成されていてもよいし、半導体基板１にストライプ状に形成されていてもよい。また、メッシュ状やストライプ状に限らず、それ以外の形状であってもよい。
【００４６】
一方、図１（ａ）の半導体装置１００では、半導体基板１上にゲート電極層ＰＧ，ゲート配線層ＧＨ，ドレイン配線層ＤＨ，ソース配線層ＳＨからなる４つの層（レイヤー）が形成されていた。これに対して、図４（ａ），（ｂ）の半導体装置２００，２１０では、ゲート配線層ＧＨが形成されていない。すなわち、図４（ａ）の半導体装置２００では、半導体基板１上にゲート電極層ＰＧ，ドレイン配線層ＤＨ，ソース配線層ＳＨからなる３つの層（レイヤー）が形成されており、図４（ｂ）の半導体装置２１０では、半導体基板１上にゲート電極層ＰＧ，２つのドレイン配線層ＤＨａ，ＤＨｂおよびソース配線層ＳＨからなる４つの層（レイヤー）が形成されている。図４（ａ），（ｂ）の半導体装置２００，２１０においても、ゲート電極層ＰＧは、一般的にポリシリコンからなり、ドレイン配線層ＤＨ，ＤＨａ，ＤＨｂおよびソース配線層ＳＨは、例えばアルミニウム等の金属材料からなる。
【００４７】
図４（ａ），（ｂ）に示す半導体装置２００，２１０の特徴は、特に、ゲート電極層ＰＧとそれに対向するドレイン配線層ＤＨ，ＤＨａにある。すなわち、半導体装置２００，２１０は、半導体基板１に形成された各トランジスタセルＴＣのゲート電極が、各トランジスタセルＴＣを覆う２次元的に連結した面状のゲート電極層ＰＧとして形成され、各トランジスタセルＴＣのドレインに接続するドレイン配線が、酸化シリコン膜からなる層間絶縁膜Ｚを介して、ゲート電極層ＰＧに対向する２次元的に連結した面状のドレイン配線層ＤＨ，ＤＨａとして形成されている。
【００４８】
図４（ａ），（ｂ）の半導体装置２００，２１０においては、層間絶縁膜Ｚを挟んで対向する２次元的に連結した面状のゲート電極層ＰＧとドレイン配線層ＤＨ，ＤＨａで、図中に太線の回路記号で示した寄生容量Ｃ４が形成されることとなる。このゲート電極層ＰＧとドレイン配線層ＤＨ，ＤＨａ間の容量Ｃ４も、第１実施形態の半導体装置１００，１１０，１２０におけるゲート配線層ＧＨとドレイン配線層ＤＨ間の容量Ｃ１〜Ｃ３と同様に、半導体装置２００，２１０を構成するトランジスタのドレイン−ゲート間に付加される。このため、容量Ｃ４を介して、ドレイン端子に印加されたサージ電流の一部を、前記トランジスタのゲート端子に流すことができる。これによって、サージ印加時に前記トランジスタを自律的にＭＯＳ動作させることができ、ドレイン端子から接地されたソース端子へサージ電流を逃がすことができる。これによって、半導体装置２００，２１０のサージ耐性が高められることとなる。
【００４９】
また、図４（ａ），（ｂ）の半導体装置２００，２１０におけるゲート電極層ＰＧとドレイン配線層ＤＨ，ＤＨａ間の容量Ｃ４も、第１実施形態の半導体装置１００，１１０，１２０におけるゲート配線層ＧＨとドレイン配線層ＤＨ間の容量Ｃ１〜Ｃ３と同様に、各トランジスタセルＴＣの上方に形成されるため、容量Ｃ４形成で半導体装置２００，２１０の占有面積が増大することもなく、上記容量Ｃ４形成のための特別な工程も必要としない。このため、半導体装置２００，２１０の製造コストが増大することもない。
【００５０】
尚、図４（ａ），（ｂ）の半導体装置２００，２１０における層間絶縁膜Ｚについても、酸化シリコン膜に限らず、窒化シリコン膜や窒化シリコン膜と酸化シリコン膜の積層膜を用いることができる。
【００５１】
また、図４（ａ），（ｂ）の半導体装置２００，２１０におけるゲート電極層ＰＧも、半導体装置の製造において一般的に用いられている安価なポリシリコンとすることができるが、ポリシリコンからなるゲート電極層ＰＧ上に金属層もしくは珪化物層が積層形成されていることがより好ましい。これにより、ポリシリコンからなるゲート電極層ＰＧの抵抗を低減することができ、各トランジスタセルＴＣをより均一に動作させることができる。すなわち、ポリシリコンからなるゲート電極層ＰＧ上に金属層もしくは珪化物層を積層形成することによってゲート抵抗を小さくし、ＥＳＤなどの速い信号に対して各トランジスタセルＴＣの動作を均一にして、局所的な電流分布の偏りを抑制することができる。従って、これにより、ＥＳＤなどのサージが流入した場合のサージ耐量の低下を抑制することができる。
【００５２】
以上のようにして、図４（ａ），（ｂ）の半導体装置２００，２１０についても、半導体基板１にトランジスタセルＴＣが形成されてなる半導体装置であって、サージに対して高い耐性を有すると共に、小型で安価な半導体装置とすることができる。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態における半導体装置の一例で、（ａ）は、半導体装置１００の断面を模式的に示した図であり、（ｂ）は、半導体装置１００の各層（レイヤー）ＰＧ，ＧＨ，ＤＨ，ＳＨを分離して示した斜視図である
【図２】（ａ）は、半導体装置１００の適用回路例である回路Ｋ１０１の回路図であり、（ｂ）は、半導体装置１００においてサージ電流が流れる経路を示す図である。
【図３】（ａ），（ｂ）は、第１実施形態における別の半導体装置の例で、それぞれ、半導体装置１１０，１２０の断面を模式的に示した図である。
【図４】（ａ），（ｂ）は、第２実施形態における半導体装置の例で、それぞれ、半導体装置２００，２１０の断面を模式的に示した図である。
【図５】（ａ）は、特許文献１に開示された横型ＭＯＳトランジスタからなる半導体装置９０の平面構造を模式的に示す図である。（ｂ）は、（ａ）に示す半導体装置９０のセルレイアウトを示す図である。
【図６】（ａ）,（ｂ）は、半導体装置９０を構成する各レイヤー（層）の平面構造を模式的に示す図であり、図５（ａ）中に２点鎖線で示す領域Ａ１を拡大して示した図である。
【図７】（ａ）,（ｂ）は、半導体装置９０を構成する各レイヤー（層）の平面構造を模式的に示す図であり、図５（ａ）中に２点鎖線で示す領域Ａ１を拡大して示した図である。
【図８】（ａ）,（ｂ）は、半導体装置９０の適用回路例である。
【符号の説明】
【００５４】
９０，１００，１１０，１２０，２００，２１０  半導体装置
１  半導体基板
ＴＣ  トランジスタセル
ＳＣ  ソースセル
ＤＣ  ドレインセル
ＰＧ  ゲート電極層
ＧＨ  ゲート配線層
ＤＨ，ＤＨａ，ＤＨｂ  ドレイン配線層
ＭＳ  層間接続材
ＳＨ  ソース配線層
Ｚ１  第１層間絶縁膜
Ｚ２  第２層間絶縁膜
Ｚ  層間絶縁膜
Ｃ１〜Ｃ４  （寄生）容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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