(57)【要約】      （修正有）【課題】自己整合プロセスを用いて、メモリセルサイズを微細化することができる相変化メモリを提供する。【解決手段】メモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列をなす複数の導電線１１２と、上記導電線１１２と接触し、且つ該導電線１１２に合わせて自己整合している相変化素子１０７とを備えている。さらに、上記メモリは、上記相変化素子と接触している複数の下部電極２４０を備えており、各下部電極２４０は、或る１つの上記導電線１１２に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合している。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
複数のトランジスタが複数の行および複数の列をなしたアレイと、
上記アレイと交差して複数の列をなす複数の導電線と、
上記導電線と接触し、且つ該導電線に合わせて自己整合している相変化素子と、
上記相変化素子と接触している複数の下部電極とを備えており、
各下部電極は、或る１つの上記導電線に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合していることを特徴とするメモリ。
【請求項２】
上記下部電極の各々は、上記導電線に対して垂直方向となる位置において、或る１つの相変化素子に合わせて自己整合していることを特徴とする請求項１に記載のメモリ。
【請求項３】
上記アレイと交差して複数の行をなす複数の接地線を更に備えており、
各上記接地線は、各行において上記トランジスタのソース−ドレイン経路の他方の側と結合しており、
上記導電線は、ビット線であることを特徴とする請求項１に記載のメモリ。
【請求項４】
上記アレイと交差して複数の行をなす複数のワード線を更に備えており、
各上記ワード線は、各行において、複数のトランジスタのゲートと結合していることを特徴とする請求項１に記載のメモリ。
【請求項５】
最小加工寸法をＦとすると、６Ｆ２であることを特徴とする請求項１に記載のメモリ。
【請求項６】
最小加工寸法をＦとすると、８Ｆ２であることを特徴とする請求項１に記載のメモリ。
【請求項７】
複数のトランジスタが複数の行および複数の列をなしたアレイと、
上記アレイと交差して複数の列をなす複数の導電線と、
上記アレイと交差して複数の列をなし、記憶場所を提供するように構成されている相変化材料であって、上記導電線と接触し、且つ導電線に合わせて自己整合している相変化材料と、
上記記憶場所と接触している複数の下部電極とを備えており、
各下部電極は、或る１つの上記導電線に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合していることを特徴とするメモリ。
【請求項８】
上記下部電極の各々は、上記導電線に対して垂直方向となる位置において、或る１つの記憶場所に合わせて自己整合していることを特徴とする請求項７に記載のメモリ。
【請求項９】
上記アレイと交差して複数の行をなす複数の接地線を更に備えており、
各上記接地線は、各行において上記トランジスタのソース−ドレイン経路の他方の側と結合しており、
上記導電線は、ビット線であることを特徴とする請求項７に記載のメモリ。
【請求項１０】
上記アレイと交差して複数の行をなす複数のワード線を更に備えており、
各上記ワード線は、各行において、複数のトランジスタのゲートと結合していることを特徴とする請求項７に記載のメモリ。
【請求項１１】
最小加工寸法をＦとすると、６Ｆ２であることを特徴とする請求項７に記載のメモリ。
【請求項１２】
最小加工寸法をＦとすると、８Ｆ２であることを特徴とする請求項７に記載のメモリ。
【請求項１３】
複数のトランジスタが複数の行および複数の列をなしたアレイと、
上記アレイと交差して複数の列をなす複数の導電線と、
上記導電線と接触し、且つ該導電線に合わせて自己整合している上部電極と、
上記上部電極と接触しており、且つ上記導電線に合わせて自己整合している相変化素子と、
上記上部電極と接触している複数の下部電極とを備えており、
各下部電極は、或る１つの上記導電線に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合していることを特徴とするメモリ。
【請求項１４】
上記下部電極の各々は、上記導電線に対して垂直方向となる位置において、或る１つの相変化素子に合わせて自己整合していることを特徴とする請求項１３に記載のメモリ。
【請求項１５】
上記上部電極の各々は、上記導電線に対して垂直方向となる位置において、或る１つの相変化素子に合わせて自己整合していることを特徴とする請求項１３に記載のメモリ。
【請求項１６】
上記アレイと交差して複数の行をなす複数の接地線を更に備えており、
各上記接地線は、各行において上記トランジスタのソース−ドレイン経路の他方の側と結合しており、
上記導電線は、ビット線であることを特徴とする請求項１３に記載のメモリ。
【請求項１７】
上記アレイと交差して複数の行をなす複数のワード線を更に備えており、
各上記ワード線は、各行において、複数のトランジスタのゲートと結合していることを特徴とする請求項１３に記載のメモリ。
【請求項１８】
最小加工寸法をＦとすると、６Ｆ２であることを特徴とする請求項１３に記載のメモリ。
【請求項１９】
最小加工寸法をＦとすると、８Ｆ２であることを特徴とする請求項１３に記載のメモリ。
【請求項２０】
メモリの製造方法であって、
第１のコンタクト部を有したウェハを準備する準備工程と、
上記ウェハの上に、第１の電極材料層を形成する第１の電極材料層形成工程と、
上記第１の電極材料層の上に、第１の相変化材料層を形成する第１の相変化材料層形成工程と、
上記第１のコンタクト部と接触する上記第１の相変化材料層及び上記第１の電極材料層の線を形成するために、上記第１の相変化材料層と、該第１の相変化材料層に合わせて自己整合する第１の電極材料層とをエッチングするエッチング工程と、
上記エッチング工程によって露出した、上記第１の相変化材料層と上記第１の電極材料層と上記ウェハとの上に、誘電体材料層を形成する誘電体材料層形成工程と、
上記第１の相変化材料層を露出させるために、上記誘電体材料層形成工程によって形成した誘電体材料層を平坦化する平坦化工程と、
上記平坦化工程によって露出した、上記第１の相変化材料層と上記誘電体材料層との上に、第２の相変化材料層を形成する第２の相変化材料層形成工程と、
上記第２の相変化材料層の上に、第２の電極材料層を形成する第２の電極材料層形成工程と、
導電線と、該導電線に合わせて自己整合し、記憶場所を提供する相変化材料と、該導電線に合わせて自己整合し、上記第１のコンタクト部と接触する下部電極とを形成するために、上記第２の電極材料層、上記第２の相変化材料層、上記第１の相変化材料層、及び上記第１の電極材料層をエッチングする工程とを含むことを特徴とするメモリの製造方法。
【請求項２１】
上記第１の相変化材料層の上に、ハードマスク材料層を形成するハードマスク材料層形成工程と、
上記ハードマスク材料層、上記第１の相変化材料層、及び上記第１の電極材料層の線を形成するために、上記ハードマスク材料層と、該ハードマスク材料層に合わせて自己整合する上記第１の相変化材料層と、該ハードマスク材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程とを更に含むことを特徴とする請求項２０に記載のメモリの製造方法。
【請求項２２】
上記準備工程では、複数のトランジスタと、複数の第２のコンタクト部と、複数の接地線とを有するウェハを準備し、１つの第１のコンタクト部と、各々が接地線と結合している第２のコンタクト部のうちの１つの第２のコンタクト部との間をつなぐトランジスタのソース−ドレイン経路を提供する工程を含むことを特徴とする請求項２０に記載のメモリの製造方法。
【請求項２３】
メモリの製造方法であって、
第１のコンタクト部を有したウェハを準備する準備工程と、
上記ウェハの上に、第１の電極材料層を形成する第１の電極材料層形成工程と、
上記第１の電極材料層の上に、ハードマスク材料層を形成するハードマスク材料層形成工程と、
上記ハードマスク材料層及び上記第１の電極材料層の線であって、上記第１のコンタクト部と接触する該線を形成するために、上記ハードマスク材料層と、該ハードマスク材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程と、
上記エッチング工程によって露出した、上記ハードマスク材料層と上記第１の電極材料層と上記ウェハとの上に、誘電体材料層を形成する誘電体材料層形成工程と、
上記ハードマスク材料層を露出させるために、上記誘電体材料層形成工程によって形成した誘電体材料層を平坦化する平坦化工程と、
上記平坦化工程によって露出した上記ハードマスク材料層を除去する除去工程と、
上記ハードマスク材料層が除去された後の上記誘電体材料層及び上記第１の電極材料層の上に、相変化材料層を形成する相変化材料層形成工程と、
上記相変化材料層の上に、第２の電極材料層を形成する第２の電極材料層形成工程と、
導電線と、該導電線に合わせて自己整合し、記憶場所を提供する相変化材料と、該導電線に合わせて自己整合し、上記第１のコンタクト部と接触する下部電極とを形成するために、上記第２の電極材料層、上記相変化材料層、及び上記第１の電極材料層をエッチングする工程とを含むことを特徴とするメモリの製造方法。
【請求項２４】
上記準備工程では、複数のトランジスタと、複数の第２のコンタクト部と、複数の接地線とを有するウェハを準備し、１つの第１のコンタクト部と、各々が接地線と結合している第２のコンタクト部のうちの１つの第２のコンタクト部との間をつなぐトランジスタのソース−ドレイン経路を提供する工程を含むことを特徴とする請求項２３に記載のメモリの製造方法。
【請求項２５】
メモリの製造方法であって、
第１のコンタクト部を有したウェハを準備する準備工程と、
上記ウェハの上に、第１の電極材料層を形成する第１の電極材料層形成工程と、
上記第１の電極材料層の上に、相変化材料層を形成する相変化材料層形成工程と、
上記相変化材料層及び上記第１の電極材料層の線であって、上記第１のコンタクト部と接触する該線を形成するために、上記相変化材料層と、該相変化材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程と、
上記エッチングによって露出した、上記相変化材料層と上記第１の電極材料層と上記ウェハの上に、誘電体材料層を形成する誘電体材料層形成工程と、
上記相変化材料層を露出させるために、上記誘電体材料層形成工程によって形成した誘電体材料層を平坦化する平坦化工程と、
上記平坦化工程によって露出した上記相変化材料層と、上記誘電体材料層との上に、第２の電極材料層を形成する第２の電極材料層形成工程と、
導電線と、該導電線に合わせて自己整合する上記相変化材料層と、該導電線に合わせて自己整合し、上記第１のコンタクト部と接触する下部電極とを形成するために、上記第２の電極材料層、上記相変化材料層、及び上記第１の電極材料層をエッチングする工程とを含むことを特徴とするメモリの製造方法。
【請求項２６】
上記相変化材料層の上に、ハードマスク材料層を形成するハードマスク材料層形成工程と、
上記ハードマスク材料層、上記相変化材料層、及び上記第１の電極材料層の線を形成するために、上記ハードマスク材料層と、該ハードマスク材料層に合わせて自己整合する上記相変化材料層と、該ハードマスク材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程とを更に含むことを特徴とする請求項２５に記載のメモリの製造方法。
【請求項２７】
上記準備工程では、複数のトランジスタと、複数の第２のコンタクト部と、複数の接地線とを有するウェハを準備し、１つの第１のコンタクト部と、各々が接地線と結合している第２のコンタクト部のうちの１つの第２のコンタクト部との間をつなぐトランジスタのソース−ドレイン経路を提供する工程を含むことを特徴とする請求項２５に記載のメモリの製造方法。
【請求項２８】
メモリの製造方法であって、
第１のコンタクト部を有したウェハを準備する準備工程と、
上記ウェハの上に、第１の電極材料層を形成する第１の電極材料層形成工程と、
上記第１の電極材料層の上に、相変化材料層を形成する相変化材料層形成工程と、
上記相変化材料層の上に、第２の電極材料層を形成する第２の電極材料層形成工程と、
上記第２の電極材料層、上記相変化材料層、及び上記第１の電極材料層の線であって、上記第１のコンタクト部と接触する該線を形成するために、上記第２の電極材料層と、該第２の電極材料層に合わせて自己整合する上記相変化材料層と、該第２の電極材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程と、
上記エッチングによって露出した、上記第２の電極材料層、上記相変化材料層、上記第１の電極材料層、及び上記ウェハの上に、誘電体材料層を形成する誘電体材料層形成工程と、
上記第２の電極材料層を露出させるために、上記誘電体材料層形成工程によって形成した誘電体材料層を平坦化する平坦化工程と、
上記平坦化工程によって露出した上記第２の電極材料層と、上記誘電体材料層との上に、第３の電極材料層を形成する第３の電極材料層形成工程と、
導電線と、該導電線に合わせて自己整合する上部電極と、該導電線に合わせて自己整合する上記相変化材料層と、該導電線に合わせて自己整合し、上記第１のコンタクト部と接触する下部電極とを形成するために、上記第３の電極材料層、上記第２の電極材料層、上記相変化材料層、及び上記第１の電極材料層をエッチングする工程とを含むことを特徴とするメモリの製造方法。
【請求項２９】
上記第２の電極材料層の上に、ハードマスク材料層を形成するハードマスク材料層形成工程と、
上記ハードマスク材料層、上記相変化材料層、及び上記第１の電極材料層の線を形成するために、上記ハードマスク材料層と、該ハードマスク材料層に合わせて自己整合する上記第２の電極材料層と、該ハードマスク材料層に合わせて自己整合する上記相変化材料層と、該ハードマスク材料層に合わせて自己整合する上記第１の電極材料層とをエッチングする工程とを更に含むことを特徴とする請求項２８に記載のメモリの製造方法。
【請求項３０】
上記準備工程では、複数のトランジスタと、複数の第２のコンタクト部と、複数の接地線とを有するウェハを準備し、１つの第１のコンタクト部と、各々が接地線と結合している第２のコンタクト部のうちの１つの第２のコンタクト部との間をつなぐトランジスタのソース−ドレイン経路を提供する工程を含むことを特徴とする請求項２８に記載のメモリの製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができ、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
【０００５】
データ記憶用アプリケーションでは、物理的なメモリセルサイズを微細化することが継続的な目標である。物理的なメモリセルサイズを微細化することによって、メモリの記憶密度が高くなり、メモリのコストが低減される。物理的なメモリセルサイズを微細化するためには、メモリセルの配置がリソグラフィに適している必要がある。さらに、メモリセル内の金属と活性材料との界面抵抗が、小領域の全体的な抵抗に大幅に影響を与えるため、界面領域を十分に制御する必要がある。最後に、メモリセルの配置は、化学的機械的平坦化（chemical mechanical planarization: CMP）プロセスウィンドウを改良して、より高い歩留まり（yield）を可能にするために、機械的安定性を有していなければならない。
【０００６】
上記および上記以外の理由により、本発明が必要とされる。
【０００７】
〔概要〕
本発明の一実施形態は、メモリを提供する。本発明に係るメモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列をなす複数の導電線と、上記導電線と接触し、且つ該導電線に合わせて自己整合している相変化素子とを備えている。さらに、上記メモリは、上記相変化素子と接触している複数の下部電極を備えており、各下部電極は、或る１つの上記導電線に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合している。
【０００８】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００９】
図１は、相変化メモリセルアレイの一実施形態を示す図である。
【００１０】
図２Ａは、相変化メモリセルアレイの一実施形態の断面図である。
【００１１】
図２Ｂは、図２Ａに示されている相変化メモリセルアレイの垂直断面図である。
【００１２】
図２Ｃは、図２Ａに示されている相変化メモリセルアレイの上面図である。
【００１３】
図３Ａは、前処理されたウェハの一実施形態の断面図である。
【００１４】
図３Ｂは、図３Ａに示されている前処理されたウェハの垂直断面図である。
【００１５】
図３Ｃは、図３Ａに示されている前処理されたウェハの水平断面図である。
【００１６】
図３Ｄは、図３Ａに示されている前処理されたウェハの上面図である。
【００１７】
図４は、前処理されたウェハ、第１の電極材料層、および第１の相変化材料層の一実施形態の断面図である。
【００１８】
図５は、エッチング後における前処理されたウェハ、第１の電極材料層、および第１の相変化材料層の一実施形態の断面図である。
【００１９】
図６Ａは、前処理されたウェハ、第１の電極材料層、第１の相変化材料層、および誘電体材料層の一実施形態の断面図である。
【００２０】
図６Ｂは、図６Ａに示されているウェハの垂直断面図である。
【００２１】
図６Ｃは、図６Ａに示されているウェハの上面図である。
【００２２】
図７Ａは、前処理されたウェハ、第１の電極材料層、第１の相変化材料層、誘電体材料層、第２の相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【００２３】
図７Ｂは、図７Ａに示されているウェハの垂直断面図である。
【００２４】
図８Ａは、エッチング後における前処理されたウェハ、下部電極、第１の相変化材料層、第２の相変化材料層、およびビット線の一実施形態の断面図である。
【００２５】
図８Ｂは、図８Ａに示されているウェハの垂直断面図である。
【００２６】
図８Ｃは、図８Ａに示されているウェハの上面図である。
【００２７】
図９Ａは、前処理されたウェハの一実施形態の断面図である。
【００２８】
図９Ｂは、図９Ａに示されている前処理されたウェハの垂直断面図である。
【００２９】
図９Ｃは、図９Ａに示されている前処理されたウェハの水平断面図である。
【００３０】
図９Ｄは、図９Ａに示されている前処理されたウェハの上面図である。
【００３１】
図１０は、前処理されたウェハ、第１の電極材料層、およびハードマスク材料層の一実施形態の断面図である。
【００３２】
図１１は、エッチング後における、前処理されたウェハ、第１の電極材料層、およびハードマスク材料層の一実施形態の断面図である。
【００３３】
図１２は、前処理されたウェハ、第１の電極材料層、ハードマスク材料層、および誘電体材料層の一実施形態の断面図である。
【００３４】
図１３Ａは、ハードマスクを除去した後における前処理されたウェハ、第１の電極材料層、および誘電体材料層の一実施形態の断面図である。
【００３５】
図１３Ｂは、図１３Ａに示されているウェハの垂直断面図である。
【００３６】
図１３Ｃは、図１３Ａに示されているウェハの上面図である。
【００３７】
図１４Ａは、前処理されたウェハ、第１の電極材料層、誘電体材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【００３８】
図１４Ｂは、図１４Ａに示されているウェハの垂直断面図である。
【００３９】
図１５Ａは、エッチング後における、前処理されたウェハ、下部電極、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。
【００４０】
図１５Ｂは、図１５Ａに示されているウェハの垂直断面図である。
【００４１】
図１５Ｃは、図１５Ａに示されているウェハの上面図である。
【００４２】
図１６Ａは、相変化メモリセルアレイの別の実施形態の断面図である。
【００４３】
図１６Ｂは、図１６Ａに示されている相変化メモリセルアレイの垂直断面図である。
【００４４】
図１６Ｃは、図１６Ａに示されている相変化メモリセルアレイの上面図である。
【００４５】
図１７Ａは、前処理されたウェハの一実施形態の断面図である。
【００４６】
図１７Ｂは、図１７Ａに示されている前処理されたウェハの垂直断面図である。
【００４７】
図１７Ｃは、図１７Ａに示されている前処理されたウェハの水平断面図である。
【００４８】
図１７Ｄは、図１７Ａに示されている前処理されたウェハの上面図である。
【００４９】
図１８は、前処理されたウェハ、第１の電極材料層、および相変化材料層の一実施形態の断面図である。
【００５０】
図１９は、エッチング後における前処理されたウェハ、第１の電極材料、および相変化材料層の一実施形態の断面図である。
【００５１】
図２０Ａは、前処理されたウェハ、第１の電極材料層、相変化材料層、および誘電体材料層の一実施形態の断面図である。
【００５２】
図２０Ｂは、図２０Ａに示されているウェハの垂直断面図である。
【００５３】
図２０Ｃは、図２０Ａに示されているウェハの上面図である。
【００５４】
図２１Ａは、前処理されたウェハ、第１の電極材料層、相変化材料層、誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【００５５】
図２１Ｂは、図２１Ａに示されているウェハの垂直断面図である。
【００５６】
図２２Ａは、エッチング後における前処理されたウェハ、下部電極、相変化素子、およびビット線の一実施形態の断面図である。
【００５７】
図２２Ｂは、図２２Ａに示されているウェハの垂直断面図である。
【００５８】
図２２Ｃは、図２２Ａに示されているウェハの上面図である。
【００５９】
図２３Ａは、相変化メモリセルアレイの別の実施形態の断面図である。
【００６０】
図２３Ｂは、図２３Ａに示されている相変化メモリセルアレイの垂直断面図である。
【００６１】
図２３Ｃは、図２３Ａに示されている相変化メモリセルアレイの上面図である。
【００６２】
図２４Ａは、前処理されたウェハの一実施形態の断面図である。
【００６３】
図２４Ｂは、図２４Ａに示されている前処理されたウェハの垂直断面図である。
【００６４】
図２４Ｃは、図２４Ａに示されている前処理されたウェハの水平断面図である。
【００６５】
図２４Ｄは、図２４Ａに示されている前処理されたウェハの上面図である。
【００６６】
図２５は、前処理されたウェハ、第１の電極材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【００６７】
図２６は、エッチング後における前処理されたウェハ、第１の電極材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【００６８】
図２７Ａは、前処理されたウェハ、第１の電極材料層、相変化材料層、第２の電極材料層、および誘電体材料層の一実施形態の断面図である。
【００６９】
図２７Ｂは、図２７Ａに示されているウェハの垂直断面図である。
【００７０】
図２７Ｃは、図２７Ａに示されているウェハの上面図である。
【００７１】
図２８Ａは、前処理されたウェハ、第１の電極材料層、相変化材料層、第２の電極材料層、誘電体材料層、および第３の電極材料層の一実施形態の断面図である。
【００７２】
図２８Ｂは、図２８Ａに示されているウェハの垂直断面図である。
【００７３】
図２９Ａは、エッチング後における、前処理されたウェハ、下部電極、相変化材料素子、上部電極、誘電体材料層、およびビット線の一実施形態の断面図である。
【００７４】
図２９Ｂは、図２９Ａに示されているウェハの垂直断面図である。
【００７５】
図２９Ｃは、図２９Ａに示されているウェハの上面図である。
【００７６】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００７７】
図１は、相変化メモリセルアレイ１００の一実施形態を示す図である。メモリアレイ１００は、厳密なリソグラフィ工程（critical lithography steps）を最低限に抑えるために、線リソグラフィおよび自己整合プロセス（self-aligned processing）を用いて形成される。さらに、金属と活性材料との界面抵抗は、オーバーレイ・インセンシティブ（overlay-insensitive）であり、また界面領域を最大化することによって寄生抵抗が最小となっている。メモリアレイ１００は、化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを改良し、機械的安定性を向上させるために、分離された微細なパターンを有していない。
【００７８】
メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｄ（これらはまとめて相変化メモリセル１０４と称される）と、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（これらはまとめてビット線１１２と称される）と、複数のワード線（ＷＬ）１１０ａ〜１１０ｂ（これらはまとめてワード線１１０と称される）と、複数の接地線（ＧＬ）１１４ａ〜１１４ｂ（これらはまとめて接地線１１４と称される）とを有している。
【００７９】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００８０】
各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および接地線１１４に電気的に接続されている。例えば相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。
【００８１】
各相変化メモリセル１０４は、相変化素子１０６およびトランジスタ１０８を有している。トランジスタ１０８は、図示されている実施形態では電界効果トランジスタ（ＦＥＴ）である。しかしトランジスタ１０８は、別の実施形態では、その他の適切なデバイス（例えばバイポーラトランジスタ、または３Ｄトランジスタ構造）であってよい。相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを有している。相変化素子１０６ａの片側は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ａの他辺は、トランジスタ１０８ａのソース／ドレイン経路の片側に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他辺は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを有している。相変化素子１０６ｂの片側は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ｂの他辺は、トランジスタ１０８ｂのソース／ドレイン経路の片側に電気的に結合されている。トランジスタ１０８ｂのソース／ドレイン経路の他辺は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
【００８２】
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを有している。相変化素子１０６ｃの片側は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｃの他辺は、トランジスタ１０８ｃのソース／ドレイン経路の片側に電気的に結合されている。トランジスタ１０８ｃのソース／ドレイン経路の他辺は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを有している。相変化素子１０６ｄの片側は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｄの他辺は、トランジスタ１０８ｄのソース／ドレイン経路の片側に電気的に結合されている。トランジスタ１０８ｄのソース／ドレイン経路の他辺は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに電気的に結合されている。
【００８３】
別の実施形態では、各相変化素子１０６は接地線１１４に電気的に結合されており、各トランジスタ１０８はビット線１１２に電気的に結合されている。例えば相変化メモリセル１０４ａの場合では、相変化素子１０６ａの片側は、接地線１１４ａに電気的に結合されている。相変化素子１０６ａの他辺は、トランジスタ１０８ａのソース／ドレイン経路の片側に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他辺は、ビット線１１２ａに電気的に結合されている。一般的に、接地線１１４の電位は、ビット線１１２より低い。
【００８４】
各相変化素子１０６は、本発明に従って様々な材料からなる相変化材料を含んでいる。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化素子１０６の相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。さらに別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。
【００８５】
相変化メモリセル１０４ａのセット動作中に、セット電流パルスまたはセット電圧パルスが選択的に有効にされて、ビット線１１２ａを介して相変化素子１０６ａに印加される。これによって、トランジスタ１０８ａをアクティブにするために選択されたワード線１１０ａと共に、相変化素子１０６ａがその結晶化温度を超えて（しかし通常は、その融点を超えないように）加熱される。このように相変化素子１０６ａは、セット動作中に、その結晶状態に達する。相変化メモリセル１０４ａのリセット動作中では、ビット線１１２ａに対してリセット電流または電圧が選択的に有効にされて、相変化材料素子１０６ａへ送られる。上記リセット電流または電圧は、相変化素子１０６ａを、その融点を超えて急速に加熱する。上記電流または電圧パルスがオフにされた後、相変化素子１０６ａは、アモルファス状態へと急速に冷める。メモリアレイ１００内の相変化メモリセル１０４ｂ〜１０４ｄ、およびその他の相変化メモリセル１０４は、相変化メモリセル１０４ａと同様に、同様の電流または電圧パルスを用いてセットおよびリセットされる。
【００８６】
図２Ａは、相変化メモリセルアレイ２００ａの一実施形態の断面図である。図２Ｂは、図２Ａに示されている相変化メモリセルアレイ２００ａの垂直断面図である。図２Ｃは、図２Ａに示されている相変化メモリセルアレイ２００ａの上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００ａと類似している。相変化メモリセルアレイ２００ａは、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、下部電極２４０、誘電体材料２０４、２１０、および２１６、トレンチ分離（shallow trench isolation; STI）２１４、層間絶縁体（inter level dielectric; ILD）２１５、相変化材料１０７、およびビット線１１２を有している。ビット線レベルの後段には金属線（図示せず）が配置されている。
【００８７】
相変化素子１０７内の記憶場所１０５を選択するためのトランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺を、下部電極２４０に電気的に結合している。各下部電極２４０は、相変化材料１０７の一部である記憶場所１０５に電気的に結合されている。相変化材料１０７の各線は、ビット線１１２に電気的に結合されている。ビット線１１２は、ワード線１１０および接地線１１４に垂直である。誘電体材料２０４は、第１のコンタクト２０６上において接地線１１４を絶縁している。誘電体材料２１６は、ビット線１１２、相変化材料１０７の線、および下部電極２４０を、隣接するビット線１１２、相変化材料１０７の線、および下部電極２４０から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【００８８】
記憶場所１０５を含む相変化材料１０７の線、および下部電極２４０は、ビット線１１２に自己整合している。この自己整合によって、相変化メモリセルアレイ２００ａを形成する際の厳密なリソグラフィ工程を最低限に抑えることができる。さらに、自己整合によって、下部電極２４０と相変化材料１０７との界面抵抗、および相変化材料１０７とビット線１１２との界面抵抗がオーバーレイ・インセンシティブとなり、且つ寄生抵抗が最小となる。
【００８９】
一実施形態では、相変化メモリセルアレイ２００ａは、デュアルゲートメモリセルの場合であれば８Ｆ２（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ２まで寸法を変更することが可能である。シングルゲートメモリセルを用いた実施形態では、隣り合うメモリセルとメモリセルとの間ごとに配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる（すなわち、上記トランジスタはスイッチとしては用いられず、常にオフになっている）。相変化メモリセルアレイ２００ａの形成方法の第１の実施形態について、以下の図３Ａ〜図８Ｃを参照しながら説明および図示する。相変化メモリセルアレイ２００ａの形成方法の第２の実施形態については、以下の図９Ａ〜図１５Ｃを参照しながら説明および図示する。
【００９０】
図３Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図３Ｂは、図３Ａに示されている前処理されたウェハ２１８の垂直断面図である。図３Ｃは、図３Ａに示されている前処理されたウェハ２１８の水平断面図である。図３Ｄは、図３Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【００９１】
トランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【００９２】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対してボーダレスコンタクト形成プロセスを可能にするその他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【００９３】
図４は、前処理されたウェハ２１８、第１の電極材料層２４０ａ、および第１の相変化材料層１０７ａの一実施形態の断面図である。前処理されたウェハ２１８上に、電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が堆積されて、第１の電極材料層１１４ａを形成する。第１の電極材料層２４０ａは、化学気相成長法（chemical vapor deposition; CVD）、原子層成長法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVP）、あるいはその他の適切な堆積技術を用いて堆積される。
【００９４】
第１の電極材料層２４０ａ上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、第１の相変化材料層１０７ａを形成する。第１の相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、第１の相変化材料層１０７ａ上に、任意のハードマスク材料層が堆積される。
【００９５】
図５は、第１の相変化材料層１０７ａおよび第１の電極材料層２４０ａのエッチング後における、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、および第１の相変化材料層１０７ｂの一実施形態の断面図である。第１の相変化材料層１０７ａおよび第１の電極材料層２４０ａがエッチングされて、第１の相変化材料層１０７ｂと、第１の相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。線リソグラフィを用いて、相変化材料１０７ｂの線と、第２のコンタクト２０８に接触する第１の電極材料２４０ｂとをパターン形成する。第１の電極材料２４０ｂの一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【００９６】
ハードマスク材料層が、第１の相変化材料層１０７ａ上に堆積される実施形態では、ハードマスク材料層、第１の相変化材料層１０７ａ、および第１の電極材料層２４０ａがエッチングされて、エッチングされたハードマスク材料層と、エッチングされたハードマスク材料層に自己整合した第１の相変化材料層１０７ｂと、第１の相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。
【００９７】
図６Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、第１の相変化材料層１０７ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。図６Ｂは、図６Ａに示されているウェハの垂直断面図であり、図６Ｃは、図６Ａに示されているウェハの上面図である。第１の相変化材料層１０７ｂ、第１の電極材料層２４０ｂ、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、高密プラズマ（high-density plasma; HDP）、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、第１の相変化材料層１０７ｂを露出させるために平坦化処理が施され、誘電体材料層２０４ａとなる。上記誘電体材料層は、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。エッチングされたハードマスク材料層が、第１の相変化材料層１０７ｂ上に堆積される実施形態では、上記誘電体材料層は、ハードマスク材料を露出するために平坦化される。次に、ウェットエッチングまたはその他の適切な技術を用いて、上記ハードマスク材料が除去される。
【００９８】
図７Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、第１の相変化材料層１０７ｂ、誘電体材料層２０４ａ、第２の相変化材料層１０７ｃ、および第２の電極材料層１１３ａの一実施形態の断面図である。図７Ｂは、図７Ａに示されているウェハの垂直断面図である。第１の電極材料層１０７ｂおよび誘電体材料層２０４ａ上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、第２の相変化材料層１０７ｃを形成する。第２の相変化材料層１０７ｃは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００９９】
電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が第２の相変化材料層１０７ｃ上に堆積されて、第２の電極材料層１１３ａを形成する。第２の電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１００】
図８Ａは、第２の電極材料層１１３ａ、第２の相変化材料層１０７ｃ、第１の相変化材料層１０７ｂ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂのエッチング後における、前処理されたウェハ２１８、下部電極２４０、第１の相変化材料層１０７ｄ、誘電体材料層２０４、第２の相変化材料層１０７ｅ、およびビット線１１２の一実施形態の断面図である。図８Ｂは、図８Ａに示されているウェハの垂直断面図であり、図８Ｃは、図８Ａに示されているウェハの上面図である。第２の電極材料層１１３ａ、第２の相変化材料層１０７ｃ、第１の相変化材料層１０７ｂ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂがエッチングされて、ビット線１１２と、ビット線１１２に自己整合した第２の相変化材料層１０７ｅと、ビット線１１２に自己整合した第１の相変化材料層１０７ｄと、ビット線１１２に自己整合した下部電極２４０と、誘電体材料層２０４とを形成する。各下部電極２４０が第２のコンタクト２０８と接触するように、ビット線１１２と、相変化材料１０７ｂの線に垂直な第２の相変化材料１０７ｅの線とを、線リソグラフィを用いてパターン形成する。各下部電極２４０の一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１０１】
ビット線１１２、第２の電極材料層１０７ｅ、第１の相変化材料層１０７ｄ、誘電体材料層２０４、下部電極２４０、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出させるために平坦化処理が施され、誘電体材料層２１６となる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
【０１０２】
図９Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図９Ｂは、図９Ａに示されている前処理されたウェハ２１８の垂直断面図である。図９Ｃは、図９Ａに示されている前処理されたウェハ２１８の水平断面図である。図９Ｄは、図９Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【０１０３】
トランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【０１０４】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対してボーダレスコンタクト形成プロセスを可能にする、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【０１０５】
図１０は、前処理されたウェハ２１８、第１の電極材料層２４０ａ、およびハードマスク材料層２４２ａの一実施形態の断面図である。前処理されたウェハ２１８上に、電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が堆積されて、第１の電極材料層２４０ａを形成する。第１の電極材料層２４０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１０６】
第１の電極材料層２４０ａ上に、ハードマスク材料（例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ｃ、あるいはその他の適切なハードマスク材料）が堆積されて、ハードマスク材料層２４２ａを形成する。ハードマスク材料層２４２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１０７】
図１１は、ハードマスク材料層２４２ａおよび第１の電極材料層２４０ａのエッチング後における、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、およびハードマスク材料層２４２ｂの一実施形態の断面図である。ハードマスク材料層２４２ａおよび第１の電極材料層２４０ａがエッチングされて、ハードマスク材料層２４２ｂと、ハードマスク材料層２４２ｂに自己整合した第１の電極材料層２４０ｂとを形成する。線リソグラフィを用いて、ハードマスク材料２４２ｂの線と、第２のコンタクト２０８に接触する第１の電極材料２４０ｂとをパターン形成する。第１の電極材料２４０ｂの一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１０８】
図１２は、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、ハードマスク材料層２４２ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。ハードマスク材料層２４２ｂ、第１の電極材料層２４０ｂ、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ハードマスク材料層２４２ｂを露出させるために平坦化処理が施され、誘電体材料層２０４ａとなる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化される。
【０１０９】
図１３Ａは、ハードマスク材料層２４２ｂを除去した後における、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。図１３Ｂは、図１３Ａに示されているウェハの垂直断面図であり、図１３Ｃは、図１３Ａに示されているウェハの上面図である。第１の電極材料層２４０ｂを露出させるために、ハードマスク材料層２４２ｂは、ウェットエッチングまたはその他の適切な技術を用いて除去される。
【０１１０】
図１４Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、誘電体材料層２０４ａ、相変化材料層１０７ａ、および第２の電極材料層１１３ａの一実施形態の断面図である。図１４Ｂは、図１４Ａに示されているウェハの垂直断面図である。相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が、第１の電極材料層２４０ｂおよび誘電体材料層２０４ａ上に堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１１１】
電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が、相変化材料層１０７ａに堆積されて、第２の電極材料層１１３ａを形成する。第２の電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１１２】
図１５Ａは、第２の電極材料層１１３ａ、相変化材料層１０７ａ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂのエッチング後における、前処理されたウェハ２１８、下部電極２４０、誘電体材料層２０４、相変化材料層１０７、およびビット線１１２の一実施形態の断面図である。図１５Ｂは、図１５Ａに示されているウェハの垂直断面図であり、図１５Ｃは、図１５Ａに示されているウェハの上面図である。第２の電極材料層１１３ａ、相変化材料層１０７ａ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂがエッチングされ、ビット線１１２と、ビット線１１２に自己整合した相変化材料層１０７と、ビット線１１２に自己整合した下部電極２４０と、誘電体材料層２０４とを形成する。各下部電極２４０が第２のコンタクト２０８に接触するように、ビット線１１２と、第１の電極材料２４０ｂの線に垂直な相変化材料１０７の線とを、線リソグラフィを用いてパターン形成する。各下部電極２４０の一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１１３】
ビット線１１２、相変化材料層１０７、誘電体材料層２０４、下部電極２４０、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出させるために平坦化処理が施され、誘電体材料層２１６となる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
【０１１４】
図１６Ａは、相変化メモリセルアレイ２００ｂの別の実施形態の断面図である。図１６Ｂは、図１６Ａに示されている相変化メモリセルアレイ２００ｂの垂直断面図である。図１６Ｃは、図１６Ａに示されている相変化メモリセルアレイ２００ｂの上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００ｂと同様である。相変化メモリセルアレイ２００ｂは、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、下部電極２４０、誘電体材料２０４、２１０、２１６、ＳＴＩ２１４、ＩＬＤ２１５、相変化素子１０６、およびビット線１１２を有している。ビット線レベルの後段には金属線（図示せず）が配置されている。
【０１１５】
相変化素子１０６を選択するためのトランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺を、下部電極２４０に電気的に結合している。各下部電極２４０は、相変化素子１０６に電気的に結合されている。各相変化素子１０６は、ビット線１１２に電気的に結合されている。ビット線１１２は、ワード線１１０および接地線１１４に垂直である。誘電体材料２０４は、第１のコンタクト２０６上において接地線１１４を絶縁している。誘電体材料２１６は、ビット線１１２、相変化素子１０６、および下部電極２４０を、隣接するビット線１１２、相変化素子１０６、および下部電極２４０から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【０１１６】
相変化素子１０６および下部電極２４０は、ビット線１１２に自己整合している。この自己整合によって、相変化メモリセルアレイ２００ｂを形成する際の厳密なリソグラフィ工程を最低限に抑えることができる。さらに、自己整合によって、下部電極２４０と相変化素子１０６との界面抵抗、および相変化素子１０６とビット線１１２との界面抵抗がオーバーレイ・インセンシティブとなり、且つ寄生抵抗が最小となる。
【０１１７】
一実施形態では、相変化メモリセルアレイ２００ｂは、デュアルゲートメモリセルの場合であれば８Ｆ２（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ２まで寸法を変更することが可能である。シングルゲートメモリセルを用いた実施形態では、隣り合うメモリセルとメモリセルとの間ごとに配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる。相変化メモリセルアレイ２００ｂの形成方法の一実施形態について、以下の図１７Ａ〜図２２Ｃを参照しながら説明および図示する。
【０１１８】
図１７Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図１７Ｂは、図１７Ａに示されている前処理されたウェハの垂直断面図である。図１７Ｃは、図１７Ａに示されている前処理されたウェハ２１８の水平断面図である。図１７Ｄは、図１７Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【０１１９】
トランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【０１２０】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、または別の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対してボーダレスコンタクト形成プロセスを可能にする、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０および接地線１１４は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【０１２１】
図１８は、前処理されたウェハ２１８、第１の電極材料層２４０ａ、および相変化材料層１０７ａの一実施形態の断面図である。電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が、前処理されたウェハ２１８上に堆積されて、第１の電極材料層２４０ａを形成する。第１の電極材料層２４０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１２２】
第１の電極材料層２４０ａ上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、相変化材料層１０７ａ上に、任意のハードマスク材料層が堆積される。
【０１２３】
図１９は、相変化材料層１０７ａおよび第１の電極材料層２４０ａのエッチング後における、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、および相変化材料層１０７ｂの一実施形態の断面図である。相変化材料層１０７ａおよび第１の電極材料層２４０ａがエッチングされて、相変化材料層１０７ｂと、相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。線リソグラフィを用いて、相変化材料１０７ｂの線と、第２のコンタクト２０８に接触する第１の電極材料２４０ｂとをパターン形成する。第１の電極材料２４０ｂの一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１２４】
相変化材料層１０７ａ上にハードマスク材料層が堆積される実施形態では、ハードマスク材料層、相変化材料層１０７ａ、および第１の電極材料層２４０ａがエッチングされて、エッチングされたハードマスク材料層と、エッチングされたハードマスク材料層に自己整合した第１の相変化材料層１０７ｂと、第１の相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。
【０１２５】
図２０Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、相変化材料層１０７ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。図２０Ｂは、図２０Ａに示されているウェハの垂直断面図であり、図２０Ｃは、図２０Ａに示されているウェハの上面図である。相変化材料層１０７ｂ、第１の電極材料層２４０ｂ、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、相変化材料層１０７ｂを露出させるために平坦化処理が施され、誘電体材料層２０４ａとなる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化される。エッチングされたハードマスク材料層が、相変化材料層１０７ｂ上にある実施形態では、上記誘電体材料層は、ハードマスク材料を露出させるために平坦化される。平坦化された上記誘電体材料層は、必要に応じて、その最上部が、相変化材料層１０７ｂの最上部と位置が合うようにリセスエッチングされる。次に、ウェットエッチングまたはその他の適切な技術を用いて、ハードマスク材料が除去される。
【０１２６】
図２１Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、相変化材料層１０７ｂ、誘電体材料層２０４ａ、および第２の誘電体材料層１１３ａの一実施形態の断面図である。図２１Ｂは、図２１Ａに示されているウェハの垂直断面図である。電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が、相変化材料層１０７ｂおよび誘電体材料層２０４ａ上に堆積されて、第２の電極材料層１１３ａを形成する。第２の電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１２７】
図２２Ａは、第２の電極材料層１１３ａ、相変化材料層１０７ｂ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂのエッチング後における、前処理されたウェハ２１８、下部電極２４０、相変化素子１０６、およびビット線１１２の一実施形態の断面図である。図２２Ｂは、図２２Ａに示されているウェハの垂直断面図であり、図２２Ｃは、図２２Ａに示されているウェハの上面図である。第２の電極材料層１１３ａ、相変化材料層１０７ｂ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂがエッチングされて、ビット線１１２と、ビット線１１２に自己整合した相変化素子１０６と、ビット線１１２に自己整合した下部電極２４０と、誘電体材料層２０４とを形成する。各下部電極２４０が第２のコンタクト２０８と接触するように、第１の電極材料２４０ｂの線に垂直なビット線１１２を、線リソグラフィを用いてパターン形成する。各下部電極２４０の一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１２８】
ビット線１１２、相変化素子１０６、誘電体材料層２０４、下部電極２４０、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出させるために平坦化処理が施され、誘電体材料層２１６となる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図１６Ａ〜図１６Ｃに示されている相変化メモリセルアレイ２００ｂを形成する。
【０１２９】
図２３Ａは、相変化メモリセルアレイ２００ｃの別の実施形態の断面図である。図２３Ｂは、図２３Ａに示されている相変化メモリセルアレイ２００ｃの垂直断面図である。図２３Ｃは、図２３Ａに示されている相変化メモリセルアレイ２００ｃの上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００ｃと同様である。相変化メモリセルアレイ２００ｃは、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、下部電極２４０、誘電体材料２０４、２１０、２１６、ＳＴＩ２１４、ＩＬＤ２１５、相変化素子１０６、上部電極２５０、およびビット線１１２を有している。ビット線レベルの後段には金属線（図示せず）が配置されている。
【０１３０】
相変化素子１０６を選択するためのトランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺を、下部電極２４０に電気的に結合している。各下部電極２４０は、相変化素子１０６に電気的に結合されている。各相変化素子１０６は、ビット線１１２に電気的に結合されている。ビット線１１２は、ワード線１１０および接地線１１４に垂直である。誘電体材料２０４は、第１のコンタクト２０６上において接地線１１４を絶縁している。誘電体材料２１６は、ビット線１１２、相変化素子１０６、および下部電極２４０を、隣接するビット線１１２、相変化素子１０６、および下部電極２４０から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【０１３１】
上記電極２５０、相変化素子１０６、および下部電極２４０は、ビット線１１２に自己整合している。この自己整合によって、相変化メモリセルアレイ２００ａを形成する際の厳密なリソグラフィ工程が最低限に抑えられる。さらに、自己整合によって、下部電極２４０と相変化材料１０７との界面抵抗、および相変化材料１０７とビット線１１２との界面抵抗がオーバーレイ・インセンシティブとなり、且つ寄生抵抗が最小となる。
【０１３２】
一実施形態では、相変化メモリセルアレイ２００ｂは、デュアルゲートメモリセルの場合であれば８Ｆ２（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ２まで寸法を変更することが可能である。シングルゲートメモリセルを用いた実施形態では、隣り合うメモリセルとメモリセルとの間ごとに配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる。相変化メモリセルアレイ２００ｂの形成方法の一実施形態について、以下の図１７Ａ〜図２２Ｃを参照しながら説明および図示する。
【０１３３】
図２４Ａは、前処理されたウェハの一実施形態の断面図である。図２４Ｂは、図２４Ａに示されている前処理されたウェハの垂直断面図である。図２４Ｃは、図２４Ａに示されている前処理されたウェハの水平断面図である。図２４Ｄは、図２４Ａに示されている前処理されたウェハの上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【０１３４】
トランジスタ１０８は、複数の行および複数の列となって基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の片側を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他辺に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【０１３５】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。接地線１１４は、Ｗ、Ａｌ、Ｃｕ、あるいはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対してボーダレスコンタクト形成プロセスを可能にする、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、接地線１１４に平行である。ワード線１１０は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【０１３６】
図２５は、前処理されたウェハ、第１の電極材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が第２の相変化材料層１０７ｃ上に堆積されて、第２の電極材料層１１３ａを形成する。第２の電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１３７】
第１の電極材料層２４０ａ上に、相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）が堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１３８】
電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が相変化材料１０７ａに堆積されて、第２の電極材料層２５０ａを形成する。第２の電極材料層２５０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、第２の電極材料層２５０ａ上に、任意のハードマスク材料層が堆積される。
【０１３９】
図２６は、第２の電極材料層２５０ａ、相変化材料層１０７ａ、および第１の電極材料層２４０ａのエッチング後における、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、相変化材料層１０７ｂ、および第２の電極材料層２５０ｂの一実施形態の断面図である。第２の電極材料層２５０ａ、相変化材料層１０７ａ、および第１の電極材料層２４０ａがエッチングされて、第２の電極材料層２５０ｂと、第２の電極材料層２５０ｂに自己整合した相変化材料層１０７ｂと、相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。線リソグラフィを用いて、第２の電極材料２５０ｂの線と、相変化材料１０７ｂと、第２のコンタクト２０８に接触する第１の電極材料２４０ｂとをパターン形成する。第１の電極材料２４０ｂの一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１４０】
ハードマスク材料層が、第２の電極材料層２５０ａ上に堆積される実施形態では、ハードマスク材料層、第２の電極材料層２５０ａ、相変化材料層１０７ａ、および第１の電極材料層２４０ａがエッチングされて、エッチングされたハードマスク材料層と、エッチングされたハードマスク材料層に自己整合した第２の電極材料層２５０ｂと、第２の電極材料層２５０ｂに自己整合した相変化材料層１０７ｂと、相変化材料層１０７ｂに自己整合した第１の電極材料層２４０ｂとを形成する。
【０１４１】
図２７Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、相変化材料層１０７ｂ、第２の電極材料層２５０ｂ、および誘電体材料層２０４ａの一実施形態の断面図である。図２７Ｂは、図２７Ａに示されているウェハの垂直断面図であり、図２７Ｃは、図２７Ａに示されているウェハの上面図である。第２の電極材料層２５０ｂ、相変化材料層１０７ｂ、第１の電極材料層２４０ｂ、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、第２の電極材料層２５０ｂを露出させるために平坦化処理が施され、誘電体材料層２０４ａとなる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化される。エッチングされたハードマスク材料層が、第２の電極材料層２５０ｂ上にある実施形態では、上記誘電体材料層は、ハードマスク材料を露出させるために平坦化される。次に、ウェットエッチングまたはその他の適切な技術を用いて、ハードマスク材料が除去される。
【０１４２】
図２８Ａは、前処理されたウェハ２１８、第１の電極材料層２４０ｂ、相変化材料層１０７ｂ、第２の電極材料層２５０ｂ、誘電体材料層２０４ａ、および第３の電極材料層１１３ａの一実施形態の断面図である。図２８Ｂは、図２８Ａに示されているウェハの垂直断面図である。電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が、第２の相変化材料層２５０ｂ上に堆積されて、第３の電極材料層１１３ａを形成する。第３の電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【０１４３】
図２９Ａは、第３の電極材料層１１３ａ、第２の電極材料層２５０ａ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂのエッチング後における、前処理されたウェハ、下部電極、相変化材料素子、上部電極、誘電体材料層、およびビット線の一実施形態の断面図である。図２９Ｂは、図２９Ａに示されているウェハの垂直断面図であり、図２９Ｃは、図２９Ａに示されているウェハの上面図である。第３の電極材料層１１３ａ、第２の電極材料層２５０ａ、誘電体材料層２０４ａ、および第１の電極材料層２４０ｂがエッチングされて、ビット線１１２と、ビット線１１２に自己整合した第２の相変化材料層１０７ｅと、ビット線１１２に自己整合した第１の相変化材料層１０７ｄと、ビット線１１２に自己整合した下部電極２４０と、誘電体材料層２０４とを形成する。各下部電極２４０が第２のコンタクト２０８と接触するように、ビット線１１２と、相変化材料１０７ｂの線に垂直な第２の相変化材料１０７ｅの線とを、線リソグラフィを用いてパターン形成する。各下部電極２４０の一部が第２のコンタクト２０８に接触している限りは、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【０１４４】
ビット線１１２、第２の電極材料層１０７ｅ、第１の相変化材料層１０７ｄ、誘電体材料層２０４、下部電極２４０、および前処理されたウェハ２１８が露出している部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出させるために平坦化処理が施され、誘電体材料層２１６となる。上記誘電体材料層は、ＣＭＰあるいは別の適切な平坦化技術を用いて平坦化されて、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
【０１４５】
本発明の実施形態は、厳密なリソグラフィ工程を最低限に抑えるために、線リソグラフィおよび自己整合プロセスを用いて形成される、相変化メモリセルアレイを提供する。さらに、アレイ内の金属と活性材料との界面抵抗がオーバーレイ・インセンシティブであり、また界面領域を最大化することによって寄生抵抗が最小となっている。上記相変化メモリアレイは、改良された化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを有しており、形成中における機械的安定性が向上している。
【０１４６】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０１４７】
【図１】相変化メモリセルアレイの一実施形態を示す図である。
【図２Ａ】相変化メモリセルアレイの一実施形態の断面図である。
【図２Ｂ】図２Ａに示されている相変化メモリセルアレイの垂直断面図である。
【図２Ｃ】図２Ａに示されている相変化メモリセルアレイの上面図である。
【図３Ａ】前処理されたウェハの一実施形態の断面図である。
【図３Ｂ】図３Ａに示されている前処理されたウェハの垂直断面図である。
【図３Ｃ】図３Ａに示されている前処理されたウェハの水平断面図である。
【図３Ｄ】図３Ａに示されている前処理されたウェハの上面図である。
【図４】前処理されたウェハ、第１の電極材料層、および第１の相変化材料層の一実施形態の断面図である。
【図５】エッチング後における前処理されたウェハ、第１の電極材料層、および第１の相変化材料層の一実施形態の断面図である。
【図６Ａ】前処理されたウェハ、第１の電極材料層、第１の相変化材料層、および誘電体材料層の一実施形態の断面図である。
【図６Ｂ】図６Ａに示されているウェハの垂直断面図である。
【図６Ｃ】図６Ａに示されているウェハの上面図である。
【図７Ａ】前処理されたウェハ、第１の電極材料層、第１の相変化材料層、誘電体材料層、第２の相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【図７Ｂ】図７Ａに示されているウェハの垂直断面図である。
【図８Ａ】エッチング後における前処理されたウェハ、下部電極、第１の相変化材料層、第２の相変化材料層、およびビット線の一実施形態の断面図である。
【図８Ｂ】図８Ａに示されているウェハの垂直断面図である。
【図８Ｃ】図８Ａに示されているウェハの上面図である。
【図９Ａ】前処理されたウェハの一実施形態の断面図である。
【図９Ｂ】図９Ａに示されている前処理されたウェハの垂直断面図である。
【図９Ｃ】図９Ａに示されている前処理されたウェハの水平断面図である。
【図９Ｄ】図９Ａに示されている前処理されたウェハの上面図である。
【図１０】前処理されたウェハ、第１の電極材料層、およびハードマスク材料層の一実施形態の断面図である。
【図１１】エッチング後における前処理されたウェハ、第１の電極材料層、およびハードマスク材料層の一実施形態の断面図である。
【図１２】前処理されたウェハ、第１の電極材料層、ハードマスク材料層、および誘電体材料層の一実施形態の断面図である。
【図１３Ａ】ハードマスクを除去した後における前処理されたウェハ、第１の電極材料層、および誘電体材料層の一実施形態の断面図である。
【図１３Ｂ】図１３Ａに示されているウェハの垂直断面図である。
【図１３Ｃ】図１３Ａに示されているウェハの上面図である。
【図１４Ａ】前処理されたウェハ、第１の電極材料層、誘電体材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【図１４Ｂ】図１４Ａに示されているウェハの垂直断面図である。
【図１５Ａ】エッチング後における前処理されたウェハ、下部電極、誘電体材料層、相変化材料層、およびビット線の一実施形態の断面図である。
【図１５Ｂ】図１５Ａに示されているウェハの垂直断面図である。
【図１５Ｃ】図１５Ａに示されているウェハの上面図である。
【図１６Ａ】相変化メモリセルアレイの別の実施形態の断面図である。
【図１６Ｂ】図１６Ａに示されている相変化メモリセルアレイの垂直断面図である。
【図１６Ｃ】図１６Ａに示されている相変化メモリセルアレイの上面図である。
【図１７Ａ】前処理されたウェハの一実施形態の断面図である。
【図１７Ｂ】図１７Ａに示されている前処理されたウェハの垂直断面図である。
【図１７Ｃ】図１７Ａに示されている前処理されたウェハの水平断面図である。
【図１７Ｄ】図１７Ａに示されている前処理されたウェハの上面図である。
【図１８】前処理されたウェハ、第１の電極材料層、および相変化材料層の一実施形態の断面図である。
【図１９】エッチング後における前処理されたウェハ、第１の電極材料、および相変化材料層の一実施形態の断面図である。
【図２０Ａ】前処理されたウェハ、第１の電極材料層、相変化材料層、および誘電体材料層の一実施形態の断面図である。
【図２０Ｂ】図２０Ａに示されているウェハの垂直断面図である。
【図２０Ｃ】図２０Ａに示されているウェハの上面図である。
【図２１Ａ】前処理されたウェハ、第１の電極材料層、相変化材料層、誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【図２１Ｂ】図２１Ａに示されているウェハの垂直断面図である。
【図２２Ａ】エッチング後における前処理されたウェハ、下部電極、相変化素子、およびビット線の一実施形態の断面図である。
【図２２Ｂ】図２２Ａに示されているウェハの垂直断面図である。
【図２２Ｃ】図２２Ａに示されているウェハの上面図である。
【図２３Ａ】相変化メモリセルアレイの別の実施形態の断面図である。
【図２３Ｂ】図２３Ａに示されている相変化メモリセルアレイの垂直断面図である。
【図２３Ｃ】図２３Ａに示されている相変化メモリセルアレイの上面図である。
【図２４Ａ】前処理されたウェハの一実施形態の断面図である。
【図２４Ｂ】図２４Ａに示されている前処理されたウェハの垂直断面図である。
【図２４Ｃ】図２４Ａに示されている前処理されたウェハの水平断面図である。
【図２４Ｄ】図２４Ａに示されている前処理されたウェハの上面図である。
【図２５】前処理されたウェハ、第１の電極材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【図２６】エッチング後における前処理されたウェハ、第１の電極材料層、相変化材料層、および第２の電極材料層の一実施形態の断面図である。
【図２７Ａ】前処理されたウェハ、第１の電極材料層、相変化材料層、第２の電極材料層、および誘電体材料層の一実施形態の断面図である。
【図２７Ｂ】図２７Ａに示されているウェハの垂直断面図である。
【図２７Ｃ】図２７Ａに示されているウェハの上面図である。
【図２８Ａ】前処理されたウェハ、第１の電極材料層、相変化材料層、第２の電極材料層、誘電体材料層、および第３の電極材料層の一実施形態の断面図である。
【図２８Ｂ】図２８Ａに示されているウェハの垂直断面図である。
【図２９Ａ】エッチング後における前処理されたウェハ、下部電極、相変化材料素子、上部電極、誘電体材料層、およびビット線の一実施形態の断面図である。
【図２９Ｂ】図２９Ａに示されているウェハの垂直断面図である。
【図２９Ｃ】図２９Ａに示されているウェハの上面図である。
【図１】
2007273963.tif 000003
【図２Ａ】
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【図２Ｂ】
2007273963.tif 000005
【図２Ｃ】
2007273963.tif 000006
【図３Ａ】
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【図３Ｂ】
2007273963.tif 000008
【図３Ｃ】
2007273963.tif 000009
【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
2007273963.tif 000013
【図６Ｂ】
2007273963.tif 000014
【図６Ｃ】
2007273963.tif 000015
【図７Ａ】
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【図７Ｂ】
2007273963.tif 000017
【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８】
2007273963.tif 000043
【図１９】
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【図２０Ａ】
2007273963.tif 000045
【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
2007273963.tif 000052
【図２３Ａ】
2007273963.tif 000053
【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【外国語明細書】
2007273963000001.pdf