(57)【要約】【課題】     しきい値電圧のばらつきのないノーマリーオフ動作の窒化物半導体素子を提供する。 【解決手段】    窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記第２の半導体層の上の前記第１の領域の両端に隣接する第２、第３の領域にそれぞれ設けられたノンドープまたはｎ型の窒化物半導体からなる第３の半導体層と、前記第３の半導体層の上にそれぞれ設けられ、前記第３の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第４の半導体層と、を備え、前記第２の半導体層の膜厚は、第１の領域および第２、第３の領域において均一であることを特徴とする窒化物半導体素子を提供する。【選択図】    図１
2007035905.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、
前記第２の半導体層の上の前記第１の領域の両端に隣接する第２、第３の領域にそれぞれ設けられたノンドープまたはｎ型の窒化物半導体からなる第３の半導体層と、
前記第３の半導体層の上にそれぞれ設けられ、前記第３の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第４の半導体層と、
を備え、
前記第２の半導体層の膜厚は、第１の領域および第２、第３の領域において均一であることを特徴とする窒化物半導体素子。
【請求項２】
前記制御電極下の前記第１の半導体層と第２の半導体層との界面において、前記制御電極に制御電圧が印加されていない時は２次元電子ガスによるチャネルが形成されないことを特徴とする請求項１記載の窒化物半導体素子
【請求項３】
前記第２の領域において前記制御電極と離間して設けられ、前記第１の半導体層と前記第２の半導体層との界面に形成される２次元電子ガスに電気的に接続される第１の主電極と、
前記第３の領域において前記制御電極と離間して設けられ、前記第１の半導体層と前記第２の半導体層との界面に形成される２次元電子ガスに電気的に接続される第２の主電極と、
をさらに備え、
前記制御電極と前記第１の主電極との間隔をＬｇｓ、前記制御電極と前記第２の主電極との間隔をＬｇｄとしたとき、
Ｌｇｓ  ＜  Ｌｇｄ
であることを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記第２の半導体層の厚さは、８．２ナノメータ以下であることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記第１の半導体層は、ＧａＮからなり、
前記第２の半導体層は、ＡｌＹＧａ１−ＹＮからなり、
前記第２の半導体層の厚さは、アルミニウム組成比Ｙに対して、
１／（１．１５Ｙ２＋０．３２６Ｙ＋０．０１）
以下であることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子の構造に関し、特に、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）ヘテロ構造などを用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、これら耐圧とオン抵抗（ＲＯＮ）との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。  オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。
【０００３】
一方、ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子として、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。このため、従来より高出力の高周波デバイスとして注目されていた。
【０００４】
例えば、特許文献１にはリセスゲート構造を有するＨＦＥＴについて記載されている。  特許文献１の図１に記載されたＨＦＥＴは、ＧａＮチャネル層上にＡｌＧａＮバリア層が形成され、ＡｌＧａＮバリア層上にｎ型ＧａＮ層、ＡｌＧａＮ層が形成された構造を有する。また、最上層のＡｌＧａＮ層に接してソース電極及びドレイン電極が形成されている。さらに、ＡｌＧａＮ層、ｎ型ＧａＮ層およびＡｌＧａＮバリア層の一部が除去され、除去により形成されたリセス部には、ＡｌＧａＮバリア層に接してゲート電極が形成されている。
【０００５】
しかしながら、この半導体素子の構造をそのままパワー半導体に適用させるには、以下のような問題点がある。  
通常のパワー半導体素子では、ゲートしきい値電圧（Ｖｔｈ）がプラスとなるノーマリーオフ動作が要求される。しかしながら、ＧａＮ−ＨＦＥＴではヘテロ界面の電子移動度が高いため、しきい値電圧（Ｖｔｈ）はマイナスとなり、ノーマリーオン動作となってしまう。ヘテロ界面の電子濃度を低下させることによりノーマリーオフ動作を実現させることは可能であるが、これでは、ゲート・ソース間やゲート・ドレイン間のオフセット抵抗が大きくなりオン抵抗（ＲＯＮ）が増加してしまう。このため、オン抵抗（ＲＯＮ）を増加させずにゲートしきい値電圧（Ｖｔｈ）をプラスにするために、ゲート電極直下の電子濃度を選択的に下げる必要がある。  
具体的な方法として、先に説明したリセスゲート構造が特に有用である。特許文献１の図１より明らかなように、ゲート電極直下のＡｌＧａＮバリア層のみをリセスゲートエッチングにより薄くすることにより、この領域での電子濃度を選択的に下げることができるからである。
【０００６】
しかし、ノーマリーオフ動作に必要なゲート電極直下のＡｌＧａＮバリア層の厚みは、数ナノメータと薄い。このため、エッチング時間によりこの膜厚の制御を行おうとすると、ゲートしきい値電圧（Ｖｔｈ）はエッチングのばらつきに大きく左右されてしまう。例えば、３０ナノメータ程度のＡｌＧａＮバリア層の一部を５〜８ナノメータ程度にまでエッチング除去するためには、かなり高精度なエッチング制御を行わなければならず、製品化への大きな障害となってしまう。
【特許文献１】特開２００４−２２７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、しきい値電圧のばらつきのない窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、
前記第２の半導体層の上の前記第１の領域の両端に隣接する第２、第３の領域にそれぞれ設けられたノンドープまたはｎ型の窒化物半導体からなる第３の半導体層と、
前記第３の半導体層の上にそれぞれ設けられ、前記第３の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第４の半導体層と、
を備え、
前記第２の半導体層の膜厚は、第１の領域および第２、第３の領域において均一であることを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲート電極直下のＡｌＧａＮバリア層にはリセスエッチングを施さないため、しきい値電圧のばらつきのないノーマリーオフ動作の窒化物半導体素子を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。  
図１に表すＨＦＥＴは、ノンドープの窒化物半導体からなるチャネル層１上に、厚みが略均一なノンドープまたはｎ型の窒化物半導体からなるバリア層２が形成された構造を有する。バリア層２を構成する窒化物半導体のバンドギャップは、チャネル層１を構成する窒化物半導体のバンドギャップよりも大きい。具体的には、例えば、チャネル層１の材料としてＧａＮを用い、バリア層２の材料としてＡｌＧａＮを用いることができる。以下、チャネル層１及びバリア層２の材料として、これらの材料を用いた場合について説明する。
【００１１】
ＡｌＧａＮバリア層２上にはノンドープまたはｎ型の窒化物半導体からなる第１コンタクト層３および４が選択的に形成され、これら第１コンタクト層３、４の上にはそれぞれノンドープまたはｎ型の窒化物半導体からなる第２コンタクト層５、６が形成されている。第２コンタクト層を構成する窒化物半導体のバンドギャップは第１コンタクト層を構成する窒化物半導体のバンドギャップよりも大きい。
【００１２】
第１コンタクト層３、４は、後に図２を参照しつつ詳述するように、その下のバリア層２及びその上の第１コンタクト層５、６との間で選択的にパーニング（エッチング）をするための層としての役割も有する。  
一方、第２コンタクト層５、６は、チャネル層１とバリア層２との間でのピエゾ分極を促進させ、２次元電子ガス（以下、２ＤＥＧ：2 Dimensional Electoron Gas）の濃度を上げる役割も有する。つまり、２ＤＥＧ濃度を上げるためには、チャネル層１の上の界面でのピエゾ分極を増やす必要がある。しかし、ノーマリオフ状態を実現するためには、バリア層２の厚みを増やすことはできない。これに対して、第２コンタクト層５、６を積層させることにより、ソース・ドレイン領域でのピエゾ分極を促進させ、２ＤＥＧ濃度を上げることができる。
【００１３】
具体的には、例えば、第１コンタクト層３、４の材料としてＧａＮを用い、第２コンタクト層５、６の材料としてＡｌＧａＮを用いることができる。以下、第１コンタクト層３、４、及び第２コンタクト層５、６の材料として、これらの材料を用いた場合について説明する。
【００１４】
ＡｌＧａＮ層５、６上には、それぞれ、ＡｌＧａＮバリア層２とＧａＮチャネル層１との界面に発生する２次元電子ガス（以下、２ＤＥＧ：2 Dimensional Electoron Gas）７とオーミック接合されるソース電極８とドレイン電極９が形成されている。そして、ＡｌＧａＮバリア層２上にショットキー接合される制御電極（以下、「ゲート電極」と称する）が形成されている。
【００１５】
ＨＦＥＴをノーマリーオフ動作（エンハンスメントモード動作）とするためには、ゲートしきい値電圧（Ｖｔｈ）をプラスにしなければならない。このためには、ゲート電圧が０ボルト時に、ゲート電極１０下の領域ＬgにおけるＡｌＧａＮバリア層２とＧａＮチャネル層１の界面に発生する２ＤＥＧの電子濃度をゼロに近づける必要がある。２ＤＥＧの電子濃度を下げるために、本実施の形態におけるＡｌＧａＮバリア層２の膜厚は十分に薄く形成されている。
【００１６】
一方、ゲート・ソース間およびゲート・ドレイン間のオフセット領域ＬgsおよびＬgdにおいては、ゲート電圧が０ボルト時でも十分な２ＤＥＧが必要となる。この領域の２ＤＥＧ濃度が下がってしまうと、オフセット領域の抵抗が増加して素子のオン抵抗（ＲＯＮ）が増加してしまうからである。このため、図１に表すＨＦＥＴは、ゲート電極下の領域Ｌｇ以外の領域のヘテロ界面に多量の２ＤＥＧを発生させるようにしている。具体的には、この領域のＡｌＧａＮバリア層２上にＧａＮ層３、４だけでなくＡｌＧａＮ層５、６を形成し、このＡｌＧａＮ層５、６とＧａＮチャネル領域１との間でも格子ひずみを生じさせている。格子ひずみの増加によって、オフセット領域のヘテロ界面に十分な濃度の２ＤＥＧを発生させることができる。
【００１７】
このような構造を用いることにより、オフセット領域Ｌgs、Ｌgdの電子濃度を十分に保ったままで、ゲート電極１０の下の領域Ｌgの電子濃度を選択的に下げることができる。すなわち、低オン抵抗（ＲＯＮ）でありながらノーマリーオフのＨＦＥＴを実現することが可能となる。
【００１８】
図２は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの製造工程の一例を表す、工程断面図である。  
まず、図２（ａ）に表すように、図示しない半絶縁性の基板上にガスソース分子線エピタキシャル成長法（ＧＳＭＢＥ）や有機金属気層成長法（ＭＯＣＶＤ）などを用いて、ノンドープのＧａＮチャネル層１、ＡｌＧａＮバリア層２、ＧａＮ層３（４）、ＡｌＧａＮ層５（６）を順次成長する。
【００１９】
次に、図２（ｂ）に表すように、マスク２５を用いて、表面のＡｌＧａＮ層５（６）をＧａＮ層３（４）に達するまでエッチング除去する。  
その後、図２（ｃ）に表すように、ＧａＮ層３（４）のみを選択エッチングにより除去することで、ＡｌＧａＮバリア層２を残す。このとき、塩素（Ｃｌ）と酸素（Ｏ）とを混合させたガスを用いることによりＡｌＧａＮとのエッチング選択比は１０以上が得られるため、ＡｌＧａＮバリア層２はほとんどエッチングされない。  
このように、本具体例によれば、例えば、ＡｌＧａＮバリア層２、ＧａＮ第１コンタクト層３、４、及びＡｌＧａＮ第２コンタクト層５、６という３層構造を採用することにより、ＡｌＧａＮバリア層２の厚みを正確に薄く形成しつつ、確実且つ容易なパターニングが可能となり、オフセット領域（ゲート電極直下以外の領域）においてピエゾ分極を促進させて２ＤＥＧ濃度を上げることができる。  
最後に、マスク２５を除去して、ＡｌＧａＮ層５にオーミック接触するようソース電極、ドレイン電極を形成し、リセス部のＡｌＧａＮバリア層２にショットキー接触させてゲート電極を形成することにより、図１に表すＨＦＥＴが得られる。
【００２０】
図２（ｃ）の工程において、水素雰囲気中でアニールしても、ＧａＮのみを選択的にエッチングすることができる。この場合、エッチングによるダメージを回避することができる。  
さらに、ＧａＮ層３の代わりにインジウムガリウム窒素（ＩｎＧａＮ）層を用いれば、低温でのサーマルエッチングが可能になる。
【００２１】
また、ＡｌＧａＮバリア層２を結晶成長させた後、リセス部にシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などのマスクを形成し、マスクが形成されていない部分にＧａＮ層３とＡｌＧａＮ層５を成長させても、図２（ｃ）と同様の構造を得ることができる。
【００２２】
以上のように、図１に表したＡｌＧａＮバリア層２の膜厚は結晶成長により決定され、エッチングは行われない。したがって、膜厚のばらつきは生じず、ゲートしきい値電圧（Ｖｔｈ）のばらつきは小さくなる。
【００２３】
図３は、ゲートしきい値電圧（Ｖth）とゲート電極下のＡｌＧａＮバリア層２の膜厚との関係を表すグラフ図である。  
同図より、ＡｌＧａＮバリア層２を薄くすることで、ゲートしきい値電圧（Ｖth）がプラスにシフトし、８．２ナノメータ以下となると０ボルト以上のしきい値が得られることが分かる。このため、ノーマリーオフ動作を実現するためには、ゲート電極下のＡｌＧａＮバリア層を８．２マイクロメータ以下とすることが望ましい。
【００２４】
図４は、ゲートしきい値電圧（Ｖth）が０Ｖとなる場合の、ＡｌＧａＮのＡｌ組成比と膜厚の関係を表すグラフ図である。  
ＡｌＧａＮバリア層２のアルミニウム（Ａｌ）組成比が変化すると、ノーマリーオフを実現するためのＡｌＧａＮ層の膜厚は変化する。図より、しきい値電圧（Ｖth）が０ボルトとなるＡｌＧａＮバリア層２の厚みｔＡ０とアルミニウム（Ａｌ）組成比Ｙの関係は、
ｔＡ０  ＝  １／（１．１５Ｙ２＋０．３２６Ｙ＋０．０１）
と表され、ノーマリーオフを実現するためには、バリア層２の厚みをｔＡ０以下とすることが望ましい。
【００２５】
図３、４のグラフからも明らかなように、ＡｌＧａＮバリア層２の膜厚は極めて重要な要素であり、これを精度よく形成できるかが重要なポイントとなる。この膜厚制御を特許文献１の図１に表す形状のようにリセスゲートエッチングにて行おうとすると、数オングストロームオーダのエッチング精度が要求される。しかしながら、これは実現が困難である。
【００２６】
これに対して、本発明の実施の形態にかかるＨＦＥＴにおいては、ＡｌＧａＮバリア層２の膜厚は、ゲート電極下の領域もそれ以外の領域も均一に薄膜化して結晶成長にて形成するため、所望の膜厚を得やすい上に膜厚のばらつきも少ない。したがって、しきい値電圧のばらつきが少ないＨＦＥＴを安定して供給することができる。
【００２７】
以下、パワー素子として用いた場合の本発明の実施の形態について説明する。  
図５は、本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図１に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、ゲート・ソース間のオフセット領域Ｌgsに対して、ゲート・ドレイン間のオフセット領域Ｌgdを大きくとっていることである。ドレイン電圧が印加されると、ゲート・ドレイン間で電圧を保持するため、素子耐圧はゲート・ドレイン間距離すなわちゲート・ドレイン間のオフセット領域Ｌgdに依存する。このため、高耐圧を実現するために、ゲート・ドレイン間のオフセット領域Lgdは大きくすることが望ましい。一方、耐圧に影響しないゲート・ソース間距離すなわちゲート・ドレイン間のオフセット領域Ｌgsは、オン抵抗（ＲＯＮ）を下げるために小さくすることが望ましい。  
例えば、数１００ボルト程度の耐圧を実現する素子においては、ゲート・ドレイン間の距離Ｌgdが５〜１０マイクロメータであるのに対して、ゲート・ソース間の距離Ｌgsは１マイクロメータ程度である。
【００２８】
このように、ゲート・ドレイン間の距離Ｌgdとゲート・ソース間の距離Ｌgsとの関係を
Ｌｇｓ  ＜  Ｌｇｄ
とすることによって、高耐圧のパワー素子として適用可能となる。
【００２９】
図６は、本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ゲート電極１０がリセスエッチングした溝部よりも外側まで形成されている点である。図５に表すＨＦＥＴのリセス底部において、ゲート電極端部とリセス側壁部との間の領域での２ＤＥＧ濃度は低く、オン抵抗（ＲＯＮ）の増加を招く場合がある。これに対して、本図に表すＨＦＥＴは、露出しているＡｌＧａＮバリア層２の全ての領域にゲート電極を形成することができるので、オフセット領域Ｌgs、Ｌgdを２ＤＥＧで満たされた領域のみとすることができ、この領域での抵抗増加を抑えることができる。
【００３０】
図７は、本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ソース電極８とドレイン電極９とがＡｌＧａＮバリア層２上に形成されている点である。オーミック電極であるソース電極８とドレイン電極９はＡｌＧａＮバリア層２とＧａＮチャネル層１の界面に形成される２ＤＥＧと電気的に接続されればよい。このため、最上面のＡｌＧａＮ層５および６ではなくＡｌＧａＮバリア層２に上に形成して、より低いコンタクト抵抗を得ることができる。ソース電極８、ドレイン電極９が形成される領域は、ゲート電極１０が形成される領域と同時にエッチングすればよい。
【００３１】
図８は、本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ＡｌＧａＮバリア層２上にＧａＮ層３、４およびＡｌＧａＮ層５、６に換えて、ＡｌＧａＮ／ＧａＮ超格子層１１および１２を設けた点である。バンドギャップの異なる２種類の材料の薄膜を交互に積層して形成した周期構造を有する多層膜である超格子膜１１、１２によって、２ＤＥＧを発生させやすくするだけでなく、超格子上にソース電極８およびドレイン電極９をオーミック接合させることにより、コンタクト抵抗の低減させることが可能となる。
【００３２】
図９は、本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ＡｌＧａＮ層５、６上にＧａＮキャップ層１３、１４が形成されている点である。図５に表すＨＦＥＴにおいては、リセスエッチングなどのプロセスによって、ＡｌＧａＮ層５、６の表面は自然酸化膜が形成される等のプロセスダメージを受けやすい。これに対して、本図のＨＦＥＴは、アルミニウムＡｌが含まれないＧａＮキャップ層を表面に形成することにより、プロセスダメージを抑制することが可能となる。
【００３３】
図１０は、本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ゲート電極１０とＡｌＧａＮバリア層２との間にゲート絶縁膜１５が形成されていることである。これによって、ＭＩＳ（Metal Insulator Semiconductor）ゲート構造となる。ＭＩＳゲートとすることで、ゲートリーク電流が小さくなり、ゲート駆動回路の負荷が低減される。  
先に説明した実施の形態にかかるＨＦＥＴにＭＩＳゲート構造を適用することも、もちろん可能である。
【００３４】
図１１は、本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図５に表すＨＦＥＴと異なる部分は、ノンドープＧａＮチャネル層１に換えてｐ型ＧａＮチャネル層１６を採用している点と、ＡｌＧａＮバリア層２の膜厚を厚くした点とである。チャネル層をｐ型にすることでピエゾ分極により発生する２ＤＥＧ濃度は低減する。その分だけＡｌＧａＮバリア層２を厚くすることができる。このようにして、結晶成長によるＡｌＧａＮバリア層２の膜厚のばらつきを低減させ、しきい値電圧やオン抵抗（ＲＯＮ）のばらつきを抑えることが可能となる。２ＤＥＧ濃度が低減しすぎるとオン抵抗（ＲＯＮ）が増加してしまうので、ＡｌＧａＮバリア層２やＡｌＧａＮ層５、６をｎ型にして２ＤＥＧの濃度を調整して、これらのシート濃度をｐ型ＧａＮチャネル層１６のシート濃度より高くすることが望ましい。
【００３５】
図１２は、本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。本図に表す実施の形態は図１１に表す実施の形態の変形例である。図１１に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴは、ｐ型ＧａＮチャネル層１６がバッファー層１７を介して導電性基板１８上に形成されている。さらに、導電性基板は１８の裏面には裏面電極１９が形成され、裏面電極１９とソース電極８が接続されている。  
このような構造とすることで、素子に高電圧が印加されてアバランシェ降伏が起きたときのホール２０を速やかに排出し、高いアバランシェ耐量を実現することができる。このときバッファー層１７にはＡｌＮやＡｌＮ／ＧａＮ超格子構造などを用い、導電性基板にはシリコンカーバイド（ＳｉＣ）やシリコン（Ｓｉ）などを用いることができる。ホール２０を排出させるために、バッファー層１７や導電性基板１８はｐ型であることが望ましい。また、バッファー層１７、導電性基板１８は、ｐ型ｎ型を問わずフィールドプレートの役目をしてゲート・ドレイン間の電界集中を緩和するため、素子の高耐圧化を実現する。
【００３６】
図１３は、本発明の第１０の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴは図５に表すＨＦＥＴの表面に絶縁膜２１が形成され、この絶縁膜２１を介してゲート電極１０を覆うようにフィールドプレート電極２２が形成された構造を有する。フィールドプレート電極２２をソース電極８に接続することで、ゲート電極１０端部の電界集中を緩和して、高耐圧を実現することができる。また、フィールドプレート電極２２は、ゲート電極１０に接続されていても、同様の効果を得ることができる。
【００３７】
図１４は、図１３に表すＧａＮ−ＨＦＥＴの変形例である。図５に表すＨＦＥＴと同一の構成には同一の番号を付し、その詳しい説明は省略する。  
本図においては、さらにドレイン電極９に接続された第２のフィールドプレート電極２３が形成され、ドレイン電極９端部の電界集中をも緩和し、よりいっそうの高耐圧を実現している。
これまで、本発明の第１〜第１０の実施の形態について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本薄命の範囲に包含される。
【００３８】
例えば、第９の実施の形態以外の図面においては基板を図示していないが、サファイア基板やＳｉＣ基板、Ｓｉ基板、ＧａＮ基板のいずれでも実施可能であり、特に基板材料に限定されるものではない。基板の絶縁性や導電性、さらにはその導電型にも限定されない。
【００３９】
また、以上説明した具体例においては、バリア層／チャネル層の材料として、ＡｌＧａＮ／ＧａＮの組み合わせを用いて説明してきたが、ＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）／ＡｌＧａＮなどの組み合わせにおいても実施可能である。すなわち、チャネル層の材料としてバンドギャップが相対的に小さい窒化物半導体を用い、バリア層の材料としてバンドギャップが相対的に大きい窒化物半導体を用いることにより、同様の作用効果を得ることが可能である。  
また、ＨＦＥＴのゲート・ドレイン間の構造は、ヘテロ接合を用いたショットキ・バリア・ダイオード（ＳＢＤ：Shottky Barrier Diode）としても動作し、逆方向リーク電流が少ないＳＢＤとしても実施可能である。
【００４０】
なお、本明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において組成比及びｙをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図２】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの製造工程の一例を表す、模式図である。
【図３】ゲートしきい値電圧（Ｖth）とゲート電極下のＡｌＧａＮバリア層の膜厚との関係を表す図表である。
【図４】ゲートしきい値電圧（Ｖth）が０Ｖとなる場合の、ＡｌＧａＮのＡｌ組成比と膜厚の関係を表す図表である。
【図５】本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図６】本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図７】本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図８】本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図９】本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図１０】本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図１１】本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図１２】本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図１３】本発明の第１０の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図１４】図１３に表すＧａＮ−ＨＦＥＴの変形例である。
【符号の説明】
【００４２】
１  ＧａＮチャネル層
２  ＡｌＧａＮバリア層
３、４  ＧａＮ第１コンタクト層
５，６  ＡｌＧａＮ第２コンタクト層
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１１  超格子層
１３  キャップ層
１５  ゲート絶縁膜
１６  チャネル層
１７  バッファー層
１８  導電性基板
１９  裏面電極
２０  ホール
２１  絶縁膜
２２  フィールドプレート電極
２３  第２のフィールドプレート電極
２５  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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