(57)【要約】 【課題】参照用メモリセル（リファレンスセル）数を増大させることなしに、読み出しデータの信頼性が高く且つ素子寿命を長くする。【解決手段】１Ｔ１Ｃ型の強誘電体メモリにおいて、データ用ワード線ＷＬ１〜ＷＬｎがハイレベルに設定されたときに、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加する第１メモリセル１０１−１１〜１０１−ｍ１と、同じく、データ用ワード線がハイレベルに設定されたときに、第２ビット線にローレベル電位を印加する第２メモリセル１０１−１２〜１０１−ｍ２を設ける。そして、第１及び第２メモリセル内の強誘電体キャパシタＣｒの表面積が、データ用メモリセル１０２−１１〜１０２−ｍｎ内の強誘電体キャパシタＣｄの表面積よりも大きくなるように構成する。【選択図】図１
2007273048.tif 000002
【特許請求の範囲】
【請求項１】
データ読み出し用の第１ビット線及び参照電位読み出し用の第２ビット線とから成るビット線対と、
イコライズ信号が活性化されたときに、前記第１ビット線と前記第２ビット線とを電気的に接続させるイコライズ回路と、
前記第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルと、
参照用ワード線が活性化されたときに前記第２ビット線に第１電位を印加する第１メモリセルと、前記参照用ワード線が活性化されたときに前記第２ビット線に前記第１電位よりも低い第２電位を印加する第２メモリセルとを用いて前記第２ビット線を前記第１及び第２電位間の中間電位に設定する参照用メモリセルと
を備え、
前記参照用メモリセルの各強誘電体キャパシタの平面積が、前記複数のデータ用メモリセルの各強誘電体キャパシタの平面積に対して、相対的に大きく構成されていることを特徴とする強誘電体メモリ。
【請求項２】
前記第１ビット線の電位が前記第２ビット線の電位よりも高い場合には前記第１電位を前記第１ビット線に印加すると共に、前記第２電位を前記第２ビット線に印加し、且つ、前記第１ビット線の電位が前記第２ビット線の電位よりも低い場合には前記第２電位を前記第１ビット線に印加すると共に、前記第１電位を前記第２ビット線に印加するセンスアンプをさらに備えたことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記参照用メモリセルの各強誘電体キャパシタの平面積が、前記複数のデータ用メモリセルの各強誘電体キャパシタの平面積に対して、１．５倍以上であることを特徴とする請求項１または２に記載の強誘電体メモリ。
【請求項４】
データ読み出し用の第１ビット線及び参照電位読み出し用の第２ビット線とから成るビット線対と、
イコライズ信号が活性化されたときに、前記第１ビット線と前記第２ビット線とを電気的に接続させるイコライズ回路と、
前記第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルと、
参照用ワード線が活性化されたときに前記第２ビット線に第１電位を印加する第３メモリセルと、前記参照用ワード線が活性化されたときに前記第２ビット線に前記第１電位よりも低い第２電位を印加する第４メモリセルとを用いて前記第２ビット線を前記第１及び第２電位間の中間電位に設定する参照用メモリセルと
を備え、
前記参照用メモリセルのキャパシタが、並列に複数個接続して構成されていることを特徴とする強誘電体メモリ。
【請求項５】
前記第１ビット線の電位が前記第２ビット線の電位よりも高い場合には前記第１電位を前記第１ビット線に印加すると共に、前記第２電位を前記第２ビット線に印加し、且つ、前記第１ビット線の電位が前記第２ビット線の電位よりも低い場合には前記第２電位を前記第１ビット線に印加すると共に、前記第１電位を前記第２ビット線に印加するセンスアンプをさらに備えたことを特徴とする請求項４に記載の強誘電体メモリ。
【請求項６】
前記並列に複数個接続して構成された前記参照用メモリセル内の各強誘電体キャパシタの総平面積が、前記複数のデータ用メモリセルの各強誘電体キャパシタの平面積に対して、１．５倍以上であることを特徴とする請求項４または５に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体キャパシタの分極の特性によって二値データを記憶する強誘電体メモリ（FeRAM ： Ferroelectric Random Access Memory）等に係り、特に、１Ｔ１Ｃ（１トランジスタ／１キャパシタ）型の高寿命な強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体（誘電体の一種で、誘電体に電気をかけて発生した電荷が、電気を除去した後も保持される物質の総称）材料を用いた不揮発性メモリであって、１個のデータ用メモリセルに設けられた強誘電体キャパシタを正または負に飽和分極させることによって、二値データを記憶する。強誘電体キャパシタは、通常は二つの平行な電極間に強誘電体膜を挟んで構成されている。このような強誘電体メモリとしては、１Ｔ１Ｃ型のものと、２Ｔ２Ｃ型のものとが知られている。近年、強誘電体メモリでは、回路規模が小さく、そのため高集積化が容易であるということから、１Ｔ１Ｃ型のものが主流と成りつつある。
【０００３】
１Ｔ１Ｃ型強誘電体メモリでは、１個のデータ用メモリセルに、１個のトランジスタと１個の強誘電体キャパシタとが設けられる。さらに、この型の強誘電体メモリでは、１本のビット線毎に１個の１Ｔ１Ｃ型の参照用メモリセル（リファレンスセルとも称する）が設けられる。そして、データ用メモリセルから読み出した電位（読み出し電位）と参照用メモリセルから読み出した電位（参照電位）とを比較することにより、かかるデータ用メモリセルの記憶値が判定されるようになっている。
【０００４】
一方、２Ｔ２Ｃ型強誘電体メモリでは、１個のデータ用メモリセルに、２個のトランジスタと２個の強誘電体キャパシタとが設けられる。この型の強誘電体メモリでは、強誘電体キャパシタ対に相補データが書き込まれる。そして、この強誘電体キャパシタ対から読み出した２つの電位を比較することにより、かかるデータ用メモリセルの記憶値が判定されるようになっている。
【０００５】
ところで、強誘電体の特徴として、疲労劣化という特性がある。疲労劣化とは、強誘電体に正負のスイッチングパルスを繰り返し印加すると、ヒステリシスが悪くなってしまい、その結果、スイッチングチャージが減少してしまう現象である。すなわち、データの書き込みや読み出し（ＦｅＲＡＭは破壊読み出しであるので読み出しは書き込みを意味する）を繰り返しているうちにビット線に読み出される電圧が低下して、メモリ動作は行われなくなってしてしまうことを意味する。
【０００６】
さて、既述の通り、１Ｔ１Ｃ型強誘電体メモリは、回路規模が小さいため、高集積化が容易であるという利点を有している。その反面、１Ｔ１Ｃ型強誘電体メモリには、参照用メモリセル（リファレンスセル）内の強誘電体キャパシタが疲労劣化し易いという欠点がある。これは、参照用メモリセル内の強誘電体キャパシタに対するアクセス頻度が、データ用メモリセル内の強誘電体キャパシタに対するアクセス頻度と比較して非常に多くなるためである。例えば、１本のビット線に２５６個のデータ用メモリセルが接続されているとする。その場合、これらのデータ用メモリセル内の強誘電体キャパシタに記憶された記憶データを１回ずつ読み出すとすると、参照用メモリセル内の強誘電体キャパシタへのアクセスは２５６回となり、疲労劣化が深刻となる。この疲労劣化は、参照用メモリセル内の強誘電体キャパシタから読み出される参照電位の低下を招き、そのため読み出しデータの信頼性や強誘電体メモリ素子の寿命を低下させる原因となる。
【０００７】
強誘電体キャパシタの疲労劣化を抑制するための技術としては、例えば、特許文献１〜４で開示されたものが知られている。
【０００８】
特許文献１の技術では、２個の強誘電体キャパシタの分極状態を交互に切り換えることによって、強誘電体キャパシタの疲労劣化を抑制している（特許文献１の段落００１１、００５９等参照）。
【０００９】
特許文献２の技術では、強誘電体キャパシタと並列に常誘電キャパシタを設けることにより、強誘電体キャパシタの疲労劣化を抑制している（特許文献２の段落００４０、図１等参照）。
【００１０】
特許文献３の技術では、小ブロック毎に参照用メモリセルを設けることによって、該参照用メモリセルに対するアクセス頻度を減らし、これにより、参照用メモリセル内に設けられた強誘電体キャパシタの疲労劣化を抑制している（特許文献３の段落００２２〜００２４参照）。
【００１１】
特許文献４の技術では、読み出しサイクル毎に参照用メモリセルを切り換えることにより、該参照用メモリセルに対するアクセス頻度を減らし、これにより、参照用メモリセル内に設けられた強誘電体キャパシタの疲労劣化を抑制している（特許文献４の段落００６１等参照）。
【特許文献１】特開平９−２６５７８５号公報
【特許文献２】特開２０００−１８７９８９号公報
【特許文献３】特開２００２−１５５６２号公報
【特許文献４】特開２００４−８７０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の特許文献１〜４の技術では、参照用メモリセル内の強誘電体キャパシタの疲労劣化を多少は抑制できるものの、データ用メモリセル内の強誘電体キャパシタと同等の寿命を得ることはできない。このため、これらの技術では、読み出しデータの信頼性を十分に高めることはできないという問題があった。
【００１３】
また、特許文献３、４の技術では、参照用メモリセルの個数を多くすることにより、該参照用メモリセル内に設けられた強誘電体キャパシタの疲労劣化をさらに低減することができる。しかしながら、参照用メモリセルの個数を多くするほど、回路規模が大きくなるので、高集積化が可能であるという１Ｔ１Ｃ型強誘電体メモリの利点が損なわれるという問題があった。
【００１４】
この発明は、上記問題に鑑みてなされたものであり、その目的は、参照用メモリセル数を増大させることなしに、読み出しデータの信頼性が高く且つ素子寿命の長い１Ｔ１Ｃ型強誘電体メモリを提供することにある。
【課題を解決するための手段】
【００１５】
上述した目的を達成するため、この発明の第１の要旨の強誘電体メモリによれば、データ読み出し用の第１ビット線と参照電位読み出し用の第２ビット線とから成るビット線対を備え、イコライズ信号が活性化されたときに、第１ビット線と第２ビット線とを電気的に接続させるイコライズ回路を備える。
【００１６】
また、第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルを備える。
【００１７】
さらに、参照用ワード線が活性化されたときに第２ビット線に第１電位を印加する第１メモリセルと、参照用ワード線が活性化されたときに第２ビット線に第２電位を印加する第２メモリセルとを用いて第２ビット線を第１及び第２電位間の中間電位に設定する参照用メモリセルを備えている。
【００１８】
そして、参照用メモリセルの各強誘電体キャパシタの平面積が、複数のデータ用メモリセルの各強誘電体キャパシタの平面積に対して、相対的に大きく構成されている。
【００１９】
また、この発明の第２の要旨の強誘電体メモリによれば、データ読み出し用の第１ビット線及び参照電位読み出し用の第２ビット線とから成るビット線対と、イコライズ信号が活性化されたときに、第１ビット線と第２ビット線とを電気的に接続させるイコライズ回路を備える。
【００２０】
そして、第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルを備え、参照用ワード線が活性化されたときに第２ビット線に第１電位を印加する第３メモリセルを備え、参照用ワード線が活性化されたときに第２ビット線に第２電位を印加する第４メモリセルとを用いて前記第２ビット線を第１及び第２電位間の中間電位に設定する参照用メモリセルを備えている。
【００２１】
さらに、この参照用メモリセルの各強誘電体キャパシタが、並列に複数個接続して構成されている。
【発明の効果】
【００２２】
この発明の第１及び第２の要旨によれば、参照用メモリセル内に設けられた強誘電体キャパシタの平面積を、データ用メモリセル内の強誘電体キャパシタの平面積より大きく形成することとした。これにより、強誘電体メモリの、読み出しデータの信頼性及び素子寿命を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、この発明の実施形態について説明する。なお、図中、各構成要素は、この発明が理解できる程度に概略的に示してあるに過ぎない。また、以下に述べる条件等は、この発明の範囲内の単なる好適例に過ぎない。
【００２４】
（第１実施形態）
図１は、この発明の第１実施形態を説明するための図であり、先ず、構成について説明し、続いて動作について説明する。
【００２５】
〔第１実施形態の構成〕
図１は第１実施形態における強誘電体メモリの構成を示した回路図である。
【００２６】
図１に示したこの実施形態に係る強誘電体メモリ１００は、ビット線対ＢＰ１〜ＢＰｍと、イコライズ回路ＥＱ１〜ＥＱｍと、センスアンプ１０１と、データ用メモリセル１０２−１１〜１０２−ｍｎと、参照用メモリセル１０１−１〜１０１−ｍとを含んでいる。但し、ｍ，ｎを自然数とする。
【００２７】
ビット線対ＢＰ１〜ＢＰｍは、データ読み出し用の第１ビット線ＢＬ１〜ＢＬｍと、参照電位読み出し用の第２ビット線／ＢＬ１〜／ＢＬｍとからなる。これらのビット線対ＢＰ１〜ＢＰｍの各々は、行列配列されているデータ用メモリセル１０２−１１〜１０２−ｍｎの各行に１対１の関係で対応させてそれぞれ列方向に配置されている。一方、データ用メモリセル１０２−１１〜１０２−ｍｎの各列に参照用ワード線ＷＬ１〜ＷＬｎが１対１の関係で対応させてそれぞれ行方向に配置されている。
【００２８】
イコライズ回路ＥＱ１〜ＥＱｍは、トランジスタを使って構成している。これらトランジスタを、以下、イコライズ用トランジスタと称する。これらイコライズ用トランジスタＥＱ１〜ＥＱｍは、それぞれの制御電極が共通の一本のイコライズ用制御線ＥＱＬに接続されている。このイコライズ用制御線ＥＱＬがハイレベル電位（第１電位：ここでは例えば強誘電体メモリに駆動電圧を供給する図示しない駆動電圧供給手段より供給される駆動電圧または電源電圧ＶＣＣとする）に設定（活性化）されたときに、イコライズ用トランジスタＥＱ１〜ＥＱｍは、導通状態すなわちオンとなり、ビット線対ＢＰ１〜ＢＰｍ内の第１ビット線ＢＬ１〜ＢＬｍと第２ビット線／ＢＬ１〜／ＢＬｍとを相互に導通、すなわち電気的に接続した状態にさせる。これにより、各ビット線対の電位が同一になる。一方、イコライズ用制御線ＥＱＬがローレベル電位（第２電位：ここでは例えば零ボルトとする）に設定されたとき、イコライズ用トランジスタＥＱ１〜ＥＱｍは非導通状態、すなわちオフとなり、ビット線対ＢＰ１〜ＢＰｍ内の第１ビット線ＢＬ１〜ＢＬｍと第２ビット線／ＢＬ１〜／ＢＬｍとが、互いに電気的に絶縁される。
【００２９】
センスアンプ１０１は、各ビット線対ＢＰ１〜ＢＰｍ毎に、第１ビット線ＢＬ１〜ＢＬｍの電位と、第２ビット線／ＢＬ１〜／ＢＬｍの電位とを比較する。そして、センスアンプ１０１は、第１ビット線の電位が第２ビット線よりも高いときはハイレベル電位（ＶＣＣ）を第１ビット線に印加すると共に、ローレベル電位（零ボルト）を第２ビット線に印加する。一方、センスアンプ１０１は、第１ビット線の電位が第２ビット線よりも低いときには、ローレベル電位を第１ビット線に印加すると共に、ハイレベル電位を第２ビット線に印加する。さらに、センスアンプ１０１は、後述のようにして、データ用メモリセル１０２−１１〜１０２−ｍｎや、参照用メモリセル１０１−１〜１０１−ｍに対して、データ並びに参照値の書き込み／読み出しを行う。
【００３０】
データ用メモリセル１０２−１１〜１０２−ｍｎは、既に説明した通り、行列状に配置されている。各データ用メモリセル１０２−１１〜１０２−ｍｎは、それぞれ、１個のトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｄと、１個の強誘電体キャパシタＣｄとを備えている。すなわち、この実施形態に係る強誘電体メモリは、１Ｔ１Ｃ型の強誘電体メモリである。トランジスタＴｄは、対応する第１ビット線に一方の電極、ここではソースが接続され且つ対応するワード線に制御電極であるゲートが接続されている。強誘電体キャパシタＣｄは、その一方の電極が対応するトランジスタＴｄの他方の主電極、ここではドレインに接続され且つ他方の電極（セルプレート）に、図示しない周辺回路より供給されるプレート電圧Ｖｐ１〜Ｖｐｎが入力される。
【００３１】
参照用メモリセル１０１−１〜１０１−ｍは、第１メモリセル１０１−１１〜１０１−ｍ１及び第２メモリセル１０１−１２〜１０１−ｍ２をそれぞれ具えている。参照用メモリセル１０１−１〜１０１−ｍの各々は、第２ビット線／ＢＬ１〜／ＢＬｍ毎に、１個ずつ設けられている。参照用メモリセルの第１メモリセル１０１−１１〜１０１−ｍ１及び第２メモリセル１０１−１２〜１０１−ｍ２は、それぞれ、トランジスタＴｒと強誘電体キャパシタＣｒとの直列回路で構成されている。これら第１及び第２メモリセル１０１−１１〜１０１−ｍ１及び１０１−１２〜１０１−ｍ２は、各第２ビット線と参照用ワード線との間に、１つずつ、並列に接続して設けられている。
【００３２】
図１に示す構成例では、第１メモリセルは、対応する第２ビット線／ＢＬ１〜／ＢＬｍに一方の主電極、すなわちソースが接続され且つ制御電極であるゲートがデータ用ワード線ＷＬｎに接続されたトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｒと、一方の電極が該トランジスタＴｒの他方の主電極、すなわちドレインに接続され且つ他方の電極（セルプレート）に、図示しない周辺回路よりプレート電位Ｖｇ１が入力される強誘電体キャパシタＣｒとを備えている。
【００３３】
第２メモリセルは、対応する第２ビット線／ＢＬ１〜／ＢＬｍに一方の主電極、すなわちソースが接続され且つ制御電極であるゲートがデータ用ワード線ＷＬｎに接続されたトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｒと、一方の電極が該トランジスタＴｒの他方の主電極、すなわちドレインに接続され且つ他方の電極（セルプレート）に、図示しない周辺回路よりプレート電位Ｖｇ２が入力される強誘電体キャパシタＣｒとを備えている。
【００３４】
これら第１メモリセル及び第２メモリセル内の各強誘電体キャパシタの平面積は、データ用メモリセル１０２−１１〜１０２−ｍｎの各強誘電体キャパシタの平面積に対して、相対的に大きく（例えば１．５倍以上）なるように構成（形成）されている。尚、ここで、強誘電体キャパシタの平面積とは、２つの電極で挟まれた強誘電体材料の電極との接触面積である。また、強誘電体キャパシタの形状は平面的であっても立体的であっても良い。
【００３５】
一方、左列の第１メモリセル１０１−１１〜１０１−ｍ１内の各強誘電体キャパシタには、例えば、ワード線ＷＬｎがハイレベル（活性化状態）になったときに、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加するように、例えば、事前に従来公知の方法で情報が記憶されている。また、右列の第２メモリセル１０１−１２〜１０１−ｍ２内の各強誘電体キャパシタには、例えば、ワード線ＷＬｎがハイレベル（活性化状態）になったときに、第２ビット線／ＢＬ１〜／ＢＬｍにローレベル電位を印加するよう第１メモリセルと同様に、事前に従来公知の方法で情報が記憶されている。
【００３６】
尚、データ用メモリセルからデータを読み出す際に、第１メモリセル及び第２メモリセルに対して毎回書き込みを行うようにしても良いのは勿論である。
【００３７】
このように、第１及び第２のメモリセル対からは、互いに逆の電位が出力されるように構成することにより、ビット線ＢＬ１〜ＢＬｍ、／ＢＬ１〜／ＢＬｍの電位をローレベルとハイレベルの中間電位（すなわちＶＣＣ／２）に設定している。尚、左列の第１メモリセル１０１−１１〜１０１−ｍ１は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにローレベル電位を印加し、右列の第２メモリセル１０１−１２〜１０１−ｍ２は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加するようにしても良い。
【００３８】
ここで、強誘電体メモリ１００は、不揮発性であるものの破壊読み出しであるため、各強誘電体キャパシタに記録された情報は一旦読み出すと再度の書き込みを必要とする。そのため、強誘電体メモリ１００には、この再書き込みに対応した周辺回路（図示せず）が備えられているのは勿論である。
【００３９】
このように、上述の例では、参照用ワード線が、データ用ワード線ＷＬｎと共通化されている。しかしながら、図２に示すように、データ用ワード線ＷＬ１〜ＷＬｎとは別個独立に参照用ワード線ＷＬを設けるようにしてもよい。この場合、データ用メモリセル１０２−１１〜１０２−ｍｎを構成する各強誘電体キャパシタＣｄは、その一方の電極が対応するトランジスタＴｄの他方の主電極、ここではドレインに接続され且つ他方の電極（セルプレート）に図示しない周辺回路より供給されるプレート電圧Ｖｐがそれぞれ入力される。
【００４０】
すなわち、この例では、データ用メモリセル及び参照用メモリセルが異なるワード線ＷＬ１〜ＷＬｎ及びＷＬにそれぞれ接続されているため、データ用メモリセル１０２−１１〜１０２−ｍｎのセルプレートに、それぞれプレート電位（ここではＶｐ）を与えるためのプレート線を共通にすることが出来る。それ以外の構成は、図１と同様である。
【００４１】
また、図３に示すように、図１中の左列の第１メモリセル１０１−１１〜１０１−ｍ１と、図１中の右列の第２メモリセル１０１−１２〜１０１−ｍ２とで、別個の参照用ワード線ＷＬＬ及びＷＬＲを設けるようにしてもよい。
【００４２】
この場合、データ用メモリセル１０２−１１〜１０２−ｍｎを構成する強誘電体キャパシタＣｄは、その一方の電極が対応するトランジスタＴｄの他方の主電極、ここではドレインに接続され且つ他方の電極（セルプレート）に図示しない周辺回路より供給されるプレート電圧Ｖｐが入力される。
【００４３】
そして、第１メモリセルは、対応する第２ビット線／ＢＬ１〜／ＢＬｍに一方の主電極、すなわちソースが接続され且つ制御電極であるゲートがワード線ＷＬＬに接続されたトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｒと、一方の電極が該トランジスタＴｒの他方の主電極、すなわちドレインに接続され且つ他方の電極（セルプレート）に、図示しない周辺回路よりプレート電位Ｖｇが入力される強誘電体キャパシタＣｒとを備えている。
【００４４】
また、第２メモリセルは、対応する第２ビット線／ＢＬ１〜／ＢＬｍに一方の主電極、すなわちソースが接続され且つ制御電極であるゲートがワード線ＷＬＲに接続されたトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｒと、一方の電極が該トランジスタＴｒの他方の主電極、すなわちドレインに接続され且つ他方の電極（セルプレート）に、図示しない周辺回路よりプレート電位Ｖｇが入力される強誘電体キャパシタＣｒとを備えている。
【００４５】
すなわち、データ用メモリセル，第１メモリセル及び第２メモリセルが異なるワード線、ＷＬ１〜ＷＬｎ，ＷＬＬ及びＷＬＲに接続されている（それぞれ独立して選択できる構成となっている）ため、データ用メモリセル１０２−１１〜１０２ｍｎのセルプレートに、それぞれプレート電位（ここではＶｐ）を与えるためのプレート線を共通にすることが出来ると共に、第１メモリセル１０１−１１〜１０１−ｍ１と、第２メモリセル１０１−１２〜１０１−ｍ２のセルプレートに、それぞれプレート電位（ここではＶｇ）を与えるためのプレート線を共通にすることが出来る。それ以外の構成は、図１と同様である。
【００４６】
〔第１実施形態の動作〕
次に、図１に示した強誘電体メモリ１００の動作について、データ用メモリセル１０２−１２よりデータ読み出しを行う場合を例にとって説明する。また、図４のタイミングチャートを適宜参照しながら説明を行う。
【００４７】
先ず、第１メモリセル１０１−１１に対し“０”を書き込むと共に、第２メモリセル１０１−１２に対し“１”を書き込む。
【００４８】
そのために、最初に、ワード線ＷＬｎを一定期間ハイレベル電位ＶＣＣに設定する（図４のａのタイミング）。次に、ワード線ＷＬｎがＶＣＣにある期間に、第２ビット線／ＢＬ１へ、例えばセンスアンプ１０１よりＶＣＣを印加し（図４のｂのタイミング）、その後、印加電圧を０に戻す（図４のｃのタイミング）。これにより、第２メモリセル１０１−１２内の強誘電体キャパシタＣｒには、“１”が書き込まれる。
【００４９】
次に、ワード線ＷＬｎを再び一定期間ハイレベル電圧ＶＣＣに設定する（図４のｄのタイミング）。次に、Ｖｇ１へＶＣＣを印加し（図４のｅのタイミング）、その後、印加電圧を０に戻す（図４のｆのタイミング）。これにより、第１メモリセル１０１−１１内の強誘電体キャパシタＣｒには、“０”が書き込まれる。
【００５０】
以上の処理により、第１メモリセル１０１−１１及び第２メモリセル１０１−１２内の各強誘電体キャパシタＣｒには、それぞれ異なるデータが格納される。
【００５１】
続いて、イコライズ用制御線ＥＱＬをハイレベル電位（活性化状態）ＶＣＣに設定する（図４のｇのタイミング）。これにより、イコライズ用トランジスタＥＱ１がオンして、ビット線対ＢＰ１内の第１ビット線ＢＬ１と第２ビット線／ＢＬ１とが導通し、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベル電位に設定して（図４のｈのタイミング）、第１ビット線ＢＬ１と第２ビット線／ＢＬ１を電気的に絶縁する。
【００５２】
次に、ワード線ＷＬ２及びＷＬｎを、ハイレベル電位に設定し、データ用メモリセル１０２−１２、第１及び第２メモリセル１０１−１１及び１０１−１２を選択する（図４のｉのタイミング）。ワード線ＷＬｎがハイレベル（活性化状態）に設定された状態で、セルプレート電位Ｖｐ２，Ｖｇ１及びＶｇ２にそれぞれＶＣＣが印加されると（図４のｊのタイミング）、データ用メモリセル１０２−１２，第１及び第２メモリセル１０１−１１及び１０１−１２がオンする。上述したように、この例では、左列の第１メモリセル１０１−１１からはハイレベル電位（第１電位）が出力され且つ右列の第２メモリセル１０１−１２からはローレベル電位（第２電位）が出力される（逆でも良い）。このため、第２ビット線／ＢＬ１の電位は、それぞれ、ハイレベルとローレベルとの中間電位（ＶＣＣ／２）となる。
【００５３】
また、ワード線ＷＬ２がハイレベル電位に設定されると、データ用メモリセル１０２−１２内のトランジスタＴｄがオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１に出力される。
【００５４】
例えば、データ用メモリセル１０２−１２において、ハイレベル電位が出力された場合、第１ビット線ＢＬ１の電位は上昇する（図４のｋ）。これにより、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも高くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をハイレベル電位（ＶＣＣ：図４のｌ）に設定（増幅）し、且つ、第２ビット線／ＢＬ１をローレベル電位に設定（増幅）する（図４のｍ）。一方、データ用メモリセル１０２−１２がローレベルを出力した場合、第１ビット線ＢＬ１の電位は下降する（図４のｎ）。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも低くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をローレベル電位（零ボルト：図４のｏ）に設定（増幅）し、且つ、第２ビット線／ＢＬ１をハイレベル電位に設定（増幅）する（図４のｐ）。
【００５５】
これにより、第１ビット線ＢＬ１と第２ビット線／ＢＬ１の電位は、読み出し電位として、強誘電体メモリ１００より出力される。また、データ用メモリセル１０２−１２内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が上書きされる。
【００５６】
続いて、ワード線ＷＬ２及びＷＬｎの電位がローレベルに設定されて（図４のｑのタイミング）、読み出し処理が終了する。
【００５７】
次に、図２に示した強誘電体メモリ１１０の動作について、データ用メモリセル１０２−１２よりデータ読み出しを行う場合を例にとって説明する。また、図５のタイミングチャートを適宜参照しながら説明を行う。なお、図１と重複する部分の説明については、省略若しくは簡略に行う。
【００５８】
最初に、ワード線ＷＬを一定期間ハイレベル電位ＶＣＣに設定する（図５のａのタイミング）。ワード線ＷＬがＶＣＣにある期間に、第２ビット線／ＢＬ１へ、例えばセンスアンプ１０１よりＶＣＣを印加し（図５のｂのタイミング）、その後、印加電圧を０に戻す（図５のｃのタイミング）。これにより、第２メモリセル１０１−１２内の強誘電体キャパシタＣｒには、“１”が書き込まれる。
【００５９】
次に、再び一定期間ワード線ＷＬをハイレベル電位ＶＣＣに設定する（図５のｄのタイミング）。ワード線ＷＬがＶＣＣにある期間に、Ｖｇ１へＶＣＣを印加し（図５のｅのタイミング）、その後、それぞれの印加電圧を０に戻す（図５のｆのタイミング）。これにより、第１メモリセル１０１−１１内の強誘電体キャパシタＣｒには、“０”が書き込まれる。
【００６０】
以上の処理により、第１メモリセル１０１−１１及び第２メモリセル１０１−１２内の各強誘電体キャパシタＣｒには、それぞれ異なるデータが格納される。
【００６１】
続いて、イコライズ用制御線ＥＱＬをハイレベル電位（活性化状態）ＶＣＣに設定する（図５のｇのタイミング）。これにより、イコライズ用トランジスタＥＱ１がオンして、各ビット線対ＢＰ１内の第１ビット線ＢＬ１と第２ビット線／ＢＬ１とが導通し、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベル電位に設定して（図５のｈのタイミング）、第１ビット線ＢＬ１と第２ビット線／ＢＬ１を電気的に絶縁する。
【００６２】
次に、ワード線ＷＬ２及びＷＬを、ハイレベル電位に設定し、データ用メモリセル１０２−１２、第１及び第２メモリセル１０１−１１及び１０１−１２を選択する（図５のｉのタイミング）。ワード線ＷＬ２及びＷＬがハイレベル電位（活性化状態）に設定された状態で、セルプレート電位Ｖｐ，Ｖｇ１及びＶｇ２にそれぞれＶＣＣが印加されると（図５のｊのタイミング）、データ用メモリセル１０２−１２，第１及び第２メモリセル１０１−１１及び１０１−１２がオンする。これにより、第２ビット線／ＢＬ１の電位は、それぞれ、ハイレベルとローレベルとの中間電位（ＶＣＣ／２）となる。
【００６３】
また、ワード線ＷＬ２がハイレベル電位に設定されると、データ用メモリセル１０２−１２内のトランジスタＴｄがオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１に出力される。
【００６４】
これにより、第１ビット線ＢＬ１と第２ビット線／ＢＬ１の電位は、読み出し電位として、強誘電体メモリ１１０より出力される。また、データ用メモリセル１０２−１２内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が上書きされる。
【００６５】
続いて、ワード線ＷＬ２及びＷＬの電位がローレベルに設定されて（図５のｑのタイミング）、読み出し処理が終了する。
【００６６】
次に、図３に示した強誘電体メモリ１２０の動作について、データ用メモリセル１０２−１２よりデータ読み出しを行う場合を例にとって説明する。また、図６のタイミングチャートを適宜参照しながら説明を行う。なお、図１と重複する部分の説明については、省略若しくは簡略に行う。
【００６７】
最初に、ワード線ＷＬＲを一定期間ハイレベル電位ＶＣＣに設定する（図６のａのタイミング）。ワード線ＷＬＲがＶＣＣにある期間に、第２ビット線／ＢＬ１へ、例えばセンスアンプ１０１よりＶＣＣを印加し（図６のｂのタイミング）、その後、印加電圧を０に戻す（図６のｃのタイミング）。これにより、第２メモリセル１０１−１２内の強誘電体キャパシタＣｒには、“１”が書き込まれる。
【００６８】
次に、ワード線ＷＬＬを一定期間ハイレベル電位ＶＣＣに設定する（図６のｄのタイミング）。ワード線ＷＬＬがＶＣＣにある期間に、ＶｇへＶＣＣを印加し（図６のｅのタイミング）、その後、印加電圧を０に戻す（図６のｆのタイミング）。これにより、第１メモリセル１０１−１１内の強誘電体キャパシタＣｒには、“０”が書き込まれる。
【００６９】
以上の処理により、第１メモリセル１０１−１１及び第２メモリセル１０１−１２内の各強誘電体キャパシタＣｒには、それぞれ異なるデータが格納される。
【００７０】
続いて、イコライズ用制御線ＥＱＬをハイレベル電位（活性化状態）ＶＣＣに設定する（図６のｇのタイミング）。これにより、イコライズ用トランジスタＥＱ１がオンして、各ビット線対ＢＰ１内の第１ビット線ＢＬ１と第２ビット線／ＢＬ１とが導通し、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベルに設定して（図６のｈのタイミング）、第１ビット線ＢＬ１と第２ビット線／ＢＬ１を電気的に絶縁する。
【００７１】
次に、ワード線ＷＬ２，ＷＬＬ及びＷＬＲを、ハイレベルに設定し、データ用メモリセル１０２−１２、第１及び第２メモリセル１０１−１１及び１０１−１２を選択する（図６のｉのタイミング）。ワード線ＷＬ２，ＷＬＬ及びＷＬＲがハイレベル（活性化状態）に設定された状態で、セルプレート電位Ｖｐ及びＶｇにそれぞれＶＣＣが印加されると（図６のｊのタイミング）、データ用メモリセル１０２−１２，第１及び第２メモリセル１０１−１１及び１０１−１２がオンする。これにより、第２ビット線／ＢＬ１の電位は、それぞれ、ハイレベルとローレベルとの中間電位（ＶＣＣ／２）となる。
【００７２】
また、ワード線ＷＬ２がハイレベルに設定されると、データ用メモリセル１０２−１２内のトランジスタＴｄがオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１に出力される。
【００７３】
これにより、第１ビット線ＢＬ１と第２ビット線／ＢＬ１の電位は、読み出し電位として、強誘電体メモリ１２０より出力される。また、データ用メモリセル１０２−１２内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が上書きされる。
【００７４】
続いて、ワード線ＷＬ２，ＷＬＬ及びＷＬＲの電位がローレベルに設定されて（図６のｑのタイミング）、読み出し処理が終了する。
【００７５】
〔第１実施形態の作用効果〕
強誘電体キャパシタ、特に強誘電体メモリの従来公知の半導体製造工程によって形成される強誘電体メモリ内の強誘電体キャパシタは、一般に、その周辺部分の欠損が多く、その欠損部分が強誘電体キャパシタとして機能しないため、その中央部分を強誘電体キャパシタとして用いている。また、メモリの書き換え回数の増加に伴い強誘電体キャパシタとして機能する部分が疲労劣化（欠損が発生）するという性質を持っている。疲労劣化、すなわち、強誘電体キャパシタとしての機能の低下（寿命）を止めることはできない。しかしながら、強誘電体キャパシタの表面積を大きくすることで、強誘電体キャパシタとしての寿命を延ばすことは可能である。
【００７６】
そこで、この実施形態では、データ用メモリセル内の強誘電体キャパシタの平面積に対して、参照用メモリセル内の強誘電体キャパシタの平面積が大きく（好ましくは１．５倍程度以上）なるように構成した。このため、キャパシタ（強誘電体）の分極特性に対する適用寿命は、該強誘電体キャパシタの平面積を拡大した量に応じて向上するので、参照用メモリセル内の強誘電体キャパシタへのデータアクセスを多数重ねることで、該強誘電体キャパシタにアクセス疲労が生じたとしても、強誘電体キャパシタの信頼性を従来と比較して向上させることができる。
【００７７】
すなわち、本実施形態では、データ用メモリセル内の強誘電体キャパシタに比べて、格段にアクセス頻度の高い（既述）参照用メモリセル内の強誘電体キャパシタに対し、部分的に疲労劣化してもよい領域の面積を拡大するように構成したので、参照用メモリセル内の強誘電体キャパシタの疲労劣化に伴う、データ参照判定（データ読み出し）に支障をきたさないような分極特性を、当該強誘電体キャパシタに対して与えることができる。その結果、強誘電体メモリの読み出しデータの信頼性及び素子寿命を向上させることができる。
【００７８】
さらに、強誘電体キャパシタの表面積を拡大する部分は、データ用メモリセル内の強誘電体キャパシタ部ではなく、参照用メモリセル内の強誘電体キャパシタ部に限定しているため、メモリ素子全体の面積（の増加）に影響を与えることは殆ど無く、従来のメモリ素子（強誘電体メモリ）と同等（の大きさ）に構成できる。
【００７９】
また、強誘電体メモリ（ＦｅＲＡＭ等）の場合、二値データの記憶方法は強誘電体キャパシタの飽和分極特性に依存しているため、単純にセルキャパシタ（強誘電体キャパシタ）の面積拡大を行っても、ＤＲＡＭ等のように、参照データの正負バランスは大きく変化しないので、この実施形態の実施に当たって、メモリ動作自体の信頼性には何ら悪影響を与えるものではない。
【００８０】
したがって、この発明のメモリ素子は、メモリセル回路を複雑化させることなく、強誘電体メモリの高信頼性化を実現することができる。
【００８１】
（第２実施形態）
図７は、この発明の第２実施形態を説明するための図であり、先ず、構成について説明し、続いて動作について説明する。
【００８２】
〔第２実施形態の構成〕
図７は第２実施形態における強誘電体メモリの構成を示した回路図である。この第２実施形態の構成例と、図１を参照して説明した第１実施形態の構成例とは、参照用の第１及び第２メモリセルをそれぞれ構成する強誘電体キャパシタの構造が相違する以外は、本質的に同一である。従って、図７において、図１と同一構成かつ同一機能であるものについては同一の符号を付し説明を省略もしくは簡略にする。また、第２実施形態の動作を説明するためのタイミングチャートも図４〜図６と同様である。
【００８３】
図７に示したように、この実施形態に係る強誘電体メモリ２００は、参照用メモリセル２０１−１〜２０１−ｍ、すなわち、第３メモリセル２０１−１１〜２０１−ｍ１（第１実施形態では第１メモリに相当）及び第４メモリセル２０１−１２〜２０１−ｍ２（第１実施形態では第２メモリに相当）を具えている。但し、ｍ，ｎを自然数とする。
【００８４】
図７に示す構成例では、第３メモリセル２０１−１１〜２０１−ｍ１及び第４メモリセル２０１−１２〜２０１−ｍ２は、第２ビット線／ＢＬ１〜／ＢＬｍ毎に、それぞれ１個ずつ設けられている。第３メモリセル２０１−１１〜２０１−ｍ１及び第４メモリセル２０１−１２〜２０１−ｍ２は、それぞれ対応する第２ビット線／ＢＬ１〜／ＢＬｍに一方の主電極すなわちソースが接続され、且つ制御電極であるゲートがデータ用ワード線ＷＬｎに接続されたトランジスタ（例えばＮチャネル型ＭＯＳトランジスタ）Ｔｒと、一端が該トランジスタＴｒの他方の主電極すなわちドレインに接続され且つ他端（セルプレート）から、図示しない周辺回路より供給されたプレート電位Ｖｇ１またはＶｇ２を入力する複数個の強誘電体キャパシタＣｒ１，Ｃｒ２（図７では２個）が並列に配置された構成となっており、その各参照用メモリセル内の強誘電体キャパシタの足し合わせた平面積が、データ用メモリセル１０２−１１〜１０２ｍｎの各強誘電体キャパシタの平面積に対して、相対的に大きく（例えば１．５倍以上）なるように構成（形成）されている。
【００８５】
このように、上述の例では、参照用ワード線が、データ用ワード線ＷＬｎと共通化されている。しかしながら、第１実施形態の図２で示したように、データ用ワード線ＷＬ１〜ＷＬｎとは別個独立に参照用ワード線ＷＬを設けるようにしてもよい。また、第１実施形態の図３で示したように、図１中の左列の第１メモリセル１０１−１１〜１０１−ｍ１と、図１中の右列の第２メモリセル１０１−１２〜１０１−ｍ２とで、別個の参照用ワード線ＷＬＬ及びＷＬＲを設けるようにしてもよい。具体的な内容については第１実施形態にて説明したものと同一であるので説明は省略する。
【００８６】
〔第２実施形態の動作〕
次に、図７に示した強誘電体メモリ２００の動作について、データ用メモリセル１０２−１２よりデータ読み出しを行う場合を例にとって説明する。
【００８７】
最初に、ワード線ＷＬｎを一定期間ハイレベル電位ＶＣＣに設定する。ワード線ＷＬｎがＶＣＣにある期間に、第２ビット線／ＢＬ１へ、例えばセンスアンプ１０１よりＶＣＣを印加し、その後、それぞれの印加電圧を０に戻す。これにより、第４メモリセル２０１−１２内の強誘電体キャパシタＣｒ１、Ｃｒ２には、“１”が書き込まれる。
【００８８】
次に、再び一定期間ワード線ＷＬｎをハイレベル電位ＶＣＣに設定する。ワード線ＷＬｎがＶＣＣにある期間に、Ｖｇ１へＶＣＣを印加し、その後、印加電圧を０に戻す。これにより、第３メモリセル２０１−１１内の強誘電体キャパシタＣｒ１、Ｃｒ２には、“０”が書き込まれる。
【００８９】
以上の処理により、第３メモリセル２０１−１１及び第４メモリセル２０１−１２内の各強誘電体キャパシタＣｒ１、Ｃｒ２には、それぞれ異なるデータが格納される。
【００９０】
続いて、イコライズ用制御線ＥＱＬがハイレベル電位（活性化状態）ＶＣＣに設定される。これにより、イコライズ用トランジスタＥＱ１がオンして、ビット線対ＢＰ１内の第１ビット線ＢＬ１と第２ビット線／ＢＬ１とが導通し、これらビット線の電位が同一となる。その後、イコライズ用制御線ＥＱＬをローレベルに設定して、第１ビット線ＢＬ１と第２ビット線／ＢＬ１を電気的に絶縁する。
【００９１】
次に、ワード線ＷＬ２及びＷＬｎを、ハイレベル（活性化状態）に設定し、データ用メモリセル１０２−１２、第３及び第４メモリセル２０１−１１及び２０１−１２を選択する。ワード線ＷＬｎがハイレベルに設定されると、第３及び第４メモリセル２０１−１１及び２０１−１２がオンする。この実施形態では、左列の第３メモリセル２０１−１１からはハイレベル電位が出力され且つ右列の第４メモリセル２０１−１２からはローレベルの電位が出力される（逆でも良い）。このため、第２ビット線／ＢＬ１の電位は、それぞれ、ハイレベルとローレベルとの中間電位（ＶＣＣ／２）となる。
【００９２】
また、ワード線ＷＬ２がハイレベルに設定されると、データ用メモリセル１０２−１２内のワード線ＷＬ２に接続されたトランジスタＴｄがオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１に出力される。
【００９３】
例えば、データ用メモリセル１０２−１２において、ハイレベルが出力された場合、第１ビット線ＢＬ１の電位は上昇する。これにより、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも高くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をハイレベル（ＶＣＣ）に設定（増幅）し、且つ、第２ビット線／ＢＬ１をローレベル（零ボルト）に設定（増幅）する。一方、データ用メモリセル１０２−１２がローレベルを出力した場合、第１ビット線ＢＬ１の電位は下降する。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも低くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をローレベル（零ボルト）に設定（増幅）し、且つ、第２ビット線／ＢＬ１をハイレベル（ＶＣＣ）に設定（増幅）する。
【００９４】
これにより、第１ビット線ＢＬ１と第２ビット線／ＢＬ１の電位は、読み出し電位として、強誘電体メモリ２００より出力されることになる。また、データ用メモリセル１０２−１２内の強誘電体キャパシタＣｄには、第１ビット線ＢＬ１の電位が上書きされる。
【００９５】
続いて、ワード線ＷＬ２及びＷＬｎの電位がローレベルに設定されて、読み出し処理が終了する。
【００９６】
〔第２実施形態の作用効果〕
この実施形態によれば、参照用メモリセル内の強誘電体キャパシタを複数個、並列に接続されるように構成し、その複数個の各強誘電体キャパシタの表面積の合計値を、表面積とした。一方、この表面積は、第１実施形態の一個の強誘電体キャパシタの拡大された平面積と同等な効果が得られる。すなわち、強誘電体キャパシタの分極特性に対する適用寿命については、第１実施形態の一個の強誘電体キャパシタの表面積を拡大したことと同様な作用効果が得られることとなる。よって、この実施形態における作用効果は、第１実施形態と同様となるので、説明は省略する。
【００９７】
（実施形態の変形）
この発明では、ビット線折り返し型の強誘電体メモリ（ＦｅＲＡＭ等）を例にとって説明したが、ビット線折り返し型以外の強誘電体メモリに、この発明を適用しても同様の効果が期待できる。
【００９８】
また、この発明は前述の各実施形態に限定されるものではなく、この発明の目的を達成できる範囲での変形、改良等もこの発明に含まれるものである。
【００９９】
例えば、この発明を実施するための最良の構成などは、以上の記載で開示されているが、この発明は、これに限定されるものではない。すなわち、この発明は、主に特定の実施形態に関して特に図示され、かつ、説明されているが、この発明の技術的思想及び目的の範囲から逸脱することなく、以上述べた実施形態に対し、構成、動作、数量、その他の詳細な構成において、当業者が様々な変形を加えることができるものである。
【０１００】
したがって、上記に開示した構成、動作などを限定した記載は、この発明の理解を容易にするために例示的に記載したものであり、この発明を限定するものではないから、それらの構成、動作などの限定の一部若しくは全部の限定を外した構成の名称での記載は、この発明に含まれるものである。
【図面の簡単な説明】
【０１０１】
【図１】第１実施形態における強誘電体メモリの構成を示した回路図である。
【図２】参照用メモリセルに専用のワード線を設けた場合の強誘電体メモリの構成を示した回路図である。
【図３】第１メモリセル及び第２メモリセルにそれぞれ専用のワード線を設けた場合の強誘電体メモリの構成を示した回路図である。
【図４】図１の動作を説明するためのタイミングチャートである。
【図５】図２の動作を説明するためのタイミングチャートである。
【図６】図３の動作を説明するためのタイミングチャートである。
【図７】第２実施形態における強誘電体メモリの構成を示した回路図である。
【符号の説明】
【０１０２】
１００，１１０，１２０，２００…強誘電体メモリ
１０１…センスアンプ
１０１−１〜１０１−ｍ…参照用メモリセル（第１実施形態）
２０１−１〜２０１−ｍ…参照用メモリセル（第２実施形態）
１０１−１１〜１０１−ｍ１…第１メモリセル
１０１−１２〜１０１−ｍ２…第２メモリセル
２０１−１１〜２０１−ｍ１…第３メモリセル
２０１−１２〜２０１−ｍ２…第４メモリセル
１０２−１１〜１０２−ｍｎ…データ用メモリセル
ＢＰ１〜ＢＰｍ…ビット線対
ＢＬ１〜ＢＬｍ…第１ビット線
／ＢＬ１〜／ＢＬｍ…第２ビット線
ＥＱＬ…イコライズ用制御線
ＥＱ１〜ＥＱｍ…イコライズ用トランジスタ（イコライズ回路）
ＷＬ，ＷＬＬ，ＷＬＲ…ワード線
ＷＬ１〜ＷＬｎ…データ用ワード線(参照用ワード線)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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