(57)【要約】【課題】  微細化に伴う高集積・多機能となるシステムLSIのテスト回路の面積増大とそれにかかる検査コストの大幅な削減が必須となってきており、これを抑制するための半導体ウェハ、検査装置および検査方法を提供する。【解決手段】  半導体ウェハ１００上にBIST専用チップ１０２を設置し、ＢＩＳＴ専用チップ１０２にBIST回路、演算・制御回路および記憶装置を設置することで、半導体ウェハ１００上のシステムＬＳＩチップすべてをＢＩＳＴ専用チップ１０２で検査する。このことによって、BIST回路領域分の面積を各システムＬＳＩチップから削減でき、さらにＢＩＳＴ専用チップを検査することで大幅な検査コストを抑制することができる。【選択図】  図１
2007035925.tif 000002
【特許請求の範囲】
【請求項１】
スクライブレーン領域を間にして並置された複数のシステムLSIチップと、前記複数のシステムＬＳＩチップと前記スクライブレーン領域を間にして配置されて前記複数のシステムＬＳＩチップをテストするためのＢＩＳＴ回路を有するＢＩＳＴ専用チップと、前記スクライブレーン領域に配線されて複数のシステムLSIチップと前記ＢＩＳＴ専用チップとを接続する配線とを備えた半導体ウェハ。
【請求項２】
BIST専用チップは、システムLSIチップにテストのための信号を送るBIST回路と、このBIST回路を起動させるための情報と起動後のデータを格納する記憶装置と、この記憶装置より信号を受け取り前記BIST回路に必要な信号や前記システムLSIチップのセレクト信号などを出力する演算・制御回路とを有する請求項１記載の半導体ウェハ。
【請求項３】
複数のシステムＬＳＩチップと１個のＢＩＳＴ専用チップとを有するショット群からなる請求項２記載の半導体ウェハを検査する検査装置であって、        
各前記ショット毎に前記システムLSIチップを検査するための信号をパッド入力可能なプローブ装置を備え、前記プローブ装置が前記半導体ウェハ上の全システムLSIチップを１度に検査するようにショット群の全てに配置されたことを特徴とする検査装置。
【請求項４】
請求項３記載の検査装置を用いて半導体ウェハのシステムＬＳＩチップの検査を行うことを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、検査装置および方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、多機能化に伴い、多くの自己診断テストBIST（Built-in-self test）回路を搭載してテスト容易化設計を実現してきている。このBIST回路は、クロック、制御、データ入力、データ出力、イネーブル信号の５つの端子によりテストを実行することができる。
【０００３】
しかしながら、このBIST回路は現在のシステムLSIチップの面積の約2割を占めている状況であり、多機能化に伴い搭載しているものの、本来システムLSIチップの評価・検査を実施して、システムLSIチップの信頼性を確認するための回路であり、システムLSIチップの実動作においては影響しないものである。したがって、当然今後も多機能化によりこのBIST回路が増大していくのは大きな問題である。
【０００４】
そこで、このBIST回路のようなテスト回路をシステムLSIチップの中に搭載するのではなく、外に設置する、例えば半導体ウェハ上のスクライブレーン領域に設置することで、大幅にチップ面積を増大させずに検査する技術が提案されてきている。
【特許文献１】特開２００２−１７６１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようにテスト回路を外に設置することでチップコストを削減できるが、検査方法としてシステムLSIチップ毎に実施することから、検査コストの大幅な削減は実現できず、システムLSIチップの低コスト化にとってはやはり大きな問題である。
【０００６】
本発明は、上記課題に鑑み、システムLSIチップの低コスト化および検査コストを大幅に低減することができる半導体ウェハ、検査装置および方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体ウェハは、スクライブレーン領域を間にして並置された複数のシステムLSIチップと、複数のシステムＬＳＩチップとスクライブレーン領域を間にして配置されて複数のシステムＬＳＩチップをテストするためのＢＩＳＴ回路を有するＢＩＳＴ専用チップと、スクライブレーン領域に配線されて複数のシステムLSIチップとＢＩＳＴ専用チップとを接続する配線とを備えたものである。
【０００８】
上記構成において、BIST専用チップは、システムLSIチップにテストのための信号を送るBIST回路と、このBIST回路を起動させるための情報と起動後のデータを格納する記憶装置と、この記憶装置より信号を受け取りBIST回路に必要な信号やシステムLSIチップのセレクト信号などを出力する演算・制御回路とを有する。
【０００９】
本発明の検査装置は、複数のシステムＬＳＩチップと１個のＢＩＳＴ専用チップとを有するショット群からなる上記半導体ウェハを検査する検査装置であって、        
各ショット毎にシステムLSIチップを検査するための信号をパッド入力可能なプローブ装置を備え、プローブ装置が半導体ウェハ上の全システムLSIチップを１度に検査するようにショット群の全てに配置されたことを特徴とするものである。
【００１０】
本発明の検査方法は、上記検査装置を用いて半導体ウェハのシステムＬＳＩチップの検査を行うことを特徴とするものである。
【発明の効果】
【００１１】
本発明の半導体ウェハによれば、半導体ウェハ上のすべてのシステムLSIチップを１つのＢＩＳＴ専用チップで検査することができる。BIST回路をシステムLSIチップ内ではなく、ウェハ上にＢＩＳＴ専用チップとして搭載することで、多機能化に伴うテスト回路（BIST回路）の面積を削減でき、システムLSIチップのチップサイズの削減によるコストおよび検査コストを大幅に低減することができる。
【００１２】
本発明の検査装置および検査方法によれば、半導体ウェハの全体を１度で検査できる複数のプローブ装置からなるプローバ装置を活用して、ウェハレベルでの検査を実現できる検査環境を備えるため、全体の低コトス化が図れる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図１を参照しながら説明する。
【００１４】
まず、図１（ａ）において、１００は半導体ウェハ、１０１は多数のシステムLSIチップ、１０２は１個のBIST専用チップ、１０３はシステムLSIチップ１０１およびBIST専用チップ１０２の間のスクライブレーン領域である。
【００１５】
図1（ｂ）はBIST専用チップ１０２を含む周辺を拡大した概略図である。ここで、１０４はBIST回路を動作するために必要な外部端子（パッド）、１０５はBIST回路から各システムLSIチップ１０１へ信号を送る出力端子（テスト信号パッド）、１０６はスクライブレーン領域１０３に設けられ出力端子１０５からシステムLSIチップ１０１へ供給するための配線である。
【００１６】
次に、動作について説明する。BIST専用チップ１０２で検査プローバを介してテスト信号が伝えられ、そこから各システムＬＳＩチップ１０１のチップセレクト信号が出力される。同時にテストするための入力データが、半導体ウェハ１００上のスクライブレーン領域１０３に縦横無尽に配線された配線１０６を通って伝達される。この入力データの信号により、ターゲットであるシステムＬＳＩチップ１０１に信号が入力され、入力されるタイミングと同時に、BIST回路に必要なクロック信号、データ入力信号が動作して、チップの検査を開始する。
【００１７】
検査終了後、システムLSIチップ１０１から検査結果であるデータ信号が出力されBIST専用チップ１０２に信号が送られる。最後のデータが送られると、次のシステムLSIチップ１０１のセレクト信号が配線１０６を通して送られ、そのシステムLSIチップ１０１の検査を実行する。
【００１８】
第１の実施形態によると、多機能化に伴うBIST回路の面積を約2割削減でき、さらに半導体ウェハ１００上にＢＩＳＴ専用チップ１０２として搭載するため、このＢＩＳＴ専用チップ１０２を検査するだけで半導体ウェハ１００上の全チップを検査でき、検査コストを大幅に削減できるため、システムLSIチップ１０１の低コスト化の実現ができる。
【００１９】
（第２の実施形態）
以下、本発明の第2の実施形態に係る半導体ウェハおよびウェハレベル検査方法について、図２から図４を参照しながら説明する。
【００２０】
まず、図２において、１００′は半導体ウェハ、１０１′はシステムLSIチップ、１０２′はBIST専用チップ、２００は複数のシステムLSIチップ１０１′と１個のBIST専用チップ１０２′を含めたチップ群であり、これを1ショットと呼ぶ。以上のように構成されている。
【００２１】
次にその動作について説明する。第1の実施形態に比べると、半導体ウェハ１００′上の1ショットのチップ群２００毎に１つのBIST専用チップ１０２′が存在し、1ショット内のシステムLSIチップ１０１′の検査を第１の実施の形態と同様に実施する。これにより、BIST専用チップ１０２′とシステムLSIチップ１０１′の信号配線をより実現可能な設計工程にでき、1ショット内で検査信号の配線を閉じることができるので、配線領域について少ない面積で実現できる。
【００２２】
一方、BIST専用チップ１０２′の構成とその動作について図３を参照しながら説明する。このBIST専用チップ１０２′は第１の実施の形態にも適用できる。
【００２３】
まず、図３において、３００は従来システムLSIチップに搭載していたのと同様な構成のBIST回路、３０１はウェハマップ情報や各チップ毎のBIST回路３００からの出力を格納する記憶装置、３０２は記憶装置３０１からの情報を元に各システムLSIチップ１０１′の座標を入力して、それをモード信号として出力する演算・制御回路である。
【００２４】
次に、動作について説明する。検査プローバーよりBISTテスト信号がパッド（１０４）から入力されると、まず記憶装置３０１に格納されているウェハマップ情報から、半導体ウェハ１００′上のシステムLSIチップ１０１′の数と（ｘ、ｙ）座標の信号３０３が演算・制御回路３０２に送られる。さらに、チップセレクト信号を簡易化するために、半導体ウェハ１００′上のシステムLSIチップ１０１′を上部と下部の２つに分離し、その信号も演算・制御回路３０２に送られる。1ショットの場合は、（ｘ、ｙ）座標のみで実施する。演算・制御回路３０２では、上部と下部の信号、（ｘ、ｙ）座標信号を演算して、チップセレクト信号３０４を出力させ、各システムLSIチップ１０１′へ送る。それと同時にBISTモード信号３０５をアクティブにして、BIST回路３００へ信号を入力する。これによりBIST専用チップ１０２′内のBIST回路３００が検査するシステムLSIチップ１０１′と連動して検査を開始し、信号３０７を出力する。検査結果は各システムLSIチップ１０１′から信号３０６を受け取り、BIST回路３００内で自己診断される。その結果データの出力信号３０８は、記憶装置３０１に格納される。この結果データをウェハマップ上の座標位置と照合して、OKならPASSの表示をNGならFAIL表示を座標チップに対して実施する。これは通常のウェハマップと同じものである。これにより、最終的に検査した半導体ウェハ１００′のBIST検査の結果をデータとして出力することができる。
【００２５】
次に、これらの半導体ウェハ１００′とBIST専用チップ１０２′を検査する側のプローバについて図４を参照しながら説明する。まず、図４（ａ）において、４００はWLBI（ウェハレベルバーイン）専用プローブの１ショット分を記載した平面図、図４（ｂ）はWLBI専用プローブ４００を横からすなわち正面からみたもの（４０１）で正面概略図を示し、図４（ｃ）はWLBI専用プローブ４００を横からすなわち側面からみたもの（４０２）で側面概略図を示している。図４（ｄ）において、４０３はWLBI専用プローブ４００が半導体ウェハ１００′の全体のシステムＬＳＩチップ１０１′を検査できるよう、等間隔ないし所定間隔に構成されているBIST専用プローブである。
【００２６】
次に、このBIST専用プローブ４０３を活用した検査方法を説明する。このBIST専用プローブ４０３は、各1ショット毎のBIST専用チップ１０２′にあるパッド（１０４）に針を当てることができ、これがウェハ全体のすべてのBIST専用チップ１０２′に１度に実施するものである。BIST専用チップ１０２′についてはBIST回路を動作させるのに必要な端子数（クロック、モード、イネーブル、入力、出力など）を割り当てる。その他のパッドについては、BIST専用チップ１０２′からのテスト信号を、今回ショット内でウェハ１００′上の配線に通しているが、このBIST専用プローブ４０３内の配線に通すように搭載する方法もある。この方法でシステムLSIチップ１０１′のテスト専用パッドに接続するよう割り当てる。このようなＢＩＳＴ専用プローブ４０３を活用することで、WLBI検査と同等にBIST検査を実施することができ、また専用プローブにテスト信号を設けることで、半導体ウェハ１００′上の配線も簡易化でき、効率の良い検査環境を実現できる。
【００２７】
第２の実施形態によると、第1の実施形態と比較してショット毎での検査となるので検査コストの削減率は低いが、検査環境としてWLBI（ウェハレベルバーイン）専用のプローブを応用して活用できることから、全体の低コスト化が図れる。
【００２８】
なお、ＢＩＳＴ専用チップは１個に限らず、複数個でもよい。
【産業上の利用可能性】
【００２９】
本発明に係る半導体ウェハ、検査装置および検査方法は、BIST回路を搭載した半導体ウェハにおいて、低コスト化が可能になるという効果があり、半導体ウェハ、検査装置および検査方法等に有用である。
【図面の簡単な説明】
【００３０】
【図１】（ａ）は本発明の第１の実施形態に係る半導体ウェハとBIST専用チップの概略配置を示す平面図、（ｂ）はその部分拡大図である。
【図２】第２の実施形態に係る半導体ウェハとBIST専用チップの概略配置を示す平面図であり、一部拡大図を含む。
【図３】第2の実施形態に係るBIST専用チップ内の構成を示すブロック図である。
【図４】（ａ）は第2の実施形態に係る検査プローブ装置の平面図、（ｂ）はその正面図、（ｃ）はその側面図、（ｄ）はプローバ装置と半導体ウェハの各１ショットとの関係を示す斜視図である。
【符号の説明】
【００３１】
１００、１００´  半導体ウェハ
１０１  システムLSIチップ
１０２、１０２´  BIST専用チップ
１０３  スクライブレーン領域
１０４  外部端子（パッド）
１０５  出力端子（テスト信号パッド）
２００  １ショット
３００  BIST回路
３０１  記憶装置
３０２  演算・制御回路
４００  検査プローブ
【図１】
2007035925.tif 000003
【図２】
2007035925.tif 000004
【図３】
2007035925.tif 000005
【図４】
2007035925.tif 000006