(57)【要約】【課題】高精度の抵抗値を有する抵抗素子を得ることを目的とする。【解決手段】シリコン基板１１上に０．１〜０．５μｍの間隔を設けて島状に酸化膜１２を形成する工程と、フッ化水素酸溶液を用いたウェット処理を行なう工程と、酸化膜１２を備えたシリコン基板１１上にシランガスを用いた成膜温度５２０〜５６０℃の減圧ＣＶＤ法によりアモルファスシリコン層１４ａを形成する工程と、温度８９０〜９６０℃、１０〜１５秒での熱処理を施す工程を含み、アモルファスシリコン層１４ａを単結晶シリコン層１４ｂに構造変換し、単結晶シリコン層１４ｂで抵抗素子を形成する。【選択図】図１
2007250840.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に所定の間隔を設けて島状に形成された複数の絶縁層と、各々の前記絶縁層上に形成された単結晶シリコン層とを備え、
隣接する前記絶縁層の間に位置する前記シリコン基板の表面に凹部を有することを特徴とする半導体装置。
【請求項２】
前記単結晶シリコン層は不純物がドープされており、該単結晶シリコン層からなる抵抗素子を有する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記単結晶シリコン層を複数の島領域に分割して該島領域に形成された半導体デバイスを有する、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記単結晶シリコン層の大きさは前記絶縁層の大きさよりも小さい、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記所定の間隔は０．１〜０．５μｍの範囲にある、ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の絶縁層を４μｍ以下の周期で配置している、ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
シリコン基板上に開口部を有して島状に形成された複数の絶縁層を形成する工程（ａ）と、
前記開口部に露出する前記シリコン基板の表面の自然酸化膜を除去する工程（ｂ）と、
前記工程（ｂ）の後、ＣＶＤ法により前記シリコン基板上にアモルファスシリコン層を形成する工程（ｃ）と、
前記工程（ｃ）の後、急速加熱処理により前記シリコン基板を熱処理する工程（ｄ）とを含み、
前記工程（ｄ）では、前記アモルファスシリコン層は融解せず、前記開口部の前記シリコン基板を種結晶として前記アモルファスシリコン層は単結晶シリコン層に変換される、ことを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ｄ）は、処理温度８９０〜９６０℃で１０〜１５秒で行う、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）は、ソースシランガスを用いて成膜温度５２０〜５６０℃の減圧ＣＶＤ法で行う、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）では、前記アモルファスシリコン層に不純物がドープされている、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、フッ化水素酸溶液を用いたウェット処理で行う、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）は、ＨＦガスを用いたドライ処理、又はフッ素ガスと水素ガスとの混合ガスを紫外線励起したドライ処理で行う、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ａ）は、前記シリコン基板上に前記絶縁層を形成する工程（ａ１）と、前記絶縁層上に第１のアモルファスシリコン層を形成する工程（ａ２）と、前記第１のアモルファスシリコン層を島状のパターンに加工する工程（ａ３）と、パターン化された前記第１のアモルファスシリコン層をマスクに用いて前記絶縁層をエッチングして前記開口部を形成する工程（ａ４）とを含み、
前記工程（ｃ）で形成する前記アモルファスシリコン層は第２のアモルファスシリコン層である、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）の後、前記開口部を含む拡張領域の前記単結晶シリコン層を除去して該単結晶シリコン層をパターニングする工程（ｅ）をさらに備え、
前記工程（ｅ）では、前記開口部の前記シリコン基板はエッチングされて該半導体基板の表面に凹部が形成される、ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）の後、前記凹部をフォトマスクのアライメントに用いて、前記単結晶シリコン層に抵抗素子又は半導体デバイスを形成する、ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、酸化膜等の絶縁層上に単結晶シリコン層を形成し、これを利用する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩには、ポリシリコンを用いた抵抗素子が広く用いられている。従来のこの種の半導体装置は、絶縁層上に減圧ＣＶＤ（Chemical Vapor Deposition）法等によってポリシリコン層を堆積し、堆積されたポリシリコン層に硼素、燐、砒素等の添加物をイオン注入した後、リソグラフィー技術、ドライエッチング技術を用いてパターンニングすることで形成される。このように形成されたポリシリコン抵抗体を覆うように酸化膜を形成し、コンタクトホールを形成後、金属配線が施される（例えば、特許文献１参照）。
【０００３】
上述のポリシリコン層は、不純物含有のアモルファスシリコン層を一定温度で保持する熱処理によって形成することもできる。例えば、９５０℃で３０分間保持する熱処理により、アモルファスシリコン層をポリシリコン層に変換することが記載されている（例えば、特許文献２参照）。
【０００４】
一方、ＬＳＩを構成するシリコン半導体デバイスの高性能化や微細化のために、酸化膜等の絶縁層上に単結晶シリコン層を形成する多くの方法が知られている。例えば、絶縁層をパターニングしたシリコン基板上に、ジクロルシランと塩化水素の混合ガスを用いて１０００℃に加熱してエピタキシャル成長して、絶縁層上に横に広げるようにして形成する方法が記載されている（例えば、特許文献３参照）。また、絶縁層上に堆積したアモルファスシリコン層にレーザー等を照射することにより、アモルファスシリコン層をシリコンの融点近くまで昇温し、溶融し結晶化する方法が記載されている（例えば、特許文献４参照）。
【特許文献１】特開平６−３１４７７０号公報
【特許文献２】特許第２８２１１１７号公報
【特許文献３】特開昭６１−２５９５１９号公報
【特許文献４】特公昭６２−１３８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリシリコンには、本質的に、結晶粒の大きさ（粒径）のバラツキがある。このポリシリコンの粒径のバラツキによって、ポリシリコンを用いた抵抗素子には、抵抗値のバラツキが生じるという問題点がある。一方、通信機器等に用いられるアナログ回路搭載ＬＳＩにおいては、抵抗素子がトランジスタのバイアス設定等に利用されており、近年、通信機器の高性能化に伴い、抵抗素子の抵抗値のバラツキを抑えて、抵抗値の精度を高めることが要求されている。
【０００６】
上述の背景技術で説明したように、絶縁層上への単結晶シリコン層の形成は比較的高温の処理が必要となるが、ＬＳＩの高集積化・微細化の進展に伴って、半導体プロセスの低温化・熱処理の短時間化が、従来にも増して要求されている。また、ＬＳＩの高集積化・微細化の進展と共に、半導体プロセスの中核を占めるフォトリソグラフィ工程のアライメント精度の向上が要求されている。
【０００７】
本発明は、上記問題点を解決するもので、絶縁層上に形成されて高精度の抵抗値を持つ抵抗素子を有する半導体装置及びその製造方法を提供することを目的とする。また、絶縁層上の単結晶シリコン層に形成された半導体デバイスを有する半導体装置及びその製造方法を提供することを目的とする。また、絶縁層上に抵抗素子又は半導体デバイスを形成するための単結晶シリコン層を、シリコンの融点近くまで昇温することなく、より低温でかつ短時間の熱処理により製造することを目的とする。さらに、フォトリソグラフィ工程でのマスクアライメントの精度向上を可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、シリコン基板と、前記シリコン基板上に所定の間隔を設けて島状に形成された複数の絶縁層と、各々の前記絶縁層上に形成された単結晶シリコン層とを備え、隣接する前記絶縁層の間に位置する前記シリコン基板の表面に凹部を有することを特徴とする。
【０００９】
上記の構成において、前記単結晶シリコン層は不純物がドープされており、該単結晶シリコン層からなる抵抗素子を有することが好ましい。
【００１０】
上記の構成において、前記単結晶シリコン層を複数の島領域に分割して該島領域に形成された半導体デバイスを有することが好ましい。
【００１１】
上記の構成において、前記単結晶シリコン層の大きさは前記絶縁層の大きさよりも小さいことが好ましい。
【００１２】
上記の構成において、前記所定の間隔は０．１〜０．５μｍの範囲にあることが好ましい。
【００１３】
上記の構成において、前記複数の絶縁層を４μｍ以下の周期で配置していることが好ましい。
【００１４】
また、本発明に係る半導体装置の製造方法は、シリコン基板上に開口部を有して島状に形成された複数の絶縁層を形成する工程（ａ）と、前記開口部に露出する前記シリコン基板の表面の自然酸化膜を除去する工程（ｂ）と、前記工程（ｂ）の後、ＣＶＤ法により前記シリコン基板上にアモルファスシリコン層を形成する工程（ｃ）と、前記工程（ｃ）の後、急速加熱処理により前記シリコン基板を熱処理する工程（ｄ）とを含み、前記工程（ｄ）では、前記アモルファスシリコン層は融解せず、前記開口部の前記シリコン基板を種結晶として前記アモルファスシリコン層は単結晶シリコン層に変換されることを特徴とする。
【００１５】
上記の構成において、前記工程（ｄ）は、処理温度８９０〜９６０℃で１０〜１５秒で行うことが好ましい。
【００１６】
上記の構成において、前記工程（ｃ）は、ソースシランガスを用いて成膜温度５２０〜５６０℃の減圧ＣＶＤ法で行うことが好ましい。
【００１７】
上記の構成において、前記工程（ｃ）では、前記アモルファスシリコン層に不純物がドープされていることが好ましい。
【００１８】
上記の構成において、前記工程（ｂ）は、フッ化水素酸溶液を用いたウェット処理で行うことが好ましい。
【００１９】
上記の構成において、前記工程（ｂ）は、ＨＦガスを用いたドライ処理、又はフッ素ガスと水素ガスとの混合ガスを紫外線励起したドライ処理で行うことが好ましい。
【００２０】
上記の構成において、前記工程（ａ）は、前記シリコン基板上に前記絶縁層を形成する工程（ａ１）と、前記絶縁層上に第１のアモルファスシリコン層を形成する工程（ａ２）と、前記第１のアモルファスシリコン層を島状のパターンに加工する工程（ａ３）と、パターン化された前記第１のアモルファスシリコン層をマスクに用いて前記絶縁層をエッチングして前記開口部を形成する工程（ａ４）とを含み、前記工程（ｃ）で形成する前記アモルファスシリコン層は第２のアモルファスシリコン層であることが好ましい。
【００２１】
上記の構成において、前記工程（ｄ）の後、前記開口部を含む拡張領域の前記単結晶シリコン層を除去して該単結晶シリコン層をパターニングする工程（ｅ）をさらに備え、前記工程（ｅ）では、前記開口部の前記シリコン基板はエッチングされて該半導体基板の表面に凹部が形成されることが好ましい。
【００２２】
上記の構成において、前記工程（ｅ）の後、前記凹部をフォトマスクのアライメントに用いて、前記単結晶シリコン層に抵抗素子又は半導体デバイスを形成することが好ましい。
【００２３】
本発明に係る半導体装置及びその製造方法によると、シリコン基板上に開口部を有して島状に形成された複数の絶縁層を覆うアモルファスシリコン層は、急速加熱処理を施すことにより、島状に形成されて隣接する絶縁層の間に位置するシリコン基板を種結晶として結晶性を有するようになり、単結晶シリコン層へと構造変換される。すなわち、絶縁層上に単結晶シリコン層を形成することができる。
【００２４】
そして、単結晶シリコン層を加工して抵抗素子を形成することで、抵抗素子にはポリシリコンのような結晶粒は無いため、結晶粒の大きさのバラツキによる抵抗値のバラツキは無くなる。
【００２５】
また、単結晶シリコン層に適量の不純物をドーピングしておくことによって抵抗素子の抵抗値は設定されるが、急速加熱処理の前に、あらかじめドーピングしておくことで、熱処理時にアモルファスシリコンの結晶化と同時にドーピングされた不純物が活性化されて、抵抗率は１０-4位（オーダー）から１０2位Ωｃｍの範囲で所望の値に設定される。すなわち、通常行なわれる不純物活性化のための熱処理が、アモルファスシリコンの結晶化のための熱処理と同時になされるので、不純物活性化のためだけの熱処理を不要とすることができる。このように、バラツキが無く高精度の抵抗値を有する抵抗素子を小さな熱履歴で形成することが可能となる。
【００２６】
また、絶縁層上の単結晶シリコン層は融点近くまで昇温されることがなく、低温で短時間の熱処理で形成可能となるので、この単結晶シリコン層に半導体デバイスを形成することで、ＳＯＩ（Silicon on Insulating substrate）構造のデバイスが可能となり、隣接素子との絶縁性が向上し、低寄生容量を実現した半導体装置が可能となる。
【００２７】
また、絶縁層上に別のアモルファスシリコン層を形成し、このアモルファスシリコン層を島状に加工し、絶縁層を島状に加工する際のマスク材として利用すれば、寸法精度の高い加工が可能となる。これは、絶縁層のエッチングにおいて、アモルファスシリコンはレジストに比べて絶縁層とのエッチング選択比が高いため、アモルファスシリコンをマスク材に用いた方が、レジストマスクの場合よりマスクの後退量が小さいからである。素子寸法の微細化に伴い、レジストの薄膜化が進んでいることを考慮すると、アモルファスシリコン層をマスクにして絶縁層を加工する方法は、極めて有効である。さらに、絶縁層の上部がアモルファスシリコンで覆われているので、ＣＶＤ法工程前の自然酸化膜の除去により絶縁層が膜減りするのを防ぐことができる。
【００２８】
さらに、絶縁層上の単結晶シリコン層をパターンニングすると、島状に形成されて隣接する絶縁層の間に位置するシリコン基板の表面に凹部が必然的に形成される。この後の単結晶シリコン層へのデバイス構造の作り込みや配線形成の際のフォトリソグラフィ工程で、凹部の段差をフォトマスクのアライメントに用いると、露光装置（ステッパー）はこの凹部段差から大きなアライメント信号を検知でき、精度の高いマスクアライメントが可能となる。
【発明の効果】
【００２９】
本発明に係る半導体装置及びその製造方法よると、絶縁層上に単結晶シリコン層を小さな熱履歴で形成でき、絶縁層上の単結晶シリコン層を用いて抵抗素子又は半導体デバイスを形成することが可能となる。
【００３０】
また、単結晶シリコンを用いて抵抗素子を形成するので、ポリシリコンのような結晶粒の大きさのバラツキによる抵抗値のバラツキが無く、高精度の抵抗値を有する抵抗素子を構成することが可能となる。
【００３１】
また、絶縁層上の単結晶シリコン層を用いて該単結晶シリコン層を分割した複数の島領域に半導体デバイスを形成するので、寄生容量を低減すると共にラッチアップ等の寄生動作を防止して、ＬＳＩの高性能化・高集積化を実現する半導体デバイスを構成することが可能となる。
【００３２】
そして、熱処理前に不純物のドーピングを施しておけば、さらに小さな熱履歴で抵抗素子等を形成することが可能となる。
【００３３】
さらに、島状に形成されて隣接する絶縁層の間に位置するシリコン基板の表面に、必然的に形成される凹部の段差を、フォトリソグラフィ工程でのマスクアライメントに利用してアライメント精度を向上することが可能となる。
【００３４】
加えて、アモルファスシリコン層をマスク材として絶縁層を加工する構成により、さらなるＬＳＩの高集積化・微細化に対応して、絶縁層上に抵抗素子や半導体デバイスを形成することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（第１の実施の形態）
本発明の第１の実施の形態について図１〜３を用いて説明する。
【００３７】
図１は、本発明の第１の実施の形態における半導体装置の製造工程の断面図である。
【００３８】
まず、図１（ａ）に示すように、シリコン基板１１の上部に、絶縁層となる酸化膜１２を減圧ＣＶＤ法により堆積する。
【００３９】
次に、図１（ｂ）に示すように、フォトリソグラフィ工程を用いて形成したレジストパターン（図示せず）をマスクにして、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8、ＣＨ2Ｆ2などのフロロカーボンガスと酸素ガスを用いて酸化膜１２をドライエッチングすることで、シリコン基板１１に到達する開口部１３を形成する。この時、開口部１３の幅は、０．１〜０．５μｍとなるように形成する。その後、レジストパターンを除去する。
【００４０】
次に、図１（ｃ）に示すように、アンモニア・過酸化水素水の混合水溶液によるウェット処理を行なった後、フッ化水素酸溶液を用いたウェット処理による洗浄を行なう。このアンモニア・過酸化水素水の混合水溶液によるウェット処理によって、表面の有機物やパーティクル等が除去され、フッ化水素酸溶液を用いたウェット処理によって、開口部１３におけるシリコン基板１１の露出部表面の自然酸化膜が除去される。
【００４１】
その後、シランガスを用いて成膜温度５２０〜５６０℃の減圧ＣＶＤ法を行なうことで、シリコン基板１１が露出した開口部１３から酸化膜１２の上部を覆うようにアモルファスシリコン層１４ａを形成する。なお、減圧ＣＶＤ法を行なう際に、フォスフィンを原料ガスとして、燐をドーピングしておくことが望ましい。
【００４２】
次に、図１（ｄ）に示すように、温度８９０〜９６０℃で、１０〜１５秒の急速加熱処理を施す。こうすると、開口部１３に位置するシリコン基板１１を種結晶として、アモルファスシリコン層１４ａは単結晶シリコン層１４ｂに構造変換される。
【００４３】
次に、図１（ｅ）に示すように、単結晶シリコン層１４ｂをパターンニングして、抵抗素子になる島領域１４ｃを得る。この単結晶シリコン層１４ｂのパターンニングは、フォトリソグラフィ工程によりレジストパターン（図示せず）を単結晶シリコン層１４ｂの上に形成した後、レジストパターンをマスクとして臭化水素ガスや塩素ガスを用いたドライエッチングにより形成される。ここでは、開口部１３を酸化膜１２側へ拡張した領域の単結晶シリコン層１４ｂを選択的にエッチングして除去する。この時、開口部１３のシリコン基板１１もエッチングされて、表面に凹部１５が形成される。その後、レジストパターンを除去する。このように、島状の酸化膜１２よりも小さい島領域１４ｃを、簡便な方法により酸化膜１２上に容易に形成することができる。
【００４４】
次に、単結晶シリコン層からなる島領域１４ｃを持つシリコン基板１１上を覆うように層間絶縁層（図示せず）を形成する。その後、抵抗素子になる島領域１４ｃに接続するように層間絶縁層にコンタクトホールを形成した後、各コンタクトホール内に、例えば、タングステン（Ｗ）膜を埋め込んでＷプラグを形成する。最後に、層間絶縁層上にＷプラグに接続して、例えば、アルミニウム合金膜の金属配線を形成して、単結晶シリコン層を抵抗素子とする半導体装置が製造される。
【００４５】
図２は、第１の実施の形態の半導体装置における酸化膜の開口部近傍のＴＥＭ像であって、幅０．３μｍの開口部を４μｍ周期で配置し、温度９１０℃で、１０秒の急速加熱処理を施した実施例を示している。図２において、２１はシリコン基板、２２は酸化膜、２３は酸化膜の開口部、２４は単結晶シリコン層である。
【００４６】
図２に示すように、酸化膜の開口部２３から酸化膜２２上に渡って形成された単結晶シリコン層２４に、シリコン基板２１と同様のコントラストが観測される。これは、単結晶シリコン層２４がシリコン基板２１と同一の結晶方位で配向していることを示しており、単結晶シリコン層２４がシリコン基板２１を種結晶として同一方位で結晶化していることがわかる。
【００４７】
また、単結晶シリコン層２４を解析するために、急速加熱処理前後で分光エリプソ測定を行ない、その測定結果から膜構造のフィティングを行なった。フィティングに用いた膜構造の模式図を図３に示す。ここで、想定した膜構造は表面から順に、表面ラフネス層３４、アモルファスシリコンと単結晶シリコンの混合層３３、酸化膜３２、シリコン基板３１の４層構造である。なお、混合層３３におけるアモルファスシリコン混合比ｘを、アモルファスシリコンの原子数／混合層のシリコン原子数で定義している。ｘ＝０の場合に結晶シリコン、ｘ＝１の場合にアモルファスシリコンとなる。
【００４８】
フィティングの結果、急速加熱処理前のアモルファスシリコン混合比ｘは、１に近い値となり、アモルファスシリコンが形成されていることが示された。急速加熱処理後のアモルファスシリコン混合比ｘの値は、０．０２〜０．０３となっており、膜構造が単結晶シリコンに変化したことが示された。
【００４９】
なお、分光エリプソ測定では、ビーム径が約５０μｍの光線を測定サンプルに入射しており、５０μｍの範囲からの測定信号が得られる。この測定サンプルも、酸化膜の開口部の配置周期は４μｍであるので、急速加熱処理後の単結晶シリコン層は、少なくとも一辺が４μｍの矩形領域で結晶化していると言える。
【００５０】
発明者らの実験では、酸化膜の開口部の幅が０．１〜０．５μｍで、シランガスを用いた減圧ＣＶＤ法で堆積したアモルファスシリコンの成膜温度が５２０〜５６０℃で、そして、温度が８９０〜９６０℃で、１０〜１５秒の急速加熱処理を実施した場合において、上記のように分光エリプソ測定によって結晶化が起こる結果を得た。
【００５１】
第１の実施の形態によると、酸化膜１２上に単結晶シリコン層１４ｂを形成することができる。そして、この単結晶シリコン層１４ｂから抵抗素子を構成するので、ポリシリコンのような結晶粒の大きさのバラツキによる抵抗値のバラツキが無く、高精度の抵抗値を有する抵抗素子が実現できる。
【００５２】
また、単結晶シリコン層１４ｂを形成するための急速加熱処理は短時間であるので、シリコン基板１１上に他のデバイスが形成されていたとしても、単結晶シリコン層１４ｂを形成するための熱履歴の影響を極めて小さくできる。
【００５３】
また、アモルファスシリコン層１４ａの状態で燐をドーピングしておくことで、急速加熱処理時に、アモルファスシリコン層１４ａの結晶化と同時にドーピングされた燐が活性化され、活性化した燐を有する単結晶シリコン層１４ｂを得ることができる。すなわち、不純物としての燐の活性化がアモルファスシリコン層１４ａの結晶化と同時に１回の急速加熱処理によって行われるので、燐の活性化のためだけの熱処理を不要とすることができる。また、アモルファスシリコン層１４ａに燐がドーピングされていると、単結晶シリコン層１４ｂへの構造変換がより確実に行われる。
【００５４】
また、単結晶シリコン層１４ｂをパターンニングした後の配線形成プロセスにおけるフォトリソグラフィ工程で、凹部１５の段差をフォトマスクのアライメントに利用すると、フォトリソグラフィ装置はこの凹部１５から大きなアライメント信号を検知でき、精度の高いマスクアライメントが可能となるので、微細な配線を形成する場合に有効となる。
【００５５】
なお、第１の実施形態では、酸化膜１２を減圧ＣＶＤ法により形成したが、熱酸化膜でもよく、また、酸化膜に代えて、窒化膜等の絶縁層であってもよい。また、開口部１３の形成には、ドライエッチングを用いたが、ウェットエッチングを用いてもよい。そして、アモルファスシリコン層１４ａに燐をドーピングしたが、ドーピングされる不純物は、燐に限られることはなく、硼素、砒素、アンチモンでもよい。さらに、アモルファスシリコン層１４ａへのドーピングは、イオン注入によって行なってもよい。また、開口部１３におけるシリコン基板１１の露出部表面に存在する自然酸化膜除去に、フッ化水素酸溶液を用いたウェット処理を利用しているが、この自然酸化膜の除去には、ＨＦガスを用いたドライ洗浄や、フッ素／水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。
【００５６】
（第２の実施の形態）
本発明の第２の実施の形態について図４を用いて説明する。
【００５７】
図４は、本発明の第２の実施の形態における半導体装置の製造工程の断面図である。
【００５８】
まず、図４（ａ）に示すように、第１の実施の形態と同様にして、シリコン基板４１の上部に、酸化膜４２を減圧ＣＶＤ法により堆積する。続いて、第１のアモルファスシリコン層４６を堆積する。
【００５９】
次に、図４（ｂ）に示すように、フォトリソグラフィ工程を用いて形成したレジストパターン（図示せず）をマスクにして、第１のアモルファスシリコン層４６を、臭化水素ガスや塩素ガスを用いてドライエッチングすることで、酸化膜４２に到達する開口部４７を形成する。この時、開口部４７の幅は、０．１〜０．５μｍとなるように形成する。
【００６０】
次に、図４（ｃ）に示すように、開口部４７が形成された第１のアモルファスシリコン層４６をマスクにして、酸化膜４２をドライエッチングして、シリコン基板４１に到達する開口部４３を形成する。その後、レジストパターンを除去する。
【００６１】
次に、図４（ｄ）に示すように、第１の実施の形態と同様に、アンモニア・過酸化水素水の混合水溶液によるウェット処理を行なった後、フッ化水素酸溶液を用いたウェット処理による洗浄を行ない、温度５２０〜５６０℃でシランガスを用いた減圧ＣＶＤ法を行ない、第２のアモルファスシリコン層４４ａを形成する。
【００６２】
次に、図４（ｅ）に示すように、温度８９０〜９６０℃、１０〜１５秒での急速加熱処理を施すことで、第２のアモルファスシリコン層４４ａを単結晶シリコン層４４ｂに変換する。なお、第１のアモルファスシリコン層４６も合わせて結晶化されている。
【００６３】
次に、図４（ｆ）に示すように、第１の実施の形態と同様に、単結晶シリコン層４４ｂを選択的にエッチングしてパターンニングし、抵抗素子になる島領域４４ｃを得る。この時、開口部４３のシリコン基板４１の表面もエッチングされて凹部４５が形成される。
【００６４】
次に、第１の実施の形態と同様に、シリコン基板４１上を覆うように設けた層間絶縁層（図示せず）にコンタクトホールを形成した後、コンタクトホール内にＷ膜を埋め込んでＷプラグを形成する。最後に、Ｗプラグに接続された金属配線を形成して、単結晶シリコン層を抵抗素子とする半導体装置が製造される。
【００６５】
第２の実施の形態においても、第１の実施の形態と同様に、単結晶シリコン層４４ｂから抵抗素子を構成するので、高精度の抵抗値を有する抵抗素子が実現され、また、熱履歴の影響を極めて小さくでき、そして、凹部４５を利用して抵抗素子上に高精度アライメントのフォトリソグラフィを施すことができる。
【００６６】
さらに、第２の実施の形態では、酸化膜４２上に第１のアモルファスシリコン層４６形成し、この第１のアモルファスシリコン層４６を島状に加工して、酸化膜４２を加工する際のマスクとして利用するので、寸法精度の高い加工が可能となる。これは、フロロカーボンガスと酸素ガスを用いた酸化膜のドライエッチングの場合、アモルファスシリコンの方がレジストに比べて酸化膜とのエッチング選択比が高いので、アモルファスシリコンをマスクとした方が、レジストをマスクとした場合に比べて、マスクの後退量が小さいからである。また、酸化膜４２上部が第１のアモルファスシリコン層４６で覆われているので、ＣＶＤ法工程前のフッ化水素酸溶液の処理時に酸化膜が膜減りするのを防ぐことができる。
【００６７】
なお、第１の実施の形態と同様に、酸化膜４２は他の絶縁層でもよく、フッ化水素酸溶液を用いたウェット処理は、ＨＦガスを用いたドライ洗浄や、フッ素／水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。
【００６８】
（第３の実施形態）
本発明の第３の実施の形態について図５を用いて説明する。
【００６９】
図５は、本発明の第３の実施の形態における半導体装置の要部断面図である。
【００７０】
まず、第１の実施の形態と同様にして、シリコン基板５１上に所定の間隔を設けて島状に酸化膜５２を形成する。その後、シリコン基板５１の表面の自然酸化膜を除去してから、ＣＶＤ法によりアモルファスシリコン層（図示せず）を形成する。その後、急速加熱処理を行ってアモルファスシリコン層を単結晶シリコン層（図示せず）に構造変換して、図１（ｄ）に示す構造が得られる。なお、第１の実施の形態の形成工程に代えて、第２の実施の形態の形成工程を用いてもよい。
【００７１】
次に、第１の実施の形態と同様にして、単結晶シリコン層を選択的にエッチングしてパターンニングする。ここでは、酸化膜５２上の単結晶シリコン層もエッチングで分割して、ＣＭＯＳトランジスタを形成するための複数の島領域を同時に形成する。この時、隣接する酸化膜５２の間に位置するシリコン基板５１の表面もエッチングされて凹部５３が形成される。
【００７２】
その後、フォトリソグラフィ工程を用いて形成したレジストパターン（図示せず）をマスクにして選択的にｎ型やｐ型の不純物のイオン注入を繰り返し、チャンネルになるｐ型Ｓｉ層５４ａ、ｎ型Ｓｉ層５４ｂを順次形成する。その後、周知の技術を用いてゲート酸化膜５５、ゲート電極５６を形成した後に、さらに選択的にｎ型やｐ型の不純物のイオン注入を繰り返し、ソース・ドレインとなるｐ+型Ｓｉ層５４ｃ、ｎ+型Ｓｉ層５４ｄを順次形成する。最後に、不純物を活性化するための熱処理を行なって、図５に示す構造のＣＭＯＳトランジスタ５７が得られる。
【００７３】
第３の実施の形態によると、島状の酸化膜５２上に複数に分割されたＣＭＯＳトランジスタ５７が形成されるので、隣接素子との絶縁性向上、低寄生容量を実現した半導体装置が可能となる。また、凹部５３を利用して高精度アライメントのフォトリソグラフィが可能となるので、微細なＣＭＯＳトランジスタ５７を高集積に形成することができる。
【００７４】
なお、第１の実施の形態と同様に、酸化膜５２は他の絶縁層でもよく、フッ化水素酸溶液を用いたウェット処理は、ＨＦガスを用いたドライ洗浄や、フッ素／水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。また、形成する半導体デバイスはＣＭＯＳトランジスタに限るものではない。
【産業上の利用可能性】
【００７５】
本発明に係る半導体装置及びその製造方法は、絶縁層上に形成される抵抗素子をはじめ、シリコン系半導体デバイス等に有用であり、通信機器等に用いられるＬＳＩにも応用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施の形態における半導体装置の製造工程の断面図
【図２】本発明の第１の実施の形態における一実施例のＴＥＭ像
【図３】本発明の第１の実施の形態においてフィティングに用いた膜構造
【図４】本発明の第２の実施の形態における半導体装置の製造工程の断面図
【図５】本発明の第３の実施の形態における半導体装置の要部断面図
【符号の説明】
【００７７】
１１，２１，４１，５１  シリコン基板
１２，２２，４２，５２  酸化膜（絶縁層）
１３，２３，４３，４７  開口部
１４ａ，４４ａ，４６  アモルファスシリコン層
１４ｂ，２４，４４ｂ  単結晶シリコン層
１４ｃ，４４ｃ  島領域（抵抗素子）
１５，４５，５３  凹部
５４ａ  ｐ型Ｓｉ層
５４ｂ  ｎ型Ｓｉ層
５４ｃ  ｐ+型Ｓｉ層
５４ｄ  ｎ+型Ｓｉ層
５５  ゲート酸化膜
５６  ゲート電極
５７  ＣＭＯＳトランジスタ（半導体デバイス）
【図１】
2007250840.tif 000003
【図３】
2007250840.tif 000004
【図４】
2007250840.tif 000005
【図５】
2007250840.tif 000006
【図２】
2007250840.tif 000007