(57)【要約】【課題】  ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐことができるＶＣＯ駆動回路及び周波数シンセサイザを提供する。【解決手段】  粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣ４と、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣ６と、粗調用ＤＡＣ４からの出力のノイズを除去してＶＣＯの制御端子への入力とする応答速度の遅いＬＰＦ５と、微調用ＤＡＣ６からの出力を電圧に変換し、信号の平滑化を行う応答速度の速いＬＰＦ７と、ＬＰＦ５の入力段とＬＰＦ７の入力段とを接続する抵抗Ｒ6 と、ＬＰＦ５の出力にＬＰＦ７の出力が加算されるよう容量結合するコンデンサＣ8 とを有するＶＣＯ駆動回路及びそれを備えた周波数シンセサイザである。【選択図】        図２
2007228567.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器の制御端子に制御信号を入力するＶＣＯ駆動回路であって、
粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、
微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、
前記粗調用ＤＡＣからの出力のノイズを除去して前記電圧制御発振器の制御端子への入力とする、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、
前記微調用ＤＡＣからの出力を電圧に変換し、信号の平滑化を行う、高い周波数まで通過させる周波数通過特性を有する第２のＬＰＦと、
前記第１のＬＰＦの入力段と前記第２のＬＰＦの入力段とを接続する抵抗と、
前記第１のＬＰＦの出力に前記第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有することを特徴とするＶＣＯ駆動回路。
【請求項２】
第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
第２のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
前記第１のＬＰＦの入力段と前記第２のＬＰＦの入力段とを接続している抵抗の値は、前記第２のＬＰＦを構成する抵抗の値の総和より大きいことを特徴とする請求項１記載のＶＣＯ駆動回路。
【請求項３】
電圧制御発振器の制御端子に制御信号を入力するＶＣＯ駆動回路であって、
粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、
微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、
前記粗調用ＤＡＣからの出力のノイズを除去する、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、
前記微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、
前記第１のＬＰＦの入力段と前記分圧手段の入力段とを接続する抵抗と、
前記第１のＬＰＦからの出力信号を平滑化して電圧制御発振器の制御端子への入力とする第３のＬＰＦと、
前記第１のＬＰＦの出力に前記分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有することを特徴とするＶＣＯ駆動回路。
【請求項４】
第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
第３のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
分圧手段は、複数の抵抗で構成され、
前記第１のＬＰＦの入力段と前記分圧手段の入力段とを接続している抵抗の値は、前記分圧手段を構成する抵抗の値の総和より大きいことを特徴とする請求項３記載のＶＣＯ駆動回路。
【請求項５】
微調用ＤＡＣの入力段に、パルス幅変調を行うパルス幅変調回路を設けたことを特徴とする請求項１乃至４のいずれか記載のＶＣＯ駆動回路。
【請求項６】
粗調用ＤＡＣと第１のＬＰＦとの間に、前記粗調用ＤＡＣの出力を増幅するオペアンプを設けたことを特徴とする請求項１乃至５のいずれか記載のＶＣＯ駆動回路。
【請求項７】
第１のＬＰＦの入力段と出力段とを接続状態又は非接続状態とするスイッチを設け、
前記スイッチが、電源投入時又は周波数可変時に、一時的にオンとなって接続状態として容量結合するコンデンサの充放電を行うことを特徴とする請求項１乃至６のいずれか記載のＶＣＯ駆動回路。
【請求項８】
スイッチが、特定時間経過後にオフとなって非接続状態とし、充電されたコンデンサの放電を行うことを特徴とする請求項７記載のＶＣＯ駆動回路。
【請求項９】
所望の周波数を発振する電圧制御発振器と、
基準周波数を発振する基準周波数発振回路と、
前記発振された基準周波数を１／Ｍに分周する第１の分周器と、
前記電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器と、
前記第１の分周器からの信号と前記第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、
請求項１乃至８のいずれか記載のＶＣＯ駆動回路とを有することを特徴とする周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザのＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）を駆動する回路に係り、特に、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐＶＣＯ駆動回路及びそれを用いた周波数シンセサイザに関する。
【背景技術】
【０００２】
標準信号発生器の一つとしてＰＬＬ（Phase Locked Loop）を応用した周波数シンセサイザがある。
従来の周波数シンセサイザについて図１３を使って説明する。図１３は、従来の周波数シンセサイザの概略構成図である。
従来の周波数シンセサイザは、図１３に示すように、基準周波数信号ｆref を発振する発振器２１と、その周波数信号を１／Ｍに分周する分周器２２と、分周器２２からの基準信号と分周器２７からの出力信号との位相を比較し、位相差信号を出力する位相比較器（ＰＬＬ ＩＣ）２３と、位相差をパルス幅の電圧で出力するチャージポンプ（Charge pump）２４と、チャージポンプ２４からの出力電圧を平滑化するＬＰＦ（Low Pass Filter）２５と、ＬＰＦ２５からの制御電圧によって周波数を変更して希望する周波数を発振するＶＣＯ２６と、ＶＣＯ２６からの出力周波数を分岐して入力し、１／Ｎに分周して位相比較器２３に出力する分周器２７とから基本的に構成されている。
【０００３】
尚、位相比較器２３は、ＰＬＬ ＩＣ によって実現される。また、分周器２２，２７は、通常カウンタが使用される。
また、一般に、ＬＰＦ２５には、図１４に示すラグフィルタ、図１５に示すラグリードフィルタが用いられる。図１４は、ラグフィルタの構成図であり、図１５は、ラグリードフィルタの構成図である。
ラグフィルタは、図１４に示すように、抵抗ＲとコンデンサＣで構成したフィルタである。
ラグリードフィルタは、図１５に示すように、２つの抵抗Ｒ1，Ｒ2 と１つのコンデンサＣで構成したフィルタである。
【０００４】
図１３の周波数シンセサイザは、ＶＣＯ２６の位相を基準信号の位相に対して一定となるように位相比較器２３で位相差を検出してフィードバック制御を行うＰＬＬ発振器である。
通常、上記の構成を複数個用意して機器を構成するようになっている。
このような周波数シンセサイザの先行技術としては、例えば、特開２００４−２７４６７３号公報がある（特許文献１）。
【０００５】
また、別の従来の周波数シンセサイザについて図１６を使って説明する。図１６は、別の従来の周波数シンセサイザの概略構成図である。
図１６の周波数シンセサイザは、基準周波数信号ｆref を発振する発振器２１と、その周波数信号を１／Ｍに分周する分周器２２と、分周器２２からの基準信号と分周器２７からの出力信号との位相を比較し、位相差信号を出力する位相比較器（ＰＬＬ ＩＣ）２３と、位相差をパルス幅の電圧で出力するチャージポンプ２４と、チャージポンプ２４からの出力電圧を平滑化するＬＰＦ２５と、ＬＰＦ２５からの制御電圧に基づいて周波数を変更して希望する周波数を発振するＶＣＯ２６と、ＶＣＯ２６からの出力周波数を分岐して入力し、１／Ｎに分周して位相比較器２３に出力する分周器２７と、分周器２７にデータ設定のタイミングを与えると共に設定周波数に対応するプリセット電圧のデータ値を出力するＣＰＵ（Central Processing Unit）２８と、ＣＰＵ２８からのプリセット電圧のデータ値をデジタル／アナログ変換するＤＡコンバータ（ＤＡＣ）２９と、ＬＰＦ２５からの出力にＤＡＣ２９からのプリセット電圧を加算する加算器３０とから基本的に構成されている。
【０００６】
設定周波数に対応するプリセット電圧をＬＰＦ２５の後段で加算器３０により加算することで、ＬＰＦ２５の出力電圧は、誤差分を補正するだけのわずかな電圧変動で、ＰＬＬ回路がロックし、ロック時間を短縮できるものとなっている。
【０００７】
尚、特開平０５−９０９９３号公報には、ループフィルタを２個備え、出力高周波信号周波数の高速切り替えに際して、両者を交互に切り替えるＰＬＬ方式周波数シンセサイザ回路が記載されている（特許文献２）。
【０００８】
【特許文献１】特開２００４−２７４６７３号公報
【特許文献２】特開平０５−９０９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の周波数シンセサイザでは、ＶＣＯ２６の制御端子に接続するチャージポンプ２４、ＬＰＦ２５等の駆動回路が高インピーダンスの場合、ＶＣＯ２６の位相雑音特性はオフセット周波数が数ｋＨｚ以下において劣化することがあるため、高インピーダンスでＶＣＯ２６を駆動した場合、ＰＬＬをかけても抑圧できないという問題点があった。
【００１０】
この場合、高インピーダンスとは数百Ωであるため、通常のラグリードフィルタで対処することはできないものとなっていた。
【００１１】
本発明は上記実情に鑑みて為されたもので、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐことができるＶＣＯ駆動回路及び周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記従来例の問題点を解決するための本発明は、電圧制御発振器の制御端子に制御信号を入力するＶＣＯ駆動回路であって、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去して電圧制御発振器の制御端子への入力とする、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、微調用ＤＡＣからの出力を電圧に変換し、信号の平滑化を行う、高い周波数まで通過させる周波数通過特性を有する第２のＬＰＦと、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有することを特徴とする。
【００１３】
本発明は、上記ＶＣＯ駆動回路において、第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第２のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続している抵抗の値は、第２のＬＰＦを構成する抵抗の値の総和より大きいことを特徴とする。
【００１４】
本発明は、電圧制御発振器の制御端子に制御信号を入力するＶＣＯ駆動回路であって、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去する、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化して電圧制御発振器の制御端子への入力とする第３のＬＰＦと、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有することを特徴とする。
【００１５】
本発明は、上記ＶＣＯ駆動回路において、第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第３のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、分圧手段は、複数の抵抗で構成され、第１のＬＰＦの入力段と分圧手段の入力段とを接続している抵抗の値は、分圧手段を構成する抵抗の値の総和より大きいことを特徴とする。
【００１６】
本発明は、上記ＶＣＯ駆動回路において、第１のＬＰＦの入力段と出力段とを接続状態又は非接続状態とするスイッチを設け、スイッチが、電源投入時又は周波数可変時に、一時的にオンとなって接続状態として容量結合するコンデンサの充放電を行うことを特徴とする。
【００１７】
本発明は、上記ＶＣＯ駆動回路において、スイッチが、特定時間経過後にオフとなって非接続状態とし、通常のＰＬＬ制御動作に戻ることを特徴とする。
【００１８】
本発明は、周波数シンセサイザにおいて、所望の周波数を発振する電圧制御発振器と、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器と、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、上記ＶＣＯ駆動回路とを有することを特徴とする。
【発明の効果】
【００１９】
本発明は、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去して電圧制御発振器の制御端子への入力とする、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、微調用ＤＡＣからの出力を電圧に変換し、信号の平滑化を行う、高い周波数まで通過させる周波数通過特性を有する第２のＬＰＦと、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有するＶＣＯ駆動回路としているので、電圧制御発振器の制御端子からみたインピーダンスを低くして、電圧制御発振器の位相雑音特性の劣化を防ぐことができる効果がある。
【００２０】
本発明によれば、第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第２のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続している抵抗の値は、第２のＬＰＦを構成する抵抗の値の総和より大きい上記ＶＣＯ駆動回路としているので、微調用ＤＡＣの電圧の直流成分が電圧制御発振器に影響を与えないようにできる効果がある。
【００２１】
本発明によれば、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去する、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化して電圧制御発振器の制御端子への入力とする第３のＬＰＦと、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有するＶＣＯ駆動回路としているので、電圧制御発振器の制御端子からみたインピーダンスを低くして、電圧制御発振器の位相雑音特性の劣化を防ぐことができる効果がある。
【００２２】
本発明によれば、第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第３のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、分圧手段は、複数の抵抗で構成され、第１のＬＰＦの入力段と分圧手段の入力段とを接続している抵抗の値は、分圧手段を構成する抵抗の値の総和より大きい上記ＶＣＯ駆動回路としているので、微調用ＤＡＣの電圧の直流成分が電圧制御発振器に影響を与えないようにできる効果がある。
【００２３】
本発明によれば、第１のＬＰＦの入力段と出力段とを接続状態又は非接続状態とするスイッチを設け、スイッチが、電源投入時又は周波数可変時に、一時的にオンとなって接続状態として容量結合するコンデンサの充放電を行う上記ＶＣＯ駆動回路としているので、電源投入時又は周波数可変時に容量結合するコンデンサを瞬時に充放電することで、ロック時間を短縮できる効果がある。
【００２４】
本発明によれば、スイッチが、特定時間経過後にオフとなって非接続状態とする上記ＶＣＯ駆動回路としているので、通常の駆動制御を素早く実現できる効果がある。
【００２５】
本発明によれば、所望の周波数を発振する電圧制御発振器と、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器と、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、上記ＶＣＯ駆動回路とを有する周波数シンセサイザとしているので、電圧制御発振器の制御端子からみたインピーダンスを低くして、電圧制御発振器の位相雑音特性の劣化を防ぐことができる効果がある。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＶＣＯ駆動回路は、ＶＣＯの制御端子に制御信号を入力するＶＣＯ駆動回路であって、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去してＶＣＯの制御端子への入力とする、低い周波数しか通過させない周波数通過特性（応答速度の遅い）を有する第１のＬＰＦと、微調用ＤＡＣからの出力を電圧に変換し、信号の平滑化を行う、高い周波数まで通過させる周波数通過特性（応答速度の速い）を有する第２のＬＰＦと、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有するものであり、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐことができるものである。
【００２７】
また、本発明の実施の形態に係るＶＣＯ駆動回路は、ＶＣＯの制御端子に制御信号を入力するＶＣＯ駆動回路であって、粗調用周波数のデジタルデータを入力し、アナログ信号を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去する、低い周波数しか通過させない周波数通過特性（応答速度の遅い）を有する第１のＬＰＦと、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化してＶＣＯの制御端子への入力とする第３のＬＰＦ（平滑化ＬＰＦ）と、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有するものであり、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐことができるものである。
【００２８】
また、本発明の実施の形態に係る周波数シンセサイザは、所望の周波数を発振するＶＣＯと、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、ＶＣＯの出力をフィードバックし、１／Ｎに分周する第２の分周器と、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、上記ＶＣＯ駆動回路とを有するものであり、ＶＣＯの制御端子からみたインピーダンスを低くできるため、ＶＣＯの位相雑音特性の劣化を防ぐことができるものである。
【００２９】
［周波数シンセサイザの概略構成］
本発明の実施の形態に係る周波数シンセサイザについて図１を参照しながら説明する。図１は、本発明の実施の形態に係る周波数シンセサイザの概略構成図である。
本発明の実施の形態に係る周波数シンセサイザ（本周波数シンセサイザ）は、図１に示すように、基準周波数ｆrefを発振する発振回路１と、その周波数を１／Ｍに分周する分周器（第１の分周器）２と、分周器２からの信号とＶＣＯ９からフィードバックされた信号を比較して、その差分に基づいて粗調用データと微調用データを出力する制御回路３と、粗調用データをデジタル信号からアナログ信号に変換する粗調用ＤＡコンバータ（ＤＡＣ）４と、粗調用ＤＡＣ４からの信号について低周波を通過させるＬＰＦ（第１のＬＰＦ）５と、微調用データをデジタル信号からアナログ信号に変換する微調用ＤＡコンバータ（ＤＡＣ）６と、微調用ＤＡＣ６からの信号について低周波を通過させるＬＰＦ（第２のＬＰＦ）７と、両ＬＰＦ５，７からの信号を合成する合成器８と、合成器８からの信号の電圧に基づいて発振する電圧制御発振器（ＶＣＯ）９と、ＶＣＯ９からの出力を分岐して入力し、１／Ｎに分周して制御回路３に出力する分周器（第２の分周器）１０とを有する。
【００３０】
制御回路３は、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）又はＡＳＩＣ（Application Specific Integrated Circuit）等で構成され、粗調整を行うための周波数のデータを粗調用ＤＡＣ４に出力し、微調整を行うための周波数のデータを微調用ＤＡＣ６に出力する動作を行う。
つまり、粗調用の周波数データは粗く設定され、微調用の周波数データは細かく設定されるようになっており、粗調用の周波数に微調用の周波数を合成することでＶＣＯ９の制御電圧を素早く調整している。
【００３１】
ここで、粗調用ＤＡＣ４、ＬＰＦ５、微調用ＤＡＣ６、ＬＰＦ７、合成器８によってＶＣＯ駆動回路を構成しており、粗調用ＤＡＣ４が粗くＶＣＯ出力周波数（粗調用周波数）電圧を出力し、微調用ＤＡＣ６が微調用周波数電圧を出力して、合成器８において粗調用周波数電圧に微調用周波数電圧を合成することで、粗調用周波数電圧を微調用周波数電圧で調整し、その調整された電圧がＶＣＯ９に入力される。
つまり、微調用ＤＡＣ６、ＬＰＦ７、合成器８で全体のＰＬＬを構成している。
【００３２】
［ＶＣＯ駆動回路の具体的構成］
次に、上記ＶＣＯ駆動回路の具体的構成について図２を参照しながら説明する。図２は、本発明の実施の形態に係るＶＣＯ駆動回路の構成図である。
本発明の実施の形態に係るＶＣＯ駆動回路（本ＶＣＯ駆動回路）は、図２に示すように、制御回路３から粗調用周波数のデジタルデータを入力してアナログデータに変換する粗調用ＤＡＣ４と、粗調用ＤＡＣ４からの出力を数倍に増幅するオペアンプ１１と、制御回路３からの微調用周波数のデジタルデータを入力してパルス幅変調（ＰＷＭ：Pulse Width Modulation）するパルス幅変調回路１２と、パルス幅変調回路１２からのデジタルデータをアナログデータに変換する微調用ＤＡＣ６と、オペアンプ１１からの出力を平滑化するＬＰＦ５と、微調用ＤＡＣ６からの出力を平滑化するＬＰＦ７とを備え、粗調用周波数電圧と微調用周波数電圧を結合してＶＣＯ９に出力する合成手段が、抵抗Ｒ、コンデンサＣによって構成されている。
【００３３】
合成手段を具体的に説明すると、オペアンプ１１からの出力を粗調系ライン、微調用ＤＡＣ６からの出力を微調系ラインとすると、粗調系ラインには、抵抗Ｒ5 、ＬＰＦ５が直列に接続され、ＶＣＯ９の制御端子に入力している。
【００３４】
また、微調系ラインには、ＬＰＦ７、抵抗Ｒ4 が直列に接続され、抵抗Ｒ4 の終端は接地されている。
【００３５】
そして、粗調系ラインと微調系ラインは、抵抗Ｒ5 とＬＰＦ５との間の点（３）と、微調用ＤＡＣ６とＬＰＦ７との間の点（１）が抵抗Ｒ6 を介して接続され、更にＬＰＦ５とＶＣＯ９との間の点（４）と、ＬＰＦ７と抵抗Ｒ4 との間の点（２）がコンデンサＣ8 を介して結合している。
【００３６】
本ＶＣＯ駆動回路は、微調用ＤＡＣ６からの出力が電流出力型の構成である。つまり、粗調系ラインは電圧駆動であるが、微調系ラインにおいては、微調用ＤＡＣ６からの出力電流によって微調用周波数が調整される構成である。
粗調用ＤＡＣ４からの出力は、大まかなＶＣＯ出力周波数を決定するための電圧をＶＣＯ９の制御端子に与えるものである。
ＰＬＬとして、ＶＣＯ９を制御する電圧は、微調用ＤＡＣ６からのＰＷＭ信号の電流であり、このＰＷＭ信号が、ＬＰＦ７で平滑化され、オペアンプ１１で増幅された粗調用ＤＡＣ４からの出力にコンデンサＣ8 で結合して加算され、ＶＣＯ９の制御端子に印加される。
【００３７】
尚、ＬＰＦとしては、抵抗ＲとコンデンサＣの組み合わせであるＲＣフィルタ、コイルＬとコンデンサＣの組み合わせであるＬＣフィルタ、抵抗Ｒ、コイルＬとコンデンサＣを組み合わせたフィルタであってもよい。
【００３８】
微調用ＤＡＣ６の出力の直流成分により、抵抗Ｒ6 が高抵抗の時は、（１）における電圧Ｖ1 ＝（ＬＰＦ７の抵抗値＋Ｒ4 ）Ｉであり、（２）における電圧Ｖ2 ＝Ｒ4 Ｉとなる。
微調用ＤＡＣ６の直流成分（２）が直流成分（４）に影響を与えないようにするために、微調用ＤＡＣ６からの出力は、高抵抗Ｒ6 を介して粗調用ＤＡＣ４からの出力に接続する。このとき、各抵抗の条件として、（ＬＰＦ７の抵抗値＋Ｒ4 ）≪Ｒ6 とする。抵抗Ｒ6 をＬＰＦ７の抵抗値＋Ｒ4 に比べて非常に大きくすることで、微調用ＤＡＣ６の直流成分は粗調用ＤＡＣ４の直流成分に影響を与えないことになる。
【００３９】
また、抵抗Ｒ6 を接続したことにより、ＶＣＯ制御端子に印加される粗調電圧（３）は、オペアンプ１１からの出力電圧（５）から抵抗Ｒ5 、Ｒ6 、ＬＰＦ７の抵抗値で分圧されるが、抵抗Ｒ6 の値が大きいため、ほぼ、Ｒ6 ／（Ｒ5 ＋Ｒ6 ）電圧（５）になる。
また、ＬＰＦ７の抵抗値は、微調用ＤＡＣ６の出力を電圧に変換するための抵抗であると共に、ＬＰＦ７のコンデンサＣを追加することで、ＰＷＭ信号を平滑化するＬＰＦとしても動作する。
【００４０】
ＶＣＯ制御端子に印加される電圧のノイズは、ＶＣＯ９の出力へのスプリアス（不要波）の原因になるため、ＬＰＦ５は、粗調用ＤＡＣ４の出力のノイズを除去するための時定数の大きいＬＰＦ（粗調用ＬＰＦ）である。これに対して、ＬＰＦ７及び抵抗Ｒ4 は時定数の小さいＬＰＦ（微調用ＬＰＦ）ということになる。
【００４１】
広帯域なＶＣＯ９の制御電圧の範囲は、０〜２０Ｖ程度で、ＤＡＣの電源電圧以上が要求される場合があるため、オペアンプ１１で増幅することから、高域のノイズを減衰させるために上記の時定数の大きいＬＰＦが必要である。
オペアンプ１１は、電圧を増幅するために使用するため、ＶＣＯ９の制御電圧が低いときは使用しなくてもよい。
【００４２】
［伝送特性］
次に、本ＶＣＯ駆動回路における伝送特性について図３を参照しながら説明する。図３は、各ＤＡＣから（４）までの伝送特性を示す図である。図において、横軸が周波数で、縦軸が減衰量を示している。
つまり、図３は、粗調用ＤＡＣ４に関する粗調系ラインの通過特性と微調用ＤＡＣ６に関する微調系ラインの通過特性を示している。
【００４３】
図３では、図２の各定数を決定したとき、粗調系ＬＰＦのカットオフ周波数は、例えば約２６Ｈｚ程度と低く、速い応答が伝わらない重い特性となっている。
また、図３では、図２の各定数を決定したとき、微調系ＬＰＦのカットオフ周波数は、例えば約３４４ｋＨｚ程度と高く、粗調系と比較して応答が速い軽い特性となっている。
【００４４】
［時間応答特性］
次に、本ＶＣＯ駆動回路における時間応答特性について図４を参照しながら説明する。図４は、各ＤＡＣから（４）までの時間応答特性を示す図である。横軸が時間で、縦軸が電圧を示している。
つまり、図４は、粗調用ＤＡＣ４に関する粗調系ラインの時間応答特性と微調用ＤＡＣ６に関する微調系ラインの時間応答特性を示している。
【００４５】
図４において、粗調系では緩やかな時間応答特性であり、微調系では俊敏な時間応答特性となっている。
図５は、本ＶＣＯ駆動回路におけるロック時間を示す図である。図５に示すように、本ＶＣＯ駆動回路では、良好なロック時間の特性を示している。
【００４６】
［第１の改良ＶＣＯ駆動回路］
次に、本ＶＣＯ駆動回路の改良に係るＶＣＯ駆動回路（第１の改良ＶＣＯ駆動回路）について図６を参照しながら説明する。図６は、第１の改良ＶＣＯ駆動回路の構成図である。
第１の改良ＶＣＯ駆動回路は、図６に示すように、抵抗Ｒ5 とＬＰＦ５との間の点（３）とＬＰＦ５とＶＣＯ９との間の点（４）とを接続するスイッチ１３が設けられ、制御回路３からの制御によりスイッチ１３の開閉が為される。
【００４７】
スイッチ１３が開となると上記２点は接続されない状態となり、コンデンサＣ8 にはＬＰＦ５を介して電荷が蓄積されることになり、スイッチ１３が閉となると上記２点が接続された状態となり、抵抗Ｒ5 の後段の電圧が（４）に印加されることになり、コンデンサＣ8 に瞬時に電荷が蓄積されることになる。
【００４８】
スイッチ１３を設け、ＶＣＯ９への電圧印加の初期に瞬時（数μsec ）にオン（閉）とすることにより、応答時間を早くできるものである。
これは、粗調用ＤＡＣ４の出力は、時定数の大きいＬＰＦとなるため、ロック時間が遅くなってしまうため、ロック時間を短縮するために、スイッチ１３を設けている。
【００４９】
尚、第１の改良ＶＣＯ駆動回路におけるＶＣＯの位相雑音特性について図７を参照しながら説明する。図７は、ＶＣＯの位相雑音特性を示す図である。
課題において説明したが、高インピーダンスの場合、ＶＣＯの位相雑音特性がＰＬＬをかけても抑圧できない場合があったが、本ＶＣＯ駆動回路では、ＶＣＯの制御端子からみたインピーダンスを低くできるものである。
【００５０】
つまり、本ＶＣＯ駆動回路では、ＶＣＯの制御端子からみたインピーダンスは、コンデンサＣ8 と抵抗Ｒ4 で決まるため、抵抗Ｒ4 を小さくすることでインピーダンスを低くできる。ここで、抵抗Ｒ4 を数とすることで、低インピーダンスとすることができ、ＶＣＯの位相雑音特性の劣化を防ぐことができる。
【００５１】
尚、スイッチ１３の構成を図８，９に示す。図８は、スイッチの第１の回路図であり、図９は、スイッチの第２の回路図である。
図８は、スイッチとしてダイオードを用い、最も簡単な構成となっており、図９は、スイッチとして逆方向のダイオードを並列接続した構成としている。
図９の構成であれば、上側のダイオードで充電を行い、下側のダイオードで放電を行うことができる。
【００５２】
図９のスイッチを用いれば、電源投入時で、周波数可変時には、スイッチ１３の開閉によって瞬時にコンデンサＣ8 の充放電を行い、充電によってロック時間を短縮させ、その後は放電して図２のＶＣＯ駆動回路での通常の制御を行うことができる。
尚、図８，９のスイッチであれば、制御回路３からの制御指示は必要としないが、スイッチ１３がメカニカルなスイッチであれば、電源投入時等のオン／オフのタイミングを制御回路３から与える必要がある。
【００５３】
第１の改良ＶＣＯ駆動回路の時間応答特性を図１０に示す。図１０は、第１の改良ＶＣＯ駆動回路の時間応答特性を示す図である。図１０では、微調用ＤＡＣ６の出力＝０で、粗調用ＤＡＣ４の出力が０→５Ｖに変化した時の（４）の時間応答特性を示している。
本ＶＣＯ駆動回路に比べて、時間応答特性が速くなっているため、ロック時間が早くなっている。
【００５４】
［第２の改良ＶＣＯ駆動回路］
次に、本ＶＣＯ駆動回路の改良に係るＶＣＯ駆動回路（第２の改良ＶＣＯ駆動回路）について図１１を参照しながら説明する。図１１は、第２の改良ＶＣＯ駆動回路の構成図である。
第２の改良ＶＣＯ駆動回路は、図１１に示すように、制御回路３から出力される粗調系ラインに、粗調用ＤＡＣ４と、オペアンプ１１と、抵抗Ｒ1 、ＬＰＦ５、ＬＰＦ１４が直列に接続され、ＶＣＯ９の制御端子に入力している。
【００５５】
そして、ＬＰＦ５とＬＰＦ１４の間にはコンデンサＣ3 の一端が接続され、他端は抵抗Ｒ6 を介して接地されている。
尚、ＬＰＦとしては、抵抗ＲとコンデンサＣの組み合わせであるＲＣフィルタ、コイルＬとコンデンサＣの組み合わせであるＬＣフィルタ、抵抗Ｒ、コイルＬとコンデンサＣを組み合わせたフィルタであってもよい。
【００５６】
制御回路３から出力される微調系ラインに、ＰＷＭ１２と、微調用ＤＡＣ６と、抵抗Ｒ5 、Ｒ6 が直列に接続され、抵抗Ｒ6 の終端は接地されている。
粗調系ラインの抵抗Ｒ1 とＬＰＦ５の間の点（３）と微調系ラインの微調用ＤＡＣ６と抵抗Ｒ5 との間の点（１）は、抵抗Ｒ4 を介して接続している。
また、粗調系ラインのＬＰＦ５とＬＰＦ１４の間の点（４）と微調系ラインの抵抗Ｒ5 と抵抗Ｒ6 との間の点（２）は、コンデンサＣ3 を介して容量結合している。
【００５７】
第２の改良ＶＣＯ駆動回路は、微調用ＤＡＣ６の出力が電圧出力型の場合の構成である。つまり、粗調系ラインは電圧駆動であり、微調系ラインも電圧駆動で動作するものである。基本的動作原理は、本ＶＣＯ駆動回路における電流出力型と同様である。
【００５８】
第２の改良ＶＣＯ駆動回路は、粗調用ＤＡＣ４の出力が大まかなＶＣＯ出力周波数を決定し、微調用ＤＡＣ６の出力のＰＷＭ信号が微調電圧を制御している。
微調用ＤＡＣ６の出力のＰＷＭ信号は、コンデンサＣ3 にて粗調用ＤＡＣ４の出力に加算される。
微調系ラインの微調用ＤＡＣ６の直流成分（１）が、粗調系ラインの（４）に影響しないように、抵抗Ｒ4 を接続している。特に、抵抗Ｒ5 ＋Ｒ6 の値に比べて、抵抗Ｒ4 の値を十分大きくすることで影響は少なくなるものである。
また、ＬＰＦ１４は、ＰＷＭ信号を平滑化するためのＬＰＦ（第３のＬＰＦ）である。
また、抵抗Ｒ1 及びＬＰＦ５は、粗調用ＤＡＣ４の出力のノイズを除去するための時定数の大きいＬＰＦである。
【００５９】
［第３の改良ＶＣＯ駆動回路］
次に、本ＶＣＯ駆動回路の改良に係るＶＣＯ駆動回路（第３の改良ＶＣＯ駆動回路）について図１２を参照しながら説明する。図１２は、第３の改良ＶＣＯ駆動回路の構成図である。
第３の改良ＶＣＯ駆動回路は、第２のＶＣＯ駆動回路に第１のＶＣＯ駆動回路と同様にスイッチ１３を設けた構成である。
動作は、第１の改良ＶＣＯ駆動回路と同様であり、スイッチとしては、図８、図９の構成、又はメカニカルスイッチが考えられる。スイッチ１３がメカニカルスイッチであれば、制御回路３からオン／オフのタイミングが与えられる。
【００６０】
第３の改良ＶＣＯ駆動回路によれば、微調系ラインを電圧駆動型とし、スイッチ１３の動作によって電源投入時で、周波数可変時には、スイッチ１３の開閉によって充放電を行い、ロック時間を短縮させることができる効果がある。
【産業上の利用可能性】
【００６１】
本発明は、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぐことができるＶＣＯ駆動回路及び周波数シンセサイザに好適である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係る周波数シンセサイザの概略構成図である。
【図２】本発明の実施の形態に係るＶＣＯ駆動回路の構成図である。
【図３】伝送特性を示す図である。
【図４】時間応答特性を示す図である。
【図５】本ＶＣＯ駆動回路におけるロック時間を示す図である。
【図６】第１の改良ＶＣＯ駆動回路の構成図である。
【図７】ＶＣＯの位相雑音特性を示す図である。
【図８】スイッチの第１の回路図でである。
【図９】スイッチの第２の回路図である。
【図１０】第１の改良ＶＣＯ駆動回路の時間応答特性を示す図である。
【図１１】第２の改良ＶＣＯ駆動回路の構成図である。
【図１２】第３の改良ＶＣＯ駆動回路の構成図である。
【図１３】従来の周波数シンセサイザの概略構成図である。
【図１４】ラグフィルタの構成図でである。
【図１５】ラグリードフィルタの構成図である。
【図１６】別の従来の周波数シンセサイザの概略構成図である。
【符号の説明】
【００６３】
１…発振回路、  ２…分周器、  ３…制御回路、  ４…粗調用ＤＡＣ、  ５…ＬＰＦ、  ６…微調用ＤＡＣ、  ７…ＬＰＦ、  ８…合成器、  ９…電圧制御発振器（ＶＣＯ）、  １０…分周器、  １１…オペアンプ、  １２…パルス幅変調回路（ＰＷＭ）、  １３…スイッチ、  １４…ＬＰＦ、  ２１…発振器、  ２２…分周器、  ２３…位相比較器（ＰＬＬ ＩＣ）、  ２４…チャージポンプ、  ２５…ＬＰＦ、  ２６…ＶＣＯ、  ２７…分周器、  ２８…ＣＰＵ、  ２９…ＤＡＣ、  ３０…加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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