(57)【要約】      （修正有）【課題】入力信号が可能な限り小さい歪みを有する出力信号に変換される集積回路を提供する。【解決手段】データ受信用集積回路は、データ信号（ＤＱ）を、互いに並列に接続される第１および第２の各信号経路に供給される、互いに異なる各入力制御信号（Ｙ、Ｙｂ）に変換する。第１の信号経路は、遅延回路（５０）および増幅回路（３１０）を介して集積回路の出力接続部（Ａ３００）に接続される比較回路（２１０）を含む。第２の信号経路は、同様に、インバータ回路（４０）および増幅回路（３２０）を介して集積回路の出力接続部（Ａ３００）に接続される比較回路（２２０）を含む。２つの各増幅回路（３１０、３２０）は、互いを駆動するエッジ判別器として機能し、出力接続部（Ａ３００）において、データ信号（ＤＱ）と同じデューティサイクルを有する出力信号を歪みが無く生成することを可能にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
集積回路において、
基準信号（ＶＲＥＦ）を入力するための第１の入力接続部（Ｅ１００ａ）と、
入力信号（ＤＱ）を入力するための第２の入力接続部（Ｅ１００ｂ）と、
出力信号（ＯＵＴ）を生成するための出力接続部（Ａ３００）と、
上記入力信号（ＤＱ）および上記基準信号（ＶＲＥＦ）を受け取り、第１の入力制御信号（Ｙ）および第２の入力制御信号（Ｙｂ）を生成するための入力受信回路（１００）とを備え、
上記入力受信回路（１００）は、上記第１および第２の各入力制御信号（Ｙ、Ｙｂ）の各々のレベルが、入力信号（ＤＱ）および基準信号（ＶＲＥＦ）の各々のレベルに基づいて生成され、上記第２の入力制御信号（Ｙｂ）のレベルプロファイルに対し相補的に、上記第１の入力制御信号（Ｙ）のレベルプロファイルが生成されるように設定され、
上記第１および第２の各入力制御信号（Ｙ、Ｙｂ）を受け取るための入力端部、および第１の比較信号（Ａ）を生成するための出力端部を有する第１の比較回路（２１０）を備え、上記第１の比較回路は、第１および第２の各入力制御信号（Ｙ、Ｙｂ）のレベルに基づいて、第１の比較信号（Ａ）を生成するように設定されており、
上記第１および第２の各入力制御信号（Ｙ、Ｙｂ）を受け取るための入力端部および第２の比較信号（Ｂ）を生成するための出力端部を有する第２の比較回路（２２０）を備え、上記第２の比較回路は、第１および第２の各入力制御信号（Ｙ、Ｙｂ）のレベルに基づいて、第２の比較信号（Ｂ）を生成するように設定されており、
反転された第２の比較信号（Ｂｉｎｖ）を生成する目的のために、第２の比較信号（Ｂ）が入力に入力されるインバータ回路（４０、４１）と、
上記第１の比較信号に対して遅延された第１の比較信号（Ａｄｅｌ）を生成する目的のために、第１の比較信号（Ａ）が入力に入力される遅延回路（５０）と、
入力に入力される信号を出力にて増幅することが意図され、上記遅延された第１の比較信号（Ａｄｅｌ）を入力するための入力端部および第１の出力信号（Ａｄｅｌ＿ｖ）を生成するための出力接続部（Ａ３１０）を有する第１の増幅回路（３１０）と、
入力に入力される信号を出力にて増幅することが意図され、上記反転された第２の比較信号（Ｂｉｎｖ）を入力するための入力端部および第２の出力信号（Ｂｉｎｖ＿ｖ）を生成するための出力接続部（Ａ３２０）を有する第２の増幅回路（３２０）とを備え、
上記第１および第２の各増幅回路（３１０、３２０）の出力接続部（Ａ３１０、Ａ３２０）が、上記集積回路の出力接続部（Ａ３００）に接続されている集積回路。
【請求項２】
アクティブ化信号（ＥＮＳ）を入力するための入力接続部（Ｅ６０）を有し、上記遅延回路（５０）をアクティブ化／インアクティブ化することが意図されたアクティブ化回路（６０）を備え、
上記アクティブ化回路（６０）は、上記アクティブ化信号の状態に基づいて遅延回路（５０）をアクティブ化／インアクティブ化するための第１の制御信号（Ｓ１）を生成して、出力するように設定されている請求項１に記載の集積回路。
【請求項３】
基準電圧（ＶＳＳ）を入力するための接続部（Ｖ７０）および第１の増幅回路（３１０）の入力端部の間に接続される第１の制御可能なスイッチ（７０）を備え、
上記第１の制御可能なスイッチ（７０）は、上記第１の制御信号（Ｓ１）の状態に基づいてオンされるように設定され、上記第１の増幅回路（３１０）の入力端部は、上記第１の制御可能なスイッチがオンされる場合に上記基準電圧を入力するための接続部（Ｖ７０）に接続される請求項１および２のいずれか１項に記載の集積回路。
【請求項４】
基準電圧（ＶＳＳ）を入力するための接続部（Ｖ８０）および第２の増幅回路（３２０）の入力端部の間に接続される第２の制御可能なスイッチ（８０）を備え、
上記第２の制御可能なスイッチ（８０）は、上記第１の制御信号（Ｓ１）の状態に基づいてオンされるように設定され、上記第２の増幅回路（３２０）の入力端部は、上記第２の制御可能なスイッチがオンされる場合に上記基準電圧を入力するための接続部（Ｖ８０）に接続される請求項３に記載の集積回路。
【請求項５】
上記第１および第２の各比較回路（２１０、２２０）は、アクティブ化信号（ＥＮＳ）によりアクティブ化されるように設定され、
上記第１の比較回路（２１０）は、それがアクティブ化される場合に、上記第１および第２の各入力制御信号（Ｙ、Ｙｂ）のレベルに基づいて第１の比較信号（Ａ）を生成し、
上記第２の比較回路（２２０）は、それがアクティブ化される場合に、上記第１および第２の各入力制御信号（Ｙ、Ｙｂ）のレベルに基づいて第２の比較信号（Ｂ）を生成するものである請求項１〜４のいずれか１項に記載の集積回路。
【請求項６】
さらに、別の出力信号（ｂＯＵＴ）を生成するための別の出力制御部（Ａ３００’）と、
さらに、別の反転された第２の比較信号（ｂＢｉｎｖ）を生成する目的のために、上記第２の比較信号（Ｂ）が入力に入力される、別のインバータ回路（４０’、４１’）と、
上記第２の比較信号に対して遅延された、別の第２の比較信号（ｂＡｄｅｌ）を生成する目的のために、上記第２の比較信号（Ｂ）が入力に入力される遅延回路（５０’）と、
入力に供給される信号を出力にて増幅することが意図され、別の遅延された第２の比較信号（ｂＡｄｅｌ）を入力するための入力端部および別の第１の出力信号（ｂＡｄｅｌ＿ｖ）を生成するための出力接続部（Ａ３１０’）を有する、別の第１の増幅回路（３１０’）と、
入力に供給される信号を出力にて増幅することが意図され、別の反転された第２の比較信号（ｂＢｉｎｖ）を入力するための入力端部および別の第２の出力信号（ｂＢｉｎｖ＿ｖ）を生成するための出力接続部（Ａ３２０’）を有する、別の第２の増幅回路（３２０’）とを備え、
上記別の第１および第２の各増幅回路（３１０’、３２０’）の出力接続部（Ａ３１０’、Ａ３２０’）が、別の出力接続部（Ａ３００’）に接続されるている請求項１〜５のいずれか１項に記載の集積回路。
【請求項７】
上記別の遅延回路（５０’）をアクティブ化／インアクティブ化することが意図され、アクティブ化信号（ＥＮＳ）を入力するための入力接続部（Ｅ６０）に接続される、別のアクティブ化回路（６０’）を備え、
上記別のアクティブ化回路（６０’）は、アクティブ化信号（ＥＮＳ）の状態に基づいて、上記別の遅延回路（５０’）をアクティブ化／インアクティブ化するための第２の制御信号（Ｓ２）を出力にて生成するように設定されている請求項６に記載の集積回路。
【請求項８】
電源電圧（ＶＤＤ）を入力するための接続部（Ｖ７０’）および別の第１の増幅回路（３１０’）の入力端部の間に接続される、別の第１の制御可能なスイッチ（７０’）を備え、
上記別の第１の制御可能なスイッチ（７０’）は、アクティブ化信号（ＥＮＳ）の状態に基づいてオンされるように設定され、上記別の第１の増幅回路（３１０’）の入力端部は、上記別の第１の制御可能なスイッチ（７０’）がオンされる場合に上記電源電圧を入力するための接続部（Ｖ７０’）に接続される請求項７に記載の集積回路。
【請求項９】
電源電圧（ＶＤＤ）を入力するための接続部（Ｖ８０’）および上記別の第２の増幅回路（３２０’）の入力端部の間に接続される、別の第２の制御可能なスイッチ（８０’）を備え、
上記別の第２の制御可能なスイッチ（８０’）は、上記アクティブ化信号の状態に基づいてオンされてもよいように設定され、上記別の第２の増幅回路（３２０’）の入力端部は、上記別の第２の制御可能なスイッチ（８０’）がオンされる場合に上記電源電圧を入力するための接続部（Ｖ８０’）に接続される請求項８に記載の集積回路。
【請求項１０】
上記入力受信回路（１００）は、
制御信号を入力するための制御接続部（Ｇ１１）および上記第１の入力制御信号（Ｙ）を生成するための第１の接続部（Ｄ１１）を有する第１のトランジスタ（１１）と、
制御信号を入力するための制御接続部（Ｇ１２）および上記第２の入力制御信号（Ｙｂ）を生成するための第１の接続部（Ｄ１２）を有する第２のトランジスタ（１２）とを備え、
上記第１のトランジスタ（１１）の第１の接続部（Ｄ１１）は、第１の抵抗（１３）を介して電源電圧（ＶＤＤ）を入力するための接続部（Ｖ１）に接続され、上記第１のトランジスタ（１１）の第２の接続部（Ｓ１１）は、電流源（１５）を介して基準電圧（ＶＳＳ）を入力するための接続部（Ｖ２）に接続され、
上記第２のトランジスタ（１２）の第１の接続部（Ｄ１２）は、第２の抵抗（１４）を介して電源電圧（ＶＤＤ）を入力するための接続部（Ｖ１）に接続され、上記第２のトランジスタ（１２）の第２の接続部（Ｓ１２）は、電流源（１５）を介して基準電圧（ＶＳＳ）を入力するための接続部（Ｖ２）に接続されている請求項１〜９のいずれか１項に記載の集積回路。
【請求項１１】
上記第１の比較回路は、第１の差動増幅回路（２１０）の形態であり、上記第２の比較回路は、第２の差動増幅回路（２２０）の形態であり、上記差動増幅回路はそれぞれ、各々の入力信号を入力するための第１の入力接続部（Ｅ２１１、Ｅ２２１）および各々の基準信号を入力するための第２の入力接続部（Ｅ２１２、Ｅ２２２）を有し、
上記入力受信回路（１００）の第１のトランジスタ（１１）の第１の接続部（Ｄ１１）は、上記第１の差動増幅回路（２１０）の第２の入力接続部（Ｅ２１２）および上記第２の差動増幅回路（２２０）の第１の入力接続部（Ｅ２２１）に接続され、
上記入力受信回路（１００）の第２のトランジスタ（１２）の第１の接続部（Ｄ１２）は、上記第１の差動増幅回路（２１０）の第１の入力接続部（Ｅ２１１）および上記第２の差動増幅回路（２２０）の第２の入力接続部（Ｅ２２２）に接続されている請求項１０に記載の集積回路。
【請求項１２】
上記インバータ回路は、トライステートインバータ（４１）の形態である請求項１〜１１のいずれか１項に記載の集積回路。
【請求項１３】
上記遅延回路は、ＣＭＯＳトランファゲート（５０）の形態である請求項１〜１２のいずれか１項に記載の集積回路。
【請求項１４】
上記制御可能な各スイッチおよび上記別の制御可能な各スイッチは、それぞれスイッチングトランジスタ（７０、８０、７０’、８０’）の形態である請求項９〜１３のいずれか１項に記載の集積回路。
【請求項１５】
上記第１および第２の制御可能な各スイッチ（７０、８０）および上記別の第１および第２の制御可能な各スイッチ（７０’、８０’）は、それぞれ導電性のタイプが異なる各スイッチングトランジスタを組み合わせた形態である請求項１４に記載の集積回路。
【請求項１６】
上記第１および第２の各増幅回路は、それぞれインバータ回路（３１０、３２０）の形態である請求項１〜１５のいずれか１項に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信用集積回路に関するものである。
【背景技術】
【０００２】
集積された半導体メモリ、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリ）の半導体メモリは、一般に、各制御信号を入力するための各制御接続部と、各アドレス信号を入力するための各アドレス接続部と、各データを入力するための各データ接続部とを有している。書き込みアクセス動作の場合では、書き込み命令は、上記各制御接続部に入力され、アドレス信号は、上記各アドレス接続部に入力される。上記動作は、書き込みアクセス動作のために、上記集積された半導体メモリのメモリセルアレイにおける少なくとも１つのメモリセルをアクティブ化することを可能にする。
【０００３】
書き込まれるデータは、上記半導体メモリ内の受信回路に接続された上記各データ接続部に入力される。データを受け取る受信回路に関する仕様の特徴的な各変数は、セットアップ時間およびホールド時間を含む。後者は、データアイテムを上記半導体メモリに対し明確に、信頼性が高い方法にて読み込み可能にするために、上記データアイテムが、少なくとも１つのデータ接続部に入力される必要がある時間を指定するために用いられる。近年における半導体メモリの開発の間に、アクセス速度が増加し、それにより動作周波数が増加した結果、データが半導体メモリに対しアクティブに入力されるためのタイムウインドウ(時間枠)は、ますます小さくなっている。それ故に、上記受信回路は、非常に小さいタイムウインドウ内でデータ接続部から半導体メモリへのデータを受け入れる必要がある。
【０００４】
図１は、半導体メモリの集積回路ＥＳ’内に、基準信号ＶＲＥＦを入力するための入力接続部Ｅ１およびデータ信号ＤＱを入力するための入力接続部Ｅ２に接続される差動増幅器Ｄを含むことを示す。差動増幅器Ｄは、データ信号ＤＱのレベルと基準信号ＶＲＥＦのレベルとを比較し、出力にて、ハイレベルあるいはローレベルを有する出力信号を生成する。上記出力信号は、下流の各増幅器Ｖ１およびＶ２により増幅され、出力接続部Ａに送られる。出力接続部Ａから、増幅された各データ信号は、通常、読み込み／書き込み増幅器を介して、集積された半導体メモリのメモリセルアレイに入力される。
【０００５】
図１に示されるように、上記集積された半導体メモリの入力信号、例えばデータ信号ＤＱは、差動増幅器を用いて受け取られる。このように差動増幅器を有することの問題は、特に、上記差動増幅器が、各入力信号の差分によってではなく、より詳細には、かなりの程度まで入力信号のレベルおよび一定の基準信号のレベルによって駆動されるということである。上記の差動増幅器を用いる事例では、一般に入力信号の立ち上がりエッジあるいは立ち下がりエッジを受け取る場合に異なる遅延が生じる。この結果、出力接続部Ａにおいて、出力信号のデューティサイクルが、入力信号のデューティサイクルに対して歪んだものになる。例えば、差動増幅器に対し、１クロック周期の間に、半周期の間継続してハイレベルを有し、他の半周期の間継続してローレベルを有する入力信号が入力されるときに、ハイレベルとローレベルの継続期間が互いに異なる出力信号が、出力接続部Ａにて生成されることである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、入力信号が、可能な限り小さな歪みを有する出力信号に変換される集積回路を具体的に挙げることである。
【課題を解決するための手段】
【０００７】
上記目的は、基準信号を入力するための第１の入力接続部と、入力信号を入力するための第２の入力接続部を有し、出力信号を生成するための出力接続部を有する集積回路により達成される。上記集積回路は、上記入力信号と上記基準信号とを受け取って第１の入力制御信号と第２の入力制御信号とを生成するための入力受信回路がさらに設けられている。上記集積回路では、上記入力受信回路は、第１および第２の各入力制御信号の各々のレベルが、入力信号および基準信号の各々のレベルに基づいて生成されるように設定され、かつ、第２の入力制御信号のレベルプロファイルに対し相補的な第１の入力制御信号のレベルプロファイルが生成される。その上、上記集積回路は、第１および第２の各入力制御信号を受け取るための入力端部と、第１の比較信号を生成するための出力端部とを有する第１の比較回路を備えている。上記第１の比較回路は、第１および第２の各入力制御信号のレベルに基づいて第１の比較信号を生成するように設定されている。集積された半導体メモリといった上記集積回路は、さらに第１および第２の入力制御信号を受け取るための入力端部と、第２の比較信号を生成するための出力端部とを有する第２の比較回路を備えている。第２の比較回路は、第１および第２の各入力制御信号のレベルに基づいて第２の比較信号を生成するように設定される。上記集積回路には、反転された第２の比較信号を生成する目的のために、第２の比較信号が入力に入力されるインバータ回路がさらに設けられている。上記集積回路は、第１の比較信号に対して遅延された第１の比較信号を生成する目的のために、第１の比較信号が入力に入力される遅延回路をさらに有する。上記集積回路では、第１の増幅回路がさらに設けられ、その出力で、上記第１の増幅回路の入力に供給される信号を増幅することが意図されている。上記第１の増幅回路は、上記遅延された第１の比較信号を入力するための入力端部と、第１の出力信号を生成するための出力接続部とを有している。その上、集積された半導体メモリといった上記集積回路は、第２の増幅回路を有している。上記第２の増幅回路は、その出力で、第２の増幅回路の入力に入力された信号を増幅することが意図されている。上記第２の増幅回路は、上記反転された第２の比較信号を入力するための入力端部と、第２の出力信号を生成するための出力接続部とを有している。上記第１および第２の各増幅回路の各出力接続部は、上記集積回路の出力接続部に接続されている。
【０００８】
本発明の集積回路の一実施形は、上記遅延回路をアクティブ化する／インアクティブ化することを意図しているアクティブ化回路が設けられている。上記アクティブ化回路は、アクティブ化信号を入力するための入力接続部を有している。上記アクティブ化回路は、その出力で、上記アクティブ化信号の状態に基づいて、上記遅延回路をアクティブ化する／インアクティブ化する第１の制御信号を生成するように設定されている。
【０００９】
本発明の集積回路の他の実施形態によれば、第１の制御可能なスイッチが、基準電圧を入力するための接続部および上記第１の増幅回路の入力端部の間に接続されている。上記第１の制御可能なスイッチは、上記第１の制御信号の状態に基づいてオンされてもよいように設定される。上記第１の制御可能なスイッチがオンされる場合、上記第１の増幅回路の入力端部は、上記基準電圧を入力するための接続部に接続されている。
【００１０】
本発明の集積回路のさらに他の実施形態は、上記基準電圧を入力するための接続部および上記第２の増幅回路の入力端部の間に接続される第２の制御可能なスイッチを備えている。上記第２の制御可能なスイッチは、上記第１の制御信号の状態に基づいてオンされてもよいように設定される。上記第２の制御可能なスイッチがオンされる場合、上記第２の増幅回路の入力端部は、上記基準電圧を入力するための接続部に接続されている。
【００１１】
本発明の集積回路のさらに他の特徴によると、上記第１および第２の比較回路は、それらがアクティブ化信号によりアクティブ化されてもよいように設定されている。第１の比較回路は、それがアクティブ化される場合に、第１及び第２の各入力制御信号のレベルに基づいて第１の比較信号を生成する。第２の比較回路は、それがアクティブ化される場合に、第１及び第２の各入力制御信号のレベルに基づいて第２の比較信号を生成する。
【００１２】
本発明の集積回路のさらに他の実施形態は、別の出力信号を生成するための、別の出力接続部を有する集積回路を提供する。上記集積回路は、さらに、反転された第２の比較信号を生成する目的のために、入力に第１の比較信号が入力される、別のインバータ回路を含む。上記第２の比較信号に対して、さらに遅延された、別の第２の比較信号を生成する目的のために、入力に第２の比較信号が入力される、別の遅延回路が、さらに設けられる。その上、上記集積回路は、別の第１の増幅回路を含む。上記別の第１の増幅回路は、その出力で、別の第１の増幅回路の入力に供給される信号を増幅することが意図されている。上記別の第１の増幅回路は、上記遅延された別の第２の比較信号を入力するための入力端部と、別の第１の出力信号を生成するための出力接続部とを有している。上記集積回路では、別の第２の増幅回路が、設けられていてもよい。上記別の第２の増幅回路は、その出力で、上記別の第２の増幅回路の入力に入力される信号を増幅することを意図されている。上記別の第２の増幅回路は、上記さらに遅延された別の第２の比較信号を入力するための入力端部と、別の第２の出力信号を生成するための出力接続部とを有している。上記別の第１および第２の各増幅回路の各出力接続部は、上記別の出力接続部に接続されている。
【００１３】
本発明の集積回路のさらに他の実施形態は、上記別の遅延回路をアクティブ化する／インアクティブ化することが意図され、アクティブ化信号を入力するための入力接続部に接続される別のアクティブ化回路を備えている。上記さらに他の実施形態では、上記別のアクティブ化回路は、その出力で、上記アクティブ化信号の状態に基づき、上記別の遅延回路をアクティブ化する／インアクティブ化する第２の制御信号を生成するように設定される。
【００１４】
本発明の集積回路のさらに他の実施形態では、上記集積回路は、別の第１の制御可能なスイッチを有している。上記別の第１の制御可能なスイッチは、電源電圧を入力するための接続部および上記別の第１の増幅回路の入力端部の間に接続されている。上記集積回路では、上記別の第１の制御可能なスイッチは、上記アクティブ化信号の状態に基づいてオンされてもよいように設定される。上記別の第１の増幅回路の入力端部は、上記別の第１の制御可能なスイッチがオンされる場合に、上記電源電圧を入力するための接続部に接続されている。
【００１５】
本発明の集積回路のさらに他の実施形態は、別の第２の制御可能なスイッチを有している。上記別の第２の制御可能なスイッチは、電源電圧を入力するための接続部および上記別の第２の増幅回路の入力端部の間に接続されている。上記別の第２の制御可能なスイッチは、上記アクティブ化信号の状態に基づいてオンされてもよいように設定される。上記別の第２の増幅回路の入力端部は、上記別の第２の制御可能なスイッチがオンされる場合に、上記電源電圧を入力するための接続部に接続されている。
【００１６】
本発明の集積回路のさらに他の実施形態によると、上記入力受信回路は、制御信号を入力するための制御接続部および第１の入力制御信号を生成するための第１の接続部を有する第１のトランジスタと、制御信号を入力するための制御接続部および第２の入力制御信号を生成するための第１の接続部を有する第２のトランジスタとを含む。上記第１のトランジスタの第１の接続部は、第１の抵抗（レジスタ）を介して、電源電圧を入力するための接続部に接続されている。上記第１のトランジスタの第２の接続部は、電流源を介して、基準電圧を入力するための接続部に接続されている。上記第２のトランジスタの第１の接続部は、第２の抵抗を介して、電源電圧を入力するための接続部に接続されている。上記第２のトランジスタの第２の接続部は、電流源を介して、基準電圧を入力するための接続部に接続されている。
【００１７】
本発明の集積回路のさらに他の実施形態では、上記第１の比較回路は、第１の差動増幅回路の形態であり、上記第２の比較回路は、第２の差動増幅回路の形態である。各々の差動増幅回路は、各々の入力信号を入力するための第１の入力接続部と、各々の基準信号を入力するための第２の入力接続部とをそれぞれ含む。上記入力受信回路の第１のトランジスタの第１の接続部は、第１の差動増幅回路の第２の入力接続部および第２の差動増幅回路の第１の入力接続部に接続されている。上記入力受信回路の第２のトランジスタの第１の接続部は、第１の差動増幅回路の第１の入力接続部および第２の差動増幅回路の第２の入力接続部に接続されている。
【００１８】
本発明の集積回路のさらに他の実施形態によると、上記インバータ回路は、トライステートインバータの形態である。上記遅延回路は、ＣＭＯＳトランスファゲートの形態であってもよい。本発明の集積回路の好ましい一実施形態では、上記制御可能なスイッチおよび上記別の制御可能なスイッチは、それぞれスイッチングトランジスタの形態である。上記集積回路においては、第１および第２の制御可能な各スイッチと、別の第１および第２の制御可能な各スイッチとは、それぞれ、導電性のタイプが異なる各スイッチングトランジスタを組み合わせた形態であってもよい。本発明の集積回路のさらに他の実施形態は、それぞれがインバータ回路の形態でもある第１および第２の各増幅回路を備えている。
【発明を実施するための最良の形態】
【００１９】
図２は、本発明に係る集積回路に係る第１の実施形態における、データ信号ＤＱを受け取り、出力信号ＯＵＴを生成するための集積回路ＥＳを示す。入力受信回路１００が、上記集積回路における基準信号ＶＲＥＦを入力するための入力接続部Ｅ１００ａに接続され、上記集積回路におけるデータ信号ＤＱを入力するための入力接続部Ｅ１００ｂに接続されている。上記入力受信回路は、出力接続部Ａ１００ａで入力制御信号Ｙを生成し、出力接続部Ａ１００ｂで入力制御信号Ｙｂを生成する。
【００２０】
上記各入力制御信号は、各比較回路２１０、２２０にそれぞれ入力（供給）される。本実施形態では、入力制御信号Ｙは、比較回路２１０の反転入力接続部および比較回路２２０の非反転入力接続部に入力される。入力制御信号Ｙｂは、比較回路２１０の非反転入力接続部および比較回路２２０の反転入力接続部に入力される。
【００２１】
比較回路２１０は、入力制御信号Ｙおよび入力制御信号Ｙｂのレベルを比較して、出力にて比較信号Ａを生成する。比較信号Ａは、遅延回路５０の入力に入力される。比較信号Ａが、遅延時間τにて遅延されると、遅延回路５０は、遅延された比較信号Ａｄｅｌを生成して出力する。遅延された比較信号Ａｄｅｌは増幅回路３１０の入力に入力される。
【００２２】
比較回路２２０は、第１の入力制御信号Ｙおよび第２の入力制御信号Ｙｂが比較された後で、比較信号Ｂを生成して出力する。比較信号Ｂは、インバータ回路４０の入力に入力される。上記インバータ回路は、比較信号Ｂをした後に、反転された比較信号Ｂｉｎｖを生成し出力する。反転された比較信号Ｂｉｎｖは、増幅回路３２０の入力に入力される。
【００２３】
増幅回路３１０は、遅延された比較信号Ａｄｅｌを増幅して、出力信号Ａｄｅｌ＿ｖを生成して出力する。出力信号Ａｄｅｌ＿ｖは、上記集積回路の出力接続部Ａ３００に入力される。
【００２４】
増幅回路３２０は、反転された比較信号Ｂｉｎｖを増幅した後に、出力信号Ｂｉｎｖ＿ｖを生成し出力する。Ｂｉｎｖ＿ｖは、同様に上記集積回路の出力接続部Ａ３００に入力される。出力接続部Ａ３００にて、各出力信号Ａｄｅｌ＿ｖ、Ｂｉｎｖ＿ｖを互いに重畳することにより、上記集積回路の出力信号ＯＵＴが生成される。
【００２５】
図２に示される集積回路の基本的な動作方法は、以下に示す図３を参照して説明される。図３は、図２に示されるデータ受信用集積回路における各信号の波形図を示す。第１番目の信号ラインは、基準信号ＶＲＥＦの一定のレベルを中心としたデータ信号ＤＱのプロファイル（波形）図を示す。データ信号ＤＱは、５０％のデューティサイクルを有している。したがって、データ信号ＤＱは、１クロック周期内で、ローレベルとハイレベルとが互いに同じ期間を有している。
【００２６】
第２番目の信号ラインは、各入力制御信号Ｙ、Ｙｂのプロファイル図を示す。上記入力受信回路１００は、不平衡型のデータ信号ＤＱを利用する。図３に示されるように、２つの各信号のプロファイル図は、互いに関してわずかにオフセットを有している。デューティサイクルに関する各信号間の歪みは、一般に、入力受信回路１００によりデータ信号ＤＱが増幅された直後に生じる。
【００２７】
入力受信回路１００は、データ信号ＤＱを若干増幅して、異なる各入力制御信号Ｙ、Ｙｂを生成するが、異なる各入力制御信号Ｙ、Ｙｂは、次の第２の段階でＣＭＯＳトランジスタの駆動レベル、または上記集積回路の動作電圧の振幅を有するレベルに増幅される。
【００２８】
上記第２の段階は、各比較回路２１０、２２０から形成される。各比較回路２１０、２２０は、異なる入力接続部で各入力制御信号Ｙ、Ｙｂにより駆動されるので、第３番目の信号ラインに示される比較信号Ｂの信号のプロファイル図は、第４番目の信号ラインに示される比較信号Ａの信号のプロファイル図に関して反転されたものとなる。
【００２９】
各比較信号Ａ、Ｂのデューティサイクルがデータ信号ＤＱに関して歪んでいるということは、さらに明確に示される。比較信号Ｂは、ハイレベルが５０％より大きいデューティサイクルを、ローレベルが５０％より小さいデューティサイクルを有している。これに対して、比較信号Ａは、ローレベルが５０％より小さいデューティサイクルを、ハイレベルが５０％より大きいデューティサイクルを有している。
【００３０】
第５番目の信号ラインは、反転された比較信号Ｂｉｎｖおよび遅延された比較信号Ａｄｅｌの各プロファイル図を示す。比較信号Ｂが反転された後で、遅延された比較信号Ａｄｅｌおよび反転された比較信号Ｂｉｎｖの立ち下がりエッジは一致する。しかし、反転された比較信号Ｂｉｎｖおよび遅延された比較信号Ａｄｅｌの立ち上がりエッジの中心位置の各時間は、遅延回路５０の遅延時間τに基づいて互いにオフセット、つまり相違している。
【００３１】
第６番目の信号ラインは、出力信号ＯＵＴのプロファイル図を示す。出力信号ＯＵＴは、増幅回路３１０により生成される出力信号Ａｄｅｌ＿ｖと増幅回路３２０により生成される出力信号Ｂｉｎｖ＿ｖとを互いに重畳することにより生成される。
【００３２】
２つの各増幅回路３１０、３２０は、互いを駆動する、ミキサ回路あるいはエッジ判別器として働く。混合の後で、出力信号ＯＵＴの立ち上がりエッジＦ１’は、両方の信号の共通の立ち下がりエッジＦ１から時間ｔ１経過後に生じる。遅延された比較信号Ａｄｅｌの立ち上がりエッジＦ２ａおよび反転された比較信号Ｂｉｎｖの立ち上がりエッジＦ２ｂは離れており、互いを駆動する各増幅回路３１０、３２０により、出力信号ＯＵＴの立ち下がりエッジＦ２’が、立ち上がりエッジＦ２の平均から時間ｔ２経過後に生じるように、共に混合される。
【００３３】
図３に示されるように、出力信号ＯＵＴは、ハイレベルに関する５０％のデューティサイクル、およびローレベルに関する５０％のデューティサイクルを有している。これはまた、入力信号のデューティサイクルに相当する。比較回路２１０、遅延回路５０および増幅回路３１０から形成され、図２に示される集積回路の下側の信号経路における信号伝達時間と、比較回路２２０、インバータ回路４０および増幅回路３２０から形成され、図２に示される集積回路の上側の信号経路における信号伝達時間とが同一であるように遅延回路５０は設定される必要がある。これは、反転された比較信号Ｂｉｎｖおよび遅延された比較信号Ａｄｅｌの立ち下がりエッジが一致するということを保証する。図２に示される集積回路において、互いを駆動する２つの並列経路の使用は、特に各比較回路２１０、２２０において生成される固有のエラーの平均化することになる。
【００３４】
図４は、図２に示される集積回路の変形例としての他の実施形態の詳細を示す。入力受信回路１００は、ゲート接続部Ｇ１１が、基準信号ＶＲＥＦを入力するための上記集積回路の入力接続部Ｅ１００ａに接続されるトランジスタ１１を含む。トランジスタ１１は、抵抗１３を介して、電源電圧ＶＤＤを入力するための電源接続部Ｖ１に接続されると共に、接続点Ｓ１１を介して、共通のノードＧに接続される。共通のノードＧは、次に、電流源１５を介して、基準電圧ＶＳＳを入力するための電源接続部Ｖ２に接続される。
【００３５】
その上、入力受信回路１００は、ゲート接続部Ｇ１２が、データ信号ＤＱを入力するための入力接続部Ｅ１００ｂに接続されるトランジスタ１２を含む。トランジスタ１２の１つの接続点Ｄ１２は、抵抗１４を介して、電源電圧ＶＤＤを入力するための接続部Ｖ１に接続される。他の接続点Ｓ１２は、共通のノードＧを介して、電流源１５および基準電圧ＶＳＳを入力するための電源接続部Ｖ２に接続される。
【００３６】
比較回路２２０の入力制御部および比較回路２１０の入力制御部に対し、各入力接続線Ｅ２２１、Ｅ２１２を介して、それぞれ入力される入力制御信号Ｙは、接続点Ｄ１１において生成されている。接続点Ｄ１１は、電界効果トランジスタが用いられる場合に、電界効果トランジスタ１１のドレイン接続部に対応する。
【００３７】
比較回路２１０の入力制御部および比較回路２２０の入力制御部に対し、各入力接続線Ｅ２１１、Ｅ２２２を介してそれぞれ入力される入力制御信号Ｙｂは、接続点Ｄ１２において生成されている。接続点Ｄ１２は、電界効果トランジスタが用いられる場合に、電界効果トランジスタ１２のドレイン接続部に対応する。
【００３８】
各比較回路２１０、２２０は、それぞれ差動増幅回路の形態である。上記差動増幅回路は、電源電圧ＶＤＤを入力するための接続点および基準電圧ＶＳＳを入力するための接続点の間に接続される。比較回路２１０は、その制御接続部が入力接続線Ｅ２１１に接続される入力トランジスタ２１１と、その制御接続部が入力接続線Ｅ２１２に接続されるトランジスタ２１２とを含む。比較回路２２０は、その制御接続部が入力接続線Ｅ２２１に接続される入力トランジスタ２２１と、その制御接続部が入力接続線Ｅ２２２に接続されるトランジスタ２２２とを含む。
【００３９】
差動増幅の比較回路２１０は、出力接続点Ａ２１０にて、遅延回路５０の入力接続部に入力される比較信号Ａを生成する。遅延回路５０は、ＣＭＯＳトランスファゲート５１の形態である。ＣＭＯＳトランスファゲート５１は、２つの各トランジスタ５２、５３を含み、この２つの各トランジスタは、導電性のタイプが互いに異なっている。
【００４０】
遅延時間τは、設定により適切な方法で、トランスファゲートを形成する各トランジスタ５２、５３を規定されてもよく、各比較回路２１０、２２０の信号経路下流における信号伝達時間が同一であるように選択される必要がある。
【００４１】
遅延回路５０により生成される遅延された比較信号Ａｄｅｌは、インバータ回路の形態でもある増幅回路３１０に入力される。インバータ回路でもある増幅回路３１０の出力接続線Ａ３１０は、出力信号ＯＵＴを生成するための上記集積回路の出力接続部Ａ３００に接続される。
【００４２】
比較信号Ｂは、差動増幅回路である比較回路２２０の出力接続点Ａ２２０において生成され、インバータ回路４０の入力端部に入力される。インバータ回路４０は、出力で反転された比較信号Ｂｉｎｖを生成し、それをインバータ回路の形態でもある増幅回路３２０の入力端部に入力する。上記増幅回路３２０の出力は、出力信号ＯＵＴを生成するための集積回路の出力接続部Ａ３００に接続される。
【００４３】
図４に示される集積回路をアクティブ化するために、遅延回路の入力端部は、ｐチャネル型電界効果トランジスタの形態である制御可能なスイッチ２１３を介して、電源電圧ＶＤＤを入力するための接続部に接続される。インバータ回路４０の入力端部は、同様にｐチャネル型電界効果トランジスタの形態である制御可能なスイッチ２２３を介して、さらに電源電圧ＶＤＤを入力するための接続部に接続される。制御可能な各スイッチ２１３、２２３の各制御接続部にアクティブ化信号ＥＮＳの状態を入力すると、上記制御可能な各スイッチは、オンあるいはオフする。
【００４４】
制御可能な各スイッチ２１３、２２３が共にオフされ、その結果、高インピーダンスに共に切り替えられる場合、各比較信号Ａ、Ｂの電圧は、遅延回路５０およびインバータ回路４０にそれぞれ入力される。このような状態では、上記集積回路はアクティブ化されている。
【００４５】
上記制御可能なスイッチが、アクティブ化信号ＥＮＳの適切な状態によりオンされる場合、電源電圧ＶＤＤを入力するための接続部は、いわば低インピーダンスで遅延回路５０およびインバータ回路４０の入力にそれぞれ接続される。よって、上記電源電圧ＶＤＤは、遅延回路５０およびインバータ回路４０に印加される。こような場合、上記集積回路は、インアクティブ化されている。
【００４６】
上記集積回路がインアクティブ化される場合、遅延回路５０およびインバータ回路４０の入力端部に入力されるハイレベルの電圧は、ハイレベルの論理状態に対応する。ハイレベルの電圧は、インバータ回路４０、インバータ回路でもある増幅回路３２０が互いに直列に接続される結果、上記増幅回路３２０の出力接続線Ａ３２０にて同様に生成される。
【００４７】
一方、トランスファゲート５１が永久的にオンされる結果、上記ハイレベルの電圧は、さらにインバータ回路でもある増幅回路３１０の入力端部に加えられる。上記増幅回路３１０は、その出力接続部でローレベルの電圧を生成する。出力接続線Ａ３２０でハイレベルの電圧が、出力接続線Ａ３１０でローレベルの電圧が加えられる結果、高いシャント電流が上記２つの各接続線の間に流れる。
【００４８】
図５は、上記集積回路がインアクティブである場合に上記シャント電流が流れることを避けるために用いることが可能な、改善された回路構成を示す。入力受信回路１００により生成される各入力制御信号Ｙ、Ｙｂは、比較回路２２０、インバータ回路４０および増幅回路３２０のみならず、比較回路２１０、ＣＭＯＳトランスファゲートを有する遅延回路５０および増幅回路３１０から生成される２つの互いに並列な分岐状の各回路にそれぞれ送られる。
【００４９】
２つの各比較回路２１０、２２０は、それらの入力接続部Ｅ６０にアクティブ化信号ＥＮＳを入力することによりアクティブ化されることが可能な、アクティブ化が可能な差動増幅回路である。この目的のために、アクティブ化信号ＥＮＳは、差動増幅回路の各々のアクティブ化接続部ＥＮに入力される。アクティブ化信号を用いて入力にて駆動され、出力にて制御信号Ｓ１を生成するためのアクティブ化回路６０がさらに設けられている。
【００５０】
制御信号Ｓ１は、その状態に基づき、遅延回路５０のＣＭＯＳトランスファトランジスタ５２をアクティブ化あるいはインアクティブ化し、かつ、制御可能なスイッチ７０の制御接続部にも入力される。上記制御可能なスイッチ７０は、インバータ回路でもある増幅回路３１０の入力端部、および基準電圧ＶＳＳを入力するための接続点Ｖ７０の間に接続される。
【００５１】
その上、アクティブ化信号ＥＮＳは、その状態に基づきＣＭＯＳトランスファトランジスタ５３をアクティブ化あるいはインアクティブ化するために、ＣＭＯＳトランスファトランジスタ５３に入力される。
【００５２】
図５に示される集積回路がインアクティブ化される場合、制御可能なスイッチ７０は、入力接続部Ｅ６０にローレベルのアクティブ化信号ＥＮＳを入力することによりオンされ、その結果、インバータ回路でもある増幅回路３１０の入力端部が基準電圧ＶＳＳに接続される。したがって、ハイレベルの電圧が、インバータ回路である増幅回路３１０の出力接続線Ａ３１０において生成され、出力接続線Ａ３１０および出力接続線Ａ３２０の両方は、ハイレベルの電圧になる。これは、２つの出力接続線Ａ３１０およびＡ３２０の間にシャント電流が流れるのを回避する。
【００５３】
図６は、データ信号ＤＱおよび基準信号ＶＲＥＦを受け入れる集積回路を示し、互いに相補的である出力信号ＯＵＴおよび出力信号ｂＯＵＴが、出力においてそれぞれ生成されている。図２を参照して説明されるように、出力信号ＯＵＴを生成するために、各比較信号Ａ、Ｂは、回路ユニット１０に入力される。回路ユニット１０は、インバータ回路４０および増幅回路３２０のみならず、遅延回路５０および増幅回路３１０から形成されている。
【００５４】
回路ユニット１０と同様の回路構成を有する回路ユニット１０’も、また設けられている。しかし、回路ユニット１０’では、比較信号Ａは、インバータ回路４０および増幅回路３２０から形成される上側の信号経路に入力される。対照的に、比較信号Ｂは、遅延回路５０および増幅回路３１０から形成される下側の信号経路に供給される。したがって、出力信号ＯＵＴに対して反転される出力信号ｂＯＵＴが、出力接続部Ａ３００’で生成される。
【００５５】
それゆえ、図６に示される回路の変形例は、各比較信号Ａ、Ｂから相補的な出力信号ｂＯＵＴおよび出力信号ＯＵＴを直に生成することを可能にする。これは、出力信号ＯＵＴに関するオフセットが無く、出力信号ＯＵＴと同位相である相補的な出力信号ｂＯＵＴを生成することを可能にする。各回路ユニット１０、１０’が、反転された方法で駆動されるという事実の結果、上記回路は、製造プロセス上での変動から実質的には独立しており、それ故に非常に安定したものとなっている。
【００５６】
図７は、図６に示される回路構成を、より高い詳細度で示す回路ブロック図である。図５に示される集積回路のように、図７に示す集積回路は、アクティブ化信号ＥＮＳにより入力接続部Ｅ６０を駆動することによりアクティブ化あるいはインアクティブ化されてもよい。図５に示される回路と対照的に、インバータ回路４０は、トライステートインバータ４１に置き換えられている。トライステートインバータ４１は、アクティブ化信号ＥＮＳの適切な状態にて駆動されることにより、アクティブ化あるいはインアクティブ化されるように設定されてもよい。その上、オンされる場合に、基準電圧ＶＳＳにインバータ回路でもある増幅回路３１０の入力端部を接続する制御可能なスイッチ７０に加えて、基準電圧ＶＳＳに増幅回路３２０の入力端部を接続する制御可能なスイッチ８０が、さらに設けられる。ｎチャネル型電界効果トランジスタである制御可能な各スイッチ７０、８０の両方がオンされることにより、上記集積回路がインアクティブ化される場合、各出力接続線Ａ３１０、Ａ３２０は、共にハイレベルの電圧である。したがって、２つの各出力接続部の間にシャント電流が流れるのを回避する。
【００５７】
回路ユニット１０’は、アクティブ化信号ＥＮＳの適切な状態を用いて駆動されることにより、同様にアクティブ化あるいはインアクティブ化されてもよい。回路ユニット１０’の上側の信号経路は、トライステートインバータ４１‘を用いてアクティブ化あるいはインアクティブ化されてもよい。下側の信号経路は、遅延回路５０’を駆動することによりアクティブ化あるいはインアクティブ化されてもよい。
【００５８】
ｎチャネル型電界効果トランジスタの形態であるプルダウン式の各トランジスタ７０、８０が、回路ユニット１０の２つの並列な信号経路に用いられるが、ｐチャネル型電界効果トランジスタの形態であるプルアップ式の各トランジスタは、回路ユニット１０’の２つの並列な信号経路に設けられている。
【００５９】
集積回路がインアクティブ化される場合、プルアップ用の２つの各トランジスタ７０’、８０’は、オンされ、その結果、各増幅回路３１０’、３２０’の入力端部は、電源電圧ＶＤＤを入力するための接続部に接続される。したがって、ローレベルの電圧が、増幅回路３１０’の出力接続線Ａ３１０’ および増幅回路３２０’の出力接続線Ａ３２０’で生成され、各出力接続線Ａ３１０’、Ａ３２０’の間にシャント電流が流れることは、回路ユニット１０’がインアクティブ化される場合であっても避けられる。
【００６０】
図８は、各トライステートインバータ４１、４１’の実施形態を示す。上記トライステートインバータは、電源電圧ＶＤＤを入力するための接続部および基準電圧ＶＳＳを入力するための接続部の間に直列に接続される、ｐチャネル型の各電界効果トランジスタＴ１、Ｔ２と、ｎチャネル型の各電界効果トランジスタＴ３、Ｔ４とを含む。各トランジスタＴ２、Ｔ３の制御接続部は、各比較信号Ａ、Ｂにより駆動される。トランジスタＴ１の制御接続部は、アクティブ化信号ＥＮＳにより駆動される。トランジスタＴ４の制御接続部は、同様にインバータＩを介してアクティブ化信号ＥＮＳにより駆動される。
【００６１】
アクティブ化信号ＥＮＳがハイレベルである場合、各トランジスタＴ１、Ｔ４は、それらがオフされるのと同じように動作し、上記トライステートインバータはインアクティブ化される。
【００６２】
図９は、図２、図４、図５、図６あるいは図７に示される、実施形態の集積回路ＥＳの具現化されたものを含む、集積された半導体メモリＨを示す。制御ユニットＳＥは、命令信号ＫＳを入力するための接続部ＡＳに接続される。アドレスレジスタＡＲは、アドレス信号ＡＳを入力するためのアドレス接続部ＡＡに接続される。メモリセルアレイＳＺＦ内部でワードラインＷＬおよびビットラインＢＬの間の交差点に配置されるメモリセルＳＺに書き込みアクセス動作のイベントが起こると、書き込み命令は、制御接続部ＡＳに加えられる。メモリセルＳＺを選択するために、対応するアドレス信号ＡＳは、アドレス接続部ＡＡに加えられる。ワードラインＷＬに対応する電圧状態を供給すると、ＤＲＡＭメモリセルの選択トランジスタＡＴがオンして、蓄積容量ＳＣは、ビットラインＢＬに導電的に接続される。
【００６３】
データアイテムを書き込むために、データ信号ＤＱは、データ接続部ＤＡに加えられる。データ信号ＤＱは、集積回路ＥＳの入力接続部Ｅ１００ｂに供給される。基準信号ＶＲＥＦは、上記集積回路の入力接続部Ｅ１００ａに供給される。上記基準信号は、制御可能な電圧発生器ＳＧを駆動することにより生成される。電圧発生器ＳＧは、電源電圧接続部ＶＡに加えられる外部電源電圧Ｖｅｘｔが供給される。
【００６４】
また、基準信号ＶＲＥＦは、別に、電源電圧接続部ＶＡに対して、直接入力されてもよい。このような直接入力の場合では、電源電圧接続部ＶＡは、図９の破線に示されるように、制御可能な電圧発生器ＳＧを介さず、集積回路の入力接続部Ｅ１００ａに対し直接接続される。
【００６５】
集積回路ＥＳは、データ信号ＤＱのデューティサイクルが保持される出力信号ＯＵＴを出力において生成する。それゆえ、図２から図９に示される集積回路の各実施形態を用いると、記憶のためのメモリセルアレイＳＺＦに供給される歪みのないデータ出力信号ＯＵＴを生成するように、データ入力信号ＤＱを用いることを可能にする。
【００６６】
本願に関する先行技術としては、米国特許第６８５３２２５号公報（公開日：２００３年６月２６日）が挙げられる。
【図面の簡単な説明】
【００６７】
【図１】従来の、データを受け取るための集積回路を示すブロック図である。
【図２】本発明の集積回路の第１の実施形態に係るデータ受信用集積回路のブロック図である。
【図３】図２に示される集積回路における各信号を示すタイミングチャートである。
【図４】本発明の集積回路の第２の実施形態に係るデータ受信用集積回路のブロック図である。
【図５】本発明の集積回路の第３の実施形態に係るデータ受信用集積回路のブロック図である。
【図６】本発明の集積回路の第１の実施形態に係る、データ受信し、相補的な各出力信号を生成するための集積回路のブロック図である。
【図７】本発明の集積回路の第２の実施形態に係る、データ受信し、相補的な各出力信号を生成するための集積回路のブロック図である。
【図８】本発明のデータ受信用集積回路のインバータ回路の実施形態を示すブロック図である。
【図９】本発明のデータ受信用集積回路を備えた、集積された半導体メモリを示すブロック図である。
【符号の説明】
【００６８】
１１０  入力受信回路
２１０、２２０  比較回路
３１０、３２０  増幅回路
４０  インバータ回路
４１  トライステートインバータ
５０  遅延回路
６０  アクティブ化回路
Ａ、Ｂ  比較信号
Ａｄｅｌ  遅延された比較信号
ＡＲ  アドレスレジスタ
ＡＴ  選択トランジスタ
Ｂｉｎｖ  反転された比較信号
ＢＬ  ビットライン
Ｄ  差動増幅器
ＤＱ  データ信号
ＥＳ  データ受信用集積回路
Ｈ  集積された半導体メモリ
ＫＳ  命令信号
ＯＵＴ  出力信号
ＳＣ  蓄積容量
ＳＥ  制御ユニット
ＳＧ  制御可能な電圧発生器
ＳＺ  メモリセル
ＳＺＦ  メモリセルアレイ
Ｖ  増幅回路
ＶＲＥＦ  基準信号
ＷＬ  ワードライン
Ｙ、Ｙｂ  入力制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007267367.tif 000009
【図８】
2007267367.tif 000010
【図９】
2007267367.tif 000011
【外国語明細書】
2007267367000001.pdf