(57)【要約】【課題】容量素子のサイズに制約を受けることなく、遅延時間調整量を小さく設定できるようにして、高い精度の遅延時間調整を可能にする。【解決手段】信号線に一端を接続した容量素子と、該容量素子の他端と高電位電源端子又は低電位電源端子との間に並列接続したオン抵抗を有する複数のスイッチ素子とを備え、該複数のスイッチ素子の内の１個又は２個以上をオンさせることによって前記信号線の遅延時間を調整することを特徴とする可変遅延回路。【選択図】  図１
2007228162.tif 000002
【特許請求の範囲】
【請求項１】
信号線に一端を接続した容量素子と、該容量素子の他端と高電位電源端子又は低電位電源端子との間に並列接続したオン抵抗を有する複数のスイッチ素子とを備え、該複数のスイッチ素子の内の１個又は２個以上をオンさせることによって前記信号線の遅延時間を調整することを特徴とする可変遅延回路。
【請求項２】
請求項１に記載の可変遅延回路において、
前記容量素子は、ソースとドレインを共通接続したＭＯＳトランジスタからなり、ソースとドレインの共通接続点とゲートの一方を前記信号線に接続し、他方を前記複数のスイッチ素子に接続してなることを特徴とする可変遅延回路。
【請求項３】
請求項１又は２に記載の可変遅延回路において、
前記低電位電源端子側に接続する前記スイッチ素子としてＮＭＯＳトランジスタを使用することを特徴とする可変遅延回路。
【請求項４】
請求項１又は２に記載の可変遅延回路において、
前記高電位電源端子側に接続する前記スイッチ素子としてＰＭＯＳトランジスタを使用することを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号遅延時間の制御の精度を向上させた可変遅延回路に関するものである。
【背景技術】
【０００２】
従来から、信号遅延時間を制御する可変遅延回路として、図６に示す回路が知られている（特許文献１）。この可変遅延回路は、縦続接続した複数のインバータ１１〜１５の接続ノードＡ１〜Ａ４毎に、ＮＭＯＳトランジスタ２１〜２４のゲートを接続し、その各ＮＭＯＳトランジスタ２１〜２４のソース・ドレイン共通接続点をそれぞれ選択手段３１の出力端子Ｄ１〜Ｄ４に接続したものである。
【０００３】
この可変遅延回路では、選択手段３１の出力端子Ｄ１〜Ｄ４の電位を調整することによって、ＮＭＯＳトランジスタ２１〜２４の個々の接続のオン／オフが制御され、これにより全体の遅延時間が制御される。
【特許文献１】特許第３１５７７９１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図６の可変遅延回路では、調整可能な最小遅延時間がＮＭＯＳトランジスタ２１〜２４の容量単位で決まり、小さな容量ほど小さな調整が可能となるが、製造可能なＭＯＳトランジスタの小型化には限界がある。このため、そのＭＯＳトランジスタのサイズで決まる最小遅延時間以下に遅延時間調整を行うことができない。
【０００５】
本発明の目的は、ＭＯＳトランジスタ等の容量素子のサイズに制限を受けることなく、遅延時間調整量を小さく設定できるようにして、高い精度の遅延時間調整が可能になった可変遅延回路を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１にかかる発明の可変遅延回路は、信号線に一端を接続した容量素子と、該容量素子の他端と高電位電源端子又は低電位電源端子との間に並列接続したオン抵抗を有する複数のスイッチ素子とを備え、該複数のスイッチ素子の内の１個又は２個以上をオンさせることによって前記信号線の遅延時間を調整することを特徴とする。
請求項２にかかる発明は、請求項１に記載の可変遅延回路において、前記容量素子は、ソースとドレインを共通接続したＭＯＳトランジスタからなり、ソースとドレインの共通接続点とゲートの一方を前記信号線に接続し、他方を前記複数のスイッチ素子に接続してなることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の可変遅延回路において、前記低電位電源端子側に接続する前記スイッチ素子としてＮＭＯＳトランジスタを使用することを特徴とする。
請求項４にかかる発明は、請求項１又は２に記載の可変遅延回路において、前記高電位電源端子側に接続する前記スイッチ素子としてＰＭＯＳトランジスタを使用することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、信号線に接続した容量素子と高電位電源端子又は低電位電源端子との間の抵抗値を細かく調整することができるので、容量素子のサイズに制限を受けることなく、細かい遅延時間調整ができ、高い精度の遅延時間調整が可能になる。よって、遅延時間をデジタル的に制御するデジタルＳＳＧＣ等に適用する場合、所望の変調プロファイルが設計可能となる。
【発明を実施するための最良の形態】
【０００８】
図１は本発明の１つの実施例の可変遅延回路を示す回路図である。本実施例では、インバータ１１と１２の間の信号線のノードＡ１にＮＭＯＳトランジスタ２１のゲートを接続し、そのＮＭＯＳトランジスタ２１のソース・ドレインの共通接続点（ノードＢ）にＮＭＯＳトランジスタ４１，５１，６１，７１のドレインを接続し、そのＮＭＯＳトランジスタ４１，５１，６１，７１のソースを接地に接続する。そして、そのＮＭＯＳトランジスタ４１，５１，６１，７１のゲートに選択手段３１の出力端子Ｄ１〜Ｄ４を接続する。この出力端子Ｄ１〜Ｄ４のいずれかが“Ｈ”の電位になれば、ＮＭＯＳトランジスタ４１，５１，６１，７１の内の対応するものがオンし、“Ｌ”の電位になればオフする。
【０００９】
ノードＢは、ＮＭＯＳトランジスタ４１，５１，６１，７１を経由して接地に接続されているが、それらのＮＭＯＳトランジスタのいずれもがオフであれば高抵抗を介して接地されることになり、いずれか１つでもオンさせれば、実質的に該オンしたＮＭＯＳトランジスタのドレイン・ソース間のオン抵抗を介して接地されることになる。いずれの場合も、ノードＡ１の時定数つまり遅延時間は、少なくともインバータ１１の出力抵抗とノードＡ１の配線抵抗とＮＭＯＳトランジスタ２１の容量とＮＭＯＳトランジスタ４１，５１，６１，７１の抵抗とによって決まる。
【００１０】
ところが、ＮＭＯＳトランジスタ２１の容量は、ＮＭＯＳトランジスタ４１，５１，６１，７１のドレイン・ソース間の抵抗成分によって実質的に変化する。この抵抗成分の値が大きいほどその影響は大きくなって、ＮＭＯＳトランジスタ２１の容量は本来の値から大きく低減した値を呈するが、その抵抗成分の値が小さくなるとその影響が小さくなって、容量は本来の値に近い値を呈する。つまり、抵抗成分の値が大きいほどノードＡ１の時定数つまり遅延時間は小さくなり、小さいほど大きくなる。
【００１１】
トランジスタ４１〜４４が同じ値のオン抵抗ｒを有するものとすると、ノードＢと接地間の抵抗値は、その内の１個がオンしたときのオン抵抗ｒに対して、２個の場合はｒ／２、３個の場合はｒ／３、４個の場合はｒ／４となるので、ＮＭＯＳトランジスタ４１，５１，６１，７１の内のオンさせるトランジスタの数を制御することによって、ノードＡ１の遅延時間を調整することができる。トランジスタのオン抵抗は通常では小さいので、複数のトランジスタのオンオフの組み合わせにより作成される組み合わせ毎の抵抗値の変化分は、小さな値となり、ＮＭＯＳトランジスタ２１の容量の変化分つまり遅延時間の変化分も小さくなる。よって、細かい遅延時間調整ができ、高い精度の遅延時間調整が可能になる。
【００１２】
上記について、シミュレーションした結果では、オンさせるトランジスタを１個、２個、３個、４個と変化させたとき、ノードＩＮからノードＯＵＴへの立上りの遅延時間は１８４psec、１９０psec、１９２psec、１９３psecを得ることができた（図２）。したがって、この４種の遅延時間のいずれかを選択することによって、遅延時間差は、最小値から並べれば、１psec、２psec、３psec、６psec、８psec、９psecを得ることができる。この遅延時間差は、調整量としては極めて小さな値であり、細かく精度の高い遅延時間調整が可能になることを示している。なお、図２では立下の遅延時間のシミュレーション結果も示した。
【００１３】
図１ではノードＢと接地間のトランジスタは４１，５１，６１，７１に示す４個であるが、その数を５個以上に増大すれば、ノードＡの遅延時間をさらに細かく調整することができる。
【００１４】
また、図３に示す符号４１〜４２，５１〜５２，６１〜６２，７１〜７２のごとく、２個のＮＭＯＳトランジスタを縦続接続したものを１組としてこれを４組設け、各組のトランジスタを選択手段３１により適宜選択すれば、１組のトランジスタによる直列オン抵抗は２ｒとなっているので、トランジスタ２１の容量をより小さい値に実質的に変化させることができる。図３の各組のトランジスタに図１のトランジスタ４１，５１，６１，７１と同じサイズものを使用すれば、トランジスタサイズが１／２になったことと等価である。そして、トランジスタの組数を増せば、その調整範囲を大きくすることができる。
【００１５】
また、図４に示す符号４１，５１〜５２，６１〜６３，７１〜７４のごとく、各組のトランジスタの縦続接続段数を異ならせれば、各トランジスタに同じものを使用しても、それぞれの組の直列オン抵抗の値を異ならせることができ、異なる遅延量の調整が可能である。ノードＢに接続するトランジスタの組み合わせ形態としては多種多様なものがあり得るが、例えば図５に示す符号４１〜４４，５１〜５２，６１，７１のごとく、縦列接続トランジスタの途中に別の縦列接続トランジスタ又は１個のトランジスタが分岐接続されるような構成としてもよい。
【００１６】
なお、以上の各実施例は、図６のノードＡ１に接続されたＭＯＳトランジスタ２１に関して本発明を適用した場合について説明したが、別のノードＡ２〜Ａ４に接続されたＭＯＳトランジスタ２２〜２４に関して同様に本発明を適用することもできる。また、以上の各実施例では、ノードＢを低電位電源端子としての接地に接続する場合であったので、容量素子としてＮＭＯＳトランジスタを２１を使用し、スイッチ素子としてＮＭＯＳトランジスタ４１〜４４，５１〜５２、６１〜６３、７１〜７４を使用したが、ノードＢを高電位電源端子としてのＶＤＤに接続する場合は、それらのトランジスタにはＰＭＯＳトランジスタを使用することが望ましい。また、容量素子としてトランジスタ以外に通常の構造の容量素子を使用し、スイッチ素子としてバイポーラトランジスタを使用することができることは勿論である。
【図面の簡単な説明】
【００１７】
【図１】本発明の１つの実施例の可変遅延回路の回路図である。
【図２】図１の可変遅延回路の遅延時間のシミュレーション結果の特性図である。
【図３】別の実施例の可変遅延回路の回路図である。
【図４】別の実施例の可変遅延回路の回路図である。
【図５】別の実施例の可変遅延回路の回路図である。
【図６】従来の可変遅延回路の回路図である。
【符号の説明】
【００１８】
１１〜１５：インバータ
２１〜２４：ＮＭＯＳトランジスタ（容量素子）
３１：選択手段
４１〜４４：ＮＭＯＳトランジスタ（スイッチ素子）
５１〜５２：ＮＭＯＳトランジスタ（スイッチ素子）
６１〜６３：ＮＭＯＳトランジスタ（スイッチ素子）
７１〜７４：ＮＭＯＳトランジスタ（スイッチ素子）
【図１】
2007228162.tif 000003
【図２】
2007228162.tif 000004
【図３】
2007228162.tif 000005
【図４】
2007228162.tif 000006
【図５】
2007228162.tif 000007
【図６】
2007228162.tif 000008