(57)【要約】【課題】トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができる半導体装置を得る。【解決手段】半導体基板１１と、この半導体基板１１の表面上にゲート絶縁膜を介して形成されて半導体基板１１中での電荷の移動を電気的に制御する少なくとも１つのゲート電極１３とを備えた半導体装置であって、半導体基板１１は、不純物が添加された半導体で構成され、不純物の濃度が表面の位置で最も低く表面から深い位置となるほど高くなるようにされている。チャネル界面の不純物濃度のみ低下させ、基板１１の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。【選択図】        図１
2007141890.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されて前記半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、
前記半導体基板は、不純物が添加された半導体で構成され、前記不純物の濃度が前記表面の位置で最も低く前記表面から深い位置となるほど高くなるようにされている
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されて前記半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、
前記半導体基板は、不純物が添加された半導体で構成され、前記表面を含む所定厚さの部分に、他の部分より前記不純物の濃度の低い低濃度層を形成した
ことを特徴とする半導体装置。
【請求項３】
前記低濃度層の厚さが、前記ゲート電極により前記電荷の移動を電気的に制御する際に前記半導体基板に形成される空乏層の厚さより薄い
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
ソース電極とドレイン電極とをさらに備え、前記低濃度層は、前記ソース電極と前記ドレイン電極との間に前記電荷の移動を行う導電チャネルが形成される領域を含む
ことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されて前記半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、
前記半導体基板は、不純物が添加された半導体からなる基材と、前記基材上に成膜されて前記表面を形成するアンドープのシリコン層とを有する
ことを特徴とする半導体装置。
【請求項６】
前記アンドープのシリコン層の厚さが、前記ゲート電極により前記電荷の移動を電気的に制御する際に前記半導体基板に形成される空乏層の厚さより薄い
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
ソース電極とドレイン電極とをさらに備え、前記アンドープのシリコン層は、前記ソース電極と前記ドレイン電極との間に前記電荷の移動を行う導電チャネルが形成される領域を含む
ことを特徴とする請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御するゲート電極を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置により構成されたメモリセルにおいて、読み出しの時のしきい値電圧Ｖｔｈが書き込み時のしきい値電圧Ｖｔｈより低くなる現象が現れることがある。この現象の原因は、チャネル界面にトラップが存在するためであり、書き込み時にトラップに捕獲された電子が読み出し時に放出されることが原因である。
【０００３】
図１０はトラップに捕獲された電子の有無によるしきい値電圧Ｖｔｈの変動（しきい値変動）ΔＶｔｈを説明するためのグラフである。横軸はゲート電圧を示し縦軸はドレイン電流を示している。図１０において、曲線Ａはトラップに捕獲された電子が無いときのしきい値電圧Ｖｔｈの変化を示し、曲線Ｂはトラップに捕獲された電子が有るときのしきい値電圧Ｖｔｈの変化を示している。両曲線はグラフ上で左右にシフトしたような形状を成している。しきい値電圧Ｖｔｈは両曲線間で変動する。変動の幅は、メモリセルのしきい値電圧の基準となる基準電流Ｉｒｅｆの位置にてΔＶｔｈである。この変動の幅をしきい値変動ΔＶｔｈとする。
【０００４】
このように、トラップに電子が捕獲されているとしきい値電圧Ｖｔｈが高くなり、放出されると低くなる。しきい値電圧Ｖｔｈが変動すると読み出しエラーとなるため、このしきい値変動ΔＶｔｈを小さくする対策が望まれた。
【０００５】
これに対して、従来、書き込み時にはトラップに電子が捕獲されている確率が高いので、読み出し時にも捕獲されている確率が高くなるように、読み出し直前にゲート（ワード線）に高い電圧を印加する方法が提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】USP Pub No.：US2005/0057979 A1, Pub. Date：Mar.17，2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の特許文献１に記載された方法によれば、しきい値電圧Ｖｔｈの変動をある程度低減させることができる。しかしながら、従来、実験等の結果から、読み出し直前にゲート（ワード線）にかける電圧の高さや時間を十分に大きくしなければ、読み出し時に捕獲されている確率を高くすることができず、しきい値変動ΔＶｔｈを十分に小さくすることができないという問題があった。また、ゲートにかける電圧を高くしすぎると書き込み動作が起こり、しきい値電圧Ｖｔｈが変化してしまい。或いは時間を長くすると読み出しにかかる時間が長くなって高速動作ができなくなるという問題もあった。
【０００８】
本発明は、上記に鑑みてなされたものであって、チャネル界面の基板不純物濃度を低くすることで、トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明の半導体装置は、半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、半導体基板は、不純物が添加された半導体で構成され、不純物の濃度が表面の位置で最も低く表面から深い位置となるほど高くなるようにされていることを特徴とする。
【００１０】
本発明の他の半導体装置は、半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、半導体基板は、不純物が添加された半導体で構成され、表面を含む所定厚さの部分に、他の部分より不純物の濃度の低い低濃度層を形成したことを特徴とする。
【００１１】
本発明のさらに他の半導体装置は、半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御する少なくとも１つのゲート電極とを備えた半導体装置であって、半導体基板は、不純物が添加された半導体からなる基材と、基材上に成膜されて表面を形成するアンドープのシリコン層とを有することを特徴とする。
【発明の効果】
【００１２】
この発明によれば、チャネル界面の基板不純物濃度を低くすることで、トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態
図１は本発明にかかる半導体装置の実施の形態を説明するため不純物原子の配置を示す斜視図である。本実施の形態の半導体装置は、ソース電極とドレイン電極と間に挟まれたチャネル領域に導電チャネルが形成され、この導電チャネルをキャリアが移動することにより電流が流れ、チャネル領域上にゲート絶縁膜を介してゲート電極が設けられ、このゲート電極によりキャリアの移動が制御されるタイプの半導体装置である。
【００１５】
図１の右側に示されたＭＯＳＦＥＴ（MOS field effect transistor）５０は、本実施の形態の半導体装置を示し、チャネル界面において不純物濃度が低くされている様子を示す。一方、比較して示す図１の左側に示されたＭＯＳＦＥＴ９０は、装置内の不純物濃度は均一とされている様子を示す。
【００１６】
図１において、半導体装置ＭＯＳＦＥＴ５０は、シリコン基板で構成される半導体領域例えばｐ型半導体領域１１内にｎ型ソース領域（ソース電極）１４、ｎ型ドレイン領域（ドレイン電極）１３およびそれらソース領域１４とドレイン領域１３に挟まれたチャネル領域１５を有している。そして、チャネル領域１５上に図示しないゲート絶縁膜を介して導電膜によるゲート電極１２を有している。チャネル領域１５とは導電チャネルが形成可能にされる領域を意味する。
【００１７】
半導体領域１１内には、図中白丸で示された基板不純物原子２１が分散している。本実施の形態においては、シリコン基板１１の表面からチャネル領域１５を含む所定の深さまでの領域が、基板不純物原子２１の濃度を低くした低濃度層２０とされている。一方、図１の左側に示された不純物濃度が均一の場合のＭＯＳＦＥＴ９０においては、このような低濃度層２０が設けられておらず、基板不純物原子２１は、チャネル領域１５を含めて半導体領域１１内に均一に分散されている。
【００１８】
このような半導体装置においては、ソース領域１４と半導体領域１１とを接地して、ゲート電極１２とドレイン領域１３に正の電圧をかけると、ある電圧条件で、ゲート電極１２の下のチャネル領域１５に導電チャネルが形成され、トランジスタが「オン」になる。これにより、導電チャネルの逆転層内でキャリアの移動が発生しチャネル電流が流れる。
【００１９】
チャネル電流は、導電チャネルの中でもチャネル界面、つまりチャネル領域１５を形成する半導体領域１１（表面）とゲート電極１２下の図示しないゲート絶縁膜との界面で最もよく流れる。図２はこのチャネル界面に流れるチャネル電流の様子を示している。図２の右側の図は、図１の右側の図に対応して、チャネル界面の不純物濃度が低い場合を示している。図２の左側の図は、図１の左側の図に対応して、チャネル界面の不純物濃度が高い場合を示している。基板不純物原子２１とキャリアとは、互いに反発するので、図中矢印で示されたチャネル電流は、図中白丸で示された基板不純物原子２１から離れた部分を流れる。
【００２０】
チャネル界面の不純物濃度が高い場合には、図２の左側の図に示されるように、基板不純物原子２１の配置により、チャネル電流が特定の箇所を集中して流れることがある。その部分に図中×印で示されたトラップが発生すると、チャネル電流はその流れを著しく妨害される。一方、チャネル界面の不純物濃度が低い場合には、図２の右側の図に示されるように、チャネル電流が特定の箇所を集中して流れることがない。そのため、いずれかの位置でトラップが発生しても、チャネル電流はさほど影響を受けることがない。
【００２１】
すなわち、図２の左側の図に示されるように、基板不純物原子２１の配置によっては、チャネルを流れるチャネル電流は、非常に不均一なものとなる。この結果、ドレイン電流変動ΔＩｄとしきい値変動ΔＶｔｈはともに大きくなる。特に、チャネル長Ｌおよびチャネル幅Ｗが小さくなってくると、基板不純物原子２１分布の離散性のため、ドレイン電流変動ΔＩｄとしきい値変動ΔＶｔｈは顕著に大きくなる。以下にこの理由を説明する。
【００２２】
例えば、基板不純物濃度Ｎａが５ｅ１７ｃｍ-3のとき、チャネル長Ｌおよびチャネル幅Ｗがともに５０ｎｍのＭＯＳＦＥＴの空乏層厚さ
ｄ＝（（２×εＳｉ×２×φＦ）／（ｑ×Ｎａ））1/2＝４６ｎｍ
ここで、εＳｉ＝１１．７×ε０、φＦ＝０．４ｅＶ、ｑ＝１．６ｅ-19Ｃ
に含まれる不純物原子数は、Ｎａ×Ｌ×Ｗ×ｄ＝５８個に過ぎないためである。
【００２３】
このように、導電チャネルを流れるチャネル電流が不均一の場合、チャネル内の電流密度が高い位置にトラップが存在すると、チャネル電流が均一の場合に比べて電子の捕獲、放出によるしきい値電圧変動ΔＶｔｈが大きくなる。基板不純物濃度を全体的に下げれば、電流の不均一性が抑制でき、しきい値電圧変動ΔＶｔｈを抑制できるが、しきい値電圧Ｖｔｈの平均値が低下してしまう。
【００２４】
そこで、本実施の形態の半導体装置ＭＯＳＦＥＴ５０は、ｐ型半導体領域１１を構成するシリコン基板が、基板不純物原子２１が添加された半導体で構成され、チャネル界面（シリコン基板の表面）を含む所定厚さの部分に、他の部分より基板不純物原子２１の濃度の低い低濃度層２０を形成した。そのため、チャネル界面の基板不純物濃度を低くすることで、トラップの電子の捕獲、放出によるしきい値電圧変動ΔＶｔｈを小さくすることができる。
【００２５】
なお、低濃度層２０の厚さに関しては、ゲート電極１２により電荷の移動が電気的に制御される際にｐ型半導体領域１１（半導体基板）に形成される空乏層の厚さより薄いときに、所定の効果を発揮する。低濃度層２０を、ソース電極１４とドレイン電極１３との間に電荷の移動を行う導電チャネルが形成される領域を含むように形成することで、更に良く効果を発揮することができる。
【００２６】
なお、本発明に係る半導体装置は、必ずしも上記実施の形態で説明したようなソース電極１４とドレイン電極１３の間に導電チャネルが形成されるものに限らない。例えば、ＡＧ−ＡＮＤ（Assist Gate-AND）型フラシュメモリのように、予めソース領域およびドレイン領域が設けられておらず、電圧の印加時に形成される反転層（アシストゲートに電圧を印加した際に、シリコン基板表面にできる厚さ数ナノメートル程度の導電層）がソース電極およびドレイン電極の役割をして、両電極の間にチャネルが形成される様な型式のものにでも適用することができる。また、同様の理由から、ＡＮＤ型フラッシュメモリに限らず、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリにも適用することができる。
【００２７】
また、フラッシュメモリの限らずＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）さらには、アナログ用の半導体装置にも適用することができる。つまり、本発明に係る半導体装置は、半導体基板とこの半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御するゲート電極を有する半導体装置であれば、適用することができる。
【００２８】
なお、トラップが行う電子の捕獲、放出によるしきい値電圧変動ΔＶｔｈは、概略ゲート絶縁膜の膜厚に比例することから、このゲート酸化膜がフラッシュメモリに比べて非常に薄い上記ＳＲＡＭ、ＤＲＡＭにおいては、現状ではフラッシュメモリほど効果を期待することはできない。しかしながら、今後進むであろう装置の微細化によっては、大きな効果が得られる可能性がある。
【００２９】
また、上記アナログ用の半導体装置に関しては、使用上、しきい値電圧変動ΔＶｔｈが、電流変動（雑音）としても観測されるので、低雑音が要求されるものでは特に有効である。
【００３０】
次に、上記実施の形態で述べた型式の半導体装置に関して、デバイスシミュレーションにて計算した例を２例説明する。
【００３１】
実施例１．
図３は実施例１の半導体装置の不純物濃度の深さ方向分布を示すグラフである。図３において、横軸は基板表面からの深さｙｐを示し縦軸は不純物の濃度Ｎａを示している。図４は基板表面からの深さｙｐとしきい値電圧を一定値に保つために必要な最大基板不純物濃度Ｎａｐｅａｋとの関係を示すグラフである。図４において、横軸は基板表面からの深さｙｐを示し縦軸は不純物の濃度Ｎａを示している。図５は基板表面からの深さｙｐとトラップによるしきい値変動ΔＶｔｈとの関係を示すグラフである。図５において、横軸は基板表面からの深さｙｐを示し縦軸はしきい値変動ΔＶｔｈを示している。
【００３２】
図３に示すように、チャネル界面から深さｙｐまでの範囲（つまり、この範囲が濃度の低い部分を構成している）で、基板不純物濃度を特性長ｙｃ５０ｎｍで指数関数的に減少させた。また、しきい値電圧Ｖｔｈを一定に保つために、図４に示すように、最大不純物濃度Ｎａｐｅａｋは、深さｙｐが大きいときほど高くなるようにする。つまり、本実施例の半導体装置は、チャネル界面の位置で不純物の濃度を最も低くして、チャネル界面からく深くなるほど濃度が高くなるようにした。これに基づいて、深さｙｐとトラップによるしきい値変動ΔＶｔｈをデバイスシミュレーションで計算すると、深さｙｐを大きくするほどしきい値電圧の変動を小さくできることが解った。
【００３３】
本実施例の半導体装置は、半導体基板は、不純物が添加された半導体で構成され、不純物の濃度がチャネル界面（半導体基板の表面）の位置で最も低く、チャネル界面から深い位置となるほど濃度が高くなるようにされている。すなわち、チャネル界面の不純物濃度のみ低下させ、基板の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、しきい値電圧Ｖｔｈの平均値を低下させずに、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。
【００３４】
実施例２．
図６は実施例２の半導体装置の型式を示す斜視図である。本実施の形態においては、図６に示すように、不純物が添加された半導体からなる基材１１Ａの表面に厚さｙｐのアンドープのシリコン層３０を、デポジション（例えば蒸着等により薄膜を堆積させる）により成膜したＭＯＳＦＥＴ６０にてデバイスシミュレーションを行った。
【００３５】
図７はアンドープのシリコン層を表面にデポジションにより成膜した場合の不純物濃度の深さ方向分布を示すグラフである。図７において、横軸は基板表面からの深さｙｐを示し縦軸は不純物の濃度Ｎａを示している。アンドープシリコン層３０を、基材１１Ａの表面にデポジションにより成膜して低濃度層を形成しているので、その深さｙｐまでは濃度がゼロである。
【００３６】
図８はアンドープシリコン層の厚さｙｐとしきい値電圧を一定値に保つために必要な最大基板不純物濃度Ｎａｐｅａｋとの関係を示すグラフである。図８において、横軸はアンドープシリコン層の厚さｙｐを示し縦軸は不純物の濃度Ｎａを示している。図８に示すように、しきい値電圧Ｖｔｈを一定に保つために、最大不純物濃度Ｎａｐｅａｋは、アンドープシリコン層の厚さｙｐが大きいときほど高くなるようにする。
【００３７】
図９はアンドープシリコン層の厚さｙｐとトラップによるしきい値変動ΔＶｔｈとの関係を示すグラフである。図９において、横軸はアンドープシリコン層の厚さｙｐを示し縦軸はしきい値変動ΔＶｔｈを示している。アンドープシリコン層の厚さｙｐとトラップによるしきい値変動ΔＶｔｈとをデバイスシミュレーションで計算すると、図９に示されるように厚さｙｐを大きくするほどしきい値変動ΔＶｔｈを小さくできることが解った。
【００３８】
このように、本実施例の半導体装置においては、半導体基板を、不純物が添加された半導体からなる基材１１Ａと、基材１１Ａ上に成膜されてチャネル界面（半導体基板の表面）を形成するアンドープのシリコン層３０とから構成するようにしたので、低濃度層を確実に且つ容易に作製させることができ、信頼性を向上させるとともに、コストダウンを図ることができる。
【００３９】
なお、アンドープシリコン層３０の厚さに関しては、ゲート電極１２により電荷の移動が電気的に制御される際にアンドープシリコン層３０および基材１１Ａに形成される空乏層の厚さより薄いときに、所定の効果を発揮する。アンドープシリコン層３０を、ソース電極１４とドレイン電極１３との間に電荷の移動を行う導電チャネルが形成される領域を含むように形成することで、更に良く効果を発揮することができる。
【産業上の利用可能性】
【００４０】
以上のように、本発明に係る半導体装置は、半導体基板とこの半導体基板の表面上にゲート絶縁膜を介して形成されて半導体基板中での電荷の移動を電気的に制御するゲート電極を有する半導体装置に適用されて有効なものであり、ＡＮＤ型、ＮＡＮＤ型、ＮＯＲ型のフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭおよびアナログ用の半導体装置に適用されて好適なものである。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかる半導体装置の実施の形態を説明するためのメモリセル内の不純物原子の配置をチャネル界面の不純物濃度とチャネル電流との関係を不純物濃度が均一の場合とチャネル界面で不純物濃度を低くした場合とで比較して示す斜視図である。
【図２】実施の形態のチャネル界面の不純物原子とチャネル電流との関係を濃度が高い場合と濃度が低い場合とで比較して示す模式図である。
【図３】本発明にかかる実施例１の半導体装置を説明するための不純物濃度の深さ方向分布の説明をするためのグラフである。
【図４】実施例１において基板表面からの深さとしきい値電圧を一定値に保つために必要な最大基板不純物濃度との関係を示すグラフである。
【図５】実施例１において基板表面からの深さとトラップによるしきい値変動との関係を示すグラフである。
【図６】本発明にかかる実施例２の半導体装置を説明するためのアンドープシリコン層を表面にデポジション成膜した場合の基板不純物原子の配置を説明する斜視図である。
【図７】実施例２においてアンドープシリコン層を表面にデポジションにより成膜した場合の不純物濃度の深さ方向分布を示すグラフである。
【図８】実施例２においてアンドープシリコン層の厚さとしきい値電圧を一定値に保つために必要な最大基板不純物濃度との関係を示すグラフである。
【図９】実施例２においてアンドープシリコン層の厚さとトラップによるしきい値変動との関係を示すグラフである。
【図１０】本発明の課題に関してトラップされている電子の有無によるしきい値電圧の変動を説明するためのグラフである。
【符号の説明】
【００４２】
１１  シリコン基板（半導体基板）
１１Ａ  基材
１２  ゲート電極
１３  ドレイン領域（ドレイン電極）
１４  ソース領域（ソース電極）
１５  チャネル領域
２０  低濃度層
２１  基板不純物原子
３０  アンドープシリコン層（低濃度層）
５０，６０  ＭＯＳＦＥＴ（半導体装置）
【図１】
2007141890.tif 000003
【図２】
2007141890.tif 000004
【図３】
2007141890.tif 000005
【図４】
2007141890.tif 000006
【図５】
2007141890.tif 000007
【図６】
2007141890.tif 000008
【図７】
2007141890.tif 000009
【図８】
2007141890.tif 000010
【図９】
2007141890.tif 000011
【図１０】
2007141890.tif 000012