(57)【要約】      （修正有）【課題】半導体基板の実装時の熱応力による配線層や導電層の剥がれを抑制し、電気的な断線を防止した、高性能かつ信頼性の高い半導体装置及びその効率的な製造方法の提供。【解決手段】本発明の半導体装置は、半導体基板（例えばシリコンウェハー１０）と、該半導体基板１０上に形成された配線層１４と、該配線層上に形成された第一の導電層１５と、該第一の導電層上に形成された層間絶縁膜１６と、前記第一の導電層１５と導通可能に、前記層間絶縁膜１６上に形成された第二の導電層１７とを有する。第二の導電層上にはバンプが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に形成された配線層と、該配線層上に形成された第一の導電層と、該第一の導電層上に形成された層間絶縁膜と、前記第一の導電層と導通可能に、前記層間絶縁膜上に形成された第二の導電層と、を有することを特徴とする半導体装置。
【請求項２】
第一の導電層と、第二の導電層とが、層間絶縁膜を貫通して形成された複数のビアにより導通された請求項１に記載の半導体装置。
【請求項３】
第二の導電層が、第一の導電層よりも広面積である請求項１から２のいずれかに記載の半導体装置。
【請求項４】
ビアが、第一の導電層と、第二の導電層の外周近傍に立設配置された請求項２から３のいずれかに記載の半導体装置。
【請求項５】
第二の導電層の外周近傍が、樹脂膜により被覆された請求項１から４のいずれかに記載の半導体装置。
【請求項６】
配線層が、層間絶縁膜を有する多層配線構造である請求項１から５のいずれかに記載の半導体装置。
【請求項７】
層間絶縁膜の材料が、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂、ＳｉＮ、及びＳｉＯ２から選択される少なくとも１種である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
樹脂膜の材料が、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂、ＳｉＮ、及びＳｉＯ２から選択される少なくとも１種である請求項５から７のいずれかに記載の半導体装置。
【請求項９】
請求項１から８のいずれかに記載の半導体装置を製造する方法であって、
半導体基板上に、配線層を形成する配線層形成工程と、
該配線層上に、第一の導電層を形成する第一導電層形成工程と、
該第一の導電層上に、層間絶縁膜を形成する層間絶縁膜形成工程と、
該層間絶縁膜上に、前記第一の導電層と導通可能に第二の導電層を形成する第二導電層形成工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１０】
第二導電層形成工程が、第一の導電層と第二の導電層とを電通させるビアを形成することを含む請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の実装時の熱応力による配線層や導電層の剥がれを抑制し、電気的な断線を防止した、高性能かつ信頼性の高い半導体装置及びその効率的な製造方法に関する。
【背景技術】
【０００２】
近年、電子機器及び装置の更なる薄型化及び小型化の要求に伴い、半導体装置の小型化、高密度化が図られている。このため、半導体装置の形状を半導体素子（半導体チップ）に極力近づけることにより小型化を図ったウェハーレベルパッケージが提案されている。該ウェハーレベルパッケージは、半導体チップを分離しないウェハー状態にてパッケージングを行うため、従来のパッケージに比して低コストでリアルチップサイズパッケージの実現が可能となる。また、高密度化により多ピン化し、かつ半導体装置が小型化すると、外部接続端子のピッチが狭くなる。このため、ウェハーレベルパッケージにおいても、省スペースに比較的多数の外部接続端子を形成可能な構造として、柱状電極を使用せず、突起電極（バンプ）を用いることが行われている（特許文献１参照）。
【０００３】
前記バンプを設けた半導体装置の構成としては、例えば、図３４に示すように、半導体基板１と、該半導体基板上に形成された多層構造の配線層２と、該配線層２上に形成された導電層３（電極パッド）と、該導伝層３の、外周近傍を被覆する樹脂膜４とを有している。該樹脂膜４から露出する導電層３表面は、バリアメタル層５が形成され、該バリアメタル層５を介して導電層３上に、外部接続用端子としてのバンプ６が設けられている。
【０００４】
前記バンプを形成する方法としては、例えば、特許文献１に開示されているように、前記配線層と、前記導電層をこの順に有する前記半導体基板の前記導電層側の表面に、レジスト膜を形成する。該レジスト膜に対して、露光し現像することにより、前記導電層以外をレジスト膜で被覆する。該レジスト膜から露出した導電層に、Ｎｉなどをスパッタリングして、前記バリアメタル層を形成する。次に、ソルダジェット方式のノズルによる噴射やめっき液への浸漬により、前記バリアメタル層上に、はんだめっきを析出させる。その後、エッチングにより、バンプの接続領域以外のバリアメタル層を除去するとともに、前記レジスト層も剥離液を用いて剥離することにより、前記導電層にバンプが形成される。
【０００５】
前記バンプを設けた半導体チップ（ＦＣ−ＢＧＡ基板）の実装時には、前記バンプに一定の荷重を加えながら加熱することで、前記バンプを溶融し、該溶融状態で半導体チップを相手基板に圧接することにより双方を接続している。
しかし、前記半導体チップに比較して、相手基板の熱収縮が大きいため、熱応力により半導体チップ側にストレスがかかって、配線層の多層配線部分や導電層（電極パッド）部分の剥がれが生じ易いという問題がある。また、バンプは、鉛フリーの高硬度な材料が用いられているため、塑性変形力が低く、やはり半導体チップ側へのストレスが大きく、前記配線層や導電層の剥がれの原因となっている。
【０００６】
したがって、実装時の熱応力による配線層や導電層の剥がれを抑制した、高性能かつ信頼性の高い半導体装置及びその製造方法は、未だ提供されていないのが現状である。
【０００７】
【特許文献１】国際公開第０２／３５６０２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、従来における前記問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、半導体基板の実装時の熱応力による配線層や導電層の剥がれを抑制し、電気的な断線を防止した、高性能かつ信頼性の高い半導体装置及びその効率的な製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するための手段としては、以下の通りである。即ち、
本発明の半導体装置は、半導体基板と、該半導体基板上に形成された配線層と、該配線層上に形成された第一の導電層と、該第一の導電層上に形成された層間絶縁膜と、前記第一の導電層と導通可能に、前記層間絶縁膜上に形成された第二の導電層と、を有することをことを特徴とする。
該半導体装置においては、前記第一の導電層と第二の導電層とを有している。そのため、バンプなどの外部接続端子を介した実装時に、従来のように導電層が一つのみの場合に比べ、導電層側の強度が増し、前記熱応力によるストレスを分散することができ、導電層部分での剥がれが抑制されるととともに、配線層側にもストレスがかかるのを抑制して、該配線層部分での剥がれも抑制することができる。このため、本発明の半導体装置は、高性能かつ信頼性が高く、ウェハーレベルパッケージに特に好適である。
【００１０】
本発明の半導体装置の製造方法は、本発明の前記半導体装置を製造する方法であって、
半導体基板上に、配線層を形成する配線層形成工程と、該配線層上に、第一の導電層を形成する第一導電層形成工程と、該第一の導電層上に、層間絶縁膜を形成する層間絶縁膜形成工程と、該層間絶縁膜上に、前記第一の導電層と導通可能に第二の導電層を形成する第二導電層形成工程と、を少なくとも含むことを特徴とする。
該半導体装置の製造方法では、前記配線層形成工程において、前記半導体基板上に前記配線層が形成される。前記第一導電層形成工程において、前記配線層上に前記第一の導電層が形成される。前記層間絶縁膜形成工程において、前記第一の導電層上に前記層間絶縁膜が形成される。前記第二導電層形成工程において、前記層間絶縁膜上に前記第二の導電層が形成される。その結果、前記導電層が複数形成されるので、前記導電層の強度が増し、バンプなどの外部接続端子を介した実装工程において、前記熱応力によるストレスを分散することができ、導電層部分での剥がれが抑制されるととともに、配線層側にストレスがかかるのを抑制して、該配線層部分での剥がれも抑制することができる。このため、高性能かつ信頼性の高い半導体装置が効率よく製造される。
【発明の効果】
【００１１】
本発明によると、従来における問題を解決することができ、半導体基板の実装時の熱応力による配線層や導電層の剥がれを抑制し、電気的な断線を防止した、高性能かつ信頼性の高い半導体装置及びその効率的な製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体装置及びその製造方法について、実施例をもって詳細に説明するが、本発明は下記実施例に何ら限定されるものではない。
【００１３】
（実施例１）
本発明の半導体装置の第１の実施例を図１に示す。
図１に示す半導体装置においては、前記半導体基板としてのシリコンウェハー１０上に、例えばポリイミド樹脂からなる層間絶縁膜１２と、多層の配線部１３とからなる配線層１４が形成されている。前記配線層１４上には、Ａｌパッドからなる第一の導電層１５が形成され、該第一の導電層１５上に、ポリイミド樹脂、エポキシ樹脂等からなる層間絶縁膜１６が形成されている。該層間絶縁膜１６上に、Ａｌパッドからなる第二の導電層１７が形成されている。該第二の導電層１７と前記第一の導電層１５とは、第一及び第二の導電層１５、１７の外周近傍に立設配置された複数のビア１８により導通している。また、前記第二の導電層１７は、外周近傍がＳｉＯ２からなる第一の樹脂膜１９（カバー膜）により被覆され、該第一の樹脂膜１９は、ポリイミド樹脂からなる第二の樹脂膜２０（カバー膜）により被覆されている。前記第一及び第二の樹脂膜１９の開口部２１から露出する第二の導電層１７の表面に、Ｎｉからなるバリアメタル層２２が形成されている。
【００１４】
前記バリアメタル層２２上に、前記外部端子としての半田ボール２３（バンプ）が形成されており、前記バリアメタル層２２を介して部端子（半田ボール４０）と第二の配線部２２とが接続され、これらは互いに導通されている。
実施例１の半導体装置においては、第一の導電層１６と第２の導電層１７とを設け、導電層部分の強度を高めているので、実装時に前記半田ボール２３を加圧及び加熱した際の熱応力、並びに、相手基板への圧接時の熱応力により、前記導電層にストレスが加わっても、該ストレスを分散して、導電層の剥がれや、該導電層より下層の配線層１４が剥がれを良好に防止することができる。本発明の半導体装置としては、特に制限はなく、目的に応じて適宜選択することができ、一般的な半導体チップなどに適用することができるが、例えば、ウェハーレベルパッケージに特に好適である。
【００１５】
実施例１における半導体装置及び後述する他の実施例においては、前記半導体基板として、前記シリコンウェハーのほか、ガラスエポキシ基板、ポリエステル基板、ポリイミド基板、ビスマレイミド−トリアジン樹脂基板、熱硬化性ポリフェニレンエーテル基板、フッ素樹脂基板、セラミック基板、銅張積層板、ＲＣＣ（Ｒｅｓｉｎ  Ｃｏａｔｅｄ  Ｃｏｐｐｅｒ  Ｆｏｉｌ：樹脂付銅箔）基板等の絶縁性を有する基板を、製造条件、使用条件などに応じて適宜選択して使用することができる。
【００１６】
また、前記第一及び第二の導電層１５、１７としては、特に制限はなく、その材料、形状、構造、大きさ、厚みなどについては目的に応じて適宜選択することができる。
前記第一及び第二の導電層１５、１７の材料としては、Ａｌのほかにも、Ｎｉ、Ｃｕなどが好ましく挙げられる。
また、前記第一及び第二の導電層１５、１７の形状としては、図２Ａに示すように、六角形状であってもよいし、三角形、四角形、五角形、七角形以上の多角形であってもよいし、円形、楕円形などであってもよい。
【００１７】
前記第一及び第二の導電層１５、１７の厚みとしては、０．５〜６μｍが好ましく、１〜２μｍがより好ましい。前記厚みが０．５μｍ未満であると、導電層の強度が小さく、実装時の熱膨張の差などによる総合的な応力により、導電層が剥がれることがあり、６μｍを超えると、平坦性に問題が出たり、導電層自体の強度が強くなり過ぎ、層間膜を破壊することがある。
【００１８】
また、前記層間絶縁膜１２、１６としては、特に制限はなく、その材料、形状、構造、大きさ、厚みなどについては目的に応じて適宜選択することができ、前記層間絶縁膜１２、１６の材料としては、絶縁性無機材料であってもよいし、絶縁性有機材料であってもよいが、前記第一の樹脂膜１９との密着性に優れる点で、絶縁性有機材料が好ましい。
【００１９】
ここで、前記絶縁性無機材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記半導体基板がシリコンウェハーである場合、ＳｉＮ、ＳｉＯ２などが好適に挙げられる。
【００２０】
前記絶縁性有機材料としては、特に制限はなく、目的に応じて適宜選択することができるが、低誘電率であり、高耐熱性を有するものが好ましく、前記ポリイミド樹脂のほか、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂などが好適に挙げられる。これらは１種単独で使用してもよいし、２種以上を併用してもよい。例えば、ウェハーレベルパッケージにおける絶縁膜の材料としては、耐熱性、取扱い容易性、ウェハープロセスでの実績等の観点から、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂などが好ましい。
【００２１】
前記第一及び第二の導電層１５、１７間の層間絶縁膜１６の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、例えばウェハーレベルパッケージにおける層間絶縁膜として用いられる場合には、２〜２０μｍが好ましく、５〜１５μｍがより好ましい。前記厚みが２μｍ未満であると、層間絶縁膜１６自体が脆くなり、熱応力よるストレスが加わり、層間絶縁膜１６が破損して導電層が剥がれることがあり、２０μｍを超えると、層間絶縁層自体の応力が大きくなり過ぎて、パッケージ破壊につながることがある。
【００２２】
また、前記第一及び第二の樹脂膜１９、２０としては、特に制限はなく、その材料、形状、構造、大きさ、厚みなどについては目的に応じて適宜選択することができるが、第二の導電層１７を保護する、カバー膜として機能するものが好ましい。
前記第一及び第二の樹脂膜１９、２０の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、絶縁性を示すものが好ましく、低誘電率であり、高耐熱性を有する点で、ポリイミド樹脂のほか、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂などが好適に挙げられる。また、ＳｉＮ、ＳｉＯ２なども好適に挙げられる。これらは１種単独で使用してもよいし、２種以上を併用してもよい。例えば、ウェハーレベルパッケージにおける樹脂膜の材料としては、耐熱性、取扱い容易性、ウェハープロセスでの実績等の観点から、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂などが好ましい。
前記第一の樹脂膜１９としては、層間絶縁膜１６と同一の材料により形成されてなるのが好ましい。この場合、層間絶縁膜１６と第一の樹脂膜１５との密着性が向上し、前記樹脂膜１５の開口部２１における端部の剥がれなどを抑制することができる。
前記第二の樹脂膜２０としては、絶縁性と耐熱性の観点から、ポリイミド樹脂で形成するのが好ましい。
前記樹脂膜１９、２０の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、前記樹脂膜１９、２０が、例えばウェハーレベルパッケージにおけるカバー膜として用いられる場合、前記樹脂膜１９、２０の厚みは、前記導電層１５、１７の厚みとの関係により適宜選択することができ、前記導電層１５、１７の厚みが０．５〜６μｍである場合、０．５〜２０μｍ程度であるのが好ましい。前記樹脂膜１９、２０の厚みが０．５μｍ未満であると、樹脂膜１９、２０自体が脆くなり、導電層１５、１７と前記樹脂膜１９、２０との熱膨張の差による応力により、樹脂クラックが発生することがあり、２０μｍを超えると、前記樹脂膜１９、２０の膜応力が高くなり、導電層１５、１７との密着力が低くなることがある。
【００２３】
前記ビア１８としては、特に制限はなく、その材料、形状、構造、大きさ、厚みなどについては目的に応じて適宜選択することができる。
前記ビア１８の配設位置としては、特に制限はなく、目的に応じて適宜選択することができ、前記第一及び第二の導電層１５、１７の外周近傍に立設配置してもよいし、第一及び第二の導電層１５、１７の中央近傍に立設配置してもよい。該ビア１８の形成により、前記第一及び第二の導電層が導通するだけでなく、これらを支持して、ストレスに対する耐久性を高めることができる。
【００２４】
また、前記ビア１８としては、複数のものを略同一の大きさで、略等間隔で立設配置することにより、前記導電層１５、１７の支持強度が増すとともに、前記ストレスを均一に分散させることができ、前記第一及び第二の導電層１５、１７の剥がれ防止効果をより高めることができる。
前記ビア１８の形状としては、図２Ａに示すように、底面が円形での円柱状などが好ましい。また、底面が楕円形の円柱状、底面が三角形、四角、五角形以上の多角形の角柱状であってもよい。
また、図２Ｂに示すように、板状のビア１８を導電層１５、１７の外周近傍に壁面状に立設してもよい。
また、前記バリアメタル層２２としては、Ｎｉのほかにも、Ｃｕ、Ｃｕ−Ｎｉ、Ｔｉ−Ｃｕなども好適に挙げられる。
【００２５】
以下、図１に示す本発明の第１の実施例の半導体装置の製造方法の一例について、図面を参照しながら説明する。実施例１の半導体装置の製造に用いる手法としては、一般的なウシリコンウエハーの製造プロセスが用いられる。
【００２６】
まず、図３に示すように、一般的なプロセスにより、前記半導体基板としてのシリコンウェハー１０上に、層間絶縁膜１２と、多層の配線部１３とからなる配線層１４を形成する。該配線層１４上に、図４に示すように、プラズマＣＶＤ法によりＳｉＯ２からなる層間絶縁膜１２ａを形成する。次いで、図５に示すように、前記層間絶縁膜１２ａに対し、ビアパターンを形成したレジスト層をマスクとして用い、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマ法にて加工を行い、コンタクトホール３０ａを開口する。
次に、プラズマＣＶＤ法により、Ｗによる導体プラグ（ブランケット）を該コンタクトホール３０に埋め込み、図６に示すようにビア１８ａを形成する。
そして、前記層間絶縁膜１２ａ上に、スパッタリングによりＡｌを堆積した後、レジストを用いてパターニングし、図７に示すように、第一の導電層１５を形成し、前記ビア１８ａを介して、前記第一の導電層１５と前記配線層１４の配線部１３とを導通可能に形成する。次いで、図８に示すように、プラズマＣＶＤ法により、ＳｉＯ２からなる層間絶縁膜１６を形成した後、化学的機械研磨法（ＣＭＰ）により表面を平坦化する。
【００２７】
その後、前記と同様の手法で、図９に示すように、前記層間絶縁膜１６にコンタクトホール３０ｂを開口した後、図１０に示すように、Ｗによる導体プラグを該コンタクトホール３０ｂに埋め込み、ビア１８ｂを形成する。次いで、前記層間絶縁膜１６上に、スパッタリングによりＡｌを堆積した後、レジストを用いてパターニングし、図１１に示すように、第二の導電層１７を形成し、前記ビア１８ｂを介して、前記第二の導電層１７と前記第一の導電層１５とを導通可能に形成する。
次に、プラズマＣＶＤ法により、ＳｉＯ２からなる第一の樹脂膜１９を形成した後、該第一の樹脂膜１９上に、ポリイミド樹脂を塗布して第二の樹脂膜２０を形成する。次に、前記第二の導電層１７の外周近傍を被覆するようにして、図１２に示すように、エッチングにより、第一及び第二樹脂膜２０に開口部２１を形成し、該開口部２１から前記第二の導電層１７の表面を露出する。
その後、前記開口部２１及びにＮｉの蒸着によりバリアメタル層２２を形成し、該バリアメタル層２２上により前記外部端子としての半田ボールを第一及び第二樹脂膜１９、２０の開口部２１上であって、第二の導電層１７上に形成し、該銅伝層１７と外部端子（半田ボール）とを接続することにより、図１に示す半導体装置が得られる。
【００２８】
（実施例２）
以下、本発明の第２の実施例の半導体装置の製造方法の一例について、図面を参照しながら説明する。実施例２の半導体装置の製造には、再配線加工技術を用いることができる。
【００２９】
まず、図１３に示すように、実施例１と同様に、一般的なウェハプロセスにより、前記半導体基板としてのシリコンウェハー１０上に、層間絶縁膜１２と、多層の配線部１３とからなる配線層１４を形成する。該配線層１４上に、第一の導電層１５を形成し、該第一の導電層１５上に、ＳｉＯ２からなる第一の樹脂膜１９と、ポリイミド樹脂からなる第二の樹脂膜２０とを、この順に形成し、エッチングにより、第一及び第二樹脂膜２０に開口部２１を形成し、該開口部２１から前記第一の導電層１５の表面を露出する。
【００３０】
以下、最配線加工技術による第二の導電層等の形成工程を説明する。図１４に示すように、前記第一の導電層１５及び第二の樹脂膜２０上に、ポリイミド樹脂を塗布して、スピンコートにより均一化することにより、後層間絶縁膜１６を形成する。次に、パターニングにより、図１５に示すように、前記層間絶縁膜１６にコンタクトホール３０を開口する。
次いで、図１６に示すように、前記コンタクトホール３０内及び層間絶縁膜１６上に、Ｔｉ−Ｃｕを蒸着することにより、バリアメタル層２４（シードメタル層）を形成した後、図１７に示すように、めっきレジストを塗布してパターニングを行い、前記コンタクトホール３０以外のバリアメタル層２４上に、めっきレジスト層２５ａを形成する。そして、図１８に示すように、Ｃｕめっきにより、コンタクトホール３０を埋め込んで、ビア１８を形成した後、図１９に示すように、前記めっきレジスト層２５ａを除去する。次に、図２０に示すように、研磨又は切削により、ピア１８を平坦化する。
次いで、図２１に示すように、前記バリアメタル層２４上に、めっきレジストを塗布してパターニングすることにより、第二の導電層１７形成領域以外の部分に、めっきレジスト層２５ｂを形成する。そして、Ｃｕ−Ｎｉ等の金属を蒸着することにより、図２２に示すように、前記めっきレジスト層２５ｂの非形成部に、第二の導電層１７を形成した後、図２３に示すように、前記めっきレジスト層２５ｂを除去する。
【００３１】
次に、ドライフィルムを貼着してパターニングすることにより、図２４に示すように、前記第二の導電層１７上に、レジスト層２５ｃを形成する。次いで、エッチングにより該レジスト層２５ｃ以外の部分の前記バリアメタル層２４を除去し、その後、図２５に示すように、前記レジスト層２５ｄを除去する。
次に、図２６に示すように、ポリイミド樹脂を塗布し、第三の樹脂膜２６を形成した後、パターニングを行って、第三の樹脂膜２６に開口部２１を形成し、図２７に示すように、該開口部２１から第二の導電層１７を露出させる。そして、表面にＴｉを蒸着することにより、図２８に示すように、バリアメタル層２２（シードメタル層）を形成する。該バリアメタル層２２上に、めっきレジストを塗布してパターニングすることにより、図２９に示すように、第二の導電層１７上に、半田ボール形成用の開口部を設けためっきレジスト層２５ｄを形成する。該開口部に、図３０に示すように、半田めっきを行った後、加熱処理することにより、図３１に示すように、前記外部端子としての半田ボール２３を形成する。該半田ボール２３を形成後に、前記めっきレジスト層２５ｄを除去し、更に、アッシングにより半田ボール２３周辺のバリアメタル層２２を除去することにより、図３３に示すような実施例２の半導体装置が得られる。
【００３２】
本発明の半導体装置は、以下に示すように、種々の変形が可能である。
例えば、前記実施例１及び実施例２では、第一と第二とで導電層を２つ設けているが、変形例として、導電層を３つ以上設けてもよく、使用目的やコスト等に応じて適宜選択することができる。
更に異なる変形例として、導電層を１個のみとしてもよく、この場合、該導電層の表面積を広面積とすることにより、複数の導電層を設けた場合のように、熱応力によるストレスを分散して、導電層等の剥がれを抑制することもできる。
同様に、導電層を複数設けた場合でも、最上部、即ち、バンプに最も近い導電層（例えば、二層の場合は第二の導電層、三層の場合は、第三の導電層）の表面積を、他の導電層の表面積よりも広面積とすることにより、導電層を複数設けた効果と相俟って、ストレスへの耐性をより高めることができ、導電層等の剥がれを良好に抑制することができる。
【００３３】
（従来例）
図３４に、従来のウェハーレベルパッケージを示す。
図３４に示す従来のウェハーレベルパッケージでは、導電層３が一層のみであるため、実装時の熱応力により、導電層３や配線層２にストレスがかかり易く、該導電層３や配線層２に剥がれが生じ易い。
【００３４】
本発明の好ましい態様を付記すると、以下の通りである。
（付記１）  半導体基板と、該半導体基板上に形成された配線層と、該配線層上に形成された第一の導電層と、該第一の導電層上に形成された層間絶縁膜と、前記第一の導電層と導通可能に、前記層間絶縁膜上に形成された第二の導電層と、を有することを特徴とする半導体装置。
（付記２）  第一の導電層を、外部端子を介して、他の半導体基板に接続する付記１に記載の半導体装置。
（付記３）  第一の導電層と、第二の導電層とが、層間絶縁膜を貫通して形成された複数のビアにより導通された付記１から２のいずれかに記載の半導体装置。
（付記４）  第二の導電層が、第一の導電層よりも広面積である付記１から３のいずれかに記載の半導体装置。
（付記５）  第一及び第二の導電層が、円形、楕円形、及び多角形のいずれかである付記１から４のいずれかに記載の半導体装置。
（付記６）  ビアが、第一の導電層と、第二の導電層の外周近傍に立設配置された付記３から４のいずれかに記載の半導体装置。
（付記７）  ビアが、略同一の大きさで、略等間隔で立設配置された付記６に記載の半導体装置。
（付記８）  ビアが、円柱状、角柱状、及び板状のいずれかである付記３から７のいずれかに記載の半導体装置。
（付記９）  第二の導電層の外周近傍が、樹脂膜により被覆された付記１から８のいずれかに記載の半導体装置。
（付記１０）  樹脂膜が、少なくとも２層形成された付記９に記載の半導体装置。
（付記１１）  配線層が、層間絶縁膜を有する多層配線構造である付記１から１０のいずれかに記載の半導体装置。
（付記１２）  第一の導電層及び第二の導電層の材料が、Ａｌ、Ｎｉ、及びＣｕから選択される少なくとも１種である付記１から１１のいずれかに記載の半導体装置。
（付記１３）  層間絶縁膜の材料が、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂、ＳｉＮ、及びＳｉＯ２から選択される少なくとも１種である付記１から１２のいずれかに記載の半導体装置。
（付記１４）  樹脂膜の材料が、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、ポリベンズオキサゾール樹脂、ベンゾシクロブテン樹脂、ＳｉＮ、及びＳｉＯ２から選択される少なくとも１種である付記９から１３のいずれかに記載の半導体装置。
（付記１５）  外部端子が、バリアメタル層を介して第二の導電層と導通する付記２から１４のいずれかに記載の半導体装置。
（付記１６）  バリアメタル層の材料が、Ｎｉ、Ｃｕ、Ｃｕ−Ｎｉ、及びＴｉ−Ｃｕから選択される少なくとも１種である付記１４５記載の半導体装置。
（付記１７）  第二の導電層上に、導電層を、少なくとも一層、更に有する付記１から１６のいずれかに記載の半導体装置。
（付記１８）  付記１から１７のいずれかに記載の半導体装置を製造する方法であって、
半導体基板上に、配線層を形成する配線層形成工程と、
該配線層上に、第一の導電層を形成する第一導電層形成工程と、
該第一の導電層上に、層間絶縁膜を形成する層間絶縁膜形成工程と、
該層間絶縁膜上に、前記第一の導電層と導通可能に第二の導電層を形成する第二導電層形成工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
（付記１９）  第二導電層形成工程が、第一の導電層と第二の導電層とを電通させるビアを形成することを含む付記１８に記載の半導体装置の製造方法。
（付記２０）  半導体基板に、外部端子を介して、第二の半導体基板を接続し、該第二の半導体基板と、前記第一の基板とを導通させる接続工程を更に含む付記１８に記載の半導体装置の製造方法。
【産業上の利用可能性】
【００３５】
本発明の半導体装置は、半導体基板の実装時の熱応力による配線層や導電層の剥がれを抑制するので、高性能かつ信頼性が高く、ウェハーレベルパッケージに特に好適である。
本発明の半導体装置の製造方法は、ウェハーレベルパッケージ等の各種半導体装置、特に本発明の半導体装置の製造に好適である。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の半導体装置の第１の実施例（実施例１）を示す断面図である。
【図２Ａ】図２Ａは、本発明の半導体装置の第１の実施例（実施例１）の第一及び第二の導電層と、ビアとを示す斜視図である。
【図２Ｂ】図２Ｂは、本発明の半導体装置の製造方法の他の異なる実施例における第一及び第二の導電層と、ビアとを示す斜視図である。
【図３】図３は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その１）である。
【図４】図４は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その２）である。
【図５】図５は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その３）である。
【図６】図６は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その４）である。
【図７】図７は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その５）である。
【図８】図８は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その６）である。
【図９】図９は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その７）である。
【図１０】図１０は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その８）である。
【図１１】図１１は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その９）である。
【図１２】図１２は、本発明の半導体装置の製造方法の一例（実施例１）における工程を説明するための工程図（その１０）である。
【図１３】図１３は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１）である。
【図１４】図１４は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その２）である。
【図１５】図１５は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その３）である。
【図１６】図１６は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その４）である。
【図１７】図１７は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その５）である。
【図１８】図１８は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その６）である。
【図１９】図１９は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その７）である。
【図２０】図２０は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その８）である。
【図２１】図２１は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その９）である。
【図２２】図２２は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１０）である。
【図２３】図２３は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１１）である。
【図２４】図２４は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１２）である。
【図２５】図２５は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１３）である。
【図２６】図２６は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１４）である。
【図２７】図２７は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１５）である。
【図２８】図２８は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１６）である。
【図２９】図２９は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１７）である。
【図３０】図３０は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１８）である。
【図３１】図３１は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その１９）である。
【図３２】図３２は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その２０）である。
【図３３】図３３は、本発明の半導体装置の第２の実施例（実施例２）の製造方法の一例を示す工程図（その２１）である。
【図３４】図３４は、従来の半導体装置を示す概略説明図である。
【符号の説明】
【００３７】
１０            シリコンウェハー
１２、１２ａ    層間絶縁膜
１３            配線部
１４            配線層
１５            第一の導電層（再配線）
１６            層間絶縁膜
１７            第二の導電層（再配線）
１８、１８ａ、１８ｂ    ビア
１９            第一の樹脂膜
２０            第二の樹脂膜
２２            バリアメタル層
２３            半田ボール
２４            第三の樹脂膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
2007273624.tif 000006
【図４】
2007273624.tif 000007
【図５】
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【図６】
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【図７】
2007273624.tif 000010
【図８】
2007273624.tif 000011
【図９】
2007273624.tif 000012
【図１０】
2007273624.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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