(57)【要約】【課題】  全てのアドレスについてデータを書き込んだ後読み出すテストを行っていたので、テストに長い時間必要としたという課題を解決する。【解決手段】  特定のビット位置の値が同一でありかつ異なるアドレスのテストで、連続して所定回数フェイルの判定結果が出たときは、その特定のビット位置が同じ値を取る全てのアドレスの判定結果をフェイルとし、そのアドレスについてはテストを行わないようにした。テスト時間を短縮することができる。【選択図】                    図１
2007250117.tif 000002
【特許請求の範囲】
【請求項１】
アドレスを指定して被試験メモリにデータを書き込み、同じアドレスのデータを読み出して期待値と比較して、パスまたはフェイルを判定する工程と、
アドレスのうち特定のビット位置の値が同一で、かつ異なるアドレスの判定結果が連続してフェイルになる回数をカウントする工程と、
前記回数が所定の回数になったときに、前記特定のビット位置の値が同一である全てのアドレスの判定結果をフェイルにする工程と、
を具備したことを特徴とするメモリテスト方法。
【請求項２】
アドレスを指定して被試験メモリにデータを書き込み、同じアドレスのデータを読み出して期待値と比較することにより、前記被試験メモリをテストするメモリテスト装置において、
前記被試験メモリに出力するデータを発生するデータ発生回路と、
前記被試験メモリから読み出したデータおよび期待値が入力され、これらのデータからパスまたはフェイルの判定結果を出力するデータ判定回路と、
前記データ判定回路の出力および前記アドレス発生回路の出力が入力され、アドレスのうち特定のビット位置の値が同一で、かつ異なるアドレスの判定結果が連続してフェイルになる回数が所定の値になったときに、前記特定のビット位置の値が同一である全てのアドレスの判定結果をフェイルとし、その判定結果を前記アドレス発生回路に出力するフェイル判定回路と、
このフェイル判定回路がフェイルとしたアドレスを除くアドレスを発生させて、前記被試験メモリに出力するアドレス発生回路と、
を具備したことを特徴とするメモリテスト装置。
【請求項３】
フェイルとなったアドレスを少なくとも記録するフェイル記録回路を有することを特徴とする請求項２記載のメモリテスト装置。
【請求項４】
前記所定の値を設定する設定部を具備したことを特徴とする請求項２または３記載のメモリテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの良否をテストする方法および装置に関し、特にテスト時間を短くすることができるメモリテスト方法およびその装置に関するものである。
【背景技術】
【０００２】
メモリの良否をテストするためには、メモリの所定のアドレスにデータを書き込み、同じアドレスのデータを読み出して書き込んだデータ（期待値）と一致するかを判定し、一致しなければフェイルと判定してアドレスとデータを記録する。これら一連の動作を全アドレスに対して行い、メモリの良否を判定する。
【０００３】
図３に、メモリの良否を判定するメモリテスト装置の構成を示す。図３において、制御回路１はテストを行うメモリ（被試験メモリ）６のリード・ライト制御を行う。アドレス発生回路２はテストを行うアドレスを生成し、メモリ６に出力する。
【０００４】
データ発生回路３はテスト用データを生成し、メモリ６に出力する。データ判定回路４は、期待値であるデータ発生回路３の出力とメモリ６から読み出したデータを比較し、一致、不一致の判定結果およびそのときのデータをフェイル記録回路５に出力する。このデータ記録回路５には、またアドレス発生回路２の出力が入力される。データ記録回路５は、データ判定結果が不一致（フェイル）であると、そのときのアドレスおよびデータを記録する。
【０００５】
次に、１アドレスのテスト順序を説明する。まず、制御回路１が書き込みコマンドを発生し、アドレス発生回路２がテストするアドレスを、データ発生回路３がテストするデータを発生する。データはメモリ６に書き込まれる。次に、制御回路１はリードコマンドを発生し、メモリ６はこのコマンドに応じて書き込まれたデータを出力する。このデータはデータ判定回路４に入力される。データ判定回路４は読み出されたデータとデータ発生回路３の出力データ（期待値）を比較し、パスまたはフェイルの判定結果をフェイル記録回路５に出力する。フェイル記録回路６は、判定結果がフェイルのときは、アドレスおよびデータを記録する。
【０００６】
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、このようなメモリテスト装置は、全てのアドレスに対して書き込みと読み出しを行ってテストするので、容量の大きなメモリをテストするためには長い時間が必要であり、効率的にテストを行うことができないという課題があった。
【０００８】
従って本発明の目的は、短時間で大容量メモリのテストを行うことができるメモリテスト方法およびその装置を提供することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アドレスを指定して被試験メモリにデータを書き込み、同じアドレスのデータを読み出して期待値と比較して、パスまたはフェイルを判定する工程と、
アドレスのうち特定のビット位置の値が同一であり、かつ異なるアドレスの判定結果が連続してフェイルになる回数をカウントする工程と、
前記回数が所定の回数になったときに、前記特定のビット位置の値が同一である全てのアドレスの判定結果をフェイルにする工程と、
を具備したものである。
【００１０】
請求項２記載の発明は、
アドレスを指定して被試験メモリにデータを書き込み、同じアドレスのデータを読み出して期待値と比較することにより、前記被試験メモリをテストするメモリテスト装置において、
前記被試験メモリに出力するデータを発生するデータ発生回路と、
前記被試験メモリから読み出したデータおよび期待値が入力され、これらのデータからパスまたはフェイルの判定結果を出力するデータ判定回路と、
前記データ判定回路の出力および前記アドレス発生回路の出力が入力され、アドレスのうち特定のビット位置の値が同一で、かつ異なるアドレスの判定結果が連続してフェイルになる回数が所定の値になったときに、前記特定のビット位置の値が同一である全てのアドレスの判定結果をフェイルとし、その判定結果を前記アドレス発生回路に出力するフェイル判定回路と、
このフェイル判定回路がフェイルとしたアドレスを除くアドレスを発生させて、前記被試験メモリに出力するアドレス発生回路と、
を具備したものである。
【００１１】
請求項３記載の発明は、請求項２記載の発明において、
フェイルとなったアドレスを少なくとも記録するフェイル記録回路を有するものである。
【００１２】
請求項４記載の発明は、請求項２または３記載の発明において、
前記所定の値を設定する設定部を具備したものである。
【発明の効果】
【００１３】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
被試験メモリにデータを書き込んだ後読み出し、読み出したデータと期待値を比較してパスまたはフェイルを判定するメモリテスト方法または装置において、特定のビット位置の値が同一でかつ値が異なるアドレスの判定結果が所定の回数連続してフェイルになったときに、その特定のビット位置の値が同一である全てのアドレスの判定結果をフェイルとして、テストを行わないようにした。
【００１４】
テストを行う前にフェイルと判定してテストを行わないようにしたので、全てのアドレスについてテストを行うよりも早く終了することができ、テスト効率を向上させることができるという効果がある。特に、メモリ内部あるいは外部のアドレス線に異常があるときに効果が大きい。
【発明を実施するための最良の形態】
【００１５】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るメモリテスト装置の一実施例を示す構成図である。なお、図３と同じ要素には同一符号を付し、説明を省略する。図１において、７はアドレス発生回路であり、メモリ６に供給するアドレスを生成する。このアドレス発生回路７には、後述するフェイル判定回路８の出力が入力される。なお、このアドレスは複数ビットで構成されている。
【００１６】
８はフェイル判定回路であり、データ判定回路４およびアドレス発生回路７の出力が入力され、フェイル記録回路５およびアドレス発生回路７に判定結果を出力する。また、このフェイル判定回路８には、設定部９から値が設定される。
【００１７】
フェイル判定回路８は、アドレスのうち特定のビット位置が同一の値（０または１）になるアドレスのときに、連続して設定された回数フェイルになると、その特定のビット位置が同じ値を持つ全アドレスの判定結果をフェイルとする。アドレス発生路７は、フェイルと判定されたアドレスを除いたアドレスのみメモリ６に出力してテストを行う。
【００１８】
そのために、アドレス発生回路７が発生したアドレスにデータ発生回路３が発生したデータを書き込んだ後読み出して、読み出したデータと書き込んだデータ（期待値）を比較して、一致していればパス、一致していなければフェイルとする。そして、特定のビット位置が同じ値であり、かつ異なったアドレスについてフェイルが連続している回数をカウントし、このカウント値が所定の値になったときに、特定のビット位置が同じ値になる全アドレスの判定結果をフェイルとし、アドレス発生回路７に通知する。アドレス発生回路７は、フェイルとしたアドレスを除くアドレスをメモリ６に出力する。
【００１９】
次に、図２に基づいてフェイル判定回路８の動作を説明する。なお、特定のビット位置をビット０、そのときの値を“１”とする。図２（Ａ）は連続してフェイルと判定する場合の表、（Ｂ）はフェイルと判定しない場合の表を示したものである。これらの表では、項目“アドレス”は４ビットで構成され、右からビット０〜ビット３の値を示す。また、項目“判定”はデータ判定回路４の判定結果である。なお、設定部９が設定する値を３とする。
【００２０】
（Ａ）はアドレス“０００１”、“００１１”、“０１０１”のときにフェイルになっている。すなわち、特定のビット位置（ビット０）の値が“１”のときに、連続して３回フェイルになっている。そのため、ビット０が“１”になるアドレス、“０１１１”、“１００１”、“１０１１”、“１１０１”、“１１１１”は全てフェイルとし、アドレス発生回路７に通知する。アドレス発生回路７は、フェイルと通知されたアドレスを発生しないでテストを行う。
【００２１】
なお、“連続して”とは、特定のビット位置が同じ値になるアドレスのみを対象とする。図２（Ａ）では、アドレス“０００１”と“００１１”の間のアドレス“００１０”ではパスになっているが、このときのビット０は“０”なので、連続判定の対象からは除外する。
【００２２】
（Ｂ）はアドレス“００１１”でフェイルになっているが、ビット０が“１”になる次のアドレス“０１０１”の判定結果はパスであり、フェイルになっていないので、連続してフェイルになっていない。アドレス発生回路７はアドレス“０１１１”以降もアドレスを発生してテストを行う。
【００２３】
フェイル記録回路５は、データ判定回路４がフェイルと判定したアドレスとそのときのデータ、および連続して所定回数フェイルが発生したためにフェイル判定回路８がフェイルと判定したアドレスのフェイル情報を記録する。
【００２４】
なお、“特定のビット位置”は予め与えられた位置ではなく、任意に設定することができる。図２の例では、ビット１〜ビット３を“特定のビット位置”としてもよい。
【００２５】
また、この実施例ではメモリテスト装置としたが、マイクロプロセッサとこのマイクロプロセッサに接続されたシステムにおいて、起動時あるいは定期的に行うメモリテスト方法として用いることもできる。
【００２６】
また、この実施例では１つのメモリ６をテストする実施例を示したが、複数のメモリを組み合わせたメモリモジュールや、アドレスを用いて識別するレジスタ群等の記憶領域に対するテストに用いることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の動作を説明するための表である。
【図３】従来のメモリテスト装置の構成図である。
【符号の説明】
【００２８】
１  制御回路
２、７  アドレス発生回路
３  データ発生回路
４  データ判定回路
５  フェイル記録回路
６  メモリ
８  フェイル判定回路
９  設定部
【図１】
2007250117.tif 000003
【図２】
2007250117.tif 000004
【図３】
2007250117.tif 000005