(57)【要約】【課題】半導体回路のオンチップ特性測定装置を提供する。【解決手段】オンチップ特性測定装置は、発振部、タイミング検査部及び選択部を含む。発振部は、第1制御信号によって選択的に第1発振信号を出力する。タイミング検査部は、入力クロックを用いて第2発振信号を生成して、第2発振信号から第2制御信号によってパルスを生成し、第2発振信号を生成されたパルスと比べて動作時間の違反有無を検査する。選択部は、テストモード信号によって発振部の出力またはタイミング検査部の出力を選択する。本発明では、選択部の出力によって第1発振信号の周期を用いてディレを測定するか、動作時間の違反有無を用いて半導体回路のタイミングマージンを測定する。【選択図】図１
2007108172.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路のオンチップ特性を測定する装置において、
第1制御信号によって選択的に第1発振信号を出力する発振部と、
入力クロックを用いて第2発振信号を生成して、前記第2発振信号から第2制御信号によってパルスを生成し、前記第2発振信号を前記パルスと比べて動作時間の違反有無を検査するタイミング検査部と、
テストモード信号によって前記発振部の出力または前記タイミング検査部の出力を選択する選択部と、を含み、
前記選択部の出力によって前記第1発振信号の周期を用いてディレを測定するか、前記動作時間の違反有無を用いて前記半導体装置のタイミングマージンを測定することを特徴とするオンチップ特性の測定装置。
【請求項２】
前記発振部は、
複数の信号出力手段を含み、前記第1制御信号を符号化して前記信号出力手段の中から一つを選択し、選択された信号出力手段を介して選択信号を出力する符号化部と、
複数の発振器を含み、前記選択信号によって選択される発振器を用いて第3発振信号を出力するリング発振部と、
前記第3発振信号を所定の比率で分圧して、前記第1発振信号に出力する分圧部と、を含むことを特徴とする請求項１に記載のオンチップ特性の測定装置。
【請求項３】
前記発振器は、
直列に連結された複数の反転器と、
前記反転器のうち、最後の位置にある反転器の出力と前記選択信号とを入力にするナンドゲートと、を含み、
前記ナンドゲートの出力が前記反転器のうち、最初の位置にある反転器の入力として供給されることを特徴とする請求項２に記載のオンチップ特性の測定装置。
【請求項４】
前記発振器の中の少なくとも一つは、前記反転器の間及び前記反転器とナンドゲートとの間に所定のキャパシタンスまたはレジスタンスを有するように配されたメタルラインを含むことを特徴とする請求項３に記載のオンチップ特性の測定装置。
【請求項５】
前記タイミング検査部は、
前記入力クロックからクロックツリを合成して、各々複数の順次的なクロックを含む第1及び第2クロックセットを出力するクロックツリ合成部と、
前記第1クロックセットのうち、第1クロックを用いて前記第2発振信号を生成し、前記第2発振信号を前記第2制御信号によって遅延し、延びた第2発振信号を入力して前記第2クロックセットのクロックの中の一つを用いて前記パルスを生成し、前記第2発振信号及びパルスを比べて前記セットアップ時間の違反有無を検査するセットアップタイミング検査部と、を含むことを特徴とする請求項１に記載のオンチップ特性の測定装置。
【請求項６】
前記タイミング検査部は、
前記入力クロックからクロックツリを合成して、各々複数の順次的なクロックを含む第1及び第2クロックセットを出力するクロックツリ合成部と、
前記第1クロックセットのうち、第2クロックを用いて前記第2発振信号を生成し、前記第2制御信号によって前記第2クロックセットのクロックを各々遅延し、延びたクロックを用いて前記第2発振信号を入力して前記パルスを生成して、前記第2発振信号及び前記パルスを比べて前記ホールド時間の違反有無を検査するホールドタイミング検査部と、を含むことを特徴とする請求項１に記載のオンチップ特性の測定装置。
【請求項７】
前記タイミング検査部は、
前記入力クロックからクロックツリを合成して、各々複数の順次的なクロックを含む第1及び第2クロックセットを出力するクロックツリ合成部と、
前記第1クロックセットのうち、第1クロックを用いて前記第2発振信号を生成し、前記第2発振信号を前記第2制御信号によって遅延し、延びた第2発振信号を入力して前記第2クロックセットのクロックの中の一つを用いて前記パルスを生成し、前記第2発振信号及びパルスとを比べて前記セットアップ時間の違反有無を検査するセットアップタイミング検査部と、
前記第1クロックセットのうち、第2クロックを用いて前記第2発振信号を生成し、前記第2制御信号によって前記第2クロックセットのクロックを各々遅延し、延びたクロックを用いて前記第2発振信号を入力して前記パルスを生成し、前記第2発振信号及び前記パルスを比べて前記ホールド時間の違反有無を検査するホールドタイミング検査部と、
テスト選択信号によって前記セットアップタイミング検査部またはホールドタイミング検査部の出力を選択して出力する選択部と、を含むことを特徴とする請求項１に記載のオンチップ特性の測定装置。
【請求項８】
前記クロックツリ合成部は、
直列に連結された複数のクロックバッファを含み、前記クロックバッファを用いて前記入力クロックの遷移時間を飽和させる飽和ロジックと、
各々複数のクロックバッファを有する二つの枝を有し、前記飽和ロジックから出力されるクロックを各クロックバッファでバッファリングして、前記第1及び第2クロックセットに出力するクロックツリ部と、を含むことを特徴とする請求項５ないし請求項７の中の何れか一項に記載のオンチップ特性の測定装置。
【請求項９】
前記セットアップタイミング検査部は、
前記第1クロックに同期して前記第2発振信号を出力するクロック同期発振部と、
前記第2制御信号によって前記第2発振信号を遅延し、前記第2クロックセットのクロックの中の一つを用いて前記パルスを出力するパルス生成部と、
前記第2発振信号が前記パルスと同一な値を有するかどうかを判別し、同一な値を有していなければ、セットアップ時間の違反有無を検査する時間違反検査部と、を含むことを特徴とする請求項５または請求項６に記載のオンチップ特性の測定装置。
【請求項１０】
前記クロック同期発振部は、
前記第1クロックに同期して前記第2発振信号をラッチする第1Dフリップフロップと、
前記第1Dフリップフロップの出力を反転して前記第2発振信号に出力する反転器と、を含むことを特徴とする請求項９に記載のオンチップ特性の測定装置。
【請求項１１】
前記パルス生成部は、
直列に連結された前記第2発振信号を各々ディレする複数のディレ手段と、
前記各ディレ手段の出力を入力にして、前記第2制御信号によって前記ディレ手段の出力の中から一つを選択して出力する選択部と、
前記第2クロックセットの最終クロックに同期して前記選択部の出力をラッチする第2Dフリップフロップと、を含むことを特徴とする請求項１０に記載のオンチップ特性の測定装置。
【請求項１２】
前記時間違反検査部は、
前記第1Dフリップフロップ及び前記第2Dフリップフロップの出力を受信し、同期が合うかどうかを判断する排他的論理和演算手段であることを特徴とする請求項１１に記載のオンチップ特性の測定装置。
【請求項１３】
前記排他的論理和演算手段の出力を反転する反転器と、
前記第2クロックセットの最終クロックに同期して前記反転器の出力をラッチする第3Dフリップフロップをさらに含むことを特徴とする請求項１２に記載のオンチップ特性の測定装置。
【請求項１４】
前記ホールドタイミング検査部は、
前記第2クロックに同期する前記第2発振信号を出力するクロック同期発振部と、
前記第2制御信号によって前記第2クロックセットのクロックを各々遅延し、延びたクロックを用いて前記第2発振信号を入力して前記パルスを生成するパルス生成部と、
前記第2発振信号が前記パルスと同一な値を有するかどうかを判別し、同一な値を有していなければ、ホールド時間の違反有無を検査する時間違反検査部と、を含むことを特徴とする請求項６に記載のオンチップ特性の測定装置。
【請求項１５】
前記クロック同期発振部は、
前記第2クロックに同期して前記第2発振信号をラッチする第1Dフリップフロップと、
前記第1Dフリップフロップの出力を反転して前記第2発振信号に出力する反転器と、を含むことを特徴とする請求項１４に記載のオンチップ特性の測定装置。
【請求項１６】
前記パルス生成部は、
前記第2クロックセットのクロックの各々を入力にして、前記第2制御信号によって前記第2クロックセットのクロックの中の一つを選択して出力する選択部と、
前記選択部から出力されるクロックに同期して前記第2発振信号をラッチし、前記パルスを生成する第2Dフリップフロップと、を含むことを特徴とする請求項１３または請求項１４に記載のオンチップ特性の測定装置。
【請求項１７】
前記時間違反検査部は、
前記第1Dフリップフロップ及び前記第2Dフリップフロップの出力を受信して、同期が合うかどうかを判断する排他的論理和演算手段であることを特徴とする請求項１６に記載のオンチップ特性の測定装置。
【請求項１８】
前記排他的論理和演算手段の出力を反転する反転器と、
前記第2クロックセットの最終クロックに同期して前記反転器の出力をラッチする第3Dフリップフロップと、をさらに含むことを特徴とする請求項１７に記載のオンチップ特性の測定装置。
【請求項１９】
前記選択部の出力を安定化する出力安定化部をさらに含むことを特徴とする請求項７に記載のオンチップ特性の測定装置。
【請求項２０】
前記出力安定化部は、
前記第2クロックセットの最終クロックに同期して前記選択部の出力を各々シフトする複数のDフリップフロップと、
前記各Dフリップフロップの出力を前記選択部の出力と論理積演算して最終出力する論理積演算手段と、を含むことを特徴とする請求項１９に記載のオンチップ特性の測定装置。
【請求項２１】
半導体回路のタイミングマージンを測定する装置において、
入力クロックからクロックツリを合成して、各々複数の順次的なクロックを含む第1及び第2クロックセットを出力するクロックツリ合成部と、
前記第1クロックセットのうち、第1クロックを用いて第1発振信号を生成し、前記第1発振信号を制御信号によって遅延し、延びた第1発振信号を入力して前記第2クロックセットのクロックの中の一つを用いて第1パルスを生成し、前記第1発振信号及び第1パルスを比べてセットアップ時間の違反有無を検査するセットアップタイミング検査部と、
前記第1クロックセットのうち、第2クロックを用いて第2発振信号を生成し、前記制御信号によって前記第2クロックセットのクロックを各々遅延し、延びたクロックを用いて前記第2発振信号を入力して第2パルスを生成し、前記第2発振信号及び前記第2パルスを比べてホールド時間の違反有無を検査するホールドタイミング検査部と、
選択信号によって前記セットアップタイミング検査部またはホールドタイミング検査部の出力を選択して出力する選択部と、を含み、
前記選択部から出力される前記セットアップまたはホールド時間の違反有無によって前記半導体装置のタイミングマージンを測定することを特徴とするタイミングマージンの測定装置。
【請求項２２】
前記セットアップタイミング検査部は、
前記第1クロックに同期して前記第1発振信号を出力するクロック同期発振部と、
前記制御信号によって前記第1発振信号を遅延し、前記第2クロックセットのクロックの中の一つを用いて前記第1パルスを出力するパルス生成部と、
前記第1発振信号が前記第1パルスと同一な値を有するかどうかを判別し、同一な値を有していなければ、セットアップ時間の違反有無を検査する時間違反検査部と、を含むことを特徴とする請求項２１に記載のタイミングマージンの測定装置。
【請求項２３】
前記クロック同期発振部は、
前記第1クロックに同期して前記第1発振信号をラッチする第1Dフリップフロップと、
前記第1Dフリップフロップの出力を反転して前記第1発振信号に出力する反転器と、を含むことを特徴とする請求項２２に記載のタイミングマージンの測定装置。
【請求項２４】
前記パルス生成部は
直列に連結された前記第1発振信号を各々ディレする複数のディレ手段と、
前記各ディレ手段の出力を入力にして、前記制御信号によって前記ディレ手段の出力の中の一つを選択して出力する選択部と、
前記第2クロックセットの最終クロックに同期して前記選択部の出力をラッチする第2Dフリップフロップと、を含むことを特徴とする請求項２３に記載のタイミングマージンの測定装置。
【請求項２５】
前記時間違反検査部は、
前記第1Dフリップフロップ及び前記第2Dフリップフロップの出力が同期が合うかどうかを判断する排他的論理和演算手段であることを特徴とする請求項２４に記載のタイミングマージンの測定装置。
【請求項２６】
前記排他的論理和演算手段の出力を反転する反転器と、
前記第2クロックセットの最終クロックに同期して前記反転器の出力をラッチする第3Dフリップフロップと、をさらに含むことを特徴とする請求項２５に記載のタイミングマージンの測定装置。
【請求項２７】
前記排他的論理和演算手段及び反転器の間にディレ手段をさらに含み、前記ホールド時間違反を防止することを特徴とする請求項２６に記載のタイミングマージンの測定装置。
【請求項２８】
前記ホールドタイミング検査部は、
前記第2クロックに同期する前記第2発振信号を出力するクロック同期発振部と、
前記制御信号によって前記第2クロックセットのクロックを各々遅延し、延びたクロックを用いて前記第2発振信号を入力して前記第2パルスを生成するパルス生成部と、
前記第2発振信号が前記第2パルスと同一な値を有するかどうかを判別し、同一な値を有していなければ、ホールド時間の違反有無を検査する時間違反検査部と、を含むことを特徴とする請求項２１に記載のタイミングマージンの測定装置。
【請求項２９】
前記クロック同期発振部は、
前記第2クロックに同期して前記第2発振信号をラッチする第1Dフリップフロップと、
前記第1Dフリップフロップの出力を反転して前記第2発振信号に出力する反転器と、を含むことを特徴とする請求項２８に記載のタイミングマージンの測定装置。
【請求項３０】
前記第2クロックセットのクロックの各々を入力にして、前記制御信号によって前記第2クロックセットのクロックの中の一つを選択して出力する選択部と、
前記選択部から出力されるクロックに同期して前記第2発振信号をラッチして、前記パルスを生成する第2Dフリップフロップと、を含むことを特徴とする請求項２９に記載のタイミングマージンの測定装置。
【請求項３１】
前記時間違反検査部は、
前記第1Dフリップフロップ及び前記第2Dフリップフロップの出力の同期が合うかどうかを判断する排他的論理和演算手段であることを特徴とする請求項３０に記載のタイミングマージンの測定装置。
【請求項３２】
前記排他的論理和演算手段の出力を反転する反転器と、
前記第2クロックセットの最終クロックに同期して前記反転器の出力をラッチする第3Dフリップフロップと、をさらに含むことを特徴とする請求項３１に記載のタイミングマージンの測定装置。
【請求項３３】
前記排他的論理和演算手段及び反転器の間にディレ手段をさらに含み、前記ホールド時間違反を防止することを特徴とする請求項３２に記載のタイミングマージンの測定装置。
【請求項３４】
前記選択部の出力を安定化する安定化部をさらに含むことを特徴とする請求項２１に記載のタイミングマージンの測定装置。
【請求項３５】
前記出力安定化部は、
前記第2クロックセットの最終クロックに同期して前記選択部の出力を各々シフトする複数のDフリップフロップと、
前記各Dフリップフロップの出力を前記選択部の出力と論理積演算して最終出力する論理積演算手段と、を含むことを特徴とする請求項３４に記載のタイミングマージンの測定装置。
【請求項３６】
前記Dフリップフロップは、
各入力端子にディレ手段をさらに含み、
各ディレ手段のディレは、前記セットアップまたはホールドタイミング違反が起きないように決定されることを特徴とする請求項３５に記載のタイミングマージンの測定装置。
【請求項３７】
第1制御信号に応答して、所望する発振周波数を有する第1発振信号を内部的に生成する段階と、
入力クロックを使って第2発振信号を生成する段階と、
第2制御信号に応答して、第2発振信号からパルスを生成する段階と、
前記第2発振信号と前記パルスとを比べて動作時間の違反有無を検査する段階と、
テストモード信号に応答して、前記第1発振信号及び/または前記動作時間の違反有無を選択的に提供する段階と、
前記選択的に提供された第1発振信号の周期に基づいてディレを測定する段階と、
前記選択的に提供された動作時間の違反有無に基づいてタイミングマージンを測定する段階と、を含むことを特徴とする半導体装置のオンチップ特性の測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に半導体装置の特性を測定する方法及び装置に関する。
【背景技術】
【０００２】
最近、半導体工程技術が0.25μm以下の超微細工程技術(Very Deep Sub-Micron:VDSM)に発展するにつれて半導体設計及び工程技術の複雑度が増加しており、電源電圧または温度の変化などによるオンチップ変動(on-chip variation)によって幅(width)または厚さの変化などのようなシリコン変動(silicon variation)が増加している。これにより分離線(scribe lane)TEG(Test Element Group)を用いて測定した半導体特性がメインチップ(main chip)に存在する実際上素子の特性をまともに反映できないので、正しい素子動作のためのタイミングマージン設定が難しくなっている。
【０００３】
より詳細に説明すれば、超微細工程技術によって製作された回路からさらに高い性能を得るためにクロック周波数はGHz範囲まで高くなり、それによってクロック信号の周期はns以下に減った。その結果、一回路内で数十万個のレジスタに対してタイミング制限(timing constraints)下でクロックによってデータ流れを制御できるようになった。
【０００４】
レジスタに対するタイミング制限を満足するため、レジスタに到着する信号のディレに対するタイミングを制御する必要がある。なぜなら、信号のディレが目標値から脱すればタイミング制限に違反(violation)するためである。このようなタイミング制限の違反は、システムが誤動作を起こす原因になるので、システムで信号の伝達ディレ(propagation delay)及びタイミングマージンが分かる必要がある。
【０００５】
しかし、半導体装置でオンチップディレ(on-chip delay)及びセットアップ(setup)/ホールド(hold)タイミングマージン(timing margin)測定のための従来の方法は、テストチップ(test chip)形態にだけ測定が可能か、DLL(Digital Locked Loop)のような特別なロジックを使う。したがって、同期(synchronous)回路のデータ経路(path)を反映できないために一般的なフルチップ(full chip)ASIC/SOC(System On Chip)設計に適用しにくいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が果たしようとする技術的課題は、テストモードによって発振信号を生成して半導体回路のオンチップディレを測定する装置及びクロック周波数を基準にタイミングマージンを測定する装置を提供することである。
【課題を解決するための手段】
【０００７】
前記技術的課題を果たすために本発明は、半導体回路のオンチップ特性を測定する装置に係り、発振部、タイミング検査部及び選択部を含む。発振部は、第1制御信号によって選択的に第1発振信号を出力する。タイミング検査部は、入力クロックを用いて第2発振信号を生成し、第2発振信号から第2制御信号によってパルスを生成し、第2発振信号をパルスと比べて動作時間の違反有無を検査する。選択部は、テストモード信号によって発振部の出力またはタイミング検査部の出力を選択する選択部を含む。また、本発明では、選択部の出力によって第1発振信号の周期を用いてディレを測定するか、動作時間の違反有無を用いて半導体装置のタイミングマージンを測定する。
【０００８】
前記技術的課題を果たすために本発明は、半導体回路のタイミングマージンを測定する装置に係り、クロックツリ合成部、セットアップタイミング検査部、ホールドタイミング検査部及び選択部を含む。クロックツリ合成部は、入力クロックからクロックツリを合成し、各々複数の順次的なクロックを含む第1及び第2クロックセットを出力する。セットアップタイミング検査部は、第1クロックセットのうち、第1クロックを用いて第1発振信号を生成し、前記第1発振信号を制御信号によって遅延し、延びた第1発振信号を入力して第2クロックセットの中の一つを用いて第1パルスを生成し、第1発振信号及び第1パルスを比べてセットアップ時間の違反有無を検査する。ホールドタイミング検査部は、前記第1クロックセットのうち、第2クロックを用いて第2発振信号を生成し、制御信号によって第2クロックセットのクロックを各々遅延し、延びた第2クロックセットのクロックを用いて第2発振信号を入力して第2パルスを生成し、第2発振信号及び第2パルスを比べてホールド時間の違反有無を検査する。選択部は、選択信号によってセットアップタイミング検査部またはホールドタイミング検査部の出力を選択して出力する。また、本発明では、選択部から出力されるセットアップまたはホールド時間の違反有無によって半導体装置のタイミングマージンを測定する。
【０００９】
技術的課題を果たすために本発明は、半導体回路のオンチップ特性測定方法に係り、内部的に理想的な発振周波数を有する第1発振信号を生成する段階を含む。第1発振信号は、第1制御信号に応答して生成する。第2発振信号は、入力クロックを使って生成する。パルスは、第2制御信号に応答して第2発振信号を使って生成する。第2発振信号とパルスとを比べることによって、動作時間の違反有無が決まる。第1発振信号及び前記動作時間の違反有無は、テストモード信号に応答して選択的に提供する。半導体装置のオンチップディレは、選択的に提供された第1発振信号の周期に基づいて決めることが望ましい。半導体装置のタイミングマージンは、選択的に提供された動作時間の違反有無に基づいて決めることが望ましい。
【発明の効果】
【００１０】
ASIC/SOC設計の時、シリコンメインチップ状態を反映できるオンチップディレ及びタイミングマージンを測定しうる。また、オンチップディレ及びタイミングマージンを測定することによって、半導体集積回路設計のためのより正確な工程管理及び效果的なシリコン欠陷(silicon failure)分析が可能である。
【発明を実施するための最良の形態】
【００１１】
以下、添付された図面を参照して、本発明をより詳しく説明する。
【００１２】
図１は、本発明によるオンチップ特性測定装置についてのブロック図である。
【００１３】
オンチップ特性測定装置２は、テスト対象装置(Device Under Test、DUT)１に内蔵することで、DUT１の他の回路と同一の工程によって製造され、他の回路とは別途に存在する。
【００１４】
オンチップ特性測定装置２は、発振部２１、タイミング検査部２２及び選択部２３を含む。
【００１５】
発振部２１は、入力制御信号であるS[3:0]によって多様な周波数を有する複数の発振信号を出力する。オンチップディレは、発振信号を用いて測定することが出来る。より詳細に説明すれば、先に出力された発振信号の周波数から第1周期を求める。次に、第1周期と目標値である第2周期との間の差を求めれば、DUT１のシリコン特性によるオンチップディレを求めることが出来る。ここで、第2周期は、示した発振部２１についてSPICEなどのようなプログラムを用いて模擬実験を実行して、模擬実験結果得られた発振信号の周波数から求めることが出来る。
【００１６】
タイミング検査部２２は、入力されるクロック(CLK)周波数を基準にセットアップ/ホールド(setup/hold)時間を検査し、その結果を成功(PASS)/失敗(FAIL)を表わす論理ハイ/論理ローのTC_OUT信号として出力する。
【００１７】
ここで、セットアップ時間は、任意の装置にクロックが到着する前にデータの有效な値にならなければならない最小時間を言い、ホールド時間は、クロックによって装置がイネーブルされた後、データが一定した値を有していなければならない最小時間を言う。
【００１８】
選択部２３は、テストモード[1:0]信号を選択信号にして待機状態を表わす論理ロー信号(standby logic low signal)、分圧部２１３の出力信号(RO_DIV_FO)及びタイミング検査部２２の出力信号(TC_OUT)の中から一つを出力する。
【００１９】
発振部２１は、符号化部２１１、リング発振部２１２及び分圧部２１３を含む。符号化部２１１は、入力される2ビットのテストモード信号(テストモード[1:0])及び4ビットの制御信号(S[3:0])を用いてリング発振パターン信号(RO_SEL[12:0])を生成する。リング発振部２１２は、複数のリング発振器を備え、リング発振パターン信号によってイネーブルされるリング発振器を用いて発振信号(RO_FO)を出力する。発振信号(RO_FO)は、GHz単位の周波数を有する。分圧部２１３は、リング発振部２１２から出力されるGHz単位の発振信号(RO_FO)を測定装置の特性が反映された分周比によってMHz単位に分周された信号(RO_DIV_FO)として出力する。
【００２０】
図２は、図１の符号化部２１１についての詳細回路図である。示した符号化部２１１は、第1論理積演算器２１１a、複数の反転器２１１b、複数の第2論理積演算器２１１c及び複数の第3論理積演算器２１１dを含む。
【００２１】
第1論理積演算器２１１aは、テストモード[1:0]のビットを論理積演算してRO_EN信号を出力する。本実施形態では、テストモードが'01'である時、論理ハイ信号を出力する。複数の反転器２１１bは、S[3:0]の各ビット値を反転する。
【００２２】
第2論理積演算器２１１cは、S[3:0]の13個の相異なるビット値の中の一つに対してのみ論理ハイ信号を出力する。第3論理積演算器２１１cは、第1論理積演算器２１１aの出力と第2論理積演算器２１１bとの出力を各々論理積演算してリング発振部２１２に含まれた複数の発振器の中の一つに論理ハイのイネーブル信号(RO_SEL[12:0])を出力する。結局、RO_SEL[12:0]信号は、S[3:0]信号を復号化したことで、例えば、S[3:0]が'0000'の場合、RO_SEL[0]信号は、リング発振部２１２の複数の発振器の中から一番目の発振器を選択するために論理ハイになる。これと同様に、S[3:0]信号が'0001'の場合、RO_SEL[1]信号は、リング発振部２１２の複数の発振器の中から二番目の発振器を選択するために論理ハイになる。そして、S[3:0]信号が'1100'であればRO_SEL[12]信号は、リング発振部２１２の前記複数の発振器の中から最後の発振器を選択するために論理ハイになる。
【００２３】
図３は、図１のリング発振部２１２についての詳細回路図を示したものである。示したリング発振部２１２は、複数のリング発振器３１及び論理和演算器３２を含む。
【００２４】
リング発振器３１は、相異なる周波数の発振信号を出力して、RO_SEL[12:0]信号によってイネーブルされる。論理和演算器３２は、リング発振器３１の中でイネーブルされたリング発振器から出力される発振信号(RO_FO)を出力する。
【００２５】
次の表は、図３のリング発振器３１についての構成の例を表わす。
【００２６】
【表１】
2007108172.tif 000003
【００２７】
表１でinv(Cap)は、図４Ｂに示したキャパシタンスタイプのリング発振器であることを表わし、inv(Res)は、図４Ｃに示した抵抗タイプのリング発振器であることを表わす。
【００２８】
図４Ａは、図３のリング発振器３１の回路を示したものである。示したリング発振器は、直列に連結された複数の反転器４１、RO_SEL[]信号と反転器４１のうち、最終反転器の出力を入力にするナンドゲート４２、そして、ナンドゲート４２から出力される発振周波数をバッファリングする二つの反転器４３を含む。反転器４１のうち、最初の反転器にはナンドゲート４２の出力が入力される。ステージ(stage)の個数は、反転器４１の個数及びナンドゲート４２の合計である。
【００２９】
表１を参照すれば、RO0は、FEOL(Front End Of Line)效果把握のために反転器(inv)のみで構成されるインバータ発振器である。RO1ないしRO5は、反転器４１の間に図４Ｂに示したキャパシタンスパターン(capacitance pattern)を有するキャパシタンスタイプリング発振器、RO6ないしRO12は、反転器４１の間に図４Ｃに示したレジスタンスパターン(resistance pattern)を有するレジスタンスタイプリング発振器で構成される。
【００３０】
M1、...、Mnは、各々メタル層を表わすものであって、M1は、メタル層の中から一番低い層を表わす。例えば、RO1の場合、ステージ数が5個であり、メタルライン(line)の長さが500μmであることを表わす。その構造は、M1(500μm)-インバータ４１-M1(500μm)-インバータ４１-M1(500μm)-インバータ４１-M1(500μm)-インバータ４１-M1(500μm)-ナンドゲート４２の順に連結される。
【００３１】
図４Ｂは、本発明によるリング発振器で使われるメタル層のキャパシタンスパターンを示したものである。図面から参照番号４４は、(n-1)番目のメタル層を表わして接地され、４６はn番目のメタル層に(n-1)番目のメタル層の上部に位置する。参照番号４５は、ライン４６を包むメタル層であり、接地される。
【００３２】
図４Ｃは、本発明によるリング発振器レジスタンスパターンを示したものである。本実施形態で図４Ｂ及び４Ｃに示したキャパシタンスパターン及びレジスタンスパターンのレイアウト(layout)は、ラインの幅(width)/ラインが占める空間(space)を最小化する設計規則(minimum width/space design rule for each line)によって構成され、各ステ−ジの間の間隔は5μmになるように構成された。
【００３３】
図４Ａで、ナンドゲート４２は、RO_SEL[]信号によって全体リング発振器をイネーブル/ディセーブルさせる。RO_SEL[]信号が論理ハイであれば、ナンドゲート４２は反転器のように動作してリング発振器をイネーブルさせて発振信号を出力する。RO_SEL[]信号が論理ローであれば、ナンドゲート４２は他の端子の入力に関わらずリング発振器をディセーブルさせる。
【００３４】
バッファ４３は、ナンドゲート４２の出力をバッファリングすることによって、バッファ４３に連結される負荷(図示せず)によるリング発振信号の変動を緩衝する。
【００３５】
図５は、図１の分圧部２１３についての詳細回路図を示したものである。示した分圧部２１３は、複数のDフリップフロップ５１を含む。
【００３６】
Dフリップフロップ５１は、リング発振部２１２から出力される発振信号(RO_FO)をクロック端子(CK)に入力され、符号化部２１１から出力されるRO_EN信号をリセット端子(RN)に入力されて発振信号(RO_FO)を分周してRO_DIV_FO信号を出力する。本実施形態では、5ステージのDフリップフロップ５１を備えて32分周するが、測定装置の分解能によってステージ数を調節しうる。したがって、測定装置の特性に無関係に高周波数のリング発振信号を分圧することによって、低速で動作する測定装置から測定可能にさせる。
【００３７】
図６は、図１のタイミング検査部２２についての詳細ブロック図である。示したタイミング検査部２２は、第1及び第2論理積演算器５１、５２、クロックツリ合成部５３、セットアップタイミング検査部５４、ホールドタイミング検査部５５及び選択部５６を含む。また、タイミング検査部２２は、選択部５６から出力される信号を安定化させるための出力安定化部５７をさらに含むことが出来る。
【００３８】
第1論理積演算器５１は、テストモード[1]及びテストモード[0]を反転した信号を論理積演算して、セットアップタイミングマージン検査のためのイネーブル信号であるTC_SETUP_EN信号を出力する。第2論理積演算器５２は、テストモード[1]及びテストモード[0]を論理積演算して、ホールドタイミングマージン検査のためのイネーブル信号であるTC_HOLD_EN信号を出力する。
【００３９】
クロックツリ合成部５３は、入力クロック信号CLKからクロックツリ合成效果のための8個のクロック信号であるCLKL[7:0]、CLKC[7:0]を生成する。
【００４０】
図７は、図６のクロックツリ合成部５３についての詳細回路図である。示したところによれば、入力クロック信号CLKは、10個のクロックバッファで構成される飽和ロジック(saturation logic)を介してバッファリングされることによって、CLKの遷移時間(transition time)を飽和させて、CLKの遷移時間に関わらず一定したクロックツリ信号を出力する。クロックツリ部７１は、二つの枝(branch)を含み、各枝には8個のクロックバッファを備え、飽和ロジック７０から出力されたクロック信号を各々ディレさせて順次的に出力される8個のクロック信号を一つのセットにするCLKL[7:0]、CLKC[7:0]を出力する。
【００４１】
図８は、図６のセットアップタイミング検査部５４についての詳細回路図である。示したセットアップタイミング検査部５４は、クロック同期発振部８１、パルス生成部８２及び時間違反検査部８３を含む。
【００４２】
示したクロック同期発振部８１は、CLKL[7:0]中の中間に該当するCLKL[3]のクロック信号に同期する発振信号を出力する。これによって本実施形態のセットアップタイミング検査部５４は、外部から特定データ信号の入力がなくても自身で信号を生成してタイミングマージンを検査することができ、クロック信号のライジングエッジ(rising edge)またはフォーリングエッジ(falling edge)に関わらず検査できる。パルス生成部８２は、クロック同期発振部８１から出力される発振信号をS[3:0]によって所定時間の間に引き延ばしたパルスを出力する。時間違反検査部８３は、CLKL[3]の周期よりデータ経路ディレ(data path delay)が大きくなれば、セットアップ時間が違反されたことを検出する。
【００４３】
クロック同期発振部８１は、クロックバッファ８１１、Dフリップフロップ８１２、ディレ0（８１３）及び反転器８４を含む。バッファ８１１は、CLKL[3]の信号が安定するようにバッファリングして、Dフリップフロップ８１２のクロック端子(CK)に出力する。Dフリップフロップ８１２のリセット端子(RN)には、図６のTC_SETUP_EN信号が入力される。Dフリップフロップ８１２の出力端子(Q)は、ディレ0（８１３）及び反転器８１４を介して再びDリップフロップ８１２のデータ入力端子(D)に連結されることによって、クロックに同期化された発振信号を出力する。
【００４４】
パルス生成部８２は、ディレ1ないしディレ12（８２１）、選択器８２２、クロックバッファ８２３及びDフリップフロップ８２４を含む。
【００４５】
ディレ1ないしディレ12（８２１）は、直列に連結されてクロック同期発振部８１から出力される発振信号を順次的にディレする。選択器８２３は、S[3:0]信号を選択信号にしてディレ1ないしディレ12（８２１）から各々ディレされた信号中の一つを選択して出力する。選択信号S[3:0]は、'0000'から'1100'まで順次的に増加し、それによって選択器２３から出力されるデータ経路ディレ(DP_SETUP)も増加する。
【００４６】
CLKC[7]信号は、クロックバッファ８２３を介してDフリップフロップ８２４のクロック端子(CK)に出力される。Dフリップフロップ８２４は、TC_SETUP_EN信号をリセット端子(RN)に入力され、DP_SETUP信号をデータ入力端子(D)に入力されてバッファ８２３から出力されるクロック信号に同期して出力する。
【００４７】
時間違反検査部８３は、排他的論理和演算器８３１、ディレ部８３２、反転器８３３及びDフリップフロップ８３４を含む。
【００４８】
排他的論理和演算器８３１及び反転器８３３は、クロック同期発振部８１のDフリップフロップ８１２から出力される信号とパルス生成部８２のDフリップフロップ８２４から出力される信号とを排他的論理和演算して、反転することによって二つの値が等しい場合、ロジックハイを出力する。これは、データ経路ディレ(DP_SETUP)が、CLKL[3]の周期より大きくなる瞬間のセットアップタイム違反(setup time violation)の発生有無が分かるためのものである。セットアップタイム違反は、クロック同期発振部８１のDフリップフロップ８１２から出力される信号とパルス生成部８２のDフリップフロップ８２４から出力される信号とが相異なる場合に起きる。セットアップタイム違反が起きれば、反転器８３３はロジックローを出力する。
【００４９】
ここで、ディレ部８３２は、排他的論理和演算器８３１の出力をキャプチャするロジックでのホールド時間違反防止のために排他的論理和演算器８３１の出力をディレする。反転器８３３は、ディレ部８３２の出力を反転して出力する。
【００５０】
本実施形態では、反転器８３３の出力についてのグリッチ(glitch)を防止するために反転器８３３の出力をラッチしてTC_SETUP_OUT信号を出力するDフリップフロップ８３４をさらに備える。
【００５１】
図９は、図６のホールドタイミング検査部５５についての詳細回路図である。示したホールドタイミング検査部５５は、クロック同期発振部９１、パルス生成部９２及び時間違反検査部９３を含む。
【００５２】
クロック同期発振部９１は、CLKL[7]に同期して発振信号を出力する。これによって、本実施形態でホールドタイミング検査部５５は、外部から特定データ信号の入力がなくても自身で信号を生成してタイミングマージンを検査できる。パルス生成部９２は、発振信号を入力されてCLKC[7:0]信号中のS[3:0]によって選択されたクロック信号に同期してパルスを生成する。タイミング検査部８３は、選択されたクロック信号の到着時間からホールド時間の違反有無を検出する。
【００５３】
クロック同期発振部９１は、クロックバッファ９１１、ディレ0（９１２）、Dフリップフロップ９１３及び反転器９１４を含む。
【００５４】
クロックバッファ９１１は、CLKL[7]の信号が安定するようにバッファリングしてDフリップフロップ９１３のクロック端子(CK)に出力する。Dフリップフロップ９１３のリセット端子は、図６のTC_HOLD_EN信号を入力される。Dフリップフロップ９１３の出力端子(Q)は、反転器９１４及びディレ0（９１２）を介して再びDフリップフロップ９１３のデータ入力端子(D)に連結されることによって、クロックに同期化された発振信号を出力する。
【００５５】
パルス生成部９２は、選択器９２１、クロックバッファ９２２及びDフリップフロップ９２３を含む。選択器は、S[3:0]を選択信号にしてクロック信号CLKC[7:0]中の一つを選択することによって、多様な遅延時間(latency)を有するクロック中の一つを選択する。すなわち、S[3:0]信号を'0000'から'0111'まで増加させれば、CLKC[7:0]信号が順次的に選択される。それによって、クロックバッファ９２２を介してDフリップフロップ９２３のクロック端子(CK)に選択されたクロック信号が到着する時間が増加するようになってDフリップフロップ９２３が発振信号をまともにキャプチャできなくなるのでホールド時間違反が起きる。
【００５６】
時間違反検査部９３は、排他的論理和演算器９３４、ディレ1、2、3（９３１、９３３、９３５）、反転器９３６及びDフリップフロップ８３７を含む。
【００５７】
排他的論理和演算器９３４及び反転器９３６は、パルス生成部９２のDフリップフロップ９２３の出力信号とクロック同期発振部９１のDフリップフロップ９１３の出力信号がディレ1（９３３）によって所定時間ディレされた信号に対して二つの値が等しい場合、ロジックハイを出力することによって、ホールドタイミング検査が成功したということを知らせる。
【００５８】
ここで、ディレ2（９３５）は、排他的論理和演算器９３４の出力をキャプチャするロジックでのホールド時間違反防止のために排他的論理和演算器９３４の出力をディレする。反転器８３３は、ディレ部８３２の出力を反転して出力する。
【００５９】
反転器９３６から出力される値に対するグリッチを防止するために本実施形態では、CLKC[7]信号をディレ3（９３１）及びクロックバッファ９３２を介しディレ及びバッファリングしてクロック信号に入力され、反転器９３６の出力をラッチしてTC_HOLD_OUT信号に出力するDフリップフロップ９３７をさらに備える。
【００６０】
図１０は、図６の出力安定化部５７についての詳細回路図である。示した出力安定化部５７は、複数のDフリップフロップ１０１、１０２、１０３及び各Dフリップフロップ１０１、１０２、１０３の出力信号を論理積演算する論理積演算器１０４を含む。Dフリップフロップ１０１、１０２、１０３は、直列に連結されてシフトレジスタ(shift register)構造を有して、第1フリップフロップ１０１は、選択部５６の出力信号であるTC_SOUT信号を入力される。
【００６１】
クロック端子(CK)には、CLKC[7]信号が入力され、リセット端子(RN)には、外部からリセット信号が入力される。また、各Dフリップフロップ１０１、１０２、１０３は、ホールド時間違反を防止するために入力端子(D)にディレ1、2及び3（１０５、１０６、１０７）を備える。ディレ1、2及び3（１０５、１０６、１０７）のディレ値は動作条件によって決定され、同一な値であり得る。
【００６２】
論理積演算器１０４は、各Dフリップフロップ１０１、１０２、１０３の出力であるTC_SCOUT1、TC_SOUT2及びTC_SOUT3を論理積演算することによって、セットアップまたはホールド時間を違反していなければ安定的なロジックハイを、セットアップまたはホールド時間違反の時には安定的なロジックローを出力できる。
【００６３】
図１１(a)ないし図１１(d)は、0.13μmジェネリック(generic)工程から最下の動作条件の下の模擬実験(simulation)結果を示したものである。最下の動作条件は、NMOS/PMOSがすべてslow/slow状態であり、動作電圧が1.05Vであり、125℃である環境を言う。
【００６４】
図１１(a)は、テストモードが各々リング発振器を利用したディレ測定モード１１０、セットアップタイミングマージン検査モード１１１、そして、ホールドタイミングマージン検査モード１１２の場合を表わす。図１１(b)は、各モード１１０、１１１、１１２別に制御信号S[3:0]が'0000'から'1100'まで変わることを表わす。
【００６５】
図１１(c)は、図１のリング発振部２１２から出力されるリング発振信号を示したものである。リング発振信号は、制御信号S[3:0]が'0000'から'1100'まで変わる間に各々発生する。次の表２は、テストモードがディレ測定モード１１０の場合についてのトランジスタレベルの模擬実験プログラムであるHSPICEを利用した模擬実験結果を示したものである。
【００６６】
【表２】
2007108172.tif 000004
【００６７】
表２は、S[3:0]信号が変わることによって最下、普通及び最上の動作条件で出力される発振周波数を表わす。表２によれば、ディレ測定モードでは、13種のリング発振パターンによるディレ及びキャパシタンス/レジスタンス整合性を測定しうる。すなわち、表２に表われた発振周波数の逆数を取れば発振周波数の周期を求めることができ、実際オンチップから測定された周期と模擬実験から出力された周期とを比べることによって、オンチップディレが分かる。
【００６８】
図１１(d)は、入力クロック周波数が200MHzである時、タイミングマージンの検査についてのTC_OUT信号を示したものである。タイミングマージン検査は、S[3:0]信号を'0000'から増加させて行きながらTC_OUT信号がロジックローになる瞬間、すなわちタイミング違反が発生する瞬間を検出する。セットアップタイミングマージン検査モードでは、最下の動作条件で約100MHzから250MHzの間のセットアップタイミングマージンを検査する。ホールドタイミングマージン検査モードでは、システム動作周波数と関係なくホールドタイミングマージンを検査する。
【００６９】
示したところによれば、入力クロック周波数が200MHz以下の時、S[3:0]信号が'0000'から'0010'まで変わる間にTC_OUT信号がロジックハイを出力することが分かる。
【００７０】
次の表３及び表４は、ゲートレベルの模擬実験プログラムであるSTA(Static Timing Analysis)を使って測定したセットアップタイミングマージンとホールドタイミングマージンを各々表わしたものである。
【００７１】
【表３】
2007108172.tif 000005
【００７２】
表３によれば、S[3:0]信号が'0000'から'0010'まで変わる時、最下の動作条件で入力クロック周波数が各々255.39、240.30、213.62MHz以下の時、TC_OUT信号がロジックハイを出力して、S[3:0]信号が'0011'になって入力クロック周波数が189.47MHzを超過すれば、TC_OUT信号がロジックローを出力する。これは、図１１(d)に示した結果１１３と等しい結果を示す。したがって、実際の半導体装置でS[3:0]が'0011'や200MHzの入力クロック周波数でも動作したなら200MHz〜189.47MHzだけのマージンがあることが分かる。
【００７３】
【表４】
2007108172.tif 000006
【００７４】
表４で動作可能マージンが陽の値の場合にのみ半導体装置の動作が可能であり、負の値の場合には動作しない。すなわち、それほどマージンが不足するということを意味する。例えば、S[3:0]が'0100'である時、動作可能マージンは、-0.059nsでゲートレベルではマージンが不足するが、図１１(d)の参照番号114の場合には、TC_OUT信号がロジックハイである。これは、トランジスタレベル模擬実験では動作可能であるがゲートレベル模擬実験では動作しないことを意味し、トランジスタレベルの模擬実験と比べてゲートレベルの模擬実験結果にゲートレベルの抽象化(Abstraction)による模擬実験マージン(Simulation Margin)が表われた結果である。
【００７５】
本発明について実施形態を参考にして説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００７６】
半導体回路のオンチップ特性の測定装置関連の技術分野に適用されうる。
【図面の簡単な説明】
【００７７】
【図１】本発明によるオンチップ特性測定装置についてのブロック図である。
【図２】図１の符号化部についての詳細回路図である。
【図３】図１のリング発振部についての詳細回路図を示したものである。
【図４Ａ】図３のリング発振器の回路を示したものである。
【図４Ｂ】本発明によるリング発振器で使われるメタル層のキャパシタンスパターンを示した図である。
【図４Ｃ】本発明によるリング発振器で使われるメタル層のレジスタンスパターンを示した図である。
【図５】図１の分圧部についての詳細回路図を示したものである。
【図６】図１のタイミング検査部についての詳細ブロック図である。
【図７】図６のクロックツリ合成部についての詳細回路図である。
【図８】図６のセットアップタイミング検査部についての詳細回路図である。
【図９】図６のホールドタイミング検査部についての詳細回路図である。
【図１０】図６の出力安定化部についての詳細回路である。
【図１１】本発明による0.13μm工程から最下の動作条件下の模擬実験結果を示した図面である。
【符号の説明】
【００７８】
１    ：テスト対象装置(DUT)
２    ：オンチップ特性測定装置
２１  ：発振部
２２  ：タイミング検査部
２３  ：選択部
３１  ：リング発振器
３２  ：論理和演算器
４１  ：反転器
４２  ：ナンドゲート
２１１：符号化部
２１２：リング発振部
２１３：分圧部
【図１】
2007108172.tif 000007
【図２】
2007108172.tif 000008
【図３】
2007108172.tif 000009
【図４Ａ】
2007108172.tif 000010
【図４Ｂ】
2007108172.tif 000011
【図４Ｃ】
2007108172.tif 000012
【図５】
2007108172.tif 000013
【図６】
2007108172.tif 000014
【図７】
2007108172.tif 000015
【図８】
2007108172.tif 000016
【図９】
2007108172.tif 000017
【図１０】
2007108172.tif 000018
【図１１】
2007108172.tif 000019