(57)【要約】【課題】データドライバの小型化及び正確なオフセット電圧の補償を可能にし、高速のデータ伝送を可能にする。【解決手段】出力バッファ回路３００は一側端子には入力電圧が、他側端子には自己出力電圧が印加される入力段３０１ａ〜３０１ｆと、前記入力電圧と出力電圧との差が０よりも大きいと、出力段に流れる電流を増加させるＡＢ級出力段３０４ａ、３０４ｂと、前記ＡＢ級出力段をバイアシングするフローティング電流ソース３０２ａ〜３０２ｄと、前記入力段とフローティング電流ソース及びＡＢ級出力段と接続され、前記入力段からの電流と前記フローティング電流ソースからの内部電流を加算するサミング回路３０３ａ〜３０３ｈと、前記入力段に接続され、複数個のスイッチング素子及び抵抗で構成されてオフセット電圧を感知し補償するオフセット補償回路３０５ａ〜３０５ｈを備える。【選択図】        図３
2007028592.tif 000002
【特許請求の範囲】
【請求項１】
一側端子には入力電圧が、他側端子には自己出力電圧が印加される入力段と、
前記入力電圧と出力電圧との差が０より大きいと、出力段に流れる電流を増加させるＡＢ級出力段と、
前記ＡＢ級出力段をバイアシングするフローティング電流ソースと、
前記入力段、フローティング電流ソース及びＡＢ級出力段と接続され、前記入力段から供給される電流と前記フローティング電流ソースから供給される内部電流とを加算するサミング回路と、
前記入力段に接続され、複数個のスイッチング素子及び抵抗で構成されてオフセット電圧を感知し補償するオフセット補償回路
を備えることを特徴とする、出力バッファ回路。
【請求項２】
前記入力段は、
前記入力電圧がゲートに印加される第１ＮＭＯＳトランジスタと、
前記入力電圧がゲートに印加される第１ＰＭＯＳトランジスタと、
前記出力電圧がゲートに印加される第２ＮＭＯＳトランジスタと、
前記出力電圧がゲートに印加される第２ＰＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタをバイアシングする第３ＮＭＯＳトランジスタと、
前記第１及び第２ＰＭＯＳトランジスタをバイアシングする第３ＰＭＯＳトランジスタ
を備えることを特徴とする、請求項１に記載の出力バッファ回路。
【請求項３】
前記オフセット補償回路は、
前記入力段の第１ＮＭＯＳトランジスタと接続される第１抵抗と、
前記入力段の第２ＮＭＯＳトランジスタと接続される第２抵抗と、
前記入力段の第１ＰＭＯＳトランジスタと接続される第３抵抗と、
前記入力段の第２ＰＭＯＳトランジスタと接続される第４抵抗と、
前記第１抵抗に接続される第１スイッチング素子と、
前記第２抵抗に接続される第２スイッチング素子と、
前記第３抵抗に接続される第３スイッチング素子と、
前記第４抵抗に接続される第４スイッチング素子
を備えることを特徴とする、請求項１または２に記載の出力バッファ回路。
【請求項４】
前記入力電圧が印加されて出力電圧が出力される場合には、前記第１及び第２スイッチング素子は前記第１及び第２抵抗に電源電圧が印加されるように接続され、前記第３及び第４スイッチング素子は前記第３及び第４抵抗に接地電圧が印加されるように接続されることを特徴とする、請求項３に記載の出力バッファ回路。
【請求項５】
前記発生したオフセット電圧を補償する場合には、前記第１及び第３スイッチング素子は前記第１及び第３抵抗に出力電圧が印加されるように接続され、前記第２及び第４スイッチング素子は前記第２及び第４抵抗に入力電圧が印加されるように接続されることを特徴とする、請求項３または４に記載の出力バッファ回路。
【請求項６】
前記オフセット電圧は、正極性のオフセット電圧であることを特徴とする、請求項５に記載の出力バッファ回路。
【請求項７】
前記第１ＮＭＯＳトランジスタの電流値は、前記第２ＮＭＯＳトランジスタの電流値よりも小さく、前記第１ＰＭＯＳトランジスタの電流値は、前記第２ＰＭＯＳトランジスタの電流値よりも大きいことを特徴とする、請求項６に記載の出力バッファ回路。
【請求項８】
前記第１抵抗の電流値は、前記第２抵抗の電流値よりも大きく、前記第３抵抗の電流値は、前記第４抵抗の電流値よりも小さいことを特徴とする、請求項７に記載の出力バッファ回路。
【請求項９】
前記オフセット電圧は、負極性のオフセット電圧であることを特徴とする、請求項５に記載の出力バッファ回路。
【請求項１０】
前記第１ＮＭＯＳトランジスタの電流値は、前記第２ＮＭＯＳトランジスタの電流値よりも大きく、前記第１ＰＭＯＳトランジスタの電流値は、前記第２ＰＭＯＳトランジスタの電流値よりも小さいことを特徴とする、請求項９に記載の出力バッファ回路。
【請求項１１】
前記第１抵抗の電流値は、前記第２抵抗の電流値よりも小さく、前記第３抵抗の電流値は、前記第４抵抗の電流値よりも大きいことを特徴とする、請求項１０に記載の出力バッファ回路。
【請求項１２】
前記第１ＮＭＯＳトランジスタと前記第１抵抗の電流値を加算した値は、前記第２ＮＭＯＳトランジスタと前記第２抵抗の電流値を加算した値と等しく、前記第１ＰＭＯＳトランジスタと前記第３抵抗の電流値を加算した値は、前記第２ＰＭＯＳトランジスタと前記第４抵抗の電流値を加算した値と等しいことを特徴とする、請求項８または１１に記載の出力バッファ回路。
【請求項１３】
前記第１及び前記第２抵抗は、ＮＭＯＳトランジスタであり、前記第３及び前記第４抵抗は、ＰＭＯＳトランジスタであることを特徴とする、請求項１２に記載の出力バッファ回路。
【請求項１４】
前記第１乃至前記第４スイッチング素子は、トランジスタであることを特徴とする、請求項４〜１３のいずれか一項に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関する。
【背景技術】
【０００２】
ＳＯＭ（Spatial Optical Modulator）ドライバＩＣの出力解像度（resolution）は、現在８ビット水準にとどまっているが、今後数年内に１０ビット以上に実用化する見込みである。
【０００３】
しかしながら、１０ビットの階調電圧を表現するためには、出力電圧範囲が４Ｖ程度であることを考慮すると、入力及び出力電圧の誤差、すなわち、オフセット電圧が±１ｍＶ以下の範囲を有する階調間電圧を出力できるデータドライバが必要とされる。これは、現在の８ビットデータドライバのオフセット電圧が±３ｍＶ乃至±１０ｍＶ水準であることに鑑みるとき、非常に高精度のデータドライバであることが分かる。にもかかわらず、現在８ビット水準のデータドライバを使用すると、出力解像度が増加すればするほどオフセット電圧の影響によって正確な映像信号を伝達できなくなる。
【０００４】
そこで、データドライバのオフセット電圧を減らすために、データドライバに種々のオフセット補償回路の適用が試みられており、その例には、オートゼロ（auto zeroing）方式、チョッパー安定化（chopper stabilization）方式、そしてピンポン(ping-pong)方式があり、なかでもオートゼロ方式が最も多用されている。
【０００５】
図１−ａは、従来技術によってモデリングした出力バッファ１００を示し、図１−ｂ及び図１−ｃは、従来技術によって発生するオフセット電圧を示す図である。
【０００６】
図１−ａに示す出力バッファ１００の入力段に入力電圧信号を印加し、出力段の出力ノードＡで時間によって発生するオフセット電圧は、入力電圧よりも出力電圧が大きい場合に発生する正極性のオフセット電圧（図１−ｂ）と、入力電圧が出力電圧よりも大きい場合に発生する負極性のオフセット電圧（図１−ｃ）とに分けられる。このようなオフセット電圧の発生によって、データ伝送時間ｔの間には正確な映像信号の伝達ができなくなる。オフセット電圧が発生する原因は様々であるが、半導体回路製作過程で生じるトランジスタの不整合が主な原因とされている。すなわち、半導体回路製作過程中に、半導体回路入力段の正信号と負信号を処理する信号経路のトランジスタの大きさが異なってくることから、正極性または負極性のオフセット電圧が発生するのである。
【０００７】
図２は、従来技術による出力バッファ回路２００を示す回路図であり、最も多用されているオートゼロ方式のオフセット補償回路を適用した出力バッファ回路２００を示している。
【０００８】
従来技術による出力バッファ回路２００は、図２に示すように、一側端子には入力電圧が印加され、他側端子には出力電圧が印加される入力段２０１ａ〜２０１ｆ、ＡＢ級出力段２０４ａ，２０４ｂをバイアシングするフローティング電流ソース２０２ａ〜２０２ｄ、入力段２０１ａ〜２０１ｆ、フローティング電流ソース２０２ａ〜２０２ｄ及びＡＢ級出力段２０４ａ，２０４ｂと接続されて、入力段２０１ａ〜２０１ｆから供給される電流とフローティング電流ソース２０２ａ〜２０２ｄから供給される内部電流とを加算するサミング回路２０３ａ〜２０３ｈ、入力電圧と出力電圧との差が０よりも大きいと、出力段に流れる電流を増加させて電圧を出力するＡＢ級出力段２０４ａ，２０４ｂ、及び入力段２０１ａ〜２０１ｆ及びＡＢ級出力段２０４ａ，２０４ｂに接続され、スイッチ及びキャパシタで構成されて前記オフセット電圧を補償するオフセット補償回路から構成される。
【０００９】
このオフセット補償回路は、オフセット電圧を保存するキャパシタＣｏｆｆと、オフセット電圧の発生時に相補的にターンオンしてオフセット電圧を補償するスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とで構成される。
【００１０】
このようなオフセット補償回路によってオフセット電圧が補償される動作は２段階からなり、その動作を、図２に示す出力バッファ回路２００を参照して説明すると、次の通りである。
【００１１】
出力バッファ回路２００自体のオフセット電圧をＶｏｆｆ、入力電圧をＶｉｎとすると、まず、１番目の段階では、第１スイッチＳＷ１及び第２スイッチＳＷ２はターンオンし、第３スイッチＳＷ３及び第４スイッチＳＷ４はターンオフすることによって出力バッファ回路２００自体のＶｏｆｆはキャパシタＣｏｆｆに保存される。すなわち、第１スイッチＳＷ１と第２スイッチＳＷ２はターンオンしたのでキャパシタＣｏｆｆのマイナス（−）ノードの電圧はＶｉｎとなり、キャパシタＣｏｆｆのプラス（＋）ノードの電圧はＶｉｎ＋Ｖｏｆｆとなり、それによって、キャパシタＣｏｆｆの両端に印加される電圧はＶｏｆｆとなる。
【００１２】
こうしてキャパシタＣｏｆｆに保存されたＶｏｆｆは、２番目の段階で、第３スイッチＳＷ３及び第４スイッチＳＷ４はターンオンし、第１スイッチＳＷ１及び第２スイッチＳＷ２はターンオフすることによって補償される。すなわち、第３スイッチＳＷ３と第４スイッチＳＷ４がターンオンするとキャパシタのプラス（＋）ノードの電圧はＶｉｎに変換され、電荷量保存の法則によってキャパシタのマイナス（−）ノードの電圧はＶｉｎ−Ｖｏｆｆとなるので、出力バッファ回路２００の入力段２０１ａ〜２０１ｆに印加される電圧は、Ｖｉｎ−Ｖｏｆｆとなる。したがって、出力バッファ回路２００自体のオフセット電圧をＶｏｆｆと定義したので、オフセット電圧Ｖｏｆｆは補償され、結果として出力電圧は入力電圧Ｖｉｎと等しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のような従来の出力バッファ回路においては、オフセットをサンプリング（sampling）する時間、すなわち、オフセットを補償する１番目の段階で入出力電圧の信号経路を遮断し、２番目の段階でオフセット電圧を補償するための時間が要求されるため、データ伝送に必要な時間を多く確保できず、高速のデータ伝送に制約があった。
【００１４】
また、スイッチを使ってオフセット電圧を補償するだけに、スイッチング動作時に発生する電荷注入現象によって実際のオフセット電圧と異なるオフセット電圧が発生してしまい、オフセット電圧の完全な補償ができないという問題点があった。
【００１５】
しかも、オフセット補償回路を構成するキャパシタの他、発生した寄生キャパシタにもオフセット電圧が保存されることがあるため、これによる誤差を防止するためには一定値以上のキャパシタンスを持つキャパシタが要求され、それによって、出力バッファ回路の大きさが増加するという問題点もあった。
【００１６】
本発明は上記の問題点を解決するためのもので、その目的は、少ない数のスイッチング素子と抵抗とで構成されたオフセット補償回路によってデータドライバのオフセット電圧を感知し、これを再び入力段に帰還させて出力電圧を入力電圧と等しくすることによって、データドライバの小型化及び正確なオフセット電圧の補償を可能にし、かつ、オフセット電圧を補償するための時間を省くことによって高速のデータ伝送ができる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００１７】
上述の目的を達成するために、本発明に係る出力バッファ回路は、一側端子には入力電圧が、他側端子には自己出力電圧が印加される入力段と、前記入力電圧と出力電圧との差が０より大きいと、出力段に流れる電流を増加させるＡＢ級出力段と、前記ＡＢ級出力段をバイアシングするフローティング電流ソースと、前記入力段、フローティング電流ソース及びＡＢ級出力段と接続され、前記入力段から供給される電流と前記フローティング電流ソースから供給される内部電流とを加算するサミング回路と、前記入力段に接続され、複数個のスイッチング素子及び抵抗で構成されてオフセット電圧を感知し補償するオフセット補償回路を備える。
【００１８】
ここで、一実施形態では、前記入力段は、前記入力電圧がゲートに印加される第１ＮＭＯＳトランジスタと、前記入力電圧がゲートに印加される第１ＰＭＯＳトランジスタと、前記出力電圧がゲートに印加される第２ＮＭＯＳトランジスタと、前記出力電圧がゲートに印加される第２ＰＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタをバイアシングする第３ＮＭＯＳトランジスタと、前記第１及び第２ＰＭＯＳトランジスタをバイアシングする第３ＰＭＯＳトランジスタを備える。
【００１９】
また、一実施形態では、前記オフセット補償回路は、前記入力段の第１ＮＭＯＳトランジスタと接続される第１抵抗と、前記入力段の第２ＮＭＯＳトランジスタと接続される第２抵抗と、前記入力段の第１ＰＭＯＳトランジスタと接続される第３抵抗と、前記入力段の第２ＰＭＯＳトランジスタと接続される第４抵抗と、前記第１抵抗に接続される第１スイッチング素子と、前記第２抵抗に接続される第２スイッチング素子と、前記第３抵抗に接続される第３スイッチング素子と、前記第４抵抗に接続される第４スイッチング素子を備える。
【００２０】
そして、一実施形態では、前記入力電圧が印加されて出力電圧が出力される場合には、前記第１及び第２スイッチング素子は前記第１及び第２抵抗に電源電圧が印加されるように接続され、前記第３及び第４スイッチング素子は前記第３及び第４抵抗に接地電圧が印加されるように接続される。
【００２１】
また、一実施形態では、前記発生したオフセット電圧を補償する場合には、前記第１及び第３スイッチング素子は前記第１及び第３抵抗に出力電圧が印加されるように接続され、前記第２及び第４スイッチング素子は前記第２及び第４抵抗に入力電圧が印加されるように接続される。
【００２２】
このとき、一実施形態では、前記オフセット電圧は、正極性のオフセット電圧である。
【００２３】
このとき、一実施形態では、前記第１ＮＭＯＳトランジスタの電流値は、前記第２ＮＭＯＳトランジスタの電流値よりも小さく、前記第１ＰＭＯＳトランジスタの電流値は、第２ＰＭＯＳトランジスタの電流値よりも大きい。
【００２４】
また、一実施形態では、前記第１抵抗の電流値は、前記第２抵抗の電流値よりも大きく、前記第３抵抗の電流値は、前記第４抵抗の電流値よりも小さい。
【００２５】
また、一実施形態では、前記オフセット電圧は、負極性のオフセット電圧である。
【００２６】
このとき、一実施形態では、前記第１ＮＭＯＳトランジスタの電流値は、前記第２ＮＭＯＳトランジスタの電流値よりも大きく、前記第１ＰＭＯＳトランジスタの電流値は、前記第２ＰＭＯＳトランジスタの電流値よりも小さい。
【００２７】
また、一実施形態では、前記第１抵抗の電流値は、前記第２抵抗の電流値よりも小さく、前記第３抵抗の電流値は、前記第４抵抗の電流値よりも大きい。
【００２８】
一実施形態では、前記第１ＮＭＯＳトランジスタと前記第１抵抗の電流値を加算した値は、前記第２ＮＭＯＳトランジスタと前記第２抵抗の電流値を加算した値と等しく、前記第１ＰＭＯＳトランジスタと前記第３抵抗の電流値を加算した値は、前記第２ＰＭＯＳトランジスタと第４抵抗の電流値を加算した値と等しい。
【００２９】
また、一実施形態では、前記第１及び前記第２抵抗は、ＮＭＯＳトランジスタであり、前記第３及び前記第４抵抗は、ＰＭＯＳトランジスタである。
【００３０】
一実施形態では、前記第１乃至前記第４スイッチング素子は、トランジスタである。
【発明の効果】
【００３１】
本発明に係る出力バッファ回路によれば、少ない数のスイッチング素子と抵抗とで構成されたオフセット補償回路によってデータドライバのオフセット電圧を感知し、これを再び入力段に帰還させて出力電圧を入力電圧と等しくするため、オフセット電圧を補償する時間が要求されず、したがって、データ伝送に必要な時間を多く確保でき、高速のデータ伝送が可能になる。
【００３２】
また、オフセット補償回路の連続的な動作によってオフセット電圧を補償するため、電荷注入現象に起因する誤差が発生せず、それによって、オフセット電圧の完全な補償が可能になる。
【００３３】
なお、出力バッファ回路において大きい面積を占めるキャパシタの代わりに、トランジスタからなる少ない数のスイッチング素子と抵抗を使用するため、出力バッファ回路の小型化及びこれによる材料費の節減が図られる。
【発明を実施するための最良の形態】
【００３４】
以下、添付の図面を参照しつつ、本発明に係る出力バッファ回路の好適な実施形態について詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００３５】
図３は、本発明による出力バッファ回路３００を示す回路図である。
【００３６】
本発明による出力バッファ回路３００は、図３に示すように、一側端子には入力電圧が印加され、他側端子には出力電圧が印加される入力段３０１ａ〜３０１ｆ、ＡＢ級出力段３０４ａ，３０４ｂをバイアシングするフローティング電流ソース３０２ａ〜３０２ｄ、入力段３０１ａ〜３０１ｆ、フローティング電流ソース３０２ａ〜３０２ｄ及びＡＢ級出力段３０４ａ，３０４ｂと接続されて、入力段３０１ａ〜３０１ｆから供給される電流とフローティング電流ソース３０２ａ〜３０２ｄから供給される内部電流とを加算するサミング回路３０３ａ〜３０３ｈ、入力電圧と出力電圧との差が０よりも大きいと、出力段に流れる電流を増加させて電圧を出力するＡＢ級出力段３０４ａ，３０４ｂ、及び複数個のスイッチング素子及び抵抗で構成され、オフセット電圧を感知し補償するオフセット補償回路３０５ａ〜３０５ｈ、で構成される。
【００３７】
入力段３０１ａ〜３０１ｆは、入力電圧がゲートに印加される第１ＮＭＯＳトランジスタ３０１ａと第１ＰＭＯＳトランジスタ３０１ｃ、出力電圧がゲートに印加される第２ＮＭＯＳトランジスタ３０１ｂと第２ＰＭＯＳトランジスタ３０１ｄ、第１及び第２ＮＭＯＳトランジスタ３０１ａ，３０１ｂをバイアシングする第３ＮＭＯＳトランジスタ３０１ｅ、及び第１及び第２ＰＭＯＳトランジスタ３０１ｃ，３０１ｄをバイアシングする第３ＰＭＯＳトランジスタ３０１ｆで構成される。図３に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いて入力段３０１ａ〜３０１ｆを構成するため、接地電圧から電源電圧ＶＤＤに至る全範囲の電圧を入出力電圧として確保可能になる。このように接地電圧から電源電圧ＶＤＤに至る全範囲の電圧を入出力電圧として確保できる入力段を、レールツーレール（rail to rail）入力段と言い、したがって、本発明による出力バッファには、レールツーレール入力段を備えた折りたたみカスケード演算増幅器を用いることが好ましい。
【００３８】
オフセット補償回路３０５ａ〜３０５ｈは、入力段３０１ａ〜３０１ｆの第１ＮＭＯＳトランジスタ３０１ａと接続される第１抵抗３０５ａ、入力段３０１ａ〜３０１ｆの第２ＮＭＯＳトランジスタ３０１ｂと接続される第２抵抗３０５ｂ、入力段３０１ａ〜３０１ｆの第１ＰＭＯＳトランジスタ３０１ｃと接続される第３抵抗３０５ｃ、入力段３０１ａ〜３０１ｆの第２ＰＭＯＳトランジスタ３０１ｄと接続される第４抵抗３０５ｄ、第１抵抗３０５ａに出力電圧または電源電圧を接続する第１スイッチング素子３０５ｅ、第２抵抗３０５ｂに入力電圧または電源電圧を接続する第２スイッチング素子３０５ｆ、第３抵抗３０５ｃに出力電圧または接地電圧を接続する第３スイッチング素子３０５ｇ、及び第４抵抗３０５ｄに入力電圧または接地電圧を接続する第４スイッチング素子３０５ｈで構成される。
【００３９】
ここで、第１及び第２抵抗３０５ａ，３０５ｂはＮＭＯＳトランジスタであり、第３及び第４抵抗３０５ｃ，３０５ｄはＰＭＯＳトランジスタである。第１乃至第４スイッチング素子３０５ｅ〜３０５ｈはトランジスタからなっている。
【００４０】
また、ＮＭＯＳトランジスタからなる第１及び第２抵抗及びＰＭＯＳトランジスタからなる第３及び第４抵抗におけるそれぞれの抵抗値をＲｉｎ、ＮＭＯＳトランジスタのゲートとソース間の電圧をＶGS、ＰＭＯＳトランジスタのソースとゲート間の電圧をＶSG、ＮＭＯＳ及びＰＭＯＳトランジスタのしきい電圧をＶTHとする時、第１乃至第４抵抗の抵抗値は次の通りである。
【００４１】
Ｒｉｎ＝１／β（ＶGS−ＶTH）（第１及び第２抵抗値）‥‥‥式（１）
Ｒｉｎ＝１／β（ＶSG−｜ＶTH｜）（第３及び第４抵抗値）‥‥‥式（２）
【００４２】
以下、図３に示す出力バッファ回路３００を用いて、発生したオフセット電圧を感知し、その量だけを負帰還させてオフセット電圧を補償する好ましい実施例についてより詳細に説明する。
【実施例１】
【００４３】
図４−ａは、本発明による正極性のオフセット電圧＋Ｖｏｆｆを補償する出力バッファ回路の動作タイミングを示す図である。
【００４４】
図４−ａに示すように、本発明による出力バッファ回路の動作タイミングは、大きく、入力電圧Ｖｉｎが印加され、正極性のオフセット電圧＋Ｖｏｆｆを含む出力電圧Ｖｏｕｔが出力される第１区間と、トランジスタの不整合によって発生した正極性のオフセット電圧＋Ｖｏｆｆが補償される第２区間とに分けられる。
【００４５】
まず、第１区間における出力バッファ回路動作過程について説明する。
【００４６】
図３及び図４−ａに示すように、第１区間では、オフセット補償回路３０５ａ〜３０５ｈの第１乃至第４スイッチング素子３０５ｅ〜３０５ｈがいずれも、入力電圧Ｖｉｎ端子と出力電圧Ｖｏｕｔ端子からオフセット補償回路３０５ａ〜３０５ｈの第１乃至第４抵抗３０５ａ〜３０５ｄがいずれも隔離されるように、電源電圧ＶＤＤ及び接地電圧に接続される。
【００４７】
すなわち、第１及び第２スイッチング素子３０５ｅ，３０５ｆは、ＮＭＯＳトランジスタからなる第１及び第２抵抗３０５ａ，３０５ｂに電源電圧ＶＤＤが印加されるように接続され、第３及び第４スイッチング素子３０５ｇ，３０５ｈは、ＰＭＯＳトランジスタからなる第３及び第４抵抗３０５ｃ，３０５ｄに接地電圧が印加されるように接続される。これにより、オフセット補償回路３０５ａ〜３０５ｈの第１乃至第４抵抗３０５ａ〜３０５ｄのＶGSまたはＶSG値が最大となるので、図３と関連して言及された式１と式２によって、第１乃至第４抵抗３０５ａ〜３０５ｄの抵抗値は最小となり、この抵抗値は一定に維持される。したがって、出力電圧Ｖｏｕｔは、一定の勾配を維持しながら上昇または下降するようになる。
【００４８】
次に、正極性のオフセット電圧＋Ｖｏｆｆが発生する場合、第２区間で正極性のオフセット電圧＋Ｖｏｆｆが補償される過程について説明する。
【００４９】
まず、入力段３０１ａ〜３０１ｆのＮＭＯＳトランジスタ３０１ａ，３０１ｂ，３０１ｅが動作するときに、正極性のオフセット電圧＋Ｖｏｆｆが補償される場合について説明する。
【００５０】
正極性のオフセット電圧＋Ｖｏｆｆは、入力電圧Ｖｉｎよりも出力電圧Ｖｏｕｔが大きい場合に発生するので、第１ＮＭＯＳトランジスタ３０１ａのゲート電圧が、相対的に第２ＮＭＯＳトランジスタ３０１ｂのゲート電圧よりも小さくなり、これにより、第１ＮＭＯＳトランジスタ３０１ａの電流値は、第２ＮＭＯＳトランジスタ３０１ｂの電流値に比べてオフセット電圧＋Ｖｏｆｆの大きさだけ小さくなる。
【００５１】
このとき、第１スイッチング素子３０５ｅは、第１抵抗３０５ａのゲートに出力電圧Ｖｏｕｔが印加されるように接続され、第２スイッチング素子３０５ｆは、第２抵抗３０５ｂのゲートに入力電圧Ｖｉｎが印加されるように接続され、それによって、第１抵抗３０５ａのゲート電圧が、相対的に前記第２抵抗３０５ｂのゲート電圧よりも大きくなる。
【００５２】
したがって、第１抵抗３０５ａのＶGSの値が第２抵抗３０５ｂのＶGSの値よりも大きくなり、これにより、上記の式１によって、第１抵抗３０５ａの抵抗値は第２抵抗３０５ｂの抵抗値よりも小さくなるので、第１抵抗３０５ａの電流値は、第２抵抗３０５ｂの電流値に比べてオフセット電圧＋Ｖｏｆｆの大きさだけ大きくなる。
【００５３】
そして、サミング回路３０３ａ〜３０３ｈの第４ＰＭＯＳトランジスタ３０３ａ及び第５ＰＭＯＳトランジスタ３０３ｂのドレインから、入力段３０１ａ〜３０１ｆの第１ＮＭＯＳトランジスタ３０１ａ及び第２ＮＭＯＳトランジスタ３０１ｂのドレインに同じ大きさの電流が流れ込むので、出力電圧Ｖｏｕｔは下降し正極性のオフセット電圧＋Ｖｏｆｆは０に収斂される。
【００５４】
一方、入力段３０１ａ〜３０１ｆのＰＭＯＳトランジスタ３０１ｃ，３０１ｄ，３０１ｆが動作する時、正極性のオフセット電圧＋Ｖｏｆｆが補償される場合について説明する。
【００５５】
正極性のオフセット電圧＋Ｖｏｆｆが発生する場合、第１ＰＭＯＳトランジスタ３０１ｃのゲート電圧が、相対的に第２ＰＭＯＳトランジスタ３０１ｄのゲート電圧よりも小さくなり、これにより、第１ＰＭＯＳトランジスタ３０１ｃの電流値は、第２ＰＭＯＳトランジスタ３０１ｄの電流値に比べてオフセット電圧＋Ｖｏｆｆの大きさだけ大きくなる。
【００５６】
このとき、第３スイッチング素子３０５ｇは、第３抵抗３０５ｃのゲートに出力電圧Ｖｏｕｔが印加されるように接続され、第４スイッチング素子３０５ｈは、第４抵抗３０５ｄのゲートに入力電圧Ｖｉｎが印加されるように接続されるため、第３抵抗３０５ｃのゲート電圧が、相対的に第４抵抗３０５ｄのゲート電圧よりも大きくなる。
【００５７】
したがって、第３抵抗３０５ｃのＶSGの値が第４抵抗３０５ｄのＶSGの値よりも小さくなり、これにより、上記の式２によって、第３抵抗３０５ｃの抵抗値は、第４抵抗３０５ｄの抵抗値よりも大きくなるので、第３抵抗３０５ｃの電流値は、第４抵抗３０５ｄの電流値に比べてオフセット電圧＋Ｖｏｆｆの大きさだけ小さくなる。
【００５８】
そして、サミング回路３０３ａ〜３０３ｈの第４ＮＭＯＳトランジスタ３０３ｃ及び第５ＮＭＯＳトランジスタ３０３ｄのドレインから、入力段３０１ａ〜３０１ｆの第１ＰＭＯＳトランジスタ３０１ｃ及び第２ＰＭＯＳトランジスタ３０１ｄのドレインに同じ大きさの電流が流れ込むので、出力電圧Ｖｏｕｔは下降し正極性のオフセット電圧＋Ｖｏｆｆは０に収斂される。
【実施例２】
【００５９】
図４−ｂは、本発明による負極性のオフセット電圧−Ｖｏｆｆを補償する出力バッファ回路の動作タイミングを示す図である。
【００６０】
図４−ｂに示すように、本発明による出力バッファ回路の動作タイミングは、実施例１と同様に、大きく、入力電圧Ｖｉｎが印加され、負極性のオフセット電圧−Ｖｏｆｆを含む出力電圧Ｖｏｕｔが出力される第１区間と、トランジスタの不整合によって発生した負極性のオフセット電圧−Ｖｏｆｆが補償される第２区間とに分けられる。
【００６１】
まず、第１区間における出力バッファ回路動作過程について説明する。
【００６２】
図３及び図４−ｂに示すように、第１区間では、オフセット補償回路３０５ａ〜３０５ｈの第１乃至第４スイッチング素子３０５ｅ〜３０５ｈがいずれも、実施例１と同様に、入力電圧Ｖｉｎ端子と出力電圧Ｖｏｕｔ端子からオフセット補償回路３０５ａ〜３０５ｈの第１乃至第４抵抗３０５ａ〜３０５ｄがいずれも隔離されるように、電源電圧ＶＤＤ及び接地電圧に接続される。
【００６３】
すなわち、第１及び第２スイッチング素子３０５ｅ，３０５ｆは、ＮＭＯＳトランジスタからなる第１及び第２抵抗３０５ａ，３０５ｂに電源電圧ＶＤＤが印加されるように接続され、第３及び第４スイッチング素子３０５ｇ，３０５ｈは、ＰＭＯＳトランジスタからなる第３及び第４抵抗３０５ｃ，３０５ｄに接地電圧が印加されるように接続される。これにより、オフセット補償回路３０５ａ〜３０５ｈの第１乃至第４抵抗３０５ａ〜３０５ｄのＶGSまたはＶSGの値が最大となるので、上記の式１と式２によって、第１乃至第４抵抗３０５ａ〜３０５ｄの抵抗値は最小となり、この抵抗値は一定に維持される。したがって、出力電圧Ｖｏｕｔは、一定の勾配を維持しながら上昇または下降する。
【００６４】
次に、負極性のオフセット電圧−Ｖｏｆｆが発生する場合、第２区間で負極性のオフセット電圧−Ｖｏｆｆが補償される過程について説明する。
【００６５】
まず、入力段３０１ａ〜３０１ｆのＮＭＯＳトランジスタ３０１ａ，３０１ｂ，３０１ｅが動作する時、負極性のオフセット電圧−Ｖｏｆｆが補償される場合について説明する。
【００６６】
負極性のオフセット電圧−Ｖｏｆｆは、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい場合に発生するので、第１ＮＭＯＳトランジスタ３０１ａのゲート電圧が、相対的に第２ＮＭＯＳトランジスタ３０１ｂのゲート電圧よりも大きくなり、これにより、第１ＮＭＯＳトランジスタ３０１ａの電流値は、第２ＮＭＯＳトランジスタ３０１ｂの電流値に比べてオフセット電圧−Ｖｏｆｆの大きさだけ大きくなる。
【００６７】
このとき、第１スイッチング素子３０５ｅは、第１抵抗３０５ａのゲートに出力電圧Ｖｏｕｔが印加されるように接続され、第２スイッチング素子３０５ｆは、第２抵抗３０５ｂのゲートに入力電圧Ｖｉｎが印加されるように接続されるため、第１抵抗３０５ａのゲート電圧が、相対的に第２抵抗３０５ｂのゲート電圧よりも小さくなる。
【００６８】
したがって、第１抵抗３０５ａのＶGSの値が、第２抵抗３０５ｂのＶGSの値よりも小さくなり、これにより、上記の式１によって、第１抵抗３０５ａの抵抗値は、第２抵抗３０５ｂの抵抗値よりも大きくなるので、第１抵抗３０５ａの電流値は、第２抵抗３０５ｂの電流値に比べてオフセット電圧−Ｖｏｆｆの大きさだけ小さくなる。
【００６９】
そして、サミング回路３０３ａ〜３０３ｈの第４ＰＭＯＳトランジスタ３０３ａ及び第５ＰＭＯＳトランジスタ３０３ｂのドレインから、入力段３０１ａ〜３０１ｆの第１ＮＭＯＳトランジスタ３０１ａ及び第２ＮＭＯＳトランジスタ３０１ｂのドレインに同じ大きさの電流が流れ込むので、出力電圧Ｖｏｕｔは上昇し負極性のオフセット電圧−Ｖｏｆｆは０に収斂される。
【００７０】
一方、入力段３０１ａ〜３０１ｆのＰＭＯＳトランジスタ３０１ｃ，３０１ｄ，３０１ｆが動作するとき、負極性のオフセット電圧−Ｖｏｆｆが補償される場合について説明する。
【００７１】
負極性のオフセット電圧−Ｖｏｆｆが発生する場合、第１ＰＭＯＳトランジスタ３０１ｃのゲート電圧が、相対的に第２ＰＭＯＳトランジスタ３０１ｄのゲート電圧よりも大きくなり、これにより、第１ＰＭＯＳトランジスタ３０１ｃの電流値は、第２ＰＭＯＳトランジスタ３０１ｄの電流値に比べてオフセット電圧−Ｖｏｆｆの大きさだけ小さくなる。
【００７２】
このとき、第３スイッチング素子３０５ｇは、第３抵抗３０５ｃのゲートに出力電圧Ｖｏｕｔが印加されるように接続され、第４スイッチング素子３０５ｈは、第４抵抗３０５ｄのゲートに入力電圧Ｖｉｎが印加されるように接続されるため、第３抵抗３０５ｃのゲート電圧が、相対的に第４抵抗３０５ｄのゲート電圧よりも小さくなる。
【００７３】
したがって、第３抵抗３０５ｃのＶSGの値が、第４抵抗３０５ｄのＶSGの値よりも大きくなり、これにより、上記の式２によって、第３抵抗３０５ｃの抵抗値は、第４抵抗３０５ｄの抵抗値よりも小さくなるので、第３抵抗３０５ｃの電流値は、第４抵抗３０５ｄの電流値に比べてオフセット電圧−Ｖｏｆｆの大きさだけ大きくなる。
【００７４】
そして、サミング回路３０３ａ〜３０３ｈの第４ＮＭＯＳトランジスタ３０３ｃ及び第５ＮＭＯＳトランジスタ３０３ｄのドレインから、入力段３０１ａ〜３０１ｆの第１ＰＭＯＳトランジスタ３０１ｃ及び第２ＰＭＯＳトランジスタ３０１ｄのドレインに同じ大きさの電流が流れ込むので、出力電圧Ｖｏｕｔは上昇し負極性のオフセット電圧−Ｖｏｆｆは０に収斂される。
【００７５】
以上で説明した本発明の好ましい実施例は、本発明を例示するためのもので、本発明の属する技術分野における通常の知識を持つ者にとって、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形及び変更が可能であることは自明であり、したがって、これら置換や変更も特許請求の範囲に属するものとして解釈すべきである。
【産業上の利用可能性】
【００７６】
以上のように、本発明にかかる出力バッファ回路は、データドライバに有用であり、特に、小型であり、正確なオフセット電圧の補償を可能にする、高速なデータドライバに適している。
【図面の簡単な説明】
【００７７】
【図１−ａ】従来技術によってモデリングした出力バッファを示す図である。
【図１−ｂ】従来技術によって発生する正極性のオフセット電圧を示す図である。
【図１−ｃ】従来技術によって発生する負極性のオフセット電圧を示す図である。
【図２】従来技術による出力バッファ回路を示す回路図である。
【図３】本発明による出力バッファ回路を示す回路図である。
【図４−ａ】本発明による正極性のオフセット電圧を補償する出力バッファ回路の動作タイミングを示す図である。
【図４−ｂ】本発明による負極性のオフセット電圧を補償する出力バッファ回路の動作タイミングを示す図である。
【符号の説明】
【００７８】
３００  出力バッファ回路
３０１ａ〜３０１ｆ  入力段
３０１ａ  第１ＮＭＯＳトランジスタ
３０１ｂ  第２ＮＭＯＳトランジスタ
３０１ｃ  第１ＰＭＯＳトランジスタ
３０１ｄ  第２ＰＭＯＳトランジスタ
３０１ｅ  第３ＮＭＯＳトランジスタ
３０１ｆ  第３ＰＭＯＳトランジスタ
３０２ａ〜３０２ｄ  フローティング電流ソース
３０３ａ〜３０３ｈ  サミング回路
３０３ａ  第４ＰＭＯＳトランジスタ
３０３ｂ  第５ＰＭＯＳトランジスタ
３０３ｃ  第４ＮＭＯＳトランジスタ
３０３ｄ  第５ＮＭＯＳトランジスタ
３０４ａ，３０４ｂ  ＡＢ級出力段
３０５ａ〜３０５ｈ  オフセット補償回路
３０５ａ  第１抵抗
３０５ｂ  第２抵抗
３０５ｃ  第３抵抗
３０５ｄ  第４抵抗
３０５ｅ  第１スイッチング素子
３０５ｆ  第２スイッチング素子
３０５ｇ  第３スイッチング素子
３０５ｈ  第４スイッチング素子
【図１−ａ】
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【図１−ｂ】
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【図１−ｃ】
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【図２】
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【図３】
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【図４−ａ】
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【図４−ｂ】
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