(57)【要約】【課題】半導体集積回路の機能ブロックを起動するときに発生するラッシュカレントを低減する。【解決手段】電源線と、第１回路ブロックと第２回路ブロックと、それらの回路ブロックと電源線との接続を制御する電源供給制御部とを具備する半導体集積回路を構成する。  電源供給制御部は、電源線と回路ブロックとの間に設けられたスイッチ群と、スイッチ群の動作を制御するスイッチ制御回路とを具備する。ここで、スイッチ群は、第１回路ブロックと電源線との接続を制御する第１スイッチと、第２回路ブロックと電源線との接続を制御する第２スイッチとを含むことが好ましい。  その上で、スイッチ制御回路は、回路ブロック全体の動作開始を指示する動作制御信号と、第１スイッチを介して出力される出力電位に対応して第２スイッチの動作を制御する。【選択図】図９
2007267162.tif 000002
【特許請求の範囲】
【請求項１】
電源線と、
前記電源線から供給される電位に応答して動作する回路ブロック群と、前記回路ブロック群は、第１回路ブロックと第２回路ブロックとを含み、
前記回路ブロック群と前記電源線との接続を制御する電源供給制御部と
を具備し、
前記電源供給制御部は、
前記電源線と前記回路ブロック群との間に設けられ、前記回路ブロック群と前記電源線との接続を制御するスイッチ群と、前記スイッチ群は、前記第１回路ブロックと前記電源線との接続を制御する第１スイッチと、前記第２回路ブロックと前記電源線との接続を制御する第２スイッチとを含み、
前記スイッチ群の動作を制御するスイッチ制御回路と
を具備し、
前記スイッチ制御回路は、
前記回路ブロック群の動作開始を指示する動作制御信号と、前記第１スイッチを介して出力される出力電位に対応して前記第２スイッチの動作を制御する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記制御スイッチ回路は、前記動作制御信号と前記第1スイッチを介して出力される出力電位との両者が活性状態であることを検出して前記第２スイッチをオンし、前記出力電位の如何にかかわらず前記動作制御信号の非活性状態を検出して前記第２スイッチをオフする制御スイッチ回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
前記スイッチ制御回路は、
前記第１スイッチが閉じることによって、前記第１回路ブロックに供給される第１出力電位を監視する電位監視部と、
前記電位監視部から出力される内部出力信号に応答して、制御信号を出力する信号ラッチ部と
を備え、
前記電位監視部は、前記第１出力電位のレベルが、前記第１回路ブロックを動作させる電位になることに対応して、前記内部出力信号を前記信号ラッチ部に出力し、
前記信号ラッチ部は、前記内部出力信号に応答して、前記制御信号を前記第２スイッチに供給し、
前記第２スイッチは、前記制御信号に応答して前記電源線と前記第２回路ブロックとを接続する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記電源線は、
高電位を提供する第１電源線と、
低電位を提供する第２電源線と
を含み、
前記回路ブロック群は、前記第１電源線と前記第２電源線との間に設けられ、
前記スイッチ群は、前記第１電源線と前記回路ブロック群との接続、または、前記第２電源線と前記回路ブロック群との接続を制御する
半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記スイッチ群は、
前記回路ブロック群前記第２電源線との間に設けられ、
前記スイッチ制御回路は、
前記第１出力電位を受ける第１入力端と、
前記動作制御信号を受ける第２入力端と、
前記制御信号を出力する出力端と
を備え、
前記電位監視部は、
前記第１入力端に接続されるゲートを有する第１ＰチャネルＭＯＳトランジスタと、
前記第２入力端に接続される第１インバータと、
前記第１インバータの出力端に接続されるゲートと、前記第１ＰチャネルＭＯＳトランジスタのドレインに接続されるソースとを有する第２ＰチャネルＭＯＳトランジスタと、
前記第２ＰチャネルＭＯＳトランジスタのドレインと、前記前記第２入力端と接続されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力端に接続される入力端を有する第２インバータと、前記第２インバータの出力端は、前記ＮＡＮＤ回路の入力端と前記前記第２ＰチャネルＭＯＳトランジスタのドレインとに接続され、
前記信号ラッチ部は、
前記ＮＡＮＤ回路から出力される信号と、前記第２入力端から提供される電位監視部出力信号とに応答して、信号ラッチ部出力信号を生成するラッチ部と、
前記ラッチ部から出力される前記信号ラッチ部出力信号を反転して、前記制御信号として出力する第３インバータと
を具備する
半導体集積回路。
【請求項６】
請求項４に記載の半導体集積回路において、
前記スイッチ群は、
前記回路ブロック群前記第１電源線との間に設けられ、
前記スイッチ制御回路は、
前記第１出力電位を受ける第１入力端と、
前記動作制御信号を受ける第２入力端と、
前記制御信号を出力する出力端と
を備え、
前記電位監視部は、
前記第１入力端に接続されるゲートを有する第１ＮチャネルＭＯＳトランジスタと、
前記第２入力端に接続される第１インバータと、
前記第１インバータの出力端に接続されるゲートと、前記第１ＮチャネルＭＯＳトランジスタのドレインに接続されるソースとを有する第２ＮチャネルＭＯＳトランジスタと、
前記第２ＮチャネルＭＯＳトランジスタのドレインと、前記前記第２入力端と接続されるＮＯＲ回路と、
前記ＮＯＲ回路の出力端に接続される入力端と、前記ＮＡＮＤ回路の入力端と前記前記第２ＰチャネルＭＯＳトランジスタのドレインとに接続される出力端とを有する第２インバータと、
前記ＮＯＲ回路の出力端に接続される入力端を有し、第１電位監視部出力信号を出力する第４インバータと、
前記第２入力端に接続される入力端を有し、前記動作制御信号に応答して第２電位監視部出力信号を出力する第５インバータと
を備え、
前記信号ラッチ部は、
前記第１電位監視部出力信号を受ける第２ＮＡＮＤ回路と前記第２電位監視部出力信号とを受ける第３ＮＡＮＤ回路とで構成されたラッチ部と、
前記ラッチ部から出力されるラッチ部出力信号を受け、ラッチ部出力信号に応答して前記制御信号を提供するインバータ部と
を備える
半導体集積回路。
【請求項７】
電源線と、前記電源線から供給される電位に応答して動作する第１回路ブロックと、前記電源線から供給される電位に応答して動作する第２回路ブロックと、第１回路ブロックと第２回路ブロックとを含む回路ブロック群と前記電源線との接続を制御する電源供給制御部とを具備する半導体集積回路の電源制御方法であって、
（ａ）前記第１回路ブロックに供給される第１出力電位を監視するステップと、
（ｂ）前記第１出力電位のレベルが、前記第１回路ブロックを動作させる電位になることに対応して、内部出力信号を生成するステップと、
（ｃ）前記内部出力信号に応答して制御信号を生成し、前記制御信号を前記第２回路ブロックと前記電源線との接続を制御する前記第２スイッチに供給するステップと
（ｄ）前記回路ブロック群の動作開始を指示する動作制御信号と、前記制御信号に対応して前記第２スイッチの動作を制御するステップ
を具備する半導体集積回路の電源制御方法。
【請求項８】
請求項７に記載の半導体集積回路の電源制御方法において、
前記（ａ）ステップは、
前記第１スイッチが閉じることによって、前記第１回路ブロックに供給される前記第１出力電位を監視するステップを含み、
前記（ｄ）ステップは、
前記制御信号に応答して前記電源線と前記第２回路ブロックとを接続するステップ
を含む
半導体集積回路の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体集積回路で消費される電力を低減する技術に関する。
【背景技術】
【０００２】
半導体集積回路における微細化技術の進歩に伴って、半導体集積回路のリーク電流が増加し、そのリーク電流が問題視されてきている。リーク電流とは、半導体集積回路の内部で、動作に関係の無い電流が流れてしまう現象である。半導体プロセスの微細化により、リーク電流が半導体装置の総消費電力のうち大きな比率を占めるようになってきている。このリーク電流の増加を抑制するために、様々な技術が提案されている。
【０００３】
動作していない時（スタンバイ時）のリーク電流を削減するために、電源スイッチを備える技術が知られている。図１は、リーク電流を削減するための電源スイッチを備えた半導体集積回路の構成を示す回路図である。図１を参照すると、従来の半導体集積回路１００は、制御対象機能ブロック群１０１と、電源スイッチ群１０２と、制御部１０３と、非制御対象機能ブロック１０４とを含んで構成されている。制御対象機能ブロック群１０１は、スタンバイ時に電力の供給が停止される機能ブロックの集合である。非制御対象機能ブロック１０４は、電源の供給に関する制御が行われない機能ブロックである。電源スイッチ群１０２は、制御対象機能ブロック群１０１と第２電源線１０８の接続を制御するスイッチの集合である。
【０００４】
制御対象機能ブロック群１０１は、複数の機能ブロック１０５を含んで構成されている。また、電源スイッチ群１０２は複数の電源スイッチ１０６を含んで構成されている。機能ブロック１０５は、第１電源線１０７と電源スイッチ１０６との間に設けられている。電源スイッチ１０６の一端は機能ブロック１０５に接続され、他端は第２電源線１０８に接続されている。図１に示されているように、第１電源線１０７は電源線１０９に接続されている。第１電源線１０７には、電源線１０９と同電位の電源電位ＶＤＤが供給されている。また、第２電源線１０８は接地線１１０に接続されている。第２電源線１０８には、接地線１１０と同電位のＧＮＤが供給されている。
【０００５】
制御部１０３は、第１制御信号Ｓ１を出力しいている。複数の電源スイッチ１０６は、第１制御信号Ｓ１に応答して、機能ブロック１０５と第２電源線１０８との接続を制御している。図１に示されているように、複数の電源スイッチ１０６は、第１制御信号Ｓ１に応答して同時に活性化される。したがって、第１制御信号Ｓ１が出力されたとき、第１電源線１０７と第２電源線１０８とは、制御対象機能ブロック群１０１を構成する複数の機能ブロック１０５を介して接続される。
【０００６】
以下に、図面を参照して、第１制御信号Ｓ１が出力されたときの、第１電源線１０７と第２電源線１０８の電流の変化を説明する。図２は、第１制御信号Ｓ１が出力されたときに、第１電源線１０７と第２電源線１０８とに流れる電流の変化を示すタイミングチャートである。図２を参照すると、時刻ｔ１のタイミングで、第１制御信号Ｓ１が出力される。このとき、上述のように複数の電源スイッチ１０６のそれぞれが同時に活性化される。
【０００７】
図２に示されているように、電源スイッチ１０６のそれぞれが、同時に活性化した場合、複数の機能ブロック１０５が同時に導通する。それにより、第１電源線１０７および第２電源線１０８には、ラッシュカレント(突入電流：回路の起動時に急激に流れる電流)が流れる。殊に、近年の半導体集積回路は、チップの高集積度化により電源制御の対象となる機能ブロックも大きくかつ多くなってきている。機能ブロック１０５の大規模化に伴って、ラッシュカレントの量も大きくなる。ラッシュカレントが大きいと電源ノイズの原因となり、非制御対象機能ブロック１０４の誤動作の原因となる。誤動作を抑制するためにラッシュカレント対策を行い、電源ノイズを低減させる技術が知られている（例えば、特許文献１参照）。
【０００８】
図３は、ラッシュカレント対策を行っている半導体集積回路１００の構成を示す回路図である。図３を参照すると、半導体集積回路１００は、制御対象機能ブロック群１０１が、第１機能ブロック１０５−１〜第３機能ブロック１０５−３を含んで構成されている。また、電源スイッチ群１０２は、第１スイッチ１０６−１〜第３スイッチ１０６−３を含んで構成されている。ここにおいて、制御部１０３は、第２制御信号Ｓ２を各スイッチ（１０６−１〜１０６−３）に供給している。
【０００９】
図４は、上述の第２制御信号Ｓ２が出力されたときに、第１電源線１０７と第２電源線１０８とに流れる電流の変化を示すタイミングチャートである。図４を参照すると、制御部１０３は、時刻ｔ３から時刻ｔ４にかけて緩やかに電位が上がる第２制御信号Ｓ２を出力している。第１スイッチ１０６−１〜第３スイッチ１０６−３は、第２制御信号Ｓ２に応答して、緩やかにオン状態になる。図４に示されているように、第１スイッチ１０６−１〜第３スイッチ１０６−３が緩やかにオン状態となることによって、第２電源線１０８へのディスチャージが緩やかに行われる。したがって、図３に示される半導体集積回路１００は、このような技術によってラッシュカレントを抑制し、ピーク電流を低減させている。
【００１０】
図５は、ラッシュカレント対策を行っている他の半導体集積回路１００の構成を示す回路図である。半導体集積回路１００は、上述した回路構成に加え、さらに、信号遅延部１１１を含んで構成されている。信号遅延部１１１は、制御部１０３から出力される制御信号を遅延させた遅延信号を生成している。図５を参照すると、制御部１０３は、第３制御信号Ｓ３を第１スイッチ１０６−１に印加している。また、その第３制御信号Ｓ３は、信号遅延部１１１の第１ディレイ回路１１２に供給されている。第１ディレイ回路１１２は、第３制御信号Ｓ３を遅延させた第１遅延信号を第１ＡＮＤ回路１１４と第２ディレイ回路１１３に供給している。第２ディレイ回路１１３は、第１ディレイ回路１１２から供給される第１遅延信号を更に遅延させた第２遅延信号を第２ＡＮＤ回路１１５に供給している。第１ＡＮＤ回路１１４は、第３制御信号Ｓ３と第１遅延信号とに応答して第４制御信号Ｓ４を第２スイッチ１０６−２に印加している。また、第２ＡＮＤ回路１１５は、第３制御信号Ｓ３と第２遅延信号とに応答して第５制御信号Ｓ５を第３スイッチ１０６−３に印加している。
【００１１】
図６は、図５に示される半導体集積回路１００の動作を表すタイミングチャートである。図６の（ａ）は、第３制御信号Ｓ３の動作波形を示している。図６の（ｂ）は、第４制御信号Ｓ４の動作波形を示している。図６の（ｃ）は、第５制御信号Ｓ５の動作波形を示している。図６の（ｄ）は、第１機能ブロック接地電位Ｇ１における電流の変化を示している。図６の（ｅ）は、第２機能ブロック接地電位Ｇ２における電流の変化を示している。図６の（ｆ）は、第３機能ブロック接地電位Ｇ３における電流の変化を示している。
【００１２】
図６を参照すると、時刻ｔ５において、第３制御信号Ｓ３がＬｏｗレベルに達したことに応答して、第４制御信号Ｓ４と第５制御信号Ｓ５とがＬｏｗレベルになる。時刻ｔ６において、制御部１０３は、第３制御信号Ｓ３をＨｉｇｈレベルにする。これによって、第１スイッチ１０６−１が活性化され、第１機能ブロック１０５−１のが、動作を開始する。図６の（ｄ）に示されているように、時刻ｔ６から時刻ｔ７の間で第１機能ブロック１０５−１の起動によるラッシュカレントが発生している。その後、信号遅延部１１１の作用により、時刻ｔ７で第４制御信号Ｓ４がＨｉｇｈレベルになる。これによって、第２スイッチ１０６−２が活性化され、第２機能ブロック１０５−２が動作を開始する。図６の（ｅ）に示されているように、時刻ｔ７から時刻ｔ８の間で第２機能ブロック１０５−２の起動によるラッシュカレントが発生している。さらに、信号遅延部１１１の作用により、時刻ｔ８で第５制御信号Ｓ５がＨｉｇｈレベルになる。これによって、第３スイッチ１０６−３が活性化され、第３機能ブロック１０５−３が動作を開始する。図６の（ｆ）に示されているように、時刻ｔ８よりもあとに第３機能ブロック１０５−３の起動によるラッシュカレントが発生している。
【００１３】
このように、第１スイッチ１０６−１〜第３スイッチ１０６−３のそれぞれは、信号遅延部１１１の作用により、所定の時間差のタイミングで、順番に活性化している。そのため、第１機能ブロック１０５−１〜第３機能ブロック１０５−３のそれぞれから、第２電源線１０８へディスチャージするタイミングもずれることになる。これにより、ラッシュカレントが発生する期間は重ならず、トータルでのピーク電流が低減している。
【００１４】
図７は、特許文献１（特開２０００−１５１３８０号公報）に開示されている従来の半導体集積回路２００の構成を示す回路図である。図７を参照すると、半導体集積回路２００は、電源の供給の制御対象となる複数の論理回路（２０１〜２０３）と、その複数の論理回路に供給する電源を制御するスイッチ（２０４〜２０６）とを含んで構成されている。第１論理回路２０１は、電源線ＶＤＤと第１ノードＮ１との間に設けられている。第２論理回路２０２は、接地線と第２ノードＮ２との間に設けられている。第３論理回路２０３は、接地線と第３ノードＮ３との間に設けられている。
【００１５】
図７に示されているように、第１電源スイッチ部２０４〜第３電源スイッチ部２０６は、ＣＭＯＳインバータを含んで構成されている。第１電源スイッチ部２０４〜第３電源スイッチ部２０６が直列に接続されている。第１電源スイッチ部２０４の出力端は、第１ノードＮ１に接続されている。第２電源スイッチ部２０５の出力端は第２ノードＮ２に接続されている。第３電源スイッチ部２０６の出力端は第３ノードＮ３に接続されている。
【００１６】
図８は、半導体集積回路２００の動作を示すタイミングチャートである。図８の（ａ）は、入力信号ＳＩＮの動作波形を示している。図８の（ｂ）は、第１電源スイッチ部２０４の出力信号の波形を示している。図８の（ｃ）は、第２電源スイッチ部２０５の出力信号の波形を示している。図８の（ｄ）は、第３電源スイッチ部２０６の出力信号の波形を示している。図８の（ｅ）は、第１論理回路２０１に流れる電流の変化を示している。図８の（ｆ）は、第２論理回路２０２に流れる電流の変化を示している。図８の（ｇ）は、第３論理回路２０３に流れる電流の変化を示している。
【００１７】
図８を参照すると、入力信号ＳＩＮに応答して、各論理回路（２０１〜２０３）がスタンバイ状態から稼動状態に移行する。図８の（ａ）を参照すると、時刻ｔ０１において、スタンバイ状態である各論理回路（２０１〜２０３）を起動するために、入力信号ＳＩＮがＬｏｗレベルからＨｉｇｈレベルになる。図８の（ｂ）を参照すると、時刻ｔ０２において、第１ノードＮ１がＬｏｗレベルとなる。第１ノードＮ１がＬｏｗレベルとなることで、第１論理回路２０１が起動する。図８の（ｃ）を参照すると、第１ノードＮ１がＬｏｗレベルになったことに応答して、時刻ｔ０３において、第２ノードＮ２がＨｉｇｈレベルとなる。第２ノードＮ２がＨｉｇｈレベルになることで、第２論理回路２０２が起動する。さらに、図８の（ｄ）を参照すると、第２ノードＮ２がＨｉｇｈレベルとなると、時刻ｔ０４において、第３ノードＮ３がＨｉｇｈレベルとなり、第３論理回路２０３が起動する。
【００１８】
このように、第１電源スイッチ部２０４から第３電源スイッチ部２０６の出力信号がシーケンシャルに反転することで、各論理回路（２０１〜２０３）が順番に起動する。電源を遮断する時の動作も同様におこなわれ、各論理回路（２０１〜２０３）は、シーケンシャルにスタンバイ状態となる。図８の（ｅ）〜図８の（ｇ）に示されているように、各論理回路がシーケンシャルに起動することにより、入力信号ＳＩＮに応答して起動する論理回路によるピーク電流が低減されている。
【００１９】
【特許文献１】特開２０００−１５１３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図１や図３に示されている半導体集積回路１００では、制御対象機能ブロック群１０１の機能ブロック１０５が大規模かつ多数になると、制御部１０３から出力される制御信号（第１制御信号Ｓ１または第２制御信号Ｓ２）を緩やかにしなければならない。しかしながら、数１０〜数１００nsの緩やかな信号を生成し、制御する制御部１０３を構成するのは、非常に困難である。
【００２１】
図５に示されている半導体集積回路１００では、第１ディレイ回路１１２と第２ディレイ回路１１３により電源スイッチ群１０２の各スイッチ（１０６−１〜１０６−３）が活性化するタイミングに時間差をつけている。ここで、第１ディレイ回路１１２と第２ディレイ回路１１３の遅延値が不十分だと、各スイッチ（１０６−１〜１０６−３）が活性化するタイミングが重なってしまいピーク電流が大きくなる場合がある。また、第１ディレイ回路１１２と第２ディレイ回路１１３の遅延値が過剰になると、無駄な待ち時間が発生しまう場合があった。つまり、回路が動作可能となるまでの待ち時間が大きくなり、半導体集積回路１００の動作が遅くなる場合があった。
【００２２】
第１ディレイ回路１１２と第２ディレイ回路１１３とをアナログディレイで構成した場合、遅延段数が多くなる。そのため、半導体集積回路１００面積規模が大きくなるというデメリットもある。第１ディレイ回路１１２と第２ディレイ回路１１３を、カウンタ回路で構成することも可能であるが、クロック制御が必要となり信号遅延部１１１の制御が複雑になる場合がある。
【００２３】
図７に示されている半導体集積回路２００では、各スイッチ（２０４〜２０６）がＣＭＯＳで構成されている。そのため、各論理回路（２０１〜２０３）の電源を遮断するときは、電源投入時と同様に、シーケンシャルに遮断動作が行われる（図８の時刻ｔ０５〜時刻ｔ０８参照）。ここで、トランジスタ２０４−２、２０５−１、２０６−３はそれぞれ第１論理回路２０１、第２論理回路２０２、第３論理回路２０３に電源を供給するトランジスタであることから駆動能力の高いサイズの大きなトランジスタである必要がある。一方、トランジスタ２０４−１，２０５−１、２０６−４は論理回路の電流源となることは無いのでトラジスタサイズは、最小サイズでもよいと考えられる。
【００２４】
しかし、トランジスタ２０４−１，２０５−１、２０６−４を最小サイズのトランジスタとすると、以下の問題を生ずる。すなわち、インバータ２０４を構成するＰチャンネルトランジスタ２０４−１とＮチャンネルトランジスタ２０４−２について検討すると、Ｐチャンネルトランジスタ２０４−１がＮチャンネルトランジスタ２０４−２に対して、極端に駆動能力が低くなることから、インバータを構成するＰチャンネルトランジスタとＮチャンネルトランジスタの駆動能力の差から、インバータ２０４の入力論理スレッシュホールド電圧は入力電圧範囲の中心からかなり低い電圧にずれる。同様に、インバータ２０５の入力論理スレッシュホールドレベルは高い電圧にずれ、トランジスタ２０６−３、２０６−４で構成するインバータの入力論理スレッシュホールドレベルは低い電圧にずれる。このような方向に入力論理スレッシュホールド電圧が中心からずれると、入力信号ＳＩＮの立ち上がり動作に比べて、入力信号ＳＩＮが立ち下がって、第１論理回路２０１、第2論理回路２０２、第3論理回路２０３が稼動状態からスタンバイ状態へ移行する動作が遅くなる。なお、前述したようにスタンバイから稼動状態への移行は、ラッシュカレントを防ぐため、ある程度の時間をかけて行う必要がある。稼動状態からスタンバイへの移行は、このスタンバイから稼動状態への移行よりさらに時間がかかることから、この間、無駄なリーク電流が流れてしまうことになる。
【００２５】
また、インバータ２０４の入力論理スレッシュホールド電圧が極端に低ければ、スタンバイ状態で入力信号ＳＩＮがローレベル、ノードＮ１がハイレベルのときに、ノイズ等が入力信号ＳＩＮにＮチャンネルトランジスタ２０４−２のＶｔを越えるノイズがのるとトランジスタ２０４−２が導通し、ノードＮ１の電位がハイレベルから下がると入力論理スレッシュホールド電圧が高いインバータ２０５が反転し、誤動作して第２論理回路、第３論理回路に不要なリーク電流が流れてしまったり、誤動作を起こす恐れもある。
この様な不具合を避けるためには、大電流を駆動する必要のないトランジスタ２０４−１、２０５−２，２０６−４も、それぞれトランジスタ２０４−２，２０５−１，２０６−３に匹敵するだけの駆動能力を有するサイズの大きなトランジスタにする必要があり、レイアウト面積が大きくなってしまうという課題があった。
【００２６】
以上のように、従来の半導体集積回路では、大規模回路での適切な電源制御をすることが困難であった。
【課題を解決するための手段】
【００２７】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２８】
上記の課題を解決するために、電源線（７）（８）と、前記電源線（７）（８）から供給される電位（ＧＮＤ）（ＶＤＤ）に応答して動作する回路ブロック群（１）と、前記回路ブロック群（１）と前記電源線（７）（８）との接続を制御する電源供給制御部（２）とを具備する半導体集積回路を構成する。ここで、前記回路ブロック群（１）は、第１回路ブロック（１１）と第２回路ブロック（１２）とを含む構成であることが好ましい。
【００２９】
前記電源供給制御部（２）は、前記電源線（７）（８）と前記回路ブロック群（１）との間に設けられ、前記回路ブロック群（１）と前記電源線（７）（８）との接続を制御するスイッチ群（５）と、前記スイッチ群（５）の動作を制御するスイッチ制御回路（６）とを具備する。ここで、前記スイッチ群（５）は、前記第１回路ブロック（１１）と前記電源線（７）（８）との接続を制御する第１スイッチ（１４）と、前記第２回路ブロック（１２）と前記電源線（７）（８）との接続を制御する第２スイッチ（１５）とを含むことが好ましい。その上で、前記スイッチ制御回路（６）は、前記回路ブロック群（１）の動作開始を指示する動作制御信号（Ｓ０１）と、前記第１スイッチを介して出力される出力電位に対応して前記第２スイッチの動作を制御する。
【００３０】
上記の構成によって、本発明は、複数のスイッチを制御する場合に、前段の機能ブロックの電位（接地電位または電源電位）の変化を監視する。その監視結果に基づいて次段のスイッチを制御する制御信号を出力する。これにより複数のスイッチをシーケンシャルに制御している。複数のスイッチをシーケンシャルに活性化させるように制御することにより、機能ブロックを起動するときに発生するラッシュカレントを低減させることができる。
【発明の効果】
【００３１】
本発明では、複数の機能ブロックと、その複数の機能ブロックに供給される電力を制御する複数のスイッチを備える半導体集積回路に適用可能である。その半導体集積回路おいて、複数の活性化回路を備えている。活性化回路は、前段の機能ブロックの電源レベルをモニタする。そして、そのモニタ結果に応答して次段の機能ブロックにスイッチを制御するための制御信号を出力する。
【００３２】
複数の活性化回路をシリアルに接続することにより、スイッチをＯＮする場合のシーケンシャルなタイミング制御が容易に可能となる。前段の機能ブロックの電源レベルをモニタして次段の機能ブロックに接続されるスイッチの制御信号とする構成である。そのため、活性化回路は、機能ブロックの規模によらず、同じ回路が使用でき、最適なタイミングでの動作が可能である。
【発明を実施するための最良の形態】
【００３３】
［第１の実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図９は、本発明の半導体集積回路１０における、第１の実施形態の構成を例示する回路図である。図９を参照すると、第１の実施形態の半導体集積回路１０は、制御対象機能ブロック群１と、電源供給制御部２と、制御部３と、非制御対象機能ブロック４とを含んで構成されている。また、半導体集積回路１０は、制御対象機能ブロック群１に高電位を供給する第１電源線７と、低電位を供給する第２電源線８とを備えている。その第１電源線７は、高電位電源線９ａに接続されている。その第２電源線８は、接地線９ｂに接続されている。
【００３４】
制御対象機能ブロック群１は、スタンバイ時に電力の供給が停止される機能ブロックの集合である。制御対象機能ブロック群１は、複数の機能ブロック（１１〜１３）を備えている。ここにおいて、図９には、第１機能ブロック１１〜第３機能ブロック１３を備える制御対象機能ブロック群１が例示されているが、これは、本発明における制御対象機能ブロック群１の構成を限定するものではない。制御対象機能ブロック群１の各機能ブロック（１１〜１３）は、電源供給制御部２の動作によって、供給される電力が制御される。
【００３５】
電源供給制御部２は、制御部３から出力される制御信号Ｓ０１に応答して制御対象機能ブロック群１に供給する電力を制御している。制御部３は、その制御信号Ｓ０１を出力する回路ブロックである。制御部３は、第１電源線７と第２電源線８との間に備えられている。制御部３は、予めプログラミングされた手順や、外部から供給される命令などに応じて制御信号Ｓ０１を生成して出力している。非制御対象機能ブロック４は、電力の供給に関する制御の対象とならない機能ブロックである。非制御対象機能ブロック４は、第１電源線７と第２電源線８との間に備えられている。なお、図９には一つの非制御対象機能ブロック４が例示されているが、これは本発明における非制御対象機能ブロック４の構成を限定するものではない。
【００３６】
図９を参照すると、電源供給制御部２は、電源スイッチ群５とスイッチ制御部６とを備えている。図９に示されているように、電源スイッチ群５は、制御対象機能ブロック群１の各機能ブロック（１１〜１３）と、第２電源線８との接続を制御する複数のスイッチ（１４〜１６）を含んで構成されている。また、スイッチ制御部６は、電源スイッチ群５の複数のスイッチ（１５、１６）を動作させるための制御信号（Ｓ０２、Ｓ０３）を出力する回路（１７、１８）を含んで構成されている。ここで、第１活性化回路１７（または第２活性化回路１８）の詳細な構成は後述する。
【００３７】
制御対象機能ブロック群１の複数の機能ブロック（１１〜１３）のそれぞれは、高電位側が第１電源線７に接続されている。また、制御対象機能ブロック群１の複数の機能ブロック（１１〜１３）のそれぞれは、低電位側が電源スイッチ群５を介して第２電源線８に接続されている。図９に示されているように、制御部３から出力される制御信号Ｓ０１は、第１スイッチ１４の信号入力端（ゲート電極）に供給されている。また、制御部３の出力端は、第１活性化回路１７の第２端子２４に接続されている。同様に、制御部３の出力端は、第２活性化回路１８の第２端子１８ａに接続されている。したがって、制御信号Ｓ０１は、第１スイッチ１４に供給される時刻と同時刻に第１活性化回路１７と第２活性化回路１８とに供給される。
【００３８】
第１スイッチ１４の出力端は第１監視対象ノードＮ０１を介して第１機能ブロック１１に接続されている。また、第１監視対象ノードＮ０１は、第１活性化回路１７の第１端子２３に接続されている。第１活性化回路１７は、第２端子２４を介して供給される制御信号Ｓ０１と、第１端子２３を介して供給される信号とに応答して、第２制御信号Ｓ０２を出力している。図９に示されているように、第１活性化回路１７の第３端子２５（出力端子）は、第２スイッチ１５の信号入力端に接続されている。したがって、第２制御信号Ｓ０２は、第２スイッチ１５の信号入力端に供給される。
【００３９】
第２スイッチ１５の出力端は、第２監視対象ノードＮ０２を介して第２機能ブロック１２に接続されている。また、第２監視対象ノードＮ０２は、第２活性化回路１８の第１端子１８ｂに接続されている。第２活性化回路１８は、第２端子１８ａを介して供給される制御信号Ｓ０１と、第１端子１８ｂを介して供給される信号とに応答して、第３制御信号Ｓ０３を出力している。図９に示されているように、第２活性化回路１８の第３端子１８ｃは、第３スイッチ１６の信号入力端に接続されている。したがって、第３制御信号Ｓ０３は、第３スイッチ１６の信号入力端に供給される。
【００４０】
図１０は、上述の第１活性化回路１７の構成を例示する回路図である。以下の実施形態においては、第１活性化回路１７の構成と第２活性化回路１８の構成とが同様であるものとし、第１活性化回路１７に関して説明を行う。なお、本実施形態においては、第１活性化回路１７と第２活性化回路１８とが、同様のであることで、後述する本実施形態の動作が実現している。しかしながら、本実施形態において、第１活性化回路１７の回路構成と第２活性化回路１８の回路構成とが、まったく同じである必要はない。
【００４１】
図１０を参照すると、第１活性化回路１７は、電位検知部２１と信号ラッチ部２２とを備えて構成されている。上述のように、第１活性化回路１７の第１端子２３には、前段の機能ブロックの接地端の電位が供給される。第１活性化回路１７の第３端子２５からは、次段のスイッチの信号入力端への制御信号が出力される。ここにおいて、電位検知部２１は、第２ＰチャネルＭＯＳトランジスタ３２と第１ＮＡＮＤ回路３４との作用により、第２端子２４から供給される信号がＬｏｗレベルの期間は、その動作がディセーブルとなる。
【００４２】
電位検知部２１は、第１ＰチャネルＭＯＳトランジスタ３１と、第２ＰチャネルＭＯＳトランジスタ３２と、第１インバータ３３と、第１ＮＡＮＤ回路３４と、第２インバータ３５とを含んで構成されている。第１ＰチャネルＭＯＳトランジスタ３１の信号入力端は、第１端子２３に接続されている。また、第１インバータ３３の入力端は第２端子２４に接続され、第１インバータ３３の出力端は、第２ＰチャネルＭＯＳトランジスタ３２の信号入力端に接続されている。したがって、第１ＰチャネルＭＯＳトランジスタ３１と第２ＰチャネルＭＯＳトランジスタ３２が同時に活性化されたとき、第２ノード４２に電源電位（Ｈｉｇｈレベル）供給される。
【００４３】
また、図１０に示されているように、第１ＮＡＮＤ回路３４の入力端の一方は、第２ノード４２に接続され、他方は、第１ノード４１に接続されている。第１ノード４１には、第２端子２４を介して制御信号Ｓ０１が供給される。第１ＮＡＮＤ回路３４の出力端は第３ノード４３に接続されている。第３ノード４３は、第２インバータ３５の入力端に接続され、第２インバータ３５の出力端は、第２ノード４２に接続されている。
【００４４】
さらに、図１０を参照すると、信号ラッチ部２２は、フリップフロップ３６と第３インバータ３７とを含んで構成されている。フリップフロップ３６は、第２ＮＡＮＤ回路３８と第３ＮＡＮＤ回路３９とを備えている。図１０に示されているように、第２ＮＡＮＤ回路３８の入力端の一方は、第３ノード４３に接続されている。また、第３ＮＡＮＤ回路３９の入力端の一方は、第１ノード４１に接続されている。第３ＮＡＮＤ回路３９の入力端の他方は、第２ＮＡＮＤ回路３８の出力端に接続されている。第２ＮＡＮＤ回路３８の入力端の他方は、第３ＮＡＮＤ回路３９の出力端に接続されている。さらに、第３ＮＡＮＤ回路３９の出力端は、第４ノード４４を介して第３インバータ３７の入力端に接続されている。第３インバータ３７はフリップフロップ３６から出力される信号を第３端子２５を介して出力している。
【００４５】
上述したように、本実施形態において、半導体集積回路１０のスイッチ制御部６は、複数の活性化回路（１７、１８）を備えている。各々の活性化回路の出力端は、スイッチに接続されている。そのスイッチは、活性化回路から出力される制御信号に応答して活性化される。活性化されたスイッチから出力される電位は、上記の制御信号を出力した活性化回路と異なる、他の活性化回路の入力端に供給される。ここにおいて、他の活性化回路は、活性化されたスイッチから出力される電位と、制御部３から出力される制御信号Ｓ０１に応答して、その出力端に接続されているスイッチを活性化する。
【００４６】
このように、スイッチ制御部６に備えられた複数の活性化回路のそれぞれは、入力端に接続されるスイッチから供給される電位に応じて、制御信号を生成し、出力端に接続されているスイッチに供給している。この動作が順次実行されることによって、制御対象機能ブロック群１の機能ブロックを順番に起動している。
【００４７】
以下に、図面を参照して、活性化回路の動作に関して説明を行う。上記のように、複数の活性化回路は、入力端（例えば第１活性化回路１７ならば第１端子２３）から供給される電位に応じて、出力端（例えば第１活性化回路１７ならば第３端子２５）から制御信号を出力している。これら複数の活性化回路は、それぞれ同様の動作である。以下では第１活性化回路１７に対応して活性化回路の動作を説明する。図１１は、第１活性化回路１７の動作を例示するタイミングチャートである。図１１の（ａ）は、制御信号Ｓ０１の動作波形を示している。図１１の（ｂ）は、第１監視対象ノードＮ０１（＝第１端子２３）の電位の時間変化を示している。図１１の（ｃ）は、第２ノード４２の電位を示している。図１１の（ｄ）は、第３ノード４３の電位を示している。図１１の（ｅ）は、第５ノード４５の電位を示している。図１１の（ｆ）は、第４ノード４４の電位を示している。図１１の（ｇ）は、第３端子２５の電位を示している。
【００４８】
図１１を参照すると、時刻ｔ１０において、制御信号Ｓ０１がＬｏｗレベルになる。図１１の（ｂ）を参照すると、制御信号Ｓ０１がＬｏｗレベルになることによって、前段の機能ブロック（第１機能ブロック１１）の接地側の電位が中間レベル（ｕｎｋｎｏｗｎ）となる。つまり、第１監視対象ノードＮ０１の電位が中間レベルとなり、第１活性化回路１７の第１端子２３の電位が中間レベルになる。
【００４９】
図１１の（ｆ）を参照すると、制御信号Ｓ０１がＬｏｗレベルになることによって、時刻１１において第４ノード４４がＨｉｇｈレベルになる。図１１の（ｇ）を参照すると、第４ノード４４がＨｉｇｈレベルになることによって、時刻ｔ１２において、第３端子２５がＬｏｗレベルになる。
【００５０】
図１１の（ｄ）を参照すると、制御信号Ｓ０１がＬｏｗレベルになることによって、時刻ｔ１２において、第３ノード４３がＨｉｇｈレベルになる。図１１の（ｅ）を参照すると、第３ノード４３がＨｉｇｈレベルになり、第４ノード４４がＨｉｇｈレベルになることによって、第５ノード４５が、時刻ｔ１３においてＬｏｗレベルになる。
【００５１】
さらに、図１１の（ｃ）を参照すると、制御信号Ｓ０１がＬｏｗレベルになることによって、時刻１３において、第２ノード４２がＬｏｗレベルになる。
【００５２】
この動作によって、第１活性化回路１７は、Ｌｏｗレベルの制御信号Ｓ０１に応答して、信号ラッチ部２２を初期化する。信号ラッチ部２２が初期化されることによって、第１活性化回路１７は、前段のスイッチが活性化されたか否かを判断できる状態になる。第１活性化回路１７は、第３端子２５に接続されるスイッチを非活性化させる制御信号（Ｌｏｗレベルの第２制御信号Ｓ０２）を出力し、第１監視対象ノードＮ０１の電位を監視する動作を保留する。
【００５３】
図１１を参照すると、時刻ｔ１４において、制御信号Ｓ０１がＨｉｇｈレベルになる。制御信号Ｓ０１がＨｉｇｈレベルになることによって、第２ＰチャネルＭＯＳトランジスタ３２が活性化され、電位検知部２１がイネーブルとなる。つまり、第２ＰチャネルＭＯＳトランジスタ３２が活性化することで、第１監視対象ノードＮ０１の電位の監視が可能になる。図１１の（ｂ）を参照すると、制御信号Ｓ０１がＨｉｇｈレベルとなることで、第１監視対象ノードＮ０１の電位が徐々に接地電位に下がる。
【００５４】
図１１の（ｃ）を参照すると、第１監視対象ノードＮ０１の電位が徐々に下がることで、第１ＰチャネルＭＯＳトランジスタ３１の出力が、緩やかにＨｉｇｈレベルになる。それによって、第２ノード４２の電位が上昇する。図１１の（ｄ）を参照すると、第１ノード４１にＨｉｇｈレベルが供給されているので、第２ノード４２の電位が第１ＮＡＮＤ回路３４のしきい値を超えたとき（時刻ｔ１６）に、第３ノード４３がＬｏｗレベルになる。
【００５５】
図１１の（ｅ）を参照すると、時刻ｔ１６で、第３ノード４３がＬｏｗレベルになったことに応答して、時刻ｔ１７において、第５ノード４５がＨｉｇｈレベルになる。図１１の（ｆ）を参照すると、第５ノード４５がＨｉｇｈレベルになったこと応答して、時刻ｔ１８において、第４ノード４４がＬｏｗレベルになる。図１１の（ｇ）を参照すると、第４ノード４４がＬｏｗレベルとなることで、第３インバータ３７からＨｉｇｈレベルの制御信号（第２制御信号Ｓ０２）が出力される。
【００５６】
このように、本実施形態の第１活性化回路１７は、上述の動作により、制御信号Ｓ０１と第１監視対象ノードＮ０１の電位とに応答して、第２スイッチ１５を活性化させる第２制御信号Ｓ０２を出力している。
【００５７】
以下に、図面を参照して、本実施形態のスイッチ制御部６を備える半導体集積回路１０の動作について説明を行う。図１２Ａ〜図１２Ｃは、半導体集積回路１０の動作を例示するタイミングチャートである。図１２Ａは、制御信号Ｓ０１に応答して、第１機能ブロック１１に流れる電流が変化する様子を示すタイミングチャートである。図１２Ｃは、制御信号Ｓ０１と第３制御信号Ｓ０３に応答して第３機能ブロック１３に流れる電流が変化する様子を示すタイミングチャートである。
【００５８】
図１２Ａの（ａ）は、制御信号Ｓ０１の状態を示す波形図である。図１２Ａの（ｂ）は、第１監視対象ノードＮ０１の電位を示している。図１２Ａの（ｃ）は、第１機能ブロック１１に流れる電流が変化を示している。図１２Ａを参照すると、時刻ｔ２１において、制御信号Ｓ０１がＬｏｗレベルとなる。図１２Ａの（ｂ）に示されているように、制御信号Ｓ０１がＬｏｗレベルとなることによって、第１機能ブロック１１の接地側の電位が中間レベル（ｕｎｋｎｏｗｎ）となる。つまり、第１監視対象ノードＮ０１の電位が中間レベルとなる。時刻ｔ２２において、制御信号Ｓ０１がＨｉｇｈレベルになる。図１２Ａの（ｂ）を参照すると、制御信号Ｓ０１がＨｉｇｈレベルとなることで、第１監視対象ノードＮ０１の電位が徐々に接地電位に下がる。図１２ＡのＣを参照すると、このとき、第１監視対象ノードＮ０１に対応する消費電流が最大となる。つまり、第１機能ブロック１１は、時刻ｔ２２に制御信号Ｓ０１がＨｉｇｈレベルになることに応答して、第１機能ブロック１１のピーク電流が発生する。
【００５９】
図１２Ｂは、制御信号Ｓ０１と第２制御信号Ｓ０２に応答して、第２機能ブロック１２に流れる電流が変化する様子を示すタイミングチャートである。図１２Ｂの（ａ）〜図１２Ｂの（ｃ）に示されている波形は、図１２Ａと同様である。図１２Ｂの（ｄ）は、第２制御信号Ｓ０２の波形を示している。図１２Ｂの（ｅ）は、第２監視対象ノードＮ０２の電位を示している。図１２Ｂの（ｆ）は、第２機能ブロック１２に流れる電流が変化を示している。
【００６０】
図１２Ｂを参照すると、時刻ｔ２１において、制御信号Ｓ０１がＬｏｗレベルとなる。図１２Ｂの（ｄ）に示されているように、第２制御信号Ｓ０２は、Ｌｏｗレベルの制御信号Ｓ０１に応答してＬｏｗレベルになる。図１２Ｂの（ｅ）を参照すると、Ｌｏｗレベルの第２制御信号Ｓ０２に応答して、第２機能ブロック１２の接地側の電位が中間レベル（ｕｎｋｎｏｗｎ）となる。つまり、第２監視対象ノードＮ０２の電位が中間レベルとなる。
【００６１】
その後、時刻ｔ２２で制御信号Ｓ０１がＨｉｇｈレベルになることで、第１監視対象ノードＮ０１の電位が下がり始める。図１２Ｂの（ｄ）に示されているように、時刻ｔ２３において、第１活性化回路１７は、第１監視対象ノードＮ０１の電位に応答して第２制御信号Ｓ０２をＨｉｇｈレベルにする。図１２Ｂの（ｅ）に示されているように、Ｈｉｇｈレベルの第２制御信号Ｓ０２に応答して、第２監視対象ノードＮ０２の電位が、徐々に接地電位に下がる。図１２Ｂの（ｆ）を参照すると、このとき、第２監視対象ノードＮ０２に対応する消費電流が最大となる。つまり、第２機能ブロック１２は、時刻ｔ２３に第２制御信号Ｓ０２がＨｉｇｈレベルになることに応答して、第２機能ブロック１２のピーク電流が発生する。
【００６２】
図１２Ｃは、制御信号Ｓ０１と第３制御信号Ｓ０３に応答して第３機能ブロック１３に流れる電流が変化する様子を示すタイミングチャートである。図１２Ｃの（ａ）〜図１２Ｃの（ｆ）に示されている波形は、図１２Ｂと同様である。図１２Ｃの（ｇ）は、第３制御信号Ｓ０３の波形を示している。図１２Ｃの（ｈ）は、第３機能ブロック１３の電源端側の電位を示している。図１２Ｃの（ｉ）は、第３機能ブロック１３に流れる電流が変化を示している。
【００６３】
図１２Ｃを参照すると、時刻ｔ２１において、制御信号Ｓ０１はＬｏｗレベルとなる。図１２Ｃの（ｇ）を参照すると、Ｌｏｗレベルの制御信号Ｓ０１に応答して、第２活性化回路１８から出力される第３制御信号Ｓ０３がＬｏｗレベルになる。図１２Ｃの（ｈ）に示されているように、Ｌｏｗレベルの第３制御信号Ｓ０３に応答して、第３機能ブロック１３の接地側の電位が中間レベル（ｕｎｋｎｏｗｎ）となる。
【００６４】
その後、時刻ｔ２３で第２制御信号Ｓ０２がＨｉｇｈレベルになることで、第２監視対象ノードＮ０２の電位が下がり始める。図１２Ｃの（ｇ）に示されているように、時刻ｔ２４において、第２活性化回路１８は、第２監視対象ノードＮ０２の電位に応答して第３制御信号Ｓ０３をＨｉｇｈレベルにする。図１２Ｃの（ｈ）に示されているように、Ｈｉｇｈレベルの第３制御信号Ｓ０３に応答して、第３スイッチ１６の出力端の電位が、徐々に接地電位に下がる。図１２Ｃの（ｉ）を参照すると、このとき、第３スイッチ１６の出力端に流れる電流が最大となる。つまり、第３機能ブロック１３は、時刻ｔ２４に第３制御信号Ｓ０３がＨｉｇｈレベルになることに応答して、第３機能ブロック１３のピーク電流が発生する。
【００６５】
図１２Ａ〜図１２Ｃのタイミングチャートに示されているように、本実施形態の半導体集積回路１０では、スイッチ制御部６が、前段の機能ブロックの接地端側の電位を監視している。この監視動作によって、前段のスイッチが活性化し、そのスイッチに接続されている機能ブロックの接地端側の電位が設定レベルまで下がらない限り、次段のスイッチを活性化させる制御信号が出力されない。
【００６６】
従って、本実施形態では、第１スイッチ１４、第２スイッチ１５および第３スイッチ１６の順番でシーケンシャルに活性化される。このとき、その順番で各機能ブロックの接地側の電位が下がっていく。そのため、スイッチが活性化することによって発生するピーク電流は、１つの機能ブロックの一つに対応する電流値となる。各機能ブロックのスイッチが活性化されるときの電流を第１電流Ｉ１、第２電流Ｉ２、第３電流Ｉ３とすると、それらがピークとなる時間がずれているため、半導体集積回路全体でのピーク電流は低減されることとなる。
【００６７】
例えば、仮に第１機能ブロック１１〜第３機能ブロック１３が同じ回路規模の場合、機能ブロックの１つを起動させるためにスイッチをＯＮするときのピーク電流を１Ipeakと定義する。このとき、第１機能ブロック１１〜第３機能ブロック１３のスイッチ（第１スイッチ１４〜第３スイッチ１６）を同時に活性化させた場合、ピーク電流は３Ipeakとなる。第１の実施形態の半導体集積回路１０は、第１スイッチ１４〜第３スイッチ１６をシーケンシャルに活性化させている。図１３に示されているように、この場合は、ピーク電流が重ならないため、ピーク電流は１Ipeakである。
【００６８】
また、活性化回路（１７、１８）により前段の機能ブロックの接地側の電位を監視しているため、機能ブロックの規模によらず同じ活性化回路でスイッチを活性化させるための制御信号を生成することが可能となる。また、電源オフ時には、すべてのスイッチを同時に非活性化させ、同時に全ての活性化回路（１７、１８）の電位検知部２１の動作を停止させている。これにより、機能ブロックの接地側の電位が中間レベルとなることによる貫通電流の発生を抑制することができる。
【００６９】
さらに、電源オンの時のみ各スイッチをシーケンシャルに制御している。そのため、電源オフにかかる時間を短縮させることができ、電源オフのときのリーク電流を抑制することができる。本実施形態におけるスイッチは、電源遮断側に対応して備えられている。そのため、面積的なオーバーヘッドも小さい。したがって、半導体集積回路１０の面積増加を抑えつつ適切な電力供給の制御が可能な半導体集積回路１０を構成することができる。
【００７０】
図１４は、電源オフ時間が短かった場合のタイミングチャートである。図１４を参照すると、前段の機能ブロックの接地側の電位を監視し、その監視結果に応答して次段のスイッチを活性化させている。図１４に示されているように、本実施形態の半導体集積回路１０は、電源オフ時間が短い場合であっても、前段の機能ブロックの接地側の電位に応じて電源オフからの復帰時間が最適に設定される。
【００７１】
［第２の実施形態］
以下に、図面を参照して本発明を実施するための第２の形態について説明を行う。以下に参照する図面において、すでに参照した図面を同じ符号が付されているものに関しては、構成・動作が第１の実施形態と同様である、したがって、以下の説明では、それらに関する詳細な説明を省略する。
【００７２】
図１５は、第２の実施形態の半導体集積回路１０の構成を例示する回路図である。図１５を参照すると、第２の実施形態の半導体集積回路１０は、制御対象機能ブロック群１と、電源スイッチ制御部５０と、制御部３と、非制御対象機能ブロック４とを含んで構成されている。図１５を参照すると、電源スイッチ制御部５０は、電源スイッチ群５１とスイッチ制御部５２とを備えている。図９に示されているように、電源スイッチ群５１は、制御対象機能ブロック群１の各機能ブロック（１１〜１３）と、第１電源線７との接続を制御する複数のスイッチ（５３〜５５）を含んで構成されている。また、スイッチ制御部５２は、電源スイッチ群５１の複数のスイッチ（５３〜５５）を動作させるための制御信号（Ｓ０２、Ｓ０３）を出力する回路（５６、５７）を含んで構成されている。
【００７３】
図１６は、第２の実施形態における第１活性化回路５６の構成を例示する回路図である。以下の実施形態においては、第１活性化回路５６の構成と第２活性化回路５７の構成とが同様であるものとし、第１活性化回路５６に関して説明を行う。なお、本実施形態においては、第１活性化回路５６と第２活性化回路５７とが、同様のであることで、後述する本実施形態の動作が実現している。しかしながら、本実施形態において、第１活性化回路５６の回路構成と第２活性化回路５７の回路構成とが、まったく同じである必要はない。
【００７４】
図１６を参照すると、第１活性化回路５６は、第１電源電位検知部６１と信号ラッチ部６２とを備えて構成されている。第１電源電位検知部６１の第１端子２３には、前段の機能ブロックの電源端の電位が供給される。信号ラッチ部６２の第３端子２５からは、次段のスイッチの信号入力端への制御信号が出力される。第１電源電位検知部６１は、第１ＮチャネルＭＯＳトランジスタ６３と第２ＮチャネルＭＯＳトランジスタ６４との作用により、第２端子２４から供給される信号がＨｉｇｈレベルの期間は、その動作がディセーブルとなる。図１６に示されているように、第２の実施形態の第１活性化回路５６は、第１電源電位検知部６１の構成がNMOS構造になっている。また、電源スイッチ群５１がPMOSであるため、制御信号（制御信号Ｓ０１〜第３制御信号Ｓ０３）が第１の実施形態に対して、逆相になっている。
【００７５】
図１６に示されているように、第１電源電位検知部６１は、第１ＮチャネルＭＯＳトランジスタ６３と、第２ＮチャネルＭＯＳトランジスタ６４と、第４インバータ６５と、第１ＮＯＲ回路６６と、第５インバータ６７と、第６インバータ６８と、第７インバータ６９とを含んで構成されている。第１ＮチャネルＭＯＳトランジスタ６３の信号入力端は、第１端子２３に接続されている。また、第２ＮチャネルＭＯＳトランジスタ６４の信号入力端は、第４インバータ６５を介して第１端子２３に接続されている。第２ＮチャネルＭＯＳトランジスタ６４の出力端は、第５ノード７０を介して第１ＮＯＲ回路６６の入力端に接続されている。第１ＮＯＲ回路６６のもう一つの入力端は、第２端子２４に接続されている。第１ＮＯＲ回路６６の出力端は、第６ノード７１を介して第５インバータ６７の入力端と、第６インバータ６８の入力端に接続されている。さらに、第２端子２４は、第７インバータ６９の入力端に接続されている。
【００７６】
信号ラッチ部６２は、フリップフロップ７２と、第８インバータ７３と、第９インバータ７４とを含んで構成されている。図１６に示されているように、フリップフロップ７２の入力端の一方は、第６インバータ６８の出力端に接続されている。また、フリップフロップ７２の入力端のもう一方は、第７インバータ６９の出力端に接続されている。さらに、フリップフロップ７２の出力端は、第８インバータ７３、第９インバータ７４第３端子２５に接続されている。信号ラッチ部６２は、第１電源電位検知部６１から出力される信号に応答して、後段のスイッチを活性化させる制御信号を、第３端子２５を介して出力している。
【００７７】
以下に、図面を参照して、第２の実施形態の動作に関して説明を行う。図１７は、第２の実施形態における第１活性化回路５６の動作を示すタイミングチャートである。図１７の（ａ）は、制御信号Ｓ０１の動作波形を示している。図１７の（ｂ）は、第１監視対象ノードＮ０１（＝第１端子２３）の電位の時間変化を示している。図１７の（ｃ）は、第５ノード７０の電位を示している。図１１の（ｄ）は、第３ノード４３の電位を示している。図１１の（ｅ）は、第５ノード４５の電位を示している。図１１の（ｆ）は、第４ノード４４の電位を示している。図１１の（ｇ）は、第３端子２５の電位を示している。
【００７８】
図１７を参照すると、時刻ｔ３０において、制御信号Ｓ０１がＨｉｇｈレベルなる。第１の実施形態と同様に、時刻ｔ３１から時刻３３における一連の動作によって、第１活性化回路５６は、Ｈｉｇｈレベルの制御信号Ｓ０１に応答して、信号ラッチ部２２を初期化する。信号ラッチ部２２が初期化されることによって、第１活性化回路５６は、前段のスイッチが活性化されたか否かを判断できる状態になる。このとき、第１活性化回路５６は、第３端子２５に接続されるスイッチを非活性化させる制御信号（Ｈｉｇｈレベルの第２制御信号Ｓ０２）を出力し、第３監視対象ノードＮ０３の電位を監視する動作を保留する。
【００７９】
時刻ｔ３４において、制御信号Ｓ０１がＬｏｗレベルになる。制御信号Ｓ０１がＬｏｗレベルになることによって、第２ＮチャネルＭＯＳトランジスタ６４が活性化され、第１電源電位検知部６１がイネーブルとなる。つまり、第２ＮチャネルＭＯＳトランジスタ６４が活性化することで、第３監視対象ノードＮ０３の電位の監視が可能になる。図１７を参照すると、第１の実施形態と同様に、制御信号Ｓ０１がＬｏｗレベルとなることで、第３監視対象ノードＮ０３の電位が徐々に電源電位に上がる。第３監視対象ノードＮ０３の電位が徐々に下がることで、第１ＮチャネルＭＯＳトランジスタ６３の出力が、緩やかにＬｏｗレベルになる。図１７に示されているように、時刻ｔ３６から時刻３９における一連の動作によって、第１活性化回路５６は、第３端子２５から出力している信号を、ＨｉｇｈレベルからＬｏｗレベルに反転させて出力する。
【００８０】
上述のような活性化回路（５６、５７）を備える半導体集積回路１０の全他的な動作に関して、説明を行う。図１８は、第２の実施形態における半導体集積回路１０の動作を例示するタイミングチャートである。図１８の（ａ）は、制御信号Ｓ０１の状態を示す波形図である。図１８の（ｂ）は、第３監視対象ノードＮ０３の電位を示している。図１８の（ｃ）は、第１機能ブロック１１に流れる電流が変化を示している。図１８の（ｄ）は、第２制御信号Ｓ０２の波形を示している。図１８の（ｅ）は、第４監視対象ノードＮ０４の電位を示している。図１８の（ｆ）は、第２機能ブロック１２に流れる電流が変化を示している。図１８の（ｇ）は、第３制御信号Ｓ０３の波形を示している。図１８の（ｈ）は、第３機能ブロック１３の電源端側の電位を示している。図１８の（ｉ）は、第３機能ブロック１３に流れる電流が変化を示している。
【００８１】
図１８に示されているように、第２の実施形態の半導体集積回路１０は、電源スイッチ群５１が制御対象機能ブロック群１と第１電源線７との間に備えられることにより、制御部３から出力される制御信号Ｓ０１が、第１の実施形態の制御信号Ｓ０１と逆相になる。また、監視する電位が、各機能ブロックの電源端側の電位になっている。したがって、図１８を参照すると、制御信号Ｓ０１がＬｏｗレベルになると、電源スイッチ群５１の各スイッチは、第１スイッチ５３が活性化され、次に第２スイッチ５４が活性化され、その後第３スイッチ５５が活性化される。各スイッチは、このような順でシーケンシャルに活性化する。そのため、第１の実施形態と同様に、第２の実施形態の半導体集積回路１０では、各機能ブロックのスイッチ（５３〜５５）が閉じるときのピーク電流が発生する時間が重なることがない。つまり、第２の実施形態の半導体集積回路１０のように、電源スイッチ制御部５０を第１電源線７側（ＶＤＤ側）に付加した場合でも、前段の電源レベルをモニタすることにより第１の実施形態と同様の効果を得ることができる。
【００８２】
上述の複数の実施形態において、制御対象機能ブロック群１が３つの機能ブロック（１１〜１３）を備えている構成を例示して説明を行ってきた。これは、本願発明の理解を容易にするためのものである。本願発明において、制御対象機能ブロック群１を構成する機能ブロックの数に制限は無い。また、制御対象機能ブロック群１の機能ブロックと、その機能ブロックに接続されるスイッチとが、一対一に構成されている半導体集積回路１０を例示して説明を行ってきた。機能ブロックがグループ化され、グループごとに電力の供給を制御する構成の半導体集積回路１０であっても、本願発明を適用することが可能である。さらに、上述の複数の実施形態は、その動作に矛盾が発生しない限り、組み合わせて実施することが可能である。
【図面の簡単な説明】
【００８３】
【図１】図１は、従来の半導体集積回路の構成を示す回路図である。
【図２】図２は、従来の半導体集積回路の動作を示すタイミングチャートである。
【図３】図３は、ラッシュカレント対策を行っている従来の半導体集積回路の構成を示す回路図である。
【図４】図４は、従来の半導体集積回路の動作を示すタイミングチャートである。
【図５】図５は、ラッシュカレント対策を行っている従来の半導体集積回路の構成を示す回路図である。
【図６】図６は、従来の半導体集積回路の動作を表すタイミングチャートである。
【図７】図７は、従来の半導体集積回路２００の構成を示す回路図である。
【図８】図８は、半導体集積回路２００の動作を示すタイミングチャートである。
【図９】図９は、本発明の半導体集積回路の、第１の実施形態の構成を例示する回路図である。
【図１０】図１０は、第１の実施形態の第１活性化回路の構成を例示する回路図である。
【図１１】図１１は、第１の実施形態の第１活性化回路の動作を例示するタイミングチャートである。
【図１２Ａ】図１２Ａは、第１の実施形態の半導体集積回路の動作を例示するタイミングチャートである。
【図１２Ｂ】図１２Ｂは、第１の実施形態の半導体集積回路の動作を例示するタイミングチャートである。
【図１２Ｃ】図１２Ｃは、第１の実施形態の半導体集積回路の動作を例示するタイミングチャートである。
【図１３】図１３は、第１の実施形態の半導体集積回路のピーク電流を示す波形図である。
【図１４】図１４は、第１の実施形態の半導体集積回路の、電源オフ時間が短かった場合のタイミングチャートである。
【図１５】図１５は、第２の実施形態の半導体集積回路の構成を例示する回路図である。
【図１６】図１６は、第２の実施形態における第１活性化回路の構成を例示する回路図である。
【図１７】図１７は、第２の実施形態における第１活性化回路の動作を示すタイミングチャートである。
【図１８】図１８は、第２の実施形態における半導体集積回路の動作を例示するタイミングチャートである。
【符号の説明】
【００８４】
１０…半導体集積回路
１…制御対象機能ブロック群
２…電源供給制御部
３…制御部
４…非制御対象機能ブロック
５…電源スイッチ群
６…スイッチ制御部
７…第１電源線、８…第２電源線
９ａ…高電位電源線、９ｂ…接地線
１１…第１機能ブロック、１２…第２機能ブロック、１３…第３機能ブロック
１４…第１スイッチ、１５…第２スイッチ、１６…第３スイッチ
１７…第１活性化回路、１８…第２活性化回路
２１…電位検知部
２２…信号ラッチ部
２３…第１端子、２４…第２端子、２５…第３端子
３１…第１ＰチャネルＭＯＳトランジスタ
３２…第２ＰチャネルＭＯＳトランジスタ
３３…第１インバータ、３４…第１ＮＡＮＤ回路
３５…第２インバータ、３６…フリップフロップ
３７…第３インバータ
３８…第２ＮＡＮＤ回路、３９…第３ＮＡＮＤ回路
４１…第１ノード、４２…第２ノード、４３…第３ノード
４４…第４ノード、４５…第５ノード
５０…電源スイッチ制御部
５１…電源スイッチ群
５２…スイッチ制御部
５３…第１スイッチ、５４…第２スイッチ、５５…第３スイッチ
５６…第１活性化回路、５７…第２活性化回路
６１…第１電源電位検知部
６２…信号ラッチ部
６３…第１ＮチャネルＭＯＳトランジスタ
６４…第２ＮチャネルＭＯＳトランジスタ
６５…第４インバータ、６６…第１ＮＯＲ回路
６７…第５インバータ、６８…第６インバータ
６９…第７インバータ、
７０…第５ノード、７１…第６ノード
７２…フリップフロップ
７３…第８インバータ、７４…第９インバータ
７５…第４ＮＡＮＤ回路、７６…第５ＮＡＮＤ回路
７７…第７ノード、７８…第８ノード、７９…第９ノード
Ｓ０１…第１制御信号、Ｓ０２…第２制御信号、Ｓ０３…第３制御信号
Ｎ０１…第１監視対象ノード、Ｎ０２…第２監視対象ノード
Ｎ０３…第３監視対象ノード、Ｎ０４…第４監視対象ノード
１００…半導体集積回路
１０１…制御対象機能ブロック群
１０２…電源スイッチ群
１０３…制御部
１０４…非制御対象ブロック
１０５…機能ブロック
１０５−１…第１機能ブロック、１０５−２…第２機能ブロック、
１０５−３…第３機能ブロック、
１０６…電源スイッチ
１０６−１…第１スイッチ、１０６−２…第２スイッチ
１０６−３…第３スイッチ、
１０７…第１電源線
１０８…第２電源線
１０９…電源線
１１０…接地線
１１１…信号遅延部
１１２…第１ディレイ回路、１１３…第２ディレイ回路
１１４…第１ＡＮＤ回路、１１５…第２ＡＮＤ回路
２００…半導体集積回路
２０１…第１論理回路、２０２…第２論理回路、２０３…第３論理回路
２０４…第１電源スイッチ部
２０４−１…ＰチャネルＭＯＳトランジスタ
２０４−２…ＮチャネルＭＯＳトランジスタ
２０５…第２電源スイッチ部
２０５−１…ＰチャネルＭＯＳトランジスタ
２０５−２…ＮチャネルＭＯＳトランジスタ
２０６…第３電源スイッチ部
２０６−１…ＰチャネルＭＯＳトランジスタ
２０６−２…ＮチャネルＭＯＳトランジスタ
２０６−３…ＰチャネルＭＯＳトランジスタ
２０６−４…ＮチャネルＭＯＳトランジスタ
Ｓ１…第１制御信号、Ｓ２…第２制御信号
Ｓ３…第３制御信号、Ｓ４…第４制御信号
Ｓ５…第５制御信号
ＳＩＮ…入力信号
Ｇ１…第１機能ブロック接地電位
Ｇ２…第２機能ブロック接地電位
Ｇ３…第３機能ブロック接地電位
【図１】
2007267162.tif 000003
【図２】
2007267162.tif 000004
【図３】
2007267162.tif 000005
【図４】
2007267162.tif 000006
【図５】
2007267162.tif 000007
【図６】
2007267162.tif 000008
【図７】
2007267162.tif 000009
【図８】
2007267162.tif 000010
【図９】
2007267162.tif 000011
【図１０】
2007267162.tif 000012
【図１１】
2007267162.tif 000013
【図１２Ａ】
2007267162.tif 000014
【図１２Ｂ】
2007267162.tif 000015
【図１２Ｃ】
2007267162.tif 000016
【図１３】
2007267162.tif 000017
【図１４】
2007267162.tif 000018
【図１５】
2007267162.tif 000019
【図１６】
2007267162.tif 000020
【図１７】
2007267162.tif 000021
【図１８】
2007267162.tif 000022
【手続補正書】
【提出日】平成18年12月21日(2006.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源線と、
前記電源線から供給される電位に応答して動作する回路ブロック群と、
前記回路ブロック群と前記電源線との接続を制御する電源供給制御部と
を具備し、
前記回路ブロック群は、
第１回路ブロックと第２回路ブロックとを備え、
前記電源供給制御部は、
前記電源線と前記回路ブロック群との間に設けられ、前記回路ブロック群と前記電源線との接続を制御するスイッチ群と、前記スイッチ群の動作を制御するスイッチ制御回路とを備え、
前記スイッチ群は、
前記第１回路ブロックと前記電源線との接続を制御する第１スイッチと、
前記第２回路ブロックと前記電源線との接続を制御する第２スイッチとを含み、
前記スイッチ制御回路は、
前記回路ブロック群の動作開始を指示する動作制御信号と、前記第１スイッチを介して出力される出力電位との組み合わせにより前記第２スイッチの動作を制御する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記スイッチ制御回路は、前記動作制御信号と前記第1スイッチを介して出力される出力電位との両者が活性状態であることを検出して前記第２スイッチをオンし、前記出力電位の如何にかかわらず前記動作制御信号の非活性状態を検出して前記第２スイッチをオフするスイッチ制御回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
前記スイッチ制御回路は、
前記第１スイッチが閉じることによって、前記第１回路ブロックに供給される第１出力電位を監視する電位監視部と、
前記電位監視部から出力される内部出力信号に応答して、制御信号を出力する信号ラッチ部と
を備え、
前記電位監視部は、前記第１出力電位のレベルが、前記第１回路ブロックを動作させる電位になることに対応して、前記内部出力信号を前記信号ラッチ部に出力し、
前記信号ラッチ部は、前記内部出力信号に応答して、前記制御信号を前記第２スイッチに供給し、
前記第２スイッチは、前記制御信号に応答して前記電源線と前記第２回路ブロックとを接続する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記電源線は、
高電位を提供する第１電源線と、
低電位を提供する第２電源線と
を含み、
前記回路ブロック群は、前記第１電源線と前記第２電源線との間に設けられ、
前記スイッチ群は、前記第１電源線と前記回路ブロック群との接続、または、前記第２電源線と前記回路ブロック群との接続を制御する
半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記スイッチ群は、
前記回路ブロック群前記第２電源線との間に設けられ、
前記スイッチ制御回路は、
前記第１出力電位を受ける第１入力端と、
前記動作制御信号を受ける第２入力端と、
前記制御信号を出力する出力端と
を備え、
前記電位監視部は、
前記第１入力端に接続されるゲートを有する第１ＰチャネルＭＯＳトランジスタと、
前記第２入力端に接続される第１インバータと、
前記第１インバータの出力端に接続されるゲートと、前記第１ＰチャネルＭＯＳトランジスタのドレインに接続されるソースとを有する第２ＰチャネルＭＯＳトランジスタと、
前記第２ＰチャネルＭＯＳトランジスタのドレインと、前記前記第２入力端と接続されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力端に接続される入力端を有する第２インバータと、前記第２インバータの出力端は、前記ＮＡＮＤ回路の入力端と前記前記第２ＰチャネルＭＯＳトランジスタのドレインとに接続され、
前記信号ラッチ部は、
前記ＮＡＮＤ回路から出力される信号と、前記第２入力端から提供される電位監視部出力信号とに応答して、信号ラッチ部出力信号を生成するラッチ部と、
前記ラッチ部から出力される前記信号ラッチ部出力信号を反転して、前記制御信号として出力する第３インバータと
を具備する
半導体集積回路。
【請求項６】
請求項４に記載の半導体集積回路において、
前記スイッチ群は、
前記回路ブロック群前記第１電源線との間に設けられ、
前記スイッチ制御回路は、
前記第１出力電位を受ける第１入力端と、
前記動作制御信号を受ける第２入力端と、
前記制御信号を出力する出力端と
を備え、
前記電位監視部は、
前記第１入力端に接続されるゲートを有する第１ＮチャネルＭＯＳトランジスタと、
前記第２入力端に接続される第１インバータと、
前記第１インバータの出力端に接続されるゲートと、前記第１ＮチャネルＭＯＳトランジスタのドレインに接続されるソースとを有する第２ＮチャネルＭＯＳトランジスタと、
前記第２ＮチャネルＭＯＳトランジスタのドレインと、前記前記第２入力端と接続されるＮＯＲ回路と、
前記ＮＯＲ回路の出力端に接続される入力端と、前記ＮＡＮＤ回路の入力端と前記前記第２ＰチャネルＭＯＳトランジスタのドレインとに接続される出力端とを有する第２インバータと、
前記ＮＯＲ回路の出力端に接続される入力端を有し、第１電位監視部出力信号を出力する第４インバータと、
前記第２入力端に接続される入力端を有し、前記動作制御信号に応答して第２電位監視部出力信号を出力する第５インバータと
を備え、
前記信号ラッチ部は、
前記第１電位監視部出力信号を受ける第２ＮＡＮＤ回路と前記第２電位監視部出力信号とを受ける第３ＮＡＮＤ回路とで構成されたラッチ部と、
前記ラッチ部から出力されるラッチ部出力信号を受け、ラッチ部出力信号に応答して前記制御信号を提供するインバータ部と
を備える
半導体集積回路。
【請求項７】
電源線と、前記電源線から供給される電位に応答して動作する第１回路ブロックと、前記電源線から供給される電位に応答して動作する第２回路ブロックと、第１回路ブロックと第２回路ブロックとを含む回路ブロック群と前記電源線との接続を制御する電源供給制御部とを具備する半導体集積回路の電源制御方法であって、
（ａ）前記第１回路ブロックに供給される第１出力電位を監視するステップと、
（ｂ）前記第１出力電位のレベルが、前記第１回路ブロックを動作させる電位になることに対応して、内部出力信号を生成するステップと、
（ｃ）前記内部出力信号に応答して制御信号を生成し、前記制御信号を前記第２回路ブロックと前記電源線との接続を制御する前記第２スイッチに供給するステップと
（ｄ）前記回路ブロック群の動作開始を指示する動作制御信号と、前記第１スイッチを介して出力される出力電位との組み合わせにより前記第２スイッチの動作を制御するステップ
を具備する半導体集積回路の電源制御方法。
【請求項８】
請求項７に記載の半導体集積回路の電源制御方法において、
前記（ａ）ステップは、
前記第１スイッチが閉じることによって、前記第１回路ブロックに供給される前記第１出力電位を監視するステップを含み、
前記（ｄ）ステップは、
前記制御信号に応答して前記電源線と前記第２回路ブロックとを接続するステップ
を含む
半導体集積回路の電源制御方法。