(57)【要約】【課題】膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法においてトランジスタ特性異常を防止する。【解決手段】第１のゲート絶縁膜となるシリコン酸化膜１０８を形成する際に、低リークＭＯＳＦＥＴ活性領域を保護絶縁膜１０５によって覆う。その後、低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５を除去して、低リークＭＯＳＦＥＴ活性領域上に第２のゲート絶縁膜を形成する。【選択図】図１１
2007273769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられ且つ素子分離領域により互いに分離された第１の活性領域、第２の活性領域及び第３の活性領域と、前記第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の活性領域上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第３の活性領域上に前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜を介して形成された第３のゲート電極とを備えた半導体装置の製造方法であって、
前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に保護絶縁膜を形成する工程（ａ）と、
前記第１の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の活性領域及び前記第３の活性領域のそれぞれの上に前記第１のゲート絶縁膜となる絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の活性領域上に形成されている前記保護絶縁膜を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第２の活性領域上に前記第２のゲート絶縁膜となる絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第３の活性領域上に形成されている前記第１のゲート絶縁膜となる絶縁膜を除去する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第３の活性領域上に前記第３のゲート絶縁膜となる絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記素子分離領域はトレンチ分離領域であることを特徴する半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第２の活性領域を覆うレジストパターンをマスクとして、前記第１の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜をウェットエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の活性領域及び前記第３の活性領域のそれぞれを覆うレジストパターンをマスクとして、前記第２の活性領域上に形成されている前記保護絶縁膜をウェットエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記第１の活性領域及び前記第２の活性領域のそれぞれを覆うレジストパターンをマスクとして、前記第３の活性領域上に形成されている前記第１のゲート絶縁膜となる絶縁膜をウェットエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記第２の活性領域に対して、チャネル形成用のイオン注入を行う工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、前記第２の活性領域に対して、チャネル形成用のイオン注入を行う工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｈ）は、前記第１の活性領域及び前記第３の活性領域のそれぞれを覆うレジストパターンをマスクとして、前記第２の活性領域に対して、チャネル形成用のイオン注入を行う工程を含み、
前記工程（ｄ）は、前記工程（ｈ）で用いたレジストパターンをマスクとして、前記第２の活性領域上に形成されている前記保護絶縁膜をウェットエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記第２の活性領域上に形成されている前記保護絶縁膜の少なくとも表面部を窒化する工程（ｉ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記工程（ｉ）で窒化された部分をマスクとして、前記第１の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜をウェットエッチングにより除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｉ）との間に、前記第１の活性領域及び前記第３の活性領域のそれぞれを覆うレジストパターンをマスクとして、前記第２の活性領域に対して、チャネル形成用のイオン注入を行う工程（ｈ）をさらに備え、
前記工程（ｉ）は、前記工程（ｈ）で用いたレジストパターンをマスクとして、前記第２の活性領域上に形成されている前記保護絶縁膜の少なくとも表面部を窒化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９又は１０に記載の半導体装置の製造方法において、
前記工程（ｉ）は、前記第１の活性領域及び前記第３の活性領域のそれぞれを覆うレジストパターンをマスクとして、前記第２の活性領域上に形成されている前記保護絶縁膜の少なくとも表面部を窒化する工程を含み、
前記工程（ｉ）と前記工程（ｂ）との間に、前記工程（ｉ）で用いたレジストパターンをマスクとして、前記第２の活性領域に対して、チャネル形成用のイオン注入を行う工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板に設けられ且つ素子分離領域により互いに分離された第１の活性領域、第２の活性領域及び第３の活性領域と、前記第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の活性領域上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第３の活性領域上に前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜を介して形成された第３のゲート電極とを備えた半導体装置の製造方法であって、
前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に保護絶縁膜を形成する工程（ａ）と、
前記第１の活性領域の上に形成されている前記保護絶縁膜を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の活性領域の上に前記第１のゲート絶縁膜となる絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に前記第２のゲート絶縁膜となる絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第３の活性領域上に形成されている前記第２のゲート絶縁膜となる絶縁膜を除去する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第３の活性領域上に前記第３のゲート絶縁膜となる絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳ（metal-oxide semiconductor ）型半導体装置の製造においては、互いに膜厚が異なる２種類のゲート絶縁膜を同一チップ内に形成するプロセスが用いられている。例えばデザインルールが６５ｎｍ世代の半導体装置においては、１．２Ｖで動作する内部回路には厚さ２．２ｎｍ程度の薄膜ゲート絶縁膜を有する高速ＭＯＳＦＥＴ（ＦＥＴ：field-effect transistor ）を設け、３．３Ｖで動作する入出力回路には厚さ７．５ｎｍ程度の厚膜ゲート絶縁膜を有する入出力用ＭＯＳＦＥＴを設ける。
【０００３】
現在、高速ＭＯＳＦＥＴ及び入出力用ＭＯＳＦＥＴに加え、ＤＲＡＭ（dynamic random-access memory）のメモリセルトランジスタとしての機能を重視した低リークＭＯＳＦＥＴを同一チップ内に有する半導体装置が検討されている。ここで、低リークＭＯＳＦＥＴのゲート絶縁膜の厚さは高速ＭＯＳＦＥＴのゲート絶縁膜よりも厚く、入出力用ＭＯＳＦＥＴのゲート絶縁膜よりも薄い。従って、１つのチップにおいて互いに膜厚が異なる３種類のゲート絶縁膜が共存する半導体装置の製造方法が必要とされている。このような３種類のゲート絶縁膜を同一基板上に形成するために、３回の熱酸化工程を有する半導体装置の製造方法が提案されている（特許文献１参照）。
【０００４】
図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）は、従来の半導体装置の製造方法、具体的には３種類のゲート絶縁膜を有する従来のＭＯＳ型半導体装置の製造方法の各工程を示す断面図である。
【０００５】
まず、図１１（ａ）に示すように、シリコン基板２０に、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域を分離するトレンチ分離領域１９を形成した後、これらの活性領域を有するシリコン基板２０に対して酸化雰囲気中で熱処理（保護酸化）を行う。この熱処理の結果、図１１（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に厚さ約１０ｎｍ程度の保護酸化膜２１が形成される。その後、各活性領域に対してウェル形成用のイオン注入を行った後、図１１（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン５０をマスクとして、低リークＭＯＳＦＥＴ活性領域に対して、チャネル形成用のイオン注入を行い、その後、レジストパターン５０を除去する。図１１（ｃ）は、低リークＭＯＳＦＥＴ活性領域に、チャネルとなる領域（以下、チャネル領域と称する）５１が形成されている様子を示している。同様に、所定の領域を覆うレジストパターン（図示省略）を用いて、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対して、チャネル形成用のイオン注入を行った後、前記レジストパターンを除去し、その後、図１１（ｄ）に示すように、フッ酸を含む溶液を用いたウェットエッチング（第１ウェットエッチ）により、各活性領域上の保護酸化膜２１を除去する。図１１（ｄ）は、低リークＭＯＳＦＥＴ活性領域のチャネル領域５１に加えて、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれにチャネル領域５２及び５３が形成されている様子を示している。
【０００６】
次に、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域を有するシリコン基板２０に対して酸化雰囲気中で熱処理（第１ゲート酸化）を行う。この熱処理の結果、図１２（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に、厚さ約６．５ｎｍ程度の第１のゲート酸化膜２２が形成される。
【０００７】
次に、図１２（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン２３を形成した後、当該レジストパターン２３をマスクとして、フッ酸を含む溶液を用いたウェットエッチング（第２ウェットエッチ）により、低リークＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜２２を除去する。これにより、低リークＭＯＳＦＥＴ活性領域のシリコン基板２０の表面が露出する。
【０００８】
次に、図１２（ｃ）に示すように、レジストパターン２３を除去した後、シリコン基板２０に対して酸化雰囲気中で熱処理（第２ゲート酸化）を行う。この熱処理の結果、低リークＭＯＳＦＥＴ活性領域上に厚さ約５．５ｎｍ程度の第２のゲート酸化膜２４が形成される。また、このとき、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上の第１のゲート酸化膜２２は約７．５ｎｍまで膜厚が厚くなる。
【０００９】
次に、図１３（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び低リークＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン２５を形成した後、フッ酸を含む溶液を用いたウェットエッチング（第３ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜２２を除去する。これにより、高速ＭＯＳＦＥＴ活性領域のシリコン基板２０の表面が露出する。
【００１０】
次に、図１３（ｂ）に示すように、レジストパターン２５を除去した後、シリコン基板２０に対して酸化雰囲気中で熱処理（第３ゲート酸化）を行う。この熱処理の結果、高速ＭＯＳＦＥＴ活性領域上に厚さ約２ｎｍ程度の第３のゲート酸化膜２６が形成される。このとき、入出力ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜２２の膜厚及び低リークＭＯＳＦＥＴ活性領域上の第２のゲート酸化膜２４の膜厚はほとんど変動しない。
【００１１】
その後、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成し、それによって、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳＦＥＴを備えた半導体装置の製造を完了する。具体的には、例えば図１３（ｃ）に示すように、高速ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上にゲート電極５４、５７及び６０を形成した後、各活性領域における各ゲート電極５４、５７及び６０の両側にソース・ドレイン領域５５、５８及び６１を形成すると共に各ゲート電極５４、５７及び６０の側面に絶縁性サイドウォール５６、５９及び６２を形成する。
【特許文献１】特開２００２−３４３８７９号公報
【特許文献２】特開２００３−２０３９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術によると、低リークＭＯＳＦＥＴにおいてトランジスタ特性異常が生じるという問題がある。
【００１３】
前記に鑑み、本発明は、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法においてトランジスタ特性異常を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本願発明者らは、３種類のゲート絶縁膜を有する従来のＭＯＳ型半導体装置の製造方法において低リークＭＯＳＦＥＴのトランジスタ特性異常が生じる原因を検討した結果、次のような知見を得た。
【００１５】
すなわち、従来のＭＯＳ型半導体装置の製造方法においては、前述のように、低リークＭＯＳＦＥＴ活性領域に対してチャネル形成用のイオン注入を行った後、低リークＭＯＳＦＥＴ活性領域上に一旦第１のゲート酸化膜を形成し、その後、当該第１のゲート酸化膜を除去し、それにより露出した低リークＭＯＳＦＥＴ活性領域のシリコン基板表面上に第２のゲート酸化膜を形成する。
【００１６】
ところが、Ｎ型ＭＯＳＦＥＴのチャネル領域に不純物として注入されるボロンはシリコン酸化膜中に偏析する傾向があるため、低リークＭＯＳＦＥＴ活性領域にチャネル領域を形成した後に低リークＭＯＳＦＥＴ活性領域上に第１のゲート酸化膜を形成すると、低リークＭＯＳＦＥＴ活性領域のシリコン基板表面近傍のボロンは第１のゲート酸化膜中に偏析してしまう。その結果、低リークＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜を除去した後における低リークＭＯＳＦＥＴ活性領域のボロンプロファイルは、第１のゲート酸化膜の形成前と比べてシリコン基板表面近傍のボロン濃度が相対的に薄いプロファイルとなる。
【００１７】
また、このような基板表面のボロン濃度が薄いプロファイルを持つトランジスタのしきい値電圧を所望値に設定するためは、チャネル形成用のイオン注入時にドーズ量をより高く設定する必要がある一方、当該高ドーズ量に起因してｐｎ接合近傍のボロン濃度が高くなって接合リークの増大等の問題が起こりやすくなる。
【００１８】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る第１の半導体装置の製造方法は、半導体基板に設けられ且つ素子分離領域により互いに分離された第１の活性領域、第２の活性領域及び第３の活性領域と、前記第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の活性領域上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第３の活性領域上に前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜を介して形成された第３のゲート電極とを備えた半導体装置の製造方法であって、前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に保護絶縁膜を形成する工程（ａ）と、前記第１の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜を除去する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第１の活性領域及び前記第３の活性領域のそれぞれの上に前記第１のゲート絶縁膜となる絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第２の活性領域上に形成されている前記保護絶縁膜を除去する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第２の活性領域上に前記第２のゲート絶縁膜となる絶縁膜を形成する工程（ｅ）と、前記工程（ｅ）よりも後に、前記第３の活性領域上に形成されている前記第１のゲート絶縁膜となる絶縁膜を除去する工程（ｆ）と、前記工程（ｆ）よりも後に、前記第３の活性領域上に前記第３のゲート絶縁膜となる絶縁膜を形成する工程（ｇ）とを備えている。
【００１９】
また、本発明に係る第２の半導体装置の製造方法は、半導体基板に設けられ且つ素子分離領域により互いに分離された第１の活性領域、第２の活性領域及び第３の活性領域と、前記第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の活性領域上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第３の活性領域上に前記第２のゲート絶縁膜よりも薄い第３のゲート絶縁膜を介して形成された第３のゲート電極とを備えた半導体装置の製造方法であって、前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に保護絶縁膜を形成する工程（ａ）と、前記第１の活性領域の上に形成されている前記保護絶縁膜を除去する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第１の活性領域の上に前記第１のゲート絶縁膜となる絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に形成されている前記保護絶縁膜を除去する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に前記第２のゲート絶縁膜となる絶縁膜を形成する工程（ｅ）と、前記工程（ｅ）よりも後に、前記第３の活性領域上に形成されている前記第２のゲート絶縁膜となる絶縁膜を除去する工程（ｆ）と、前記工程（ｆ）よりも後に、前記第３の活性領域上に前記第３のゲート絶縁膜となる絶縁膜を形成する工程（ｇ）とを備えている。
【００２０】
尚、第１又は第２の半導体装置の製造方法において、所定の活性領域上の保護絶縁膜を除去する工程は、当該所定の活性領域以外の他の領域をレジストパターンによって覆い、当該レジストパターンをマスクとして所定の活性領域上の保護絶縁膜をウェットエッチングにより除去する工程を含むことが好ましい。
【発明の効果】
【００２１】
本発明によると、従来技術と比べて、以下のような効果が得られる。すなわち、第１のゲート絶縁膜となる絶縁膜、例えばシリコン酸化膜を熱酸化により形成する際には、第２の活性領域が保護絶縁膜によって覆われているため、当該熱酸化に起因する第２の活性領域の酸化を抑制することができる。このため、第２の活性領域の基板表面付近に注入されている不純物の酸化膜への偏析を低減できるので、第２の活性領域を保護絶縁膜によって覆うことなく第２の活性領域上にも第１のゲート絶縁膜となる絶縁膜を形成した場合と比べて、第２の活性領域の基板表面付近の不純物濃度を相対的に高くすることができる。その結果、第２の活性領域に対するチャネル形成用のイオン注入のドーズ量を低減することができるので、ｐｎ接合のリーク特性異常等のトランジスタ特性異常を防止することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚の異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について、図面を参照しながら説明する。
【００２３】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００２４】
まず、図１（ａ）に示すように、半導体基板、例えばシリコン基板１００上に厚さ約１５ｎｍ程度のパッド酸化膜１０１及び厚さ１２０ｎｍ程度のシリコン窒化膜１０２を順次形成する。次に、図１（ｂ）に示すように、素子分離形成領域が開口したレジストパターン１０３をマスクとして、シリコン窒化膜１０２、パッド酸化膜１０１及びシリコン基板１００に対してドライエッチングを行い、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれを分離する素子分離溝（トレンチ）をシリコン基板１００に形成する。
【００２５】
次に、図１（ｃ）に示すように、例えばＣＶＤ（chemical vapor deposition ）法により絶縁膜、例えばシリコン酸化膜１０４を前記素子分離溝が埋まるように堆積する。次に、図１（ｄ）に示すように、例えばＣＭＰ（chemical mechanical polishing ）法等を用いてシリコン窒化膜１０２よりも上側に形成されているシリコン酸化膜１０４を除去した後、例えばウェットエッチング等を用いてシリコン窒化膜１０２、パッド酸化膜１０１及び前記素子分離溝の外側に残存するシリコン酸化膜１０４（前記素子分離溝の直上部分を除く）を除去する。これにより、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれを分離するトレンチ分離領域１２０の形成が完了する。
【００２６】
次に、図２（ａ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（保護酸化）を行い、それによって、各活性領域のシリコン基板１００上に例えばシリコン酸化膜からなる厚さ１１ｎｍ程度の保護絶縁膜１０５を形成する。その後、ウェル形成用のイオン注入を行って、各活性領域にＮウェル領域又はＰウェル領域を形成する。具体的には、本実施形態では、高速ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれに、例えばＰ型不純物であるボロンを、注入エネルギー２００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2 の条件でイオン注入してＰウェル領域（図示省略）を形成する。
【００２７】
次に、高速ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のいずれかの上又はそのうちの２つの活性領域の上が開口したレジストパターンをマスクとして、各活性領域に対して、チャネル形成用のイオン注入を行い、その後、前記レジストパターンを除去する。これらのレジストマスク形成、イオン注入及びレジストマスク除去はＭＯＳＦＥＴの種類に応じて必要な回数だけ繰り返し行われる。また、これらのイオン注入を経た保護絶縁膜１０５の膜厚は、レジストマスク除去のためのウェットエッチング等に起因して例えば１０ｎｍ程度まで薄くなる。
【００２８】
具体的には、本実施形態においては、例えば図２（ｂ）に示すように、低リークＭＯＳＦＥＴ活性領域上が開口したレジストパターン１０６をマスクとして、低リークＭＯＳＦＥＴ活性領域に対して、チャネル形成用のイオン注入を行い、その後、レジストパターン１０６を除去する。ここで、低リークＭＯＳＦＥＴ活性領域へのチャネル形成用のイオン注入は、例えばＰ型不純物としてボロンを用いて、注入エネルギー１０ｋｅＶ、注入ドーズ量２×１０13ｉｏｎｓ／ｃｍ2 の条件で行う。尚、図２（ｂ）は、低リークＭＯＳＦＥＴ活性領域に、チャネルとなる領域（以下、チャネル領域と称する）１２１が形成されている様子を示している。
【００２９】
次に、低リークＭＯＳＦＥＴ活性領域へのイオン注入と同様に、所定の領域を覆うレジストパターン（図示省略）を用いて、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対して、チャネル形成用のイオン注入を行った後、前記レジストパターンを除去する。ここで、入出力ＭＯＳＦＥＴ活性領域へのチャネル形成用のイオン注入は、例えばＰ型不純物としてボロンを用いて、注入エネルギー１０ｋｅＶ、注入ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 の条件で行う。また、高速ＭＯＳＦＥＴ活性領域へのチャネル形成用のイオン注入は、例えばＰ型不純物としてボロンを用いて、注入エネルギー１０ｋｅＶ、注入ドーズ量１．５×１０13ｉｏｎｓ／ｃｍ2 の条件で行う。その後、図２（ｃ）に示すように、低リークＭＯＳＦＥＴ活性領域を覆うレジストパターン１０７をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第１ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５を除去する。尚、図２（ｃ）は、低リークＭＯＳＦＥＴ活性領域のチャネル領域１２１に加えて、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれにチャネル領域１２２及び１２３が形成されている様子を示している。
【００３０】
次に、レジストパターン１０７を除去した後、図２（ｄ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（第１ゲート酸化）を行う。このとき、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれにおいてはシリコン基板１００の表面が露出しているため、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれ上には第１のゲート絶縁膜となる例えば厚さ６．５ｎｍ程度のシリコン酸化膜１０８が形成される。一方、低リークＭＯＳＦＥＴ活性領域においてはシリコン基板１００の表面が保護絶縁膜１０５によって覆われているため、シリコン基板１００の酸化は大幅に抑制されるので、低リークＭＯＳＦＥＴ活性領域の上に形成されている保護絶縁膜１０５の膜厚は０．８ｎｍ程度しか増大しない。
【００３１】
次に、図３（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン１０９をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第２ウェットエッチ）により、低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５を除去する。次に、レジストパターン１０９を除去した後、図３（ｂ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（第２ゲート酸化）を行い、それによって、シリコン基板１００の表面が露出する低リークＭＯＳＦＥＴ活性領域上に第２のゲート絶縁膜となる例えば厚さ約５．５ｎｍ程度のシリコン酸化膜１１０を形成する。このとき、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されているシリコン酸化膜（第１のゲート絶縁膜）１０８の膜厚は約７．５ｎｍ程度まで増大する。
【００３２】
次に、図３（ｃ）に示すように、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン１１１をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第３ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域上のシリコン酸化膜１０８を除去する。次に、レジストパターン１１１を除去した後、図４（ａ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（第３ゲート酸化）を行い、それによって、シリコン基板１００の表面が露出する高速ＭＯＳＦＥＴ活性領域上に第３のゲート絶縁膜となる例えば厚さ約２．２ｎｍ程度のシリコン酸化膜１１２を形成する。このとき、低リークＭＯＳＦＥＴ活性領域上に形成されているシリコン酸化膜（第２のゲート絶縁膜）１１０の膜厚、及び入出力ＭＯＳＦＥＴ活性領域上に形成されているシリコン酸化膜（第１のゲート絶縁膜）１０８の膜厚はそれぞれほとんど変化せず、約５．５ｎｍ及び約７．５ｎｍのままである。
【００３３】
その後、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成し、それによって、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳＦＥＴを備えた半導体装置の製造を完了する。具体的には、例えば図４（ｂ）に示すように、高速ＭＯＳＦＥＴ活性領域の上にシリコン酸化膜（第３のゲート絶縁膜）１１２を介してゲート電極１２４を形成し、低リークＭＯＳＦＥＴ活性領域の上にシリコン酸化膜（第２のゲート絶縁膜）１１０を介してゲート電極１２７を形成し、入出力ＭＯＳＦＥＴ活性領域の上にシリコン酸化膜（第１のゲート絶縁膜）１０８を介してゲート電極１３０を形成する。続いて、各活性領域における各ゲート電極１２４、１２７及び１３０の両側にソース・ドレイン領域１２５、１２８及び１３１を形成すると共に各ゲート電極１２４、１２７及び１３０の側面に絶縁性サイドウォール１２６、１２９及び１３２を形成する。
【００３４】
図５は、第１の実施形態に係る半導体装置の製造方法の各工程における各活性領域のシリコン基板酸化量を、図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）に示す従来例と比較して示している。尚、図５に示す数値の単位はｎｍであり、図５に示す「除去」は「その時点までに形成されている酸化膜を除去すること」を意味する。図５に示すように、本実施形態による高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの酸化量は従来例とほぼ同等であるが、本実施形態による低リークＭＯＳＦＥＴ活性領域の酸化量（１７．３ｎｍ）は、従来例による低リークＭＯＳＦＥＴ活性領域の酸化量（２３ｎｍ）よりも小さくなっている。
【００３５】
以上のように、第１の実施形態によると、従来例と比べて、以下のような効果が得られる。すなわち、第１のゲート絶縁膜となるシリコン酸化膜１０８を熱酸化により形成する際には、低リークＭＯＳＦＥＴ活性領域が保護絶縁膜１０５によって覆われているため（図２（ｄ）参照）、当該熱酸化に起因する低リークＭＯＳＦＥＴ活性領域の酸化を抑制することができる。このため、低リークＭＯＳＦＥＴ活性領域の基板表面付近に注入されている不純物（特に図２（ｂ）に示すチャネル形成用のイオン注入によって注入されている不純物）の酸化膜への偏析を低減できるので、低リークＭＯＳＦＥＴ活性領域を保護絶縁膜１０５によって覆うことなくシリコン酸化膜１０８を形成した場合（つまり従来例）と比べて、低リークＭＯＳＦＥＴ活性領域の基板表面付近の不純物濃度を相対的に高くすることができる。その結果、低リークＭＯＳＦＥＴ活性領域に対するチャネル形成用のイオン注入のドーズ量を低減することができるので、ｐｎ接合のリーク特性異常等のトランジスタ特性異常を防止することができる。
【００３６】
また、多機能チップにおいて本実施形態のように低リークＭＯＳＦＥＴを付加する際には、それによって高速ＭＯＳＦＥＴの特性及び入出力ＭＯＳＦＥＴの特性が変動しないことが要求される。それに対して、第１の実施形態における高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの酸化量（図５参照）は、互いに膜厚が異なる２種類のゲート絶縁膜を高速ＭＯＳＦＥＴ及び入出力ＭＯＳＦＥＴのそれぞれのゲート絶縁膜として有する従来のＭＯＳ型半導体装置を製造する場合とほぼ同等であり、上記要求を満たしている。
【００３７】
尚、第１の実施形態において、トレンチ分離領域１２０の形成に用いたパッド酸化膜１０１を除去したが（図１（ｄ）参照）、これに代えて、パッド酸化膜１０１を除去することなく本実施形態の保護絶縁膜１０５に代えて用いてもよい。
【００３８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚の異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について、図面を参照しながら説明する。
【００３９】
第２の実施形態が第１の実施形態と異なっている点は、第１の実施形態の図２（ｂ）及び（ｃ）に示す工程に代えて、図６（ａ）〜（ｃ）に示す工程を行うことである。
【００４０】
すなわち、まず、第１の実施形態の図１（ａ）〜（ｄ）及び図２（ａ）に示す工程と同様に、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に保護絶縁膜１０５を形成した後、各活性領域にＰウェル領域（図示省略）を形成する。
【００４１】
次に、図６（ａ）に示すように、低リークＭＯＳＦＥＴ活性領域上が開口したレジストパターン１０６をマスクとして、低リークＭＯＳＦＥＴ活性領域に対して、チャネル形成用のイオン注入を行い、その後、レジストパターン１０６を除去する。ここで、イオン注入の条件は第１の実施形態と同様である。また、図６（ａ）は、低リークＭＯＳＦＥＴ活性領域に、チャネル領域１２１が形成されている様子を示している。続いて、図６（ｂ）に示すように、イオン注入に用いたレジストパターン１０６をそのままマスクとして、低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５の少なくとも表面部を例えばプラズマ窒化を用いて窒化し、それによりシリコン酸窒化膜１１３を形成する。
【００４２】
次に、低リークＭＯＳＦＥＴ活性領域へのイオン注入と同様に、所定の領域を覆うレジストパターン（図示省略）を用いて、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対して、チャネル形成用のイオン注入を行った後、前記レジストパターンを除去する。ここで、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれへのイオン注入の条件は、第１の実施形態と同様である。
【００４３】
次に、図６（ｃ）に示すように、例えばフッ酸を含む溶液を用いたウェットエッチング（第１ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５を除去する。このとき、シリコン酸窒化膜１１３のエッチングレートは保護絶縁膜（窒化されていないシリコン酸化膜）１０５と比べて遅いため、当該シリコン酸窒化膜１１３がマスクとなって低リークＭＯＳＦＥＴ活性領域上の保護酸化膜１０５はエッチングされないか又はそのエッチング量が低減される。
【００４４】
その後、第１の実施形態の図２（ｄ）に示す工程（第１のゲート絶縁膜となるシリコン酸化膜１０８の形成工程）及びそれ以降の工程を順次実施する。
【００４５】
第２の実施形態によると、第１の実施形態とほぼ同等の効果を期待できると共に、第１の実施形態と比べて、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５を除去するためのレジストパターニング工程（第１の実施形態の図２（ｃ）参照）を省略できるので、プロセスを簡単化することができる。
【００４６】
尚、第２の実施形態において、レジストパターン１０６をマスクとして低リークＭＯＳＦＥＴ活性領域に対するイオン注入（図６（ａ）に示す工程）を行った後、レジストパターン１０６をマスクとして低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５の窒化（図６（ｂ）に示す工程）を行った。しかし、これに代えて、低リークＭＯＳＦＥＴ活性領域上が開口したレジストパターンをマスクとして低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５の窒化を行った後、当該レジストパターンをマスクとして低リークＭＯＳＦＥＴ活性領域に対するイオン注入を行ってもよい。
【００４７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚の異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について、図面を参照しながら説明する。
【００４８】
第３の実施形態が第１の実施形態と異なっている点は、第１の実施形態の図２（ｂ）に示す工程（低リークＭＯＳＦＥＴ活性領域に対するイオン注入工程）を、図２（ｄ）に示す工程（第１のゲート絶縁膜となるシリコン酸化膜１０８の形成工程）よりも後に行うことである。尚、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対するイオン注入工程は、第１の実施形態と同じタイミングで行うものとする。
【００４９】
図７（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５０】
第３の実施形態においては、まず、第１の実施形態の図１（ａ）〜（ｄ）及び図２（ａ）、（ｃ）に示す工程と同様に、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に保護絶縁膜１０５を形成した後、各活性領域にＰウェル領域（図示省略）を形成する。その後、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれにチャネル領域１２２及び１２３を形成した後、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５を除去する。すなわち、本実施形態では、第１の実施形態の図２（ｂ）に示す低リークＭＯＳＦＥＴ活性領域のチャネル領域１２１の形成工程は実施しない。
【００５１】
次に、保護絶縁膜１０５の選択的除去に用いたレジストパターン１０７を除去した後、第１の実施形態の図２（ｄ）に示す工程と同様に、図７（ａ）に示すように、低リークＭＯＳＦＥＴ活性領域を保護絶縁膜１０５によって覆った状態で、シリコン基板１００に対して酸化雰囲気中で熱処理（第１ゲート酸化）を行い、それによって、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれ上に第１のゲート絶縁膜となるシリコン酸化膜１０８を形成する。このとき、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれにはチャネル領域１２２及び１２３が形成されている一方、低リークＭＯＳＦＥＴ活性領域にはチャネル領域は未だ形成されていない。
【００５２】
次に、図７（ｂ）に示すように、高速ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン１０９をマスクとして、低リークＭＯＳＦＥＴ活性領域に対してチャネル形成用のイオン注入を行う。これにより、低リークＭＯＳＦＥＴ活性領域にチャネル領域１２１が形成される。このとき、低リークＭＯＳＦＥＴ活性領域の表面は保護絶縁膜１０５によって覆われているため、シリコン基板１００に対する注入ダメージ及び汚染の影響は小さい。また、低リークＭＯＳＦＥＴ活性領域へのチャネル形成用のイオン注入は、例えばＰ型不純物としてボロンを用いて、注入エネルギー１０ｋｅＶ、注入ドーズ量１．８×１０13ｉｏｎｓ／ｃｍ2 の条件で行う。
【００５３】
次に、第１の実施形態の図３（ａ）に示す工程と同様に、図７（ｃ）に示すように、低リークＭＯＳＦＥＴ活性領域に対するイオン注入に用いたレジストパターン１０９をそのままマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第２ウェットエッチ）により、低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５を除去する。
【００５４】
その後、第１の実施形態の図３（ｂ）に示す工程（第２のゲート絶縁膜となるシリコン酸化膜１１０の形成工程）及びそれ以降の工程を順次実施する。
【００５５】
第３の実施形態によると、第１の実施形態とほぼ同等の効果に加えて、次のような効果が得られる。すなわち、第１のゲート絶縁膜となるシリコン酸化膜１０８の形成工程（図７（ａ）に示す工程）よりも後に、低リークＭＯＳＦＥＴ活性領域に対するチャネル形成用のイオン注入工程（図７（ｂ）に示す工程）を行う。このため、低リークＭＯＳＦＥＴ活性領域の基板表面付近において、シリコン酸化膜１０８の形成に起因する（正確にはそれに伴う低リークＭＯＳＦＥＴ活性領域のシリコン基板酸化に起因する）不純物の酸化膜への偏析が生じない。すなわち、第１の実施形態と比べて、低リークＭＯＳＦＥＴ活性領域の基板表面付近に注入されている不純物の酸化膜への偏析をより一層低減できるので、ｐｎ接合のリーク特性異常等のトランジスタ特性異常をより確実に防止することができる。
【００５６】
また、第３の実施形態によると、低リークＭＯＳＦＥＴ活性領域に対するイオン注入工程で用いるレジストパターン１０９を、低リークＭＯＳＦＥＴ活性領域上の保護絶縁膜１０５の除去工程でも用いるため、第１の実施形態と比べて、プロセスをより簡単化することができる。
【００５７】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚の異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について、図面を参照しながら説明する。
【００５８】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５９】
第４の実施形態が第１の実施形態と異なっている点は、第１の実施形態の図２（ｂ）に示す工程以降の製造方法である。
【００６０】
すなわち、まず、第１の実施形態の図１（ａ）〜（ｄ）及び図２（ａ）に示す工程と同様に、入出力ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に保護絶縁膜１０５を形成した後、各活性領域にＰウェル領域（図示省略）を形成する。
【００６１】
次に、第１の実施形態の図２（ｂ）に示す工程と同様に、図８（ａ）に示すように、低リークＭＯＳＦＥＴ活性領域上が開口したレジストパターン１０６をマスクとして、低リークＭＯＳＦＥＴ活性領域に対して、チャネル形成用のイオン注入を行い、その後、レジストパターン１０６を除去する。ここで、イオン注入の条件は第１の実施形態と同様である。また、図８（ａ）は、低リークＭＯＳＦＥＴ活性領域に、チャネル領域１２１が形成されている様子を示している。
【００６２】
次に、低リークＭＯＳＦＥＴ活性領域へのイオン注入と同様に、所定の領域を覆うレジストパターン（図示省略）を用いて、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対して、チャネル形成用のイオン注入を行った後、前記レジストパターンを除去する。ここで、入出力ＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれへのイオン注入の条件は、第１の実施形態と同様である。その後、図８（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域が開口したレジストパターン１０７をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第１ウェットエッチ）により、入出力ＭＯＳＦＥＴ活性領域上に形成されている保護絶縁膜１０５を除去する。
【００６３】
次に、レジストパターン１０７を除去した後、図８（ｃ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（第１ゲート酸化）を行う。このとき、入出力ＭＯＳＦＥＴ活性領域においてはシリコン基板１００の表面が露出しているため、入出力ＭＯＳＦＥＴ活性領域の上には第１のゲート絶縁膜となる例えば厚さ６．５ｎｍ程度のシリコン酸化膜１０８が形成される。一方、高速ＭＯＳＦＥＴ活性領域及び低リークＭＯＳＦＥＴ活性領域においてはシリコン基板１００の表面が保護絶縁膜１０５によって覆われているため、シリコン基板１００の酸化は大幅に抑制されるので、高速ＭＯＳＦＥＴ活性領域及び低リークＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５の膜厚は０．８ｎｍ程度しか増大しない。
【００６４】
次に、図９（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域を覆うレジストパターン１０９をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第２ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域及び低リークＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５を除去する。次に、レジストパターン１０９を除去した後、図９（ｂ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理（第２ゲート酸化）を行い、それによって、シリコン基板１００の表面が露出している高速ＭＯＳＦＥＴ活性領域及び低リークＭＯＳＦＥＴ活性領域のそれぞれの上に第２のゲート絶縁膜となる例えば厚さ約５．５ｎｍ程度のシリコン酸化膜１１０を形成する。このとき、入出力ＭＯＳＦＥＴ活性領域の上に形成されているシリコン酸化膜（第１のゲート絶縁膜）１０８の膜厚は約７．５ｎｍ程度まで増大する。
【００６５】
次に、図９（ｃ）に示すように、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれを覆うレジストパターン１１１をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第３ウェットエッチ）により、高速ＭＯＳＦＥＴ活性領域上のシリコン酸化膜１１０を除去する。
【００６６】
その後、第１の実施形態の図４（ａ）に示す工程（第３のゲート絶縁膜となるシリコン酸化膜１１２の形成工程）及びそれ以降の工程を順次実施する。
【００６７】
図１０は、第４の実施形態に係る半導体装置の製造方法の各工程における各活性領域のシリコン基板酸化量を、第１の実施形態と比較して示している。尚、図１０に示す数値の単位はｎｍであり、図１０に示す「除去」は「その時点までに形成されている酸化膜を除去すること」を意味する。図１０に示すように、本実施形態による低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの酸化量は第１の実施形態とほぼ同等であるが、本実施形態による高速ＭＯＳＦＥＴ活性領域の酸化量（１９．５ｎｍ）は、第１の実施形態による高速ＭＯＳＦＥＴ活性領域の酸化量（２０．７ｎｍ）よりも小さくなっている。
【００６８】
以上のように、第４の実施形態によると、従来例と比べて、以下のような効果が得られる。すなわち、第１のゲート絶縁膜となるシリコン酸化膜１０８を熱酸化により形成する際には、低リークＭＯＳＦＥＴ活性領域が保護絶縁膜１０５によって覆われているため（図８（ｃ）参照）、当該熱酸化に起因して低リークＭＯＳＦＥＴ活性領域が酸化される量を低減できる。このため、低リークＭＯＳＦＥＴ活性領域の基板表面付近に注入されている不純物（特に図８（ａ）に示すチャネル形成用のイオン注入によって注入されている不純物）の酸化膜への偏析を低減できるので、低リークＭＯＳＦＥＴ活性領域を保護絶縁膜１０５によって覆うことなくシリコン酸化膜１０８を形成した場合（つまり従来例）と比べて、低リークＭＯＳＦＥＴ活性領域の基板表面付近の不純物濃度を相対的に高くすることができる。その結果、低リークＭＯＳＦＥＴ活性領域に対するチャネル形成用のイオン注入のドーズ量を低減することができるので、ｐｎ接合のリーク特性異常等のトランジスタ特性異常を防止することができる。
【００６９】
また、第４の実施形態によると、高速ＭＯＳＦＥＴ活性領域の酸化量を第１の実施形態と比べてより一層低減できるので、リーク特性等のトランジスタ特性をさらに効果的に改善することができる。
【００７０】
また、多機能チップにおいて本実施形態のように低リークＭＯＳＦＥＴを付加する際には、それによって高速ＭＯＳＦＥＴの特性及び入出力ＭＯＳＦＥＴの特性が変動しないことが要求される。それに対して、第４の実施形態における入出力ＭＯＳＦＥＴ活性領域の酸化量（図１０参照）は、互いに膜厚が異なる２種類のゲート絶縁膜を高速ＭＯＳＦＥＴ及び入出力ＭＯＳＦＥＴのそれぞれのゲート絶縁膜として有する従来のＭＯＳ型半導体装置を製造する場合とほぼ同等であり、上記要求を満たしている。また、第４の実施形態における高速ＭＯＳＦＥ活性領域の酸化量（図１０参照）と、従来のＭＯＳ型半導体装置（互いに膜厚が異なる２種類のゲート絶縁膜を有する）を製造する場合における高速ＭＯＳＦＥＴ活性領域の酸化量との差は１．２ｎｍ程度と非常に小さく、ナローチャネル特性等のトランジスタ特性はほとんど変動しない。
【００７１】
尚、第４の実施形態において、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれに対するイオン注入工程（図８（ａ）等参照）の後に、当該各イオン注入に用いたレジストパターンをそのままマスクとして、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれの上に形成されている保護絶縁膜１０５の少なくとも表面部を例えばプラズマ窒化を用いて窒化し、その後、当該窒化領域をマスクとして、例えばフッ酸を含む溶液を用いたウェットエッチング（第１ウェットエッチ）により、入出力ＭＯＳＦＥＴ活性領域の上に形成されている保護絶縁膜１０５を除去してもよい。ここで、低リークＭＯＳＦＥＴ活性領域及び高速ＭＯＳＦＥＴ活性領域のそれぞれにおける上記イオン注入工程と上記窒化工程とを順番を入れ替えて実施してもよい（但し、両工程で同じレジストパターンを用いるものとする）。このようにすると、入出力ＭＯＳＦＥＴ活性領域の上に形成されている保護絶縁膜１０５を除去するためのレジストパターニング工程（図８（ｂ）参照）を省略できるので、プロセスを簡単化することができる。
【００７２】
また、第１〜第４の実施形態において、互いに膜厚の異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置として、高速ＭＯＳＦＥＴ活性領域、低リークＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域を備えたＭＯＳ型半導体装置を例示したが、本発明がそれに限定されないことは言うまでもない。
【産業上の利用可能性】
【００７３】
以上に説明したように、本発明は、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法に関し、特に、低リークＭＯＳＦＥＴを含む半導体装置の製造方法に適用した場合にはトランジスタ特性異常を防止できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００７４】
【図１】図１（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程における各活性領域のシリコン基板酸化量を従来例と比較して示した図である。
【図６】図６（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程における各活性領域のシリコン基板酸化量を本発明の第１の実施形態と比較して示した図である。
【図１１】図１１（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【００７５】
１００    シリコン基板
１０１    パッド酸化膜
１０２    シリコン窒化膜
１０３    レジストパターン
１０４    シリコン酸化膜
１０５    保護絶縁膜
１０６    レジストパターン
１０７    レジストパターン
１０８    シリコン酸化膜（第１のゲート絶縁膜）
１０９    レジストパターン
１１０    シリコン酸化膜（第２のゲート絶縁膜）
１１１    レジストパターン
１１２    シリコン酸化膜（第３のゲート絶縁膜）
１１３    シリコン酸窒化膜
１２０    トレンチ分離領域
１２１    低リークＭＯＳＦＥＴのチャネル領域
１２２    高速ＭＯＳＦＥＴのチャネル領域
１２３    入出力ＭＯＳＦＥＴのチャネル領域
１２４    高速ＭＯＳＦＥＴのゲート電極
１２５    高速ＭＯＳＦＥＴのソース・ドレイン領域
１２６    高速ＭＯＳＦＥＴの絶縁性サイドウォール
１２７    低リークＭＯＳＦＥＴのゲート電極
１２８    低リークＭＯＳＦＥＴのソース・ドレイン領域
１２９    低リークＭＯＳＦＥＴの絶縁性サイドウォール
１３０    入出力ＭＯＳＦＥＴのゲート電極
１３１    入出力ＭＯＳＦＥＴのソース・ドレイン領域
１３２    入出力ＭＯＳＦＥＴの絶縁性サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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