(57)【要約】【課題】センスアンプを構成する素子のばらつきに対応した安定的なデータ読出を実行可能な不揮発性記憶装置を提供する。【解決手段】センスアンプにおいて、トランジスタＱＰ１およびＱＰ５のソース側に、ゲートと接地電圧とが接続されたＰチャネルＭＯＳトランジスタＱＰ１０およびＱＰ１１を設ける。トランジスタＱＰ１０およびＱＰ１１は、ダイオード接続されたトランジスタＱＰ１およびＱＰ５に閾値ばらつきが生じている場合、その変化を打ち消す向きの電圧変動をソース・ドレイン間（＝ソース・ゲート間）に生じさせことにより閾値ばらつきの影響を抑制する。【選択図】図６
2007141273.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線と、
前記第１および第２のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、
前記データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を前記第１および第２のデータ線のいずれか一方に生成する基準電流供給部とを備え、
前記データ読出時において、前記第１および第２のデータ線の一方は、前記選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線の他方は、前記基準電流供給部と電気的に接続され、
前記差動増幅部は、
前記一方のデータ線と第２の電圧との間に設けられ、前記一方のデータ線の通過電流に応じた電圧信号を第１のノードに供給するための第１の信号伝達回路部と、
前記他方のデータ線と前記第２の電圧との間に設けられ、前記他方のデータ線の通過電流に応じた電圧信号を第２のノードに供給するための第２の信号伝達回路部と、
前記データ読出時に、前記第１および第２のノードにそれぞれ供給される電圧信号差に応じた読出データを出力するための増幅ユニットとを含み、
前記第１の信号伝達回路部は、
前記第２の電圧と前記一方のデータ線との間に配置され、前記一方のデータ線と接続されたゲートを有する第１の電界効果型トランジスタと、
前記第２の電圧と前記第１の電界効果型トランジスタとの間に設けられた第１の抵抗素子とを有し、
前記第２の信号伝達回路部は、
前記第２の電圧と前記他方のデータ線との間に配置され、前記他方のデータ線と接続されたゲートを有する第２の電界効果型トランジスタと、
前記第２の電圧と前記第１の電界効果型トランジスタとの間に設けられた第２の抵抗素子とを有する、不揮発性記憶装置。
【請求項２】
前記増幅ユニットは、
前記データ読出時に、前記第１および第２の電圧との間に設けられ、前記第１および第２のノードに供給された電圧信号の電圧差に基づいて、前記第２のノードに供給された電圧信号に対する第１のノードに供給された電圧信号の差動増幅信号を第１の出力ノードから出力する第１の差動部と、
前記データ読出時に、前記第１および第２の電圧との間に設けられ、前記第１および第２のノードに供給された電圧信号の電圧差に基づいて、前記第１のノードに供給された電圧信号に対する第２のノードに供給された電圧信号の差動増幅信号を第２の出力ノードから出力する第２の差動部とを含む、請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１の差動部は、
前記第２の電圧と第３のノードとの間に設けられ、ゲートが前記第１のノードと電気的に結合される第３の電界効果型トランジスタと、
前記第３のノードと前記第１の電圧との間に設けられ、ゲートが前記第３のノードと電気的に結合される第４の電界効果型トランジスタと、
前記第１の電圧と前記第５の電界効果型トランジスタとの間に設けられた第１の抵抗素子と、
前記第２の電圧と第１の出力ノードとの間に設けられ、ゲートが前記第２のノードと電気的に結合される第５の電界効果型トランジスタと、
前記第１の出力ノードと前記第１の電圧との間に設けられ、ゲートが前記第３のノードと電気的に結合される第６の電界効果型トランジスタと、
前記第１の電圧と前記第６の電解効果型トランジスタとの間に設けられた第２の抵抗素子とを含み、
前記第２の差動部は、
前記第２の電圧と第４のノードとの間に設けられ、ゲートが前記第２のノードと電気的に結合される第７の電界効果型トランジスタと、
前記第４のノードと前記第１の電圧との間に設けられ、ゲートが前記第４のノードと電気的に結合される第８の電界効果型トランジスタと、
前記第１の電圧と前記第８の電界効果型トランジスタとの間に設けられた第３の抵抗素子と、
前記第２の電圧と第２の出力ノードとの間に設けられ、ゲートが前記第１のノードと電気的に結合される第９の電界効果型トランジスタと、
前記第２の出力ノードと前記第１の電圧との間に設けられ、ゲートが前記第４のノードと電気的に結合される第１０の電界効果型トランジスタと、
前記第１の電圧と前記第１０の電解効果型トランジスタとの間に設けられた第４の抵抗素子とを含む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記データ読出時に電気的に結合された前記第１および第２のノードを制御指示に応答して電気的に切離するためのスイッチ素子をさらに備える、請求項１記載の不揮発性記憶装置。
【請求項５】
前記データ読出時に電気的に結合された前記第１および第２の出力ノードを制御指示に応答して切離するためのスイッチ素子をさらに備える、請求項２記載の不揮発性記憶装置。
【請求項６】
前記データ読出時に電気的に結合された前記第３および第４のノードを制御指示に応答して切離するためのスイッチ素子をさらに備える、請求項３記載の不揮発性記憶装置。
【請求項７】
基準電圧を発生するための基準電圧発生回路をさらに備え、
前記第１の信号伝達回路部は、前記第１のノードと前記一方のデータ線との間に設けられ、前記基準電圧をゲートに受ける第１のトランジスタを含み、
前記第２の信号伝達回路部は、前記第２のノードと前記他方のデータ線との間に設けられ、前記基準電圧をゲートに受ける第２のトランジスタを含み、
前記データ読出時直後に、電気的に接続される第１および第２のノードの間を電気的に非接続にするとともに前記第１および第２のノードに対してプリチャージするためのプリチャージ回路をさらに備える請求項１記載の不揮発性記憶装置。
【請求項８】
前記基準電流発生部は、前記第１および第２のデータ線の他方に前記通過電流を定常的に供給する定電流供給回路を含む、請求項１記載の不揮発性記憶装置。
【請求項９】
前記データ読出時において、前記複数のメモリセルのそれぞれに対して記憶データに応じた通過電流が同時に流れ、
前記第１および第２のデータ線は、前記複数のメモリセルにそれぞれ対応して複数組設けられ、
前記差動増幅部は、前記複数組の前記第１および第２のデータ線にそれぞれ対応して複数個設けられ、
前記基準電流供給部は、前記複数組の前記第１および第２のデータ線の一方にそれぞれ対応して複数個設けられ、
前記各組の第１および第２のデータ線の一方は互いに電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項１０】
前記データ読出時において、前記複数のメモリセルのそれぞれに対して記憶データに応じた通過電流が同時に流れ、
前記第１および第２のデータ線は、前記複数のメモリセルにそれぞれ対応して複数組設けられ、
前記差動増幅部は、前記複数組の前記第１および第２のデータ線にそれぞれ対応して複数個設けられ、
前記基準電流供給部は、前記複数組の前記第１および第２のデータ線の他方にそれぞれ対応して複数個設けられ、
各前記差動増幅部の各前記第２の差動部において、各前記第４のノードは互いに電気的に結合される、請求項３記載の不揮発性記憶装置。
【請求項１１】
前記データ読出直後に前記第１および第２のデータ線に対して一時的に電荷を注入する電荷注入部をさらに備える、請求項１記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅するセンスアンプの回路構成に関する。
【背景技術】
【０００２】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ovonic Unified Memories)デバイス等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。当該データ読出においては、通過電流量を増大させて、読出マージンを確保することが要求されるが、過大な電圧を印加してしまうと、データ読出を実行することができなくなるおそれがある。
【０００４】
たとえば、ＭＲＡＭデバイスの記憶素子であるトンネル磁気抵抗素子（以下、ＴＭＲ素子とも称する）に高い電圧を印加した場合には、ＴＭＲ素子を構成する絶縁膜が薄膜であるために当該絶縁膜が破壊されてしまうという問題が生じる。
【０００５】
また、ＯＵＭデバイスの記憶素子として用いられるカルコゲナイド層においても、高い電圧を印加した場合には、素子の形状が変化してしまい記憶データを壊してしまうという問題が生じる。
【０００６】
さらには、閾値電圧のレベルに応じてデータ記憶を実行するフラッシュメモリにおいては、フラッシュメモリを通過する通過電流量をあまりに増加させた場合、誤書込を生じさせてしまい記憶データを破壊してしまうという問題が生じる。したがって、上述したメモリセルに対しては、メモリセルに印加する印加電圧を十分に制御する必要がある。
【０００７】
特開２００４−１６４７６６号公報（特許文献１）においては、過大な電圧を掛けることなく比較的低い動作電圧においてもメモリセルを流れる通過電流を用いて読出マージンを確保することが可能なセンスアンプを有する不揮発性記憶装置が開示されている。
【０００８】
また、特開平８−７７７７９号公報（特許文献２）においては、データ読出時に用いられるセンスアンプに関し、電流補償回路を用いて動作電流を補償して安定した動作を確保する電流検出型のセンスアンプが開示されている。
【特許文献１】特開２００４−１６４７６６号公報
【特許文献２】特開平８−７７７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載される構成においては、低電圧動作可能なセンスアンプが示されているが、特に低電圧動作の場合には比較対象となる電流量も小さくなるため精度の高い読出マージンを確保するためには、プロセス等で生じるセンスアンプを構成する素子のばらつきの影響も十分に抑制することが必要である。
【００１０】
また、同様に特許文献２に示される構成においても、電流補償回路を設けて読出マージンを確保する構成を説明しているが、センスアンプを構成する素子のばらつきの影響も抑制することが必要である。
【００１１】
本発明は、比較的低い低電圧動作でも読出マージンを確保するとともに、センスアンプを構成する素子のばらつきにも対応した安定的なデータ読出を実行可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、データ読出時に、複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第１および第２のデータ線のいずれか一方に生成する基準電流供給部とを備える。データ読出時において、第１および第２のデータ線の一方は、選択メモリセルを介して第１の電圧と電気的に接続されるとともに、第１および第２のデータ線の他方は、基準電流供給部と電気的に接続される。差動増幅部は、一方のデータ線と第２の電圧との間に設けられ、一方のデータ線の通過電流に応じた電圧信号を第１のノードに供給するための第１の信号伝達回路部と、他方のデータ線と第２の電圧との間に設けられ、他方のデータ線の通過電流に応じた電圧信号を第２のノードに供給するための第２の信号伝達回路部と、データ読出時に、第１および第２のノードにそれぞれ供給される電圧信号差に応じた読出データを出力するための増幅ユニットとを含む。第１の信号伝達回路部は、第２の電圧と一方のデータ線との間に配置され、一方のデータ線と接続されたゲートを有する第１の電界効果型トランジスタと、第２の電圧と第１の電界効果型トランジスタとの間に設けられた第１の抵抗素子とを有する。第２の信号伝達回路部は、第２の電圧と他方のデータ線との間に配置され、他方のデータ線と接続されたゲートを有する第２の電界効果型トランジスタと、第２の電圧と第１の電界効果型トランジスタとの間に設けられた第２の抵抗素子とを有する。
【発明の効果】
【００１３】
本発明に係る差動増幅部は、第１および第２の信号伝達回路部と、増幅ユニットを含み、第１の信号伝達回路部の第１の電界効果型トランジスタのソース側に第１の抵抗素子を設ける。また、第２の信号伝達回路部の第２の電界効果型トランジスタのソース側に第２の抵抗素子を設ける。これにより、ダイオード接続された第１および第２の電界効果型トランジスタに閾値ばらつきが生じている場合であっても第１および第２の抵抗素子を設けることによりその変化を打ち消す向きの電圧変動を第１および第２の電界効果型トランジスタのソース・ドレイン間（＝ソース・ゲート間）に生じさせることが可能となり、安定的なデータ読出が実行可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１６】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１７】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイＭＡとを備える。
【００１８】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１９】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００２０】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００２１】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２２】
図２は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００２３】
図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡに対応して設けられたデータ読出動作のための回路群が示される。
【００２４】
メモリアレイＭＡは、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣとビット線／ＢＬｊに対応して設けられたダミーメモリセルＤＭＣとが１個ずつ代表的に示されている。
【００２５】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００２６】
また、メモリセル行にそれぞれ対応して複数のワード線ＲＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＲＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＲＷＬ（ｒ：自然数）とが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００２７】
また、ビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。
【００２８】
図２においては、メモリアレイＭＡにおいて、ｊ番目のビット線対ＢＬＰｊに対応して設けられた列選択線ＣＳＬｊが示されている。
【００２９】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００３０】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００３１】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＲＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３２】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３３】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３４】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３５】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３６】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３７】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３８】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３９】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４０】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化閾値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４１】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００４２】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４３】
なお、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。また、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線ＤＬ等は図示しないものとする。
【００４４】
再び図２を参照して、入出力制御回路３０は、メモリアレイＭＡに設けられた、ローカル入出力線対ＬＩＯＰおよびローカル入出力線対ＬＩＯＰとビット線対ＢＬＰ間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＯＰは、ローカル入出力線ＬＩＯ，／ＬＩＯを有する。
【００４５】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＯＰとビット線対ＢＬＰとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。ゲートトランジスタＣＳＧａは、ビット線対ＢＬＰにそれぞれ対応して設けられた列選択線ＣＳＬの活性化に応答して、ビット線ＢＬとローカル入出力線ＬＩＯとの間を電気的に接続する。ゲートトランジスタＣＳＧｂは、列選択線ＣＳＬの活性化に応答して相補のビット線／ＢＬとローカル入出力線／ＬＩＯとの間を電気的に接続する。
【００４６】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。
【００４７】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰと、グローバル入出力線対ＧＩＯＰと接続され記憶データをラッチするラッチ回路ＬＴと、ラッチ回路ＬＴでラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰは、グローバル入出力線ＧＩＯおよび／ＧＩＯを含む。
【００４８】
ゲート回路ＩＯＧは、ビット線ＢＬｊおよび／ＢＬｊをイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊおよび／ＢＬｊを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４９】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ，／ＬＩＯとの間に設けられ、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ，／ＬＩＯを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００５０】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊは、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００５１】
図６は、本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
図６を参照して、センスアンプＳＡは、電源供給ノードＮ０に電源電圧Ｖｃｃを供給するための電圧供給ユニット９０と、トランジスタＱＰ１０を介して内部ノードＮ０（以下、単にノードとも称する）と内部ノードＮ１との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃの供給を受ける内部ノードＮ３と内部ノードＮ４との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ３と、トランジスタＱＰ１１を介して内部ノードＮ０と内部ノードＮ２との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ５と、内部ノードＮ３と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ６と、内部ノードＮ３とセンスノードＳＮ（出力ノード）との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ７と、内部ノードＮ４と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ１と、センスノードＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ２と、センスノード／ＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ３と、内部ノードＮ５と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ４と、内部ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。また、センスノードＳＮ，／ＳＮとの間に設けられイコライズするためのトランスファーゲートＴＧをさらに含む。トランスファーゲートＴＧは、制御信号ＳＡＥＱ，／ＳＡＥＱの入力に応答してセンスノードＳＮ，／ＳＮの間を電気的に接続あるいは非接続する。なお、制御信号ＳＡＥＱ，／ＳＡＥＱは一例としてコントロール回路５より出力されるものとする。
【００５２】
トランジスタＱＰ１０は、ソース側およびドレイン側がそれぞれ内部ノードＮ０、トランジスタＱＰ１とそれぞれ接続され、ゲートは、接地電圧ＧＮＤの供給を受ける。また、トランジスタＱＰ１１は、ソース側およびドレイン側がそれぞれ内部ノードＮ０、トランジスタＱＰ５とそれぞれ接続され、ゲートは、接地電圧ＧＮＤの供給を受ける。
【００５３】
また、センスアンプＳＡは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【００５４】
電圧供給ユニット９０は、電源電圧ＶｃｃとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。なお、ここでは、行デコーダ２０から制御信号ＳＡＥおよび／ＳＡＥが出力される構成について説明したが、これに限られず例えばコントロール回路５から出力するようにすることも可能である。
【００５５】
ここで、トランジスタＱＰ１〜ＱＰ７，ＱＰ１０，ＱＰ１１およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７，ＱＰ１０，ＱＰ１１の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【００５６】
本例においては、各トランジスタサイズは等しいものとして説明したが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、トランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【００５７】
なお、トランジスタＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７，ＱＮ１〜ＱＮ４は、ノードＮ１，Ｎ２を流れる通過電流に応じた信号を増幅してセンスノードＳＮ，／ＳＮに出力する増幅ユニットを構成する。増幅ユニットは、センスノードＳＮ，／ＳＮに対応して設けられる２つの差動部を含む。具体的には、第１の差動部は、センスノードＳＮに対応してトランジスタＱＰ２，ＱＰ７，ＱＮ１，ＱＮ２で構成される。第２の差動部は、センスノード／ＳＮに対応してトランジスタＱＰ６，ＱＰ３，ＱＮ３，ＱＮ４で構成される。
【００５８】
なお、トランジスタＱＰ１０，ＱＰ１，ＱＶ１は、増幅ユニットに対して、ノードＮ１に流れる通過電流に応じた信号を増幅ユニットに伝達するため第１の信号伝達回路部を構成する。また、トランジスタＱＰ１１，ＱＰ５，ＱＶ２はノードＮ１に流れる通過電流に応じた信号を増幅ユニットに伝達するため第２の信号伝達回路部を構成する。
【００５９】
本発明の実施の形態１に従うセンスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持するとともにローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。
【００６０】
ここで、このセンスアンプＳＡのセンス動作について説明する。
一例として、ローカル入出力線ＬＩＯ，／ＬＩＯにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述した第１の信号伝達回路部は、通過電流Ｉａに応じてノードＮ１に設定された電圧信号を増幅ユニットに伝達する。また、同様に第２の信号伝達回路部は、通過電流Ｉｂに応じてノードＮ２に設定された電圧信号を増幅ユニットに伝達する。増幅ユニットの第１の差動部のトランジスタＱＰ２およびＱＰ７のゲートは、それぞれノードＮ１およびＮ２からの電圧信号の供給を受ける。
【００６１】
これに伴い、第１の差動部のセンスノードＳＮからは、トランジスタＱＰ２，ＱＰ７のゲートに与えられたノードＮ１およびＮ２の電圧信号の電圧差に基づく信号が増幅されて出力される。
【００６２】
また、同様に第２の差動部のセンスノード／ＳＮからは、トランジスタＱＰ３，ＱＰ６のゲートに与えられたノードＮ１およびＮ２の電圧信号の電圧差に基づく信号が増幅されて出力される。
【００６３】
すなわち、センスアンプＳＡは、増幅ユニットにより、ローカル入出力線ＬＩＯ，／ＬＩＯを通過する通過電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力する。たとえば動作電流Ｉａ＞Ｉｂの場合には、ノードＮ１の方がノードＮ２の電圧レベルよりも高く設定される。そうすると、増幅ユニットの第１の差動部において、トランジスタＱＰ２およびＱＰ７のゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノードＳＮは、接地電圧ＧＮＤ側（「Ｌ」レベル側）に引っ張られることになる。
【００６４】
一方、増幅ユニットの第２の差動部において、トランジスタＱＰ３およびＱＰ６のゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノード／ＳＮは、電源電圧Ｖｃｃ側（「Ｈ」レベル側）に引っ張られることになる。すなわち、センスノードＳＮ，／ＳＮからはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの電圧信号として出力される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮからは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルの電圧信号として出力される。
【００６５】
次に、プリアンプＰＡの回路構成について説明する。
図７は、本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【００６６】
図７を参照して、本発明の実施の形態１に従うプリアンプＰＡは、センスノードＳＮ，／ＳＮに生成された電圧差をさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【００６７】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１と、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４と、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３と、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。
【００６８】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【００６９】
一例として、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするがセンスノード／ＳＮは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【００７０】
上記のセンスアンプＳＡにおいても、センスノードＳＮ，／ＳＮにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【００７１】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ６０および６１と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６０の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６１の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００７２】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【００７３】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【００７４】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【００７５】
図８は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図８を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【００７６】
イコライズユニットＥＱＣは、トランジスタ７０〜７２を含む。トランジスタ７０および７１は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ７０および７１の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ７２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ７０〜７２は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００７７】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【００７８】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【００７９】
次に、図９のタイミングチャート図を用いて本発明の実施の形態１に従うデータ読出動作について概略的に説明する。ここでは、メモリアレイＭＡのデータ読出動作について説明する。
【００８０】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡが選択され、時刻ｔ２において、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡが活性化され、センスアンプＳＡのセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡにおける増幅動作の準備動作が実行される。
【００８１】
また、制御信号ＳＡＥに応答して、ローカル入出力線対ＬＩＯＰは、電源電圧Ｖｃｃにより充電され始める。
【００８２】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、選択列のビット線対ＢＬＰｊとローカル入出力線対ＬＩＯＰとが電気的に結合される。具体的には、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンに応答して、ビット線ＢＬｊとローカル入出力線ＬＩＯとが電気的に結合され、ビット線／ＢＬｊとローカル入出力線／ＬＩＯとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＲＷＬｒの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡにおいて所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ、列デコーダ２５および列選択線ＣＳＬは、アドレス選択部を構成する。
【００８３】
具体的には、センスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣ間には電気抵抗差ΔＲが存在するので、時刻ｔ３において、両者の通過電流には電流差が生じようとする。すなわちこの電気抵抗差ΔＲがトランジスタＱＰ１およびＱＰ５の通過電流差に変換される。このトランジスタＱＰ１およびＱＰ５の通過電流差が上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなるが、電流が流れ始めた当初はオフセットの関係もあり回路動作的に不安定な状態となっており、選択アドレスに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣに関して、電気抵抗差ΔＲを反映した電流差が生じにくい状況となっており、当初は逆に誤った電圧差が生じる可能性もある。それゆえ、本構成においては、安定した電流差を反映した電圧差がセンスノードＳＮ，／ＳＮ間に早期に生じるように時刻ｔ３の時点においてはトランスファーゲートＴＧを介してセンスノードＳＮ，／ＳＮを互いに電気的に結合させた状態を維持している。すなわち、センスノードＳＮ，／ＳＮはイコライズ状態を維持している。そして、安定した電流差が生じる時刻ｔ３＃において、トランスファーゲートＴＧによりセンスノードＳＮ，／ＳＮを互いに電気的に切離している。すなわち、センスノードＳＮ，／ＳＮのイコライズ状態を解除している。これにより、電気抵抗差ΔＲを正しく反映した電圧差がセンスノードＳＮ，／ＳＮに生じることになる。なお、トランスファーゲートＴＧは、制御信号ＳＡＥＱ，／ＳＡＥＱに応答してセンスノードＳＮ，／ＳＮを互いに電気的に切離あるいは結合するスイッチ素子を構成する。他のトランスファーゲートについても同様である。
【００８４】
そして、電圧差が十分に増幅された時刻ｔ４において、制御信号ＰＡＥの反転信号であり、プリアンプＰＡを活性化させる制御信号／ＰＡＥ（「Ｌ」レベル）が入力される。これに伴い、プリアンプＰＡにおいてセンスノードＳＮ，／ＳＮから入力された電圧差がさらに増幅され、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧レベルに増幅される。これに従い、内部ノードＰＡＯ，／ＰＡＯの増幅動作により生成された電圧レベルがグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧ＧＮＤ（「Ｌ」レベル）へプルダウンする。ラッチ回路ＬＴは、グローバル入出力線対ＧＩＯＰに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファＯＢＦに読出データＲＤＴとして出力する。出力バッファＯＢＦはラッチ回路ＬＴから伝達された読出データＲＤＴに基づいて時刻ｔ５において出力データＤＯＵＴとして外部に出力する。これにより入力されたアドレスＡＤＤに対応する選択メモリセルのデータ読出動作を実行することができる。
【００８５】
一方、充電が完了したビット線ＢＬｊ，／ＢＬｊ間、ならびにローカル入出力線ＬＩＯ，／ＬＩＯ間には電圧差が生じず、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈは、トランジスタＱＶ１およびＱＶ２の閾値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。Ｖｒｅｆ発生回路４０で生成される基準電圧Ｖｒｅｆは、トンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば４００ｍＶ程度となるように設定される。
【００８６】
したがって、トランジスタＱＶ１およびＱＶ２を設けて、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧を“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”の基準電圧以下に設定することにより、過電圧印加によるメモリセル破壊を回避して動作信頼性を向上することができる。なお、基準電圧Ｖｒｅｆを調整することによりビット線の電圧を調整することが可能である。
【００８７】
本発明の実施の形態１に従うセンスアンプＳＡにおいて、動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これにより消費電力を低減したセンスアンプＳＡを実現することが可能となる。
【００８８】
また、センスアンプＳＡを駆動する動作電流が小さいため電源電圧Ｖｃｃが低電圧である場合においても、容易に動作電流を確保することが可能であり、かかる場合においてもデータ読出マージンを十分に確保することができる。
【００８９】
上記のタイミングチャート図は、センスアンプの構成素子にばらつきがない理想的なデータ読出動作を実行した場合を概略的に説明しているが、以下においては、センスアンプの構成素子にばらつきがある場合について考える。
【００９０】
図１０は、従来のセンスアンプの回路構成図である。
図１０を参照して、従来のセンスアンプは、図６で説明した本発明の実施の形態に従うセンスアンプＳＡと比較して、トランジスタＱＰ１０およびＱＰ１１が設けられていない点で異なる。なお、センスノードＳＮ，／ＳＮをイコライズするトランスファーゲートＴＧも図６のセンスアンプＳＡには設けられている。
【００９１】
ここで、たとえば図６および図１０のトランジスタＱＰ１およびＱＰ５の閾値がプロセス等によりばらつきが生じている場合について考える。
【００９２】
この場合、図９のタイミングチャート図で説明したのと同様の方式でデータ読出動作を実行した場合、時刻ｔ２以降ばらつきの影響が現れる。
【００９３】
図１１は、従来および本発明の実施の形態１に従うセンスアンプの動作を説明する図である。
【００９４】
図９で説明したように制御信号ＳＡＥ，／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルに設定された場合には、センスノードＳＮ，／ＳＮは所定の中間電位に遷移する。そして、列選択線ＣＳＬｊ，ワード線ＲＷＬｉ，ＲＷＬｒの活性化に伴いセンスアンプと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成される。そして、上述したようにトランジスタＱＰ１およびＱＰ５には、選択メモリセルＭＣおよびダミーメモリセルＤＭＣの電気抵抗に応じた通過電流が流れる。このトランジスタＱＰ１およびＱＰ５の通過電流差が上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなるがトランジスタＱＰ１およびＱＰ５の閾値にばらつきが生じた場合には、理想的に流れる通過電流とは異なる通過電流が流れる。この電流量が本来のメモリセルによる定常的な電流量より上回った場合、そのセンスアンプは正しいセル情報の読出ができなくなる。また、定常的に十分な電流量を得られる場合においても過渡状態においてセルに印加される電圧が不十分であるがため流れる電流量が不十分であった場合、正しい出力が得られず過渡的に反転した出力を得るため多大な時間を必要とする可能性がある。
【００９５】
具体的には、図１１において、センスアンプにおいてトランジスタの閾値ばらつきが無い場合すなわち理想状態においては、制御信号ＳＡＥＱ，／ＳＡＥＱ（「Ｈ」レベル，「Ｌ」レベル）の入力に従ってトランスファーゲートＴＧがセンスノードＳＮ，／ＳＮを電気的に切離した状態にした後、すぐに理想的に通過電流差に応じた電圧差がセンスノードＳＮ，／ＳＮ間に生じる。しかしながら、たとえば図１０の従来のセンスアンプにおいてトランスファーゲートＴＧを介してセンスノードＳＮ，／ＳＮを電気的に結合させない場合、すなわちイコライズ状態に設定しない場合（イコライズなし）には、過渡的に反転した出力が本来の出力となるまでに多大な時間を要することにもなりかねない。図１１においては、たとえば時刻ｔ１０以降に本来の出力が正しく増幅されることになる場合が示されている。
【００９６】
また、たとえば図１０の従来のセンスアンプにおいて、イコライズ状態に設定した場合（イコライズあり）であっても時刻ｔ９以降に本来の出力が正しく増幅されることになる場合が示されている。
【００９７】
一方、図６に示されるセンスアンプＳＡは、トランジスタＱＰ１およびＱＰ５のソース側にトランジスタＱＰ１０およびＱＰ１１を設けた構成である。
【００９８】
このダイオード接続されたトランジスタＱＰ１あるいはＱＰ５のいずれかにたとえば−ΔＶｔｈの閾値ばらつきが生じた場合について考える。そうすると、閾値ばらつきが生じた側のトランジスタにはより大きな電流Ｉ＋ΔＩが流れる。この時、トランジスタＱＰ１０あるいはＱＰ１１において、その抵抗値と電流量の積に相当する電圧降下が生じるが、ばらつきの影響により、本来より大きな電流が流れる側には、より大きな電圧降下Ｖ＋ΔＶ（ΔＶ＝ｒ×ΔＩ：ｒはトランジスタの抵抗成分）が生じるためソース・ドレイン間電圧（＝ソース・ゲート間電圧）が減少し、流れる電流量が抑えられ影響を緩和することができる。
【００９９】
また、トランジスタＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７のゲート電極にはトランジスタＱＰ１もしくはＱＰ５が電流Ｉを流すのに必要な電圧に加え、トランジスタＱＰ１０あるいはＱＰ１１のソース・ドレイン間電圧の分をあわせた電圧が印加される。ソース・ゲート間電圧が大きくなるので閾値の微小なばらつきがトランジスタに流れる電流に与える影響を小さくすることができる。トランジスタＱＮ１〜ＱＮ４にもより多くの電流が流れるので、これらのトランジスタＱＮ１〜ＱＮ４も同様に閾値ばらつきの影響を受けにくくなる。また、同時に回路に流れる電流量が増加することにより、センス動作時間を決定付ける要因となるいわゆる時定数が小さくなりセンス動作を高速化することができる。
このトランジスタＱＰ１０およびＱＰ１１は、ダイオード接続されたトランジスタＱＰ１およびＱＰ５に閾値ばらつきが生じている場合、その変化を打ち消す向きの電圧変動がソース・ドレイン間（＝ソース・ゲート間）に発生するためその影響が緩和される。また、同時に付加した抵抗に発生する電圧の分だけ大きなゲート・ソース間電圧が他のＰチャンネルＭＯＳトランジスタにかかり、これに伴いさらに多くの電流が流れる。そのため、トランジスタの動作点が変更され、ゲート・ソース間電圧が大きくなり、他のトランジスタの閾値ばらつきによる影響も緩和される。そして、流れる電流の増加によりセンス動作を高速化することが可能となる。
【０１００】
したがって、図１１に示されるタイミングチャート図では、時刻ｔ３＃以降ばらつきの影響により過渡的に反転した出力が得られるが、上述したようにばらつきの影響が緩和され、その後時刻ｔ７以降に本来の出力が正しく増幅されることになる。
【０１０１】
当該構成により、入力されたアドレスＡＤＤに対応する選択メモリセルの高速なデータ読出動作を実行することができる。
【０１０２】
なお、本例においては、メモリセルＭＣの比較対象として用いられるダミーメモリセルのトンネル磁気抵抗素子の抵抗値は正規のメモリセルが有する抵抗値ＲｍａｘおよびＲｍｉｎの中間抵抗値に固定的に設定する場合について説明したが、これに限られず、トンネル磁気抵抗素子の抵抗値をＲｍｉｎに設定し、アクセストランジスタのトランジスタサイズを調整することにより、ダミーメモリセルの電気抵抗値を中間抵抗値に設定することも可能である。もしくは、アクセストランジスタで調整するのではなく、ダミーメモリセルＤＭＣを通過する電流経路の所定領域に合成抵抗が中間抵抗値となるような抵抗を図示しないが設けることも可能である。
【０１０３】
また、本例のセンスアンプＳＡにおいては、トランジスタＱＰ１，ＱＰ５，ＱＶ１，ＱＶ２のトランジスタサイズを他の周辺回路のトランジスタサイズよりも大きく設計することも可能である。これに伴い、ローカル入出力線ＬＩＯ，／ＬＩＯを所定の電圧レベルに充電する速度を向上させることができデータ読出を高速化させることができる。
【０１０４】
なお、本例においては、センスアンプのトランジスタＱＰ１およびＱＰ５のソース側にゲートを接地電圧ＧＮＤと接続されたＰチャネルＭＯＳトランジスタＱＰ１０およびＱＰ１１を付加した構成すなわち線形動作を行なうトランジスタを抵抗素子として配置した構成について説明したがトランジスタに限らず一般的な抵抗素子を用いることも可能である。
【０１０５】
また、本例においては、データ読出時にトランスファーゲートＴＧを用いてセンス動作を高速化するためにイコライズしているセンスノードＳＮ，／ＳＮを電気的に切離して高速なデータ読出を実行する構成について説明したが、トランスファーゲートＴＧを用いない構成においても、上述したように本発明の実施の形態１に従う構成は、トランジスタＱＰ１およびＱＰ５の閾値ばらつきを抑制する構成が付加されているため図１０の従来のセンスアンプに比べて高速なデータ読出を実行することが可能である。
【０１０６】
（実施の形態１の変形例１）
本発明の実施の形態１の変形例１においては、トランジスタの閾値ばらつきに対応した別のセンスアンプの構成について説明する。
【０１０７】
図１２は、本発明の実施の形態１の変形例１に従うセンスアンプＳＡａの回路構成図である。
【０１０８】
図１２を参照して、本発明の実施の形態１の変形例１に従うセンスアンプＳＡａは、図６で説明したセンスアンプＳＡと比較して、トランジスタＱＮ５〜ＱＮ８と、トランスファーゲートＴＧ１をさらに設けた点で異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１０９】
ここで、トランスファーゲートＴＧ１は、ノードＮ４とノードＮ６との間に設けられ、制御信号ＳＡＥＱ１，／ＳＡＥＱ１の入力を受ける。たとえば、制御信号ＳＡＥＱ１，／ＳＡＥＱ１（「Ｌ」レベル，「Ｈ」レベル）の場合にノードＮ４とノードＮ６とは電気的に結合される。また、制御信号ＳＡＥＱ１，／ＳＡＥＱ１（「Ｈ」レベル，「Ｌ」レベル）の場合にノードＮ４とノードＮ６とは電気的に切離される。
【０１１０】
また、トランジスタＱＮ５は、トランジスタＱＮ１とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ６は、トランジスタＱＮ２とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ７は、トランジスタＱＮ３とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ８は、トランジスタＱＮ４とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。
【０１１１】
なお、トランジスタＱＮ５〜ＱＮ８は、ＮチャネルＭＯＳトランジスタとする。
本構成においては、トランジスタＱＮ５〜ＱＮ８をトランジスタＱＮ１〜ＱＮ４の閾値のばらつきを補償するために配置している。これにより、さらにセンスアンプ全体における回路を構成する素子のばらつきの影響を抑制することが可能となる。
【０１１２】
図１３は、従来および本発明の実施の形態１の変形例１に従うセンスアンプの動作を説明する図である。
【０１１３】
図１１で説明したように、トランジスタＱＰ１およびＱＰ５の閾値にばらつきが生じている場合、トランジスタＱＰ１０およびＱＰ１１が設けられているため、その変化を打ち消す向きの電圧変動が生じる。また、トランジスタＱＮ１〜ＱＮ４の閾値にばらつきが生じている場合、トランジスタＱＮ５〜ＱＮ８が設けられているため、その変化を打ち消す向きの電圧変動が生じる。そして、本例においては、さらにトランスファーゲートトランジスタＴＧ１について、時刻ｔ３より前の時刻ｔ３＃ａに制御信号ＳＡＥＱ１，／ＳＡＥＱ１が「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、トランスファーゲートＴＧ１によりノードＮ４とＮ６との間が切離される。そして、時刻ｔ３＃に制御信号ＳＡＥＱ，／ＳＡＥＱが「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、上述したようにトランスファーゲートＴＧによりセンスノードＳＮ，／ＳＮは電気的に切離される。
【０１１４】
本願構成のセンスアンプは、ノードＮ１，Ｎ２に流れる通過電流に応じた電圧が伝達されてミラー電流がノードＮ４，Ｎ６に流れる。そして、ノードＮ４，Ｎ６に流れる電流がさらにミラー電流としてセンスノードＳＮ，／ＳＮに流れて電流差を増幅するとともに電圧差として出力するものである。それで、トランジスタＱＰ１およびＱＰ５の閾値ばらつきの影響により通過電流差が不安定な状態である電流が流れ始めた当初の誤った電圧差の影響をさらに受けにくくするように実施の形態１の構成と比較してノードＮ４，Ｎ６を電気的に結合させた状態を時刻ｔ３から時刻ｔ３＃までの期間維持している。これにより、誤った電圧差がセンスノードＳＮ，／ＳＮに反映されるのを抑制することができる。当該構成により、上述した時刻ｔ３＃において、トランスファーゲートＴＧによりセンスノードＳＮ，／ＳＮを互いに電気的に切離するが、その前の時刻ｔ３＃ａにおいて、ノードＮ４，Ｎ６を互いに電気的に切離することにより、電気抵抗差ΔＲを正しく反映した電圧差がより早期にセンスノードＳＮ，／ＳＮに生じることになる。
【０１１５】
したがって、図１３に示されるタイミングチャート図では、時刻ｔ３＃以降ばらつきの影響により過渡的に反転した出力が得られるが、上述したようにばらつきの影響が緩和され、その後時刻ｔ７＃以降に本来の出力が正しく増幅されることになる。なお、本例においては、閾値ばらつきを補償するトランジスタを設けていない場合のセンスアンプの動作波形図（トランジスタなし）が示されている。具体的にはノードＮ４，Ｎ６およびセンスノードＳＮ，／ＳＮの動作波形図が示されているが、図に示されているように時刻ｔ９＃以降に本来の出力が正しく増幅されることになる。
【０１１６】
当該構成により、入力されたアドレスＡＤＤに対応する選択メモリセルのさらに高速なデータ読出動作を実行することができる。
【０１１７】
（実施の形態１の変形例２）
本発明の実施の形態１の変形例２においては、トランジスタの閾値ばらつきに対応したさらに別のセンスアンプの構成について説明する。
【０１１８】
図１４は、本発明の実施の形態１の変形例２に従うセンスアンプＳＡａ＃の回路構成図である。
【０１１９】
図１４を参照して、本発明の実施の形態１の変形例２に従うセンスアンプＳＡａ＃は、図１２で説明したセンスアンプＳＡａと比較して、トランスファーゲートＴＧ２をさらに設けた点で異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１２０】
ここで、トランスファーゲートＴＧ２は、ノードＮ１とノードＮ２との間に設けられ、制御信号ＳＡＥＱ２，／ＳＡＥＱ２の入力を受ける。たとえば、制御信号ＳＡＥＱ２，／ＳＡＥＱ２（「Ｌ」レベル，「Ｈ」レベル）の場合にノードＮ１とノードＮ２とは電気的に結合される。また、制御信号ＳＡＥＱ２，／ＳＡＥＱ２（「Ｈ」レベル，「Ｌ」レベル）の場合にノードＮ４とノードＮ６とは電気的に切離される。
【０１２１】
図１５は、本発明の実施の形態１の変形例２に従うセンスアンプの動作を説明する図である。
【０１２２】
時刻ｔ１〜ｔ３までにおいては、図１１，１３で説明したのと同様であるが、本例においては、トランスファーゲートトランジスタＴＧ２について、時刻ｔ３＃ａより前の時刻ｔ３＃ｂに制御信号ＳＡＥＱ２，／ＳＡＥＱ２を「Ｈ」レベルおよび「Ｌ」レベルに設定する。これに伴い、トランスファーゲートＴＧ２によりノードＮ１とＮ２との間が切離される。そして、時刻ｔ３＃ａに制御信号ＳＡＥＱ１，／ＳＡＥＱ１が「Ｈ」レベルおよび「Ｌ」レベルに設定され、時刻ｔ３＃に制御信号ＳＡＥＱ，／ＳＡＥＱが「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、上述したようにトランスファーゲートＴＧ１によりノードＮ４，Ｎ６との間が電気的に切離され、そしてその後センスノードＳＮ，／ＳＮは電気的に切離される。
【０１２３】
本発明の実施の形態１の変形例２に従うセンスアンプは、実施の形態１の変形例１の構成と比較して、ノードＮ１，Ｎ２を電気的に結合させた状態を時刻ｔ３から時刻ｔ３＃ｂまでの期間維持して、トランジスタＱＰ１およびＱＰ５の閾値ばらつきの影響によりノードＮ１，Ｎ２に通過電流が流れ始めた不安定な状態である当初の誤った電圧差の影響をさらに受けにくくするようにしている。これにより、誤った電圧差がセンスノードＳＮ，／ＳＮに反映されるのをさらに抑制することができる。
【０１２４】
当該構成により、上述した時刻ｔ３＃において、トランスファーゲートＴＧによりセンスノードＳＮ，／ＳＮを互いに電気的に切離するが、その前の時刻ｔ３＃ｂにおいて、ノードＮ１，Ｎ２を互いに電気的に切離し、そして、その後の時刻ｔ３＃ａにおいて、ノードＮ４，Ｎ６を互いに電気的に切離することにより、閾値ばらつきの影響をさらに抑制して電気抵抗差ΔＲを正しく反映した電圧差がより早期にセンスノードＳＮ，／ＳＮに生じることになる。
【０１２５】
したがって、図１５に示されるタイミングチャート図では、時刻ｔ３＃以降ばらつきの影響により過渡的に反転した出力が得られるが、上述したようにばらつきの影響が緩和され、その後時刻ｔ７＃ａ以降に本来の出力が正しく増幅されることになる。当該構成により、入力されたアドレスＡＤＤに対応する選択メモリセルのさらに高速なデータ読出動作を実行することができる。
【０１２６】
（実施の形態１の変形例３）
本発明の実施の形態１の変形例３においては、トランジスタの閾値ばらつきに対応したさらに別のセンスアンプの構成について説明する。
【０１２７】
図１６は、本発明の実施の形態１の変形例３に従うセンスアンプＳＡｂ＃の回路構成図である。
【０１２８】
図１６を参照して、本発明の実施の形態１の変形例３に従うセンスアンプＳＡｂ＃は、図６で説明した本発明の実施の形態１に従うセンスアンプＳＡと比較して、トランジスタＱＮ５〜ＱＮ８，ＱＮ１０をさらに設けた点で異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１２９】
また、トランジスタＱＮ５は、トランジスタＱＮ１とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ６は、トランジスタＱＮ２とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ７は、トランジスタＱＮ３とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。トランジスタＱＮ８は、トランジスタＱＮ４とノードＮ５との間に設けられ、そのゲートは電源電圧Ｖｃｃと電気的に結合される。また、トランジスタＱＮ１０は、ノードＮ１とノードＮ２との間に設けられ、そのゲートは制御信号ＳＡＥＱの入力を受ける。
【０１３０】
なお、トランジスタＱＮ５〜ＱＮ８，ＱＮ１０は、ＮチャネルＭＯＳトランジスタとする。
【０１３１】
上述したように本構成においては、トランジスタＱＮ５〜ＱＮ８をトランジスタＱＮ１〜ＱＮ４の閾値のばらつきを補償するために配置している。これにより、さらにセンスアンプ全体における回路を構成する素子のばらつきの影響を抑制することが可能となる。
【０１３２】
さらに、トランジスタＱＮ１０は、導通時すなわち制御信号ＳＡＥＱが「Ｈ」レベルである場合に電荷を蓄積し、非導通時すなわち制御信号ＳＡＥＱが「Ｌ」レベルである場合に蓄積した電荷を放電する特性を有する。トランジスタＱＮ１０は、非導通直後にプリチャージ回路として機能する。
【０１３３】
図１７は、従来および本発明の実施の形態１の変形例３に従うセンスアンプの動作を説明する図である。
【０１３４】
図１１で説明したように、トランジスタＱＰ１およびＱＰ５の閾値にばらつきが生じている場合、トランジスタＱＰ１０およびＱＰ１１が設けられているため、その変化を打ち消す向きの電圧変動が生じる。また、本構成においては、トランジスタＱＮ１〜ＱＮ４の閾値にばらつきが生じている場合、トランジスタＱＮ５〜ＱＮ８が設けられているため、その変化を打ち消す向きの電圧変動が生じる。そして、図１１で説明したように時刻ｔ３＃において制御信号ＳＡＥＱ，／ＳＡＥＱが「Ｈ」レベルおよび「Ｌ」レベルに設定されるに従い通過電流差に応じた電圧差がセンスノードＳＮ，／ＳＮ間に生じる。
【０１３５】
そして、時刻ｔ３＃に制御信号／ＳＡＥＱが「Ｌ」レベルに設定されるに伴い、ビット線ＢＬが充電されるのとほぼ同じタイミングにおいて上述したようにトランジスタＱＮ１０に蓄積された電荷が放電されて図１６のセンスアンプＳＡｂ＃のローカル入出力線ＬＩＯ，／ＬＩＯと電気的に結合されるノードＮ１，Ｎ２の電位レベルが一時的に上昇する。
【０１３６】
すなわち、トランジスタＱＰ１およびＱＰ５は、ＰチャネルＭＯＳトランジスタであるため内部ノードＮ１，Ｎ２の電位レベルが上昇した場合には、ビット線ＢＬの電位レベルの影響を受けにくくなる。すなわち、仮にトランジスタＱＰ１，ＱＰ５の閾値にばらつきが生じている場合には、ソース・ドレイン間電圧を過渡的に減少させることになり、その電流駆動能力を弱めることができる。
【０１３７】
データ読出動作初期においては、メモリセルには十分な電圧は印加されていないため、メモリセルに流れる電流は、電流経路に設けられたトランジスタの電流駆動性能に大きく影響を受ける。すなわち、データ読出動作初期においては、センスアンプに現れる電圧や電流量は、トランジスタの駆動能力に大きく左右されるため、そのような不安定な期間の誤動作を防止してばらつきの影響を抑制することが可能となる。
【０１３８】
その結果、センスアンプにおけるトランジスタの閾値のばらつきの影響をさらに抑制することが可能となる。
【０１３９】
なお、ここでは、上述したように図１０に示される従来のセンスアンプの構成において、トランスファーゲートＴＧを介してセンスノードＳＮ，／ＳＮを電気的に結合させない場合、すなわちイコライズ状態に設定しない場合（イコライズなし）には、過渡的に反転した出力が本来の出力となるまでに多大な時間を要する場合が示されている。また、イコライズ状態に設定した場合（イコライズあり）であっても時刻ｔ９以降に本来の出力が正しく増幅されることになる場合が示されている。
【０１４０】
なお、本構成においては、非導通直後にプリチャージ回路として機能するトランジスタＱＮ１０を用いてノードＮ１，Ｎ２の電位レベルを一時的に上昇させて、トランジスタＱＰ１およびＱＰ５のソース・ドレイン間電圧を過渡的に減少させて、トランジスタの閾値ばらつきの影響を抑制する方式について説明したがこれに限られず、たとえばノードＮ１，Ｎ２に一時的に電荷を注入して電位を上昇させることが可能な回路素子であれば同様に適用可能である。たとえば、ノードＮ１，Ｎ２にそれぞれ対応してキャパシタを設けて、データ読出直後に容量結合により一時的にノードＮ１，Ｎ２の電位を上昇させるように外部から電圧を印加して電荷を印加する構成（電荷注入部とも称する）とすることも可能である。
【０１４１】
（実施の形態２）
本発明の実施２においては、メモリセルＭＣがアクセストランジスタＡＴＲを介して接続される固定先が接地電圧ＧＮＤではなく電源電圧Ｖｃｃである場合のデータ読出系回路の構成について説明する。
【０１４２】
図１８は、本発明の実施の形態２に従うデータ読出系回路の概念図である。
図１８を参照して、本発明の実施の形態２に従うデータ読出系回路は、図２に示されるデータ読出系回路の構成と比較して、センスアンプＳＡをセンスアンプＳＡＱに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイＭＡに対応して設けられたセンスアンプＳＡＱが示される。
【０１４３】
図１９は、本発明の実施の形態２に従うセンスアンプＳＡＱの回路構成図である。
図１９を参照して、本発明の実施の形態２に従うセンスアンプＳＡＱの回路構成について説明する。
【０１４４】
センスアンプＳＡＱは、ノードＮ０に接地電圧ＧＮＤを供給するための電圧供給ユニット９２と、トランジスタＴＱＮ１０を介してノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ１と、接地電圧ＧＮＤの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ３と、トランジスタＴＱＮ１１を介してノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ４と、ノードＮ５に電源電圧Ｖｃｃを供給するための電圧供給ユニット９３とを含む。また、センスノードＳＮ，／ＳＮとの間に設けられイコライズするためのトランスファーゲートＴＧをさらに含む。トランスファーゲートＴＧは、制御信号ＳＡＥＱ，／ＳＡＥＱの入力に応答してセンスノードＳＮ，／ＳＮの間を電気的に接続あるいは非接続する。
【０１４５】
トランジスタＴＱＮ１０は、ソース側およびドレイン側がそれぞれノードＮ０、トランジスタＴＱＮ１とそれぞれ接続され、ゲートは、電源電圧Ｖｃｃの供給を受ける。また、トランジスタＴＱＮ１１は、ソース側およびドレイン側がそれぞれノードＮ０、トランジスタＴＱＮ５とそれぞれ接続され、ゲートは、電源電圧Ｖｃｃの供給を受ける。
【０１４６】
また、センスアンプＳＡＱは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートはＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【０１４７】
電圧供給ユニット９２は、接地電圧ＧＮＤとノードＮ０との間に配置されたトランジスタＴＱＮＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。また、電圧供給ユニット９３は、電源電圧ＶｃｃとノードＮ５との間に配置されたトランジスタＴＱＰＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡＱが活性化される。
【０１４８】
ここで、トランジスタＴＱＰ１〜ＴＱＰ４，ＴＱＰＳ，ＴＱＶ１およびＴＱＶ２は、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＴＱＮ１〜ＴＱＮ７，ＴＱＮ１０，ＴＱＮ１１およびＴＱＮＳは、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＱＰ１〜ＴＱＰ４の各トランジスタは、各々同じトランジスタサイズとする。また、トランジスタＴＱＮ１〜ＴＱＮ７の各トランジスタは、各々同じトランジスタサイズとする。
【０１４９】
本回路構成は、上記の実施の形態１で説明した図６に示されるセンスアンプＳＡのＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタをそれぞれ置換した構成であり、かつ電源電圧Ｖｃｃと接地電圧ＧＮＤをそれぞれ置換した構成である。
【０１５０】
本構成は、増幅動作に伴う動作電流の流れる方向が反転する点が異なり、他の点は図６で説明したのと同様の動作を実行する。具体的には、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差が電圧差に変換されてセンスノードＳＮ，／ＳＮに生じる。当該構成においても実施の形態１と同様の効果を得ることができる。なお、本例においては、上記の実施の形態１の図６で説明したセンスアンプＳＡについて、センスアンプＳＡのＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタをそれぞれ置換した構成であり、かつ電源電圧Ｖｃｃと接地電圧ＧＮＤをそれぞれ置換した構成について説明したが、実施の形態１の変形例１〜変形例３で説明したセンスアンプＳＡａ，ＳＡａ＃，ＳＡｂ＃の構成についても同様にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを置換し、かつ電源電圧Ｖｃｃと接地電圧ＧＮＤをそれぞれ置換して適用することも可能である。
【０１５１】
（実施の形態３）
上記の実施の形態１においては、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを用いて１ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
【０１５２】
本発明の実施の形態３においては、複数ビットの並列的なデータ読出を実行可能なデータ読出系回路の構成について説明する。
【０１５３】
図２０は、本発明の実施の形態３に従うデータ読出系回路の概念図である。
図２０を参照して、本発明の実施の形態３に従うデータ読出系回路は、メモリアレイＭＡと置換されたメモリアレイＭＡ＃０を含む。
【０１５４】
ここでは、本発明の実施の形態３に従う入出力制御回路に含まれるメモリアレイＭＡ＃０に対応して設けられたデータ読出動作のための回路群が示される。一例として、メモリアレイＭＡ＃０についてのみ説明する。他のメモリアレイについても同様であるのでその説明は繰り返さない。
【０１５５】
メモリアレイＭＡ＃０は、行列状に配置された複数のメモリセルＭＣおよびダミーメモリセルＤＭＣを有する。メモリアレイＭＡ＃０においては、ダミーメモリセルは、メモリセル行を共有するように１個ずつ配置される。
【０１５６】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１５７】
また、メモリアレイＭＡ＃０は、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＲＷＬとを含む。図２０においては、メモリセル列に対応して設けられたビット線ＢＬ０およびビット線ＢＬ１と、ダミーメモリセル列に対応して設けられたビット線ＢＬｄが代表的に示される。また、メモリセルＭＣ０およびＭＣ１ならびにダミーメモリセルＤＭＣを有するメモリセル行に対応して設けられたワード線ＲＷＬｉが代表的に示される。
【０１５８】
また、本実施の形態３に従う入出力制御回路においては、隣接する２個のメモリセル列に対応する２本のビット線にそれぞれ対応して複数の列選択線ＣＳＬが設けられる。本例においては、たとえばビット線ＢＬ０，ＢＬ１に対応して列選択線ＣＳＬ０が設けられる。また、ダミーメモリセル列に対応して列選択線ＣＳＬｄが設けられる。
【０１５９】
また、本実施の形態３に従う入出力制御回路は、ローカル入出力線ＬＩＯ１、ＬＩＯ２およびＬＩＯｄと、ビット線とローカル入出力線ＬＩＯとの接続を制御するゲート回路ＩＯＧ＃０とを含む。
【０１６０】
ゲート回路ＩＯＧ＃０は、ローカル入出力線ＬＩＯ０と偶数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ａと、ローカル入出力線ＬＩＯ１と奇数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ｂと、ローカル入出力線ＬＩＯｄとビット線ＢＬｄとを列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧｒとを含む。図２０においては、列選択線ＣＳＬ０とゲートトランジスタＣＳＧ＃ａおよびＣＳＧ＃ｂのゲートが接続され、列選択線ＣＳＬｄとゲートトランジスタＣＳＧｒのゲートとが接続されるものとする。
【０１６１】
また、本発明の実施の形態３に従う入出力制御回路には、ローカル入出力線ＬＩＯ１およびＬＩＯ２にそれぞれ対応して設けられ、対応するローカル入出力線ＬＩＯの通過電流に基づく読出データを検知するセンスアンプＳＡ＃０およびＳＡ＃１が設けられる。また、ローカル入出力線ＬＩＯｄに対応して設けられ、ダミーメモリセルを通過する通過電流に基づいて基準電圧ＶＤｒｅｆを生成するＶＤｒｅｆ発生回路４５が設けられる。
【０１６２】
また、本発明の実施の形態３に従う入出力制御回路は、センスアンプＳＡ♯０で検知された記憶データをさらに増幅するプリアンプＰＡａと、センスアンプＳＡ♯１で検知された記憶データをさらに増幅するプリアンプＰＡｂとを含む。
【０１６３】
本発明の実施の形態３に従う入出力制御回路は、さらに図示しない他の各メモリアレイに対応して共通に設けられ、プリアンプＰＡａに対応して設けられるグローバル入出力線対ＧＩＯＰ０と、プリアンプＰＡｂに対応して設けられるＧＩＯＰ１と、グローバル入出力線対ＧＩＯＰ０およびＧＩＯＰ１とそれぞれ接続され記憶データをラッチするラッチ回路ＬＴ０およびＬＴ１と、ラッチ回路ＬＴ０およびＬＴ１でそれぞれラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦ＃とを含む。
【０１６４】
グローバル入出力線対ＧＩＯＰ０は、グローバル入出力線ＧＩＯ０，／ＧＩＯ０とを含む。グローバル入出力線対ＧＩＯＰ１は、グローバル入出力線ＧＩＯ１と、／ＧＩＯ１とを含む。
【０１６５】
次に本発明の実施の形態３に従うセンスアンプＳＡ♯０の構成について説明する。
図２１は、本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【０１６６】
図２１を参照して、図６で説明したセンスアンプＳＡと比較して、トランジスタＱＰ５と、トランジスタＱＶ２とを取除いた点が異なる。また、トランジスタＱＰ６はＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受ける点が異なる。また、電圧供給ユニット９０は、各センスアンプＳＡ＃０およびＳＡ＃１ならびにＶＤｒｅｆ発生回路４５で共有されている点が異なる。その他の点は実施の形態１で説明した図６のセンスアンプＳＡと同様の構成であるのでその説明は繰り返さない。
【０１６７】
図２２は、ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
図２２を参照して、ＶＤｒｅｆ発生回路４５は、トランジスタ８０および８１を含む。トランジスタ８０は、トランジスタＱＰ１１を介して電圧供給ユニット９０とノードＮｒとの間に配置され、そのゲートはノードＮｒと電気的に結合される。トランジスタ８１は、ノードＮｒとローカル入出力線ＬＩＯｄとの間に配置され、そのゲートはＶｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆの入力を受ける。電圧供給ユニット９０は、行デコーダ２０からの制御信号／ＳＡＥに応答して電源電圧Ｖｃｃを供給する。なお、一例としてトランジスタ８０は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ８１は、ＮチャンネルＭＯＳトランジスタとする。
【０１６８】
このＶＤｒｅｆ発生回路４５は、電圧供給ユニット９０からの動作電圧Ｖｃｃの供給を受けてローカル入出力線ＬＩＯｄと接続されたダミーメモリセルＤＭＣとの間で電流経路を形成する。すなわち、ダミーメモリセルの抵抗値に応じた所定の通過電流がトランジスタ８０から供給される。また、当該所定の通過電流に応じた基準電圧ＶＤｒｅｆがノードＮｒに生成される。
【０１６９】
ＶＤｒｅｆ発生回路４５は、生成した基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃０およびＳＡ＃１に供給する。
【０１７０】
これに伴い、センスアンプＳＡ＃０のＱＰ６およびＱＰ７において、トランジスタ８０を通過する所定の通過電流と同一の動作電流がトランジスタＱＰ６およびＱＰ７から供給される。すなわち、このＶＤｒｅｆ発生回路４５は、実施の形態１の図６で示したトランジスタＱＰ５およびＱＶ２で構成される回路と等価な回路に相当する。
【０１７１】
したがって、実施の形態１で説明したのと同様の増幅動作を各センスアンプＳＡ＃０およびＳＡ＃１で実行することが可能である。具体的には、ローカル入出力線ＬＩＯ０とＬＩＯｄとの間に生じる通過電流差が増幅されてセンスノードＳＮ，／ＳＮに電圧差として変換される。
【０１７２】
センスアンプＳＡ♯１についてもセンスアンプＳＡ♯０と同様の構成であり、ＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受けて、ローカル入出力線ＬＩＯ１とローカル入出力線ＬＩＯｄとの通過電流差に応じた増幅動作が実行される。
【０１７３】
プリアンプＰＡａ，ＰＡｂは、実施の形態１で説明した図７に示されるプリアンプＰＡと同様の構成であるのでその説明は繰り返さない。また、ラッチ回路ＬＴ０，ＬＴ１は、実施の形態１で説明した図８に示されるラッチ回路ＬＴと同様の構成であるのでその説明は繰返さない。
【０１７４】
データ読出動作については、図９で説明したのとほぼ同様であるので、図９を用いて本発明の実施の形態３に従うメモリアレイＭＡ＃０のデータ読出動作について説明する。まず、メモリアレイＭＡ＃０のビット線ＢＬ０に対応する選択メモリセルの１ビットのデータ読出について説明する。
【０１７５】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ＃０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡが活性化され、センスアンプＳＡ＃０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ＃０における増幅動作の準備動作が実行される。
【０１７６】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬ０およびＣＳＬｄ，ワード線ＲＷＬｉが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬ０およびＣＳＬｄの活性化に応答して、選択列のビット線ＢＬ０とローカル入出力線ＬＩＯ０とが電気的に結合される。また、ビット線ＢＬｄとローカル入出力線ＬＩＯｄとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯ０は、ビット線ＢＬ０および選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯｄは、ビット線ＢＬｄおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ＃０およびＶＤｒｅｆ発生回路と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間にそれぞれ電流経路が形成され、センスアンプＳＡ＃０において上述したのと同様の所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ＃，ＣＳＧｒ、列選択線ＣＳＬ０，ＣＳＬｄおよび列デコーダ２５でアドレス選択部を構成する。
【０１７７】
そして、時刻ｔ３＃において、制御信号ＳＡＥＱ，／ＳＡＥＱが「Ｈ」レベルおよび「Ｌ」レベルに設定されるに従いセンスノードＳＮ，／ＳＮが互いに切離されて上述したように通過電流差に応じた電圧差が増幅されて生成される。
【０１７８】
時刻ｔ３＃以降の動作については、実施の形態１の図９で説明したのと同様であるのでその説明は繰り返さない。また、同様のタイミングでビット線ＢＬ１に対応して設けられる選択メモリセルＭＣ１についても、列選択線ＣＳＬ０の活性化に応答してセンスアンプＳＡ♯１において、上記と同様の増幅動作が実行され、記憶データが出力バッファＯＢＦ＃から出力データＤＯＵＴとして出力される。すなわち、本発明の実施の形態３の構成により１回のデータ読出動作において、２ビットの出力データＤＯＵＴを外部へ出力することが可能となる。
【０１７９】
なお、本実施の形態においても実施の形態１で説明したトランジスタの閾値ばらつきの影響を抑制するトランジスタＱＰ１０およびＱＰ１１を設けた構成であるため実施の形態１と同様の効果を得ることができる。
【０１８０】
また、ここでは、２ビットのデータ読出動作について説明したが１回のデータ読出動作において、２ビット以上の複数ビットのデータ読出を実行することも可能である。
【０１８１】
具体的には、複数のビット線ＢＬを複数のグループに分割して、その複数のグループにそれぞれ対応してアクセスするための列選択線を設ける。また、各グループに属するビット線の本数に応じてローカル入出力線ＬＩＯ、センスアンプ、プリアンプ、グローバル入出力線対、ラッチ回路等を設けることにより本実施の形態で説明したのと同様のデータ読出動作を実現することが可能である。
【０１８２】
本実施の形態３に従うデータ読出系回路の構成により、列選択線ＣＳＬの本数を削減するとともに並列なデータ読出によりデータ読出動作を高速化することが可能となる。
【０１８３】
また、選択メモリセルとの比較対象として用いられるダミーメモリセルに対応して設けられるビット線ＢＬｄを１本にすることによりメモリアレイのサイズを縮小することが可能となる。
【０１８４】
さらには、電圧供給ユニット９０を共有化することにより、回路の部品点数を削減することができる。また、基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃に供給することにより、各センスアンプＳＡ＃の部品点数を削減することができる。
【０１８５】
（実施の形態４）
本発明の実施の形態４は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
【０１８６】
図２３は、本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
図２３を参照して本発明の実施の形態４に従うセンスアンプＳＡＰは、実施の形態１で説明した図６で示されるセンスアンプＳＡと比較して、トランジスタＱＶ２を、定電流源ＣＩと電気的に結合する点が異なる。定電流源ＣＩは、基準電流Ｉｒｅｆを定常的に供給する。本構成とすることにより、ダミーメモリセルＤＭＣを用いることなく基準電流ＩｒｅｆをトランジスタＱＰ５に供給することが可能となり、ダミーメモリセルＤＭＣを用いることなく簡易にデータ読出動作を実行することが可能となる。
【０１８７】
なお、本発明の実施の形態４においては、定電流源ＣＩ側は寄生容量が小さいためメモリセルＭＣと接続されるローカル入出力線ＬＩＯ等に対してのみ寄生容量が付加されることとなる。
【０１８８】
そこで、本発明の実施の形態４の構成においては、制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化させることにより対処することが可能である。
【０１８９】
これに伴い、ローカル入出力線ＬＩＯおよび定電流源ＣＩ側の間の通過電流差が生じるのと同様のタイミングでセンスアンプＳＡＰ内の動作電流が供給され、増幅動作が実行される。
【０１９０】
仮に、同じタイミングで制御信号ＳＡＥおよび／ＳＡＥを活性化させた場合には、ローカル入出力線ＬＩＯ側に大きな寄生容量が付加されるため過渡的に過大な電流経路が形成される。このため、センスノードＳＮ，／ＳＮに対して記憶データと逆の電圧差が過渡的に生じる場合があり、高速な増幅動作の妨げとなる。
【０１９１】
したがって、このように制御信号を活性化させるタイミングを異なるタイミングで活性化させることにより、過渡的に過大な電流経路が形成されることを抑制し、高速な増幅動作を実現することができる。
【０１９２】
（実施の形態５）
上記の実施の形態においては、Ｖｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆをゲートにそれぞれ受けるトランジスタＱＶ１およびＱＶ２を設けて、メモリセルＭＣに所定の電圧レベル以上の電圧が印加されないようにローカル入出力線ＬＩＯの電圧レベルを制御する構成について説明してきた。
【０１９３】
本発明の実施の形態５の構成においては、メモリセルＭＣに印可する電圧レベルを制御しつつ、トランジスタＱＶ１およびＱＶ２を削除する構成について説明する。
【０１９４】
図２４は、本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
図２４を参照して、本発明の実施の形態５に従うセンスアンプＳＡＰ♯は、図６のセンスアンプＳＡと比較して、トランジスタＱＶ１，ＱＶ２と、Ｖｒｅｆ発生回路４０を削除した点が異なる。その他の点は同様であるのでその説明は繰返さない。
【０１９５】
このセンスアンプＳＡＰ♯は、トランジスタＱＶ１およびＱＶ２を削除したためにノードＮ１と選択メモリセルＭＣとがローカル入出力線およびゲートトランジスタを介して直接電気的に結合されることとなる。これによりメモリセルに印加される電圧は、トランジスタＱＰ１のオン抵抗とメモリセルＭＣの電気抵抗（オン抵抗）との分圧で決まることとなる。一例として、トランジスタＱＰ１のオン抵抗が８ｋΩ、メモリセルの電気抵抗が２ｋΩとした場合メモリセルへ印加される印加電圧は、電源電圧Ｖｃｃ−８／１０Ｖｃｃとなる。このようにトランジスタＱＰ１のオン抵抗を利用することによりメモリセルに印加される印加電圧を調整することが可能となる。
【０１９６】
本例においてはトランジスタＱＰ１およびＱＰ５の設定パラメータを調整し、メモリセルへの印加電圧を制御する。具体的には、トランジスタＱＰ１およびＱＰ５のオン抵抗をメモリセルＭＣの有する電気抵抗よりも大きい値に設定する。一例としてメモリセルＭＣの有するアクセストランジスタのオン抵抗よりもトランジスタＱＰ１およびＱＰ５のオン抵抗を大きい値にすることができる。
【０１９７】
これに伴い選択メモリセルに与えられる印加電圧をある所定の電圧レベル以下に低く調整することが可能となり、メモリセルを破壊することなく上記の実施の形態１で説明したのと同様のデータ読出動作を実行することが可能である。
【０１９８】
また、トランジスタＱＰ１およびＱＰ５を用いてメモリセルＭＣの印加電圧を調整することができるためＶｒｅｆ発生回路を設ける必要がなく、回路の部品点数を削減することができる。
【０１９９】
（実施の形態６）
上記の実施の形態においては、単一のダミーメモリセルＤＭＣを用いてデータ読出を実行する構成について説明してきたが、複数のセンスアンプにそれぞれ対応して比較の対象となる複数のダミーメモリセルが設けられ、同時にデータ読出を実行する構成の場合、ダミーメモリセル自体のばらつきにより各センスアンプにおいて、比較の対象となる通過電流に差が生じる可能性がある。
【０２００】
本実施の形態６においては、ダミーメモリセル自体にばらつきが存在する場合でありかつ複数のセンスアンプを用いて同時にデータ読出を実行する場合に各センスアンプに流れる通過電流を平均化して精度の高いデータ読出を実行する構成について説明する。
【０２０１】
図２５は、本発明の実施の形態６に従う複数のセンスアンプの接続関係を模式的に説明する図である。
【０２０２】
図２５を参照して、ここでは、同時にデータ読出を実行する複数のセンスアンプの一例としてセンスアンプＳＡ１〜ＳＡ４が設けられている場合が示されている。そして、各センスアンプＳＡ１〜ＳＡ４にそれぞれ対応して選択されたメモリセルＭＣとダミーメモリセルとが電気的に結合された構成が示されている。なお、各センスアンプとメモリセルＭＣおよびダミーメモリセルＤＭＣとの接続関係については図２で説明したのと同様であるのでその詳細な説明は繰り返さない。なお、各センスアンプＳＡ１〜ＳＡ４は、一例として図６で説明したセンスアンプであるものとする。そして、本実施の形態６においては、各センスアンプＳＡのダミーメモリセル側のローカル入出力線同士が互いに電気的に結合されるものとする。具体的には、センスアンプＳＡ１〜ＳＡ４にそれぞれ対応して設けられているダミーメモリセルＤＭＣ１〜ＤＭＣ４が互いに電気的に並列に接続されているものとする。
【０２０３】
本構成により、ダミーメモリセルＤＭＣ１〜ＤＭＣ４にそれぞれ流れる電流量の和を１／４した電流すなわち平均化された電流が各センスアンプＳＡ１〜ＳＡ４から供給されることになる。
【０２０４】
これにより、ダミーメモリセル自体にばらつきが存在する場合においても各センスアンプに流れる通過電流を平均化することが可能となり、センスアンプにおいて比較の対象となる通過電流のばらつきを抑制することができるため精度の高いデータ読出を実行することが可能となる。
【０２０５】
図２６は、本発明の実施の形態６に従う別の複数のセンスアンプの接続関係を説明する図である。
【０２０６】
図２６を参照して、ここではセンスアンプＳＡの内部ノードが互いに電気的に結合された構成が示されている。具体的には、センスアンプＳＡ１〜ＳＡｎが一例として示され、各センスアンプＳＡのノードＮ６が互いに電気的に結合されている。
【０２０７】
上記の図２５の構成においては、ローカル入出力線同士が互いに電気的に結合されて平均化された通過電流が流れる方式であるが、当該構成においては、各センスアンプＳＡ１〜ＳＡｎの内部ノードＮ６が互いに電気的に結合される構成であるため各ローカル入出力線に流れる通過電流のミラー電流が平均化される。
【０２０８】
したがって、本構成においても、図２５と同様に、ダミーメモリセルＤＭＣ１〜ＤＭＣｎにそれぞれ流れる電流量の和を１／ｎした電流すなわち平均化された電流が各センスアンプＳＡ１〜ＳＡｎのノードＮ６に流れることになる。すなわち、ダミーメモリセルＤＭＣと接続されることにより各センスアンプの内部を流れるミラー電流が平均化されることにより、各センスアンプにおいて比較の対象となるダミーメモリセルのばらつきを抑制することができるため精度の高いデータ読出を実行することが可能となる。
【０２０９】
（実施の形態７）
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
【０２１０】
図２７は、メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
図２７（ａ）は、メモリセルＭＣ＃として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
【０２１１】
図２７（ａ）に示されるように、メモリセルＭＣ＃は、ビット線ＢＬと接地電圧ＧＮＤとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０２１２】
データ書込は、ワード線ＷＬおよびビット線ＢＬを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Ｖｔｈが上昇する。この閾値電圧Ｖｔｈの高低に基づいて２値的な記憶データを格納する。一方、データ読出は、メモリセルＭＣ＃を通過する閾値電圧Ｖｔｈに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
【０２１３】
図２７（ｂ）および（ｃ）は、データ書込が実行された場合のメモリセルＭＣ＃の概念図である。
【０２１４】
図２７（ｂ）に示されるように、電子注入により、閾値電圧Ｖｔｈが上昇し、それに基づいて通過電流が小さくなる。
【０２１５】
図２７（ｃ）に示されるように、電子が注入されない場合には、閾値電圧Ｖｔｈは、低く設定されているためそれに基づいて通過電流が大きくなる。
【０２１６】
したがって、このメモリセルＭＣ＃を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡにより増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０２１７】
（実施の形態７の変形例）
上記の実施の形態７においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態７の変形例においては、ＯＵＭ（Ｒ）の本願発明の適用について説明する。
【０２１８】
図２８は、メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
図２８（ａ）は、メモリセルＭＣａとして不揮発性記憶素子であるＯＵＭ（Ｒ）を用いた概念図である。
【０２１９】
図２８（ａ）に示されるように、メモリセルＭＣａは、ビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。また、カルコゲナイド層２１０と、スイッチングトランジスタ２２０との間には、通過電流によって発熱する加熱素子２３０が設けられる。また、スイッチングトランジスタ２２０のゲートは、ワード線ＷＬと接続される。
【０２２０】
データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０２２１】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０２２２】
図２８（ｂ）は、カルコゲナイド層２１０が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
【０２２３】
図２８（ｃ）は、カルコゲナイド層２１０がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
【０２２４】
したがって、このメモリセルＭＣａを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡにより増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０２２５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２２６】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
【図７】本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【図８】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図９】本発明の実施の形態１に従うデータ読出動作について概略的に説明するタイミングチャート図である。
【図１０】従来のセンスアンプの回路構成図である。
【図１１】従来および本発明の実施の形態１に従うセンスアンプの動作を説明する図である。
【図１２】本発明の実施の形態１の変形例１に従うセンスアンプＳＡａの回路構成図である。
【図１３】従来および本発明の実施の形態１の変形例１に従うセンスアンプの動作を説明する図である。
【図１４】本発明の実施の形態１の変形例２に従うセンスアンプＳＡａ＃の回路構成図である。
【図１５】本発明の実施の形態１の変形例２に従うセンスアンプの動作を説明する図である。
【図１６】本発明の実施の形態１の変形例３に従うセンスアンプＳＡｂ＃の回路構成図である。
【図１７】従来および本発明の実施の形態１の変形例３に従うセンスアンプの動作を説明する図である。
【図１８】本発明の実施の形態２に従うデータ読出系回路の概念図である。
【図１９】本発明の実施の形態２に従うセンスアンプＳＡＱの回路構成図である。
【図２０】本発明の実施の形態３に従うデータ読出系回路の概念図である。
【図２１】本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【図２２】ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
【図２３】本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
【図２４】本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
【図２５】本発明の実施の形態６に従う複数のセンスアンプの接続関係を説明する図である。
【図２６】本発明の実施の形態６に従う別の複数のセンスアンプの接続関係を説明する図である。
【図２７】メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
【図２８】メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
【符号の説明】
【０２２７】
１  ＭＲＡＭデバイス、５  コントロール回路、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、４０  Ｖｒｅｆ発生回路、ＳＡ，ＳＡａ，ＳＡ＃，ＳＡＰ，ＳＡＰ＃，ＳＡＱ  センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2007141273.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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