(57)【要約】【課題】アドレスをランダムに指定することができるようにする。【解決手段】それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有するメモリセルアレイを含む半導体記憶装置の制御方法であって、前記複数の多値メモリセルのそれぞれにおいて、第１ページのアドレスにデータが書き込まれた後に第２ページのアドレスにデータが書き込まれるように、入力アドレスに、書き込みが行われるべきアドレスを割り付けて、アドレス変換を行うためのアドレス変換テーブルを生成するアドレス変換テーブル処理ステップと、前記アドレス変換テーブルに従って、入力アドレスに対してアドレス変換を行うアドレススクランブルステップと、前記メモリセルアレイに与えられたアドレスへの書き込みを行うステップとを備える。【選択図】図１
2007141376.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有するメモリセルアレイを含む半導体記憶装置の制御方法であって、
前記複数の多値メモリセルのそれぞれにおいて、第１ページのアドレスにデータが書き込まれた後に第２ページのアドレスにデータが書き込まれるように、入力アドレスに、書き込みが行われるべきアドレスを割り付けて、アドレス変換を行うためのアドレス変換テーブルを生成するアドレス変換テーブル処理ステップと、
前記アドレス変換テーブルに従って、入力アドレスに対してアドレス変換を行うアドレススクランブルステップと、
前記メモリセルアレイに与えられたアドレスへの書き込みを行うステップとを備える
ことを特徴とする半導体記憶装置の制御方法。
【請求項２】
請求項１に記載の半導体記憶装置の制御方法において、
前記アドレス変換テーブル処理ステップは、
前記メモリセルアレイに書き込み可能な第１ページのアドレスがなくなった後に、第２ページのアドレスを割り付けるものである
ことを特徴とする半導体記憶装置の制御方法。
【請求項３】
請求項１に記載の半導体記憶装置の制御方法において、
前記アドレス変換テーブル処理ステップは、
前記メモリセルアレイの第１ページのアドレスを割り付けた後に、このアドレスに対応する第２ページのアドレスを割り付けるものである
ことを特徴とする半導体記憶装置の制御方法。
【請求項４】
請求項１に記載の半導体記憶装置の制御方法において、
前記アドレス変換テーブル処理ステップは、
入力アドレス毎に、アドレス変換を行う必要があるか否かを示すデータを前記アドレス変換テーブルに付加し、入力アドレスにアドレス変換を行う必要がある場合には、この入力アドレスを、前記アドレススクランブルステップを行った後に前記メモリセルアレイに与えるように、入力アドレスにアドレス変換を行う必要がない場合には、この入力アドレスを、前記アドレススクランブルステップを行わずに前記メモリセルアレイに与えるようにするものである
ことを特徴とする半導体記憶装置の制御方法。
【請求項５】
それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有するメモリセルアレイを含む半導体記憶装置の制御方法であって、
与えられたアドレスが第１ページのアドレスである場合には、これを対応する第２ページのアドレスに入れ替え、与えられたアドレスが第２ページのアドレスである場合には、これを対応する第１ページのアドレスに入れ替えるアドレス入れ替えステップと、
アドレス入れ替えが行われた場合には、そのことを示すアドレス入れ替えフラグを入力アドレスに対応させて生成するフラグ判定ステップと、
前記アドレス入れ替えフラグを格納するフラグ記憶ステップと、
前記メモリセルアレイに与えられたアドレスへの書き込みを行うステップとを備え、
入力アドレスが第２ページのアドレスであり、かつ、これに対応する第１ページのアドレスに書き込み済みではない場合、又は、入力アドレスが第１ページのアドレスであり、かつ、このアドレスに書き込み済みである場合には、前記入力アドレスを、前記アドレス入れ替えステップを行った後に前記メモリセルアレイに与えるようにし、その他の場合には、前記入力アドレスを、前記アドレス入れ替えステップを行わずに前記メモリセルアレイに与えるようにする
ことを特徴とする半導体記憶装置の制御方法。
【請求項６】
それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有し、与えられたアドレスへの書き込みを行うメモリセルアレイと、
前記複数の多値メモリセルのそれぞれにおいて、第１ページのアドレスにデータが書き込まれた後に第２ページのアドレスにデータが書き込まれるように、入力アドレスに、書き込みが行われるべきアドレスを割り付けて、アドレス変換を行うためのアドレス変換テーブルを生成するアドレス変換テーブル処理回路と、
前記アドレス変換テーブルに従って、入力アドレスに対してアドレス変換を行って前記メモリセルアレイに出力するアドレススクランブル回路とを備える
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記アドレス変換テーブル処理回路は、
前記メモリセルアレイに書き込み可能な第１ページのアドレスがなくなった後に、第２ページのアドレスを割り付けるものである
ことを特徴とする半導体記憶装置。
【請求項８】
請求項６に記載の半導体記憶装置において、
前記アドレス変換テーブル処理回路は、
前記メモリセルアレイの第１ページのアドレスを割り付けた後に、このアドレスに対応する第２ページのアドレスを割り付けるものである
ことを特徴とする半導体記憶装置。
【請求項９】
請求項６に記載の半導体記憶装置において、
プリデコーダを更に備え、
前記アドレス変換テーブル処理回路は、
前記メモリセルアレイが有する複数のブロックのそれぞれについて、そのブロックのアドレスへのアドレス変換を行うための前記アドレス変換テーブルを生成するものであり、
前記アドレススクランブル回路は、
前記複数のブロックのそれぞれに対応して分割されており、前記分割されたアドレススクランブル回路は、それぞれ、前記ブロックのうちの対応するブロックについてのアドレス変換テーブルに従って、それぞれに入力されたアドレスに対してアドレス変換を行うものであり、
前記プリデコーダは、
入力アドレスを、前記入力アドレスに従って、前記分割されたアドレススクランブル回路のいずれかに出力するものである
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項６に記載の半導体記憶装置において、
入力アドレスが与えられるセレクタを更に備え、
前記アドレス変換テーブル処理回路は、
入力アドレス毎に、アドレス変換を行う必要があるか否かを示すデータを前記アドレス変換テーブルに付加し、入力アドレスにアドレス変換を行う必要がある場合には、入力アドレスを、前記アドレススクランブル回路を経由して前記メモリセルアレイに与えるように、入力アドレスにアドレス変換を行う必要がない場合には、入力アドレスを、前記アドレススクランブル回路を経由せずに前記メモリセルアレイに与えるように、前記セレクタを制御するものである
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項６に記載の半導体記憶装置において、
ランダムアクセス可能な揮発メモリを更に備え、
前記アドレス変換テーブル処理回路は、
前記揮発メモリとの間で前記アドレス変換テーブルの読み出し及び書き込みを行うものである
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
前記揮発メモリに接続され、前記アドレス変換テーブルを格納する不揮発メモリを更に備える
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項６に記載の半導体記憶装置において、
ランダムアクセス可能な不揮発メモリを更に備え、
前記アドレス変換テーブル処理回路は、
前記不揮発メモリとの間で前記アドレス変換テーブルの読み出し及び書き込みを行うものである
ことを特徴とする半導体記憶装置。
【請求項１４】
それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有し、与えられたアドレスへの書き込みを行うメモリセルアレイと、
入力アドレスが与えられるセレクタと、
与えられたアドレスが第１ページのアドレスである場合には、これを対応する第２ページのアドレスに入れ替え、与えられたアドレスが第２ページのアドレスである場合には、これを対応する第１ページのアドレスに入れ替え、得られたアドレスを出力するアドレス入れ替え回路と、
アドレス入れ替えが行われた場合には、そのことを示すアドレス入れ替えフラグを入力アドレスに対応させて生成するフラグ判定回路と、
前記アドレス入れ替えフラグを格納するフラグ記憶回路とを備え、
前記セレクタは、
入力アドレスが第２ページのアドレスであり、かつ、これに対応する第１ページのアドレスに書き込み済みではない場合、又は、入力アドレスが第１ページのアドレスであり、かつ、このアドレスに書き込み済みである場合には、前記入力アドレスを、前記アドレス入れ替え回路を経由して前記メモリセルアレイに与えるようにし、その他の場合には、前記入力アドレスを、前記アドレス入れ替え回路を経由せずに前記メモリセルアレイに与えるようにするものである
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４に記載の半導体記憶装置において、
前記メモリセルアレイは、
その一部が前記フラグ記憶回路を構成するものである
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１４に記載の半導体記憶装置において、
前記フラグ記憶回路は、
前記メモリセルアレイの各ブロックについて、アドレス入れ替えの有無を示すブロック情報と、
アドレス入れ替え有りのページとアドレス入れ替えなしのページとが混在したブロックについて、ページ毎のアドレス入れ替え状態を示すページ情報と、
前記ページ情報が記憶された場所を示すアドレスポインタ情報とを記憶するものである
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６に記載の半導体記憶装置において、
前記フラグ記憶回路は、
前記メモリセルアレイのブロックサイズを示すブロックサイズ情報を更に記憶するものである
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関し、特に各メモリセルに多値データを記憶することが可能な半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、各メモリセルを構成するトランジスタが直列に接続され、これらの直列接続されたメモリセルが１つの単位としてビット線に接続されている。このＮＡＮＤ型フラッシュメモリにおいては、ロウ方向に配列された複数のセルの全て、又は半数のセルに対して一括して書き込み、又は読み出し動作が行われる。
【０００３】
ところで、近時、ＮＡＮＤ型フラッシュメモリの１つのセルに複数のビットを記憶する多値メモリが開発されている。例えば、特許文献１には、多値ＮＡＮＤ型フラッシュメモリのデータ書き込み方法等が開示されている。
【０００４】
図２１は、多値メモリへのデータの書き込み時におけるメモリセルの閾値電圧の遷移について示す説明図である。２ビットを記憶することができるメモリセルにデータを書き込む場合には、第１及び第２ページのデータを順次与える。与えられたデータが“１”である場合には、メモリセルの閾値電圧Ｖｔは書き込み動作によって変化せず、メモリセルの状態は変化しない。すなわち、データの書き込みが行われない。一方、与えられたデータが“０”である場合には、メモリセルの閾値電圧Ｖｔが書き込み動作によって変化し、これに伴いメモリセルの状態も変化する。すなわち、データの書き込みが行われる。
【０００５】
図２１のように、メモリセルがとり得る状態は、閾値電圧Ｖｔが低いものから高いものの順に、状態“０”，状態“１”，状態“２”，状態“３”である。消去状態のメモリセルは状態“０”となっている。
【０００６】
まず、第１ページのデータがメモリセルに書き込まれる。書き込みデータが“１”の場合、メモリセルのデータは状態“０”のままである。書き込みデータが“０”の場合、メモリセルのデータは状態“１”になる。次に、第２ページのデータがメモリセルに書き込まれる。第１ページの書き込み動作によって状態“１”になったメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルは状態“２”となる。また、第１ページの書き込み動作によっても状態“０”のままのメモリセルに対して、外部から書き込みデータ“０”が供給された場合、メモリセルは状態“３”となる。
【特許文献１】特開２００１−９３２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、消去状態（状態“０”）のメモリセルにおいて第１ページの書き込みを行うと、書き込みデータが“１”及び“０”の場合、メモリセルの状態はそれぞれ状態“０”及び状態“１”になる。更に第２ページの書き込みを行うと、メモリセルの状態は、状態“０”、状態“１”、状態“２”、及び状態“３”のうちのいずれかになる。
【０００８】
これに対して、消去状態のメモリセルにおいて第１ページの書き込み前に第２ページの書き込みを行うと、第２ページの書き込みデータが“１”及び“０”の場合、メモリセルの状態はそれぞれ状態“０”及び状態“３”になる。
【０００９】
ＮＡＮＤ型フラッシュメモリ等のフローティングゲート型のメモリセルは、書き込みによってメモリセルの閾値電圧を高くし、消去によって閾値電圧を低くする。このため、書き込み動作によって、４つの状態の中で最も閾値電圧の高い状態“３”から状態“１”及び状態“２”に戻すことはできない。すなわち、第２ページのデータの書き込みを先に行うと、第１ページのデータを書き込むことができなくなり、多値メモリとしてデータを記憶することができない。
【００１０】
つまり、多値フラッシュメモリへの書き込み順序は、第１ページ、第２ページという順に制限されており、ランダムにアドレスを指定して書き込むことができないという問題があった。
【００１１】
本発明は、多値を記憶可能なメモリセルへの書き込みの際に、アドレスをランダムに指定することができるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有するメモリセルアレイを含む半導体記憶装置の制御方法であって、前記複数の多値メモリセルのそれぞれにおいて、第１ページのアドレスにデータが書き込まれた後に第２ページのアドレスにデータが書き込まれるように、入力アドレスに、書き込みが行われるべきアドレスを割り付けて、アドレス変換を行うためのアドレス変換テーブルを生成するアドレス変換テーブル処理ステップと、前記アドレス変換テーブルに従って、入力アドレスに対してアドレス変換を行うアドレススクランブルステップと、前記メモリセルアレイに与えられたアドレスへの書き込みを行うステップとを備えるものである。
【００１３】
これによると、入力アドレスを変換してメモリ空間の第１ページのアドレスに優先的に書き込みを行うので、第１ページのアドレスよりも先に第２ページのアドレスに書き込まれることがなくなる。
【００１４】
また、第２の発明は、それぞれが、第１の書き込み動作で第１ページのアドレスにデータを格納し、第２の書き込み動作で第２ページのアドレスにデータを格納する、複数の多値メモリセルを有するメモリセルアレイを含む半導体記憶装置の制御方法であって、与えられたアドレスが第１ページのアドレスである場合には、これを対応する第２ページのアドレスに入れ替え、与えられたアドレスが第２ページのアドレスである場合には、これを対応する第１ページのアドレスに入れ替えるアドレス入れ替えステップと、アドレス入れ替えが行われた場合には、そのことを示すアドレス入れ替えフラグを入力アドレスに対応させて生成するフラグ判定ステップと、前記アドレス入れ替えフラグを格納するフラグ記憶ステップと、前記メモリセルアレイに与えられたアドレスへの書き込みを行うステップとを備え、入力アドレスが第２ページのアドレスであり、かつ、これに対応する第１ページのアドレスに書き込み済みではない場合、又は、入力アドレスが第１ページのアドレスであり、かつ、このアドレスに書き込み済みである場合には、前記入力アドレスを、前記アドレス入れ替えステップを行った後に前記メモリセルアレイに与えるようにし、その他の場合には、前記入力アドレスを、前記アドレス入れ替えステップを行わずに前記メモリセルアレイに与えるようにするものである。
【００１５】
これによると、第２ページのアドレスに第１ページのアドレスよりも先に書き込むようにアドレスが入力された場合であっても、実際には第１ページのアドレスに第２ページのアドレスよりも先に書き込みが行われるようにすることができる。
【発明の効果】
【００１６】
本発明によれば、入力されるアドレスの順にかかわらず、第１ページのアドレスに書き込みを行ってから、第２ページのアドレスに書き込みを行うようにすることができるので、多値メモリセルに正常に記憶をさせることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１の半導体記憶装置は、例えばＮＡＮＤ型フラッシュメモリであり、制御信号発生回路１２と、制御電圧発生回路１４と、メモリセルアレイ２２と、データ入出力回路２４と、ビット線制御回路２６と、カラムデコーダ２８と、アドレス変換テーブル処理回路３２と、アドレススクランブル回路３４と、ワード線制御回路３６とを備えている。
【００１９】
メモリセルアレイ２２は、複数のビット線と複数のワード線と共通ソース線とを含み、電気的にデータを書き換え可能な複数のメモリセルがマトリクス状に配置されている。各メモリセルは、４値（２ビット）を記憶することができるものであるとする。ビット線制御回路２６は、複数のデータ記憶回路を含み、ビット線を介して、メモリセルアレイ２２中のメモリセルのデータを読み出したり、これらのメモリセルの状態を検出したり、これらのメモリセルに書き込み制御電圧を与えて書き込みを行う。
【００２０】
カラムデコーダ２８は、ビット線制御回路２６内のデータ記憶回路を選択する。選択されたデータ記憶回路は、その回路に読み出されたメモリセルのデータを、データ入出力回路２４を介してデータ入出力端子から外部へ出力する。また、外部からデータ入出力端子に入力された書き込みデータは、データ入出力回路２４を介して、カラムデコーダ２８によって選択されたデータ記憶回路に入力される。
【００２１】
制御信号発生回路１２及び制御電圧発生回路１４は、外部から制御信号入力端子を介して入力される制御信号によって制御される。制御信号発生回路１２は、メモリセルアレイ２２、データ入出力回路２４、ビット線制御回路２６、カラムデコーダ２８、及びワード線制御回路３６等の制御を行う。制御電圧発生回路１４は、データの書き込み、ベリファイ、読み出し、及び消去に必要な電圧を発生し、メモリセルアレイ２２、データ入出力回路２４、ビット線制御回路２６、カラムデコーダ２８、及びワード線制御回路３６等に供給する。ワード線制御回路３６は、メモリセルアレイ２２中のワード線を選択し、これに読み出し、書き込み又は消去に必要な電圧を与える。
【００２２】
図２は、図１の半導体記憶装置における処理の流れを示すフローチャートである。図２を参照して、図１の半導体記憶装置について説明する。
【００２３】
ステップＳ１２において、制御信号発生回路１２は、制御信号入力端子に入力された制御信号に基づいて、読み出し処理又は書き込み処理のいずれを行うべきかを判断する。書き込み処理を行う場合にはステップＳ１４に進み、読み出し処理を行う場合にはステップＳ４２に進む。
【００２４】
ステップＳ１４では、書き込まれるべきデータのアドレスがデータ入出力端子を介してデータ入出力回路２４に入力される。データ入出力回路２４は、入力アドレスをアドレス変換テーブル処理回路３２及びアドレススクランブル回路３４に転送する。
【００２５】
ステップＳ１６では、ビット線制御回路２６は、メモリセルアレイ２２からアドレス変換テーブルを読み出し、これをデータ入出力回路２４を介してアドレス変換テーブル処理回路３２に転送する。
【００２６】
図３は、アドレス変換テーブルの例を示す説明図である。アドレス変換テーブルは、入力アドレスと、メモリ空間内の実アドレスである物理アドレスとの対応関係を示すテーブルである。図３のように、アドレス変換テーブルは、入力アドレスに対して、物理アドレス、そのブロック番号、並びにその物理アドレスが第１及び第２ページのうちのいずれのアドレスであるかを示している。ブロックは、書き込まれたデータの消去が行われる単位である。図３において、テーブルＰ１及びＰ２は、それぞれ第１ページ及び第２ページについての変換テーブルである。
【００２７】
ステップＳ１８では、アドレス変換テーブル処理回路３２は、アドレス変換テーブルを検索して、第１ページに書き込み可能アドレスがあるか否かを調べる。書き込み可能アドレスは、アドレス変換テーブルにおいて入力アドレスと対応付けられていない物理アドレスであって、データの書き込みが行われていない物理アドレスである。第１ページに書き込み可能アドレスがある場合にはステップＳ２２に進み、ない場合、すなわち、メモリセルアレイ２２の全ての第１ページの物理アドレスが割り付けられている場合にはステップＳ２６に進む。
【００２８】
ステップＳ２２では、アドレス変換テーブル処理回路３２は、アドレス変換テーブルから、第１ページの書き込み可能アドレスのうち、最小のアドレスを求める。ステップＳ２４では、アドレス変換テーブル処理回路３２は、入力アドレスに、ステップＳ２２で求められた物理アドレスを割り付ける。例えば、図３において、第１ページの書き込み可能アドレスは偶数アドレスであって、物理アドレス００００Ｈ〜０１００Ｈの偶数アドレスが第１ページのアドレスとして入力アドレスに割り付け済みであるとする。この場合、入力アドレス０００２Ｈには、物理アドレス０１０２Ｈが第１ページのアドレスとして割り付けられる。
【００２９】
一方、ステップＳ２６では、アドレス変換テーブル処理回路３２は、アドレス変換テーブルから、第２ページの書き込み可能アドレスのうち、最小のアドレスを求める。ステップＳ２８では、アドレス変換テーブル処理回路３２は、入力アドレスに、ステップＳ２６で求められた物理アドレスを割り付ける。
【００３０】
ステップＳ３２では、アドレス変換テーブル処理回路３２は、ステップＳ２４又はＳ２８で新たに求められた入力アドレスと物理アドレスとの対応関係を、ステップＳ１６で読み出されたアドレス変換テーブルに加えて、新たなアドレス変換テーブルとする。アドレス変換テーブル処理回路３２は、新たなアドレス変換テーブルを、メモリセルアレイ２２に記録させ、かつ、アドレススクランブル回路３４に転送する。
【００３１】
ステップＳ３４では、アドレススクランブル回路３４は、アドレス変換テーブルを用いて、入力アドレスを対応する物理アドレスにアドレス変換する。ステップＳ３６では、アドレススクランブル回路３４は、得られた物理アドレスをビット線制御回路２６及びワード線制御回路３６に出力し、入力されたデータをメモリセルアレイ２２のこの物理アドレスに書き込む。
【００３２】
ステップＳ４２では、読み出されるべきデータのアドレスがデータ入出力端子を介してデータ入出力回路２４に入力される。データ入出力回路２４は、入力アドレスをアドレススクランブル回路３４に転送する。ステップＳ４４では、ビット線制御回路２６は、メモリセルアレイ２２からアドレス変換テーブルを読み出し、これをデータ入出力回路２４を介してアドレス変換テーブル処理回路３２に転送する。アドレス変換テーブル処理回路３２は、アドレス変換テーブルをアドレススクランブル回路３４に転送する。
【００３３】
ステップＳ４６では、アドレススクランブル回路３４は、アドレス変換テーブルを用いて、入力アドレスを対応する物理アドレスにアドレス変換する。ステップＳ４８では、アドレススクランブル回路３４は、得られた物理アドレスをビット線制御回路２６及びワード線制御回路３６に出力し、この物理アドレスのデータをメモリセルアレイ２２からデータ入出力回路２４に読み出す。
【００３４】
このように、図１の半導体記憶装置によると、入力アドレスを変換してメモリ空間の第１ページのアドレスに優先的に書き込みを行うので、第１ページのアドレスよりも先に第２ページのアドレスに書き込まれることがなくなる。外部からアドレスを与える場合に、アドレスの順を考慮する必要がなくなるので、書き込みの際のアドレス選択の自由度が向上する。
【００３５】
図４は、図１の半導体記憶装置における処理の流れの他の例を示すフローチャートである。図４は、図２のフローチャートにおいて、ステップＳ１８及びＳ２６に代えて、ステップＳ５２及びＳ５４を有するようにしたものである。図５は、図４の処理で用いられるアドレス変換テーブルの例を示す説明図である。図５において、テーブルＢ１，Ｂ２，及びＢＮは、それぞれブロック１、ブロック２、及びブロックＮについての変換テーブルである。
【００３６】
ステップＳ５２では、アドレス変換テーブル処理回路３２は、直前の書き込みが行われたアドレスが第１ページのアドレスであるか否かを判断する。第１ページのアドレスである場合にはステップＳ５４に進み、第１ページのアドレスではない場合にはステップＳ２２に進む。
【００３７】
ステップＳ５４では、アドレス変換テーブル処理回路３２は、直前の書き込みが行われたアドレスと対になる第２ページのアドレス、すなわち、直前の書き込みが行われたメモリセルの第２ページのアドレスを求める。例えば、直前の書き込みが行われたアドレスが第１ページのアドレス０００３Ｈであり、これに物理アドレス００００Ｈが対応している場合には、アドレス変換テーブル処理回路３２は、入力アドレス０００６Ｈのために、物理アドレス００００Ｈと対になる第２ページのアドレス０００１Ｈを求める（図５参照）。
【００３８】
図４の処理によると、物理アドレスの若い順にデータを書き込むことができるので、１つのブロック（セクタ）の全てのアドレスに書き込まれた後に、次のブロックに書き込みが行われる。このため、データの消去を行う際に複数のブロック（セクタ）を消去する必要がない場合が多くなる。
【００３９】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図６の半導体記憶装置は、図１の半導体記憶装置において、アドレススクランブル回路３４に代えてｎ（ｎは２以上の整数）個のアドレススクランブル回路３４Ａ，…，３４Ｎを、ワード線制御回路３６に代えてｎ個のワード線制御回路３６Ａ，…，３６Ｎを備え、更にプリデコーダ３８を備えたものである。また、メモリセルアレイ２２に代えてメモリセルアレイ２２２を備えている。ワード線制御回路３６Ａ，…，３６Ｎは、ワード線制御回路３６がメモリセルアレイ２２２のｎ個のブロックのそれぞれに対応して分割されたものである。
【００４０】
メモリセルアレイ２２２は、ブロック１〜ブロックｎのｎ個のブロックを有しており、これらのブロックには、ワード線制御回路３６Ａ，…，３６Ｎがそれぞれ接続されている。ワード線制御回路３６Ａ，…，３６Ｎには、アドレススクランブル回路３４Ａ，…，３４Ｎがそれぞれ接続されている。
【００４１】
プリデコーダ３８は、入力アドレスに応じて、ｎ個のアドレススクランブル回路３４Ａ，…，３４Ｎのいずれかに、入力アドレスを出力する。アドレスが与えられると、アドレススクランブル回路３４Ａ，…，３４Ｎは、ワード線制御回路３６Ａ，…，３６Ｎのうちの対応する回路を用いて、メモリセルアレイ２２２の対応するブロックに対して書き込み又は読み出しを行う。図６の半導体記憶装置は、その他の点は、図２又は図４と同様に処理を行う。ただし、書き込み処理を行う場合には、アドレススクランブル回路３４Ａ，…，３４Ｎは、それぞれが対応するブロックのメモリセルを対象にして割り付けを行う。
【００４２】
このように、図６の半導体記憶装置によると、アドレススクランブル回路のそれぞれにおいて、管理すべき入力アドレスと物理アドレスの数を減らすことができるので、アドレスをより少ないビット数で表すことができる。このため、アドレス変換テーブルの容量を削減することができる。例えば、メモリセルアレイが２個のブロックを有するようにする場合には、物理アドレスの最上位ビットの値が各ブロックで異なるようにすればよい。
【００４３】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。図７の半導体記憶装置は、図１の半導体記憶装置において、アドレス変換テーブル処理回路３２、アドレススクランブル回路３４、及びワード線制御回路３６に代えて、アドレス変換テーブル処理回路３３２、アドレススクランブル回路３３４、及びワード線制御回路３３６をそれぞれ備え、セレクタ３４２を更に備えたものである。
【００４４】
図８は、図７の半導体記憶装置における処理の流れを示すフローチャートである。図８のフローチャートは、図２のフローチャートにおいて、ステップＳ３３と、ステップＳ４５とを更に備えたものである。
【００４５】
図９は、図８の処理で用いられるアドレス変換テーブルの例を示す説明図である。図９のアドレス変換テーブルは、図３のアドレス変換テーブルに加えて、各入力アドレスについて、物理アドレスにアドレス変換されているか否かを示す管理情報を更に有している。図９では、アドレス変換の有無を示す管理情報が“１”である場合には、その行の入力アドレスは物理アドレスに変換されていることを示す。
【００４６】
書き込み処理を行う場合には、図８のステップＳ３２の処理後、ステップＳ３３において、アドレス変換テーブル処理回路３３２は、アドレス変換の有無を示す管理情報をメモリセルアレイ２２及びアドレススクランブル回路３３４内のアドレス変換テーブルに書き加える。アドレス変換テーブル処理回路３３２は、入力アドレスをアドレススクランブル回路３３４に出力するように、セレクタ３４２を制御する。
【００４７】
読み出し処理を行う場合には、ステップＳ４４の処理後、ステップＳ４５において、アドレス変換テーブル処理回路３３２は、アドレス変換テーブルに従って、入力アドレスが書き込みの際にアドレス変換されたか否かを判断する。
【００４８】
アドレス変更されている場合には、アドレス変換テーブル処理回路３３２は、入力アドレスをアドレススクランブル回路３３４に出力するように、セレクタ３４２を制御し、ステップＳ４６の処理に進む。アドレス変更されていない場合には、アドレス変換テーブル処理回路３３２は、入力アドレスをワード線制御回路３３６に出力するように、セレクタ３４２を制御し、ステップＳ４８の処理に進む。その他の点については、アドレス変換テーブル処理回路３３２、アドレススクランブル回路３３４、及びワード線制御回路３３６は、図１の対応する回路と同様に処理を行う。
【００４９】
このように、図７の半導体記憶装置によると、アドレス変換が必要ない場合には、アドレススクランブル回路３３４における処理をする必要がないので、読み出し処理を高速化することができる。
【００５０】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１０の半導体記憶装置は、図１の半導体記憶装置において、アドレス変換テーブル処理回路３２に代えてアドレス変換テーブル処理回路４３２を備え、更にランダムアクセス可能な揮発メモリ４４４を備えたものである。
【００５１】
電源投入時に、ビット線制御回路２６は、メモリセルアレイ２２からアドレス変換テーブルを読み出し、データ入出力回路２４を介して揮発メモリ４４４に転送する。アドレス変換テーブル処理回路４３２は、メモリセルアレイ２２に代えて揮発メモリ４４４との間でアドレス変換テーブルの読み出し及び書き込みを行う。電源遮断時には、アドレス変換テーブル処理回路４３２は、揮発メモリ４４４内のアドレス変換テーブルをメモリセルアレイ２２に書き込む。
【００５２】
図１０の半導体記憶装置によると、読み出し時及び書込み時の直前にメモリセルアレイ２２に記憶されているアドレス変換テーブルを読み出す処理を行う必要がなくなる。このため、書き込み処理及び読み出し処理を高速に行うことが可能になる。揮発メモリに格納されているアドレス変換テーブルをメモリセルアレイ２２にバックアップするので、アドレス変換テーブルを次回の電源投入時以降も使用することができる。
【００５３】
（第４の実施形態の第１の変形例）
図１１は、本発明の第４の実施形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。図１１の半導体記憶装置は、図１０の半導体記憶装置において、アドレス変換テーブル処理回路４３２に代えてアドレス変換テーブル処理回路５３２を備え、不揮発メモリ５４６を更に備えたものである。
【００５４】
電源投入時に、アドレス変換テーブル処理回路５３２は、不揮発メモリ５４６からアドレス変換テーブルを読み出し、揮発メモリ４４４に転送する。アドレス変換テーブル処理回路４３２は、揮発メモリ４４４との間でアドレス変換テーブルの読み出し及び書き込みを行う。更に、アドレス変換テーブル処理回路４３２は、揮発メモリ４４４のアドレス変換テーブルをバックグラウンドで不揮発メモリ５４６に転送させ、格納させる。
【００５５】
図１１の半導体記憶装置によると、電源遮断時にアドレス変換テーブルをバックアップする必要がないので、電源遮断時に要する処理時間を短縮することができる。
【００５６】
（第４の実施形態の第２の変形例）
図１２は、本発明の第４の実施形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。図１２の半導体記憶装置は、図１０の半導体記憶装置において、揮発メモリ４４４に代えてランダムアクセス可能な不揮発メモリ６４６を更に備えたものである。その他の点は、図１０の半導体記憶装置と同様である。
【００５７】
図１２の半導体記憶装置によると、電源遮断時にアドレス変換テーブルをバックアップする必要がない。また、突然の電源遮断時にも、アドレス変換テーブルを保持することが可能となる。
【００５８】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１３の半導体記憶装置は、図１の半導体記憶装置において、アドレス変換テーブル処理回路３２及びアドレススクランブル回路３４に代えて、セレクタ７４２と、アドレス入れ替え回路７４８と、フラグ判定回路７５２と、フラグ記憶回路７５４とを備えたものである。
【００５９】
図１４は、図１３の半導体記憶装置における処理の流れを示すフローチャートである。図１４を参照して、図１３の半導体記憶装置について説明する。図１４において、ステップＳ１２，Ｓ１４は、図２のフローチャートと同様である。
【００６０】
書き込み時において、図１３の半導体記憶装置は、次のように動作する。セレクタ７４２は、入力アドレスをワード線制御回路３６に出力している。ステップＳ６２では、セレクタ７４２は、入力されたアドレスが第２ページのアドレスであるか否かを判定する。入力されたアドレスが第２ページのアドレスである場合にはステップＳ６４に進み、第２ページのアドレスではない場合にはステップＳ７０に進む。
【００６１】
ステップＳ６４では、セレクタ７４２は、入力されたアドレスに対応する第１ページのアドレスが書き込み済みであるか否かを判定する。書き込み済みである場合にはステップＳ３６に進み、書き込み済みではない場合にはステップＳ６６に進む。判定の際には、実際にメモリセルからデータを読み出してその状態を判定してもよいし、別途アドレス管理をするメモリから、メモリセルへの書き込み状態を示すデータを読み出すようにしてもよい。
【００６２】
ステップＳ７０では、セレクタ７４２は、入力されたアドレス（第１ページのアドレス）が書き込み済みであるか否かを判定する。書き込み済みである場合にはステップＳ６６に進み、書き込み済みではない場合にはステップＳ３６に進む。
【００６３】
ステップＳ６６では、セレクタ７４２は、入力アドレスをアドレス入れ替え回路７４８に出力する。アドレス入れ替え回路７４８は、与えられたアドレスが第２ページのアドレスである場合には、これを対応する第１ページのアドレスに入れ替え、得られたアドレスをワード線制御回路３６に出力する。また、アドレス入れ替え回路７４８は、与えられたアドレスが第１ページのアドレスである場合には、これを対応する第２ページのアドレスに入れ替え、得られたアドレスをワード線制御回路３６に出力する。
【００６４】
対応する第１ページのアドレス及び第２ページのアドレスは、通常、第１ページのアドレスは最下位ビットが“０”、第２ページのアドレスは最下位ビットが“１”である点のみが異なるので、アドレス入れ替え回路７４８は、入力アドレスの最下位ビットを“１”から“０”に変更すればよい。
【００６５】
ステップＳ６８では、フラグ判定回路７５２は、アドレス入れ替えを行ったことを示すアドレス入れ替えフラグを、入力アドレスに対応させてフラグ記憶回路７５４に書き込む。ステップＳ３６においては、図２のフローチャートと同様の処理が行われる。
【００６６】
読み出し時において、図１３の半導体記憶装置は、次のように動作する。セレクタ７４２は、入力アドレスをワード線制御回路３６に出力している。ステップＳ４２は、図２のフローチャートと同様である。
【００６７】
ステップＳ７２では、フラグ判定回路７５２は、入力アドレスに対応するアドレス入れ替えフラグをフラグ記憶回路７５４から読み出す。ステップＳ７４では、フラグ判定回路７５２は、アドレス入れ替えが行われたことをアドレス入れ替えフラグが示している場合にはステップＳ７６に進み、示していない場合にはステップＳ４８に進む。
【００６８】
ステップＳ７６では、セレクタ７４２は、入力アドレスをアドレス入れ替え回路７４８に出力する。アドレス入れ替え回路７４８は、ステップＳ６６と同様に、入力アドレスに対してアドレスの入れ替えを行い、得られたアドレスをワード線制御回路３６に出力する。ステップＳ４８においては、図２のフローチャートと同様の処理が行われる。
【００６９】
以上のように、図１３の半導体記憶装置によると、あるメモリセルについて、第２ページのアドレスに第１ページのアドレスよりも先に書き込むようにアドレスが入力された場合であっても、実際には第１ページのアドレスに第２ページのアドレスよりも先に書き込みが行われる。したがって、入力されるアドレスの順にかかわらず、多値メモリセルに正常に記憶をさせることができる。
【００７０】
（第５の実施形態の第１の変形例）
図１５は、本発明の第５の実施形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。図１５の半導体記憶装置は、図１３の半導体記憶装置において、メモリセルアレイ２２及びフラグ判定回路７５２に代えて、メモリセルアレイ８２２及びフラグ判定回路８５２をそれぞれ備え、フラグ記憶回路７５４を備えないようにしたものである。図１６は、図１５のメモリセルアレイ８２２の構成の例を示す回路図である。メモリセルアレイ８２２は、メモリセルアレイ２２において、列ｅｘＢＬのメモリセルを加えたものである。
【００７１】
図１３の回路では、フラグ判定回路７５２がフラグ記憶回路７５４にアドレス入れ替えフラグを記憶させていたが、フラグ判定回路８５２は、列ｅｘＢＬのメモリセルにアドレス入れ替えフラグを記憶させ、これらのメモリセルからアドレス入れ替えフラグを読み出す。
【００７２】
図１５の半導体記憶装置によると、フラグ記憶回路７５４を備える必要がなく、メモリセルアレイ８２２は、メモリセルアレイ２２よりもワード線の数を増やすことなく、列ｅｘＢＬのメモリセルを備えるようにすればよいので、半導体記憶装置の面積を小さくすることができる。
【００７３】
（第５の実施形態の第２の変形例）
図１７は、本発明の第５の実施形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。図１７の半導体記憶装置は、図１３の半導体記憶装置において、フラグ判定回路７５２及びフラグ記憶回路７５４に代えて、フラグ判定回路９５２及びフラグ記憶回路９５４をそれぞれ備え、制御回路９５６を更に備えたものである。
【００７４】
図１８は、図１７のフラグ記憶回路９５４に格納されるデータのフォーマットを示す説明図である。メモリセルアレイ２２は、複数のブロックを有しているものとする。ブロック内のアドレス入れ替えに関しては、
（１）同一ブロック内の全てのページがアドレス入れ替え有り
（２）同一ブロック内の全てのページがアドレス入れ替えなし
（３）同一ブロック内にアドレス入れ替え有りのページとアドレス入れ替えなしのページとが混在
の３つの場合がある。
【００７５】
図１８において、ブロック情報ＢＬＩは、各ブロックがこれらの３つの場合の何れであるかを示すデータである。ページ情報ＰＧＩは、ブロック情報ＢＬＩが上記（３）の場合であることを示しているブロックについて、ページ毎のアドレス入れ替え状態を示すデータである。アドレスポインタ情報ＡＰＩは、ブロック情報ＢＬＩが上記（３）の場合であることを示しているブロックについてのページ情報ＰＧＩが記憶された場所を示すデータである。
【００７６】
図１９は、図１７の制御回路９５６がフラグ記憶回路９５４との間で行う処理の流れを示すフローチャートである。図１８を参照して、図１７の半導体記憶装置について説明する。
【００７７】
ステップＳ１１２において、制御信号発生回路１２は、制御信号入力端子に入力された制御信号に基づいて、読み出し処理又は書き込み処理のいずれを行うべきかを判断する。書き込み処理を行う場合にはステップＳ１１４に進み、読み出し処理を行う場合にはステップＳ１３２に進む。ステップＳ１１４では、制御回路９５６は、入力アドレスに基づいて、そのアドレスに対応するブロックの番号を求める。
【００７８】
ステップＳ１１６では、制御回路９５６は、フラグ記憶回路９５４からそのブロックについてのブロック情報ＢＬＩを読み出す。ステップＳ１１８では、制御回路９５６は、ブロック情報ＢＬＩに基づいて、アドレス入れ替えを行ったページが混在するか否かを判定する。混在する場合にはステップＳ１２６に進み、混在しない場合にはステップＳ１２０に進む。
【００７９】
ステップＳ１２０では、制御回路９５６は、読み出されたブロック情報ＢＬＩと、これから書き込もうとしているブロック情報ＢＬＩとが一致するか否かを判定する。一致する場合には、ページ状態が確定しているので処理を終了し、一致しない場合には、ステップＳ１２２に進む。ステップＳ１２２では、制御回路９５６は、アドレス入れ替えを行ったページが混在していることを、ブロック情報ＢＬＩとしてフラグ記憶回路９５４に書き込む。
【００８０】
ステップＳ１２４では、制御回路９５６は、ステップＳ１２６で書き込もうとしているページ情報ＰＧＩが記憶される場所を示すアドレスポインタ情報ＡＰＩを、フラグ記憶回路９５４に書き込む。ステップＳ１２６では、制御回路９５６は、ページ毎のアドレス入れ替え状態を、ページ情報ＰＧＩとしてフラグ記憶回路９５４に書き込む。以上の処理により、ページ状態が確定する。
【００８１】
ステップＳ１３２及びＳ１３４の処理は、ステップＳ１１４及びＳ１１６のそれぞれと同様である。ステップＳ１３６では、制御回路９５６は、ブロック情報ＢＬＩに基づいて、アドレス入れ替えを行ったページが混在するか否かを判定する。混在する場合にはステップＳ１３８に進み、混在しない場合にはページ状態が確定しているので処理を終了する。
【００８２】
ステップＳ１３８では、制御回路９５６は、読み出しを行おうとしているブロックのアドレスポインタ情報ＡＰＩを、フラグ記憶回路９５４から読み出す。ステップＳ１４０では、制御回路９５６は、アドレス演算を行って読み出すべきデータのアドレスを求める。
【００８３】
ステップＳ１４２では、制御回路９５６は、読み出しを行おうとしているブロックのページ情報ＰＧＩをフラグ記憶回路９５４から読み出す。以上の処理により、ページ状態が確定する。
【００８４】
図１７の半導体記憶装置によると、全てのページについてアドレス入れ替えについての情報を記憶する必要がない。このため、メモリセルアレイ２２に書き込まれるデータのほとんどがアドレス入れ替えを必要とせず、一部のデータのみがアドレス入れ替えを必要とする場合には、フラグ記憶回路９５４の記憶容量を小さくすることができる。
【００８５】
例えば、ページ数が２０４８の多値メモリについて考える。図１３の半導体記憶装置では、フラグ記憶回路７５４には２０４８ビットの容量が必要である。一方、図１７の半導体記憶装置では、例えば、６４ページを１ブロックにすると、ブロック数は３２であるのでブロック情報のために３２ビット必要である。同一ブロック内でアドレス入れ替え有りのページとアドレス入れ替えなしのページとが混在するブロックの許容数を８とすれば、ページ情報のために６４×８＝５１２ビット必要である。合わせて３２＋５１２＝５４４ビットであるので、フラグ記憶回路９５４の容量を削減することができる。
【００８６】
図２０は、図１７のフラグ記憶回路９５４に格納されるデータのフォーマットの他の例を示す説明図である。図２０のフォーマットは、図１８のフォーマットに加えて、ブロックサイズ情報のための領域を有している。
【００８７】
図１７の半導体記憶装置においては、ページ数が２０４８、同一ブロック内でアドレス切り替え有りと無しのページが混在するブロックの許容数が８の場合、フラグ記憶回路９５４には５４４ビットの容量が必要であった。この許容数を出来るだけ多くすると、第１ページの書き込みと第２ページの書き込みとのランダム性を高めることができる。そこで、制御回路９５６は、メモリセルアレイ２２のブロックサイズを示すブロックサイズ情報をフラグ記憶回路９５４に格納させる。
【００８８】
例えば、フラグ記憶回路９５４の容量が５４４ビットであるとすると、ブロックサイズの記憶に８ビット必要であり、３２ページを１ブロックにすると、ブロック数は６４であるのでブロック情報のために６４ビット必要である。したがって、同一ブロック内でアドレス入れ替え有りのページとアドレス入れ替えなしのページとが混在するブロックの許容数は、（５４４−６４−８）÷３２＝１４（小数点以下切捨て）である。
【００８９】
このように、ブロックサイズを変更して、同一ブロック内でアドレス切り替え有りのページとアドレス入れ替えなしのページとが混在するブロックの許容数を増やすことができるので、メモリセルアレイ２２に書き込まれるデータにランダム性を有しながら、かつ、フラグ記憶回路９５４の容量を削減することができる。
【産業上の利用可能性】
【００９０】
以上説明したように、本発明は、多値を記憶可能なメモリセルを有する半導体記憶装置等について有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１の半導体記憶装置における処理の流れを示すフローチャートである。
【図３】アドレス変換テーブルの例を示す説明図である。
【図４】図１の半導体記憶装置における処理の流れの他の例を示すフローチャートである。
【図５】図４の処理で用いられるアドレス変換テーブルの例を示す説明図である。
【図６】本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図７】本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図８】図７の半導体記憶装置における処理の流れを示すフローチャートである。
【図９】図８の処理で用いられるアドレス変換テーブルの例を示す説明図である。
【図１０】本発明の第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図１１】本発明の第４の実施形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１２】本発明の第４の実施形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１３】本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図１４】図１３の半導体記憶装置における処理の流れを示すフローチャートである。
【図１５】本発明の第５の実施形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１６】図１５のメモリセルアレイの構成の例を示す回路図である。
【図１７】本発明の第５の実施形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１８】図１７のフラグ記憶回路に格納されるデータのフォーマットを示す説明図である。
【図１９】図１７の制御回路がフラグ記憶回路との間で行う処理の流れを示すフローチャートである。
【図２０】図１７のフラグ記憶回路に格納されるデータのフォーマットの他の例を示す説明図である。
【図２１】多値メモリへのデータの書き込み時におけるメモリセルの閾値電圧の遷移について示す説明図である。
【符号の説明】
【００９２】
２２，２２２，８２２  メモリセルアレイ
３２，３３２，４３２  アドレス変換テーブル処理回路
３４，３３４  アドレススクランブル回路
３８  プリデコーダ
３４２，７４２  セレクタ
４４４  揮発メモリ
５４６，６４６  不揮発メモリ
７４８  アドレス入れ替え回路
７５２，８５２，９５２  フラグ判定回路
７５４，９５４  フラグ記憶回路
【図１】
2007141376.tif 000003
【図２】
2007141376.tif 000004
【図３】
2007141376.tif 000005
【図４】
2007141376.tif 000006
【図５】
2007141376.tif 000007
【図６】
2007141376.tif 000008
【図７】
2007141376.tif 000009
【図８】
2007141376.tif 000010
【図９】
2007141376.tif 000011
【図１０】
2007141376.tif 000012
【図１１】
2007141376.tif 000013
【図１２】
2007141376.tif 000014
【図１３】
2007141376.tif 000015
【図１４】
2007141376.tif 000016
【図１５】
2007141376.tif 000017
【図１６】
2007141376.tif 000018
【図１７】
2007141376.tif 000019
【図１８】
2007141376.tif 000020
【図１９】
2007141376.tif 000021
【図２０】
2007141376.tif 000022
【図２１】
2007141376.tif 000023