(57)【要約】【課題】本発明は、ダウンコンバータに関し、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができるようにする。【解決手段】本発明は、水平ブランキング期間を短くしてライン数を増大させた後、ライン内挿演算処理、画素内挿演算処理し、又はライン内挿処理したビデオ信号の水平ブランキング期間にライン内挿比が１００〔％〕のラインを分割して介挿し、画素内挿処理した後、並べ直す。【選択図】        図５
2007228218.tif 000002
【特許請求の範囲】
【請求項１】
入力ビデオ信号のライン数、画素数を低減して出力ビデオ信号を出力するダウンコンバータにおいて、
前記入力ビデオ信号を保持して出力する第１のメモリと、
前記第１のメモリから出力されるビデオ信号をライン内挿処理して、第１の中間処理のビデオ信号を生成するライン内挿処理回路と、
前記第１の中間処理のビデオ信号を画素内挿処理して、第２の中間処理のビデオ信号を出力する画素内挿処理回路と、
前記第２の中間処理のビデオ信号のライン、画素を間引きして前記出力ビデオ信号を出力する第２のメモリとを有し、
前記入力ビデオ信号の１フィールドのライン数に対して、前記出力ビデオ信号の１フレームのライン数を増大させる場合には、
前記第１のメモリの入出力の制御により、各ラインの水平ブランキング期間を短縮して１ラインの期間を短くし、前記入力ビデオ信号のライン数を増大させて前記入力ビデオ信号を前記ライン内挿回路に入力する
ことを特徴とするダウンコンバータ。
【請求項２】
入力ビデオ信号のライン数、画素数を変換して出力ビデオ信号を出力するダウンコンバータにおいて、
前記入力ビデオ信号をライン内挿処理して、第１の中間処理のビデオ信号を生成するライン内挿処理回路と、
前記入力ビデオ信号を保持して出力する第１のメモリと、
前記第１の中間処理のビデオ信号、前記メモリの出力信号を選択出力する選択回路と、
前記選択回路の出力信号を画素内挿処理して、第２の中間処理のビデオ信号を出力する画素内挿処理回路と、
前記第２の中間処理のビデオ信号のライン、画素を間引きして前記出力ビデオ信号を出力する第２のメモリとを有し、
前記入力ビデオ信号の１フィールドのライン数に対して、前記出力ビデオ信号の１フレームのライン数を増大させる場合には、
前記選択回路の接点の切り換えにより、ライン内挿比が１００〔％〕のラインのビデオ信号を、前記第１の中間処理のビデオ信号の水平ブランキング期間に介挿して前記画素内挿回路に入力して処理した後、
前記第２のメモリの制御により、並べ直して前記出力ビデオ信号を生成する
ことを特徴とするダウンコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダウンコンバータに関し、例えばＨＤＴＶのビデオ信号をＳＤＴＶのビデオ信号にダウンコンバートするダウンコンバータであって、インターレース信号を一度ンインターレースにするダウンコンバータに適用することができる。本発明は、水平ブランキング期間を短くしてライン数を増大させた後、ライン内挿演算処理、画素内挿演算処理することにより、又はライン内挿処理したビデオ信号の水平ブランキング期間にライン内挿比が１００〔％〕のラインを分割して介挿し、画素内挿処理した後、並べ直すことにより、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができるようにする。
【背景技術】
【０００２】
従来、インターレース方式によるＨＤＴＶの入力ビデオ信号を、インターレース方式によるＳＤＴＶの出力ビデオ信号に変換するダウンコンバータでは、一旦、ノンインターレース方式のビデオ信号を生成した後、目的フォーマットのビデオ信号を生成している。このため従来のダウンコンバータは、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させる場合と、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させる場合とで、異なる構成によりダウンコンバートしていた。
【０００３】
すなわち図７は、インターレース方式の有効ライン数１０８０本（１フィールドの有効ライン数５４０本）、フィールド周波数５９．９４〔Ｈｚ〕によるＨＤＴＶのビデオ信号をインターレース方式の有効ライン数４８０本（１フィールドの有効ライン数２４０本）、フィールド周波数５９．９４〔Ｈｚ〕によるＳＤＴＶのビデオ信号Ｓ４に変換するダウンコンバータを示すブロック図である。
【０００４】
なおこの図７の構成を含めて、以下においては、説明の簡略化のために、ライン内挿処理及び画素内挿処理をそれぞれ２ライン及び２画素により内挿演算処理する場合を示すが、実際の処理では、例えば１６ライン及び１６画素により内挿演算処理する場合等、多数のライン及び多数の画素により内挿演算処理して画質の劣化を防止する処理がある。またライン内挿処理にあっても、インターレース信号を用いたライン内挿処理、フィールド間、フィールド内での内挿処理等、種々の処理が適用される場合がある。なお図面上、各ビデオ信号には括弧書により１フィールドの有効ライン数、１ラインの有効画素数を示す。
【０００５】
このダウンコンバータ１において、ライン内挿処理回路２は、１フィールドの有効ライン数５４０本、１ラインが画素数１９２０による入力ビデオ信号Ｓ１を入力し、この入力ビデオ信号Ｓ１を遅延回路（１Ｈ）４により１水平走査期間だけ遅延させて遅延ビデオ信号Ｓ１Ｄを生成する。ライン内挿処理回路２は、乗算回路５、６、加算回路７により、これら入力ビデオ信号Ｓ１、遅延ビデオ信号Ｓ１Ｄをライン内挿演算処理する。
【０００６】
ここでライン数５４０本を、出力ビデオ信号Ｓ４のライン数の２倍であるライン数４８０本に変換する処理は、９本のラインを８本のラインに減少させる処理を繰り返す処理である。これによりライン内挿処理回路２は、ビデオ信号Ｓ１に同期して一連の処理を実行することにより、ビデオ信号Ｓ１の連続する９本のラインのうちの、８本のラインでライン内挿演算処理を実行し、残る１ラインでは入力されるビデオ信号Ｓ１をそのまま出力する。これによりライン内挿処理回路２は、１フィールドの有効ライン数５４０本、１ラインの画素数１９２０によるインターレース方式の入力ビデオ信号Ｓ１を入力し、連続する９ラインのうちの１ラインが余分なラインである１フィールドの有効ライン数５４０本、１ラインの画素数１９２０によるノンインターレース方式のビデオ信号Ｓ２を出力する。なおここでα、（１−α）は、内挿演算処理における内挿係数である。
【０００７】
また続く画素内挿処理回路３は、遅延回路（Ｄ）９によりこのビデオ信号Ｓ２を１クロック周期だけ遅延させ、遅延ビデオ信号Ｓ２Ｄを生成する。画素内挿処理回路３は、乗算回路１０、１１、加算回路１２によりこれらビデオ信号Ｓ２、遅延ビデオ信号Ｓ２Ｄを画素内挿演算処理する。
【０００８】
ここで１ラインの画素数１９２０を画素数７２０に変換する処理は、８サンプリングによる入力データを３サンプリングに減少させる処理を繰り返す処理である。これにより画素内挿処理回路３は、入力されるビデオ信号Ｓ２に同期して一連の処理を実行し、入力されるビデオ信号Ｓ２の連続する８サンプリングのうちの、３サンプリングで画素内挿演算処理を実行し、残り５サンプリングでは、入力されたデータをそのまま出力する。これにより画素内挿処理回路３は、連続する９ラインのうちの１ラインが余分なラインであって、さらに各ラインで連続する８サンプリングのうちの５サンプリングが余分なサンプルである１フィールドが有効ライン数５４０本、１ラインの画素数１９２０によるノンインターレース方式のビデオ信号Ｓ３を出力する。なおここでβ、（１−β）は、内挿演算処理における内挿係数である。
【０００９】
メモリ１３は、書き込みの処理により、ビデオ信号Ｓ３から必要とするライン、サンプルのみを書き込んで保持すると共に、保持したデータを順次出力し、これにより１フィールドが有効ライン数２４０本、１ラインの画素数７２０によるインターレース方式のビデオ信号Ｓ４を出力する。
【００１０】
これに対して出力ビデオ信号の１フィールドの有効ライン数が２８８本の場合、図７の構成では、ライン内挿処理回路２で、１フィールドの有効ライン数５４０本を、有効ライン数２８８本の２倍の有効ライン数５７６本に変換することが必要になる。しかしながら図７の構成では、時間的に処理が間に合わなくなる。
【００１１】
これによりこの場合は、図８に示すダウンコンバータ２１により、始めに画素内挿処理回路２２における画素内挿処理により１ラインのサンプリング数を低減し、その分、続くメモリ２３の入出力によりライン数を増大させ、続くライン内挿処理回路２４によりライン内挿処理を実行する。
【００１２】
すなわちこのダウンコンバータ２１において、画素内挿処理回路２２は、遅延回路（Ｄ）２６により、１フィールドの有効ライン数５４０、１ライン画素数１９２０による入力ビデオ信号Ｓ１を１クロック周期だけ遅延させ、遅延ビデオ信号Ｓ１Ｄを生成する。画素内挿処理回路２２は、乗算回路２７、２８、加算回路２９によりこれら入力ビデオ信号Ｓ１、遅延ビデオ信号Ｓ１Ｄを画素内挿演算処理する。この処理において、画素内挿処理回路２２は、入力ビデオ信号Ｓ１に同期して一連の処理を実行し、これにより入力ビデオ信号Ｓ１の連続する８サンプリングのうちの、３サンプリングで内挿演算処理を実行し、残り５サンプリングでは、入力されたサンプルをそのまま出力する。これにより画素内挿処理回路３は、連続する８サンプリングのうちの５サンプリングが余分なサンプルである１フィールドの有効ライン数５４０本、１ラインの画素数１９２０によるインターレース方式のビデオ信号Ｓ６を出力する。
【００１３】
メモリ２３は、画素内挿処理回路２２から出力されるビデオ信号Ｓ６から必要とするデータのみを書き込み、この書き込んだデータを出力し、これにより１ラインの画素数７２０によるビデオ信号Ｓ７を出力する。またメモリ２３は、このダウンコンバータの２１の出力に供するビデオ信号Ｓ５に同期したタイミングにより格納したデータを出力し、これにより入力時に比して短い水平走査期間により格納したデータを出力する。またこのように１水平走査期間に要する時間を短くして、連続して１４ライン分のデータを出力する毎に、続く２ラインの期間では、続く１ライン分のデータを繰り返し出力し、これらにより１フィールドの有効ライン数５７６本、１ラインの画素数７２０によるインターレース方式のビデオ信号Ｓ７を出力する。
【００１４】
ライン内挿処理回路２４は、このメモリ２３から出力されるビデオ信号Ｓ７を遅延回路（１Ｈ）３１により１水平走査期間だけ遅延させて遅延ビデオ信号Ｓ７Ｄを生成する。ライン内挿処理回路２４は、乗算回路３３、３４、加算回路３５によりこれらビデオ信号Ｓ７、遅延ビデオ信号Ｓ７Ｄのライン内挿演算処理し、１フィールドの有効ライン数５７６本、１ラインの画素数７２０によるノンインターレース方式のビデオ信号Ｓ８を出力する。
【００１５】
メモリ３５は、このライン内挿処理回路２４から出力されるビデオ信号Ｓ８のラインを間引きして入力し、タイミングを補正してインターレース方式の１フィールドの有効ライン２８８本によるビデオ信号Ｓ５を出力する。
【００１６】
このようなダウンコンバータに関して、例えば特開平７−２７４１２０号公報等には、同様のライン内挿処理によりビデオ信号のフォーマットを変換する方法が提案されている。
【００１７】
ところでこのような入力ビデオ信号の１フィールドのライン数に対して、一度ノンインターレース化する出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができれば、便利であると考えられる。
【特許文献１】特開平７−２７４１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は以上の点を考慮してなされたもので、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができるダウンコンバータを提案しようとするものである。
【課題を解決するための手段】
【００１９】
かかる課題を解決するため請求項１の発明は、入力ビデオ信号のライン数、画素数を低減して出力ビデオ信号を出力するダウンコンバータに適用して、前記入力ビデオ信号を保持して出力する第１のメモリと、前記第１のメモリから出力されるビデオ信号をライン内挿処理して、第１の中間処理のビデオ信号を生成するライン内挿処理回路と、前記第１の中間処理のビデオ信号を画素内挿処理して、第２の中間処理のビデオ信号を出力する画素内挿処理回路と、前記第２の中間処理のビデオ信号のライン、画素を間引きして前記出力ビデオ信号を出力する第２のメモリとを有し、前記入力ビデオ信号の１フィールドのライン数に対して、前記出力ビデオ信号の１フレームのライン数を増大させる場合には、前記第１のメモリの入出力の制御により、各ラインの水平ブランキング期間を短縮して１ラインの期間を短くし、前記入力ビデオ信号のライン数を増大させて前記入力ビデオ信号を前記ライン内挿回路に入力する。
【００２０】
また請求項２の発明は、入力ビデオ信号のライン数、画素数を変換して出力ビデオ信号を出力するダウンコンバータに適用して、前記入力ビデオ信号をライン内挿処理して、第１の中間処理のビデオ信号を生成するライン内挿処理回路と、前記入力ビデオ信号を保持して出力する第１のメモリと、前記第１の中間処理のビデオ信号、前記メモリの出力信号を選択出力する選択回路と、前記選択回路の出力信号を画素内挿処理して、第２の中間処理のビデオ信号を出力する画素内挿処理回路と、前記第２の中間処理のビデオ信号のライン、画素を間引きして前記出力ビデオ信号を出力する第２のメモリとを有し、前記入力ビデオ信号の１フィールドのライン数に対して、前記出力ビデオ信号の１フレームのライン数を増大させる場合には、前記選択回路の接点の切り換えにより、ライン内挿比が１００〔％〕のラインのビデオ信号を、前記第１の中間処理のビデオ信号の水平ブランキング期間に介挿して前記画素内挿回路に入力して処理した後、前記第２のメモリの制御により、並べ直して前記出力ビデオ信号を生成する。
【００２１】
請求項１の構成によれば、第１のメモリから出力する第１の中間処理のビデオ信号のライン数を出力ビデオ信号のライン数に設定することにより、水平ブランキング期間を有効に利用して、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートを実行することができる。またライン内挿処理した後、画素内挿処理することにより、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートも実行することができ、これにより入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができる。
【００２２】
請求項２の構成によれば、ライン内挿処理回路から出力される第１の中間処理のビデオ信号の水平ブランキング期間を利用して、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートを実行することができる。またライン内挿処理した後、画素内挿処理することにより、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートを実行することができ、これらにより入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができる。
【発明の効果】
【００２３】
本発明によれば、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができる。
【発明を実施するための最良の形態】
【００２４】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００２５】
（１）実施例の構成
図１は、本発明の実施例に係るダウンコンバータを示すブロック図である。このダウンコンバータ４１は、インターレース方式による１フレームの有効ライン数１０８０本、１ラインの画素数１９２０による入力ビデオ信号Ｓ１を、インターレース方式による１フレームの有効ライン数４８０本、１ラインの画素数７２０によるビデオ信号Ｓ４、インターレース方式による１フレームの有効ライン数５７６本、１ラインの画素数７２０によるビデオ信号Ｓ５に変換する。
【００２６】
ここでこのダウンコンバータ４１は、遅延回路４２、乗算回路４３、４４、加算回路４５によるライン内挿処理回路４６により、図７について上述したと同様にして、入力ビデオ信号Ｓ１をライン内挿処理した後、遅延回路４７、乗算回路４８、４９、加算回路５０による画素内挿処理回路５１により画素内挿演算処理し、メモリ５２を介して出力する。これによりこのダウンコンバータ４１は、入力ビデオ信号Ｓ１の１フィールドのライン数に対して、出力ビデオ信号Ｓ４の１フレームのライン数を減少させるダウンコンバート処理である１フィールドの有効ライン数２４０本、１ラインの画素数７２０によるビデオ信号Ｓ４を出力する場合には、図７のダウンコンバータ１と同一の処理により、入力ビデオ信号Ｓ１をフォーマット変換処理する。
【００２７】
このダウンコンバータ４１は、入力ビデオ信号Ｓ１を一時格納して出力するメモリ５４と、このメモリ５４からの出力と、ライン内挿処理回路４６からの出力とを選択的に画素内挿処理回路５１に入力する選択回路５５が設けられ、入力ビデオ信号Ｓ１の１フィールドのライン数に対して、出力ビデオ信号Ｓ５の１フレームのライン数を増大させるダウンコンバート処理である１フィールドの有効ライン数２８８本、１ラインの画素数７２０によるビデオ信号Ｓ４を出力する場合には、これらメモリ５４、選択回路５５の構成を使用する。
【００２８】
ここで入力ビデオ信号Ｓ１の１フィールドの有効ライン数５４０本と、出力ビデオ信号Ｓ５の１フレームの有効ライン数５７６本とでは、ライン数の比が１５：１６になり、図２に示すライン内挿処理を繰り返して、１６ラインに１回の割合で、ライン内挿比１００〔％〕による何らライン内挿演算処理していない入力されたままのビデオ信号Ｓ１を出力することになる。なおこの図２では、このライン内挿比１００〔％〕によるラインを符号Ａ及びＰにより表し、また出力側に、ライン内挿演算式を示す。これによりメモリ５４は、１５ライン毎に、ライン内挿比１００〔％〕による入力ビデオ信号Ｓ１を入力して保持する。
【００２９】
しかしながらライン内挿処理に係る２つのビデオ信号Ｓ１、Ｓ１Ｄ、これら２つのビデオ信号Ｓ１、Ｓ１Ｄによるライン内挿処理結果Ｓ１３との対比により図３に示すように、メモリ５４を介して画素内挿処理回路５１に供給する１ライン分のビオデオ信号は、画素内挿処理の時間を確保できないことになる。このためメモリ５４は、この１ライン分のビデオ信号を、ライン内挿処理回路４６から出力されるビデオ信号Ｓ２の水平ブランキング期間に介挿して画素内挿処理回路５１に出力する。
【００３０】
またこのとき、次のライン内挿比１００〔％〕のラインが現れるまでの間の、ライン内挿処理回路４６から出力されるビデオ信号Ｓ１３の複数ラインに、ライン内挿比１００〔％〕による１ライン分のビデオ信号を分配して画素内挿処理回路５１に出力し、これにより画素内挿処理に充分な処理時間を確保する。
【００３１】
すなわち図４（Ａ）に示すように、メモリ５４は、ライン内挿比１００〔％〕による１ライン分のビデオ信号を、１５分割してブロックを形成し（Ｓ２１）、この場合、この１ラインが１９２０画素であることにより、サンプリング数１２８によるブロックを形成する。またこの各ブロックのサンプル数を、画素内挿処理において１サンプリングの計算に使用するサンプリング数の分だけ前後に増大させて、対応する水平ブランキング期間で出力する（図４（Ｂ））。これにより画素内挿処理回路５１が、例えば水平方向に１６タップによるフィルタにより内挿演算処理している場合には、１ラインの画素数１９２０を１５ラインにより割り算したサンプリング数１２８に対して、前後１６サンプリングのデータを付加して出力することになり、これによりこの場合、メモリ５４は、１つのブロックで１６０サンプリングの画像データを各水平ブランキング期間で出力する。
【００３２】
これにより選択回路５５は、図４（Ｃ）に示すように、ライン内挿処理回路４６から出力されるビデオ信号Ｓ１３の水平ブランキンブ期間に、メモリ５４から出力されるビデオ信号Ｓ２１を介挿して画素内挿処理回路５１に出力する。これにより選択回路５５は、有効ライン数５４０、有効表示領域の画素数が１９２０サンプリングであって、水平ブランキング期間に、ライン内挿比１００〔％〕によるラインの１６０サンプリングの画素を割り当ててなるビデオ信号Ｓ２２を出力する。
【００３３】
これにより画素内挿処理回路５１は、このビデオ信号Ｓ２２を画素内挿演算処理し、８サンプリングに５サンプリングの割合で無駄なサンプルが含まれている１フィールドの有効ライン数５４０、有効表示領域の画素数が１９２０サンプリング、水平ブランキングの画素数が１６０サンプリングによるビデオ信号Ｓ９を出力する。
【００３４】
メモリ５２は、書き込み時のアドレス制御により、無駄なライン、サンプルを除いてこのビデオ信号Ｓ９を順次格納して出力する。また複数ラインの水平ブランキング期間に割り当られたサンプルを、正しい順序によるラインにより出力するように、このビデオ信号Ｓ９を並べ直して出力する。
【００３５】
このときメモリ５２は、同様の書き込み時のアドレス制御により、順次入力されるビデオ信号Ｓ９を並べ直して記録し、これにより読み出し時のアドレス制御を簡略化する。これによりメモリ５２は、１フィールドの有効ライン数２８８本、有効画素数７２０によるインターレース方式のビデオ信号Ｓ５を出力する。
【００３６】
（２）実施例の動作
以上の構成において、ダウンコンバータ４１では（図２）、インターレース方式による１フレームの有効ライン数１０８０本、１ラインの画素数１９２０による入力ビデオ信号Ｓ１を入力し、この入力ビデオ信号Ｓ１の１フィールドのライン数に対して、１フレームのライン数が減少したインターレース方式による１フィールドの有効ライン数２４０本、１ラインの画素数７２０による出力ビデオ信号Ｓ４を生成して出力する。また動作の切り換えにより、出力ビデオ信号Ｓ４に代えて、入力ビデオ信号Ｓ１の１フィールドのライン数に対して、１フレームのライン数が増大したインターレース方式による１フィールドの有効ライン数２８８本、１ラインの画素数７２０による出力ビデオ信号Ｓ５を生成して出力する。
【００３７】
ここで１フィールドの有効ライン数２４０本、フィールド周波数５９．９４〔Ｈｚ〕のビデオ信号Ｓ４を出力する場合、入力ビデオ信号Ｓ１は、ライン内挿処理回路４６によるライン内挿処理により、目的とするラインに余分なラインが設けられた１フィールドの有効ライン数５４０本によるノンインターレース方式のビデオ信号Ｓ２に変換される。またこのビデオ信号Ｓ２が続く画素内挿処理回路５１における画素内挿処理により、目的とするラインに余分なラインが設けられて、目的とする画素に対して余分な画素が設けられたノンインターレース方式のビデオ信号Ｓ３に変換される。入力ビデオ信号Ｓ１は、この画素内挿処理回路５１から出力されるビデオ信号Ｓ３より目的とするライン、目的とする画素が選択的にメモリ５２に入力されて保持され、タイミングが補正されてインターレース方式による出力ビデオ信号Ｓ４により出力される。
【００３８】
これにより入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートでは、ライン内挿処理、画素内挿処理を順次実行してメモリ５２により余分なライン、サンプルを除去してタイミングを補正することにより、所望するフォーマットによるビデオ信号Ｓ４を出力することができる。
【００３９】
これに対してインターレース方式による１フィールドの有効ライン数２８８本、フィールド周波数５９．９４〔Ｈｚ〕の出力ビデオ信号Ｓ５を出力する場合、同様に、ライン内挿処理回路４６によるライン内挿処理により、ノンインターレース方式による１フィールドの有効ライン数５４０本、フィールド周波数５９．９４〔Ｈｚ〕のビデオ信号Ｓ１３が生成される。
【００４０】
またライン内挿比１００〔％〕のラインに係るビデオ信号がメモリ５４に選択的に入力され、このビデオ信号Ｓ２１が、ライン内挿処理回路４６から出力されるビデオ信号Ｓ１３の水平ブランキング期間で、選択回路５５を介して画素内挿処理回路５１に入力される。これにより入力ビデオ信号Ｓ１は、この画素内挿処理回路５１において、ライン内挿比１００〔％〕以外のラインに係る画素内挿処理、このライン内挿比１００〔％〕以外のラインの水平ブランキング期間に割り当てられたライン内挿比１００〔％〕のラインに係る画素内挿処理が実行されてビデオ信号Ｓ９が生成され、このビデオ信号Ｓ９がメモリ５２により並び換えられて出力される。
【００４１】
これによりこの実施例に係るダウンコンバータ４１では、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを、メモリ５４、選択回路５５の構成を増設するだけの簡易な構成による１台の装置により実行することができる。
【００４２】
このダウンコンバータ４１では、このように水平ブランキンブ期間を利用してライン内挿比１００〔％〕のラインに係るビデオ信号を画素内挿処理するようにして、ライン内挿比１００〔％〕の１つのラインに係るビデオ信号が、続くライン内挿比１００〔％〕のラインが現れるまでの間の、ライン内挿処理回路４６から出力される複数ラインの水平ブランキング期間に分割して割り当てられ、これによりこのライン内挿比１００〔％〕のラインに係るビデオ信号の画素内挿処理に、充分な処理時間を確保できるように構成される。
【００４３】
またこのときこの各ラインに分割して割り当てる各ブロックが、ライン内挿比１００〔％〕のラインに係るサンプルを対応するラインの数により割り算して求められるサンプル数より、画素内挿処理において１サンプリングの計算に使用するサンプル数の分だけ増大して形成され、これによりこのように１ラインのビデオ信号を分割して画素内挿処理するようにして、処理結果における不連続が有効に回避される。
【００４４】
またメモリ５２においては、書き込み時におけるアドレス制御により、余分なライン、サンプルが除去されると共に、並び直されて記録され、これにより小さな容量により、さらには簡易な読み出し時におけるアドレス制御によりフォーマット変換処理することができる。
【００４５】
（３）実施例の効果
以上の構成によれば、ライン内挿処理した後、画素内挿処理するようにして、ライン内挿処理したビデオ信号の水平ブランキング期間にライン内挿比が１００〔％〕のラインを分割して介挿し、画素内挿処理した後、並べ直すことにより、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバートと、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を減少させるダウンコンバートとを１台の装置で実行することができる。
【００４６】
またこのとき複数ラインの水平ブランキンブ期間に振り分けて画素内挿処理するようにして、１サンプリングの計算に使用するサンプリング数の分だけ各ブロックのサンプル数を増大させて画素内挿処理することにより、ブロック間の不連続を防止することができる。
【００４７】
またこのとき出力段のメモリにおける書き込み時のアドレス制御によりビデオ信号を並べ直すことにより、第２のメモリの容量を小さくすることができる。
【実施例２】
【００４８】
図５は、本発明の実施例２に係るダウンコンバータを示すブロック図である。このダウンコンバータ６１は、入力ビデオ信号の１フィールドのライン数に対して、出力ビデオ信号の１フレームのライン数を増大させるダウンコンバート処理を実行する場合、各ラインの水平ブランキング期間を短くして、入力ビデオ信号Ｓ１のライン数を増大させる。
【００４９】
すなわちこのダウンコンバータ６１は、インターレース方式による１フィールドの有効ライン数５４０本、１ラインの画素数１９２０、フィールド周波数５０〔Ｈｚ〕による入力ビデオ信号を、インターレース方式による１フィールドの有効ライン数２４０本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕による出力ビデオ信号Ｓ５１、インターレース方式による１フィールドの有効ライン数２８８本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕による出力ビデオ信号Ｓ５２に変換する。
【００５０】
このダウンコンバータ６１は、メモリ６２を介して入力ビデオ信号Ｓ１をライン内挿処理回路６６に入力する。ここで書き込み制御回路６３、読み出し制御回路６４は、このメモリ６２の書き込み及び読み出しを制御するメモリ制御回路である。メモリ６２は、書き込み制御回路６３の制御により、順次入力される入力ビデオ信号Ｓ１を格納する。また格納した入力ビデオ信号Ｓ１を読み出し制御回路６４の制御により順次出力する。
【００５１】
入力ビデオ信号Ｓ１の１フィールドのライン数に対して、１フレームのライン数が増大した出力ビデオ信号Ｓ５２を出力する場合、図６に示すように、この書き込み又は読み出しの際に、メモリ６２は、水平ブランキング期間のサンプルを間引きして水平ブランキング期間が短くなるようにビデオ信号を出力する。またさらに１５ライン毎に、直前に出力した１ライン分のビデオ信号を再度出力する。これによりメモリ６２は、各ラインの水平ブランキング期間を短くして、入力ビデオ信号Ｓ１のライン数を増大させ、この増大させたラインでライン内挿比が１００〔％〕のヒデオ信号を出力する。これにより図６の例では、連続する１５ラインのうちの先頭ラインを繰り返し出力する。なおここで符号ＡＤＩＮ及びＡＤＯＵＴは、それぞれメモリ６２の書き込み及び読み出しのラインに係るアドレスを示すものである。
【００５２】
具体的に、インターレース方式による１フィールドの有効ライン数５４０本、１ラインの画素数１９２０、フィールド周波数５０〔Ｈｚ〕による入力ビデオ信号Ｓ１の１ラインは、全体の画素数が２６４０であり、そのうちの１９２０画素が有効画素である。従って水平ブランキング期間に、７２０画素が割り当てられていることになる。これにより１５ラインでは、全体の画素数が２６４０×１５＝３９６００となり、この値３９６００を１６ラインに振り分けるようにすると、１ラインでは、３９６００÷１６＝２４７５となる。従って１ラインの全画素数が、値２６４０からこの割り算値２４７５になるように、水平ブランキング期間のサンプル数を低下させれば、１ライン分の期間を確保することができ、入力ビデオ信号Ｓ１のライン数を増大させることができる。なおこのような水平ブランキング期間のサンプル数を低下させる処理は、書き込み時に実行するようにしてもよい。またこれらによりこのメモリ６２は、最低、３ライン分の容量を確保すれば良い。
【００５３】
実際上、有効画素数をα、水平ブランキング期間に対応する画素数をβ１、追加するラインの水平ブランキング期間に対応する画素数をβ２とおき、（β1 −β2 ）×γ≧α＋β2 の関係式が成立する範囲で、γライン毎に、１ラインを追加してライン数を増大させることができる。
【００５４】
これによりインターレース方式による１フィールドの有効ライン数２８８本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕による出力ビデオ信号Ｓ５２を出力する場合、メモリ６２は、１フィールドの有効ライン数５７６本、１ラインの画素数１９２０、フィールド周波数５０〔Ｈｚ〕のビデオ信号Ｓ２２を出力する。
【００５５】
これに対して入力ビデオ信号の１フィールドのライン数に対して、１フレームのライン数が減少した出力ビデオ信号Ｓ５１を出力する場合、メモリ６２は、入力されたビデオ信号Ｓ１（Ｓ２１）をそのまま出力する。
【００５６】
ライン内挿回路６６は、１フィールドの有効ライン数２８８本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕によるビデオ信号Ｓ５２を出力する場合、順次入力されるビデオ信号Ｓ２２をライン内挿処理して、１フィールドの有効ライン数５７６本によるビデオ信号Ｓ３２により出力する。これに対して１フィールドの有効ライン数２４０本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕によるビデオ信号Ｓ５１を出力する場合、１フィールドの有効ライン数５４０本のビデオ信号Ｓ３１を出力する。
【００５７】
これらの処理において、ライン内挿処理回路６６は、図示しない制御回路の制御により、奇数フィールド及び偶数フィールドをそれぞれ偶数フィールド及び奇数フィールドに変換する場合には、内挿演算処理に使用する重み付け係数の設定により、表示画面における重心の変化を補正する。またライン数の減少に係る処理である１フィールドの有効ライン数２４０本、１ラインの画素数７２０、フィールド周波数５０〔Ｈｚ〕によるビデオ信号Ｓ５１を出力する場合、ライン数の低下に対応するように、ローパスフィルタの特性により高域を抑圧して出力する。
【００５８】
すなわちインターレース方式のビデオ信号を入力して、インターレース方式のビデオ信号にフォーマット変換する場合、これらビデオ信号のフィールドが非同期の場合もあり、この場合には、奇数フィールド及び偶数フィールドをそれぞれ奇数フィールド及び偶数フィールドに変換する場合と、奇数フィールド及び偶数フィールドをそれぞれ偶数フィールド及び奇数フィールドに変換する場合とが発生する。
【００５９】
これらのうちの奇数フィールド及び偶数フィールドをそれぞれ偶数フィールド及び奇数フィールドに変換する場合は、表示画面における重心の移動を補正するために垂直方向のフィルタリング処理が必要になる。
【００６０】
またフィールド単位の繰り返し、スキップの発生により、入力ビデオ信号Ｓ１のフィールドシーケンスが変化する場合もあり、この場合には、それまでの奇数フィールド及び偶数フィールドをそれぞれ奇数フィールド及び偶数フィールドに変換する処理が、奇数フィールド及び偶数フィールドをそれぞれ偶数フィールド及び奇数フィールドに変換する処理に切り換わり、またこれとは逆に奇数フィールド及び偶数フィールドをそれぞれ偶数フィールド及び奇数フィールドに変換する処理が、奇数フィールド及び偶数フィールドをそれぞれ奇数フィールド及び偶数フィールドに変換する処理に切り換わる。
【００６１】
これによりこの場合は、重心補正の垂直方向のフィルタリング処理を切り換えることが必要になる。これらによりダウンコンバータ６１では、ライン数を変換処理する際に、垂直方向にフィルタリング処理することが必要になる。
【００６２】
これに対して上述した実施例１のダウンコンバータ２１では、ライン内挿処理回路４６から出力されるビデオ信号の水平ブランキング期間に介挿されたラインについては、ライン内挿処理の際に垂直方法のフィルタリング処理が困難な欠点がある。
【００６３】
しかしながらこの実施例のように、ライン数を増大させてライン内挿処理する場合には、ライン内挿処理の際に垂直方法にフィルタリング処理することができる。
【００６４】
画素内挿処理回路６７は、ライン内挿処理回路６６から出力されるビデオ信号Ｓ３１、Ｓ３２を画素内挿演算処理してビデオ信号Ｓ４１、Ｓ４２を出力する。
【００６５】
メモリ６８は、画素内挿処理回路６７から出力されるビデオ信号Ｓ４１、Ｓ４２から必要とするライン、サンプルを選択的に入力して格納し、また格納したビデオ信号を出力する。このときメモリ６８は、水平ブランキング期間が正しい設定となるように、出力するビデオ信号Ｓ５１、Ｓ５２のタイミングを補正して出力する。
【００６６】
この実施例の構成によれば、水平ブランキング期間を短くしてライン数を増大させた後、ライン内挿演算処理、画素内挿演算処理することにより、ライン数の増大に係るフォーマット変換処理と、ライン数の減少に係るフォーマット変換処理とを、簡易な構成による１台の装置により実行することができる。
【実施例３】
【００６７】
なお上述の実施例においては、１フィールドの有効ライン数５４０本、フィールド周波数５９．９４〔Ｈｚ〕によるＨＤＴＶのビデオ信号を、１フィールドの有効ライン数２４０本、フィールド周波数５９．９４〔Ｈｚ〕によるＳＤＴＶのビデオ信号、１フィールドの有効ライン数２８８本、フィールド周波数５９．９４〔Ｈｚ〕によるＳＤＴＶのビデオ信号に変換する場合等について述べたが、本発明はこれに限らず、これら以外のビデオ信号のダウンコンバート処理に広く適用することができる。
【００６８】
また上述の実施例１では、ライン内挿比１００〔％〕のラインに係るビデオ信号を、ライン内挿比１００〔％〕以外のラインの全部に、等分に割り当ててメモリ５４から出力する場合について述べたが、本発明はこれに限らず、ライン内挿比１００〔％〕以外のラインの一部に割り当てるようにしてもよい。
【００６９】
また上述の実施例においては、ライン数、画素数を変換処理する場合について述べたが、本発明はこれに限らず、併せてフィールド周波数、フレーム周波数を変換処理する場合にも広く適用することができる。
【産業上の利用可能性】
【００７０】
本発明は、例えばＨＤＴＶダウンコンバータに適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るダウンコンバータを示すブロック図である。
【図２】図１のダウンコンバータにおけるライン内挿処理の説明に供する略線図である。
【図３】図１のダウンコンバータにおけるライン内挿処理の説明に供するタイムチャートである。
【図４】図１のダウンコンバータにおける水平ブランキング期間の処理の説明に供する略線図である。
【図５】本発明の実施例２に係るダウンコンバータを示すブロック図である。
【図６】図５のダウンコンバータの動作の説明に供するタイムチャートである。
【図７】従来のダウンコンバータを示すブロック図である。
【図８】ライン数の増大に係るフォーマット変換処理に供する従来のダウンコンバータを示すブロック図である。
【符号の説明】
【００７２】
１、２１、４１、６１……ダウンコンバータ、２、２４、４６、６６……ライン内挿処理回路、３、２４、５１、６７……画素内挿処理回路、４、９、２６、３１、４２、４７……遅延回路、５、６、１０、１１、２７、２８、３３、３４、４３、４４、４８、４９……乗算回路、７、１２、２９、３５、４５、４８……加算回路、１３、２３、３５、５２、６２、６８……メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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