(57)【要約】【課題】  従来の半導体記憶装置のファンクション試験では、記憶セルへのデータ書込み不良や記憶セルのデータ記憶保持不良に対する動作マージンの検出はできないという問題があった。【解決手段】  半導体記憶装置に、ワード線駆動パルス幅を可変できるワード線駆動パルス発生回路を設け、通常のワード線駆動パルス幅を変えるという簡単な構成により半導体記憶装置のデータ書込みマージンおよびデータ保持マージンの試験を行うことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置において、該ワード線の駆動パルス幅を可変できるワード線駆動パルス発生回路を有することを特徴とする半導体記憶装置。
【請求項２】
チョッパ回路の段数を可変にして、該駆動パルス幅を可変することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記記憶セルがＳＲＡＭセルで構成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置の試験方法において、該ワード線の駆動パルス幅を変えて、半導体記憶セルのデータ保持マージンを試験することを特徴とする半導体記憶装置の試験方法。
【請求項５】
複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置の試験方法において、該ワード線の駆動パルス幅を変えて、半導体記憶セルの書込みマージンを試験することを特徴とする半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＳＲＡＭ型半導体記憶装置およびその動作マージンの試験方法に関する。
【背景技術】
【０００２】
図６は従来の半導体記憶装置の基本構成図、図５はＳＲＡＭ型半導体記憶装置の半導体記憶素子（セル）の回路図例を示す。
【０００３】
半導体記憶装置の基本構成は図６に示すように、Ｘアドレス信号をデコードして複数のワード線ＷＬ１〜ＷＬm の一つを選択するＸデコーダ回路１とＹアドレス信号をデコードして複数のビット線対ＢＬ１、ＢＬＸ１〜ＢＬｎ、ＢＬＸｎの一つを選択するＹデコード回路２によりメモリマトリックス３内の１個の記憶素子（セル）４が選択される。入出力制御回路５は、読出し動作時に記憶セルの記憶データを出力端子へ転送し、また書込み動作時には入力データを記憶セルに転送して記憶させる。
【０００４】
各記憶セル４は図５に示すようにＮＭＯＳのアクセストランジスタ６および７ならびにドライバトランジスタ８および９と、ＰＭＯＳのロードトランジスタ１０および１１の合計６素子で構成されている。ＮＭＯＳトランジスタ８とＰＭＯＳトランジスタ１０で第１のインバータを構成し、ＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１１で第２のインバータを構成する。この２つのインバータの入力および出力を交差接続させることでフリップフロップ回路が構成される。
【０００５】
読出し動作は、選択されたワード線に、ワード線駆動パルス発生回路１２からクロック（Clock ）信号を基に最適なパルス幅をもつワード線駆動パルスを生成して送出する。このワード線駆動パルスによりアクセストランジスタ６、７が導通し、記憶セル４のＡ点の電位がビット線ＢＬ１に、Ｂ点の電位がビット線ＢＬＸ１に読出される。このビット線ＢＬ１およびビット線ＢＬＸ１の間に生じた電位差が図示されてないセンスアンプで増幅され、記憶情報として読出される。
【０００６】
書込み動作は、選択されたワード線に、ワード線駆動パルス発生回路１２からクロック（Clock ）信号を基に最適なパルス幅をもつワード線駆動パルスを生成して送出する。このワード線駆動パルスによりアクセストランジスタ６、７が導通し、記憶セル４のＡ点がビット線ＢＬ１に、またＢ点がビット線ＢＬＸ１に接続され、データが記憶セル４に書込まれる。
【０００７】
これらの半導体記憶装置の試験として、通常全ての記憶セルに種々のテストパターンを書込み、それを正常に読出せるか否かの検査を何度も行う所謂ファンクション（FN）試験が行われる。
【０００８】
さらに半導体記憶装置の動作余裕度（動作マージン）を試験する方法として例えば、特許文献１に記載されているように、ワード線駆動パルスを送出してからセンスアンプを活性化するまでの時間を早め、ビット線対の電圧差を小さくし、センス可能な最小の電位差に近づけることでマージンの小さな記憶セルを検出することが提案されている。
【０００９】
また、特許文献２に記載されているように、ワード線駆動パルスの電圧レベルを下げ、記憶セルに対する記憶情報の読出しやデータの書込み条件を厳しいものにしてマージンの小さい記憶セルを検出することが提案されている。
【特許文献１】特開平１１−３９８９９号公報
【特許文献２】特開平３−１５６７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記特許文献に記載されている試験方法では、記憶セルの駆動電流不足等は検出できるが、記憶セルへのデータ書込み不良や記憶セルのデータ記憶保持不良に対する動作マージンの検出はできない。また、特許文献２に記載されている試験方法では、ワード線駆動パルスの電圧レベルを変更するための回路が必要となる等の問題があった。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の一観点によれば、複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置において、該ワード線の駆動パルス幅を可変できるワード線駆動パルス発生回路を有することを特徴とする。また、複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置の試験方法において、該ワード線の駆動パルス幅を変えて記憶セルのデータ保持マージンまたは、記憶セルの書込みマージンを試験することを特徴とする。
【発明の効果】
【００１２】
本発明は、上記の構成にすることにより、ワード線の駆動パルス幅を通常より広くして、記憶セルのデータ保持マージンを試験し、またワード線の駆動パルス幅を通常より狭くして、記憶セルの書込みマージンの試験を比較的簡単な構成により行うことが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の実施例によるワード線駆動パルス発生回路図、図２は本発明の実施例による半導体記憶装置の試験時のタイムチャート、図３は本発明の実施例による半導体記憶装置の試験フローチャート、図４はＳＲＡＭ型半導体記憶装置の動作下限電圧のワード線駆動パルス幅依存性の傾向を示すグラフである。
【００１４】
本発明におけるワード線駆動パルス発生回路１３は、図１に示すように、インバータ１４〜１７、２０およびＮＡＮＤ回路１８、１９で構成されるチョッパ回路である。
【００１５】
ワード線駆動パルス発生回路１３は、図６に示す固定的なワード線駆動パルスを出力するワード線駆動パルス発生回路１２に代わるものであり、ワード線駆動パルス幅を可変できるようになっている。
【００１６】
なお、ワード線駆動パルス発生回路１３からの出力パルスはＸデコーダ回路１内の図示されないゲート回路を介して全てのワード線ＷＬ１〜ＷＬｍに与えられるが、Ｘアドレス信号により選択されたワード線にのみワード線駆動パルス信号ＷＬＰとして出力される。      
【００１７】
試験モード端子ＴがＨレベルのとき、クロック（Clock ）信号はインバータ１４〜１７およびＮＡＮＤ回路１８の遅延を受け、ワード線駆動パルス発生回路１３は通常の幅のパルスを出力し、図２の（Ａ）に示すように通常のワード線駆動パルス幅の信号ＷＬＰとしてワード線ＷＬに出力される。
【００１８】
一方、試験モード端子がＬレベルのとき、クロック信号はインバータ１４〜１７およびＮＡＮＤ回路１８の遅延を受けることなく、ワード線駆動パルス発生回路１３は通常より幅広のワード線駆動パルスを出力し、図２の（Ｂ）に示すように通常より幅広のワード線駆動パルス信号ＷＬＰとしてワード線ＷＬに出力される。
【００１９】
次に、図３により本発明の実施例による半導体記憶装置の試験フローを説明する。
【００２０】
半導体記憶装置の試験開始（ステップＳ１）により、試験モード端子ＴをＨレベルに設定し、全ての記憶セルに種々のテストパターンを書込み、これを読出す通常ファンクション（FN）試験を行う。（ステップＳ２）
この通常ファンクション試験では、クロック信号から通常のワード線駆動パルスが生成され、図２の（Ａ）に示すように、ワード線駆動パルス信号ＷＬＰとして記憶セル４のワード線ＷＬに印加されアクセストランジスタ６、７を導通させる。次に、記憶セル４に記憶されている情報を読出すセンスアンプを駆動するためのセンスイネーブル信号（SAen）を出力する。センスアンプの駆動により、記憶データが読出される。（Dout）
この通常ファンクション試験の結果、不良の場合は通常ファンクション試験での不良品として選別される。（ステップ３）
ここまでは従来も行われている通常ファンクション試験であるが、本発明では良品に対して、さらに試験モード端子ＴをＬレベルに設定し、ファンクション（FN）動作マージン試験を行う。（ステップ４）
ファンクション動作マージン試験では、図２の（Ｂ）に示すように、図２の（Ａ）のワード線駆動パルスＷＬＰより幅広のワード線駆動パルス信号ＷＬＰが出力される。このため記憶セル４は通常より長い時間ビット線対ＢＬ１，ＢＬＸ１と接続されることとなる。      
【００２１】
図４は横軸にワード線駆動パルス幅、縦軸に記憶セルの動作下限電圧をとったＳＲＡＭ型半導体記憶装置の動作下限電圧のワード線駆動パルス幅依存性の傾向を示すグラフである。
【００２２】
図４から明らかなように、ワード線駆動パルス幅が最適なパルス幅の範囲Ｐから増加するに従って記憶セルの動作下限電圧は上昇し、記憶セルの記憶情報の保持に対して厳しい状態となる。従って、このファンクション動作マージン試験ではデータ保持マージンの小さい記憶セルを検出することができる。
【００２３】
このファンクション動作マージン試験の結果、不良の場合はセル特性不良品として選別される。（ステップ５）
以上のファンクション動作マージン試験は、ワード線駆動パルス幅を通常より広くしてファンクション試験を行うことにより、記憶セルの記憶情報のデータ保持マージンを検出するものであるが、逆にワード線駆動パルス幅を通常より狭くして記憶セルの書込みマージンを試験することができる。
【００２４】
ワード線駆動パルスを通常より狭くすると、記憶セルへのデータ書込み時に記憶セルは通常より短い時間しかビット線対ＢＬ１，ＢＬＸ１と接続されていない。図４から明らかなように、ワード線駆動パルス幅が最適なパルス幅の範囲Ｐから減少するに従って記憶セル４の動作下限電圧は上昇し、記憶セルへの記憶情報の書込みに対して厳しい状態となる。従って、この場合データ書込みマージンの小さい記憶セルを検出することができる。
【００２５】
なお、通常より狭いワード線駆動パルスを発生させるには、図１のワード線駆動パルス発生回路１３において、インバータ１４〜１７の段数を更に増加させる方法でもよいし、又はクロック信号（Clock ）のパルス幅を狭いものに切り替えるようにしてもよい。
【００２６】
半導体記憶装置の試験フローとして、前述の通常ファンクション試験と、通常より幅広のワード線駆動パルスを印加する動作マージン試験との組合わせの代わりに、通常ファンクション試験と、通常より幅狭のワード線駆動パルスを印加する動作マージン試験とを組合わせてもよい。
【００２７】
または、通常ファンクション試験と、通常より幅広のワード線駆動パルスを印加する動作マージン試験と、通常より幅狭のワード線駆動パルスを印加する動作マージン試験との両者を組合わせてもよい。即ち、図３の試験フローのステップ５において、良品として選別されたものに対して、更に、通常より幅狭のワード線駆動パルスを印加する動作マージン試験を追加する。これによりデータ保持マージン並びにデータ書込みマージンの小さい記憶セルの選別ができる。
【００２８】
本発明は、以上のように通常のワード線駆動パルス幅を通常より広く、または狭くするという簡単な構成により半導体記憶セルのデータ保持マージンおよびデータ書込みマージンの試験が実現できる。
【産業上の利用可能性】
【００２９】
本発明は、通常のワード線駆動パルス幅を変えるという簡単な構成により半導体記憶装置のデータ保持マージンおよびデータ書込みマージンの試験ができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例によるワード線駆動パルス発生回路図
【図２】本発明の実施例による半導体記憶装置の試験時のタイムチャート
【図３】本発明の実施例による半導体記憶装置の試験フローチャート
【図４】ＳＲＡＭ型半導体記憶装置の動作下限電圧のワード線駆動パルス幅依存性の傾向を示すグラフ
【図５】ＳＲＡＭ型半導体記憶装置の半導体記憶セルの回路図例
【図６】半導体記憶装置の構成図
【符号の説明】
【００３１】
１      Ｘデコーダ回路
２      Ｙデコーダ回路
３      メモリマトリックス
４      記憶セル
５      入出力制御回路
６、７  アクセストランジスタ
８，９  ドライバトランジスタ
１０、１１  ロードトランジスタ
１２、１３  ワード線駆動パルス発生回路
１４〜１７、２０  インバータ
１８，１９  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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