(57)【要約】【課題】パッケージ基板に対し半導体素子の搭載位置ずれが生じた場合においても半導体素子の接続パッドが接触不良を起こさず、ビアを接続するために配線に設けられる接続用ランドのランド径を大きくする必要がない半導体装置及びその製造方法を提供する。【解決手段】基板１１０と、基板１１０に搭載され表面に接続パッド１２１を有する半導体素子１２０と、基板１１０及び半導体素子１２０上に形成された絶縁層１３４と、絶縁層１３４上に形成された配線１４３と、接続パッド１２１と配線１４３とを接続するビア１３２と、を有し、ビア１３２の少なくとも１個は中心線が基板１１０の表面に対して傾斜して形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板に搭載され表面に接続パッドを有する半導体素子と、前記基板及び前記半導体素子上に形成された絶縁層と、前記絶縁層上に形成された配線と、前記接続パッドと前記配線とを接続するビアと、を有し、前記ビアの少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることを特徴とする半導体装置。
【請求項２】
前記絶縁層は前記基板に接した層間絶縁膜であり、この層間絶縁膜に形成されたビアのうち、少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜の上に他の絶縁層が形成され、前記他の絶縁層に形成されたビアは、中心線が前記基板の表面に対して垂直に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
基板と、前記基板に搭載され表面に接続パッドを有する半導体素子と、前記基板及び前記半導体素子上に形成され絶縁層とこの絶縁層上の配線とからなる複数個の配線層と、前記絶縁層に形成され前記接続パッドと配線又は配線同士を接続するビアと、を有し、前記半導体素子に最も近い絶縁層に形成されたビアのうち少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることを特徴とする半導体装置。
【請求項５】
前記傾斜して形成されているビアの側面が前記ビアの長手方向に複数の段差を有していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体素子が１個の基板に複数個搭載されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体素子が前記基板の表面に埋め込まれていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
基板に半導体素子を搭載する工程と、前記基板及び前記半導体素子上に絶縁層を形成する工程と、前記絶縁層にビアをその少なくとも１個が中心線が前記基板の表面に対して傾斜するように形成する工程と、前記絶縁層上に前記ビアに接続された配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁層は基板に接した層間絶縁膜であり、この層間絶縁膜上に、配線、絶縁層及びビアからなる配線層を少なくとも１層以上形成する工程を有し、前記配線層に形成されるビアは中心線が前記基板の表面に対し垂直になるように形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板に半導体素子を搭載する工程と、前記基板及び前記半導体素子上に絶縁層とその上の配線とからなる複数個の配線層を形成する工程と、を有し、前記配線層のうち前記半導体素子に最も近い配線層を形成する工程は、前記絶縁層を形成する工程と、前記絶縁層にビアを形成する工程と、前記ビアに接続される配線を前記絶縁層上に形成する工程と、を有し、前記ビアのうち少なくとも１個は中心線が前記基板の表面に対して傾斜するように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記傾斜したビアを形成すべき絶縁層は、光照射による硬化部位をずらしながら複数個の光反応樹脂層を積層し、前記光反応樹脂層のビアホール部分を除去する光造形法により形成されることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に微細な接続パッドを有する半導体素子が高密度且つ高精度にパッケージングされた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、半導体素子の高速化及び多機能化に伴い、半導体素子から引き出される電源・グランド線及び信号線等の配線の数は増加の一途をたどっている。一方、半導体素子そのものにおいては内部配線の微細化により素子サイズが減少する傾向にあり、これに伴い半導体素子とパッケージ基板とを接続するために半導体素子表面に設けられる接続パッドの面積の微細化及び狭ピッチ化が進んでいる。
【０００３】
これにより、半導体素子を実装するパッケージ基板の配線についても微細化及び狭ピッチ化が必要となっているが、プロセス及びコストの観点からこの微細化及び狭ピッチ化が追いついておらず、高価なビルドアップ基板を使用する必要が生じている。また、ビルドアップ基板を使用した場合は半導体素子とビルドアップ基板との接続にバンプを使用する方法が一般的であるが、電気特性及び接続信頼性の観点からバンプを使用しないで半導体素子とパッケージ基板とを接続する構造が望まれている。
【０００４】
このような背景のもと、半導体素子上に絶縁層を形成しビアホールを介して直接パッケージ配線を引き出すような半導体装置が考案されている（例えば特許文献１、２、３及び４）。
【０００５】
また複数個の半導体素子を１個のパッケージに収容するいわゆるシステム・イン・パッケージ（ＳｉＰ）においても半導体素子から直接パッケージ配線を引き出す構造が考案されている（特許文献４、５及び６）。
【０００６】
【特許文献１】特開平１０−３１３０７４号公報
【特許文献２】特開２００１−３３９１６５号公報
【特許文献３】特開２００５−０４５２７７号公報
【特許文献４】特開２００４−０７１９９８号公報
【特許文献５】特開２００１−２１７３８１号公報
【特許文献６】特開２００２−３５９３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらの従来技術においては半導体素子の搭載位置に高い精度が必要であり、特に１個の大きなパッケージ基板上に複数個の半導体素子を搭載して多数個の半導体装置を同時に作製し、その後、個々の半導体装置に切断して半導体装置を作製する場合、搭載にずれが生じた半導体素子は、切断後廃棄され、各半導体素子の搭載精度が製造歩留まりを決め、搭載精度が低いと、パッケージ配線の微細化を制約し、パッケージ配線の層数を制限すると共にコストを上昇させる。また、複数個の半導体素子１２０を１個のパッケージ基板１１０に収容するＳｉＰを作製する場合においては、複数個の半導体素子のうち、例えば１個でも半導体素子の搭載位置にずれが生じ、接続パッドとビアとの接続不良が発生した場合は、このＳｉＰは全体が不良品になり、コストが著しく上昇する。
【０００８】
図４は従来技術の半導体装置２００の断面構造を示す模式図である。表面に接続パッド２２１を有する半導体素子２２０がパッケージ基板２１０に搭載され、パッケージ基板２１０と半導体素子２２０の上に絶縁層２３４及びビア２３２からなる層間絶縁膜２３０が形成されている。層間絶縁膜２３０の上には配線２４３、ビア２４２及び絶縁層２４４からなる第１配線層２４０が形成され、半導体素子２２０の接続パッド２２１と第１配線層２４０の配線２４３とはビア２３２によって電気的に接続されている。第１配線層２４０の上には第２配線層２５０が形成され、第１配線層２４０の配線２４３と第２配線層２５３の配線２５３とはビア２４２によって接続されている。
【０００９】
半導体素子２２０の接続パッド２２１と第１配線層２４０の配線２４３とを接続するビア２３２及び第１配線層２４０の配線２４３と第２配線層２５０の配線２５３とを接続するビア２４２は、いずれもその中心線がパッケージ基板２１０の表面に対し、ほぼ垂直方向になるように形成されている。このため、図４に示すように、パッケージ基板２１０に対し、半導体素子２２０の水平方向における搭載位置のずれが生じた場合、半導体素子２２０の接続パッド２２１とビア２３２との接続不良が発生する虞がある。一般的に半導体素子２２０の接続パッド２２１に接続されるビア２３２が、これよりも上の層に形成されるビアよりも小径であることから、わずかな半導体素子２２０の水平方向における搭載位置のずれによっても不具合を生じる虞がある。
【００１０】
半導体素子２２０の搭載精度が悪ければ、半導体素子２２０の接続パッド２２１とビア２３２との接続不良が発生する虞があるため、この接続不良を回避するために、ビア２３２を接続するために配線２４３に設けられる接続用ランドのランド径を必要以上に大きくせざるを得ないという問題点がある。
【００１１】
また、レーザ加工によってビアホールを形成する方法では微細化に限界があるため、露光機を使用するフォトビア形成法によってビアホールを形成することが好ましいが、フォトビア形成法にはガラスマスク又はフィルムマスクを使用するため、レーザのように各ビアの位置を制御することができない。これにより、より高い半導体素子２２０の搭載精度が必要になり、また、配線２４３に大きなランド径を有する接続用ランドを設ける必要があり、配線収容率が低下するという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、パッケージ基板に対し半導体素子の搭載位置のずれが生じた場合においても半導体素子の接続パッドが接触不良を起こさず、ビアを接続するために配線に設けられる接続用ランドのランド径を大きくする必要がない半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、基板と、前記基板に搭載され表面に接続パッドを有する半導体素子と、前記基板及び前記半導体素子上に形成された絶縁層と、前記絶縁層上に形成された配線と、前記接続パッドと前記配線とを接続するビアと、を有し、前記ビアの少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることを特徴とする。
【００１４】
前記絶縁層は前記基板に接した層間絶縁膜であり、この層間絶縁膜に形成されたビアのうち、少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることが好ましい。
【００１５】
これにより、基板に搭載された半導体素子の搭載位置に、水平方向における搭載位置のずれが生じた場合においても、そのずれた半導体素子の接続パッドからビアを基板に対して傾斜して形成することにより、ビアの上面が配線の設計位置に位置するようにビアを形成することができる。これにより、半導体素子の接続パッドとビアとの接触不良が起こらず、また、ビアを接続するために配線に設けられる接続用ランドのランド径を大きくする必要もない。更に、半導体素子の接続パッドを大きくする必要もないため、汎用品の半導体素子を使用することができ、ＳｉＰとしての多品種化が容易になる。
【００１６】
前記層間絶縁膜の上に他の絶縁層が形成され、前記他の絶縁層に形成されたビアは、中心線が前記基板の表面に対して垂直に形成されていることが好ましい。
【００１７】
基板に搭載された半導体素子の搭載位置に、水平方向における搭載位置のずれが生じた場合においても、前述のように傾斜して形成されているビアによって、この搭載位置のずれが補正されるため、パッケージ配線が多層化されても、層間絶縁膜の上に形成される絶縁層に形成されるビアは、通常のリソグラフィー工程等のプロセスによって形成することができる。これにより、製造ラインの大幅な変更が不要になる。
【００１８】
本発明に係る他の半導体装置は、基板と、前記基板に搭載され表面に接続パッドを有する半導体素子と、前記基板及び前記半導体素子上に形成され絶縁層とこの絶縁層上の配線とからなる複数個の配線層と、前記絶縁層に形成され前記接続パッドと配線又は配線同士を接続するビアと、を有し、前記半導体素子に最も近い絶縁層に形成されたビアのうち少なくとも１個は中心線が前記基板の表面に対して傾斜して形成されていることを特徴とする。
【００１９】
前記傾斜して形成されているビアの側面が前記ビアの長手方向に複数の段差を有していてもよい。
【００２０】
前記半導体素子は１個の基板に複数個搭載することもできる。
【００２１】
前記半導体素子が前記基板の表面に埋め込まれていてもよい。
【００２２】
本発明に係る半導体装置の製造方法は、基板に半導体素子を搭載する工程と、前記基板及び前記半導体素子上に絶縁層を形成する工程と、前記絶縁層にビアをその少なくとも１個が中心線が前記基板の表面に対して傾斜するように形成する工程と、前記絶縁層上に前記ビアに接続された配線を形成する工程と、を有することを特徴とする。
【００２３】
前記絶縁層は基板に接した層間絶縁膜であり、この層間絶縁膜上に、配線、絶縁層及びビアからなる配線層を少なくとも１層以上形成する工程を有し、前記配線層に形成されるビアは中心線が前記基板の表面に対し垂直になるように形成されていることが好ましい。
【００２４】
本発明に係る他の半導体装置の製造方法は、基板に半導体素子を搭載する工程と、前記基板及び前記半導体素子上に絶縁層とその上の配線とからなる複数個の配線層を形成する工程と、を有し、前記配線層のうち前記半導体素子に最も近い配線層を形成する工程は、前記絶縁層を形成する工程と、前記絶縁層にビアを形成する工程と、前記ビアに接続される配線を前記絶縁層上に形成する工程と、を有し、前記ビアのうち少なくとも１個は中心線が前記基板の表面に対して傾斜するように形成することを特徴とする。
【００２５】
前記傾斜したビアを形成すべき絶縁層は、光照射による硬化部位をずらしながら複数個の光反応樹脂層を積層し、前記光反応樹脂層のビアホール部分を除去する光造形法により形成されることが好ましい。これにより、レーザ加工によってビアホールを傾斜させて形成する方法と比較して、半導体素子のトランジスタデバイスへの熱影響が小さくなり、トランジスタの劣化を抑制することができる。
【発明の効果】
【００２６】
本発明によれば、基板に対し半導体素子の搭載位置のずれが生じた場合においても、半導体素子の接続パッドが接触不良を起こさないため、半導体素子の搭載位置を厳密に制御する必要がなく、よって高精度を有する搭載機が不要になり、製造コストが低減し、また、半導体装置の製造歩留まりが向上する。更に、ビアを接続するために配線に設ける接続用ランドのランド径を大きくする必要がないため、配線収容率を増加させることができる。また、半導体素子の接続パッドを大きくする必要もないため、汎用品の半導体素子を使用することができ、ＳｉＰとしての多品種化が容易になる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施の形態に係る半導体装置１００の断面構造を示す模式図である。本実施の形態に係る半導体装置は、基板として表面に凹部が形成されたパッケージ基板１１０を有し、このパッケージ基板１１０の凹部には、表面に接続パッド１２１を有する半導体素子１２０が搭載されている。通常、接続パッド１２１は、直径１００μｍ以下のサイズで設けられている。
【００２８】
パッケージ基板１１０及び半導体素子１２０上に、絶縁層１３４が形成されている。この絶縁層１３４上には配線１４３が形成され、絶縁層１３４に、半導体素子１２０の接続パッド１２１と配線１４３とを接続するための第１のビアホール１３１が、底面１３１ａは半導体素子１２０の接続パッド１２１上に、上面１３１ｂは配線１４３の設計位置に位置するよう形成され、この第１のビアホール１３１に導電体が埋め込まれることによって第１のビア１３２が形成されている。この第１のビア１３２によって半導体素子１２０の接続パッド１２１と配線１４３とが電気的に接続されている。ここで、第１のビア１３２及び絶縁層１３４からなる層を層間絶縁膜１３０とする。層間絶縁膜１３０は、パッケージ基板１１０に接している。
【００２９】
パッケージ基板１１０に搭載された半導体素子１２０の搭載位置に、図１のＡで示すように、水平方向における搭載位置のずれがあるとき、第１のビア１３２は、その中心線がパッケージ基板１１０の表面に対して垂直ではなく傾斜角を有して形成される。即ち、底面１３１ａと上面１３１ｂとは平面視で完全には重ならない。
【００３０】
層間絶縁膜１３０上に形成された配線１４３の上に、他の絶縁層として絶縁層１４４が形成され、この絶縁層１４４上に配線１５３が形成され、絶縁層１４４に配線１４３と配線１５３とを接続するためのビアホール１４１が形成されている。前述のように、第１のビア１３２が傾斜して形成されることによって、半導体素子１２０の水平方向における搭載位置のずれが補正されているため、ビアホール１４１には半導体素子１２０の水平方向における搭載位置のずれの影響が無い。よって、ビアホール１４１は、その中心線がパッケージ基板１１０の表面に対してほぼ垂直に形成されている。このビアホール１４１に導電体が埋め込まれることによってビア１４２が形成されている。このビア１４２によって配線１４３と配線１５３とが電気的に接続される。ここで、ビア１４２、配線１４３及び絶縁層１４４からなる層を第１配線層１４０とする。
【００３１】
以下、同様の手順によって、任意の数の配線層が形成される。これにより、パッケージ基板１１０上に層間絶縁膜１３０及び１層以上の配線層（図示例では２層）が形成されている。第１のビア１３２より上の層に形成されるビア、即ち配線層に形成されるビアは、前述のように、層間絶縁膜１３０の第１のビア１３２が傾斜して形成されることによって半導体素子１２０の水平方向における搭載位置のずれが補正されているため、その中心線がパッケージ基板１１０の表面に対してほぼ垂直に形成されている。
【００３２】
最上面に形成された絶縁層（図示例では絶縁層１５４）には、絶縁層内部の配線（図示例では配線１５３）に到達する開口部１５１が形成される。この開口部１５１にパッド下地金属層１６１とパッド上層金属層１６２とによってパッド１６０が形成され、このパッド１６０に外部端子１７０が接続されている。以上により半導体装置１００が構成されている。上述の如く構成された半導体装置１００は、この外部端子１７０を介して基板等に実装される。
【００３３】
次に、上述の如く構成された本発明の第１の実施の形態に係る半導体装置の動作について説明する。パッケージ基板１１０の表面に設けられた凹部に、表面に接続パッド１２１を有する半導体素子１２０を搭載し、パッケージ基板１１０及び半導体素子１２０上に絶縁層１３４を形成する。
【００３４】
次に、絶縁層１３４に第１のビアホール１３１を、底面１３１ａが半導体素子１２０の接続パッド１２１に、上面１３１ｂが絶縁層１３４上に形成される配線１４３の設計位置に位置するよう形成する。パッケージ基板１１０に搭載された半導体素子１２０の搭載位置に、図１のＡで示すように、水平方向における搭載位置のずれがあるとき、第１のビアホール１３１は、その中心線が接続パッド１２１の表面及び絶縁層１３４の表面に対して垂直ではなく傾斜角を有して形成される。即ち、第１のビアホール１３１の底面１３１ａと上面１３１ｂとは平面視で完全には重ならない。
【００３５】
傾斜角を有するビアホールを形成する方法は、例えば、斜め方向からのレーザ照射又は斜め方向からの凸部押し込み等によって形成する方法等が使用できるが、高精度なビアホールを形成するためには光造形法を使用することが好ましい。
【００３６】
光造形法は３次元の任意の形状をＣＡＤ（Computer Aided Design）データとして作成し、このＣＡＤデータを鉛直方向（Ｚ軸方向）に平行に一定間隔で切り取ったスライスデータを作成し、ＣＡＭ（Computer Aided manufacturing）によりこのスライスデータに従って光反応樹脂の必要な部分に光を照射して硬化させ、これを繰り返し、積層することによってＣＡＤデータで作成した形状を立体的に形成する技術である。
【００３７】
従来は、このＺ軸方向のスライス間隔が最小でも１００μｍであったが、近時、数μｍ程度の薄膜を積層することができ、ＸＹ平面内においても数μｍの精度でパターンを形成することができる光造形法が開発された。この技術によれば、本発明の第１の実施の形態に係る半導体装置における直径１００μｍ以下の接続パッド１２１に接続するための第１のビアホール１３１を形成することができる。
【００３８】
半導体素子１２０の表面に形成された接続パッド１２１の実際の位置と配線１４３の設計位置とを結ぶ第１のビアホール１３１のＣＡＤデータを作成し、これをＺ軸方向に平行に一定間隔で切り取ったスライスデータを作成し、ＣＡＭによりこのスライスデータに従って絶縁性を有する光反応樹脂の硬化させたい部分に光を照射し、光照射による硬化部位をずらしながら複数個の光反応樹脂層を積層する。その後、エッチング等でビアホール部分の光反応樹脂を除去することによって、第１のビアホール１３１を有する絶縁層１３４を形成する。光造形法によって絶縁層１３４及び第１のビアホール１３１を形成する場合、レーザ加工によって絶縁層１３４に第１のビアホール１３１を形成する方法と比較して半導体素子のトランジスタデバイスへの熱影響が小さくなり、トランジスタの劣化を抑制することができる。
【００３９】
次に、第１のビアホール１３１に導電体を埋め込む等の方法によって第１のビア１３２を形成する。これにより、第１のビア１３２及び絶縁層１３４からなる層間絶縁膜１３０が形成される。第１のビア１３２によって半導体素子１２０の接続パッド１２１と配線１４３とが電気的に接続される。
【００４０】
図２は、上述の光造形法によって傾斜して形成された第１のビア１３２の断面拡大図である。図２において、図１と同一構成物には同一符号を付して、その詳細な説明は省略する。光造形法によって傾斜して形成された第１のビア１３２の側面は、ミクロに見れば、第１のビア１３２の長手方向に複数の段差を有している。このとき、第１のビア１３２の中心線は一方向である必要はなく、底面１３１ａが半導体素子１２０の接続パッド１２１上にあり、他の配線に接触せずに上面１３１ｂが配線１４３の設計位置に到達していれば、任意の方向を向いていてもよい。
【００４１】
次に、層間絶縁膜１３０上にめっき法等で導電膜をパターン形成することよって配線１４３を形成する。第１のビア１３２は、配線１４３を形成するときに、配線用導電材料をこの第１のビアホール１３１に埋め込むことによって形成することもできる。
【００４２】
次に、配線１４３の上に絶縁層１４４を形成し、絶縁層１４４にビアホール１４１を形成する。前述のように、第１のビア１３２を傾斜して形成することによって半導体素子１２０の水平方向における搭載位置のずれを補正しているため、このビアホール１４１を形成する際に、半導体素子１２０の搭載位置のずれを考慮する必要がない。よってビアホール１４１を、その中心線がパッケージ基板１１０の表面に対してほぼ垂直になるよう形成する。
【００４３】
ビアホール１４１を形成する方法は、例えばレーザ加工又はフォトビア形成法等が使用できる。前述のように第１のビア１３２を傾斜して形成することによって半導体素子１２０の水平方向における搭載位置のずれを補正しているため、例えばレーザ加工によってビアホールを形成する場合においても、配線に設けられる接続用ランドのランド径を通常より大きくする必要がないため、配線収容率を増加させることができる。また、露光機を使用するフォトビア形成法によってビアホールを形成する場合においても、設計通りに作製したガラスマスク又はフィルムマスクを使用することができ、微細化と低コスト化とを両立させることができる。
【００４４】
次に、ビアホール１４１に導電体を埋め込む等の方法によってビア１４２を形成する。これにより、配線１４３、ビア１４２及び絶縁層１４４からなる第１配線層１４０が形成される。ビア１４２によって配線１４３と配線１５３とが電気的に接続される。
【００４５】
次に、第１配線層１４０上にめっき法等で導電膜をパターン形成することよって配線１５３を形成する。ビア１４２は、配線１５３を形成するときに、配線用導電材料をビアホール１４１に埋め込むことによって形成することもできる。
【００４６】
以下、同様の手順によって、任意の数の配線層を形成する。これにより、パッケージ基板１１０上に層間絶縁膜１３０及び１層以上の配線層（図示例では２層）を形成する。第１のビア１３２より上の層に形成されるビア、即ち配線層に形成されるビアは、前述のように層間絶縁膜１３０の第１のビア１３２を傾斜して形成することによって半導体素子１２０の水平方向における搭載位置のずれを補正しているため、その中心線がパッケージ基板１１０の表面に対してほぼ垂直になるよう形成する。
【００４７】
最上面に形成された絶縁層（図示例では絶縁層１５４）に、絶縁層内部の配線（図示例では配線１５３）に到達する開口部１５１を形成する。この開口部１５１にめっき法等でパッド下地金属層１６１とパッド上層金属層１６２とを形成することによってパッド１６０を形成し、このパッド１６０に外部端子１７１を接続する。以上により半導体装置１００が構成される。上述の如く構成された半導体装置１００は、この外部端子１７０を介して基板等に実装される。
【００４８】
本実施の形態においては半導体素子１２０がパッケージ基板１１０の凹部に設置され、パッケージ基板１１０の表面に埋め込まれている例を示したが、半導体素子１２０は必ずしもパッケージ基板１１０の凹部に設置されている必要は無く、平坦なパッケージ基板上に搭載されていても良いし、半導体素子１２０上に直接パッケージ配線が形成されていても良い。また本実施の形態においては、パッケージ配線が外部端子１７０に接続されるパッド１６０も含めて３層、絶縁層が層間絶縁膜１３０を含めて３層で構成された例を示したが、必ずしも多層である必要はなく、配線が１層であっても構わない。
【００４９】
また、本実施の形態においては、パッケージ基板１１０に搭載された半導体素子１２０の搭載位置に、水平方向における搭載位置のずれが生じた場合においても、接続パッド１２１と第１配線層１３０の配線１４４とを接続する第１のビア１３２を、そのずれた半導体素子１２０の接続パッド１２１から基板に対して傾斜して形成することにより、第１のビア１３２の上面１３１ｂが配線１４４の設計位置に位置するように第１のビア１３２を形成することができる。これにより、半導体素子１２０の水平方向における搭載位置のずれが補正されるため、半導体素子の接続パッドの接触不良が起こらず、ビア１３２を接続するために配線１４３に設けられる接続用ランドのランド径を大きくする必要がなく、配線収容率を増加させることができる。また、半導体素子１２０の接続パッド１２１を大きくする必要もないため、汎用品の半導体素子を使用することができ、ＳｉＰとしての多品種化が容易になる。
【００５０】
また、第１のビアホール１３１及び絶縁層１３４を光造形法によって形成すれば、レーザ加工によって絶縁層１３４にビアホールを傾斜させて形成する方法と比較して、半導体素子のトランジスタデバイスへの熱影響が小さくなり、トランジスタの劣化を抑制することができる。
【００５１】
また、パッケージ配線が多層化されても、配線層に形成されるビアは半導体素子１２０の水平方向における搭載位置のずれの影響が無いため、通常のリソグラフィー工程等のプロセスによって形成することができる。これにより、製造ラインの大幅な変更が不要になる。
【００５２】
次に、本発明の第２の実施の形態について説明する。図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置を上面から見た様子を示す模式図である。図３において、図１乃至２と同一構成物には同一符号を付して、その詳細な説明は省略する。また、図３においては、パッケージ基板１１０、２個の半導体素子１２０とその接続パッド１２１、第１のビア１３２、底面１３１ａ及び上面１３１ｂのみを図示し、その他の構成物は図示を省略している。
【００５３】
本実施形態においては、図３（ａ）に示すように、１個のパッケージ基板１１０に、２個の半導体素子１２０ａ及び１２０ｂが並べて搭載されている。パッケージ基板１１０に対し、１個の半導体素子１２０ａは、搭載位置のずれを生じておらず、もう一方の半導体素子１２０ｂは、図３（ａ）のＢで示すように、搭載位置の大きなずれを生じている。
【００５４】
パッケージ基板１１０に半導体素子を例えば２個搭載する場合、パッケージ基板１１０に対し、１個の半導体素子を高精度に搭載したとしても、他の１個の半導体素子の搭載位置に図３（ａ）のＢで示すように、搭載位置の大きなずれが生じることがある。
【００５５】
従来技術においては、図４に示すように、半導体素子２２０の接続パッド２２１と第１配線層２４０の配線２４３とを接続するビア２３２は、その中心線がパッケージ基板２１０の表面に対し、ほぼ垂直方向になるように形成されているため、パッケージ基板２１０に対し、半導体素子２２０の搭載位置に図３（ａ）のＢで示すように、搭載位置の大きなずれが生じた場合、接続パッド２２１とビア２３２との接続不良が発生する。即ち、図３（ａ）において、半導体素子１２０ｂは、接続パッド１２１とビア１３２との接続不良が発生する。
【００５６】
１個の大きなパッケージ基板１１０上に複数個の半導体素子１２０ａ、１２０ｂを搭載して多数個の半導体装置１００を同時に作製し、その後、個々の半導体装置１００に切断して半導体装置１００を作製する場合、搭載にずれが生じた半導体素子１２０ｂは、切断後廃棄され、各半導体素子１２０ａ、１２０ｂの搭載精度が製造歩留まりを決め、搭載精度が低いと、パッケージ配線の微細化を制約し、パッケージ配線の層数を制限すると共にコストを上昇させる。
【００５７】
また、複数個の半導体素子１２０を１個のパッケージ基板１１０に収容するＳｉＰを作製する場合においては、複数個の半導体素子１２０のうち、例えば１個でも半導体素子１２０の搭載位置にずれが生じ、接続パッド１２１とビア１３２との接続不良が発生した場合は、このＳｉＰは全体が不良品になり、コストが著しく上昇する。
【００５８】
しかしながら、本発明によれば、図３（ｂ）に示すように、パッケージ基板１１０に半導体素子１２０を複数個搭載する場合においても、搭載位置のずれが生じた半導体素子１２０の接続パッド１２１から第１のビア１３２をパッケージ基板１１０に対して傾斜して形成することにより、第１のビア１３２の上面１３１ｂが配線１４３の設計位置に到達するよう修正できる。従って、この後の工程においては、通常のパッケージ基板作製プロセスを適用することができる。
【００５９】
また、前述の光造形法を使用すれば、絶縁層１３４を３次元的に任意の形状で作製できるため、パッケージ基板１１０に搭載した複数個の半導体素子１２０の高さが異なっていても、光造形時に樹脂を硬化させて積層するときに平坦化することが可能である。これにより、例えばＳｉＰにおいて、複数個の半導体素子の高さをそろえる必要がないため、特に機械的強度の乏しい半導体素子の厚さを厚くすることができ、この結果、ＳｉＰ全体の信頼性が向上する。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係る半導体装置１００の断面構造を示す模式図である。
【図２】光造形法によって形成された第１のビア１３２の断面拡大図である。
【図３】（ａ）及び（ｂ）は、本実施形態に係る半導体装置を上面から見た様子を示す模式図である。
【図４】従来技術の半導体装置２００の断面構造を示す模式図である。
【符号の説明】
【００６１】
１００  ；半導体装置
１１０  ；パッケージ基板
１２０、１２０ａ、１２０ｂ  ；半導体素子
１２１  ；接続パッド
１３０  ；層間絶縁膜
１３１  ；第１のビアホール
１３１ａ；底面
１３１ｂ；上面
１３２  ；第１のビア
１３４  ；絶縁層
１４０  ；第１配線層
１４１  ；ビアホール
１４２  ；ビア
１４３  ；配線
１４４  ；絶縁層
１５０  ；第２配線層
１５１  ；開口部
１５３  ；配線
１５４  ；絶縁層
１６０  ；パッド
１６１  ；パッド下地金属層
１６２  ；パッド上層金属層
１７０  ；外部端子
Ａ、Ｂ  ；水平方向における半導体素子１２０の搭載位置のずれ
２００  ；半導体装置
２１０  ；パッケージ基板
２２０  ；半導体素子
２２１  ；接続パッド
２３０  ；層間絶縁膜
２３２  ；第１のビア
２３４  ；絶縁層
２４０  ；第１配線層
２４２  ；ビア
２４３  ；配線
２４４  ；絶縁層
２５０  ；第２配線層
２５３  ；配線
【図１】
2007250595.tif 000003
【図２】
2007250595.tif 000004
【図３】
2007250595.tif 000005
【図４】
2007250595.tif 000006