(57)【要約】【課題】  電源を分離するスイッチトランジスタを備え、リーク電流を低減でき、且つ高速動作する論理回路や増幅回路などのレイアウト設計を容易な半導体集積回路を実現する。【解決手段】  半導体集積回路１には、ＮＡＮＤゲート１０とスイッチトランジスタＰＷＳＷ１が設けられている。ＮＡＮＤゲート１０は低閾値電圧であるＰｃｈ  ＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈ  ＭＯＳトランジスタＮ１、Ｎ２から構成され、高閾値電圧を有するスイッチトランジスタＰＷＳＷ１はゲートに入力される“Ｌｏｗ”レベルの制御信号ＳＧによりＮＡＮＤゲート１０の電源を遮断し、ゲートに入力される“Ｈｉｇｈ”レベルの制御信号ＳＧによりＮＡＮＤゲート１０を高速動作させる。ＮＡＮＤゲート１０を構成するセルとこのセルに隣接配置されるスイッチトランジスタＰＷＳＷ１が設けられるセルの縦方向の寸法は同一である。【選択図】  図１
2007227625.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された境界セルと、
前記第１の電源配線、前記第２の電源配線とは前記境界セルにより分離された第２の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、
ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第１の擬似電源配線或いは前記第２の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第１の擬似電源配線或いは前記第２の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きなスイッチトランジスタと、
を具備することを特徴とする半導体集積回路。
【請求項２】
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された境界セルと、
前記第１の電源配線、前記第２の電源配線とは前記境界セルにより分離された第２の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、
前記境界セル及び前記回路セルとは離間して設けられ、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第２の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第２の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きなスイッチトランジスタと、
を具備することを特徴とする半導体集積回路。
【請求項３】
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置され、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第２の電源配線と前記第１の擬似電源配線を電気的に接続するスイッチトランジスタが配置されたスイッチトランジスタセルと、
前記第１の電源配線、前記第２の電源配線とは前記スイッチトランジスタセルにより分離された第２の擬似電源配線、及び前記スイッチトランジスタよりも閾値の絶対値が小さいトランジスタから構成される回路を有し、前記スイッチトランジスタが“ＯＮ”するとき前記第２の電源配線と前記第１及び第２の擬似電源配線が電気的に接続されて前記回路が動作し、前記スイッチトランジスタが“ＯＦＦ”するとき前記第２の電源配線と前記第１及び前記第２の擬似電源配線が電気的に遮断されて前記回路の動作が停止する回路セルと、
を具備することを特徴とする半導体集積回路。
【請求項４】
素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランによるレイアウトを行うステップと、
前記レイアウトにもとづいて、第１の電源配線及び第２の電源配線とは分離された擬似電源配線が設けられ、トランジスタから構成される回路を有する回路セルを配置するステップと、
前記第１の電源配線、前記第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された擬似電源配線が設けられた境界セルを配置するステップと、
前記トランジスタよりも閾値電圧の絶対値が大きく、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記回路セル或いは境界セルの擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記回路セル或いは境界セルの擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させるスイッチトランジスタを設けるステップと、
を具備することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項５】
素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランによるレイアウトを行うステップと、
前記レイアウトにもとづいて、第１の電源配線及び第２の電源配線とは分離された擬似電源配線が設けられ、トランジスタから構成される回路を有する回路セルを配置するステップと、
前記第１の電源配線、前記第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された前記回路セルの擬似電源配線とは別の擬似電源配線が設けられ、前記トランジスタよりも閾値電圧の絶対値が大きく、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第２の電源配線と前記両方の擬似電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時の前記第２の電源配線と前記両方の擬似電源配線を電気的に遮断して前記回路の動作を停止させるスイッチトランジスタが設けられたスイッチトランジスタセルを配置するステップと、
を具備することを特徴とする半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源を分離するスイッチトランジスタを備える論理回路や増幅回路などに関する。
【背景技術】
【０００２】
近年、携帯用電子機器などの高速化及び長時間バッテリ駆動の要求に対し、これに搭載される半導体集積回路には高速動作を維持しながら低消費電力化が要望されている。低消費電力化のために半導体集積回路の電源電圧を低下させた場合、動作速度も低下するので、ＭＯＳトランジスタ（MOSFET  Metal  Oxide  Semiconductor  Field  Effect  Transistorとも呼称される）の閾値電圧（Ｖｔｈ）を低下させる必要がある。ＭＯＳトランジスタの閾値電圧を低下させると、リーク電流が増大する。このため、数種類の閾値電圧を使用するＭＴ−ＣＭＯＳ（Multi  Threshold−Complementary  Metal  Oxide  Semiconductor）技術では、低閾値電圧（Ｌｏｗ  Ｖｔｈ）を有するトランジスタから構成される回路の電源線と実際の電源線との間にスイッチトランジスタとして機能する高閾値電圧（Ｈｉｇｈ  Ｖｔｈ）のトランジスタを配置して電力制御を行なっている（例えば、特許文献１参照。）。
【０００３】
ところが、リーク電流遮断回路を有し、ＭＴ−ＣＭＯＳ技術で構成される半導体集積回路では、低閾値電圧トランジスタから構成される回路に、リーク電流遮断回路を挿入したセルを、その都度作成する必要が生じ、半導体集積回路のレイアウト設計作業時間が増加する問題点がある。また、リーク電流遮断回路を取り込んだセルは既存の基本セルよりもセルサイズが大きくなるので、リーク電流遮断回路を取り込んだＭＴ−ＣＭＯＳセルとして、新たにライブラリ化が必要となりセルライブラリ数が増大するという問題点がある。
【特許文献１】特開２００４−１８６６６６号公報（頁１９、図１及び２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源を分離するスイッチトランジスタを備え、リーク電流を低減でき、且つ高速動作する論理回路や増幅回路などのレイアウト設計が容易な半導体集積回路及びそのレイアウト設計方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体集積回路は、第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された境界セルと、前記第１の電源配線、前記第２の電源配線とは前記境界セルにより分離された第２の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第１の擬似電源配線或いは前記第２の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第１の擬似電源配線或いは前記第２の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きなスイッチトランジスタとを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計方法は、素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランによるレイアウトを行うステップと、前記レイアウトにもとづいて、第１の電源配線及び第２の電源配線とは分離された擬似電源配線が設けられ、トランジスタから構成される回路を有する回路セルを配置するステップと、前記第１の電源配線、前記第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された擬似電源配線が設けられた境界セルを配置するステップと、前記トランジスタよりも閾値電圧の絶対値が大きく、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記回路セル或いは境界セルの擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記回路セル或いは境界セルの擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させるスイッチトランジスタを設けるステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電源を分離するスイッチトランジスタを備え、リーク電流を低減でき、且つ高速動作する論理回路や増幅回路などのレイアウト設計が容易な半導体集積回路及びそのレイアウト設計方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す回路図である。本実施例では基本セルに２入力ＮＡＮＤ回路を用いている。
【００１０】
図１に示すように、半導体集積回路１には、高速動作ＮＡＮＤゲート（２入力ＮＡＮＤ回路）１０及びスイッチトランジスタＰＷＳＷ１が設けられている。なお、図示していないが、半導体集積回路１には、ＭＴ−ＣＭＯＳ技術を用いて高閾値電圧トランジスタから構成される低消費電力用論理回路や中閾値電圧トランジスタから構成される入出力回路などが設けられている。ここで、論理回路とは、ＮＡＮＤゲートなどのゲート及びフリップフロップなどの順序回路のことをいう。中閾値電圧トランジスタとは、閾値電圧の絶対値が低閾値電圧トランジスタよりも大きく、高閾値電圧トランジスタよりも小さい、例えば、｜Ｖｔｈ｜＝０．３５Ｖを有するトランジスタである。
【００１１】
ＮＡＮＤゲート１０は、閾値電圧の絶対値が、例えば、｜Ｖｔｈ｜＝０．１５Ｖと低閾値電圧トランジスタであるＰｃｈ  ＭＯＳトランジスタＰ１、Ｐｃｈ  ＭＯＳトランジスタＰ２、Ｎｃｈ  ＭＯＳトランジスタＮ１、及びＮｃｈ  ＭＯＳトランジスタＮ２から構成され、入力信号ＮＳ１及びＮＳ２を入力し、高速論理演算した出力信号Ｏｕｔ１を出力する。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号ＮＳ１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１のドレインに接続され、ゲートに入力信号ＮＳ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号ＮＳ２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１のソースに接続され、ソースが擬似低電位側電源ＧＶｓｓに接続され、ゲートに入力信号ＮＳ２が入力される。
【００１３】
Ｐｃｈ  ＭＯＳトランジスタＰ１のドレインとＮｃｈ  ＭＯＳトランジスタＮ１のドレインの間の接続ノードはＰｃｈ  ＭＯＳトランジスタＰ２のドレインに接続され、Ｐｃｈ  ＭＯＳトランジスタＰ２のドレインから出力信号Ｏｕｔ１が出力される。
【００１４】
スイッチトランジスタＰＷＳＷ１は、閾値電圧が、例えば、Ｖｔｈ＝０．５ＶとＮＡＮＤゲート１０のトランジスタの閾値電圧の絶対値よりも大きな、高閾値電圧トランジスタであるＮｃｈ  ＭＯＳトランジスタからなり、ドレインが擬似低電位側電源ＧＶｓｓに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＳＧが入力される。
【００１５】
制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＮ”して擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続され、ＮＡＮＤゲート１０が高速動作する。
【００１６】
一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断される。しかも、閾値電圧が高いのでスイッチトランジスタＰＷＳＷ１のＯＦＦ時のリーク電流は非常に小さい。このため、ＮＡＮＤゲート１０は動作せず、しかも閾値電圧の高いスイッチトランジスタＰＷＳＷ１などのＭＯＳトランジスタよりもリーク電流（オフ時の電流であるＩｄｏｆｆとも呼称される）が２桁以上大きなＭＯＳトランジスタから構成されるＮＡＮＤゲート１０のリーク電流をカットすることができる（低電位側電源Ｖｓｓ側に流れない）。
【００１７】
なお、ＭＯＳトランジスタはＭＯＳＦＥＴ(Metal  Oxide  Semiconductor  Field  Effect  Transistor)とも呼称される。ここでは、ゲート絶縁膜にシリコン酸化膜を使用したＭＯＳトランジスタを用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を使用したＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【００１８】
次に、半導体集積回路のレイアウト設計方法について図２乃至６を参照して説明する。図２は半導体集積回路のレイアウト設計方法を示す動作フローチャート、図３は境界セル挿入後の半導体集積回路の構成を示す平面図、図４はスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図、図５はセル間配線接続後の半導体集積回路の構成を示す平面図である。ここでは、基本セル及び境界セルは１層目配線までのレイヤを有し、セル間は第１のビア、２層目配線以上のレイヤを用いて接続している。セルのコンタクトには１層目配線を設けている。
【００１９】
図２に示すように、レイアウト設計方法の動作フローチャートでは、まず、素子特性情報、回路接続情報、プロセス情報、レイアウト情報等を参照してフロアプランによるレイアウトを行う（ステップＳ１）。
【００２０】
次に、このレイアウトにそって基本セルを配置する。なお、基本セルはスタンダードセルとも呼称される。配置する基本セルとしては、図３に示すように、ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）の絶対値が０．１５Ｖである高速動作２入力ＮＡＮＤセルＮＣ１（図１のＮＡＮＤゲート１０に対応）を用いる。
【００２１】
２入力ＮＡＮＤセルＮＣ１は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸｂで、セルの縦方向寸法がＹａである。レイヤとしては、トランジスタ領域形成用の拡散領域ＳＤＧ、ゲート電極・ポリ配線形成用のポリシリコンＰＯＬ、コンタクト開口用のコンタクトホールＣＨ、１層目配線Ｍ１を有する。ここでは、セル内に設けられるウエル、イオン注入などの下位レイヤについては表示を省略している。１層目配線Ｍ１から構成される高電位側電源Ｖｄｄ配線（第１の電源配線）は、セル上部に配置され、隣接するセルの境界まで延在している。一方、１層目配線Ｍ１から構成される擬似低電位側電源ＧＶｓｓ配線（第２の擬似電源配線）は、セル下部に配置され、隣接するセルの境界まで延在している（ステップＳ２）。
【００２２】
続いて、図３に示すように２入力ＮＡＮＤセルＮＣ１の左側に境界セルＫＣ１、右側に境界セルＫＣ２を配置する。境界セルＫＣ１は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸａで、セルの縦方向寸法がＹａである。レイヤとしては、１層目配線Ｍ１を有する。１層目配線Ｍ１から構成される高電位側電源Ｖｄｄ配線（第１の電源配線）は、セル上部に配置され、隣接するセルの境界まで延在し、２入力ＮＡＮＤセルＮＣ１の高電位側電源Ｖｄｄ配線（第１の電源配線）に接続されている。
【００２３】
一方、１層目配線Ｍ１から構成される低電位側電源Ｖｓｓ配線（第２の電源配線）は、セル左下部に配置され、電源分離領域ＲＤ１によりセル右下部に配置された擬似低電位側電源ＧＶｓｓ配線（第１の擬似電源配線）と分離されている。擬似低電位側電源ＧＶｓｓ配線（第１の擬似電源配線）は２入力ＮＡＮＤセルＮＣ１の擬似低電位側電源Ｖｓｓ配線（第２の擬似電源配線）に接続されている。
【００２４】
境界セルＫＣ２は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸｃで、セルの縦方向寸法がＹａである。レイヤとしては、１層目配線Ｍ１を有する。１層目配線Ｍ１から構成される高電位側電源Ｖｄｄ配線（第１の電源配線）は、セル上部に配置され、隣接するセルの境界まで延在し、２入力ＮＡＮＤセルＮＣ１の高電位側電源Ｖｄｄ配線（第１の電源配線）に接続されている。
【００２５】
一方、１層目配線Ｍ１から構成される低電位側電源Ｖｓｓ配線（第２の電源配線）は、セル右下部に配置され、電源分離領域ＲＤ２によりセル左下部に配置された擬似低電位側電源ＧＶｓｓ（第３の擬似電源配線）と分離されている。左側の擬似低電位側電源ＧＶｓｓ（第３の擬似電源配線）は、２入力ＮＡＮＤセルＮＣ１の擬似低電位側電源Ｖｓｓ配線（第２の擬似電源配線）に接続されている（ステップＳ３）。
【００２６】
そして、境界セルＫＣ１にスイッチトランジスタＰＷＳＷ１を配置する。具体的には、図４に示すように、レイヤとしては、トランジスタ形成用として、トランジスタ領域形成用の拡散領域ＳＤＧ、ゲート電極・ポリ配線形成用のポリシリコンＰＯＬ、コンタクト開口用のコンタクトホールＣＨ、１層目配線Ｍ１などを配置する。ここでは、セル内に設けられるウエル、イオン注入などの下位レイヤについては表示を省略している。境界セルＫＣ２には、スイッチトランジスタを設けていないので、境界セルＫＣ２の右側に隣接するセルは境界セルＫＣ１の低電位側電源Ｖｓｓと電気的に接続されない。
【００２７】
ここで、スイッチトランジスタＰＷＳＷ１を有する境界セルＫＣ１は、基本セルとしての２入力ＮＡＮＤセルＮＣ１と縦方向のセルサイズが同一にしてあるので、スイッチトランジスタと論理回路を同一セルにした５０〜６０種類のＭＴ−ＣＭＯＳセルを、その都度適宜配置する従来のレイアウト方法に比較して、レイアウト設計の自由度が高く、且つレイアウト設計時間を従来よりも１／２０〜１／３０以下に短縮することができる（ステップＳ４）。
【００２８】
次に、セル間接続を行う。具体的には、図５に示すように、境界セルＫＣ１に設けられたスイッチトランジスタのゲートの引き出し配線部に第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が制御信号ＳＧを入力する配線となる。
【００２９】
２入力ＮＡＮＤセルＮＣ１の上部２箇所に第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２がＮＡＮＤゲート１０の出力信号Ｏｕｔ１を出力する配線となる。
【００３０】
２入力ＮＡＮＤセルＮＣ１の中央部２箇所に第１のビアＶＩＡ１を設け、それぞれ第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が入力信号ＮＳ１、入力信号ＮＳ２を入力する配線となる（ステップＳ５）。
【００３１】
ここでは、第１のビアＶＩＡ１及び２層目配線Ｍ２を用いてセル間接続を行っているが、第２のビア、３層目配線などの上位レイヤを用いてセル間接続を行ってもよい。また、信号線の取り出し方向は図５に示すレイアウトに限定されるものではない。
【００３２】
上述したように、本実施例の半導体集積回路では、トランジスタの閾値電圧の絶対値が小さく高速動作する２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１に隣接し、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタＰＷＳＷ１が配置される境界セルＫＣ１とが設けられている。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＮ”して擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されてＮＡＮＤゲート１０が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＦＦ”して擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、ＮＡＮＤゲート１０のリーク電流をカットする。そして、境界セルＫＣ１は、横方向寸法がＸａで、縦方向寸法が２入力ＮＡＮＤセルＮＣ１と同一寸法のＹａである。
【００３３】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を１／２０以下に短縮することができる。更に、数種類の境界セルから高速動作回路セルに対応する境界セルを選択し、スイッチトランジスタをこの境界セル内に適宜配置（パターンレイアウト）しているので、従来のレイアウト設計よりも修正変更が容易に行え、レイアウト設計の自由度を向上することができる。
【００３４】
なお、本実施例では、基本セルに高速動作用ＮＡＮＤゲートを適用したが、インバータ、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲートなどの高速動作ゲート回路セルや、フリップフロップ、レジスター、カウンタなどの高速動作順序回路セル等に適用できる。また、閾値電圧の絶対値が小さな６つのトランジスタから構成される高速ＣＭＯＳ  ＳＲＡＭセルに適用できる。そして、閾値電圧の絶対値が小さなトランジスタを有する高速コンパレータセル、高速増幅回路セル、或いは差動増幅段を有する高速アンプセルなどにも適用できる。更に、境界セル内の低電位側電源Ｖｓｓ配線（第２の電源配線）及び擬似低電位側電源ＧＶｓｓ配線（第１の擬似電源配線）側にスイッチトランジスタを配置・接続したが、境界セル内の高電位側電源Ｖｄｄ配線（第１の電源配線）及び擬似高電位側電源ＧＶｄｄ配線側にスイッチトランジスタを配置・接続してもよい。その場合はスイッチトランジスタに閾値電圧の絶対値が大きなＰｃｈ  ＭＯＳトランジスタを用いるのが好ましい。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図６は半導体集積回路のレイアウト設計方法を示す動作フローチャート、図７はスイッチトランジスタセル挿入後の半導体集積回路の構成を示す平面図である。本実施例では、実施例１で用いた境界セルの代わりにスイッチトランジスタセルを用いて電源を分離している。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図６に示すように、レイアウト設計方法の動作フローチャートでは、まず、フロアプランによるレイアウト（ステップＳ１）及び高速動作セル配置（ステップＳ２）。を行う。このステップは、実施例１と同様なので説明を省略する。
【００３８】
次に、図７に示すように２入力ＮＡＮＤセルＮＣ１の右側に境界セルＫＣ２を配置する。境界セルＫＣ２の配置及びその構成は実施例１と同様である（ステップＳ３ａ）。
【００３９】
続いて、２入力ＮＡＮＤセルＮＣ１の左側にスイッチトランジスタセルＰＷＳＷＣ１を配置する。図７に示すように、スイッチトランジスタセルＰＷＳＷＣ１は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸａで、セルの縦方向寸法がＹａで境界セルＫＣ１と同一セルサイズである。
【００４０】
スイッチトランジスタセルＰＷＳＷＣ１内に設けられるスイッチトランジスタＰＷＳＷ１は、例えば、実施例１と同一形状、同一閾値電圧を有する。高電位側電源Ｖｄｄ配線、低電位側電源Ｖｓｓ配線、及び擬似低電位電源ＧＶｓｓ配線は、境界セルＫＣ１と同一形状である。
【００４１】
ここで、スイッチトランジスタセルＰＷＳＷＣ１は、基本セルとしての２入力ＮＡＮＤセルＮＣ１と縦方向のセルサイズが同一にしてあるので、スイッチトランジスタと論理回路を同一セルにした５０〜６０種類のＭＴ−ＣＭＯＳセルを、その都度適宜配置する従来のレイアウト方法に比較して、レイアウト設計時間を従来よりも１／１０以下に短縮することができる（ステップＳ１０）。
【００４２】
そして、セル間接続を行う。セル間接続は、図５に示す実施例１と同一レイアウト形状にしているので説明を省略する（ステップＳ５）。
【００４３】
上述したように、本実施例の半導体集積回路では、トランジスタの閾値電圧の絶対値が小さく高速動作する２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１に隣接し、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタＰＷＳＷ１を有するスイッチトランジスタセルＰＷＳＷＣ１とが設けられている。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されてＮＡＮＤゲート１０が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、ＮＡＮＤゲート１０のリーク電流をカットする。そして、スイッチトランジスタセルＰＷＳＷＣ１は、横方向寸法がＸａで、縦方向寸法が２入力ＮＡＮＤセルＮＣ１と同一寸法のＹａである。
【００４４】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を１／１０以下に短縮することができる。
【実施例３】
【００４５】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図８は半導体集積回路を示す回路図である。本実施例では複数の論理回路の両側にスイッチトランジスタを配置している。
【００４６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４７】
図８に示すように、半導体集積回路２には、高速動作ＮＡＮＤゲート１０、高速動作インバータ１１、スイッチトランジスタＰＷＳＷ１、及びスイッチトランジスタＰＷＳＷ２が設けられている。なお、図示していないが、半導体集積回路２には、ＭＴ−ＣＭＯＳ技術を用いて高閾値電圧トランジスタから構成される低消費電力用論理回路や中閾値電圧トランジスタから構成される入出力回路などが設けられている。
【００４８】
インバータ１１は、閾値電圧の絶対値が、例えば、｜Ｖｔｈ｜＝０．１５Ｖと低閾値電圧トランジスタであるＰｃｈ  ＭＯＳトランジスタＰ３及びＮｃｈ  ＭＯＳトランジスタＮ３から構成され、ＮＡＮＤゲート１０から出力された出力信号Ｏｕｔ１を入力し、論理反転した高速出力信号Ｏｕｔ２を出力する。
【００４９】
Ｐｃｈ  ＭＯＳトランジスタＰ３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに出力信号Ｏｕｔ１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ４は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ３のドレインに接続され、ソースが擬似低電位側電源ＧＶｓｓに接続され、ゲートに出力信号Ｏｕｔ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ３のドレインとＮｃｈ  ＭＯＳトランジスタＮ４のドレインの間の接続ノードから高速出力信号Ｏｕｔ２が出力される。
【００５０】
スイッチトランジスタＰＷＳＷ２は、閾値電圧がスイッチトランジスタＰＷＳＷ１と同様に、例えば、Ｖｔｈ＝０．５ＶでＮＡＮＤゲート１０のトランジスタの閾値電圧の絶対値よりも大きな高閾値電圧トランジスタであるＮｃｈ  ＭＯＳトランジスタからなり、ドレインが擬似低電位側電源ＧＶｓｓに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＳＧが入力される。
【００５１】
制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２が“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されてＮＡＮＤゲート１０及びインバータ１１が高速動作する。
【００５２】
一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２が“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断される。しかも、閾値電圧が高いのでスイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２のＯＦＦ時のリーク電流は非常に小さい。このため、ＮＡＮＤゲート１０及びインバータ１１は動作せず、しかも閾値電圧の高いスイッチトランジスタＰＷＳＷ１などのＭＯＳトランジスタよりもリーク電流（オフ時の電流であるＩｄｏｆｆとも呼称される）が２桁以上大きなＭＯＳトランジスタから構成されるＮＡＮＤゲート１０及びインバータ１１のリーク電流をカットすることができる（低電位側電源Ｖｓｓ側に流れない）。
【００５３】
また、ＮＡＮＤゲート１０及びインバータ１１の両側にスイッチトランジスタＰＷＳＷ１とスイッチトランジスタＰＷＳＷ２を配置しているので、制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタの“ＯＮ”抵抗成分による低電位側電源電位のうきを実施例１よりも抑制できる。
【００５４】
次に、半導体集積回路のレイアウト構成について図９及び１０を参照して説明する。図９はスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図、図１０はセル間配線接続後の半導体集積回路の構成を示す平面図である。
【００５５】
図９に示すように、スイッチトランジスタ挿入後の半導体集積回路２は、スイッチトランジスタＰＷＳＷ１が設けられた境界セルＫＣ１と、この境界セルの右側に設けられた２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１の右側に設けられたインバータセルＩＮＶＣ１と、インバータセルＩＮＶＣ１の右側に設けられ、スイッチトランジスタＰＷＳＷ２が設けられた境界セルＫＣ１とから構成されている。スイッチトランジスタＰＷＳＷ１が配置された境界セルＫＣ１と２入力ＮＡＮＤセルＮＣ１とは実施例１と同一構造なので説明を省略する。
【００５６】
ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）の絶対値が０．１５Ｖである低閾値電圧トランジスタから構成される高速動作インバータセルＩＮＶＣ１は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸｄで、セルの縦方向寸法がＹａである。レイヤとしては、トランジスタ領域形成用の拡散領域ＳＤＧ、ゲート電極・ポリ配線形成用のポリシリコンＰＯＬ、コンタクト開口用のコンタクトホールＣＨ、１層目配線Ｍ１を有する。ここでは、セル内に設けられるウエル、イオン注入などの下位レイヤについては表示を省略している。
【００５７】
１層目配線Ｍ１から構成される高電位側電源Ｖｄｄ配線は、セル上部に配置され、隣接するセルの境界まで延在している。一方、１層目配線Ｍ１から構成される擬似低電位側電源ＧＶｓｓ配線は、セル下部に配置され、隣接するセルの境界まで延在している。
【００５８】
スイッチトランジスタＰＷＳＷ２が設けられた境界セルＫＣ１は、セル原点ＧＭが左下に配置され、セルの横方向寸法がＸａで、セルの縦方向寸法がＹａである。そして、閾値電圧（Ｖｔｈ）が０．５Ｖで高閾値電圧トランジスタであるスイッチトランジスタＰＷＳＷ２がセル内にスイッチトランジスタＰＷＳＷ１と同一形状に配置形成されている。
【００５９】
図１０に示すように、セル間配線接続後の半導体集積回路２では、境界セルＫＣ１に設けられたスイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２のゲートの引き出し配線部にそれぞれ第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が制御信号ＳＧを入力する配線となる。
【００６０】
２入力ＮＡＮＤセルＮＣ１の上部２箇所及びインバータセルＩＮＶＣ１の出力部にそれぞれ第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２がインバータ１１の出力信号Ｏｕｔ２を出力する配線となる。
【００６１】
２入力ＮＡＮＤセルＮＣ１の中央部２箇所に第１のビアＶＩＡ１を設け、それぞれ第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が入力信号ＮＳ１、入力信号ＮＳ２を入力する配線となる。
【００６２】
ここでは、第１のビアＶＩＡ１及び２層目配線Ｍ２を用いてセル間接続を行っているが、第２のビア、３層目配線などの上位レイヤを用いてセル間接続を行ってもよい。また、信号線の取り出し方向は図１０に示すレイアウトに限定されるものではない。
【００６３】
上述したように、本実施例の半導体集積回路では、トランジスタの閾値電圧の絶対値が小さく高速動作する２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１の右側に隣接し、トランジスタの閾値電圧の絶対値が小さく高速動作するインバータセルＩＮＶＣ１と、２入力ＮＡＮＤセルＮＣ１に左側に隣接し、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタＰＷＳＷ１が設けられた境界セルＫＣ１と、インバータセルＩＮＶＣ１の右側に隣接し、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタＰＷＳＷ２が設けられた境界セルＫＣ１とが設けられている。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２が“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されてＮＡＮＤゲート１０及びインバータ１１が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１及びＰＷＳＷ２が“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、ＮＡＮＤゲート１０及びインバータ１１のリーク電流をカットする。そして、境界セルＫＣ１は、横方向寸法がＸａで、縦方向寸法が２入力ＮＡＮＤセルＮＣ１及びインバータセルＩＮＶＣ１と同一寸法のＹａである。
【００６４】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を１／２０以下に短縮することができる。また、基本セルの両側にスイッチトランジスタを配置形成しているので、スイッチトランジスタの“ＯＮ”抵抗成分による低電位側電源電位のうきを実施例１よりも抑制でき、高速動作ＮＡＮＤゲート１０及び高速動作インバータ１１の動作マージンを向上することができる。更に、数種類の境界セルから高速動作回路セルに対応する境界セルを選択し、スイッチトランジスタをこの境界セル内に適宜配置（パターンレイアウト）しているので、従来のレイアウト設計よりも修正変更が容易に行え、レイアウト設計の自由度を向上することができる。
【００６５】
なお、本実施例では、境界セルにスイッチトランジスタを配置形成しているが、同一セルサイズのスイッチトランジスタセルを用いてもよい。
【実施例４】
【００６６】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図１１はスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図、図１２はセル間配線接続後の半導体集積回路の構成を示す平面図である。本実施例では上位配線を用いて２つの境界セル間の低電位側電源を接続している。
【００６７】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図１１に示すように、スイッチトランジスタ挿入後の半導体集積回路３は、スイッチトランジスタＰＷＳＷ１が設けられた境界セルＫＣ１と、この境界セルの右側に設けられた２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１の右側に設けられたインバータセルＩＮＶＣ１と、インバータセルＩＮＶＣ１の右側に設けられた境界セルＫＣ２とから構成されている。半導体集積回路３では、実施例１のスイッチトランジスタＰＷＳＷ２が配置された境界セルＫＣ１を境界セル２に置き換えている。
【００６９】
図１２に示すように、セル間配線接続後の半導体集積回路３では、境界セルＫＣ１に設けられたスイッチトランジスタＰＷＳＷ１のゲートの引き出し配線部に第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が制御信号ＳＧを入力する配線となる。
【００７０】
２入力ＮＡＮＤセルＮＣ１の上部２箇所及びインバータセルＩＮＶＣ１の出力部にそれぞれ第１のビアＶＩＡ１を設け、第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２がインバータ１１の出力信号Ｏｕｔ２を出力する配線となる。
【００７１】
２入力ＮＡＮＤセルＮＣ１の中央部２箇所に第１のビアＶＩＡ１を設け、それぞれ第１のビアＶＩＡ１上に２層目配線Ｍ２を配置する。この２層目配線Ｍ２が入力信号ＮＳ１、入力信号ＮＳ２を入力する配線となる。
【００７２】
境界セルＫＣ１のスイッチトランジスタＰＷＳＷ１の低電位側電源Ｖｓｓ配線部分及び境界セルＫＣ２の電源分離領域ＲＤ２で分離された右側の低電位側電源Ｖｓｓ配線部分に、第１のビアＶＩＡ１、２層目配線Ｍ２、第２のビアＶＩＡ２、及び３層目配線Ｍ３をそれぞれ配置し、その間を３層目配線Ｍ３で配線接続する。この配線接続３層目配線Ｍ３により、境界セルＫＣ２の右側に隣接するセルが低電位側電源Ｖｓｓと接続される。
【００７３】
上述したように、本実施例の半導体集積回路では、トランジスタの閾値電圧の絶対値が小さく高速動作する２入力ＮＡＮＤセルＮＣ１と、２入力ＮＡＮＤセルＮＣ１の右側に設けられ、トランジスタの閾値電圧の絶対値が小さく高速動作するインバータセルＩＮＶＣ１と、２入力ＮＡＮＤセルＮＣ１に左側に設けられ、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタＰＷＳＷ１が設けられる境界セルＫＣ１と、インバータセルＩＮＶＣ１の右側に設けられる境界セルＫＣ２とが設けられている。境界セルＫＣ１のスイッチトランジスタＰＷＳＷ１の低電位側電源Ｖｓｓ配線部分と境界セルＫＣ２の電源分離領域ＲＤ２で分離された右側の低電位側電源Ｖｓｓ配線部分とは３層目配線Ｍ３により接続され、境界セルＫＣ２の右側に設けられるセルが低電位側電源Ｖｓｓと接続される。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されてＮＡＮＤゲート１０及びインバータ１１が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタＰＷＳＷ１が“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、ＮＡＮＤゲート１０及びインバータ１１のリーク電流をカットする。そして、境界セルＫＣ１及びＫＣ２は、縦方向寸法が２入力ＮＡＮＤセルＮＣ１及びインバータセルＩＮＶＣ１と同一寸法のＹａである。
【００７４】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を短縮することができる。また、３層目配線Ｍ３により、境界セルＫＣ２の右側に設けられるセルが低電位側電源Ｖｓｓと接続されるのでレイアウト設計の自由度を向上することができる。
【実施例５】
【００７５】
次に、本発明の実施例５に係る半導体集積回路について、図面を参照して説明する。図１３はスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図。本実施例では、基本セル及び境界セルのセルサイズを縮小している。
【００７６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７７】
図１３に示すように、スイッチトランジスタ挿入後の半導体集積回路４は、２つの境界セルＫＣ１ａと、上部境界セルＫＣ１ａの右側に設けられた２入力ＮＡＮＤセルＮＣ１ａと、２入力ＮＡＮＤセルＮＣ１ａの右側に設けられたインバータセルＩＮＶＣ１ａと、下部境界セルＫＣ１ａの右側に設けられた基本セルＣＥＬＬａと、基本セルＣＥＬＬａの右側に設けられた基本セルＣＥＬＬｂと、２つの境界セルＫＣ２ａとから構成されている。
【００７８】
これらのセルは、１層目配線Ｍ１までのレイヤを有し、すべて電源配線を上下隣り合うセルと共有化している。即ち、高電位側電源Ｖｄｄ配線幅である１／２Ｖｄｄ配線幅Ｗ１が実施例１乃至４で説明した高電位側電源Ｖｄｄ配線幅の１／２であり、低電位側電源Ｖｓｓ配線或いは擬似低電位側電源ＧＶｓｓ配線の幅である１／２Ｖｓｓ配線幅Ｗ２が実施例１乃至４で説明した低電位側電源Ｖｓｓ配線或いは擬似低電位側電源ＧＶｓｓ配線の幅の１／２である。
【００７９】
境界セルＫＣ１ａは、セルの横方向寸法がＸａで、セルの縦方向寸法がＹａ１であり、境界セルＫＣ１の高電位側電源Ｖｄｄ配線の中心部より上側の部分及び低電位側電源Ｖｓｓ配線の中心部よりも下側の部分を削除したセルである。
【００８０】
上側及び下側の境界セルＫＣ１ａは低電位側電源Ｖｓｓ配線を共有化し、上側の境界セルＫＣ１ａは上側のセルと高電位側電源Ｖｄｄ配線を共有化し、下側の境界セルＫＣ１ａは下側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、上側の境界セルＫＣ１ａのセル原点ＧＭが左下に配置され、下側の境界セルＫＣ１ａのセル原点ＧＭが左上に配置されている。
【００８１】
境界セルＫＣ２ａは、セルの横方向寸法がＸｃで、セルの縦方向寸法がＹａ１であり、境界セルＫＣ２の高電位側電源Ｖｄｄ配線の中心部より上側の部分及び低電位側電源Ｖｓｓ配線の中心部よりも下側の部分を削除したセルである。
【００８２】
上側及び下側の境界セルＫＣ２ａは低電位側電源Ｖｓｓ配線を共有化し、上側の境界セルＫＣ２ａは上側のセルと高電位側電源Ｖｄｄ配線を共有化し、下側の境界セルＫＣ２ａは下側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、上側の境界セルＫＣ２ａのセル原点ＧＭが左下に配置され、下側の境界セルＫＣ２ａのセル原点ＧＭが左上に配置されている。
【００８３】
２入力ＮＡＮＤセルＮＣ１ａは、セルの横方向寸法がＸｂで、セルの縦方向寸法がＹａ１であり、２入力ＮＡＮＤセルＮＣ１の高電位側電源Ｖｄｄ配線の中心部より上の部分及び低電位側電源Ｖｓｓ配線の中心部よりも下の部分を削除したセルで、上側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、セル原点ＧＭが左下に配置されている。
【００８４】
インバータセルＩＮＶＣ１ａは、セルの横方向寸法がＸｄで、セルの縦方向寸法がＹａ１であり、インバータセルＩＮＶＣ１の高電位側電源Ｖｄｄ配線の中心部より上の部分及び低電位側電源Ｖｓｓ配線の中心部よりも下の部分を削除したセルであり、上側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、セル原点ＧＭが左下に配置されている。
【００８５】
基本セルＣＥＬＬａは、閾値電圧の絶対値が、例えば、｜Ｖｔｈ｜＝０．１５Ｖと低閾値電圧トランジスタであるＭＯＳ  トランジスタを有し、セルの横方向寸法がＸｂで、セルの縦方向寸法がＹａ１であり、２入力ＮＡＮＤセルＮＣ１ａと擬似低電位側電源ＧＶｓｓ配線を共有化し、下側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、セル原点ＧＭが左上に配置されている。
【００８６】
基本セルＣＥＬＬｂは、閾値電圧の絶対値が、例えば、｜Ｖｔｈ｜＝０．１５Ｖと低閾値電圧トランジスタであるＭＯＳ  トランジスタを有し、セルの横方向寸法がＸｄで、セルの縦方向寸法がＹａ１であり、インバータセルＩＮＶＣ１ａと擬似低電位側電源ＧＶｓｓを共有化し、下側のセルと高電位側電源Ｖｄｄ配線を共有化している。そして、セル原点ＧＭが左上に配置されている。
【００８７】
スイッチトランジスタは、例えば、Ｖｔｈ＝０．５Ｖで高閾値電圧トランジスタであるＮｃｈ  ＭＯＳトランジスタからなり、上側の境界セルＫＣ１ａ及び下側の境界セルＫＣ１ａ内に、上側の境界セルＫＣ１ａと下側の境界セルＫＣ１ａとが接する線に対して対称に配置形成されている。
【００８８】
ゲートに入力される制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタが“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続され、ＮＡＮＤゲート１０、インバータ１１、基本セルＣＥＬＬ１ａに設けられた回路、及び基本セルＣＥＬＬ１ｂに設けられた回路が高速動作する。
【００８９】
一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタが“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、ＮＡＮＤゲート１０、インバータ１１、基本セルＣＥＬＬ１ａに設けられた回路、及び基本セルＣＥＬＬ１ｂに設けられた回路のリーク電流をカットする。
【００９０】
上述したように、本実施例の半導体集積回路では、隣接する２つの境界セルＫＣ１ａ内に、制御信号ＳＧにより低電位側電源Ｖｓｓを遮断するトランジスタの閾値電圧の絶対値が大きなスイッチトランジスタが設けられている。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタが“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されて閾値電圧の絶対値の小さなＭＯＳトランジスタを有するＮＡＮＤゲート１０、インバータ１１、基本セルＣＥＬＬ１ａに設けられた回路、及び基本セルＣＥＬＬ１ｂに設けられた回路が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタが“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、閾値電圧の絶対値の小さなＭＯＳトランジスタを有するＮＡＮＤゲート１０、インバータ１１、基本セルＣＥＬＬ１ａに設けられた回路、及び基本セルＣＥＬＬ１ｂに設けられた回路のリーク電流をカットする。そして、境界セルＫＣ１ａ及びＫＣ２ａは、縦方向寸法が２入力ＮＡＮＤセルＮＣ１ａ、インバータセルＩＮＶＣ１ａ、基本セルＣＥＬＬ１ａ、及び基本セルＣＥＬＬ１ｂと同一寸法のＹａ１であり、しかも実施例１乃至４のセルの縦方向寸法Ｙａより小さい。
【００９１】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を短縮することができる。しかも、実施例１よりもセルサイズが小さいのでチップ面積を縮小することができる。
【実施例６】
【００９２】
次に、本発明の実施例６に係る半導体集積回路について、図面を参照して説明する。図１４は半導体集積回路の構成を示す平面図、図１５はセル間配線接続後の半導体集積回路の構成を示す平面図である。本実施例では、低電位側電源と擬似低電位側電源を異なる列に配置されているスイッチトランジスタセルを用いて電気的に接続している。
【００９３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９４】
図１４に示すように、半導体集積回路５には、１列目に２つの境界セルＫＣ１、基本セルＣＥＬＬｃ、及び基本セルＣＥＬＬｄが設けられ、４列目にスイッチトランジスタセルＳＴ１が設けられている。隣接する基本セルＣＥＬＬｃと基本セルＣＥＬＬｄの両側に境界セルＫＣ１が設けられている。これらのセルは、セル原点ＧＭが左下に配置され、１層目配線Ｍ１までのレイヤを有し、すべて電源配線を上下隣り合うセルと共有化している。
【００９５】
基本セルＣＥＬＬｃは、セルの横方向寸法がＸｂで、セルの縦方向寸法がＹａ１であり、高電位側電源Ｖｄｄ配線が左側に隣接する境界セルＫＣ１の高電位側電源Ｖｄｄ配線に接続され、擬似低電位側電源ＧＶｓｓ配線が左側に隣接する境界セルＫＣ１の擬似低電位側電源ＧＶｓｓ配線に接続されている。
【００９６】
基本セルＣＥＬＬｄは、セルの横方向寸法がＸｂで、セルの縦方向寸法がＹａ１であり、高電位側電源Ｖｄｄ配線が左側に隣接する基本セルＣＥＬＬｃの高電位側電源Ｖｄｄ配線と右側に隣接する境界セルＫＣ１の高電位側電源Ｖｄｄ配線に接続され、擬似低電位側電源ＧＶｓｓ配線が左側に隣接する基本セルＣＥＬＬｃの擬似低電位側電源ＧＶｓｓ配線と右側に隣接する境界セルＫＣ１の擬似低電位側電源ＧＶｓｓ配線に接続されている。隣接する基本セルＣＥＬＬｃと基本セルＣＥＬＬｄは、境界セルＫＣ１により低電位側電源Ｖｓｓと分離されている。
【００９７】
スイッチトランジスタセルＳＴ１は、セルの横方向寸法がＸａで、セルの縦方向寸法がＹａ１であり、スイッチトランジスタが設けられている。そして、高電位側電源Ｖｄｄ配線が左右のセルの高電位側電源Ｖｄｄ配線に接続され、低電位側電源Ｖｓｓ配線が左右のセルの低電位側電源Ｖｓｓ配線とスイッチトランジスタのソース電極配線に接続されている。
【００９８】
図１５に示すように、セル間配線接続後の半導体集積回路５では、スイッチトランジスタＳＴ１のゲートの引き出し配線部とドレイン電極配線部、及び基本セルＣＥＬＬｃの擬似低電位側電源Ｖｓｓ配線部にそれぞれ第１のビアＶＩＡ１を設けている。そして、スイッチトランジスタＳＴ１のドレイン電極配線部と基本セルＣＥＬＬｃの擬似低電位側電源Ｖｓｓ配線部を２層目配線Ｍ２で接続している。スイッチトランジスタＳＴ１のゲートの引き出し配線部に２層目配線Ｍ２を配置し、この２層目配線Ｍ２が制御信号ＳＧを入力する配線となる。
【００９９】
ここで、スイッチトランジスタＳＴ１のスイッチトランジスタは、例えば、Ｖｔｈ＝０．５Ｖで高閾値電圧トランジスタであるＮｃｈ  ＭＯＳトランジスタからなり、基本セルＣＥＬＬｃ及びＣＥＬＬｄに設けられているＭＯＳトランジスタの閾値の絶対値よりも大きな値を有する。
【０１００】
スイッチトランジスタＳＴ１に設けられているスイッチトランジスタのゲートに入力される制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタが“ＯＮ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続され、基本セルＣＥＬＬｃ及びＣＥＬＬｄに設けられた回路が高速動作する。
【０１０１】
一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタが“ＯＦＦ”し、擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、基本セルＣＥＬＬｃ及びＣＥＬＬｄに設けられた回路のリーク電流をカットする。
【０１０２】
上述したように、本実施例の半導体集積回路では、１列目に左右を境界セルＫＣ１で低電位側電源Ｖｓｓとの接続をカットされ、閾値電圧の絶対値が小さいトランジスタを有し、高速動作する基本セルＣＥＬＬｃ及びＣＥＬＬｄが設けられ、４列目に制御信号ＳＧにより４列目の低電位側電源Ｖｓｓと基本セルＣＥＬＬｃ及びＣＥＬＬｄの擬似低電位側電源ＧＶｓｓを電気的に接続する閾値電圧の絶対値が大きなスイッチトランジスタを有するスイッチトランジスタセルＳＴ１が設けられている。制御信号ＳＧが“Ｈｉｇｈ”レベルの場合、スイッチトランジスタが“ＯＮ”して擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓに接続されて基本セルＣＥＬＬｃ及びＣＥＬＬｄに設けられた回路が高速動作する。一方、制御信号ＳＧが“Ｌｏｗ”レベルの場合、スイッチトランジスタが“ＯＦＦ”して擬似低電位側電源ＧＶｓｓが低電位側電源Ｖｓｓから遮断され、基本セルＣＥＬＬｃ及びＣＥＬＬｄに設けられた回路のリーク電流をカットする。
【０１０３】
このため、閾値電圧の絶対値が小さなトランジスタから構成される高速動作回路にリーク電流遮断回路を挿入したセルを、レイアウト設計作業中にその都度作成する従来のレイアウト設計よりも、レイアウト設計時間を１／２０以下に短縮することができる。更に、基本セルＣＥＬＬｃ及びＣＥＬＬｄが設けられた列とは異なる列にスイッチトランジスタセルＳＴ１が配置されているので、従来のレイアウト設計よりも修正変更が容易に行え、レイアウト設計の自由度を向上することができる。
【０１０４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１０５】
例えば、実施例では、高速動作論理回路を構成するトランジスタをＭＯＳトランジスタで構成しているが、高速動作する論理回路、コンパレータ、或いは増幅回路などを構成するトランジスタをバイポーラトランジスタやＢｉＣＭＯＳで構成してもよい。
【０１０６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された境界セルと、前記境界セルと隣接し、前記第１の電源配線、前記第２の電源配線とは前記境界セルにより分離された第２の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、前記境界セル内に設けられ、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第１の擬似電源配線及び前記第２の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第１の擬似電源配線及び前記第２の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きなスイッチトランジスタとを具備する半導体集積回路。
【０１０７】
（付記２）
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された第１の境界セルと、第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第２の擬似電源配線が配置された第２の境界セルと、前記第１の電源配線、前記第２の電源配線とは前記第１及び第２の境界セルにより分離された第３の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、前記第１の境界セル内に設けられ、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第１の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第１の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きな第１のスイッチトランジスタと、前記第２の境界セル内に設けられ、ゲートに入力される前記制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第２の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第２の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きな第２のスイッチトランジスタとを具備する半導体集積回路。
【０１０８】
（付記３）
第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第１の擬似電源配線が配置された第１の境界セルと、第１の電源配線、第２の電源配線、及び前記第２の電源配線とは電源分離領域により分離された第２の擬似電源配線が配置された第２の境界セルと、前記第１の電源配線、前記第２の電源配線とは前記第１及び第２の境界セルにより分離された第３の擬似電源配線、及びトランジスタから構成される回路を有する回路セルと、前記第１の境界セル内に設けられ、ゲートに入力される制御信号により“ＯＮ”、“ＯＦＦ”動作し、“ＯＮ”時に前記第１の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に接続して前記回路を動作させ、“ＯＦＦ”時に前記第１の擬似電源配線及び前記第３の擬似電源配線と前記第２の電源配線を電気的に遮断して前記回路の動作を停止させ、前記トランジスタよりも閾値電圧の絶対値が大きなスイッチトランジスタとを具備し、前記第１の境界セルの第２の電源配線と前記第２の境界セルの第２の電源配線が電気的に接続されている半導体集積回路。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る半導体集積回路のレイアウト設計方法を示す動作フローチャート。
【図３】本発明の実施例１に係る境界セル挿入後の半導体集積回路の構成を示す平面図。
【図４】本発明の実施例１に係るスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図。
【図５】本発明の実施例１に係るセル間配線接続後の半導体集積回路の構成を示す平面図。
【図６】本発明の実施例２に係る半導体集積回路のレイアウト設計方法を示す動作フローチャート。
【図７】本発明の実施例２に係るスイッチトランジスタセル挿入後の半導体集積回路の構成を示す平面図。
【図８】本発明の実施例３に係る半導体集積回路を示す回路図。
【図９】本発明の実施例３に係るスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図。
【図１０】本発明の実施例３に係るセル間配線接続後の半導体集積回路の構成を示す平面図。
【図１１】本発明の実施例４に係るスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図。
【図１２】本発明の実施例４に係るセル間配線接続後の半導体集積回路の構成を示す平面図。
【図１３】本発明の実施例５に係るスイッチトランジスタ挿入後の半導体集積回路の構成を示す平面図。
【図１４】本発明の実施例６に係る半導体集積回路の構成を示す平面図。
【図１５】本発明の実施例６に係るセル間配線接続後の半導体集積回路の構成を示す平面図。
【符号の説明】
【０１１０】
１、２、３、４  半導体集積回路
１０  ＮＡＮＤゲート（２入力ＮＡＮＤ回路）
１１  インバータ
ＣＥＬＬａ、ＣＥＬＬｂ・・・基本セル
ＣＨ  コンタクトホール
ＧＭ  セル原点
ＳＧ  制御信号
ＧＶｓｓ  擬似低電位側電源
ＩＮＶＣ１、ＩＮＶＣ１ａ  インバータセル
ＫＣ１、ＫＣ１ａ、ＫＣ２、ＫＣ２ａ  境界セル
Ｍ１  １層目配線
Ｍ２  ２層目配線
Ｍ３  ３層目配線
Ｎ１、Ｎ２、Ｎ３  Ｎｃｈ  ＭＯＳトランジスタ
ＮＣ１、ＮＣ１ａ  ２入力ＮＡＮＤセル
ＮＳ１、ＮＳ２  入力信号
Ｏｕｔ１  出力信号
Ｐ１、Ｐ２、Ｐ３  Ｐｃｈ  ＭＯＳトランジスタ
ＰＯＬ  ポロシリコン
ＰＷＳＷ１、ＰＷＳＷ２  スイッチトランジスタ
ＰＷＳＷＣ１  スイッチトランジスタセル
ＲＤ１、ＲＤ２  電源分離領域
ＳＤＧ  拡散領域
Ｖｄｄ  高電位側電源
ＶＩＡ１  第１のビア
ＶＩＡ２  第２のビア
Ｖｓｓ  低電位側電源
Ｗ１  １／２Ｖｄｄ配線幅
Ｗ２  １／２Ｖｓｓ配線幅
Ｘａ、Ｘｂ、Ｘｃ、Ｘｄ  セルの横方向寸法
Ｙａ、Ｙａ１  セルの縦方向寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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