(57)【要約】【課題】素子分離領域を深くエッチングせずにセル間の電流経路を長くして漏れを防止し、活性領域の崩壊を防止することができる半導体素子の製造方法を提供すること。【解決手段】ストレージノードコンタクトノード（ＳＮＣ）及びビットラインコンタクトノード（ＢＬＣ）が画定された半導体基板（２１）をエッチングして第１トレンチ（２４）を形成するステップと、第１トレンチの側壁に保護膜（２５Ａ）を形成するステップと、第１トレンチを埋め込むまで半導体素子の全面に犠牲膜を形成するステップと、半導体基板のビットラインコンタクトノード側の第１トレンチの内部に犠牲膜（２６Ａ）を残留させ、残りの犠牲膜をエッチングによって除去するステップと、第１トレンチの底面の半導体基板をエッチングして水平に延伸する第２トレンチ（２８）を形成するステップと、第１及び第２トレンチを埋め込む素子分離膜を形成するステップとを含むことを特徴とする。【選択図】図３Ｆ
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【特許請求の範囲】
【請求項１】
ストレージノードコンタクトノード及びビットラインコンタクトノードが画定された半導体基板をエッチングして第１トレンチを形成する第１ステップと、
前記第１トレンチの側壁に保護膜を形成する第２ステップと、
前記第１トレンチを埋め込むまで前記半導体素子の全面に犠牲膜を形成する第３ステップと、
前記半導体基板の前記ビットラインコンタクトノード側の前記第１トレンチの内部に前記犠牲膜を残留させ、残りの前記犠牲膜をエッチングによって除去する第４ステップと、
前記第１トレンチの底面の半導体基板をエッチングして水平に延伸する第２トレンチを形成する第５ステップと、
前記第１トレンチ及び前記第２トレンチを埋め込む素子分離膜を形成する第６ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ビットラインコンタクトノード側の第１トレンチの内部に前記犠牲膜を残留させる前記第４ステップが、
前記ビットラインコンタクトノード上を覆い、前記ストレージノードコンタクトノード側を開放するように前記犠牲膜上に感光膜パターンを形成する第７ステップと、
前記感光膜パターンを用いて前記犠牲膜をエッチングする第８ステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記感光膜パターンを形成する前記第７ステップが、
前記感光膜の一部が、前記ビットラインコンタクトノードと、前記ビットラインコンタクトノードに隣接する第１トレンチの一部とを覆うライン形状に残存するように、前記感光膜をパターニングするステップであることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第２トレンチを形成する前記第５ステップが、
前記犠牲膜をエッチングする前記第４ステップで用いたエッチング装備を用いて、バイアスパワーを印加しない状態でエッチングを行うステップであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記犠牲膜が、酸化膜で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１トレンチを形成する前記第１ステップの前に、
前記半導体基板上に第１窒化膜を形成するステップ
をさらに含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の製造方法。
【請求項７】
前記保護膜を形成する前記第２ステップが、
前記第１トレンチ及び前記第１窒化膜を含む全面に第２窒化膜を蒸着する第９ステップと、
前記第２窒化膜を全面エッチングする第１０ステップと
を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１トレンチの底面の半導体基板をエッチングする前記第５ステップが、等方性エッチングを行うことを含み、
前記等方性エッチングが、全面エッチングを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
半導体基板をエッチングして、第１の方向に延伸する第１トレンチを形成する第１ステップと、
前記第１トレンチの第１側壁及び第２側壁上にそれぞれ第１保護膜及び第２保護膜を形成する第２ステップと、
前記第１トレンチを埋め込むように、前記半導体基板の全面に、第１の部分が前記第１保護膜に接し、第２の部分が前記第２保護膜に接する誘電膜を形成する第３ステップと、
前記第１トレンチの底面の前記半導体基板を露出させ、前記誘電膜の前記第１の部分が前記第１保護膜上に残留するように、前記誘電膜をエッチングする第４ステップと、
前記半導体基板をエッチングして、前記第１トレンチの下に、前記第１の方向に直交する第２の方向に延伸する第２トレンチを形成する第５ステップと、
前記第１トレンチ及び前記第２トレンチを埋め込む素子分離膜を形成する第６ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記第４ステップが、前記誘電膜の前記第２の部分を除去して前記第２保護膜を露出させる第６ステップを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記半導体基板をエッチングして、前記第１トレンチの下に前記第２の方向に延伸する前記第２トレンチを形成する前記第５ステップが、
前記第１トレンチの底面に露出した前記半導体基板のエッチングによって実施されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記誘電膜が、酸化物質を含む膜であることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記第１トレンチを形成する前記第１ステップの前に、
前記半導体基板上に窒化膜を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記第１保護膜及び第２保護膜が、窒化物質を含む膜であることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記半導体基板をエッチングする前記第５ステップが、等方性エッチングを行うことを含み、
前記等方性エッチングが、全面エッチングを含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、ＬＳＯＩ（Ｌｏｃａｌ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）法を利用した半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子の集積度が高まるにつれ、活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）が縮小（ｓｈｒｉｎｋ）し、８０ｎｍ以下の活性領域をパターニングすること自体の難しさや、活性領域の縮小によって活性領域間の距離が狭まくなってきたことによる弊害への対策として、活性領域を画定する素子分離領域を深くエッチングして電流経路を長くすることによって、セル間の漏れ（ｌｅａｋａｇｅ）電流を低減させる方法が試みられている。
【０００３】
しかし、活性領域を画定する素子分離領域を深くエッチングすると、後続の工程における酸化膜の蒸着の際、ボイド（ｖｏｉｄ）が発生する問題、つまり、ギャップ・フィル（ｇａｐ ｆｉｌｌ）の問題が発生する。
【０００４】
また、素子分離領域を深くエッチングするためには、マスクの厚さを厚くしなければならず、活性領域の崩壊（ｃｏｌｌａｐｓｅ）を伴い易く、歩留まりの低下を招くことから、通常の素子分離領域の形成方法とは異なる方法が求められている。
【０００５】
上記の問題を解決するため、近年、ＬＳＯＩ（Ｌｏｃａｌ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）法が提案されている。
【０００６】
図１Ａは、従来の技術に係るＬＳＯＩ法を利用した半導体素子の素子分離方法を概略的に示す断面図である。
【０００７】
同図に示すように、半導体基板１１の素子分離領域を形成する部分をエッチングして、半導体基板１１の表面に対して略垂直方向に掘り込まれた環状の穴である第１トレンチ１２を形成した後、第１トレンチ１２の側壁に側壁絶縁膜１３を形成する。このとき、第１トレンチ１２によって周囲を取り囲まれた活性領域１１Ａが画定される。
【０００８】
さらに、側壁絶縁膜１３を保護膜として、第１トレンチ１２の底を形成している半導体基板１１に等方性エッチングを行って、側壁絶縁膜１３の下端部から活性領域１１Ａ側に水平方向に拡張（側面拡張）する第２トレンチ１４を形成する。このときの等方性エッチングは、マスクを使わない全面エッチングとして、活性領域１１Ａを支持する支持部である、「Ｗ１」の線幅を有する柱１１Ｂが残るように行われる。
【０００９】
図示してはいないが、その後、第１トレンチ１２と第２トレンチ１４とからなる素子分離領域の内部に埋め込まれた素子分離膜を形成してＬＳＯＩ法による工程を完了する。
【００１０】
図１Ｂは、従来の技術に係る第２トレンチ１４の形成が完了した状態の平面図である。
【００１１】
同図に示すように、第２トレンチ（図１Ａの符号１４参照）は、第１トレンチ（図１Ａの符号１２参照）の底から活性領域２１Ａ側に側面拡張し、活性領域２１Ａの下に形成されている。
【００１２】
上記の従来技術では、側面拡張した第２トレンチ１４を形成することによって、素子分離領域の深さを深く形成せずとも電流の漏れを防止する。
【００１３】
しかし、従来の技術は、全面エッチングの等方性エッチングにより、第２トレンチ１４を形成する際、図１Ｂに示すように、第２トレンチ１４の側面拡張が、ビットラインコンタクトノード側♯１とストレージノードコンタクトノード側♯２のあらゆる方向（図１Ｂの♯１、♯２）で発生するため、活性領域２１Ａを支えている柱２１Ｂの線幅Ｗ１が狭くなり、活性領域２１Ａを支持する柱２１Ｂ（図１Ａの符号１１Ｂ参照）の短軸方向の長さ‘Ｌ’も十分に確保できず、活性領域２１Ａが崩れる崩壊現象（ｃｏｌｌａｐｓｅ）が発生することになる。
【００１４】
図２は、従来の技術に係る活性領域の崩壊現象を示した写真である。
【００１５】
このように活性領域が崩れると、歩留まりが低下し、他の工程の装備を汚染するという問題をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記した従来技術の問題を解決するために提案されたものであって、その目的は、素子分離領域を深くエッチングせずにセル間の電流経路を長くして漏れ電流を防止し、且つ、活性領域が崩れることを防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明に係る半導体素子の製造方法は、ストレージノードコンタクトノード及びビットラインコンタクトノードが画定された半導体基板をエッチングして第１トレンチを形成する第１ステップと、前記第１トレンチの側壁に保護膜を形成する第２ステップと、前記第１トレンチが埋め込まれるまで前記半導体素子の全面に犠牲膜を形成する第３ステップと、前記半導体基板の前記ビットラインコンタクトノード側の第１トレンチの内部に前記犠牲膜を残留させ、残りの前記犠牲膜をエッチングする第４ステップと、前記第１トレンチの底面の半導体基板をエッチングして水平に延伸する第２トレンチを形成する第５ステップと、前記第１トレンチ及び前記第２トレンチに埋め込まれる素子分離膜を形成する第６ステップとを含むことを特徴とする。
【００１８】
前記ビットラインコンタクトノード側の第１トレンチの内部に前記犠牲膜を残留させる前記第４ステップは、前記ビットラインコンタクトノード上を覆い、前記ストレージノードコンタクトノード側を開放するように前記犠牲膜上に感光膜パターンを形成する第７ステップと、前記感光膜パターンを用いて前記犠牲膜をエッチングする第８ステップとを含むことができる。
【発明の効果】
【００１９】
本発明によれば、ＬＳＯＩ法を利用することにより、素子分離領域を深くエッチングしなくても、セル間の電流経路を長くして漏れを防止することができる。
【００２０】
さらに、本発明によれば、ＬＳＯＩ法のための第２トレンチのエッチングの際、ビットラインコンタクトノード側に十分な広さの面積を確保することによって、活性領域の崩壊を防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００２２】
後述の実施形態は、ＬＳＯＩ法を用いながらも、活性領域の崩れを防止するため、ビットラインコンタクトノード側に十分な広さの面積を確保している。
【００２３】
図３Ａ〜図３Ｆは、本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【００２４】
先ず、図３Ａに示すように、半導体基板２１上に第１窒化膜２２を形成し、第１窒化膜２２上に感光膜を利用した第１マスク２３を形成する。
【００２５】
さらに、第１マスク２３をエッチングマスクとして第１窒化膜２２をエッチングし、続いて、第１窒化膜２２のエッチング後に露出した半導体基板２１を所定の深さまで、半導体基板２１の表面に対して垂直方向にエッチングして、例えば環状に掘り込まれた第１トレンチ２４を形成する。
【００２６】
上記のような第１トレンチ２４により、半導体基板２１に活性領域１００が画定され、活性領域１００は、ビットラインコンタクトノード領域（各図において符号ＢＬＣで表す）とストレージノードコンタクトノード領域（各図において符号ＳＮＣで表す）とを備える。
【００２７】
便宜上、図３Ａ〜図３Ｆにおいて、長軸方向に関しては、ビットラインコンタクトノード領域（ＢＬＣ）とその両側のストレージノードコンタクトノード領域（ＳＮＣ）とを同時に示し、短軸方向に関しては、ビットラインコンタクトノード領域とそれに隣接するストレージノードコンタクトノード領域とを示す。即ち、図３Ａ〜図３Ｆは、活性領域１００の中心を通る長軸方向の断面図と、活性領域１００の中心を通る短軸方向の断面図とを、共通する第１トレンチ部分で接続して１つの断面図として示したものである。
【００２８】
次に、図３Ｂに示すように、第１マスク２３を除去した後、第１トレンチ２４を含む全面に第２窒化膜２５を蒸着する。
【００２９】
次に、図３Ｃに示すように、第２窒化膜２５を全面エッチングして、第１トレンチ２４の両側壁（内周の側壁及び外周の側壁）に接する、即ち第１トレンチ２４の両側壁にのみ残存する窒化膜側壁２５Ａを形成する。このとき、第２窒化膜２５の全面エッチングは、第１窒化膜２２の表面が露出するまで行うことによって、第１窒化膜２２の上と第１トレンチ２４の底とに位置する第２窒化膜２５のみを選択的に除去する。したがって、第１窒化膜２２は、第２窒化膜２５の全面エッチングの際に半導体基板２１の表面が損傷することを防止する。
【００３０】
次に、図３Ｄに示すように、窒化膜側壁２５Ａが形成された第１トレンチ２４の内部を満たすまで、全面に犠牲膜２６を蒸着する。ここで、犠牲膜２６は、続く第２トレンチ形成のための等方性エッチングの際、活性領域１００が崩れることを防止するためのものであり、誘電膜、例えば酸化物質の膜である酸化膜で形成する。
【００３１】
引き続き、犠牲膜２６の上に感光膜を塗布し、露光及び現像を行なってパターニングすることによって第２マスク２７を形成する。このとき、第２マスク２７は、ビットラインコンタクトノード領域ＢＬＣを覆い、ストレージノードコンタクトノード領域ＳＮＣを開放させるライン形状である。
【００３２】
次に、図３Ｅ及び図３Ｆに示すように、第２マスク２７をエッチングマスクとして犠牲膜２６をエッチングして犠牲膜パターン２６Ａを形成し、続いて、犠牲膜２６のエッチング後に露出した領域の半導体基板２１（第１トレンチ２４の底の部分）を等方性エッチングして第２トレンチ２８を形成する。ここで、犠牲膜パターン２６Ａを形成し、第２マスク２７をストリップした後に等方性エッチングを行うことによって、この等方性エッチングを全面エッチングとして行うことができる。特に、半導体基板２１のエッチング時には、犠牲膜２６をエッチングする際のエッチング装備をそのまま用いて、バイアスパワーを印加しない状態でエッチングを行うことによって等方性エッチングが可能である。
【００３３】
第２トレンチ２８は、活性領域１００の下部で水平方向に側面エッチングが進行する側面拡張によって形成されるが、本発明は、第１トレンチ２４のうちのビットラインコンタクトノード側の部分に犠牲膜パターン２６Ａを残留させた状態で等方性エッチングを行うため、第２トレンチ２８を形成する側面拡張は、ビットラインコンタクトノード側では制限される。すなわち、ストレージノードコンタクトノード側でのみ、あらゆる方向に側面拡張が起きるのであって、第１トレンチ２４のうちのビットラインコンタクトノード側の部分では、犠牲膜パターン２６Ａによって側面拡張が防止され、長軸方向に「Ｗ２」の幅を有する柱２８Ａが形成される。結果的に、半導体基板２１の等方性エッチングの際、犠牲膜パターン２６Ａは、エッチングバリア及び保護膜の役割をするのである。
【００３４】
こうしてビットラインコンタクトノード側の側面拡張を防止することによって、活性領域１００の下部では、残留する犠牲膜パターン２６Ａの面積に相当する面積で活性領域１００が残存するので、活性領域１００が崩れない。すなわち、従来の技術では、ビットラインコンタクトノード側とストレージノードコンタクトノード側の両方において、等方性エッチングを行うことによって、活性領域の下の支持部の面積が非常に狭くなっていたが（図１Ａの「Ｗ１」参照）、本発明では、ビットラインコンタクトノード側における側面拡張を防止することから、それに応じて面積がさらに確保され（図３Ｆの「Ｗ２」参照）、活性領域１００が崩れない。
【００３５】
図４は、本発明の実施形態に係る第２トレンチ形成後の状態を示す平面図であり、活性領域１００の下に形成される柱２８Ａの面積が、第２マスク２７を用いて形成された犠牲膜２６Ａの面積に相当する広さで確保されるため（幅Ｗ２が確保される）、活性領域が崩れない。特に、ストレージノードコンタクトノード側の活性領域が全てエッチングされても（符号♯３、♯４、♯５参照）ビットラインコンタクトノード側で側面エッチングが行われず（符号♯６参照）、柱２８Ａが十分に広い面積で残留するため、活性領域１００が崩れない。
【００３６】
図示してはいないが、図３Ｆに後続する工程で、第１トレンチと第２トレンチとに埋め込まれる素子分離膜を形成することによってＬＳＯＩ法による工程を完了する。
【００３７】
上述したように、本発明では、ＬＳＯＩ法を利用することにより、素子分離領域を深くエッチングしなくても良いことから、セル間の電流経路を長くして漏れを防止することができるという効果がある。
【００３８】
さらに、本発明では、ＬＳＯＩ法のための第２トレンチをエッチングによって形成する際、ビットラインコンタクトノード側に十分な広さの面積を確保することによって、活性領域の崩れを防止することができるという効果がある。
【００３９】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来の技術に係るＬＳＯＩ法を利用した半導体素子の素子分離法を概略的に示す断面図である。
【図１Ｂ】従来の技術に係る第２トレンチの形成が完了した半導体素子を示す平面図である。
【図２】従来の技術に係る活性領域の崩壊現象を示す写真である。
【図３Ａ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図３Ｂ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図３Ｃ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図３Ｄ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図３Ｅ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図３Ｆ】本発明の実施形態に係るＬＳＯＩ法を利用した半導体素子の製造方法を示す断面図である。
【図４】本発明の実施形態に係る第２レンチ形成後の状態を示す平面図である。
【符号の説明】
【００４１】
２１      半導体基板
２２      第１窒化膜
２３      第１マスク
２４      第１トレンチ
２５      第２窒化膜
２５Ａ    窒化膜側壁
２６      犠牲膜（酸化膜）
２６Ａ    犠牲膜パターン
２７      第２マスク
２８      第２トレンチ
【図１Ａ】
2007300062.tif 000003
【図１Ｂ】
2007300062.tif 000004
【図３Ａ】
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【図３Ｂ】
2007300062.tif 000006
【図３Ｃ】
2007300062.tif 000007
【図３Ｄ】
2007300062.tif 000008
【図３Ｅ】
2007300062.tif 000009
【図３Ｆ】
2007300062.tif 000010
【図４】
2007300062.tif 000011
【図２】
2007300062.tif 000012