(57)【要約】【課題】ソフトエラー発生率が低く、かつ回路特性への影響が小さいラッチ回路を提供する。【解決手段】駆動力が大きいインバータＩＮＶ２、ＩＮＶ４及び駆動力が小さいインバータＩＮＶ１、ＩＮＶ３で構成される２つのラッチ回路を備え、２つのラッチ回路における駆動力が大きいインバータの出力ノードＮＢを共通にし、駆動力が小さいインバータの出力ノードＮＡ、ＮＣを分離するようにして、一方のラッチ回路に中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードＮＢの電位変化を抑制し、回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減できるようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
駆動力が異なる２つのインバータを有し、駆動力が大きいインバータの出力ノードと駆動力が小さいインバータの入力ノードが接続され、かつ上記駆動力が大きいインバータの入力ノードと上記駆動力が小さいインバータの出力ノードが接続されたラッチ回路を２つ備え、
上記２つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離していることを特徴とする半導体集積回路。
【請求項２】
上記２つのラッチ回路における分離されている駆動力が小さいインバータの出力ノードの何れか一方に接続されたデータ書込み回路を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記データ書込み回路が接続されていないラッチ回路は、共通の上記出力ノードに対する出力をハイインピーダンス状態にすることが可能であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
上記２つのラッチ回路における駆動力が大きいインバータの共通の出力ノードに接続されたデータ書込み回路を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
第１のインバータと、
上記第１のインバータより駆動力が小さく、上記第１のインバータの出力ノードが入力ノードに接続されるとともに上記第１のインバータの入力ノードが出力ノードに接続された第２のインバータと、
第３のインバータと、
上記第３のインバータより駆動力が小さく、上記第３のインバータの出力ノードが入力ノードに接続されるとともに上記第３のインバータの入力ノードが出力ノードに接続された第４のインバータとを備え、
上記第１のインバータの出力ノードと上記第３の出力ノードを接続し、上記第２のインバータと上記第４のインバータの出力ノードを分離していることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路におけるラッチ回路に用いて好適なものである。
【背景技術】
【０００２】
半導体集積回路におけるロジック回路で一般的に用いられているラッチ回路には、半導体の配線及びパッケージ材料からのα線や宇宙から飛来する中性子線などにより、保持データが反転してしまうソフトエラーという問題がある。今後、半導体集積回路の微細化が進むと、回路における寄生容量が小さくなることでソフトエラーの問題がさらに顕在化してくることが懸念されている。
【０００３】
α線や中性子線などにより保持データが反転してしまうという問題は、ＳＲＡＭやＤＲＡＭなどでも発生するが、それらにおいては、ＥＣＣ回路（自己エラー修正回路）を搭載して発生したエラーを修正することによりエラー率を低減させることが可能である。しかし、ラッチ回路の場合には、ＥＣＣ回路を搭載することが難しい。
【０００４】
この問題を解決する方法として、ラッチ回路のノードに容量を付加する方法が提案されている。この方法は、ラッチ回路のノードに容量を付加することで、α線や中性子線などによる収集電荷量が一定量を超えない限り電位が反転しないようにし、ソフトエラー発生率を低減させることが可能になる。
【０００５】
また、他の方法として、複数のラッチ回路を並列に用いることでソフトエラーに対する耐性を向上させる方法が提案されている（特許文献１、２等参照。）。例えば、特許文献１には、３個以上のラッチ回路を並列に用い、それらに保持されているデータの多数決をとることで、１個のラッチ回路にて保持データが反転しても正しいデータを出力可能な半導体集積回路が記載されている。
【０００６】
【特許文献１】特開２００４−３３６１２３号公報
【特許文献２】特開平６−２３７１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ラッチ回路のノードに容量を付加する方法は、中性子線による収集電荷が大きいので、中性子線によるソフトエラーを防ぐために必要な容量を付加するには非常に大きな面積を要するという問題がある。また、ラッチ回路のノードに大きな容量を直接付加することにより、動作速度及び消費電力にも大きな悪影響を及ぼす。
【０００８】
また、特許文献１に記載された方法は、３個以上のラッチ回路を用いるために回路面積及び消費電力も３倍以上に増大する。さらには、ラッチ回路の後段にて多数決論理をとるために動作遅延が発生する。
上述のように従来の方法は、回路面積及び消費電力の増大や、動作速度の低下など回路特性に多大な影響があった。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、ソフトエラー発生率が低く、かつ回路特性への影響が小さいラッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、駆動力が大きいインバータ及び駆動力が小さいインバータで構成されるラッチ回路を２つ備え、２つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離する。
本発明によれば、一方のラッチ回路における駆動力が小さいインバータにα線や中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードの電位変化を抑制することができる。
【発明の効果】
【００１１】
本発明によれば、２つのラッチ回路を用い、ラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離することで、付加容量や多数決論理を用いなくとも、一方のラッチ回路にα線や中性子線などが入射した場合に、他方のラッチ回路により共通の出力ノードの電位変化を抑制することができる。これにより、回路面積、消費電力、及び動作速度などの回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
まず、一般的なラッチ回路におけるソフトエラーについて、図１を参照して説明する。
図１（Ａ）は、一般的なラッチ回路の構成を示す図である。
【００１４】
図１（Ａ）において、ＩＡ、ＩＢは、ラッチ回路を構成する１組のインバータである。インバータＩＡ、ＩＢの出力ノードを、それぞれＮＡ、ＮＢとする。また、インバータＩＡの駆動力がインバータＩＢの駆動力よりも小さい、すなわちインバータＩＡ及びＩＢの駆動力は、ＩＡ＜ＩＢであるとする。
【００１５】
インバータＩＡは、Ｐチャネル型ＭＯＳ（metal oxide semiconductor）トランジスタ（以下、「ＰＭＯＳトランジスタ」とも称す。）Ｔ２５及びＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とも称す。）Ｔ２６を有する。ＰＭＯＳトランジスタＴ２５のソースは電源に接続され、ＮＭＯＳトランジスタＴ２６のソースは基準電位（本実施形態ではグランドとする。）に接続される。ＰＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６のドレインは出力ノードＮＡに接続される。また、インバータＩＡの入力ノードに対応するＰＭＯＳトランジスタＴ２５及びＮＭＯＳトランジスタＴ２６のゲートは出力ノードＮＢに接続される。
【００１６】
同様に、インバータＩＢは、ＰＭＯＳトランジスタＴ２７及びＮＭＯＳトランジスタＴ２８を有する。ＰＭＯＳトランジスタＴ２７のソースは電源に接続され、ＮＭＯＳトランジスタＴ２８のソースは基準電位（グランド）に接続される。トランジスタＴ２７及びＴ２８のドレインは出力ノードＮＢに接続される。また、インバータＩＢの入力ノードに対応するトランジスタＴ２７及びＴ２８のゲートは出力ノードＮＡに接続される。
【００１７】
また、ＰＭＯＳトランジスタＴ２１、Ｔ２２、及びＮＭＯＳトランジスタＴ２３、Ｔ２４によりデータ書込み回路としてのクロックド（clocked）インバータが構成される。外部からの書込みデータＤがＰＭＯＳトランジスタＴ２１及びＮＭＯＳトランジスタＴ２４のゲートに供給される。
【００１８】
ＰＭＯＳトランジスタＴ２１は、ソースが電源に接続され、ドレインがＰＭＯＳトランジスタＴ２２のソースに接続される。ＰＭＯＳトランジスタＴ２２は、ドレインがＮＭＯＳトランジスタＴ２３のドレインに接続され、ゲートには反転したクロック信号／ＣＫ（“／”は反転信号であることを示す。）が供給される。ＮＭＯＳトランジスタＴ２３は、ソースがＮＭＯＳトランジスタＴ２４のドレインに接続され、ゲートにはクロック信号ＣＫが供給される。ＮＭＯＳトランジスタＴ２４は、ソースが基準電位（グランド）に接続される。また、ＰＭＯＳトランジスタＴ２２及びＮＭＯＳトランジスタＴ２３のドレインの相互接続点が、出力ノードＮＡに接続される。
【００１９】
トランジスタＴ２１〜Ｔ２４により構成されるクロックドインバータは、クロック信号ＣＫ、／ＣＫに基づいてトランジスタＴ２２、Ｔ２３がオン／オフ制御されることにより、入力された書込みデータに応じた出力を行うか又は出力をハイインピーダンス状態にする。このクロックドインバータは、いわゆるトライステートインバータとしての機能を有する。
【００２０】
ここで、図１（Ｂ）に示すように、図１（Ａ）に示したラッチ回路において出力ノードＮＡが“Ｌ”（ロウレベル）、出力ノードＮＢが“Ｈ”（ハイレベル）となるデータを保持していたとき、インバータＩＡの出力ＰＭＯＳトランジスタＴ２５のドレイン（図１（Ａ）中のＰ１１）に中性子が入射したとする。このとき、入射した中性子によりプラスの電荷が発生し、出力ノードＮＡの電位が上昇する。
【００２１】
上述したように、インバータＩＡの駆動力はインバータＩＢの駆動力より小さいため、出力ノードＮＡの電位を戻す前に出力ノードＮＢの電位が反転してしまう。その結果、ラッチ回路における保持データの論理が反転し、ソフトエラーが発生したこととなる。
【００２２】
一方、図１（Ｃ）に示すように、図１（Ａ）に示したラッチ回路において出力ノードＮＡが“Ｈ”、出力ノードＮＢが“Ｌ”となるデータを保持していたとき、インバータＩＢの出力ＰＭＯＳトランジスタＴ２７のドレイン（図１（Ａ）中のＰ１２）に中性子が入射すると、出力ノードＮＢの電位が上昇する。しかし、インバータＩＢの駆動力はインバータＩＡの駆動力より大きいため、出力ノードＮＡの電位が反転する前に出力ノードＮＢの電位が回復する。したがって、ラッチ回路における保持データの論理は反転しない。
【００２３】
なお、ＮＭＯＳトランジスタのドレインに中性子が入射した場合には、入射したノードの電位が下がる。図１（Ａ）に示したラッチ回路において出力ノードＮＡが“Ｈ”、出力ノードＮＢが“Ｌ”となるデータを保持していたときに、インバータＩＡの出力ＮＭＯＳトランジスタＴ２６のドレインに中性子が入射すると、ラッチ回路における保持データが反転する。一方、図１（Ａ）に示したラッチ回路において出力ノードＮＡが“Ｌ”、出力ノードＮＢが“Ｈ”となるデータを保持していたときに、インバータＩＢの出力ＮＭＯＳトランジスタＴ２８のドレインに中性子が入射しても、ラッチ回路における保持データは反転しない。
【００２４】
図２は、本発明の一実施形態による半導体集積回路におけるラッチ回路の構成例を示す図である。
【００２５】
図２において、ＩＮＶ１〜ＩＮＶ５はインバータである。
インバータＩＮＶ１の出力ノードとインバータＩＮＶ２の入力ノードが接続されるとともに、インバータＩＮＶ１の入力ノードとインバータＩＮＶ２の出力ノードが接続される。つまり、インバータＩＮＶ１及びＩＮＶ２によりラッチ回路が構成される。なお、インバータＩＮＶ１の駆動力はインバータＩＮＶ２の駆動力よりも小さい、すなわちインバータＩＮＶ１及びＩＮＶ２の駆動力は、ＩＮＶ１＜ＩＮＶ２である。インバータＩＮＶ１、ＩＮＶ２の出力ノードを、それぞれＮＡ、ＮＢとする。
【００２６】
同様に、インバータＩＮＶ３の出力ノードとインバータＩＮＶ４の入力ノードが接続されるとともに、インバータＩＮＶ３の入力ノードとインバータＩＮＶ４の出力ノードが接続される。つまり、インバータＩＮＶ３及びＩＮＶ４によりラッチ回路が構成される。インバータＩＮＶ３の駆動力はインバータＩＮＶ４の駆動力よりも小さい、すなわちインバータＩＮＶ３及びＩＮＶ４の駆動力は、ＩＮＶ３＜ＩＮＶ４である。インバータＩＮＶ３、ＩＮＶ４の出力ノードを、それぞれＮＣ、ＮＢとする。
【００２７】
それぞれのラッチ回路における駆動力が大きい側のインバータＩＮＶ２、ＩＮＶ４の出力ノードが接続されて共通とし、駆動力が小さい側のインバータＩＮＶ１、ＩＮＶ３の出力ノードは接続されることなく分離されている。すなわち、駆動力が大きい側のインバータＩＮＶ２、ＩＮＶ４の出力ノードＮＢを２個のラッチ回路で共通とし、駆動力が小さい側のインバータＩＮＶ２、ＩＮＶ４の出力ノードＮＡ、ＮＣを分離している。
【００２８】
また、ラッチ回路における駆動力が小さい側のインバータＩＮＶ１の出力ノードＮＡ（分離されている駆動力が小さい側のインバータの出力ノード）に、データ書込み回路としてのインバータＩＮＶ５の出力ノードが接続される。インバータＩＮＶ５の入力には、書込みデータＤが供給される。
【００２９】
ここで、インバータＩＮＶ１、ＩＮＶ４、及びＩＮＶ５は、いわゆるトライステートインバータとしての機能を有する、クロックドインバータが用いられる。インバータＩＮＶ１、ＩＮＶ４、及びＩＮＶ５は、クロック信号ＣＫ、／ＣＫに基づいてデータに応じた出力を行うか又は出力をハイインピーダンス状態にする。なお、クロックドインバータに変えて通常のインバータを用いても良いが、クロックドインバータを用いることにより消費電力を低減することができる。
【００３０】
特に、インバータＩＮＶ４には、クロックドインバータを用いることが望ましく、データ書込み回路としてのインバータＩＮＶ５からのデータ書込み時にインバータＩＮＶ４の出力をハイインピーダンス状態にすることができ、データ書込みを容易に行うことができる。なお、インバータＩＮＶ４に通常のインバータを用いる場合には、インバータＩＮＶ２よりも駆動力が小さいインバータを適用する。
【００３１】
図３は、図２に示した本実施形態におけるラッチ回路の具体的構成を示す回路図である。
【００３２】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＴ１、Ｔ２及びＮＭＯＳトランジスタＴ３、Ｔ４を有する。ＰＭＯＳトランジスタＴ１は、ソースが電源に接続され、ドレインがＰＭＯＳトランジスタＴ２のソースに接続される。ＰＭＯＳトランジスタＴ２は、ドレインがＮＭＯＳトランジスタＴ３のドレインに接続され、ゲートにはクロック信号ＣＫが供給される。ＮＭＯＳトランジスタＴ３は、ソースがＮＭＯＳトランジスタＴ４のドレインに接続され、ゲートには反転したクロック信号／ＣＫが供給される。ＮＭＯＳトランジスタＴ４は、ソースが基準電位（グランド）に接続される。
【００３３】
また、インバータＩＮＶ１の入力ノードに対応するＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ４のゲートが、インバータＩＮＶ２の出力ノードＮＢに接続される。ＰＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ３のドレインの相互接続点が、出力ノードＮＡに接続される。
【００３４】
インバータＩＮＶ２は、ＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ６を有する。ＰＭＯＳトランジスタＴ５は、ソースが電源に接続され、ドレインがＮＭＯＳトランジスタＴ６のドレインに接続される。ＮＭＯＳトランジスタＴ６は、ソースが基準電位（グランド）に接続される。インバータＩＮＶ２の入力ノードに対応するＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ６のゲートが、インバータＩＮＶ１の出力ノードＮＡに接続され、ＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ６のドレインの相互接続点が、出力ノードＮＢに接続される。
【００３５】
インバータＩＮＶ３は、ＰＭＯＳトランジスタＴ７及びＮＭＯＳトランジスタＴ８を有する。ＰＭＯＳトランジスタＴ７は、ソースが電源に接続され、ドレインがＮＭＯＳトランジスタＴ８のドレインに接続される。ＮＭＯＳトランジスタＴ８は、ソースが基準電位（グランド）に接続される。インバータＩＮＶ３の入力ノードに対応するＰＭＯＳトランジスタＴ７及びＮＭＯＳトランジスタＴ８のゲートが、インバータＩＮＶ４の出力ノードＮＢに接続され、ＰＭＯＳトランジスタＴ７及びＮＭＯＳトランジスタＴ８のドレインの相互接続点が、出力ノードＮＣに接続される。
【００３６】
インバータＩＮＶ４は、ＰＭＯＳトランジスタＴ９、Ｔ１０及びＮＭＯＳトランジスタＴ１１、Ｔ１２を有する。ＰＭＯＳトランジスタＴ９は、ソースが電源に接続され、ドレインがＰＭＯＳトランジスタＴ１０のソースに接続される。ＰＭＯＳトランジスタＴ１０は、ドレインがＮＭＯＳトランジスタＴ１１のドレインに接続され、ゲートにはクロック信号ＣＫが供給される。ＮＭＯＳトランジスタＴ１１は、ソースがＮＭＯＳトランジスタＴ１２のドレインに接続され、ゲートには反転したクロック信号／ＣＫが供給される。ＮＭＯＳトランジスタＴ１２は、ソースが基準電位（グランド）に接続される。
【００３７】
また、インバータＩＮＶ４の入力ノードに対応するＰＭＯＳトランジスタＴ９及びＮＭＯＳトランジスタＴ１２のゲートが、インバータＩＮＶ３の出力ノードＮＣに接続される。ＰＭＯＳトランジスタＴ１０及びＮＭＯＳトランジスタＴ１１のドレインの相互接続点が、出力ノードＮＢに接続される。
【００３８】
データ書込み回路としてのインバータＩＮＶ５は、ＰＭＯＳトランジスタＴ１３、Ｔ１４及びＮＭＯＳトランジスタＴ１５、Ｔ１６を有する。ＰＭＯＳトランジスタＴ１３は、ソースが電源に接続され、ドレインがＰＭＯＳトランジスタＴ１４のソースに接続される。ＰＭＯＳトランジスタＴ１４は、ドレインがＮＭＯＳトランジスタＴ１５のドレインに接続され、ゲートには反転したクロック信号／ＣＫが供給される。ＮＭＯＳトランジスタＴ１５は、ソースがＮＭＯＳトランジスタＴ１６のドレインに接続され、ゲートにはクロック信号ＣＫが供給される。ＮＭＯＳトランジスタＴ１６は、ソースが基準電位（グランド）に接続される。
【００３９】
また、インバータＩＮＶ５の入力ノードに対応するＰＭＯＳトランジスタＴ１３及びＮＭＯＳトランジスタＴ１６のゲートには、外部からの書込みデータＤが供給される。ＰＭＯＳトランジスタＴ１４及びＮＭＯＳトランジスタＴ１５のドレインの相互接続点が、インバータＩＮＶ１の出力ノードＮＡに接続される。
【００４０】
次に、本実施形態におけるラッチ回路の動作について説明する。
なお、ラッチ回路における駆動力が大きい側のインバータＩＮＶ２、ＩＮＶ４の出力ノードＮＢは、上述した一般的なラッチ回路と同様に、中性子が入射してもソフトエラーは発生しにくいので、説明は省略する。
【００４１】
以下では、ラッチ回路における駆動力が小さい側のインバータＩＮＶ１、ＩＮＶ３の出力ノードＮＡ、ＮＣに中性子等が入射した場合について、図４を参照して説明する。
【００４２】
図４に示すように、本実施形態におけるラッチ回路において出力ノードＮＡ、ＮＣが“Ｌ”、出力ノードＮＢが“Ｈ”となるデータを保持していたとき、インバータＩＮＶ１の出力ＰＭＯＳトランジスタＴ２のドレイン（図３中のＰ１）に中性子が入射したとする。このとき、出力ノードＮＡの電位は上昇する。
【００４３】
その結果、インバータＩＮＶ２により出力ノードＮＢの電位は下降するが、出力ノードＮＢを共通としている並列したラッチ回路、すなわちインバータＩＮＶ３及びＩＮＶ４により構成されるラッチ回路により出力ノードＮＢの電位変化が抑制される。これにより、出力ノードＮＢの電位は下がり切らずに中間電位付近で時間を稼ぐ。その間に出力ノードＮＡの電位が回復することが可能となり、従来と比較してラッチ回路における保持データが反転することを抑制することができる。
【００４４】
なお、インバータＩＮＶ３の出力ＰＭＯＳトランジスタＴ７のドレインに中性子が入射した場合にも、同様に出力ノードＮＢを共通とする並列したラッチ回路（インバータＩＮＶ１及びＩＮＶ２により構成されるラッチ回路）により出力ノードＮＢの電位変化が抑制され、ラッチ回路における保持データが反転することを抑制することができる。
【００４５】
以上、本実施形態によれば、ラッチ回路における駆動力が大きい側のインバータＩＮＶ２、ＩＮＶ４の出力ノードＮＢを共通にし、駆動力が小さい側のインバータＩＮＶ１、ＩＮＶ３の出力ノードＮＡ、ＮＣを分離することで、ラッチ回路に中性子等が入射した場合に共通の出力ノードＮＢの電位変化を抑制することができる。特に、本実施形態では、ラッチ回路における駆動力が小さい側のインバータＩＮＶ１、ＩＮＶ３の出力ノードＮＡ、ＮＣに中性子等が入射した場合でも、出力ノードＮＢを共通とする並列した他方のラッチ回路により出力ノードＮＢの電位変化を抑制することができる。
【００４６】
これにより、付加容量や多数決論理を用いず、かつデータ遅延もわずかでありながら、ソフトエラーを発生しにくくすることができ、回路面積、消費電力、及び動作速度などの回路特性に及ぼす影響を小さくしながらも、ラッチ回路におけるソフトエラー発生率を低減させることができる。
【００４７】
なお、上述した実施形態においては、データ書込み回路をラッチ回路における分離された駆動力が小さい側のインバータの出力ノードに接続するようにしているが、図５に示すように、ラッチ回路における駆動力が大きい側のインバータの共通出力ノードＮＢに接続するようにしても良い。
【００４８】
図５は、本実施形態におけるラッチ回路の他の構成例を示す図である。この図５において、図２に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。インバータＩＮＶ６は、データ書込み回路としてのインバータであり、出力がインバータＩＮＶ２、ＩＮＶ４の共通出力ノードＮＢに接続され、入力には外部から書込みデータＤが供給される。
【００４９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００５０】
（付記１）駆動力が異なる２つのインバータを有し、駆動力が大きいインバータの出力ノードと駆動力が小さいインバータの入力ノードが接続され、かつ上記駆動力が大きいインバータの入力ノードと上記駆動力が小さいインバータの出力ノードが接続されたラッチ回路を２つ備え、
上記２つのラッチ回路における駆動力が大きいインバータの出力ノードを共通にし、駆動力が小さいインバータの出力ノードを分離していることを特徴とする半導体集積回路。
（付記２）上記２つのラッチ回路における分離されている駆動力が小さいインバータの出力ノードの何れか一方に接続されたデータ書込み回路を備えることを特徴とする付記１記載の半導体集積回路。
（付記３）上記データ書込み回路が接続されていないラッチ回路は、共通の上記出力ノードに対する出力をハイインピーダンス状態にすることが可能であることを特徴とする付記２記載の半導体集積回路。
（付記４）上記データ書込み回路が接続されていないラッチ回路の駆動力が大きいインバータが、トライステートインバータであることを特徴とする付記２記載の半導体集積回路。
（付記５）上記２つのラッチ回路における駆動力が大きいインバータの共通の出力ノードに接続されたデータ書込み回路を備えることを特徴とする付記１記載の半導体集積回路。
（付記６）第１のインバータと、
上記第１のインバータより駆動力が小さく、上記第１のインバータの出力ノードが入力ノードに接続されるとともに上記第１のインバータの入力ノードが出力ノードに接続された第２のインバータと、
第３のインバータと、
上記第３のインバータより駆動力が小さく、上記第３のインバータの出力ノードが入力ノードに接続されるとともに上記第３のインバータの入力ノードが出力ノードに接続された第４のインバータとを備え、
上記第１のインバータの出力ノードと上記第３の出力ノードを接続し、上記第２のインバータと上記第４のインバータの出力ノードを分離していることを特徴とする半導体集積回路。
（付記７）上記第１のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第３のインバータが、トライステートインバータであることを特徴とする付記６記載の半導体集積回路。
（付記８）上記第１のインバータの入力ノードに接続されたデータ書込み回路を備えるとともに、上記第３のインバータの駆動力が、上記第１のインバータの駆動力より小さいことを特徴とする付記６記載の半導体集積回路。
（付記９）上記インバータを構成するトランジスタのゲート幅、ゲート長、及びゲート酸化膜圧の少なくとも１つを異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記１〜８の何れか１項に記載の半導体集積回路。
（付記１０）上記インバータを構成するトランジスタへの不純物濃度を異ならせることにより、上記インバータの駆動力を異ならせることを特徴とする付記１〜８の何れか１項に記載の半導体集積回路。
【図面の簡単な説明】
【００５１】
【図１】一般的なラッチ回路におけるソフトエラーを説明するための図である。
【図２】本発明の実施形態におけるラッチ回路の構成例を示す図である。
【図３】図２に示したラッチ回路の具体的構成を示す回路図である。
【図４】本発明の実施形態におけるラッチ回路の動作を説明するための図である。
【図５】本発明の実施形態におけるラッチ回路の他の構成例を示す図である。
【符号の説明】
【００５２】
ＩＮＶ１〜ＩＮＶ４  インバータ
ＩＮＶ５、ＩＮＶ６  インバータ（データ書込み回路）
ＮＡ、ＮＢ、ＮＣ  出力ノード
【図１】
2007267256.tif 000003
【図２】
2007267256.tif 000004
【図３】
2007267256.tif 000005
【図４】
2007267256.tif 000006
【図５】
2007267256.tif 000007