(57)【要約】  【課題】  装置裏面からのＦＩＢ等による加工、改ざんに対して、集積回路の保護が可能な半導体集積回路装置を提供する。  【解決手段】  半導体基板１３上に、保護集積回路領域１４の下方を覆うように裏面シールド配線１６を形成し、前記保護集積回路領域１４に、前記裏面シールド配線の一端に接続されたパターン発生回路２１、及び前記裏面シールド配線１６の他端、及び前記パターン発生回路２１に接続されたパターン検出回路２４を形成し、前記パターン発生回路２１で発生させた任意のパターン信号を、前記裏面シールド配線１６の一端、及び前記パターン検出回路２４に入力し、該パターン検出回路２４で、前記パターン発生回路２１から入力された信号と、前記裏面シールド配線１６を介して入力されたパターン信号との一致／不一致を検出する。【選択図】図１
2007227498.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた集積回路と、
前記集積回路の下方を覆うように前記半導体基板上にウェルで形成された１本、または複数本から成る裏面シールド配線と、
前記裏面シールド配線の一端に接続された、任意のパターン信号を発生する裏面シールド配線用パターン発生回路と、
該裏面シールド配線用パターン発生回路に、前記裏面シールド配線、及び該裏面シールド配線とは異なる基準信号線を介して接続された裏面シールド配線用パターン検出回路と、を備え、
前記裏面シールド配線用パターン発生回路は、前記発生したパターン信号を、前記裏面シールド配線、及び前記基準信号線を介して前記裏面シールド配線用パターン検出回路に入力し、
前記裏面シールド配線用パターン検出回路は、該裏面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致を検出する、
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、
前記表面シールド配線の一端に接続された、任意のパターン信号を発生する表面シールド配線用パターン発生回路と、
該表面シールド配線用パターン発生回路に、前記表面シールド配線、及び該表面シールド配線とは異なる基準信号線を介して接続された表面シールド配線用パターン検出回路と、をさらに備え、
前記表面シールド配線用パターン発生回路は、前記発生したパターン信号を、前記表面シールド配線、及び前記基準信号線を介して前記表面シールド配線用パターン検出回路に入力し、
前記表面シールド配線用パターン検出回路は、該表面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致を検出する、
ことを特徴とする半導体集積回路装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられた集積回路と、
前記集積回路の下方を覆うように前記半導体基板上にウェルで形成された１本、または複数本から成る裏面シールド配線と、
前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、
前記裏面シールド配線の一端、及び前記表面シールド配線の一端に接続された、任意のパターン信号を発生するパターン発生回路と、
該パターン発生回路に、前記裏面シールド配線、前記表面シールド配線、及びその両シールド配線とは異なる基準信号線を介して接続されたパターン検出回路と、を備え、
前記パターン発生回路は、前記発生したパターン信号を、前記裏面シールド配線、前記表面シールド配線、前記基準信号線を介して前記パターン検出回路に入力し、
前記パターン検出回路は、前記裏面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致、及び前記表面シールド配線を介して入力された信号と、前記基準信号線から入力された信号の一致／不一致を検出する、
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体集積回路装置において、
前記裏面シールド配線は、複数層から構成される、
ことを特徴とする半導体集積回路装置。
【請求項５】
半導体基板上に形成された集積回路の下方を覆うように、該基板上に１つの領域あるいは複数の領域からなるウェルを形成し、
該形成されたウェル上に、任意のパターン信号を発生するパターン発生回路、及び該パターン発生回路から前記ウェルを介して入力されるパターン信号と、前記パターン発生回路から入力されるパターン信号との一致／不一致を検出するパターン検出回路を含む集積回路を形成し、
前記ウェルの一端と前記パターン発生回路、該ウェルの他端と前記パターン検出回路、及び前記パターン発生回路と前記パターン検出回路とを接続する、
ことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、及びその製造方法に関するものであり、特に集積回路に対する外部からの観察、解析、不正読み出し、加工、データ改ざん等の攻撃を防止できるシールドを備えた半導体集積回路装置、及びその製造方法に関する。
【背景技術】
【０００２】
スマートカードなどの機密情報を保持するセキュリティ用途のＬＳＩにおいては、攻撃者からの様々な攻撃を防止するための対策、いわゆる耐タンパー（ｔａｍｐｅｒ  ｒｅｓｉｓｔａｎｔ）技術が必要である。耐タンパー技術の１つとして、リバースエンジニアリングやプロービング、レーザカッターやＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ；集束イオンビーム）などの物理的な攻撃に対抗するためのシールド技術が挙げられる。
【０００３】
従来のシールドを備えた半導体集積回路装置は、ＩＣチップの集積回路部分を覆うように集積回路の上方にアルミニウム層を設け、上方からの観察による集積回路内部の解析の防止を行っている。（例えば、特許文献１参照。）。
【０００４】
また、集積回路上に設けられる、少なくとも１層の「パッシベーション層」と呼ばれる、該集積回路の静的な内部信号手段が電子顕微鏡によって観察されるのを防止する保護膜が、該集積回路の全表面を最適に監視しているかを検出するために、該保護膜の下に集積回路表面を覆うように蛇行する金属線を設け、この金属線にパルス信号を流し、該パルス信号からの計数値と基準値とを比較することで、前記保護膜の存在の検出を行っているものもある（例えば、特許文献２参照。）。
【特許文献１】特許第３０４８４２９号公報（第５頁、第１図）
【特許文献２】特開平９−１３４９６１号公報（第１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、従来の半導体集積回路装置では、集積回路上方のみにしかシールドが設けられていないため、集積回路の下方、すなわちチップ裏面からの加工や改ざんなどの攻撃を防止する対策が不十分であるという問題があった。
【０００６】
また近年、集積回路の裏面から解析を実施する技術が向上しており、こうした解析技術では、例えば、ＦＩＢを用いてチップ裏面から加工を行い、集積回路内部の配線の切断や、配線の引き出し、あるいは配線間の接続を行うことも可能であるため、集積回路内部の回路情報、メモリデータ、動作信号などの情報を取得することや、それらの改ざんは容易に行われる可能性がある。
【０００７】
本発明は、前記課題を解決するためになされたものであり、チップ裏面からのＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うことのできる半導体集積回路装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の課題を解決するため、本発明の半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の下方を覆うように前記半導体基板上にウェルで形成された１本、または複数本から成る裏面シールド配線と、前記裏面シールド配線の一端に接続された、任意のパターン信号を発生する裏面シールド配線用パターン発生回路と、該裏面シールド配線用パターン発生回路に、前記裏面シールド配線、及び該裏面シールド配線とは異なる基準信号線を介して接続された裏面シールド配線用パターン検出回路と、を備え、前記裏面シールド配線用パターン発生回路は、前記発生したパターン信号を、前記裏面シールド配線、及び前記基準信号線を介して前記裏面シールド配線用パターン検出回路に入力し、前記裏面シールド配線用パターン検出回路は、該裏面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致を検出するものである。
【０００９】
これにより、前記集積回路の裏面からの、ＦＩＢ等による加工や改ざんなどの攻撃を困難にすることができ、結果、集積回路の保護を行うことができる。また、裏面シールド配線をウェルで形成したので、その形状を顕微鏡観察することができないようにでき、該裏面シールド配線に対する改ざんへの耐性が強くなる効果もある。
【００１０】
さらに、本発明の半導体集積回路装置は、前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、前記表面シールド配線の一端に接続された、任意のパターン信号を発生する表面シールド配線用パターン発生回路と、該表面シールド配線用パターン発生回路に、前記表面シールド配線、及び該表面シールド配線とは異なる基準信号線を介して接続された表面シールド配線用パターン検出回路と、をさらに備え、前記表面シールド配線用パターン発生回路は、前記発生したパターン信号を、前記表面シールド配線、及び前記基準信号線を介して前記表面シールド配線用パターン検出回路に入力し、前記表面シールド配線用パターン検出回路は、該表面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致を検出するものである。
【００１１】
これにより、前記集積回路表面からの、顕微鏡観察や、ＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行うことができる効果がある。
【００１２】
また、本発明の半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の下方を覆うように前記半導体基板上にウェルで形成された１本、または複数本から成る裏面シールド配線と、前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、前記裏面シールド配線の一端、及び前記表面シールド配線の一端に接続された、任意のパターン信号を発生するパターン発生回路と、該パターン発生回路に、前記裏面シールド配線、前記表面シールド配線、及びその両シールド配線とは異なる基準信号線を介して接続されたパターン検出回路と、を備え、前記パターン発生回路は、前記発生したパターン信号を、前記裏面シールド配線、前記表面シールド配線、前記基準信号線を介して前記パターン検出回路に入力し、前記パターン検出回路は、前記裏面シールド配線を介して入力された信号と、前記基準信号線を介して入力された信号の一致／不一致、及び前記表面シールド配線を介して入力された信号と、前記基準信号線から入力された信号の一致／不一致を検出するものである。
【００１３】
これにより、前記集積回路両面からの、顕微鏡観察や、ＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路の保護を行えることに加え、前記裏面シールド配線と、前記表面シールド配線とで、パターン発生回路とパターン検出回路とを共有でき、装置の構成も単純にできる。
【００１４】
さらに、本発明の半導体集積回路装置は、前記裏面シールド配線は、複数層から構成されるものである。
【００１５】
これにより、前記集積回路裏面からの、ＦＩＢ等による加工や改ざんなどの攻撃をさらに困難にすることができる効果がある。また、前記裏面シールド配線に対する改ざんへの耐性を、さらに強くできる。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、半導体基板上に形成された集積回路の下方を覆うように、該基板上に１つの領域または複数の領域からなるウェルを形成し、該形成されたウェル上に、任意のパターン信号を発生するパターン発生回路、及び該パターン発生回路から前記ウェルを介して入力されるパターン信号と、前記パターン発生回路から入力されるパターン信号との一致／不一致を検出するパターン検出回路を含む集積回路を形成し、前記ウェルの一端と前記パターン発生回路、該ウェルの他端と前記パターン検出回路、及び前記パターン発生回路と前記パターン検出回路とを接続するものである。
【００１７】
これにより、前記集積回路裏面からの、ＦＩＢ等による加工や、改ざんなどの攻撃に対して、該集積回路を保護する裏面シールド配線を備えた半導体集積回路装置を製造することができる。
【発明の効果】
【００１８】
本発明の半導体集積回路装置によれば、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の下方を覆うように前記半導体基板上にウェルで形成された１本または複数本から成る裏面シールド配線と、前記裏面シールド配線の一端に接続されたパターン発生回路と、前記裏面シールド配線の他端に接続されたパターン検出回路とを備え、前記裏面シールド配線の一端に前記パターン発生回路で発生した信号が入力され、該入力した信号が前記裏面シールド配線の他端から出力され、前記パターン検出回路は、該裏面シールド配線の他端から出力される信号と、前記パターン発生回路で発生した信号との一致／不一致を検出するようにしたので、集積回路裏面からのＦＩＢ等による加工や、改ざんなどの攻撃に対して、集積回路の保護を行うことができる。また、前記裏面シールド配線を、ウェルで形成するようにしたので、その裏面シールド配線の形状を顕微鏡観察することも防止でき、該裏面シールド配線に対する改ざんへの耐性を強くできる。
【００１９】
さらに、前記集積回路の上方を覆うように前記集積回路表面に形成された１本または複数本から成る表面シールド配線と、前記表面シールド配線の一端に接続されたパターン発生回路と、前記表面シールド配線の他端に接続されたパターン検出回路とをさらに備え、前記表面シールド配線の一端に前記パターン発生回路で発生した信号が入力され、該入力した信号が前記表面シールド配線の他端から出力され、前記パターン検出回路は、該表面シールド配線の他端から出力される信号と、前記パターン発生回路で発生した信号との一致／不一致を検出するようにしたので、前記集積回路の表面、あるいは裏面からの顕微鏡観察や、ＦＩＢ等による加工や、改ざんなどの攻撃に対して、集積回路の保護を行うことができる。
【００２０】
さらに、本発明の半導体集積回路装置の前記裏面シールド配線を、複数の層で形成するようにすれば、集積回路の裏面からのＦＩＢ等による加工や、改ざんなどの攻撃を、さらに困難にすることができる効果がある。
【００２１】
また、本発明の半導体集積回路装置の製造方法によれば、半導体基板上に形成された集積回路の下方を覆うようにウェルを形成し、前記ウェルの一端をパターン発生回路に接続し、その他端をパターン検出回路に接続するようにしたので、前記集積回路裏面からのＦＩＢ等による加工や、改ざんなどの攻撃を困難にする裏面シールド配線が形成された半導体集積回路装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１における半導体集積回路装置の構成を示す図であって、図（ａ）は、半導体集積回路装置の斜視図であり、図（ｂ）は集積回路の表面を示す図であり、図（ｃ）は、その裏面を示す図である。
【００２３】
図１に示すように、本実施の形態１の半導体集積回路装置１０は、集積回路が形成される集積回路領域１１と、ディープウェルが形成されるディープウェル層１２と、半導体基板１３とからなり、前記集積回路領域１１は、保護すべき集積回路が形成される保護集積回路領域１４を含んでいる。前記集積回路領域１１は、前記半導体基板１３上に設けられ、前記ディープウェル層１２は、該集積回路領域１１の下方を覆うように前記半導体基板１３上に設けられている。
【００２４】
本実施の形態１では、前記集積回路領域１１の表面に、図１（ｂ）に示すように、保護集積回路領域１４の上方を覆うように表面シールド配線１５が形成され、また、前記集積回路領域１１の裏面には、図１（ｃ）に示すように、保護集積回路領域１４の下方を覆うように、前記半導体基板１３上に、ディープウェルから構成される裏面シールド配線１６が形成されている。なお、図１では、各シールド配線１５、１６が、１本の配線で、保護集積回路領域１４全面を覆うように形成されているが、保護集積回路領域１４を部分的に覆うように形成されていてもよいし、複数本で形成されていてもよい。
【００２５】
図２は、本実施の形態１の半導体集積回路装置における回路図である。
図２において、２１はパターン発生回路、２４はパターン検出回路、２２及び２３は前記パターン発生回路２１から出力される比較基準信号ｓ１１，ｓ２１を、前記パターン発生回路２４に入力するための比較基準信号線である。なお、前記パターン発生回路２１及びパターン検出回路２４は保護集積回路領域１４に設けられている。
【００２６】
前記パターン発生回路２１は、任意のパターン信号を発生し、これを各シールド配線１５，１６の一端に攻撃検出用信号ｓ１２，ｓ２２として入力するとともに、該攻撃検出用信号ｓ１２，ｓ２２と同じパターンの比較基準信号ｓ１１，ｓ２１を比較基準信号線２２，２３の一端に入力するものである。
【００２７】
前記各シールド配線１５、１６の各一端には、前記パターン発生回路２１が接続され、該各シールド配線１５、１６の各他端には、前記パターン検出回路２４が接続されている。
【００２８】
そして、前記パターン検出回路２４には、前記各シールド配線１５，１６と、前記比較基準信号線２２，２３とが接続されており、前記パターン発生回路２１で発生された攻撃検出用信号ｓ１２，ｓ２２が、前記各シールド配線１５、１６を介して入力されると共に、該パターン発生回路２１で発生された前記比較基準信号ｓ１１，ｓ２１が、前記比較基準信号線２２、２３を介して入力され、該入力された前記攻撃検出用信号ｓ１２，ｓ２２と前記比較基準信号ｓ１１，ｓ２１との比較を行い、それらの不一致が検出されたときに異常検出信号ＳＥＮを出力するものである。
【００２９】
なお、本実施の形態１では、集積回路領域１１の表面、裏面それぞれに形成されているシールド配線１５、１６及び比較基準信号線２２、２３が、表面、裏面それぞれに、１本ずつ形成される場合を例に挙げたが、これらは複数本であってもよい。
【００３０】
図３は、本実施の形態１の表面シールド配線及び裏面シールド配線と、パターン発生回路、及びパターン検出回路との接続の一例を詳細に示した図である。
【００３１】
図３において、３０ａ〜３０ｄはコンタクト、３１はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）、３２ａ〜３２ｄはＰ型ウェル、３３はＮ型ウェル、３４ａ、３４ｂはＮ＋領域、３５はディープＰ型ウェル、３６は保護すべき集積回路の素子が形成される回路素子領域である。
【００３２】
前記裏面シールド配線１６は、ディープＮ型ウェルで形成される。
そして、前記半導体基板１３、Ｐ型ウェル３２ａ〜３２ｄ、及びディープＰ型ウェル３５は、接地（ＧＮＤ）されており、裏面シールド配線１６とのＰ−Ｎ接合面において逆電流が流れないように設計されている。
【００３３】
また、前記パターン発生回路２１は、前記裏面シールド配線１６の一端と、コンタクト３０ａ及びＮ＋領域３４ａを介して接続され、前記パターン検出回路２４の他端と、Ｎ＋領域３４ｂ及びコンタクト３０ｂを介して接続される。さらに、前記パターン発生回路２１は、前記表面シールド配線１５の一端とコンタクト３０ｃを介して接続され、前記パターン検出回路２４は、前記表面シールド配線１５の他端とコンタクト３０ｄを介して接続されている。
【００３４】
次に、以上のように構成された半導体集積回路装置１０において、集積回路に対する外部からのＦＩＢ等による加工や改ざんの攻撃があったことを検出する動作について説明する。
前記パターン発生回路２１で発生したランダムな第１のパターン信号は、攻撃検出用信号ｓ２２として、コンタクト３０ａ及びＮ＋領域３４ａを介して前記裏面シールド配線１６の一端に入力され、該信号ｓ２２は、該裏面シールド配線１６の他端より、Ｎ＋領域３４ｂ及びコンタクト３０ｂを介して前記パターン検出回路２４に入力される。
【００３５】
また、前記パターン発生回路２１で発生した前記第１のパターン信号は、比較基準信号ｓ２１として、前記比較基準信号線２３を介して、前記パターン検出回路２４に入力される。
【００３６】
さらに、前記パターン発生回路２１で発生したランダムな第２のパターン信号は、攻撃検出用信号ｓ１２として、コンタクト３０ｃを介して前記表面シールド配線１５の一端に入力され、該信号ｓ１２は、前記表面シールド配線１５の他端より、コンタクト３０ｄを介して前記パターン検出回路２４に入力される。
【００３７】
また、前記パターン発生回路２１で発生した前記第２のパターン信号は、比較基準信号ｓ１１として、前記比較基準信号線２２を介して、前記パターン検出回路２４に入力される。
【００３８】
すなわち、前記表面シールド配線１５と比較基準信号線２２とには、また裏面シールド配線１６と比較基準信号線２３とには、同じパターン信号が入力される。
【００３９】
前記パターン検出回路２４では、表面シールド配線１５を介した攻撃検出用信号ｓ１２と、比較基準信号線２２を介した比較基準信号ｓ１１とが同一のパターン信号か否か、また、裏面シールド配線１６を介した攻撃検出用信号ｓ２２と、比較基準信号線２３を介した比較基準信号ｓ２１とが同一のパターン信号か否かのチェックを行い、攻撃検出用信号と比較基準信号とが同一のパターンでないことが検出されると、異常検出信号ＳＥＮを出力させるようにする。
【００４０】
例えば、第三者によって、集積回路領域１１の裏面から、裏面シールド配線１６の除去もしくは切断が行なわれると、該裏面シールド配線１６を介して前記パターン検出回路２４に入力される前記攻撃検出用信号ｓ２２のパターンが、前記比較基準信号ｓ２１と異なるようになるため、前記パターン検出回路２４では、攻撃検出用信号ｓ２２と比較基準信号ｓ２１との不一致が検出され、異常検出信号ＳＥＮが出力される。
【００４１】
そして、前記パターン検出回路２４から異常検出信号ＳＥＮが出力された場合に、例えば、そのＳＥＮの出力に応じて、図示しないＣＰＵを停止させる信号を生成するようにすれば、集積回路の裏面あるいは表面から、該集積回路の動作解析が行われるのを防ぐことができる。
【００４２】
また、前記各シールド配線１５、１６を複数本の配線で構成し、隣接配線に異なるパターン信号が流れるように構成すれば、シールド配線間のショートも検出可能になる。
【００４３】
以上のように、本実施の形態１の半導体集積回路装置１０によれば、当該装置１０の基板上１３上に、保護集積回路領域１４の下方を覆うように、裏面シールド配線１６を形成し、ランダムなパターン信号を発生させるパターン発生回路２１と、該パターン発生回路２１からの信号を検出する前記パターン検出回路２４とを、前記裏面シールド配線１６及び比較基準信号線２３を介して接続し、前記パターン検出回路２４において、前記裏面シールド配線１６を介したパターン信号と、前記比較基準信号線２３を介したパターン信号とが一致するか否かを検出して、一致しなければＣＰＵの動作を停止させるようにしたので、集積回路裏面からの裏面シールド配線の顕微鏡観察を防止できるとともに、該集積回路裏面からのＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路を保護することができる。
【００４４】
また、本実施の形態１の半導体集積回路装置によれば、保護集積回路１４の上方を覆うように該集積回路の表面に表面シールド配線を形成し、前記パターン発生回路２１と、該パターン発生回路２１からの信号を検出する前記パターン検出回路２４とを、前記表面シールド配線１５及び比較基準信号線２２を介して接続し、前記パターン検出回路２４において、前記表面シールド配線１５を介したパターン信号と、前記比較基準信号線２２を介したパターン信号とが一致するか否かを検出して、一致しなければＣＰＵの動作を停止させるようにしたので、集積回路表面からの顕微鏡観察を防止できるとともに、該集積回路表面からのＦＩＢ等による加工や改ざんなどの攻撃に対して、集積回路を保護することができる。
【００４５】
さらに、本実施の形態１では、前記裏面シールド配線１６が、ウェルで形成されるようにしたので、該裏面シールド配線１６の形状を顕微鏡で観察できないため、該裏面シールド配線１６に対する改ざんへの耐性を強くすることができる。
【００４６】
なお、本発明の実施の形態１では、表面シールド配線１５、及び裏面シールド配線１６のそれぞれにおけるパターン信号の発生、及び該パターン信号の一致／不一致の検出を、一つのパターン発生回路２１、及びパターン検出回路２４で行った場合を一例に挙げたが、前記表面シールド配線１５、及び前記裏面シールド配線１６ごとに、パターン発生回路及びパターン検出回路をそれぞれ個別に設けてもよい。
【００４７】
また、本実施の形態１では、集積回路の表面、裏面の両方にシールド配線を設けた場合を一例に挙げたが、前述したシールド配線は裏面側にのみ設け、表面側には、前述した特許文献１や特許文献２等の従来の技術を用いるなどして、集積回路表面からの攻撃を防止する構成としてもよい。
【００４８】
（実施の形態２）
本実施の形態２では、前記実施の形態１で説明した半導体集積回路装置の製造方法について説明する。図４は、本実施の形態２における半導体集積回路装置の製造方法の一連の流れの一例を示す図である。
【００４９】
（ステップ１）まず、半導体基板１３上に、裏面シールド配線１６を形成する。
具体的には、まず、図４（ａ）に示すように、公知の手法により、半導体基板ａ５の表面に酸化膜ａ４、窒化膜ａ３を形成し、活性領域形成マスクａ１を使ってＳＴＩａ２を形成する。
【００５０】
次に、図４（ｂ）に示すように、ディープＮ型ウェル形成マスクｂ１を使って、保護すべき集積回路が形成される保護集積回路領域１４より広く、裏面シールド配線１６に相当するディープＮ型ウェルｂ２を形成する。なお、ディープＮ型ウェルｂ２は、複数の領域に分けて形成してもよい。
【００５１】
そして、図４（ｃ）に示すように、ディープＰ型ウェル形成マスクｃ１を使って、裏面シールド配線１６に相当するディープＰ型ウェルｃ２を形成する。
【００５２】
（ステップ２）この後、前記裏面シールド配線１６の上方に、パターン発生回路２１の素子、及びパターン検出回路２４の素子（図示せず）を含む回路素子領域３６を形成する。
具体的には、まず、図４（ｄ）に示すように、Ｎ型ウェル形成マスクｄ１を使って、Ｐチャネル型ＭＯＳトランジスタを形成する領域に、Ｎ型ウェルｄ２を形成する。この際、ディープＮ型ウェルｂ２の取り出し部にも再度Ｐ＋（燐）などの不純物を注入しておくことで、ディープＮ型ウェルｂ２の浅い部分の不純物濃度を高め、該ウェルｂ２の深い部分の濃度に近づける。
【００５３】
次に、図４（ｅ）に示すように、Ｐ型ウェル形成マスクｅ１を使って、Ｐ型ウェルｅ２を形成し、次に、図４（ｆ）に示すように、ゲート形成マスクｆ３を使って、ゲートｆ４を形成する。このゲートｆ４を形成する前に、トランジスタの閾値電圧を所定の値に調整するために、Ｐ型ウェル用チャネルドープ形成マスクｆ１、および、Ｎ型ウェル用チャネルドープ形成マスクｆ２を使って、チャネルドープしてもよい。
【００５４】
そして、図４（ｇ）に示すように、Ｐ型ウェル用ソース／ドレイン領域形成マスクｇ３、および、Ｎ型ウェル用ソース／ドレイン領域形成マスクｇ４を使って、ソース／ドレイン領域ｇ７を形成する。この際、ディープＮ型ウェルｂ２と、パターン発生回路（図示せず）またはパターン検出回路（図示せず）との接続点となる領域にＢ＋（ボロン）などの不純物を注入し、Ｎ＋領域ｇ８を形成しておく。
【００５５】
また、このソース／ドレイン領域形成前に、ホットキャリアによるリーク電流の増加や、特性変動を避けるために、Ｐ型ウェル用ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域形成マスクｇ１、および、Ｎ型ウェル用ＬＤＤ領域形成マスクｇ２を使って、ＬＤＤ領域ｇ６を形成してもよい。
【００５６】
なお、前記パターン発生回路２１の素子およびパターン検出回路２４の素子については、図４には図示されていないが、このステップ２において、回路素子領域３６に形成されるものとする。
【００５７】
（ステップ３）そして、前記ステップ２にて前記回路素子領域３６に形成されたパターン発生回路２１の素子およびパターン検出回路２４の素子（図示せず）と、前記裏面シールド配線１６とを接続するためのコンタクト３０ａ，３０ｂを形成する。さらに表面シールド配線を形成する場合は、前記パターン発生回路２１の素子及びパターン検出回路２４の素子（図示せず）と、表面シールド配線１５とを接続するためのコンタクト３０ｃ，３０ｄを形成する。
【００５８】
具体的には、図４（ｈ）に示すように、層間絶縁膜ｈ３を形成した後、コンタクトホール形成マスクｈ１を使って、コンタクトホールｈ２を形成し、タングステンなどの導電体材料をデポジションすることで、コンタクト３０ａ，３０ｂ，３０ｃ，３０ｄを形成する。
【００５９】
次に、図４（ｉ）に示すように、第１配線形成マスクｉ１を使って、前記パターン発生回路２１の素子（図示せず）とウェルｂ２の一端とを、及びパターン検出回路２４の素子（図示せず）とウェルｂ２の他端とを接続するための第１配線ｉ２を形成する。さらに表面シールド配線を形成する場合は、前記パターン発生回路２１の素子（図示せず）と表面シールド配線１５の一端とを、及びパターン検出回路２４の素子（図示せず）と表面シールド配線１５の他端とを接続するための第１配線ｉ２を形成する。
【００６０】
（ステップ４）そして、前記回路素子領域３６上に、該領域３６内の各回路素子を接続するのに必要な配線を形成する。
【００６１】
（ステップ５）この後、さらに表面シールド配線を形成する場合は、必要な配線すべてを形成した後の最上位層に、表面シールド配線１５を形成する。
【００６２】
具体的には、図４（ｊ）に示すように、（ｎ−１）層（ｎ>２）の層間絶縁膜を形成した後、ヴィアホール形成マスク（図示せず）を使って、該各層間絶縁膜上に形成された配線を接続するヴィアを形成する動作を繰り返すことで、層間絶縁膜ｊ５，ｊ６及び第（ｎ−１）配線ｊ４、コンタクト３０ｃ，３０ｄに接続されたヴィアｊ３等を形成し、前記層間絶縁膜ｊ５の上に、最上位層として、第ｎ配線形成マスクｊ１を使って、表面シールド配線１５に相当する第ｎ配線ｊ２を形成する。
【００６３】
以上のように、本実施の形態２によれば、半導体基板１３上に形成された集積回路の下方を覆うように、該基板１３上にウェル領域ｂ２を形成し、該形成されたウェル領域ｂ２上に、任意のパターン信号を発生するパターン発生回路２１、及び該パターン発生回路２１からの信号を検出するパターン検出回路２４を含む集積回路を形成し、前記ウェル領域ｂ２の一端と前記パターン発生回路２１、該ウェル領域ｂ２の他端と前記パターン検出回路２４、及び前記パターン発生回路２１と前記パターン検出回路２４とを接続して、半導体集積回路装置１０を製造するようにしたので、前記集積回路裏面からの、ＦＩＢ等による加工や、改ざんなどの攻撃に対して、該集積回路を保護する裏面シールド配線を備えた半導体集積回路装置１０を製造することができる。
【００６４】
さらに、最上層に、前記パターン検出回路２４、及び前記パターン発生回路２１と接続された表面シールド配線を形成するようにすれば、前記集積回路の表面からの、ＦＩＢ等による加工や、改ざんなどの攻撃に対して、該集積回路を保護する表面シールド配線もさらに備えた半導体集積回路装置１０を製造できる。
【産業上の利用可能性】
【００６５】
本発明は、半導体集積回路装置に対する外部からのデータ改ざんや不正読み出し等の攻撃に対抗できるセキュリティＬＳＩを提供できるものとして有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態１における半導体集積回路装置の回路図である。
【図３】本発明の実施の形態１における半導体集積回路装置を詳細に示した概略図である。
【図４（ａ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、ＳＴＩ形成工程の一例を示す図である。
【図４（ｂ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、ディープＮ型ウェル形成工程の一例を示す図である。
【図４（ｃ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、ディープＰ型ウェル形成工程の一例を示す図である。
【図４（ｄ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、Ｎ型ウェル形成工程の一例を示す図である。
【図４（ｅ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、Ｐ型ウェル形成工程の一例を示す図である。
【図４（ｆ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、ゲート形成工程の一例を示す図である。
【図４（ｇ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、ソース／ドレイン／Ｎ＋領域形成工程の一例を示す図である。
【図４（ｈ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、コンタクトホール形成工程の一例を示す図である。
【図４（ｉ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、第１配線形成工程の一例を示す図である。
【図４（ｊ）】本発明の実施の形態２の半導体集積回路装置の製造方法における、第ｎ配線形成工程の一例を示す図である。
【符号の説明】
【００６７】
１０  半導体集積回路装置
１１  集積回路領域
１２  ディープウェル層
１３  半導体基板
１４  保護集積回路領域
１５  表面シールド配線
１６  裏面シールド配線
２１  パターン発生回路
２２、２３  比較基準信号線
２４  パターン検出回路
３０ａ、３０ｂ、３０ｃ、３０ｄ  コンタクト
３１  ＳＴＩ
３２ａ、３２ｂ、３２ｃ、３２ｄ  Ｐ型ウェル
３３  Ｎ型ウェル
３４ａ、３４ｂ  Ｎ＋領域
３５  ディープＰ型ウェル
３６  回路素子領域
ａ１  活性領域形成マスク
ａ２  ＳＴＩ
ａ３  窒化膜
ａ４  酸化膜
ａ５  半導体基盤
ｂ１  ディープＮ型ウェル形成マスク
ｂ２  ディープＮ型ウェル
ｃ１  ディープＰ型ウェル形成マスク
ｃ２  ディープＰ型ウェル
ｄ１  Ｎ型ウェル形成マスク
ｄ２  Ｎ型ウェル
ｅ１  Ｐ型ウェル形成マスク
ｅ２  Ｐ型ウェル
ｆ１  Ｐ型ウェル用チャネルドープ形成マスク
ｆ２  Ｎ型ウェル用チャネルドープ形成マスク
ｆ３  ゲート形成マスク
ｆ４  ゲート
ｇ１  Ｐ型ウェル用ＬＤＤ領域形成マスク
ｇ２  Ｎ型ウェル用ＬＤＤ領域形成マスク
ｇ３  Ｐ型ウェル用ソース／ドレイン領域形成マスク
ｇ４  Ｎ型ウェル用ソース／ドレイン領域形成マスク
ｇ５  サイドウォール
ｇ６  ＬＤＤ領域
ｇ７  ソース／ドレイン領域
ｇ８  Ｎ＋領域
ｈ１  コンタクトホール形成マスク
ｈ２  コンタクトホール
ｈ３，ｊ５，ｊ６  層間絶縁膜
ｉ１  第１配線形成マスク
ｉ２  第１配線
ｊ１  第ｎ配線形成マスク
ｊ２  第ｎ配線
ｊ３  ヴィア
ｊ４  第ｎ−１配線
ｓ１１，ｓ２１  比較基準信号
ｓ１２，ｓ２２  攻撃検出用信号
【図１】
2007227498.tif 000003
【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
2007227498.tif 000007
【図４（ｃ）】
2007227498.tif 000008
【図４（ｄ）】
2007227498.tif 000009
【図４（ｅ）】
2007227498.tif 000010
【図４（ｆ）】
2007227498.tif 000011
【図４（ｇ）】
2007227498.tif 000012
【図４（ｈ）】
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【図４（ｉ）】
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【図４（ｊ）】
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