(57)【要約】【課題】同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減する。【解決手段】低耐圧ＭＩＳ領域のＮチャネル型の低耐圧ＭＩＳと中耐圧ＭＩＳ領域のＮチャネル型の低耐圧ＭＩＳのウエルを共用化し、Ｐ型ウエルＰＷとする。同様に、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の低耐圧ＭＩＳのウエルを共用化し、Ｎ型ウエルＮＷとする。また、中耐圧ＭＩＳ領域のＮチャネル型の中耐圧ＭＩＳと高耐圧ＭＩＳ領域のＮチャネル型の高耐圧ＭＩＳのエクステンション領域を共有化し、Ｎ型エクステンション領域９とする。同様に、Ｐチャネル型の中耐圧ＭＩＳと高耐圧ＭＩＳ領域のＰチャネル型の高耐圧ＭＩＳのエクステンション領域を共有化し、Ｐ型エクステンション領域１０とする。【選択図】図１
2007250621.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された同一の導電型の第１、第２および第３ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタと、
前記第３ウエルに形成された第３エクステンション領域、第３ソース・ドレイン領域および前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を有する第３ＭＩＳトランジスタとを備えた半導体装置であって、
前記第１ウエルと、前記第２ウエルとは同一工程で形成されており、
前記第２エクステンション領域と、前記第３エクステンション領域とは同一工程で形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面には、更に、メモリ素子が形成されており、
前記メモリ素子が形成されている第４ウエルは、前記第３ウエルと同一工程で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の主面の第１、第２および第３領域にそれぞれ形成された同一の導電型の第１、第２および第３ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタと、
前記第３ウエルに形成された第３エクステンション領域、第３ソース・ドレイン領域および前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を有する第３ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
（ａ）前記第１および第２領域を覆う第１フォトレジスト膜を用いたイオン注入によって、前記第３ウエルを形成する工程と、
（ｂ）前記第３領域を覆う第２フォトレジスト膜を用いたイオン注入によって、前記第１および第２ウエルを同時に形成する工程と、
（ｃ）前記第２および第３領域を覆う第３フォトレジスト膜を用いたイオン注入によって、前記第１エクステンション領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第３フォトレジスト膜を用いたイオン注入によって、前記第１ＭＩＳトランジスタの閾値電圧の調整を行う工程と、
（ｅ）前記第１領域を覆う第４フォトレジスト膜を用いたイオン注入によって、前記第２および第３エクステンション領域を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板の主面の第４領域に、前記工程（ａ）と同一工程で、第４ウエルを形成し、
前記第４ウエルにメモリ素子を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の主面の第１および第２領域にそれぞれ形成された同一の導電型の第１および第２ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
（ａ）前記第１および第２ウエルを同時に形成する工程と、
（ｂ）前記第１および第２ウエル上に、それぞれ、前記第１および第２ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記第２領域を覆う第１フォトレジスト膜を用いたイオン注入によって、前記第１ウエルに前記第１ＭＩＳトランジスタの前記第１エクステンション領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第２領域を覆う前記第１フォトレジスト膜を用いたイオン注入によって、前記第１ＭＩＳトランジスタのゲート電極を介して、前記第１ウエルに前記第１ＭＩＳトランジスタの閾値電圧の調整を行う工程と、
（ｅ）前記工程（ｂ）の後、前記第１領域を覆う第２フォトレジスト膜を用いたイオン注入によって、前記第２ウエルに前記第２ＭＩＳトランジスタの前記第２エクステンション領域を形成する工程と、
（ｆ）前記工程（ｄ）および工程（ｅ）の後、前記第１および第２ウエルに、それぞれ、前記第１および第２エクステンション領域よりも高濃度である、前記第１および第２ＭＩＳトランジスタのソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＩＳトランジスタを用いた半導体装置として、半導体基板の主面上に形成された不揮発性メモリを搭載したマイクロチップコンピュータなどが挙げられる。
【０００３】
このような半導体装置の小型化、高集積密度化および高性能化するためにＭＩＳトランジスタが微細化されている。微細化されたＭＩＳトランジスタでは、短チャネル効果などが発生するため、トランジスタ特性に影響を及ぼさないような対応策が取られている。
【０００４】
特開平０８−２０４０２１号公報（特許文献１）には、同一基板に形成した高耐圧、低耐圧トランジスタの高耐圧トランジスタの耐圧および電流駆動能力を十分に確保し、低耐圧トランジスタのショートチャネル効果を抑制するとともに、プロセスの簡単化を図る技術が開示されている。
【特許文献１】特開平０８−２０４０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、メモリアレイおよびその周辺回路を備えた１チップの半導体装置について検討している。すなわち、同一半導体基板の主面上に、メモリアレイを構成するメモリ素子および周辺回路を構成する３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）について検討を行っている。
【０００６】
このメモリ素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のフラッシュメモリ（不揮発性メモリ）である。
【０００７】
一方、この３種類のＭＩＳトランジスタは、例えば１．５Ｖ程度の低耐圧のＭＩＳトランジスタ（以下、「低耐圧ＭＩＳ」という）、例えば５Ｖ程度の中耐圧のＭＩＳトランジスタ（以下、「中耐圧ＭＩＳ」という）および例えば１２Ｖ程度の高耐圧ＭＩＳトランジスタ（以下「高耐圧ＭＩＳ」という）である。これらＭＩＳトランジスタのゲート絶縁膜の膜厚は耐圧によって異なり、低耐圧ＭＩＳでは例えば３．７ｎｍ程度、中耐圧ＭＩＳでは例えば１２ｎｍ程度および高耐圧ＭＩＳでは例えば１９ｎｍ程度である。
【０００８】
また、周辺回路を構成する低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳは、それぞれＮチャネル型とＰチャネル型のＭＩＳトランジスタからＣＭＩＳ（Complementary Metal Insulator Semiconductor）を構成する。
【０００９】
本発明者らは、これらの耐圧の異なるＭＩＳトランジスタを別々のプロセスによって形成している。すなわち、それぞれ異なる膜厚のゲート絶縁膜のゲート加工を行った後、それぞれ個別にＬＤＤ（Lightly Doped Drain）拡散層を形成するためのイオン注入を行い、その後ＬＤＤ用のサイドウォールを形成し、続いてソース・ドレイン領域を形成するためのイオン注入およびアニーリング等を行っている。
【００１０】
この低耐圧ＭＩＳは、メモリアレイの書き換え制御回路として形成されており、例えば、ロジック回路、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路などを構成する素子である。また、中耐圧ＭＩＳは、例えば、入出力（Ｉ／Ｏ）回路、アナログ回路などを構成する素子である。また、高耐圧ＭＩＳは、例えば、メモリアレイへの書き込み・消去動作、行や列を選択するカラムデコーダやロウデコーダなどを構成する素子である。
【００１１】
これらメモリアレイおよびその周辺回路を１チップで構成する場合、本発明者らは、チップ平面領域において、メモリアレイやロジック回路などをチップの中央部に配置し、チップの外周部にはＩ／Ｏ回路を配置している。
【００１２】
ここで、メモリアレイおよびその周辺回路を備えた１チップの半導体装置において、例えば５Ｖ程度の中耐圧ＭＩＳを適用しない場合について説明する。例えば、マイクロコンピュータでは外部の５Ｖで駆動させるため、Ｉ／Ｏ回路は５Ｖで駆動させている。低耐圧ＭＩＳと高耐圧ＭＩＳで構成する場合、チップ外周部のＩ／Ｏ回路を高耐圧ＭＩＳで構成することとなり、チップ（セル）高さが高くなり、チップサイズ増加の要因となっていた。すなわち、１チップの平面領域において、高耐圧ＭＩＳの占有率が高くなる。その場合、低耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート絶縁膜の膜厚が、それぞれ例えば３．７ｎｍ程度および１９ｎｍ程度であるため、高耐圧ＭＩＳの高さを確保するために、高耐圧ＭＩＳの面積も大きくしなければならず、チップ面積自体も大きくなってしまう。
【００１３】
そこで、本発明者らは、メモリアレイおよびその周辺回路を備えた１チップの半導体装置において、入出力（Ｉ／Ｏ）回路、アナログ回路に、その電圧に合わせた耐圧のＭＩＳトランジスタ（中耐圧ＭＩＳ）を適用し、高耐圧ＭＩＳの占有率を減少させてチップ面積を低減している。
【００１４】
しかしながら、前述したような別々のプロセスによって、２種類のＭＩＳトランジスタ（低耐圧ＭＩＳおよび高耐圧ＭＩＳ）に１種類のＭＩＳトランジスタ（中耐圧ＭＩＳ）を追加する場合、例えば、マスク５枚の追加を必要とし、半導体装置の製造コストが増大してしまう。ここで、追加マスク５枚の内訳は、ゲート絶縁膜厚の作り分け用のマスク、Ｎチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｐチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｎチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクおよびＰチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクである。
【００１５】
本発明の目的は、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、同一半導体基板の主面上に形成された低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳにおいて、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化し、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化するものである。さらに、同一のフォトレジスト膜を用いて、低耐圧ＭＩＳのエクステンション領域を形成し、その直後に低耐圧ＭＩＳの閾値電圧調整のためのイオン注入を行うものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明によれば、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本発明の実施の形態では、メモリアレイおよびその周辺回路を備えた１チップのマイクロコンピュータである半導体装置について説明する。
【００２３】
まず、本発明の実施の形態に係る半導体装置の構造について説明する。図１は、本発明の実施の形態に係る半導体装置の要部を模式的に示す断面図である。
【００２４】
図１に示すように、本実施の形態に係る半導体装置は、同一半導体基板１１の主面上に形成されたメモリ素子およびその周辺回路を構成する３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）を備えている。
【００２５】
メモリ領域に形成されたメモリ素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のフラッシュメモリ（不揮発性メモリ）である。メモリ素子のゲート絶縁膜１ｆは、例えば酸化シリコン／窒化シリコン／酸化シリコンからなるＯＮＯ（Oxide Nitride Oxide）膜から構成される。
【００２６】
一方、低耐圧ＭＩＳ領域、中耐圧ＭＩＳ領域および高耐圧ＭＩＳ領域のそれぞれに形成されたＭＩＳトランジスタは、例えば１．５Ｖ程度の低耐圧のＭＩＳトランジスタ（低耐圧ＭＩＳ）、例えば５Ｖ程度の中耐圧のＭＩＳトランジスタ（中耐圧ＭＩＳ）および例えば１２Ｖ程度の高耐圧ＭＩＳトランジスタ（高耐圧ＭＩＳ）である。これらＭＩＳトランジスタのゲート絶縁膜１ｌ、１ｍ、１ｈの膜厚は耐圧によって異なり、低耐圧ＭＩＳでは例えば３．７ｎｍ程度、中耐圧ＭＩＳでは例えば１２ｎｍ程度および高耐圧ＭＩＳでは例えば１９ｎｍ程度である。
【００２７】
なお、本実施の形態では、低耐圧ＭＩＳとして１．５Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、１．２Ｖ〜１．７Ｖ耐圧のＭＩＳトランジスタであっても良い。また、中耐圧ＭＩＳとして５Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、３Ｖ〜７Ｖ耐圧のＭＩＳトランジスタであっても良い。また、高耐圧ＭＩＳとして１２Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、１０Ｖ〜１５Ｖ耐圧のＭＩＳトランジスタであっても良い。
【００２８】
図１に示すように、低耐圧ＭＩＳ領域には、Ｐ型ウエルＰＷにＮチャネル型の低耐圧ＭＩＳ、Ｎ型ウエルＮＷにＰチャネル型の低耐圧ＭＩＳが形成されている。このＰ型ウエルＰＷには、Ｎ型エクステンション領域７およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｌ下にゲート絶縁膜１ｌを介してＮチャネル領域３ｌが形成されている。一方、Ｎ型ウエルＮＷには、Ｐ型エクステンション領域８およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｌ下にゲート絶縁膜１ｌを介してＰチャネル領域４ｌが形成されている。
【００２９】
また、中耐圧ＭＩＳ領域には、Ｐ型ウエルＰＷにＮチャネル型の中耐圧ＭＩＳ、Ｎ型ウエルＮＷにＰチャネル型の中耐圧ＭＩＳが形成されている。このＰ型ウエルＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｍ下にゲート絶縁膜１ｍを介してＮチャネル領域３ｍが形成されている。一方、Ｎ型ウエルＮＷには、Ｐ型エクステンション領域１０およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｍ下にゲート絶縁膜１ｍを介してＰチャネル領域４ｍが形成されている。
【００３０】
また、高耐圧ＭＩＳ領域には、Ｐ型ウエルＨＰＷにＮチャネル型の高耐圧ＭＩＳ、Ｎ型ウエルＨＮＷにＰチャネル型の高耐圧ＭＩＳが形成されている。このＰ型ウエルＨＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｈ下にゲート絶縁膜１ｈを介してＮチャネル領域３ｈが形成されている。一方、Ｎ型ウエルＨＮＷには、Ｐ型エクステンション領域１０およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｈ下にゲート絶縁膜１ｈを介してＰチャネル領域４ｈが形成されている。なお、高耐圧ＭＩＳは、メモリ素子の書き込み、消去動作に用いられる。
【００３１】
また、メモリ領域には、Ｐ型ウエルＨＰＷにＭＯＮＯＳ型のメモリ素子が形成されている。このＰ型ウエルＨＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｆ下にＯＮＯ膜からなるゲート絶縁膜１ｆを介してＮチャネル領域３ｆが形成されている。
【００３２】
このように本実施の形態の半導体装置では、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化している。すなわち、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのウエルは、Ｐ型ウエルＰＷで共有化し、また、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのウエルは、Ｎ型ウエルＮＷで共有化している。
【００３３】
また、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化している。すなわち、Ｎチャネル型の中耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのエクステンション領域は、Ｎ型ソース・ドレイン領域５を共有化し、また、Ｐチャネル型の中耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのエクステンション領域は、Ｐ型ソース・ドレイン領域６を共有化している。
【００３４】
また、Ｎチャネル型およびＰチャネル型の中耐圧ＭＩＳの閾値電圧はそれぞれＮチャネル領域３ｍおよびＰチャネル領域４ｍで調整されている。また、Ｎチャネル型およびＰチャネル型の低耐圧ＭＩＳの閾値電圧はそれぞれＮチャネル領域３ｌおよびＰチャネル領域４ｌで調整されている。
【００３５】
なお、閾値を調整するチャネル領域において、低耐圧ＭＩＳのＮチャネル領域３ｌは中耐圧ＭＩＳのＮチャネル領域３ｍに導入した不純物に、さらに不純物を導入して調整されている。また、低耐圧ＭＩＳのＰチャネル領域４ｌは中耐圧ＭＩＳのＰチャネル領域４ｍに導入した不純物に、さらに不純物を導入して調整されている。
【００３６】
低耐圧ＭＩＳおよび高耐圧ＭＩＳのＭＩＳトランジスタに中耐圧ＭＩＳを追加した場合、すなわち、低耐圧ＭＩＳからなるＣＭＩＳ、中耐圧ＭＩＳからなるＣＭＩＳおよび高耐圧ＭＩＳからなるＣＭＩＳを同一の半導体基板に形成する場合、前述した本発明者らの検討結果では、マスク５枚の追加を必要とした。この５枚のマスクの内訳は、ゲート絶縁膜厚の作り分け用のマスク、Ｎチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｐチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｎチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクおよびＰチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクである。しかしながら、本発明の構造とすることによって、中耐圧ＭＩＳのゲート絶縁膜１ｍを形成するためのマスク１枚の追加のみとすることができる。したがって、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。
【００３７】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図２〜図８は、本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【００３８】
まず、図２に示すように、例えば、Ｐ型の単結晶シリコンからなる半導体基板１１を準備する。この半導体基板１１には、低耐圧ＭＩＳが形成される低耐圧ＭＩＳ領域、中耐圧ＭＩＳが形成される中耐圧ＭＩＳ領域、高耐圧ＭＩＳが形成される高耐圧ＭＩＳ領域およびメモリ素子が形成されるメモリ領域が設けられている。
【００３９】
続いて、半導体基板１１の主面にＳＴＩ（Shallow Trench Isolation）１３を形成した後、深いＮ型ウエル１２を形成する。次いで、Ｎチャネル型の高耐圧ＭＩＳおよびメモリ素子のＰ型ウエルＨＰＷを形成した後、Ｎチャネル領域３ｈを形成する。すなわち、低耐圧ＭＩＳ領域および中耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｐ型ウエルＨＰＷを形成する。
【００４０】
続いて、Ｐチャネル型の高耐圧ＭＩＳのＮ型ウエルＨＮＷを形成した後、Ｐチャネル領域４ｈを形成する。すなわち、低耐圧ＭＩＳ領域および中耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｎ型ウエルＨＮＷを形成する。
【００４１】
続いて、図３に示すように、メモリ素子の閾値電圧調整のために、Ｎチャネル領域３ｆを形成後、メモリ素子のゲート絶縁膜１ｆおよびゲート電極２ｆを形成する。ゲート絶縁膜１ｆは、酸化シリコン／窒化シリコン／酸化シリコンのＯＮＯ膜からなる。また、ゲート電極２ｆは、多結晶シリコンからなる。
【００４２】
続いて、図４に示すように、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのＰ型ウエルＰＷを形成した後、Ｎチャネル領域３ｍを形成する。すなわち、高耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのＰ型ウエルＰＷを同時に形成する。
【００４３】
次いで、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのＮ型ウエルＮＷを形成した後、Ｐチャネル領域４ｍを形成する。すなわち、高耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのＮ型ウエルＮＷを同時に形成する。
【００４４】
続いて、図５に示すように、フォトリソグラフィ技術およびエッチング技術によって、低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート絶縁膜となる例えば酸化シリコン膜の膜厚の作り分けを行う。次いで、ゲート加工によって、低耐圧ＭＩＳのゲート電極２ｌ、ゲート絶縁膜１ｌ、中耐圧ＭＩＳのゲート電極２ｍ、ゲート絶縁膜１ｍおよび高耐圧ＭＩＳのゲート電極２ｈ、ゲート絶縁膜２ｈを形成する。ここで、ゲート絶縁膜１ｌの膜厚は例えば３．７ｎｍ程度、ゲート絶縁膜１ｍの膜厚は例えば１２ｎｍ程度、ゲート絶縁膜１ｈの膜厚は例えば１９ｎｍ程度である。また、ゲート電極２ｌ、２ｍ、２ｈは、多結晶シリコンからなる。
【００４５】
続いて、図６に示すように、Ｎチャネル型の低耐圧ＭＩＳのフィールド領域以外の領域をフォトレジスト膜（図示しない）で覆い、イオン注入をすることによって、Ｎチャネル型の低耐圧ＭＩＳのＮ型エクステンション領域７を形成する。
【００４６】
続いて、図７に示すように、同一の上記フォトレジスト膜を利用して、しきい値電圧調整のために、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｍにゲート電極２ｌを介してイオン注入（ポリスルー）を行い、Ｎチャネル領域３ｌを形成する。
【００４７】
ここで、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｍにゲート電極２ｌを介してイオン注入する場合の問題点と共に、その問題を回避した本発明の対策方法について図９〜図１２を参照して説明する。図９は、図７の低耐圧ＭＩＳ領域を拡大した断面図である。図１０は、図９の低耐圧ＭＩＳ領域の平面図である。図１１は、本発明者らが検討した製造工程中の半導体装置の低耐圧ＭＩＳ領域を拡大した断面図である。図１２は、図１１の低耐圧ＭＩＳ領域の平面図である。
【００４８】
図１１および図１２に示すように、Ｐチャネル型の低耐圧ＭＩＳのアクティブ領域およびその近傍を覆うようなフォトレジスト膜１６を用いてイオン注入を行う場合、Ｐチャネル型の低耐圧ＭＩＳのフィールド領域にも不純物であるボロンが注入されることにより、寄生ＭＩＳの閾値電圧が低下し、誤動作を生じる可能性がある。また、図示していないが、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域も同様に、不純物が注入されることにより、寄生ＭＩＳの閾値電圧が低下し、誤動作を発生させる可能性がある。
【００４９】
一方、図９および図１０に示すように、本発明では、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｌを形成する場合、フォトレジスト膜１５はＰチャネル型の低耐圧ＭＩＳのアクティブ領域およびフィールド領域を覆っている。したがって、フォトレジスト膜１５を用いてイオン注入を行う場合、低耐圧ＭＩＳのフィールド領域に不純物が注入されず、寄生ＭＩＳの閾値電圧の低下を防止することができる。また、図示していないが、Ｎチャネル型の低耐圧ＭＩＳのチャネル領域３ｌを形成する場合、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域も同様に、フォトレジスト膜１５で覆うことによって、それらの寄生ＭＩＳの閾値電圧の低下を防止することができる。
【００５０】
続いて、図８に示すように、Ｐチャネル型の低耐圧ＭＩＳのフィールド領域以外の領域をフォトレジスト膜（図示しない）で覆い、イオン注入をすることによって、Ｐチャネル型の低耐圧ＭＩＳのＰ型エクステンション領域８を形成する。次いで、同一の上記フォトレジスト膜を利用して、しきい値電圧調整のために、Ｐチャネル型の低耐圧ＭＩＳのＰチャネル領域４ｍにゲート電極２ｌを介してイオン注入を行い、Ｐチャネル領域４ｌを形成する。
【００５１】
前述したＮチャネル型の低耐圧ＭＩＳのチャネル領域３ｌを形成する場合と同様に、Ｐチャネル型の低耐圧ＭＩＳのチャネル領域４ｌを形成する場合、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域を覆うフォトレジスト膜を用いることによって、それらの寄生ＭＩＳの閾値電圧の低下を防止することができる。
【００５２】
続いて、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のＮ型エクステンション領域９およびＰ型エクステンション領域１０を形成する。例えば、Ｎチャネル型の中耐圧ＭＩＳ、Ｎチャネル型の高耐圧ＭＩＳおよびメモリ素子のＮ型エクステンション領域９を形成する場合、低耐圧ＭＩＳ領域などを覆うフォトレジスト膜を用いたイオン注入によって、同時に形成する。同様にして、Ｐチャネル型の中耐圧ＭＩＳおよびＰチャネル型の高耐圧ＭＩＳのＰ型エクステンション領域１０を形成する場合、低耐圧ＭＩＳ領域などを覆うフォトレジスト膜を用いたイオン注入によって、同時に形成する。
【００５３】
続いて、ゲート電極２ｌ、２ｍ、２ｈおよび２ｆの側壁にサイドウォール１４を形成して、前述のＮ型エクステンション領域７、Ｐ型エクステンション領域８、Ｎ型エクステンション領域９およびＰ型エクステンション領域１０よりも高濃度のＮ型ソース・ドレイン領域５およびＰ型ソース・ドレイン領域６を形成すると、図１に示したようになる。なお、Ｐチャネル型の中耐圧ＭＩＳとＰチャネル型の高耐圧ＭＩＳへのイオン注入は、フォトレジスト膜を用いて、それらのフィールド領域のみに行っても良いが、フォトレジスト膜を用いずに、半導体基板１１であるウエハ全面に行っても良い。
【００５４】
以降は、コバルト（Ｃｏ）シリサイド膜の形成、層間絶縁膜の形成、コンタクト形成および多層配線形成など、通常のＬＳＩ製造プロセスと同様であるので、その説明は省略する。
【００５５】
このように本実施の形態の半導体装置の製造技術では、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化して形成している。また、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化して形成している。さらに、低耐圧ＭＩＳのエクステンション領域を形成した直後に、チャネル領域を形成している。
【００５６】
低耐圧ＭＩＳおよび高耐圧ＭＩＳの２種類のゲート絶縁膜厚のＭＩＳトランジスタに中耐圧ＭＩＳを追加した低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳの３種類のゲート絶縁膜厚のＭＩＳトランジスタとする場合、前述した本発明者らの検討結果では、マスク５枚の追加を必要とした。しかしながら、本発明の製造技術を用いることによって、中耐圧ＭＩＳのゲート絶縁膜を形成するためのマスク１枚の追加のみとすることができる。したがって、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば、前記実施の形態では、１回のフォト・イオン注入工程において、同一のイオン種を注入する場合について説明したが異種のイオン種を注入する場合にも適用することができる。
【産業上の利用可能性】
【００５９】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る半導体装置の要部を模式的に示す断面図である。
【図２】本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図７の低耐圧ＭＩＳ領域を拡大した断面図である。
【図１０】図９の低耐圧ＭＩＳ領域の平面図である。
【図１１】本発明者らが検討した製造工程中の半導体装置の低耐圧ＭＩＳ領域を拡大した断面図である。
【図１２】図１１の低耐圧ＭＩＳ領域の平面図である。
【符号の説明】
【００６１】
１ｌ、１ｍ、１ｈ、１ｆ  ゲート絶縁膜
２ｌ、２ｍ、２ｈ、２ｆ  ゲート電極
３ｌ、３ｍ、３ｈ、３ｆ  Ｎチャネル領域
４ｌ、４ｍ、４ｈ  Ｐチャネル領域
５      Ｎ型ソース・ドレイン領域
６      Ｐ型ソース・ドレイン領域
７      Ｎ型エクステンション領域
８      Ｐ型エクステンション領域
９      Ｎ型エクステンション領域
１０    Ｐ型エクステンション領域
１１    半導体基板
１２    深いＮ型ウエル
１３    ＳＴＩ
１４    サイドウォール
ＰＷ、ＨＰＷ  Ｐ型ウエル
ＮＷ、ＨＮＷ  Ｎ型ウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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