(57)【要約】【課題】ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制したポケット構造を有する半導体装置の製造方法を提供することにある。【解決手段】基板１７上にゲート電極１１を形成した後、ゲート電極１１をマスクにイオン注入してエクステンション領域１５を形成し、その後、基板１７上に形成したフォトレジスト膜１８をパターニングして、ゲート電極１１の側面から所定の距離Ｌだけ離れた領域の基板１７表面を露出した後、ゲート電極１１をマスクにイオン注入してエクステンション領域１５を囲むポケット領域１６を形成する。その後、フォトレジスト膜１８を除去し、ゲート電極１１の側面にサイドウォール１２を形成した後、ゲート電極１１及びサイドウォール１２をマスクにイオン注入して、ソース・ドレイン拡散領域１４を形成する。【選択図】図１
2007300013.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに、第２導電型の第１の不純物を前記基板にイオン注入してソース・ドレイン拡張領域を形成する工程（ａ）と、
前記半導体基板上に、前記ゲート電極を覆うように、フォトレジスト膜を形成する工程（ｂ）と、
前記フォトレジスト膜をパターニングして、前記ゲート電極の側面から所定の距離だけ離れた領域の前記基板表面を露出する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート電極をマスクに、第１導電型の第２の不純物を前記基板にイオン注入して前記ソース・ドレイン拡張領域を囲むポケット領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記フォトレジスト膜を除去した後、前記ゲート電極の側面にサイドウォールを形成する工程（ｅ）と、
前記ゲート電極及び前記サイドウォールをマスクに、第２導電型の第３の不純物を前記基板にイオン注入してソース・ドレイン拡散領域を形成する工程（ｆ）とを有し、
前記工程（ｄ）において、前記第２の不純物は、該第２の不純物のイオン注入によって、前記フォトレジスト膜下の前記半導体基板中にも導入されることを特徴とする、半導体装置の製造方法。
【請求項２】
前記フォトレジスト膜の膜厚は、１００ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポケット領域は、前記ソース・ドレイン拡張領域よりも深く、前記ソース・ドレイン拡散領域よりも浅く、前記半導体基板中に形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｄ）において、
前記第２の不純物を、前記半導体基板に対して斜めイオン注入して、前記ポケット領域を形成することを特徴とする、請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポケット構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの微細化が進むにつれ、チャネル長がソース、基板間およびドレイン、基板間の空乏層の幅に匹敵するようになってきている。このため、しきい値電圧が低下し、オフリーク特性の劣化などが起きる。この現象は短チャネル効果として知られ、ＭＩＳＦＥＴの素子の微細化を著しく制限している。
【０００３】
短チャネル効果を抑制するＭＩＳＦＥＴの構造としては、図３に示すようなポケット構造を有するＭＩＳＦＥＴがある（例えば、特許文献１を参照）。図３（ａ）は、ポケット構造を有するＭＩＳＦＥＴ１００の構成を示した断面図で、図３（ｂ）は、その製造方法を示した工程断面図である。
【０００４】
図３（ａ）に示すように、チャネル領域を挟んでソース・ドレイン拡散領域１０４が形成され、その内側には、ソース・ドレイン拡張領域（エクステンション領域）１０５が形成されている。そして、エクステンション領域１０５を囲むように、基板（ウェル領域）１０７と同じ導電型の不純物領域であるポケット領域１０６が形成されている。このポケット領域１０６の不純物濃度を基板１０７よりも高くすることによって、ソース・ドレイン拡散領域１０４からチャネル領域への空乏層の伸びを押え、短チャネル効果を抑制するようにしたものである。
【０００５】
このパンチスルーストッパとして機能するポケット構造を有するＭＩＳＦＥＴ１００は、以下のように形成される。
【０００６】
まず、図３（ｂ）に示すように、基板１０７上にゲート絶縁膜１０３を介してゲート電極１０１を形成した後、ゲート電極１０１をマスクにイオン注入を行い、エクステンション領域１０５、及びポケット領域１０６をそれぞれ形成する。その後、図３（ａ）に示すように、ゲート電極１０１の側面にサイドウォール１０２を形成した後、ゲート電極１０１及びサイドウォール１０２をマスクにイオン注入を行い、ソース・ドレイン拡散領域１０４を形成することによって、ポケット構造を有するＭＩＳＦＥＴ１００を形成する。
【０００７】
ところで、ＭＩＳＦＥＴの微細化に伴い、ＭＩＳＦＥＴの電流駆動能力も大きくする必要があるが、そのためには、エクステンション領域１０５の抵抗を下げる必要がある。エクステンション領域１０５の拡散深さは、素子の微細化に伴い浅くなる方向にあるので、エクステンション領域１０５の抵抗を下げるには、エクステンション領域１０５とソース・ドレイン拡散領域１０４との距離を短くする、すなわち、ゲート電極１０１の側面に形成するサイドウォール１０２を薄くする必要がある。
【０００８】
しかしながら、サイドウォール１０２を薄く形成した場合、サイドウォール１０２の形成後にソース・ドレイン拡散領域１０４をイオン注入で形成する際、熱処理による横方向拡散によってエクステンション領域１０５を打ち消さないようにするために、ソース・ドレイン拡散領域１０４を浅く形成する必要がある。しかし、ソース・ドレイン拡散領域１０４を浅く形成すると、図３（ａ）の点線で示すように、ソース・ドレイン拡散領域１０４がポケット領域１０６内に存在することになり、ソース・ドレイン拡散領域１０４の底面全体が、基板１０７よりも不純物濃度の高いポケット領域１０６と接することになる。その結果、ソース・ドレイン／基板間の接合容量が増大し、ＭＩＳＦＥＴの動作速度の低減や、接合リーク電流の増加等の問題が生じる。
【０００９】
このような問題に対し、特許文献２には、ポケット領域をイオン注入で形成する際、フォトレジストパターンを用いた大傾角イオン注入の手段を用いて、上記問題を解決する方法が記載されている。以下、図４（ａ）〜（ｃ）に示した工程断面図を参照しながら説明する。
【００１０】
まず、図４（ａ）に示すように、ｐ型シリコン基板１０７上にゲート絶縁膜１０３を介してポリシリコン膜等で構成されるゲート電極１０１を形成する。そして、基板１０７上にフォトレジスト膜１０８を塗布した後、フォトレジスト膜１０８をパターニングして、ゲート電極１０１の側面から所定の距離だけ離れた領域の基板１０７（及び素子分離１１０）を露出させる。その後、ゲート電極１０１とフォトレジスト膜１０８をマスクに、Ｐ型不純物、例えばボロン（Ｂ）を、大傾角イオン注入により基板１０７中に導入する。
【００１１】
このとき、フォトレジストパターンのゲート電極１０１側面からの距離Ｌと、フォトレジスト膜１０８の膜厚（高さ）Ｈと、注入角度θとの関係を、
Ｌ≒Ｈ×ｔａｎθ  ・・・（１）
の式が成り立つように設定しておくこと、角度θでイオン注入されるＢは、フォトレジスト膜１０８の陰となる基板１０７表面にはほとんど注入されず、ゲート電極１０１の端部下の基板１０７近傍にのみ注入されることになる。これにより、ポケット領域（ボロン注入層）１０６を、局所的に形成することができる。
【００１２】
続いて、ゲート電極１０１をマスクに、ｎ型不純物、例えば砒素（Ａｓ）を基板１０７にイオン注入し、ｎ型のエクステンション領域１０５を形成する。
【００１３】
次に、図４（ｂ）に示すように、ゲート電極１０１の側面にサイドウォール１０２を形成した後、ゲート電極１０１及びサイドウォール１０２をマスクに、ｎ型不純物、例えばＡｓを基板１０７にイオン注入して、ｎ型のソース・ドレイン拡散領域１０４を形成する。
【００１４】
その後、各イオン注入層の活性化のための熱処理を行うことによって、図４（ｃ）に示すように、ポケット領域１０６がエクステンション領域１０５を囲うように形成され、かつ、ソース・ドレイン拡散領域１０４が基板１０７に接するように形成された構造のＭＩＳＦＥＴ２００を完成する。
【特許文献１】特開平４−５８５６２号公報
【特許文献２】特開平９−２８９３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献２に記載された方法は、浅く形成されたソース・ドレイン拡散領域１０４の底面全体がポケット領域１０６と接することを回避することができるので、ＭＩＳＦＥＴの微細化を図っても、ソース・ドレイン／基板間の接合容量の増大を防止できる点で有用であるが、ポケット領域１０６を、ゲート電極１０１の端部下の基板１０７近傍に局所的に形成するには、フォトレジスト膜１０８の開口部を、ゲート電極１０１の側面から所定の距離Ｌだけ離して形成する必要があるため、以下のような問題が生じる。
【００１６】
すなわち、フォトレジスト膜１０８の開口は、フォトレジスト膜１０８を基板１０７上に塗布した後、ゲート電極１０１に位置合わせして形成されるが、位置合わせに誤差が生じると、Ｂの注入領域、すなわち、ポケット領域１０６が、ゲート電極１０１に対して非対称に形成され、その結果、ＭＩＳＦＥＴの電気的特性が非対称になるという問題が生じる。
【００１７】
また、上記開口部のゲート電極１０１の側面からの距離Ｌは、式（１）に示すように、フォトレジスト膜１０８の膜厚Ｈが厚くなるほど、あるいは、Ｂのイオン注入角度θが大きくなるほど、長くする必要があり、素子の微細化に伴い、素子分離をはさんで隣接するｎ型不純物のポケット領域を有するＰチャネル型ＭＩＳＦＥＴの活性領域が近接すると、所定の距離Ｌを満たすフォトレジストパターン自身が形成できなくなるという問題も生じる。例えば、注入角度θを４５°とした場合、Ｌ≒Ｈとなり、通常のフォトレジスト膜１０８の膜厚が約５００ｎｍであることを考慮すると、例えば、隣接するｎ型不純物のポケット領域を有するＰチャネル型ＭＩＳＦＥＴの活性領域の幅が５００ｎｍ程度以下になると、フォトレジスト膜１０８の開口部が、隣接するＭＩＳＦＥＴと重なってしまい、フォトレジストパターン自身が形成できなくなくなる。
【００１８】
本発明はかかる点に鑑みてなされたもので、その主な目的は、ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制したポケット構造を有するＭＩＳＦＥＴを容易に製造することのできる製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係わる半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極をマスクに第２導電型の第１の不純物を基板にイオン注入してソース・ドレイン拡張領域を形成する工程（ａ）と、半導体基板上にゲート電極を覆うようにフォトレジスト膜を形成する工程（ｂ）と、フォトレジスト膜をパターニングしてゲート電極の側面から所定の距離だけ離れた領域の基板表面を露出する工程（ｃ）と、工程（ｃ）の後に、ゲート電極をマスクに第１導電型の第２の不純物を基板にイオン注入してソース・ドレイン拡張領域を囲むポケット領域を形成する工程（ｄ）と、工程（ｄ）の後に、フォトレジスト膜を除去した後、ゲート電極の側面にサイドウォールを形成する工程（ｅ）と、ゲート電極及びサイドウォールをマスクに第２導電型の第３の不純物を基板にイオン注入してソース・ドレイン拡散領域を形成する工程（ｆ）とを有し、工程（ｄ）において、第２の不純物は該第２の不純物のイオン注入によってフォトレジスト膜下の半導体基板中にも導入されることを特徴とする。
【００２０】
このような方法により、ソース・ドレイン拡張領域をポケット領域で囲うとともに、ソース・ドレイン拡散領域をポケット領域に接しないように形成することができるので、ソース・ドレイン／基板間の接合容量の増大を防止し、かつ、ゲート電極の空乏化を抑制したポケット構造を有するＭＩＳＦＥＴを容易に実現することができる。さらに、フォトレジスト膜をイオン注入される不純物が通過できる程度の薄い膜にすることができるので、フォトレジスト膜をパターニングする際のアライメント精度が向上し、その結果、対称性のある電気的特性を有するＭＩＳＦＥＴを容易に形成することができる。なお、この場合、フォトレジスト膜の膜厚は、１００ｎｍ以下であることが好ましい。
【００２１】
ある好適な実施形態において、上記ポケット領域は、ソース・ドレイン拡張領域よりも深く、ソース・ドレイン拡散領域よりも浅く、半導体基板中に形成される。
【００２２】
ある好適な実施形態において、上記工程（ｄ）において、第２の不純物を半導体基板に対して斜めイオン注入してポケット領域を形成する。
【発明の効果】
【００２３】
本発明に係わる半導体装置の製造方法によれば、ソース・ドレイン拡張領域をポケット領域で囲うとともに、ソース・ドレイン拡散領域をポケット領域に接しないように形成することができるので、ソース・ドレイン／基板間の接合容量の増大を防止し、かつ、ゲート電極の空乏化を抑制したＭＩＳＦＥＴを実現するとともに、フォトレジスト膜をイオン注入される不純物が通過できる程度の薄い膜にすることができるので、フォトレジスト膜をパターニングする際のアライメント精度が向上し、対称性のある電気的特性を有するＭＩＳＦＥＴを容易に形成することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態におけるポケット構造を有するＭＩＳＦＥＴの製造方法を模式的に示した工程断面図である。なお、ここでは、Ｎチャネル型ＭＩＳＦＥＴを例に説明する。
【００２５】
まず、図１（ａ）に示すように、Ｐ型（１００）シリコン基板（第１導電型の半導体基板）１７にトレンチ溝を形成し、そこに酸化膜を埋設して素子分離領域２０を形成した後、しきい値電圧調整とＰ型ウェル領域（不図示）の形成のため、例えばボロン（Ｂ）を基板１７にイオン注入する。その後、熱酸化法などにより２ｎｍ程度の酸化膜からなるゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上に１５０ｎｍ程度の多結晶シリコンを堆積し、多結晶シリコン膜からなるゲート電極１１を形成する。そして、ゲート電極１１をマスクにして、Ｎ型（第２導電型）の不純物、例えば砒素（Ａｓ）を基板１７に浅くイオン注入することによって、Ｎ型のエクステンション領域（ソース・ドレイン拡張領域）１５を形成する。ここで、Ａｓは、例えば、エネルギーが約５ｋｅＶ、ドーズ量が約５Ｅ１４／ｃｍ2 、注入角度が０〜７°の条件でイオン注入する。
【００２６】
次に、図１（ｂ）に示すように、基板１７上に、ゲート電極１１を覆うように、フォトレジスト膜１８を形成する。このフォトレジスト膜１８の膜厚Ｈは、後述するポケット注入不純物（例えば、ボロン）のフォトレジスト膜１８中での飛程よりも薄く、換言すれば、ポケット注入不純物がフォトレジスト膜１８下の基板１７中に導入される程度の厚さに形成しておく。ここで、フォトレジスト膜１８の膜厚Ｈは、５０〜１００ｎｍ程度に形成する。
【００２７】
次に、図１（ｃ）に示すように、フォトレジスト膜１８をパターニングして、ゲート電極１１の側面から所定の距離Ｌだけ離れた領域の基板１７の表面を露出するように開口部を形成する。ここで、距離Ｌは、後述するゲート電極１１の端部下の基板１７に局所的な深い不純物分布を持つように形成されるポケット領域が、チャネルストッパとして機能するのに十分な程度のｐ型不純物領域が形成できる範囲であればよい。なお、距離Ｌは、後工程で形成するサイドウォール１２の幅よりも狭くすることが望ましい。
【００２８】
次に、図１（ｄ）に示すように、ゲート電極１１をマスクに、Ｐ型（第１導電型）の不純物、例えばＢを基板１７に斜めイオン注入し、基板１７中にエクステンション領域１５を囲むポケット領域１６を形成する。ここで、Ｂは、例えば、エネルギーが約１５ｋｅＶ、ドーズ量が約１Ｅ１３／ｃｍ2、注入角度θが１５〜４５°の条件でイオン注入する。
【００２９】
この条件でＢをイオン注入することによって、ポケット領域１６は、ゲート電極１１の側面下のシリコン基板１７近傍は深く形成され、フォトレジスト膜１８下の基板１７（後述するソース・ドレイン領域）は浅く形成される。
【００３０】
次に、図１（ｅ）に示すように、フォトレジスト膜１８を除去した後、シリコン基板１７上に、例えば８０ｎｍ程度の窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって、ゲート電極１１の側面にサイドウォール１２を形成する。そして、ゲート電極１１及びサイドウォール１２をマスクとして、Ｎ型不純物、例えばＡｓをシリコン基板１７にイオン注入して、ソース・ドレイン拡散領域１４を形成する。ここで、Ａｓは、例えば、エネルギーが約３０ｋｅＶ、ドーズ量が４Ｅ１５／ｃｍ2、注入角度が０〜７°の条件でイオン注入する。
【００３１】
その後、窒素雰囲気中で１０００℃、１０秒程度の熱処理を行い、導入された不純物を活性化させることによって、ポケット領域１６を備えたＭＳＩＦＥＴ１０を完成する。
【００３２】
本実施形態の方法によれば、Ｎチャネル型ＭＩＳＦＥＴのゲート電極１１の端部下に設けられたエクステンション領域１５の底面及び側面（ゲート電極１１下に位置する側面）を、ｐ型ポケット領域１６によって囲み、ソース・ドレイン拡散領域１４のうち少なくともサイドウォール１２の側方下に位置する領域の底面がｐ型ポケット領域１６よりも相対的に不純物濃度の低いｐ型シリコン基板（またはｐ型ウェル）１７に接するように形成することができる。これにより、短チャネル効果によるしきい値電圧の変動等を抑制するとともに、ソース・ドレイン拡散領域１４の接合容量及び接合リーク電流の低減を図ることができる。
【００３３】
また、ポケット領域１６は、フォトレジスト膜１８を所定の領域だけ開口した状態でイオン注入により形成されるので、フォトレジスト膜１８が開口した領域下、すなわち、ゲート電極１１の端部下の基板１７近傍には深く、フォトレジスト膜１８が形成された領域下の基板１７には浅くなるように、ポケット領域１６を自己整合的に形成することができ、簡単な工程で本発明に係わるＭＩＳＦＥＴを容易に製造することができる。
【００３４】
さらに、フォトレジスト膜１８の膜厚を薄く形成することにより、開口部を形成する際のゲート電極１１に対する位置合わせ精度を十分に確保することができ、電気的特性にバラツキのないＭＩＳＦＥＴを製造することができる。
【００３５】
なお、本実施形態において、エクステンション領域１５を形成してから、ポケット領域１６を形成したが、先にポケット領域１６を形成してから、エクステンション領域１５を形成しても構わない。また、ポケット領域１６は、Ｂを斜めイオン注入することによって形成したが、イオン注入後の熱拡散により、エクステンション領域１５を囲むようにポケット領域１６が形成できれば、通常の０〜７°程度の注入角度でイオン注入してもよい。
【００３６】
（第２の実施形態）
図２（ａ）〜（ｃ）は、本発明の第２の実施形態におけるポケット構造を有するＭＩＳＦＥＴの製造方法を模式的に示した工程断面図である。なお、ここでは、Ｎチャネル型ＭＩＳＦＥＴを例として説明する。
【００３７】
まず、図２（ａ）に示すように、Ｐ型シリコン基板１７に酸化膜が埋設された素子分離領域２０を形成した後、しきい値電圧調整とＰ型ウェル領域（不図示）の形成のため、例えばボロン（Ｂ）を基板１７にイオン注入する。その後、２ｎｍ程度の酸化膜からなるゲート絶縁膜１３を形成した後、１５０ｎｍ程度の多結晶シリコンからなるゲート電極１１を形成する。そして、ゲート電極１１をマスクにして、Ｎ型の不純物、例えばＡｓを基板１７に浅くイオン注入することによって、Ｎ型エクステンション領域（ソース・ドレイン拡張領域）１５を形成する。その後、基板１７上に、ゲート電極１１を覆うように、フォトレジスト膜１９を塗布する。フォトレジスト膜１９は、３００ｎｍ程度の膜厚Ｈ0を有しており、ゲート電極１１が埋設されて、表面は平坦になっている。
【００３８】
次に、図２（ｂ）に示すように、フォトレジスト膜１９をパターニングして、ゲート電極１１の側面から所定の距離Ｌだけ離れた領域の基板１７の表面を露出するように開口部を形成する。ここで、距離Ｌは、ゲート電極１１の端部下の基板１７に局所的な深い不純物分布を持つように形成されるポケット領域が、チャネルストッパとして機能するのに十分な程度のｐ型不純物領域が形成できる範囲であればよい。なお、距離Ｌは、後工程で形成するサイドウォール１２の幅よりも狭くすることが望ましい。
【００３９】
次に、図２（ｃ）に示すように、フォトレジスト膜１９を異方性エッチングして、膜厚Ｈを有するフォトレジスト膜１９ａになるまで薄くする。なお、膜厚Ｈは、ポケット注入不純物のフォトレジスト膜１９ａ中での飛程よりも薄く、換言すれば、ポケット注入不純物がフォトレジスト膜１８下の基板１７中に導入される程度の厚さに形成する。ここで、エッチングは、例えば酸素系のエッチングガスを用いて行う。
【００４０】
その後、第１の実施形態の図１（ｄ）〜（ｅ）に示したのと同様の工程に従って、基板１７中に、ポケット領域１６、及びソース・ドレイン拡散領域１４をイオン注入により形成し、ポケット構造を有するＭＩＳＦＥＴを完成する。
【００４１】
本実施形態の方法によれば、通常のフォトレジスト膜１９を用いてパターニングを行った後、異方性ドライエッチングを施して、所定の膜厚を有するフォトレジストパターン１９ａを形成してから、ポケット注入を行うので、ＭＩＳＦＥＴが微細化されても、従来のようにフォトレジストパターンが形成できなくなるような制限は受けない。
【００４２】
これにより、短チャネル効果によるしきい値電圧の変動等が抑制され、かつ、ソース・ドレイン拡散領域１４の接合容量及び接合リーク電流が低減されたＭＩＳＦＥＴを、容易に製造することができる。
【００４３】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、Ｎ型チャネルＭＩＳＦＥＴを例に説明したが、イオン注入する不純物の導電型を変えることによって、Ｐ型ＭＩＳＦＥＴについても、同様に形成することができる。
【産業上の利用可能性】
【００４４】
本発明によれば、ソース・ドレイン／基板間の接合容量の増大を防止しつつ、ゲート空乏化を抑制したポケット構造を有するＭＩＳＦＥＴを容易に製造することのできる製造方法を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態におけるＭＩＳＦＥＴの製造方法を示した工程断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＭＩＳＦＥＴの製造方法を示した工程断面図である。
【図３】（ａ）は、従来のポケット構造を有するＭＩＳＦＥＴの構成を示した断面図、（ｂ）は、その製造方法を示した工程断面図である。
【図４】（ａ）〜（ｃ）は、従来のＭＩＳＦＥＴの製造方法を示した工程断面図である。
【符号の説明】
【００４６】
１０      ＭＳＩＦＥＴ
１１      ゲート電極
１２      サイドウォール
１３      ゲート絶縁膜
１４      ソース・ドレイン拡散領域
１５      エクステンション領域（ソース・ドレイン拡張領域）
１６      ポケット領域
１７      シリコン基板（半導体基板）
１８、１９    フォトレジスト膜
【図１】
2007300013.tif 000003
【図２】
2007300013.tif 000004
【図３】
2007300013.tif 000005
【図４】
2007300013.tif 000006