(57)【要約】【課題】  製造工程のハンドリング中などにおいて、電気的過剰ストレスに曝されても、ダメージを受けにくい半導体レーザを提供する。【解決手段】  活性層１などのメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層の上に形成された第２の埋込み層６とを有し、ｐ電極１２とｎ電極１１との間に順バイアスの電圧が印加されたとき、第１の埋込み層と第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、第２の埋込み層には、第２の埋込み層の一部分の膜厚を、第２の埋込み層のその他の部分の膜厚よりも薄くしてなる、薄膜部分１４を設ける。或いは、第２の埋込み層には、第２の埋込み層の一部分のドーピング濃度を、第２の埋込み層６のその他の部分のドーピング濃度よりも低くしてなる、低ドーピング濃度部分を設ける。【選択図】        図１
2007035923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けた第１の電極と、
前記半導体基板側に設けた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第２の埋込み層には、前記第２の埋込み層の一箇所又は複数箇所の部分の膜厚を、前記第２の埋込み層の前記一箇所又は複数箇所の部分以外の部分の膜厚よりも薄くしてなる、一箇所又は複数箇所の薄膜部分を設けたことを特徴とする半導体レーザ。
【請求項２】
半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けた第１の電極と、
前記半導体基板側に設けた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第２の埋込み層には、前記第２の埋込み層の一箇所又は複数箇所の部分のドーピング濃度を、前記第２の埋込み層の前記一箇所又は複数箇所の部分以外の部分のドーピング濃度よりも低くしてなる、一箇所又は複数箇所の低ドーピング濃度部分を設けたことを特徴とする半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ファイバ通信、光情報処理、光ディスクなどに用いられる半導体レーザにおいて順方向過電圧による故障の抑制に関するものである。
【背景技術】
【０００２】
ＩｎＧａＡｓＰ系の半導体レーザは高信頼・高速・小型・低消費電力の光送信器光源としてアクセス・メトロ・長距離の光伝送システムで広く使用されている。
【０００３】
図６は従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザの構造の１例を示す断面図である。図６において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層、６は第２の（ｎ-ＩｎＰ）埋込み層、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極である。
【０００４】
詳述すると、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工されている。そして、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込６み層とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【０００５】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）には逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。
【０００６】
また、このような半導体レーザでは前面側（図６の紙面と直交する方向の一端面）に低反射膜、後面側（図６の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率よくレーザ光を入力する構造をとる。従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの駆動電流による光出力・電圧特性の１例を図７に示す。図７に示すようにｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザは、活性層１の駆動電流を増加させると、電圧が上昇するとともに、光出力が増加し、良好な光出力特性と電気的特性を示している。なお、光出力特性のロールオーバーは発熱によるものである。このように、ＩｎＧａＡｓＰ系半導体レーザではＧａＡｓを基板とする短波系の半導体レーザと異なり、端面溶融破壊に達する前に熱飽和することから、数Ｖ程度のサージによる破壊は免れる。
【０００７】
しかしながら、数百Ｖを越える静電放電（ＥＳＤ：electrostatic discharge)にはＩｎＧａＡｓＰ系半導体レーザでも、ダメージを免れない。ＥＳＤに代表されるように順バイアスの１〜２ｋＶで約０．１μｓの短パルスの電圧が印加されると、ＩｎＰを基板とする長波系１．３μｍ帯又は１．５５μｍ帯ＩｎＧａＡｓＰ歪量子井戸レーザでも、低反射側の前端面では光密度が高くなり、ＧａＡｓを基板とするＡｌＧａＡｓレーザ、ＧａＡｓレーザ、ＩｎＧａＡｓ歪量子井戸レーザと同様に端面溶融（ＣＯＤ；catastrophic optical damage ）による突発故障が生じることが報告されている。このようなＥＳＤは電気的過剰ストレス（ＥＯＳ：electrical overstress)の１つに分類され、電子部品にダメージを与え、伝送システムの突発故障の原因となることから、一般的にＥＳＤ保護回路が配置される。
【０００８】
一方、入荷検査でレーザ特性が良好であり、また、製品作製に静電対策を取ったにもかかわらず、突発故障、閾値電流・スローブ効率の劣化、更に、発振波長のシフトが発生する素子が現れることが知られている。また、新しいパッケージを導入した際、突発故障数が増大することが報告されている。これらは製造工程のハンドリング中、特に、それぞれのレーザのマウント及びテスト中において、電気的過剰ストレスに曝されたことが原因と考えられ、静電放電（ＥＳＤ：electrostatic discharge)が指摘されている。
【０００９】
なお、ＥＳＤに関する先行技術文献としては下記のものがある。
【非特許文献１】Y. Twu et. al., Journal of Applied Physics, Vol. 74, No. 3,pp. 1510, 1993年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような故障に対してパッケージを含めた電子部品のＥＳＤに関係した信頼性の確保が必要である。近年、ＥＳＤダメージは突発故障を起こすもの、さらに、内在する故障を故障判定基準で検知できないものがあることが指摘されている。この中で初期のＥＳＤダメージを持つ素子は、スクリーニングで除去されず、フィールドでの使用において完全な故障に至るまで内在する故障を確認することはできない。従って、ＥＳＤダメージを与えないこと、更には、ＥＳＤダメージの閾値を上げることが重要となる。
【００１１】
本発明はこのような課題を解決するものであり、製造工程のハンドリング中などにおいて、電気的過剰ストレスに曝されても、ダメージを受けにくい半導体レーザを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成する第１の発明の半導体レーザは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けた第１の電極と、
前記半導体基板側に設けた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第２の埋込み層には、前記第２の埋込み層の一箇所又は複数箇所の部分の膜厚を、前記第２の埋込み層の前記一箇所又は複数箇所の部分以外の部分の膜厚よりも薄くしてなる、一箇所又は複数箇所の薄膜部分を設けたことを特徴とする。
【００１３】
また、第２の発明の半導体レーザは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分、或いは、半導体基板と、この半導体基板の上に形成された第１のＳＣＨ層と、この第１のＳＣＨ層の上に形成された活性層（量子井戸構造・バルク構造を含む）と、この活性層の上に形成された第２のＳＣＨ層と、この第２のＳＣＨ層の上に形成されたカバー層と、前記第２のＳＣＨ層と前記カバー層との間に形成したグレーティング層とがメサ形状に加工された部分と、
前記メサ形状に加工された部分の両側において前記半導体基板の上に形成された第１の埋込み層と、
この第１の埋込み層の上に形成された第２の埋込み層と、
この第２の埋込み層と前記カバー層との上に形成されたクラッド層と、
このクラッド層の上に形成されたキャップ層と、
このキャップ層側に設けた第１の電極と、
前記半導体基板側に設けた第２の電極とを有し、
前記第１の電極と前記第２の電極との間に順バイアスの電圧が印加されたとき、前記第１の埋込み層と前記第２の埋込み層とからなるｐｎ接合部には逆バイアスの電圧が印加されるように構成された埋込み構造の半導体レーザにおいて、
前記第２の埋込み層には、前記第２の埋込み層の一箇所又は複数箇所の部分のドーピング濃度を、前記第２の埋込み層の前記一箇所又は複数箇所の部分以外の部分のドーピング濃度よりも低くしてなる、一箇所又は複数箇所の低ドーピング濃度部分を設けたことを特徴とする。
【発明の効果】
【００１４】
上記第１の発明の半導体レーザによれば、第１の電極と第２の電極と間に順バイアスの電圧が印加されると、第１の埋込み層と第２の埋込み層とからなるｐｎ接合部は逆方向にバイアスされるが、このときに第２の埋込み層の薄膜部分の空乏層がクラッド層近傍まで延びる降伏電圧（この降伏電圧は薄膜部分の膜厚や幅によって調整される）までバイアス電圧を高めると、活性層以外の領域（第１の埋込み層と第２の埋込み層のｐｎ接合部）に電流が流れ始めるため、電流が急激に増加し始めて、電圧クランプとなり、順バイアスの印加電圧を制限することができ、光出力の増加を抑えることができる。このため、製造工程のハンドリング中などにおいて、ＥＳＤなどの電気的過剰ストレスに曝されても、半導体レーザの端面劣化を抑制することができる。
【００１５】
また、上記第２の発明の半導体レーザによれば、第１の電極と第２の電極と間に順バイアスの電圧が印加されると、第１の埋込み層と第２の埋込み層とからなるｐｎ接合部は逆方向にバイアスされるが、このときに第２の埋込み層の低ドーピング濃度部分の空乏層がクラッド層近傍まで延びる降伏電圧（この降伏電圧は低ドーピング濃度部分のドーピング濃度や幅によって調整される）までバイアス電圧を高めると、活性層以外の領域（第１の埋込み層と第２の埋込み層のｐｎ接合部）に電流が流れ始めるため、電流が急激に増加し始めて、電圧クランプとなり、順バイアスの印加電圧を制限することができ、光出力の増加を抑えることができる。このため、製造工程のハンドリング中などにおいて、ＥＳＤなどの電気的過剰ストレスに曝されても、半導体レーザの端面劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施の形態例について図を用いて説明する。
［第１の実施の形態例］
図１は本発明の第１の実施の形態例に係る第２の埋込み層の一部領域をエッチングした半導体レーザの構造の１例を示す断面図である。
【００１７】
図１において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層、６は第２の（ｎ-ＩｎＰ）埋込み層、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極、１３は第２の埋込み層６の一部分をエッチングして残った薄膜部分である。
【００１８】
詳述すると、本第１の実施の形態例の半導体レーザは、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有しており、また、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込み層６とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【００１９】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）には逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。また、本半導体レーザでは前面側（図１の紙面と直交する方向の一端面）に低反射膜、後面側（図１の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率よくレーザ光を入力する構造をとる。
【００２０】
そして、本第１の実施の形態例の半導体レーザにおける第２の埋込み層６には、第２の埋込み層６の一部分の膜厚を、第２の埋込み層６の前記一部分以外の部分の膜厚よりも薄くしてなる、薄膜部分１３が設けられている。この薄膜部分１３は、第１の埋込み層５と第２の埋込み層６を再成長（活性層１などの１回目の膜の成長に続く２回目の膜の成長）した後、第２の埋込み層６の一部分の領域（薄膜部分１３となる部分）が窓となるレジストパターンを作製し、このレジストパターンの窓から露出している第２の埋込み層６の一部分をドライエッチングでエッチングし、その後、前記レジストパターンを除去することによって作製した。
【００２１】
このドライエッチングにより、薄膜部分１３の膜厚ｄ１は０．５μｍとした。なお、第２の埋込み層６の薄膜部分１３以外の部分の膜厚ｄ２は例えば０．８〜１μｍとし、また、薄膜部分１３の幅ｗ１は例えば２〜３μｍとする。
【００２２】
図２には第２の（ｎ-ＩｎＰ）埋込み層６のドーピング濃度による空乏層の厚さの電圧依存性の計算結果を示す。なお、図２では第１の（ｐ-ＩｎＰ）埋込み層５のドーピング濃度は１×１０18ｃｍ-3とした。図２において、ｄｎがｎ型の半導体層である第２の埋込み層６側に形成される空乏層の厚さ、ｄｐがｐ型の半導体層である第１の埋込み層５側に形成される空乏層の厚さである。
【００２３】
図２に示すように、第２の（ｎ-ＩｎＰ）埋込み層６（薄膜部分１３を含む）のドーピング濃度を１×１０18ｃｍ-3とすると、第２の埋込み層６（薄膜部分１３を含む）の空乏層の厚さは、−２Ｖの逆バイアス電圧が第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加されたときに約０．５μｍとなる。従って、薄膜部分１３の膜厚ｄ１を０．５μｍとしたことから、−２Ｖの逆バイアス電圧が第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加されたときに薄膜部分１３では空乏層が、隣接層のｐ-ＩｎＰクラッド層７に略接触することになる。
【００２４】
図３には本第１の実施の形態例の半導体レーザの駆動電流による光出力・電圧特性を示す。図３に示すように駆動電流を増加させると、電圧が上昇し、光出力が増加する。しかしながら、電圧が１．８Ｖ付近まで上昇したところで、電圧の上昇が抑制され、同時に、光出力はドロップし、その後も次第に減少している。電圧の上昇が抑制されたのは活性層１以外の領域（第１の埋込み層５と第２の埋込み層６のｐｎ接合部）に急激に電流が流れ始めたためであるが、このように急激に電流が流れ始めたのは第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加される逆バイアス電圧が１．８Ｖまで上昇するのにともなって薄膜部分１３の空乏層が隣接層のｐ-ＩｎＰクラッド層７近傍まで延び、ついには逆バイアス電圧１．８Ｖで降伏電圧に達したためであり、設計とほぼ一致している。
【００２５】
以上のように、本第１の実施の形態例の半導体レーザでは、第２の埋込み層６の薄膜部分１３の降伏電圧まで電圧が上昇すると、活性層１以外の領域（第１の埋込み層５と第２の埋込み層６のｐｎ接合部）で電流が流れ始めて、電圧クランプとなり、順バイアスの印加電圧を制限することができ、光出力の増加を抑えることができる（光出力の増加は停止する）。本第１の実施の形態例によれば、光出力は３００ｍＷ以上に増加することはなく、端面劣化を抑制した半導体レーザを作製できることが確認された。光出力の増大が抑制されることにより、端面溶融が抑制されて、ＣＯＤによる突発故障が抑制されることになる。従って、本第１の実施の形態例によれば半導体レーザに保護回路が組み込まれた構成となり、ハンドリング等によるＥＳＤを原因とする端面劣化の抑制に有効である。
【００２６】
なお、前記降伏電圧は第２の埋込み層６の薄膜部分１３の膜厚ｄ１によって調整される。薄膜部分１３の膜厚ｄ１が薄いほど降伏し易い（降伏電圧が低い）。換言すれば、薄膜部分１３の膜厚ｄ１は所定の降伏電圧に応じて適宜設定すればよい。即ち、ＥＳＤなどの電気的過剰ストレスによる半導体レーザの端面劣化を抑制するのに適した降伏電圧を設定し、第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加される逆バイアス電圧が、当該所定の降伏電圧に達したときに第２の埋込み層６の薄膜部分１３が降伏して電流が流れるように当該薄膜部分１３の膜厚ｄ１を設定すればよい。
【００２７】
また、図１では活性層１などのメサ形状部分の左右両側の第２の埋込み層６において、それぞれ一箇所にだけ薄膜部分１３を設けているが、これに限定するものではなく、左右両側の第２の埋込み層６において、それぞれ複数箇所に薄膜部分１３を設けるようにしてもよい。この場合、例えば、一箇所にだけ薄膜部分１３を設けるときには当該薄膜部分１３の幅ｗ１を２μｍとする一方、５箇所に薄膜部分１３を設けるときには５倍の電流が流れ、電圧クランプの効果が一層高まる。
【００２８】
また、上記ではｎ基板１．５５μｍ帯半導体レーザについて示したが、勿論、これに限定するものではなく、本発明（第２の埋込み層に薄膜部分を設けるという構成）はｐ基板１．５５μｍ帯半導体レーザ、ｎ基板及びｐ基板１．３μｍ帯半導体レーザなどにも適用することができ、これらの半導体レーザにおいても上記と同様の効果が得られることは明らかである。
【００２９】
また、上記では半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有する半導体レーザについて示したが、これに限定するものではなく、本発明（第２の埋込み層に薄膜部分を設けるという構成）は、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分を有する半導体レーザにも適用することができる。
【００３０】
また、本発明（第２の埋込み層に薄膜部分を設けるという構成）は、ファブリ−ペロ型半導体レーザに限定するものではなく、ＤＦＢ半導体レーザにも適用することができる。この場合、ＤＦＢ半導体レーザは図１に示す構造において、第２のＳＣＨ層３とカバー層４との間にグレーティング層を形成した構造、即ち、半導体基板９と、第１のＳＣＨ層２と、活性層１と、第２のＳＣＨ層３と、グレーティング層と、カバー層４とがメサ形状に加工された部分を有する構造となる。
【００３１】
［第２の実施の形態例］
図４は本発明の第２の実施の形態例に係る第２の埋込み層の一部にドーピング濃度の低い領域を作製した半導体レーザの構造の１例を示す断面である。
【００３２】
図４において、１は１．５５μｍ組成ＩｎＧａＡｓＰ活性層、２は第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ（Separate-Confinement Heterostructure）層、３は第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層、４はｐ-ＩｎＰカバー層、５は第１の（ｐ-ＩｎＰ）埋込み層（ドーピング濃度：１×１０18ｃｍ-3）、６は第２の（ｎ-ＩｎＰ）埋込み層（ドーピング濃度：２×１０18ｃｍ-3）、７はｐ-ＩｎＰクラッド層、８はｐ+-ＩｎＧａＡｓＰキャップ層、９はｎ-ＩｎＰ基板、１０はＳｉＯ2絶縁膜、１１はｎ電極、１２はｐ電極、１４は第２の埋込み層６に設けた低ドーピング濃度部分である。
【００３３】
詳述すると、本第２の実施の形態例の半導体レーザは、半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有しており、また、このメサ形状に加工された部分の両側において半導体基板９の上に形成された第１の埋込み層５と、この第１の埋込み層５の上に形成された第２の埋込み層６とを有し、更に、この第２の埋込み層６とカバー層４との上に形成されたクラッド層７と、このクラッド層７の上に形成されたキャップ層８とを有している。また、ｎ電極１１は半導体基板９側に設けられて半導体基板９に接している。ｐ電極１２はキャップ層８側に設けられてキャップ層８に接している。なお、ｐ電極１２とキャップ層８との間の両側部分に絶縁膜１０を介在させることによりｐ電極１２が、前記メサ形状に加工された部分に対応する位置でのみキャップ層８と接するようにして効率的に活性層１に駆動電流を流すようになっている。
【００３４】
このようなｐ-ＩｎＰ／ｎ-ＩｎＰ埋込みタイプの半導体レーザは、ｐ電極１２とｎ電極１１との間に順バイアス（ｐ電極１２側が正でｎ電極１１側が負）の電圧を印加して活性層１に駆動電流を流すとき、第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）には逆バイアスの電圧が印加される構造であるため、この第１の埋込み層５と第２の埋込み層６の領域（ｐｎ接合部）では電流をブロックする。その結果、活性層１に効率よく電流が注入される。また、本半導体レーザでは前面側（図４の紙面と直交する方向の一端面）に低反射膜、後面側（図４の紙面と直交する方向の他端面）に高反射膜をコーティングし、光出力の大きい前面側から、図示しない光ファイバに効率よくレーザ光を入力する構造をとる。
【００３５】
そして、本第２の実施の形態例の半導体レーザにおける第２の埋込み層６には、第２の埋込み層６の一部分のドーピング濃度を、第２の埋込み層６の前記一部分以外の部分のドーピング濃度よりも低くしてなる、低ドーピング濃度部分１４が設けられている。この低ドーピング濃度部分１４は、第１の埋込み層５と第２の埋込み層６を再成長（活性層１などの１回目の膜の成長に続く２回目の膜の成長）した後、第２の埋込み層６の一部分の領域（低ドーピング濃度部分１４となる部分）が窓となるＳｉＯ2パターンを作製し、このＳｉＯ2パターンの窓から露出している第２の埋込み層６の一部分にイオン注入することにより作製した。
【００３６】
このイオン注入により、第２の埋込み層６の低ドーピング濃度部分１４のドーピング濃度も、１×１０18ｃｍ-3とした。また、第２の埋込み層６（低ドーピング濃度部分１４を含む）の膜厚ｄ３は０．５μｍとした。低ドーピング濃度部分１４の幅ｗ２は例えば２〜３μｍとする。
【００３７】
前述のように図２には第２の（ｎ-ＩｎＰ）埋込み層６のドーピング濃度による空乏層の厚さの電圧依存性の計算結果を示す。第１の（ｐ-ＩｎＰ）埋込み層のドーピング濃度は１×１０18ｃｍ-3とした。図２に示すように、第２の埋込み層６の低ドーピング濃度部分１４のドーピング濃度を１×１０18ｃｍ-3とすると、この低ドーピング濃度部分１４の空乏層の厚さは、−２Ｖの逆バイアス電圧が第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加されたときに約０．５μｍとなる。従って、第２の埋込み層６（低ドーピング濃度部分１４を含む）の膜厚ｄ３を０．５μｍとしたことから、−２Ｖの逆バイアス電圧が第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加されたときに低ドーピング濃度部分１４では空乏層が、隣接層のｐ-ＩｎＰクラッド層７に略接触することになる。なお、第２の埋込み層６の低ドーピング濃度部分１４以外の部分は、ドーピング濃度が低ドーピング濃度部分１４のドーピング濃度よりも高いため、空乏層の厚さが低ドーピング濃度部分１４の空乏層の厚さよりも小さい。
【００３８】
図５には本第２の実施の形態例の半導体レーザの駆動電流による光出力・電圧特性を示す。図５に示すように駆動電流を増加させると、電圧が上昇するとともに、光出力が増加している。しかしながら、電圧が１．８Ｖ付近まで上昇したところで、電圧の上昇が抑制され、同時に、光出力はドロップするとともに減少している。電圧の上昇が抑制されたのは活性層１以外の領域（第１の埋込み層５と第２の埋込み層６のｐｎ接合部）に急激に電流が流れ始めたためであるが、このように急激に電流が流れ始めたのは第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加される逆バイアス電圧が１．８Ｖまで上昇するのにともなって低ドーピング濃度部分１４の空乏層が隣接層のｐ-ＩｎＰクラッド層７近傍まで延び、ついには逆バイアス電圧１．８Ｖで降伏電圧に達したためであり、設計とほぼ一致している。
【００３９】
以上のように、本第２の実施の形態例の半導体レーザでは、第２の埋込み層６の低ドーピング濃度部分１４の降伏電圧まで電圧が上昇すると、活性層１以外の領域（第１の埋込み層５と第２の埋込み層６のｐｎ接合部）で電流が流れ始めて、電圧クランプとなり、順バイアスの印加電圧を制限することができ、光出力の増加を抑えることができる（光出力の増加は停止する）。本第２の実施の形態例によれば、光出力は３００ｍＷ以上に増加することはなく、端面劣化を抑制した半導体レーザを作製できることが確認された。光出力の増大が抑制されることにより、端面溶融が抑制され、ＣＯＤによる突発故障が抑制されることになる。従って、本第２の実施の形態例によれば半導体レーザに保護回路が組み込まれた構成となり、ハンドリング等によるＥＳＤを原因とする端面劣化の抑制に有効である。
【００４０】
なお、前記降伏電圧は第２の埋込み層６の低ドーピング濃度部分１４のドーピング濃度によって調整される。低ドーピング濃度部分１４のドーピング濃度が低いほど降伏し易い（降伏電圧が低い）。換言すれば、低ドーピング濃度部分１４のドーピング濃度は所定の降伏電圧に応じて適宜設定すればよい。即ち、ＥＳＤなどの電気的過剰ストレスによる半導体レーザの端面劣化を抑制するのに適した降伏電圧を設定し、第１の埋込み層５と第２の埋込み層６のｐｎ接合部に印加される逆バイアス電圧が、当該所定の降伏電圧に達したときに第２の埋込み層６の低ドーピング濃度部分１４が降伏して電流が流れるように当該低ドーピング濃度部分１４のドーピング濃度を設定すればよい。
【００４１】
また、図４では活性層１などのメサ形状部分の左右両側の第２の埋込み層６において、それぞれ一箇所にだけ低ドーピング濃度部分１４を設けているが、これに限定するものではなく、左右両側の第２の埋込み層６において、それぞれ複数箇所に低ドーピング濃度部分１４を設けるようにしてもよい。この場合、例えば、一箇所にだけ低ドーピング濃度部分１４を設けるときには当該低ドーピング濃度部分１４の幅ｗ２を２μｍとする一方、５箇所に低ドーピング濃度部分１４を設けるときには５倍の電流が流れ、電圧クランプの効果が一層高まる。
【００４２】
また、上記ではｎ基板１．５５μｍ帯半導体レーザについて示したが、勿論、これに限定するものではなく、本発明（第２の埋込み層に低ドーピング濃度部分を設けるという構成）はｐ基板１．５５μｍ帯半導体レーザ、ｎ基板及びｐ基板１．３μｍ帯半導体レーザなどにも適用することができ、これらの半導体レーザにおいても上記と同様の効果が得られることは明らかである。
【００４３】
また、上記では半導体基板９と、この半導体基板９の上に形成された第１のＳＣＨ層２と、この第１のＳＣＨ層２の上に形成された活性層１と、この活性層１の上に形成された第２のＳＣＨ層３と、この第２のＳＣＨ層３の上に形成されたカバー層４とがメサ形状に加工された部分を有する半導体レーザについて示したが、これに限定するものではなく、本発明（第２の埋込み層に低ドーピング濃度部分を設けるという構成）は、半導体基板と、この半導体基板の上に形成された活性層と、この活性層の上に形成されたカバー層とがメサ形状に加工された部分を有する半導体レーザにも適用することができる。
【００４４】
また、本発明（第２の埋込み層に低ドーピング濃度部分を設けるという構成）は、ファブリ−ペロ型半導体レーザに限定するものではなく、ＤＦＢ半導体レーザにも適用することができる。この場合、ＤＦＢ半導体レーザは図４に示す構造において、第２のＳＣＨ層３とカバー層４との間にグレーティング層を形成した構造、即ち、半導体基板９と、第１のＳＣＨ層２と、活性層１と、第２のＳＣＨ層３と、グレーティング層と、カバー層４とがメサ形状に加工された部分を有する構造となる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態例に係る第２の埋込み層の一部領域をエッチングした半導体レーザの構造の１例を示す断面図である。
【図２】第２の（ｎ-ＩｎＰ）埋込み層のドーピング濃度による空乏層の厚さの電圧依存性の計算結果を示す図である。
【図３】本発明の第１の実施の形態例に係る第２の埋込み層の一部領域をエッチングした半導体レーザの駆動電流による光出力・電圧特性を示す図である。
【図４】本発明の第２の実施の形態例に係る第２の埋込み層の一部にドーピング濃度の低い領域を作製した半導体レーザの構造の１例を示す断面図である。
【図５】本発明の第２の実施の形態例に係る第２の埋込み層の一部にドーピング濃度の低い領域を作製した半導体レーザの駆動電流による光出力・電圧特性を示す図である。
【図６】従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの１例を示す断面図である。
【図７】従来のｐ-ＩｎＰ／ｎ-ＩｎＰ埋込み半導体レーザの駆動電流による光出力・電圧特性の１例を示す図である。
【符号の説明】
【００４６】
１  １．５５μｍ組成ＩｎＧａＡｓＰ活性層
２  第１の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層
３  第２の１．３μｍ組成ｉ-ＩｎＧａＡｓＰ-ＳＣＨ層
４  ｐ-ＩｎＰカバー層
５  第１の（ｐ-ＩｎＰ）埋込み層
６  第２の（ｎ-ＩｎＰ）埋込み層
７  ｐ-ＩｎＰクラッド層
８  ｐ+-ＩｎＧａＡｓＰキャップ層
９  ｎ-ＩｎＰ基板
１０  ＳｉＯ2絶縁膜
１１  ｎ電極
１２  ｐ電極
１３  第２の埋込み層の薄膜部分
１４  第２の埋込み層の低ドーピング濃度部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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