(57)【要約】【課題】消去動作後のデータ書き込み動作時に、書き込みベリファイのエラーが発生することを防止すること。【解決手段】本発明に係る不揮発性メモリにおけるデータ消去方法は、（Ａ）メモリセル群に対し一括消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、そのメモリセル群に含まれる各メモリセルの閾値電圧が第１レベル以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、（Ｃ）そのメモリセル群につながるディジット線を流れるリーク電流が所定の値以下になるまで、第１レベルを増加させつつ上記（Ｂ）ステップを繰り返すステップとを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的に書き込み及び一括消去が可能なメモリセル群を有する不揮発性メモリにおけるデータ消去方法であって、
（Ａ）前記メモリセル群に対し、一括消去を行うステップと、
（Ｂ）前記（Ａ）ステップの後、前記メモリセル群に含まれる各メモリセルの閾値電圧が第１レベル以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、
（Ｃ）前記メモリセル群につながるディジット線を流れるリーク電流が所定の値以下になるまで、前記第１レベルを増加させつつ前記（Ｂ）ステップを繰り返すステップと
を有する
データ消去方法。
【請求項２】
請求項１に記載のデータ消去方法であって、
前記（Ｃ）ステップは、
（ｃ１）前記（Ｂ）ステップの後、前記メモリセル群につながるディジット線を流れるリーク電流が所定の値以下か否かを、ディジット線単位で判定するステップと、
（ｃ２）あるディジット線に関する前記リーク電流が前記所定の値より大きいと判定された場合、前記あるディジット線につながる複数のメモリセルに対して、前記第１レベルを増加させた後に前記（Ｂ）ステップを再度行うステップと、
（ｃ３）全てのディジット線に対して、前記（ｃ１）及び（ｃ２）ステップを繰り返すステップと
を含む
データ消去方法。
【請求項３】
請求項１又は２に記載のデータ消去方法であって、
前記第１レベルは、ディジット線毎に独立して設定される
データ消去方法。
【請求項４】
電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群と、
前記メモリセル群に接続されたディジット線と、
前記ディジット線に接続された判定回路と
を備え、
前記判定回路は、前記メモリセル群に含まれる各メモリセルの閾値電圧が第１レベル以上か否かをメモリセル単位で判定し、また、前記ディジット線を流れるリーク電流が所定の値以下か否かをディジット線単位で判定する
不揮発性メモリ。
【請求項５】
請求項４に記載の不揮発性メモリであって、
前記メモリセル群に対するデータ書き込み・消去を制御する制御回路を更に備え、
前記制御回路は、前記メモリセル群に対して一括消去を行った後、前記判定回路による判定結果を参照しながら、前記各メモリセルの閾値電圧が前記第１レベル以上になるようにメモリセル単位で書き戻しを行う
不揮発性メモリ。
【請求項６】
請求項５に記載の不揮発性メモリであって、
前記制御回路は、前記判定回路による判定結果を参照しながら、前記リーク電流が前記所定の値以下になるまで、前記第１レベルを増加させつつ前記書き戻しを繰り返す
不揮発性メモリ。
【請求項７】
請求項５に記載の不揮発性メモリであって、
前記制御回路は、前記書き戻しの後、前記判定回路によって前記リーク電流が前記所定の値より大きいと判定された場合、前記第１レベルを増加させ、前記書き戻しを再度行う
不揮発性メモリ。
【請求項８】
請求項６又は７に記載の不揮発性メモリであって、
前記制御回路は、前記第１レベルを、ディジット線毎に独立して設定する
不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、不揮発性メモリに対するデータ消去技術に関する。
【背景技術】
【０００２】
フラッシュメモリは、電気的に消去・書き込みが可能な不揮発性メモリとして知られている。フラッシュメモリのメモリセルは、コントロールゲートと、周囲から電気的に絶縁されたフローティングゲートとを有している。電子がフローティングゲートに注入されて閾値電圧の高くなった状態（書き込み状態）は、例えばデータ「０」に対応付けられる。一方、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態（消去状態）は、データ「１」に対応付けられる。
【０００３】
以下、書き込み状態から消去状態へ移行させる「消去動作」に関する従来技術ついて説明する。尚、データ値そのものではなく閾値電圧の分布を用いることにより消去動作の説明が行われる。
【０００４】
図１は、従来の消去動作を示すフローチャートである。また、図２は、その消去動作による閾値電圧Ｖｔｍの分布の遷移を示している。図１及び図２を参照して以下に説明されるように、フラッシュメモリの自動消去動作は、大きく分けて「消去前書き込み（ステップＳ１００）」、「消去（ステップＳ２００）」、「書き戻し（ステップＳ３００）」の３ステップに分類される。
【０００５】
ステップＳ１００：消去前書き込み
消去動作開始後、消去時の閾値電圧のばらつきを低減するために、まず書き込みが行われる（ステップＳ１０１）。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルＬ１（例えば６Ｖ）以上になったかどうかの判定が行われる（ステップＳ１０２）。この判定は書き込み判定（書き込みベリファイ）と呼ばれる。判定の結果がフェイルであった場合、再度ステップＳ１０１が行われる。
【０００６】
ステップＳ２００：消去
次に、消去対象メモリセル群に対して一括消去が行われる（ステップＳ２０１）。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルＬ２（例えば５Ｖ）以下になったかどうかの判定が行われる（ステップＳ２０２）。この判定は消去判定（消去ベリファイ）と呼ばれる。判定の結果がフェイルであった場合、再度ステップＳ２０１が行われる。
【０００７】
ステップＳ３００：書き戻し
次に、閾値電圧が低くなり過ぎているメモリセル（過剰消去セル）が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルＬ３（例えば２Ｖ）より低いかどうかの判定が行われる（ステップＳ３０１）。その判定は、例えば、過剰消去判定レベルＬ３の電圧をコントロールゲートに印加した時に流れる電流が微小なリファレンス電流より小さいか否かを比較器で比較することにより行われる。特許文献１に開示された技術によれば、この過剰消去判定は、ビット単位（メモリセル単位）で行われる。
【０００８】
閾値電圧が過剰消去判定レベルＬ３より低い場合、当該メモリセルに電子を再度注入することにより書き戻しが行われる（ステップＳ３０２）。続いて、そのメモリセルの閾値電圧が過剰消去判定レベルＬ３以上になったかどうかの判定が再度行われる（ステップＳ３０３）。この意味で、過剰消去判定レベルＬ３を、書き戻し判定レベルＬ３と呼ぶこともできる。書き戻し判定は、過剰消去判定と同様に行われる。判定の結果がフェイルであった場合、再度ステップＳ３０２が行われる。続いて、消去判定レベルＬ２を用いることによって、過剰書き戻し判定が行われる（ステップＳ３０４）。必要があれば、再度ステップＳ２０１から繰り返される。これにより、メモリセル群の閾値電圧分布が、所定の範囲内（Ｌ２〜Ｌ３）に設定される。
【０００９】
【特許文献１】特開２００１−１８４８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本願発明者は、次の点に着目した。上述の書き戻しステップＳ３００において、過剰消去セルのデプリーション状態の解消が図られる。そこでは、過剰消去判定レベルＬ３の電圧をコントロールゲートに印加した時に流れる電流が微小なリファレンス電流より小さいか否かを比較することにより行われる。その電流の検出限界は、電流比較回路の能力にもよるが、たとえば３μＡである。よって従来の方法では、その検出限界より小さいリーク電流がメモリセルから流れていても、検出することができなかった。
【００１１】
例えば、一本のディジット線に１０２４ビットのメモリセルが接続されている場合を考える。その場合、１ビット当たり例えば１０ｎＡのリーク電流しか流れていなくても、一本のディジット線全体では１０２４０ｎＡ（≒１０μＡ）のリーク電流が流れていることになる。このように大きいリーク電流が流れたままだと、消去動作後に別のデータがそのディジット線につながるメモリセルに書き込まれる際に、書き込み判定（書き込みベリファイ）が正確に行われなくなる。それは次の理由による。
【００１２】
書き込みが行われると、フローティングゲートに電子が注入され、メモリセルの閾値電圧が上昇する。書き込みベリファイにおいては、当該メモリセルの閾値電圧が書き込み判定レベル以上であるか否かの判定が行われる。具体的には、書き込み判定レベルの電圧をコントロールゲートに印加した時に電流が流れないことが確認される。しかしながら、上述の大きいリーク電流がディジット線に流れている場合、書き込みが正常に行われていたとしても、そのリーク電流が検出されてしまう。その結果、閾値電圧が書き込み判定レベルに到達していないと判定され、フローティングゲートには電子が更に注入されることになる。このように、一本のディジット線全体としてのリーク電流が大きいままであると、電流判定回路が誤動作し、書き込み判定のエラーが発生する。これは、不揮発性メモリの信頼性の低下を招く。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の第１の観点において、電気的に書き込み及び一括消去が可能なメモリセル群（３ａ〜３ｄ）を有する不揮発性メモリ（１）におけるデータ消去方法が提供される。そのデータ消去方法は、（Ａ）メモリセル群（３ａ〜３ｄ）に対し一括消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、そのメモリセル群（３ａ〜３ｄ）に含まれる各メモリセルの閾値電圧が第１レベル（Ｌ３）以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、（Ｃ）そのメモリセル群（３ａ〜３ｄ）につながるディジット線（ＤＬ）を流れるリーク電流（Ｉｌ）が所定の値（Ｉｒｅｆ２）以下になるまで、第１レベル（Ｌ３）を増加させつつ上記（Ｂ）ステップを繰り返すステップとを有する。
【００１５】
本発明の第２の観点において、不揮発性メモリ（１）が提供される。その不揮発性メモリ（１）は、電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群（３ａ〜３ｄ）と、そのメモリセル群（３ａ〜３ｄ）に接続されたディジット線（ＤＬ）と、そのディジット線（ＤＬ）に接続された判定回路（１０）とを備える。判定回路（１０）は、メモリセル群（３ａ〜３ｄ）に含まれる各メモリセルの閾値電圧が第１レベル（Ｌ３）以上か否かをメモリセル単位で判定し、また、一本のディジット線（ＤＬ）を流れるリーク電流（Ｉｌ）が所定の値（Ｉｒｅｆ２）以下か否かをディジット線単位で判定する。
【００１６】
本発明によれば、消去動作終了前に、ディジット線単位でリーク判定が実施される。これにより、ディジット線を流れるリーク電流に寄与する電流であって、ビット単位の判定では検知できなかった電流をも検知することが可能となる。例えば、一本のディジット線に１０２４ビットのメモリセルが接続されており、また、リーク電流の判定基準が５μＡであるとする。この場合、ディジット線単位でリーク電流を測定することによって、１ビットあたり０．００４９μＡ以上のリーク電流を検知することが可能となる。
【００１７】
そのリーク判定の結果が書き戻し処理にフィードバックされ、必要であれば追加的な書き戻しが実行される。つまり、従来検出されなかった微小なリーク電流を発生させるメモリセルに対して、追加的な書き戻しが実行される。これにより、メモリセルのデプレッション状態がほぼ解消され、一本のディジット線全体を流れるリーク電流は大幅に低減される。その結果、消去動作後に行われる書き込み動作時に、判定回路が誤動作することが防止され、書き込みベリファイのエラーの発生が防止される。従って、不揮発性メモリの信頼性が向上する。
【発明の効果】
【００１８】
本発明に係る不揮発性メモリによれば、消去動作後のデータ書き込み動作時に、書き込みベリファイのエラーが発生することが防止される。従って、不揮発性メモリの信頼性が向上する。
【発明を実施するための最良の形態】
【００１９】
添付図面を参照して、本発明による不揮発性メモリ及びそれに対するデータ消去方法を説明する。不揮発性メモリとして、フラッシュメモリが例示される。
【００２０】
１．構成
図３は、本発明の実施の形態に係るフラッシュメモリ１の構成を概略的に示しており、特に、消去動作に関連する構成を示している。
【００２１】
フラッシュメモリ１は、複数のメモリセル３からなるメモリセルアレイ２を有している。複数のメモリセル３は、電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群である。各メモリセル３は、コントロールゲートと、周囲から電気的に絶縁されたフローティングゲートとを有している。また、ワード線ＷＬ０〜ＷＬ２とディジット線（ビット線）ＤＬ０〜ＤＬ１が交差するように形成されており、各交差点にメモリセル３が設けられている。ワード線ＷＬ０〜ＷＬ２の各々は、所定数のメモリセル３のゲートに共通に接続されている。また、ディジット線ＤＬ０〜ＤＬ１の各々は、所定数のメモリセル３のドレインに共通に接続されている。各メモリセル３のソースは接地されている。
【００２２】
デコーダ４は、制御回路５からの制御信号に応答して、ワード線ＷＬ０〜ＷＬ２のうち指定されたワード線を選択する。選択されたワード線ＷＬには、書き込み・消去・ベリファイのそれぞれに応じた電圧が印加される。その電圧は、制御回路５の指示に従って、電圧発生回路６が生成する。このように、制御回路５は、メモリセルアレイ２に対するデータ書き込み、消去、及びベリファイを制御する。制御回路５の制御により、メモリセル３に電子が注入されたり、電子が引き抜かれたりする。電子がフローティングゲートに注入されて閾値電圧の高くなった状態（書き込み状態）は、例えばデータ「０」に対応付けられる。一方、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態（消去状態）は、データ「１」に対応付けられる。
【００２３】
メモリセル３に記録されたデータが所望の値になっているか、すなわち、閾値電圧が所望の値になっているか否かの判定（ベリファイ）は、判定回路１０によって行われる。判定回路１０は、各ディジット線ＤＬ０，ＤＬ１に接続されている。あるメモリセル３のコントロールゲートに所定のベリファイ電圧が印加された場合、そのメモリセル３を流れるドレイン電流の大きさは、閾値電圧に応じて決定される。そのドレイン電流と所定のリファレンス電流とを比較することによって、当該メモリセル３の閾値電圧が所望の値より大きいか小さいか判定することができる。
【００２４】
２．消去動作
次に、図４と図５を参照して、本実施の形態に係る消去動作を具体的に説明する。図４は、本実施の形態に係る消去動作を示すフローチャートである。また、図５は、その消去動作による閾値電圧Ｖｔｍの分布の遷移を示している。フラッシュメモリの自動消去動作は、大きく分けて「消去前書き込み（ステップＳ１０）」、「消去（ステップＳ２０）」、及び「書き戻し（ステップＳ３０）」の３ステップに分類される。
【００２５】
ステップＳ１０：消去前書き込み
消去動作開始後、消去時の閾値電圧Ｖｔｍのばらつきを低減するために、まず書き込みが行われる（ステップＳ１１）。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルＬ１（例えば６Ｖ）以上になったかどうかの判定が行われる（ステップＳ１２）。この判定は書き込み判定（書き込みベリファイ）と呼ばれる。判定の結果がフェイルであった場合、再度ステップＳ１１が行われる。
【００２６】
ステップＳ２０：消去
次に、消去対象メモリセル群に対して一括消去が行われる（ステップＳ２１）。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルＬ２（例えば５Ｖ）以下になったかどうかの判定が行われる（ステップＳ２２）。この判定は消去判定（消去ベリファイ）と呼ばれる。判定の結果がフェイルであった場合、再度ステップＳ２１が行われる。
【００２７】
ステップＳ３０：書き戻し
次に、閾値電圧が低くなり過ぎているメモリセル（過剰消去セル）が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルＬ３（例えば２Ｖ）より低いかどうかの判定が行われる（ステップＳ３１）。この過剰消去判定は、ビット単位（メモリセル単位）で行われる。
【００２８】
図６には、過剰消去判定に関連する判定回路１０中の構成の一例が示されている。判定回路１０には、電流比較器２０とリファレンスセル２１が含まれている。電流比較器２０は、リファレンスセル２１とディジット線に接続されており、そのディジット線はメモリセル３ａ〜３ｄに接続されている。例えば、メモリセル３ｂに対する過剰消去判定が行われる場合を考える。この時、メモリセル３ｂのコントロールゲートには、電圧発生回路６から供給される過剰消去判定レベルＬ３の電圧が印加される。これにより、ディジット線にはセル電流Ｉｍが流れる。一方、リファレンスセル２１のコントロールゲートには電圧発生回路６から供給される所定の電圧が印加され、それにより、過剰消去判定レベルＬ３に応じたリファレンス電流Ｉｒｅｆ１（例えば５μＡ）が発生する。
【００２９】
電流比較器２０は、セル電流Ｉｍとリファレンス電流Ｉｒｅｆ１との比較を行う。セル電流Ｉｍがリファレンス電流Ｉｒｅｆ１より小さい場合、メモリセル３ｂの閾値電圧は過剰消去判定レベルＬ３より大きいと判定される。一方、セル電流Ｉｍがリファレンス電流Ｉｒｅｆ１より大きい場合、メモリセル３ｂの閾値電圧は過剰消去判定レベルＬ３より小さく、当該メモリセル３ｂは過剰消去セルであると判定される。尚、図６において、リファレンスセル２１の代わりに、過剰消去判定用の所定の電流源が用いられてもよい。
【００３０】
閾値電圧が過剰消去判定レベルＬ３より低い場合、当該メモリセル３ｂに電子を再度注入することにより書き戻しが行われる（ステップＳ３２）。続いて、そのメモリセル３ｂの閾値電圧が過剰消去判定レベルＬ３以上になったかの判定が行われる（ステップＳ３３）。この意味で、過剰消去判定レベルＬ３を、書き戻し判定レベルＬ３と呼ぶこともできる。書き戻し判定は、過剰消去判定と同様に行われる（図６参照）。判定の結果がフェイルであった場合、再度ステップＳ３２が行われる。続いて、消去判定レベルＬ２を用いることによって、過剰書き戻し判定が行われる（ステップＳ３４）。必要があれば、再度ステップＳ２１から繰り返される。これにより、メモリセル群の閾値電圧分布が、所定の範囲内（Ｌ２〜Ｌ３）に設定される。
【００３１】
このように、各メモリセルの閾値電圧が書き戻し判定レベルＬ３以上になるように、ビット単位（メモリセル単位）で書き戻し及びベリファイが行われる。その書き戻し及びベリファイは、図３で示された制御回路５により制御される。言い換えれば、制御回路５は、判定回路１０による判定結果を参照しながら、メモリセル単位で書き戻し及びベリファイを行う。
【００３２】
更に、本実施の形態によれば、消去対象メモリセル群の各々に対する書き戻しベリファイが終了した後、リーク判定が行われる（ステップＳ３５）。リーク判定においては、ディジット線を流れるリーク電流が所定の値以下か否かが、“ディジット線単位”で判定される。つまり、ディジット線が一本ずつ選択され、選択された１本のディジット線全体を流れるリーク電流が所定の値以下か否かの判定が行われる。
【００３３】
図７には、リーク判定に関連する判定回路１０中の構成の一例が示されている。判定回路１０には、電流比較器３０と定電流回路３１が含まれている。電流比較器３０は、定電流回路３１と選択ディジット線に接続されており、選択ディジット線はメモリセル３ａ〜３ｄに接続されている。リーク判定において、メモリセル３ａ〜３ｄの全てのコントロールゲートに、ゲート電位０Ｖが印加される。これにより、全てのワード線は非選択になる。この時にディジット線を流れる電流Ｉｌが、リーク電流である。電流比較器３０は、そのリーク電流Ｉｌと定電流回路３１によるリファレンス電流Ｉｒｅｆ２（例えば５μＡ）との比較を行う。
【００３４】
リーク電流Ｉｌがリファレンス電流Ｉｒｅｆ２以下である場合、問題はないので、その選択ディジット線に関するリーク判定は終了する。一方、リーク電流Ｉｌがリファレンス電流Ｉｒｅｆ２より大きいと判定された場合、上述の通り、後の書き込み動作時に電流判定回路が誤動作し、書き込み判定のエラーが発生する可能性がある。従って、その選択ディジット線につながるメモリセル３ａ〜３ｄに関しては、閾値電圧が更に上昇するような処理が実行される。
【００３５】
そのために、制御回路５は、それらメモリセル３ａ〜３ｄに関する過剰消去判定レベル（書き戻し判定レベル）Ｌ３を増加させる（ステップＳ３６）。そして、新たに設定された書き戻し判定レベルＬ３を用いることにより、それらメモリセル３ａ〜３ｄに対して書き戻し及び書き戻しベリファイが再度実行される。この書き戻し・書き戻しベリファイは、上述のステップＳ３２と同様に、メモリセル単位で実行される（図６参照）。
【００３６】
ある選択ディジット線を流れるリーク電流Ｉｌがリファレンス電流Ｉｒｅｆ２以下になれば、次のディジット線に対するリーク判定が行われる。全てのディジット線においてリーク電流Ｉｌがリファレンス電流Ｉｒｅｆ２以下になることが確認されると、消去動作は終了する。尚、リーク判定はディジット線単位で行われるため、書き戻しレベルＬ３もディジット線毎に設定されることになる。
【００３７】
以上に説明されたように、本実施の形態によれば、消去動作終了前に、選択ディジット線を流れるリーク電流が検出され、検出結果が書き戻し処理にフィードバックされる。制御回路５は、判定回路１０による判定結果を参照しながら、リーク電流Ｉｌがリファレンス電流Ｉｒｅｆ２以下になるまで、書き戻し判定レベルＬ３を増加させつつ書き戻し処理を繰り返す。これにより、ディジット線を流れるリーク電流がほぼゼロになるので、消去動作後に行われる書き込み動作時に書き込み判定エラーが発生することが防止される。
【００３８】
３．効果
リーク電流の検出限界は、電流比較回路の能力にもよるが、たとえば３μＡである。従来の方法によれば、ビット単位でリーク電流の検出が行われるのみであり、ビット単位で検出限界より小さいリーク電流が流れていても、検出することができなかった。例えば、一本のディジット線に１０２４ビットのメモリセルが接続されている場合を考える。この時、１ビット当たり例えば１０ｎＡのリーク電流しか流れていなくても、１本のディジット線全体では１０２４０ｎＡ（≒１０μＡ）のリーク電流が流れていることになる。ビット単位での過剰消去判定において問題が検出されなくても、１本のディジット線全体から見れば大きなリーク電流が発生している可能性がある。このように大きいリーク電流が流れたままだと、上述の理由により、書き込み判定（書き込みベリファイ）が正確に行われなくなる。一本のディジット線全体としてリーク電流を考慮していない点で、従来の方法における書き戻し処理は充分でなかったと言える。
【００３９】
本発明によれば、消去動作終了前に、ディジット線単位でリーク判定が実施される。これにより、ディジット線を流れるリーク電流に寄与する電流であって、ビット単位の判定では検知できなかった電流をも検知することが可能となる。例えば、一本のディジット線に１０２４ビットのメモリセルが接続されており、また、リーク電流の判定基準が５μＡであるとする。この場合、ディジット線単位でリーク電流を測定することによって、１ビットあたり０．００４９μＡ以上のリーク電流を検知することが可能となる。
【００４０】
そのリーク判定の結果が書き戻し処理にフィードバックされ、必要であれば追加的な書き戻しが実行される。つまり、従来検出されなかった微小なリーク電流を発生させるメモリセルに対して、追加的な書き戻しが実行される。これにより、メモリセルのデプレッション状態がほぼ解消され、一本のディジット線全体を流れるリーク電流は大幅に低減される。その結果、消去動作後に行われる書き込み動作時に、判定回路が誤動作することが防止され、書き込みベリファイのエラーの発生が防止される。従って、不揮発性メモリの信頼性が向上する。
【００４１】
また、従来技術では、書き戻し判定レベルＬ３は、全てのメモリセルに対して一様に設定されていた。一方、本発明によれば、ディジット線単位でリーク判定（ステップＳ３５）及び書き戻し判定レベルＬ３の変更（ステップＳ３６）が行われるため、書き戻し判定レベルＬ３はディジット線毎に独立して設定されることになる。従って、メモリセル３の閾値電圧を、消去単位毎に最適な値に設定することが可能となる。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来のフラッシュメモリの消去動作を示すフローチャートである。
【図２】図２は、従来の消去動作による閾値電圧分布の遷移を示す図である。
【図３】図３は、本発明の実施の形態に係るフラッシュメモリの構成を概略的に示すブロック図である。
【図４】図４は、本実施の形態に係るフラッシュメモリの消去動作を示すフローチャートである。
【図５】図５は、本実施の形態に係る消去動作による閾値電圧分布の遷移を示す図である。
【図６】図６は、書き戻し判定に関連する構成を概略的に示す回路図である。
【図７】図７は、リーク電流判定に関連する構成を概略的に示す回路図である。
【符号の説明】
【００４３】
１    フラッシュメモリ
２    メモリセルアレイ
３    メモリセル
４    デコーダ
５    制御回路
６    電圧発生回路
１０    判定回路
２０    電流比較器
２１    リファレンスセル
３０    電流比較器
３１    定電流回路
Ｌ１    書き込み判定レベル
Ｌ２    消去判定レベル
Ｌ３    過剰消去判定レベル
【図１】
2007141367.tif 000003
【図２】
2007141367.tif 000004
【図３】
2007141367.tif 000005
【図４】
2007141367.tif 000006
【図５】
2007141367.tif 000007
【図６】
2007141367.tif 000008
【図７】
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