(57)【要約】【課題】高品位表示、および高信頼性を実現し、かつ、半導体チップのチップ単価を低減する。【解決手段】表示パネルと、前記表示パネルを構成する基板の一辺の周辺部に形成される複数の入力側配線と、前記表示パネルを構成する基板の一辺の周辺部に実装される半導体チップと、前記表示パネルを構成する基板の一辺の縁に実装されるフレキシブル配線基板とを備え、前記フレキシブル配線基板の出力側フレキシブル配線は、前記複数の入力側配線に電気的、機械的に接続され、前記半導体チップは、長手方向の一方の辺に沿って形成される入力側の複数のバンプ電極を有し、前記入力側の複数のバンプ電極は、前記複数の入力側配線に電気的、機械的に接続される表示装置であって、前記半導体チップの入力側の複数のバンプ電極の中で、前記半導体チップの長手方向の中心付近に形成されたバンプ電極は、電源用のバンプ電極である。【選択図】図５
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【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルを構成する基板の一辺の周辺部に形成される複数の入力側配線と、
前記表示パネルを構成する基板の一辺の周辺部に実装される半導体チップと、
前記表示パネルを構成する基板の一辺の縁に実装されるフレキシブル配線基板とを備え、
前記フレキシブル配線基板の出力側フレキシブル配線は、前記複数の入力側配線に電気的、機械的に接続され、
前記半導体チップは、長手方向の一方の辺に沿って形成される入力側の複数のバンプ電極を有し、
前記入力側の複数のバンプ電極は、前記複数の入力側配線に電気的、機械的に接続される表示装置であって、
前記半導体チップの入力側の複数のバンプ電極の中で、前記半導体チップの長手方向の中心付近に形成されたバンプ電極は、電源用のバンプ電極であることを特徴とする表示装置。
【請求項２】
前記電源用のバンプ電極の両側には、制御信号用の複数のバンプ電極が形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記半導体チップは、長手方向の他方の辺に沿って形成される出力側の複数のバンプ電極を有し、
前記出力側の複数のバンプ電極は、それぞれ前記表示パネルを構成する基板に形成された信号線に電気的、機械的に接続されていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記電源用のバンプ電極は、出力側のバンプ電極よりも面積が大きいこと特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記半導体チップの長手方向の中心部に、階調基準電圧用のバンプ電極が配置され、
前記階調基準電圧用のバンプ電極の一方の外側に、デジタル電源用のバンプ電極およびアナログ電源用のバンプ電極の一方のバンプ電極が配置され、
前記階調基準電圧用のバンプ電極の他方の外側に、デジタル電源用のバンプ電極およびアナログ電源用のバンプ電極の他方のバンプ電極が配置されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記デジタル電源用のバンプ電極、あるいは、前記アナログ電源用のバンプ電極は、ＧＮＤ用のバンプ電極を含むこと特徴とする請求項５に記載の表示装置。
【請求項７】
前記階調基準電圧は、正極性のｎ（ｎ≧２）個の階調基準電圧と、負極性のｎ個の階調基準電圧とで構成され、
前記半導体チップの長手方向の中心線を挟んで、正極性のｎ個の階調基準電圧用のバンプ電極と、負極性のｎ個の階調基準電圧用のバンプ電極とが配置されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記正極性のｎ個の階調基準電圧用のバンプ電極の並び順は、各バンプ電極に印加される前記正極性の階調基準電圧が、前記半導体チップの長手方向の中心線から遠くなるほど順次高くなるように配列され、
前記負極性のｎ個の階調基準電圧用のバンプ電極の並び順は、各バンプ電極に印加される前記負極性の階調基準電圧が、前記半導体チップの長手方向の中心線から遠くなるほど順次低くなるように配列されることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記複数の入力側配線は、アモルファスＩＴＯ膜で構成されることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記表示パネルは、液晶表示パネルであることを特徴とする請求項１ないし請求項９のいずれか１項に記載の表示装置。
【請求項１１】
前記導体チップは、ソースドライバであることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記液晶表示パネルは、ＩＰＳ方式の液晶表示パネルであることを特徴とする請求項１０または請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、高品位表示、および高信頼性を実現し、かつ、半導体チップのチップ単価を低減することが可能な表示装置に関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動するゲートドライバあるいはソースドライバを備えている。
そして、このような液晶表示モジュールにおいて、ゲートドライバあるいはソースドライバを構成する半導体チップの実装方法として、液晶表示パネルを構成する一対の基板の一方の基板上に、半導体チップを実装するＣＯＧ（Chip On Glass）方式が知られている。
半導体チップがＣＯＧ方式で実装される液晶表示パネルでは、一対の基板の一方の基板上に形成される配線層を構成するポリＩＴＯ（Indium Tin Oxide）膜と、半導体チップ上に形成されたバンプ電極（金バンプ電極）とが、異方性導電膜（ＡＣＦ；Anisotropic Conductive Film）により、電気的、機械的に接続される。
この接続方法では、バンプ電極と、異方性導電膜内の導電粒子と、ポリＩＴＯ膜の積層構造による異種金属接続になるため、必然的に接続抵抗が発生する。
中でも、ＩＴＯ膜の表面抵抗は、接続抵抗値に大きな割合を占めることが知られている。現在、ＴＮ方式の液晶表示パネルでは、バンプ電極と配線層（ポリＩＴＯ膜）との間の接続抵抗を十Ω以下にするようにしている。
また、電流が多く流れる電源用のバンプ電極とＧＮＤ用のバンプ電極は、各々１０個程度を割り当てて、電圧降下による表示劣化を防止している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図７は、従来のソースドライバ用の半導体チップのバンプ電極の配置状態を示す図である。図７において、１０は階調基準電圧用の複数のバンプ電極、１１はアナログ電源／ＧＮＤ用の複数のバンプ電極、１２はデジタル電源／ＧＮＤ用の複数のバンプ電極、１３は映像電圧出力用の複数のバンプ電極、１６は複数のダミーバンプ電極である。なお、図７において、複数のダミーバンプ電極１６が形成される側が出力側、映像電圧出力用の複数のバンプ電極１３が形成される側が入力側である。
また、図７に示すように、半導体チップの長手方向の長さを１とした場合、映像電圧出力用の複数のバンプ電極１３は、半導体チップの長手方向の中心の０．８の領域に形成される。
従来のソースドライバ用の半導体チップでは、半導体チップ内の回路配線を優先で設計を行うため、電源用、ＧＮＤ用、階調基準電圧用の各バンプ電極（１０，１１，１２）は、半導体チップの端に形成されているが、各バンプ電極と接続される入力側配線として、表面抵抗の低いポリＩＴＯを使用するため、バンプ電極と配線（ポリＩＴＯ膜）との間の接続抵抗として、十分な低抵抗化を図ることができ、問題のない表示品位を実現している。
そして、さらなる高品位表示の要求に応えるために、ＩＰＳ（In-Plane-Switching）方式の液晶表示パネルを使用することが想定される。
【０００４】
しかしながら、ＩＰＳ方式の液晶表示パネルでは、一方の基板上に形成される入力側配線の材料が、アモルファスＩＴＯに変更される。そのため、ソースドライバ用の半導体チップがＣＯＧ方式で実装されるＩＰＳ方式の液晶表示パネルでは、バンプ電極と配線（アモルファスＩＴＯ膜）との間の接続抵抗が高抵抗となる。
この接続抵抗の低抵抗化を図るためには、半導体チップのチップサイズを大きくすれば良いが、半導体チップのチップサイズを大きくすると、ＣＯＧ方式で実装する際の半導体チップと、液晶表示パネルのガラス基板との熱膨張差による熱応力が原因で、輝度ムラが発生する。
そのため、半導体チップのチップサイズを大きくすることが困難であり、高品位表示、および高信頼性を実現することが困難であった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、高品位表示、および高信頼性を実現し、かつ、半導体チップのチップ単価を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルを構成する基板の一辺の周辺部に形成される複数の入力側配線と、前記表示パネルを構成する基板の一辺の周辺部に実装される半導体チップと、前記表示パネルを構成する基板の一辺の縁に実装されるフレキシブル配線基板とを備え、前記フレキシブル配線基板の出力側フレキシブル配線は、前記複数の入力側配線に電気的、機械的に接続され、前記半導体チップは、長手方向の一方の辺に沿って形成される入力側の複数のバンプ電極を有し、前記入力側の複数のバンプ電極は、前記複数の入力側配線に電気的、機械的に接続される表示装置であって、前記半導体チップの入力側の複数のバンプ電極の中で、前記半導体チップの長手方向の中心付近に形成されたバンプ電極は、電源用のバンプ電極であることを特徴とする。
（２）（１）において、前記電源用のバンプ電極の両側には、制御信号用の複数のバンプ電極が形成されている。
（３）（１）または（２）において、前記半導体チップは、長手方向の他方の辺に沿って形成される出力側の複数のバンプ電極を有し、前記出力側の複数のバンプ電極は、それぞれ前記表示パネルを構成する基板に形成された信号線に電気的、機械的に接続されている。
【０００６】
（４）（１）ないし（３）の何れかにおいて、前記電源用のバンプ電極は、出力側のバンプ電極よりも面積が大きい。
（５）（１）ないし（４）の何れかにおいて、前記半導体チップの長手方向の中心部に、階調基準電圧用のバンプ電極が配置され、前記階調基準電圧用のバンプ電極の一方の外側に、デジタル電源用のバンプ電極およびアナログ電源用のバンプ電極の一方のバンプ電極が配置され、前記階調基準電圧用のバンプ電極の他方の外側に、デジタル電源用のバンプ電極およびアナログ電源用のバンプ電極の他方のバンプ電極が配置されている。
（６）（５）において、前記デジタル電源用のバンプ電極、あるいは、前記アナログ電源用のバンプ電極は、ＧＮＤ用のバンプ電極を含んでいる。
（７）（１）ないし（６）の何れかにおいて、前記階調基準電圧は、正極性のｎ（ｎ≧２）個の階調基準電圧と、負極性のｎ個の階調基準電圧とで構成され、前記半導体チップの長手方向の中心線を挟んで、正極性のｎ個の階調基準電圧用のバンプ電極と、負極性のｎ個の階調基準電圧用のバンプ電極とが配置される。
【０００７】
（８）（７）において、前記正極性のｎ個の階調基準電圧用のバンプ電極の並び順は、各バンプ電極に印加される前記正極性の階調基準電圧が、前記半導体チップの長手方向の中心線から遠くなるほど順次高くなるように配列され、前記負極性のｎ個の階調基準電圧用のバンプ電極の並び順は、各バンプ電極に印加される前記負極性の階調基準電圧が、前記半導体チップの長手方向の中心線から遠くなるほど順次低くなるように配列される。
（９）（１）ないし（８）の何れかにおいて、前記複数の入力側配線は、アモルファスＩＴＯ膜で構成される。  
（１０）（１）ないし（９）の何れかにおいて、前記表示パネルは、液晶表示パネルである。
（１１）（１０）において、前記導体チップは、ソースドライバである。
（１２）（１０）または（１１）において、前記液晶表示パネルは、ＩＰＳ方式の液晶表示パネルである。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、高品位表示、および高信頼性を実現し、かつ、半導体チップのチップ単価を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、液晶表示パネル１、ゲートドライバ１４０、ソースドライバ１３０、表示制御回路４、電源回路５で構成される。
液晶表示パネル１は、ＩＰＳ方式の液晶表示パネルであり、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）、対向電極（ＣＴ）等が形成されるＴＦＴ基板（ＳＵＢ１）と、カラーフィルタ等が形成されるフィルタ基板（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
ソースドライバ１３０と、ゲートドライバ１４０は、液晶表示パネル１のＴＦＴ基板を構成する基板（例えば、ガラス基板）（ＳＵＢ１）の２辺の周辺部に、それぞれ実装される。
また、電源回路５と、表示制御回路４は、液晶表示パネル１の周辺部に配置されるフレキシブル配線基板（以下、単に、ＦＰＣ基板という）１５０にそれぞれ実装される。
【００１０】
表示制御回路４から送出されたデジタル信号（表示データ、クロック号等）１３１と、電源回路５から供給される各種電源電圧（アナログ電源電圧／ＧＮＤ、デジタル電源電圧／ＧＮＤ、階調基準電圧等）１３２は、ＦＰＣ基板１５０上に形成された信号配線を介して、各ソースドライバ１３０に入力される。
また、表示制御回路４から送出されたデジタル信号（クロック等）１４１と、電源回路５から供給される各電源電圧（アナログ電源電圧／ＧＮＤ、デジタル電源電圧／ＧＮＤ等）１４２は、ＦＰＣ基板１５０およびＴＦＴ基板（ＳＵＢ１）上に形成された信号配線を介して、各ゲートドライバ１４０に入力される。
また、Ｄは映像線（ドレイン線、ソース線ともいう）、Ｇは走査線（ゲート線ともいう）、ＣLCは液晶層を等価的に示す液晶容量、Ｃｓｔは対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成される保持容量である。
なお、図１において、１つの薄膜トランジスタ（ＴＦＴ）を有するサブピクセルは、有効表示領域（画素部）にマトリクス状に配置される。
本実施例の液晶表示パネル１において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ）に接続され、各映像線（Ｄ）は列方向に配置された画素に、表示データに対応する映像電圧を供給するソースドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１１】
表示制御回路４は、１個の半導体集積回路（ＬＳＩ）から構成され、パソコンやテレビ受信回路等の表示信号源（ホスト側）から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ゲートドライバ１４０とソースドライバ１３０を制御・駆動する。
ゲートドライバ１４０は、垂直走査の順に、各走査線（Ｇ）に順次、一水平走査期間（１Ｈ）の間、Ｈｉｇｈレベルの走査電圧を印加し、走査線に接続された全ての薄膜トランジスタ（ＴＦＴ）をオンの状態、即ち、選択状態とする。逆に、Ｌｏｗレベルの走査電圧の場合、走査線（Ｇ）に接続された全ての薄膜トランジスタ（ＴＦＴ）はオフ状態、即ち、非選択状態とする。
一方で、ある走査線の選択期間中に、ソースドライバ１３０は、表示データに対応する映像電圧を、映像線（Ｄ）に供給する。映像線（Ｄ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃｓｔ）と、液晶容量（ＣLC）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１２】
図２は、本実施例のソースドライバ１３０が実装される基板側の配線層を説明するための図である。
図２に示すように、本実施例では、ＦＰＣ基板１５０の突出部１５１に形成された出力側フレキシブル配線１６１が、ＴＦＴ基板（ＳＵＢ１）に形成された入力側配線１６２に異方性導電膜により、電気的、機械的に接続される。
また、ＴＦＴ基板（ＳＵＢ１）に形成された入力側配線１６２は、ソースドライバ１３０の入力側のバンプ電極に、異方性導電膜により、電気的、機械的に接続される。さらに、ソースドライバ１３０の出力側のバンプ電極は、ＴＦＴ基板（ＳＵＢ１）に形成された映像信号線（Ｄ）に、異方性導電膜により、電気的、機械的に接続される。
なお、図２において、Ａは、ソースドライバ１３０の入力側のバンプ電極が形成される領域、Ｂは、ソースドライバ１３０の出力側のバンプ電極が形成される領域であり、また、本実施例では、ＴＦＴ基板（ＳＵＢ１）に形成された入力側配線１６２は、アモルファスＩＴＯ膜で構成される。
図３は、本実施例のソースドライバ１３０の接着状態を説明するための要部断面図である。図３において、５０は導電粒子、５１はバンプ電極であり、図３の矢印Ａで示す方向が表示領域となる。
この図３に示すように、異方性導電膜による接着の場合は、バンプ電極５１が、異方性導電膜内の導電粒子５０を介して、配線層（アモルファスＩＴＯ）に接続される。
【００１３】
本発明の発明者らは、図２、図３に示すような構造において、バンプ電極と配線層（アモルファスＩＴＯ膜）との間の接続抵抗は、ソースドライバ１３０の長手方向の周辺部で高く、中心部で低くなっていることを発見した。
本発明は、前記知見に基づいて成されたものであり、ソースドライバ１３０の長手方向の中心付近に、電源用のバンプ電極を形成することを最も主要な特徴とする。
始めに、図２、図３に示すような構造において、バンプ電極と配線層（アモルファスＩＴＯ膜）との間の接続抵抗が、ソースドライバ１３０の長手方向の周辺部で高く、中心部で低くなる理由について説明する。
図４は、異方性導電膜により、ソースドライバ１３０をＴＦＴ基板（ＳＵＢ１）に熱圧着したときの半導体チップのチップ歪みを説明するための図である。
異方性導電膜により、ソースドライバ１３０をＴＦＴ基板（ＳＵＢ１）に接着する際には、ソースドライバ１３０を加熱しながら、ＴＦＴ基板（ＳＵＢ１）に圧着し、圧着後は常温に戻す。そのため、半導体チップの熱歪緩和（半導体チップが伸びた状態から縮む）により、ソースドライバ１３０にチップ歪が生じる。
【００１４】
このチップ歪により、図４（ａ）に示すように、ソースドライバ１３０の長手方向の断面では、半導体チップを引き剥がす力（σ）は、半導体チップの周辺で大きくなる。
一方、図４（ｂ）に示すように、ソースドライバ１３０の短手方向の断面では、半導体チップの熱応力緩和は、ソースドライバ１３０の長手方向と同等であるが、半導体チップのチップ長が短いため歪量が少ない。したがって、半導体チップを引き剥がす力（σ）は周辺部と中心部でほぼ同じとなる。
これにより、異方性導電膜により、ソースドライバ１３０をＴＦＴ基板（ＳＵＢ１）に圧着した後のソースドライバ１３０では、長手方向の両端部は接着力が弱くなるので、バンプ電極と配線層（アモルファスＩＴＯ膜）との間の接続抵抗は、ソースドライバ１３０の長手方向の周辺部で高く、中心部で低くなる。
具体的には、ソースドライバ１３０の長手方向の長さを１とした場合、ソースドライバ１３０の長手方向の両サイドから約０．２５以上の内側では、バンプ電極と配線層（アモルファスＩＴＯ膜）との間の接続抵抗は低抵抗になっている。
【００１５】
本発明は、接続抵抗の上昇による表示品位への影響が懸念される重要なバンプ電極を、ソースライバ１３０のチップ中心部に配置するようにしたものである。
即ち、図５に示すように、階調基準電圧用の複数のバンプ電極１０を、ソースドライバ１３０の長手方向の中心線に線対称に配置し、階調基準電圧用のバンプ電極１０の左側（図５で左側）の外側に、アナログ電源／ＧＮＤ用の複数のバンプ電極１１を配置し、階調基準電圧用のバンプ電極１０の右側（図５で右側）の外側に、デジタル電源／ＧＮＤ用の複数のバンプ電極１２を配置し、ＩＰＳ方式の液晶表示パネル使用時に、ＴＦＴ基板（ＳＵＢ１）に形成される入力側配線１６２が、アモルファスＩＴＯで形成される場合であっても、高品位表示、高信頼性を実現し、かつ、半導体チップのチップ単価をするものである。
また、図５において、１３は映像電圧出力用の複数のバンプ電極、１５は制御信号用の複数のバンプ電極、１６は複数のダミーバンプ電極であり、また、階調基準電圧用のバンプ電極１０、アナログ電源／ＧＮＤ用のバンプ電極１１、およびデジタル電源／ＧＮＤ用のバンプ電極１２が形成される側が入力側、映像電圧出力用のバンプ電極１３が形成される側が出力側である。
なお、本実施例では、１階調基準電圧当たり、例えば、２〜３個のバンプ電極を割り当て、電圧降下による表示劣化を防止している。同様に、アナログ電源は、例えば、１０個のバンプ電極、アナログ電源／ＧＮＤは、例えば、５個のバンプ電極、デジタル電源は、例えば、１１個のバンプ電極、デジタル電源／ＧＮＤは、例えば、６個のバンプ電極を割り当てて、電圧降下による表示劣化を防止している。
【００１６】
図６は、階調基準電圧を説明するための図であり、縦軸は階調基準電圧を、横軸は表示階調を示している。なお、この図６では、階調基準電圧は、Ｖ０〜Ｖ９の１０個の場合で、画素電極（ＰＸ）と対向電極（ＣＴ）との間の電圧差が大きくなるほど、高階調となるノーマリブラック表示モードの場合を図示している。
また、図６において、ＶＣＯＭは、対向電極（ＣＴ）に印加される電圧であり、（Ｖ０〜Ｖ４）は、ＶＣＯＭの電圧より低電位の負極性の階調電圧、（Ｖ５〜Ｖ９）は、ＶＣＯＭの電圧より高電位の正極性の階調電圧である。
図６に示すように、負極性の階調電圧（Ｖ０〜Ｖ４）と、正極性の階調電圧（Ｖ５〜Ｖ９）は、ＶＣＯＭの電圧を中心にして対称となっている。
そこで、本実施例では、ソースドライバ１３０の長手方向の中心線を挟んで、正極性のｎ個（図６の場合は５個）の階調基準電圧用のバンプ電極１０と、負極性のｎ個の階調基準電圧用のバンプ電極１０とを配置する。
さらに、正極性のｎ個の階調基準電圧用のバンプ電極１０の並び順は、各バンプ電極に印加される正極性の階調基準電圧（Ｖ５〜Ｖ９）が、ソースドライバ１３０の長手方向の中心線から遠くなるほど順次高くなるように配列される。
同様に、負極性のｎ個の階調基準電圧用のバンプ電極の並び順は、各バンプ電極に印加される負極性の階調基準電圧（Ｖ０〜Ｖ４）が、ソースドライバ１３０の長手方向の中心線から遠くなるほど順次低くなるように配列される。
【００１７】
このように、本実施例では、高品位表示、および高信頼性を実現し、かつ、半導体チップのチップ単価を低減することが可能となる。
なお、前述の説明では、ソースドライバ１３０において、接続抵抗の上昇による表示品位への影響が懸念される重要なバンプ電極を、ソースライバ１３０のチップ中心部に配置する場合ついて説明したが、本発明は、これに限定されるものではなく、ゲートドライバ１４０において、接続抵抗の上昇による表示品位への影響が懸念される重要なバンプ電極を、ゲートライバ１３０のチップ中心部に配置するようにしてもよい。
さらに、ＴＦＴ基板に形成される入力側配線１６２は、アモルファスＩＴＯの場合ついて説明したが、ＴＦＴ基板に形成される入力側配線１６２が、ポリＩＴＯの場合であっても、本発明は適用可能であり、この場合には、より接続抵抗の抵抗値を低減することが可能である。
さらに、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬ表示装置などにも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示す図である。
【図２】本発明の実施例のソースドライバが実装される基板側の配線層を説明するための図である。
【図３】本発明の実施例のソースドライバの接着状態を説明するための要部断面図である。
【図４】異方性導電膜により、ソースドライバをＴＦＴ基板（ＳＵＢ１）に熱圧着したときの半導体チップのチップ歪みを説明するための図である。
【図５】本発明の実施例のソースドライバのバンプ電極の配置状態を示す図である。
【図６】階調基準電圧を説明するための図である。
【図７】従来の半導体チップのバンプ電極の配置状態を示す図である。
【符号の説明】
【００１９】
１  液晶表示パネル
４  表示制御回路  
５  電源回路
１０  階調基準電圧用の複数のバンプ電極
１１  アナログ電源／ＧＮＤ用の複数のバンプ電極
１２  デジタル電源／ＧＮＤ用の複数のバンプ電極
１３  映像電圧出力用の複数のバンプ電極
１５  制御信号用の複数のバンプ電極
１６  複数のダミーバンプ電極
５０  導電粒子
５１  バンプ電極
１３０  ソースドライバ
１３１，１４１  デジタル信号
１３２，１４２  各種電源電圧
１４０  ゲートドライバ
１５０  フレキシブル配線基板
１５１  突出部
１６１  出力側フレキシブル配線
１６２  入力側配線
Ｄ  映像線（ドレイン線、ソース線）
Ｇ  走査線（ゲート線）
ＰＸ  画素電極
ＣＴ  対向電極（コモン電極）
ＴＦＴ  薄膜トランジスタ
ＣLC  液晶容量
Ｃｓｔ  保持容量
ＳＵＢ１  ＴＦＴ基板
ＳＵＢ２  フィルタ基板
【図１】
2007227579.tif 000003
【図２】
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【図３】
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【図４】
2007227579.tif 000006
【図５】
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【図６】
2007227579.tif 000008
【図７】
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