(57)【要約】【課題】  電圧制御回路を駆動するための駆動電流を無くし、消費電流を削減することができる電圧制御回路を提供する。【解決手段】    参照電圧と同電圧の出力電圧を安定的に出力するための電圧制御回路であって、出力電圧の出力端に接続するＮ型ＭＯＳＦＥＴからなる充電素子と、出力電圧の出力端に接続するＰ型ＭＯＳＦＥＴからなる放電素子と、参照電圧に基づいて参照電圧にＮ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、充電制御電圧を充電素子のゲートに入力する充電制御回路と、参照電圧に基づいて参照電圧からＰ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、放電制御電圧を放電素子のゲートに入力する放電制御回路と、を備える。【選択図】        図１
2007148747.tif 000002
【特許請求の範囲】
【請求項１】
参照電圧と同電圧の出力電圧を安定的に出力するための電圧制御回路であって、
前記出力電圧の出力端に接続するＮ型ＭＯＳＦＥＴからなる充電素子と、
前記出力電圧の出力端に接続するＰ型ＭＯＳＦＥＴからなる放電素子と、
前記参照電圧に基づいて前記参照電圧に前記Ｎ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、前記充電制御電圧を前記充電素子のゲートに入力する充電制御回路と、
前記参照電圧に基づいて前記参照電圧から前記Ｐ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、前記放電制御電圧を前記放電素子のゲートに入力する放電制御回路と、を備えることを特徴とする電圧制御回路。
【請求項２】
前記充電制御回路は、前記充電素子のゲートを、前記充電制御電圧以上になるまで充電した後に、前記充電制御電圧まで放電することを特徴とする請求項１に記載の電圧制御回路。
【請求項３】
前記放電制御回路は、前記放電素子のゲートを、前記放電制御電圧以下になるまで放電した後に、前記放電制御電圧まで充電することを特徴とする請求項１または２に記載の電圧制御回路。
【請求項４】
前記充電制御回路は、前記充電素子のゲートを、前記充電制御電圧以上になるまで充電した後に、前記充電制御電圧まで放電し、
前記放電制御回路は、前記放電素子のゲートを、前記放電制御電圧以下になるまで放電した後に、前記放電制御電圧まで充電し、
前記充電制御電圧以上に充電するタイミングと、前記放電制御電圧以下まで放電するタイミングとが異なることを特徴とする請求項１に記載の電圧制御回路。
【請求項５】
前記充電制御回路は、第１放電用Ｎ型ＭＯＳＦＥＴと第１充電用Ｐ型ＭＯＳＦＥＴを備えてなることを特徴とする請求項１〜４の何れか１項に記載の電圧制御回路。
【請求項６】
前記充電制御回路は、前記第１放電用Ｎ型ＭＯＳＦＥＴのゲートとドレインと前記第１充電用Ｐ型ＭＯＳＦＥＴのドレインとが接続し、前記第１充電用Ｐ型ＭＯＳＦＥＴのソースに前記充電制御電圧より高い電圧を印加し、前記第１充電用Ｐ型ＭＯＳＦＥＴをオンして前記充電素子のゲートを、前記充電制御電圧以上になるまで充電し、充電後、前記第１充電用Ｐ型ＭＯＳＦＥＴをオフして充電を開始することを特徴とする請求項５に記載の電圧制御回路。
【請求項７】
前記充電制御回路は、前記第１放電用Ｎ型ＭＯＳＦＥＴのソース側に前記参照電圧を印加して、前記充電素子のゲートを前記充電制御電圧に放電することを特徴とする請求項６に記載の電圧制御回路。
【請求項８】
前記充電素子は、ゲートに印加された前記充電制御電圧に基づいて、前記出力電圧が前記参照電圧より低下するとオンして前記Ｎ型ＭＯＳＦＥＴの充電を行い、前記出力電圧が前記参照電圧より増加するとオフして充電停止することを特徴とする請求項１〜７の何れか１項に記載の電圧制御回路。
【請求項９】
前記充電素子は、前記Ｎ型ＭＯＳＦＥＴのソースが前記出力端に接続され、前記Ｎ型ＭＯＳＦＥＴのドレインが貫通電流防止機能を備えるスイッチ素子に接続されることを特徴とする請求項１〜８の何れか１項に記載の電圧制御回路。
【請求項１０】
前記放電制御回路は、第２充電用Ｐ型ＭＯＳＦＥＴと第２放電用Ｎ型ＭＯＳＦＥＴを備えてなることを特徴とする請求項１〜９の何れか１項に記載の電圧制御回路。
【請求項１１】
前記放電制御回路は、前記第２充電用Ｐ型ＭＯＳＦＥＴのゲートとドレインと前記第２放電用Ｎ型ＭＯＳＦＥＴのドレインとが接続し、前記第２放電用Ｎ型ＭＯＳＦＥＴのソースに前記放電制御電圧より低い電圧を印加し、前記第２放電用Ｎ型ＭＯＳＦＥＴをオンして前記放電素子のゲートを、前記放電制御電圧以下になるまで放電し、放電後、前記第２放電用Ｎ型ＭＯＳＦＥＴをオフして充電を開始することを特徴とする請求項１０に記載の電圧制御回路。
【請求項１２】
前記放電制御回路は、前記第２充電用Ｐ型ＭＯＳＦＥＴのソース側に前記参照電圧を印加して、前記放電素子のゲートを前記放電制御電圧に充電することを特徴とする請求項１１に記載の電圧制御回路。
【請求項１３】
前記放電素子は、ゲートに印加された前記放電制御電圧に基づいて、前記出力電圧が前記参照電圧より増加するとオンして前記Ｐ型ＭＯＳＦＥＴの放電を行い、前記出力電圧が前記参照電圧より低下するとオフして放電停止することを特徴とする請求項１〜１２の何れか１項に記載の電圧制御回路。
【請求項１４】
前記充電素子は、前記Ｐ型ＭＯＳＦＥＴのソースが前記出力端に接続され、前記Ｐ型ＭＯＳＦＥＴのドレインが貫通電流防止機能を備えるスイッチ素子に接続されることを特徴とする請求項１〜１３の何れか１項に記載の電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路において、特に電圧制御回路を有する集積回路に関するものである。
【背景技術】
【０００２】
従来の電圧制御回路は、常に出力電圧を制御する為の制御回路を動かす電流、即ち、駆動電流を必要とする。このため、駆動電流の一部が貫通電流となり、消費電流を増加させる一因となっている。
【０００３】
消費電流を低減させるための技術には、例えば、図４に示すように、リファレンス段５０１にＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）２１４及び２１５で構成される貫通電流制御部２５０と、Ｎ型ＭＯＳトランジスタ（Ｎ型ＭＯＳＦＥＴ）２１６及び２１７で構成される貫通電流制御部２５１を備えたＶＢＬ発生回路８０２がある（例えば、特許文献１参照）。以下、このＶＢＬ発生回路８０２について具体的に説明する。
【０００４】
先ず、ＶＢＬ発生回路８０２の構成について説明する。貫通電流制限部２５０は、Ｐ型ＭＯＳトランジスタ２１４のソースが電源電圧ＶＤＤに接続され、ドレインが抵抗素子１００に接続され、ゲートにテスト信号／ＴＥが入力されている。更に、Ｐ型ＭＯＳトランジスタ２１５のソースが電源電圧ＶＤＤに接続され、ドレインが抵抗素子１００に接続され、ゲートにテスト信号ＴＥが入力されている。そして、Ｐ型ＭＯＳトランジスタ２１４の型抵抗値はＰ型ＭＯＳトランジスタ２１５の型抵抗値より大きく設定されている。
【０００５】
貫通電流制御部２５１は、Ｎ型ＭＯＳトランジスタ２１６のドレインが抵抗素子１０１に接続され、ソースが接地ノード３００に接続され、ゲートにテスト信号ＴＥが入力されている。更に、Ｎ型ＭＯＳトランジスタ２１７のドレインが抵抗素子１０１に接続され、ソースが接地ノード３００に接続され、ゲートにテスト信号／ＴＥが入力されている。そして、Ｎ型ＭＯＳトランジスタ２１６の型抵抗値はＮ型ＭＯＳトランジスタ２１７の型抵抗値より大きく設定されている。
【０００６】
次に、図４に示すＶＢＬ発生回路８０２の動作について説明する。通常動作の場合、Ｐ型ＭＯＳトランジスタ２１５及びＮ型ＭＯＳトランジスタ２１６のゲートに入力されるテスト信号ＴＥと、Ｐ型ＭＯＳトランジスタ２１４及びＮ型ＭＯＳトランジスタ２１７のゲートに入力されるテスト信号／ＴＥは非活性状態となる。このため、Ｐ型ＭＯＳトランジスタ２１５及びＮ型ＭＯＳトランジスタ２１７がオンとなり、リファレンス段５０１に貫通電流が流れる。
【０００７】
デバイス評価テスト動作の場合、Ｐ型ＭＯＳトランジスタ２１５及びＮ型ＭＯＳトランジスタ２１６のゲートに入力されるテスト信号ＴＥと、Ｐ型ＭＯＳトランジスタ２１４及びＮ型ＭＯＳトランジスタ２１７のゲートに入力されるテスト信号／ＴＥは活性状態となる。このため、Ｐ型ＭＯＳトランジスタ２１４及びＮ型ＭＯＳトランジスタ２１６がオンとなり、Ｐ型ＭＯＳトランジスタ２１５及びＮ型ＭＯＳトランジスタ２１７はオフとなる。ここで、Ｐ型ＭＯＳトランジスタ２１４の型抵抗値はＰ型ＭＯＳトランジスタ２１５の型抵抗値より大きく、Ｎ型ＭＯＳトランジスタ２１６の型抵抗値はＮ型ＭＯＳトランジスタ２１７の型抵抗値より大きく設定されていることから、デバイス評価テスト動作時のリファレンス段５０１の貫通電流は通常動作時よりも低減されることとなる。
【０００８】
【特許文献１】特開２００２‐２３０９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載のＶＢＬ発生回路では、型抵抗を大きくしているだけで、貫通電流を完全には削減できない。具体的には、上記特許文献１に記載のＶＢＬ発生回路では、貫通電流制限部２５０、２５１にあるトランジスタは、少なくとも１つはオンしている状態となり貫通電流は必ず流れる。更にノードＡ１、Ａ３の電圧の状態によっては、出力段での電源電圧ＶＤＤからＮ型ＭＯＳトランジスタ２０９と２１０を介して貫通電流が流れる。
【００１０】
本発明は上記の問題に鑑みてなされたものであり、その目的は、電圧制御回路を駆動するための駆動電流を無くし、消費電流を削減することができる電圧制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る電圧制御回路は、参照電圧と同電圧の出力電圧を安定的に出力するための電圧制御回路であって、前記出力電圧の出力端に接続するＮ型ＭＯＳＦＥＴからなる充電素子と、前記出力電圧の出力端に接続するＰ型ＭＯＳＦＥＴからなる放電素子と、前記参照電圧に基づいて前記参照電圧に前記Ｎ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、前記充電制御電圧を前記充電素子のゲートに入力する充電制御回路と、前記参照電圧に基づいて前記参照電圧から前記Ｐ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、前記放電制御電圧を前記放電素子のゲートに入力する放電制御回路と、を備えることを第１の特徴とする。
【００１２】
上記特徴の電圧制御回路は、前記充電制御回路は、前記充電素子のゲートを、前記充電制御電圧以上になるまで充電した後に、前記充電制御電圧まで放電することを第２の特徴とする。
【００１３】
上記何れかの特徴の電圧制御回路は、前記放電制御回路は、前記放電素子のゲートを、前記放電制御電圧以下になるまで放電した後に、前記放電制御電圧まで充電することを第３の特徴とする。
【００１４】
上記第１の特徴の電圧制御回路は、前記充電制御回路は、前記充電素子のゲートを、前記充電制御電圧以上になるまで充電した後に、前記充電制御電圧まで放電し、
前記放電制御回路は、前記放電素子のゲートを、前記放電制御電圧以下になるまで放電した後に、前記放電制御電圧まで充電し、
前記充電制御電圧以上に充電するタイミングと、前記放電制御電圧以下まで放電するタイミングとが異なることを第４の特徴とする。
【００１５】
上記何れかの特徴の電圧制御回路は、前記充電制御回路は、第１放電用Ｎ型ＭＯＳＦＥＴと第１充電用Ｐ型ＭＯＳＦＥＴを備えてなることを第５の特徴とする。
【００１６】
上記特徴の電圧制御回路は、前記充電制御回路は、前記第１放電用Ｎ型ＭＯＳＦＥＴのゲートとドレインと前記第１充電用Ｐ型ＭＯＳＦＥＴのドレインとが接続し、前記第１充電用Ｐ型ＭＯＳＦＥＴのソースに前記充電電圧より高い電圧を印加し、前記第１充電用Ｐ型ＭＯＳＦＥＴをオンして充電し、充電後、前記第１充電用Ｐ型ＭＯＳＦＥＴをオフすることを第６の特徴とする。
【００１７】
更に、上記特徴の電圧制御回路は、前記充電制御回路は、充電された電荷を前記第１放電用Ｎ型ＭＯＳＦＥＴのソース側に放電して、前記充電素子のゲートを前記充電制御電圧にすることを第７の特徴とする。
【００１８】
上記何れかの特徴の電圧制御回路は、前記充電素子は、前記充電制御電圧に基づいて、前記出力電圧が前記参照電圧より低下するとオンして前記Ｎ型ＭＯＳＦＥＴの充電を行い、前記出力電圧が前記参照電圧より増加するとオフして充電停止することを第８の特徴とする。
【００１９】
上記何れかの特徴の電圧制御回路は、前記充電素子は、前記Ｎ型ＭＯＳＦＥＴのソースが前記出力端に接続され、前記Ｎ型ＭＯＳＦＥＴのドレインが貫通電流防止機能を備えるスイッチ素子に接続されることを第９の特徴とする。
【００２０】
上記何れかの特徴の電圧制御回路は、前記放電制御回路は、第２充電用Ｐ型ＭＯＳＦＥＴと第２放電用Ｎ型ＭＯＳＦＥＴを備えてなることを第１０の特徴とする。
【００２１】
上記特徴の電圧制御回路は、前記放電制御回路は、前記第２充電用Ｐ型ＭＯＳＦＥＴのゲートとドレインと前記第２放電用Ｎ型ＭＯＳＦＥＴのドレインとが接続し、前記第２放電用Ｎ型ＭＯＳＦＥＴのソースに前記放電電圧より低い電圧を印加し、前記第２放電用Ｎ型ＭＯＳＦＥＴをオンして放電し、放電後、前記第２放電用Ｎ型ＭＯＳＦＥＴをオフすることを第１１の特徴とする。
【００２２】
更に、上記特徴の電圧制御回路は、前記放電制御回路は、放電する電荷を前記第２放電用Ｎ型ＭＯＳＦＥＴのソース側に放電して、前記放電素子のゲートを前記放電制御電圧にすることを第１２の特徴とする。
【００２３】
上記何れかの特徴の電圧制御回路は、前記放電素子は、前記放電制御電圧に基づいて、前記出力電圧が前記参照電圧より増加するとオンして前記Ｐ型ＭＯＳＦＥＴの放電を行い、前記出力電圧が前記参照電圧より低下するとオフして放電停止することを第１３の特徴とする。
【００２４】
上記何れかの特徴の電圧制御回路は、前記充電素子は、前記Ｐ型ＭＯＳＦＥＴのソースが前記出力端に接続され、前記Ｐ型ＭＯＳＦＥＴのドレインが貫通電流防止機能を備えるスイッチ素子に接続されることを第１４の特徴とする。
【発明の効果】
【００２５】
本発明は、参照電圧に基づいて参照電圧にＮ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、充電制御電圧を充電素子のゲートに入力する充電制御回路を備えるので、出力電圧が参照電圧より低くなった場合は、充電制御回路がオンして出力電圧を参照電圧にし、出力電圧が参照電圧以上となった場合は充電制御回路がオフするので、出力電圧を参照電圧以上に保つことができる。また、参照電圧に基づいて参照電圧からＰ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、放電制御電圧を放電素子のゲートに入力する放電制御回路を備えるので、出力電圧が参照電圧より高くなった場合は、放電制御回路がオンして出力電圧を参照電圧にし、出力電圧が参照電圧以下となった場合は放電制御回路がオフするので、出力電圧を参照電圧以下に保つことができる。つまり、充電制御回路と放電制御回路とを備えることで、出力電圧を安定的に、且つ、貫通電流を伴わずに参照電圧に保つことが可能になる。
【００２６】
また、本発明によれば、出力電圧の充放電を行う充電素子及び放電素子の各ゲート電圧を充電制御回路及び放電制御回路によって制御しており、充電制御回路による充電制御電圧の生成及び放電制御回路による放電制御電圧の生成を、貫通電流を伴わない充放電により行う構成にすることで、駆動電流を連続的には必要としない回路構成となり、充電制御回路及び放電制御回路において貫通電流に伴う消費電流を削減することが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る電圧制御回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
図１に示すように本発明回路は、充電制御回路Ｐ０、放電制御回路Ｐ１、充電側出力段Ｐ２、放電側出力段Ｐ３、参照電圧スイッチＰ４から構成され、出力端に参照電圧Ｖｒｅｆと同電圧の出力電圧Ｖｏｕｔを出力する電圧制御回路である。先ず、本発明回路の構成について説明する。
【００２９】
充電制御回路Ｐ０は、Ｎ型ＭＯＳトランジスタＭＮ０（第１放電用Ｎ型ＭＯＳＦＥＴに相当）、Ｐ型ＭＯＳトランジスタＭＰ０（第１充電用Ｐ型ＭＯＳＦＥＴに相当）、及び、レベルシフタＨＶＬＳ０を備えている。Ｎ型ＭＯＳトランジスタＭＮ０のゲートとドレインは、Ｐ型ＭＯＳトランジスタＭＰ０のドレインに接続され、充電側出力段Ｐ２のＮ型ＭＯＳトランジスタＭＮ２（充電素子に相当）のゲートに入力されている。更に、Ｎ型ＭＯＳトランジスタＭＮ０のソースはノードＲＥＦ１に接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ０のゲートには、レベルシフタＨＶＬＳ０及びノードＮ００を介して回路制御信号ＳＴＲ０が入力され、Ｐ型ＭＯＳトランジスタのソースはノードＨＨ０を介して電源に接続されている。
【００３０】
放電制御回路Ｐ１は、Ｎ型ＭＯＳトランジスタＭＮ１（第２放電用Ｎ型ＭＯＳＦＥＴに相当）、Ｐ型ＭＯＳトランジスタＭＰ１（第２充電用Ｐ型ＭＯＳＦＥＴに相当）、及び、レベルシフタＨＶＬＳ１を備えている。Ｐ型ＭＯＳトランジスタＭＰ１のゲートとドレインは、Ｎ型ＭＯＳトランジスタＭＮ１のドレインに接続され、放電側出力段Ｐ３のＰ型ＭＯＳトランジスタＭＰ３（放電素子に相当）のゲートに入力されている。更に、Ｐ型ＭＯＳトランジスタＭＰ１のソースはノードＲＥＦ１に接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ１のゲートには、レベルシフタＨＶＬＳ１及びノードＮ１０を介して回路制御信号ＳＴＲ１が入力され、Ｎ型ＭＯＳトランジスタＭＮ１のソースは接地されている。
【００３１】
充電側出力段Ｐ２は、Ｎ型ＭＯＳトランジスタＭＮ２（充電素子に相当）、Ｐ型ＭＯＳトランジスタＭＰ２（スイッチ素子に相当）、及び、レベルシフタＨＶＬＳ２を備えている。Ｐ型ＭＯＳトランジスタＭＰ２のソースはノードＨＨ０を介して電源に接続され、ドレインはＮ型ＭＯＳトランジスタＭＮ２のドレインと接続され、ゲートには、レベルシフタＨＶＬＳ２及びノードＮ２０を介して回路制御信号ＳＴＲ２が入力されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースは、ノードＯＵＴ０を介して出力端子に接続されている。
【００３２】
放電側出力段Ｐ３は、Ｐ型ＭＯＳトランジスタＭＰ３（放電素子に相当）、Ｎ型ＭＯＳトランジスタＭＮ３（スイッチ素子に相当）、及び、レベルシフタＨＶＬＳ３を備えている。Ｎ型ＭＯＳトランジスタＭＮ３のソースは接地され、ドレインはＰ型ＭＯＳトランジスタＭＰ３のドレインと接続され、ゲートには、レベルシフタＨＶＬＳ３及びノードＮ３０を介して回路制御信号ＳＴＲ３が入力されている。Ｐ型ＭＯＳトランジスタのソースは、ノードＯＵＴ０を介して出力端子に接続されている。
【００３３】
参照電圧スイッチＰ４は、Ｐ型ＭＯＳトランジスタＭＰ４及びレベルシフタＨＬＶＳ４を備えて構成されている。Ｐ型ＭＯＳトランジスタＭＰ４のソースにはノードＲＥＦ０を介して参照電圧Ｖｒｅｆが入力され、ドレインはノードＲＥＦ１に接続され、ゲートにはレベルシフタＨＬＶＳ４を介して回路制御信号ＳＴＲ４が入力されている。
【００３４】
ここで、本実施形態のレベルシフタＨＶＬＳ０、１、２、３、４は、入力信号ＳＴＲ０、１、２、３、４にＨレベル（高電圧レベル、例えば、電源電圧レベル）が与えられると、出力（ノードＮ００、Ｎ１０、Ｎ２０、Ｎ３０、Ｎ４０）が電源電圧Ｖｄｄとなり、入力信号ＳＴＲ０、１、２、３、４にＬレベル（低電圧レベル、例えば、接地電圧レベル）が与えられると、出力がＧＮＤレベル（接地電圧レベル）となる。尚、レベルシフタＨＶＬＳ０、１、２、３、４は、Ｐ型ＭＯＳトランジスタＭＰ０、Ｎ型ＭＯＳトランジスタＭＮ１、Ｐ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ３、Ｐ型ＭＯＳトランジスタを含んだ状態で、電源からの電流をスイッチとしてオン／オフすることを目的としており、電圧や構成は問わない。
【００３５】
次に、本発明回路の動作について図２及び図３を基に説明する。
【００３６】
先ず、出力電圧の制御が必要とされていない場合について図２を基に説明する。出力電圧の制御が必要とされていない場合は、図２に示すように、回路制御信号ＳＴＲ０、２にＨレベルを与え、回路制御信号ＳＴＲ１、３にＬレベルを与える。これによって、Ｐ型ＭＯＳトランジスタＭＰ０、Ｎ型ＭＯＳトランジスタＭＮ１、Ｐ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ３が非活性状態となり、本発明回路に流れる貫通電流を“ゼロ”にする。この時、図２に示すように、回路制御信号ＳＴＲ４にはＨレベルを与え、Ｐ型ＭＯＳトランジスタＭＰ４を非活性状態にする。
【００３７】
続いて、出力電圧Ｖｏｕｔを制御する場合（参照電圧Ｖｒｅｆ＝出力電圧Ｖｏｕｔ）について図３を基に説明する。出力電圧Ｖｏｕｔを制御する動作は、初期状態１、初期状態２、及び、定常状態の３つの状態からなる。
【００３８】
初期状態１では、貫通電流の伴わない充電により、充電側出力段Ｐ２のＮ型ＭＯＳトランジスタＭＮ２のゲート（ノードＮ０１）、及び、放電側出力段Ｐ３のＰ型ＭＯＳトランジスタＭＰ３のゲート（ノードＮ１１）を充電する。具体的には、回路制御信号ＳＴＲ０にＬレベルを与えることで、充電制御回路Ｐ０において、Ｐ型ＭＯＳトランジスタＭＰ０を活性状態にし、回路制御信号ＳＴＲ１にＬレベルを与えることで、充電制御回路Ｐ１において、Ｎ型ＭＯＳトランジスタＭＮ１が非活性状態を保つようにする。
【００３９】
ここで、閾値電圧ＶｔｎはＮ型ＭＯＳトランジスタＭＮ０及びＭＮ２の閾値電圧、閾値電圧ＶｔｐはＰ型ＭＯＳトランジスタＭＰ１及びＭＰ３の閾値電圧であるとすると、ノードＮ０１の電圧は、図３に示すように、接地電圧レベルから、参照電圧Ｖｒｅｆに閾値電圧Ｖｔｎを加えた充電制御電圧より高い電圧（ここでは電源電圧Ｖｄｄ）に遷移する。また、初期状態１の間、放電側出力段Ｐ３のノードＮ１１の電圧は、接地電圧レベルから電源電圧Ｖｏｕｔから閾値電圧Ｖｔｎと閾値電圧Ｖｔｐを引いた電圧（Ｖｏｕｔ−Ｖｔｎ−Ｖｔｐ）に遷移する。その後、回路制御信号ＳＴＲ０をＨレベルに戻し、Ｐ型ＭＯＳトランジスタＭＰ０を非活性状態にする。
【００４０】
更に、初期状態１では、回路制御信号ＳＴＲ４はＨレベルにしておき、参照電圧スイッチＰ４において、Ｐ型ＭＯＳトランジスタＭＰ４を非活性状態にする。また、回路制御信号ＳＴＲ２にはＨレベルを与え、充電側出力段Ｐ２のＰ型ＭＯＳトランジスタＭＰ２を非活性状態にし、同様に、回路制御信号ＳＴＲ３にはＬレベルを与え、放電側出力段Ｐ３のＮ型ＭＯＳトランジスタＭＮ３を非活性状態にする。
【００４１】
初期状態２では、貫通電流の伴わない充放電（充電と放電のタイミングを時分割により分割した充放電）により、充電側出力段Ｐ２のＮ型ＭＯＳトランジスタＭＮ２のゲート（ノードＮ０１）を参照電圧Ｖｒｅｆに閾値電圧Ｖｔｎを加えた電圧（Ｖｒｅｆ＋Ｖｔｎ）にし、放電側出力段Ｐ３のＰ型ＭＯＳトランジスタＭＰ３のゲート（ノードＮ１１）を参照電圧Ｖｒｅｆから閾値電圧Ｖｔｐを引いた（Ｖｒｅｆ−Ｖｔｐ）にする。
【００４２】
具体的には、図３に示すように、回路制御信号ＳＴＲ０、回路制御信号ＳＴＲ１にＨレベルを与え、充電制御回路Ｐ０のＰ型ＭＯＳトランジスタＭＰ０を非活性状態にし、放電制御回路Ｐ１のＮ型ＭＯＳトランジスタＭＮ１を活性状態にする。そして、ノードＮ１１の電圧が、Ｎ型ＭＯＳトランジスタＭＮ１を介した放電により、参照電圧Ｖｒｅｆから閾値電圧Ｖｔｐを引いた電圧（Ｖｒｅｆ−Ｖｔｐ）よりも低い電圧になるタイミングで、回路制御信号ＳＴＲ１をＨレベルからＬレベルにし、放電制御回路Ｐ１のＮ型ＭＯＳトランジスタＭＮ１を非活性状態に戻す。
【００４３】
更に、初期状態２の間、回路制御信号ＳＴＲ４にはＬレベルを与え、Ｐ型ＭＯＳトランジスタＭＰ４を活性状態にすることで、ノードＲＥＦ１の電圧を参照電圧Ｖｒｅｆにする。この結果、ノードＮ０１の電圧は、Ｎ型ＭＯＳトランジスタＭＮ０を介した放電により、電源電圧Ｖｄｄから参照電圧Ｖｒｅｆに閾値電圧Ｖｔｎを加えた電圧（Ｖｒｅｆ＋Ｖｔｎ）に遷移する。ノードＮ１１の電圧は、回路制御信号ＳＴＲ１がＬレベルになってから初期状態２の終了までの間に、Ｐ型ＭＯＳトランジスタＭＰ１を介した充電により参照電圧Ｖｒｅｆから閾値電圧Ｖｔｐを引いた電圧（Ｖｒｅｆ−Ｖｔｐ）へと遷移する。
【００４４】
また、初期状態２の間、回路制御信号ＳＴＲ２をＨレベルに保つことで充電側出力段Ｐ２のＰ型ＭＯＳトランジスタＭＰ２を非活性状態に保ち、回路制御信号ＳＴＲ３をＬレベルに保つことで、放電側出力段Ｐ３のＮ型ＭＯＳトランジスタＭＮ３を非活性状態に保っておく。
【００４５】
次に、定常状態を説明する。定常状態では、回路制御信号ＳＴＲ２をＬレベルに、回路制御信号ＳＴＲ３をＨレベルにする。これによって、ノードＯＵＴ０の電圧が参照電圧Ｖｒｅｆよりも低い時には、充電側出力段Ｐ２のＮ型ＭＯＳトランジスタＭＮ２が活性状態となり、ノードＯＵＴ０の電圧を参照電圧Ｖｒｅｆと同電圧にする。同様に、ノードＯＵＴ０の電圧が参照電圧Ｖｒｅｆよりも高い時には、放電側出力段Ｐ３のＰ型ＭＯＳトランジスタＭＰ３が活性状態になり、ＯＵＴ０の電圧を参照電圧Ｖｒｅｆと同電圧にする。このようにして、ノードＯＵＴ０の電圧を参照電圧Ｖｒｅｆで安定させる。この状態を定常状態と定義する。
【００４６】
上述したように、本発明回路では、スイッチ素子としてＰ型ＭＯＳトランジスタＭＰ０やＮ型ＭＯＳトランジスタＭＮ１を設けることにより、充電制御回路Ｐ０、放電制御回路Ｐ１間の貫通電流を完全に遮断できる。更に、Ｐ型ＭＯＳトランジスタＭＰ０及びＮ型ＭＯＳトランジスタＭＮ１のスイッチのタイミングを、図３に示す波形の回路制御信号ＳＴＲ０、ＳＴＲ１を与えることにより、充電制御回路Ｐ０、放電制御回路Ｐ１、及び、参照電圧スイッチＰ４における貫通電流及び参照電圧Ｖｒｅｆに対する充放電を最小限にすることが出来る。更には、本発明回路は、Ｐ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ３の２つのスイッチ素子をもつことによって、充電側出力段Ｐ２、放電側出力段Ｐ３での貫通電流を無くすことができ、消費電力を削減できる。
【００４７】
〈別実施形態〉
本発明の別実施形態について説明する。
上記実施形態ではパワーオンからの処理について説明したが、図２に示す非動作状態から動作する場合でも同様に、初期状態１、初期状態２を実行できる。但し、ノードＮ０１、Ｎ１１の初期電圧は接地電圧（０Ｖ）とは限らない。
【００４８】
また、上記実施形態では、初期状態１で回路制御信号ＳＴＲ０をＬレベルにしてノードＮ０１、Ｎ１１を充電し、初期状態２で回路制御信号ＳＴＲ０をＨレベル、回路制御信号ＳＴＲ１をＬレベルからＨレベルを介してＬレベルにすることで、ノードＮ０１を放電し、ノードＮ１１を放電した後充電する構成としたが、これに限られるものではない。初期状態１と初期状態２の関係を逆転して、初期状態１で回路制御信号ＳＴＲ１をＨレベルにしてノードＮ０１、Ｎ１１を放電し、初期状態２で回路制御信号ＳＴＲ１をＬレベルにし、回路制御信号ＳＴＲ０をＨレベルからＬレベルを介してＨレベルにして、ノードＮ０１を充電した後放電し、ノードＮ１１を充電するように構成しても構わない。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る電圧制御回路の構成を示す回路図
【図２】本発明に係る電圧制御回路の出力電圧の非制御時の波形を示す波形図
【図３】本発明に係る電圧制御回路の出力電圧の制御時の波形を示す波形図
【図４】従来技術に係る電圧制御回路の構成を示す回路図
【符号の説明】
【００５０】
ＨＶＬＳ０、ＨＶＬＳ１、ＨＶＬＳ２、ＨＶＬＳ３、ＨＶＬＳ４：レベルシフタ
ＭＮ０        ：第１放電用Ｎ型ＭＯＳＦＥＴ
ＭＮ１        ：第２放電用Ｎ型ＭＯＳＦＥＴ
ＭＮ２        ：充電素子
ＭＮ３、ＭＰ２：スイッチ素子
ＭＰ０        ：第１充電用Ｐ型ＭＯＳＦＥＴ
ＭＰ１        ：第２充電用Ｐ型ＭＯＳＦＥＴ
ＭＰ３        ：放電素子
ＭＰ４        ：Ｐ型ＭＯＳトランジスタ
Ｖｄｄ        ：電源電圧
ＧＮＤ        ：接地電圧
Ｖｒｅｆ      ：参照電圧
Ｖｏｕｔ      ：出力電圧
【図１】
2007148747.tif 000003
【図２】
2007148747.tif 000004
【図３】
2007148747.tif 000005
【図４】
2007148747.tif 000006