(57)【要約】【課題】ＳＯＩ層表面の電界集中に制限されることのない格段に高い耐圧を有する横型高耐圧素子を有する半導体装置の製造方法を提供する。【解決手段】横型高耐圧素子を有する半導体装置の製造方法においては、半導体層２に不純物を導入することで半導体層２の材料よりも広いワイドバンドギャップを有する材料よりなるＳｉＣ薄膜層２０が形成される。そしてＳｉＣ薄膜層２０を有する半導体層２に埋込絶縁層３とシリコン基板１とが貼り合わせられる。【選択図】図２８
2007227949.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に埋込絶縁層を介在して形成された半導体層を有し、前記半導体層に高耐圧素子が形成された半導体装置の製造方法であって、
前記半導体層に不純物を導入することで、前記半導体層の材料よりも広いワイドバンドギャップを有する材料よりなるワイドバンドギャップ層を形成する工程と、
前記ワイドバンドギャップ層を有する前記半導体層に埋込絶縁層と半導体基板とを貼り合わせる工程とを備えた、横型高耐圧素子を有する半導体装置の製造方法。
【請求項２】
前記不純物は、前記半導体層表面上に形成された被覆層を通過して前記半導体層に導入される、請求項１に記載の横型高耐圧素子を有する半導体装置の製造方法。
【請求項３】
前記半導体層を構成する元素と同じ元素を前記半導体層に導入することで前記半導体層に非晶質層を形成する工程をさらに備え、
前記非晶質層を形成した後に前記不純物を導入して前記ワイドバンドギャップ層を形成することで前記ワイドバンドギャップ層の成長方向を特定する、請求項１に記載の横型高耐圧素子を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型高耐圧素子を有する半導体装置の製造方法に関し、より特定的には、ＳＯＩ（Semiconductor on Insulator）構造よりなり、高耐圧を保持できるようにされた横型高耐圧素子を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
まず従来の技術について説明する。
図３６は、従来の半導体装置の第１の例を示す概略断面図である。図３６を参照して、当該半導体装置は、絶縁基板１０３を備えている。絶縁基板１０３の上にｎ-半導体層１０２（ＳＯＩ層と呼ばれる）が設けられている。ｎ-半導体層１０２の表面には、低抵抗なｎ+半導体領域１０４が設けられている。このｎ-半導体層１０２を取囲むようにｐ+半導体領域１０５が設けられている。ｎ+半導体領域１０４にカソード電極１０６が電気的に接続されている。ｐ+半導体領域１０５にアノード電極１０７が電気的に接続されている。絶縁基板１０３の裏面には、裏面電極１０８が設けられている。ｎ-半導体層１０２中に設けられた絶縁膜１０９は、ｎ-半導体層１０２を複数の部分に互いに電気的に分離するためのものである。ｎ-半導体層１０２の上に設けられた絶縁層１１１は、カソード電極１０６とアノード電極１０７とを、他の部分から電気的に分離するためのものである。
【０００３】
次に、動作について説明する。
図３７を参照して、アノード電極１０７と裏面電極１０８とを０Ｖとし、カソード電極１０６に＋電圧を加えていくと、ｎ-半導体層１０２とｐ+半導体領域１０５との間のｐｎ接合から空乏層１３３が伸びる。空乏層１３３は、ｎ+半導体領域１０４に達すると伸長を止める。空乏層１３３は、一種の絶縁体であり、カソード電極１０６とアノード電極１０７との間には電流は流れない。このような半導体装置は、ダイオードと呼ばれている。
【０００４】
さらに、この構造に絶縁ゲート構造を付加することで、ＭＯＳ（Metal OxideSemiconductor）トランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの自己消弧型デバイスの作製も可能となる。なお、上述の構造において絶縁層１０３は電圧を分担しない。
【０００５】
上記構造を有する半導体装置で高耐圧化を図るためには、電界の大部分を保持するｎ-半導体層１０２を広くとる必要がある。水平方向（図の紙面に対して垂線方向）を広くとることは比較的容易であるが、垂直方向（図中上下方向）はＳＯＩ層の厚みｔsoiを大きくする必要があるため、分離領域が拡大するという問題点があり、また分離と埋込の技術が困難になるという問題点がある。
【０００６】
図３８は、従来の半導体装置の第２の例を示す概略断面図である。図３８を参照して、半導体基板１０１の上に酸化膜よりなる埋込絶縁層１０３を介在させて、ｎ-半導体層１０２が設けられている。図中、その他の部材は、図３６に示す従来の半導体装置とほぼ同一であるので、同一または相当する部分には、同一の参照符号を付し、その説明は繰返さない。
【０００７】
次に、動作について説明する。
図３９を参照して、アノード電極１０７と裏面電極１０８とを０Ｖとし、カソード電極１０６に＋電圧を加えていくと、ｎ-半導体層１０２とｐ+半導体領域１０５との間のｐｎ接合から空乏層Ａが伸びる。このとき、半導体基板１０１は、全体が０Ｖになっており、埋込絶縁層１０３を介して、フィールドプレートとして働くので、前述の空乏層Ａに加えて、ｎ-半導体層１０２と埋込絶縁層１０３との間の界面から、ｎ-半導体層１０２の表面に向かう方向に空乏層Ｂが伸びる。一方、ｎ-半導体層１０２とｐ+半導体領域１０５との間のｐｎ接合での電界は、空乏層Ａの伸びが空乏層Ｂの影響で伸びやすくなることによって緩和される。
【０００８】
この効果は、一般にＲＥＳＵＲＦ（Reduced Surface Field）効果と言われており、埋込絶縁層１０３の代わりに、ｐｎ接合をこの界面に沿った位置に延長することによって、同様の効果が期待できることが、J. A. Appear et al., IEBM Tech. Dig., 1979, pp.238-241に紹介されている。
【０００９】
上述の構造においては、酸化膜とシリコンとの単位厚さ当りの電圧負担割合は、その誘電率（εOXi＝３．９，εSi＝１１．７）の逆数の比となるので、約３：１である。このため、電圧のかなりの部分を保持している埋込酸化膜３を厚膜化することによって、耐圧を向上させることができる。
【００１０】
その様子を、図４０に示す。図４０において、右上がりに変化している領域がＲＥＳＵＲＦ効果の有効な範囲を示している。膜厚を単純に厚くしていくと、ある値を境にして、逆に耐圧（ＢＶ）は低下する。これは、空乏層Ｂの伸長を助ける半導体基板１０１のグランド電位が遠ざかるにつれて、空乏層Ｂの伸びが弱くなり、空乏層Ａの電界緩和効果が効かなくなっていくからである。したがって、６００Ｖなどの高耐圧を実現するには、埋込酸化膜の膜厚を７μｍ近傍に制御して形成しなければならない。しかし、成膜法では、７μｍ近傍の埋込酸化膜を形成するには、図４１に示すようにかなり長いプロセス時間を必要とするため、コストが高くなるという問題点があった。
【００１１】
高耐圧を保持したままで埋込酸化膜をできるだけ薄くできる従来例として特開平７−１８３５２２号公報に示された技術について紹介する。
【００１２】
図４２は、上記公報に示された半導体装置の構成を示す概略断面図である。図４２を参照して、半導体基板１０１上に埋込絶縁層１０３を介在して半導体層１０２が形成されている。この半導体層１０２の表面には、フィールド酸化膜層１１１ｂとＬＤＭＯＳトランジスタが形成されている。
【００１３】
このＬＤＭＯＳトランジスタは、チャネル領域１０５ａと、ソース領域１０５ｂと、ドレイン領域１０４と、ドリフト領域１２０と、ゲート酸化物絶縁層１１１ａと、ゲート電極層１１２とを有している。チャネル領域１０５ａは、フィールド酸化膜層１１１ｂの一方側に形成されており、ソース領域１０５ｂはチャネル領域１０５ａ内の表面に位置している。ドレイン領域１０４は、ソース領域１０５ｂとフィールド酸化物絶縁層１１１ａを挟んで逆側の表面に位置している。
【００１４】
ゲート電極層１１２は、チャネル領域１０５ａ上にゲート酸化物絶縁層１１１ａを介して形成されており、かつフィールド酸化膜層１１１ｂ上に延在している。
【００１５】
ドリフト領域１２０は、フィールド酸化物絶縁層１１１ａの底面から半導体層１０２の底面にわたって、かつソース領域１０５ｂ側からドレイン領域１０４側へ向かうように形成されており、たとえばＳｉＣ（炭化ケイ素）よりなっている。
【００１６】
またソース領域１０５ｂとチャネル領域１０５ａとに電気的に接続するようにソース電極１０７が、またドレイン領域１０４に電気的に接続するようにドレイン電極１０６が各々形成されている。
【００１７】
ここで、ドリフト領域１２０に用いられるＳｉＣ層は、ＳＯＩ層表面部の化学処理、写真製版、注入拡散工程にＳｉＣ特有の影響を何ら与えないため、標準的なＳｉプロセスをそのまま用いてデバイスの作製が可能である。
【００１８】
そして、ＳｉＣは、半導体層を構成する材料であるＳｉ（シリコン）よりもワイドバンドギャップを有している。このため、ＳｉからＳｉＣに置換えることによりアバランシェ発生電界強度が向上し、それにより埋込絶縁層１０３の膜厚を厚くすることなく耐圧を向上させることができる。
【非特許文献１】J. A. Appear et al., IEBM Tech. Dig., 1979, pp.238-241
【特許文献１】特開平７−１８３５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、この構造では、ゲートがオフセット形成されている構造であるため、横方向にかかる電圧Ｖはゲート電極層１１２とドレイン電極１０６との間の短い距離Ｗ1に集中し、電界強度を押し上げる。この様子を図４３（ａ）の等電位線分布および図４３（ｂ）の電界強度分布で示す。なお図４３（ｂ）は図４３（ａ）のＡ−Ａ線に沿うＳＯＩ層１０２の表面部での電界強度分布を示している。
【００２０】
図４３（ａ）、（ｂ）を参照して、電界強度Ｅが押し上げられるとアバランシェ電界強度に達しやすくなる。そして、ＳＯＩ層１０２の表面部でアバランシェ電界強度に達してしまうと、ＳＯＩ層の底面部をＳｉＣ層にしても耐圧向上の効果は望めない。このため、オフセットの効果が期待できるのは表面での電界集中をフィールド酸化膜で保持できる比較的低耐圧領域に限定されてしまう。
【００２１】
また、横方向にかかる電圧の集中を防止するため、ゲート電極層１１２とドレイン電極１０６との間の距離Ｗ1を広くすることも考えられる。この場合、電界強度は図４３（ｂ）に示すよりも全体的に低下する。それでも両端部Ｒで局所的に高電界領域が形成されやすく、この高電界領域では電界強度ピークＰが生じる。このため、このピーク部Ｐで電界強度Ｅはアバランシェ電界強度に達しやすく、アバランシェ電界強度に達してしまうと上述と同様、耐圧向上効果は望めない。
【００２２】
このピーク値を低減させるには、基板条件のパラメータ（ＳＯＩ層の厚み、ＳＯＩ層の抵抗値、埋込絶縁層の厚みなど）の組合せを最適化することが考えられるが、これは新たな律速要因を導入することになってしまう。
【００２３】
それゆえ、本発明の目的は、ＳＯＩ層表面の電界集中に制限されることのない格段に高い耐圧を有する横型高耐圧素子を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２４】
本発明の横型高耐圧素子を有する半導体装置の製造方法は、半導体基板上に埋込絶縁層を介在して形成された半導体層を有し、半導体層に高耐圧素子が形成された半導体装置の製造方法であって、以下の工程を備えている。
【００２５】
まず半導体層に不純物を導入することで半導体層の材料よりも広いワイドバンドギャップを有する材料よりなるワイドバンドギャップ層が形成される。そしてワイドバンドギャップ層を有する半導体層に埋込絶縁層と半導体基板とが貼り合わせられる。
【００２６】
上記局面において好ましくは、不純物は、半導体層表面上に形成された被覆層を通過して半導体層に導入される。
【００２７】
上記局面において好ましくは、半導体層を構成する元素と同じ元素を半導体層に導入することで半導体層に非晶質層を形成する工程がさらに備えられている。非晶質層を形成した後に不純物を導入してワイドバンドギャップ層を形成することでワイドバンドギャップ層の成長方向が特定される。
【００２８】
本発明の１の局面に従う横型高耐圧素子を有する半導体装置は、半導体基板上に埋込絶縁層を介在して形成された半導体層を有し、半導体層に高耐圧素子が形成された半導体装置であって、ワイドバンドギャップ層と、フィールドプレート用導電層とを備えている。高耐圧素子は、半導体層に形成された互いに逆導電型の第１および第２不純物領域を有している。ワイドバンドギャップ層は、高耐圧素子に耐圧が印加されたときに半導体層中で電界強度が最も高くなる領域に少なくとも位置し、かつ半導体層の材料よりも広いバンドギャップを有する材料よりなっている。フィールドプレート用導電層は、第１および第２不純物領域に挟まれる半導体層の領域上に絶縁層を介在してフローティング状態で形成され、かつ第１不純物領域に電気的に接続された第１電極との間および第２不純物領域に電気的に接続された第２電極との間で容量を蓄積可能である。
【００２９】
上記局面において好ましくは、ワイドバンドギャップ層はＳｉＣ層を有する。上記局面において好ましくは、第１および第２不純物領域の間の半導体層内に位置し、かつ第１不純物領域と同じ導電型で第１不純物領域よりも低い不純物濃度を有するドリフト領域がさらに備えられている。
【００３０】
上記局面において好ましくは、第１不純物領域は半導体層の表面に形成されており、ワイドバンドギャップ層は第１不純物領域が形成された半導体層の表面付近に配置されている。
【００３１】
上記局面において好ましくは、ワイドバンドギャップ層は第１不純物領域の真下に配置されている。
【００３２】
上記局面において好ましくは、ワイドバンドギャップ層は埋込絶縁層側の半導体層の底面に配置されている。
【００３３】
上記局面において好ましくは、ワイドバンドギャップ層は絶縁層側の半導体層の底面と距離を隔てて配置されている。
【００３４】
上記局面において好ましくは、ワイドバンドギャップ層はドリフト領域と同じ導電型の不純物を有し、そのワイドバンドギャップ層の不純物濃度はドリフト領域の不純物濃度の２倍以上１０倍以下である。
【００３５】
本発明の他の局面に従う横型高耐圧素子を有する半導体装置は、半導体基板上に埋込絶縁層を介在して形成された半導体層を有し、半導体層に高耐圧素子が形成された半導体装置であって、ワイドバンドギャップ層を有している。高耐圧素子は、半導体層に形成された互いに逆導電型の第１および第２不純物領域と、第１および第２不純物領域の間に位置しかつ第１不純物領域と同じ導電型で第１不純物領域よりも低い不純物濃度を有するドリフト領域とを有している。ワイドバンドギャップ層は、高耐圧素子に耐圧が印加されたときに半導体層中で電界強度が最も高くなる領域に少なくとも位置し、かつ半導体層の材料よりも広いバンドギャップを有する材料よりなっている。ワイドバンドギャップ層は、第２不純物領域と同じ導電型の不純物を有し、かつ第２不純物領域に電気的に短絡されている。
【００３６】
上記局面において好ましくは、埋込絶縁層側の半導体層の底面にワイドバンドギャップ層と第３不純物領域とが互いに隣接して形成されており、かつ第３不純物領域は第２不純物領域と同じ導電型であり、第２不純物領域に電気的に短絡されている。
【００３７】
上記局面において好ましくは、半導体層の底面の延びる方向に沿って交互に配置された互いに逆導電型の第４および第５不純物領域がさらに備えられている。ワイドバンドギャップ層は、第２不純物領域との間で第４および第５不純物領域を挟むように配置されており、かつ第５不純物領域によって第２不純物領域と電気的に短絡されている。
【００３８】
上記局面において好ましくは、第１および第２不純物領域に挟まれる半導体層の領域上に絶縁層を介在してフローティング状態で形成され、かつ第１不純物領域に電気的に接続された第１電極との間および第２不純物領域に電気的に接続された第２電極との間で容量を蓄積可能なフィールドプレート用導電層がさらに備えられている。
【００３９】
本発明のさらに他の局面に従う横型高耐圧素子を有する半導体装置は、半導体基板上に埋込絶縁層を介在して形成された半導体層を有し、半導体層に高耐圧素子が形成された半導体装置であって、ワイドバンドギャップ層を備えている。高耐圧素子は、半導体層に形成された互いに逆導電型の第１および第２不純物領域を有している。ワイドバンドギャップ層は、高耐圧素子に耐圧が印加されたときに半導体層中で電界強度が最も高くなる領域に少なくとも位置し、かつ半導体層の材料よりも広いバンドギャップを有する材料よりなっている。ワイドバンドギャップ層は多孔質である。
【００４０】
上記局面において好ましくは、ワイドバンドギャップ層は第１不純物領域と同じ導電型である。
【００４１】
上記局面において好ましくは、ワイドバンドギャップ層は第２不純物領域と同じ導電型である。
【００４２】
上記局面において好ましくは、埋込絶縁層側の半導体層の底面にワイドバンドギャップ層と第３不純物領域とが互いに隣接して形成されている。第３不純物領域は第２不純物領域と同じ導電型であり、かつ多孔質である。
【００４３】
上記局面において好ましくは、第１および第２不純物領域に挟まれる半導体層の領域上に絶縁層を介在してフローティング状態で形成され、かつ第１不純物領域に電気的に接続された第１電極との間および第２不純物領域に電気的に接続された第２電極との間で容量を蓄積可能なフィールドプレート用導電層がさらに備えられている。
【発明の効果】
【００４４】
本発明の横型高耐圧素子を有する半導体装置の製造方法では、歩留りを向上させ、安定した貼り合わせ界面特性を持つＳＯＩ基板を製造することができる。
【００４５】
上記局面において好ましくは、不純物は、半導体層表面上に形成された被覆層を通過して半導体層に導入される。これにより、不純物導入時にノックオン現象に代表される異種不純物の混入を抑制することができる。
【００４６】
上記局面において好ましくは、半導体層を構成する元素と同じ元素を半導体層に導入することで半導体層に非晶質層を形成する工程がさらに備えられている。非晶質層を形成した後に不純物を導入してワイドバンドギャップ層を形成することでワイドバンドギャップ層の成長方向を特定することができる。これにより、ワイドバンドギャップの成長方向を特定でき、ワイドバンドギャップ層を制御性よく形成することが可能となる。
【００４７】
本発明の１の局面に従う横型高耐圧素子を有する半導体装置では、フィールドプレート用導電層を設けているため、半導体層表面における電界分布を均一にすることができる。これにより、半導体層表面の電界強度がアバランシェ電界強度に達することは抑制される。このため、フィールドプレート用導電層による耐圧向上効果と、電界強度が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を実現することができる。
【００４８】
上記局面において好ましくは、ワイドバンドギャップ層はＳｉＣ層を有する。このＳｉＣ層を用いれば、標準的なＳｉプロセスをそのまま用いてデバイスを作製することが可能となる。
【００４９】
上記局面において好ましくは、第１および第２不純物領域の間の半導体層内に位置し、かつ第１不純物領域と同じ導電型で第１不純物領域よりも低い不純物濃度を有し、かつ第２不純物領域との間でｐｎ接合を形成するドリフト領域がさらに備えられている。このドリフト領域を備えることにより、高い耐圧を得ることができる。
【００５０】
上記局面において好ましくは、第１不純物領域は半導体層の表面に形成されており、ワイドバンドギャップ層は第１不純物領域が形成された半導体層の表面付近に配置されている。これにより、第１不純物領域の形成領域付近で電界強度が最も高くなる場合でも、その部分で電界強度がアバランシェ電界強度に達することを抑制することができる。
【００５１】
上記局面において好ましくは、ワイドバンドギャップ層は第１不純物領域の真下に配置されている。これにより、第１不純物領域の真下で電界強度が最も高くなる場合でも、その部分で電界強度がアバランシェ電界強度に達することを抑制することができる。
【００５２】
上記局面において好ましくは、ワイドバンドギャップ層は埋込絶縁層側の半導体層の底面に配置されている。これにより、半導体層の底面で電界強度が最も高くなる場合でも、その部分で電界強度がアバランシェ電界強度に達することを抑制することができる。
【００５３】
上記局面において好ましくは、ワイドバンドギャップ層は絶縁層側の半導体層の底面と距離を隔てて配置されている。これにより、半導体層底面からのアバランシェ領域への増大はワイドバンドギャップ層によって抑制され高耐圧を得ることができる。また、ワイドバンドギャップ層と埋込絶縁層とが直接接することがなくなるため、半導体層と埋込絶縁層との接着強度の確保が容易となり、熱膨張率の違いによるストレスからの塑性変形も抑制できる。
【００５４】
上記局面において好ましくは、ワイドバンドギャップ層はドリフト領域と同じ導電型の不純物を有し、ワイドバンドギャップ層の不純物濃度は、ドリフト領域の不純物濃度の２倍以上１０倍以下である。これにより、臨界電界強度をさらに高くすることができるため、さらに高い耐圧向上効果を期待することができる。
【００５５】
本発明の他の局面に従う横型高耐圧素子を有する半導体装置では、ワイドバンドギャップ層が第２不純物領域と同じ導電型の不純物を有し、かつ第２不純物領域と電気的に短絡されている。このため、ワイドバンドギャップ層をこのように形成したことによる耐圧向上効果と、電界強度が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を実現することができる。
【００５６】
上記局面において好ましくは、埋込絶縁層側の半導体層の底面にワイドバンドギャップ層と第３不純物領域とが互いに隣接して形成されており、かつ第３不純物領域は第２不純物領域と同じ導電型であり、第２不純物領域に電気的に短絡されている。これにより、より高い耐圧を得ることが可能となる。
【００５７】
上記局面において好ましくは、半導体層の底面の延びる方向に沿って交互に配置された互いに逆導電型の第４および第５不純物領域がさらに備えられている。ワイドバンドギャップ層は、第２不純物領域との間で第４および第５不純物領域を挟むように配置されており、かつ第５不純物領域によって第２不純物領域と電気的に短絡されている。これにより、横型高耐圧素子をＩＧＢＴとしたときのオン動作時にコレクタ領域からワイドバンドギャップ層へのキャリアの注入を防止できるため、導電率変調に寄与できるキャリア数を多くすることができ、オン電圧の増加を回避することができる。
【００５８】
上記局面において好ましくは、第１および第２不純物領域に挟まれる半導体層の領域上に絶縁層を介在してフローティング状態で形成され、かつ第１不純物領域に電気的に接続された第１電極との間および第２不純物領域に電気的に接続された第２電極との間で容量を蓄積可能なフィールドプレート用導電層がさらに備えられている。このフィールドプレート用導電層を設けているため、半導体層表面における電界分布を均一にすることができる。これにより、半導体層表面の電界強度がアバランシェ電界強度に達することは抑制される。このため、フィールドプレート用導電層による耐圧向上効果と、電界強度が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を実現することができる。
【００５９】
本発明のさらに他の局面に従う横型高耐圧素子を有する半導体装置では、ワイドバンドギャップ層が多孔質であるため、アバランシェ電流の拡散と増殖が孔の存在によって抑制される。このため、孔による効果と、電界強度が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を実現することができる。
【００６０】
上記局面において好ましくは、ワイドバンドギャップ層は第１不純物領域と同じ導電型である。これにより、より高い耐圧を得ることが可能となる。
【００６１】
上記局面において好ましくは、ワイドバンドギャップ層は第２不純物領域と同じ導電型の不純物を有し、かつ第２不純物領域と電気的に短絡されている。これにより、ワイドバンドギャップ層をこのように設けたことによる耐圧向上効果と、電界領域が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を得ることが可能となる。
【００６２】
上記局面において好ましくは、埋込絶縁層側の半導体層の表面にワイドバンドギャップ層と第３不純物領域とが互いに隣接して形成されている。第３不純物領域は第２不純物領域と同じ導電型であり、かつ多孔質である。これにより、第３不純物領域においても、孔によってアバランシェ電流の拡散と増殖が抑制される。
【００６３】
上記局面において好ましくは、第１および第２不純物領域に挟まれる半導体層の領域上に絶縁層を介在してフローティング状態で形成され、かつ第１不純物領域に電気的に接続された第１電極との間および第２不純物領域に電気的に接続された第２電極との間で容量を蓄積可能なフィールドプレート用導電層がさらに備えられている。このフィールドプレート用導電層を設けているため、半導体層表面における電界分布を均一にすることができる。これにより、半導体層表面の電界強度がアバランシェ電界強度に達することは抑制される。このため、フィールドプレート用導電層による耐圧向上効果と、電界強度が最も高くなる領域に設けられたワイドバンドギャップ層の耐圧向上効果との相乗効果により格段に高い耐圧を得ることが可能となる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１を参照して、半導体基板１上に、埋込絶縁層３を介在してｎ-半導体層（ＳＯＩ層）２が形成されている。このｎ-半導体層２には、ダイオードが形成されている。
【００６５】
このダイオードは、ｎ+半導体領域４と、ｐ+半導体領域５とを有している。ここではｎ-半導体層２の領域はそのままｎ-ドリフト領域として用いられ、ｐ+半導体領域５とｐｎ接合を形成している。またｎ+半導体領域４は、ｎ-ドリフト領域２の領域内であって半導体層２の表面に形成されている。
【００６６】
このｎ+半導体領域４に電気的に接続するようにカソード電極６が、またｐ+半導体領域５に電気的に接続するようにアノード電極７が各々形成されている。ｎ-半導体層２上に設けられた絶縁層１１はカソード電極６とアノード電極７とを、他の部分から電気的に分離するためのものである。
【００６７】
このダイオードのような横型高耐圧素子において、耐圧を印加したとき（たとえばアノード電極７に０Ｖ、カソード電極に＋電圧を印加したとき）に、ｎ-半導体層２内で電界強度が最も高くなる領域に少なくとも位置するように、ワイドバンドギャップ層２０が形成されている。このワイドバンドギャップ層２０は、半導体層２を形成するＳｉよりも広いバンドギャップを有する材料、たとえばＳｉＣよりなっている。
【００６８】
またカソード電極６とアノード電極７との間の絶縁層１１上には、複数の導電層３１、３２によって構成される容量結合型多重フィールドプレートが形成されている。この複数の導電層３１、３２は各々絶縁層３３によって絶縁されており、かつ各々フローティング状態（島状態）で形成されている。
【００６９】
また半導体基板１の裏面には、裏面電極８が形成されている。
このような横型高耐圧素子を有する半導体装置では、逆阻止電圧印加時（耐圧印加時）にＳＯＩ層２の底面部で電界集中による局所的な高電界領域が形成される。このことは、たとえば“秋山他、電子デバイス・半導体電力変換合同研究会資料、ＥＤＤ−９２−１０６（ＳＰＣ−９２−７２）、１９９２年”などで周知のとおりである。そこで、ＳｉＣのアバランシェ電界強度が４．０×１０6Ｖ／ｃｍで、Ｓｉの３．７×１０5Ｖ／ｃｍに比較して約１桁高いことに注目し、ＳＯＩ層２中で最も電界強度の高くなることが多い部分に０．４〜０．６μｍ前後のＳｉＣ薄膜層２０を付加することで、アバランシェ耐量を本質的に強化し耐圧を向上させることができる。
【００７０】
そこで、本実施例を従来例と比較した場合どの程度耐圧の改善効果が得られるかをデバイス・シミュレーションによって計算した。その条件および結果を以下に示す。
【００７１】
まず本発明例を図１に示すようにＳｉＣ層２０を形成したデバイスとし、従来例をＳｉＣ層を形成しないデバイスとした。またＳＯＩ基板共通条件としては、ＳＯＩ層の厚みを１５μｍとし、埋込酸化膜の厚みを５μｍとし、デバイスのＡ（アノード）−Ｋ（カソード）間距離を８８μｍとした。この共通条件に基づいて、Ｓｉ−ＳＯＩ比抵抗をパラメータとして本発明例と従来例との耐圧を比較した。その結果を図２に示す。
【００７２】
図２を参照して、従来例では６Ω・ｃｍ以上、本発明例では１０Ω・ｃｍでＲＥＳＵＲＦ効果が発現するという違いがあるものの、各々の最高耐圧は６６１Ｖ、１２２６Ｖであり、本発明例では従来例の約２倍の耐圧向上効果が得られた。このことより、ＳｉＣ薄膜層を局所的な高電界領域が形成される領域に設けることによって、耐圧を向上できることが確認された。
【００７３】
しかしながら、単にＳｉＣ層２０を設けただけでは、図４２に示す従来例と同様、電界強度分布の不均一により耐圧向上の効果が非常に制限されたものとなってしまう。そこで、本実施の形態では、カソード電極６とアノード電極７との間に容量結合型多重フィールドプレート３１、３２が設けられている。
【００７４】
この容量結合型多重フィールドプレート３１、３２は、図３に示すようにカソード電極６とアノード電極７とに電位が印加された場合に、カソード電極６とアノード電極７との間で各導電層３１、３２によりキャパシタを構成する。この状態は、図４に示すようにカソード電極６とアノード電極７との間に複数の容量が直列に接続された状態となっている。
【００７５】
カソード電極６とアノード電極７との間でこのような容量が形成されるため、図５（ａ）に示すように半導体層２の表面における電気力線はほぼ均一な状態となる。このため、図５（ｂ）に示すように半導体層２表面側における電界強度分布はほぼ均一となり、電界強度分布の不均一性は解消される。
【００７６】
これにより、図５（ｃ）に示すように、半導体層２中で比較的高い電界強度を示すのは底面部に限定されることになるが、この底面部にはＳｉＣ薄膜層２０が形成されているため、耐圧向上を図る効果は増大する。つまり、本実施の形態では、アバランシェ発生領域をＳｉＣ薄膜層２０に置換えることでアバランシェ発生電界強度を上げ、同時に半導体層２の表面部に容量結合型多重フィールドプレートを形成することで、半導体層２中での電界強度分布の平坦化を図る。この２つの効果が相乗することで始めて従来より格段に高い耐圧を有する横型高耐圧素子を得ることができるのである。
【００７７】
なお、図５（ｂ）と（ｃ）とは、図５（ａ）のＣ−Ｃ線とＤ−Ｄ線とに沿う各電界強度Ｅの分布を示している。
【００７８】
（実施の形態２）
図６は、本発明の実施の形態２における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図６を参照して、本実施の形態では、ＳｉＣ薄膜層２０は、半導体層２の表面に形成されている。
【００７９】
なお、これ以外の構成については、上述した実施の形態１（図１）とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【００８０】
本実施の形態の構成は、特にパワーデバイスと論理ＩＣ（Integrated Circuit）とを一体化したワンチップインバータなどのように、特に設計上の必要性からパワーデバイスのＲＥＳＵＲＦ効果による高耐圧保持に最適なＳＯＩ活性層基板２の比抵抗より高めの比抵抗でＳＯＩ活性層基板２を製造しなければならない場合に有効である。以下そのことについて詳細に説明する。
【００８１】
図７〜図１０は、ＳＯＩ層の種々の不純物濃度に対する各ポテンシャル分布を示す図であり、前記参考文献“秋山他、電子デバイス・半導体電力変換合同研究会資料、ＥＤＤ−９２−１０６（ＳＰＣ−９２−７２）、１９９２年”から抜粋したものである。ここで各ＳＯＩ層の不純物濃度Ｎsoiは、図７では５．０×１０14ｃｍ-3、図８では１．０×１０15ｃｍ-3、図９では２．０×１０15ｃｍ-3、図１０では４．０×１０15ｃｍ-3である。
【００８２】
図７〜図１０を参照して、比抵抗が高めの１０Ω・ｃｍ（５×１０14ｃｍ-3：図７）および５Ω・ｃｍ（１×１０15ｃｍ-3：図８）では、ＳＯＩ活性層表面側で電界集中が発生しており、比抵抗が３Ω・ｃｍ（２×１０15ｃｍ-3：図９）ではＳＯＩ活性層底面側に発生しており、比抵抗が低めの１Ω・ｃｍ（４×１０15ｃｍ-3：図１０）ではＲＥＳＵＲＦ効果が失われている様子がわかる。これらの不純物濃度の変化に対する電界集中によるブレークポイントの位置の変化を図１１に示す。
【００８３】
図１１を参照して、電界集中によるブレークポイントの位置は、ＳＯＩ層の濃度が比較的低い場合にはＳＯＩ層の表面（ａ，ｂ）であり、ＳＯＩ層の不純物濃度が上がると、ＳＯＩ層底面部（ｃ）へと移行した後ｐ+半導体領域とｎ-半導体領域との接合面（ｄ）へと移行する。なお、図中記号ａは図７、記号ｂは図８、記号ｃは図９、記号ｄは図１０の各条件に対応している。
【００８４】
本実施の形態では、図６で示したように、ＳｉＣ層２０がＳＯＩ層２の表面に配置されているため、図１１のａ、ｂに該当するＳＯＩ活性層の比抵抗が高めの条件において格段に優れた耐圧向上効果を得ることができる。
【００８５】
（実施の形態３）
図１２は、本発明の実施の形態３における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１２を参照して、本実施の形態では、ＳｉＣ薄膜層２０は、半導体層２の底面であって、カソード電極６の真下に位置している。なお、これ以外の構成については、図１に示した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００８６】
本実施の形態では、図１１のｃに示されたように、ＲＥＳＵＲＦ効果によって決定された耐圧がカソード電極６の真下であってＳＯＩ層２の底面部でアバランシェ現象を引き起こす場合において格段に優れた耐圧向上効果を得ることができる。
【００８７】
（実施の形態４）
図１３は、本発明の実施の形態４における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１３を参照して、本実施の形態では、ＳｉＣ薄膜層２０は、半導体層２の表面であってｎ+半導体領域４付近に選択的に形成されている。なお、これ以外の構成については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００８８】
本実施の形態では、図１１のａ、ｂに示されたようにＲＥＳＵＲＦ効果によって決定された耐圧がカソード電極６真下の半導体層２の表面部でアバランシェ現象を引き起こす場合において格段に優れた耐圧向上効果を得ることができる。
【００８９】
（実施の形態５）
図１４は、本発明の実施の形態５における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１４を参照して、本実施の形態では、ＳｉＣ薄膜層２０は、半導体層２の底面から距離ｄを隔て配置されている。この距離ｄは、最大０．５μｍである。なお、これ以外の構成については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００９０】
本実施の形態は、図１１のｃに示されたように、ＲＥＳＵＲＦ効果によって決定された耐圧がカソード電極６真下の半導体層２の底面部でアバランシェ現象を引き起こす場合において格段に優れた耐圧向上効果を得ることができる。
【００９１】
耐圧印加時に、図１４の点Ｃ1で示したアバランシェ現象開始点を皮切りにアバランシェ現象は増大していくが、距離ｄを隔てたＳｉＣ薄膜層２０に達するとアバランシェ領域の増大は抑制される。また距離ｄが０．５μｍ以下と短いことから、耐圧特性を律速する段階には至らず、最終的にはＳｉＣ薄膜層２０中でアバランシェ現象が進行する状態になって初めて耐圧が決定され、結果として高耐圧が得られる。
【００９２】
また本実施の形態の構成は、ＳｉＣ薄膜層２０を界面から隔てて形成したため、デバイスプロセス上、ＳｉＣ薄膜層２０と埋込絶縁層３とが直接隣り合った界面を形成しない方がよい場合に有効な構造である。たとえば、接着強度の確保が困難な場合や、熱膨張率の違いによって与えられるストレスでＳＯＩ基板に塑性変形の発生することが懸念される場合などに特に有効な構造である。
【００９３】
（実施の形態６）
図１５は本発明の実施の形態６における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図であり、図１６は図１５のＥ−Ｅ線に沿う深さ方向の不純物濃度分布を示す図である。
【００９４】
図１５と図１６とを参照して、本実施の形態では、ＳｉＣ薄膜層２０は、図１に示す実施の形態１と同じ位置に配置されているが、このＳｉＣ薄膜層２０中の不純物濃度分布が実施の形態１と異なる。本実施の形態では、このＳｉＣ薄膜層２０に、半導体層２と同じ導電型（ｎ型）の不純物が半導体層２の不純物濃度の２倍以上１０倍以下の濃度となるように含まれている。なお、これ以外の構成については、図１に示す実施の形態１とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【００９５】
なお図１６のＳｉＣ薄膜層中の不純物濃度分布を示す実線は従来例を示し、点線は半導体層にＣ（炭素）のイオン注入によってＳｉＣ薄膜層２０を形成した場合に一般的に認められる不純物濃度分布（本発明例１）を示し、一点鎖線は本実施の形態の不純物濃度分布（本発明例２）を示している。
【００９６】
図１６における本発明例１は従来例に比較して耐圧向上効果が認められることはもちろんであるが、本発明例２は本発明例１に比較してさらに耐圧向上効果を期待することができる。これは、逆阻止電圧印加時においてＲＥＳＵＲＦ効果の前提である空乏化の条件を満たす範囲であれば、アバランシェ現象が開始されるＳｉＣ薄膜層２０の不純物濃度がより高い方が臨界電界強度をさらに高くすることができるからである。
【００９７】
（実施の形態７）
図１７は、本発明の実施の形態７における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１７を参照して、本実施の形態では、ＳｉＣ薄膜層２０は、ＳＯＩ層２の底面に形成されており、かつｎ-半導体層２と逆導電型（ｐ型）である。またＳｉＣ薄膜層２０上には、ＳｉＣ薄膜層２０と隣接して形成されたｐ-半導体領域５ａが、ｐ+半導体領域５と電気的に短絡するように形成されている。このｐ-半導体領域５ａおよびＳｉＣ薄膜層２０の不純物濃度はｐ+半導体領域５の不純物濃度よりも低く設定されている。
【００９８】
なお、これ以外の構成については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【００９９】
次に動作について説明する。
図１７を参照して、逆バイアス印加時にはｎ-半導体層２とｐ+半導体領域５との接合界面から空乏層が伸長し始めるが、同時にｐ-半導体領域５ａとｎ-半導体層２との接合界面からも空乏層が伸長する。この双方から延びる空乏層はともにＲＥＳＵＲＦ効果によってその伸長が促進される。ここで、ｐ-半導体領域５ａとＳｉＣ薄膜層２０とのｐ型不純物濃度をｎ-半導体領域２とほぼ同じ程度まで低濃度化することで、比較的低い逆バイアス電圧で双方の薄膜層２０、５ａは完全に空乏化し、これ以上の電圧は埋込絶縁層３が負担することになる。
【０１００】
本実施の形態では、ＳｉＣ薄膜層２０を設けたことにより、電界強度の集中する場所でアバランシェ開始電界強度を１桁高く設定できることから、実施の形態１で説明したのと同様、高耐圧化を図ることができる。
【０１０１】
（実施の形態８）
図１８は、本発明の実施の形態８における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図１８を参照して、本実施の形態では、ＳｉＣ薄膜層２０がｎ-半導体層２と逆導電型（ｐ型）を有し、かつｐ+半導体領域５と直接電気的に短絡されている。またＳｉＣ薄膜層２０は、ｐ+半導体領域５よりも低い不純物濃度に設定されている。なお、これ以外の構造については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【０１０２】
本実施の形態では、図１７に示す実施の形態７とほぼ同じ動作を示す。
また本実施の形態では、ＳｉＣ薄膜層２０を設けたことにより、電界強度の集中する場所でアバランシェ開始電界強度を１桁高く設定できることから、実施の形態１で説明したのと同様、高耐圧化を図ることができる。
【０１０３】
（実施の形態９）
図１９は、本発明の実施の形態９における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図であり、図２０は、図１９のＦ−Ｆ線に沿う概略断面図である。なお、図１９は、図２０のＧ−Ｇ線に沿う断面に対応している。また、図１９においては、埋込絶縁層３の下部に位置する半導体基板は説明の便宜上省略してある。
【０１０４】
図１９と図２０とを参照して、本実施の形態における横型高耐圧素子はＩＧＢＴであり、このＩＧＢＴは、ｐ+半導体領域５ａと、ｎ+エミッタ領域５ｂと、ｎ型半導体領域４ａと、ｐ+コレクタ領域４ｂと、ゲート電極層１２とを有している。
【０１０５】
ここではｎ-半導体層２の領域はそのままｎ-ドリフト領域として用いられ、ｐ+半導体領域５ａとｐｎ接合を構成している。ｎ+エミッタ領域５ｂは、ｐ+半導体領域５ａ内の表面に配置されている。またｎ型半導体領域４ａは、ｎ-ドリフト領域２内の表面に配置されており、ｐ+コレクタ領域４ｂは、ｎ型半導体領域４ａ内の表面に配置されている。またゲート電極層１２は、ｎ+エミッタ領域５ｂとｎ-ドリフト領域２とで挟まれるｐ+半導体領域５ａの表面領域とゲート絶縁層（図示せず）を介在して対向するように形成されている。
【０１０６】
そして、半導体層２の底面には、ｎ型半導体領域４ａの真下に位置するようにｐ-ＳｉＣ薄膜層２０ａが形成されている。このｐ-ＳｉＣ薄膜層２０とｐ+半導体領域５ａとの間には、半導体層２の底面に沿ってｎ-ドリフト領域２とｐ-半導体領域５ｃとが交互に配置されている。そしてｐ-ＳｉＣ薄膜層２０は、ｐ-半導体領域５ｃを介在してｐ+半導体領域５ａに電気的に短絡されている。
【０１０７】
また、図２０に示す平面図においてｎ-ドリフト領域２とｐ-半導体領域５ｃとの面積割合はｐ-半導体領域５ｃが２０％以下、ｎ-ドリフト領域２が８０％以上であることが望ましい。
【０１０８】
本実施の形態において、逆バイアス印加時に空乏層の伸長する様子と高耐圧化の実現の様子とは、基本的には上述した実施の形態７および８と同様である。本実施の形態では、これに加えてＩＧＢＴとしてオン動作時にも新たなメリットを得ることができる。以下そのことについて説明する。
【０１０９】
図１９においてＩＧＢＴのオン動作時にｐ+コレクタ領域４ｂから注入されたホール電流（ｈ+）は距離的に間近にあるｐ-ＳｉＣ薄膜層２０に再注入されやすい。ＩＧＢＴでは、ターンオン過程において十分な電流担体がｎ-ドリフト領域２に蓄積されることにより、電子−正孔対による導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。ところが、ホール電流（ｈ+）がｐ-ＳｉＣ薄膜層２０に再注入されると、ｎ-ドリフト領域２内に蓄積されるホールの数が減少し、導電率変調に寄与する割合が低下するためオン電圧の増加を招く懸念がある。
【０１１０】
そこで、本実施の形態では、図２０に示すようなｐ-半導体領域５ｃとｎ-ドリフト領域２との交互配置構造を採用することで、ｐ-半導体領域５ｃの抵抗Ｒｈ+を高くしている。この高抵抗Ｒｈ+により、ｐ-ＳｉＣ薄膜層２０に注入されたホール電流はｐ+半導体領域に流れにくくなり、ひいてはｐ-ＳｉＣ薄膜層２０へホール電流は注入され難くなる。これによりｎ-ドリフト領域中に蓄積されるホールの数が減少するのを抑制できるため、オン電圧の増加を回避することができる。
【０１１１】
なお、本実施の形態にも容量結合型多重フィールドプレートが設けられてもよい。
（実施の形態１０）
図２１は、本発明の実施の形態１０における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図２１を参照して、本実施の形態では、半導体層２の底面全面にわたってポーラス化（多孔質化）されたｎ-ＳｉＣ薄膜層２０が形成されており、ｎ-ドリフト領域２および埋込絶縁層３の各々に隣接している。なお、これ以外の構成については、図１に示す実施の形態１とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【０１１２】
またＳｉＣ薄膜層２０をポーラス化する手段は、たとえばLiang-Sheng Liao et al., “Intense blue emission from porous β-SiC formed on C+-implantedsilicon, Appl. Phys. Lett. 66（18），pp.2382-2384, 1 May 1995に開示されている。この開示された方法によれば、ポーラス化は比較的簡単な電界ウェット処理により実現可能であり、ポーラス形成層の厚さ、ポーラス径、ポーラス密度は十分制御可能である。
【０１１３】
このように構成されたデバイスに逆バイアスを印加すると基本的にＲＥＳＵＲＦ効果は保持されたままで半導体層２の全域が速やかに空乏化されていき、ポーラスｎ-ＳｉＣ薄膜層２０のカソード寄りの部分が最も電界強度の高い領域となる。アバランシェ電界強度へ近づくにつれてＳｉＣ薄膜層２０内よりアバランシェ電流が発生し出すが、ポーラスの存在によってその拡散と増殖は抑制される。これにより、上述した実施の形態７〜９で述べた効果に加えて、さらに高耐圧化を図ることが可能となる。
【０１１４】
（実施の形態１１）
図２２は、本発明の実施の形態１１における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。図２２を参照して、本実施の形態では、半導体層２の底面にポーラス化されたｐ-ＳｉＣ薄膜層２０が形成されており、このｐ-ＳｉＣ薄膜層２０上でこのｐ-ＳｉＣ薄膜層２０と隣接するようにｐ-半導体領域３０が形成されている。このｐ-ＳｉＣ薄膜層２０とｐ-半導体領域３０とは、ｐ+半導体領域５に電気的に短絡されており、かつともにポーラス化されている。なお、これ以外の構成については、図１に示す実施の形態１とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【０１１５】
なお、ポーラス化を行なうに際して陽極化性電流はｐ型半導体領域であるｐ-ＳｉＣ薄膜層２０とｐ-半導体領域３０内に限定して流れることから、これらの層２０、３０を制御性良くポーラス化することができる。
【０１１６】
本実施の形態では、逆バイアス印加時の高耐圧化に関しては実施の形態１０と同じ理由により実現することができる。
【０１１７】
（実施の形態１２）
図２３は、本発明の実施の形態１２における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図であり、図２４は、図２３のＨ−Ｈ線に沿う概略断面図である。なお、図２３は、図２４のＩ−Ｉ線に沿う断面に対応している。
【０１１８】
図２３と図２４とを参照して、本実施の形態では、半導体層２の底面に位置するｐ-ＳｉＣ薄膜層２０は、ポーラス化されている。またｐ-ＳｉＣ薄膜層２０とｐ+半導体領域５ａとの間に位置するｐ-半導体領域５ｃもポーラス化されている。
【０１１９】
なお、これ以外の構成については、図１９と図２０とに示した実施の形態９とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１２０】
本実施の形態の逆バイアス印加時における高耐圧化のメリットとオン動作時におけるオン電圧増加の抑制効果は実施の形態９に述べた内容と同一である。
【０１２１】
加えて、ｐ-ＳｉＣ薄膜層２０とｐ-半導体領域５ｃとがポーラス化されているため、実施の形態１０および１１で説明したのと同様、このポーラスによってアバランシェ電流の拡散と増殖が抑制されるため、さらに高耐圧化を図ることが可能となる。
【０１２２】
なお、本実施の形態においても容量結合型多重フィールドプレートが設けられてもよい。
【０１２３】
（実施の形態１３）
次に、上述した実施の形態１、３および４に係る半導体装置のＳＯＩ基板の製造方法を実施の形態１３として説明する。
【０１２４】
図２５〜図２８は、本発明の実施の形態１３における横型高耐圧素子を有する半導体装置の製造方法を工程順に示す概略断面図である。
【０１２５】
まず図２５を参照して、シリコンよりなる半導体層２の貼り合わせ側表面にＣ（炭素）イオンが注入される。この注入時の温度は８００℃以上であり、かつ注入量は１×１０16ｃｍ-2以上である。
【０１２６】
図２６を参照して、Ｃイオン注入後、１１００℃以上、３時間以上の熱処理を行なうことによってＳｉＣ結晶化を行ない、半導体層２中にＳｉＣ薄膜層２０が形成される。
【０１２７】
図２７を参照して、ＣＭＰ（Chemical Mechanical Polishing）法などにより半導体層２の貼り合わせ側表面が精密研磨され、ＳｉＣ薄膜層２０の貼り合わせ側に残存する薄膜Ｓｉ層２の一部または全部が除去される。これにより、半導体層２の貼り合わせ側表面の平坦化が行なわれる。
【０１２８】
図２８を参照して、半導体層２の貼り合わせ側表面に埋込酸化膜３とシリコン基板１とが貼り合わせられ、ＳＯＩ基板が形成される。
【０１２９】
本実施の形態の製造方法で貼り合わせを行なうことにより、歩留りを向上することができ、かつ安定した貼り合わせ界面特性を持つＳＯＩ基板を製造することが可能となる。
【０１３０】
（実施の形態１４）
図２９〜図３１は、本発明の実施の形態１４における横型高耐圧素子を有する半導体装置の製造方法を工程順に示す概略断面図である。
【０１３１】
図２９を参照して、シリコンよりなる半導体層２の貼り合わせ側表面上に、厚さ２０００Å以上のシリコン酸化膜（ＳｉＯ2膜）またはシリコン窒化膜（Ｓｉ3Ｎ4膜）よりなる注入厚膜マスク４０が形成される。
【０１３２】
図３０を参照して、この注入厚膜マスク４０を介して半導体層２にＣイオンが注入される。この注入時における温度は８００℃以上であり、かつ注入量が１×１０16ｃｍ-2以上である。
【０１３３】
図３１を参照して、このＣイオン注入後、１１００℃以上、３時間以上の熱処理を行なうことによりＳｉＣ結晶化を行ない、半導体層２中にＳｉＣ薄膜層２０が形成される。この際、注入厚膜マスク４０の存在によって半導体層２の貼り合わせ側表面の平坦性は保持されたままＳｉＣ結晶化が進行する。
【０１３４】
この後、注入厚膜マスク４０が除去された後、図２７と図２８とに示す実施の形態１３と同様の工程を経ることにより、ＳＯＩ基板が形成される。
【０１３５】
本実施の形態の製造方法により貼り合わせを行なうことによって、歩留りを向上させることができ、かつ安定した貼り合わせ界面特性を持つＳＯＩ基板を製造することが可能となる。
【０１３６】
また、注入厚膜マスク４０をＳｉＣのスパッタやプラズマＣＶＤで形成することも考えられる。これは、Ｃイオンの注入時にノックオン現象に代表される異種不純物の混入によってデバイス特性に影響を与えることが懸念される場合に、特に有効である。
【０１３７】
（実施の形態１５）
図３２〜図３５は、本発明の実施の形態１５における横型高耐圧素子を有する半導体装置の製造方法を工程順に示す概略断面図である。
【０１３８】
図３２を参照して、注入厚膜マスク６１がシリコン基板２の貼り合わせ側表面上に形成される。
【０１３９】
図３３を参照して、この注入厚膜マスク４０を介してＳｉイオンがシリコン層２に注入される。これにより、半導体層２の所定位置に非晶質シリコン層２ａが形成される。
【０１４０】
図３４を参照して、この後、注入厚膜マスク４０を介してＣイオンがＳｉイオン注入（図３３）よりも浅いレンジでシリコン層２に注入される。
【０１４１】
図３５を参照して、Ｃイオン注入後、１１００℃以上、３時間以上の熱処理を行なうことによりＳｉＣ結晶化を行ない、半導体層２中にＳｉＣ薄膜層２０が形成される。この際、非晶質層２ａの存在によってＳｉＣ結晶化が裏面側へ向かって１方向に進行することになり、ＳｉＣの結晶の制御性が容易となる。またこの際、表面側が注入厚膜マスク４０によって結晶性および平坦性が維持されたままＳｉＣ結晶化が進行する。
【０１４２】
なお、上述した実施の形態１３〜１５では、いずれもＣイオン注入をベースに展開したものであるが、結果的に類似の構造が得られるものとして、たとえば特開平１−１３５０７０号公報または欧州特許（ＥＰ−０３１７−４４５−Ｂ１）に示された、ＣＶＤなどの成膜によりＳｉＣを形成する製法をベースにしたものもある。これらの従来例に対しては、本実施の形態１３〜１５は基本的に貼り合わせ時の平坦性を維持できること、貼り合わせ時の組合せをＳｉ／ＳｉＯ2、ＳｉＣ／ＳｉＯ2、ＳｉＣ／Ｓｉ、ＳｉＯ2／ＳｉＯ2など目的に応じて選択できることなどの点で有効性を発揮することができる。
【０１４３】
また、上述した本実施の形態１〜１５では、ワイドバンドギャップ層２０としてＳｉＣ薄膜層について説明したが、これ以外に半導体層２よりも広いバンドギャップを有する材料であればいかなる材料であってもよい。またワイドバンドギャップ層２０の材料は、標準的なＳｉプロセスをそのまま用いてデバイスの作製ができる材料であればより好ましい。
【０１４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１４５】
本発明は、ＳＯＩ構造よりなり、高耐圧を保持できるようにされた横型高耐圧素子を有する半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施の形態１における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１の構成と従来例のＳｉＣ層を有しない構成との耐圧を比較したグラフである。
【図３】図１の容量結合型多重フィールドプレートの部分を拡大して示す部分断面図である。
【図４】容量結合型多重フィールドプレートの役割を説明するための図である。
【図５】本発明の実施の形態１における横型高耐圧素子を有する半導体装置において電界分布の不均一性が解消されることを説明するための図である。
【図６】本発明の実施の形態２における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図７】電界集中の様子を示す第１の図である。
【図８】電界集中の様子を示す第２の図である。
【図９】電界集中の様子を示す第３の図である。
【図１０】電界集中の様子を示す第４の図である。
【図１１】ＳＯＩ層の不純物濃度の増加に伴ってブレークポイントがどのように変わるかを説明するための図である。
【図１２】本発明の実施の形態３における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１３】本発明の実施の形態４における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１４】本発明の実施の形態５における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１５】本発明の実施の形態６における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１６】図１５のＥ−Ｅ線に沿う不純物濃度分布を示すグラフである。
【図１７】本発明の実施の形態７における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１８】本発明の実施の形態８における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図１９】本発明の実施の形態９における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図２０】図１９のＦ−Ｆ線に沿う概略断面図である。
【図２１】本発明の実施の形態１０における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図２２】本発明の実施の形態１１における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図２３】本発明の実施の形態１２における横型高耐圧素子を有する半導体装置の構成を概略的に示す断面図である。
【図２４】図２３のＨ−Ｈ線に沿う概略断面図である。
【図２５】本発明の実施の形態１３における横型高耐圧素子を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図２６】本発明の実施の形態１３における横型高耐圧素子を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図２７】本発明の実施の形態１３における横型高耐圧素子を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図２８】本発明の実施の形態１３における横型高耐圧素子を有する半導体装置の製造方法の第４工程を示す概略断面図である。
【図２９】本発明の実施の形態１４における横型高耐圧素子を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図３０】本発明の実施の形態１４における横型高耐圧素子を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図３１】本発明の実施の形態１４における横型高耐圧素子を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図３２】本発明の実施の形態１５における横型高耐圧素子を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図３３】本発明の実施の形態１５における横型高耐圧素子を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図３４】本発明の実施の形態１５における横型高耐圧素子を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図３５】本発明の実施の形態１５における横型高耐圧素子を有する半導体装置の製造方法の第４工程を示す概略断面図である。
【図３６】従来の横型高耐圧素子を有する半導体装置の第１の例を示す概略断面図である。
【図３７】図３６に示す高耐圧素子の動作を説明するための図である。
【図３８】従来の横型高耐圧素子を有する半導体装置の第２の例を示す概略断面図である。
【図３９】図３８に示す横型高耐圧素子の動作を説明するための図である。
【図４０】埋込酸化膜の膜厚を変化させた場合の耐圧の変化を示すグラフである。
【図４１】成膜法で埋込酸化膜を形成する場合の酸化時間と酸化膜厚との関係を示すグラフである。
【図４２】公報に開示された半導体装置の構成を概略的に示す断面図である。
【図４３】図４２に示す構成において電界分布が不均一に生じることを説明するための図である。
【符号の説明】
【０１４７】
１  半導体基板、２  ｎ-半導体層、３  埋込絶縁層、４  ｎ+半導体領域、５  ｐ+半導体領域、６  カソード電極、７  アノード電極、８  裏面電極、１１  絶縁層、２０  ＳｉＣ薄膜層、３１，３２  フィールドプレート用導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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