(57)【要約】【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。【解決手段】このメモリは、ダイオード１１を含む複数のメモリセル１２と、複数のビット線９と、ビット線９と交差するように配置され、メモリセル１２に含まれるダイオード１１のカソードおよびワード線１０として機能するｎ型不純物領域２１とを備えている。また、ｎ型不純物領域２１は、所定数のビット線９からなるビット線群１３毎に分割されている。【選択図】図１
2007035724.tif 000002
【特許請求の範囲】
【請求項１】
ダイオードを含む複数のメモリセルと、
複数のビット線と、
前記ビット線と交差するように配置され、前記メモリセルに含まれる前記ダイオードの一方電極およびワード線として機能する第１不純物領域とを備え、
前記第１不純物領域は、所定数の前記ビット線からなるビット線群毎に分割されている、メモリ。
【請求項２】
前記複数のメモリセルは、それぞれ、前記分割された第１不純物領域と前記複数のビット線との交点に配置されており、
所定の前記ビット線群に含まれる前記所定数のビット線と、前記所定のビット線群に対応する前記第１不純物領域との交点に配置された前記メモリセルによりメモリセルブロックが構成されており、
選択された前記メモリセルへのアクセス時には、前記選択されたメモリセルを含む前記メモリセルブロック中の前記選択されたメモリセルに対応する前記第１不純物領域に第１電位を供給するとともに、前記選択されたメモリセルを含む前記メモリセルブロック中の前記選択されたメモリセルに対応する前記第１不純物領域以外の前記第１不純物領域に第２電位を供給する、請求項１に記載のメモリ。
【請求項３】
前記複数に分割された第１不純物領域毎に設けられ、前記選択されたメモリセルを含むメモリセルブロックに対応する前記第１不純物領域を選択して前記第１電位または前記第２電位を供給するための選択トランジスタをさらに備え、
前記第１不純物領域は、前記選択トランジスタのソース／ドレイン領域の一方として機能する、請求項２に記載のメモリ。
【請求項４】
前記選択トランジスタのソース／ドレイン領域の他方として機能する第２不純物領域と、
前記第２不純物領域に接続され、前記メモリセルへのアクセス時に前記第１電位または前記第２電位を供給する配線とをさらに備える、請求項３に記載のメモリ。
【請求項５】
前記選択トランジスタは、隣接する２つの前記第１不純物領域をそれぞれ選択するための第１選択トランジスタおよび第２選択トランジスタを含み、
前記第１選択トランジスタと前記第２選択トランジスタとは、前記第２不純物領域を共有している、請求項４に記載のメモリ。
【請求項６】
前記第１不純物領域の延びる方向に交差する方向に沿って延びるように設けられ、所定の前記メモリセルブロックに対応して設けられた複数の前記第１選択トランジスタの共通のゲート電極として機能する第１ゲート線と、
前記第１不純物領域の延びる方向に交差する方向に沿って延びるように設けられ、前記所定のメモリセルブロックに隣接する前記メモリセルブロックに対応して設けられた複数の前記第２選択トランジスタの共通のゲート電極として機能する第２ゲート線とをさらに備え、
前記第１ゲート線または前記第２ゲート線にブロック選択信号が与えられることにより、対応する前記第１選択トランジスタまたは前記第２選択トランジスタがオン状態になることによって、対応する前記メモリセルブロックが活性化される、請求項５に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、マスクＲＯＭが知られている（たとえば、特許文献１参照）。
【０００３】
図８は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図８を参照して、従来のコンタクト方式によるマスクＲＯＭでは、複数のワード線１０１と複数のビット線１０２とが互いに直交するように配置されている。また、複数のワード線１０１と複数のビット線１０２との交点に対応する位置には、それぞれ、１つのトランジスタ１０３からなるメモリセル１０４が配置されている。また、ワード線１０１は、基板（図示せず）上にトランジスタ１０３のゲート絶縁膜（図示せず）を介して形成されている。また、ワード線１０１は、トランジスタ１０３のゲート電極としても機能する。また、各メモリセル１０４の形成領域に位置する基板（図示せず）の表面には、トランジスタ１０３のソース／ドレイン領域として機能する１対の不純物領域１０５および１０６がワード線１０１下の領域を挟むように形成されている。
【０００４】
また、トランジスタ１０３のソース／ドレイン領域の一方として機能する不純物領域１０５上には、ワード線１０１の延びる方向に沿って延びるようにソース線（ＧＮＤ線）１０７が設けられている。このソース線１０７と不純物領域１０５とは、プラグ１０８を介して接続されている。これにより、不純物領域１０５には、接地電位（ＧＮＤ）が供給されている。また、この従来のマスクＲＯＭでは、トランジスタ１０３のソース／ドレイン領域の他方として機能する不純物領域１０６がビット線１０２に接続されているか否かによって、そのトランジスタ１０３を含むメモリセル１０４のデータが「０」または「１」に区別されている。
【０００５】
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図８に示した従来のマスクＲＯＭでは、各メモリセル１０４毎に１つのトランジスタ１０３が設けられているので、メモリセルサイズが大きくなるという問題点があった。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズを小さくすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００８】
上記目的を達成するために、この発明の一の局面におけるメモリは、ダイオードを含む複数のメモリセルと、複数のビット線と、ビット線と交差するように配置され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１不純物領域とを備えている。また、第１不純物領域は、所定数のビット線からなるビット線群毎に分割されている。
【０００９】
この一の局面によるメモリでは、上記のように、メモリセルがダイオードを含むように構成することによって、メモリセルに含まれるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリセルアレイを形成することができる。この場合、１つのメモリセルは、１つのダイオードを含むので、１つのメモリセルが１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。また、ワード線として機能する第１不純物領域を、所定数のビット線からなるビット線群毎に分割することによって、第１不純物領域の長さの増大に起因してワード線の抵抗が増大するのを抑制することができるので、ワード線の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、複数のメモリセルは、それぞれ、分割された第１不純物領域と複数のビット線との交点に配置されており、所定のビット線群に含まれる所定数のビット線と、所定のビット線群に対応する第１不純物領域との交点に配置されたメモリセルによりメモリセルブロックが構成されており、選択されたメモリセルへのアクセス時には、選択されたメモリセルを含むメモリセルブロック中の選択されたメモリセルに対応する第１不純物領域に第１電位を供給するとともに、選択されたメモリセルを含むメモリセルブロック中の選択されたメモリセルに対応する第１不純物領域以外の第１不純物領域に第２電位を供給する。このように構成すれば、たとえば、第１不純物領域がメモリセルのダイオードのカソードとして機能するとともに、選択されたメモリセルを含むメモリセルブロック中の選択されたメモリセルに対応する第１不純物領域に第１電位としてＬレベルの電位を供給し、かつ、選択されたメモリセルを含むメモリセルブロック中の選択されたメモリセルに対応する第１不純物領域以外の非選択の第１不純物領域に第２電位としてＨレベルの電位を供給した状態で、選択されたメモリセルに対応するビット線にＨレベルの電位を印加することによって、選択されたメモリセルを含むメモリセルブロックに含まれる選択ビット線に繋がる非選択のメモリセルのダイオードのカソードとビット線との間で実質的に電流が流れないようにすることができる。これにより、選択されたメモリセルのダイオードのアノードとビット線とが接続されていない場合に、選択ビット線に繋がる非選択の全てのメモリセルの電流が流れ終わるまで選択されたメモリセルのデータを判別できないという不都合が発生するのを抑制することができる。その結果、データの読出し時間を短縮することができる。
【００１１】
この場合において、好ましくは、複数に分割された第１不純物領域毎に設けられ、選択されたメモリセルを含むメモリセルブロックに対応する第１不純物領域を選択して第１電位または第２電位を供給するための選択トランジスタをさらに備え、第１不純物領域は、選択トランジスタのソース／ドレイン領域の一方として機能する。このように構成すれば、選択トランジスタにより、容易に、アクセスするメモリセルを含むメモリセルブロックに対応する第１不純物領域を選択して第１電位または第２電位を供給することができる。また、第１不純物領域が選択トランジスタのソース／ドレイン領域の一方としても機能することによって、選択トランジスタのソース／ドレイン領域の一方を別途形成する必要がないので、メモリを構成するレイアウトを簡素化することができる。
【００１２】
上記選択トランジスタを含む構成において、好ましくは、選択トランジスタのソース／ドレイン領域の他方として機能する第２不純物領域と、第２不純物領域に接続され、メモリセルへのアクセス時に第１電位または第２電位を供給する配線とをさらに備える。このように構成すれば、メモリセルへのアクセス時に選択トランジスタをオン状態にすれば、配線から選択トランジスタのソース／ドレイン領域の他方としての第２不純物領域および選択トランジスタのチャネル領域を介して第１不純物領域へ第１電位または第２電位を供給することができるので、容易に、メモリセルへのアクセス時に選択されたメモリセルを含むメモリセルブロックに対応する第１不純物領域を選択して第１電位または第２電位を供給することができる。
【００１３】
上記選択トランジスタのソース／ドレイン領域の他方として機能する第２不純物領域を含む構成において、好ましくは、選択トランジスタは、隣接する２つの第１不純物領域をそれぞれ選択するための第１選択トランジスタおよび第２選択トランジスタを含み、第１選択トランジスタと第２選択トランジスタとは、第２不純物領域を共有している。このように構成すれば、第２不純物領域を第１選択トランジスタと第２選択トランジスタとの共通のソース／ドレイン領域の他方として用いることができるので、第１選択トランジスタと第２選択トランジスタとに個別にソース／ドレイン領域の他方を形成する必要がない。これによっても、メモリを構成するレイアウトを簡素化することができる。
【００１４】
上記第１選択トランジスタおよび第２選択トランジスタを含む構成において、好ましくは、第１不純物領域の延びる方向に交差する方向に沿って延びるように設けられ、所定のメモリセルブロックに対応して設けられた複数の第１選択トランジスタの共通のゲート電極として機能する第１ゲート線と、第１不純物領域の延びる方向に交差する方向に沿って延びるように設けられ、所定のメモリセルブロックに隣接するメモリセルブロックに対応して設けられた複数の第２選択トランジスタの共通のゲート電極として機能する第２ゲート線とをさらに備え、第１ゲート線または第２ゲート線にブロック選択信号が与えられることにより、対応する第１選択トランジスタまたは第２選択トランジスタがオン状態になることによって、対応するメモリセルブロックが活性化される。このように構成すれば、第１ゲート線または第２ゲート線にブロック選択信号を与えることにより、容易に、選択されたメモリセルを含むメモリセルブロックのみを選択的に活性化することができる。また、第１ゲート線および第２ゲート線を、それぞれ、複数の第１選択トランジスタおよび複数の第２選択トランジスタに対して共通に設けることによって、メモリセルへのアクセス時に、第１ゲート線または第２ゲート線にブロック選択信号を印加することにより、複数の第１選択トランジスタまたは複数の第２選択トランジスタを同時にオン状態にすることができる。これにより、複数の第１選択トランジスタまたは複数の第２選択トランジスタを個別にオン状態にする必要がないので、複数の第１選択トランジスタまたは複数の第２選択トランジスタの制御を簡略化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ダイオードマトリックスを利用したマスクＲＯＭ（以下、ダイオードＲＯＭという）について説明する。
【００１６】
図１は、本発明の一実施形態によるダイオードＲＯＭの構成を示した回路図である。まず、図１を参照して、本発明の一実施形態によるダイオードＲＯＭの全体構成について説明する。
【００１７】
本実施形態によるダイオードＲＯＭは、図１に示すように、プリデコード回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ６とを備えている。プリデコード回路１は、外部からアドレス信号とアドレスイネーブル（ＡＥ）信号とが入力されることにより、ロウデコーダ２、カラムデコーダ３およびセンスアンプ４に所定のアドレスを選択するためのプリデコード信号を出力するように構成されている。
【００１８】
また、ロウデコーダ２には、後述するワード線１０に繋がる複数（１０２４本）のグローバルワード線８が接続されている。なお、このグローバルワード線８は、本発明の「配線」の一例である。そして、ロウデコーダ２は、プリデコード回路１から入力されたプリデコード信号が表すアドレスに対応するグローバルワード線８を選択する。この際、ロウデコーダ２は、選択したグローバルワード線８にＬレベルの電位を供給するとともに、選択していないグローバルワード線８にＨレベルの電位を供給するように構成されている。また、カラムデコーダ３には、複数（２０４８本）のビット線（ＢＬ）９が接続されている。カラムデコーダ３は、プリデコード回路１から入力されたプリデコード信号が表すアドレスに対応するビット線９を選択するとともに、その選択したビット線９とセンスアンプ４とを接続するように構成されている。また、カラムデコーダ３は、プリデコード回路１からプリデコード信号が入力されるのに応じて、入力されたプリデコード信号に対応する後述する分割されたワード線１０を選択する機能も有している。また、センスアンプ４は、カラムデコーダ３により選択されたビット線９の電位を判別して増幅した後、選択されたビット線９の電位がＬレベルの場合にＨレベルの信号を出力するとともに、選択されたビット線９の電位がＨレベルの場合にＬレベルの信号を出力するように構成されている。また、出力回路５は、センスアンプ４からの信号が入力されることにより、その入力された信号に応じた信号Ｄｏｕｔを外部へ出力するように構成されている。
【００１９】
メモリセルアレイ６には、複数のビット線（ＢＬ）９と複数のワード線（ＷＬ）１０とが互いに直交するように設けられている。また、複数のビット線９と複数のワード線１０との交点に対応する位置には、それぞれ、１つのダイオード１１からなるメモリセル１２が配置されている。これにより、メモリセルアレイ６は、メモリセル１２がマトリックス状に配置されたクロスポイント型の構成を有している。また、各メモリセル１２のデータは、対応するビット線９およびカラムデコーダ３を介してセンスアンプ４へ読み出されるように構成されている。また、メモリセルアレイ６には、ビット線９にアノードが接続されたダイオード１１を含むメモリセル１２と、ビット線９にアノードが接続されていないダイオード１１を含むメモリセル１２とが設けられている。このビット線９に対するダイオード１１のアノードの接続の有無によって、メモリセル１２の保持するデータが「０」または「１」に区別されている。
【００２０】
また、メモリセルアレイ６では、３２本のビット線９によって１つのビット線群１３が構成されている。メモリセルアレイ６では、このビット線群１３が６４個設けられている。また、ワード線１０は、ロウデコーダ２に接続されるグローバルワード線８の延びる方向に沿って延びるように設けられている。また、ワード線１０は、１つのビット線群１３に対応する領域毎に分割されている。これにより、１つの分割されたワード線１０には、３２本のビット線９が交差しているとともに、その１つの分割されたワード線１０と３２本のビット線９との交点に３２個のメモリセル１２（ダイオード１１）が配置されている。また、１つのビット線群１３に含まれる３２本のビット線９と、そのビット線群１３に対応する１０２４本の分割されたワード線１０との交点に配置された３２７６８個（＝３２×１０２４）のメモリセル１２によって１つのメモリセルブロック１３ａが構成されている。
【００２１】
また、分割されたワード線１０の各々の両端には、各ワード線１０を選択するための一対のワード線選択トランジスタ１４および１５が設けられている。なお、所定のワード線１０に対応する一対のワード線選択トランジスタ１４および１５は、本発明の「選択トランジスタ」および「第１選択トランジスタ」の一例であり、その所定のワード線１０に隣接するワード線１０に対応するワード線選択トランジスタ１４および１５は、本発明の「選択トランジスタ」および「第２選択トランジスタ」の一例である。また、分割されたワード線１０の一方端には、ワード線選択トランジスタ１４のソース／ドレイン領域の一方が接続されているともに、他方端には、ワード線選択トランジスタ１５のソース／ドレイン領域の一方が接続されている。また、ワード線１０の延びる方向に沿って隣接する２つの分割されたワード線１０間に設けられたワード線選択トランジスタ１４のソース／ドレイン領域の他方とワード線選択トランジスタ１５のソース／ドレイン領域の他方とは、互いに接続されている。このようにして、ワード線１０の延びる方向に沿って隣接する２つの分割されたワード線１０は、ワード線選択トランジスタ１４および１５を介して接続されている。なお、このワード線選択トランジスタ１４および１５は、１つのメモリセルブロック１３ａに対応して設けられた１０２４本の分割されたワード線１０をそれぞれ挟むように設けられている。これにより、１つのメモリセルブロック１３ａに対応して１０２４個のワード線選択トランジスタ１４と１０２４個のワード線選択トランジスタ１５とが設けられている。
【００２２】
また、１つのメモリセルブロック１３ａに対応して設けられた１０２４個のワード線選択トランジスタ１４のゲート電極および１０２４個のワード線選択トランジスタ１５のゲート電極は、それぞれ、１本のゲート線１６および１本のゲート線１７に接続されている。なお、所定のメモリセルブロック１３ａにおけるゲート線１６および１７は、本発明の「第１ゲート線」の一例であり、その所定のメモリセルブロック１３ａに隣接するメモリセルブロック１３ａにおけるゲート線１６および１７は、本発明の「第２ゲート線」の一例である。また、ゲート線１６および１７は、ビット線９の延びる方向に沿って延びるように設けられているとともに、カラムデコーダ３に接続されている。また、ワード線選択トランジスタ１４および１５の互いに接続されたソース／ドレイン領域の他方には、ロウデコーダ２に繋がるグローバルワード線８が接続されている。これにより、ロウデコーダ２から供給されるＨレベルまたはＬレベルの電位は、グローバルワード線８を介してワード線選択トランジスタ１４および１５の互いに接続されたソース／ドレイン領域の他方に供給されるように構成されている。
【００２３】
図２は、図１に示した一実施形態によるダイオードＲＯＭのメモリセルアレイの構造を示した平面レイアウト図である。図３は、図２に示した一実施形態によるダイオードＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。次に、図１〜図３を参照して、本実施形態によるダイオードＲＯＭのメモリセルアレイの構造について説明する。
【００２４】
本実施形態によるメモリセルアレイ６では、図２および図３に示すように、ｐ型シリコン基板２０の上面に、複数のｎ型不純物領域２１が設けられている。この複数のｎ型不純物領域２１は、ｎ型不純物領域２１の延びる方向に沿って所定の間隔を隔てて設けられているとともに、ｎ型不純物領域２１の延びる方向に直交する方向に沿って所定の間隔を隔てて設けられている。なお、このｎ型不純物領域２１は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域２１は、図３に示すように、ｎ型の低濃度の不純物領域２１ａと、不純物領域２１ａよりも深く形成されたｎ型の不純物領域２１ｂとによって構成されている。また、不純物領域２１ｂは、不純物領域２１ａよりも少しだけ高いｎ型の不純物濃度を有している。なお、複数のｎ型不純物領域２１は、それぞれ、上記の分割されたワード線１０として機能する。
【００２５】
また、１つのｎ型不純物領域２１内には、３２個のｐ型不純物領域２２が所定の間隔を隔てて形成されている。そして、１つのｐ型不純物領域２２とｎ型不純物領域２１とによって、ダイオード１１が形成されている。これにより、ｎ型不純物領域２１は、３２個のダイオード１１の共通のカソードとしても機能する。また、ｐ型不純物領域２２は、ダイオード１１のアノードとして機能する。
【００２６】
また、ｎ型不純物領域２１は、ワード線選択トランジスタ１４および１５のソース／ドレイン領域の一方としても機能する。そして、本実施形態では、図２および図３に示すように、ｎ型不純物領域２１がワード線選択トランジスタ１４および１５の形成領域に対応する位置で分割されている。また、ｎ型不純物領域２１の延びる方向に沿って隣接する２つのｎ型不純物領域２１間の所定の領域には、ワード線選択トランジスタ１４および１５のソース／ドレイン領域の他方として機能する不純物領域２３が形成されている。なお、不純物領域２３は、本発明の「第２不純物領域」の一例である。また、不純物領域２３は、所定のｎ型不純物領域２１に対応して設けられたワード線選択トランジスタ１４と、その所定のｎ型不純物領域２１にｎ型不純物領域２１の延びる方向に沿って隣接する別のｎ型不純物領域２１に対応して設けられたワード線選択トランジスタ１５とによって共有されている。
【００２７】
また、不純物領域２３は、ｎ型低濃度不純物領域２３ａとｎ型高濃度不純物領域２３ｂとを含んでいる。また、ｎ型低濃度不純物領域２３ａは、ｐ型シリコン基板２０の表面から比較的浅い領域に形成されている一方、ｎ型高濃度不純物領域２３ｂは、ｎ型低濃度不純物領域２３ａよりも深い領域まで形成されている。これにより、不純物領域２３は、ｎ型低濃度不純物領域２３ａおよびｎ型高濃度不純物領域２３ｂからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。また、不純物領域２３には、ｎ型低濃度不純物領域２３ａおよびｎ型高濃度不純物領域２３ｂにｎ型コンタクト領域２３ｃが形成されている。このｎ型コンタクト領域２３ｃは、後述する１層目のプラグ３１を不純物領域２３に接続する際の接触抵抗を低減するために設けられている。また、不純物領域２３のｎ型低濃度不純物領域２３ａと、ｎ型不純物領域２１の不純物領域２１ａとは、同じ不純物濃度を有している。また、不純物領域２３のｎ型高濃度不純物領域２３ｂは、ｎ型不純物領域２１の不純物領域２１ｂの不純物濃度よりも高い不純物濃度を有している。
【００２８】
また、ｐ型シリコン基板２０のｎ型不純物領域２１と不純物領域２３との間のワード線選択トランジスタ１４のチャネル領域２４上には、ゲート絶縁膜２５を介してポリシリコンからなるゲート線１６が形成されている。また、ｐ型シリコン基板２０のｎ型不純物領域２１と不純物領域２３との間のワード線選択トランジスタ１５のチャネル領域２６上には、ゲート絶縁膜２７を介してポリシリコンからなるゲート線１７が形成されている。また、ゲート線１６および１７は、図２に示すように、ｎ型不純物領域２１の延びる方向に直交する方向に延びるように形成されている。
【００２９】
また、ゲート線１６および１７の両側には、図３に示すように、絶縁膜からなるサイドウォールスペーサ２８がそれぞれ設けられている。また、ｐ型シリコン基板２０の上面上には、ゲート線１６および１７およびサイドウォールスペーサ２８を覆うように、１層目の層間絶縁膜２９が設けられている。この１層目の層間絶縁膜２９のｐ型不純物領域２２およびｎ型コンタクト領域２３ｃに対応する領域には、コンタクトホール３０が設けられている。このようにｐ型不純物領域２２およびｎ型コンタクト領域２３ｃに対応する位置にコンタクトホール３０が設けられているのは、ｐ型不純物領域２２およびｎ型コンタクト領域２３ｃがｐ型シリコン基板２０にコンタクトホール３０を介してイオン注入することによって形成されることに起因している。また、コンタクトホール３０には、Ｗ（タングステン）からなる１層目のプラグ３１が埋め込まれている。これにより、ｐ型不純物領域２２およびｎ型コンタクト領域２３ｃにプラグ３１が接続されている。
【００３０】
また、１層目の層間絶縁膜２９上には、１層目のプラグ３１に接続するように、Ａｌからなる１層目のパッド層３２が設けられている。また、１層目の層間絶縁膜２９上には、１層目のパッド層３２を覆うように２層目の層間絶縁膜３３が設けられている。この２層目の層間絶縁膜３３の１層目のパッド層３２に対応する領域には、コンタクトホール３４が形成されている。このコンタクトホール３４には、Ｗからなる２層目のプラグ３５が埋め込まれている。
【００３１】
また、２層目の層間絶縁膜３３上には、Ａｌからなる複数のビット線９および２層目のパッド層３６が設けられている。複数のビット線９は、ｎ型不純物領域２１の延びる方向に直交する方向に延びるように設けられている。また、各ビット線９は、ｐ型不純物領域２２（ダイオード１１のアノード）に繋がる２層目のプラグ３５に接続するように設けられている。なお、２層目のプラグ３５は、所定のｐ型不純物領域２２（ダイオード１１のアノード）に繋がる１層目のパッド層３２とビット線９との間に設けられている一方、それ以外のｐ型不純物領域２２（ダイオード１１のアノード）に繋がる１層目のパッド層３２とビット線９との間には設けられていない。これにより、ビット線９にアノードが接続されるダイオード１１と、ビット線９にアノードが接続されていないダイオード１１とが構成されている。つまり、本実施形態では、２層目の層間絶縁膜３３に、コンタクトホール３４を設けるか否かにより、対応するダイオード１１を含むメモリセル１２（図１参照）のデータが「０」または「１」に区別されている。また、２層目のパッド層３６は、２層目のプラグ３５に接続するように設けられている。
【００３２】
また、２層目の層間絶縁膜３３上には、ビット線９および２層目のパッド層３６を覆うように３層目の層間絶縁膜３７が設けられている。この３層目の層間絶縁膜３７のｎ型コンタクト領域２３ｃに繋がる２層目のパッド層３６に対応する領域には、コンタクトホール３８が設けられているとともに、そのコンタクトホール３８には、Ｗからなる３層目のプラグ３９が埋め込まれている。これにより、３層目のプラグ３９は、ｎ型コンタクト領域２３ｃに繋がる２層目のパッド層３６に接続されている。３層目の層間絶縁膜３７のｎ型不純物領域２１に対応する領域上には、Ａｌからなる複数のグローバルワード線８が所定の間隔を隔てて設けられている。また、複数のグローバルワード線８は、ｎ型不純物領域２１の延びる方向に沿って延びるように形成されている。また、グローバルワード線８は、３層目のプラグ３９に接続されている。これにより、グローバルワード線８は、１層目のプラグ３１、１層目のパッド層３２、２層目のプラグ３５、２層目のパッド層３６および３層目のプラグ３９を介して、ワード線選択トランジスタ１４および１５のソース／ドレイン領域として機能する不純物領域２３に接続されている。
【００３３】
図４は、図１に示した一実施形態によるダイオードＲＯＭのプリデコード回路、カラムデコーダ、センスアンプおよび出力回路の構成について説明するためのブロック図である。図５は、図４に示した一実施形態によるカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。図６および図７は、図４に示した一実施形態によるプリデコード回路の回路構成を示した回路図である。次に、図４〜図７を参照して、本発明の一実施形態によるダイオードＲＯＭのプリデコード回路、カラムデコーダ、センスアンプおよび出力回路の詳細な構成について説明する。
【００３４】
本実施形態によるダイオードＲＯＭでは、図４に示すように、１２８本のビット線毎に１つの出力回路５が設けられており、全部で１６個の出力回路５が設けられている。また、１２８本のビット線を介して読み出されるデータは、それぞれ、カラムデコーダ３およびセンスアンプ４を介して、対応する出力回路５に入力されるように構成されている。そして、各出力回路５からは、入力されたデータに対応する出力信号Ｄｏｕｔ０〜Ｄｏｕｔ１５が出力されるように構成されている。また、本実施形態では、出力信号Ｄｏｕｔ〜Ｄｏｕｔ１５を出力する１６個のカラムデコーダ３、センスアンプ４および出力回路５からなる回路部は、それぞれ、図５に示すような回路構成を有している。
【００３５】
具体的には、カラムデコーダ３は、図５に示すように、複数のビット線選択トランジスタ４１と、４つのワード線選択回路部４２とによって構成されている。ビット線選択トランジスタ４１は、ｐチャネルトランジスタによって構成されている。また、ビット線選択トランジスタ４１は、ソース／ドレイン領域の一方がビット線９に接続されているとともに、他方がセンスアンプ４に接続されている。また、ビット線選択トランジスタ４１を介して、１６本のビット線９が１つのセンスアンプ４に接続されている。
【００３６】
また、１６本のビット線９に接続された１６個のビット線選択トランジスタ４１のゲートには、後述するプリデコード回路１の１６個の回路部からのプリデコード信号がそれぞれ入力される。これにより、１６個のビット線選択トランジスタ４１のいずれか１つがオン状態になるとともに、残りの１５個のビット線選択トランジスタ４１がオフ状態に保持されるように構成されている。そして、オン状態になるビット線選択トランジスタ４１に接続されたビット線９が選択されてセンスアンプ４に電気的に接続されるとともに、オフ状態に保持されるビット線選択トランジスタ４１に接続されたビット線９はセンスアンプ４に電気的に接続されないように構成されている。
【００３７】
また、センスアンプ４は、１２８本のビット線９に対応して８個設けられている。この８個のセンスアンプ４には、それぞれ、上記した１６本のビット線９が接続されている。また、８個のセンスアンプ４のうち４つのセンスアンプ４の出力が、１つの４入力ＮＡＮＤ回路４５ａに入力されるとともに、残りの４つのセンスアンプ４の出力がもう１つの４入力ＮＡＮＤ回路４５ｂに入力されるように構成さている。また、２つの４入力ＮＡＮＤ回路４５ａおよび４５ｂの出力は、１つのＮＯＲ回路４６に入力されるとともに、その１つのＮＯＲ回路４６の出力が１つの出力回路５に入力されるように構成されている。
【００３８】
また、ワード線選択回路部４２は、プリデコード回路部１から入力されるプリデコード信号に対応するアドレスのワード線１０を選択するために設けられている。また、ワード線選択回路部４２は、３２本のビット線９からなるビット線群１３（図１参照）毎に設けられている。このワード線選択回路部４２は、１段のインバータ回路４３と１段のＮＯＲ回路４４とが直列に接続された回路構成を有している。インバータ回路４３の出力は、ビット線群１３（図１参照）毎に設けられた一対のゲート線１６および１７に入力されるように構成されている。また、ＮＯＲ回路４４には、後述するプリデコード回路１の回路部からプリデコード信号が入力される。なお、このＮＯＲ回路４４には、上記したセンスアンプ４１に入力されるプリデコード信号と同じ信号が入力される。すなわち、所定のワード線選択回路部４２のＮＯＲ回路４４の一方の入力には、そのワード線選択回路部４２が選択すべきワード線１０に対応する１６本のビット線９に繋がるセンスアンプ４と同じプリデコード信号が入力される。また、所定のワード線選択回路部４２のＮＯＲ回路４４のもう一方の入力には、そのワード線選択回路部４２が選択すべきワード線１０に対応する残りの１６本のビット線９に繋がるセンスアンプ４と同じプリデコード信号が入力される。
【００３９】
また、プリデコード回路１は、図６に示すようなビット線選択トランジスタ４１（図５参照）へプリデコード信号を供給するための回路部分と、図７に示すようなセンスアンプ４（図５参照）へプリデコード信号を供給するための回路部分と、ロウデコーダ２へ信号を供給するロウアドレスプリデコード回路（図示せず）とによって構成されている。プリデコード回路１のビット線選択トランジスタ４１（図５参照）へプリデコード信号を供給するための回路部分は、図６に示すように、プリデコード信号を出力する１６個の回路部４７によって構成されている。この回路部４７は、１つの５入力ＮＡＮＤ回路４８と２段のインバータ回路４９および５０とが直列に接続された回路構成を有している。
【００４０】
また、５入力ＮＡＮＤ回路４８には、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ０および反転カラムアドレス信号／ＣＡ０のいずれか一方と、カラムアドレス信号ＣＡ１および反転カラムアドレス信号／ＣＡ１のいずれか一方と、カラムアドレス信号ＣＡ２および反転カラムアドレス信号／ＣＡ２のいずれか一方と、カラムアドレス信号ＣＡ３および反転カラムアドレス信号／ＣＡ３のいずれか一方とが入力される。なお、カラムアドレス信号ＣＡ０〜ＣＡ３および反転カラムアドレス信号／ＣＡ０〜／ＣＡ３は、外部から入力されるアドレス信号に基づいて図示しないアドレス入力回路により生成される。
【００４１】
そして、５入力ＮＡＮＤ回路４８に入力される上記の５つの信号（ＡＥ、ＣＡ０または／ＣＡ０、ＣＡ１または／ＣＡ１、ＣＡ２または／ＣＡ２、ＣＡ３または／ＣＡ３）の組み合わせにより、１６個の回路部４７の内いずれか１つの回路部４７の５入力ＮＡＮＤ回路４８からＬレベルの信号が出力されるとともに、残りの回路部４７の５入力ＮＡＮＤ回路４８からＨレベルの信号が出力されるように構成されている。すなわち、５入力ＮＡＮＤ回路４８に入力される５つの信号が全てＨレベルである場合には、その５入力ＮＡＮＤ回路４８からはＬレベルの信号が出力される一方、５入力ＮＡＮＤ回路４８に入力される５つの信号の少なくともいずれか１つがＬレベルである場合には、その５入力ＮＡＮＤ回路４８からはＨレベルの信号が出力されるように構成されている。また、５入力ＮＡＮＤ回路４８からＬレベルの信号が出力されると、２段のインバータ回路４９および５０を介してＬレベルのプリデコード信号が出力されるように構成されている。一方、５入力ＮＡＮＤ回路４８からＨレベルの信号が出力されると、２段のインバータ回路４９および５０を介してＨレベルのプリデコード信号が出力されるように構成されている。このようにして、１６個の回路部４７の内いずれか１つの回路部４７からＬレベルのプリデコード信号が出力されるとともに、残りの１５個の回路部４７からＨレベルのプリデコード信号が出力されるように構成されている。
【００４２】
また、センスアンプ４（図５参照）へプリデコード信号を供給するための回路部分は、図７に示すように、プリデコード信号を出力する８個の回路部５１によって構成されている。この回路部５１は、１段の４入力ＮＡＮＤ回路５２と１段のインバータ回路５３とが直列に接続された回路構成を有している。また、４入力ＮＡＮＤ回路５２には、アドレスイネーブル信号ＡＥと、カラムアドレス信号ＣＡ４および反転カラムアドレス信号／ＣＡ４のいずれか一方と、カラムアドレス信号ＣＡ５および反転カラムアドレス信号／ＣＡ５のいずれか一方と、カラムアドレス信号ＣＡ６および反転カラムアドレス信号／ＣＡ６のいずれか一方とが入力される。なお、カラムアドレス信号ＣＡ４〜ＣＡ６および反転カラムアドレス信号／ＣＡ４〜／ＣＡ６は、外部から入力されるアドレス信号に基づいて図示しないアドレス入力回路により生成される。
【００４３】
また、４入力ＮＡＮＤ回路５２に入力される上記の４つの信号（ＡＥ、ＣＡ４または／ＣＡ４、ＣＡ５または／ＣＡ５、ＣＡ６または／ＣＡ６）の組み合わせにより、８個の回路部５１の内いずれか１つの回路部５１の４入力ＮＡＮＤ回路５２からＬレベルの信号が出力されるとともに、残りの回路部５１の４入力ＮＡＮＤ回路５２からＨレベルの信号が出力されるように構成されている。すなわち、４入力ＮＡＮＤ回路５２に入力される４つの信号が全てＨレベルである場合には、その４入力ＮＡＮＤ回路５２からはＬレベルの信号が出力される一方、４入力ＮＡＮＤ回路５２に入力される４つの信号の少なくともいずれか１つがＬレベルである場合には、その４入力ＮＡＮＤ回路５２からはＨレベルの信号が出力されるように構成されている。また、４入力ＮＡＮＤ回路５２からＨレベルの信号が出力されると、インバータ回路５３を介してＬレベルのプリデコード信号が出力されるように構成されている。一方、４入力ＮＡＮＤ回路５２からＬレベルの信号が出力されると、インバータ回路５３を介してＨレベルのプリデコード信号が出力されるように構成されている。このようにして、８個の回路部５１の内、いずれか１つの回路部５１からＨレベルのプリデコード信号が出力されるとともに、残りの７個の回路部５１からＬレベルのプリデコード信号が出力されるように構成されている。
【００４４】
次に、図１、図２および図５を参照して、本発明の一実施形態によるダイオードＲＯＭのデータの読出し動作について説明する。なお、以下の読出し動作の説明では、図５に示した１２８本のビット線に繋がるカラムデコーダ、センスアンプおよび出力回路における読出し動作について説明する。
【００４５】
本実施形態では、まず、外部からアドレスイネーブル信号およびアドレス信号が入力されることにより、プリデコード回路１（図１参照）からロウデコーダ２、カラムデコーダ３およびセンスアンプ４にプリデコード信号が入力される。これにより、ロウデコーダ２によってプリデコード信号に対応するロウアドレスのグローバルワード線８にＬレベルの電位が供給されるとともに、それ以外のグローバルワード線８にＨレベルの電位が供給される。また、プリデコード信号に対応するカラムデコーダ３（図５参照）の４つのワード線選択回路部４２の内の１つのワード線選択回路部４２からＨレベルのブロック選択信号がゲート線１６および１７に入力されるとともに、残りの３つのワード線選択回路部４２からＬレベルのブロック選択信号がゲート線１６および１７に入力される。これにより、Ｈレベルのブロック選択信号が入力されたゲート線１６および１７に繋がるワード線選択トランジスタ１４および１５はオン状態になるとともに、Ｌレベルのブロック選択信号が入力されたゲート線１６および１７に繋がるワード線選択トランジスタ１４および１５はオフ状態になる。そして、オン状態になったワード線選択トランジスタ１４および１５を介してロウデコーダ２から供給されるＨレベルまたはＬレベルの電位が、分割されたワード線１０に供給される一方、オフ状態になったワード線選択トランジスタ１４および１５を介して分割されたワード線１０に電位は供給されない。
【００４６】
たとえば、図１に示す注目セルを含むメモリセルブロック１３ａを選択する場合には、このメモリセルブロック１３ａに対応するワード線選択トランジスタ１４および１５のみがオン状態になるとともに、それ以外のワード線選択トランジスタ１４および１５がオフ状態になる。これにより、注目セルを含むメモリセルブロック１３ａに対応する分割されたワード線１０にＨレベルまたはＬレベルの電位が供給されるとともに、それ以外のメモリセルブロック１３ａに対応する分割されたワード線１０には電位は供給されない。そして、注目セルに対応する選択したワード線１０の電位は、Ｌレベルに立ち下げられるとともに、注目セルを含むメモリセルブロック１３ａに対応する分割されたワード線１０のうち非選択のワード線１０の電位はＨレベルに立ち上げられる。なお、分割されたワード線１０は、ダイオード１１のカソードとして機能するｎ型不純物領域２１（図２参照）と共用されているので、注目セルのダイオード１１のカソードとしてのｎ型不純物領域２１の電位が、Ｌレベルに立ち下げられるとともに、注目セルを含むメモリセルブロック１３ａに対応するｎ型不純物領域２１のうち非選択のｎ型不純物領域２１の電位がＨレベルに立ち上げられる。なお、注目セルを含むメモリセルブロック１３ａに対応するｎ型不純物領域２１（ワード線１０）のうちの非選択のｎ型不純物領域２１（ワード線１０）に、Ｈレベルの電位として電位Ｖｃｃがワード線選択トランジスタ１４および１５を介して供給されるとすると、その電位Ｖｃｃからワード線選択トランジスタ１４および１５のしきい値電圧Ｖｔの分だけしきい値電圧落ちした電位が非選択のｎ型不純物領域２１（ワード線１０）に印加される。すなわち、注目セルを含むメモリセルブロック１３ａに対応するｎ型不純物領域２１（ワード線１０）のうちの非選択のｎ型不純物領域２１（ワード線１０）には、電位Ｖｃｃ−Ｖｔが印加される。
【００４７】
そして、図５に示した各１６本のビット線９に接続されるカラムデコーダ３の１６個のビット線選択トランジスタ４１の内、１つのビット線選択トランジスタ４１のゲートにＬレベルのプリデコード信号が入力されるとともに、残りの１５個のビット線選択トランジスタ４１のゲートにＨレベルのプリデコード信号が入力される。これにより、Ｌレベルのプリデコード信号が入力された１つのビット線選択トランジスタ４１がオン状態になるとともに、Ｈレベルのプリデコード信号が入力された１５個のビット線選択トランジスタ４１がオフ状態になる。そして、オン状態になったビット線選択トランジスタ４１を介してビット線９とセンスアンプ４とが電気的に接続されるとともに、オフ状態のビット線選択トランジスタ４１に繋がるビット線９は、センスアンプ４に電気的に接続されない。なお、１６個のビット線選択トランジスタ４１毎に１つのビット線選択トランジスタ４１がオン状態になるので、図５に示す８個のセンスアンプ４にビット線選択トランジスタ４１を介してそれぞれ接続される１６本のビット線９のうち、オン状態になるビット線選択トランジスタ４１に繋がる１本ずつのビット線９が８個のセンスアンプ４に対してそれぞれ電気的に接続される。
【００４８】
また、８個のセンスアンプ４のうち１つのセンスアンプ４には、プリデコード回路１（図１参照）からＨレベルのプリデコード信号が入力されるとともに、残りの７個のセンスアンプ４１には、プリデコード回路１（図１参照）からＬレベルのプリデコード信号が入力される。これにより、Ｈレベルのプリデコード信号が入力された１つのセンスアンプ４は活性化されるとともに、Ｌレベルのプリデコード信号が入力された７個のセンスアンプ４は不活性になる。そして、不活性な７個のセンスアンプ４の入力はオープン状態にされるとともに、この７個のセンスアンプ４の出力はＨレベルになる。また、活性化された１つのセンスアンプ４には、電気的に接続されたビット線９を介して選択されたメモリセル１２のデータに対応するデータ信号が入力される。なお、センスアンプ４は、電流センス型センスアンプである。そのため、活性化された１つのセンスアンプ４からビット線９に向かって電流が流れない場合には、データ信号を増幅したＨレベルの信号を出力する。一方、活性化された１つのセンスアンプ４からビット線９に向かって電流が流れる場合には、データ信号を増幅したＬレベルの信号を出力する。
【００４９】
そして、たとえば、２つの４入力ＮＡＮＤ回路４５ａおよび４５ｂの一方の４入力ＮＡＮＤ回路４５ａに活性な１つのセンスアンプ４および不活性な３つのセンスアンプ４の出力が入力されるとともに、もう一方の４入力ＮＡＮＤ回路４５ｂに不活性な４つのセンスアンプ４の出力が入力される。これにより、一方の４入力ＮＡＮＤ回路４５ａの出力は、活性な１つのセンスアンプ４からの信号がＨレベルかＬレベルかによって決定される。すなわち、４入力ＮＡＮＤ回路４５ａに活性な１つのセンスアンプ４からＨレベルの信号が入力される場合には、この４入力ＮＡＮＤ回路４５ａには、不活性な３つのセンスアンプ４からＨレベルの信号が入力されているので、４入力ＮＡＮＤ回路４５ａからＬレベルの信号が出力される。また、４入力ＮＡＮＤ回路４５ａに活性な１つのセンスアンプ４からＬレベルの信号が入力される場合には、この４入力ＮＡＮＤ回路４５ａには、不活性な３つのセンスアンプ４からＨレベルの信号が入力されているので、４入力ＮＡＮＤ回路４５ａからＨレベルの信号が出力される。
【００５０】
そして、４入力ＮＡＮＤ回路４５ａおよび４５ｂから出力された信号は、ＮＯＲ回路４６に入力される。この際、ＮＯＲ回路４６に一方の４入力ＮＡＮＤ回路４５ａからＬレベルの信号が入力されるとともに、もう一方の４入力ＮＡＮＤ回路４５ｂからＬレベルの信号が入力されるとすると、ＮＯＲ回路４６からはＨレベルの信号が出力される。また、ＮＯＲ回路４６に一方の４入力ＮＡＮＤ回路４５ａからＨレベルの信号が入力されるとともに、もう一方の４入力ＮＡＮＤ回路４５ｂからＬレベルの信号が入力されるとすると、ＮＯＲ回路４６からはＬレベルの信号が出力される。そして、ＮＯＲ回路４６から出力された信号は、出力回路５を介して外部へ出力される。
【００５１】
本実施形態では、上記のように、ダイオード１１を含むメモリセル１２をマトリックス状（クロスポイント状）に配列してクロスポイント型のメモリセルアレイ６を形成することによって、１つのメモリセル１２が１つのダイオード１１を含むので、１つのメモリセル１２が１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。
【００５２】
また、本実施形態では、ワード線１０として機能するｎ型不純物領域２１を、３２本のビット線９からなるビット線群１３毎に分割することによって、ｎ型不純物領域２１の長さの増大に起因してグローバルワード線８の容量が増大するのを抑制することができるので、グローバルワード線８の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【００５３】
また、本実施形態では、選択されたメモリセル１２へのアクセス時に、選択されたメモリセル１２を含むメモリセルブロック１３ａ中の選択されたメモリセル１２に対応するワード線１０にＬレベルの電位を供給するとともに、選択されたメモリセル１２を含むメモリセルブロック１３ａ中の選択されたメモリセル１２に対応するワード線１０以外のワード線１０にＨレベルの電位を供給しているので、選択されたメモリセル１２を含むメモリセルブロック１３ａに含まれる選択ビット線９に繋がる非選択のメモリセル１２のダイオード１１のカソードとビット線９との間で実質的に電流が流れない。これにより、選択されたメモリセル１２のダイオード１１のアノードと選択ビット線９とが接続されていない場合に、選択ビット線９に繋がる非選択の全てのメモリセル１２の電流が流れ終わるまで選択されたメモリセル１２のデータを判別できないという不都合が発生するのを抑制することができる。このため、データの読出し時間を短縮することができる。
【００５４】
また、本実施形態では、ｎ型不純物領域２１がワード線選択トランジスタ１４および１５のソース／ドレイン領域の一方としても機能することによって、ワード線選択トランジスタ１４および１５のソース／ドレイン領域の一方を別途形成する必要がないので、ダイオードＲＯＭを構成するレイアウトを簡素化することができる。
【００５５】
また、本実施形態では、ワード線選択トランジスタ１４とワード線選択トランジスタ１５とが不純物領域２３を共有していることによって、不純物領域２３をワード線選択トランジスタ１４および１５の共通のソース／ドレイン領域の他方として用いることができるので、ワード線選択トランジスタ１４および１５に個別にソース／ドレイン領域の他方を形成する必要がない。これによっても、ダイオードＲＯＭを構成するレイアウトを簡素化することができる。
【００５６】
また、本実施形態では、所定のメモリセルブロック１３ａに対応して設けられた複数のワード線選択トランジスタ１４（１５）の共通のゲート電極として機能するゲート線１６（１７）を設けるとともに、そのゲート線１６（１７）にブロック選択信号を与えて、対応する複数のワード線選択トランジスタ１４（１５）を同時にオン状態にさせることにより、対応するメモリセルブロック１３ａを活性化させることによって、複数のワード線選択トランジスタ１４（１５）を個別にオン状態にすることなく、選択されたメモリセル１２を含む所定のメモリセルブロック１３ａを活性化することができるので、複数のワード線選択トランジスタ１４（１５）の制御を簡略化することができる。
【００５７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５８】
たとえば、上記実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外のメモリにも広く適用可能である。
【００５９】
また、上記実施形態では、選択トランジスタを各ワード線１０の両端に一対（２つ）ずつ配置したが、本発明はこれに限らず、選択トランジスタを各ワード線１０の両端のどちらか一方に１つずつ配置してもよい。
【００６０】
また、上記実施形態では、ビット線群を３２本のビット線によって構成したが、本発明はこれに限らず、ビット線群を３２本以外の数のビット線によって構成してもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態によるダイオードＲＯＭの構成を示した回路図である。
【図２】図１に示した一実施形態によるダイオードＲＯＭのメモリセルアレイの構造を示した平面レイアウト図である。
【図３】図２に示した一実施形態によるダイオードＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。
【図４】図１に示した一実施形態によるダイオードＲＯＭのプリデコード回路、カラムデコーダ、センスアンプおよび出力回路の構成について説明するためのブロック図である。
【図５】図４に示した一実施形態によるカラムデコーダ、センスアンプおよび出力回路の回路構成を示した回路図である。
【図６】図４に示した一実施形態によるプリデコード回路の回路構成を示した回路図である。
【図７】図４に示した一実施形態によるプリデコード回路の回路構成を示した回路図である。
【図８】従来の一例によるマスクＲＯＭの構成を示した平面レイアウト図である。
【符号の説明】
【００６２】
８  グローバルワード線（配線）
９  ビット線
１０  ワード線
１１  ダイオード
１２  メモリセル
１３  ビット線群
１３ａ  メモリセルブロック
１４  ワード線選択トランジスタ（選択トランジスタ、第１選択トランジスタ）
１５  ワード線選択トランジスタ（選択トランジスタ、第２選択トランジスタ）
１６  ゲート線（第１ゲート線）
１７  ゲート線（第２ゲート線）
２１  ｎ型不純物領域（第１不純物領域）
２３  不純物領域（第２不純物領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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