(57)【要約】【課題】縦スジやゴーストを防止した低消費電力の表示装置を提供する。【解決手段】主スイッチ制御回路１３および主スイッチＳＸ１〜ＳＸｍは、第１のＤ／Ａ変換部１１から出力されたアナログ映像信号Ｘに基づき点順次駆動を行う。第２のＤ／Ａ変換部１２は、アナログ映像信号Ｘよりも１サイクル遅れたアナログ映像信号Ｙを出力し、副スイッチ制御回路１４は、主スイッチ制御信号Ｃ１〜Ｃｍよりも１サイクル遅れた副スイッチ制御信号Ｄ１〜Ｄｍを出力する。主スイッチＳＸｉの導通期間では、データ信号線Ｓｉは第１のＤ／Ａ変換部１１の出力電圧によって充電される。それに続く主スイッチＳＸｉ＋１の導通期間では、副スイッチＳＸｉも導通し、データ信号線Ｓｉの電圧は以前のレベルを維持するよう制御される。【選択図】図１
2007101849.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス型の表示装置であって、
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
前記走査信号線を順に選択的に活性化する走査信号線駆動回路と、
与えられた１以上のデジタル映像信号を第１のアナログ映像信号に変換する第１のＤ／Ａ変換部と、
前記第１のアナログ映像信号を前記データ信号線に対して順に選択的に印加する第１のデータ信号線駆動回路と、
前記第１のＤ／Ａ変換部に前回与えられていたデジタル映像信号の全部または一部を第２のアナログ映像信号に変換する第２のＤ／Ａ変換部と、
前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたデータ信号線に対して、前記第２のアナログ映像信号を印加する第２のデータ信号線駆動回路とを備えた、表示装置。
【請求項２】
前記第２のデータ信号線駆動回路が前記データ信号線に対して印加する第２のアナログ映像信号のレベルは、前記第１のデータ信号線駆動回路が当該データ信号線に対して前回印加していた第１のアナログ映像信号のレベルに等しいことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記第１のＤ／Ａ変換部は、ａ個（ａは１以上の整数）の前記デジタル映像信号を前記第１のアナログ映像信号に変換し、
前記第１のデータ信号線駆動回路は、前記データ信号線の中から、連続して配置されたａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対して前記第１のアナログ映像信号を印加し、
前記第２のＤ／Ａ変換部は、前記第１のＤ／Ａ変換部に前回与えられていたデジタル映像信号のうちの１個を前記第２のアナログ映像信号に変換し、
前記第２のデータ信号線駆動回路は、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、前記第２のアナログ映像信号を印加することを特徴とする、請求項１に記載の表示装置。
【請求項４】
前記第１のデータ信号線駆動回路は、
各前記データ信号線に対応して設けられ、前記第１のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第１のスイッチと、
前記第１のスイッチを制御する第１のスイッチ制御回路とを含み、
前記第２のデータ信号線駆動回路は、
前記データ信号線のａ本ごとに設けられ、前記第２のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第２のスイッチと、
前記第２のスイッチを制御する第２のスイッチ制御回路とを含む、請求項３に記載の表示装置。
【請求項５】
前記第１のＤ／Ａ変換部は、ａ個（ａは２以上の整数）の前記デジタル映像信号を前記第１のアナログ映像信号に変換し、
前記第１のデータ信号線駆動回路は、前記データ信号線の中から、所定本数ごとに配置された全部でａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対して前記第１のアナログ映像信号を印加し、
前記第２のＤ／Ａ変換部は、前記第１のＤ／Ａ変換部に前回与えられていたａ個のデジタル映像信号を前記第２のアナログ映像信号に変換し、
前記第２のデータ信号線駆動回路は、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたａ本のデータ信号線に対して、前記第２のアナログ映像信号を印加することを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記第１のデータ信号線駆動回路は、
各前記データ信号線に対応して設けられ、前記第１のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第１のスイッチと、
前記第１のスイッチを制御する第１のスイッチ制御回路とを含み、
前記第２のデータ信号線駆動回路は、
前記所定本数ごとのデータ信号線を除く各前記データ信号線に対応して設けられ、前記第２のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第２のスイッチと、
前記第２のスイッチを制御する第２のスイッチ制御回路とを含む、請求項５に記載の表示装置。
【請求項７】
前記第１および第２のＤ／Ａ変換部は、いずれも、１以上のＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力信号を増幅するバッファ回路とを含み、
前記第２のＤ／Ａ変換部に含まれるバッファ回路の駆動能力は、前記第１のＤ／Ａ変換部に含まれるバッファ回路の駆動能力よりも低いことを特徴とする、請求項１に記載の表示装置。
【請求項８】
表示素子とその駆動回路とがモノリシックに形成されている表示パネルであって、
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
与えられた１以上の第１のアナログ映像信号を、前記データ信号線に対して順に選択的に印加する第１のデータ信号線駆動回路と、
前記第１のアナログ映像信号とは別に与えられた１以上の第２のアナログ映像信号を、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたデータ信号線に印加する第２のデータ信号線駆動回路とを備えた、表示パネル。
【請求項９】
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する表示装置におけるデータ信号線の駆動方法であって、
与えられた１以上のデジタル映像信号を第１のアナログ映像信号に変換する第１の変換ステップと、
前記第１のアナログ映像信号を前記データ信号線に対して順に選択的に印加する第１の駆動ステップと、
前記第１の変換ステップに前回与えられていたデジタル映像信号の全部または一部を第２のアナログ映像信号に変換する第２の変換ステップと、
前記第１の駆動ステップで今回選択されているデータ信号線に隣接し、かつ、前記第１の駆動ステップで前回選択されていたデータ信号線に対して、前記第２のアナログ映像信号を印加する第２の駆動ステップとを備えた、データ信号線の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関し、特に、マトリクス型の表示装置、および、マトリクス型の表示装置におけるデータ信号線の駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置では、１行分の表示素子を複数回に分けて駆動する駆動方法が用いられることがある。例えば、点順次駆動では、表示素子は、走査信号線方向の配置順に従って順に駆動される。また、データ信号線時分割駆動では、１ライン時間は例えば３つの時間帯に分割され、１行分の表示素子のうち、最初の時間帯では赤、次の時間帯では緑、最後の時間帯では青に対応した表示素子が一括して駆動される。
【０００３】
図１４は、点順次駆動を行う液晶表示装置の構成を示すブロック図である。図１４に示す液晶表示装置９０では、画素アレイ１に含まれる（ｍ×ｎ）個の表示素子Ｐは、以下の方法で駆動される。走査信号線駆動回路２は、走査信号線Ｇ１〜Ｇｎを順に選択的に活性化する。Ｄ／Ａ変換部９１は、与えられたデジタル映像信号ＸＤをアナログ映像信号Ｘに変換する。アナログ映像信号Ｘは、サンプリングスイッチＳＳ１〜ＳＳｍを介してデータ信号線Ｓ１〜Ｓｍに印加される。スイッチ制御回路９２は、サンプリングスイッチＳＳ１〜ＳＳｍを制御するために、スイッチ制御信号Ｃ１〜Ｃｍを出力する。
【０００４】
図１５は、液晶表示装置９０のタイミングチャートである。図１５に示すように、スイッチ制御信号Ｃ１〜Ｃｍは、デジタル映像信号ＸＤが変化する周期（以下、サイクルという）ごとに順にハイレベルになる。スイッチ制御信号Ｃ１がハイレベルとなるサイクルでは、サンプリングスイッチＳＳ１が導通し、アナログ映像信号Ｘはデータ信号線Ｓ１に印加される。このサイクルでは、データ信号線Ｓ１はＤ／Ａ変換部９１の出力電圧によって充電される。スイッチ制御信号Ｃ１がローレベルに変化し、サンプリングスイッチＳＳ１が非導通となったときに、データ信号線Ｓ１はＤ／Ａ変換部９１の出力電圧を保持する。
【０００５】
同様に、スイッチ制御信号Ｃｉ（ｉは１以上ｍ以下の整数）がハイレベルからローレベルに変化したときに、データ信号線ＳｉはＤ／Ａ変換部９１の出力電圧を保持する。データ信号線Ｓ１〜Ｓｍに保持された電圧は、活性化された走査信号線に接続された表示素子Ｐに書き込まれる。表示素子Ｐにおける光の透過状態は、表示素子Ｐに書き込まれた電圧に応じて変化する。このようにして液晶表示装置９０は、画面表示を行う。
【０００６】
ところが、液晶表示装置９０では、図１６に示すように、隣接する２本のデータ信号線Ｓｉ、Ｓｉ＋１は、寄生容量Ｃｓｄ１、Ｃｓｄ２の直列接続によって容量結合されている。このため、データ信号線Ｓｉに保持された電圧は、隣接するデータ信号線Ｓｉ＋１に対する充電が行われたときに変動（上昇または下降）することがある。例えば、図１７に示す例では、データ信号線Ｓ１の電圧は、データ信号線Ｓ２に対する充電が行われたときに、保持したレベルからΔＶだけ上昇している。
【０００７】
点順次駆動を行う液晶表示装置では、上記の電圧変動は、外部から供給されるデジタル映像信号の数（液晶表示装置９０では１本）ごとのデータ信号線（液晶表示装置９０では、すべてのデータ信号線）で発生する。また、データ信号線時分割駆動を行う液晶表示装置では、赤に対応したデータ信号線に保持された電圧は、緑または青に対応したデータ信号線に対する充電が行われたときに変動し、緑に対応したデータ信号線に保持された電圧は、青に対応したデータ信号線に対する充電が行われたときに変動する。このような電圧変動が起こると、表示画面には、垂直方向のスジ（以下、縦スジという）や画像のぼけ（以下、ゴーストという）などの不具合が発生する。
【０００８】
縦スジやゴーストを防止する方法として、従来から、サンプリングスイッチの導通期間を長くする方法が知られている。例えば、図１８に示す駆動方法（以下、２倍パルス駆動法という）では、スイッチ制御信号Ｃ１〜Ｃｍがハイレベルである期間は、図１５に示す駆動方法の２倍となっている。２倍パルス駆動法では、隣接するデータ信号線Ｓｉ＋１に対する充電が始まるときには、データ信号線ＳｉにはＤ／Ａ変換部９１の出力電圧が引き続き印加されている。したがって、データ信号線Ｓｉに保持された電圧は、隣接したデータ信号線Ｓｉ＋１に対する充電が行われても変動しない。よって、２倍パルス駆動法を用いた液晶表示装置によれば、縦スジやゴーストを防止することができる。
【０００９】
また、縦スジやゴーストを防止する別の方法として、同じデータ信号線に接続されたサンプリングスイッチに対しては重複しないパルスを発生させ、隣接するサンプリングスイッチに対しては重複するパルスを発生させる方法（特許文献１〜４）や、生成したパルスの一部を抜き取るクロック抜き取り回路を用いて完全に重複しないパルスを発生させる方法（特許文献５および６）が知られている。
【特許文献１】特開２０００−２６７６１６号公報
【特許文献２】特開２００３−１２２３１８号公報
【特許文献３】特開２００３−１２２３２１号公報
【特許文献４】特開２００４−３０９８２２号公報
【特許文献５】特開２００２−７２９８７号公報
【特許文献６】特開２００３−６６９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、２倍パルス駆動法を用いた液晶表示装置では、１個のＤ／Ａ変換部の出力電圧を用いて、隣接する２本のデータ信号線を同時に駆動する必要がある。このため、Ｄ／Ａ変換部から見た負荷は、２倍パルス駆動法を用いない液晶表示装置と比べて、データ信号線１本分だけ増加する。したがって、２倍パルス駆動法を用いた液晶表示装置には、消費電力が増大するという問題がある。
【００１１】
それ故に、本発明は、縦スジやゴーストを防止した低消費電力の表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、マトリクス型の表示装置であって、
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
前記走査信号線を順に選択的に活性化する走査信号線駆動回路と、
与えられた１以上のデジタル映像信号を第１のアナログ映像信号に変換する第１のＤ／Ａ変換部と、
前記第１のアナログ映像信号を前記データ信号線に対して順に選択的に印加する第１のデータ信号線駆動回路と、
前記第１のＤ／Ａ変換部に前回与えられていたデジタル映像信号の全部または一部を第２のアナログ映像信号に変換する第２のＤ／Ａ変換部と、
前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたデータ信号線に対して、前記第２のアナログ映像信号を印加する第２のデータ信号線駆動回路とを備える。
【００１３】
第２の発明は、第１の発明において、
前記第２のデータ信号線駆動回路が前記データ信号線に対して印加する第２のアナログ映像信号のレベルは、前記第１のデータ信号線駆動回路が当該データ信号線に対して前回印加していた第１のアナログ映像信号のレベルに等しいことを特徴とする。
【００１４】
第３の発明は、第１の発明において、
前記第１のＤ／Ａ変換部は、ａ個（ａは１以上の整数）の前記デジタル映像信号を前記第１のアナログ映像信号に変換し、
前記第１のデータ信号線駆動回路は、前記データ信号線の中から、連続して配置されたａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対して前記第１のアナログ映像信号を印加し、
前記第２のＤ／Ａ変換部は、前記第１のＤ／Ａ変換部に前回与えられていたデジタル映像信号のうちの１個を前記第２のアナログ映像信号に変換し、
前記第２のデータ信号線駆動回路は、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、前記第２のアナログ映像信号を印加することを特徴とする。
【００１５】
第４の発明は、第３の発明において、
前記第１のデータ信号線駆動回路は、
各前記データ信号線に対応して設けられ、前記第１のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第１のスイッチと、
前記第１のスイッチを制御する第１のスイッチ制御回路とを含み、
前記第２のデータ信号線駆動回路は、
前記データ信号線のａ本ごとに設けられ、前記第２のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第２のスイッチと、
前記第２のスイッチを制御する第２のスイッチ制御回路とを含む。
【００１６】
第５の発明は、第１の発明において、
前記第１のＤ／Ａ変換部は、ａ個（ａは２以上の整数）の前記デジタル映像信号を前記第１のアナログ映像信号に変換し、
前記第１のデータ信号線駆動回路は、前記データ信号線の中から、所定本数ごとに配置された全部でａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対して前記第１のアナログ映像信号を印加し、
前記第２のＤ／Ａ変換部は、前記第１のＤ／Ａ変換部に前回与えられていたａ個のデジタル映像信号を前記第２のアナログ映像信号に変換し、
前記第２のデータ信号線駆動回路は、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたａ本のデータ信号線に対して、前記第２のアナログ映像信号を印加することを特徴とする。
【００１７】
第６の発明は、第５の発明において、
前記第１のデータ信号線駆動回路は、
各前記データ信号線に対応して設けられ、前記第１のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第１のスイッチと、
前記第１のスイッチを制御する第１のスイッチ制御回路とを含み、
前記第２のデータ信号線駆動回路は、
前記所定本数ごとのデータ信号線を除く各前記データ信号線に対応して設けられ、前記第２のアナログ映像信号を前記データ信号線に印加するか否かを切り替える第２のスイッチと、
前記第２のスイッチを制御する第２のスイッチ制御回路とを含む。
【００１８】
第７の発明は、第１の発明において、
前記第１および第２のＤ／Ａ変換部は、いずれも、１以上のＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力信号を増幅するバッファ回路とを含み、
前記第２のＤ／Ａ変換部に含まれるバッファ回路の駆動能力は、前記第１のＤ／Ａ変換部に含まれるバッファ回路の駆動能力よりも低いことを特徴とする。
【００１９】
第８の発明は、表示素子とその駆動回路とがモノリシックに形成されている表示パネルであって、
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
与えられた１以上の第１のアナログ映像信号を、前記データ信号線に対して順に選択的に印加する第１のデータ信号線駆動回路と、
前記第１のアナログ映像信号とは別に与えられた１以上の第２のアナログ映像信号を、前記第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、前記第１のデータ信号線駆動回路が前回選択していたデータ信号線に印加する第２のデータ信号線駆動回路とを備える。
【００２０】
第９の発明は、行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する表示装置におけるデータ信号線の駆動方法であって、
与えられた１以上のデジタル映像信号を第１のアナログ映像信号に変換する第１の変換ステップと、
前記第１のアナログ映像信号を前記データ信号線に対して順に選択的に印加する第１の駆動ステップと、
前記第１の変換ステップに前回与えられていたデジタル映像信号の全部または一部を第２のアナログ映像信号に変換する第２の変換ステップと、
前記第１の駆動ステップで今回選択されているデータ信号線に隣接し、かつ、前記第１の駆動ステップで前回選択されていたデータ信号線に対して、前記第２のアナログ映像信号を印加する第２の駆動ステップとを備える。
【発明の効果】
【００２１】
上記第１または第８の発明によれば、第１のＤ／Ａ変換部および第１のデータ信号線駆動回路を用いてデータ信号線を駆動するとともに、第２のＤ／Ａ変換部および第２のデータ信号線駆動回路を用いて、今回選択されているデータ信号線に隣接し、かつ、前回選択されていたデータ信号線に対して、第２のアナログ映像信号を印加することができる。したがって、好適なレベルの第２のアナログ映像信号を印加することにより、縦スジやゴーストの発生を防止することができる。また、２倍パルス駆動法を用いた従来の液晶表示装置よりもＤ／Ａ変換部の消費電力を小さくできるので、装置の消費電力を削減することができる。
【００２２】
上記第２の発明によれば、第２のＤ／Ａ変換部および第２のデータ信号線駆動回路を用いて、今回選択されているデータ信号線に隣接し、かつ、前回選択されていたデータ信号線に対して、前回と同じレベルのアナログ映像信号を印加することにより、縦スジやゴーストの発生を防止することができる。
【００２３】
上記第３または第４の発明によれば、１以上のデジタル映像信号に基づき点順次駆動を行う液晶表示装置について、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００２４】
上記第５または第６の発明によれば、複数のデジタル映像信号に基づきデータ信号線時分割駆動を行う液晶表示装置について、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００２５】
上記第７の発明によれば、第２のＤ／Ａ変換部に含まれるバッファ回路として低消費電力の回路を用いることにより、装置の消費電力をさらに削減することができる。
【００２６】
上記第９の発明によれば、第１の変換ステップおよび第１の駆動ステップによりデータ信号線を駆動するとともに、第２の変換ステップおよび第２の駆動ステップにより、今回選択されているデータ信号線に隣接し、かつ、前回選択されていたデータ信号線に対して、第２のアナログ映像信号を印加することができる。したがって、好適なレベルの第２のアナログ映像信号を印加することにより、縦スジやゴーストの発生を防止することができる。また、２倍パルス駆動法を用いた従来の液晶表示装置よりもＤ／Ａ変換部の消費電力を小さくできるので、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示す図である。図１に示す液晶表示装置１０は、画素アレイ１、走査信号線駆動回路２、第１のＤ／Ａ変換部１１、第２のＤ／Ａ変換部１２、主スイッチ制御回路１３、副スイッチ制御回路１４、ｍ個のサンプリングスイッチＳＸ１〜ＳＸｍ（以下、主スイッチという）、および、ｍ個のサンプリングスイッチＳＹ１〜ＳＹｍ（以下、副スイッチという）を備えている。主スイッチ制御回路１３および主スイッチＳＸ１〜ＳＸｍは、第１のデータ信号線駆動回路を構成する。副スイッチ制御回路１４および副スイッチＳＹ１〜ＳＹｍは、第２のデータ信号線駆動回路を構成する。本実施形態では、ｍ、ｎは１以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｍ未満の整数とする。
【００２８】
画素アレイ１は、（ｍ×ｎ）個の表示素子Ｐ、ｎ本の走査信号線Ｇ１〜Ｇｎ、および、ｍ本のデータ信号線Ｓ１〜Ｓｍを含んでいる。表示素子Ｐは、行方向（図では横方向）にｍ個、列方向（図では縦方向）にｎ個並べて配置される。同じ行に配置された表示素子Ｐは、走査信号線Ｇ１〜Ｇｎのいずれかに共通して接続される。同じ列に配置された表示素子Ｐは、データ信号線Ｓ１〜Ｓｍのいずれかに共通して接続される。
【００２９】
液晶表示装置１０の外部からは、２個のデジタル映像信号ＸＤ、ＹＤが与えられる。デジタル映像信号ＸＤは、１サイクルごとに変化する。デジタル映像信号ＹＤは、デジタル映像信号ＸＤよりも１サイクル遅れた信号である。第１のＤ／Ａ変換部１１は、デジタル映像信号ＸＤをアナログ映像信号に変換するＤ／Ａ変換器と、得られたアナログ映像信号を増幅するバッファ回路（オペアンプを用いて構成される；以下、同じ）とを含んでいる。第２のＤ／Ａ変換部１２は、デジタル映像信号ＹＤをアナログ映像信号に変換するＤ／Ａ変換器と、得られたアナログ映像信号を増幅するバッファ回路とを含んでいる。
【００３０】
以下、第１のＤ／Ａ変換部１１から出力されるアナログ映像信号をＸ、第２のＤ／Ａ変換部１２から出力されるアナログ映像信号をＹという。アナログ映像信号Ｘは１サイクルごとに変化し、アナログ映像信号Ｙはアナログ映像信号Ｘよりも１サイクル遅れた信号となる。
【００３１】
液晶表示装置１０では、与えられた１個のデジタル映像信号ＸＤに基づき、点順次駆動が行われる。走査信号線駆動回路２は、走査信号線Ｇ１〜Ｇｎを順に選択的に活性化する。第１のデータ信号線駆動回路（主スイッチ制御回路１３と主スイッチＳＸ１〜ＳＸｍ）は、アナログ映像信号Ｘをデータ信号線Ｓ１〜Ｓｍに対して順に選択的に印加する。より詳細には、第１のデータ信号線駆動回路は、データ信号線Ｓ１〜Ｓｍの中から１本のデータ信号線を配置順に従って選択し、選択した１本のデータ信号線に対してアナログ映像信号Ｘを印加する。第２のデータ信号線駆動回路（副スイッチ制御回路１４と副スイッチＳＹ１〜ＳＹｍ）は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、アナログ映像信号Ｙを印加する。
【００３２】
主スイッチＳＸ１〜ＳＸｍは、制御端子に与えられた信号が所定のレベル（ここでは、ハイレベルとする）のときに導通し、それ以外のときに非導通となるアナログスイッチである。主スイッチＳＸ１〜ＳＸｍは、データ信号線Ｓ１〜Ｓｍと１対１に対応づけて設けられる。主スイッチ制御回路１３は、ｍ個の主スイッチ制御信号Ｃ１〜Ｃｍを出力する。主スイッチＳＸｉの一端はデータ信号線Ｓｉに接続され、他端にはアナログ映像信号Ｘが供給される。主スイッチＳＸｉの制御端子には、主スイッチ制御信号Ｃｉが供給される。
【００３３】
副スイッチＳＹ１〜ＳＹｍは、主スイッチＳＸ１〜ＳＸｍと同じ機能を有するアナログスイッチである。副スイッチＳＹ１〜ＳＹｍも、主スイッチＳＸ１〜ＳＸｍと同様に、データ信号線Ｓ１〜Ｓｍと１対１に対応づけて設けられる。副スイッチ制御回路１４は、ｍ個の副スイッチ制御信号Ｄ１〜Ｄｍを出力する。副スイッチＳＹｉの一端はデータ信号線Ｓｉに接続され、他端にはアナログ映像信号Ｙが供給される。副スイッチＳＹｉの制御端子には、副スイッチ制御信号Ｄｉが供給される。
【００３４】
主スイッチ制御信号Ｃｉがハイレベルのとき、主スイッチＳＸｉは導通し、アナログ映像信号Ｘはデータ信号線Ｓｉに印加される。このとき、データ信号線Ｓｉは第１のＤ／Ａ変換部１１の出力電圧によって充電される。主スイッチ制御信号Ｃｉがローレベルに変化し、主スイッチＳＸｉが非導通となったときに、データ信号線Ｓｉは第１のＤ／Ａ変換部１１の出力電圧を保持する。このように、主スイッチＳＸ１〜ＳＸｍは、アナログ映像信号Ｘをデータ信号線Ｓ１〜Ｓｍに印加するか否かを切り替える。同様に、副スイッチＳＹ１〜ＳＹｍは、アナログ映像信号Ｙをデータ信号線Ｓ１〜Ｓｍに印加するか否かを切り替える。
【００３５】
なお、ここでは説明の便宜上、液晶表示装置１０は副スイッチＳＹｍを備えることとしたが、データ信号線Ｓｍに保持された電圧は変動しない点を考慮して、液晶表示装置１０から副スイッチＳＹｍを削除することもできる。この場合、副スイッチ制御回路１４は、（ｍ−１）個の副スイッチ制御信号Ｄ１〜Ｄｍ−１を出力する。
【００３６】
図２は、液晶表示装置１０のタイミングチャートである。以下、有効なアナログ映像信号が与えられる最初のサイクルを「第１サイクル」、以降のサイクルを順に「第２サイクル」、「第３サイクル」、…という。
【００３７】
主スイッチ制御回路１３は、主スイッチ制御信号Ｃ１〜Ｃｍを順に選択的にハイレベルに制御し、副スイッチ制御回路１４は、主スイッチ制御信号Ｃ１〜Ｃｍよりも１サイクル遅れた副スイッチ制御信号Ｄ１〜Ｄｍを出力する。このため、第１サイクルでは、主スイッチ制御信号Ｃ１がハイレベルとなる。第２サイクルでは、主スイッチ制御信号Ｃ２と副スイッチ制御信号Ｄ１とハイレベルとなる。同様に、第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃｊ＋１と副スイッチ制御信号Ｄｊとがハイレベルとなる。
【００３８】
第１サイクルでは、主スイッチ制御信号Ｃ１がハイレベルである。このため、主スイッチＳＸ１が導通し、アナログ映像信号Ｘはデータ信号線Ｓ１に印加され、データ信号線Ｓ１は第１のＤ／Ａ変換部１１の出力電圧によって充電される。第１サイクルの最後で主スイッチ制御信号Ｃ１がローレベルに変化し、主スイッチＳＸ１が非導通となったときに、データ信号線Ｓ１は第１のＤ／Ａ変換部１１の出力電圧を保持する。
【００３９】
第２サイクルでは、主スイッチ制御信号Ｃ２がハイレベルである。このため、主スイッチＳＸ２が導通し、アナログ映像信号Ｘはデータ信号線Ｓ２に印加され、データ信号線Ｓ２は第１のＤ／Ａ変換部１１の出力電圧によって充電される。第２サイクルの最後で主スイッチ制御信号Ｃ２がローレベルに変化し、主スイッチＳＸ２が非導通となったときに、データ信号線Ｓ２は第１のＤ／Ａ変換部１１の出力電圧を保持する。
【００４０】
これに加えて第２サイクルでは、副スイッチ制御信号Ｄ１がハイレベルである。このため、副スイッチＳＹ１が導通し、アナログ映像信号Ｙはデータ信号線Ｓ１に印加される。上述したように、アナログ映像信号Ｙは、アナログ映像信号Ｘよりも１サイクル遅れた信号である。したがって、第２サイクルでデータ信号線Ｓ１に印加されるアナログ映像信号Ｙの電圧レベルは、第１サイクルでデータ信号線Ｓ１に印加されていたアナログ映像信号Ｘの電圧レベルに等しい。このように第２サイクルでは、第２のＤ／Ａ変換部１２および副スイッチＳＹ１の作用により、データ信号線Ｓ１の電圧は、前のサイクルのレベルを維持するよう制御される。したがって、第２サイクルにおいてデータ信号線Ｓ２に対する充電が行われても、データ信号線Ｓ１の電圧は、第１サイクルで保持したレベルから変動しない。
【００４１】
データ信号線Ｓ２〜Ｓｍ−１についても、これと同様である。すなわち、第ｊサイクルの最後で主スイッチ制御信号Ｃｊがローレベルに変化したときに、データ信号線Ｓｊは第１のＤ／Ａ変換部１１の出力電圧を保持する。第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃｊ＋１がハイレベルであるので、主スイッチＳＸｊ＋１が導通し、アナログ映像信号Ｘはデータ信号線Ｓｊ＋１に印加され、データ信号線Ｓｊ＋１は第１のＤ／Ａ変換部１１の出力電圧によって充電される。
【００４２】
これに加えて第（ｊ＋１）サイクルでは、副スイッチ制御信号Ｄｊがハイレベルである。このため、副スイッチＳＹｊが導通し、アナログ映像信号Ｙはデータ信号線Ｓｊに印加される。第（ｊ＋１）サイクルでデータ信号線Ｓｊに印加されるアナログ映像信号Ｙの電圧レベルは、第ｊサイクルでデータ信号線Ｓｊに印加されていたアナログ映像信号Ｘの電圧レベルに等しい。このように第（ｊ＋１）サイクルでは、第２のＤ／Ａ変換部１２および副スイッチＳＹｊの作用により、データ信号線Ｓｊの電圧は、前のサイクルのレベルを維持するよう制御される。したがって、第（ｊ＋１）サイクルにおいてデータ信号線Ｓｊ＋１に対する充電が行われても、データ信号線Ｓｊの電圧は、第ｊサイクルで保持したレベルから変動しない。
【００４３】
なお、データ信号線Ｓｊには、第ｊサイクルではアナログ映像信号Ｘが印加され、第（ｊ＋１）サイクルではアナログ映像信号Ｙが印加されるが、第ｊサイクルにおけるアナログ映像信号Ｘの電圧レベルは、第（ｊ＋１）サイクルにおけるアナログ映像信号Ｙの電圧レベルに等しい。このため、第ｊサイクルから第（ｊ＋１）サイクルに移行するときに、データ信号線Ｓｊに対する充放電は行われない。したがって、第２のＤ／Ａ変換部１２は、既に所望のレベルに達している電圧を維持できるだけの駆動能力を有していればよいので、第２のＤ／Ａ変換部１２に含まれるバッファ回路の駆動能力は、第１のＤ／Ａ変換部１１に含まれるバッファ回路の駆動能力よりも小さくてよい。
【００４４】
以上に示すように、液晶表示装置１０では、第２のＤ／Ａ変換部１２および副スイッチＳＹ１〜ＳＹｍの作用により、データ信号線Ｓ１〜Ｓｍに保持された電圧は、隣接するデータ信号線に対する充電が行われても変動しない。したがって、液晶表示装置１０によれば、画面に縦スジやゴーストなどの不具合が発生することを防止することができる。
【００４５】
また、Ｄ／Ａ変換部の無負荷時の消費電力をＰｓ、Ｄ／Ａ変換部が１本のデータ信号線を駆動する時の消費電力をＰｄとしたとき、Ｄ／Ａ変換部の消費電力Ｐは、Ｐ＝Ｐｓ＋Ｐｄで与えられ、消費電力Ｐｄは、データ信号線１本あたりの容量Ｃｓ、充放電回数ｆ、充放電電圧のピークツーピーク値Ｖを用いて、Ｐｄ＝Ｃｓ×ｆ×Ｖ2 と表される。
【００４６】
２倍パルス駆動法を用いた従来の液晶表示装置では、１個のＤ／Ａ変換部の出力電圧を用いて、隣接する２本のデータ信号線を同時に駆動する必要がある。したがって、この液晶表示装置に含まれるＤ／Ａ変換部の消費電力Ｐ１は、容量が２倍になることから、次式（１）で与えられる。
Ｐ１＝Ｐｓ＋２Ｃｓ×ｆ×Ｖ2 …（１）
【００４７】
一方、液晶表示装置１０には、第２のＤ／Ａ変換部１２が追加されている。しかし、第２のＤ／Ａ変換部１２は無負荷で動作するので、第２のＤ／Ａ変換部１２の消費電力はＰｓとなる。したがって、液晶表示装置１０に含まれる２個のＤ／Ａ変換部の消費電力Ｐ２は、消費電力Ｐｓが２倍になることから、次式（２）で与えられる。
Ｐ２＝２Ｐｓ＋Ｃｓ×ｆ×Ｖ2 …（２）
【００４８】
したがって、Ｐｓ＜Ｃｓ×ｆ×Ｖ2 を満たす第２のＤ／Ａ変換部１２を用いた場合にはＰ２＜Ｐ１が成立し、液晶表示装置１０に含まれるＤ／Ａ変換部の消費電力は、２倍パルス駆動法を用いた従来の液晶表示装置よりも小さくなる。よって、液晶表示装置１０によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００４９】
図３は、液晶表示装置１０の実装例を示す図である。図３に示す実装例では、液晶表示装置１０を構成する回路の一部は液晶パネル６５上に形成されており、残りの回路は制御用ＩＣ６０に内蔵されている。液晶パネル６５には、画素アレイ１、走査信号線駆動回路２、第１のデータ信号線駆動回路３（主スイッチ制御回路１３と主スイッチＳＸ１〜ＳＸｍ）、および、第２のデータ信号線駆動回路４（副スイッチ制御回路１４と副スイッチＳＹ１〜ＳＹｍ）が、モノリシックに形成される。制御用ＩＣ６０は、ホストインターフェイス部５、制御部６、メモリ７、第１のＤ／Ａ変換部１１、および、第２のＤ／Ａ変換部１２を含んでいる。
【００５０】
ホストインターフェイス部５は、ホストＣＰＵ（図示せず）から出力されたコマンドを、制御部６で処理可能な形式に変換して出力する。制御部６は、ホストインターフェイス部５経由で受け取ったコマンドに基づき、液晶パネル６５、メモリ７、第１のＤ／Ａ変換部１１、および、第２のＤ／Ａ変換部１２に対してタイミング制御信号を出力する。液晶パネル６５に対して出力されたタイミング制御信号は、走査信号線駆動回路２、第１のデータ信号線駆動回路３、および、第２のデータ信号線駆動回路４に供給される。
【００５１】
メモリ７は、例えば、１ライン分または１フレーム分の映像データを記憶する。メモリ７は、制御部６から出力されたタイミング制御信号に従って、映像データと、それよりも１サイクル遅れた映像データとを出力する。メモリ７から出力された２個の映像データが、デジタル映像信号ＸＤ、ＹＤとなる。第１のＤ／Ａ変換部１１はデジタル映像信号ＸＤをアナログ映像信号Ｘに変換し、第２のＤ／Ａ変換部１２はデジタル映像信号ＹＤをアナログ映像信号Ｙに変換する。
【００５２】
液晶表示装置１０は、図３に示す以外の形態にも実装することができる。図４は、液晶表示装置１０の他の実装例を示す図である。例えば、図４（ａ）に示すように、第１のＤ／Ａ変換部１１および第２のＤ／Ａ変換部１２を制御用ＩＣ６１に内蔵せずに、画素アレイ１などとともに液晶パネル６６にモノリシックに形成してもよい。あるいは、第２のＤ／Ａ変換部１２に含まれるバッファ回路の駆動能力は小さいので、第２のＤ／Ａ変換部１２のほうが液晶パネル上に形成しやすい点を考慮して、図４（ｂ）に示すように、第１のＤ／Ａ変換部１１を制御用ＩＣ６２に内蔵する一方で、第２のＤ／Ａ変換部１２を液晶パネル６７にモノリシックに形成してもよい。あるいは、図４（ｃ）に示すように、走査信号線駆動回路２を液晶パネル６８の外部に設けてもよい。あるいは、メモリ７はデジタル映像信号Ｘのみを出力し、メモリ７の後段に設けた遅延回路がデジタル映像信号Ｘを１サイクル遅延させることにより、デジタル映像信号Ｙを生成してもよい。
【００５３】
図５は、第１の実施形態の変形例に係る液晶表示装置の構成を示すブロック図である。図５に示す液晶表示装置１５は、液晶表示装置１０において、主スイッチ制御回路１３および副スイッチ制御回路１４をスイッチ制御回路１６に置換し、副スイッチＳＹｍを削除したものである。スイッチ制御回路１６は、主スイッチ制御回路１３と同じ回路であり、スイッチ制御信号Ｃ１〜Ｃｍを出力する。スイッチ制御信号Ｃｊ＋１は、主スイッチＳＸｊ＋１の制御端子および副スイッチＳＹｊの制御端子に供給される。このように、主スイッチ制御回路および副スイッチ制御回路を１つの回路で構成してもよい。
【００５４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る液晶表示装置の構成を示す図である。図６に示す液晶表示装置２０は、画素アレイ１、走査信号線駆動回路２、第１のＤ／Ａ変換部２１、第２のＤ／Ａ変換部１２、主スイッチ制御回路２３、副スイッチ制御回路２４、ｍ個の主スイッチＳＸ１〜ＳＸｍ、および、ｍ／３個の副スイッチＳＹ３、ＳＹ６、…、ＳＹｍを備えている。主スイッチ制御回路２３および主スイッチＳＸ１〜ＳＸｍは、第１のデータ信号線駆動回路を構成する。副スイッチ制御回路２４および副スイッチＳＹ３、ＳＹ６、…、ＳＹｍは、第２のデータ信号線駆動回路を構成する。本実施形態では、ｍは３の倍数、ｎは１以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｍ／３未満の整数とする。本実施形態の構成要素のうち第１の実施形態と同一のものは、同一の参照符号を付して説明を省略する。
【００５５】
液晶表示装置１０の外部からは、４個のデジタル映像信号ＸＤ１〜ＸＤ３、ＹＤが与えられる。典型的には、デジタル映像信号ＸＤ１〜ＸＤ３は、それぞれ、赤、緑および青のデジタル映像信号である。デジタル映像信号ＹＤは、デジタル映像信号ＸＤ３よりも１サイクル遅れた信号である。第１のＤ／Ａ変換部２１は、デジタル映像信号ＸＤ１〜ＸＤ３をそれぞれアナログ映像信号に変換する３個のＤ／Ａ変換器と、得られた３個のアナログ映像信号をそれぞれ増幅する３個のバッファ回路とを含んでいる。
【００５６】
以下、第１のＤ／Ａ変換部２１から出力される３個のアナログ映像信号をＸ１〜Ｘ３という。アナログ映像信号Ｘ１〜Ｘ３は１サイクルごとに変化し、アナログ映像信号Ｙはアナログ映像信号Ｘ３よりも１サイクル遅れた信号となる。
【００５７】
液晶表示装置２０では、与えられた３個のデジタル映像信号ＸＤ１〜ＸＤ３に基づき、点順次駆動が行われる。第１のデータ信号線駆動回路（主スイッチ制御回路２３と主スイッチＳＸ１〜ＳＸｍ）は、アナログ映像信号Ｘ１〜Ｘ３をデータ信号線Ｓ１〜Ｓｍに対して順に選択的に印加する。より詳細には、第１のデータ信号線駆動回路は、データ信号線Ｓ１〜Ｓｍの中から３本のデータ信号線を配置順に従って選択し、選択した３本のデータ信号線に対してアナログ映像信号Ｘ１〜Ｘ３を印加する。第２のデータ信号線駆動回路（副スイッチ制御回路２４と副スイッチＳＹ３、ＳＹ６、…、ＳＹｍ）は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、アナログ映像信号Ｙを印加する。
【００５８】
主スイッチＳＸ１〜ＳＸｍは、データ信号線Ｓ１〜Ｓｍと１対１に対応づけて設けられ、主スイッチＳＸｉの一端はデータ信号線Ｓｉに接続される。また、データ信号線Ｓ１〜Ｓｍは配置順に従って３本ずつグループ化され、グループ内で１番目のデータ信号線に接続された主スイッチ（ＳＸ１、ＳＸ４など）の他端には、アナログ映像信号Ｘ１が供給される。グループ内で２番目のデータ信号線に接続された主スイッチ（ＳＸ２、ＳＸ５など）の他端には、アナログ映像信号Ｘ２が供給される。グループ内で３番目のデータ信号線に接続された主スイッチ（ＳＸ３、ＳＸ６など）の他端には、アナログ映像信号Ｘ３が供給される。
【００５９】
主スイッチ制御回路２３は、ｍ／３個の主スイッチ制御信号Ｃ３、Ｃ６、…、Ｃｍを出力する。主スイッチＳＸ１〜ＳＸｍの制御端子には、主スイッチ制御信号Ｃ３、Ｃ６、…、Ｃｍが供給される。この際、同じグループに含まれるデータ信号線に接続された主スイッチの制御端子には、同じスイッチ制御信号が供給される。例えば、主スイッチＳＸ１〜ＳＸ３の制御端子には主スイッチ制御信号Ｃ３が供給され、主スイッチＳＸ４〜ＳＸ６の制御端子には主スイッチ制御信号Ｃ６が供給される。
【００６０】
副スイッチＳＹ３、ＳＹ６、…、ＳＹｍは、グループ内で３番目のデータ信号線（Ｓ３、Ｓ６など）に対応して設けられる。副スイッチＳＹ３、ＳＹ６、…、ＳＹｍの一端は、それぞれ、データ信号線Ｓ３、Ｓ６、…、Ｓｍに接続され、他端にはアナログ映像信号Ｙが供給される。副スイッチ制御回路２４は、ｍ／３個の副スイッチ制御信号Ｄ３、Ｄ６、…、Ｄｍを出力する。副スイッチＳＹ３、ＳＹ６、…、ＳＹｍの制御端子には、それぞれ、副スイッチ制御信号Ｄ３、Ｄ６、…、Ｄｍが供給される。なお、第１の実施形態と同様に、液晶表示装置２０から副スイッチＳＹｍを削除することもできる。
【００６１】
図７は、液晶表示装置２０のタイミングチャートである。主スイッチ制御回路２３は、主スイッチ制御信号Ｃ３、Ｃ６、…、Ｃｍを順に選択的にハイレベルに制御し、副スイッチ制御回路２４は、主スイッチ制御信号Ｃ３、Ｃ６、…、Ｃｍよりも１サイクル遅れた副スイッチ制御信号Ｄ３、Ｄ６、…、Ｄｍを出力する。このため、第１サイクルでは、主スイッチ制御信号Ｃ３がハイレベルとなる。第２サイクルでは、主スイッチ制御信号Ｃ６と副スイッチ制御信号Ｄ３とがハイレベルとなる。同様に、第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃ３ｊ＋３と副スイッチ制御信号Ｄ３ｊとがハイレベルとなる。
【００６２】
第１サイクルでは、主スイッチ制御信号Ｃ３がハイレベルである。このため、主スイッチＳＸ１〜ＳＸ３が導通し、アナログ映像信号Ｘ１〜Ｘ３はそれぞれデータ信号線Ｓ１〜Ｓ３に印加され、データ信号線Ｓ１〜Ｓ３は第１のＤ／Ａ変換部２１の３個の出力電圧によって充電される。第１サイクルの最後で主スイッチ制御信号Ｃ３がローレベルに変化し、主スイッチＳＸ１〜ＳＸ３が非導通となったときに、データ信号線Ｓ１〜Ｓ３は第１のＤ／Ａ変換部２１の各出力電圧を保持する。
【００６３】
第２サイクルでは、主スイッチ制御信号Ｃ６がハイレベルである。このため、主スイッチＳＸ４〜ＳＸ６が導通し、アナログ映像信号Ｘ１〜Ｘ３はそれぞれデータ信号線Ｓ４〜Ｓ６に印加され、データ信号線Ｓ４〜Ｓ６は第１のＤ／Ａ変換部２１の３個の出力電圧によって充電される。第２サイクルの最後で主スイッチ制御信号Ｃ６がローレベルに変化し、主スイッチＳＸ４〜ＳＸ６が非導通となったときに、データ信号線Ｓ４〜Ｓ６は第１のＤ／Ａ変換部２１の各出力電圧を保持する。
【００６４】
これに加えて第２サイクルでは、副スイッチ制御信号Ｄ３がハイレベルである。このため、副スイッチＳＹ３が導通し、アナログ映像信号Ｙはデータ信号線Ｓ３に印加される。上述したように、アナログ映像信号Ｙは、アナログ映像信号Ｘ３よりも１サイクル遅れた信号である。したがって、第２サイクルでデータ信号線Ｓ３に印加されるアナログ映像信号Ｙの電圧レベルは、第１サイクルでデータ信号線Ｓ３に印加されていたアナログ映像信号Ｘ３の電圧レベルに等しい。このように第２サイクルでは、第２のＤ／Ａ変換部１２および副スイッチＳＹ３の作用により、データ信号線Ｓ３の電圧は、前のサイクルのレベルを維持するよう制御される。したがって、第２サイクルにおいてデータ信号線Ｓ４に対する充電が行われても、データ信号線Ｓ３の電圧は、第１サイクルで保持したレベルから変動しない。
【００６５】
データ信号線Ｓ６、Ｓ９、…、Ｓｍ−３についても、これと同様である。すなわち、第ｊサイクルの最後で主スイッチ制御信号Ｃ３ｊがローレベルに変化したときに、データ信号線Ｓ３ｊ−２〜Ｓ３ｊは第１のＤ／Ａ変換部２１の各出力電圧を保持する。第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃ３ｊ＋３がハイレベルであるので、主スイッチＳＸ３ｊ＋１〜ＳＸ３ｊ＋３が導通し、データ信号線Ｓ３ｊ＋１〜Ｓ３ｊ＋３は第１のＤ／Ａ変換部２１の３個の出力電圧によって充電される。
【００６６】
これに加えて第（ｊ＋１）サイクルでは、副スイッチ制御信号Ｄ３ｊがハイレベルである。このため、副スイッチＳＹ３ｊが導通し、アナログ映像信号Ｙはデータ信号線Ｓ３ｊに印加される。第（ｊ＋１）サイクルでデータ信号線Ｓ３ｊに印加されるアナログ映像信号Ｙの電圧レベルは、第ｊサイクルでデータ信号線Ｓ３ｊに印加されていたアナログ映像信号Ｘ３の電圧レベルに等しい。このように第（ｊ＋１）サイクルでは、第２のＤ／Ａ変換部１２および副スイッチＳＹ３ｊの作用により、データ信号線Ｓ３ｊの電圧は、前のサイクルのレベルを維持するよう制御される。したがって、第（ｊ＋１）サイクルにおいてデータ信号線Ｓ３ｊ＋１に対する充電が行われても、データ信号線Ｓ３ｊの電圧は、第ｊサイクルで保持したレベルから変動しない。
【００６７】
液晶表示装置２０は、例えば、図３や図４に示す形態に実装される。また、液晶表示装置２０についても、図５に示す液晶表示装置１５と同様に、主スイッチ制御回路および副スイッチ制御回路を１つの回路で構成してもよい。
【００６８】
以上に示すように、液晶表示装置２０では、第２のＤ／Ａ変換部１２および副スイッチＳＹ３、ＳＹ６、…、ＳＹｍの作用により、データ信号線Ｓ３、Ｓ６、…、Ｓｍに保持された電圧は、隣接するデータ信号線に対する充電が行われても変動しない。また、第１の実施形態と同様に、第２のＤ／Ａ変換部１２に含まれるバッファ回路の駆動能力は、第１のＤ／Ａ変換部２１に含まれるバッファ回路の駆動能力よりも小さくてよい。したがって、液晶表示装置２０によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００６９】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る液晶表示装置の構成を示す図である。図８に示す液晶表示装置３０は、画素アレイ１、走査信号線駆動回路２、第１のＤ／Ａ変換部３１、第２のＤ／Ａ変換部１２、主スイッチ制御回路３３、副スイッチ制御回路３４、ｍ個の主スイッチＳＸ１〜ＳＸｍ、および、ｍ／６個の副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍを備えている。主スイッチ制御回路３３および主スイッチＳＸ１〜ＳＸｍは、第１のデータ信号線駆動回路を構成する。副スイッチ制御回路３４および副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍは、第２のデータ信号線駆動回路を構成する。本実施形態では、ｍは６の倍数、ｎは１以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｍ／６未満の整数とする。本実施形態の構成要素のうち第１の実施形態と同一のものは、同一の参照符号を付して説明を省略する。
【００７０】
液晶表示装置１０の外部からは、７個のデジタル映像信号ＸＤ１〜ＸＤ６、ＹＤが与えられる。典型的には、デジタル映像信号ＸＤ１〜ＸＤ３は、それぞれ、赤、緑および青のデジタル映像信号であり、デジタル映像信号ＸＤ４〜ＸＤ６も、それぞれ、赤、緑および青のデジタル映像信号である。デジタル映像信号ＹＤは、デジタル映像信号ＸＤ６よりも１サイクル遅れた信号である。第１のＤ／Ａ変換部３１は、デジタル映像信号ＸＤ１〜ＸＤ６をそれぞれアナログ映像信号に変換する６個のＤ／Ａ変換器と、得られた６個のアナログ映像信号をそれぞれ増幅する６個のバッファ回路とを含んでいる。
【００７１】
以下、第１のＤ／Ａ変換部３１から出力される６個のアナログ映像信号をＸ１〜Ｘ６という。アナログ映像信号Ｘ１〜Ｘ６は１サイクルごとに変化し、アナログ映像信号Ｙはアナログ映像信号Ｘ６よりも１サイクル遅れた信号となる。
【００７２】
液晶表示装置３０では、与えられた６個のデジタル映像信号ＸＤ１〜ＸＤ６に基づき、点順次駆動が行われる。第１のデータ信号線駆動回路（主スイッチ制御回路３３と主スイッチＳＸ１〜ＳＸｍ）は、アナログ映像信号Ｘ１〜Ｘ６をデータ信号線Ｓ１〜Ｓｍに対して順に選択的に印加する。より詳細には、第１のデータ信号線駆動回路は、データ信号線Ｓ１〜Ｓｍの中から６本のデータ信号線を配置順に従って選択し、選択した６本のデータ信号線に対してアナログ映像信号Ｘ１〜Ｘ６を印加する。第２のデータ信号線駆動回路（副スイッチ制御回路３４と副スイッチＳＹ３、ＳＹ６、…、ＳＹｍ）は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、アナログ映像信号Ｙを印加する。
【００７３】
主スイッチＳＸ１〜ＳＸｍは、データ信号線Ｓ１〜Ｓｍと１対１に対応づけて設けられ、主スイッチＳＸｉの一端はデータ信号線Ｓｉに接続される。また、データ信号線Ｓ１〜Ｓｍは配置順に従って６本ずつグループ化され、グループ内でｋ番目（ｋは１以上６以下の整数）のデータ信号線に接続された主スイッチの他端には、アナログ映像信号Ｘｋが供給される。
【００７４】
主スイッチ制御回路３３は、ｍ／６個の主スイッチ制御信号Ｃ６、Ｃ１２、…、Ｃｍを出力する。主スイッチＳＸ１〜ＳＸｍの制御端子には、主スイッチ制御信号Ｃ６、Ｃ１２、…、Ｃｍが供給される。この際、同じグループに含まれるデータ信号線に接続された主スイッチの制御端子には、同じスイッチ制御信号が供給される。例えば、主スイッチＳＸ１〜ＳＸ６の制御端子には主スイッチ制御信号Ｃ６が供給され、主スイッチＳＸ７〜ＳＸ１２の制御端子には主スイッチ制御信号Ｃ１２が供給される。
【００７５】
副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍは、グループ内で６番目のデータ信号線（Ｓ６、Ｓ１２など）に対応して設けられる。副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍの一端は、それぞれ、データ信号線Ｓ６、Ｓ１２、…、Ｓｍに接続され、他端にはアナログ映像信号Ｙが供給される。副スイッチ制御回路３４は、ｍ／６個の副スイッチ制御信号Ｄ６、Ｄ１２、…、Ｄｍを出力する。副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍの制御端子には、それぞれ、副スイッチ制御信号Ｄ６、Ｄ１２、…、Ｄｍが供給される。なお、第１の実施形態と同様に、液晶表示装置３０から削除することもできる。
【００７６】
図９は、液晶表示装置３０のタイミングチャートである。主スイッチ制御回路３３は、主スイッチ制御信号Ｃ６、Ｃ１２、…、Ｃｍを順に選択的にハイレベルに制御し、副スイッチ制御回路３４は、主スイッチ制御信号Ｃ６、Ｃ１２、…、Ｃｍよりも１サイクル遅れた副スイッチ制御信号Ｄ６、Ｄ１２、…、Ｄｍを出力する。このため、第１サイクルでは、主スイッチ制御信号Ｃ６がハイレベルとなる。第２サイクルでは、主スイッチ制御信号Ｃ１２と副スイッチ制御信号Ｄ６とハイレベルとなる。同様に、第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃ６ｊ＋６と副スイッチ制御信号Ｄ６ｊとがハイレベルとなる。
【００７７】
第１サイクルでは、主スイッチ制御信号Ｃ６がハイレベルである。このため、主スイッチＳＸ１〜ＳＸ６が導通し、アナログ映像信号Ｘ１〜Ｘ６はそれぞれデータ信号線Ｓ１〜Ｓ６に印加され、データ信号線Ｓ１〜Ｓ６は第１のＤ／Ａ変換部３１の６個の出力電圧によって充電される。第１サイクルの最後で主スイッチ制御信号Ｃ６がローレベルに変化し、主スイッチＳＸ１〜ＳＸ６が非導通となったときに、データ信号線Ｓ１〜Ｓ６は第１のＤ／Ａ変換部３１の各出力電圧を保持する。
【００７８】
第ｊサイクルの最後で主スイッチ制御信号Ｃ６ｊがローレベルに変化したときに、データ信号線Ｓ６ｊ−５〜Ｓ６ｊは第１のＤ／Ａ変換部３１の各出力電圧を保持する。第（ｊ＋１）サイクルでは、主スイッチ制御信号Ｃ６ｊ＋６がハイレベルであるので、主スイッチＳＸ６ｊ＋１〜ＳＸ６ｊ＋６が導通し、データ信号線Ｓ６ｊ＋１〜Ｓ６ｊ＋６は第１のＤ／Ａ変換部３１の６個の出力電圧によって充電される。
【００７９】
これに加えて第（ｊ＋１）サイクルでは、副スイッチ制御信号Ｄ６ｊがハイレベルである。このため、副スイッチＳＹ６ｊが導通し、アナログ映像信号Ｙはデータ信号線Ｓ６ｊに印加される。第（ｊ＋１）サイクルでデータ信号線Ｓ６ｊに印加されるアナログ映像信号Ｙの電圧レベルは、第ｊサイクルでデータ信号線Ｓ６ｊに印加されていたアナログ映像信号Ｘ６の電圧レベルに等しい。このように第（ｊ＋１）サイクルでは、第２のＤ／Ａ変換部１２および副スイッチＳＹ６ｊの作用により、データ信号線Ｓ６ｊの電圧は、前のサイクルのレベルを維持するよう制御される。したがって、第（ｊ＋１）サイクルにおいてデータ信号線Ｓ６ｊ＋１に対する充電が行われても、データ信号線Ｓ６ｊの電圧は、第ｊサイクルで保持したレベルから変動しない。
【００８０】
液晶表示装置３０は、例えば、図３や図４に示す形態に実装される。また、液晶表示装置３０についても、図５に示す液晶表示装置１５と同様に、主スイッチ制御回路および副スイッチ制御回路を１つの回路で構成してもよい。
【００８１】
以上に示すように、液晶表示装置３０では、第２のＤ／Ａ変換部１２および副スイッチＳＹ６、ＳＹ１２、…、ＳＹｍの作用により、データ信号線Ｓ６、Ｓ１２、…、Ｓｍに保持された電圧は、隣接するデータ信号線に対する充電が行われても変動しない。また、第１の実施形態と同様に、第２のＤ／Ａ変換部１２に含まれるバッファ回路の駆動能力は、第１のＤ／Ａ変換部３１に含まれるバッファ回路の駆動能力よりも小さくてよい。したがって、液晶表示装置３０によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００８２】
第１〜第３の実施形態の説明を一般化すると、ａ個（ａは１以上の整数）のデジタル映像信号に基づき点順次駆動を行う液晶表示装置では、（１）第１のＤ／Ａ変換部は、ａ個のデジタル映像信号をａ個のアナログ映像信号に変換し、（２）第１のデータ信号線駆動回路は、ｍ本のデータ信号線の中から、連続して配置されたａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対してａ個のアナログ映像信号を印加し、（３）第２のＤ／Ａ変換部は、第１のＤ／Ａ変換部に前回与えられていたａ個のデジタル映像信号のうちの１個を１個のアナログ映像信号に変換し、（４）第２のデータ信号線駆動回路は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していた１本のデータ信号線に対して、１個のアナログ映像信号を印加すればよい。この場合、第１のデータ信号線駆動回路は、ｍ本のデータ信号線に対応して設けられたｍ個の主スイッチを含み、第２のデータ信号線駆動回路は、ｍ本のデータ信号線のａ本ごとに設けられたｍ／ａ個の副スイッチを含んでいればよい。このように構成された液晶表示装置によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【００８３】
この液晶表示装置の第２のＤ／Ａ変換部は、与えられるデジタル映像信号の個数に関わらず、Ｄ／Ａ変換器を１個だけ含んでいればよい。したがって、与えられるデジタル映像信号の個数が多いほど、液晶表示装置全体の消費電力の中で第２のＤ／Ａ変換部の消費電力が占める割合は小さくなる。したがって、与えられるデジタル映像信号の個数が多いほど、装置の消費電力を削減する効果は顕著となる。
【００８４】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る表示装置の構成を示す図である。図１０に示す液晶表示装置４０は、画素アレイ１、走査信号線駆動回路２、第１のＤ／Ａ変換部４１、第２のＤ／Ａ変換部４２、主スイッチ制御回路４３、副スイッチ制御回路４４、ｍ個の主スイッチＳＸ１〜ＳＸｍ、および、２ｍ／３個の副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１を備えている。主スイッチ制御回路４３および主スイッチＳＸ１〜ＳＸｍは、第１のデータ信号線駆動回路を構成する。副スイッチ制御回路４４および副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１は、第２のデータ信号線駆動回路を構成する。本実施形態では、ｍは３の倍数、ｎは１以上の整数、ａはｍ／３、ｉは１以上ｍ以下の整数、ｊは１以上ｍ／３以下の整数とする。本実施形態の構成要素のうち第１の実施形態と同一のものは、同一の参照符号を付して説明を省略する。
【００８５】
液晶表示装置４０の外部からは、２ｍ／３個のデジタル映像信号ＸＤ１〜ＸＤａ、ＹＤ１〜ＹＤａが与えられる。デジタル映像信号ＸＤ１〜ＸＤａは、いずれも、１サイクルごとに赤、緑および青のデジタル映像信号に変化する。デジタル映像信号ＹＤ１〜ＹＤａは、それぞれ、デジタル映像信号ＸＤ１〜ＸＤａよりも１サイクル遅れた信号である。第１のＤ／Ａ変換部４１は、デジタル映像信号ＸＤ１〜ＸＤａをそれぞれアナログ映像信号に変換するａ個のＤ／Ａ変換器と、得られたａ個のアナログ映像信号をそれぞれ増幅するａ個のバッファ回路とを含んでいる。第２のＤ／Ａ変換部４２は、デジタル映像信号ＹＤ１〜ＹＤａをそれぞれアナログ映像信号に変換するａ個のＤ／Ａ変換器と、得られたａ個のアナログ映像信号をそれぞれ増幅するａ個のバッファ回路とを含んでいる。
【００８６】
以下、第１のＤ／Ａ変換部４１から出力されるａ個のアナログ映像信号をＸ１〜Ｘａといい、第２のＤ／Ａ変換部４２から出力されるａ個のアナログ映像信号をＹ１〜Ｙａという。アナログ映像信号Ｘ１〜Ｘａは１サイクルごとに変化し、アナログ映像信号Ｙ１〜Ｙａはそれぞれアナログ映像信号Ｘ１〜Ｘａよりも１サイクル遅れた信号となる。
【００８７】
液晶表示装置４０では、与えられたａ個のデジタル映像信号ＸＤ１〜ＸＤａに基づき、データ信号線時分割駆動が行われる。第１のデータ信号線駆動回路（主スイッチ制御回路４３と主スイッチＳＸ１〜ＳＸｍ）は、アナログ映像信号Ｘ１〜Ｘａをデータ信号線Ｓ１〜Ｓｍに対して順に選択的に印加する。より詳細には、第１のデータ信号線駆動回路は、データ信号線Ｓ１〜Ｓｍの中から３本ごとに配置された全部でａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対してアナログ映像信号Ｘ１〜Ｘａを印加する。第２のデータ信号線駆動回路（副スイッチ制御回路４４と副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１）は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していたａ本のデータ信号線に対して、アナログ映像信号Ｙ１〜Ｙａを印加する。
【００８８】
主スイッチＳＸ１〜ＳＸｍは、データ信号線Ｓ１〜Ｓｍに１対１に対応づけて設けられ、主スイッチＳＸｉの一端はデータ信号線Ｓｉに接続される。また、データ信号線Ｓ１〜Ｓｍは配置順に従って３本ずつグループ化され、ｊ番目のグループに含まれる３本のデータ信号線に対応した主スイッチＳＸ３ｊ−２、ＳＸ３ｊ−１、ＳＸ３ｊには、アナログ映像信号Ｘｊが供給される。
【００８９】
主スイッチ制御回路４３は、３個の主スイッチ制御信号Ｃ１〜Ｃ３を出力する。グループ内で１番目のデータ信号線に接続された主スイッチ（ＳＸ１、ＳＸ４など）の制御端子には、主スイッチ制御信号Ｃ１が供給される。グループ内で２番目のデータ信号線に接続された主スイッチ（ＳＸ２、ＳＸ５など）の制御端子には、主スイッチ制御信号Ｃ２が供給される。グループ内で３番目のデータ信号線に接続された主スイッチ（ＳＸ３、ＳＸ６など）の制御端子には、主スイッチ制御信号Ｃ３が供給される。
【００９０】
副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１は、３本ごとのデータ信号線（Ｓ３、Ｓ６、…、Ｓｍ）を除くデータ信号線、すなわち、データ信号線Ｓ１、Ｓ２、Ｓ４、Ｓ５、…、Ｓｍ−２、Ｓｍ−１に対応して設けられる。副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１の一端は、それぞれ、データ信号線Ｓ１、Ｓ２、Ｓ４、Ｓ５、…、Ｓｍ−２、Ｓｍ−１に接続される。また、ｊ番目のグループに含まれるデータ信号線のうちの２本に接続された副スイッチの他端には、アナログ映像信号Ｙｊが供給される。例えば、副スイッチＳＹ１、ＳＹ２の他端にはアナログ映像信号Ｙ１が供給され、副スイッチＳＹ４、ＳＹ５の他端にはアナログ映像信号Ｙ２が供給される。
【００９１】
副スイッチ制御回路４４は、２個の副スイッチ制御信号Ｄ１、Ｄ２を出力する。グループ内で１番目のデータ信号線に接続された副スイッチ（ＳＹ１、ＳＹ４など）の制御端子には、副スイッチ制御信号Ｄ１が供給される。グループ内で２番目のデータ信号線に接続された副スイッチ（ＳＹ２、ＳＹ５など）の制御端子には、副スイッチ制御信号Ｄ２が供給される。
【００９２】
図１１は、液晶表示装置４０のタイミングチャートである。以下、赤のデジタル映像信号が供給されるサイクル（第１、第４サイクルなど）を「Ｒサイクル」、緑のデジタル映像信号が供給されるサイクル（第２、第５サイクルなど）を「Ｇサイクル」、青のデジタル映像信号が供給されるサイクル（第３、第６サイクルなど）を「Ｂサイクル」という。
【００９３】
主スイッチ制御回路４３は、主スイッチ制御信号Ｃ１〜Ｃ３を順に選択的にハイレベルに制御し、副スイッチ制御回路４４は、主スイッチ制御信号Ｃ１、Ｃ２よりも１サイクル遅れた副スイッチ制御信号Ｄ１、Ｄ２を出力する。このため、Ｒサイクルでは、主スイッチ制御信号Ｃ１がハイレベルとなる。Ｇサイクルでは、主スイッチ制御信号Ｃ２と副スイッチ制御信号Ｄ１とがハイレベルとなる。Ｂサイクルでは、主スイッチ制御信号Ｃ３と副スイッチ制御信号Ｄ２とがハイレベルとなる。
【００９４】
Ｒサイクルでは、主スイッチ制御信号Ｃ１がハイレベルである。このため、主スイッチＳＸ１、ＳＸ４、…、ＳＸｍ−２が導通し、アナログ映像信号Ｘ１〜Ｘａはそれぞれデータ信号線Ｓ１、Ｓ４、…、Ｓｍ−２に印加され、データ信号線Ｓ１、Ｓ４、…、Ｓｍ−２は第１のＤ／Ａ変換部４１のａ個の出力電圧によって充電される。Ｒサイクルの最後で主スイッチ制御信号Ｃ１がローレベルに変化し、主スイッチＳＸ１、ＳＸ４、…、ＳＸｍ−２が非導通となったときに、データ信号線Ｓ１、Ｓ４、…、Ｓｍ−２は第１のＤ／Ａ変換部４１の各出力電圧を保持する。
【００９５】
Ｇサイクルでは、主スイッチ制御信号Ｃ２がハイレベルである。このため、主スイッチＳＸ２、ＳＸ５、…、ＳＸｍ−１が導通し、アナログ映像信号Ｘ１〜Ｘａはそれぞれデータ信号線Ｓ２、Ｓ５、…、Ｓｍ−１に印加され、データ信号線Ｓ２、Ｓ５、…、Ｓｍ−１は第１のＤ／Ａ変換部４１のａ個の出力電圧によって充電される。Ｇサイクルの最後で主スイッチ制御信号Ｃ２がローレベルに変化し、主スイッチＳＸ２、ＳＸ５、…、ＳＸｍ−１が非導通となったときに、データ信号線Ｓ２、Ｓ５、…、Ｓｍ−１は第１のＤ／Ａ変換部４１の各出力電圧を保持する。
【００９６】
これに加えてＧサイクルでは、副スイッチ制御信号Ｄ１がハイレベルである。このため、副スイッチＳＹ１、ＳＹ４、…、ＳＹｍ−２が導通し、アナログ映像信号Ｙ１〜Ｙａはデータ信号線Ｓ１、Ｓ４、…、Ｓｍ−２に印加される。Ｇサイクルでデータ信号線Ｓ１、Ｓ４、…、Ｓｍ−２に印加されるアナログ映像信号Ｙ１〜Ｙａの電圧レベルは、Ｒサイクルでデータ信号線Ｓ１、Ｓ４、…、Ｓｍ−２に印加されていたアナログ映像信号Ｘ１〜Ｘａの電圧レベルに等しい。このようにＧサイクルでは、第２のＤ／Ａ変換部４２および副スイッチＳＹ１〜ＳＹａの作用により、データ信号線Ｓ１、Ｓ４、…、Ｓｍ−２の電圧は前のサイクルのレベルを維持するよう制御される。したがって、Ｇサイクルにおいてデータ信号線Ｓ２、Ｓ５、…、Ｓｍ−１に対する充電が行われても、データ信号線Ｓ１、Ｓ４、…、Ｓｍ−２の電圧は、Ｒサイクルで保持したレベルから変動しない。
【００９７】
Ｂサイクルでは、主スイッチ制御信号Ｃ３がハイレベルである。このため、主スイッチＳＸ３、ＳＸ６、…、ＳＸｍが導通し、アナログ映像信号Ｘ１〜Ｘａはそれぞれデータ信号線Ｓ３、Ｓ６、…、Ｓｍに印加され、データ信号線Ｓ３、Ｓ６、…、Ｓｍは第１のＤ／Ａ変換部４１のａ個の出力電圧によって充電される。Ｒサイクルの最後で主スイッチ制御信号Ｃ３がローレベルに変化し、主スイッチＳＸ３、ＳＸ６、…、ＳＸｍが非導通となったときに、データ信号線Ｓ３、Ｓ６、…、Ｓｍは第１のＤ／Ａ変換部４１の各出力電圧を保持する。
【００９８】
これに加えてＢサイクルでは、副スイッチ制御信号Ｄ２がハイレベルである。このため、副スイッチＳＹ２、ＳＹ５、…、ＳＹｍ−１が導通し、アナログ映像信号Ｙ１〜Ｙａはデータ信号線Ｓ２、Ｓ５、…、Ｓｍ−１に印加される。Ｂサイクルでデータ信号線Ｓ２、Ｓ５、…、Ｓｍ−１に印加されるアナログ映像信号Ｙ１〜Ｙａの電圧レベルは、Ｇサイクルでデータ信号線Ｓ２、Ｓ５、…、Ｓｍ−１に印加されていたアナログ映像信号Ｘ１〜Ｘａの電圧レベルに等しい。このようにＢサイクルでは、第２のＤ／Ａ変換部４２および副スイッチＳＹ１〜ＳＹａの作用により、データ信号線Ｓ２、Ｓ５、…、Ｓｍ−１の電圧は前のサイクルのレベルを維持するよう制御される。したがって、Ｂサイクルにおいてデータ信号線Ｓ３、Ｓ６、…、Ｓｍに対する充電が行われても、データ信号線Ｓ２、Ｓ５、…、Ｓｍ−１の電圧は、Ｇサイクルで保持したレベルから変動しない。
【００９９】
以上に示すように、液晶表示装置４０では、第２のＤ／Ａ変換部４２および副スイッチＳＹ１、ＳＹ４、…、ＳＹｍ−２の作用により、Ｒサイクルにおいてデータ信号線に保持された電圧は、Ｇサイクルにおいて隣接するデータ信号線に対する充電が行われても変動しない。また、第２のＤ／Ａ変換部４２および副スイッチＳＹ２、ＳＹ５、…、ＳＹｍ−１の作用により、Ｇサイクルにおいてデータ信号線に保持された電圧は、Ｂサイクルにおいて隣接するデータ信号線に対する充電が行われても変動しない。また、第１の実施形態と同様に、第２のＤ／Ａ変換部４２に含まれるバッファ回路の駆動能力は、第１のＤ／Ａ変換部４１に含まれるバッファ回路の駆動能力よりも小さくてよい。したがって、液晶表示装置４０によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【０１００】
なお、液晶表示装置４０では、Ｂサイクルにおいてデータ信号線Ｓ３、Ｓ６、…、Ｓｍ−３に対する充電が行われときに、データ信号線Ｓ４、Ｓ７、…、Ｓｍ−２の電圧は、Ｒサイクルで保持したレベルから変動する。この電圧変動を防止するには、液晶表示装置４０に第３のＤ／Ａ変換部と（ｍ／３−１）個の副スイッチＳＺ４、ＳＺ７、…、ＳＺｍ−２とを追加すればよい。この場合、第３のＤ／Ａ変換部は、デジタル映像信号ＸＤ２〜ＸＤａよりも２サイクル遅れたデジタル映像信号ＺＤ２〜ＺＤａをアナログ映像信号Ｚ２〜Ｚａに変換する。副スイッチＳＺ４、ＳＺ７、…、ＳＺｍ−２の一端はデータ信号線Ｓ４、Ｓ７、…、Ｓｍ−２に接続され、他端にはアナログ映像信号Ｚ２〜Ｚａが供給され、制御端子には副スイッチ制御信号Ｄ２が供給される。
【０１０１】
図１２は、液晶表示装置４０の実装例を示す図である。図１２に示す実装例では、液晶表示装置４０を構成する回路の一部は液晶パネル６９上に形成されており、残りの回路はデータ信号線駆動ＩＣ６４に内蔵されている。データ信号線駆動ＩＣ６４は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術を用いて液晶パネル６９上に実装される。また、液晶表示装置４０を制御するために、制御用ＩＣ６３が使用される。
【０１０２】
液晶パネル６９には、画素アレイ１および走査信号線駆動回路２がモノリシックに形成される。制御用ＩＣ６３は、ホストインターフェイス部５、制御部６、および、メモリ７を含んでいる。データ信号線駆動ＩＣ６４は、第１のＤ／Ａ変換部４１、第２のＤ／Ａ変換部４２、第１のデータ信号線駆動回路５１（主スイッチ制御回路４３と主スイッチＳＸ１〜ＳＸｍ）、第２のデータ信号線駆動回路５２（副スイッチ制御回路４４と副スイッチＳＹ１、ＳＹ２、ＳＹ４、ＳＹ５、…、ＳＹｍ−２、ＳＹｍ−１）、および、直並列変換回路５３を含んでいる。
【０１０３】
ホストインターフェイス部５、制御部６、および、メモリ７の機能は、図３に示す実装例の場合と同じである。ただし、メモリ７は、映像データを１個だけ出力する。直並列変換回路５３は、メモリ７から出力された映像データに基づき、デジタル映像信号ＸＤ１〜ＸＤａと、それよりも１サイクル遅れたデジタル映像信号ＹＤ１〜ＹＤａとを出力する。第１のＤ／Ａ変換部４１はデジタル映像信号ＸＤ１〜ＸＤａをアナログ映像信号Ｘ１〜Ｘａに変換し、第２のＤ／Ａ変換部４２はデジタル映像信号ＹＤ１〜ＹＤａをアナログ映像信号Ｙ１〜Ｙａに変換する。
【０１０４】
図１３は、第４の実施形態の変形例に係る液晶表示装置の構成を示すブロック図である。図１３に示す液晶表示装置４５は、液晶表示装置４０において、主スイッチ制御回路４３および副スイッチ制御回路４４をスイッチ制御回路４６に置換したものである。スイッチ制御回路４６は、主スイッチ制御回路４３と同じ回路であり、スイッチ制御信号Ｃ１〜Ｃ３を出力する。スイッチ制御信号Ｃ１は、主スイッチＳＸ１、ＳＸ４、…、ＳＸｍ−２の制御端子に供給される。スイッチ制御信号Ｃ２は、主スイッチＳＸ２、ＳＸ５、…、ＳＸｍ−１の制御端子、および、副スイッチＳＹ１、ＳＹ４、…、ＳＹｍ−２の制御端子に供給される。スイッチ制御信号Ｃ３は、主スイッチＳＸ３、ＳＸ６、…、ＳＸｍの制御端子、および、副スイッチＳＹ２、ＳＹ５、…、ＳＹｍ−１の制御端子に供給される。このように、主スイッチ制御回路および副スイッチ制御回路を１つの回路で構成してもよい。
【０１０５】
第４の実施形態の説明を一般化すると、ａ個（ａは２以上の整数）のデジタル映像信号に基づきデータ信号線時分割駆動を行う液晶表示装置では、（１）第１のＤ／Ａ変換部は、ａ個のデジタル映像信号をａ個のアナログ映像信号に変換し、（２）第１のデータ信号線駆動回路は、ｍ本のデータ信号線の中から、ｍ／ａ本ごとに配置された全部でａ本のデータ信号線を配置順に従って選択し、選択したａ本のデータ信号線に対してａ個のアナログ映像信号を印加し、（３）第２のＤ／Ａ変換部は、第１のＤ／Ａ変換部に前回与えられていたａ個のデジタル映像信号をａ個の第２のアナログ映像信号に変換し、（４）第２のデータ信号線駆動回路は、第１のデータ信号線駆動回路が今回選択しているデータ信号線に隣接し、かつ、第１のデータ信号線駆動回路が前回選択していたａ本のデータ信号線に対して、ａ個のアナログ映像信号を印加すればよい。この場合、第１のデータ信号線駆動回路は、ｍ本のデータ信号線に対応して設けられたｍ個の主スイッチを含み、第２のデータ信号線駆動回路は、ｍ／ａ本ごとのデータ信号線を除く（ｍ−ｍ／ａ）本のデータ信号線に対応して設けられた副スイッチを含んでいればよい。このように構成された液晶表示装置によれば、縦スジやゴーストを防止するとともに、装置の消費電力を削減することができる。
【０１０６】
なお、本発明は、液晶表示装置以外のマトリクス型の表示装置、例えば、有機エレクトロルミネセンス表示装置にも適用することができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施形態に係る液晶表示装置の構成を示す図である。
【図２】図１に示す液晶表示装置のタイミングチャートである。
【図３】図１に示す液晶表示装置の実装例を示す図である。
【図４】図１に示す液晶表示装置の他の実装例を示す図である。
【図５】本発明の第１の実施形態の変形例に係る液晶表示装置の構成を示す図である。
【図６】本発明の第２の実施形態に係る液晶表示装置の構成を示す図である。
【図７】図６に示す液晶表示装置のタイミングチャートである。
【図８】本発明の第３の実施形態に係る液晶表示装置の構成を示す図である。
【図９】図８に示す液晶表示装置のタイミングチャートである。
【図１０】本発明の第４の実施形態に係る液晶表示装置の構成を示す図である。
【図１１】図１０に示す液晶表示装置のタイミングチャートである。
【図１２】図１０に示す液晶表示装置の実装例を示す図である。
【図１３】本発明の第４の実施形態の変形例に係る液晶表示装置の構成を示す図である。
【図１４】従来の液晶表示装置の構成を示す図である。
【図１５】図１４に示す液晶表示装置のタイミングチャートである。
【図１６】液晶表示装置のデータ信号線間に発生する寄生容量を示す図である。
【図１７】図１４に示す液晶表示装置においてデータ信号線の電圧が変動する様子を示す図である。
【図１８】図１４に示す液晶表示装置の別のタイミングチャートである。
【符号の説明】
【０１０８】
Ｐ…表示素子
Ｇ１〜Ｇｎ…走査信号線
Ｓ１〜Ｓｍ…データ信号線
ＳＸ１〜ＳＸｍ…主スイッチ
ＳＹ１…ＳＹｍ…副スイッチ
Ｃ１〜Ｃｍ…主スイッチ制御信号
Ｄ１〜Ｄｍ…副スイッチ制御信号
ＸＤ、ＸＤ１〜ＸＤａ、ＹＤ、ＹＤ１〜ＹＤａ…デジタル映像信号
Ｘ、Ｘ１〜Ｘａ、Ｙ、Ｙ１〜Ｙａ…アナログ映像信号
１…画素アレイ
２…走査信号線駆動回路
３、５１…第１のデータ信号線駆動回路
４、５２…第２のデータ信号線駆動回路
１０、１５、２０、３０、４０、４５…液晶表示装置
１１、２１、３１、４１…第１のＤ／Ａ変換部
１２、４２…第２のＤ／Ａ変換部
１３、２３、３３、４３…主スイッチ制御回路
１４、２４、３４、４４…副スイッチ制御回路
１６、４６…スイッチ制御回路
５３…直並列変換回路
６０〜６３…制御用ＩＣ
６４…データ信号線駆動ＩＣ
６５〜６９…液晶パネル
【図１】
2007101849.tif 000003
【図２】
2007101849.tif 000004
【図３】
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【図４】
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【図５】
2007101849.tif 000007
【図６】
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【図７】
2007101849.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007101849.tif 000018
【図１７】
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【図１８】
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