(57)【要約】【課題】  規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。【解決手段】  ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。これにより、１本のワード線７に接続されるセル数を増やすことが可能となり、メモリコアの面積削減を実現できる。また、ソース電位接続トランジスタを構成する拡散層の形状をメモリセルトランジスタの拡散層の形状と同一パターンにすることで、マスク作成の容易化を実現できる。【選択図】        図１
2007035663.tif 000002
【特許請求の範囲】
【請求項１】
各々がトランジスタを含む複数のメモリセルが行および列方向にマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルに含まれるメモリセルトランジスタのゲート部に行毎に共通に接続されるワード線と、
前記複数のメモリセルに含まれる前記メモリセルトランジスタのドレイン部に列毎に共通に接続されるビット線と、
前記複数のメモリセルに含まれる前記メモリセルトランジスタのソース部に行毎に共通に接続されたソース線と、
前記ワード線を選択する行選択信号に従って前記ソース線の電位を選択的に制御するソース電位制御回路と、
前記ソース電位制御回路で制御された電位を前記メモリセルアレイに供給するために前記メモリセルアレイ内に列方向に配置されたソース電位供給線と、
前記ソース電位供給線にドレインが接続され、前記ソース線にソースが接続され、前記行選択信号に従って選択的に前記ソース線の電位を制御するソース電位接続トランジスタとを備え、
前記ソース電位制御回路は、前記行選択信号により非選択とされた前記メモリセルに接続される前記ソース線の電位を、非選択とされた前記メモリセルに含まれる前記メモリセルトランジスタのオフリーク電流が少なくなるよう、前記行選択信号により選択された前記メモリセルに接続される前記ソース線の電位とは異なる電位に制御し、
前記ソース電位供給線は、行方向に配置された前記メモリセル間に一定の列数の前記メモリセル毎に配置され、
前記ソース電位接続トランジスタを形成する拡散層の列方向の形状は、前記メモリセルを形成する拡散層の列方向の形状と同一である半導体記憶装置。
【請求項２】
前記ソース電位接続トランジスタは、前記メモリセルトランジスタと同一の注入を実施した拡散層で構成されるトランジスタである請求項１に記載の半導体記憶装置。
【請求項３】
前記ソース電位制御回路は、前記メモリセルアレイと隣接して配置され前記ワード線を選択する前記行選択信号を生成する回路が配置されたロウデコーダブロックの内部と、前記メモリセルアレイを挟んで前記ロウデコーダブロックと反対側との複数箇所に配置される請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリセルトランジスタの基板コンタクトが前記メモリセルアレイ内に列方向に配置され、基板コンタクトが配置される拡散層の列方向の形状が前記メモリセルトランジスタの拡散層の列方向の形状と同一であり、前記ソース電位接続トランジスタは、前記基板コンタクトを接続する配線として前記メモリセルアレイ内に列方向に配置された基板コンタクト配線と同一箇所に配置される請求項１に記載の半導体記憶装置。
【請求項５】
前記ワード線の配線抵抗を軽減するためにワード線裏打ち配線が配置され、前記ワード線裏打ち配線と前記ワード線との間を接続するための接続コンタクト領域が前記メモリセルアレイ内に列方向に配置され、前記ソース電位接続トランジスタは、前記接続コンタクト領域と同一箇所に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記メモリセルトランジスタの基板コンタクトが前記メモリセルアレイ内に列方向に配置され、前記ワード線の配線抵抗を軽減するためにワード線裏打ち配線が配置され、前記ワード線裏打ち配線と前記ワード線との間を接続するための接続コンタクト領域が前記メモリセルアレイ内に列方向に配置され、
前記基板コンタクトが配置される拡散層の列方向の形状が前記メモリセルトランジスタの拡散層の列方向の形状と同一であり、前記ソース電位接続トランジスタは、前記基板コンタクトとして前記メモリセルアレイ内に列方向に配置された基板コンタクト配線と一定の行数ごとに交互の箇所に配置される請求項１に記載の半導体記憶装置。
【請求項７】
前記ソース電位制御回路で前記行選択信号により選択とされた前記メモリセルに接続される前記ソース線に供給する電位は、接地電位である請求項１に記載の半導体記憶装置。
【請求項８】
前記ソース電位制御回路で前記行選択信号により選択とされた前記メモリセルに接続される前記ソース線に供給する電位を、前記メモリセルアレイ内に配置された１つの配線層によるメッシュ配線から供給する請求項１に記載の半導体記憶装置。
【請求項９】
前記ソース電位制御回路で前記行選択信号により選択とされた前記メモリセルに接続される前記ソース線に供給する電位を、前記メモリセルアレイ内に配置された複数の配線層によるメッシュ配線から供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記ソース電位接続トランジスタを形成する拡散層は、前記メモリセルトランジスタを形成する拡散層と行・列方向が同一の形状をもつ請求項１に記載の半導体記憶装置。
【請求項１１】
前記ソース電位接続トランジスタを形成する拡散層は、前記メモリセルトランジスタを形成する拡散層と行・列方向が同一の形状をもつ請求項４に記載の半導体記憶装置。
【請求項１２】
前記ソース電位接続トランジスタを形成する拡散層は、前記メモリセルトランジスタを形成する拡散層と行・列方向が同一の形状をもつ請求項６に記載の半導体記憶装置。
【請求項１３】
前記基板コンタクトが配置される拡散層の行・列方向の形状が前記メモリセルトランジスタの拡散層の行・列方向の形状と同一である請求項４に記載の半導体記憶装置。
【請求項１４】
前記基板コンタクトが配置される拡散層の行・列方向の形状が前記メモリセルトランジスタの拡散層の行・列方向の形状と同一である請求項６に記載の半導体記憶装置。
【請求項１５】
前記ソース電位接続トランジスタを構成する拡散層、および前記ソース電位供給線を構成する配線層の配置幅・ピッチの形状が、前記メモリセル部の拡散層、および前記ビット線の配線層の配線幅・ピッチの形状と同一である請求項１に記載の半導体記憶装置。
【請求項１６】
前記ソース電位接続トランジスタは、前記メモリセルのデータ出力単位ブロックに対して１つ以上配置される請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクＲＯＭ（ＲＥＡＤ  ＯＮＬＹ  ＭＥＭＯＲＹ）などの半導体記憶装置に関し、メモリコアの大容量化、およびメモリセルアレイ領域のマスク作成パターニングの容易化を実現するレイアウト技術に関するものである。
【背景技術】
【０００２】
図８は、従来の半導体記憶装置の例として、コンタクト方式のマスクＲＯＭのコア構成を示すブロック図である。
【０００３】
コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインノードがビット線に接続しているかいないかを記憶データの“０”と“１”に対応させるマスクＲＯＭである。
【０００４】
図８において、従来の半導体記憶装置は、メモリセルアレイ２８、ロウデコーダブロック２９、データルータブロック３０、周辺制御回路３１、およびロウデコーダブロック２９内に配置されたソース電位制御回路３２、メモリセルアレイ２８内に行・列方向に複数配置されたメモリセル３３、メモリセル３３を構成するトランジスタのゲート部に接続されるワード線（Ｎ−１番目）３４、ワード線（Ｎ番目）３５、メモリセル３３を構成するトランジスタのドレイン部に接続されるビット線（Ｎ−１番目）３６、ビット線（Ｎ番目）３７、メモリセル３３を構成するトランジスタのソース部に接続され、ソース電位制御回路３２によって電位を制御されるソース制御信号線３８、メモリセル３３を構成するトランジスタのドレイン部と各ビット線を接続するビット線コンタクト３９、メモリセル３３を構成するトランジスタのソース部とソース制御信号線３８とを接続するソースコンタクト４０から構成されている。メモリセルアレイ２８はＮ型ＭＯＳトランジスタで構成されたメモリセル３３がマトリクス状に配置されている。
【０００５】
以下、従来の半導体記憶装置を図８を参照して説明する。
【０００６】
従来の半導体記憶装置は、メモリセル３３のソースノードからのオフリーク電流による定常電流を軽減するために、図８におけるロウデコーダブロック２９内に配置したソース電位制御回路３２により、ソース制御信号線３８を接地電位、あるいは他の任意の電位に制御することにより、ワード線（Ｎ）３５が選択された場合に非選択の他のワード線に接続されているメモリセルのソースノードからソース制御信号線３８へのオフリーク電流を低減する構成をとっている。（特許文献１参照）
【特許文献１】特開２００３−３１７４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体記憶装置により、メモリセルアレイ２８内の定常電流を低減することが可能となり、これにより１本のビット線に接続するメモリセル数を増加させることが可能であった。
【０００８】
しかしながら、ソースノードを制御するための制御回路がロウデコーダブロック２９内に配置されているため、メモリセルアレイ２８が比較的大きな構成をとる場合で、かつワード線に接続されるメモリセル数が多い場合などは、メモリセルアレイ２８を挟んでロウデコーダブロック２９と反対側に配置されたメモリセル部のソースノードは配線遅延などの影響により定められた期間内に十分に電位制御をすることができず、結果としてリーク電流の低減が不十分な場合があった。そのため規模の大きなメモリセルアレイ２８でのメモリ動作を満たし、さらなるメモリコアの面積削減を実現することが困難であった。
【０００９】
上記のメモリコアとは、一般的に、半導体記憶装置の中で、メモリセルアレイやセンスアンプ、ロウデコーダなどの  同一パターンが繰り返し配置される箇所のことを指している。つまり、メモリコアとは、周辺制御回路を除いた部分をいい、繰り返し配置されるために単位ブロックあたりの面積削減が、半導体記憶装置全体の面積削減に大きな効果を持つ箇所である。
【００１０】
本発明は、上記従来の半導体記憶装置における課題を解決するものであり、規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やすことによりメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にするレイアウト技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係る半導体記憶装置は、メモリセルのソースノードの電位を任意の電位に制御する回路をロウデコーダ部、およびメモリセルアレイ部に配置する構成を採用する。
【００１２】
本発明の請求項１に記載の半導体記憶装置は、各々がトランジスタを含む複数のメモリセルが行および列方向にマトリクス状に配置されたメモリセルアレイと、複数のメモリセルに含まれるメモリセルトランジスタのゲート部に行毎に共通に接続されるワード線と、複数のメモリセルに含まれるメモリセルトランジスタのドレイン部に列毎に共通に接続されるビット線と、複数のメモリセルに含まれるメモリセルトランジスタのソース部に行毎に共通に接続されたソース線と、ワード線を選択する行選択信号に従ってソース線の電位を選択的に制御するソース電位制御回路と、ソース電位制御回路で制御された電位をメモリセルアレイに供給するためにメモリセルアレイ内に列方向に配置されたソース電位供給線と、ソース電位供給線にドレインが接続され、ソース線にソースが接続され、行選択信号に従って選択的にソース線の電位を制御するソース電位接続トランジスタとを備えている。
【００１３】
そして、ソース電位制御回路は、行選択信号により非選択とされたメモリセルに接続されるソース線の電位を、非選択とされたメモリセルに含まれるメモリセルトランジスタのオフリーク電流が少なくなるよう、行選択信号により選択されたメモリセルに接続されるソース線の電位とは異なる電位に制御する。また、ソース電位供給線は、行方向に配置されたメモリセル間に一定の列数のメモリセル毎に配置されている。さらに、ソース電位接続トランジスタを形成する拡散層の列方向の形状は、メモリセルを形成する拡散層の列方向の形状と同一である。
【００１４】
ここで、ソース電位接続トランジスタは、メモリセルアレイ内に単一、あるいは複数個配置され、行選択信号により選択されたメモリセルに接続されるソース線の電位を接地電位、あるいは他の任意の電位に接続する。またソース電位接続トランジスタを構成する拡散層のマスク形状の列方向の形状、例えば長さは、メモリセルトランジスタを構成する拡散層のマスク形状の列方向の長さと同一である。
【００１５】
請求項１に記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を任意の電位に制御するための電源配線をメモリセルアレイ内に配置し、この電源配線とメモリセルトランジスタの間のソース電位接続トランジスタをメモリセルアレイ内に分散して配置することにより、各メモリセルトランジスタのソース電位を制御するソース電位制御信号線の長さが長くなり、１本のワード線に接続されるメモリセルトランジスタのゲート数が多数になることによりソース電位制御信号線の配線抵抗が増加した場合でも、分散配置した電源配線とソース電位接続トランジスタにより、メモリセルアレイ内のメモリセルトランジスタのソース部にまんべんなく任意の電位を供給することが可能となる。そのため、多数のメモリセルを各ワード線に接続でき、容易に半導体記憶装置の大規模化を実現できる。また、ソース電位接続トランジスタの拡散層の列方向の形状をメモリセルトランジスタの拡散層の列方向の形状と同一にし、メモリセルアレイ内の拡散層の形状パターンの列方向の繰り返しパターンをメモリセル部以外でも維持することにより、微細な調整が必要とされるメモリセルアレイ部のマスクパターン作成を容易にし、メモリコアを含むシステムＬＳＩチップのマスク歩留の向上を実現できる。
【００１６】
本発明の請求項２に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置におけるソース電位接続トランジスタを、メモリセルを構成するトランジスタと同一型の注入で作成するＭＯＳトランジスタで形成することを特徴とするものである。
【００１７】
請求項２に記載の半導体記憶装置によれば、メモリセルアレイ内に分散して配置したソース電位接続トランジスタを、メモリセルトランジスタを形成する拡散層と同一の注入による拡散層のトランジスタで形成することにより、メモリセルアレイ内での注入分離領域が不要となる。そのため、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００１８】
本発明の請求項３に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置におけるソース電位制御回路をメモリコア内の複数箇所に配置することを特徴とするものである。
【００１９】
請求項３に記載の半導体記憶装置によれば、ソース電位制御回路をメモリセルアレイを挟んで両側に配置することにより、メモリセルアレイの規模が大きく、ソース線の長さが長くなる場合でもソース線の配線抵抗によるソース電位の制御遅延を軽減することができる。そのため、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００２０】
本発明の請求項４に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、メモリセルトランジスタの基板コンタクトがメモリセルアレイ内に列方向に配置され、基板コンタクトが配置される拡散層の列方向の形状がメモリセルトランジスタの拡散層の列方向の形状と同一であり、ソース電位接続トランジスタが、基板コンタクトを接続する配線としてメモリセルアレイ内に列方向に配置された基板コンタクト配線と同一箇所に配置されることを特徴とするものである。
【００２１】
請求項４に記載の半導体記憶装置によれば、メモリセルアレイ内に分散配置したソース電位接続トランジスタを、メモリセルトランジスタの基板コンタクト配線を配置した箇所に共に配置することにより、それぞれ別個に配置した場合と比較してよりいっそうの面積縮小が可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００２２】
本発明の請求項５に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、ワード線の配線抵抗を軽減するためにワード線裏打ち配線が配置され、ワード線裏打ち配線とワード線との間を接続するための接続コンタクト領域がメモリセルアレイ内に列方向に配置され、ソース電位接続トランジスタが、接続コンタクト領域と同一箇所に配置されることを特徴とするものである。
【００２３】
請求項５に記載の半導体記憶装置によれば、メモリセルアレイ内に分散配置したソース電位接続トランジスタを、ワード線の配線抵抗の軽減のために配置したワード線裏打ち配線とワード線との間の接続コンタクトを配置した箇所に共に配置することにより、それぞれ別個に配置した場合と比較してよりいっそうの面積縮小が可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００２４】
本発明の請求項６に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、メモリセルトランジスタの基板コンタクトがメモリセルアレイ内に列方向に配置され、ワード線の配線抵抗を軽減するためにワード線裏打ち配線が配置され、ワード線裏打ち配線とワード線との間を接続するための接続コンタクト領域がメモリセルアレイ内に列方向に配置され、基板コンタクトが配置される拡散層の列方向の形状がメモリセルトランジスタの拡散層の列方向の形状と同一であり、ソース電位接続トランジスタが、基板コンタクトとしてメモリセルアレイ内に列方向に配置された基板コンタクト配線と一定の行数ごとに交互の箇所に配置されることを特徴とするものである。
【００２５】
請求項６に記載の半導体記憶装置によれば、基板コンタクトを配置するためにメモリセル部と異なる注入を実施するための注入分離領域が必要とされる場合でも、分離領域を裏打ち配線接続コンタクトを配置するためのスペースとして用いることにより、面積増加を抑制することが可能となり、請求項１と同様の効果に加え、メモリコアの更なる大面積化を実現できる。
【００２６】
本発明の請求項７に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置におけるソース線に供給する電位を接地電位にすることを特徴とするものである。
【００２７】
請求項７に記載の半導体記憶装置によれば、行選択信号により選択とされたメモリセルに接続されるソース線に供給する電位は接地電位であり、任意の電位を生成するための電源生成回路が不要となるため、メモリコア面積を削減することが可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００２８】
本発明の請求項８に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、ソース電位制御回路で行選択信号により選択とされたメモリセルに接続されるソース線に供給する電位を、メモリセルアレイ内に配置された１つの配線層によるメッシュ配線から供給することを特徴とするものである。
【００２９】
請求項８に記載の半導体記憶装置によれば、ソース線に供給する電位をある１層の配線層によりメモリセルアレイ内に形成したメッシュ配線から供給することにより、請求項１と同様の効果に加え、ソース線に供給する電位の電圧降下の抑制を実現できる。
【００３０】
本発明の請求項９に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、ソース電位制御回路で行選択信号により選択とされたメモリセルに接続されるソース線に供給する電位を、メモリセルアレイ内に配置された複数の配線層によるメッシュ配線から供給することを特徴とするものである。
【００３１】
請求項９に記載の半導体記憶装置によれば、ソース線に供給する電位を複数の配線層によりメモリセルアレイ内に配置されたメッシュ配線により供給することにより、請求項１と同様の効果に加え、ソース線に供給する電位の電圧降下の抑制を実現できる。
【００３２】
本発明の請求項１０に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置におけるソース電位接続トランジスタを構成する拡散層のマスク形状の行・列方向の形状、例えば長さが、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さと同一であることを特徴とするものである。
【００３３】
請求項１０に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項１と同様の効果に加え、更なる歩留向上を実現できる。
【００３４】
本発明の請求項１１に記載の半導体記憶装置は、本発明の請求項４に記載の半導体記憶装置におけるソース電位接続トランジスタを構成する拡散層のマスク形状の行・列方向の形状、例えば長さが、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さと同一であることを特徴とするものである。
【００３５】
請求項１１に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項４と同様の効果に加え、更なる歩留向上を実現できる。
【００３６】
本発明の請求項１２に記載の半導体記憶装置は、本発明の請求項６に記載の半導体記憶装置におけるソース電位接続トランジスタを構成する拡散層のマスク形状の行・列方向の形状、例えば長さが、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さと同一であることを特徴とするものである。
【００３７】
請求項１２に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項６と同様の効果に加え、更なる歩留向上を実現できる。
【００３８】
本発明の請求項１３に記載の半導体記憶装置は、本発明の請求項４に記載の半導体記憶装置における基板コンタクトを構成する拡散層のマスク形状の行・列方向の形状、例えば長さが、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さと同一であることを特徴とするものである。
【００３９】
請求項１３に記載の半導体記憶装置によれば、メモリセル部の基板コンタクトの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、基板コンタクト部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項４と同様の効果に加え、更なる歩留向上を実現できる。
【００４０】
本発明の請求項１４に記載の半導体記憶装置は、本発明の請求項６に記載の半導体記憶装置における基板コンタクトを構成する拡散層のマスク形状の行・列方向の形状、例えば長さが、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さと同一であることを特徴とするものである。
【００４１】
請求項１４に記載の半導体記憶装置によれば、メモリセル部の基板コンタクトの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、基板コンタクト部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項６と同様の効果に加え、更なる歩留向上を実現できる。
【００４２】
本発明の請求項１５に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置におけるソース電位接続トランジスタを構成する拡散層のマスク形状の行・列方向の形状、例えば長さ、およびソース電位配線の配線幅・ピッチの形状が、メモリセルトランジスタを構成する拡散層のマスク形状の行・列方向の長さ、およびビット線の配線幅・ピッチの形状と同一であることを特徴とするものである。
【００４３】
請求項１５に記載の半導体記憶装置によれば、ソース電位接続トランジスタの配置部の拡散層・配線層の形状パターンがメモリセルトランジスタ配置部の拡散層・配線層の形状パターンと同一であるため、拡散層および配線層のマスク作成が容易となり、請求項１と同様の効果に加え、更なる歩留向上を実現できる。
【００４４】
本発明の請求項１６に記載の半導体記憶装置は、本発明の請求項１に記載の半導体記憶装置において、ソース電位接続トランジスタが、メモリセルのデータ出力単位ブロックに対して１つ以上配置される。つまり、ソース電位接続トランジスタが、一定の列数のビット線ごとにメモリ部からメモリ外部にデータ出力する単位ブロック１ブロックに対して１個以上配置されることを特徴とするものである。
【００４５】
請求項１６に記載の半導体記憶装置によれば、ソース電位接続トランジスタセルがメモリデータ出力単位ブロック１ブロックに対して１個以上配置されていることから、各データ出力単位ブロックごとにそれぞれソース電位接続トランジスタによる電位制御が可能となり、メモリセルアレイのデータ出力単位ブロックごとのコンパイラ化が容易に実現できる。
【００４６】
ここで、コンパイラ化の意味について説明する。コンパイラ化とは、メモリ容量の設定の可変性の意味で用いている。例えば、１Mbの容量を持つ半導体記憶装置を設計する際に、メモリセルアレイブロック等を単位ごと（例えば１２８kbごと）に設計しておく。例えば、５１２kbの容量の半導体記憶装置が必要となる場合には、上記１２８kbごとに設計したブロックの数を増減させ、周辺制御回路の制御を少し変更するだけで、簡単に容量の異なる半導体記憶装置を作成できる。このように、簡単に容量の異なる半導体記憶装置を作成できること、の意味を、「コンパイラ化が容易」と称している。
【発明の効果】
【００４７】
請求項１に記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を任意の電位に制御するための電源配線をメモリセルアレイ内に配置し、この電源配線とメモリセルトランジスタの間のソース電位接続トランジスタをメモリセルアレイ内に分散して配置することにより、各メモリセルトランジスタのソース電位を制御するソース電位制御信号線の長さが長くなり、１本のワード線に接続されるメモリセルトランジスタのゲート数が多数になることによりソース電位制御信号線の配線抵抗が増加した場合でも、分散配置した電源配線とソース電位接続トランジスタにより、メモリセルアレイ内のメモリセルトランジスタのソース部にまんべんなく任意の電位を供給することが可能となる。そのため、多数のメモリセルを各ワード線に接続でき、容易に半導体記憶装置の大規模化を実現できる。また、ソース電位接続トランジスタの拡散層の列方向の形状をメモリセルトランジスタの拡散層の列方向の形状と同一にし、メモリセルアレイ内の拡散層の形状パターンの列方向の繰り返しパターンをメモリセル部以外でも維持することにより、微細な調整が必要とされるメモリセルアレイ部のマスクパターン作成を容易にし、マスク歩留の向上を実現できる。
【００４８】
請求項２に記載の半導体記憶装置によれば、メモリセルアレイ内に分散して配置したソース電位接続トランジスタを、メモリセルトランジスタを形成する拡散層と同一型の注入による拡散層のトランジスタで形成することにより、メモリセルアレイ内での注入分離領域が不要となるため、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００４９】
請求項３に記載の半導体記憶装置によれば、ソース電位制御回路をメモリセルアレイを挟んで両側に配置することにより、メモリセルアレイの規模を大きくし、ソース線の長さが長くなる場合でもソース線の配線抵抗によるソース電位の制御遅延を軽減することができるため、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００５０】
請求項４に記載の半導体記憶装置によれば、メモリセルアレイ内に分散配置したソース電位接続トランジスタを、メモリセルトランジスタの基板コンタクト配線を配置した箇所に共に配置することにより、それぞれ別個に配置した場合と比較してよりいっそうの面積縮小が可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００５１】
請求項５に記載の半導体記憶装置によれば、メモリセルアレイ内に分散配置したソース電位接続トランジスタを、ワード線の配線抵抗の軽減のために配置したワード線裏打ち配線とワード線との間の接続コンタクトを配置した箇所に共に配置することにより、それぞれ別個に配置した場合と比較してよりいっそうの面積縮小が可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００５２】
請求項６に記載の半導体記憶装置によれば、基板コンタクトを配置するためにメモリセル部と異なる注入を実施するための注入分離領域が必要とされる場合でも、分離領域を裏打ち配線接続コンタクトを配置するためのスペースとして用いることにより、面積増加を抑制することが可能となり、請求項１と同様の効果に加え、メモリコアの更なる大面積化を実現できる。
【００５３】
請求項７に記載の半導体記憶装置によれば、行選択信号により選択とされたメモリセルに接続されるソース線に供給する電位は接地電位であり、任意の電位を生成するための電源生成回路が不要となるため、メモリコア面積を削減することが可能となり、請求項１と同様の効果に加え、メモリコアの更なる大規模化を実現できる。
【００５４】
請求項８に記載の半導体記憶装置によれば、ソース線に供給する電位をある１層の配線層によりメモリセルアレイ内に配置したメッシュ配線から供給することにより、請求項１と同様の効果に加え、ソース線に供給する電位の電圧降下の抑制を実現できる。
【００５５】
請求項９に記載の半導体記憶装置によれば、ソース線に供給する電位を複数の配線層によりメモリセルアレイ内に配置したメッシュの配線から供給することにより、請求項１と同様の効果に加え、ソース線に供給する電位の電圧降下の抑制を実現できる。
【００５６】
請求項１０に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項１と同様の効果に加え、更なる歩留向上を実現できる。
【００５７】
請求項１１に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項４と同様の効果に加え、更なる歩留向上を実現できる。
【００５８】
請求項１２に記載の半導体記憶装置によれば、ソース電位接続トランジスタの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、ソース電位接続トランジスタ部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項６と同様の効果に加え、更なる歩留向上を実現できる。
【００５９】
請求項１３に記載の半導体記憶装置によれば、メモリセル部の基板コンタクトの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、基板コンタクト部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項４と同様の効果に加え、更なる歩留向上を実現できる。
【００６０】
請求項１４に記載の半導体記憶装置によれば、メモリセル部の基板コンタクトの拡散層の形状が行・列方向ともメモリセルトランジスタの拡散層と同一の形状を持つことから、基板コンタクト部においてメモリセル部の拡散層の形状パターンが全く同一となり、マスク作成が容易となり、請求項６と同様の効果に加え、更なる歩留向上を実現できる。
【００６１】
請求項１５に記載の半導体記憶装置によれば、ソース電位接続トランジスタ配置部の拡散層・配線層の形状パターンがメモリセルトランジスタ配置部の拡散層・配線層の形状パターンと同一であるため、拡散層および配線層のマスク作成が容易となり、請求項１と同様の効果に加え、更なる歩留向上を実現できる。
【００６２】
請求項１６に記載の半導体記憶装置によれば、ソース電位接続トランジスタセルがメモリデータ出力単位ブロック１ブロックに対して１個以上配置されていることから、各データ出力単位ブロックごとにそれぞれソース電位接続トランジスタによる電位制御が可能となり、メモリセルアレイのデータ出力単位ブロックごとのコンパイラ化が容易に実現できる。
【発明を実施するための最良の形態】
【００６３】
（第1の実施の形態）
図１は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【００６４】
図１において、半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６から構成されている。
【００６５】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はある一定の列数のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタ１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の列方向の形状は、メモリセル６を形成するトランジスタの拡散層の列方向の形状と同一の大きさで形成されている。
【００６６】
以上のように構成された半導体記憶装置について説明する。
【００６７】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース電位制御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【００６８】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位もメモリセルアレイ１内に分散配置したソース電位配線１３により素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【００６９】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタ１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【００７０】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の列方向の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと同一であるため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【００７１】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【００７２】
また、本実施の形態において、ソース電位制御回路５はロウデコーダブロック２内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【００７３】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【００７４】
図２において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６から構成されている。
【００７５】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はある一定の列数のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタセル１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の行・列方向の形状は、メモリセル６を形成するトランジスタの拡散層の行・列方向の形状と同一の大きさで形成されており、ソース電位配線１３の配線幅・配線ピッチは周辺のメモリセル６内に配置されているビット線の配線幅・ピッチと同一である。上記に関し、各構成要素は図１と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００７６】
以上のように構成された半導体記憶装置について説明する。
【００７７】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース電位制御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【００７８】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位も素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【００７９】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタ１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【００８０】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の行・列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の行・列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと全く変わらないため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易にできる。これに加え、ソース電位配線１３の配線層・配線幅・配線ピッチを周辺のメモリセル６のビット線と同一の構成をとることにより、配線層においてもメモリセルアレイ１内においてデータパターンを均一にすることが可能であり、マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【００８１】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【００８２】
また、本実施の形態において、ソース電位制御回路５はロウデコーダブロック２内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【００８３】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【００８４】
図３において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６、基板コンタクト配置セル１７、接地電源配線１８、基板コンタクト拡散層１９、基板コンタクト２０から構成されている。
【００８５】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はある一定の列数のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタ１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の行・列方向の形状は、メモリセル６を形成するトランジスタの拡散層の行・列方向の形状と同一の大きさで形成されており、ソース電位配線１３の配線幅・配線ピッチは周辺のメモリセル６内に配置されているビット線の配線幅・ピッチと同一である。また、基板コンタクト配置セル１７はソース電位接続トランジスタ１２に隣接して配置されており、その行・列方向の大きさはソース接続トランジスタ１２と同一であり、セル内に列方向に配置された接地電源配線１８に基板コンタクト２０を介して接続されており、基板コンタクト拡散層１９の行・列方向の形状は、隣接するメモリセル６を構成するトランジスタの拡散層およびソース電位接続トランジスタ１２を構成するソース電位接続トランジスタ拡散層１６の行・列方向の形状と同一である。上記に関し、図２と同一の構成要素には同一の符号を付してその説明を省略する。
【００８６】
以上のように構成された半導体記憶装置について説明する。
【００８７】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース制電位御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【００８８】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位も素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【００８９】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタセル１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【００９０】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の行・列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の行・列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと全く変わらないため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易にできる。これに加え、ソース電位配線１３の配線層・配線幅・配線ピッチを周辺のメモリセル６のビット線と同一の構成をとることにより、配線層においてもメモリセルアレイ１内においてデータパターンを均一にすることが可能であり、マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【００９１】
また、基板コンタクト配置セル１７をソース電位接続トランジスタ１２と隣接して配置することにより、それぞれ別個にメモリセルアレイ１内に配置する場合に比べ面積削減効果を向上させることが可能となる。これに加え、基板コンタクト配置セル１７を構成する基板コンタクト拡散層１９、接地電源配線１８のレイアウト形状を、それぞれ隣接するメモリセル６を構成するトランジスタの拡散層、ビット線１３のレイアウト形状と同一にすることにより、基板コンタクト配置セル１７の配置箇所において拡散層・配線層ともにレイアウト形状パターンが崩れることがないため、メモリセルアレイ１内のマスク作成パターニングが容易になり、これによりメモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【００９２】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【００９３】
また、本実施の形態において、ソース電位制御回路５はロウデコーダブロック２内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【００９４】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【００９５】
図４において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６、裏打ち配線接続コンタクト配置セル２１、裏打ちコンタクト２２から構成されている。
【００９６】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はあるＮ−１番目のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタ１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の行・列方向の形状は、メモリセル６を形成するトランジスタの拡散層の行・列方向の形状と同一の大きさで形成されており、ソース電位配線１３の配線幅・配線ピッチは周辺のメモリセル６内に配置されているビット線の配線幅・ピッチと同一である。裏打ちコンタクト２２は、ワード線（Ｎ−１番目）７およびワード線（Ｎ番目）８を、配線抵抗低減のために上層配線層にて配置した裏打ち配線との間を接続するためのコンタクトである。上記に関し、図２と同一の構成要素には同一の符号を付してその説明を省略する。
【００９７】
以上のように構成された半導体記憶装置について説明する。
【００９８】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース電位制御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【００９９】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位も素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【０１００】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタ１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【０１０１】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の行・列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の行・列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと全く変わらないため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易にできる。これに加え、ソース電位配線１３の配線層・配線幅・配線ピッチを周辺のメモリセル６のビット線と同一の構成をとることにより、配線層においてもメモリセルアレイ１内においてデータパターンを均一にすることが可能であり、マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【０１０２】
また、裏打ち配線接続コンタクト配置セル２１をソース電位接続トランジスタセル１２と隣接して配置することにより、それぞれ別個にメモリセルアレイ１内に配置する場合に比べ面積削減効果を向上させることが可能となる。
【０１０３】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【０１０４】
また、本実施の形態において、ソース電位制御回路５はロウデコーダ内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【０１０５】
（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【０１０６】
図５において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６、基板コンタクト配置セル１７、接地電源配線１８、基板コンタクト拡散層１９、基板コンタクト２０、裏打ち配線接続コンタクト配置セル２１、裏打ちコンタクト２２から構成されている。
【０１０７】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はある一定の列数のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタ１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の行・列方向の形状は、メモリセル６を形成するトランジスタの拡散層の行・列方向の形状と同一の大きさで形成されており、ソース電位配線１３の配線幅・配線ピッチは周辺のメモリセル６内に配置されているビット線の配線幅・ピッチと同一である。また、基板コンタクト配置セル１７は、裏打ち配線接続コンタクト配置セル２１と共に、ある一定のメモリセル列数ごとにソース電位接続トランジスタ１２と交互に配置され、その行・列方向の大きさはソース接続トランジスタセル１２と同一であり、セル内に列方向に配置された接地電源配線１８に基板コンタクト２０を介して接続されており、基板コンタクト拡散層１９の行・列方向の形状は、隣接するメモリセル６を構成するトランジスタの拡散層およびソース電位接続トランジスタセル１２を構成するソース電位接続トランジスタ拡散層１６の行・列方向の形状と同一である。裏打ちコンタクト２２は、ワード線（Ｎ−１番目）７およびワード線（Ｎ番目）８を、配線抵抗低減のために上層配線層にて配置した裏打ち配線との間を接続するためのコンタクトである。上記に関し、図３および図４と同一の構成要素には同一の符号を付してその説明を省略する。
【０１０８】
以上のように構成された半導体記憶装置について説明する。
【０１０９】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース電位制御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【０１１０】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位も素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【０１１１】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタ１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【０１１２】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の行・列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の行・列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと全く変わらないため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易にできる。これに加え、ソース電位配線１３の配線層・配線幅・配線ピッチを周辺のメモリセル６のビット線と同一の構成をとることにより、配線層においてもメモリセルアレイ１内においてデータパターンを均一にすることが可能であり、マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【０１１３】
また、基板コンタクト配置セル１７を裏打ち配線接続コンタクト配置セル２１と共に、ある一定のメモリセル行数ごとにソース電位接続トランジスタ１２と交互に配置することにより、基板コンタクト２０を配置するためにメモリセル６部と異なる注入のための分離領域が必要とされる場合でも、分離領域を裏打ち配線コンタクトを配置するためのスペースとして用いることができ、面積増加の影響を抑制することが可能となる。これに加え、基板コンタクト配置セル１７を構成する基板コンタクト拡散層１９、接地電源配線１８のレイアウト形状を、それぞれ隣接するメモリセル６を構成するトランジスタの拡散層、ビット線１３のレイアウト形状と同一にすることにより、基板コンタクト配置セル１７の配置箇所において拡散層・配線層ともにレイアウト形状パターンが崩れることがないため、メモリセルアレイ１内のマスク作成パターニングが容易になり、これによりメモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【０１１４】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【０１１５】
また、本実施の形態において、ソース電位制御回路５はロウデコーダブロック２内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【０１１６】
（第６の実施の形態）
図６は、本発明の第６の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【０１１７】
図６において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセル６、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８、ビット線（Ｎ−１番目）９、ビット線（Ｎ番目）１０、ソース電位制御信号線１１、ソース電位接続トランジスタ１２、ソース電位配線１３、ビット線コンタクト１４、ソースコンタクト１５、ソース電位接続トランジスタ拡散層１６、ソース電位メッシュ配線２３から構成されている。
【０１１８】
メモリセル６は行、列方向にそれぞれｉ、ｊ個配置されてメモリセルアレイ１を構成しており、ソース電位接続トランジスタ１２はある一定の列数のメモリセル６ごとに配置されている。ソース電位制御回路５、メモリセル６、ソース電位接続トランジスタ１２はそれぞれ列方向にｊ個配置されている。またワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８はソース部を共用している。またソース電位配線１３はメモリコア内で接地電源と接続されている。またメモリセル６、ソース電位接続トランジスタ１２を構成するトランジスタはそれぞれＮ型ＭＯＳトランジスタで構成されている。また、ソース電位接続トランジスタ１２を形成するトランジスタのソース電位接続トランジスタ拡散層の行・列方向の形状は、メモリセル６を形成するトランジスタの拡散層の行・列方向の形状と同一の大きさで形成されており、ソース電位配線１３の配線幅・配線ピッチは周辺のメモリセル６内に配置されているビット線の配線幅・ピッチと同一である。また、基板コンタクト配置セル１７はソース電位接続トランジスタ１２に隣接して配置されており、その行・列方向の大きさはソース接続トランジスタ１２と同一であり、セル内に列方向に配置された接地電源配線１８に基板コンタクト２０を介して接続されており、基板コンタクト拡散層１９の行・列方向の形状は、隣接するメモリセル６を構成するトランジスタの拡散層およびソース電位接続トランジスタセル１２を構成するソース電位接続トランジスタ拡散層１６の行・列方向の形状と同一である。ソース電位メッシュ配線２３はメモリセルアレイ１内に複数の配線層もしくは単一の配線層でメッシュ状に配置され、ソース電位配線１３、および接地電源に接続されている。上記に関し、図２と同一の構成要素には同一の符号を付してその説明を省略する。
【０１１９】
以上のように構成された半導体記憶装置について説明する。
【０１２０】
ワード線（Ｎ番目）８がロウデコーダ２で生成される行選択信号により選択とされた場合、ワード線（Ｎ−１番目）７、ワード線（Ｎ番目）８に接続されたソース電位制御回路５において、行選択信号などからソース電位制御信号線１１の電位を接地電位に制御する。ワード線（Ｎ番目）８が選択されることによりソース電位接続トランジスタ１２もＯＮとなる。これらにより、ソース電位制御信号線１１は接地電位に接続され、メモリセル６内のメモリセルトランジスタ部にあらかじめビット線コンタクト１４が配置されているセルではビット線９も接地電位になり、“０”データが読み出され、あらかじめビット線コンタクト１４が配置されていないセルではビット線電位はプリチャージ電位のままであり、“１”データが読み出される。
【０１２１】
このとき、従来のロウデコーダ２内にソース電位制御回路５を配置するのに加え、ソース電位接続トランジスタ１２を一定の列数ごとにメモリセルアレイ１内に分散配置することにより、メモリセル６の配置セル数が行方向に増えたとき、つまりソース電位制御信号線１１の長さが長くなる場合においても、ソース電位制御回路５から遠い箇所のソース電位制御信号線１１の電位も素早く接地電位に切り替えることができる。これにより、メモリセルアレイ１に配置するメモリセル６を、行方向により多くのセルを配置することが可能となり、半導体記憶装置の大規模化が可能となる。
【０１２２】
また、ソース電位接続トランジスタ１２を形成するトランジスタを、メモリセル６を形成するトランジスタと同一のＮ型ＭＯＳトランジスタで形成することにより、メモリセル６とソース電位接続トランジスタ１２との間にＭＯＳ注入分離領域を設ける必要が無くなるため、メモリセルアレイ１の面積が大きくなるのを抑制することが可能となる。
【０１２３】
また、メモリセルアレイ１内に分散配置するソース電位接続トランジスタ１２を形成するソース電位接続トランジスタ拡散層１６の行・列方向の形状を、周辺のメモリセル６を形成するトランジスタの拡散層の行・列方向の大きさと同一の大きさにすることにより、ソース電位接続トランジスタ１２部において配置されている拡散層の形状は周辺に複数配置されているメモリセル６の拡散層のパターンと全く変わらないため、マスク作成時に特に高度な精度を必要とするメモリセルアレイ１部の拡散層マスク作成パターニングが容易にできる。これに加え、ソース電位配線１３の配線層・配線幅・配線ピッチを周辺のメモリセル６のビット線と同一の構成をとることにより、配線層においてもメモリセルアレイ１内においてデータパターンを均一にすることが可能であり、マスク作成パターニングが容易となり、これにより、メモリコアを搭載したシステムＬＳＩチップとしての歩留を向上することが可能となる。
【０１２４】
また、ソース電位メッシュ配線２３はメモリセルアレイ１内を行・列方向ともに複数の配線層にてメッシュ状に配置され、ソース電位接続トランジスタ１２上やメモリセルアレイ１の端部などの箇所にてソース電位配線１３に接続されている。これにより、メモリセルアレイ１内でソース電位配線１３に接地電源を低抵抗で供給することが可能となる。
【０１２５】
また、本実施の形態において、ソース電位配線１３の電位は接地電位として説明したが、これに限定するものではない。
【０１２６】
また、本実施の形態において、ソース電位制御回路５はロウデコーダブロック２内に配置した例で説明したが、これに限定するものではなく、メモリセルアレイ１を挟んでロウデコーダブロック２と反対側に配置したり、あるいはそのどちらにも配置することによっても同様かあるいはより大きな効果を得ることができる。
【０１２７】
（第７の実施の形態）
図７は、本発明の第７の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【０１２８】
図７において半導体記憶装置は、メモリセルアレイ１、ロウデコーダブロック２、データルータブロック３、周辺制御回路４、ソース電位制御回路５、メモリセルブロック２４、ソース電位接続トランジスタ回路２５、データ出力単位回路２６、データ出力単位ブロック２７から構成されている。
【０１２９】
メモリセルブロック２４は図２に示すメモリセル６が行・列方向にそれぞれｋ、ｌ個配置されたブロックであり、さらにこのメモリセルブロック２４が行・列方向にm、n個配置されてメモリセルアレイ１を構成している。ソース電位接続トランジスタ回路２５は図２のソース電位接続トランジスタ１２が列方向にl個配置された回路ブロックであり、メモリセルブロック２４の間に配置されている。データ出力単位回路２６は、データルータブロック３内に配置され、複数のビット線のデータをデコードして１つのメモリデータとしてメモリ外部に出力する単位を構成する最小単位ブロックである。データ出力単位ブロック２７は、データ出力単位回路２６およびこれに対応するメモリセルブロック２４とソース電位接続トランジスタ回路２５を含み、メモリ外部にメモリデータを出力する単位を構成する最小単位ブロックである。上記に関し、図２と同一の構成要素には同一の符号を付してその説明を省略する。
【０１３０】
以上のように構成された半導体記憶装置について説明する。
【０１３１】
本発明の第２の実施の形態を構成するソース電位接続トランジスタ１２で構成されるソース電位接続トランジスタ回路２５が、メモリとして単位データを出力するデータ出力単位ブロック２７と１対１で対応してメモリコア内に配置されており、データ出力単位の数、つまりメモリコアのメモリ容量を単位ごとに増加、減少させる場合でも、それぞれのデータ出力単位ブロック２７ごとに１組のソース電位接続２５トランジスタ回路が配置されているため、それぞれの単位ブロックごとにソース電位の制御が可能であり、メモリセルアレイ１のコンパイラ化が容易となる。
【０１３２】
また、本実施の形態において、ソース電位接続トランジスタ回路２５は、１つのデータ出力単位ブロック２７ごとに１組配置した例を示したが、これに限定するものではなく、複数個のソース電位接続トランジスタ回路２５を配置した場合にも同様か、あるいはより大きな効果を得ることができる。
【産業上の利用可能性】
【０１３３】
本発明に係る半導体記憶装置は、メモリセルのゲートに接続するワード線あたりのメモリセル数を増加することが可能であり、半導体記憶装置の面積縮小に有用である。
【０１３４】
また、メモリコア内での拡散層のパターニングを均一化することにより、微細加工を必要とするメモリセルアレイ部のマスクパターン作成容易化に有用である。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図２】本発明の第２の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図３】本発明の第３の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図４】本発明の第４の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図５】本発明の第５の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図６】本発明の第６の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図７】本発明の第７の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図８】従来の半導体記憶装置の構成を示すレイアウト図である。
【符号の説明】
【０１３６】
１：メモリセルアレイ
２：ロウデコーダブロック
３：データルータブロック
４：周辺制御回路
５：ソース電位制御回路
６：メモリセル
７：ワード線（Ｎ−１番目）
８：ワード線（Ｎ番目）
９：ビット線（Ｎ−１番目）
１０：ビット線（Ｎ番目）
１１：ソース制御信号線
１２：ソース電位接続トランジスタセル
１３：ソース電位配線
１４：ソース制御信号線
１５：ソースコンタクト
１６：ソース電位接続トランジスタ拡散層
１７：基板コンタクト配置セル
１８：接地電源配線
１９：基板コンタクト拡散層
２０：基板コンタクト
２１：裏打ち配線接続コンタクト配置セル
２２：裏打ちコンタクト
２３：ソース電位メッシュ配線
２４：メモリセルブロック
２５：ソース電位接続トランジスタ回路
２６：データ出力単位回路
２７：データ出力単位ブロック
２８：メモリセルアレイ
２９：ロウデコーダブロック
３０：データルータブロック
３１：周辺制御回路
３２：ソース電位制御回路
３３：メモリセル
３４：ワード線（Ｎ−１番目）
３５：ワード線（Ｎ番目）
３６：ビット線（Ｎ−１番目）
３７：ビット線（Ｎ番目）
３８：ソース制御信号線
３９：ビット線コンタクト
４０：ソースコンタクト
【図１】
2007035663.tif 000003
【図２】
2007035663.tif 000004
【図３】
2007035663.tif 000005
【図４】
2007035663.tif 000006
【図５】
2007035663.tif 000007
【図６】
2007035663.tif 000008
【図７】
2007035663.tif 000009
【図８】
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