(57)【要約】【課題】入力端子に負極性のサージ電圧が印加された場合でも内部回路を保護できる入力保護回路を提供する。【解決手段】入力保護回路２１を構成する各回路素子を、ＳＯＩ基板上にトレンチ分離で形成された領域に形成し、各素子の形成領域を確実に絶縁する。そして、負極性のサージ電圧が入力端子１に印加されると、クランプ回路４２Ｎを構成するツェナーダイオード１４が導通してＦＥＴ１３をＯＮさせ、回路グランドから入力端子１に至る電流経路を形成して内部回路３を保護する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部より与えられる信号を内部回路に伝達するための入力端子に夫々アノード，カソードが接続される第１，第２ダイオードと、
これら第１，第２ダイオードのカソード，アノードと回路グランドとの間に接続される第１，第２クランプ回路とを備え、
前記各回路素子を、他の回路素子の形成領域と互いに絶縁されている領域内に形成したことを特徴とする入力保護回路。
【請求項２】
前記各回路素子を、ＳＯＩ（Silicon On Insulator）基板上において絶縁膜材料によりトレンチ分離した領域に形成したことを特徴とする請求項１記載の入力保護回路。
【請求項３】
前記第１，第２クランプ回路は、
前記第１，第２ダイオードのカソード，アノードと回路グランドとの間に接続される第１，第２トランジスタと、
これら第１，第２トランジスタの入力側に夫々配置され、前記入力端子に正極性,負極性のサージ電圧が印加された場合に、前記第１，第２トランジスタを夫々ＯＮするようにバイアスを与える第１，第２バイアス回路とで構成されることを特徴とする請求項１又は２記載の入力保護回路。
【請求項４】
前記第１，第２トランジスタを、基板上で最も外周側となる領域に配置したことを特徴とする請求項３記載の入力保護回路。
【請求項５】
前記第１，第２クランプ回路を、夫々複数直列に接続したことを特徴とする請求項１乃至４の何れかに記載の入力保護回路。
【請求項６】
前記第１，第２クランプ回路を、夫々複数並列に接続したことを特徴とする請求項１乃至５の何れかに記載の入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子にサージ電圧が印加された場合、内部回路が破壊されないように保護するための入力保護回路に関する。
【背景技術】
【０００２】
半導体集積回路の入力端子にサージ電圧が印加された場合、内部回路が破壊されないように保護するための入力保護回路の一構成例を図１０に示す。半導体集積回路の入力端子１，２は、夫々内部回路３，４に接続されている。内部回路３，４は、例えばトランジスタやオペアンプ，コンパレータなどである。そして、入力端子１，２には、ダイオード５，６（Ｄ１，Ｄ２）のアノードが夫々接続されていると共にダイオード７，８（Ｄ４，Ｄ５）のカソードが夫々接続されている。
ダイオード７，８のアノードは回路グランドに接続されていると共に、ダイオード５，６のカソードはＮチャネルＬＤ（Lateral Diffused）ＭＯＳＦＥＴ９（Ｑ１）のドレイン，ソースを介して回路グランドに接続されている。ＦＥＴ９のドレイン，ゲート間にはツェナーダイオード１０が接続され、ゲート，ソース間には抵抗１１（Ｒ１）が接続されている。以上が入力保護回路１２を構成している。
【０００３】
そして、入力端子１又は２に正極性のサージ電圧が印加され、ツェナーダイオード１０に印加される電圧がツェナー電圧ＶZを超えると、ツェナーダイオード１０が導通して抵抗１１に端子電圧が発生し、ＦＥＴ９がＯＮする。すると、サージ電流が入力端子１又は２からＦＥＴ９を介して回路グランドに流れるため、内部回路３又は４を保護することができる。
尚、特許文献１には、図１０に示す保護回路を複数の入力端子について夫々設けた場合に、それらを連結した状態で動作させる構成が開示されている。
【特許文献１】特表２００３−５３０６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のように構成される入力保護回路１２によれば、正極性サージ電圧の印加に対しては保護動作が可能であるが、例えば車両に搭載されるＥＣＵ（Electronic Control Unit）等のＩＣにおいて、フィールド・ディケイのような負極性のサージ電圧が印加された場合は保護できない。上記構成を、単純に負極性サージについても適用することを想定すると、図１１に示す構成となる。即ち、図１１は入力端子１についてのみ示すが、回路グランドとダイオード７のアノードとの間にＮチャネルＬＤＭＯＳＦＥＴ１３を接続し、ＦＥＴ１３のドレイン，ゲート間、ゲート，ソース間にツェナーダイオード１４（Ｄ６），抵抗１５（Ｒ２）を接続する。
【０００５】
しかしながら、上記のような回路を設けたとしても、回路全体をＩＣ化する場合に各回路素子をＰＮ接合分離によって形成すると、端子間における逆流防止用のダイオード７には寄生ダイオード７ａが形成される（図１２参照）。従って、入力端子１に負極性のサージ電圧（例えば、−１００Ｖ程度）が印加されると、寄生ダイオード７ａを介してグランドからサージ電流が流れてしまうため、入力保護回路を構成するＦＥＴ１４はＯＮしない。
この場合、寄生ダイオード７ａはそれ程大きな電流を流すことに耐えられないため、熱的に破壊されてしまう場合がある。斯様な事情から、従来は負極性のサージ電圧に対応した保護回路も含めてＩＣ化することは困難であり、別途外付けのディスクリート素子を用いて保護対策を行うことになる。その結果、回路全体が大型化してコストアップを招くという問題があった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、入力端子に負極性のサージ電圧が印加された場合でも内部回路を保護できる入力保護回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の入力保護回路によれば、入力端子に負極性のサージ電圧が印加された場合に保護動作を行うための第２ダイオード及び第２クランプ回路を備え、各回路素子を、他の回路素子の形成領域と互いに絶縁されている領域内に形成する。従って、各回路素子には、ＰＮ接合分離により形成した場合のような寄生ダイオードが形成されることがなく、負極性サージ電圧が印加された場合には第２クランプ回路が動作し、回路グランドから入力端子に至る電流経路を形成してサージ電流を流すので、内部回路を保護することができる。
【０００８】
請求項２記載の入力保護回路によれば、各回路素子を、ＳＯＩ基板上で絶縁膜材料によりトレンチ分離した領域に形成するので、各素子の形成領域を確実に絶縁することができる。
【０００９】
請求項３記載の入力保護回路によれば、入力端子に正極性，負極性のサージ電圧が印加された場合は、第１，第２バイアス回路が夫々第１，第２トランジスタをＯＮさせて、回路グランドから入力端子に至る電流経路を形成するので、第１，第２トランジスタを介してより大きなサージ電流を流すことができる。
【００１０】
請求項４記載の入力保護回路によれば、第１，第２トランジスタを、基板上で最も外周側となる領域に配置する。即ち、本発明の構成を採用する場合、入力端子には、第１，第２ダイオードと内部回路とが接続されることになり、第１，第２トランジスタを入力端子と内部回路の配置領域との間に配置すると、入力端子−内部回路間の配線を、上記トランジスタの配置領域を迂回させて行う必要が生じる。
従って、上記トランジスタの配置領域を最外周側とすれば、入力端子−ダイオード−内部回路間の配線接続が容易になると共に、トランジスタ−ダイオード間の配線は各入力端子パッドの間を通して行うことができるので、全体の配線が容易となり、チップサイズの増大を抑制できる。
【００１１】
請求項５記載の入力保護回路によれば、第１，第２クランプ回路を夫々複数直列に接続するので、より大きなレベルのサージ電圧が印加された場合にも対応することができる。
請求項６記載の入力保護回路によれば、第１，第２クランプ回路を夫々複数並列に接続するので、電流耐量を向上させて、サージ電圧が印加された際により大きなサージ電流を流すことができる。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下、本発明を車両に搭載されるＩＣに適用した場合の第１実施例について図１及び図２を参照して説明する。尚、図１０，図１１と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例の入力保護回路２１は、図１０に示す回路を、ＳＯＩ（Silicon On Insulator）基板上において絶縁膜材料によりトレンチ分離した領域に形成する。
【００１３】
図２は、例えばダイオード７（第２ダイオード）付近の構造を、半導体基板の模式的な断面により示したものである。支持基板としてのＰ型シリコン基板２２の上には、アイソレーション層としてのＳｉＯ2 膜２３が形成され、その上にＮ- シリコン層２４が形成されており、これらはＳＯＩ基板２５を構成している。そして、ＳＯＩ基板２５の表層部にＰ型領域２６、Ｎ型領域２７が形成され、ダイオード７が構成されている。
【００１４】
そして、ダイオード７と、その他の回路素子との間はトレンチ素子分離構造により電気的分離（絶縁）が図られている。トレンチ素子分離構造は、最初にダイオード７の周りに、Ｎ- 層２４とを貫きＳｉＯ2 膜２３まで達する狭いトレンチ（溝）２８をエッチングで設ける。次に、その内側を酸化してＳｉＯ2 膜（絶縁膜材料）で覆い（図示せず）、溝２８内にポリシリコン（絶縁膜材料）２９等を充填して形成される。素子間及び素子とＰ型シリコン基板２２とを隔てるＳｉＯ2 膜２３、２９は良質な絶縁体であるために、それらを通して流れる漏れ電流は極めて僅かになる。
【００１５】
尚、ツェナーダイオード１０，１４（第１，第２バイアス回路）のツェナー電圧は、例えば６０〜７０Ｖ程度に設定される。また、ＦＥＴ９（第１トランジスタ），ツェナーダイオード１０（第１バイアス回路）及び抵抗素子１１（第１バイアス回路）のセットをクランプ回路４２Ｐ（第１クランプ回路）と称し、ＦＥＴ１３，ツェナーダイオード１４及び抵抗素子１５のセットをクランプ回路４２Ｎ（第２クランプ回路）と称する。
【００１６】
次に、本実施例の作用について説明する。正極性のサージ電圧が印加された場合の回路動作は、図１０に示す入力保護回路１２と全く同様である。一方、車両に搭載される電子回路に対して発生するフィールド・ディケイのような負極性のサージ電圧が入力端子１に印加されると、ツェナーダイオード１４が導通して抵抗素子１５（第２バイアス回路）の両端に電圧を発生させる。すると、ＦＥＴ１３（第２トランジスタ）がＯＮするので、回路グランドからＦＥＴ１３，ダイオード７を介して入力端子１に至る電流経路が形成され、サージ電流が流れる。この時、サージ電圧はツェナーダイオード１４のツェナー電圧及び抵抗素子１５の端子電圧によってクランプされるので、内部回路３は保護される。
【００１７】
以上のように本実施例によれば、入力保護回路２１を構成する各回路素子を、ＳＯＩ基板２５上にトレンチ分離で形成された領域内に形成することで、ＰＮ接合分離によって形成する場合のような寄生トランジスタが形成されることがなく、各素子の形成領域を確実に絶縁することができる。
そして、負極性のサージ電圧が入力端子１に印加されると、クランプ回路４２Ｎを構成するツェナーダイオード１４が導通してＦＥＴ１３をＯＮさせるので、回路グランドから入力端子１に至る電流経路を形成して内部回路３を保護することができる。従って、入力保護回路２１全体を容易にＩＣ化することができ、回路サイズを増大させることなくコストダウンを図ることができる。また、クランプ動作時には、ＦＥＴ１３を介して比較的大きなサージ電流を流すことができる。
【００１８】
（第２実施例）
図３乃至図６は本発明の第２実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例は、入力保護回路２１をＩＣ化する場合に、各素子の回路配置（レイアウト）に特徴を備えた構成を示す。
【００１９】
ここで、図５及び図６は、入力保護回路２１を、極一般的に行われている回路配置に従ってＩＣ化した場合を示す。ＩＣチップ３１において、入力端子１，２に相当するパッド３２ａ，３２ｂは、ワイヤボンディングを行うためチップ３１の最外周部分（夫々図中左辺，上辺部分）に配置され、内部回路領域３３はその内側に配置される。そして、サージの吸収経路となる配線は、極力太く且つ短くすることが好ましい。
従って、パッド３２ａと内部回路領域３３の左辺側との間には、ダイオード５〜７などの形成領域３４ａと、プラスサージ吸収用のＦＥＴ９などの形成領域３５ａとが並べて配置される。一方、パッド３２ｂと内部回路領域３３の上辺側との間には、ダイオード形成領域３４ｂと、マイナスサージ吸収用のＦＥＴ１３などの形成領域３５ｂとが配置されている。
【００２０】
図６は、図５の配置を図１相当部分のみ示すものである。パッド３２ａから延びる配線Ｌ１，Ｌ２は、ダイオード形成領域３４ａ内のダイオードに接続した後、ＦＥＴ形成領域３５ａを超えて内部回路領域３３に接続する必要がある。配線層を十分に用意することができる場合は問題ないが、配線の自由度が限られておりＦＥＴ形成領域３５ａを直接跨ぐことができなければ、配線Ｌ１，Ｌ２は当該領域３５ａを迂回して引き回す必要がある。即ち、この場合、配線Ｌ１，Ｌ２のためのスペースを余分に確保するためチップサイズをより大きくしなければならなくなる。そして、他のパッド３２についても同様のスペースが必要であるから、入力端子数が増えるほどＩＣチップ３１のサイズが増大してしまうことになる。
【００２１】
そこで、第２実施例のＩＣチップ４１では、図３に示すように、最外周部にＦＥＴ形成領域３５ａ，３５ｂを配置し、内部回路領域３３との間に、パッド３２及びダイオード形成領域３４を配置する。斯様な配置構成を採用すると、図４に示すように、パッド３２ａ（入力端子１）から延びる配線は、ダイオード形成領域３４ａ（ダイオード５，７）を経由して直接内部回路領域３３（内部回路３）に接続することが可能となる。
【００２２】
この場合、ダイオード形成領域３４ａとＦＥＴ形成領域３５ａとが離れてしまうが、両者間の配線は、パッド３２ａの間を通して行うことができる。また、パッド３２ａの間隔は狭いが、図４に示すようにダイオードの共通接続点との配線を複数にすることで、電流耐量を確保することは可能である。そして、パッド３２ａと図示しないリードとのワイヤボンディングは、ＦＥＴ形成領域３５を飛び越して行うようにすれば良い。
【００２３】
以上のように第２実施例によれば、ＩＣチップ４１において、ＦＥＴ９，１３を、最も外周側となる領域に配置したので、入力端子１，２−ダイオード５〜８−内部回路３，４間の配線接続が容易になると共に、ＦＥＴ９，１３−ダイオード５〜７間の配線は各入力端子に対応するパッド３２の間を通して行えるので、全体の配線が容易となり、チップサイズの増大を抑制することができる。
【００２４】
（第３実施例）
図７は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の入力保護回路４３は、クランプ回路４２Ｐ，４２Ｎを夫々２段直列に接続して構成されている。以上のように構成された第３実施例によれば、より高いレベルのサージ電圧が印加された場合にも対応することができる。
【００２５】
（第４実施例）
図８は本発明の第４実施例を示すものである。第４実施例の入力保護回路４４は、クランプ回路４２Ｐ，４２Ｎを夫々２段並列に接続して構成されている。以上のように構成された第４実施例によれば、電流耐量を向上させて、サージ電圧が印加された際に、より大きな電流を流すことができる。
【００２６】
（第５実施例）
図９は本発明の第５実施例を示すものである。第５実施例の入力保護回路４５は、第３実施例の構成と第４実施例の構成とを組み合わせたものであり、クランプ回路４２Ｐ，４２Ｎを夫々２段直列に接続すると共に、ダイオード５，６側，ダイオード７，８側に位置するクランプ回路４２Ｐ，４２Ｎを夫々２段並列に接続して構成されている。以上のように構成された第５実施例によれば、第３，第４実施例の作用効果を同時に得ることが可能となる。
【００２７】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
クランプ回路を構成するトランジスタは、ＮチャネルＭＯＳＦＥＴに替えてＰチャネルＭＯＳＦＥＴを使用しても良い。この場合、バイアス回路を構成するツェナーダイオードと抵抗素子との接続位置を逆にすれば良い。また、ＮＰＮトランジスタを使用して良い。更に、クランプ回路はツェナーダイオードのみで構成しても良い。
第３〜第５実施例におけるクランプ回路４２Ｐ，４２Ｎの接続段数は、３段以上であっても良い。
車両に搭載される電子回路に限ることなく、広く適用することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明を車両に搭載されるＩＣに適用した場合の第１実施例であり、入力保護回路の構成を示す図
【図２】ダイオード付近の構造を、半導体基板の模式的な断面で示す図
【図３】本発明の第２実施例であり、入力保護回路をＩＣ化する場合の各素子の回路配置を示す図
【図４】図３の配置を図１相当部分のみ示す図
【図５】従来構成に対応する図３相当図
【図６】図４相当図
【図７】本発明の第３実施例を示す図１相当図
【図８】本発明の第４実施例を示す図１相当図
【図９】本発明の第５実施例を示す図１相当図
【図１０】従来の入力保護回路を示す図
【図１１】図１０と同様の回路を、負極性のサージにも対応して構成した図
【図１２】図２相当図
【符号の説明】
【００２９】
図面中、１，２は入力端子、５，６はダイオード（第１ダイオード）、７，８はダイオード（第２ダイオード）、９はＮチャネルＭＯＳＦＥＴ（第１トランジスタ）、１０はツェナーダイオード（第１バイアス回路）、１１は抵抗素子（第１バイアス回路）、１３はＮチャネルＭＯＳＦＥＴ（第２トランジスタ）、１４はツェナーダイオード（第２バイアス回路）、１５は抵抗素子（第２バイアス回路）、２１は入力保護回路、２３はＳｉＯ2 膜（絶縁膜材料）、２５はＳＯＩ基板、２９は絶縁膜材料、４２Ｐ，４２Ｎはクランプ回路（第１，第２クランプ回路）、４３〜４５は入力保護回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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