(57)【要約】【課題】パケット欠損の発生に対応してシステム同期を確立する受信パケット欠損対応PLL装置を提供。【解決手段】クロック信号14を発振器12にて生成し、システムタイミング情報の到来周期をパケットカウンタ16にてカウントする。パケットカウンタ30は生成されるタイミング信号18の到来周期分をカウントし、システムタイミング情報２回分のカウンタ値が遅延量バッファ34にて保持され、これら２つのカウンタ値の差から比較値が差算回路40にて得られ、比較値がシステム同期にて生じる誤差を超えるほど大きい場合および小さい場合にオーバーフロー補正回路44にてカウンタ値を補正し、さらに位相差検出回路48にてクロック位置の累積ずれが補正されて、システムタイミング情報36が入力されるタイミングのみに積分動作が積分回路52にて行われる。【選択図】図１
2007228040.tif 000002
【特許請求の範囲】
【請求項１】
パケット通信方式を使用して無線通信を行う送信装置と受信装置とのシステム同期を確立する受信パケット欠損対応PLL装置において、該装置は、
制御信号により発振周波数が制御され、受信側のシステム機能用クロックを生成する発振手段と、
前記システム機能用クロックにより直接動作し、推定されるシステムタイミング情報の到来周期にて自律的に巡回し、該到来周期毎に第１のカウント値を生成する第１のカウンタ手段と、
前記システム機能用クロックとは別の受信装置の回路クロックによりカウントして第２のカウント値を生成し、前記第１のカウント値により該第２のカウント値をリセットする第２のカウンタ手段と、
前記送信装置から送信されるシステムタイミング情報を検出する少なくとも２回分の前記第２のカウント値を保持する保持手段と、
該保持手段にて保持される前回の第２のカウント値とその後の第２のカウント値とを比較する差算手段と、
該差算手段にて得られる出力がシステム同期上想定される値より所定の範囲を超えて大きい場合に前記回路クロックにより推定されるシステムタイミング情報の到来周期に相当する値を減算し、前記出力がシステム同期上想定される値より所定の範囲を超えて小さい場合に、前記システムタイミング情報の到来周期に相当する値を加算する加減算手段と、
該加減算手段にて得られる値がシステム同期上想定される基準値より所定の範囲を超えて大きい場合もしくは小さい場合に前記値を０に変換して出力し、それ以外のシステム同期上想定されうる値の場合に、該値をそのまま出力する位相差検出手段と、
前記システムタイミング情報が前記送信装置から得られたときに前記位相差検出手段の出力を積分し、該積分の結果を前記発振手段に与えて前記発振周波数を制御する前記制御信号を生成する積分手段とを含むことを特徴とする受信パケット欠損対応PLL装置。
【請求項２】
パケット通信方式を使用して無線通信を行う送信装置と受信装置とのシステム同期を確立する受信パケット欠損対応PLL装置において、該装置は、
前回の受信タイミングと今回の受信タイミングとの時間差を算出する位相差検出回路と、
前記今回の受信タイミングが正しく受信されているときにのみ、前記時間差を積分する積分回路と、
前記積分回路の出力に基づいて、クロック信号の周波数を調整して出力する発振回路とを含むことを特徴とする受信パケット欠損対応PLL装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケット通信方式を使用した無線通信にて送信装置と受信装置とのシステム同期を確立する受信パケット欠損対応PLL装置に係り、とくに受信パケット欠損が発生した後に同期する受信パケット欠損対応PLL装置に関するものである。
【背景技術】
【０００２】
近年、パケット通信方式を使用して無線通信を行う送信装置および受信装置が利用されている。
【０００３】
受信装置では、送信装置から送信されるパケットに含まれているシステムタイミング情報を基にしてシステム同期を確立する。送信側では、パケット長、パケット送出間隔およびパケット構成を常に―定にした送信パケットを組み立てて、受信側ではそのパケットにて周期的に到来するシステムタイミング情報によって送信側の動作タイミングを再現し同期を実現する。このようなシステム同期をとるためのPLL (Phase Locked Loop)回路として、たとえば特許文献１に記載の技術があった。
【特許文献１】特許第３１５９９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の従来システムのように周期的に到来するシステムタイミング情報によって受信側の動作タイミングを生成するものは、常にこのシステムタイミング情報を受信していることが動作の条件となる。そのため、良好な無線回線を確保できず、連続的に受信するパケットの中に検出することができないものが生じて、いわゆるパケット欠損が発生した際に、タイミング情報に抜けが生じると、タイミングを補正するための補正情報に大きな誤りが生じ、システム同期の確立を最初からやり直すことが必要となる。このようなやり直しが生じた場合にはシステム同期がいったん大きく崩れることとなる。
【０００５】
PLL回路の場合、PLLにて追従できなかった時間が長時間化してパケット欠損した後に再度システムタイミング情報が得られた際に、システムタイミング情報と受信側システム機能用クロックの時間的位置の累積ずれが大きくなる。この大きくなった累積ずれによりシステム同期を取ろうとして、受信側システム機能用クロック周波数を補正する場合、それまでの収束した受信側システム機能用クロック周波数を大きく変動させることになって、しまうのでシステム同期が不安定になるという問題があった。
【０００６】
また、システムタイミング情報を検出する受信装置側回路のクロック周波数と、システム同期により動作する受信側機能用のクロック(以後、受信側システム機能用クロックと呼ぶ)の周波数が非同期である場合、両周波数は送信側のシステムタイミング情報を生成するクロック(以後、送信側システム機能用クロックと呼ぶ)の周波数とも異なるため、これら３つの非同期のクロック周波数を基に受信側システム機能用クロックの周波数と、送信側システム機能用クロックの周波数とを同期させるシステム同期を確立しなければならない。
【０００７】
従来、通信システムに音響システムを取り入れて構成する場合、通信システムから音響システムを設計するか、もしくは音響システムから通信システムを設計する必要があった。既存の通信システムと既存の音響システムとをそのまま使用するためには、３つ目の周波数（音声サンプリング周波数）を用いて設計するする必要があるが、従来のPLL 回路はそれに対応していなかった。
【０００８】
本発明はこのような従来技術の欠点を解消し、パケット欠損の発生に対応してシステム同期を確立することのできる受信パケット欠損対応PLL装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上述の課題を解決するために、パケット通信方式を使用して無線通信を行う送信装置と受信装置とのシステム同期を確立する受信パケット欠損対応PLL装置において、この装置は、制御信号により発振周波数が制御され、受信側のシステム機能用クロックを生成する発振手段と、システム機能用クロックにより直接動作し、推定されるシステムタイミング情報の到来周期にて自律的に巡回し、到来周期毎に第１のカウント値を生成する第１のカウンタ手段と、システム機能用クロックとは別の受信装置の回路クロックによりカウントして第２のカウント値を生成し、第１のカウント値により該第２のカウント値をリセットする第２のカウンタ手段と、送信装置から送信されるシステムタイミング情報を検出する少なくとも２回分の第２のカウント値を保持する保持手段と、保持手段にて保持される前回の第２のカウント値とその後の第２のカウント値とを比較する差算手段と、差算手段にて得られる出力がシステム同期上想定される値より所定の範囲を超えて大きい場合に回路クロックにより推定されるシステムタイミング情報の到来周期に相当する値を減算し、出力がシステム同期上想定される値より所定の範囲を超えて小さい場合に、システムタイミング情報の到来周期に相当する値を加算する加減算手段と、加減算手段にて得られる値がシステム同期上想定される基準値より所定の範囲を超えて大きい場合もしくは小さい場合に値を０に変換して出力し、それ以外のシステム同期上想定されうる値の場合に、値をそのまま出力する位相差検出手段と、システムタイミング情報が送信装置から得られたときに位相差検出手段の出力を積分し、積分の結果を発振手段に与えて発振周波数を制御する制御信号を生成する積分手段とを含むことを特徴とする。
【００１０】
また、本発明は上述の課題を解決するために、パケット通信方式を使用して無線通信を行う送信装置と受信装置とのシステム同期を確立するPLL装置において、この装置は、前回の受信タイミングと今回の受信タイミングとの時間差を算出する位相差検出回路と、今回の受信タイミングが正しく受信されているときにのみ、時間差を積分する積分回路と、積分回路の出力に基づいて、クロック信号の周波数を調整して出力する発振回路とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第２のカウンタ手段にてカウンタ動作を行い、保持手段にてシステムタイミング情報２回分のカウント値を保持させて、これらカウント値を差算手段にて比較演算することにより、システムタイミング情報を検出する受信回路のクロックと、受信側のシステム機能用クロックと、さらに送信側のシステム機能用クロックとのこれら非同期のクロックを用いてシステムの同期を確立することができる。
【００１２】
また、システム情報の到来タイミングによって第２のカウント手段のカウント値が大きく変化する際に、差算手段の出力を加減算手段にてオーバーフロー補正することにより、カウント値の急激な変化に対処し、システム同期を安定化することができる。さらに加減算手段にて得られる値がシステム同期上想定される基準値より所定の範囲を超えて大きい場合もしくは小さい場合に、位相差検出手段がクロック位置の累積ずれが大きいことを判断し値を０に変換して出力することにより、受信側システム機能用クロックの周波数を大きく変化させることがなく、システムの同期を安定化させることができる。このように、パケット欠損の発生に対応してシステム同期を確立することができる受信パケット欠損対応PLL装置が提供される。
【発明を実施するための最良の形態】
【００１３】
次に添付図面を参照して本発明による受信パケット欠損対応PLL装置の実施例を詳細に説明する。図１を参照すると、本発明が適用された受信パケット欠損対応PLL回路の一実施例が示されている。
【００１４】
本実施例における受信パケット欠損対応PLL回路10は、送信装置から無線伝送される無線信号を受信し無線信号に含まれるパケットを復調する受信装置に備えられて、受信装置のシステム機能にて使用する受信側システム機能用クロック信号をPLL (Phase Locked Loop)によって生成する同期回路である。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で示す。
【００１５】
受信パケット欠損対応PLL回路10（以下、PLL回路10と呼ぶ）は、発振器12にて生成される受信側システム機能用クロック信号14により動作し、システムタイミング情報の到来周期をカウントするパケットカウンタ16と、パケットカウンタ16の出力18の送出タイミングを調整して出力22に出力するタイミング制御回路20とを含むPLL回路である。これらパケットカウンタ16およびタイミング制御回路20は、受信側システム機能用クロック信号14（以下、クロック信号14と呼ぶ）を動作クロックとして作動する。
【００１６】
パケットカウンタ16は、クロック信号14にて推定されるシステムタイミング情報の到来周期分をカウントする計数回路であり、自律的に巡回してカウントし、到来周期ごとにカウント値を初期化する。パケットカウンタ16は、その初期化タイミングにてタイミング信号を出力18に出力する。
【００１７】
タイミング制御回路22の出力20に接続されたパケットカウンタ30は、パケットカウンタ16にて生成されたタイミング信号18の到来周期分をカウントするカウント値を有する計数回路であり、タイミング制御回路22を介して与えられるタイミング信号20に応動してカウント値を初期化しカウント動作する計数回路である。パケットカウンタ30の出力32は遅延量バッファ34に接続されている。
【００１８】
遅延量バッファ34には、受信パケットから得られるシステムタイミング情報36が入力され、遅延量バッファ34は、システムタイミング情報の少なくとも２回分にわたってパケットカウンタ30のカウント値を保持するダブルバッファ回路であり、システムタイミング情報入力時のカウント値と、前のシステムカウンタ情報入力時のカウント値とを保持して、その保持値を出力38に出力する。この出力38は差算回路40に接続されている。
【００１９】
差算回路40は、遅延量バッファ34にて保持されている２つのカウント値の差を演算して比較値を得る比較演算回路である。システムタイミング情報36は送信側のシステムタイミングに従属した時間位置で現れる情報である。システムタイミング情報36は受信側回路のクロックとは非同期である。本実施例では、２つのパケットカウンタ16,30のカウント値を比較して比較値を得る機能を有することにより、受信側回路のクロック、受信側システム機能用クロックおよび以後の送信側システム機能用クロックのこれら３つの非同期のクロックを用いてシステム同期を取ることができる。差算回路40の出力42は、オーバーフロー補正回路44に接続されている。
【００２０】
オーバーフロー補正回路44は、差算回路40の出力値42がシステム同期にて生じる誤差が所定の範囲を超えるほど大きい場合にはパケットカウンタ到来周期分のカウント値を減算し、また、出力値42がシステム同期にて生じうる誤差が所定の範囲を超えるほど小さい場合にはパケットカウンタ到来周期分のカウント値を加算する補正回路である。システムタイミング情報の到来タイミングによってはパケットカウンタ30の値が”0”の場合と”0”に戻る前の最大値との間で変化する状況が生じることにより、差算回路40にて得た値がパケットカウンタ到来周期分のカウント値で急激に変化してしまうことをオーバーフロー補正回路44にて補正する。オーバーフロー補正回路44の出力46は位相差検出回路48に接続されている。
【００２１】
位相差検出回路48は、オーバーフロー補正回路44を通して入力される差算回路40による比較値を、あらかじめ設定された基準値と比較して、その比較値が基準値より小さい場合のみ値”1”を出力50に出力し、それ以外は値”0”を出力50に出力する。位相差検出回路48の比較値は、クロック位置の累積ずれを表しており、位相差検出回路48は、その比較値が所定の範囲を超えてある一定以上の大きさだった場合その値を破棄し、新たに得た比較値を用いて受信側システム機能用クロック周波数を補正する。こうして生成した周波数補正情報は位相差検出回路48の出力50に出力される。位相差検出回路48の出力50は積分回路52に接続されている。
【００２２】
積分回路52は、位相差検出回路48の出力値を積分する演算回路である。積分回路52は、システムタイミング情報36の入力タイミングに応動してその積分値を出力54に出力する。本実施例における積分回路52は、システムタイミング情報が得られたときに周波数補正情報50の積分動作を行う構成により、システムタイミング情報36が欠損した場合に、積分動作を停止するとともに欠損前の周波数補正情報を保持する。積分回路52の出力54はループゲイン回路56に接続されている。
【００２３】
ループゲイン回路56は、入力される積分値54に基にして本PLL回路10のループゲインを調節する回路であり、その制御信号を出力する出力58は発振器12に接続されている。以上のパケットカウンタ30、遅延量バッファ34、差算回路40、オーバーフロー補正回路44、位相差検出回路48、積分回路52およびループゲイン回路56には、本PLL回路10が備えられる受信装置の回路クロック60がそれぞれ供給されて、回路クロック60を動作クロックとしてそれぞれ作動する。これらの動作を繰り返して、周波数を送信パケットのシステム情報タイミング情報に同期させてゆく。この場合、システムタイミング情報に対する位相はある値に収束して一定の値となる。
【００２４】
このシステム同期が確立する動作を図２に示す。図示するようにシステムタイミング情報36が時間t1〜時間tnにてそれぞれ周期αにてPLL回路10に入力される。この周期αは、送信装置および受信装置のシステムによりあらかじめ決定されている。時間t1にて取得開始されたシステムタイミング情報36は、パケット欠損が発生した後に受信されたパケットから正常に得られたシステムタイミング情報36である。
【００２５】
パケットカウンタ16は、時間t1の時間β経過後の時間t10にてカウント値18を出力する。この場合、時間t1から時間β経過後のタイミングからのずれ数σ1は”0”から開始される。また、カウント値18はそれまで周期αにて生成していたカウント値18の出力タイミングに時間δ1の時間分遅れて出力されている。
【００２６】
次に時間t2にてシステムタイミング情報36が入力されると、その時間β経過後、さらにずれ数σ2の経過後にカウント値18がパケットカウンタ16から出力される。この場合、時間t10から周期αの時間経過後さらに時間δ2が経過した時間t20にてカウント値18が出力される。このようにして以降、時間t30,t40,...tn-1,tnにてカウント値18が出力される。こうして、受信側システム機能用クロック信号の周波数が収束するとともにずれ補正量δ1〜δnが順次小さくなって、ずれ補正量δnは値”0”に収束する。これとともにずれ数σ1〜σnは、受信側システム機能用クロック信号の周波数が収束するとともに次第に大きくなり、ある値σnで一定に停滞する。このようにしてパケットカウンタ16からは、システムタイミング情報の周期αに同期する周期にてカウント値が出力される。
【００２７】
本実施例の場合、このパケットカウンタ16の出力は、システムタイミング情報36が与えられるタイミングとの位相が一定のずれ数σnにてずれているが、カウント値が出力されるタイミングの周期はシステムタイミング情報36の入力周期αに同期するものとなっている。このようにして、パケット欠損の発生後に速やかに同期を取り直して、生成した受信側システム機能用クロック信号14を用いて受信パケットに対する処理を有効に行うことができる。
【図面の簡単な説明】
【００２８】
【図１】受信パケット欠損対応PLL回路の一実施例を示すブロック図である。
【図２】システム同期の確立動作を示すタイミングチャートである。
【符号の説明】
【００２９】
10  受信パケット欠損対応PLL回路
12  発振器
16,30  パケットカウンタ
34  遅延量バッファ
40  差算回路
44  オーバーフロー補正回路
46  位相差検出回路
52  積分回路
【図１】
2007228040.tif 000003
【図２】
2007228040.tif 000004