(57)【要約】【課題】アドレス入力に対する所望のデータ読み出しのためのアクセスタイムが長くなるのを抑制可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、必要なメモリデータ、このメモリデータをエラー訂正するためのパリティデータが格納されたＲＯＭ回路１と、メモリデータのうちエラーと判定されたメモリデータのアドレスである不良アドレスを格納する不良アドレス格納回路２と、エラーと判定されたメモリデータをパリティデータに基づいてエラー訂正し不良アドレスに該当する救済データを生成するＥＣＣ回路５と、救済データを格納するデータ保持回路６と、入力されたアドレスと不良アドレスとを比較するアドレス一致回路７と、このアドレス一致回路７の比較結果に基づいて、ＲＯＭ回路１のデータ出力とデータ保持回路６のデータ出力とを切替る切替回路９と、を備える。【選択図】図１
2007141364.tif 000002
【特許請求の範囲】
【請求項１】
必要なメモリデータ、このメモリデータをエラー訂正するためのパリティデータが格納されたＲＯＭ回路と、
前記メモリデータのうちエラーと判定された前記メモリデータのアドレスである不良アドレスを格納する不良アドレス格納回路と、
エラーと判定された前記メモリデータを前記パリティデータに基づいてエラー訂正し前記不良アドレスに該当する救済データを生成するＥＣＣ回路と、
前記ＥＣＣ回路が生成した前記救済データを格納するデータ保持回路と、
前記メモリデータ読み出しのため入力された入力アドレスと前記不良アドレスとを比較するアドレス一致回路と、
前記アドレス一致回路の比較により、前記入力アドレスと前記不良アドレスとが一致した場合には前記不良アドレスに該当する前記救済データを出力させ、前記入力アドレスと前記不良アドレスとが一致しない場合には前記入力アドレスに該当する前記メモリデータを出力させるように、前記ＲＯＭ回路のデータ出力と前記データ保持回路のデータ出力とを切替る切替回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ＥＣＣ回路は、電源投入時に、エラーと判定された前記メモリデータを前記パリティデータに基づいてエラー訂正し前記不良アドレスに該当する救済データを生成し、この生成された救済データがデータ保持回路に格納されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＥＣＣ回路による前記救済データの生成動作は、前記電源投入時の１回のみであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データ保持回路は、データ・フリップフロップ（D-F/F）またはＳＲＡＭ（Static Random Access Memory）で構成されていることを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置。
【請求項５】
前記不良アドレス格納回路は、メタルヒューズ、またはアンチヒューズで構成されていることを特徴とする請求項１ないし４の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラーと判断されたＲＯＭ（Read Only Memory）回路のデータを救済する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、所望のデータを記憶する半導体記憶装置には、記憶されたデータのエラーのチェック訂正機能を持つＥＣＣ（Error Correcting Code）回路を有するものがある。
【０００３】
この従来の半導体記憶装置において、ＥＣＣ回路は、入力された書き込みデータのエラー訂正ビットを生成し、このエラー訂正ビットは書き込みデータとともにメモリアレイに格納される。そして、データの読み出し時には、当該メモリアレイから読み出されたデータおよびエラー訂正ビットに基づいてＥＣＣ回路がデータのチェック及び訂正を行い、正しいデータを出力する（例えば、特許文献１参照。）。
【０００４】
しかし、上記従来技術によっては、ＥＣＣ回路は、データの読み出し時には、エラー訂正するため動作する必要があり、このＥＣＣ回路をデータ信号が経由することで遅延が生じ、所望のデータに対する読み出しのためのアクセスタイムが長くなるという問題があった。
【特許文献１】特開平８−３１１９６号公報（第３−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記課題を解決するものであり、アドレス入力に対する所望のデータ読み出しのためのアクセスタイムが長くなるのを抑制可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体記憶装置は、
必要なメモリデータ、このメモリデータをエラー訂正するためのパリティデータが格納されたＲＯＭ回路と、
前記メモリデータのうちエラーと判定された前記メモリデータのアドレスである不良アドレスを格納する不良アドレス格納回路と、
エラーと判定された前記メモリデータを前記パリティデータに基づいてエラー訂正し前記不良アドレスに該当する救済データを生成するＥＣＣ回路と、
前記ＥＣＣ回路が生成した前記救済データを格納するデータ保持回路と、
前記メモリデータ読み出しのため入力された入力アドレスと前記不良アドレスとを比較するアドレス一致回路と、
前記アドレス一致回路の比較により、前記入力アドレスと前記不良アドレスとが一致した場合には前記不良アドレスに該当する前記救済データを出力させ、前記入力アドレスと前記不良アドレスとが一致しない場合には前記入力アドレスに該当する前記メモリデータを出力させるように、前記ＲＯＭ回路のデータ出力と前記データ保持回路のデータ出力とを切替る切替回路と、
を備えていることを特徴とする。
【発明の効果】
【０００７】
本発明の一態様に係る半導体記憶装置によれば、アドレス入力に対する所望のデータ読み出しのためのアクセスタイムが長くなるのを抑制可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態に係る半導体記憶装置は、例えば、不揮発性型の記憶回路であるＲＯＭ回路に格納されたデータのうちエラーと判断されたデータを訂正しつつ、このエラー訂正されたデータ（救済データ）をデータ保持回路に保持し、アドレス入力に対して、正常なデータをＲＯＭ回路から、またはエラー訂正されたデータ（救済データ）をデータ保持回路から適宜出力して、データ読み出しのアクセスタイムが長くなるのを抑制することを可能にするものである。
【０００９】
以下、本発明を適用した実施例について、図面を参照しながら詳細に説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る半導体記憶装置の要部の構成を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置１００は、本来記憶されているべき必要なメモリデータがメモリデータ領域１ａに格納され、このメモリデータをエラー訂正するためのパリティデータがパリティデータ領域１ｂに格納されたＲＯＭ回路１と、メモリデータのうちエラーと判定されたメモリデータのアドレスである不良アドレス（ヒューズデータにより規定）を格納する不良アドレス格納回路(Fuse Box)２と、この不良アドレス格納回路２が出力したヒューズデータを保持するヒューズデータ保持回路３と、このヒューズデータ保持回路３が出力するヒューズデータに基づいて、エラーと判定されたメモリデータがあるか否か、すなわち救済が必要であるか否かを判定する救済判定回路４と、を備えている。
【００１２】
さらに、半導体記憶装置１００は、エラーと判定されたメモリデータをパリティデータに基づいてエラー訂正し該不良アドレスに該当する救済データを生成するＥＣＣ回路５と、このＥＣＣ回路５が生成した救済データを格納するデータ保持回路６と、メモリデータ読み出しのため入力された入力アドレスとヒューズデータ保持回路３が保持する不良アドレスとを比較するアドレス一致回路７と、このアドレス一致回路７の比較結果を保持する切替保持回路８と、この切替保持回路８の出力に基づいてＲＯＭ回路１のデータ出力とデータ保持回路６のデータ出力とを切替る切替回路９と、を備えている。
【００１３】
ＲＯＭ回路１のメモリデータ領域１ａは、ＮビットのＲＯＭ入出力（Ｉ／Ｏ）を有し、一方、メモリデータの所望のエラー訂正を実施できるようにパリティのビット数が規定され、パリティ領域１ｂは、Ｍ（≦Ｎ）ビットのパリティ入出力（Ｉ／Ｏ）を有する。
【００１４】
不良アドレス格納回路２は、メタルヒューズ（Metal-Fuse）、または、通常は絶縁状態にあり書き込み電圧を加えることにより接続状態になるアンチヒューズ（Anti-Fuse）等の不揮発性記憶回路で構成されている。この不良アドレス格納回路２には、外部の故障検出回路（図示せず）により故障が検出されたＲＯＭ回路１のメモリデータの不良アドレスが、記憶されている。例えば、不良アドレス格納回路２がメタルヒューズの場合は、該メタルヒューズが溶断されることにより、ヒューズデータとして記憶される。
【００１５】
救済判定回路４は、救済が必要であるか否かを判定した結果をＲＯＭ回路１に出力し、救済が必要である場合にはＲＯＭ回路１はメモリデータとパリティデータとをＥＣＣ回路５に出力する。
【００１６】
ＥＣＣ回路５は、電源投入時、すなわち、半導体記憶装置１００のシステムに電源投入した後ＲＯＭ回路１に格納されたメモリデータを読み出すためのアドレス入力があるまでの間に、メモリデータ（ノーマル出力Ｎビット）とパリティデータ（パリティ出力Ｍビット）の入力をＲＯＭ回路１から受けて、メモリデータをパリティデータに基づいてエラー訂正し該不良アドレスに該当する救済データを生成する。なお、ＥＣＣ回路５による救済データの生成動作は、この電源投入時の１回のみである。
【００１７】
既述のように、データ保持回路６は、ＥＣＣ回路５により生成されたＮビットの救済データを格納する。このデータ保持回路６は、データ・フリップフロップ（D-F/F）またはＳＲＡＭ（Static Random Access Memory）等の揮発性記憶回路で構成されている。
【００１８】
ここで、例えば、これらのＥＣＣ回路５およびデータ保持回路６は、外付け回路または内蔵回路として規定することにより、ハードマクロもしくはソフトマクロのどちらでも構築が可能である。「外付け」とは、ＳｏＣ（System On a Chip）のチップにおいて、搭載されているＩＰ（Intellectual Property）を基準として、当該ＩＰ自身が持っていない機能をチップ内部のロジック領域を利用して実現している場合をいう。また、「内蔵」とは、ＳｏＣのチップにおいて、搭載されているＩＰを基準として、当該ＩＰ自身が所望の機能を内部に実現している場合をいう。
【００１９】
切替回路９は、このアドレス一致回路７の比較により、入力アドレスと不良アドレスとが一致した場合には、不良アドレスに該当する救済データを出力させ、入力アドレスと不良アドレスとが一致しない場合には入力アドレスに該当するメモリデータを出力させるように切替動作する。この切替回路９は、例えば、マルチプレクサ（ＭＵＸ）で構成されている。
【００２０】
このように、データを読み出す通常動作において、メモリデータを読み出す場合はＲＯＭ回路１へアクセスするのみで、ＥＣＣ回路５を経由しないためアクセスタイムが長くなるのを防ぐことができる。
【００２１】
そして、通常の読み出しの経路と救済後の読み出し経路とは分けて設計を行っているため、アドレス一致回路７により読み出し経路を切り替えて、最短の経路でデータを読み出すことができ、アクセスタイムを短縮することが可能となる。
【００２２】
ここで、上記構成を有する半導体記憶装置１００のＥＣＣ処理を含む動作について、以下説明する。
【００２３】
図２は、本発明の一態様である実施例１に係る半導体記憶装置のＥＣＣ処理の動作を説明するためのフローチャートである。
【００２４】
図２に示すように、初期状態は半導体記憶装置１００のシステムの電源が切れた状態であり、先ず、このシステムの電源を投入する（ステップＳ１）。
【００２５】
次に、半導体記憶装置１００のシステムの論理をイニシャルに戻して確定させるために、このシステムをリセットし（ステップＳ２）、このステップＳ２の後、システムのリセットを解除する（ステップＳ３）。
【００２６】
次に、不良アドレス格納回路２からヒューズデータをヒューズデータ保持回路３に転送する（ステップＳ４）。
【００２７】
次に、救済判定回路４が、ヒューズデータ保持回路３で保持されたヒューズデータに基づいて、ＲＯＭ回路１に格納されたメモリデータについて救済が必要であるか否かを判定する（ステップＳ５）。
【００２８】
このステップＳ５で、救済が必要であると判定された場合には、ＲＯＭ回路１は、救済判定回路４の出力を受けて、メモリデータとパリティデータと読み出してＥＣＣ回路５に出力する（ステップＳ６）。
【００２９】
このステップＳ６の後、ＥＣＣ回路５は、入力されたメモリデータとパリティデータとに基づいて、エラー訂正し該不良アドレスに該当する救済データを生成（ＥＣＣ処理）する。（ステップＳ７）。
【００３０】
このステップＳ７の後、データ保持回路６は、ＥＣＣ回路５により生成された救済データを格納する。（ステップＳ８）。
【００３１】
このステップＳ８の後、または、ステップＳ５で救済判定回路４により救済が不要であると判断された場合は、アドレス入力に基づいてデータを読み出す通常動作を実行し（ステップＳ９）、半導体記憶装置１００の一連の動作が完了する。
【００３２】
ここで、ＥＣＣ処理後、アドレス入力に基づいてデータを読み出す上記通常動作（ステップＳ９）について、詳細に説明する。
【００３３】
図３は、本発明の一態様である実施例１に係る半導体記憶装置のＥＣＣ処理後の通常動作を示すフローチャートである。
【００３４】
図３に示すように、先ず、ＲＯＭ回路１に格納されたメモリデータを読み出すために、アドレスが例えば外部装置からアドレス一致回路７に入力される（ステップＳ９１）。
【００３５】
次に、アドレス一致回路７が、ヒューズデータ保持回路３に保持された不良アドレスと入力されたアドレスとを比較し、この比較結果を切替保持回路８に出力する（ステップＳ９２）。
【００３６】
そして、このアドレス一致回路７の比較により、入力アドレスと不良アドレスとが一致しない場合には、この比較結果を受けて、ＲＯＭ回路１は入力アドレスに該当するメモリデータを出力するとともに、切替回路９は切替保持回路８に保持された比較結果に基づいて、ＲＯＭ回路１から出力されるメモリデータをデータ出力として出力する（ステップＳ９３）。
【００３７】
一方、アドレス一致回路７の比較により、入力アドレスと不良アドレスとが一致した場合には、切替回路９は切替保持回路８に保持された比較結果に基づいて、当該不良アドレスに該当する救済データを出力させるように出力の切替動作する（ステップＳ９４）。
【００３８】
このステップＳ９４における切替回路９の切替動作によりデータ保持回路に保持された当該不良アドレスに該当する救済データが出力データとして出力される（ステップＳ９５）。
【００３９】
以上のように、本実施例に係る半導体記憶装置によれば、ＲＯＭ回路に格納されたデータのうちエラーと判断されたデータを訂正しつつ、このエラー訂正されたデータ（救済データ）をデータ保持回路に保持し、アドレス入力に対して、正常なデータをＲＯＭ回路から、またはエラー訂正されたデータ（救済データ）をデータ保持回路から適宜出力して、データ読み出しのアクセスタイムが長くなるのを抑制することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一態様である実施例１に係る半導体記憶装置の要部の構成を示す平面図である。
【図２】本発明の一態様である実施例１に係る半導体記憶装置の動作を説明するためのフローチャートである。
【図３】本発明の一態様である実施例１に係る半導体記憶装置のＥＣＣ処理後の通常動作を示すフローチャートである。
【符号の説明】
【００４１】
１  ＲＯＭ回路
１ａ  メモリデータ領域
１ｂ  パリティデータ領域
２  不良アドレス格納回路
３  ヒューズデータ保持回路
４  救済判定回路
５  ＥＣＣ回路
６  データ保持回路
７  アドレス一致回路
８  切替保持回路
９  切替回路
１００  半導体記憶装置
【図１】
2007141364.tif 000003
【図２】
2007141364.tif 000004
【図３】
2007141364.tif 000005