(57)【要約】【課題】簡単にトランジスタの性能を向上させることができる半導体装置を得る。【解決手段】トランジスタが形成された半導体チップと、半導体チップの表面側を樹脂封止する第１のモールド樹脂と、半導体チップの裏面側を樹脂封止する第２のモールド樹脂とを備え、第１のモールド樹脂と第２のモールド樹脂とは熱膨張係数が異なり、半導体チップは第１，第２のモールド樹脂が冷却する際の収縮力の差により物理的に曲げられて、半導体チップのチャネル領域に歪みが導入されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体チップと、
前記半導体チップの表面側を樹脂封止する第１のモールド樹脂と、
前記半導体チップの裏面側を樹脂封止する第２のモールド樹脂とを備え、
前記第１のモールド樹脂と前記第２のモールド樹脂とは熱膨張係数が異なり、前記半導体チップは前記第１，第２のモールド樹脂が冷却する際の収縮力の差により物理的に曲げられて、前記半導体チップのチャネル領域に歪みが導入されていることを特徴とする半導体装置。
【請求項２】
前記第１のモールド樹脂と前記第２のモールド樹脂の一方はフィラーを含有し、他方は前記フィラーを含有しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１，第２のモールド樹脂は円形に成形されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
トランジスタが形成された半導体チップと、
前記半導体チップを樹脂封止するモールド樹脂と、
前記半導体チップ及び前記モールド樹脂からなるパッケージの中心より上側又は下側の一方のみに設けられた、前記モールド樹脂とは熱膨張係数が異なる部材とを備え、
前記半導体チップは前記モールド樹脂及び前記部材が冷却する際の収縮力の差により物理的に曲げられて、前記半導体チップのチャネル領域に歪みが導入されていることを特徴とする半導体装置。
【請求項５】
前記モールド樹脂は円形に成形されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体チップは八角形であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記半導体チップは、前記パッケージの中心より上側又は下側にずれていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項８】
トランジスタが形成された半導体チップと、
前記半導体チップを樹脂封止するモールド樹脂と、
前記半導体チップの上側及び下側に設けられた、前記モールド樹脂よりも熱膨張係数が大きい部材とを備え、
前記部材が冷却する際の収縮力により前記半導体チップのチャネル領域に圧縮歪みが導入されていることを特徴とする半導体装置。
【請求項９】
前記部材は一方向にストライプ状に並べられていることを特徴とする請求項４又は８に記載の半導体装置。
【請求項１０】
トランジスタが形成された半導体チップと、
凸型又は凹型の曲面を持ち、前記半導体チップが前記曲面に接着された支持基板とを備え、
前記半導体チップは前記曲面に沿って物理的に曲げられて、前記半導体チップのチャネル領域に歪みが導入されていることを特徴とする半導体装置。
【請求項１１】
トランジスタが形成された半導体チップと、
前記半導体チップが接着された可塑性の支持基板と、
前記半導体チップを樹脂封止するモールド樹脂とを備え、
前記半導体チップは前記支持基板と共に物理的に曲げられて、前記半導体チップのチャネル領域に歪みが導入されていることを特徴とする半導体装置。
【請求項１２】
前記半導体チップ上には、互いにチャネルの方向が直交するようにＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタが形成されていることを特徴とする請求項９〜１１の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に意図的に歪みを導入した半導体装置に関し、特にトランジスタが形成された半導体チップを物理的に曲げてトランジスタの性能を向上させることができる半導体装置に関するものである。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、半導体基板上にゲート絶縁膜及びゲート電極を順に形成した半導体素子である。このＭＩＳＦＥＴにおいて、短チャネル効果を抑制するために、ゲート電極のサイドウォールの下にソース・ドレインに連結されたエクステンションを浅く形成する技術が用いられる。この構造はＬＤＤ（Lightly Doped Drain）構造として知られている。
【０００３】
また、半導体素子は、外気を遮断して故障や劣化を防止するため樹脂等でパッケージングされる。また、高速化に対応するために、複数個の半導体装置を一つの基板上に搭載したマルチチップモジュール（ＭＣＭ）も製造されている。従来の半導体パッケージは、半導体素子に影響を与えないために、成形時にパッケージが反らないような工夫されていた。
【０００４】
近年、携帯機器の高機能化の要求やコスト低減のため、半導体集積回路の急速な高集積化の要求があり、特に最先端ＳｏＣ（System On a Chip）ではトランジスタのゲート長は縮小の一途をたどっている。ゲート長を縮小した時に最も問題となるのは、短チャネル効果による閾値ばらつきやサブスレッショルドリーク電流の増加である。この短チャネル効果を抑制するために、チャネル領域の不純物濃度を増加させたり、またソースドレインイクステンション領域を浅く形成したりしていた。しかし、チャネル領域の不純物濃度を増加させることにより、不純物散乱によってキャリア移動度が低下するため、結果的にトランジスタの電流駆動能力が低下する。また、ソースドレインイクステンション領域を浅く形成することによっても、寄生抵抗の増大を招き、電流駆動能力が低下する。このようにゲート長の縮小と共に電流駆動能力が低下するという問題があった。
【０００５】
この問題に対して、キャリア移動度向上のために、チャネル領域に意図的に歪みを導入した微細ＭＯＳトランジスタが提案されている。しかし、従来は、ウェハ製造の段階、又はトランジスタの形成途中のウェハプロセスにおいて歪みを導入していた。その一例として、Ｓｉ基板上に、Ｓｉより大きな格子間隔を有するＳｉＧｅ膜をエピタキシャル成長させた後、Ｓｉ膜をエピタキシャル成長させることで、最表面のＳｉに二軸性の引張り歪みを印加した歪みＳｉ基板を用いることによって、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタ両方の電流駆動能力を向上させる技術がある（例えば、非特許文献１，２参照）。
【０００６】
また、他の例として、Ｎ型ＭＯＳトランジスタには、高引張り応力ＳｉＮをゲートの上に成膜することでチャネル長方向に一軸性の引張り歪みを印加し、Ｐ型ＭＯＳトランジスタには、ソース・ドレインとしてＳｉＧｅを用いることでチャネル長方向に一軸性の圧縮歪みを印加することで、双方の電流駆動能力を向上させる技術がある（例えば、非特許文献３参照）。
【０００７】
【非特許文献１】K. Rim et al., Sympo.on VLSI Tech., P59, 2001
【非特許文献２】K. Rim et al., Sympo.on VLSI Tech., P98, 2002
【非特許文献３】T. Ghani et al., Tech. Dig. Int. Electron Device Meet.p.978, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、半導体デバイスは微細化の一途を辿りプロセスが複雑で制御が難しくなっているため、トランジスタレベルでの歪みを微細プロセスで印加することは困難である。
【０００９】
また、歪みＳｉ基板を用いる方法では、ＳｉＧｅ膜から表面への貫通欠陥などにより接合リーク電流が増大するという問題がある。また、歪みＳｉ層の格子間隔を大きく維持するためには、歪みＳｉ層を極めて薄くしなければならず、通常のＭＩＳＦＥＴの高温プロセスでは下層のＳｉＧｅ層から歪みＳｉ層表面へのＧｅの拡散が無視できない。また、Ｓｉ基板上へのＳｉＧｅ膜のへテロエピ成長により、結晶欠陥が形成されやすくなる。従って、歪みＳｉ上層表面へのＧｅの拡散、及び結晶欠陥を起点とする貫通欠陥の到達により、ゲート絶縁膜の信頼性を確保することが困難である。
【００１０】
また、ソース・ドレインとしてＳｉＧｅを用いる方法でも、Ｓｉ中に結晶欠陥を発生させリーク電流が増大するという問題や、ウェハプロセスの工程数が増大し複雑化するという問題がある。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は、簡単にトランジスタの性能を向上させることができる半導体装置を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、トランジスタが形成された半導体チップと、半導体チップの表面側を樹脂封止する第１のモールド樹脂と、半導体チップの裏面側を樹脂封止する第２のモールド樹脂とを備え、第１のモールド樹脂と第２のモールド樹脂とは熱膨張係数が異なり、半導体チップは第１，第２のモールド樹脂が冷却する際の収縮力の差により物理的に曲げられて、半導体チップのチャネル領域に歪みが導入されている。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１３】
本発明により、トランジスタが形成された半導体チップを物理的に曲げることで、簡単にトランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図であり、図２は図１のＡ−Ａ´における断面図、図３は図１のＢ−Ｂ´における断面図である。図示のように、Ｓｉ基板上にトランジスタ（Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタ）が形成された半導体チップ１１が、例えばエポキシ系又はシリコン系などの樹脂系の接着剤１２によりリードフレーム１３に接着固定され、アルミワイヤ１４によって両者が接続されている。そして、半導体チップ１１の表面（半導体素子面）側が第１のモールド樹脂１５ａにより樹脂封止され、半導体チップ１１の裏面側が第２のモールド樹脂１５ｂにより樹脂封止されている。ここで、第１，第２のモールド樹脂１５ａ，１５ｂは、Ｓｉと十分な密着性を持つ材質からなる。また、アルミワイヤ１４はモールド樹脂１５ａ，１５ｂに固定しないようにする。
【００１５】
ここで、第１のモールド樹脂１５ａは、モールド樹脂よりも熱膨張係数が小さい無機材料であるシリカからなるフィラー１６を含有している。一方、第２のモールド樹脂１５ｂはフィラー１６を含有していない。従って、フィラー１６を含めた第１のモールド樹脂１５ａ全体の熱膨張係数は、第２のモールド樹脂１５ｂより小さくなっている。
【００１６】
このように第１のモールド樹脂１５ａと第２のモールド樹脂１５ｂとで熱膨張係数が異なることにより、成形後に室温まで冷却する際に、半導体チップ１１は、第１，第２のモールド樹脂１５ａ，１５ｂの収縮力の差により表面側が凸型になるように物理的に曲げられる。この結果、半導体チップ１１のチャネル領域に二軸性の引張り歪みが導入される。
【００１７】
これにより、他の電気特性を変化させずに、ほぼキャリア移動度だけを向上させることができる。従って、トランジスタのオフ電流をほとんど増加させないまま、オン電流を増加させることができ、集積回路の動作速度を向上させることができる。そして、チャネル方向とチャネル幅方向の両方に引張り歪みが導入されるため、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方の電流駆動能力を向上させることができる。
【００１８】
また、特別なプロセスを用いる必要がなく従来の高温プロセスが適用できるため、ゲート絶縁膜の信頼性を損なうことなく、低コストに電流駆動能力を向上させることができる。そして、従来のような歪みＳｉ基板を用いる場合やソース・ドレインにＳｉＧｅを用いる場合と比較して、Ｇｅの拡散やリーク電流の増大といった問題を回避することができる。また、パッケージ工程で歪みを発生させるので、微細化の一途を辿るトランジスタレベルで歪みを発生させる必要がない。
【００１９】
なお、本実施の形態ではパッケージに成形用樹脂を適用した場合について説明したが、これに限らず、例えばセラミックで成形してもよい。この場合も、表面側と裏面側の成形材料の熱膨張係数の大小関係を上記と同様にすれば、上記と同様の効果が得られる。
【００２０】
実施の形態２．
本実施の形態では、図４に示すように、第１，第２のモールド樹脂１５ａ，１５ｂは円形に成形されている。他の構成は実施の形態１と同様である。これにより、実施の形態１と同様の効果を奏するだけでなく、パッケージ全体が均一に反るため、半導体チップのチャネル領域に印加される応力は、半導体チップの全面に渡って均一となる。
【００２１】
実施の形態３．
本実施の形態では、図５に示すように、第１，第２のモールド樹脂１５ａ，１５ｂは円形に成形され、さらに半導体チップ１１は八角形である。他の構成は実施の形態１と同様である。これにより、実施の形態１，２と同様の効果を奏するだけでなく、パッケージ全体が更に均一に反るため、半導体チップのチャネル領域に印加される応力は、半導体チップの全面に渡って更に均一となる。
【００２２】
実施の形態４．
本発明の実施の形態４に係る半導体装置の製造工程について図面を参照しながら以下に説明する。
【００２３】
まず、図６に示すように、Ｓｉ基板上にトランジスタが形成された半導体チップ１１を接着剤１２によりリードフレーム１３に接着固定し、アルミワイヤ１４によって両者を接続する。この半導体プロセスの前工程が終わったウェハを半導体チップごとに分割する。次に、半導体チップ１１をモールド樹脂１５で樹脂封止してパッケージ１７を形成する。ここで、モールド樹脂１５として、Ｓｉと十分な密着性を持つ材質を用いる。また、アルミワイヤ１４はモールド樹脂１５に固定しないようにする。そして、リードフレーム１３は、今後の変形を予め考慮した形にしておく。
【００２４】
次に、図７に示すように、パッケージ１７の裏面側又は表面側の何れか一方に高収縮性樹脂１８を接着する。この高収縮性樹脂１８としては、モールド樹脂１５よりも熱膨張係数が大きく、かつ冷却後もモールド樹脂１５との密着性に優れた材料を用いる。具体的には、通常のモールド樹脂１５の材質の中に含まれる収縮を抑制する物質、例えばアルミナパウダーやセラミックなどを意図的に減らすことで高収縮性樹脂１８を得ることができる。
【００２５】
そして、図８に示すように、高収縮性樹脂１８を固化させて収縮させることで、パッケージ１７全体を凸型に変形させる。これにより、半導体チップ１１を物理的に曲げて、半導体チップ１１のチャネル領域に歪みを導入することができる。
【００２６】
以上説明したように、本実施の形態では、半導体プロセスの前工程が全て終了した後に、高収縮性樹脂１８が冷却する際の収縮力によりパッケージ１７を物理的に曲げ、チャネル領域に歪みを導入する。これにより、他の電気特性を変化させずに、ほぼキャリア移動度だけを向上させることができる。従って、トランジスタのオフ電流をほとんど増加させないまま、オン電流を増加させることができ、集積回路の動作速度を向上させることができる。
【００２７】
この効果は、半導体プロセスの後工程に僅かな変更を加えるだけで得ることができる。また、上記の方法は、半導体チップ１１に物理的衝撃が加えられるような急激な変形を伴うものではないので、半導体チップ１１に余計な損傷を与えず、信頼性を劣化させることはない。
【００２８】
また、モールド樹脂１５が完全に固化する前に曲げると、モールド樹脂１５のみが変形して、肝心の半導体チップ１１にまで歪みが伝わらない。これに対し、上述したように固化したモールド樹脂１５を変形させれば、確実に半導体チップ１１に歪みを伝えることができる。ただし、前提として、半導体チップ１１との間の密着力が強いモールド樹脂１５を用いる必要がある。
【００２９】
また、高収縮性樹脂１８の厚さや追加回数は容易に変更できるので、必要に応じて歪みの量を容易に制御することができる。そして、凹型の変形が必要なら、パッケージ１７の上面に高収縮性樹脂１８を追加すればよい。
【００３０】
また、図９に示すように、パッケージ１７の下面全体に高収縮性樹脂１８を接着すれば、半導体チップ１１に二軸性の凸型変形を起すことができる。これにより、半導体チップ１１のチャネル領域に二軸性の引張り歪みが導入されるため、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方の電流駆動能力を向上させることができる。
【００３１】
一方、図１０に示すように、パッケージ１７の下面に高収縮性樹脂１８を一方向にストライプ状に並べれば、半導体チップ１１に一軸性に近い凸型変形を起すことができる。これにより、チャネル幅方向に引張り歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に引張り歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００３２】
また、通常、半導体チップ１１は矩形であり、一軸性の変形を起す場合は、これで問題ない。しかし、二軸性の変形の場合、対称性を考慮してモールド樹脂１５を円形に成形し、半導体チップ１１を８角形にするのが望ましい。また、必要があれば、高収縮性樹脂１８の接着と硬化を繰り返して、より大きな歪みを導入することもできる。
【００３３】
実施の形態５．
図１１は、本発明の実施の形態５に係る半導体装置を示す上面図であり、図１２はその断面図である。モールド樹脂１５内であって、パッケージ１７の中心より上側又は下側の一方のみに、モールド樹脂１５より熱膨張率の小さい線状のフィラー２１が埋め込まれている。
【００３４】
フィラー２１をパッケージ１７の上側につけた場合、冷却されるとパッケージ１７は線状のフィラー２１の方向に沿って、上に凸に湾曲し、半導体チップ１１のチャネル領域に一軸性の歪みが導入される。また、半導体チップ１１の端を固定せず自由端にすることで、半導体チップ１１のチャネル領域には純粋な一軸性の歪みが導入される。
【００３５】
ここで、半導体チップ１１の表面を上にすると、チャネル領域に一軸性の引張り歪みが導入される。これにより、チャネル幅方向に引張り歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に引張り歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。一方、半導体チップ１１の表面を下にすると、チャネル領域に一軸性の圧縮歪みがかかるため、それぞれ逆の導電型のＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００３６】
実施の形態６．
図１３は、本発明の実施の形態６に係る半導体装置を示す上面図であり、図１４はその断面図である。モールド樹脂１５内であって、パッケージ１７の中心より下側に、モールド樹脂１５より熱膨張率の大きい平板状部材２２が設けられている。
【００３７】
冷却されるとパッケージ１７は上に凸に湾曲し、半導体チップ１１のチャネル領域に二軸性の引張り歪みが導入され、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方の電流駆動能力を向上させることができる。また、半導体チップ１１の端を固定せず自由端にすることで、半導体チップ１１のチャネル領域には純粋な二軸性の歪みが導入される。
【００３８】
実施の形態７．
図１５は、本発明の実施の形態７に係る半導体装置を示す上面図であり、図１６はその断面図である。モールド樹脂１５内であって、パッケージ１７の中心より下側に、モールド樹脂１５より熱膨張率の大きい棒状部材２３が一方向に揃えられて設けられている。
【００３９】
冷却されるとパッケージ１７は図１５の横方向に凸に湾曲し、半導体チップ１１のチャネル領域に一軸性の引張り歪みが導入される。これにより、チャネル幅方向に引張り歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に引張り歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。一方、半導体チップ１１の表面を下にすると、チャネル領域に一軸性の圧縮歪みがかかるため、それぞれ逆の導電型のＭＯＳトランジスタの電流駆動能力を向上させることができる。また、半導体チップ１１の端を固定せず自由端にすることで、半導体チップ１１のチャネル領域には純粋な一軸性の歪みが導入される。
【００４０】
ここで、実施の形態１〜７において、樹脂封止の際に、半導体チップ１１をパッケージ１７の中心より上側又は下側にずらせば、より大きな歪みを導入することができる。半導体チップ１１に加わる歪みは、中心では０であり、それより上にいくほど大きな引張り歪みが加わり、下にいくほど大きな圧縮歪みが加わるからである。
【００４１】
実施の形態８．
図１７は、本発明の実施の形態８に係る半導体装置を示す上面図であり、図１８は棒状部材に垂直な方向における断面図である。モールド樹脂１５内であって、半導体チップ１１の上側及び下側に、モールド樹脂１５より熱膨張率の大きい棒状部材２３が一方向にストライプ状に並べられている。
【００４２】
冷却されると棒状部材２３は図１７の横方向に収縮する。この棒状部材２３の収縮力により、半導体チップ１１のチャネル領域に圧縮歪みが導入される。これにより、チャネル幅方向に圧縮歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に圧縮歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。なお、半導体チップ１１の横方向両端は固定し、縦方向両端は自由端にすることで、半導体チップ１１のチャネル領域には純粋な一軸性の圧縮歪みが導入される。
【００４３】
実施の形態９．
図１９は、本発明の実施の形態９に係る半導体装置を示す上面図であり、図２０は図１９のＡ−Ａ´における断面図、図２１は図１９のＢ−Ｂ´における断面図である。トランジスタが形成され、配線工程を経た後、ダイシングされた半導体チップ１１は、支持基板３１の曲面に接着剤３２によって接着されている。さらに、この支持基板３１は、接着剤３２によってリードフレーム３３に接着されている。ここで、接着剤３２として、シリコン系、エポキシ系、Ａｕ−Ｓｉや半田などが用いられる。また、支持基板３１は図２２に示すように二軸性の凸型曲面を有しており、支持基板３１の材料は、半導体チップ１１を固定し、接着剤の接合や硬化のための熱処理や、ワイヤボンデイング時の熱処理、モールド工程でのモールド樹脂加熱硬化時に変形しないものであれば良く、例えばセラミックなどである。
【００４４】
これにより、半導体チップ１１は支持基板３１の曲面に沿って物理的に曲げられて、半導体チップ１１のチャネル領域に二軸性の引張り歪みが導入される。従って、チャネル方向とチャネル幅方向の両方に引張り歪みが導入されるため、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方の電流駆動能力を向上させることができる。
【００４５】
また、支持基板３１の曲面を全ての点で等しくすることで、半導体チップ１１内の各トランジスタに導入される歪みが等しくなり、電流駆動能力の面内ばらつきを防ぐことができる。そして、積層チップにおいても、図２３に示すように２つの半導体チップ１１をそれぞれ支持基板３１の曲面に接着剤３２によって接着することで、２つの半導体チップ１１に共に二軸性の引張り歪みを印加することができる。また、図２４に示すように、上側の半導体チップ１１だけを支持基板３１の曲面に接着することや、図２５に示すように、下側の半導体チップ１１だけを支持基板３１の曲面に接着することもできる。
【００４６】
実施の形態１０．
図２６，２７は、本発明の実施の形態１０に係る半導体装置を示す断面図であり、図２６は図１９のＡ−Ａ´における断面図に対応し、図２７は図１９のＢ−Ｂ´における断面図に対応する。本実施の形態では支持基板３１は図２２に示すように一軸性の凸型曲面を有している。その他の構成は、実施の形態９と同様である。
【００４７】
これにより、半導体チップ１１は支持基板３１の曲面に沿って物理的に曲げられて、半導体チップ１１のチャネル領域に一軸性の引張り歪みが導入される。従って、チャネル幅方向に引張り歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に引張り歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００４８】
また、支持基板３１の曲面を全ての点で等しくすることで、半導体チップ１１内の各トランジスタに導入される歪みが等しくなり、電流駆動能力の面内ばらつきを防ぐことができる。そして、本実施の形態は、実施の形態９と同様に積層チップにも適用することができる。
【００４９】
実施の形態１１．
図２９，３０は、本発明の実施の形態１１に係る半導体装置を示す断面図であり、図２９は図１９のＡ−Ａ´における断面図に対応し、図３０は図１９のＢ−Ｂ´における断面図に対応する。本実施の形態では支持基板３１は図３１に示すように一軸性の凹型曲面を有している。その他の構成は、実施の形態９と同様である。
【００５０】
これにより、半導体チップ１１は支持基板３１の曲面に沿って物理的に曲げられて、半導体チップ１１のチャネル領域に一軸性の圧縮歪みが導入される。従って、チャネル幅方向に圧縮歪みが導入されるようにすればＮ型ＭＯＳトランジスタの電流駆動能力を向上させることができ、チャネル方向に圧縮歪みが導入されるようにすればＰ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００５１】
また、支持基板３１の曲面を全ての点で等しくすることで、半導体チップ１１内の各トランジスタに導入される歪みが等しくなり、電流駆動能力の面内ばらつきを防ぐことができる。そして、本実施の形態は、実施の形態９と同様に積層チップにも適用することができる。
【００５２】
実施の形態１２．
本発明の実施の形態１２に係る半導体装置の製造工程について図面を参照しながら以下に説明する。
【００５３】
まず、図３２に示すように、前工程を終えてトランジスタが形成された半導体チップ１１を接着剤４１によってＴＡＢ（Tape Automated Bonding）テープ４２に接着する。次に、半導体チップ１１を銅配線４３とアルミワイヤ１４を介して電気的に接続する。そして、ＴＡＢテープ４２を可塑性の支持基板４４に接着する。さらに、支持基板４４を物理的なカで凸型に曲げることにより、半導体チップ１１を物理的に曲げて、半導体チップ１１のチャネル領域に歪みを導入する。
【００５４】
なお、支持基板４４を曲げる方法として、実施の形態４と同様に、高収縮性樹脂１８を支持基板４４の裏面に付着させる方法を用いることができる。その後、図３３に示すように、半導体チップ１１や銅配線４３をモールド樹脂１５で樹脂封止する。
【００５５】
このように、半導体プロセスの前工程が全て終了した後に、支持基板４４と共に半導体チップ１１を物理的に曲げて、チャネル領域に歪みを導入することにより、実施の形態１と同様の効果を奏する。また、支持基板４４の曲げ方を変えることで、半導体チップ１１に加わる歪みの種類や量を簡単に調節することができる。例えば、凹型の変形を加えることもでき、一軸性の歪みか二軸性の歪みかを選択することもできる。
【００５６】
また、半導体チップ１１上には応力を加えるための力点が存在しないため、半導体チップ１１が変形により割れる可能性が低い。また、半導体チップ１１の歪み量を直接測定しなくても、モールド樹脂１５や支持基板４４の歪みを測定すれば、半導体チップ１１の歪み量がわかるので、歪み量を調整しやすい。なお、支持基板４４が厚いほど、表面に装着された半導体チップ１１への歪み導入が効率的に行われる。
【００５７】
実施の形態１３．
図３４に示すようなインバータ回路を半導体チップに形成する場合に、通常は、半導体チップとして、図３５に示すように、互いにチャネルの方向が平行するようにＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタが形成されたものを用いる。図示のように、両トランジスタのゲート電極５１、ソース電極５２及びドレイン電極５３はそれぞれ平行に延在している。
【００５８】
ここで、図３５の縦方向に一軸性の引張り歪みを導入した場合、歪みを受けた方向にチャネルが向いているＮ型ＭＯＳトランジスタは電流が増加し、Ｐ型ＭＯＳトランジスタは電流が減少する。従って、Ｎ型ＭＯＳトランジスタの電流値が想定値より低く、Ｐ型ＭＯＳトランジスタの電流値が想定値より高くアンバランスになっている場合は、この縦方向への一軸性の引張り歪みの導入により、想定値に近づけることができる。逆の場合も、同様にアンバランスを調整できる。
【００５９】
しかし、チャネル方向に一軸性の引張り歪みを受けると、Ｎ型ＭＯＳトランジスタはキャリア移動度が上昇し性能が上がるが、Ｐ型ＭＯＳトランジスタは逆に性能が下がる。一方、チャネル方向に一軸性の圧縮歪みを受けると、Ｎ型ＭＯＳトランジスタの性能は下がり、Ｐ型ＭＯＳトランジスタの性能は上がる。そのため、図３５に示すような配置では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのどちらかの性能を上げようとすると、他方は下がってしまう。
【００６０】
そこで、実施の形態１３では、半導体チップとして、図３６に示すように、互いにチャネルの方向が直交するようにＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタが形成されたものを用いる。これにより、一軸性の歪みにより片方だけ性能を向上させることができる。即ちＰ型ＭＯＳトランジスタの性能が不足気味であれば、Ｐ型ＭＯＳトランジスタのチャネル方向に圧縮歪みを導入することにより、Ｎ型ＭＯＳトランジスタの性能を大きく落とすことなく、Ｐ型ＭＯＳトランジスタの性能を改善することができる。同様にＮ型ＭＯＳトランジスタの性能だけを改善させることもできる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１のＡ−Ａ´における断面図である。
【図３】図１のＢ−Ｂ´における断面図である。
【図４】本発明の実施の形態２に係る半導体装置を示す上面図である。
【図５】本発明の実施の形態３に係る半導体装置を示す上面図である。
【図６】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態４に係る半導体装置の一例を示す下面図である。
【図１０】本発明の実施の形態４に係る半導体装置の他の例を示す下面図である。
【図１１】本発明の実施の形態５に係る半導体装置を示す上面図である。
【図１２】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図１３】本発明の実施の形態６に係る半導体装置を示す上面図である。
【図１４】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図１５】本発明の実施の形態７に係る半導体装置を示す上面図である。
【図１６】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図１７】本発明の実施の形態８に係る半導体装置を示す上面図である。
【図１８】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図１９】本発明の実施の形態９に係る半導体装置を示す上面図である。
【図２０】図１９のＡ−Ａ´における断面図である。
【図２１】図１９のＢ−Ｂ´における断面図である。
【図２２】本発明の実施の形態９に係る支持基板を示す斜視図である。
【図２３】本発明の実施の形態９に係る積層チップの半導体装置の一例を示す断面図である。
【図２４】本発明の実施の形態９に係る積層チップの半導体装置の他の例を示す断面図である。
【図２５】本発明の実施の形態９に係る積層チップの半導体装置の更に他の例を示す断面図である。
【図２６】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【図２７】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【図２８】本発明の実施の形態１０に係る支持基板を示す斜視図である。
【図２９】本発明の実施の形態１１に係る半導体装置を示す断面図である。
【図３０】本発明の実施の形態１１に係る半導体装置を示す断面図である。
【図３１】本発明の実施の形態１１に係る支持基板を示す斜視図である。
【図３２】本発明の実施の形態１２に係る半導体装置の製造工程を示す断面図である。
【図３３】本発明の実施の形態１２に係る半導体装置の製造工程を示す断面図である。
【図３４】ＣＭＯＳインバータを示す回路図である。
【図３５】通常のトランジスタの配置図である。
【図３６】本発明の実施の形態１３に係るトランジスタの配置図である。
【符号の説明】
【００６２】
１１  半導体チップ
１５，１５ａ，１５ｂ  モールド樹脂
１７  パッケージ
１８  高収縮性樹脂（部材）
２１  フィラー（部材）
２２  平板状部材（部材）
２３  棒状部材（部材）
３１，４４  支持基板
【図１】
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【図２】
2007250664.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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