(57)【要約】【課題】ＭＯＮＯＳ型不揮発性メモリの微細化に伴って、電荷保持膜の薄膜化などによる電荷保持特性の劣化を回避可能とする。【解決手段】電荷保持膜の膜厚方向でのトラップ密度及びトラップレベルの分布を複数のステップ状の分布などとする。一例として、トラップ密度が高くトラップレベルの浅いＳｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜をトラップ密度の低いＳｉ3Ｎ4膜で挟む３層スタック構造に構成することにより、注入電荷がＳｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜に集中され、電荷保持膜が薄膜化されても、電荷保持特性の高い膜を得ることができる【選択図】図１
2007250582.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体基板に互いに離間して形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された、少なくとも窒素とシリコンからなる化合物膜と、
前記化合物膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜上に形成された電極と、を有し、
前記化合物膜は、電荷トラップ準位の密度の高い膜をそれより電荷トラップ順位の密度の低い膜で挟んだ構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜が、シリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン酸窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷トラップ準位密度の高い膜は、シリコン酸窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ準位密度の高い膜は、複数形成され、夫々電荷トラップ準位密度の低い膜で挟まれた構造であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ゲート電極（金属・ポリシリコン）、Ｓｉ酸化膜、Ｓｉ窒化膜（Ｓｉ3Ｎ4膜）、トンネル酸化膜（Ｓｉ酸化膜）、Ｓｉ基板からなるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)型ないしＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型不揮発性半導体記憶装置において、Ｓｉ窒化膜（Ｓｉ3Ｎ4膜）中の、膜厚方向の特定の領域に選択的に電荷を保持させる機能を有するようにすることで、電荷保持特性などが、より向上したＭＯＮＯＳ／ＳＯＮＯＳ型不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
図５は、従来の、ＭＯＮＯＳ型不揮発性半導体記憶装置の、基本的な構造を示す断面模式図である。図示するように、ＭＯＮＯＳ型不揮発性半導体記憶装置は、例えばｐ型のＳｉ基板１０１に例えばｎ型の拡散領域であるソース１０２とドレイン１０３が形成され、それらソース１０２とドレイン１０３の間に形成されるチャネル形成領域上に、ＳｉＯ2からなるトンネル酸化膜１０４、Ｓｉ窒化膜（Ｓｉ3Ｎ4）からなる電荷保持膜１０５、ＳｉＯ2からなるコントロール絶縁膜１０６、そして金属・ポリシリコンなどからなるゲート電極１０７が積層された構造となっている。
【０００３】
このメモリ構造においては、注入された電荷は、トラップ膜であるＳｉ窒化膜（Ｓｉ3Ｎ4）からなる電荷保持膜１０５の膜中（電荷トラップ準位の伝導帯とのエネルギー差；以後トラップレベルと称する；約０．８ｅＶ）と、Ｓｉ3Ｎ4からなる電荷保持膜１０５とＳｉＯ2からなるコントロール絶縁膜１０６との界面にトラップされている。特にＳｉ窒化膜（Ｓｉ3Ｎ4）からなる電荷保持膜１０５と、それを酸化して得られるコントロール絶縁膜１０６との前記界面には、電荷トラップの深いエネルギーのレベルの準位が形成されることが知られている（特許文献１）。
【０００４】
また、その界面で形成される半導体材料組成相当である、ＳｉＯxＮy組成の膜を、ＡＬＣＶＤ（Atom Layer Chemical Vapor Deposition、原子層化学的気相成長法）により、Ｓｉ3Ｎ4からなる電荷保持膜１０５とＳｉＯ2からなるコントロール絶縁膜１０６との界面に意図的に成長し、深いエネルギーのレベルの電荷トラップ準位（トラップレベル；２．０ｅＶ以上）を有する電荷保持膜に適用する構造も提案されている（特許文献２）。また、Ｓｉ3Ｎ4組成の電荷保持膜の電荷トラップ準位密度（以後、トラップ密度と称する）を高くする他の方法として、Ｓｉ3Ｎ4のＳｉとＮの組成比率を変えてＳｉリッチな膜（以後、Ｓｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜と称する）や、Ｓｉ−Ｈ基を多く含む様にＳｉ3Ｎ4を成膜する方法（非特許文献１）などが提案されている。
【特許文献１】特開平１１−４０６８２号公報
【特許文献２】特開２００２−２２２８７６号公報
【非特許文献１】IEEE, Solid-State Electron. 43,2025(1999)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今後、メモリ素子の微細化がますます進展するに従い、ＳｉＯ2からなるトンネル酸化膜１０４やＳｉ窒化膜（Ｓｉ3Ｎ4）からなる電荷保持膜１０５の薄膜化が進む。その結果、ＳｉＯ2からなるトンネル酸化膜１０４の薄膜化により、電荷保持特性の劣化を招き、Ｓｉ3Ｎ4からなる電荷保持膜１０５の薄膜化により、メモリの書き込み効率、書き込み電荷量の低下を招く。今後のメモリ素子の微細化に対応するために、各層の薄膜化が進んでも、メモリ動作に必要な電荷量をトラップできる十分なトラップ密度と、かつ良好な電荷保持特性を有するメモリ素子の開発が要請される。
【０００６】
その要請に対し、トラップ密度の高い電荷保持膜として、上述のＡＬＣＶＤ（Atom Layer Chemical Vapor Deposition、原子層化学的気相成長法）によって形成されたＳｉＯxＮy膜を用いる場合、トラップレベルが深いため、素子の微細化が進んでも電荷保持特性は良いと考えられる。しかし、電荷の書き込み速度は制限されよう。
【０００７】
また、上述のＳｉリッチＳｉ3Ｎ4膜の適用については、電荷トラップ準位の密度は高いものの、そのトラップレベルが浅いとされる。この膜を用いたメモリ素子の特性としては、書き込み速度の高速化に対応可能であると見られるが、他方、電荷保持特性が良くないことが考えられる。つまり、書き込み速度の高速化と、電荷保持特性の向上はトレードオフの関係にあると考えられ、その両立は難しいとされている。
【０００８】
そこで、本発明の課題は、メモリ動作に必要な十分な電荷を電荷保持膜中に書き込めることが可能で、かつ電荷保持性の良い、さらには書き込み速度の高速化も可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の目的は、シリコン半導体基板に互いに離間して形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された、少なくとも窒素とシリコンからなる化合物膜と、
前記化合物膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜上に形成された電極と、を有し、
前記化合物膜は、電荷トラップ準位の密度の高い膜をそれより電荷トラップ順位の密度の低い膜で挟んだ構造を有することを特徴とする不揮発性半導体記憶装置により可能となる。
【００１０】
また、前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜が、シリコン窒化膜であることを特徴とする。
【００１１】
また、前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン酸窒化膜であることを特徴とする。
【００１２】
また、前記電荷トラップ準位密度の高い膜は、シリコン酸窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン窒化膜であることを特徴とする。
【００１３】
また、前記電荷トラップ準位密度の高い膜は、複数形成され、夫々電荷トラップ準位密度の低い膜で挟まれた構造であることを特徴とする。
【発明の効果】
【００１４】
図１に、本発明の、化合物膜領域（例えば、荷電保持膜として例えばＳｉ3Ｎ4膜などのシリコン窒化膜）における、膜厚方向での電荷トラップ準位密度（トラップ密度）分布及び電荷トラップ準位のエネルギーレベル（トラップレベル）分布形成の例を示す。本図において、縦軸の０は、第１のシリコン酸化膜（例えば、トンネル酸化膜としてのＳｉＯ2膜)との境界面であり、同ｚは、第２のシリコン酸化膜（例えば、コントロール絶縁膜としてのＳｉＯ2膜）との境界である。横軸は各膜厚部位でのトラップ密度ｎの分布を模式的に示したものである。図示された２次曲線ｄのように膜厚中央領域にトラップ密度が高くなるようにグラデーションを有した場合を示したものである。また、図示されている領域ａ、ｂ、ｃの３領域では、各領域の電荷トラップ準位のトラップレベルが異なり、各領域でステップ状に変化している場合を示している。
【００１５】
このように、化合物膜領域（例えば、荷電保持膜としてＳｉ3Ｎ4膜などのシリコン窒化膜）中の特定の厚さ方向の領域に、異なるトラップ密度・トラップレベルを有する領域を形成することが可能である。この荷電保持膜の厚さ方向の特定領域で、トラップ密度の高い領域を形成すれば、そこの多くの電荷をトラップさせることが可能である。他方、特定領域に、トラップレベルが浅いトラップ準位が形成されている場合、電荷を捕獲する効率は良いが、捕獲された電荷は抜けやすく、他方、その特定領域でのトラップレベルが深い場合は、電荷捕獲効率は良くないが、捕獲された電荷は抜けにくい、といった特性がある。
【００１６】
すなわち、トラップ密度の高い・低いといった密度の特性と、トラップレベルの深い・浅いといったトラップレベルの特性を併せて用いること、言わばトラップ準位特性の異なる領域を、膜厚方向に組み合わせ形成して電荷保持層を得ることによって、電荷保持特性が良く、さらには書き込みの速いメモリの実現が、微細化の進んだメモリ世代でも可能であることを示している。
【００１７】
図１に示したように、電荷保持膜中のトラップ密度がグラデーション状とトラップレベルがステップ状とすることで、以下のような効果を得ることができる。
（１）電荷保持膜の特定の膜層の場所に、集中して多くの電荷を書込むことができるため、電荷保持膜全体に多くのトラップレベルが分布しているのに比べ、書き込み後のしきい値のばらつきを抑えられること。
（２）電荷保持膜の厚さ方向の任意の場所にトラップ密度の高い層を形成することが可能であることから、メモリ特性の設計と制御が可能となること。
（３）また、このような設計された分布を持つ電荷保持膜を、後述するように、Ｓｉ3Ｎ4膜の改質によって実現可能なことから、Ｓｉ3Ｎ4形成で実際に使用している製造ラインに若干の変更を行うだけで製造でき、新たな異質の材料を投入のための新製造ラインの構築などを必要としないこと。
【００１８】
一般的に、この様なメモリ素子において、電荷保持膜に書き込まれる電荷（トラップされる電荷）の個数が決まっている場合、電荷がトラップ膜中、つまり電荷保持膜中にほぼ一様に分布する状況のときよりも、膜中の特定の層に集中した状況の方が、メモリ素子の書き込み時と消去時のしきい値の差、すなわちメモリウインドウが広く取れ、データ読出しエラーが少なくできる。特にトラップされている電荷の位置がＳｉ基板側に近いほど、このメモリウインドウの拡大効果がある。この様に、たとえ書込む電荷量が少なくても、電荷トラップが集中する層のコントロールにより、十分広いメモリウインドウが得られ、メモリ素子の書き込み・読出ししきい値電圧の低電圧化、書き込み速度の高速化の点においても効果がある。したがって、電荷保持膜中の膜厚方向での電荷トラップ位置を制御することは、メモリ素子の性能向上に非常に有効な手段であると言える。
【００１９】
この様な観点からも、上述のＡＬＣＶＤによって形成されたＳｉＯxＮy膜を用いる場合では、電荷保持特性は良好とされるものの、電荷保持膜中のトラップは膜厚方向にほぼ一様に分布していることなり、電荷をトラップする膜中の膜厚方向位置を特定層に集中させることは困難であることは明らかであり、勿論、上述の効果も期待できない。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態を、添付図を参照しつつ説明する。
【００２１】
（第１の実施例）Ｓｉ3Ｎ4／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／Ｓｉ3Ｎ4スタック構造
本実施例は、電荷保持膜の構造を、Ｓｉ3Ｎ4／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／Ｓｉ3Ｎ4スタック構造とした、いわば電荷保持膜の膜厚方向の中間部をＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜とし、これをＳｉ3Ｎ4膜で挟み込んだ構造を有する、不揮発性半導体メモリである。
【００２２】
図２（１）は、この構造を有する電荷保持膜における電荷のふるまいを説明するための、バンド構造（伝導帯部近傍のみを示す）を模式的に示した図である。Ｓｉ3Ｎ4／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／Ｓｉ3Ｎ4からなる電荷保持膜１のバンド構造と、この電荷保持膜１に接して形成される、ＳｉＯ2からなるトンネル酸化膜２と、ＳｉＯ2からなるコントロール絶縁膜３のバンド構造も同時に示されている。図において、電荷保持膜１の各膜の禁制帯中に点線で示されたものは、各層中のトラップレベルを模式的に示したものである。
【００２３】
本構造のメモリ素子の電荷保持膜１は、熱酸化などで形成されたＳｉＯ2からなるトンネル酸化膜２上に、ＬＰＣＶＤ（減圧ＣＶＤ）でＳｉ3Ｎ4膜を２〜３ｎｍ程度成膜し、その上に、Ｓｉがリッチとなるように原料ガス（例えば、Ｓｉ2ＨＣｌ2とＮＨ3など）の比率を変えてＬＰＣＶＤでＳｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜を１〜２ｎｍ程度積層し、さらにその上に、先と同様に、Ｓｉ3Ｎ4膜を成膜することによって得られる。Ｓｉ3Ｎ4膜などの成膜はＬＰＣＶＤの代わりにプラズマＣＶＤを用いてもよい。そして、その上の水蒸気酸化などでＳｉＯ2からなるコントロール絶縁膜３を積層する。
【００２４】
この電荷保持膜１の構造では、注入された電荷は、トラップ密度が最も高く、かつトラップレベルの浅いＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜にトラップされやすい。メモリ素子が電荷保持モードではトラップされているトラップレベルが浅いために伝導帯に励起される可能性があるが、Ｓｉ3Ｎ4膜とのバリアが存在するため、容易に外部へ逃げ出すことはない。
【００２５】
Ｓｉ3Ｎ4／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4界面付近では、トラップレベルのエネルギー差により、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜からＳｉ3Ｎ4膜中へ電荷移動が起こり得るが、Ｓｉ3Ｎ4膜のトラップレベルの方がＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜のそれより深いため、より安定な電荷トラップとなるため、電荷保持特性はより良い方向となる。
【００２６】
（第２の実施例）ＳｉＯＮ／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／ＳｉＯＮスタック構造
本実施例は、電荷保持膜の構造を、ＳｉＯＮ／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／ＳｉＯＮスタック構造とした、いわば電荷保持膜の膜厚方向の中間部をＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜とし、これをＳｉＯＮ膜で挟み込んだ構造を有する、不揮発性半導体メモリである。
【００２７】
図２（２）は、この構造を有する電荷保持膜における電荷のふるまいを説明するための、バンド構造（伝導帯部近傍のみを示す）を模式的に示した図である。ＳｉＯＮ／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／ＳｉＯＮからなる電荷保持膜４のバンド構造と、この電荷保持膜４に接して形成される、ＳｉＯ2からなるトンネル酸化膜２と、ＳｉＯ2からなるコントロール絶縁膜３のバンド構造も同時に示されている。図において、電荷保持膜４の各膜の禁制帯中に点線で示されたものは、各層中のトラップレベルを模式的に示したものである。
【００２８】
本構造のメモリ素子の電荷保持膜４は、熱酸化などで形成されたＳｉＯ2からなるトンネル酸化膜２上に、ＬＰＣＶＤでＳｉ3Ｎ4膜を２〜３ｎｍ程度成膜し、さらにこの膜をプラズマ酸化もしくはＲＴＡ（Rapid Thermal Annealing高速熱処理）酸化することによりＳｉＯＮ膜とする。その上に、Ｓｉがリッチとなるように原料ガス（例えば、Ｓｉ2ＨＣｌ2とＮＨ3など）の比率を変えてＬＰＣＶＤでＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜を１〜２ｎｍ程度積層し、さらにその上に、先と同様にＳｉＯＮ膜を成膜することによって得られる。Ｓｉ3Ｎ4膜などの成膜はＬＰＣＶＤの代わりにプラズマＣＶＤを用いてもよい。そして、その上の水蒸気酸化などでＳｉＯ2からなるコントロール絶縁膜３を積層する。
【００２９】
この電荷保持膜４の構造では、注入された電荷は、トラップ密度が最も高く、かつトラップレベルの浅いＳｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜にトラップされやすい。第１の実施の形態で、両側をＳｉ3Ｎ4膜とした場合に比べ、ＳｉＯＮ膜を用いた場合の方が、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜とのバリアが高いので、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜にトラップされた電荷はより外に逃げにくい。また、ＳｉＯＮ膜のトラップレベルは深いので、ＳｉＯＮ／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4界面付近の電荷は、より深いトラップレベルに移動する可能性から、この構造においては、更に電荷保持特性が良くなる方向である。
【００３０】
書き込み時においてＳｉＯＮ膜中にも電荷がトラップされる可能性はあるが、ＳｉＯＮ膜よりもＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4膜の方が、トラップレベルが浅く、かつトラップ密度も高いことから、書き込み効率が良いので、低電圧、短時間書き込みでは、Ｓｉ−ｒｉｃｈ  Ｓｉ3Ｎ4膜中に多くの電荷がトラップされることとなる。
【００３１】
（第３の実施例）Ｓｉ3Ｎ4／ＳｉＯＮ／Ｓｉ3Ｎ4スタック構造
本実施例は、電荷保持膜の構造を、Ｓｉ3Ｎ4／ＳｉＯＮ／Ｓｉ3Ｎ4スタック構造とした、いわば電荷保持膜の膜厚方向の中間部をＳｉＯＮ膜とし、これをＳｉ3Ｎ4膜で挟み込んだ構造を有する、不揮発性半導体メモリである。
【００３２】
図２（３）は、この構造を有する電荷保持膜における電荷のふるまいを説明するための、バンド構造（伝導帯部近傍のみを示す）を模式的に示した図である。Ｓｉ3Ｎ4／ＳｉＯＮ／Ｓｉ3Ｎ4からなる電荷保持膜５のバンド構造と、この電荷保持膜５に接して形成される、ＳｉＯ2からなるトンネル酸化膜２と、ＳｉＯ2からなるコントロール絶縁膜３のバンド構造も同時に示されている。図において、電荷保持膜１の各膜の禁制帯中に点線で示されたものは、各層中のトラップレベルを模式的に示したものである。
【００３３】
本構造のメモリ素子の電荷保持膜５は、熱酸化などで形成されたＳｉＯ2からなるトンネル酸化膜２上に、ＬＰＣＶＤでＳｉ3Ｎ4膜を２〜３ｎｍ程度成膜し、次いで、ＬＰＣＶＤでＳｉ3Ｎ4膜を後の酸化による膜厚目減りを考慮した膜厚分（例えば、３〜４ｎｍ）を積層した後、この膜をプラズマ酸化もしくはＲＴＡ酸化することにより１〜２ｎｍ厚のＳｉＯＮ膜を得る。さらにその上に同様にＳｉ3Ｎ4膜を２〜３ｎｍ程度成膜することによって得られる。Ｓｉ3Ｎ4膜などの成膜はＬＰＣＶＤの代わりにプラズマＣＶＤを用いてもよい。そして、その上の水蒸気酸化などでＳｉＯ2からなるコントロール絶縁膜３を積層する。
【００３４】
通常、ＬＰＣＶＤで形成されたＳｉ3Ｎ4膜のトラップ密度は、７×１０18／ｃｍ3程度といわれており、これを面トラップ密度にすると、１．９×１０12／ｃｍ2となる。他方、Ｓｉ3Ｎ4膜を酸化して得られるＳｉＯＮ膜の面トラップ密度は、２×１０13／ｃｍ2といわれており、両者のトラップ密度は、ＳｉＯＮ膜が一桁高い。
【００３５】
従って、この電荷保持膜５の構造では、注入された電荷は、トラップ密度が最も高く、かつトラップレベルの深いＳｉＯＮ膜に多くトラップされる。深いトラップレベルを多く持つＳｉＯＮ膜に電荷を保持させるため、この膜を用いたメモリ素子では、書き込み効率や電荷保持特性の点で優れた素子といえる。
【００３６】
以上の３つ実施例で示した、電荷保持膜を構成するスタック構造の３層からなる各層の膜厚は、一例であってこれに限らない。要求されるメモリ素子の特性によって変えることができる。例えば、電荷保持特性をより良くしたい場合では、例えば、トンネル酸化膜側の層の膜厚をより厚くすれば良い。またメモリ動作におけるメモリウインドウを広く取りたい場合は、例えば、中間の層の膜厚をより厚くすれば良い。また、コントロール絶縁膜に接する側の層は、電荷保持膜にかかる電界をコントロールする役割を担っており、この膜を適宜変えて動作電圧を制御することができる。
【００３７】
（第４の実施例）４層以上のスタック構造
上述の各実施例では、電荷保持膜を３層スタック構造としたが、４層以上のスタック構造としても良い。一例として、図３（１）、及び図３（２）に示すような、トンネル酸化膜２とコントロール絶縁膜３の間に、トンネル酸化膜２側から、Ｓｉ3Ｎ4／Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4／Ｓｉ3Ｎ4／ＳｉＯＮ／Ｓｉ3Ｎ4の５層の膜のスタック構造を有する電荷保持膜６形成する例を示す。図３（１）にはスタック積層された電荷保持膜の模式図を、図３（２）に、図２に示したのと同様な、バンド構造図を示す。ここにおいて、Ｓｉ3Ｎ4層に挟まれたＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4層とＳｉＯＮ層が、トラップ密度の高い層となっている。
【００３８】
この構造の電荷保持膜６は、ＮＡＮＤ型メモリの多値動作が可能となる。この動作原理を、図４を用いて説明する。図４（１）は、上述の構成を有する電荷保持膜において、特定のトラップ密度の高い層であるＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4層とＳｉＯＮ層中に、電荷ｅが存在・不存在の場合の状態を模式的に示した図であり、それぞれに応じて、状態１（００）、状態２（０１）、状態３（１０）、状態４（１１）とする。図４（２）は、この電荷保持膜を用いたメモリ素子の、読出しゲート電圧と、そのときに流れるドレイン電流の関係（Ｉ−Ｖ特性）を、模式的に表した図であって、図中の線（グラフ）の状態１、２、３、４でのＩ−Ｖ特性が、段階的にしきい値が変化しており、図４（１）の状態１、２、３、４各々に対応することを示す。
【００３９】
図４（１）において、状態１（００）は、イニシャルの状態を表しており、電荷はＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4層及びＳｉＯＮ層のどちらにも書き込まれていない、即ち、（００）状況であって、図４（２）のＩ−Ｖ特性における、状態１の特性（しきい値が最小）を示す。
【００４０】
状態２（０１）は、ＳｉＯＮ層に電荷が（多く）書き込まれ、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4層には電荷が書き込まれない（少ない）状態であり、Ｉ−Ｖ特性における、状態２のグラフに相応する。この電荷蓄積状態を実現するためには、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4層のトラップレベルが浅い特徴を生かして、下層のＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4層には電荷が書き込まれず、ＳｉＯＮ層に電荷が書き込まれような、大きな書き込み電圧を必要とする。
【００４１】
状態３（１０）は、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4層に電荷が（多く）書き込まれ、ＳｉＯＮ層には電荷が書き込まれない（少ない）状態であり、Ｉ−Ｖ特性における、状態３のグラフに相応する。この場合は、書き込み電圧を状態２のときよりも低くすることにより、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4層に多くの電荷を書込むことが可能であると考えられる。
【００４２】
状態４（１１）は、Ｓｉ−ｒｉｃｈ Ｓｉ3Ｎ4層とＳｉＯＮ層の両方に、電荷が書き込まれた状態であり、Ｉ−Ｖ特性における、状態４のグラフに相応する。この状態を実現する方法の一つとして２段階に書込む方法が考えられ、先ず高電圧で上層のＳｉＯＮ層に電荷を書き込んだあと、低電圧で下層のＳｉ−ｒｉｃｈ Ｓｉ3Ｎ4層に書き込みを行う方法である。
【００４３】
以上に示した５層構造の電荷保持膜の構成と書き込み方法によって、１つのＮＡＮＤ型メモリセルで４つの状態を表現できるので、２ｂｉｔｓ／ｃｅｌｌ動作が可能であるといえる。この実施例では、ＮＡＮＤ型メモリの具体的な実現方法を示したが、ＮＯＲ型メモリに同様な構造を適用した場合でも、メモリの多値動作が可能である。
【００４４】
以上の実施例を含む実施の形態に関し、さらに以下の付記を開示する。
【００４５】
（付記１）
シリコン半導体基板に互いに離間して形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャネル領域上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された、少なくとも窒素とシリコンからなる化合物膜と、
前記化合物膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜上に形成された電極と、を有し、
前記化合物膜は、電荷トラップ準位の密度の高い膜をそれより電荷トラップ順位の密度の低い膜で挟んだ構造を有することを特徴とする不揮発性半導体記憶装置。
【００４６】
（付記２）
前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜が、シリコン窒化膜であることを特徴とする付記１記載の不揮発性半導体記憶装置。
【００４７】
（付記３）
前記電荷トラップ準位密度の高い膜は、シリコン窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン酸窒化膜であることを特徴とする付記１記載の不揮発性半導体記憶装置。
【００４８】
（付記４）
前記電荷トラップ準位密度の高い膜は、シリコン酸窒化膜であり、電荷トラップ準位密度の低い膜は、シリコン窒化膜であることを特徴とする付記１記載の不揮発性半導体記憶装置。
【００４９】
（付記５）
前記電荷トラップ準位密度の高い膜は、複数形成され、夫々電荷トラップ準位密度の低い膜で挟まれた構造であることを特徴とする付記１記載の不揮発性半導体記憶装置。
【００５０】
（付記６）
前記電荷トラップ準位密度の高いシリコン窒化膜は、シリコン窒化膜中のシリコンと窒素の組成比を変化させて得られていることを特徴とする付記２、３のいずれかに記載の不揮発性半導体記憶装置。
【００５１】
（付記７）
前記電荷トラップ準位密度の高いシリコン窒化膜は、シリコン窒化膜中にＳｉ−Ｈ基を多く含んでいることを特徴とする付記２、３のいずれかに記載の不揮発性半導体記憶装置。
【００５２】
（付記８）
前記電荷トラップ準位密度の高い膜は、シリコンと窒素の組成比を変化させたシリコン窒化膜又は、シリコン酸窒化膜であり、前記電荷トラップ準位密度の低い膜は、シリコン窒化膜であることを特徴とする付記５記載の不揮発性半導体記憶装置。
【図面の簡単な説明】
【００５３】
【図１】本発明の電荷保持膜の構成例を説明する図
【図２】本発明の実施例を説明する図（実施例１，２，３）
【図３】本発明の実施例を説明する図（実施例４）
【図４】本発明の実施例を動作を説明する図（実施例４）
【図５】従来のメモリ構成を説明する図
【符号の説明】
【００５４】
１、４、５、６    電荷保持膜
２    トンネル酸化膜
３    コントロール絶縁膜
１０１    Ｓｉ基板
１０２    ソース
１０３    ドレイン
１０４    トンネル酸化膜
１０５    電荷保持膜
１０６    コントロール絶縁膜
１０７    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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