(57)【要約】【課題】  参照電圧を安定的に供給することのできる強誘電体メモリおよびその製造方法を提供する。【解決手段】  本発明にかかる強誘電体メモリ１０００の製造方法は、ゲート電極が第１の導電型である第１のトランジスタと、ゲート電極が第２の導電型である第２のトランジスタとの仕事関数差を参照電圧として発生する参照電圧発生回路１００と、強誘電体キャパシタとを含む強誘電体メモリの製造方法であって、前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に、前記強誘電体キャパシタの読み取り電圧に応じた濃度の不純物を添加する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ゲート電極が第１の導電型である第１のトランジスタと、ゲート電極が第２の導電型である第２のトランジスタとの仕事関数差を参照電圧として発生する参照電圧発生回路と、強誘電体キャパシタとを含む強誘電体メモリの製造方法であって、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に、前記強誘電体キャパシタの読み取り電圧に応じた濃度の不純物を添加する、強誘電体メモリの製造方法。
【請求項２】
請求項１において、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に、前記強誘電体キャパシタに含まれる強誘電体キャパシタを形成するための材料に応じた濃度の不純物を添加する、強誘電体メモリの製造方法。
【請求項３】
請求項１または２において、
ポリシリコンにより前記ゲート電極を形成し、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極のそれぞれの不純物濃度が１×１０１６／ｃｍ３になるように不純物を添加する、強誘電体メモリの製造方法。
【請求項４】
強誘電体キャパシタと、
ゲート電極が第１の導電型である第１のトランジスタと、ゲート電極が第２の導電型である第２のトランジスタとの仕事関数差を参照電圧として発生する参照電圧発生回路と、
を含み、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極の不純物濃度は、前記強誘電体キャパシタの読み取り電圧に応じた濃度である、強誘電体メモリ。
【請求項５】
請求項４において、
前記第１のトランジスタおよび第２のトランジスタのゲート電極はポリシリコンからなり、
前記参照電圧発生回路は、０〜１．１Ｖの参照電圧を発生する、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルに強誘電体キャパシタを含む強誘電体メモリ（FeRAM；Ferroelectric Random Access Memory）が注目を集めている。ＦｅＲＡＭは、電界を与えなくても分極を持続する強誘電体膜の残留分極を利用して、分極の向きをデータ“０”またはデータ“１”として記憶させることができる不揮発性メモリである。
【０００３】
ＦｅＲＡＭのメモリセル構造としては、代表的なものとして１Ｔ１Ｃ型（1 Transistor 1 Capacitor）や２Ｔ２Ｃ型（2 Transistor 2 Capacitor）などが挙げられる。１Ｔ１Ｃ型のメモリセル構造は、２Ｔ２Ｃ型のメモリセル構造に比べてセル面積を半減することができるため、メモリセルアレイの高集積化の要請に伴い有力視されている。
【０００４】
１Ｔ１Ｃ型のメモリセル構造の強誘電体メモリでは、メモリセルに格納されているデータを読み取る際に、参照電圧（基準電圧）を必要とする。たとえば特許文献１は、参照電圧発生用の強誘電体コンデンサに電荷を格納し、格納された電荷を検知コンデンサにうつして、検知コンデンサと強誘電体コンデンサとを短絡することにより、参照電圧を発生している。
【０００５】
しかし、このような参照電圧発生方法では、多数個のメモリセルに対して１の強誘電体コンデンサしか接続されていないため、参照電圧発生用の強誘電体コンデンサのリライト回数が非常に多くなる。すると、参照電圧発生用の強誘電体コンデンサは、疲労劣化（ファティーグ）し、正確な参照電圧を発生できなくなる。この参照電圧の電位変動は、記憶データの誤判定を引き起こすため、参照電圧を安定的に供給される技術が望まれている。
【特許文献１】特開平５−２４２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、参照電圧を安定的に供給することのできる強誘電体メモリおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明にかかる強誘電体メモリの製造方法は、
ゲート電極が第１の導電型である第１のトランジスタと、ゲート電極が第２の導電型である第２のトランジスタとの仕事関数差を参照電圧として発生する参照電圧発生回路と、強誘電体キャパシタとを含む強誘電体メモリの製造方法であって、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に、前記強誘電体キャパシタの読み取り電圧に応じた濃度の不純物を添加する。
【０００８】
本発明にかかる強誘電体メモリの製造方法において、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に、前記強誘電体キャパシタに含まれる強誘電体キャパシタを形成するための材料に応じた濃度の不純物を添加することができる。
【０００９】
本発明にかかる強誘電体メモリの製造方法において、
ポリシリコンにより前記ゲート電極を形成し、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極のそれぞれの不純物濃度が１×１０１６／ｃｍ３になるように不純物を添加することができる。
【００１０】
本発明にかかる強誘電体メモリは、
強誘電体キャパシタと、
ゲート電極が第１の導電型である第１のトランジスタと、ゲート電極が第２の導電型である第２のトランジスタとの仕事関数差を参照電圧として発生する参照電圧発生回路と、
を含み、
前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極の不純物濃度は、前記強誘電体キャパシタの読み取り電圧に応じた濃度である。
【００１１】
本発明にかかる強誘電体メモリにおいて、
前記第１のトランジスタおよび第２のトランジスタのゲート電極はポリシリコンからなり、
前記参照電圧発生回路は、０〜１．１Ｖの参照電圧を発生することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１３】
１．強誘電体メモリの全体構造
まず、本実施の形態にかかる強誘電体メモリの全体の構造について説明する。図１は、本実施の形態にかかる強誘電体メモリ１０００の構成を示す概略図である。強誘電体メモリ１０００は、メモリセルアレイと、参照電圧発生回路１００と、センスアンプ部１２０とを含む。強誘電体メモリ１０００は、１トランジスタ／１キャパシタ（１Ｔ１Ｃ）メモリセル構造を有する。メモリセルアレイは、選択用トランジスタおよび強誘電体キャパシタを含む複数のメモリセルと、ワード線と、プレート線と、ビット線とを含む。ワード線は、複数の選択用トランジスタのゲートに共通接続されている。プレート線は、強誘電体キャパシタの一端に接続されている。ビット線は、選択用トランジスタのソースおよびドレインを介して強誘電体キャパシタの他端に接続されている。
【００１４】
参照電圧発生回路１００は、メモリセルからデータを読み出す際に使用する参照電圧を発生し、センスアンプ部１２０に送る。参照電圧発生回路１００の詳細については、後述する。センスアンプ部１２０は、メモリセルに格納されているデータの読み出し動作を行う。センスアンプ部１２０は、参照電圧発生回路１００から受け取った参照電圧とビット線の電圧とを比較し、データが論理“１”なのかデータが論理“０”なのかを判定する。またセンスアンプ部１２０は、ビット線の電圧を増幅してもよい。
【００１５】
２．参照電圧発生回路
次に参照電圧発生回路１００の詳細について説明する。
【００１６】
２．１．回路構造
図２は、参照電圧発生回路１００の構成を示す回路図である。参照電圧発生回路１００は、ゲート電極が第１の導電型である第１のトランジスタ（Ｔ１）と、ゲート電極が第２の導電型である第２のトランジスタ（Ｔ２）との仕事関数差電圧を参照電圧として発生する。参照電圧発生回路１００は、差動増幅器５０と、トランジスタＴ５と、抵抗Ｒ１、Ｒ２を含む。
【００１７】
差動増幅器５０は、ｎＭＯＳトランジスタＴ１、Ｔ２と、ｐＭＯＳトランジスタＴ３、Ｔ４と、ｎＭＯＳトランジスタＴ６とを有する。差動増幅器５０では、ｎＭＯＳトランジスタＴ１、Ｔ２がカレントミラー回路を構成するｐＭＯＳトランジスタＴ３、Ｔ４を介して電源ＶＤＤに接続されている。ｐＭＯＳトランジスタＴ３、Ｔ４のゲート電極が相互に接続され、ｎＭＯＳトランジスタＴ１、Ｔ２のいずれか一方、ここではｎＭＯＳトランジスタＴ２のドレインに接続されることにより、ｐＭＯＳトランジスタＴ３、Ｔ４が負荷の役割を果たしている。ｎＭＯＳトランジスタＴ２のゲート電極には、帰還抵抗電位（抵抗Ｒ１、Ｒ２による電位）が入力される。ｎＭＯＳトランジスタＴ１、Ｔ２のソースは相互に接続され、定電流源を構成するｎＭＯＳトランジスタＴ６を介してグランド端子ＧＮＤに接続されている。差動増幅器５０の出力端子となる、ｎＭＯＳトランジスタＴ１とｐＭＯＳトランジスタＴ３との接続点５１は、出力トランジスタＴ５のゲート電極に接続されている。
【００１８】
以上のような構成により、参照電圧発生回路１００は、トランジスタＴ１とトランジスタＴ２との仕事関数差を参照電圧として発生することができる。このような参照電圧発生回路１００は、電源電圧が変化しても参照電圧を一定に保つことができる。また参照電圧発生回路１００は、使用頻度が高い場合であっても、安定した参照電圧を発生し続けることができる。
【００１９】
２．２．Ｔ１とＴ２の構造について
トランジスタＴ１とトランジスタＴ２のゲート電極の濃度は、強誘電体キャパシタの読み出し電圧に応じてかえることができる。具体的には以下のとおりである。
【００２０】
図１２は、トランジスタＴ１とトランジスタＴ２を模式的に示す断面図である。トランジスタＴ１は、第１のゲート電極１４と、ｎ型不純物拡散領域２２とを含み、トランジスタＴ２は、第２のゲート電極１５と、ｎ型不純物拡散領域２４とを含む。なお、第３のゲート電極１６およびｐ型不純物拡散領域２６と、第４のゲート電極１７およびｐ型不純物拡散領域２８とは、それぞれ他のトランジスタとして機能する。
【００２１】
第１のゲート電極１４および第２のゲート電極１５には、強誘電体キャパシタの読み出し電圧に応じた濃度の不純物が添加される。たとえば強誘電体キャパシタの読み出し電圧が約２．２Ｖである場合には、トランジスタＴ１とトランジスタＴ２の仕事関数差電圧を、２．２の約半分の約１．１Ｖにすることができる。
【００２２】
本実施の形態では、トランジスタＴ１とトランジスタＴ２のゲート電極がポリシリコンからなる場合について説明する。第１のゲート電極１４は、ｎ型の不純物を含み、第２のゲート電極１５は、ｐ型の不純物を含むとする。ｎ型の不純物（ＡｓまたはＰ）およびｐ型の不純物（Ｂ）の濃度を１×１０２１／ｃｍ３とした場合には、トランジスタＴ１の閾値電圧は、約０．５Ｖとなり、トランジスタＴ２の閾値電圧は、約１．６Ｖとなる。したがって、トランジスタＴ１とトランジスタＴ２の仕事関数差電圧は、約１．１Ｖとなる。
【００２３】
強誘電体キャパシタの読み出し電圧が約１．２Ｖである場合には、トランジスタＴ１とトランジスタＴ２の仕事関数差電圧を、１．２の約半分の約０．６Ｖにすることができる。このとき、ｎ型の不純物（ＡｓまたはＰ）およびｐ型の不純物（Ｂ）の濃度を１×１０１６／ｃｍ３とした場合には、トランジスタＴ１とトランジスタＴ２の仕事関数差電圧は、約０．６Ｖとなる。
【００２４】
即ち、トランジスタＴ１とトランジスタＴ２のゲート電極が互いに異なる導電型の不純物を含む場合には、それぞれの不純物濃度を高くすることにより、参照電圧発生回路１００は、より高い参照電圧を発生することができる。また参照電圧発生回路１００は、それぞれの不純物濃度を低くすることにより、より低い参照電圧を発生することができる。
【００２５】
このように、参照電圧発生回路１００は、強誘電体キャパシタの読み出し電圧に応じて、０〜１．１Ｖの間で参照電圧を設定することができる。即ち、ポリシリコンを用いてゲート電極を形成することにより、強誘電体キャパシタの読み出し電圧が約０〜２．２Ｖの間のときに、参照電圧発生回路１００は、読み出し電圧の２分の１である０〜１．１Ｖの間で適切な参照電圧を発生することができる。
【００２６】
強誘電体キャパシタを形成するための材料や強誘電体の種類毎に予め強誘電体キャパシタの読み出し電圧を測定しておくことにより、強誘電体メモリ１０００は、強誘電体キャパシタを形成するための材料や強誘電体の種類毎に不純物濃度を調整し、適切な参照電圧を発生することができる。
【００２７】
３．製造工程
次に、トランジスタＴ１とトランジスタＴ２の製造工程について説明する。図３〜図１２は、トランジスタＴ１とトランジスタＴ２の製造工程を示す断面図である、
（１）まず、基板１０を用意し、素子分離領域２０を形成する（図３参照）。基板１０としては、たとえばｐ型シリコン基板を用いる。素子分離領域２０は、たとえば酸化シリコンからなり、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されることができる。
【００２８】
（２）次に、ｎ型の不純物を基板１０に導入することにより、ｎウエル領域を形成する（図４参照）。まず、フォトリソグラフィ技術によりレジスト層３０を基板１０上の所定の領域に形成する。そしてレジスト層３０に覆われていない領域にｎ型の不純物を導入する。ｎ型の不純物としては、たとえばＰを用いる。不純物の導入は、イオン注入法により行うことができる。ついで、ｐ型の不純物を基板１０に導入することにより、ｐウエル領域を形成する（図５参照）。まず、フォトリソグラフィ技術によりレジスト層３２を基板１０上の所定の領域に形成する。そしてレジスト層３２に覆われていない領域にｐ型の不純物を導入する。ｐ型の不純物としては、たとえばＢＦ２を用いる。不純物の導入は、イオン注入法により行うことができる。
【００２９】
（３）次に、ゲート絶縁層３１を形成する。ゲート絶縁層３１としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層３１の上に、ポリシリコン層１２を形成する（図７参照）。その後、ポリシリコン層１２を公知のリソグラフィーおよびエッチング技術によりパターニングすることにより第１のゲート電極１４、１５、１６および１７が形成される（図８参照）。
【００３０】
（４）次に、ｐウエル領域における第２のゲート電極１５以外の領域、およびｎウエル領域における第３のゲート電極１６に、ｎ型の不純物を導入する（図９参照）。まず、フォトリソグラフィ技術によりレジスト層３４を基板１０の上方の所定の領域に形成する。そしてレジスト層３４に覆われていない領域にｎ型の不純物としてＡｓまたはＰを用いて、たとえば５×１０１５／ｃｍ２程度のドーズ量を打ち込むことができる。不純物濃度の調節は、ドーズ量、打ち込み時間等の公知の方法によって行うことができる。これにより、ｎ型不純物拡散領域２２、２４と、ｎ型の第１のゲート電極１４および第３のゲート電極１６とを形成することができる。
【００３１】
ここでは、第１のゲート電極１４の不純物濃度は、第３のゲート電極１６と同じ不純物濃度であるが、これにかえて、第１のゲート電極１４と第３のゲート電極１６の濃度をかえてもよい。その場合には、第１のゲート電極１４の上方にもレジスト層３４を形成し、その後または前に、第１のゲート電極１４に不純物を打ち込むことにより、第１のゲート電極１４と第３のゲート電極１６の濃度をかえることができる。
【００３２】
（５）次に、第２のゲート電極１５に、ｐ型の不純物を導入する（図１０参照）。まず、フォトリソグラフィ技術によりレジスト層３５を基板１０の上方の所定の領域に形成する。そしてレジスト層３５に覆われていない領域にｐ型の不純物としてＢＦ２を用いて、たとえば５×１０１５／ｃｍ２程度のドーズ量を打ち込むことができる。
【００３３】
（６）次に、ｎウエル領域における第３のゲート電極１６以外の領域に、ｐ型の不純物を導入する（図１１参照）。まず、フォトリソグラフィ技術によりレジスト層３６を基板１０の上方の所定の領域に形成する。そしてレジスト層３６に覆われていない領域にｐ型の不純物としてＢＦ２を用いて、たとえば５×１０１５／ｃｍ２程度のドーズ量を打ち込むことができる。工程（５）および工程（６）により、第２のゲート電極１５と第４のゲート電極１７の濃度をかえることができる。なお、第２のゲート電極１５の不純物濃度は、第４のゲート電極１７と同じ濃度でもよい。
【００３４】
以上の工程により図１２に示すトランジスタＴ１とトランジスタＴ２を形成することができる。なお、強誘電体メモリ１０００におけるメおモリセルアレイやセンスアンプ部１２０等他の構成は、公知の方法を用いて製造することができる。
【００３５】
４．変形例
また、異なる不純物濃度のゲート電極を有する複数のトランジスタを、予め接続可能にしておき、使用する強誘電体キャパシタの種類に応じて、適切な不純物濃度のトランジスタを選択して参照電圧発生回路に用いてもよい。このとき参照電圧発生回路は、たとえば、複数のトランジスタをヒューズ等で切り替える構造を有してもよい。
【００３６】
また、本実施の形態にかかる参照電圧発生回路１００では、第１のゲート電極１４および第２のゲート電極１５を用いて参照電圧を発生させているが、これに加えて第３のゲート電極１６および第４のゲート電極１７を用いて参照電圧を発生させてもよい。
【００３７】
また、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。
【００３８】
また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる強誘電体メモリの構成を示す概略図。
【図２】本実施の形態にかかる参照電圧発生回路の構成を示す回路図。
【図３】強誘電体メモリの製造工程を説明するための図。
【図４】強誘電体メモリの製造工程を説明するための図。
【図５】強誘電体メモリの製造工程を説明するための図。
【図６】強誘電体メモリの製造工程を説明するための図。
【図７】強誘電体メモリの製造工程を説明するための図。
【図８】強誘電体メモリの製造工程を説明するための図。
【図９】強誘電体メモリの製造工程を説明するための図。
【図１０】強誘電体メモリの製造工程を説明するための図。
【図１１】強誘電体メモリの製造工程を説明するための図。
【図１２】強誘電体メモリの製造工程を説明するための図。
【符号の説明】
【００４０】
１０  基板、１２  ポリシリコン層、１４  第１のゲート電極、１５  第２のゲート電極、１６  第３のゲート電極、１７  第４のゲート電極、２０  素子分離領域、２２  ｎ型不純物拡散領域、２４  ｎ型不純物拡散領域、２６  ｐ型不純物拡散領域、２８  ｐ型不純物拡散領域、３０  レジスト層、３１  ゲート絶縁層、３２  レジスト層、３４  レジスト層、３５  レジスト層、３６  レジスト層、５０  差動増幅器、１００  参照電圧発生回路、１２０  センスアンプ部、１０００  強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007035711.tif 000011
【図１０】
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【図１１】
2007035711.tif 000013
【図１２】
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