(57)【要約】【課題】全容量に対するフローティングゲートとコントロールゲート間の容量比を向上させ、かつ、読み出し作動時の信頼性を向上させること。【解決手段】基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に配設された第２の拡散領域７ｂと、フローティングゲートの上に配設されたコントロールゲート１１と、を備える。セレクトゲート３ａとフローティングゲート６ａの間の容量は、基板１とフローティングゲート６ａの間の容量よりも小さくなるように構成される。セレクトゲート３ａとフローティングゲート６ａの間のサイドウォール１４ａの厚さは、基板１とフローティングゲート６ａの間の絶縁膜５の膜厚より厚くなるように構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板（１）上の第１の領域に配設されたセレクトゲート（３ａ）と、
前記第１の領域に隣接する第２の領域に配設されたフローティングゲート（６ａ）と、
前記第２の領域と隣接する第３の領域に配設されたローカルビット線（７ａ、７ｂ）と、
前記フローティングゲートの上に配設されたコントロールゲート（１１）と、
を備え、
前記セレクトゲートと前記フローティングゲートの間の容量は、前記基板と前記フローティングゲートの間の容量よりも小さくなるように構成されたことを特徴とする半導体記憶装置。
【請求項２】
前記セレクトゲートと前記フローティングゲートの間の間隔は、前記基板と前記フローティングゲートの間の間隔よりも大きいことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記セレクトゲートと前記フローティングゲートの間の対向面積は、前記基板と前記フローティングゲートの間の対向面積よりも小さくなるように構成されたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記セレクトゲートと前記フローティングゲートの間に配設された第１の絶縁膜（１４ａ）と、
前記基板と前記フローティングゲートの間に配設された第２の絶縁膜（５）と、
を備えることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項５】
前記第１の絶縁膜は、前記第２の絶縁膜の膜厚よりも厚いことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１の絶縁膜は、前記第２の絶縁膜に用いられる材料よりも比誘電率の低い材料よりなることを特徴とする請求項４又は５記載の半導体記憶装置。
【請求項７】
前記第１の絶縁膜は、前記セレクトゲートの側壁を覆うようにサイドウォール状に形成されていることを特徴とする請求項４乃至６のいずれか一に記載の半導体記憶装置。
【請求項８】
前記セレクトゲート上に配設された第３の絶縁膜（１０）を備え、
前記第１の絶縁膜（１４ａ）は、前記第３の絶縁膜の側壁の一部又は全部を覆うことを特徴とする請求項４乃至７のいずれか一に記載の半導体記憶装置。
【請求項９】
前記第３の絶縁膜上に配設された第４の絶縁膜（４）を備え、
前記第１の絶縁膜（１４ａ）は、前記第４の絶縁膜の側壁の一部又は全部を覆うことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記セレクトゲートは、共通線から複数の櫛歯部分が延在し、かつ、一方のセレクトゲートの櫛歯部分が、他方のセレクトゲートの櫛歯間隙に所定の間隔をおいて交互にかみ合うように配され、
前記コントロールゲートは、前記セレクトゲートの櫛歯部分と交差する方向に延在され、かつ、前記セレクトゲートと立体交差し、
前記フローティングゲートは、前記セレクトゲートの両側であって前記コントロールゲートの下に配され、
前記ローカルビット線は、前記セレクトゲートの櫛歯部分の間であって前記セレクトゲートの櫛歯部分が延在する方向に沿って配されることを特徴とする請求項１乃至９のいずれか一に記載の半導体記憶装置。
【請求項１１】
基板（１）上の第１の領域に配設されたセレクトゲート（３ａ）の側壁にサイドウォール状の第１の絶縁膜（１４ａ）を形成する工程と、
前記第１の領域に隣接する前記基板上の第２の領域に第２の絶縁膜（５）を形成する工程と、
前記第２の絶縁膜上であって前記セレクトゲートの側壁に前記第１の絶縁膜を介してサイドウォール状のフローティングゲート（６ａ）を形成する工程と、
を含み、
各前記工程のいずれかの工程では、前記基板と前記フローティングゲートの間の容量が、前記セレクトゲートと前記フローティングゲートの間の容量よりも大きくなるように行われることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記第２の絶縁膜を形成する工程では、前記第２の絶縁膜が前記セレクトゲートの真横の部位の前記第１の絶縁膜の膜厚よりも薄くなるように行われることを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【請求項１３】
前記第２の絶縁膜を形成する工程では、前記第２の絶縁膜が前記第１の絶縁膜に用いられる材料よりも比誘電率の高い材料となるように行われることを特徴とする請求項１１又は１２記載の半導体記憶装置の製造方法。
【請求項１４】
前記フローティングゲートを形成する工程では、前記第１の絶縁膜および前記第２の絶縁膜を含む基板全面に堆積したフローティングゲート膜をエッチバックすることによって行われることを特徴とする請求項１１乃至１３のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１５】
前記フローティングゲートを形成する工程では、前記基板と前記フローティングゲートの間の対向面積が、前記セレクトゲートと前記フローティングゲートの間の対向面積よりも大きくなるように、前記エッチバックが調整されることを特徴とする請求項１４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する半導体記憶装置およびその製造方法に関し、特に、１セルあたり複数ビット情報を記憶する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、１セルあたり複数ビット情報を記憶する不揮発性半導体記憶装置として、図９及び図１０に示すような不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板１０１表面に互いに離間して並設される第１の拡散領域１０７ａ及び第２の拡散領域１０７ｂと、第１の拡散領域１０７ａ及び第２の拡散領域１０７ｂの間の領域の基板１０１上に絶縁膜１０２を介して配設されるセレクトゲート１０３ａと、セル領域外のセレクトゲート１０３ａ下の基板１０１表面に、セレクトゲート１０３ａと交差する方向に延在して配設された第３の拡散領域（図９の１２１）と、を備え、第１の拡散領域１０７ａとセレクトゲート１０３ａとの間の第１の領域、及び、第２の拡散領域１０７ｂとセレクトゲート１０３ａとの間の第２の領域に、絶縁膜１０２を介して配設されるフローティングゲート１０６ａと、フローティングゲート１０６ａとセレクトゲート１０３ａの上に絶縁膜１０８を介して配設されるコントロールゲート１１１と、を有し、第１の拡散領域１０７ａと、フローティングゲート１０６ａと、コントロールゲート１１１と、セレクトゲート１０３ａとで第１の単位セルを構成し、第２の拡散領域１０７ｂと、フローティングゲート１０６ａと、コントロールゲート１１１と、セレクトゲート１０３ａとで第２の単位セルを構成したものがある。セレクトゲート１０３ａに正電圧を印加することによって、セル領域内のセレクトゲート１０３ａ下の基板１０１表面に反転層１２０が形成される（特許文献１参照）。
【０００３】
従来例１に係る不揮発性半導体記憶装置によれば、セレクトゲート１０３ａ下のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート１０３ａを挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、安定な回路動作を得るのに有利である。
【０００４】
従来例１に係る不揮発性半導体記憶装置の製造方法について図面を用いて説明する。図１１〜１４は、従来例１に係る不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
【０００５】
まず、基板１０１に素子分離領域（図示せず）を形成した後、基板１０１のセル領域にウェル（図示せず）を形成し、その後、第３の拡散領域（図９の１２１）を形成し、その後、基板１０１上に絶縁膜１０２（例えば、シリコン酸化膜）を形成し、絶縁膜１０２の上にセレクトゲート膜１０３（例えば、高濃度の不純物を含むポリシリコン膜）を形成し、セレクトゲート膜１０３上に絶縁膜１１０（例えば、シリコン酸化膜）を形成し、絶縁膜１１０上に絶縁膜１０４（例えば、シリコン窒化膜）を形成し、絶縁膜１０４上に絶縁膜１１２（例えば、シリコン酸化膜）を形成し、絶縁膜１１２上に絶縁膜１１３（例えば、シリコン窒化膜）を形成する（ステップＡ１；図１１（Ａ）参照）。次に、絶縁膜１１３上にセレクトゲート１０３ａを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、絶縁膜１１３、絶縁膜１１２、絶縁膜１０４、絶縁膜１１０、セレクトゲート膜（図１１（Ａ）の１０３）、および絶縁膜１０２を選択的にエッチングすることでセレクトゲート１０３ａを形成し、その後、当該フォトレジストを除去する（ステップＡ２；図１１（Ｂ）参照）。次に、基板全面に、絶縁膜１０５（例えば、熱酸化によるシリコン酸化膜）を形成する（ステップＡ３；図１１（Ｃ）参照）。
【０００６】
次に、フローティングゲート膜１０６（例えば、ポリシリコン膜）を基板全面に堆積する（ステップＡ４；図１２（Ｄ）参照）。次に、フローティングゲート膜（図１２（Ｄ）の１０６）をエッチバックすることにより、絶縁膜１０２、セレクトゲート１０３ａ、絶縁膜１０４、絶縁膜１１２、および絶縁膜１１３の側壁に、サイドウォール状のフローティングゲート１０６ａを形成する（ステップＡ５；図１２（Ｅ）参照）。次に、絶縁膜１０５とフローティングゲート１０６ａをマスクとして、基板１０１にイオン注入を行うことで、セルフアラインで第１の拡散領域１０７ａ、第２の拡散領域１０７ｂを形成する（ステップＡ６；図１２（Ｆ）参照）。
【０００７】
次に、基板全面に、絶縁膜１０９（例えば、ＣＶＤシリコン酸化膜）を堆積する（ステップＡ７；図１３（Ｇ）参照）。次に、ＣＭＰ法により絶縁膜１１３をストッパとして絶縁膜１０９を平坦化（絶縁膜１１３上の絶縁膜１０５を除去）する（ステップＡ８；図１３（Ｈ）参照）。次に、絶縁膜１０９を選択的に一部除去する（ステップＡ９；図１３（Ｉ）参照）。
【０００８】
次に、絶縁膜（図１３（Ｉ）の１１３）を選択的に除去する（ステップＡ１０；図１４（Ｊ）参照）。次に、絶縁膜１１２（絶縁膜１０５、絶縁膜１０９の一部も含む）を選択的に除去する（ステップＡ１１；図１４（Ｋ）参照）。なお、絶縁膜１１２を除去する際、絶縁膜１０９および絶縁膜１０５の一部も除去される。次に、基板全面に、絶縁膜１０８（例えば、ＯＮＯ膜）を形成する（ステップＡ１２；図１４（Ｌ）参照）。
【０００９】
その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜１０８、フローティングゲート１０６ａを選択的に除去することで帯状のコントロールゲート１１１、及び、島状のフローティングゲート１０６ａを形成し、その後、当該フォトレジストを除去する（ステップＡ１３；図１０参照）。これにより、メモリセルを有する半導体記憶装置ができる。
【００１０】
従来例１に係る不揮発性半導体記憶装置の読み出し動作について図面を用いて説明する。図１５は、従来例１に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【００１１】
図１５を参照すると、読み出し動作では、フローティングゲート１０６ａに電子が蓄積されていない状態（消去状態；しきい値電圧低、ＯＮセル）では、コントロールゲート１１１、セレクトゲート１０３ａ、第３の拡散領域（図９の１２１）に正電圧を印加することにより、電子ｅが第２の拡散領域１０７ｂからフローティングゲート１０６ａ直下のチャネルを走行し、かつ、セレクトゲート１０３ａ下に形成された反転層１２０を走行し、第３の拡散領域（図９の１２１）に移動する。一方、フローティングゲート１０６ａに電子が蓄積された状態（書込状態；しきい値電圧高、ＯＦＦセル）では、コントロールゲート１１１、セレクトゲート１０３ａ、第３の拡散領域（図９の１２１）に正電圧を印加しても、フローティングゲート１０６ａ下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかデータ（０／１）を判断することで読み出しが行われる。
【００１２】
ここで、ステップＡ３の絶縁膜１０５を形成する工程（図１１（Ｃ）参照）では、基板全面を通常の熱酸化によって絶縁膜１０５を形成しており、セレクトゲート１０３ａ（高濃度の不純物を含むポリシリコン膜）の増速酸化によって、セレクトゲート１０３ａの側面の絶縁膜１０５の厚さが、基板１０１表面の絶縁膜１０５の厚さよりも厚くなる。熱酸化によるセレクトゲート１０３ａ（高濃度の不純物を含むポリシリコン膜）の増速酸化が生じると、セレクトゲート１０３ａ下にバーズビーク１０５ａが形成される（図１６参照）。セルのサイズが大きいとき（セレクトゲート１０３ａの幅が広いとき）は、セレクトゲート１０３ａ下にバーズビーク１０５ａが形成されても、特に問題はない。ところが、セルのサイズの微細化が進むにつれてセレクトゲート１０３ａの幅が狭く（１００ｎｍ以下）なってくると、セレクトゲート１０３ａ下の左右のバーズビーク１０５ａが繋がって、セレクトゲート１０３ａ下のゲート絶縁膜の形状が悪くなり（厚くなり）、所望の動作特性が得られなくなるおそれがある（図１６参照）。そこで、ステップＡ３の絶縁膜１０５を形成する工程（図１１（Ｃ）参照）では、熱酸化法の代わりにＩＳＳＧ（In-situ steam Generation）酸化法を用いることで、セレクトゲート１０３ａの増速酸化を抑え、バーズビーク１０５ａの形成を抑えることができる。なお、ＩＳＳＧ酸化は、ランプアニーラを用いることで高温・短時間での酸化を行う手法であり、水素を加えることで、水素が触媒の働きをして酸化が進行するため、酸化速度が速く、膜質も良好になり、バーズビークが入りにくい。
【００１３】
【特許文献１】特開２００５−５１２２７号公報
【特許文献２】特開２００３−１６８７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ステップＡ３の絶縁膜１０５を形成する工程（図１１（Ｃ）参照）において、ＩＳＳＧ酸化法を用いてセレクトゲート１０３ａの増速酸化を抑えると、セレクトゲート１０３ａの側面の絶縁膜１０５の厚さが熱酸化法の場合と比べて薄くなり、基板１０１上の絶縁膜１０５の膜厚とほぼ等しくなる。そうすると、セレクトゲート１０３ａとフローティングゲート１０６ａの間の容量が無視できないほど大きくなる。そのため、フローティングゲート１０６ａに関する全容量に対するコントロールゲート１１１とフローティングゲート１０６ａの間の容量の比（容量比）が低くなってしまう。
【００１５】
また、セレクトゲート１０３ａの厚さを薄くすることで、セレクトゲート１０３ａとフローティングゲート１０６ａの間の容量を小さくすることができるが、そうすると、メモリセルの周辺にある周辺回路（図示せず）のトランジスタのゲート（図示せず）の厚さと、セレクトゲート１０３ａの厚さを同一にすることができない。そのため、セレクトゲート１０３ａを周辺回路（図示せず）のトランジスタのゲート（図示せず）と別工程で成膜したり、あるいは、セレクトゲート１０３ａの厚さを薄く加工する工程が必要になり、製造工程数が増加し、コストを低減することができなくなってしまう。
【００１６】
さらに、セレクトゲート１０３ａの側面の絶縁膜１０５の厚さが薄いと、読み出し動作時にセレクトゲート１０３ａの電位によってフローティングゲート１０６ａ内に蓄積されている電子がセレクトゲート１０３ａに引き抜かれやすくなってしまう。そのため、動作上の信頼性（特に、リードディスターブ特性）が低くなるおそれがある。
【００１７】
本発明の主な課題は、メモリセルの全容量に対するフローティングゲートとコントロールゲート間の容量比を向上させ、かつ、読み出し作動時の信頼性を向上させることである。
【課題を解決するための手段】
【００１８】
本発明の第１の視点においては、半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設されたフローティングゲートと、前記第２の領域と隣接する第３の領域に配設されたローカルビット線と、前記フローティングゲートの上に配設されたコントロールゲートと、を備え、前記セレクトゲートと前記フローティングゲートの間の容量は、前記基板と前記フローティングゲートの間の容量よりも小さくなるように構成されたことを特徴とする。
【００１９】
本発明の第２の視点においては、半導体記憶装置の製造方法において、基板上の第１の領域に配設されたセレクトゲートの側壁にサイドウォール状の第１の絶縁膜を形成する工程と、前記第１の領域に隣接する前記基板上の第２の領域に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上であって前記セレクトゲートの側壁に前記第１の絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、を含み、各前記工程のいずれかの工程では、前記基板と前記フローティングゲートの間の容量が、前記セレクトゲートと前記フローティングゲートの間の容量よりも大きくなるように行われることを特徴とする。
【００２０】
なお、特許請求の範囲の請求項に付記した図面参照符号は、専ら理解を助けるためのものであって、本発明を図面の態様に限定することを意図するものではない。
【発明の効果】
【００２１】
本発明（請求項１−１５）によれば、フローティングゲートと基板の間の容量よりもフローティングゲートとセレクトゲートの間の容量が低いため、フローティングゲートとセレクトゲートの間の容量が減少し、全容量に対するコントロールゲートとフローティングゲートの間の容量比が向上する。また、読み出し動作時にセレクトゲートの電圧によってフローティングゲート内に蓄積されている電子がセレクトゲートに引き抜かれにくくなるので、動作上の信頼性（特に、リードディスターブ特性）が向上する。さらに、セレクトゲートの膜厚を厚くしてフローティングゲートとセレクトゲートの間の対向面積（キャパシタ面積）を増加させても、全容量に対するコントロールゲートとフローティングゲートの間の容量比が低下しずらくなるため、セレクトゲートの膜厚の設計自由度が向上する。
【発明を実施するための最良の形態】
【００２２】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【００２３】
実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３ａと、絶縁膜１０と、絶縁膜４と、絶縁膜５と、サイドウォール１４ａと、フローティングゲート６ａと、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第３の拡散領域２１を有する（図１、２参照）。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第２の拡散領域７ｂ（又は第１の拡散領域７ａ）と、１つのフローティングゲート６ａと、コントロールゲート１１と、セレクトゲート３ａと、からなる。半導体記憶装置における２ビットセルは、セレクトゲート３ａを共通として２つの単位セルを線対称として配置することで構成される。
【００２４】
基板１は、Ｐ型シリコン基板である（図１、２参照）。絶縁膜２は、セレクトゲート３ａと基板１の間に設けられたセレクトゲート絶縁膜（例えば、シリコン酸化膜）である（図２参照）。
【００２５】
セレクトゲート３ａは、絶縁膜２の上に設けられた導電膜（例えば、高濃度の不純物を含むポリシリコン）である（図１、２参照）。セレクトゲート３ａは、平面に対する法線方向から見て、共通線（図１の横線部分）から複数の櫛歯部分が延在する。一方のセレクトゲート３ａの櫛歯部分は、他方のセレクトゲート３ａの櫛歯間隙に所定の間隔をおいて（交互にかみ合うように）配されている。セレクトゲート３ａの膜厚は、製造工程が増えないようにするため、メモリセル領域の周辺にある周辺回路（図示せず）のトランジスタのゲート（図示せず）の膜厚と同じであることが好ましい。セレクトゲート３ａとフローティングゲート６ａの間の対向面積（キャパシタ面積）は、セレクトゲート３ａとフローティングゲート６ａの間の容量を小さくするために、基板１とフローティングゲート６ａの間の対向面積（キャパシタ面積）よりも小さくすることが好ましい。
【００２６】
絶縁膜１０は、セレクトゲート３ａ上に設けられた絶縁膜（例えば、シリコン酸化膜）である（図２参照）。絶縁膜４は、絶縁膜１０上に設けられた絶縁膜（例えば、シリコン窒化膜）である（図２参照）。絶縁膜５は、基板１とフローティングゲート６ａの間に設けられたトンネル絶縁膜（例えば、シリコン酸化膜）である。
【００２７】
サイドウォール１４ａは、基板１上であって、少なくとも絶縁膜２、及びセレクトゲート３ａの側壁とフローティングゲート６ａの間に配設されたサイドウォール状のトンネル絶縁膜である。なお、サイドウォール１４ａは、絶縁膜１０ないし絶縁膜４の側壁の一部又は全部を覆うようにしてもよい。サイドウォール１４ａにおけるセレクトゲート３ａとフローティングゲート６ａの間の膜厚は、セレクトゲート３ａとフローティングゲート６ａの間の容量を低くするために、絶縁膜５の膜厚よりも厚く、好ましくは絶縁膜５の膜厚の１．２〜４倍であり、より好ましくは１．５〜３倍である。サイドウォール１４ａにおけるセレクトゲート３ａとフローティングゲート６ａの間の膜厚は、エッチバック量（時間）により調整することができる。サイドウォール１４ａには、例えば、シリコン酸化膜等の絶縁膜を用いることができるが、セレクトゲート３ａとフローティングゲート６ａの間の容量をさらに低くするために、シリコン酸化膜よりも比誘電率の低いｌｏｗｋ膜（例えば、ＳｉＯＦ、ＢＳＧ、ＨＳＱ、ＳｉＯＣ等）を用いることができる。
【００２８】
フローティングゲート６ａは、記憶ノードであり、セレクトゲート３ａ、絶縁膜１０及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、サイドウォール１４ａないし絶縁膜５を介して設けられている（図１、２参照）。フローティングゲート６ａには、例えば、ポリシリコンを用いることができる。フローティングゲート６ａは、断面を見るとサイドウォール１４ａを覆うようにサイドウォール状に形成されている。フローティングゲート６ａは、平面方向から見ると島状に配設されている（図１参照）。
【００２９】
第１の拡散領域７ａおよび第２の拡散領域７ｂは、基板１の所定領域（隣り合うフローティングゲート６ａの間）に設けられたｎ＋型拡散領域であり、セレクトゲート３ａの櫛歯部分の間であってセレクトゲート３ａ（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７ａおよび第２の拡散領域７ｂは、セレクトゲート３ａとの関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａおよび第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａおよび第２の拡散領域７ｂの不純物濃度は、同一である。
【００３０】
絶縁膜８は、フローティングゲート６ａとコントロールゲート１１の間に配設される絶縁膜（例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりなるＯＮＯ膜）である（図２参照）。絶縁膜９は、絶縁膜８と基板１（の第１の拡散領域７ａおよび第２の拡散領域７ｂ）に間に配設される絶縁膜（例えば、ＣＶＤ法で成膜したシリコン酸化膜、あるいは熱酸化によるシリコン酸化膜（熱酸化膜））である（図２参照）。
【００３１】
コントロールゲート１１は、セレクトゲート３ａと第１の拡散領域７ａ（第２の拡散領域７ｂ）の間の領域のチャネルを制御する。コントロールゲート１１は、セレクトゲート３ａの櫛歯部分と交差（直交）する方向に延在されており、セレクトゲート３ａと立体交差する（図１、２参照）。コントロールゲート１１は、セレクトゲート３ａとの交差部において、セレクトゲート３ａの上層に設けられた絶縁膜８の上面に当接している（図２参照）。コントロールゲート１１は、セレクトゲート３ａ、絶縁膜１０及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１は、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。
【００３２】
第３の拡散領域２１は、ｎ＋型拡散領域であり、書込み時にはセルトランジスタのソース領域となり、読み出し時はドレイン領域となる（図１参照）。第３の拡散領域２１は、セル領域外でセレクトゲート３ａの櫛歯部分と直交する方向に延在されており、セレクトゲート３ａと立体交差する。第３の拡散領域２１は、セレクトゲート３ａとの交差部において、セレクトゲート３ａの下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
【００３３】
なお、実施形態１の半導体記憶装置の書込み動作、読み出し動作、消去動作は従来例１と同様である。
【００３４】
次に、本発明の実施形態１に係る半導体記憶装置の製造方法について図面を用いて説明する。図３〜７は、本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した工程断面図である。
【００３５】
まず、従来例１のステップＡ１、Ａ２の工程（図１１（Ａ）、（Ｂ）参照）を行うことで、図３（Ａ）の構成の半導体記憶装置を製造する（ステップＢ１）。次に、絶縁膜１４（例えば、ＣＶＤ法等によるシリコン酸化膜）を基板全面に堆積する（ステップＢ２；図３（Ｂ）参照）。次に、絶縁膜（図３（Ｂ）の１４）を選択的にエッチバックすることで、少なくとも絶縁膜２及びセレクトゲート３ａの側壁（絶縁膜１０、絶縁膜４、絶縁膜１２、絶縁膜１３の側壁を含めても可）にサイドウォール１４ａを形成する（ステップＢ３；図３（Ｃ）参照）。
【００３６】
次に、基板全面（サイドウォール１４ａ）に、絶縁膜５（例えば、熱酸化、ＩＳＳＧ酸化等によるシリコン酸化膜）を形成する（ステップＢ４；図４（Ｄ）参照）。次に、フローティングゲート膜６（例えば、ポリシリコン膜）を基板全面に堆積する（ステップＢ５；図４（Ｅ）参照）。次に、フローティングゲート膜（図４（Ｄ）の６）をエッチバックすることにより、絶縁膜２、セレクトゲート３ａ、絶縁膜４、絶縁膜１２、および絶縁膜１３の側方であってサイドウォール１４ａを覆うサイドウォール状のフローティングゲート６ａを形成する（ステップＢ６；図４（Ｆ）参照）。
【００３７】
次に、絶縁膜５とフローティングゲート６ａをマスクとして、基板１にイオン注入を行うことで、セルフアラインで第１の拡散領域７ａ、第２の拡散領域７ｂを形成する（ステップＢ７；図５（Ｇ）参照）。次に、基板全面に、絶縁膜９（例えば、ＣＶＤシリコン酸化膜）を堆積する（ステップＢ８；図５（Ｈ）参照）。次に、ＣＭＰ法により絶縁膜１３をストッパとして絶縁膜９を平坦化（絶縁膜１３上の絶縁膜５を除去）する（ステップＢ９；図５（Ｉ）参照）。
【００３８】
次に、絶縁膜９を選択的に一部除去する（ステップＢ１０；図６（Ｊ）参照）。次に、絶縁膜（図６（Ｊ）の１３）を選択的に除去する（ステップＢ１１；図６（Ｋ）参照）。次に、絶縁膜１２を選択的に除去する（ステップＢ１２；図６（Ｌ）参照）。なお、絶縁膜１２を除去する際、絶縁膜９および絶縁膜５の一部も除去され、サイドウォール１４ａの一部も除去される場合がある。
【００３９】
次に、基板全面に、絶縁膜８（例えば、ＯＮＯ膜）を形成する（ステップＢ１３；図７（Ｍ）参照）。その後、基板全面に、コントロールゲート膜（例えば、ポリシリコン）を堆積し、ワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、コントロールゲート膜、絶縁膜８、フローティングゲート６ａを選択的に除去することで帯状のコントロールゲート１１、及び、島状のフローティングゲート６ａを形成し、その後、当該フォトレジストを除去する（ステップＢ１４；図７（Ｎ）参照）。これにより、セレクトゲート３ａとフローティングゲート６ａの間にサイドウォール１４ａを有する半導体記憶装置ができる。
【００４０】
実施形態１によれば、フローティングゲート６ａと基板１の間の絶縁膜５の膜厚よりもフローティングゲート６ａとセレクトゲート３ａの間のサイドウォール１４ａ（絶縁膜）の膜厚が厚いため、フローティングゲート６ａとセレクトゲート３ａの間の容量Ｃｓｆが減少し、全容量に対するコントロールゲート１１とフローティングゲート６ａの間の容量比（ＣＲｃｆ）が向上する。
【００４１】
また、フローティングゲート６ａと基板１の間の絶縁膜５の膜厚よりもフローティングゲート６ａとセレクトゲート３ａの間のサイドウォール１４ａ（絶縁膜）の膜厚が厚くなることで、読み出し動作時にセレクトゲート３ａの電圧によってフローティングゲート６ａ内に蓄積されている電子がセレクトゲート３ａに引き抜かれにくくなるので、動作上の信頼性（特に、リードディスターブ特性）が向上する。
【００４２】
さらに、セレクトゲート３ａの膜厚を厚くしてフローティングゲート６ａとセレクトゲート３ａの間の対向面積（キャパシタ面積）を増加させても、全容量に対するコントロールゲート１１とフローティングゲート６ａの間の容量比（ＣＲｃｆ）が低下しずらくなるため、セレクトゲート３ａの膜厚の設計自由度が向上する。
【００４３】
ここで、セレクトゲート３ａとフローティングゲート６ａの間の容量を減少し、全容量に対するコントロールゲート１１とフローティングゲート６ａの間の容量比が向上する原理について説明する。
【００４４】
全容量に対するコントロールゲート１１とフローティングゲート６ａの間の容量比（ＣＲｃｆ）は、以下の数式１により計算することができる。なお、Ｃｃｆはコントロールゲート１１とフローティングゲート６ａの間の容量、Ｃｓｆはセレクトゲート３ａとフローティングゲート６ａの間の容量、Ｃｆｓｕｂはフローティングゲート６ａと基板１の間の容量である。
【００４５】
【数１】
2007250854.tif 000003
【００４６】
ここで、Ｃｃｆを減らすことで、ＣＲｃｆは向上し、コントロールゲート１１の電圧Ｖｃｇに対するフローティングゲート６ａの電位Ｖｆｇの感度が向上する。
【００４７】
また、セレクトゲート３ａの電圧Ｖｓｇの影響を考慮した場合、フローティングゲート６ａの電位Ｖｆｇは、以下の数式２により計算することができる。なお、Ｖｓｕｂは基板１の電圧である。
【００４８】
【数２】
2007250854.tif 000004
【００４９】
セルの読出し動作を行うときは、Ｖｃｇ及びＶｓｇに正電圧が印加され、Ｖｓｕｂが０Ｖなので、フローティングゲート６ａの電位Ｖｆｇは、以下の数式３により計算することができる。
【００５０】
【数３】
2007250854.tif 000005
【００５１】
このとき、選択された電圧Ｖｃｇ１（＞０）のコントロールゲート１１と選択された電圧Ｖｓｇ１（＞０）のセレクトゲート３ａに係るフローティングゲート６ａの電位Ｖｆｇ１は、数式４のようになる（図８参照）。
【００５２】
【数４】
2007250854.tif 000006
【００５３】
また、非選択の電圧Ｖｃｇ２（＝０Ｖ）のコントロールゲート１１と選択された電圧Ｖｓｇ１（＞０）のセレクトゲート３ａに係るフローティングゲート６ａの電位Ｖｆｇ２は、数式５のようになる（図８参照）。
【００５４】
【数５】
2007250854.tif 000007
【００５５】
よって、選択セルに係るフローティングゲート６ａの電位Ｖｆｇ１と、非選択セルに係るフローティングゲート６ａの電位Ｖｆｇ２との差は、数式６のようになる（図８参照）。
【００５６】
【数６】
2007250854.tif 000008
【００５７】
つまり、選択されたセレクトゲート３ａの電圧Ｖｓｇ１（＞０）を考慮に入れた場合でも、選択されたコントロールゲート１１の電圧Ｖｃｇ１に対するフローティングゲート６ａの電位の感度は、全容量に対するコントロールゲート１１とフローティングゲート６ａの間の容量比（ＣＲｃｆ）で表すことができる。よって、Ｃｓｆを減らすことでＣＲｃｆは向上し、その結果、選択セルの読出し感度が向上する。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図５】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図６】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図７】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第５の工程断面図である。
【図８】本発明の実施形態１に係る半導体記憶装置の選択セル及び非選択セルの一例を模式的に示した部分平面図である。
【図９】従来例１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図１０】従来例１に係る半導体記憶装置の構成を模式的に示した（図９の）Ｙ−Ｙ´間の部分断面図である。
【図１１】従来例１に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図１２】従来例１に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図１３】従来例１に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図１４】従来例１に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図１５】従来例１に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１６】従来例１に係る半導体記憶装置の製造過程におけるバーズビークの発生の様子を模式的に示した図である。
【符号の説明】
【００５９】
１、１０１  基板
２、１０２  絶縁膜（シリコン酸化膜）
３、１０３  セレクトゲート膜（ポリシリコン）
３ａ、１０３ａ  セレクトゲート
４、１０４  絶縁膜（シリコン窒化膜、第４の絶縁膜）
５、１０５  絶縁膜（シリコン酸化膜、第２の絶縁膜）
６、１０６  フローティングゲート膜（ポリシリコン）
６ａ、１０６ａ  フローティングゲート
７ａ、１０７ａ  第１の拡散領域（ローカルビット線、Ｎ＋拡散層）
７ｂ、１０７ｂ  第２の拡散領域（ローカルビット線、Ｎ＋拡散層）
８、１０８  絶縁膜（ＯＮＯ膜）
９、１０９  絶縁膜（シリコン酸化膜）
１０、１１０  絶縁膜（シリコン酸化膜、第３の絶縁膜）
１１、１１１  コントロールゲート（ワード線、ポリシリコン）
１２、１１２  絶縁膜（シリコン酸化膜）
１３、１１３  絶縁膜（シリコン窒化膜）
１４  絶縁膜（シリコン酸化膜）
１４ａ  サイドウォール（第１の絶縁膜）
２１、１２１  第３の拡散領域
１０５ａ  バーズビーク
１２０  反転層
【図１】
2007250854.tif 000009
【図２】
2007250854.tif 000010
【図３】
2007250854.tif 000011
【図４】
2007250854.tif 000012
【図５】
2007250854.tif 000013
【図６】
2007250854.tif 000014
【図７】
2007250854.tif 000015
【図８】
2007250854.tif 000016
【図９】
2007250854.tif 000017
【図１０】
2007250854.tif 000018
【図１１】
2007250854.tif 000019
【図１２】
2007250854.tif 000020
【図１３】
2007250854.tif 000021
【図１４】
2007250854.tif 000022
【図１５】
2007250854.tif 000023
【図１６】
2007250854.tif 000024