(57)【要約】【課題】厚さの異なる複数本の配線を同じ層に効率良くかつ容易に設けることができる半導体装置の製造方法を提供する。【解決手段】第１の幅を有する第１の凹部３、および第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに第１の凹部３と同じ深さを有する第２の凹部４を、基板１上の第１の絶縁膜２に形成する。第１の凹部３および第２の凹部４が形成された第１の絶縁膜２の表面を覆って第２の絶縁膜５をその膜厚が第１の幅の１／２ｘの大きさになるまで設ける。第１の凹部３の側部に第２の絶縁膜５を残しつつ第１の凹部３の底部が露出するまで第１の絶縁膜２の表面上に設けられた第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。第１の凹部３および第２の凹部４のそれぞれの内部に導電体６を設ける。【選択図】      図４
2007035955.tif 000002
【特許請求の範囲】
【請求項１】
第１の幅を有する第１の凹部、および前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部を、基板上に設けられている少なくとも１層の第１の絶縁膜にそれぞれ少なくとも１個ずつ形成し、
前記第１の凹部および前記第２の凹部が形成された前記第１の絶縁膜の表面を覆って第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、
前記第１の凹部の側部に前記第２の絶縁膜を残しつつ前記第１の凹部の底部が露出するまで前記第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、
前記第１の凹部および前記第２の凹部のそれぞれの内部に導電体を設ける、
ことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜の上に第ｎ層目の第１の絶縁膜を設け、
この第ｎ層目の第１の絶縁膜の上に前記第１の絶縁膜よりも加工選択比が小さい第３の絶縁膜を設けるとともに、少なくとも１個の前記下層導電体の上方において前記第３の絶縁膜をその膜厚方向に沿って貫通して少なくとも１個の貫通孔を形成し、
前記第３の絶縁膜の表面および前記貫通孔により露出された前記第ｎ層目の第１の絶縁膜の表面を覆って第ｎ＋１層目の第１の絶縁膜を設けるとともに、前記貫通孔の上方において前記第ｎ＋１層目の第１の絶縁膜をその膜厚方向に沿って貫通して前記貫通孔の径よりも大きい第１の幅を有する第１の凹部を少なくとも１個形成し、かつ、前記貫通孔の上方から外れた位置において前記第ｎ＋１層目の第１の絶縁膜をその膜厚方向に沿って貫通して前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有する第２の凹部を少なくとも１個形成し、
前記第１の凹部および前記第２の凹部が形成された前記第ｎ＋１層目の第１の絶縁膜の表面、ならびに前記第１の凹部により露出された前記第３の絶縁膜の表面および前記第ｎ層目の第１の絶縁膜の表面を覆って、第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、
前記第１の凹部の側部に前記第２の絶縁膜を残しつつ、少なくとも前記第１の凹部の下方の前記第３の絶縁膜の表面が露出するまで前記第ｎ＋１層目の第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、
前記貫通孔の下方の前記第ｎ層目の第１の絶縁膜をその膜厚方向に沿って貫通して、前記貫通孔を介して前記第１の凹部に連通するとともに前記貫通孔の下方の前記下層導電体の表面を露出する第３の凹部を少なくとも１個形成し、
前記第１の凹部、前記第２の凹部、および前記第３の凹部のそれぞれの内部に上層導電体を設ける、
ことを特徴とする半導体装置の製造方法。
【請求項３】
基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜の上に第ｎ層目の第１の絶縁膜を設け、
第１の幅を有する第１の凹部を少なくとも１個の前記下層導電体の上方において前記第ｎ層目の第１の絶縁膜に少なくとも１個形成するとともに、前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部を前記第１の凹部の形成箇所とは異なる位置において前記第ｎ層目の第１の絶縁膜に少なくとも１個形成し、
前記第１の凹部および前記第２の凹部が形成された前記第ｎ層目の第１の絶縁膜の表面を覆って第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、
前記第１の凹部の側部に前記第２の絶縁膜を残しつつ、前記第１の凹部の底部が露出するまで前記第ｎ層目の第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、
前記第１の凹部および前記第２の凹部のそれぞれの内部ならびに前記第ｎ層目の第１の絶縁膜の表面上にレジスト膜を設けた後、前記下層導電体の上方かつ前記第１の凹部の側部に残された前記第２の絶縁膜の内側において前記レジスト膜および前記第ｎ層目の第１の絶縁膜をそれらの膜厚方向に沿って貫通して、前記第１の凹部の下部に連通するとともに前記下層導電体の表面を露出する第３の凹部を形成し、
この第３の凹部が形成された前記第ｎ層目の第１の絶縁膜の表面上、ならびに前記第１の凹部および前記第２の凹部のそれぞれの内部から前記レジスト膜を除去した後、前記第１の凹部、前記第２の凹部、および前記第３の凹部のそれぞれの内部に上層導電体を設ける、
ことを特徴とする半導体装置の製造方法。
【請求項４】
基板上に設けられているとともに、第１の幅を有する第１の凹部および前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部がそれぞれ少なくとも１個ずつ形成されている少なくとも１層の第１の絶縁膜と、
前記第１の凹部の側部および前記第２の凹部の下部に設けられている第２の絶縁膜と、
前記第１の凹部の側部に設けられている前記第２の絶縁膜の内側において前記第１の凹部の開口部から前記第１の凹部の底面に達して設けられているとともに、前記第２の凹部の開口部から前記第２の凹部の下部に設けられている前記第２の絶縁膜の上面に達して設けられている導電体と、
を具備することを特徴とする半導体装置。
【請求項５】
基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜と、
この第ｎ−１層目の第１の絶縁膜の上に設けられているとともに、前記下層導電体の表面に達する第３の凹部が少なくとも１個の前記下層導電体の上方において膜厚方向に沿って貫通して少なくとも１個形成されている第ｎ層目の第１の絶縁膜と、
この第ｎ層目の第１の絶縁膜の上に設けられているとともに、前記第１の絶縁膜よりも加工選択比が小さい材料からなり、かつ、前記第３の凹部に連通する貫通孔が前記第３の凹部の上方において膜厚方向に沿って貫通して少なくとも１個形成されている第３の絶縁膜と、
この第３の絶縁膜の上に設けられているとともに、前記貫通孔に連通するとともに前記貫通孔の径よりも大きい第１の幅を有する第１の凹部が前記貫通孔の上方において膜厚方向に沿って貫通して少なくとも１個形成されており、かつ、前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有する第２の凹部が前記貫通孔の上方から外れた位置において膜厚方向に沿って貫通して少なくとも１個形成されている第ｎ＋１層目の第１の絶縁膜と、
前記貫通孔の上方から外れた位置において前記第１の凹部の側部に設けられているとともに、前記第２の凹部の下部に設けられている第２の絶縁膜と、
前記第１の凹部の側部に設けられている前記第２の絶縁膜の内側において前記第１の凹部の開口部から前記貫通孔および前記第３の凹部を介して前記下層導電体の表面に達して設けられているとともに、前記第２の凹部の開口部から前記第２の凹部の下部に設けられている前記第２の絶縁膜の上面に達して設けられている上層導電体と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配線形成技術に係り、特に厚さの異なる複数本の配線が同じ層に設けられている半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の内部に設けられる配線は、ダマシンプロセスと称される埋め込み法により形成されるのが一般的になりつつある。半導体装置の内部に設けられる配線の中には、一般的な通電経路として設けられる配線以外に、例えば不良回路との通電経路を断線するのを目的として設けられるフューズ配線がある。一般的な配線は、その配線抵抗を下げるために厚肉に形成することが好ましい。これに対して、フューズ配線は、厚肉に形成すると断線し難くなるので薄肉に形成することが好ましい。
【０００３】
通常のダマシンプロセスでは、同じ層の層間絶縁膜に複数本の配線を形成する場合、作業効率の向上のためにそれら各配線を設けるための複数の溝を一回のエッチング工程によりまとめて形成するのが一般的である。当然、層間絶縁膜が単一の材料からなる場合には、一回のエッチング工程により形成される各溝の深さは全て略同じ深さとなる。このため、通常のダマシンプロセスでは、前述したような厚さの異なる複数本の配線を同一層の層間絶縁膜に形成するのは困難である。通常のダマシンプロセスにより深さの異なる溝を同じ層の層間絶縁膜に複数本形成しようとすると、エッチング工程が増えるなど作業効率が低下してしまう（例えば特許文献１参照）。
【特許文献１】特開２００２−７６１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、配線形成工程の一部を改良することにより、厚さの異なる複数本の配線を同じ層に効率良くかつ容易に設けることができる半導体装置の製造方法、およびこの製造方法に製造される半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置の製造方法は、第１の幅を有する第１の凹部、および前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部を、基板上に設けられている少なくとも１層の第１の絶縁膜にそれぞれ少なくとも１個ずつ形成し、前記第１の凹部および前記第２の凹部が形成された前記第１の絶縁膜の表面を覆って第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、前記第１の凹部の側部に前記第２の絶縁膜を残しつつ前記第１の凹部の底部が露出するまで前記第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、前記第１の凹部および前記第２の凹部のそれぞれの内部に導電体を設ける、ことを特徴とするものである。
【０００６】
また、本発明の他の態様に係る半導体装置の製造方法は、基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜の上に第ｎ層目の第１の絶縁膜を設け、この第ｎ層目の第１の絶縁膜の上に前記第１の絶縁膜よりも加工選択比が小さい第３の絶縁膜を設けるとともに、少なくとも１個の前記下層導電体の上方において前記第３の絶縁膜をその膜厚方向に沿って貫通して少なくとも１個の貫通孔を形成し、前記第３の絶縁膜の表面および前記貫通孔により露出された前記第ｎ層目の第１の絶縁膜の表面を覆って第ｎ＋１層目の第１の絶縁膜を設けるとともに、前記貫通孔の上方において前記第ｎ＋１層目の第１の絶縁膜をその膜厚方向に沿って貫通して前記貫通孔の径よりも大きい第１の幅を有する第１の凹部を少なくとも１個形成し、かつ、前記貫通孔の上方から外れた位置において前記第ｎ＋１層目の第１の絶縁膜をその膜厚方向に沿って貫通して前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有する第２の凹部を少なくとも１個形成し、前記第１の凹部および前記第２の凹部が形成された前記第ｎ＋１層目の第１の絶縁膜の表面、ならびに前記第１の凹部により露出された前記第３の絶縁膜の表面および前記第ｎ層目の第１の絶縁膜の表面を覆って、第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、前記第１の凹部の側部に前記第２の絶縁膜を残しつつ、少なくとも前記第１の凹部の下方の前記第３の絶縁膜の表面が露出するまで前記第ｎ＋１層目の第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、前記貫通孔の下方の前記第ｎ層目の第１の絶縁膜をその膜厚方向に沿って貫通して、前記貫通孔を介して前記第１の凹部に連通するとともに前記貫通孔の下方の前記下層導電体の表面を露出する第３の凹部を少なくとも１個形成し、前記第１の凹部、前記第２の凹部、および前記第３の凹部のそれぞれの内部に上層導電体を設ける、ことを特徴とするものである。
【０００７】
また、本発明のまた他の態様に係る半導体装置の製造方法は、基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜の上に第ｎ層目の第１の絶縁膜を設け、第１の幅を有する第１の凹部を少なくとも１個の前記下層導電体の上方において前記第ｎ層目の第１の絶縁膜に少なくとも１個形成するとともに、前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部を前記第１の凹部の形成箇所とは異なる位置において前記第ｎ層目の第１の絶縁膜に少なくとも１個形成し、前記第１の凹部および前記第２の凹部が形成された前記第ｎ層目の第１の絶縁膜の表面を覆って第２の絶縁膜をその膜厚が前記第１の幅の１／２ｘの大きさになるまで設け、前記第１の凹部の側部に前記第２の絶縁膜を残しつつ、前記第１の凹部の底部が露出するまで前記第ｎ層目の第１の絶縁膜の表面上に設けられた前記第２の絶縁膜を主にその膜厚方向に沿って異方的に除去し、前記第１の凹部および前記第２の凹部のそれぞれの内部ならびに前記第ｎ層目の第１の絶縁膜の表面上にレジスト膜を設けた後、前記下層導電体の上方かつ前記第１の凹部の側部に残された前記第２の絶縁膜の内側において前記レジスト膜および前記第ｎ層目の第１の絶縁膜をそれらの膜厚方向に沿って貫通して、前記第１の凹部の下部に連通するとともに前記下層導電体の表面を露出する第３の凹部を形成し、この第３の凹部が形成された前記第ｎ層目の第１の絶縁膜の表面上、ならびに前記第１の凹部および前記第２の凹部のそれぞれの内部から前記レジスト膜を除去した後、前記第１の凹部、前記第２の凹部、および前記第３の凹部のそれぞれの内部に上層導電体を設ける、ことを特徴とするものである。
【０００８】
また、本発明のまた他の態様に係る半導体装置は、基板上に設けられているとともに、第１の幅を有する第１の凹部および前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに前記第１の凹部と同じ深さを有する第２の凹部がそれぞれ少なくとも１個ずつ形成されている少なくとも１層の第１の絶縁膜と、前記第１の凹部の側部および前記第２の凹部の下部に設けられている第２の絶縁膜と、前記第１の凹部の側部に設けられている前記第２の絶縁膜の内側において前記第１の凹部の開口部から前記第１の凹部の底面に達して設けられているとともに、前記第２の凹部の開口部から前記第２の凹部の下部に設けられている前記第２の絶縁膜の上面に達して設けられている導電体と、を具備することを特徴とするものである。
【０００９】
さらに、本発明のさらに他の態様に係る半導体装置は、基板上に設けられているとともに、少なくとも１個の下層導電体が設けられている第ｎ−１層目（ｎは２以上の整数）の第１の絶縁膜と、この第ｎ−１層目の第１の絶縁膜の上に設けられているとともに、前記下層導電体の表面に達する第３の凹部が少なくとも１個の前記下層導電体の上方において膜厚方向に沿って貫通して少なくとも１個形成されている第ｎ層目の第１の絶縁膜と、この第ｎ層目の第１の絶縁膜の上に設けられているとともに、前記第１の絶縁膜よりも加工選択比が小さい材料からなり、かつ、前記第３の凹部に連通する貫通孔が前記第３の凹部の上方において膜厚方向に沿って貫通して少なくとも１個形成されている第３の絶縁膜と、この第３の絶縁膜の上に設けられているとともに、前記貫通孔に連通するとともに前記貫通孔の径よりも大きい第１の幅を有する第１の凹部が前記貫通孔の上方において膜厚方向に沿って貫通して少なくとも１個形成されており、かつ、前記第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有する第２の凹部が前記貫通孔の上方から外れた位置において膜厚方向に沿って貫通して少なくとも１個形成されている第ｎ＋１層目の第１の絶縁膜と、前記貫通孔の上方から外れた位置において前記第１の凹部の側部に設けられているとともに、前記第２の凹部の下部に設けられている第２の絶縁膜と、前記第１の凹部の側部に設けられている前記第２の絶縁膜の内側において前記第１の凹部の開口部から前記貫通孔および前記第３の凹部を介して前記下層導電体の表面に達して設けられているとともに、前記第２の凹部の開口部から前記第２の凹部の下部に設けられている前記第２の絶縁膜の上面に達して設けられている上層導電体と、を具備することを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、厚さの異なる複数本の配線を同じ層に効率良くかつ容易に設けることができる半導体装置の製造方法、およびこの製造方法により製造される半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１２】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１〜図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図４は、本実施形態に係る半導体装置を示す断面図である。
【００１３】
本実施形態においては、それぞれ膜厚の異なる複数本の配線を同一の絶縁膜に効率よく、かつ、容易に形成し得る技術について説明する。具体的には、いわゆるダマシン法（埋め込み法）による配線形成プロセスに係り、特にフューズ配線形成プロセスにおいて互いに膜厚の異なるダマシン型フューズ配線と他のダマシン型配線とを同一の層間絶縁膜に効率よく、かつ、容易に形成し得るダマシン型配線形成プロセスに関する。以下、詳しく説明する。
【００１４】
先ず、図１に示すように、シリコンウェーハ等の半導体基板１の上の所定の層に、第１の絶縁膜としての層間絶縁膜２を少なくとも１層設ける。図示は省略するが、半導体基板１の表層部には、トランジスタ等の能動素子（能動領域）やキャパシタ等の受動素子（受動領域）等の各種の半導体素子や電子回路、および基板配線等の導電層（導電体）が設けられている。また、以下の説明においては、図１〜図４に示す１層の層間絶縁膜２は、半導体基板１の上の複数層のうち最上層に設けられていることとする。
【００１５】
層間絶縁膜２は、例えば塗布法により設けられる。また、層間絶縁膜２としては、例えばＳｉＯ2 膜やＴＥＯＳ膜等の一般的な絶縁膜、あるいはいわゆる低比誘電率絶縁膜（low-k 膜）等、所望される半導体装置の仕様に応じて様々な絶縁膜が用いられる。なお、層間絶縁膜２に用いられる低比誘電率絶縁膜としては、例えばＳｉＯＣ組成のＭＳＱ（ Methyl-Polysiloxane ）系の low-k 膜、あるいはＰＡＥ（ポリアリーレンエーテル）系の low-k 膜などが挙げられる。具体的には、層間絶縁膜２に用いられる低比誘電率絶縁膜として、例えばポリシロキサン、ハイドロジェンシロセスキオキサン、ポリメチルシロキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜や、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜や、あるいは多孔質シリカ膜などのポーラス膜などを用いることができる。
【００１６】
続けて、図１に示すように、一般的なリソグラフィ工程およびＲＩＥ等のエッチング工程を行うことにより、層間絶縁膜２の表層部に第１の凹部３および第２の凹部４をそれぞれ少なくとも１個ずつ形成する。この際、図１中Ａで示す第１の凹部（第１の溝）３の幅の大きさは、一般的なデザインルールに応じた通常の大きさである第１の幅に設定される。このため、第１の凹部３は通常溝とも称される。これに対して、図１中Ｂで示す第２の凹部（第２の溝）４の幅の大きさは、第１の幅Ａの約１／ｘの大きさである第２の幅に設定される。ここで、ｘは１より大きい正の数とする。すなわち、第２の幅Ｂは第１の幅Ａよりも小さい。したがって、第２の凹部４は第１の凹部３よりも狭幅形状に形成される。以下の説明においては、第２の凹部４の幅（第２の幅）Ｂの大きさは、第１の凹部３の幅（第１の幅）Ａの約１／２の大きさに設定されることとする。また、第１の凹部３と第２の凹部４とは、ともに略同じ深さで形成される。具体的には、第１の凹部３の深さおよび第２の凹部４の深さは、ともに層間絶縁膜２をその膜厚方向に沿って貫通しない程度の所定の深さに設定される。このような設定により、第２の凹部４は第１の凹部３よりもアスペクト比が高い形状に形成される。
【００１７】
なお、後述するように、第１の凹部３は、本実施形態に係る半導体装置９の内部に設けられる図示しない各種回路の通電経路を構成する一般配線７ａを設けるための一般配線形成用凹部（一般配線形成用溝）となる。これに対して、第２の凹部４は、半導体装置９の内部に発生する図示しない不良回路を健全（正常）な回路から電気的に切り離すためのフューズ配線７ｂを設けるためのフューズ配線形成用凹部（フューズ配線形成用溝）となる。
【００１８】
次に、図２に示すように、第１の凹部３および第２の凹部４が形成された層間絶縁膜２の表面を覆って、層間絶縁膜（第１の絶縁膜）２とは別体の第２の絶縁膜５を設ける。この第２の絶縁膜５は、例えばＣＶＤ法により設けられる。この際、図２中Ｃで示す第２の絶縁膜５の膜厚は、第１の幅Ａの約１／２ｘの大きさに設定される。しかるに、前述した設定によれば、第２の絶縁膜５は、その膜厚Ｃが第１の凹部３の幅（第１の幅）Ａの約１／４の大きさになるまで層間絶縁膜２の表面上に堆積される。すると、図２に示すように、第１の凹部３の内部には、その下部（底部）および側部に第２の絶縁膜５がそれぞれ第１の幅Ａの約１／４の大きさの膜厚になるまで堆積するだけで、第１の凹部３の内部は第２の絶縁膜５により完全には埋め込まれない。これに対して、第２の凹部４は、その内部を第２の絶縁膜５により完全に埋め込まれる。これは、第１の凹部３の内側面および底面ならびに第２の凹部４の内側面および底面のそれぞれの面上に、第２の絶縁膜５が略均等な膜厚となるように堆積していくためである。
【００１９】
なお、第２の絶縁膜５としては、前述した層間絶縁膜２と同様に、例えばＳｉＯ2 膜やＴＥＯＳ膜等の一般的な絶縁膜、あるいは低比誘電率絶縁膜（low-k 膜）等、所望される半導体装置の仕様に応じて様々な絶縁膜が用いられる。また、後述するように、第２の絶縁膜５は、第１の凹部３および第２の凹部４のそれぞれの内部に設けられる導電体６が劣化するのを抑制する保護膜として機能する。具体的には、第２の絶縁膜５は、第１の凹部３および第２の凹部４のそれぞれの内部に設けられる導電体６が酸化されるのを防止する酸化防止膜や、あるいは導電体６の成分が層間絶縁膜２内に拡散するのを防止する拡散防止膜等として機能する。
【００２０】
次に、図３に示すように、第１の凹部３の内側部（内側面上）に第２の絶縁膜５を残しつつ、第２の絶縁膜５に覆われている第１の凹部３の底部（底面）が露出するまで層間絶縁膜２の表面上に設けられた第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。この際、第２の絶縁膜５を異方的に除去する手段としては、例えばドライエッチング等の異方性エッチング技術が用いられる。このエッチング工程により、第１の凹部３の底面（下面）を形成している層間絶縁膜２の表面が露出される。それとともに、第１の凹部３の左右両内側部には膜厚が第１の幅Ａの約１／４の大きさである第２の絶縁膜５がそれぞれ残される。この結果、第１の凹部３の実質的な幅の大きさは、その内部に第２の絶縁膜５が設けられる前の第１の幅Ａの約１／２の大きさになる。すなわち、第２の絶縁膜５が左右両内側部に設けられた第１の凹部３の実質的な幅の大きさは、第２の凹部４の幅（第２の幅）Ｂと略同じ大きさになっている。ただし、図３から明らかなように、第１の凹部３の深さは、その内部に第２の絶縁膜５が設けられる前の深さと同じである。
【００２１】
また、前述したエッチング工程により、第２の凹部４の内部においては、その深さ方向に沿って開口部から中間部にかけて第２の絶縁膜５が除去される。この結果、第２の凹部４の内部には、その下部（底部）に第２の絶縁膜５が残される。したがって、前述したエッチング工程が終了した後には、第２の凹部４の実質的な深さは、第１の凹部３の深さよりも浅くなっている。すなわち、前述したエッチング工程により、左右両内側部に第２の絶縁膜５が残された第１の凹部３と略同じ幅の大きさを有するとともに、第１の凹部３よりも浅底形状である第２の凹部４が形成される。
【００２２】
次に、図４に示すように、第２の絶縁膜５が左右両内側部に残された第１の凹部３および第２の絶縁膜５が底部に残された第２の凹部４のそれぞれの内部に導電体６を設ける。この導電体６は、配線となる第１の導電体７およびバリアメタル膜となる第２の導電体８の、２種類の導電体から構成される。具体的には、先ず、第１の凹部３の底面、第２の凹部４の内側面、第１の凹部３および第２の凹部４のそれぞれの内部に残された第２の絶縁膜５の表面、ならびに層間絶縁膜２の表面を覆って、所定の膜厚からなるバリアメタル膜８を設ける。このバリアメタル膜８は、例えばＣＶＤ法により設けられる。また、バリアメタル膜８としては、例えばＴａＮ膜８を用いる。続けて、ＴａＮ膜８の表面を覆って、後述する一般配線７ａおよびフューズ配線７ｂとなるＣｕ膜７を設ける。このＣｕ膜７は、ＴａＮ膜８により覆われた第１の凹部３および第２の凹部４のそれぞれの内部を完全に埋めるまで設けられる。また、Ｃｕ膜７は、例えば電解めっき法や無電解めっき法等を用いる、いわゆるＣｕめっき法により設けられる。
【００２３】
続けて、不要なＣｕ膜７およびＴａＮ膜８を除去することにより、第１の凹部３および第２の凹部４のそれぞれの内部にのみＣｕ膜７およびＴａＮ膜８を残す。具体的には、層間絶縁膜２の表面上に設けられているＣｕ膜７およびＴａＮ膜８を、ＣＭＰ法（ＣｕＣＭＰ法）により研磨して除去する。これにより、図４に示すように、第２の絶縁膜５が残された第１の凹部３および第２の凹部４のそれぞれの内部に、Ｃｕ膜７およびＴａＮ膜８を埋め込む。
【００２４】
この結果、図４に示すように、第１の凹部３の左右両内側部に設けられている第２の絶縁膜５の内側において、第１の凹部３の開口部から第１の凹部３の底面に達してＣｕ膜７およびＴａＮ膜８が設けられる。それとともに、第２の凹部４の開口部から第２の凹部４の下部に設けられている第２の絶縁膜５の上面に達して、Ｃｕ膜７およびＴａＮ膜８が設けられる。図４から明らかなように、第２の凹部４の内部に設けられたＣｕ膜７（Ｃｕ配線７ｂ）は、第１の凹部３の内部に設けられたＣｕ膜７（Ｃｕ配線７ａ）よりも薄肉形状に形成されている。このように、本実施形態においては、互いに幅の大きさは略同じであるが膜厚の異なるＣｕ配線７ａ，７ｂが、同一層の層間絶縁膜２中に同一工程により併行して少なくとも２本設けられている。
【００２５】
この後、所定の工程を経ることにより、図４に示す所望の配線構造を有する本実施形態に係る半導体装置９を得る。すなわち、図１に示す第１の幅Ａの約１／２の大きさの幅を有しているとともに左右両側部を第２の絶縁膜５により覆われたより厚肉形状のＣｕ配線７ａと、第１の幅Ａの約１／２の大きさである第２の幅Ｂを有しているとともに底部を第２の絶縁膜５により覆われたより薄肉形状のＣｕ配線７ｂとが、同じ一層の層間絶縁膜２内にそれぞれ少なくとも１本ずつ設けられている配線構造を有する半導体装置９を得る。
【００２６】
一般的に、配線はその断面積が大きくなるにつれて電気抵抗（配線抵抗）が小さくなる。そして、一般的な半導体装置は、その内部に設けられる各種回路の通電経路を構成する通常の配線（一般配線）の電気抵抗が小さくなるにつれて各種回路の動作速度が高くなり、高性能になる。このため、半導体装置内に設けられる通常の配線は、その断面積をできるだけ大きく形成されることが好ましい。また、一般的な配線はその断面積が小さくなるにつれて断線され易くなる。例えば、一般的な半導体装置においては、その内部に発生する不良回路を正常な回路から電気的に切り離すためのフューズ配線は、その断面積が小さくなるにつれてレーザービームなどによりフューズブローされ易くなる。すなわち、フューズ配線は、通常、その断面積が小さくなるにつれて断線され易くなる。このため、半導体装置内に設けられるフューズ配線は、その断面積をできるだけ小さく形成されることが好ましい。
【００２７】
ここで、デザインルールの要請により、半導体装置内に設けられる配線の幅の大きさが、配線の用途によらず一律に所定の大きさに定められているとする。この場合、配線の断面積をできるだけ大きく形成するためには、配線の膜厚をできるだけ厚く形成する必要がある。反対に、配線の断面積をできるだけ小さく形成するためには、配線の膜厚をできるだけ薄く形成する必要がある。しかるに、前述した理由により、半導体装置内に設けられる一般配線はその膜厚をできるだけ厚く形成されることが好ましい。反対に、半導体装置内に設けられるフューズ配線はその膜厚をできるだけ薄く形成されることが好ましい。
【００２８】
本実施形態においては、前述したように、互いに幅の大きさは略同じであるが膜厚の異なるＣｕ配線７ａ，７ｂが、同一層の層間絶縁膜２中に少なくとも２本設けられている。具体的には、図４に示すように、層間絶縁膜２中に形成された少なくとも１個の第１の凹部３内に、より厚膜形状なＣｕ配線７ａがＴａＮ膜８に覆われて設けられている。また、第１の凹部３が形成されている層と同一層の層間絶縁膜２中に第２の凹部４が少なくとも１個形成されているとともに、その第２の凹部４内に、より薄膜形状なＣｕ配線７ｂがＴａＮ膜８に覆われて設けられている。したがって、本実施形態においては、第１の凹部３内に設けられているより厚膜形状なＣｕ配線７ａを、配線本体のみからなる一般配線（通常配線）として用いるとよい。それとともに、第２の凹部４内に設けられているより薄膜形状なＣｕ配線７ｂを、配線本体のみからなるフューズ配線として用いるとよい。
【００２９】
また、図４に示すように、第１の凹部としての一般配線形成用凹部３の左右両内側部（左右両内側壁部）には、層間絶縁膜２とは別体であるとともに一般配線７ａと略同じ高さからなる第２の絶縁膜５が設けられている。この一般配線形成用凹部３内の第２の絶縁膜５は、一般配線（一般配線本体）７ａが酸化されるのを防止する酸化防止膜や、あるいは一般配線７ａの成分が層間絶縁膜２内に拡散するのを防止する拡散防止膜等として機能する。すなわち、一般配線形成用凹部３内の第２の絶縁膜５は、一般配線７ａの品質が劣化するのを抑制する一般配線用保護膜５ａとして機能する。
【００３０】
同様に、第２の凹部としてのフューズ配線形成用凹部４の下部（底壁部）にも、層間絶縁膜２とは別体であるとともにフューズ配線７ｂと略同じ幅からなる第２の絶縁膜５が設けられている。そして、このフューズ配線形成用凹部４内の第２の絶縁膜５も、前述した一般配線用保護膜５ａと同様に、フューズ配線（フューズ配線本体）７ｂが酸化されるのを防止する酸化防止膜や、あるいはフューズ配線７ｂの成分が層間絶縁膜２内に拡散するのを防止する拡散防止膜等として機能する。すなわち、フューズ配線形成用凹部４内の第２の絶縁膜５は、フューズ配線７ｂの品質が劣化するのを抑制するフューズ配線用保護膜５ｂとして機能する。
【００３１】
次に、図５を参照しつつ、本実施形態に対する比較例について説明する。図５は、図４に示す本実施形態に係る半導体装置９に対する比較例としての従来技術に係る半導体装置１０１を示す断面図である。以下、半導体装置１０１の製造方法について簡潔に説明する。
【００３２】
先ず、前述した半導体装置９の製造方法と同様の工程により、半導体基板１０２の上の所定の層に１層の層間絶縁膜１０３を設ける。続けて、この層間絶縁膜１０３にエッチング処理を施すことにより、ともに同じ深さからなる第１の凹部１０４および第２の凹部１０５をそれぞれ少なくとも１個ずつ形成する。ただし、前述した半導体装置９の製造方法とは異なり、第１の凹部１０４の幅の大きさと第２の凹部１０５の幅の大きさとの間における特定の相関関係は何ら規定されない。続けて、第１の凹部１０４および第２の凹部１０５が形成された層間絶縁膜１０３の表面上に、バリアメタル膜としてのＴａＮ膜１０６および配線となるＣｕ膜１０７を順次積層して設ける。ただし、前述した半導体装置９の製造方法とは異なり、層間絶縁膜１０３の表面上にバリアメタル膜１０６およびＣｕ膜１０７を設けるのに先立って第１の凹部１０４および第２の凹部１０５のそれぞれの内部に層間絶縁膜１０３とは異なる他の絶縁膜を残す工程は行わない。続けて、ＣＭＰ処理を行うことにより、第１の凹部１０４および第２の凹部１０５のそれぞれの内部にバリアメタル膜１０６およびＣｕ膜１０７を埋め込む。この結果、ＴａＮ膜１０６およびＣｕ膜１０７からなる第１の配線１０８および第２の配線１０９が層間絶縁膜１０３内にそれぞれ少なくとも１本ずつ形成される。
【００３３】
このような従来のダマシンプロセスにより形成された第１の配線１０８および第２の配線１０９は、前述した本実施形態に係る半導体装置９が備える一般配線７ａおよびフューズ配線７ｂと異なり、それぞれの膜厚が略同じ大きさとなっている。前述したように、半導体装置内に一般の配線を形成する場合には、その配線抵抗を下げるために厚膜形状に形成することが好ましい。反対に、半導体装置内にフューズ配線を形成する場合には、フューズブローし易くするために薄膜形状に形成することが好ましい。ところが、前述したように、従来のダマシンプロセスでは、同じ層の層間絶縁膜１０３に互いに膜厚が異なる配線１０８，１０９を同一工程により併行して形成するのは殆ど不可能である。すなわち、従来のダマシンプロセスを用いて、その工程数を増やすことなく一般配線とフューズ配線とを同じ層の層間絶縁膜１０３内に併行して形成しようとすると、一般配線およびフューズ配線のいずれか一方の配線の膜厚を必然的に他方の配線の膜厚に合わせなければならなくなる。
【００３４】
前述したように、通常、一般配線の膜厚はフューズ配線の膜厚よりも厚く形成される。したがって、フューズ配線の膜厚を一般配線の膜厚に合わせて形成すると、フューズブローし難いフューズ配線が形成されてしまう。反対に、一般配線の膜厚をフューズ配線の膜厚に合わせて形成すると、配線抵抗が大きい一般配線が形成されてしまう。いずれにせよ、膜厚が略同じ大きさからなる一般配線とフューズ配線とが混在する従来の半導体装置１０１では、その性能や品質の向上を期待することは殆ど困難である。ひいては、半導体装置１０１の歩留まりを向上させることは殆ど困難である。また、従来のダマシンプロセスを用いて、一般配線とフューズ配線とを同じ層の層間絶縁膜内に形成しようとすると、必然的にその工程数が増えてしまう。この結果、半導体装置の生産効率を向上させることが殆ど困難となる。このように、従来の半導体装置の製造方法では、半導体装置の性能や品質の向上と半導体装置の生産効率の向上とを両立させることは困難である。
【００３５】
これに対して、本実施形態に係る半導体装置の製造方法では、前述したように、より厚膜形状に形成されることが好ましい一般配線７ａとより薄膜形状に形成されることが好ましいフューズ配線７ｂとを、同じ層の層間絶縁膜２内に同一のダマシンプロセスにより併行して設けることができる。すなわち、互いに膜厚の異なる一般配線７ａとフューズ配線７ｂとを、同じ層の層間絶縁膜２内に容易に、かつ、効率よく設けることができる。
【００３６】
以上説明したように、この第１実施形態によれば、厚さの異なる複数本の配線７が同じ層の層間絶縁膜２内に混在する半導体装置９を容易に、かつ、効率よく製造することができる。すなわち、配線抵抗が低減されることが好ましい一般配線７ａと断線され易いことが好ましいフューズ配線７ｂとが、同一の層間絶縁膜２内に少なくとも１本ずつ設けられており、性能や品質および歩留まりの向上と生産効率の向上とが両立されている半導体装置９を容易に、かつ、効率よく製造することができる。また、一般配線７ａはその両側部を一般配線用保護膜５ａにより覆われているとともに、フューズ配線７ｂはその下部をフューズ配線用保護膜５ｂにより覆われているので、一般配線７ａおよびフューズ配線７ｂはともに劣化し難い。すなわち、一般配線７ａおよびフューズ配線７ｂは、その性能や品質が向上されている。さらに、前述した配線構造を有する半導体装置９は、一般配線７ａおよびフューズ配線７ｂが設けられている配線層付近の層間容量が低減されている。したがって、本実施形態の半導体装置９は、その全体の性能や品質が向上されている。
【００３７】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図６〜図１０を参照しつつ説明する。図６〜図９は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図１０は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００３８】
本実施形態においては、一般配線の配線本体およびこの配線本体と膜厚の異なるフューズ配線がともに同じ層間絶縁膜内に設けられているとともに、一般配線の配線本体がその下層の層間絶縁膜内に設けられている下層配線にプラグを介して電気的に接続されている配線構造を有する半導体装置およびその製造方法について説明する。以下、詳しく説明する。
【００３９】
先ず、図６に示すように、第１実施形態と同様の工程により、半導体基板１の上の第ｎ−１層目の層間絶縁膜１１の上に第ｎ層目の層間絶縁膜（第１の絶縁膜）１２を設ける。ここで、ｎは２以上の整数とする。なお、第ｎ層目の層間絶縁膜１２の１層下の第ｎ−１層目の層間絶縁膜（第１の絶縁膜）１１には、下層導電体としての下層配線（下層一般配線）１３が少なくとも１本設けられている。この下層一般配線１３は、第１実施形態の一般配線７ａやフューズ配線７ｂと同様に、下層配線本体（下層一般配線本体）となるＣｕ膜７のみから構成されているものとする。また、下層配線（下層Ｃｕ一般配線）の表面は、第１実施形態の一般配線（一般配線本体）７ａやフューズ配線（フューズ配線本体）７ｂと同様に、バリアメタル膜となるＴａＮ膜８により覆われている。
【００４０】
次に、図６に示すように、第ｎ層目の層間絶縁膜１２の上に、第ｎ層目の層間絶縁膜１２よりも加工選択比が小さい第３の絶縁膜１４を設ける。具体的には、第ｎ層目の層間絶縁膜１２よりもエッチングレートが小さく、かつ、膜厚が薄いエッチングストッパー膜１４を、ＣＶＤ法により第ｎ層目の層間絶縁膜１２の上に設ける。このエッチングストッパー膜１４としては、例えばＳｉＮ膜などを用いることができる。続けて、第ｎ−１層目の層間絶縁膜１１に設けられている少なくとも１本の下層Ｃｕ一般配線（下層Ｃｕ一般配線本体）１３の上方において、エッチングストッパー膜１４をその膜厚方向に沿って貫通して少なくとも１個の貫通孔１５を形成する。この貫通孔１５は、一般的なリソグラフィ技術およびＲＩＥ等のエッチング技術を用いて形成される。貫通孔１５は、下層一般配線１３の上方において、第ｎ層目の層間絶縁膜１２に後述する第３の凹部（ヴィアホール）１９を形成するためのヴィアホールパターンとなる。また、図６中Ｄで示す貫通孔１５の幅（径）の大きさは、後述するようにヴィアホールパターン１９に連通して形成される第３の凹部（ヴィアホール）１９の幅（径）の大きさと略同じ大きさに形成される。
【００４１】
次に、図７に示すように、第ｎ層目の層間絶縁膜１２と同様の成膜方法により、エッチングストッパー膜１４およびヴィアホールパターン１５により露出された第ｎ層目の層間絶縁膜１２の表面を覆って、第ｎ＋１層目の層間絶縁膜（第１の絶縁膜）１６を設ける。続けて、第１実施形態と同様に、通常のリソグラフィ技術およびＲＩＥ等のエッチング技術を用いて、第ｎ＋１層目の層間絶縁膜１６に第１の凹部１７および第２の凹部１８を併行して形成する。ただし、本実施形態では、第１実施形態と異なり、第１の凹部１７および第２の凹部１８は、エッチングストッパー膜１４の表面が露出するまで第ｎ＋１層目の層間絶縁膜１６をその膜厚方向に沿って貫通して形成される。具体的には、ヴィアホールパターン１５の上方において、第ｎ＋１層目の層間絶縁膜１６をその膜厚方向に沿って貫通して、図７中Ｅで示す第１の幅を有する第１の凹部１７を少なくとも１個形成する。それとともに、ヴィアホールパターン１５の上方から外れた位置において、前記第ｎ＋１層目の層間絶縁膜１６をその膜厚方向に沿って貫通して、図７中Ｆで示す第２の幅を有する第２の凹部１８を少なくとも１個形成する。
【００４２】
後述するように、第ｎ＋１層目の層間絶縁膜１６に形成された第１の凹部１７は、第ｎ−１層目の層間絶縁膜１１に設けられている下層一般配線１３に電気的に接続される上層一般配線（上層Ｃｕ一般配線）２３の本体２１を設けるための凹部となる。したがって、第ｎ＋１層目の層間絶縁膜１６に形成された第１の凹部１７は、上層一般配線形成用凹部となる。また、第ｎ＋１層目の層間絶縁膜１６に形成された第２の凹部１８は、第１実施形態と同様に、フューズ配線形成用凹部となる。
【００４３】
また、上層一般配線形成用凹部１７の幅Ｅの大きさとフューズ配線形成用凹部１８の幅Ｆの大きさとの相関関係は、第１実施形態の一般配線形成用凹部３の幅Ａの大きさとフューズ配線形成用凹部４の幅Ｂの大きさとの相関関係と同様である。具体的には、フューズ配線形成用凹部１８の幅Ｆの大きさは、上層一般配線形成用凹部１７の幅Ｅの約１／２の大きさに設定される。ただし、本実施形態においては、上層一般配線形成用凹部１７の幅Ｅの大きさは、ヴィアホールパターン１５の幅（径）Ｄの大きさに後述する第２の絶縁膜５の膜厚の２倍の大きさを足し合わせた大きさと同等以上の大きさに設定される。この設定により、上層一般配線形成用凹部１７の左右両内側部に第２の絶縁膜５が残された場合でも、それら各第２の絶縁膜５がヴィアホールパターン１５の開口部を塞ぐおそれを無くすことができる。
【００４４】
特に、本実施形態においては、上層一般配線形成用凹部１７の幅Ｅの大きさは、ヴィアホールパターン１５の径Ｄの大きさに第２の絶縁膜５の膜厚の２倍の大きさを足し合わせた大きさよりもさらに大きい値に設定される。すなわち、上層一般配線形成用凹部１７の幅Ｅの大きさは、ヴィアホールパターン１５に連通して形成される後述するヴィアホール１９の幅（径）の大きさに第２の絶縁膜５の膜厚の２倍の大きさを足し合わせた大きさよりもさらに大きい値に設定される。具体的には、上層一般配線形成用凹部１７の幅Ｅの大きさは、後述する上層一般配線本体２１の幅がヴィアプラグ２２の幅（径）よりも大きくなる値に設定される。
【００４５】
次に、図８に示すように、第１実施形態と同様の工程により、上層一般配線形成用凹部１７およびフューズ配線形成用凹部１８が形成された第ｎ＋１層目の層間絶縁膜１６の表面、ならびに上層一般配線形成用凹部１７により露出されたエッチングストッパー膜１４の表面および第ｎ層目の層間絶縁膜１２の表面を覆って、第２の絶縁膜５を設ける。この際、図８中Ｇで示す第２の絶縁膜５の膜厚は、前述した第１実施形態における第２の絶縁膜５の膜厚Ｃと同様の大きさに設定される。具体的には、第２の絶縁膜５の膜厚Ｇは、上層一般配線形成用凹部１７の幅（第１の幅）Ｅの約１／４の大きさに設定される。この工程により、第１実施形態と同様に、フューズ配線形成用凹部１８の内部は第２の絶縁膜５により完全に埋め込まれる。
【００４６】
次に、図９に示すように、第１実施形態と同様のエッチング工程により、上層一般配線形成用凹部１７の左右両内側部に第２の絶縁膜５を残しつつ、第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。この際、第２の絶縁膜５は、少なくとも上層一般配線形成用凹部１７の下方のエッチングストッパー膜１４の表面が露出するまで、主にその膜厚方向に沿って異方的に除去される。このエッチング工程により、第１実施形態と同様に、上層一般配線形成用凹部１７の実質的な幅の大きさは、その内部に第２の絶縁膜５が設けられる前の第１の幅Ｅの約１／２の大きさになる。すなわち、第２の絶縁膜５が左右両内側部に設けられた上層一般配線形成用凹部１７の実質的な幅の大きさは、フューズ配線形成用凹部１８の幅（第２の幅）Ｆと略同じ大きさになっている。
【００４７】
また、第１実施形態と同様に、前述したエッチング工程により、フューズ配線形成用凹部１８の内部には、その下部（底部）に第２の絶縁膜５が残される。これにより、左右両内側部に第２の絶縁膜５が残された上層一般配線形成用凹部１７と略同じ幅の大きさを有するとともに、上層一般配線形成用凹部１７よりも浅底形状であるフューズ配線形成用凹部１８が形成される。
【００４８】
さらに、第１実施形態と同様に、上層一般配線形成用凹部１７の左右両内側部に残された第２の絶縁膜５は、後述する上層一般配線２３（上層一般配線本体２１）の品質が劣化するのを抑制する上層一般配線用保護膜５ａとして機能する。同様に、フューズ配線形成用凹部１８の底部に残された第２の絶縁膜５は、フューズ配線（フューズ配線本体）７ｂの品質が劣化するのを抑制するフューズ配線用保護膜５ｂとして機能する。
【００４９】
続けて、図９に示すように、ＲＩＥ等の異方性エッチングにより、ヴィアホールパターン１５の下方の第ｎ層目の層間絶縁膜１２を主にその膜厚方向に沿って貫通して、ヴィアホールパターン１５に連通する第３の凹部（第３の溝）１９を少なくとも１個形成する。この際、ヴィアホールパターン１５の下方の第ｎ層目の層間絶縁膜１２は、図９中Ｈで示す第３の凹部１９の幅（径）の大きさが、前述したように、図６中Ｄで示すヴィアホールパターン１５の径の大きさと同等の大きさとなるように異方的にエッチングされる。すなわち、第３の凹部１９の幅Ｈの大きさは、上層一般配線形成用凹部１７の幅Ｅの大きさから上層一般配線用保護膜５ａの膜厚Ｇの２倍の大きさを差し引いた大きさよりもさらに小さい値に設定される。これにより、ヴィアホールパターン１５と同等の径の大きさからなるとともに、ヴィアホールパターン１５を介して上層一般配線形成用凹部１７の下部（底部）に連通する第３の凹部１９が、下層Ｃｕ一般配線１３の上方において第ｎ層目の層間絶縁膜１２内に形成される。また、第３の凹部１９は、図９に示すように、ヴィアホールパターン１５の下方の下層Ｃｕ一般配線（下層Ｃｕ一般配線本体）１３の表面に達して形成される。この結果、下層Ｃｕ一般配線１３は、その表面を第３の凹部１９により露出される。
【００５０】
第３の凹部１９は、第ｎ＋１層目の層間絶縁膜１６に設けられる後述する上層一般配線２３の本体２１と第ｎ−１層目の層間絶縁膜１１に設けられている下層Ｃｕ一般配線１３とを電気的に接続するプラグ２２を設けるためのプラグ形成用凹部となる。すなわち、第３の凹部１９は、第ｎ層目の層間絶縁膜１２に後述するヴィアプラグ２２を設けるためのヴィアホールとなる。
【００５１】
次に、図１０に示すように、第１実施形態と同様の工程により、上層一般配線用保護膜５ａが左右両内側部に残された上層一般配線形成用凹部（第１の凹部）１７、フューズ配線用保護膜５ｂが底部に残されたフューズ配線形成用凹部（第２の凹部）１８、および上層一般配線形成用凹部１７に連通するヴィアホール（第３の凹部）１９のそれぞれの内部に上層導電体２０を設ける。具体的には、先ず、凹部１７内の保護膜５ａの表面、凹部１７の底面を形成しているエッチングストッパー膜１４の表面、ヴィアホール１９の内側面、下層一般配線１３の表面、凹部１８の内側面、凹部１８内の保護膜５ｂの表面、および第ｎ＋１層目の層間絶縁膜１６の表面を覆って、ＣＶＤ法によりバリアメタル膜としてのＴａＮ膜８を設ける。続けて、ＴａＮ膜８の表面を覆って、上層一般配線本体２１、ヴィアプラグ２２、およびフューズ配線本体７ｂとなるＣｕ膜７をＣｕめっき法により設ける。このＣｕ膜７は、ＴａＮ膜８により覆われた上層一般配線形成用凹部１７、フューズ配線形成用凹部１８、およびヴィアホール１９のそれぞれの内部を完全に埋めるまで設けられる。
【００５２】
続けて、第ｎ＋１層目の層間絶縁膜１６の表面上に設けられているＣｕ膜７およびＴａＮ膜８をＣＭＰ法により研磨して除去する。これにより、不要なＣｕ膜７およびＴａＮ膜８を除去し、上層一般配線形成用凹部１７、フューズ配線形成用凹部１８、およびヴィアホール１９のそれぞれの内部に、Ｃｕ膜７およびＴａＮ膜８を埋め込む。
【００５３】
この結果、図１０に示すように、上層一般配線形成用凹部１７の左右両内側部に設けられている上層一般配線用保護膜５ａの内側において、上層一般配線形成用凹部１７の開口部からヴィアホールパターン１５およびヴィアホール１９を介して下層Ｃｕ一般配線（下層Ｃｕ一般配線本体）１３の表面に達して、Ｃｕ膜７およびＴａＮ膜８が設けられる。上層一般配線形成用凹部１７内に設けられたＣｕ膜７は、上層一般配線（上層Ｃｕ一般配線）２３の上層一般配線本体（上層Ｃｕ一般配線本体）２１となる。また、ヴィアホール１９内に設けられたＣｕ膜７は、上層一般配線本体２１と下層一般配線（下層一般配線本体）１３とを電気的に接続するヴィアプラグ（Ｃｕヴィアプラグ）２２となる。このように、本実施形態においては、第ｎ＋１層目の層間絶縁膜１６内に上層一般配線本体２１が設けられるとともに、その１層下の第ｎ層目の層間絶縁膜１２内にヴィアプラグ２２が設けられる。
【００５４】
本実施形態の上層一般配線２３は、図１０に示すように、第ｎ＋１層目に設けられた上層一般配線本体２１および第ｎ層目に設けられたヴィアプラグ２２から構成されている。また、本実施形態の上層一般配線２３は、図１０から明らかなように、その上層一般配線本体２１がヴィアプラグ２２と一体に設けられた、いわゆるデュアルダマシン配線として形成されている。さらに、前述したように、図７中Ｅで示す上層一般配線形成用凹部１７の幅の大きさは、図６中Ｄで示すヴィアホールパターン１５の径の大きさまたは図９中Ｈで示すヴィアホール１９の径の大きさに、図８中Ｇで示す上層一般配線用保護膜５ａの膜厚の２倍の大きさを足し合わせた大きさよりもさらに大きい値に設定されている。したがって、上層一般配線本体２１は、これより幅の狭いヴィアプラグ２２を介して下層一般配線（下層一般配線本体）１３に電気的に接続される。
【００５５】
また、前述したＣＭＰ工程の結果、フューズ配線形成用凹部１８の内部には、第１実施形態と同様に、フューズ配線形成用凹部１８の開口部からフューズ配線形成用凹部１８の下部に設けられているフューズ配線用保護膜５ｂの上面に達して、Ｃｕ膜７およびＴａＮ膜８が設けられる。すなわち、フューズ配線形成用凹部１８の内部に、Ｃｕ膜７からなるフューズ配線本体（Ｃｕフューズ配線本体）のみから構成されるフューズ配線（Ｃｕフューズ配線）７ｂが上層一般配線２３と併行して設けられる。
【００５６】
この後、所定の工程を経ることにより、図１０に示す所望の配線構造を有する本実施形態に係る半導体装置２４を得る。すなわち、ヴィアプラグ２２と一体に形成されているとともにヴィアプラグ２２を介して下層一般配線１３に電気的に接続されている上層一般配線２３の上層一般配線本体２１と、上層一般配線本体２１より薄肉形状のフューズ配線（フューズ配線本体）７ｂとが、同じ第ｎ＋１層目の層間絶縁膜１６内にそれぞれ少なくとも１本ずつ設けられている配線構造を有する半導体装置２４を得る。
【００５７】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態においては、第ｎ層目の層間絶縁膜１２と第ｎ＋１層目の層間絶縁膜１６との間にそれら各膜１２，１６よりもエッチングレートの低いエッチングストッパー膜１４を設けるとともに、このエッチングストッパー膜１４にヴィアホールパターン１５を形成してヴィアホール１９の位置および大きさを規定する。これにより、連続する上下２層の層間絶縁膜１２，１６内にデュアルダマシン構造で設けられる上層一般配線２３の本体２１とフューズ配線本体７ｂとが、同じ層間絶縁膜１６内に少なくとも１本ずつ設けられている配線構造を備える半導体装置２４を容易に、かつ、効率よく製造することができる。より詳しくは、互いに膜厚の異なる上層一般配線本体２１とフューズ配線本体７ｂとが同じ第ｎ＋１層目の層間絶縁膜１６内に少なくとも１本ずつ設けられているとともに、上層一般配線本体２１に一体に形成されて上層一般配線本体２１と第ｎ−１層目の層間絶縁膜１１に設けられている下層一般配線１３とを電気的に接続するヴィアプラグ２２が層間絶縁膜１６とは異なる第ｎ層目の層間絶縁膜１２に設けられている配線構造を備える半導体装置２４を容易に、かつ、効率よく製造することができる。
【００５８】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図６および図７を参照しつつ説明する。図１１〜図１５は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図１６は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５９】
本実施形態においては、前述した第２実施形態と異なり、上層一般配線の配線本体およびこの配線本体と膜厚の異なるフューズ配線がともに同じ層間絶縁膜内に設けられているとともに、上層一般配線の配線本体と下層配線とを電気的に接続するプラグが配線本体およびフューズ配線と同じ層間絶縁膜内に設けられている配線構造を有する半導体装置およびその製造方法について説明する。以下、詳しく説明する。
【００６０】
先ず、図１１に示すように、第２実施形態と同様の工程により、半導体基板１の上の第ｎ−１層目の層間絶縁膜１１の上に第ｎ層目の層間絶縁膜（第１の絶縁膜）３１を設ける。第ｎ−１層目の層間絶縁膜１１には、下層一般配線１３がＴａＮ膜８により覆われて少なくとも１本設けられている。
【００６１】
続けて、第２実施形態と同様に、通常のリソグラフィ技術およびＲＩＥ等のエッチング技術を用いて、第ｎ層目の層間絶縁膜３１に第１の凹部３２および第２の凹部３３を併行して少なくとも１個ずつ形成する。ただし、本実施形態では、第２実施形態と異なり、第１の凹部３２および第２の凹部３３は、ともに層間絶縁膜３１をその膜厚方向に沿って貫通しない程度の所定の深さで形成される。第１の凹部３２は下層一般配線１３の上方に形成され、上層一般配線形成用凹部となる。また、第２の凹部３３は下層一般配線１３の上方から外れた位置に形成され、フューズ配線形成用凹部となる。
【００６２】
上層一般配線形成用凹部３２は、その幅の大きさを図７中Ｉで示す第１の幅に設定される。また、フューズ配線形成用凹部３３は、その幅の大きさを図７中Ｊで示す第２の幅に設定される。これら本実施形態の上層一般配線形成用凹部３２の幅Ｉの大きさとフューズ配線形成用凹部３３の幅Ｊの大きさとの相関関係は、第１実施形態の一般配線形成用凹部３の幅Ａの大きさとフューズ配線形成用凹部４の幅Ｂの大きさとの相関関係や、第２実施形態の上層一般配線形成用凹部１７の幅Ｅの大きさとフューズ配線形成用凹部１８の幅Ｆの大きさとの相関関係と同様である。具体的には、フューズ配線形成用凹部３３の幅Ｊの大きさは、上層一般配線形成用凹部３２の幅Ｉの約１／２の大きさに設定される。
【００６３】
また、上層一般配線形成用凹部３２の幅Ｉの大きさは、後述する第３の凹部３５（ヴィアホール３５ａ）の幅の大きさに第２の絶縁膜５の膜厚の２倍の大きさを足し合わせた大きさと同等以上の大きさに設定される。この設定により、上層一般配線形成用凹部３２の左右両内側部に第２の絶縁膜５が残された場合でも、それら各第２の絶縁膜５が第３の凹部３５を塞いだり、あるいは第３の凹部３５が第２の絶縁膜５を削ったりするおそれを無くすことができる。特に、本実施形態においては、上層一般配線形成用凹部３２の幅Ｉの大きさは、第３の凹部３５の幅の大きさに第２の絶縁膜５の膜厚の２倍の大きさを足し合わせた大きさよりもさらに大きい値に設定される。具体的には、上層一般配線形成用凹部３２の幅Ｉの大きさは、後述する上層一般配線本体３７の幅がヴィアプラグ３８の幅（径）よりも大きくなる値に設定される。
【００６４】
次に、図１２に示すように、第１および第２の各実施形態と同様の工程により、上層一般配線形成用凹部３２およびフューズ配線形成用凹部３３が形成された第ｎ層目の層間絶縁膜３１の表面を覆って第２の絶縁膜５を設ける。この際、図１２中Ｋで示す第２の絶縁膜５の膜厚は、第１実施形態における第２の絶縁膜５の膜厚Ｃおよび第２実施形態における第２の絶縁膜５の膜厚Ｇと同様の大きさに設定される。具体的には、第２の絶縁膜５の膜厚Ｋは、上層一般配線形成用凹部３２の幅（第１の幅）Ｉの約１／４の大きさに設定される。この工程により、第１および第２の各実施形態と同様に、フューズ配線形成用凹部３３の内部は第２の絶縁膜５により完全に埋め込まれる。
【００６５】
次に、図１３に示すように、第１および第２の各実施形態と同様のエッチング工程により、上層一般配線形成用凹部３２の左右両内側部に第２の絶縁膜５を残しつつ、第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。この際、第２の絶縁膜５は、上層一般配線形成用凹部３２の底面（底部）が露出するまで、主にその膜厚方向に沿って異方的に除去される。このエッチング工程により、上層一般配線形成用凹部３２の実質的な幅の大きさは、その内部に第２の絶縁膜５が設けられる前の第１の幅Ｉの約１／２の大きさになる。すなわち、第２の絶縁膜５が左右両内側部に設けられた上層一般配線形成用凹部３２の実質的な幅の大きさは、フューズ配線形成用凹部１８の幅（第２の幅）Ｊと略同じ大きさになっている。上層一般配線形成用凹部３２の左右両内側部に残された第２の絶縁膜５は、上層一般配線用保護膜５ａとして機能する。
【００６６】
また、前述したエッチング工程により、フューズ配線形成用凹部３３の内部には、その下部（底部）に第２の絶縁膜５が残される。これにより、左右両内側部に第２の絶縁膜５が残された上層一般配線形成用凹部３２と略同じ幅の大きさを有するとともに、上層一般配線形成用凹部３２よりも浅底形状であるフューズ配線形成用凹部３３が形成される。フューズ配線形成用凹部１８の底部に残された第２の絶縁膜５は、フューズ配線用保護膜５ｂとして機能する。
【００６７】
次に、図１４に示すように、上層一般配線形成用凹部３２およびフューズ配線形成用凹部３３のそれぞれの内部を完全に埋めるように、第ｎ層目の層間絶縁膜３１の表面上にレジスト膜３４を設ける。続けて、通常のリソグラフィ技術およびＲＩＥ等のエッチング技術を用いて、レジスト膜３４および第ｎ層目の層間絶縁膜３１をそれらの膜厚方向に沿って貫通して下層一般配線１３の表面に達する第３の凹部３５を形成する。
【００６８】
具体的には、先ず、下層一般配線１３の上方かつ上層一般配線形成用凹部３２の左右両内側部に残された第２の絶縁膜５の内側に位置するように、レジスト膜３４に第３の凹部３５のレジストパターンを形成する。この後、レジスト膜３４に形成された第３の凹部３５のレジストパターンに基づいて、ＲＩＥ等の異方性エッチングによりレジスト膜３４および第ｎ層目の層間絶縁膜３１をそれらの膜厚方向に沿って貫通する。これにより、上層一般配線形成用凹部３２に連通するとともに下層一般配線１３の表面を露出する第３の凹部３５が、下層一般配線１３の上方かつ上層一般配線形成用凹部３２の左右両内側部に残された第２の絶縁膜５の内側においてレジスト膜３４および第ｎ層目の層間絶縁膜３１の内部に形成される。
【００６９】
なお、図１４中Ｌで示す第３の凹部３５の幅の大きさは、第２実施形態の第３の凹部１９の幅Ｈの大きさと同様とする。すなわち、第３の凹部３５の幅Ｌの大きさは、上層一般配線形成用凹部３２の幅Ｉの大きさから上層一般配線用保護膜５ａの膜厚Ｋの２倍の大きさを差し引いた大きさよりもさらに小さい値に設定される。また、第３の凹部１９のうち、上層一般配線形成用凹部３２の下方に形成されている部分３５ａは、第ｎ層目の層間絶縁膜３１に設けられる後述する上層一般配線３９の本体３７と第ｎ−１層目の層間絶縁膜１１に設けられている下層Ｃｕ一般配線１３とを電気的に接続するプラグ３８を設けるためのプラグ形成用凹部となる。すなわち、第３の凹部３５のうち、上層一般配線形成用凹部３２の下部に連通する部分３５ａは、第ｎ層目の層間絶縁膜３１に後述するヴィアプラグ３８を設けるためのヴィアホールとなる。
【００７０】
次に、図１５に示すように、第３の凹部３５が形成された第ｎ層目の層間絶縁膜３１の表面上、ならびに上層一般配線形成用凹部３２およびフューズ般配線形成用凹部３３のそれぞれの内部からレジスト膜３４を除去する。レジスト膜３４は、例えば通常のウェットエッチング等の等方性エッチングにより除去される。
【００７１】
次に、図１６に示すように、第１および第２の各実施形態と同様の工程により、上層一般配線用保護膜５ａが左右両内側部に残された上層一般配線形成用凹部（第１の凹部）３２、フューズ配線用保護膜５ｂが底部に残されたフューズ配線形成用凹部（第２の凹部）３３、および上層一般配線形成用凹部３２に連通するヴィアホール（第３の凹部）３５ａのそれぞれの内部に上層導電体３６を設ける。具体的には、先ず、凹部３２内の保護膜５ａの表面、凹部３２の底面、ヴィアホール１９の内側面、下層一般配線１３の表面、凹部３３の内側面、凹部３３内の保護膜５ｂの表面、および第ｎ層目の層間絶縁膜３１の表面を覆って、ＣＶＤ法によりバリアメタル膜としてのＴａＮ膜８を設ける。続けて、ＴａＮ膜８の表面を覆って、上層一般配線本体３７、ヴィアプラグ３８、およびフューズ配線本体７ｂとなるＣｕ膜７をＣｕめっき法により設ける。このＣｕ膜７は、ＴａＮ膜８により覆われた上層一般配線形成用凹部３２、フューズ配線形成用凹部３３、およびヴィアホール３５ａのそれぞれの内部を完全に埋めるまで設けられる。
【００７２】
続けて、第ｎ層目の層間絶縁膜３１の表面上に設けられているＣｕ膜７およびＴａＮ膜８をＣＭＰ法により研磨して除去する。これにより、不要なＣｕ膜７およびＴａＮ膜８を除去し、上層一般配線形成用凹部３２、フューズ配線形成用凹部３３、およびヴィアホール３５ａのそれぞれの内部に、Ｃｕ膜７およびＴａＮ膜８を埋め込む。
【００７３】
この結果、図１６に示すように、上層一般配線形成用凹部３２の左右両内側部に設けられている上層一般配線用保護膜５ａの内側において、上層一般配線形成用凹部３２の開口部から下層一般配線１３の表面に達して、Ｃｕ膜７およびＴａＮ膜８が設けられる。上層一般配線形成用凹部３２内に設けられたＣｕ膜７は、上層一般配線３９の上層一般配線本体３７となる。また、ヴィアホール３５ａ内に設けられたＣｕ膜７は、上層一般配線本体３７と下層一般配線１３とを電気的に接続するヴィアプラグ３８となる。図１６から明らかなように、本実施形態の上層一般配線３９は、第２実施形態と同様に、その上層一般配線本体３７がヴィアプラグ３８と一体に設けられた、いわゆるデュアルダマシン配線として形成されている。ただし、第２実施形態と異なり、本実施形態の上層一般配線３９は、その上層一般配線本体３７とヴィアプラグとが同じ第ｎ層目の層間絶縁膜３１内で一体となって設けられている。
【００７４】
また、前述したＣＭＰ工程の結果、フューズ配線形成用凹部３３の内部には、第１および第２の各実施形態と同様に、フューズ配線形成用凹部３３の開口部からフューズ配線形成用凹部３３の下部に設けられているフューズ配線用保護膜５ｂの上面に達して、Ｃｕ膜７およびＴａＮ膜８が設けられる。すなわち、フューズ配線形成用凹部３３の内部に、Ｃｕ膜７からなるフューズ配線本体のみから構成されるフューズ配線７ｂが上層一般配線３９と併行して設けられる。
【００７５】
この後、所定の工程を経ることにより、図１６に示す所望の配線構造を有する本実施形態に係る半導体装置４０を得る。すなわち、上層一般配線本体３７を下層一般配線１３に電気的に接続するヴィアプラグ３８が上層一般配線本体３７に一体に形成されたデュアルダマシン構造からなる上層一般配線３９と、上層一般配線本体３７より薄肉形状のフューズ配線７ｂとが、同じ第ｎ層目の層間絶縁膜３１内にそれぞれ少なくとも１本ずつ設けられている配線構造を有する半導体装置４０を得る。
【００７６】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態によれば、第２実施形態と異なり、２層の層間絶縁膜１２，１６を積層させたり、あるいはそれら各層間絶縁膜１２，１６の間にエッチングストッパー膜１４を設けたりすることなく、上層一般配線本体３７とヴィアプラグ３８とが一体に形成されたデュアルダマシン構造からなる上層一般配線３９を１層の層間絶縁膜３１内に設けることができる。それとともに、上層一般配線本体３７とは膜厚の異なるフューズ配線７ｂを、上層一般配線３９と同じ層間絶縁膜３１内に同一工程で設けることができる。したがって、第２実施形態の半導体装置２４と同様の配線構造を備える半導体装置４０をより容易に、かつ、より効率よく製造することができる。
【００７７】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００７８】
例えば、一般配線７ａ、フューズ配線７ｂ、下層配線１３、および上層一般配線２１，３９、の材料は、前述したＣｕ（銅）には限られない。それら各配線７ａ，７ｂ，１３，２１，３９の材料は、例えばＡｌ（アルミニウム）でも構わない。特に、上層一般配線２１，３９やフューズ配線７ｂが、大気に開放される最上層に設けられる場合には、Ｃｕよりも酸化され難いＡｌを用いてそれら各配線２１，３９，７ｂを形成することが好ましい。また、各配線７ａ，７ｂ，１３，２１，３９がＡｌにより形成される場合には、必ずしもそれら各配線７ａ，７ｂ，１３，２１，３９を覆うバリアメタル膜８を設ける必要はない。さらには、各配線７ａ，７ｂ，１３，２１，３９を覆うバリアメタル膜８は必ずしも１層である必要はない。各配線７ａ，７ｂ，１３，２１，３９を覆うバリアメタル膜８は２層以上に構成されていても構わない。すなわち、前述した第１〜第３の各実施形態で用いる導電体、上層導電体、および下層導電体の材料は、２種類には限られない。各配線７ａ，７ｂ，１３，２１，３９やバリアメタル膜８を形成する導電体、上層導電体、および下層導電体の材料は、所望される半導体装置９，２４，４０の仕様に応じて適宜、適正な種類の材料を用いればよい。
【００７９】
また、バリアメタル膜８の材料も、前述したＴａＮ膜には限定されない。バリアメタル膜８の材料は、各配線７ａ，７ｂ，１３，２１，３９の材料に応じて適宜、適正な種類の材料を用いればよい。バリアメタル膜８の材料としては、例えばＴａ、Ｔｉ、Ｎｂ、Ｗ、およびＺｒ等の単体からなる膜やそれらの窒化膜、あるいは、それら各種単体膜と各種窒化膜との積層膜等を用いることができる。同様に、層間絶縁膜２，１１，１２，１６，３１、保護膜５、およびエッチングストッパー膜１４の材料も、前述した材料には限定されない。それら各膜２，５，１１，１２，１４，１６，３１の材料も、所望される半導体装置９，２４，４０の仕様に応じて適宜、適正な種類の材料を用いればよい。
【００８０】
また、一般配線７ａ、フューズ配線７ｂ、および上層一般配線２１，３９は必ずしも最上層に設けられる必要はない。それら各配線は、半導体基板１上の所定の層に設けられて構わない。同様に、下層配線（下層導電体）１３は、必ずしも上層一般配線２１，３９の本体２１，３７が設けられている層の１層または２層下の層に設けられている必要はない。下層配線１３は、上層一般配線２１，３９の本体２１，３７が設けられている層の３層以上下の層に設けられても構わないのはもちろんである。この場合、下層配線１３と上層一般配線２１，３９の本体２１，３７との間隔に応じて、ヴィアプラグ２２，３８の長さを適宜、適正な長さに設定すればよい。さらに、下層配線（下層導電体）１３は、必ずしも層間絶縁膜１１中に設けられている必要はない。例えば、下層配線（下層導電体）１３は、半導体基板１の表層部に設けられている各種の基板配線等の導電層でも構わないのはもちろんである。この場合、上層一般配線２１，３９の本体２１，３７と下層導電体とを接続するプラグは、コンタクトプラグとなる。
【００８１】
また、第２および第３の各実施形態で用いた上層一般配線２１，３９は、必ずしもデュアルダマシン構造に形成される必要はない。上層一般配線２１，３９は、それらの本体２１，３７とヴィアプラグ２２，３８とが別体に形成された、いわゆるシングルダマシン構造に形成されても構わないのはもちろんである。
【図面の簡単な説明】
【００８２】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第１実施形態に係る半導体装置を示す断面図。
【図５】図４に示す第１実施形態に係る半導体装置に対する比較例としての従来技術に係る半導体装置を示す断面図。
【図６】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第２実施形態に係る半導体装置を示す断面図。
【図１１】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１３】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１５】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１６】第３実施形態に係る半導体装置を示す断面図。
【符号の説明】
【００８３】
１…半導体基板（シリコンウェーハ、基板）、２…層間絶縁膜（第１の絶縁膜）、３…一般配線形成用凹部（一般配線形成用溝、第１の凹部）、４，１８，３３…フューズ配線形成用凹部（フューズ般配線形成用溝、第２の凹部）、５…第２の絶縁膜、５ａ…一般配線用保護膜（第２の絶縁膜）、５ｂ…フューズ配線用保護膜（第２の絶縁膜）、６…導電体、７…Ｃｕ膜（Ｃｕ配線、配線、第１の導電体）、７ａ…一般配線（一般配線本体、第１の導電体）、７ｂ…フューズ配線（フューズ配線本体、第１の導電体）、８…ＴａＮ膜（バリアメタル膜、第２の導電体）、９，２４，４０…半導体装置、１１…第ｎ−１層目の層間絶縁膜（第ｎ−１層目の第１の絶縁膜）、１２，３１…第ｎ層目の層間絶縁膜（第ｎ層目の第１の絶縁膜）、１３…下層一般配線（下層Ｃｕ一般配線、下層配線、下層一般配線本体、下層導電体）、１４…エッチングストッパー膜（ＳｉＮ膜、第３の絶縁膜）、１５…ヴィアホールパターン（貫通孔）、１６…第ｎ＋１層目の層間絶縁膜（第ｎ＋１層目の第１の絶縁膜）、１７，３２…上層一般配線形成用凹部（上層一般配線形成用溝、第１の凹部）、１９，３５ａ…ヴィアホール（プラグ形成用凹部、第３の凹部）、２０，３６…上層導電体、２１，３７…上層一般配線本体（上層Ｃｕ一般配線本体、上層導電体）、２２，３８…ヴィアプラグ（Ｃｕヴィアプラグ、プラグ、上層導電体）、２３，３９…上層一般配線、（上層Ｃｕ一般配線、上層配線、上層導電体）、３５…第３の凹部、Ａ…（一般配線形成用凹部の幅、第１の凹部の幅、第１の幅）、Ｅ，Ｉ…（上層一般配線形成用凹部の幅、第１の凹部の幅、第１の幅）、Ｂ，Ｆ，Ｊ…（フューズ配線形成用凹部の幅、第２の凹部の幅、第２の幅）、Ｃ，Ｇ，Ｋ…（一般配線用保護膜の膜厚、フューズ配線用保護膜の膜厚、第２の絶縁膜の膜厚）
【図１】
2007035955.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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