(57)【要約】【課題】より安定したデータの読出動作を行うことのできるＭＲＡＭアレイを提供する。【解決手段】行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。ビット線２０７に沿って並ぶ第１の列のリファレンスセル２０５は、ビット線２０８に沿って並ぶ第２のリファレンスセル２０５と並列接続されており、同一の行に位置する第１および第２の列のリファレンスセル２０５は、互いに異なる磁化状態を有している。これにより、複数のリファレンスセル２０５に基づいた安定したリファレンス電流を得ることができる。【選択図】図２
2007141440.tif 000002
【特許請求の範囲】
【請求項１】
ＭＲＡＭデータセルサブアレイおよびセンスアンプを複数備えたＭＲＡＭアレイに用いられ、前記センスアンプに対してリファレンス電流を供給するＭＲＡＭリファレンスセルサブアレイであって、
行方向および列方向に並んだ複数のＭＲＡＭリファレンスセルと、
前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続されると共に隣り合うように配置された第１および第２のビット線からなるビット線対と、
前記ビット線対における第１および第２のビット線を相互に繋ぐ連結部と
を備え、
前記第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルは、前記第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルと並列接続されており、
同一の行に位置する前記第１および第２の列のＭＲＡＭリファレンスセルは、互いに異なる磁化状態を有している
ことを特徴とするＭＲＡＭリファレンスセルサブアレイ。
【請求項２】
前記第１の列のＭＲＡＭリファレンスセルは、前記第２の列のＭＲＡＭリファレンスセルが低抵抗状態であるときには高抵抗状態となり、前記第２の列のＭＲＡＭリファレンスセルが高抵抗状態であるときには低抵抗状態となる
ことを特徴とする請求項１記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項３】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルと接続された複数の書込ワード線をさらに備えている
ことを特徴とする請求項１記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項４】
前記複数の書込ワード線と接続され、所定のＭＲＡＭリファレンスセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流の供給を行う電流源をさらに備えている
ことを特徴とする請求項３記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項５】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記センスアンプから前記ＭＲＡＭリファレンスセルを分離するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記第２のビット線に前記第１の方向と反対の第２の方向へ流すステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項４記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項６】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭリファレンスセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項５記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項７】
前記ＭＲＡＭリファレンスセルは、
前記センスアンプから前記ＭＲＡＭリファレンスセルを分離するステップと、
前記ＭＲＡＭリファレンスセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記第２のビット線に前記第１の方向と反対の第２の方向へ流すステップと、
前記磁場を取り除くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項１記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項８】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルと接続された複数の書込ワード線をさらに備え、
前記ＭＲＡＭリファレンスセルは、書込ワード線電流を前記複数の書込ワード線の各々に流すステップをさらに含む方法によりプログラミングされたものである
ことを特徴とする請求項７記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項９】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭリファレンスセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項８記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項１０】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルとアイソレーショントランジスタを介して接続された複数の読出ワード線を備えている
ことを特徴とする請求項１記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項１１】
前記ＭＲＡＭリファレンスセルは、
前記センスアンプから前記ＭＲＡＭリファレンスセルを分離するステップと、
前記複数のＭＲＡＭリファレンスセルに対し、バイアスを各列ごとに印加するステップと、
前記複数のＭＲＡＭリファレンスセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭリファレンスセル、およびこれに対応する第２の列のＭＲＡＭリファレンスセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により検査されたものである
ことを特徴とする請求項１記載のＭＲＡＭリファレンスセルサブアレイ。
【請求項１２】
複数のＭＲＡＭデータセルサブアレイと、
前記複数のＭＲＡＭデータセルサブアレイと通信を行うセンスアンプと、
前記センスアンプに対してリファレンス電流を供給する複数のＭＲＡＭリファレンスセルサブアレイと
を備え、
前記ＭＲＡＭリファレンスセルサブアレイは、
行方向および列方向に並んだ複数のＭＲＡＭリファレンスセルと、
前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続されると共に隣り合うように配置された第１および第２のビット線からなるビット線対と、
前記ビット線対における第１および第２のビット線を相互に繋ぐ連結部と
を有し、
前記第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルは、前記第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルと並列接続されており、
同一の行に位置する前記第１および第２の列のＭＲＡＭリファレンスセルは、互いに異なる磁化状態を有している
ことを特徴とするＭＲＡＭアレイ。
【請求項１３】
前記第１の列のＭＲＡＭリファレンスセルは、前記第２の列のＭＲＡＭリファレンスセルが低抵抗状態であるときには高抵抗状態となり、前記第２の列のＭＲＡＭリファレンスセルが高抵抗状態であるときには低抵抗状態となる
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項１４】
前記ＭＲＡＭリファレンスセルサブアレイは、前記複数のＭＲＡＭデータセルサブアレイの内部に設けられている
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項１５】
前記複数のＭＲＡＭデータセルサブアレイのうちの選択されたＭＲＡＭデータセルサブアレイは、前記ＭＲＡＭリファレンスセルサブアレイとは異なる群に含まれる
ことを特徴とする請求項１４記載のＭＲＡＭアレイ。
【請求項１６】
前記ＭＲＡＭリファレンスセルサブアレイは、
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルと接続された複数の書込ワード線をさらに備えている
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項１７】
前記書込ワード線と接続され、所定のＭＲＡＭリファレンスセルへの書込を行う際に前記書込ワード線に対して書込ワード線電流の供給を行う電流源をさらに備えている
ことを特徴とする請求項１６記載のＭＲＡＭアレイ。
【請求項１８】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記センスアンプから前記ＭＲＡＭリファレンスセルを分離するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を介して前記第２のビット線へ導くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項１７記載のＭＲＡＭアレイ。
【請求項１９】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭリファレンスセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項１８記載のＭＲＡＭアレイ。
【請求項２０】
前記ＭＲＡＭリファレンスセルは、
前記センスアンプから前記複数のＭＲＡＭリファレンスセルを分離するステップと、
前記ＭＲＡＭリファレンスセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を介して前記第２のビット線へ導くステップと、
前記磁場を取り除くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項２１】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線をさらに備え、
前記ＭＲＡＭリファレンスセルは、書込ワード線電流を前記複数の書込ワード線の各々に流すステップをさらに含む方法によりプログラミングされたものである
ことを特徴とする請求項２０記載のＭＲＡＭアレイ。
【請求項２２】
前記ＭＲＡＭリファレンスセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項２１記載のＭＲＡＭアレイ。
【請求項２３】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルとアイソレーショントランジスタを介して接続された複数の読出ワード線を備えている
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項２４】
前記ＭＲＡＭリファレンスセルは、
前記センスアンプから前記複数のＭＲＡＭリファレンスセルを分離するステップと、
前記ＭＲＡＭリファレンスセルに対し、バイアスを各列ごとに印加するステップと、
前記ＭＲＡＭリファレンスセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭリファレンスセル、およびこれに対応する第２の列のＭＲＡＭリファレンスセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により検査されたものである
ことを特徴とする請求項１２記載のＭＲＡＭアレイ。
【請求項２５】
複数のセンスアンプと共にＭＲＡＭデバイスに用いられるＭＲＡＭセルサブアレイであって、
行方向および列方向に並んだ複数のＭＲＡＭセルと、
前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に前記行方向に並ぶ複数のビット線と、
前記複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部と
を備え、
前記ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、前記ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、
同一の行に位置する前記第１および第２の列のＭＲＡＭセルは、互いに異なる磁化状態を有している
ことを特徴とするＭＲＡＭセルサブアレイ。
【請求項２６】
前記第１の列のＭＲＡＭセルは、前記第２の列のＭＲＡＭセルが低抵抗状態であるときには高抵抗状態となり、前記第２の列のＭＲＡＭセルが高抵抗状態であるときには低抵抗状態となる
ことを特徴とする請求項２５記載のＭＲＡＭセルサブアレイ。
【請求項２７】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線をさらに備えている
ことを特徴とする請求項２５記載のＭＲＡＭセルサブアレイ。
【請求項２８】
前記複数の書込ワード線と接続され、所定のＭＲＡＭセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流の供給を行う電流源をさらに備えている
ことを特徴とする請求項２７記載のＭＲＡＭリセルサブアレイ。
【請求項２９】
前記ＭＲＡＭセルは、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記フリー層に対する書込電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を介して前記ビット線対のうちの他方のビット線へ導くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項２８記載のＭＲＡＭセルサブアレイ。
【請求項３０】
前記ＭＲＡＭセルは、
前記書込ワード線電流および書込電流を停止し、前記センスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項２９記載のＭＲＡＭセルサブアレイ。
【請求項３１】
前記ＭＲＡＭセルは、
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記ビット線対のうちの他方のビット線へ、前記第１の方向とは反対の第２の方向へ流すステップと、
前記磁場を取り除くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項２５記載のＭＲＡＭセルサブアレイ。
【請求項３２】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線をさらに備え、
前記ＭＲＡＭセルは、書込ワード線電流を前記書込ワード線の各々に流すステップをさらに含む方法によりプログラミングされたものである
ことを特徴とする請求項３１記載のＭＲＡＭセルサブアレイ。
【請求項３３】
前記ＭＲＡＭセルは、
前記書込ワード線電流および書込電流を停止し、前記センスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項３２記載のＭＲＡＭセルサブアレイ。
【請求項３４】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルとアイソレーショントランジスタを介して接続された複数の読出ワード線を備えている
ことを特徴とする請求項２５記載のＭＲＡＭセルサブアレイ。
【請求項３５】
前記ＭＲＡＭセルは、
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルに対し、バイアスを各列ごとに印加するステップと、
前記ＭＲＡＭセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭセル、およびこれに対応する第２の列のＭＲＡＭセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により検査されたものである
ことを特徴とする請求項２５記載のＭＲＡＭセルサブアレイ。
【請求項３６】
複数のＭＲＡＭセルサブアレイと、
前記複数のＭＲＡＭセルサブアレイと通信を行うセンスアンプと
を備え、
前記ＭＲＡＭセルサブアレイは、行方向および列方向に並んだ複数のＭＲＡＭセルと、前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に前記行方向に並ぶ複数のビット線と、前記複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部とを有し、
前記ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、前記ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、
同一の行に位置する前記第１および第２の列のＭＲＡＭセルは、互いに異なる磁化状態を有している
ことを特徴とするＭＲＡＭアレイ。
【請求項３７】
前記第１の列のＭＲＡＭセルは、前記第２の列のＭＲＡＭセルが低抵抗状態であるときには高抵抗状態となり、前記第２の列のＭＲＡＭセルが高抵抗状態であるときには低抵抗状態となる
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項３８】
前記第１の列のＭＲＡＭセルおよび第２のＭＲＡＭセルとは異なるＭＲＡＭセルを被選択ＭＲＡＭデータセルとする
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項３９】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線をさらに備えている
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４０】
前記複数の書込ワード線と接続され、所定のＭＲＡＭセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流の供給を行う電流源をさらに備えている
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４１】
前記ＭＲＡＭセルは、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記フリー層に対する書込電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を介して前記ビット線対のうちの他方のビット線へ導くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４２】
前記複数のＭＲＡＭセルは、
前記書込ワード線電流および書込電流を停止し、前記センスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４３】
前記ＭＲＡＭセルは、
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記第２のビット線に前記第１の方向とは反対の第２の方向へ流すステップと、
前記磁場を取り除くステップと
を含む方法によりプログラミングされたものである
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４４】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線をさらに備え、
前記複数のＭＲＡＭセルは、書込ワード線電流を前記複数の書込ワード線の各々に流すステップをさらに含む方法によりプログラミングされたものである
ことを特徴とする請求項４３記載のＭＲＡＭアレイ。
【請求項４５】
前記ＭＲＡＭセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることでプログラミングを完了させたものである
ことを特徴とする請求項４４記載のＭＲＡＭアレイ。
【請求項４６】
前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルとアイソレーショントランジスタを介して接続された複数の読出ワード線を備えている
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４７】
前記ＭＲＡＭセルは、
前記センスアンプから前記複数のＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルに対し、バイアスを各列ごとに印加するステップと、
前記ＭＲＡＭセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭセル、およびこれに対応する第２の列のＭＲＡＭセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により検査されたものである
ことを特徴とする請求項３６記載のＭＲＡＭアレイ。
【請求項４８】
ＭＲＡＭデータセルサブアレイおよびセンスアンプを複数備えたＭＲＡＭデバイスに用いられ、前記センスアンプに対してリファレンス電流を供給するＭＲＡＭリファレンスセルサブアレイの製造方法であって、
行方向および列方向に並ぶように複数のＭＲＡＭリファレンスセルを形成する工程と、
前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続すると共に隣り合うように第１および第２のビット線を配置することでビット線対を形成する工程と、
前記ビット線対における第１および第２のビット線を相互に繋ぐ連結部を形成し、前記第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルと、前記第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルとを並列接続する工程と、
同一の行に位置する前記第１および第２の列のＭＲＡＭリファレンスセルを、互いに異なる磁化状態に設定する工程と
を含む
ことを特徴とするＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項４９】
前記第１の列のＭＲＡＭリファレンスセルを高抵抗状態とすると共に前記第２の列のＭＲＡＭリファレンスセルを低抵抗状態とし、
または、前記第１の列のＭＲＡＭリファレンスセルを低抵抗状態とすると共に前記第２の列のＭＲＡＭリファレンスセルを高抵抗状態とする
ことを特徴とする請求項４８記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５０】
前記行方向に延在する複数の書込ワード線を、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルと接続するように形成する
ことを特徴とする請求項４８記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５１】
所定のＭＲＡＭリファレンスセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流を供給する電流源を、前記複数の書込ワード線と接続するように形成する
ことを特徴とする請求項５０記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５２】
前記複数のセンスアンプから前記複数のＭＲＡＭリファレンスセルを分離するステップと、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を介して前記第２のビット線へ導くステップと
を含む方法により、前記ＭＲＡＭリファレンスセルへのプログラミングを行う
ことを特徴とする請求項５１記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５３】
前記ＭＲＡＭリファレンスセルへのプログラミングは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭリファレンスセルと再接続させることで完了する
ことを特徴とする請求項５２記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５４】
前記複数のセンスアンプから前記複数のＭＲＡＭリファレンスセルを分離するステップと、
前記ＭＲＡＭリファレンスセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込電流を、前記第１のビット線に第１の方向へ流したのち、前記連結部を介して前記第２のビット線へ導くステップと、
前記磁場を取り除くステップと
を含む方法により、前記ＭＲＡＭリファレンスセルへのプログラミングを行う
ことを特徴とする請求項４９記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５５】
前記行方向に延在する複数の書込ワード線を、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルと接続するように形成し、
書込ワード線電流を前記複数の書込ワード線の各々に流すステップをさらに含む方法により、前記複数のＭＲＡＭリファレンスセルのプログラミングを行う
ことを特徴とする請求項５４記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５６】
前記ＭＲＡＭリファレンスセルへのプログラミングは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭリファレンスセルと再接続させることで完了する
ことを特徴とする請求項５５記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５７】
前記行方向に延在する複数の読出ワード線を、前記行方向に並んだ前記複数のＭＲＡＭリファレンスセルとアイソレーショントランジスタを介して接続するように形成する工程を含む
ことを特徴とする請求項４８記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５８】
前記のセンスアンプから前記ＭＲＡＭリファレンスセルを分離するステップと、
前記ＭＲＡＭリファレンスセルに対し、バイアスを各列ごとに印加するステップと、
前記ＭＲＡＭリファレンスセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭリファレンスセル、およびこれに対応する第２の列のＭＲＡＭリファレンスセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により前記複数のＭＲＡＭリファレンスセルの検査を行う工程を含む
ことを特徴とする請求項４８記載のＭＲＡＭリファレンスセルサブアレイの製造方法。
【請求項５９】
複数のセンスアンプと共にＭＲＡＭデバイスに用いられるＭＲＡＭセルサブアレイの製造方法であって、
行方向および列方向に並ぶように複数のＭＲＡＭセルを形成する工程と、
前記列方向に並んだ前記複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続するように、前記列方向に延在し、かつ、前記行方向に並ぶ複数のビット線を形成する工程と、
前記複数のビット線のうちの１組のビット線を相互に繋ぐ連結部を設けてビット線対を形成し、前記ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルと、前記ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルとを並列接続する工程と、
同一の行に位置する前記第１および第２の列のＭＲＡＭセルのうち、一方を高抵抗状態とすると共に他方を低抵抗状態とする工程と
を含む
ことを特徴とするＭＲＡＭセルサブアレイの製造方法。
【請求項６０】
前記行方向に延在する複数の書込ワード線を、前記行方向に並んだ前記複数のＭＲＡＭセルに含まれるピンド層とそれぞれ接続するように形成する
ことを特徴とする請求項５９記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６１】
所定のＭＲＡＭリファレンスセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流を供給する電流源を、前記複数の書込ワード線と接続するように形成する
ことを特徴とする請求項６０記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６２】
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記書込ワード線に前記書込ワード線電流を導くステップと、
前記フリー層に対する書込電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を介して前記ビット線対のうちの他方のビット線へ導くステップと
を含む方法により、前記ＭＲＡＭセルへのプログラミングを行う
ことを特徴とする請求項６１記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６３】
前記ＭＲＡＭセルへのプログラミングは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることで完了する
ことを特徴とする請求項６２記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６４】
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記フリー層に対する書込ビット線電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を介して前記ビット線対のうちの他方のビット線へ導くステップと、
前記磁場を取り除くステップと
を含む方法により、前記ＭＲＡＭセルへのプログラミングを行う
ことを特徴とする請求項６０記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６５】
前記ＭＲＡＭセルへのプログラミングは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることで完了する
ことを特徴とする請求項６４記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６６】
前記行方向に延在する複数の読出ワード線を、前記行方向に並んだ前記複数のＭＲＡＭセルとアイソレーショントランジスタを介して接続するように形成する工程を含む
ことを特徴とする請求項６０記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６７】
前記センスアンプから前記ＭＲＡＭセルを分離するステップと、
前記ＭＲＡＭセルに対し、バイアスを各列ごとに印加するステップと、
前記ＭＲＡＭセルに対し、活性化信号を各行ごとに供給するステップと、
前記第１の列のＭＲＡＭセル、およびこれに対応する第２の列のＭＲＡＭセルを通過する電流を、各行ごとに測定するステップと、
前記電流が標準電流と等価であるかどうかを判断するステップと、
前記電流が標準電流と等価でなかった場合に、再度プログラミングを行うステップと
を含む方法により前記複数のＭＲＡＭセルの検査を行う工程を含む
ことを特徴とする請求項４８記載のＭＲＡＭセルサブアレイの製造方法。
【請求項６８】
互いに通信可能に接続されたＭＲＡＭセルサブアレイおよびセンスアンプが複数形成された基板を保持する保持体と、
前記ＭＲＡＭセルサブアレイと接続され、前記ＭＲＡＭセルサブアレイを前記センスアンプから分離するように制御する制御装置と、
前記ＭＲＡＭセルサブアレイに対して所定の向きの磁場を発生させる磁場発生装置と、
前記ＭＲＡＭセルサブアレイへの書込を行う書込デバイスと
を備え、
前記ＭＲＡＭセルサブアレイは、行方向および列方向に並んだ複数のＭＲＡＭセルと、前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に前記行方向に並ぶ複数のビット線と、前記複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部とを有し、
前記ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、前記ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、
前記書込デバイスは、前記ＭＲＡＭセルサブアレイへの書込を行う際、前記フリー層に対する書込電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記ビット線対のうちの他方のビット線に前記第１の方向と反対の第２の方向へ導くように機能する
ことを特徴とするＭＲＡＭセルサブアレイ書込装置。
【請求項６９】
前記ＭＲＡＭセルサブアレイは、前記行方向に延在し、かつ、前記行方向に並んだ前記複数のＭＲＡＭセルと接続された複数の書込ワード線を有しており、
前記複数の書込ワード線と接続され、所定のＭＲＡＭセルへの書込を行う際に前記複数の書込ワード線に対して書込ワード線電流の供給を行う電流源をさらに備えた
ことを特徴とする請求項６８記載のＭＲＡＭセルサブアレイ書込装置。
【請求項７０】
前記ＭＲＡＭセルは、
前記書込ワード線電流および書込電流を停止し、前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることで書込を完了させたものである
ことを特徴とする請求項６９記載のＭＲＡＭセルサブアレイ書込装置。
【請求項７１】
前記ＭＲＡＭセルは、
前記書込デバイスによって前記書込電流を停止し、
前記電流源によって前記書込ワード線電流を停止し、
前記複数のセンスアンプをそれぞれに対応する前記ＭＲＡＭセルと再接続させることで書込を完了させたものである
ことを特徴とする請求項６９記載のＭＲＡＭセルサブアレイ書込装置。
【請求項７２】
行方向および列方向に並んだ複数のＭＲＡＭセルと、前記列方向に延在し、かつ、前記列方向に並んだ前記複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に前記行方向に並ぶ複数のビット線と、前記複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部とを備え、複数のセンスアンプと通信可能に接続されたＭＲＡＭセルサブアレイの書込方法であって、
前記複数のＭＲＡＭセルのうちの書込対象とする被選択ＭＲＡＭセルを前記センスアンプから分離するステップと、
前記被選択ＭＲＡＭセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、
前記磁場を、前記被選択ＭＲＡＭセルの近傍に配置するステップと、
前記フリー層に対する書込ビット線電流を、前記ビット線対のうちの一方のビット線に第１の方向へ流したのち、前記連結部を経由させ、前記ビット線対のうちの他方のビット線に前記第１の方向と反対の第２の方向へ流すステップと
を含むことを特徴とするＭＲＡＭセルサブアレイの書込方法。
【請求項７３】
前記行方向に延在すると共に前記被選択ＭＲＡＭセルと接続された書込ワード線へ書込ワード線電流を供給するステップをさらに含む
を含むことを特徴とする請求項７２記載のＭＲＡＭセルサブアレイの書込方法。
【請求項７４】
前記書込電流を停止し、前記被選択ＭＲＡＭセルを対応する前記センスアンプと再接続させるステップをさらに含む
を含むことを特徴とする請求項７２記載のＭＲＡＭセルサブアレイの書込方法。
【請求項７５】
前記書込ワード線電流および書込電流を停止し、前記被選択ＭＲＡＭセルを対応する前記センスアンプと再接続させるステップをさらに含む
を含むことを特徴とする請求項７３記載のＭＲＡＭセルサブアレイの書込方法。
【請求項７６】
前記被選択ＭＲＡＭセルに対応する前記ビット線対の各々を流れる書込ビット線電流の平均値となるリファレンス電流を前記センスアンプへ供給するステップを含む
を含むことを特徴とする請求項７３記載のＭＲＡＭセルサブアレイの書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合素子を複数備えたＭＲＡＭリファレンスセルサブアレイ、ＭＲＡＭアレイ、ＭＲＡＭセルサブアレイおよびＭＲＡＭセルサブアレイ書込装置、ならびに、そのようなＭＲＡＭリファレンスセルサブアレイの製造方法、ＭＲＡＭセルサブアレイの製造方法、およびＭＲＡＭセルサブアレイの書込方法に関する。
【背景技術】
【０００２】
従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、状況を記憶する手段としての不揮発性メモリ（例えば、フラッシュＥＥＰＲＯＭなど）を別途設ける必要がある。この不揮発性メモリに対しては、処理の高速化が強く求められていることから、近年、不揮発性メモリとして磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memry）が注目されてきている。
【０００３】
ＭＲＡＭは、磁気抵抗効果素子を備えた磁気メモリセルが行および列をなすようにマトリクス状に複数配列されたアレイ構造をなすものである。磁気抵抗効果素子としては、より大きな抵抗変化率の得られる磁気トンネル接合（ＭＴＪ；magnetic tunnel junction）素子が好適である。このＭＴＪ素子は、トンネルバリア層によって隔てられた２つの強磁性層（磁化方向が印加磁界に応じて変化する磁化自由層および磁化方向が磁化容易軸に沿って平行をなすように恒久的に固着された磁化固着層）を有している。なお、磁化自由層は自由に回転可能な磁化方向を有するものであるが、結晶磁気異方性を示す磁化容易軸に沿って磁化方向が揃うことによりエネルギー的に安定する。トンネルバリア層は、絶縁材料からなる薄膜であり、量子力学に基づくトンネル効果によって電荷キャリア（一般的には電子）が透過できる程度の厚みをなしている。電荷キャリアが透過する確率は、２つの強磁性層の磁化方向と関連した電子スピン方向に依存するので、電圧を印加した状態において上記の磁化方向が変化すると、トンネル電流も変化することとなる。トンネル電流の大きさは、アップスピンとダウンスピンとの比によって左右される。
【０００４】
図１４に、磁気メモリセル１０の断面構造の一例を示す。各磁気メモリセル１０は、互いに接することなく直交するビット線２５および書込ワード線３０の間に設けられたＭＴＪ素子１５を有している。ＭＴＪ素子１５は、ビット線２５の側から、フリー層１８、トンネルバリア層１７、ピンド層１６を順に有している。フリー層１８の磁化Ｊ１８の方向は外部磁場に応じて変化するのに対し、ピンド層１６の磁化Ｊ１６の方向は特定の方向（例えばビット線２５に沿った方向）に固定されている。磁化Ｊ１６の方向は、ＭＴＪ素子１５の製造過程で決定される。各磁気メモリセル１０は、ＭＴＪ素子１５における磁化Ｊ１６と磁化Ｊ１８との相対的な方向に応じたディジタルデータを保持している。
【０００５】
ＭＴＪ素子１５の一方の側に位置するフリー層１８はビット線２５と直接接しているが、ＭＴＪ素子１５と書込ワード線３０との間には、ピンド層１６と接するように導線４５が設けられている。書込ワード線３０は、ＭＴＪ素子１５と電気的に接触をすることなく、その近傍に配置されている。書込ワード線３０には、ある方向に書込ワード線電流４０が流れるようになっている。ビット線２５に流れる書込ビット線電流３５と書込ワード線３０を流れる書込ワード線電流４０とによって磁場を形成し、フリー層１８の磁化Ｊ１８の方向を決定するようになっている。磁化Ｊ１８の方向によってディジタルデータの状態が決定される。ピンド層１６と接続された導線４５の一端には、アイソレーショントランジスタ２０（以下、単にトランジスタ２０という。）が設けられている。トランジスタ２０のソースは接地されており、トランジスタ２０のゲートは、読出ワード線５０と接続されている。
【０００６】
磁気メモリセル１０への書込を行う場合には、ビット線２５に書込ビット線電流３５を流すと共に書込ワード線３０に書込ワード線電流４０を流すようにする。この際、書込ビット線電流３５の向きがフリー層１８の磁化Ｊ１８の方向を決定する。その結果、ＭＴＪセル１０には、ＭＴＪ素子１５における磁化Ｊ１６と磁化Ｊ１８との相対的な方向に応じたディジタルデータが記録されることとなる。なお、書込動作中は、読出ワード線５０を通じてトランジスタ２０を非アクティブ状態とし、ＭＴＪ素子１５などにビット線２５からの電流が流れるのを妨げるようにする。
【０００７】
読出動作の際には、読出ワード線５０によってトランジスタ２０をアクティブ状態とし、図１４（Ｂ）および図１５に示したように、読出セル電流５５を、ビット線２５、ＭＴＪ素子１５およびトランジスタ２０の順に通過させ、接地させる。このとき、フリー層１８の磁化Ｊ１８の方向とピンド層１６の磁化Ｊ１６の方向との相対的な方向により、ＭＴＪ素子１５を通過する際の抵抗が決定される。なお、図１５は、図１４に示した磁気メモリセル１０に対応する回路図である。このように、ビット線２５は、フリー層１８の磁化Ｊ１８の方向を決定する書込動作と共に、ＭＴＪセル１０からの読出動作にも関係する。
【０００８】
図１６の回路図を参照して、従来のＭＲＡＭにおける読み出し動作を詳細に説明する。読出動作の際には、読出セル電流５５が読出対象である磁気メモリセル１０を通過することとなる。書込セル電流５５がＭＴＪ素子１５を通過することで、センスアンプ６０へ入力される第１の入力信号であるデータ電圧Ｖdatを形成する。一方、センスアンプ６０には、第２の入力信号として、リファレンス電圧Ｖrefが入力される。リファレンス電圧Ｖrefは、磁気メモリセル１０とは別に設けられたリファレンスセル６５を流れて接地されるリファレンス電流７５によってもたらされるものである。リファレンスセル６５はビット線７０と接続されており、このビット線７０によってリファレンス電流７５が供給されるようになっている。さらに、リファレンスセル６５は、直列接続されたＭＴＪ素子６７ａおよびＭＴＪ素子６９ａと、直列接続されたＭＴＪ素子６７ｂおよびＭＴＪ素子６９ｂとが並列に接続されたものである。ＭＴＪ素子６７ａ,６７ｂは、低抵抗となるように磁化されており、ＭＴＪ素子６９ａ，６９ｂは、高抵抗となるように磁化されている。ＭＴＪ素子６７ａ,６７ｂおよびＭＴＪデバイス６９ａ，６９ｂは、中点の抵抗が等価となるように接続されている。データ電圧Ｖdatは、磁気メモリセル１０に格納されたディジタルデータの状態を決定するために、リファレンス電圧Ｖrefと比較される。
【０００９】
このようなＭＲＡＭアレイに関する技術としては、以下のようなものが知られている。
【００１０】
DeBrosse等は、新規のブートストラップド書込駆動回路を特徴とする１６メガビットのＭＲＡＭアレイについて開示している（例えば非特許文献１参照）。
【非特許文献１】DeBrosse等，「１６Ｍｂ  ＭＲＡＭ  フィーチャリング・ブートストラップド・ライト・ドライバーズ（A 16Mb MRAM Featuring Bootstrapped Write Drivers」，ダイジェスト・オブ・テクニカル・ペーパーズ（Digest of Technical Papers），２００４シンポジウム・オン・ＶＬＳＩサーキット，２００４年６月，ｐｐ．４５４−４５７
【００１１】
Brennan等は、ＭＲＡＭアレイとして用いられる静電容量結合したセンサ装置について開示している（例えば特許文献１参照）。その装置（apparatus）は、センスアンプのオフセット電圧を固定している。センスアンプはＭＲＡＭアレイにおける選択されたビット線と選択的に結合しており、選択されたビット線を用いて読出対象のＭＲＡＭセルと通信を行うようになっている。読出電流は、読出動作の際にＭＲＡＭセルを通過し、リファレンス電流は、選択されたビット線を通過する。信号電圧（signal voltage）は、読出電流およびリファレンス電流に応じて発生し、選択されたビット線上で感知される。信号電圧は、センスアンプの入力信号と結びつくものであり、センスアンプは、ＭＲＡＭセルのデータ状態を反映した出力を供給する。
【特許文献１】米国特許第６８１６４０３号明細書
【００１２】
Han等は、ビット線上での電圧増大をもたらすリファレンスセルを開示している。このリファレンスセルは、オン状態のメモリセルに基づく容量結合サイリスタ（thinly capacitively coupled thyristor；ＴＣＣＴ）によって形成される他のビット線上での電圧増大と比例し、好ましくはその半分程度である電圧増大をもたらすものである。このリファレンスセルは、負性微分抵抗（negative differential resistance；ＮＤＲ）デバイスを備えている。ゲートのようなデバイスが、ＮＤＲデバイスの近傍に配置され、第１の抵抗体がＮＤＲデバイスとビット線とを繋いでいる。
【特許文献２】米国特許第６８４５０３７号明細書
【００１３】
そのほか、ＭＲＡＭアレイに関する技術としては、以下のようなものが知られている。
【特許文献３】米国特許第６７１１０６８号明細書
【特許文献４】米国特許出願公開第２００４／０００１３６０号明細書
【特許文献５】米国特許第６７５４１２３号明細書
【特許文献６】米国特許第６７９１８８７号明細書
【特許文献７】米国特許第６７９１８９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、このようなＭＲＡＭアレイに関しては、従来より読出精度の向上が課題となっている。しかしながら、例えば図１６に示したように、リファレンスセルからのリファレンス電流を利用した読出を行うＭＲＡＭアレイであっても、十分な読出精度が得られているとは言い難いのが現状である。
【００１５】
本発明はかかる問題に鑑みてなされたもので、その第１の目的は、安定したデータの読出動作を行うことのできるＭＲＡＭアレイ、ならびにそのようなＭＲＡＭアレイに好適なＭＲＡＭリファレンスセルサブアレイおよびＭＲＡＭセルサブアレイを提供することにある。本発明の第２の目的は、上記のようなＭＲＡＭリファレンスセルサブアレイおよびＭＲＡＭセルサブアレイの製造方法を提供することにある。さらに、本発明の第３の目的は、上記のようなＭＲＡＭセルサブアレイへのデータの書込に適したＭＲＡＭセルサブアレイ書込装置およびＭＲＡＭセルサブアレイの書込方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明のＭＲＡＭリファレンスセルサブアレイは、ＭＲＡＭデータセルサブアレイおよびセンスアンプを複数備えたＭＲＡＭアレイに用いられ、センスアンプに対してリファレンス電流を供給するものであって、以下のＡ１〜Ａ３の各構成要件を備えたものである。
（Ａ１）行方向および列方向に並んだ複数のＭＲＡＭリファレンスセル。
（Ａ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続されると共に隣り合うように配置された第１および第２のビット線からなるビット線対。
（Ａ３）ビット線対における第１および第２のビット線を相互に繋ぐ連結部。
ここで、第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルは、第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルと並列接続されており、同一の行に位置する第１および第２の列のＭＲＡＭリファレンスセルは、互いに異なる磁化状態を有している。
【００１７】
本発明の第１のＭＲＡＭアレイは、複数のＭＲＡＭデータセルサブアレイと、複数のＭＲＡＭデータセルサブアレイと通信を行うセンスアンプと、センスアンプに対してリファレンス電流を供給する複数のＭＲＡＭリファレンスセルサブアレイとを備え、ＭＲＡＭリファレンスセルサブアレイが、以下のＢ１〜Ｂ３の各構成要件を備えたものである。
（Ｂ１）行方向および列方向に並んだ複数のＭＲＡＭリファレンスセル。
（Ｂ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続されると共に隣り合うように配置された第１および第２のビット線からなるビット線対。
（Ｂ３）ビット線対における第１および第２のビット線を相互に繋ぐ連結部。
ここで、第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルは、第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルと並列接続されており、同一の行に位置する第１および第２の列のＭＲＡＭリファレンスセルは、互いに異なる磁化状態を有している。
【００１８】
本発明のＭＲＡＭリファレンスセルサブアレイおよび第１のＭＲＡＭアレイでは、第１の列のＭＲＡＭリファレンスセルと第２のＭＲＡＭリファレンスセルとが互いに異なる磁化状態を有し、かつ、連結部によって並列接続されていることから、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流が得られる。
【００１９】
本発明のＭＲＡＭセルサブアレイは、複数のセンスアンプと共にＭＲＡＭアレイに用いられるＭＲＡＭセルサブアレイであって、以下のＣ１〜Ｃ３の各構成要件を備えたものである。
（Ｃ１）行方向および列方向に並んだ複数のＭＲＡＭセル。
（Ｃ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に行方向に並ぶ複数のビット線。
（Ｃ３）複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部。
ここで、ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、同一の行に位置する第１および第２の列のＭＲＡＭセルは、互いに異なる磁化状態を有している。
【００２０】
本発明の第２のＭＲＡＭアレイは、複数のＭＲＡＭセルサブアレイと、複数のＭＲＡＭセルサブアレイと通信を行うセンスアンプとを備え、以下のＤ１〜Ｄ３の各構成要件を備えたものである。
（Ｄ１）ＭＲＡＭセルサブアレイは、行方向および列方向に並んだ複数のＭＲＡＭセル。
（Ｄ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に行方向に並ぶ複数のビット線
（Ｄ３）複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部。
ここで、ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、同一の行に位置する第１および第２の列のＭＲＡＭセルは、互いに異なる磁化状態を有している。
【００２１】
本発明のＭＲＡＭセルサブアレイおよび第２のＭＲＡＭアレイでは、第１の列のＭＲＡＭセルと第２の列のＭＲＡＭセルとが互いに異なる磁化状態を有し、かつ、複数のビット線のうちの１組のビット線が連結部によって並列接続されてビット線対を構成していることから、複数のＭＲＡＭセルに基づいた安定したリファレンス電流が得られる。
【００２２】
本発明のＭＲＡＭリファレンスセルサブアレイの製造方法は、ＭＲＡＭデータセルサブアレイおよびセンスアンプを複数備えたＭＲＡＭアレイに用いられ、センスアンプに対してリファレンス電流を供給するＭＲＡＭリファレンスセルサブアレイの製造方法であって、以下のＥ１〜Ｅ４の各工程を含むようにしたものである。
（Ｅ１）行方向および列方向に並ぶように複数のＭＲＡＭリファレンスセルを形成する工程。
（Ｅ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭリファレンスセルに含まれるフリー層とそれぞれ接続すると共に隣り合うように第１および第２のビット線を配置することでビット線対を形成する工程。
（Ｅ３）ビット線対における第１および第２のビット線を相互に繋ぐ連結部を形成し、第１のビット線に沿って並ぶ第１の列のＭＲＡＭリファレンスセルと、第２のビット線に沿って並ぶ第２のＭＲＡＭリファレンスセルとを並列接続する工程。
（Ｅ４）同一の行に位置する第１および第２の列のＭＲＡＭリファレンスセルを、互いに異なる磁化状態に設定する工程。
【００２３】
本発明のＭＲＡＭリファレンスセルサブアレイの製造方法では、互いに異なる磁化状態を有し、かつ、連結部によって並列接続された第１の列のＭＲＡＭリファレンスセルおよび第２のＭＲＡＭリファレンスセルを有するビット線対が得られることから、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流が得られる。
【００２４】
本発明のＭＲＡＭセルサブアレイの製造方法は、複数のセンスアンプと共にＭＲＡＭアレイに用いられるＭＲＡＭセルサブアレイの製造方法であって、以下のＦ１〜Ｆ４の各工程を含むようにしたものである。
（Ｆ１）行方向および列方向に並ぶように複数のＭＲＡＭセルを形成する工程。
（Ｆ２）列方向に並んだ複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続するように、列方向に延在し、かつ、行方向に並ぶ複数のビット線を形成する工程。
（Ｆ３）複数のビット線のうちの１組のビット線を相互に繋ぐ連結部を設けてビット線対を形成し、ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルと、ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルとを並列接続する工程。
（Ｆ４）同一の行に位置する第１および第２の列のＭＲＡＭセルのうち、一方を高抵抗状態とすると共に他方を低抵抗状態とする工程。
【００２５】
本発明のＭＲＡＭセルサブアレイの製造方法では、互いに異なる磁化状態を有し、かつ、連結部によって並列接続された第１の列のＭＲＡＭセルおよび第２のＭＲＡＭセルを有するビット線対が得られることから、複数のＭＲＡＭセルに基づいた安定したリファレンス電流が得られる。
【００２６】
本発明のＭＲＡＭセルサブアレイ書込装置は、互いに通信可能に接続されたＭＲＡＭセルサブアレイおよびセンスアンプが複数形成された基板を保持する保持体と、ＭＲＡＭセルサブアレイと接続され、ＭＲＡＭセルサブアレイをセンスアンプから分離するように制御する制御装置と、ＭＲＡＭセルサブアレイに対して所定の向きの磁場を発生させる磁場発生装置と、ＭＲＡＭセルサブアレイへの書込を行う書込デバイスとを備えたものであり、ＭＲＡＭセルサブアレイが、以下のＧ１〜Ｇ３の各構成要件を備えるようにしたものである。
（Ｇ１）行方向および列方向に並んだ複数のＭＲＡＭセル。
（Ｇ２）列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に行方向に並ぶ複数のビット線。
（Ｇ３）複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部。
ここで、ビット線対のうちの一方のビット線に沿って並ぶ第１の列のＭＲＡＭセルは、ビット線対のうちの他方のビット線に沿って並ぶ第２のＭＲＡＭセルと並列接続されており、書込デバイスは、ＭＲＡＭセルサブアレイへの書込を行う際、フリー層に対する書込電流を、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第２の方向へ導くように機能する。
【００２７】
本発明のＭＲＡＭセルサブアレイ書込装置では、第１の列のＭＲＡＭセルと第２のＭＲＡＭセルとが並列接続されており、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第１の方向と反対の第２の方向へ導くように機能する書込デバイスを備えるようにしたので、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流が得られる。
【００２８】
本発明のＭＲＡＭセルサブアレイの書込方法は、行方向および列方向に並んだ複数のＭＲＡＭセルと、前記列方向に延在し、かつ、列方向に並んだ複数のＭＲＡＭセルに含まれるフリー層とそれぞれ接続されると共に行方向に並ぶ複数のビット線と、複数のビット線のうちの１組のビット線を相互に繋ぎ、ビット線対を構成する連結部とを備え、複数のセンスアンプと通信可能に接続されたＭＲＡＭセルサブアレイの書込方法であって、複数のＭＲＡＭセルのうちの書込対象とする被選択ＭＲＡＭセルをセンスアンプから分離するステップと、被選択ＭＲＡＭセルにおけるフリー層の磁化が所望の向きとなるような向きを示す磁場を形成するステップと、磁場を、被選択ＭＲＡＭセルの近傍に配置するステップと、フリー層に対する書込ビット線電流を、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第１の方向と反対の第２の方向へ流すステップとを含むようにしたものである。
【００２９】
本発明のＭＲＡＭセルサブアレイの書込方法では、フリー層に対する書込ビット線電流を、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第２の方向へ流すようにしたので、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流が得られる。
【発明の効果】
【００３０】
本発明のＭＲＡＭリファレンスセルサブアレイによれば、第１の列のＭＲＡＭリファレンスセルと第２のＭＲＡＭリファレンスセルとが互いに異なる磁化状態を有し、かつ、連結部によって並列接続されていることから、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流を得ることができる。よって、このＭＲＡＭリファレンスセルサブアレイを用いた本発明の第１のＭＲＡＭアレイによれば、安定したリファレンス電流に基づいて精度の高い読出動作を行うことができる。
【００３１】
本発明のＭＲＡＭセルサブアレイによれば、第１の列のＭＲＡＭセルと第２の列のＭＲＡＭセルとが互いに異なる磁化状態を有し、かつ、複数のビット線のうちの１組のビット線が連結部によって並列接続されてビット線対を構成していることから、複数のＭＲＡＭセルに基づいた安定したリファレンス電流を得ることができる。よって、このＭＲＡＭセルサブアレイを用いた本発明の第２のＭＲＡＭアレイによれば、安定したリファレンス電流に基づいて精度の高い読出動作を行うことができる。
【００３２】
本発明のＭＲＡＭリファレンスセルサブアレイの製造方法によれば、互いに異なる磁化状態を有し、かつ、連結部によって並列接続された第１の列のＭＲＡＭリファレンスセルおよび第２のＭＲＡＭリファレンスセルを有するビット線対を製造することができるので、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流が得られるＭＲＡＭリファレンスセルサブアレイを実現することができる。
【００３３】
本発明のＭＲＡＭセルサブアレイの製造方法によれば、互いに異なる磁化状態を有し、かつ、連結部によって並列接続された第１の列のＭＲＡＭセルおよび第２のＭＲＡＭセルを有するビット線対を製造することができるので、複数のＭＲＡＭセルに基づいた安定したリファレンス電流が得られるＭＲＡＭセルサブアレイを実現することができる。
【００３４】
本発明のＭＲＡＭセルサブアレイ書込装置によれば、第１の列のＭＲＡＭセルと第２のＭＲＡＭセルとが並列接続されており、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第１の方向と反対の第２の方向へ導くように機能する書込デバイスを備えるようにしたので、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流を得ることができる。よって、このセルサブアレイ書込装置をＭＲＡＭアレイに適用すれば、安定したリファレンス電流に基づいて精度の高い読出動作を行うことができる。
【００３５】
本発明のＭＲＡＭセルサブアレイの書込方法によれば、フリー層に対する書込ビット線電流を、ビット線対のうちの一方のビット線に第１の方向へ流したのち、連結部を経由させ、ビット線対のうちの他方のビット線に第２の方向へ流すようにしたので、複数のＭＲＡＭリファレンスセルに基づいた安定したリファレンス電流を得ることのできるＭＲＡＭセルサブアレイを実現することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３７】
［第１の実施の形態］
まず、図１〜図４を参照して、本発明の第１の実施の形態に係る磁気メモリセルアレイの構成について説明する。
【００３８】
図１は、本実施の形態の磁気メモリセルアレイ（以下、ＭＲＡＭアレイという。）１の全体構成を示した概略図である。ＭＲＡＭアレイ１は、いわゆる半導体メモリチップとして用いられるものであり、センスアンプ３３０を挟んで配置された上部アレイブロック３００および下部アレイブロック３０５を備えている。上部および下部アレイブロック３００，３０５は、それぞれ、一列に並んだ複数のＭＲＡＭデータセルサブアレイ（以下、単にデータセルサブアレイという。）１００を有している。上部および下部アレイブロック３００，３０５には、さらに、それらの間（例えば中央）にＭＲＡＭリファレンスセルサブアレイ（以下、単にリファレンスセルサブアレイという。）２００が１つ設けられている。
【００３９】
さらに、上部書込線群３１０および上部読出書込線群３１５が、上部アレイブロック３００を挟むように設けられており、上部アレイブロック３００における各データセルサブアレイ１００およびリファレンスセルサブアレイ２００とそれぞれ接続されている。同様に、下部書込線群３２５および下部読出書込線群３２０が、下部アレイブロック３０５を挟むように設けられており、下部アレイブロック３０５における各データセルサブアレイ１００およびリファレンスセルサブアレイ２００とそれぞれ接続されている。
【００４０】
上部読出書込線群３１５および下部読出書込線群３２０の他端は、センスアンプ３３０と接続されている。センスアンプ３３０は、選択されたデータセルサブアレイ１００における選択されたデータセル１０５（後出）のディジタルデータを検出（detect）するものである。リファレンスセルサブアレイ２００は、リファレンス電流を発生させ、センスアンプ３３０に入力するように機能する。リファレンス電流は、読出動作の際、選択されたデータセルサブアレイ１００のデータセル１０５のディジタルデータ状態を決定するために用いられるものである。センスアンプ３３０によって再生されるディジタルデータは、データドライバ３６０へ移され、外部回路へ出力データ３６５として出力される。なお、ディジタルデータは、シングルビットでもよいし、８ビット，１６ビットまたは３２ビットのデータ幅を有するようにしてもよい。
【００４１】
ＭＲＡＭアレイ１は、さらに、アドレスバス３３５、ワード線デコーダ３５０、コラムデコーダセクション３７５ａ〜３７５ｄおよびコントロールデコーダ３５５などを備えている。
【００４２】
アドレスバス３３５は、ディジタルアドレスワード（アドレスデータ）を供給するものであり、ワード線デコーダ３５０およびコラムデコーダセクション３７５ａ〜３７５ｄと接続されている。ワード線デコーダ３５０は、所望のディジタルデータを含むデータセル５００の場所を選択するためにディジタルアドレスワードを複合化（デコード）する。
【００４３】
コントロールデコーダ３５５は、読出書込制御線３４５およびクロック線３４０から、ディジタルタイミング信号およびディジタル制御信号を受け取り、ワード線デコーダ３５０、コラムデコーダセクション３７５ａ〜３７５ｄ、ならびに上部および下部アレイブロック３００，３０５に対し、必要なタイミング信号および制御信号を供給する。コントロールデコーダ３５５により、所望のデータセル１０５からディジタルデータを読み出す際、あるいは所望のデータセルサブアレイ１００への書き込みを行う際、選択されたデータセルサブアレイ１００およびそれに対応したリファレンスセルサブアレイ２００をアクティブ状態とする信号が形成される。
【００４４】
次に、図２を参照して、データセルサブアレイ１００の構成について説明する。図２は、ＭＲＡＭアレイ１におけるデータセルサブアレイ１００およびその周辺の平面構成を示した概略図である。
【００４５】
データセルサブアレイ１００は、列および行をなすように配置されて組織化された複数のＭＲＡＭデータセル（以下、単にデータセルという。）１０５を備えている。図３に、データセル１０５の断面構造の一例を示す。各データセル１０５は、互いに接することなく直交するビット線１０７および書込ワード線１０９の間に設けられたＭＴＪ素子９０を有している。ＭＴＪ素子９０は、ビット線１０７の側から、フリー層９１、トンネルバリア層９２、ピンド層９３を順に有している。フリー層９１の磁化Ｊ９１の方向は外部磁場に応じて変化するのに対し、ピンド層９３の磁化Ｊ９３の方向は特定の方向（例えばビット線１０７に沿った方向）に固定されている。磁化Ｊ９３の方向は、ＭＴＪ素子９０の製造過程で決定される。各データセル１０５は、ＭＴＪ素子９０における磁化Ｊ９３と磁化Ｊ９１との相対的な方向に応じたディジタルデータを保持している。
【００４６】
ＭＴＪ素子９０の一方の側に位置するフリー層９１はビット線１０７と直接接しているが、ＭＴＪ素子９０と書込ワード線１０９との間には、ピンド層１０７と接するように導線９４が設けられている。書込ワード線１０９は、ＭＴＪ素子９０と電気的に接触をすることなく、その近傍に配置されている。書込ワード線１０９には、ある方向に書込ワード線電流Ｉｒが流れるようになっている。ビット線１０７に流れる書込ビット線電流Ｉｃと書込ワード線１０９を流れる書込ワード線電流Ｉｒとによって合成磁場を形成し、フリー層９１の磁化Ｊ９１の方向を決定するようになっている。磁化Ｊ９１の方向によってディジタルデータの状態が決定される。ピンド層９３と接続された導線９４の一端には、アイソレーショントランジスタ９５（以下、単にトランジスタ９５という。）が設けられている。トランジスタ９５のソースは接地されており、トランジスタ９５のゲートは、読出ワード線１６５と接続されている。
【００４７】
列方向に並んだデータセル１０５に沿って延在し、かつ、行方向に並ぶようにビット線１０７（１０７a，１０７b，・・・，１０７n-1，１０７n）が設けられており、それぞれデータセル１０５のフリー層９１と接続されている。同様に、行方向に並んだデータセル１０５に沿って延在し、かつ、列方向に並ぶように書込ワード線１０９（１０９a，１０９b，・・・，１０９n-1，１０９n）が設けられている。各書込ワード線１０９は、それぞれデータセル１０５と近接して配置されている。
【００４８】
各ビット線１０７の一端は、ブロック読出書込選択トランジスタ１１０（１１０a，１１０b，・・・，１１０n-1，１１０n）のソースとそれぞれ接続されている。各ビット線１０７の他端は、ブロック書込選択トランジスタ１１５（１１５a，１１５b，・・・，１１５n-1，１１５n）のドレインと接続されている。各ブロック読出書込選択トランジスタ１１０のドレインは、それぞれ、読出書込線１３０と接続されている。この読出書込線１３０は、図１に示した上部読出書込線群３１５および下部読出書込線群３２０に含まれるものである。一方、各ブロック書込選択トランジスタ１１５のソースは、書込線１３５とそれぞれ接続されている。この書込線１３５は、図１に示した上部書込線群３１０および下部書込線群３２５に含まれるものである。全てのブロック読出書込選択トランジスタ１１０のゲートには、ブロック読出書込選択線１２０が接続されている。また、全ての各ブロック書込選択トランジスタ１１５のゲートには、ブロック書込選択線１２５が接続されている。
【００４９】
各書込ワード線１０９の一端は、全て、ブロック選択トランジスタ１４５のソースと接続されている。各書込ワード線１０９の他端は、それぞれ、書込用の行選択トランジスタ１５５（１５５a，１５５b，・・・，１５５m-1，１５５m）のドレインと接続されている。ブロック選択トランジスタ１４５のドレインは、行方向電流の電流源１４０と接続されており、ブロック選択トランジスタ１４５のゲートは、ブロック選択線１５０と接続されている。各行選択トランジスタ１５５のソースは電位基準点に接地されており、各行選択トランジスタ１５５のゲートは、行選択書込線１６０（１６０a，１６０b，・・・，１６０m-1，１６０m）とそれぞれ接続されている。ブロック選択線１５０は、ブロック選択トランジスタ１４５のアクティブ化および非アクティブ化を制御する。ブロック選択トランジスタ１４５は、電流源１４０から、選択されたデータセル１０５の近傍を通過するように流れる書込ワード線電流Ｉｒを制御するためのものである。行選択書込線１６０は、電流源１４０から書込ワード線１０９を通過するように書込ワード線電流を導くために、行選択トランジスタ１５５のアクティブおよび非アクティブを制御するために使用される。
【００５０】
データセルサブアレイ１００には、データセル１０５の各行に沿って、読出ワード線１６５（１６５a，１６５b，・・・，１６５m-1，１６５m）が設けられている。この読出ワード線１６５は、各データセル１０５のアイソレーショントランジスタ９５のゲートと接続されている。読出ワード線１６５は、行方向に並ぶ各データセル１０５のアイソレーショントランジスタのアクティブ化および非アクティブ化を制御する。データセルサブアレイ１００は、ビット線１０７から、選択されたデータセル１０５のＭＴＪ素子９０（後出）を通過するように読出電流を導くための再生動作の間、アクティブ状態とされる。
【００５１】
データセル１０５の各行または各列への書込動作を行う際には、ブロック読出書込選択線１２０を用いてブロック読出書込選択トランジスタ１１０をオンにする（駆動させる）すると共に、ブロック書込選択線１２５を用いてブロック書込選択トランジスタ１１５を駆動させるようにする。このような状態において、書込ビット線電流Ｉｃが読出書込線１３０と書込線１３５との間をビット線１０７を経由して流れる。書込ビット線電流Ｉｃの向きは、書き込まれるディジタルデータの状態によって決定される。
【００５２】
データセル１０５への書込動作を行う際には、ブロック選択線１５０からの信号によってブロック選択トランジスタ１４５がアクティブとなるように設定される。このような状態において、行方向の書込ワード線電流Ｉｒが電流源１４０から選択された書込線１０９を流れることとなる。このとき、選択された行選択書込線１６０によって、所定の書込ワード線１０９に書込ワード線電流Ｉｒが流れるように、行選択トランジスタ１５５がアクティブ状態とされる。行方向の書込ワード線電流Ｉｒおよび列方向の書込ビット線電流Ｉｃは、その交差点近傍において合成磁場を形成し、その合成磁場によって、選択された（所望の）データセル１０５のフリー層９１（後出）の磁化方向が設定される。書込ワード線電流Ｉｒおよび書込ビット線電流Ｉｃのいずれかが流れない箇所に相当するデータセル１０５においては、そのフリー層９１の磁化方向は変更されない（反転しない）。すなわち、所望のデータセル１０５のフリー層９１の磁化方向を反転させるには、その位置に対応した書込ワード線電流Ｉｒおよび書込ビット線電流Ｉｃの双方が流れる必要がある。
【００５３】
データセルサブアレイ１００のうちの所望のデータセル１０５からの読出動作の際には、ブロック読出書込選択線１２０によって、全てのブロックに対応するブロック読出書込選択トランジスタ１１０がオンの状態となるように設定されると共に、ブロック書込選択線１２５によって、ブロック書込選択トランジスタ１１５がオンの状態となるように設定される。さらに読出ワード線１６５は、データセルサブアレイ１００のうちの所望の行を選択するためのアイソレーショントランジスタ９５をそれぞれオンとするように設定される。このような状態となると、図３（Ｂ）に示したように、セル電流９６が流れるようになる。セル電流９６は、センスアンプ３３０によって検出される。センスアンプ３３０の動作や機能については、後述する。
【００５４】
次に、図４を参照して、リファレンスセルサブアレイ２００の構成について説明する。図４は、ＭＲＡＭアレイ１におけるリファレンスセルサブアレイ２００およびその周辺の平面構成を示した概略図である。
【００５５】
リファレンスセルサブアレイ２００は、列および行をなすように配置されて組織化された複数のＭＲＡＭリファレンスセル（以下、単にリファレンスセルという。）２０５を備えている。リファレンスセル２０５の各々は、図３に示したように、基本的にデータセル１０５と同じ断面構造を有している。但し、各リファレンスセル２０５は、互いに接することなく直交するビット線２０７（またはビット線２０８）および書込ワード線２０９の間にＭＴＪ素子９０を有している。ＭＴＪ素子９０は、データセル１０５と共通の構成である。トランジスタ９５のゲートは、読出ワード線２６５と接続されている。
【００５６】
リファレンスセルサブアレイ２００には、列方向に並んだリファレンスセル２０５に沿って延在し、かつ、行方向に並ぶようにビット線２０７（２０７a，２０７b，・・・，２０７n-1，２０７n）およびビット線２０８（２０８a，２０８b，・・・，２０８n-1，２０８n）が設けられている。ビット線２０７，２０８は、それぞれリファレンスセル２０５のフリー層９１と接続されている。ビット線２０７に対応するリファレンスセル２０５の列と、ビット線２０８に対応するリファレンスセル２０５の列とが対をなしており、対になったビット線２０７およびビット線２０８は、連結部２７０によってそれぞれ互いに結合されている。すなわち、ビット線２０７に沿って並ぶ第１の列のリファレンスセル２０５は、ビット線２０８に沿って並ぶ第２のリファレンスセルと並列接続されている。ここで、同じ行に位置する一対のリファレンスセル２０５のうち、一方は高い抵抗値を示す状態に対応した磁化方向を有するようにプログラムされ、他方は低い抵抗値を示す状態に対応した磁化方向を有するようにプログラムされる。なお、リファレンスセル２０５は、高抵抗状態または低抵抗状態のいずれかとなるように選択的にプログラムされる。
【００５７】
リファレンスセルサブアレイ２００には、行方向に並んだリファレンスセル２０５に沿って延在し、かつ、列方向に並ぶように書込ワード線２０９（２０９a，２０９b，・・・，２０９n-1，２０９n）がさらに設けられている。各書込ワード線２０９は、それぞれリファレンスセル２０５と近接して配置されている。
【００５８】
ビット線２０７，２０８の各々の一端は、ブロック読出書込選択トランジスタ２１１，２１２の各ソースとぞれぞれ接続されており、他端は、ブロック書込選択トランジスタ２１５，２１６の各ドレインとぞれぞれ接続されている。ブロック読出書込選択トランジスタ２１１，２１２の各ドレインは、読出書込線２３０とそれぞれ接続されており、ブロック書込選択トランジスタ２１５，２１６の各ソースは書込線２３５とそれぞれ接続されている。読出書込線２３０は、図１に示した上部読出書込線群３１５および下部読出書込線群３２０に含まれるものであり、書込線１３５は、図１に示した上部書込線群３１０および下部書込線群３２５に含まれるものである。
【００５９】
全てのブロック読出書込選択トランジスタ２１２のゲートは、ブロック読出書込リファレンス選択線２２０と接続されている。ブロック読出書込選択トランジスタ２１２の各ドレインは、ビット線２０８とそれぞれ接続されている。全てのブロック読出書込選択トランジスタ２１１のゲートには、ブロック読出書込リファレンス選択線２２２と接続されている。ブロック読出書込選択トランジスタ２１１の各ドレインは、ビット線２０７とそれぞれ接続されている。
【００６０】
また、全てのブロック書込選択トランジスタ２１５のゲートには、ブロック書込リファレンス選択線２２５が接続されており、ブロック書込選択トランジスタ２１５のソースは、ビット線２０７と接続されている。さらに、全てのブロック書込選択トランジスタ２１６のゲートには、ブロック書込リファレンス選択線２２７が接続されており、ブロック書込選択トランジスタ２１６のソースは、ビット線２０８と接続されている。
【００６１】
任意のＭＲＡＭリファレンスセルサブアレイ２００を選択するにあたり、ブロック読出書込リファレンス選択線２２０，２２２、ブロック書込リファレンス選択線２２５，２２７は、それぞれ、ビット線２０７，２０８を選択された状態にする（アクティブとする）ために使用される。
【００６２】
各書込ワード線２０９の一端は、全て、ブロック選択トランジスタ２４５のソースと接続されている。各書込ワード線２０９の他端は、それぞれ、書込用の行選択トランジスタ２５５（２５５a，２５５b，・・・，２５５m-1，２５５m）のドレインと接続されている。ブロック選択トランジスタ２４５のドレインは、行方向電流の電流源２４０と接続されており、ブロック選択トランジスタ２４５のゲートは、ブロック選択線２５０と接続されている。行選択トランジスタ２５５の各ソースは、接地されており、行選択トランジスタ２５５の各ゲートは、行選択書込線２６０（２６０a，２６０b，・・・，２６０m-1，２６０m）とそれぞれ接続されている。ブロック選択線２５０は、ブロック選択トランジスタ２４５がアクティブな状態または非アクティブな状態となるように制御し、選択された行のリファレンスセル２０５に電流源２４０から書込線２０９へ向かう書込ワード線電流Ｉｒが流れるようにするものである。行選択書込線２６０は、行選択トランジスタ２５５のアクティブおよび非アクティブを制御し、電流源２４０からの書込ワード線電流Ｉｒが所望の書込線２０９を通過するようにするものである。
【００６３】
リファレンスセルサブアレイ２００には、リファレンスセル２０５の各行に沿って、読出ワード線２６５（２６５a，２６５b，・・・，２６５m-1，２６５m）が設けられている。この読出ワード線２６５は、各リファレンスセル２０５のアイソレーショントランジスタ９５のゲートに接続されている。読出ワード線２６５は、アイソレーショントランジスタ９５のアクティブおよび非アクティブを制御する。読出動作の際にはアクティブな状態となり、セル電流９６がビット線２０７，２０８から、選択されたリファレンスセル２０５のＭＴＪ素子９０へ流れるように導かれることとなる。リファレンスセルサブアレイ２００を用いた読出動作および書込動作については後述する。
【００６４】
図５は、上部アレイブロック３００からディジタルデータを読み出す際の制御およびデータフローについて例示したものである。ディジタルデータを読み出すにあたり、上部アレイブロック３００における任意のデータセルサブアレイ１００が選択される。上部アレイブロック３００の中から所定のデータセルサブアレイ１００が選ばれると、下部アレイブロック３０５におけるリファレンスセルサブアレイ２００が自動的に付随することとなる。コラムデコーダセクション３７５ｂ，３７５ｃ（図１）は、被選択データセルサブアレイ１００を特定するために、入力されるディジタルアドレスワードをデコードする。そののち、コラムデコーダセクション３７５ｂ，３７５ｃは、被選択データセルサブアレイ１００に対応する読出書込線１３０をアクティブ状態とし、被選択データセルサブアレイ１００におけるデータセル１０５の列が読出書込線１３０と接続するようにブロック読出書込選択線１２０によってブロック読出書込選択トランジスタ１１０を駆動させる。
【００６５】
ここで、ワード線デコーダ３５０（図１）は、被選択データセルサブアレイ１００の行を決定するために、入力されるディジタルアドレスワードをデコードする。ワード線デコーダ３５０は、所望の行からの読出を行うために読出ワード線１６５をアクティブ状態とする。読出ワード線１６５は、選択された行に含まれる各データセル１０５のトランジスタ９５を駆動させ、その結果、読出書込線１３０から被選択データセル１０５におけるＭＴＪ素子９０へセル電流９６が通過するようにする。コントロールデコーダ３５５は、さらに、ブロック書込選択線１２５を非アクティブ状態とし、書込線１３５を、被選択データセルサブアレイ１００の全てのビット線１０７から遮断するようにする。
【００６６】
コラムデコーダセクション３７５ｃが上部読出書込線１３０をアクティブ状態とすると共に、ブロック読出書込選択トランジスタ１１０を駆動させ、被選択データセルサブアレイ１００におけるデータセル１０５の列が読出書込線１３０と接続するようにブロック読出書込選択線１２０を設定する場合、読出書込線２３０も同様にアクティブ状態とされると共に、ブロック読出書込リファレンス選択線２２０，２２２がアクティブ状態となり、ブロック読出書込選択トランジスタ２１１，２１２がオンの状態となる。これにより、読出書込線２３０は、対応するリファレンスセルサブアレイ２００におけるリファレンスセル２０５の列と接続されることとなる。ワード線デコーダ３５０は、選択された読出ワード線２６５をアクティブ状態とし、リファレンスセルサブアレイ２００のうちの選択された行のリファレンスセル２０５におけるトランジスタ９５を駆動させる。
【００６７】
データセルサブアレイ１００における第１のビット線１０７（例えば１０７ａ）と、リファレンスセルサブアレイ２００における第１のビット線２０７（例えば２０７ａ）とは、それぞれ、読出書込線１３０ａおよび読出書込線２３０ａを介してセンスアンプ４００ａと接続されている。同様に、データセルサブアレイ１００における第２のビット線１０７（例えば１０７ｂ）と、リファレンスセルサブアレイ２００における第２のビット線２０８ａ）とは、それぞれ、読出書込線１３０ｂおよび読出書込線２３０ｂを介してセンスアンプ４００ｂと接続されている。
【００６８】
図６は、内在するスイッチングバイアス電圧４１２が、センスアンプ４００ａ，４００ｂのトランジスタ４０５ａ，４０５ｂ，４０７ａおよび４０７ｂを駆動させ、それらトランジスタ４０５ａ，４０５ｂ，４０７ａおよび４０７ｂのノード電圧（node voltage）をデータセルサブアレイ１００のデータセル１０５およびリファレンスセルサブアレイ２００のリファレンスセル２０５のＭＴＪ素子９０の伝導性に必要なバイアス電圧レベルに維持している様子を表している。読出書込線１３０ａ，１３０ｂは、バイアス電圧レベル４２０ａ，４２０ｂにそれぞれ設定されている。バイアス電圧レベル４２０ａは、センス電流４２２ａをもたらし、バイアス電圧レベル４２０ｂは、センス電流４２２ｂをもたらす。センス電流４２２ａ，４２２ｂは、データセルサブアレイ１００のビット線１０７から、被選択データセル１０５を流れる。被選択データセル１０５におけるＭＴＪ素子９０の抵抗によってセンス電流４２２ａ，４２２ｂの大きさが決定される。
【００６９】
読出書込線２３０ａ，２３０ｂは、それぞれリファレンスバイアス電圧レベル４２５ａ，４２５ｂに設定されている。リファレンスバイアス電圧レベル４２５ａはリファレンス電流４２７ａをもたらし、リファレンスバイアス電圧レベル４２５ｂはリファレンス電流４２７ｂをもたらす。リファレンス電流４２７ａは、リファレンスセルサブアレイ２００のビット線２０７から、被選択リファレンスセル２０５の列を流れる。被選択リファレンスセル２０５の列におけるＭＴＪ素子９０の抵抗によってリファレンス電流４２７ａ，４２７ｂの大きさが決定される。
【００７０】
リファレンスセルサブアレイ２００では、ビット線２０７ａのリファレンスセル２０５のＭＴＪ素子９０が、例えばフリー層９１の磁化Ｊ９１がピンド層９３の磁化Ｊ９３と反対の向きとなるようにプログラムされて高抵抗状態となっており、ビット線２０８ａのリファレンスセル２０５のＭＴＪ素子９０が、フリー層９１の磁化Ｊ９１がピンド層９３の磁化Ｊ９３と同じ向きとなるようにプログラムされて低抵抗状態となっているとする。この場合、ビット線２０７ａと接続されたリファレンスセル２０５を流れる電流ＩMTJHは、ビット線２０８ａと接続されたリファレンスセル２０５を流れる電流ＩMTJLよりも低い値となる。しかし、連結部２７０の存在により、リファレンス電流４２７ａ，４２７ｂは、それぞれ、基本的に、電流ＩMTJHと電流ＩMTJLとの平均値となる。
【００７１】
リファレンス電流４２７ａ，４２７ｂは、センスアンプ４００ａ，４００ｂへのリファレンス入力電流として振る舞う。センス電流４２２ａ，４２２ｂは、それぞれ、センスアンプ４００ａ，４００ｂに適用される。センスアンプ４００ａ，４００ｂは、差動増幅器であり、センス電流４２２ａ，４２２ｂとリファレンス電流４２７ａ，４２７ｂとの比較を行い、出力４１５ａ，４１５ｂにおいてデータセルサブアレイ１００のディジタルデータ状態を決定する。
【００７２】
読出書込線１３０ａ，１３０ｂは、外部接続ゲートトランジスタ４０９ａ，４０９ｂによって外部回路から切り離されており、読出書込線２３０ａ，２３０ｂは、外部接続ゲートトランジスタ４０９ｃ，４０９ｄによって外部回路から切り離されている。外部接続ゲートトランジスタ４０９ａ〜４０９ｄの機能については後述する。
【００７３】
図７は、図１に示したＭＲＡＭアレイ１のうちの所望のデータセル１０５からの読出動作を説明する流れ図である。まず、アドレスを複合化する（ステップＳ７００）。次に、読出対象とするデータセルサブアレイ１００が上部アレイブロック３００または下部アレイブロック３０５のいずれにあるかを選択する（ステップＳ７０２）。上部アレイブロック３００を選択した場合には、上部読出書込線群３１５のうちの読出書込線１３０をアクティブとし（ステップＳ７０４）、センスアンプ群３３０と接続する。一方で、下部読出書込線群３２０のうちの、対応するリファレンスセルサブアレイ２００と接続された読出書込線２３０をアクティブとし（ステップＳ７０６）、センスアンプ３３０と接続する。次いで、選択されたデータセル１０５に対応した読出ワード線１６５を、そのデータセル１０５のトランジスタ９５をオンとするためにアクティブ状態とする（ステップＳ７０８）。同時に、選択されたデータセル１０５に対応したリファレンスセル２０５の読出ワード線２６５を、そのリファレンスセル２０５のトランジスタ９５をオンとするためにアクティブ状態とする（ステップＳ７１０）。
【００７４】
選択されたデータセル１０５におけるＭＴＪ素子９０にバイアスを付与するために、読出書込線１３０に対してバイアス電圧が設定される（ステップＳ７１２）。同様に、選択されたデータセル１０５に対応するリファレンスセル２０５におけるＭＴＪ素子９０にバイアスを付与するために、読出書込線２３０に対してバイアス電圧が設定される（ステップＳ７１４）。こののち、センスアンプ３３０によって、選択されたデータセル１０５を流れるセル電流と、これと対応するリファレンスセル２０５を流れるセル電流との差分を検出する（ステップＳ７２８）。センスアンプ３３０から、選択されたデータセル１０５のディジタルデータ状態を表す電圧を出力する（ステップＳ７３０）。
【００７５】
下部アレイブロック３０５を選択した場合には、下部読出書込線群３２０のうちの読出書込線１３０をアクティブとし（ステップＳ７１６）、センスアンプ群３３０と接続する。一方で、上部読出書込線群３１５のうちの、対応するリファレンスセルサブアレイ２００と接続された読出書込線２３０をアクティブとし（ステップＳ７１８）、センスアンプ３３０と接続する。次いで、選択されたデータセル１０５に対応した読出ワード線１６５を、そのデータセル１０５のトランジスタ９５をオンとするためにアクティブ状態とする（ステップＳ７２０）。同時に、選択されたデータセル１０５に対応したリファレンスセル２０５の読出ワード線２６５を、そのリファレンスセル２０５のトランジスタ９５をオンとするためにアクティブ状態とする（ステップＳ７２２）。
【００７６】
選択されたデータセル１０５におけるＭＴＪ素子９０にバイアスを付与するために、読出書込線１３０に対してバイアス電圧が設定される（ステップＳ７２４）。同様に、選択されたデータセル１０５に対応するリファレンスセル２０５におけるＭＴＪ素子９０にバイアスを付与するために、読出書込線２３０に対してバイアス電圧が設定される（ステップＳ７２６）。以下、同様に、センスアンプ３３０によって、選択されたデータセル１０５を流れるセル電流と、これと対応するリファレンスセル２０５を流れるセル電流との差分を検出する（ステップＳ７２８）。センスアンプ３３０から、選択されたデータセル１０５のディジタルデータ状態を表す電圧を出力する（ステップＳ７３０）。
【００７７】
次に、リファレンスセルサブアレイ２００の製造方法について説明する。リファレンスセルサブアレイ２００を製造するにあたっては、まず、行方向および列方向に並ぶように複数のリファレンスセル２０５を形成したのち、列方向に延在し、かつ、列方向に並んだ複数のリファレンスセル２０５に含まれるフリー層９１とそれぞれ接続するようにビット線２０７，２０８を形成する。この際、ビット線２０７とビット線２０８とを交互に列方向に並べるように配置する。さらに、ビット線２０７とビット線２０８とを繋ぐ連結部２０７を形成することで、ビット線２０７に沿って並ぶ第１の列のリファレンスセル２０５と、ビット線２０８に沿って並ぶ第２のリファレンスセル２０５とを並列接続する。最後に、同一の行に位置する第１および第２の列のリファレンスセル２０５を、互いに異なる磁化状態に設定（プログラム）することで、リファレンスセルサブアレイ２００が得られる。
【００７８】
異なる磁化状態に設定するとは、例えばビット線２０７に沿った第１の列のリファレンスセル２０５を高抵抗状態とすると共にビット線２０８に沿った第２の列のリファレンスセル２０５を低抵抗状態とし、または、その反対に設定することをいう。
【００７９】
リファレンスセルサブアレイ２００へのプログラムは、検査工程においてなされる。  以下、図８を参照して、リファレンスセル２０５のプログラミング方法について具体的に説明する）。まず、上部アレイブロック３００および下部アレイブロック３０５の全てのデータセルサブアレイ１００に対応したブロック読出書込選択線１２０を非アクティブとする（ステップＳ７５０）。同様に、上部アレイブロック３００および下部アレイブロック３０５の全てのリファレンスセルサブアレイ２００に対応したブロック読出書込リファレンス選択線２２０，２２２を非アクティブとする（ステップＳ７５２）。次に、ブロック選択線２５０をアクティブとする（ステップＳ７５４）と共に選択された書込ワード線２０９をアクティブとする（ステップＳ７５６）。こののち、選択された書込ワード線２０９に電流源２４０から書込ワード線電流Ｉｒを流す（ステップＳ７５８）。さらに、ブロック書込リファレンス選択線２２５，２２７をアクティブとしたのち（ステップＳ７６０）、ビット線電流源（図示せず）から、対をなすビット線２０７およびビット線２０８の一方であるビット線２０７へ書込ビット線電流Ｉｃを流す（ステップＳ７６２）。書込ビット線電流Ｉｃは、連結部２７０を経由して他方のビット線２０８へ流入してビット線２０８を流れることとなる（ステップＳ７６４）。ビット線電流Ｉｃおよびワード線電流Ｉｒによって生じる合成磁界は、ビット線電流Ｉｃおよびワード線電流Ｉｒの交差点におけるリファレンスセル２０５のフリー層９１を所定方向に設定するように作用し、書込を行う（ステップＳ７６６）。このとき、一方のビット線２０７を流れる書込ビット線電流Ｉｃと、他方のビット線２０８を流れる書込ビット線電流Ｉｃとは相対的に逆向きとなっていることから、必然的に、ビット線２０７に沿った第１の列のリファレンスセル２０５、およびビット線２０８に沿った第２の列のリファレンスセル２０５のいずれか一方が高抵抗状態となり、他方が低抵抗状態となる。こののち、各リファレンスセル２０５について、所定の磁化状態にプログラミングされていることを確認する（ステップＳ７６８）。具体的には、ビット線２０７またはビット線２０８から各リファレンスセル２０５を経由し、読出ワード線２６５を通過するセル電流９６を各行ごとに測定し、標準電流と等価であるかどうかを判断する。セル電流９６が標準電流と等価でなかった場合（ステップＳ７７０）には、再度プログラミングを行う（ステップＳ７７２）。セル電流９６が標準電流と等価であった場合（ステップＳ７７０）には、書込ワード線電流Ｉｒおよび書込ビット線電流Ｉｃを停止し、センスアンプ３３０をそれぞれに対応するリファレンスセル２０５と再接続させることで完了する。
【００８０】
このように、本実施の形態のＭＲＡＭアレイ１によれば、第１の列のリファレンスセル２０５と第２のリファレンスセル２０５とが互いに異なる磁化状態を有し、かつ、連結部２７０によって並列接続されていることから、ビット線２０７，２０８に沿った複数のリファレンスセル２０５に基づいた安定したリファレンス電流を得ることができ、これに基づいて精度の高い読出動作を行うことができる。
【００８１】
［第２の実施の形態］
続いて、図９および図１０を参照して、本発明の第２の実施の形態に係る磁気メモリセルアレイの構成について説明する。
【００８２】
図９は、本実施の形態の磁気メモリセルアレイ（以下、ＭＲＡＭアレイという。）２の全体構成を示した概略図である。ＭＲＡＭアレイ２は、いわゆる半導体メモリチップとして用いられるものであり、センスアンプ６３０を挟んで配置された上部アレイブロック３６０５および下部アレイブロック６０６を備えている。上部および下部アレイブロック６０５，６０６は、それぞれ、一列に並んだ複数のＭＲＡＭデータセルサブアレイ（以下、単にデータセルサブアレイという。）６００ａ，６００ｂを有している。各データセルサブアレイ６００ａ，６００ｂは、一対のリファレンス列５１５を、その中央に備えている。
【００８３】
さらに、上部書込線群６１０および上部読出書込線群６１５が、上部アレイブロック６０５を挟むように設けられており、上部アレイブロック６０５における各データセルサブアレイ６００ａと接続されている。同様に、下部書込線群６２５および下部読出書込線群６２０が、下部アレイブロック６０６を挟むように設けられており、下部アレイブロック３０６における各データセルサブアレイ６００ｂと接続されている。
【００８４】
上部読出書込線群６１５および下部読出書込線群６２０の他端は、センスアンプ６３０と接続されている。センスアンプ６３０は、選択されたデータセルサブアレイ６００ａ，６００ｂにおける選択されたデータセル５００（後出）のディジタルデータを検出するものである。リファレンス列５１５は、リファレンス電流を発生させ、センスアンプ６３０に入力するように機能する。リファレンス電流は、読出動作の際、選択されたデータセル１０５のディジタルデータ状態を決定するために用いられるものである。センスアンプ６３０によって再生されるディジタルデータは、データドライバ６６０へ移され、外部回路へ出力データ６６５として出力される。なお、ディジタルデータは、シングルビットでもよいし、８ビット，１６ビットまたは３２ビットのデータ幅を有するようにしてもよい。
【００８５】
ＭＲＡＭアレイ２は、さらに、アドレスバス６３５、ワード線デコーダ６５０、コラムデコーダセクション６７５ａ〜６７５ｄおよびコントロールデコーダ６５５などを備えている。
【００８６】
アドレスバス６３５は、ディジタルアドレスワード（アドレスデータ）を供給するものであり、ワード線デコーダ６５０およびコラムデコーダセクション６７５ａ〜６７５ｄと接続されている。ワード線デコーダ６５０は、所望のディジタルデータを含むデータセル５００の場所を選択するためにディジタルアドレスワードを複合化（デコード）する。
【００８７】
コントロールデコーダ６５５は、読出書込制御線６４５およびクロック線６４０から、ディジタルタイミング信号およびディジタル制御信号を受け取り、ワード線デコーダ６５０、コラムデコーダセクション６７５ａ〜６７５ｄ、ならびに上部および下部アレイブロック６０５，６０６に対し、必要なタイミング信号および制御信号を供給する。コントロールデコーダ６５５により、所望のデータセル５００からディジタルデータを読み出す際、あるいは所望のデータセルサブアレイ６００ａ，６００ｂへの書き込みを行う際、選択されたデータセルサブアレイ６００ａ，６００ｂおよびそれに対応したリファレンス列５１５をアクティブ状態とする信号が形成される。
【００８８】
次に、図１０を参照して、データセルサブアレイ６００の構成について説明する。図１０は、ＭＲＡＭアレイ２におけるデータセルサブアレイ６００およびその周辺の平面構成を示した概略図である。
【００８９】
データセルサブアレイ６００は、列および行をなすように配置されて組織化された複数のＭＲＡＭデータセル（以下、単にデータセルという。）５００を備えている。各データセル５００の構造は、図３に、データセル１０５と同一である。但し、各データセル５００は、互いに接することなく直交するビット線５０７（または５０８）および書込ワード線５０９の間にＭＴＪ素子９０を有している。トランジスタ９５のゲートは、読出ワード線５６５と接続されている。
【００９０】
データセルサブアレイ６００には、列方向に並んだデータセル５００に沿って延在し、かつ、行方向に並ぶようにビット線５０７（５０７a，５０７b，・・・，５０７n-1，５０７n）およびビット線５０８（５０８a，５０８b，・・・，５０８n-1，５０８n）が設けられている。ビット線５０７，５０８は、それぞれデータセル５００のフリー層９１と接続されている。ビット線５０７に対応するデータセル５００の列と、ビット線５０８に対応するデータセル５００の列とが対をなしており、対になったビット線５０７およびビット線５０８は、連結部５８０によってそれぞれ互いに結合されている。すなわち、ビット線５０７に沿って並ぶ第１の列のデータセル５００は、ビット線５０８に沿って並ぶ第２のデータセル５００と並列接続されている。ここで、同じ行に位置する一対のデータセル５００のうち、一方は高い抵抗値を示す状態に対応した磁化方向を有するようにプログラムされ、他方は低い抵抗値を示す状態に対応した磁化方向を有するようにプログラムされる。なお、データセル５００は、高抵抗状態または低抵抗状態のいずれかとなるように選択的にプログラムされる。
【００９１】
データセルサブアレイ６００には、さらに、行方向に並んだデータセル５００に沿って延在し、かつ、列方向に並ぶように書込ワード線５０９（５０９a，５０９b，・・・，５０９n-1，５０９n）が設けられている。各書込ワード線５０９は、それぞれデータセル５００と近接して配置されている。
【００９２】
ビット線５０７，５０８の各々の一端は、ブロック読出書込選択トランジスタ５２０，５２１の各ソースとぞれぞれ接続されており、他端は、ブロック書込選択トランジスタ５３５，５３６の各ドレインとぞれぞれ接続されている。ブロック読出書込選択トランジスタ５２０，５２１の各ドレインは、読出書込線５３０とそれぞれ接続されており、ブロック書込選択トランジスタ５３５，５３６の各ソースは書込線５４５とそれぞれ接続されている。読出書込線５３０は、図９に示した上部読出書込線群６１５および下部読出書込線群６２０に含まれるものであり、書込線５４５は、図９に示した上部書込線群６１０および下部書込線群６２５に含まれるものである。
【００９３】
リファレンス列５１５以外のデータ列５１０におけるブロック読出書込選択トランジスタ５２１のゲートは、ブロック読出書込選択線５２２と接続されており、リファレンス列５１５におけるブロック読出書込選択トランジスタ５２１のゲートは、ブロック読出書込リファレンス選択線５２４ａと接続されている。ブロック読出書込選択トランジスタ５２１の各ドレインは、ビット線５０８とそれぞれ接続されている。
【００９４】
リファレンス列５１５以外のデータ列５１０におけるブロック読出書込選択トランジスタ５２０のゲートは、ブロック読出書込選択線５２３と接続されており、リファレンス列５１５におけるブロック読出書込選択トランジスタ５２０のゲートは、ブロック読出書込リファレンス選択線５２４ｂと接続されている。ブロック読出書込選択トランジスタ５２０の各ドレインは、ビット線５０７とそれぞれ接続されている。
【００９５】
また、リファレンス列５１５以外のデータ列５１０におけるブロック書込選択トランジスタ５３５のゲートには、ブロック書込選択線５３７が接続されており、リファレンス列５１５におけるブロック書込選択トランジスタ５３５のゲートには、ブロック書込リファレンス選択線５３９ａが接続されている。ブロック書込選択トランジスタ５３５の各ソースは、ビット線５０７と接続されている。
【００９６】
さらに、リファレンス列５１５以外のデータ列５１０におけるブロック書込選択トランジスタ５３６のゲートには、ブロック書込選択線５３８が接続されており、リファレンス列５１５におけるブロック書込選択トランジスタ５３６のゲートには、ブロック書込リファレンス選択線５３９ｂが接続されている。ブロック書込選択トランジスタ５３６の各ソースは、ビット線５０８と接続されている。
【００９７】
各書込ワード線５０９の一端は、全て、ブロック選択トランジスタ５５０のソースと接続されている。各書込ワード線５０９の他端は、それぞれ、書込用の行選択トランジスタ５６０（５６０a，５６０b，・・・，５６０m-1，５６０m）のドレインと接続されている。ブロック選択トランジスタ５５０のドレインは、行方向電流の電流源５５５と接続されており、ブロック選択トランジスタ５５０のゲートは、ブロック選択線５７５と接続されている。行選択トランジスタ５６０の各ソースは、接地されており、行選択トランジスタ５６０の各ゲートは、行選択書込線５６５（５６５a，５６５b，・・・，５６５m-1，５６５m）とそれぞれ接続されている。ブロック選択線５７５は、ブロック選択トランジスタ５５０がアクティブな状態または非アクティブな状態となるように制御し、選択された行のデータセル５００に電流源５５５から書込線５０９へ向かう書込ワード線電流Ｉｒが流れるようにするものである。行選択書込線５６５は、行選択トランジスタ５６０のアクティブおよび非アクティブを制御し、電流源５５５からの書込ワード線電流Ｉｒが所望の書込線５０９を通過するようにするものである。
【００９８】
データセルサブアレイ６００には、データセル５００の各行に沿って、読出ワード線５７０（５７０a，５７０b，・・・，５７０m-1，５７０m）が設けられている。この読出ワード線５７０は、各データセル５００のアイソレーショントランジスタ９５のゲートに接続されている。読出ワード線５７０は、アイソレーショントランジスタ９５のアクティブおよび非アクティブを制御する。読出動作の際にはアクティブな状態となり、セル電流（図示せず）がビット線５０７，５０８から、選択されたデータセル５００のＭＴＪ素子９０へ流れるように導かれることとなる。データセルサブアレイ６００を用いた読出動作および書込動作については後述する。
【００９９】
図１１は、上部アレイブロック６０５からディジタルデータを読み出す際の制御およびデータフローについて例示したものである。ディジタルデータを読み出すにあたり、上部アレイブロック６０５における任意のデータセルサブアレイ６００ａが選択される。上部アレイブロック６０５の中から所定のデータセルサブアレイ６００ａが選ばれると、下部アレイブロック６０６におけるデータセルサブアレイ６００ｂに含まれる一対のリファレンス列５１５が自動的に付随することとなる。コラムデコーダセクション６７５ｂ，６７５ｃ（図９）は、被選択データセルサブアレイ６００ａにおける一対のデータ列５１０を特定するために、入力されるディジタルアドレスワードをデコードする。そののち、コラムデコーダセクション６７５ｃは、被選択データセルサブアレイ６００ａに対応する上部読出書込線６１５ａ，６１５ｂをアクティブ状態とし、被選択データセルサブアレイ６００ａにおけるデータ列５１０が上部読出書込線６１５ａ，６１５ｂと接続するように、ブロック読出書込選択線５２２，５２３によってブロック読出書込選択トランジスタ５２０，５２１を駆動させる。
【０１００】
ここで、ワード線デコーダ６５０は、読出対象とする被選択データセルサブアレイ６００ａの行を決定するために、入力されるディジタルアドレスワードをデコードする。ワード線デコーダ６５０は、所望の行からの読出を行うために読出ワード線５７０をそれぞれアクティブ状態とする。読出ワード線５７０は、選択された行に含まれる各データセル５００のトランジスタ９５を駆動させ、その結果、上部読出書込線６１５ａ，６１５ｂから被選択データセル５００におけるＭＴＪ素子９０へ電流が通過するようにする。
【０１０１】
コラムデコーダ６７５ｄは、ブロック書込選択線５３７，５３８を非アクティブ状態とし、上部書込線６１０ａ，６１０ｂを、被選択データセルサブアレイ６００ａのビット線５０７，５０８から遮断するようにする。
【０１０２】
ワード線デコーダ６５０およびコラムデコーダセクション６７５ｃがデータセルサブアレイ６００ａを選択すると、コラムデコーダセクション６７５ｂは、下部アレイブロック６０６におけるデータセルサブアレイ６００ｂのなかから対応する一対のリファレンス列５１５を選択する。ブロック読出書込リファレンス選択線５２４ａ，５２４ｂがアクティブ状態となることで、ブロック読出書込選択トランジスタ５２０，５２１がオンの状態となる。これにより、リファレンス列５１５のビット線５０７，５０８が下部読出書込線６２０ａ，６２０ｂと接続されることとなる。ワード線デコーダ６５０は、選択された読出ワード線５７０をアクティブ状態とし、データセルサブアレイ６００ｂのうちの選択された列のデータセル２０５のアイソレーショントランジスタをオンとする。
【０１０３】
データセルサブアレイ６００ａにおける選択されたデータ列５１０は、これと対応するデータセルサブアレイ６００ｂにおけるリファレンス列５１５と、上部読出書込線６１５ａ，６１５ｂおよび下部読出書込線６２０ａ，６２０ｂを介してセンスアンプ６３０ａ，６３０ｂと接続されている。
【０１０４】
ここで、内在するバイアス電圧６５４が、センスアンプ６３０のゲートトランジスタ６３１ａ，６３１ｂ，６３３ａ，６３３ｂを駆動させ、それらゲートトランジスタ６３１ａ，６３１ｂ，６３３ａ，６３３ｂのノード電圧をデータセルサブアレイ６００ａ，６００ｂにおけるデータセル５００のＭＴＪ素子の伝導性に必要なバイアス電圧レベルにおいて維持するようになっている。上部読出書込線６１５ａ，６１５ｂは、データセル５００のＭＴＪ素子にバイアスを付与するために、４００ｍＶのバイアス電圧レベルにそれぞれ設定されている。バイアス電圧６５４は、データセルサブアレイ６００ａにおける選択されたデータ列５１０のビット線５０７，５０８から、選択された行のデータセル５００へ流れるセンス電流をもたらす。被選択データセル５００におけるＭＴＪ素子９０の抵抗によって、センス電流の大きさが決定される。
【０１０５】
下部読出書込線６２０ａ，６２０ｂは、それぞれのリファレンスバイアス電圧レベルに設定されている。リファレンスバイアス電圧レベルはリファレンス電流をもたらす。リファレンス電流は、データセルサブアレイ６００ｂの列方向に延びるビット線５０７，５０８から、選択されたデータセル５００を流れる。被選択データセル５００におけるＭＴＪ素子９０の抵抗によって、リファレンス電流の大きさが決定される。
【０１０６】
データセルサブアレイ６００ｂでは、ビット線５０７ｊ（図１０）のデータセル５００のＭＴＪ素子９０が、例えばフリー層９１の磁化Ｊ９１がピンド層９３の磁化Ｊ９３と反対の向きとなるようにプログラムされて高抵抗状態となっており、ビット線５０８ｊ（図１０）のデータセル５００のＭＴＪ素子９０が、フリー層９１の磁化Ｊ９１がピンド層９３の磁化Ｊ９３と同じ向きとなるようにプログラムされて低抵抗状態となっているとする。この場合、ビット線５０７ｊと接続されたデータセル５００を流れる電流は、ビット線５０８ｊと接続されたデータセル５０８ｊを流れる電流よりも低い値となる。しかし、連結部５８０の存在により、それらの平均値のリファレンス電流が得られる。
【０１０７】
このようにして得られるリファレンス電流は、センスアンプ６３０ａ，６３０ｂへのリファレンス入力電流として振る舞う。センス電流は、それぞれ、センスアンプ６３０ａ，６３０ｂに適用される。センスアンプ６３０ａ，６３０ｂは、差動増幅器であり、センス電流とリファレンス電流との比較を行い、出力６３５ａ，６３５ｂにおいてＭＲＡＭセル群のディジタルデータ状態を決定するものである。
【０１０８】
上部読出書込線６１５ａ，６１５ｂは、読出書込ゲートトランジスタ６４５ａ，６４５ｂによって外部回路から切り離されており、下部読出書込線６２０ａ，６２０ｂは、読出書込ゲートトランジスタ６３５ａ，６３５ｂによって外部回路から切り離されている。
【０１０９】
次に、データセルサブアレイ６００の製造方法について説明する。データセルサブアレイ６００を製造するにあたっては、まず、行方向および列方向に並ぶように複数のデータセル５００を形成したのち、列方向に延在し、かつ、列方向に並んだ複数のデータセル５０に含まれるフリー層９１とそれぞれ接続するようにビット線５０７，５０８を形成する。この際、ビット線５０７とビット線５０８とを交互に列方向に並べるように配置する。
さらに、複数のビット線５０７，５０８のうちの１組のビット線５０７ｊ，５０８ｊを相互に繋ぐ連結部５８０を設けてビット線対を形成し、ビット線２０７に沿って並ぶ第１の列のデータセル５００と、ビット線２０８に沿って並ぶ第２のリファレンスセル５００とを並列接続する。最後に、同一の行に位置する第１および第２の列のデータセル５００を、互いに異なる磁化状態に設定（プログラム）することで、データセルサブアレイ６００が得られる。
【０１１０】
以上説明したように、本実施の形態のＭＲＡＭアレイ２によれば、第１の列のデータセル５００と第２の列のデータセル５００とが互いに異なる磁化状態を有し、かつ、１組のビット線５０７ｊ，５０８ｊが連結部５８０によって並列接続されてリファレンス列（ビット線対）を構成していることから、ビット線５０７ｊ，５０８ｊに沿った複数のデータセル５００に基づいた安定したリファレンス電流を得ることができ、これに基づいて精度の高い読出動作を行うことができる。
【０１１１】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。すなわち当技術分野を熟知した当業者であれば理解できるように、上記実施の形態は本発明の一具体例であり、本発明は、上記の内容に限定されるものではない。製造方法、構造および寸法などの修正および変更は、本発明と一致する限り、好ましい具体例に対応して行われる。
【０１１２】
例えば、第１の実施の形態では、リファレンスセルサブアレイ２００のプログラミングを、書込ワード線電流および書込ビット線電流によって生ずる合成磁界を利用して行うようにしたが、これに限定されるものではない。具体的には、図１２に示したように、磁場発生装置８１０によって発生させた磁場８１５を利用するようにしてもよい。磁場発生装置８１０は、フリー層の磁化が所望の向きとなるようにリファレンスセルサブアレイ２００からの距離が正しく調整された位置に置かれている。磁場８１５は、指向性を有しており、磁場発生装置８１０によってその強度が制御されるものである。なお、磁場発生装置８１０は、外部磁場を提供するためのひとつの実施例に過ぎない。外部磁場は、様々な方法で提供され得るものである。
【０１１３】
また、第１の実施の形態における図８のステップＳ７６６以降のプログラミング方法については以下のような変形例も可能である。以下、その変形例について図５および図１３を参照して説明する。
【０１１４】
最初に、基板上に形成されたＭＲＡＭアレイ１を用意（ステップＳ９００）したのち、リファレンスセルサブアレイ２００に含まれる任意のリファレンスセル２０５のプログラミングが行われる（ステップＳ９０５）。そののち、外部接続ゲートトランジスタ４０９ａ〜４０９ｄを非アクティブ状態とすることで、センスアンプ４００ａ，４００ｂを、読出書込線１３０，２３０から分離する（ステップＳ９１０）。外部接続ゲートトランジスタ４０９ａ〜４０９ｄは、内部のバイアス電圧４１２がセンスアンプ４００ａ，４００ｂのゲートトランジスタ４０５ａ，４０５ｂ，４０７ａ，４０７ｂをオフ状態とすることによって非アクティブ状態となる。次いで、リファレンスセルサブアレイ２００におけるビット線２０７，２０８を流れる電流を測定するため、読出書込線１３０，２３０に対し、外部電流検出デバイス（図示せず）を接続する（ステップＳ９１５）。さらに、外部スイッチングバイアス電圧４１０をアクティブ状態とし、外部接続ゲートトランジスタ４０９ａ〜４０９ｄを駆動させる。ブロック読出書込リファレンス選択線２２０，２２２をアクティブとすることでブロック読出書込選択トランジスタ２１１，２１２が駆動され、リファレンスセルサブアレイ２００におけるビット線２０７，２０８と、読出書込線２３０とが接続される（ステップＳ９２０）。次いで、所定のリファレンスセル２０５に対応する読出ワード線２６５を選択し、アクティブとする（ステップＳ９２５）。外部スイッチングバイアス電圧４１０については、読出書込線１３０，２３０を、ＭＴＪ素子にバイアス電圧を付与するのに十分なレベル（例えば４００ｍＶ）に設定する。この状態で外部電流検出デバイスによって、選択されたリファレンスセル２０５を流れるセル電流を測定する（ステップＳ９３０）。リファレンスセルサブアレイ２００におけるビット線対は連結部２７０によって繋がれているので、読出書込線２３０を流れるリファレンス電流は、基本的に、ビット線対の双方を流れる電流の和の平均である。最後に、リファレンスセルサブアレイ２００における全ての列についてセル電流の測定が完了したかどうかを決定するために読出ワード線２６５のアドレスを確認する（ステップＳ９３５）。全ての列についてセル電流の測定が完了していない場合には、読出ワード線２６５が順次選択されるようにアドレスを増加させ、残りのリファレンスセル２０５の列についてセル電流を測定する（ステップＳ９４０）。ステップＳ９３５において全ての列について測定がなされたとき、ＭＲＡＭリファレンスセルサブアレイ２００のＭＲＡＭセルがプログラムされたかどうかの判断を行うためにそれらの測定値が評価される。全ての列についてセル電流の確認が完了することで、プログラミングを終了する。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１の実施の形態としてのＭＲＡＭアレイ１の全体構成を表す概略図である。
【図２】図１に示したデータセルサブアレイ１００の平面構成を表す概略図である。
【図３】図１に示したデータセル１０５の断面構成を表す断面図である。
【図４】図１に示したリファレンスセルサブアレイ２００の平面構成を表す概略図である。
【図５】図１に示したＭＲＡＭアレイ１の要部を示す回路図である。
【図６】図１に示したＭＲＡＭアレイ１の他の要部を示す回路図である。
【図７】図１に示したＭＲＡＭアレイ１のうちの所望のデータセル１０５からの読出動作を説明する流れ図である。
【図８】リファレンスセル２０５のプログラミング方法を説明する流れ図である。
【図９】本発明の第２の実施の形態としてのＭＲＡＭアレイ２の全体構成を表す概略図である。
【図１０】図９に示したデータセルサブアレイ６００の平面構成を表す概略図である。
【図１１】図９に示したＭＲＡＭアレイ２の要部を示す回路図である。
【図１２】図４に示したリファレンスセルサブアレイ２００への書込を行うための磁場発生装置を説明するための概略図である。
【図１３】図１に示したＭＲＡＭアレイ１のプログラミング方法の変形例を説明するための流れ図である。
【図１４】従来のＭＲＡＭセルの断面構成を表す断面図である。
【図１５】図１４に示したＭＲＡＭセルに対応した回路構成を表す回路図である。
【図１６】図１４に示したＭＲＡＭセルに対応した他の回路構成を表す回路図である。
【符号の説明】
【０１１６】
Ｉｃ…書込ビット線電流、Ｉｒ…書込ワード線電流、１，２…磁気メモリセルアレイ（ＭＲＡＭアレイ）、９０…ＭＴＪ素子、９１…フリー層、９２…トンネルバリア層、９３…ピンド層、９６…読出セル電流、１００…データセルサブアレイ、１０５…ＭＲＡＭデータセル、１０７，２０７，２０８，５０７，５０８…ビット線、１０９，２０９，５０９…書込ワード線、１１０，２１１，２１２…ブロック読出書込選択トランジスタ、１１５，２１５，２１６…ブロック書込選択トランジスタ、１２０…ブロック読出書込選択線、１２５…ブロック書込選択線、１３０，２３０…読出書込線、１３５，２３５…書込線、１４０，２４０，５５５…電流源、１４５，２４５，５５０…ブロック選択トランジスタ、１５０，２５０，５７５…ブロック選択線、１５５，２５５…行選択トランジスタ、１６０，２６０…行選択書込線、１６５，２６５，５７０…読出ワード線、２０５…ＭＲＡＭリファレンスセル２２０，２２２…ブロック読出書込リファレンス選択線、２２５，２２７…ブロック書込リファレンス選択線、３００，６０５…上部アレイブロック、３０５，６０６…下部アレイブロック、３１０，６１０…上部書込線群、３１５，６１５…上部読出書込線群、３２０，６２０…下部読出書込線群、３２５，６２５…下部書込線群、３３０，６３０…センスアンプ、３３５，６３５…アドレスバス、３４０，６４０…クロック線、３４５，６４５…読出書込制御線、５００…ＭＲＡＭデータセル、５１５…リファレンス列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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