(57)【要約】【課題】  パフォーマンスボードの有するバッファのゲインを調整可能とする。【解決手段】  半導体試験装置（イメージセンサテスタ）１ａのパフォーマンスボード１０は、ケーブル駆動用のバッファ１１−１〜１１−ｎと、被測定デバイスから出力された計測信号又は基準信号発生器４０から出力された基準信号の入力の切り替えを行う切替器１２−１〜１２−ｎとを備えている。キャリブレーション時、その切替器１２−１〜１２−ｎが基準信号の入力される端子ｂに切り替えられると、その基準信号がバッファ１１−１〜１１−ｎに印加される。そして、アナログキャプチャボード２０ａの出力が所望の値になるように、バッファ１１−１〜１１−ｎのゲインが補正される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
被測定デバイスから出力された測定信号を入力する入力端子と、この入力端子に入力された前記測定信号を増幅する増幅回路とを有したキャプチャボードと、前記測定信号を前記被測定デバイスから前記キャプチャボードへ送るケーブルと、このケーブルを駆動するために当該ケーブルと前記被測定デバイスとの間に接続されたバッファと、前記バッファが搭載されたパフォーマンスボードとを備えた半導体試験装置であって、
前記バッファのキャリブレーションを行うための基準信号を、前記被測定デバイスと前記バッファとの間に印加する基準信号発生器を備えた
ことを特徴とする半導体試験装置。
【請求項２】
前記基準信号発生器が、所定の電圧値を示す基準信号を出力して前記バッファに印加するゲイン補正用基準信号発生器である
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記基準信号発生器が、０Ｖの電圧値を示す基準信号を出力して前記バッファに印加する電圧オフセット補正用基準信号発生器である
ことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記基準信号発生器が、位相０の信号を出力して前記バッファに印加するタイミングオフセット補正用基準信号発生器である
ことを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記被測定デバイスからの前記測定信号、又は、前記基準信号発生器からの前記基準信号のいずれか一方を前記バッファに入力するよう切り替える切替器を備えた
ことを特徴とする請求項１〜４のいずれかに記載の半導体試験装置。
【請求項６】
前記被測定デバイスが、イメージセンサを構成する電荷結合素子又は相補性金属酸化膜半導体である
ことを特徴とする請求項１〜５のいずれかに記載の半導体試験装置。
【請求項７】
被測定デバイスから出力された測定信号をキャプチャボードへ送るためのケーブルが接続されるとともに、このケーブルを駆動するために当該ケーブルと前記被測定デバイスとの間に接続されたバッファを備えたパフォーマンスボードであって、
前記バッファのキャリブレーションを行うための基準信号を、前記被測定デバイスと前記バッファとの間に印加する基準信号発生器を備えた
ことを特徴とするパフォーマンスボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサを構成するＣＣＤやＣＭＯＳの性能試験を行なう半導体試験装置（イメージセンサテスタ）、この半導体試験装置に備えられたパフォーマンスボードに関し、特に、パフォーマンスボードとキャプチャボードとの間に接続されたケーブルを駆動するために備えられたバッファのゲイン等を補正するのに好適な半導体試験装置及びパフォーマンスボードに関する。
【背景技術】
【０００２】
イメージセンサは、光量を電気信号に変換する光電変換素子が一直線上に並んだイメージセンサ素子を利用し、物体の幅や長さを計測する装置である。
このイメージセンサには、ＣＣＤイメージセンサと、ＣＭＯＳイメージセンサとがある。
ＣＣＤイメージセンサは、画像を電気信号に変換する際に、受光素子が光から発生した電荷を読み出すために電荷結合素子（ＣＣＤ：Ｃｈａｅｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）と呼ばれる回路素子を用いて転送を行う。
一方、ＣＭＯＳイメージセンサは、ＣＭＯＳ（相補性金属酸化膜半導体）を用いた固体撮像素子であって、単位セルごとに増幅器を有することで、光変換された電気信号の読み出しによる電気ノイズの発生が抑えられるという特徴を有している。
【０００３】
ところで、イメージセンサの製造メーカにおいては、製造したイメージセンサが所望の性能を有しているかどうか確認するために、イメージセンサテスタを用いて性能試験を行なっている。
このイメージセンサテスタについては、従来から種々の改良が提案されている（例えば、特許文献１、２参照。）。
【０００４】
ここで、イメージセンサテスタの構成について、図３を参照して説明する。同図は、イメージセンサテスタの構成を示すブロック図である。
イメージセンサの一つであるＣＣＤ素子を試験する場合には、ＣＣＤ駆動用ユニットのアナログ系１１０のアナログ信号と、ＣＣＤ駆動用ユニットのタイミング系１２０からのタイミング信号とが、パフォーマンスボード１３０に搭載された被試験ＣＣＤ素子へ供給される。被試験ＣＣＤ素子の出力（測定信号）は、アナログキャプチャボード１４０のＡＤ変換器１４１でアナログ信号からデジタル信号に変換され、画像処理用ユニットの画像データメモリ１５０に一旦取り込まれる。その画像データメモリ１５０に取り込まれたデータは、画像処理部１６０で処理され、その処理結果が出力メモリ１７０へ蓄えられる。同期信号発生部１８０でテレビジョン信号の同期信号が発生され、この同期信号がテレビモニタ１９０へ供給されるとともに、その同期信号と同期して出力メモリ１７０からデータが読み出されてテレビモニタ１９０へ供給され映し出される。
このような動作により、ＣＣＤ素子のアナログ出力の性能試験を行なうことができる。
【０００５】
こうしたＣＣＤ素子の性能試験を行なう場合、イメージセンサテスタにおいては、アナログキャプチャボードにおけるアンプのゲインを補正するためのキャリブレーションを行う必要がある。
このキャリブレーションを行うための構成について図４を参照して説明する。
同図に示すように、イメージセンサテスタ１００のパフォーマンスボード１３０には、ＣＣＤ素子（被測定デバイス）のアナログ出力端子にバッファ１３１−１〜１３１−ｎが接続されている。
このバッファ１３１−１〜１３１−ｎは、パフォーマンスボード１３０（測定信号出力端子１３２−１〜１３２−ｎ）とアナログキャプチャボード１４０−１〜１４０−ｎ（測定信号入力端子１４２−１〜１４２−ｎ）との間に接続されたケーブル２００−１〜２００−ｎを駆動させるためのものである。これは、被測定デバイスのアナログ出力ラインでは出力インピーダンスが高いためにケーブル２００−１〜２００−ｎを駆動させることができないことから、これを補う必要があるためである。
【０００６】
一方、アナログキャプチャボード１４０（ＣＨ１〜ＣＨｎ）には、被測定デバイスからの測定信号を入力する測定信号入力端子１４２−１〜１４２−ｎと、その入力された測定信号を増幅するアンプ（増幅回路）１４３−１〜１４３−ｎと、測定信号をアナログ−デジタル変換するＡＤコンバータ（ＡＤＣ）１４１−１〜１４１−ｎとを備えている。これにより、被測定デバイスから出力された測定信号を増幅しアナログ−デジタル変換して出力することができる。
【０００７】
さらに、アナログキャプチャボード１４０は、基準信号発生器３００からの基準信号を入力する基準信号入力端子１４４−１〜１４４−ｎと、その基準信号発生器３００からの基準信号の入力と被測定デバイスからの測定信号の入力とを切り替える切替器（リレー）１４５−１〜１４５−ｎと、アンプ１４３−１〜１４３−ｎのゲイン補正を行うためのＤＡコンバータ（ＤＡＣ）１４６−１〜１４６−ｎとを備えている。
【０００８】
このような構成を有するイメージセンサテスタにおいては、出力電圧精度が高い基準信号発生器（基準電圧源）３００が用意され、その基準信号発生器３００の出力を各アナログキャプチャボード１４０−１〜１４０−ｎに印加し、ＡＤ変換した結果が所望の値となるようアンプ１４３−１〜１４３−ｎのゲイン補正を行っている。
【特許文献１】特開平５−５６４６０号公報
【特許文献２】特開２００２−７７９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のイメージセンサテスタにおいては、アナログキャプチャボードに備えられたアンプのゲインは調整できるものの、パフォーマンスボードに備えられたバッファのゲインを補正することができないという問題があった。
さらに、そのバッファの電圧オフセットやタイミングオフセットについても補正ができないという問題があった。
【００１０】
本発明は、上記の問題を解決すべくなされたものであり、パフォーマンスボードに備えられたバッファのゲイン等を補正可能とする半導体試験装置及びパフォーマンスボードの提供を目的とする。
【課題を解決するための手段】
【００１１】
この目的を達成するため、本発明の半導体試験装置は、被測定デバイスから出力された測定信号を入力する入力端子と、この入力端子に入力された測定信号を増幅する増幅回路とを有したキャプチャボードと、測定信号を被測定デバイスからキャプチャボードへ送るケーブルと、このケーブルを駆動するために当該ケーブルと被測定デバイスとの間に接続されたバッファと、バッファが搭載されたパフォーマンスボードとを備えた半導体試験装置であって、バッファのキャリブレーションを行うための基準信号を、被測定デバイスとバッファとの間に印加する基準信号発生器を備えた構成としてある。
【００１２】
半導体試験装置をこのような構成とすると、パフォーマンスボードに備えられたバッファに基準信号発生器からの基準信号が印加されるため、そのバッファについてキャリブレーションを実行できる。
しかも、その印加された基準信号は、ケーブルを介してキャプチャボードのアンプにも印加される。このため、キャプチャボードのアンプのキャリブレーションをも行うことができる。
【００１３】
さらに、それらバッファのキャリブレーションとアンプのキャリブレーションとの双方が、一つの基準信号発生器で実行可能となっている。つまり、バッファのキャリブレーション用に基準信号発生器を一つ備えるとともに、アンプのキャリブレーション用に基準信号発生器をもう一つ備えるといった不経済なことをする必要がない。このため、コストの低減を図ることができる。
なお、バッファのキャリブレーションには、バッファのゲイン補正、バッファの電圧オフセットの補正、バッファのタイミングオフセットの補正が含まれる。
【００１４】
また、本発明の半導体試験装置は、基準信号発生器が、所定の電圧値を示す基準信号を出力してバッファに印加するゲイン補正用基準信号発生器である構成としてある。
半導体試験装置をこのような構成とすれば、パフォーマンスボードの有するバッファのゲイン補正を行うことができる。
【００１５】
また、本発明の半導体試験装置は、基準信号発生器が、０Ｖの電圧値を示す基準信号を出力してバッファに印加する電圧オフセット補正用基準信号発生器である構成としてある。
半導体試験装置をこのような構成とすると、パフォーマンスボードの有するバッファの電圧オフセットを補正することができる。
【００１６】
また、本発明の半導体試験装置は、基準信号発生器が、位相０の信号を出力してバッファに印加するタイミングオフセット補正用基準信号発生器である構成としてある。
半導体試験装置をこのような構成とすれば、パフォーマンスボードの有するバッファのタイミングオフセットを補正できる。
【００１７】
また、本発明の半導体試験装置は、被測定デバイスからの測定信号、又は、基準信号発生器からの基準信号のいずれか一方をバッファに入力するよう切り替える切替器を備えた構成としてある。
【００１８】
半導体試験装置をこのような構成とすると、キャリブレーション時には基準信号発生器からの基準信号を入力可能とし、被測定デバイスの試験時には被測定デバイスからの測定信号を入力可能とするよう切り替えることができる。
【００１９】
また、本発明の半導体試験装置は、被測定デバイスが、イメージセンサを構成する電荷結合素子又は相補性金属酸化膜半導体である構成としてある。
半導体試験装置をこのような構成とすれば、電荷結合素子（ＣＣＤ）又は相補性金属酸化膜半導体（ＣＭＯＳ）のイメージセンサを被測定デバイスとする半導体試験装置に適用可能となる。
【００２０】
また、本発明のパフォーマンスボードは、被測定デバイスから出力された測定信号をキャプチャボードへ送るためのケーブルが接続されるとともに、このケーブルを駆動するために当該ケーブルと被測定デバイスとの間に接続されたバッファを備えたパフォーマンスボードであって、バッファのキャリブレーションを行うための基準信号を、被測定デバイスとバッファとの間に印加する基準信号発生器を備えた構成としてある。
【００２１】
パフォーマンスボードをこのような構成とすると、このパフォーマンスボードに備えられたバッファに基準信号発生器からの基準信号が印加されるため、そのバッファのキャリブレーションを実行できる。
しかも、その印加された基準信号は、ケーブルを介してキャプチャボードのアンプにも印加される。このため、パフォーマンスボードのバッファのキャリブレーションと、キャプチャボードのアンプのキャリブレーションとの双方を行うことができる。
【発明の効果】
【００２２】
以上のように、本発明によれば、パフォーマンスボードに備えられたバッファに基準信号が印加されるため、そのバッファのキャリブレーションを実行できる。
さらに、その基準信号がキャプチャボードのアンプにも印加されるため、そのアンプのキャリブレーションをも行うことができる。
【００２３】
しかも、それらパフォーマンスボードのバッファのキャリブレーションと、キャプチャボードのアンプのキャリブレーションを、一つの基準信号発生器で行うことができる。これによりコストの低減が可能となる。
さらに、キャリブレーションとして、例えば、バッファのゲイン補正だけでなく、電圧オフセットの補正やタイミングオフセットの補正も行うことができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る半導体試験装置及びパフォーマンスボードの好ましい実施形態について、図面を参照して説明する。
【００２５】
［第一実施形態］
まず、本発明の半導体試験装置及びパフォーマンスボードの第一実施形態について、図１を参照して説明する。
同図は、本実施形態の半導体試験装置（イメージセンサテスタ）のうち、パフォーマンスボードとアナログキャプチャボードの構成を示すブロック図である。
【００２６】
同図に示すように、半導体試験装置（イメージセンサテスタ）１ａは、パフォーマンスボード１０と、アナログキャプチャボード２０ａと、ケーブル３０−１〜３０−ｎ（以下、略して「ケーブル３０」という。）と、基準信号発生器４０とを備えている。
ここで、パフォーマンスボード１０は、被測定デバイスが載置可能となっており、さらに、バッファ１１−１〜１１−ｎ（以下、略して「バッファ１１」という。）と、切替器（リレー）１２−１〜１２−２（以下、略して「切替器１２」という。）と、測定信号出力端子１３−１〜１３−ｎ（以下、略して「測定信号出力端子１３」という。）とを備えている。
【００２７】
バッファ１１は、切替器１２を介して被測定デバイスのアナログ出力端子に接続されており、アナログキャプチャボード２０ａまで接続されたケーブル３０を駆動させる。
切替器１２は、被測定デバイスからの測定信号と、基準信号発生器４０からの基準信号（基準電圧）とのいずれか一方をバッファ１１に入力するよう切り替える。
つまり、キャリブレーション時には、基準信号発生器４０からの基準信号を入力する端子ｂに切り替えられ、一方、被測定デバイスの試験時には、被測定デバイスからの測定信号を入力する端子ａに切り替えられる。
【００２８】
アナログキャプチャボード２０ａは、パフォーマンスボード１０に搭載可能な被測定デバイスの数と同数備えられており、ＡＤコンバータ（ＡＤＣ）２１−１〜２１−ｎ（以下、略して「ＡＤＣ２１」という。）と、測定信号入力端子２２−１〜２２−ｎ（以下、略して「測定信号入力端子２２」という。）と、アンプ（増幅回路）２３−１〜２３−ｎ（以下、略して「アンプ２３」という。）と、ゲイン補正用ＤＡコンバータ（ＤＡＣ）２４−１〜２４−ｎ（以下、略して「ＤＡＣ２４」という。）とを有している。
なお、それらＡＤＣ２１、測定信号入力端子２２、アンプ２３、ＤＡＣ２４は、図４に示すアナログキャプチャボード１４０のＡＤコンバータ（ＡＤＣ）１４１−１〜１４１−ｎ、測定信号入力端子１４２−１〜１４２−ｎ、アンプ１４３−１〜１４３−ｎ、ＤＡコンバータ（ＤＡＣ）１４６−１〜１４６−ｎとそれぞれ同様な機能を有しているため、それらの詳細な説明を省略する。
【００２９】
ケーブル３０は、パフォーマンスボード１０（測定信号出力端子１３）とアナログキャプチャボード２０ａ（測定信号入力端子２２）との間に接続されており、被測定デバイスのアナログ出力端子から出力された測定信号を、アナログキャプチャボード２０ａの対応するチャンネル（ＣＨ）のボード２０−１〜２０−ｎへ送る。
基準信号発生器（ゲイン補正用基準信号発生器）４０は、高い精度の電圧値を示す基準信号を出力する。この出力された基準信号は、パフォーマンスボード１０の切替器１２の端子ａを介してバッファ１１に印加され、さらには、ケーブル３０を介してアナログキャプチャボード２０ａのアンプ２３にも印加される。
この基準信号発生器４０は、図１に示すように、アナログキャプチャボード２０ａの近傍又は内部に備えることもでき、あるいは、パフォーマンスボード１０の近傍又は内部に備えることもできる。パフォーマンスボード１０の近傍又は内部に備えた場合は、アナログキャプチャボード２０ａの近傍又は内部に備えた場合に比べて、切替器１２までの配線長を短くできる。
【００３０】
次に、本実施形態の半導体試験装置におけるバッファのゲイン補正方法について、図１を参照して説明する。
まず、キャリブレーション時には、パフォーマンスボード１０の切替器１２が、基準信号発生器４０の基準信号を入力する端子（端子ｂ）に切り替えられる。
次いで、基準信号発生器４０から基準信号が出力されバッファ１１に印加される。そして、アナログキャプチャボード２０ａでのＡＤ変換後の出力が所望の値となるように、バッファ１１のゲインが補正される。
【００３１】
次いで、基準信号がアナログキャプチャボード２０ａのアンプ２３にも印加される。これにより、アナログキャプチャボード２０ａでのＡＤ変換後の出力が所望の値となるように、アンプ２３のゲインが補正される。
キャリブレーションが終了すると、切替器１２が、被測定デバイスのアナログ出力端子から出力された測定信号を入力する端子（端子ａ）に切り替えられる。これにより、被測定デバイスの性能試験が行われる。
【００３２】
以上説明した半導体試験装置及びパフォーマンスボードによれば、基準信号発生器から出力された基準信号がパフォーマンスボードの有するバッファに印加されるため、そのバッファのゲインを補正できる。
しかも、そのバッファのゲイン補正だけでなく、アナログキャプチャボードの有するアンプのゲイン補正をも行うことができる。
さらに、それらパフォーマンスボードの有するバッファのゲイン補正と、アナログキャプチャボードの有するアンプのゲイン補正との双方を、一つの基準信号発生器で行うことができる。これにより、半導体試験装置のコストの低減を図ることができる。
【００３３】
［第二実施形態］
次に、本発明の半導体試験装置及びパフォーマンスボードの第二の実施形態について、図２を参照して説明する。
同図は、本実施形態の半導体試験装置の構成を示すブロック図である。
本実施形態は、第一実施形態と比較して、キャリブレーションの内容に応じた半導体試験装置の構成が相違する。すなわち、第一実施形態では、パフォーマンスボードの有するバッファのゲイン補正を行うことをキャリブレーションの内容とし、これに応じた半導体試験装置の構成とするのに対し、本実施形態では、そのバッファで発生する電圧オフセットやタイミングオフセットの補正を行うことをキャリブレーションの内容とし、これに応じた半導体試験装置の構成とする。他の構成要素は第一実施形態と同様である。
したがって、図２において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００３４】
図２に示すように、半導体試験装置（イメージセンサテスタ）１ｂは、パフォーマンスボード１０と、アナログキャプチャボード２０ｂと、ケーブル３０と、ＲＡＴＥ発生器５０と、パターン／タイミング発生器６０−１〜６０−ｎと、基準信号用ドライバ７０と、電圧計８０とを備えている。
【００３５】
ここで、アナログキャプチャボード２０ｂは、ＡＤコンバータ（ＡＤＣ）２１と、測定信号入力端子２２と、アンプ（増幅回路）２３と、ゲイン補正用ＤＡコンバータ（ゲイン補正用ＤＡＣ）２４と、オフセット補正用ＤＡコンバータ（オフセット補正用ＤＡＣ）２５−１〜２５−ｎ（以下、略して「オフセット補正用ＤＡＣ２５」という。）とを有している。
オフセット補正用ＤＡＣ２５は、パフォーマンスボード１０のバッファ１１で発生する電圧オフセットを補正する際に用いられるものであり、アナログキャプチャボード２０ｂの出力値が電圧計８０での測定値と一致するように調整する。
【００３６】
ＲＡＴＥ発生器５０は、パターン／タイミング発生器６０−１〜６０−ｎのそれぞれから出力されるキャリブレーション用試験信号の出力タイミングを一致させるためのＲＡＴＥ信号を出力しパターン／タイミング発生器６０−１〜６０−ｎのそれぞれへ送る。
【００３７】
パターン／タイミング発生器６０−１〜６０−ｎは、アナログキャプチャボード２０ｂにキャリブレーション用試験信号を送る第一パターン／タイミング発生器６０−１〜６０−（ｎ−１）と、基準信号を出力する第二パターン／タイミング発生器６０−ｎとを備えている。
第一パターン／タイミング発生器６０−１〜６０−（ｎ−１）は、タイミングオフセットの補正を行う際に、信号の位相を変化させ基準信号のエッジをサーチする。
【００３８】
第二パターン／タイミング発生器６０−ｎは、電圧オフセットの補正やタイミングオフセットの補正を行う場合に、基準信号を生成する。
基準信号用ドライバ７０は、第二パターン／タイミング発生器６０−ｎで生成された基準信号を出力する。この基準信号は、パフォーマンスボード１０の切替器１２の端子ｂを介してバッファ１１に印加される。
それらＲＡＴＥ発生器５０、パターン／タイミング発生器６０−１〜６０−ｎ、ドライバ７０、電圧計８０は、アナログキャプチャボード２０ｂの近傍又は内部に備えることもでき、あるいは、パフォーマンスボード１０の近傍又は内部に備えることもできる。
【００３９】
なお、本実施形態においては、それら第二パターン／タイミング発生器６０−ｎと基準信号用ドライバ７０とをあわせて「基準信号発生器」という。
また、バッファ１１の電圧オフセットを補正する場合には、第二パターン／タイミング発生器６０−ｎと基準信号用ドライバ７０とは「電圧オフセット補正用基準信号発生器」として機能する。
さらに、バッファ１１のタイミングオフセットを補正する場合には、第二パターン／タイミング発生器６０−ｎと基準信号用ドライバ７０とは「タイミングオフセット補正用基準信号発生器」として機能する。
【００４０】
電圧計８０は、電圧オフセットの補正を行う際に、基準信号用ドライバ７０から出力された電圧の値を測定する。この測定値は、アナログキャプチャボード２０ｂの出力値と比較され、これら測定値と出力値とが一致するように電圧オフセットが調整される。
【００４１】
次に、本実施形態の半導体試験装置における電圧オフセットの補正の手順について、図２を参照して説明する。
この電圧オフセットの補正は、パフォーマンスボード１０の有するバッファ１１で発生する電圧オフセットを補正するものである。
【００４２】
まず、パフォーマンスボード１０の切替器１２が端子ｂ側に切り替えられる。
次いで、基準信号用ドライバ７０に該当するパターン／タイミング発生器６０−ｎにてＬＯＷレベル（０Ｖ）が設定され、その出力電圧が電圧計８０にて測定される。この測定結果は、Ｖ１とされる。
【００４３】
続いて、その出力電圧が基準信号として切替器１２の端子ｂを介してバッファ１１に印加され、ケーブル３０を介してアナログキャプチャボード２０ｂに取り込まれる。
そして、そのアナログキャプチャボード２０ｂの出力値がＶ１と一致するようにオフセット補正用ＤＡＣ２５が調節される。これにより、バッファ１１で発生する電圧オフセットが補正される。
【００４４】
次に、本実施形態の半導体試験装置におけるタイミングオフセットの補正動作について、図２を参照して説明する。
このタイミングオフセットの補正は、パフォーマンスボード１０の有するバッファ１１で発生するタイミングオフセットを補正するものである。
【００４５】
まず、パフォーマンスボード１０の切替器１２が端子ｂ側に切り替えられる。
次いで、パターン／タイミング発生器６０−ｎにて位相ゼロの矩形波が生成され、基準信号用ドライバ７０から出力される。この出力された矩形波の信号が基準信号として切替器１２の端子ｂを介してバッファ１１に印加され、ケーブル３０を介してアナログキャプチャボード２０ｂに取り込まれる。
【００４６】
アナログキャプチャボード２０ｂの各チャンネルごとに対応するパターン／タイミング発生器６０−１〜６０−（ｎ−１）にて位相を変化させ、基準信号のエッジがサーチされる。
このサーチにより求められた位相が記憶される。この記憶された位相が、各チャンネルのＡＤコンバータクロックを設定する際の基準とする。
【００４７】
以上説明したように、本実施形態の半導体試験装置及びパフォーマンスボードによれば、基準信号発生器であるパターン／タイミング発生器から出力された基準信号をパフォーマンスボードのバッファに印加する構成としたため、そのバッファで発生する電圧オフセットやタイミングオフセットを補正することができる。
【００４８】
以上、本発明の半導体試験装置及びパフォーマンスボードの好ましい実施形態について説明したが、本発明に係る半導体試験装置及びパフォーマンスボードは上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、被測定デバイス、バッファ、アナログキャプチャボードのチャンネル等を複数備えた構成としたが、それら被測定デバイス等は複数に限るものではなく、一つのみであってもよい。
【００４９】
また、図１、図２に示した構成以外に、例えば、ＡＤＣの出力をロジック的に制御する（ＡＤＣ出力値をもとに計算する）方法を採用することもできる。
さらに、基準信号発生器の出力電圧精度が十分でない場合は、その電圧を測定して、真値とすることができる。
【産業上の利用可能性】
【００５０】
本発明は、パフォーマンスボード上の被測定デバイスとケーブルとの間に接続されたバッファのキャリブレーションに関する発明であるため、バッファを備えたパフォーマンスボードやこれを有する半導体試験装置に利用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第一実施形態における半導体試験装置の構成を示す回路図である。
【図２】本発明の第二実施形態における半導体試験装置の構成を示す回路図である。
【図３】従来の半導体試験装置の構成を示す回路図である。
【図４】従来の半導体試験装置におけるパフォーマンスボード及びアナログキャプチャボードの構成を示す回路図である。
【符号の説明】
【００５２】
１ａ、１ｂ  半導体試験装置（イメージセンサテスタ）
１０  パフォーマンスボード
１１−１〜１１−ｎ  バッファ
１２−１〜１２−ｎ  切替器
２０ａ、２０ｂ  アナログキャプチャボード
２１−１〜２１−ｎ  ＡＤコンバータ
２２−１〜２２−ｎ  測定信号入力端子
２３−１〜２３−ｎ  アンプ（増幅回路）
２４−１〜２４−ｎ  ゲイン補正用ＤＡコンバータ
２５−１〜２５−ｎ  オフセット補正用ＤＡコンバータ
３０−１〜３０−ｎ  ケーブル
４０  基準信号発生器
５０  ＲＡＴＥ発生器
６０  パターン／タイミング発生器
７０  基準信号用ドライバ
８０  電圧計
【図１】
2007132892.tif 000003
【図２】
2007132892.tif 000004
【図３】
2007132892.tif 000005
【図４】
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