(57)【要約】【課題】ＴＦＴ基板に形成する薄膜トランジスタのゲート絶縁膜を高誘電率材料を用いた厚膜とし、かつ十分なイオンをドーピングする。【解決手段】膜厚が厚い高誘電率材料からなるゲート絶縁膜３にコンタクトホール７ａを形成した後でイオンドーピングしてｎ+領域７を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上にパターニングした半導体膜に作り込んだ薄膜トランジスタ回路を形成したアクティブ・マトリクス基板を有する表示装置であって、
前記パターニングしたシリコン半導体膜の上にゲート絶縁膜を有し、
前記ゲート絶縁膜の縁と前記シリコン半導体に有するｎ+領域の縁が整合していることを特徴とする表示装置。
【請求項２】
前記シリコン半導体の上層に酸化シリコン層を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
基板上にパターニングした半導体膜に作り込んだ薄膜トランジスタ回路を有するアクティブ・マトリクス基板を備えた表示装置の製造方法であって、
前記基板上にパターニングしたシリコン半導体膜にゲート絶縁膜を成膜し、シリコン半導体膜とコンタクトホールを１ホト工程でパターニングすることを特徴とする表示装置の製造方法。
【請求項４】
基板上にパターニングした半導体膜に作り込んだ薄膜トランジスタ回路を有するアクティブ・マトリクス基板を備えた表示装置の製造方法であって、
前記基板の主面上に多結晶シリコン層を形成する工程と、
多結晶シリコン層をパターニングして高誘電率のゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜をパターニングする工程と、
パターニングしたゲート絶縁膜を覆って、ゲート電極膜を成膜し、パターニングしてゲート電極を形成する工程と、
パターニングしたゲート絶縁膜の開口すなわちコンタクトホールからｎ+領域７にイオンをドーピングする工程と、
ゲート電極をマスクとしてリンイオンをインプランテーションしてｎ-領域を形成する工程と、
層間絶縁膜９を成膜し、加工する工程と、ソース・ドレイン電極膜を成膜し、加工してソース・ドレイン電極を形成する工程と、
ソース・ドレイン電極を形成後、絶縁層を成膜し、パターニングする工程と、
画素電極１２を形成する工程とを含むことを特徴とする表示装置の製造方法。
【請求項５】
前記多結晶シリコン層の上層に酸化シリコン膜を形成する工程を含むことを特徴とする請求項４に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板型の表示装置とその製造方法に関するが、特にアクティブ・マトリクス基板上に形成される薄膜トランジスタのゲート絶縁膜を厚膜化してシリコン半導体層とゲート電極間の耐圧を向上させたアクティブ・マトリクス基板を有する表示装置に有効なものである。
【背景技術】
【０００２】
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置、あるいは携帯電話機用の表示パネルとして液晶パネルを用いた液晶表示装置や、エレクトロルミネッセンス（特に、有機エレクトロルミネッセンス）素子を用いた有機エレクトロルミネッセンス表示装置（有機ＥＬ表示装置）、あるいは電界放出素子を用いた電界放出型表示装置（ＦＥＤ）等、様々な方式の平板型の表示装置が既に実用化または実用化研究段階にある。
【０００３】
平板型の表示装置は、薄膜トランジスタ回路で構成した多数の画素をマトリクス配置した表示領域と、この表示領域の周囲に上記画素を駆動するための水平と垂直の駆動回路およびその他の周辺回路の半導体チップを搭載したガラス等の絶縁基板を有する。なお、これらの各駆動回路などを絶縁基板に直接作り込むシステム・イン・グラス（ＳＩＧ）と称するものも開発されている。このような各種の薄膜トランジスタ回路を作り込んだ絶縁基板は薄膜トランジスタ（ＴＦＴ）基板、あるいはアクティブ・マトリクス基板とも呼ばれる。以下の説明では、ＴＦＴ基板あるいは単に基板とも表記する。
【０００４】
低温ポリシリコン（ＬＴＰＳ）では、ゲート絶縁膜として酸化シリコンＳｉＯ2が用いられる。この酸化シリコンＳｉＯ2のゲート絶縁膜の膜厚は１００ｎｍ程度と薄いため、能動層であるシリコン半導体層すなわちポリシリコン（ｐ−Ｓｉ）層とゲート電極間の耐圧が低く、静電破壊による不良が発生する恐れがある。
【０００５】
この対策として、ゲート絶縁膜に高誘電材料（ｈｉｇｈ−ｋ材料）を用いて厚膜化して移動度を損なわずに耐圧を向上することも考えられる。しかし、ゲート絶縁膜が厚くなると、絶縁膜越しのｐ−Ｓｉ層へのイオンドーピングが難しくなる。高誘電材料をゲート絶縁膜に用いて厚膜化し、イオンドーピングをゲート絶縁膜の成膜前に行うことで、ｐ−Ｓｉ層とゲート電極間の耐圧を向上させる従来技術に関しては、特許文献１に開示がある。また、塗布型の絶縁材料をボトムゲート型の薄膜トランジスタのゲート絶縁膜に用いたものは特許文献２に記載されている。
【特許文献１】特開平５−８２７４０号公報
【特許文献２】特開２００３−６８７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、イオンドーピングをゲート絶縁膜の成膜前に行うゲート特許文献１の方法では、ドーピング用にホトリソグラフィ工程（以下、単にホト工程）が必要であり、工定数が増加する。なお、特許文献２のゲート絶縁材料はＳｉＯ2であり、誘電率が３．９とそれ程高くない材料であるため、移動度を考慮すると厚膜でないため十分な耐圧性を得ることは難しい。
【０００７】
本発明の目的は、ＴＦＴ基板に形成する薄膜トランジスタのゲート絶縁膜をｈｉｇｈ−ｋ材料を用いた厚膜とし、かつ十分なイオンをドーピングしたｐ−Ｓｉ層を備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、ｈｉｇｈ−ｋ材料からなるゲート絶縁膜をパターニング後、イオンドーピングを行う点を特徴とする。ｈｉｇｈ−ｋ材料にはエッチング困難な材料が多い。そのため、本発明におけるゲート絶縁膜のパターニングは、レジストパターニング、絶縁膜の塗布、レジスト除去の順により行うようにした。
【０００９】
本発明の特徴的な構成は、以下のとおりである。先ず、本発明の表示装置の特徴は、
（１）基板上にパターニングした半導体膜に作り込んだ薄膜トランジスタ回路を形成したアクティブ・マトリクス基板を有し、
前記パターニングしたシリコン半導体膜上のゲート絶縁膜の縁と前記シリコン半導体に有するｎ+領域の縁が整合している。
【００１０】
（２）前記シリコン半導体の上層に酸化シリコン層を有している。
【００１１】
また、本発明の表示装置の製造方法の特徴は、
（３）基板上のシリコン半導体膜とゲート絶縁膜のコンタクトホールを１ホト工程でパターニングする。
【００１２】
（４）絶縁基板の主面上に多結晶シリコン層を形成する工程と、
多結晶シリコン層をパターニングして高誘電率のゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜をパターニングする工程と、
パターニングしたゲート絶縁膜を覆って、ゲート電極膜を成膜し、パターニングしてゲート電極を形成する工程と、
パターニングしたゲート絶縁膜の開口すなわちコンタクトホールからｎ+領域７にイオンをドーピングする工程と、
ゲート電極をマスクとしてリンイオンをインプランテーションしてｎ-領域を形成する工程と、
層間絶縁膜を成膜し、加工する工程とソース・ドレイン電極層を成膜し、加工してソース・ドレイン電極を形成する工程と、
ソース・ドレイン電極を形成後、絶縁層を成膜し、パターニングする工程と、
画素電極１２を形成する工程を含む。
【００１３】
（５）また、本発明は、前記多結晶シリコン層の上層に酸化シリコン膜を形成する工程を含む。
【発明の効果】
【００１４】
ゲート絶縁膜をパターニングしてからｐ−Ｓｉ層に直接イオンをドーピングするため、ゲート絶縁膜が厚膜でもイオンドーピングは容易である。また、ｈｉｇｈ−ｋ材料を加工する必要がないため、多種の絶縁材料を用いることができる。
【００１５】
とくに、本発明の表示装置に関しては、（１）ゲート絶縁膜を厚膜化することで、ｐ−Ｓｉ層―ゲート電極間の耐圧が向上する。また、（２）ｈｉｇｈ−ｋ材料を用いた厚膜のゲート絶縁膜とすることにより、薄膜トランジスタの移動度が向上し、リーク電流を低減できるため、低周波駆動が可能である。さらに、（３）薄膜トランジスタの作り込み面積を小さくすることができるため、開口率が向上する。
【００１６】
また、本発明の表示装置の製造方法に関しては、（４）ｐ−Ｓｉ層とコンタクトホールを１ホト工程でパターニングするため、ホト工程数を削減できる。（５）１ホト工程にてｐ−Ｓｉ層とコンタクトホールをパターニングするため、位置合わせずれが生じない。その結果、上記（３）に記述したように、薄膜トランジスタの面積を小さくでき、開口率を向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の表示装置を製造方法により説明する。以下では、液晶表示装置の薄膜トランジスタ基板に作り込む薄膜トランジスタの能動層となる半導体層を形成する絶縁基板をガラス基板として説明する。
【実施例１】
【００１８】
図１乃至図１２は、本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を順に示す模式断面図である。
【００１９】
図１：ガラス基板１の主面には窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ2）の下地膜（図示せず）が成膜されている。このガラス基板１の主面上に多結晶シリコン（ｐ−Ｓｉ）層２を形成する。多結晶シリコン層２をパターニングして高誘電率（ｈｉｇｈ−ｋ）のゲート絶縁膜３を膜厚２００〜３００ｎｍ程度で成膜する。このゲート絶縁膜３は、酸化シリコン、窒化シリコン、酸化タンタルなどの１種もしくは２種以上からなり、ＣＶＤ法、またはＳｉ（Ｃ2Ｈ5Ｏ）4などの金属アルコキシドを原料とする溶液をスピンコートして、ゾルゲル反応させ、これを焼成することにより成膜する。
【００２０】
ゲート絶縁膜３は高誘電率材料であるので、厚膜化することで移動度を損なわずに耐圧を向上することができる。また、移動度を向上させ、リーク電流を減少できるので、低周波駆動が可能である。
【００２１】
図２：ゲート絶縁膜３をパターニングする。ゲート絶縁膜３が塗布型絶縁膜で感光性材料であれば、ホト工程でパターニングする。ゲート絶縁３が非感光性材料の場合は、ホト工程とフッ酸水溶液などによるエッチング工程でパターニングする。
【００２２】
図３：パターニングしたゲート絶縁膜３を覆って、モリブデン（Ｍｏ）と、タングステン（Ｗ）の合金などを好適とするゲート電極膜４を成膜する。
【００２３】
図４：レジスト５を塗布、パターン露光し現像してゲート電極部分を除くレジスト５を除去し、ゲート電極膜４をエッチングしてゲート電極６を形成する。図４にはエッチング後の状態を示す。レジスト５のパターンは残しておく。
【００２４】
図５：パターニングしたゲート絶縁膜３の開口すなわちコンタクトホール７ａからリンをドーピングしてｎ+領域を形成する。このイオンドーピングは、プラズマドーピング法などにより行う。ｐ−Ｓｉ層に直接ドーピングするため、ゲート絶縁膜３が厚膜であっても所要のイオンドーピングが容易である。
【００２５】
図６：レジスト５をマスクとしてリンをインプランテーション（以下、単にインプラと略）してｎ-領域８を形成する。ｎ-インプラは、ドーズ量が１．０×１０13ｃｍ-2程度であるため、厚膜でもインプラが可能である。このインプラによるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域８の幅８ａは約１μｍであり、後述するように薄膜トランジスタの面積を縮小できる。
【００２６】
図７：次に、レジスト５を除去し、層間絶縁膜９を成膜する。層間絶縁膜９は、ＣＶＤによる酸化シリコン、またはシロキサンやポリシラザンなどの溶液をスピンコートし、焼成することにより、メチル基などの有機官能基を持つポリシロキサンとする比誘電率が２．６乃至２．９である低誘電率塗布型絶縁膜である。
【００２７】
図８：層間絶縁膜９を加工する。層間絶縁膜９が感光性材料であれば、ホト工程でパターニングする。層間絶縁膜９が非感光性材料の場合は、レジスト塗布とパターニングによるホト工程とフッ酸水溶液などによるエッチング工程でパターニングする。
【００２８】
図９：ソース・ドレイン電極１０を形成する。ソース・ドレイン電極１０は、チタン（Ｔｉ）もしくはモリブデン（Ｍｏ）合金でアルミニウム（Ａｌ）合金をサンドイッチした三層積層構造膜であり、スパッタなどによる成膜と、レジスト塗布・露光・現像によるパターニングとエッチングで加工する。
【００２９】
図１０：ソース・ドレイン電極１０を形成後、絶縁層１１を成膜する。この絶縁層１１は、ＣＶＤ法による窒化シリコン膜と感光性アクリル樹脂との二層膜、またはシロキサンやポリシラザンなどの溶液をスピンコートし、焼成することにより、メチル基などの有機官能基を持つポリシロキサンとする低誘電率塗布型絶縁膜である。
【００３０】
図１１：絶縁層１１をパターニングする。絶縁層１１が窒化シリコン膜と感光性アクリル樹脂との二層膜の場合は、感光性アクリル樹脂をホトリソによりパターニングして、パターニングしたアクリル樹脂をマスクとして窒化シリコン膜をエッチングする。ポリシロキサンとする低誘電率塗布型絶縁膜である場合は、感光性材料であればホトリソによりパターニングする。
【００３１】
非感光性材料の場合は、レジスト塗布・露光・現像によるホト工程、フッ酸水溶液などによるエッチング工程によりパターニングする。絶縁層１１にポリシロキサンの低誘電率塗布型絶縁膜を用いると、アクリル樹脂と比較して強度があるため半導体チップのリペアが可能となる。このことにより、薄膜トランジスタ基板もしくは半導体チップが不良品であった場合、半導体チップを取り外し、または付け直すことにより歩留まりを向上することができる。
【００３２】
図１２：次に、画素電極１２を形成する。画素電極１２は、Ｉｎ−Ｓｎ−Ｏ化合物もしくはＩｎ−Ｚｎ−Ｏ化合物などからなる。スパッタ等による成膜、レジスト塗布・露光・現像と蓚酸などによるエッチング加工でパターニングする。絶縁層１１が低誘電率塗布型絶縁膜である場合、画素電極―ソース・ドレイン電極間の容量が小さくなり、低消費電力化が可能となる。
【００３３】
図１３は実施例１の製造方法で製造された表示装置の薄膜トランジスタ基板における薄膜トランジスタの要部上面図である。また、図１４は比較のために示す従来の表示装置の薄膜トランジスタ基板における薄膜トランジスタの図１３に対応する要部上面図、図１５は図１４の薄膜トランジスタの断面図である。実施例１の薄膜トランジスタと従来の薄膜トランジスタのＬＤＤ領域８ａのサイズは共に約１μｍとする。
【００３４】
図１３において、コンタクトホール７ａとn+領域７の端部とが整合し、位置合わせずれがない。これに対し、図１４および図１５に示した従来の薄膜トランジスタでは、コンタクトホール７ａとn+領域７の端部に整合関係がない。
【実施例２】
【００３５】
図１６乃至図２１は、本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を順に示す模式断面図である。また、図２２は、図１７のパターニング工程で用いるハーフトーンマスクを説明する上面図である。
【００３６】
図１６：ガラス基板１の主面には窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ2）の下地膜（図示せず）が成膜されている。このガラス基板１の主面上に多結晶シリコン（ｐ−Ｓｉ）層２を形成する。
【００３７】
図１７：図２２に示すハーフトーンマスク１６を用いて、レジスト非露光部でコンタクトホールパターンレジスト１８を形成し、ハーフ露光部でシリコン（ｐ−Ｓｉ）アイランドパターンレジスト１９を形成する。なお、ハーフトーンマスク１６は、コンタクトホールパターンレジスト１８を形成する非透過部２１、シリコンアイランドパターンレジスト１９を形成する半透過部２２、及び全透過部２３で構成される。半透過部２２は、露光の解像限界外の幅でのライン・アンド・スペースパターンである。
【００３８】
図１８：ドライエッチングにより、レジストの無い部分のシリコン（ｐ−Ｓｉ）層２を除去し、シリコンアイランド１５形成する。
【００３９】
図１９：ハーフ露光部であるシリコンアイランドパターンレジスト１９をアッシングにより除去する。
【００４０】
図２０：金属アルコキシドを原料とする溶液をスピンコートにより塗布し、絶縁膜３を成膜する。金属アルコキシド原料は、Ｓｉ（Ｃ2Ｈ5Ｏ）4、Ａｌ（Ｃ2Ｈ5ＣＨ（ＣＨ3）Ｏ）3、Ｍｇ（Ｃ2Ｈ5Ｏ）2、Ｔｉ（Ｃ2Ｈ5Ｏ）4、Ｚｒ（Ｏ（ＣＨ2）3ＣＨ3）4、Ｔａ（ＯＣ2Ｈ5）5などの一種もしくは二種以上の混合物である。この金属アルコキシド溶液の溶媒は、レジストを溶解しない水などを用いる。また、必要に応じて塩酸などの酸を触媒として添加する。この溶液の塗布後、必要に応じて、乾燥、焼成、エイジングを行う。
【００４１】
図２１：レジスト１８をアッシング、もしくはモノエタノールアミン（ＭＥＡ）などのアルカリ剥離液により除去する。これにより、コンタクトホール７Ａを得る。その後、絶縁膜３を焼成する。この焼成は、ランプアニール、窒素、水素などによる加圧アニールなどにより行う。これにより、高誘電率のゲート絶縁膜３が形成される。ゲート絶縁膜３をパターニングするためにエッチングなどの加工工程を必要としないため、加工に難があるＡｌ2Ｏ3などの材料を用いることが可能である。
【００４２】
この後、実施例１の図２乃至図１２と同様の工程を経て、図１２に示したものと同様の薄膜トランジスタを形成する。
【００４３】
図２３は、実施例２におけるシリコンアイランドの上面図である。実施例２では、シリコンアイランドとコンタクトホールに位置合わせずれが生じないため、シリコンアイランドの一方向および二方向の幅２４，２５を小さくすることができる。これにより、薄膜トランジスタのサイズを小さくできるため、開口率を向上することが可能になる。
【００４４】
図２４は、実施例２におけるシリコンアイランドの他の上面図である。実施例２によれば、シリコンアイランドの一方向幅２４を小さくすることができるので、このシリコンアイランドの幅２４を薄膜トランジスタのチャネル幅と等しくすることが可能となり、薄膜トランジスタのより小さくすることができ、さらに開口率を向上することが可能になる。
【実施例３】
【００４５】
図２５は、本発明の実施例３を説明する前記図２０に対応するゲート絶縁膜の形成方法を説明する模式断面図である。ここでは、実施例２における図１６乃至図１９の工程後、Ａｌ2Ｏ3などの金属酸化物の粒子２８をＳｉ（Ｃ2Ｈ5Ｏ）4 などの金属アルコキシドの溶液２７に分散させたスラリーを塗布し、焼成することにより図２１と同様の塗布型ゲート絶縁膜を形成する。
【実施例４】
【００４６】
図２６と図２７は、本発明の実施例４を説明する要部工程図であり、図２６は図１６に対応する模式断面図、図２７は実施例４で製造した薄膜トランジスタの模式断面図である。ここでは、図２６に示したように、ガラス基板１の主面に窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ2）の下地膜（図示せず）が成膜されており、この上に多結晶シリコン層（ｐ−Ｓｉ）２を形成し、オゾン酸化、アッシングなどにより多結晶シリコン層２の表面を酸化して酸化シリコン膜２Ａを形成する。
【００４７】
図２６の工程後、図２７に示したように、多結晶シリコン層２と酸化シリコン膜２Ａを加工し、図１７乃至図２１と同様の工程を経て図２７に示した薄膜トランジスタを得る。この薄膜トランジスタでは、高誘電率絶縁膜２０と多結晶シリコン層との間に酸化シリコン膜２Ａが介在しているため、トラップサイトが少なく、移動度の損失が少ない。
【実施例５】
【００４８】
図２８乃至図３０は、本発明の実施例５を説明する要部工程図であり、図２８はコンタクトホールを形成したレジストパターニングの工程図、図２９はレジストの除去工程図、図３０は層間絶縁膜の形成工程図である。
【００４９】
実施例５では、コンタクトホールの形成にポジ型レジスト３２を用いる。ポジ型レジストを用いると、パターニングしたレジストが図２８に示したように順テーパ形状（円錐状）になる可能性がある。そして、このレジストを除去してコンタクトホール３３を形成すると、図２９に示したように、当該コンタクトホール３３の内壁は逆テーパ形状になる。そうすると、上層に形成するソース・ドレイン電極のカバレッジが悪くなる。そこで、本実施例では、図３０に示したように、層間絶縁膜９の径３４をゲート絶縁膜３Ａの径３５より小さくする。これにより、ソース・ドレイン電極のカバレッジ劣化の問題を解決できる。なお、この場合、コンタクトホール３４の外端とｎ+領域７の端とは一致しない。
【実施例６】
【００５０】
図３１乃至図３８は、本発明の実施例６を説明する要部工程図であり、図３９は本発明の実施例６の工程で製造した薄膜トランジスタの断面図である。
【００５１】
図３１：ガラス基板１の主面に窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ2）の下地膜（図示せず）が成膜されており、この上に多結晶シリコン層（ｐ−Ｓｉ）２を形成し、パターニングする。
【００５２】
図３２：レジスト４８を塗布し、薄膜トランジスタのチャネル部３８がスペースとなるようにパターニングする。
【００５３】
図３３：Ｓｉ（Ｃ2Ｈ5Ｏ）4、Ａｌ（Ｃ2Ｈ5ＣＨ（ＣＨ3）Ｏ）3、Ｍｇ（Ｃ2Ｈ5Ｏ）2、Ｔｉ（Ｃ2Ｈ5Ｏ）4、Ｚｒ（Ｏ（ＣＨ2）3ＣＨ3）4、Ｔａ（ＯＣ2Ｈ5）5などの一種もしくは二種以上の金属アルコキシドの混合物を原料とする溶液３９０をインクジェットなどの方法によりチャネル部３８に塗布する。なお、この金属アルコキシド溶液の溶媒はレジスト４８を溶解しない水などを用いる。また、必要に応じて塩酸などの酸を触媒として添加する。塗布後、必要に応じて、乾燥、焼成、エイジングを行う。
【００５４】
本実施例では、高誘電率のゲート絶縁膜となる金属アルコキシド溶液を塗布する面積が小さいため、当該材料の節減が実現できる。なお、このような塗布型ゲート絶縁膜は、上記した金属アルコキシド溶液を塗布する代わりに、例えばＡｌ2Ｏ3などの金属酸化物の粒子をＳｉ（Ｃ2Ｈ5Ｏ）4などの金属アルコキシドの溶液に分散させたスラリーを塗布してもよい。
【００５５】
図３４：レジスト４８をアッシングもしくはモノエタノールアミン（ＭＥＡ）などのアルカリ剥離液により除去する。その後、ゲート絶縁膜３９０を焼成してゲート絶縁膜３９とする。この焼成は、ランプアニール、窒素、水素などによる加圧アニールなどの方法で行う。乾燥による収縮でクラックが入り易い材料でも、ゲート絶縁膜３９の面積が小さいため、収縮量が少なくなり、クラックが入り難くなる。そのため、クラックが入り易い材料にも適用可能である。
【００５６】
ゲート絶縁膜３９をパターニングするためにエッチングなどの加工工程を必要としないため、加工に難があるＡｌ2Ｏ3などの材料を用いることが可能である。
【００５７】
図３５：ゲート電極形成用の導電膜を成膜し、その上にレジストを塗布しパターニングしてゲート電極のレジストパターン４０を形成する。このレジストパターン４０をマスクとしてエッチングによりゲート電極４１をパターニングする。
【００５８】
ゲート絶縁膜３９をマスクとしてプラズマドーピング法などによりｎ+領域４２を形成する。シリコン層２に直接ドーピングするため、ゲート絶縁膜３９が厚膜でも容易にドーピングすることができる。
【００５９】
図３６：レジストパターン４０とゲート電極４１をマスクとしてインプランテーション法などによりｎ-領域４３を形成する。ｎ-領域４３の端は、ゲート電極４１の端およびゲート絶縁膜３９の端と一致する。
【００６０】
図３７：レジスト４０を除去し、層間絶縁膜４４を成膜する。層間絶縁膜４４はＣＶＤ法による酸化シリコン、またはシロキサンやポリシラザンなどの溶液をスピンコートし、焼成してポリシロキサンとする低誘電率塗布型絶縁膜である。
【００６１】
図３８：層間絶縁膜４４を加工する。層間絶縁膜４４を感光性材料で構成する場合は、ホト工程によりパターニングし、非感光性材料で構成する場合は、レジスト塗布によるホト工程、フッ酸水溶液などによるエッチング工程によってパターニングする。その後、前記図８乃至図１２と同様の工程を経て薄膜トランジスタが製造される。
【００６２】
図３９は、本実施例の工程で製造した薄膜トランジスタの断面図である。前記図２７と同一参照符号は同一機能部分に対応する。また、図４０は、本実施例の薄膜トランジスタの要部上面図である。図４０に示したように、ゲート絶縁膜３９のうち、ゲート電極４１により覆われていない部分の幅４５は約１μｍである。なお、参照符号３７はシリコンアイランドを示す。
【００６３】
図４１及び図４２は、図４０のＡ部の拡大図であり、ゲート絶縁膜３９の幅４７とシリコンアイランド３７のチャネル部の幅４６の構成例を示す。  図４１はゲート絶縁膜３９の幅４７がシリコンアイランド３７のチャネル部の幅４６と等しくしたものを示し、図４２はゲート絶縁膜３９の幅４７をシリコンアイランド３７のチャネル部の幅４６よりも長くしたものを示す。本実施例では、図４１と図４２に示した構成の何れかを採用する。
【００６４】
図４３は、本発明の表示装置を構成する薄膜トランジスタ基板の一例を説明する模式平面図である。この薄膜トランジスタ基板は、ガラス基板１上に画素領域４０２、信号処理回路４０３、水平方向走査回路４０４、垂直方向走査回路４０５、昇圧回路等の周辺回路４０６、入力パッド４０７が配置される。
【００６５】
以上説明した本発明は液晶表示装置、有機ＥＬ表示装置、等のアクティブ・マトリクス型の各種表示装置に同様に適用できる。
【図面の簡単な説明】
【００６６】
【図１】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す模式断面図である。
【図２】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図１に続く模式断面図である。
【図３】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図２に続く模式断面図である。
【図４】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図３続く模式断面図である。
【図５】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図４に続く断面図である。
【図６】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図５続く模式断面図である。
【図７】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図６続く模式断面図である。
【図８】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図７続く模式断面図である。
【図９】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図８続く模式断面図である。
【図１０】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図９続く模式断面図である。
【図１１】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図１０続く模式断面図である。
【図１２】本発明による表示装置の実施例１を構成する薄膜トランジスタ基板の製造工程を示す図１１続く模式断面図である。
【図１３】実施例１の製造方法で製造された表示装置の薄膜トランジスタ基板における薄膜トランジスタの要部上面図である。
【図１４】比較のために示す従来の表示装置の薄膜トランジスタ基板における薄膜トランジスタの図１３に対応する要部上面図である。
【図１５】図１４の薄膜トランジスタの断面図である。
【図１６】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す模式断面図である。
【図１７】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す図１６に続く模式断面図である。
【図１８】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す図１７に続く模式断面図である。
【図１９】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す図１８に続く模式断面図である。
【図２０】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す図１９に続く模式断面図である。
【図２１】本発明による表示装置の実施例２を構成する薄膜トランジスタ基板の製造工程を示す図２０に続く模式断面図である。
【図２２】図１７のパターニング工程で用いるハーフトーンマスクを説明する上面図である。
【図２３】実施例２におけるシリコンアイランドの上面図である。
【図２４】実施例２におけるシリコンアイランドの他の上面図である。
【図２５】本発明の実施例３を説明する前記図２０に対応するゲート絶縁膜の形成方法を説明する模式断面図である。
【図２６】本発明の実施例４を説明する図１に対応する要部工程図である。
【図２７】実施例４で製造した薄膜トランジスタの模式断面図である。
【図２８】本発明の実施例５を説明するコンタクトホールを形成するレジストパターニングの工程図である。
【図２９】本発明の実施例５を説明するレジストの除去工程図である。
【図３０】本発明の実施例５を説明する層間絶縁膜の形成工程図である。
【図３１】本発明の実施例６を説明する要部工程図である。
【図３２】本発明の実施例６を説明する図３１に続く要部工程図である。
【図３３】本発明の実施例６を説明する図３２に続く要部工程図である。
【図３４】本発明の実施例６を説明する図３３に続く要部工程図である。
【図３５】本発明の実施例６を説明する図３４に続く要部工程図である。
【図３６】本発明の実施例６を説明する図３５に続く要部工程図である。
【図３７】本発明の実施例６を説明する図３６に続く要部工程図である。
【図３８】本発明の実施例６を説明する図３７に続く要部工程図である。
【図３９】本発明の実施例６の工程で製造した薄膜トランジスタの断面図である。
【図４０】本発明の実施例６の薄膜トランジスタの要部上面図である。
【図４１】ゲート絶縁膜３９の幅４７とシリコンアイランド３７のチャネル部の幅４６を等しくした構成例を示す図４０のＡ部の拡大図である。
【図４２】ゲート絶縁膜３９の幅４７をシリコンアイランド３７のチャネル部の幅４６よりも長くした構成例を示す図４０のＡ部の拡大図である。。
【図４３】本発明の表示装置を構成する薄膜トランジスタ基板の一例を説明する模式平面図である。
【符号の説明】
【００６７】
１・・・基板、２・・・シリコン膜、３・・・ゲート絶縁膜、４・・・ゲート電極膜、５・・・レジスト、６・・・ゲート電極、７・・・ｎ+領域、８・・・ｎ-領域、８ａ・・・ＬＤＤ領域、９・・・層間絶縁膜、１０・・・ソース・ドレイン電極、１１・・・絶縁層、１２・・・画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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