(57)【要約】  【課題】本発明の課題は、十分な強誘電体特性を有する半導体容量素子及びその製造方法を提供することにある。  【解決手段】上記のような課題は、強誘電体と下部電極界面を単一とすることにより達成される。すなわち、本発明に係る半導体容量素子は、所定の電極材料を複数積層して形成される下部電極と；前記下部電極の一部の側壁に形成されるサイドウォールと；前記下部電極上に形成される誘電体層と；前記誘電体層上に形成される上部電極とを備えている。  【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の電極材料を複数積層して形成される下部電極と；
前記下部電極の一部の側壁に形成されるサイドウォールと；
前記下部電極上に形成される誘電体層と；
前記誘電体層上に形成される上部電極とを備えたことを特徴とする半導体容量素子。
【請求項２】
前記サイドウォール上に、前記下部電極の一部を構成する層がさらに形成されることを特徴とする請求項１に記載の半導体容量素子。
【請求項３】
前記サイドウォール上に形成される前記層は、（１１１）面が優先配向する材質であることを特徴とする請求項２に記載の半導体容量素子。
【請求項４】
前記サイドウォールは、前記下部電極の下端よりも下方まで延びていることを特徴とする請求項１，２又は３に記載の半導体容量素子。
【請求項５】
前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで形成されていることを特徴とする請求項４に記載の半導体容量素子。
【請求項６】
前記誘電体層は、金属酸化物強誘電体からなることを特徴とする請求項１，２，３，４又は５に記載の半導体容量素子。
【請求項７】
前記誘電体層は、比誘電率が１０以上の金属酸化物常誘電体からなることを特徴とする請求項１，２，３，４又は５に記載の半導体容量素子。
【請求項８】
前記請求項１に記載の半導体容量素子の製造方法において、
絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；
前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形する工程と；
前記パターニングされた電極層の側面にサイドウォールを形成する工程と；
前記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；
前記下部電極を構成する前記最上層（ｎ層）の上に前記誘電体層を形成する工程と；
前記誘電体層上に前記上部電極を形成する工程とを含むことを特徴とする半導体容量素子の製造方法。
【請求項９】
前記請求項４に記載の半導体容量素子の製造方法において、
絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；
前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形すると同時に、前記絶縁膜の表面を研削する工程と；
前記パターニングされた電極層の側面及び、前記研削によって露出した前記絶縁膜の側面にサイドウォールを形成する工程と；
記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；
前記下部電極を構成する前記最上層（ｎ層）上に前記誘電体層を形成する工程と；
前記誘電体層上に前記上部電極を形成する工程とを含むことを特徴とする半導体容量素子の製造方法。
【請求項１０】
前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで前記絶縁膜内部に入り込んで形成されていることを特徴とする請求項９に記載の製造方法。
【請求項１１】
前記下部電極層を構成する前記最上層（ｎ層）は、（１１１）面が優先配向する材質であることを特徴とする請求項８，９又は１０に記載の製造方法。
【請求項１２】
前記誘電体層は、金属酸化物強誘電体からなることを特徴とする請求項８，９，１０又は１１に記載の製造方法。
【請求項１３】
前記誘電体層は、比誘電率が１０以上の金属酸化物常誘電体からなることを特徴とする請求項８，９，１０又は１１に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体容量素子、特に金属酸化物誘電体を用いたキャパシタ構造とその製造方法に関する。
【背景技術】
【０００２】
これまでに実用化されている強誘電体を用いた半導体装置は、いずれも、プレーナー型と呼ばれる構造を有している。これは、強誘電体キャパシタの下部電極がＰＬ線になっており、上部電極がセルトランジスタの拡散層と電気的に接続されている構造である。この構造では、セルトランジスタ直上にキャパシタを作れないため、１つのセルがトランジスタ領域とキャパシタ領域とに分かれており、微細化には適さなかった。微細化を図るために、強誘電体キャパシタの上部電極をプレート線とし（あるいは、プレート線と電気的に接続し）、下部電極をトランジスタの拡散層と電気的に接続したスタック型構造が提案されている。スタック型キャパシタによれば、セルトランジスタの直上にキャパシタを形成できるため、大幅なセルサイズの縮小が可能となる。
【０００３】
特開２００３−７８１１１号公報には、スタック型キャパシタの一例が示されている。
【特許文献１】特開２００３−７８１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
キャパシタサイズそのものの縮小は、スイッチング電荷量の低下につながり、ＤＲＡＭと同様に、キャパシタ有効面積の増加が必要不可欠である。そのため、キャパシタを立体構造にする方法が提案されている。下部電極を積層構造とすることにより、実効的なキャパシタ面積を増加させることが可能になる。
しかし、この構造では、強誘電体膜が積層下部電極と種々の界面を共有することになり、十分な強誘電体特性を得ることができない。これは、結晶膜である強誘電体膜が下地電極の結晶構造に依存するためである。
【０００５】
本発明は上記のような状況に鑑みてなされたものであり、十分な強誘電体特性を有する半導体容量素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記のような目的は、強誘電体と下部電極との界面を単一とすることにより達成される。金属酸化物強誘電体（以下、強誘電体）及び金属酸化物常誘電体（以下、高誘電体：比誘電率が１０程度以上の常誘電体とする。）は、何れも酸化物結晶膜であり、下地依存性を有する。本発明は、強誘電体膜を使用した半導体装置及び高誘電体膜を使用した半導体装置の双方に同様の効果をもたらすため、以後、強誘電体膜を使用した場合を例にとって説明する。
【０００７】
強誘電体膜を使用した半導体装置において、その強誘電体膜としては、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いたものが現在実用化されている。また、検討段階の強誘電体材料としては、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したもの等があるが、いずれの場合も酸化物結晶として強誘電体特性を示すという点で共通しており、本発明によって同等の効果を得ることができる。
【０００８】
本発明の第１の態様に係る半導体容量素子は、所定の電極材料を複数積層して形成される下部電極と；前記下部電極の一部の側壁に形成されるサイドウォールと；前記下部電極上に形成される誘電体層と；前記誘電体層上に形成される上部電極とを備えている。
【０００９】
上記のような構造の半導体容量素子の製造方法においては、絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形する工程と；前記パターニングされた電極層の側面にサイドウォールを形成する工程と；前記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；前記下部電極を構成する前記最上層（ｎ層）の上に前記誘電体層を形成する工程と；前記誘電体層上に前記上部電極を形成する工程とを含む。
【００１０】
前記サイドウォールが、前記下部電極の下端よりも下方まで延びている構造とすることができる。この場合、前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで形成することが好ましい。この場合の製造方法は、絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形すると同時に、前記絶縁膜の表面を研削する工程と；前記パターニングされた電極層の側面及び、前記研削によって露出した前記絶縁膜の側面にサイドウォールを形成する工程と；記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；前記下部電極を構成する前記最上層（ｎ層）上に前記誘電体層を形成する工程と；前記誘電体層上に前記上部電極を形成する工程とを含む。
【００１１】
好ましくは、前記サイドウォール上に、前記下部電極の一部を構成する層をさらに形成する。また、前記サイドウォール上に形成される前記層は、（１１１）面が優先配向する材質とすることが好ましい。
【発明の効果】
【００１２】
上記のように、本発明においては、下部電極と誘電体層との界面が一つとなり、十分且つ安定的な誘電体特性を得ることが可能となる。また、サイドウォールを下部電極下端よりもさらに下方に延ばし、その表面に下部電極の最上層を形成した場合には、下部電極と誘電体層との接触面積、すなわち、実効キャパシタ面積が増加し、容量素子としての基本性能を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１は、本発明の第一実施例に係る半導体容量素子の構造を示す断面図である。本実施例に係る半導体容量素子は、トランジスタを形成した半導体基板上に形成される。シリコン基板１１０上にはシリコン酸化膜１１８が形成される。シリコン基板１１０には、素子分離領域１１２、拡散領域（ソース／ドレイン領域）１１４、ゲート電極１１６が形成されている。シリコン酸化膜１１８にはタングステン（Ｗ）からなるプラグ電極１２０が、柱状に成形されている。このプラグ電極１２０は、拡散領域１１４と後に説明する下部電極とを接続する。プラグ電極１２０は、タングステンの他に、ドープされたポリシリコンによって成形することができる。プラグ電極１２０は、既知のＣＶＤ法により形成後、ＣＭＰもしくはエッチバック法により、コンタクトホール内のみに電極形成する。
【００１４】
本実施例に係る半導体容量素子は、下部電極（１２２，１２４，１２６，１３０）と；強誘電体膜１３２と；上部電極１３４とを備えている。上部電極１３４上には層間絶縁膜１３６が形成されている。また、上部電極１３４にはプレート線１３８が接続されている。
【００１５】
以下、図２〜図６を参照しながら、本実施例の半導体容量素子の製造工程について説明する。まず、図２（Ａ）に示すように、シリコン酸化膜１１８内にプラグ電極１２０が形成されたものを用意する。次に、図２（Ｂ）に示すように、既知のスパッタ法、もしくはＣＶＤ法によって、シリコン酸化膜１１８上に窒化チタンアルミ（ＴｉＡｌＮ）膜１２２を形成する。
【００１６】
次に、図３（Ａ）に示すように、ＴｉＡｌＮ膜１２２上に既知のスパッタ法、もしくはＣＶＤ法によってＩｒ膜１２４を形成する。次に、図３（Ｂ）に示すように、Ｉｒ膜１２４の上に、既知のスパッタ法、もしくはＣＶＤ法によってＩｒＯｘ膜１２６を形成する。
【００１７】
その後、フォトマスクを用いて下部電極のパターン加工を実施する（図４（Ａ）参照）。すなわち、３層の膜１２２，１２４，１２６を所望の電極形状に成形する。次に、図４（Ｂ）に示すように、パターン加工された電極積層構造部１２２，１２４，１２６の表面及びシリコン酸化膜１１８の表面に、サイドウォールとなる膜１２８を形成する。この膜１２８は、アルミナ膜、タンタル酸化物膜、シリコン酸化膜、シリコン窒化膜、窒化チタン膜、窒化チタンアルミ（ＴｉＡｌＮ）膜、等の種々の金属膜と安定な界面が保持できることが必要要件である。機能的には、電気抵抗は金属的でも絶縁的でもよい。膜１２８は、例えば、アルミナ膜を使用し、周知のＭＯ−ＣＶＤ法によって形成することができる。
【００１８】
次に、図５（Ａ）に示すように、膜１２８をエッチバックすることにより、先にパターン加工した下部電極（１２２，１２４，１２６）の側壁にサイドウォール１２８ａを形成する。その後、図５（Ｂ）に示すように、下部電極最上層となる白金（Ｐｔ）層１３０を、例えば、周知のスパッタ法によって形成する。より好適には、段差被覆性に優れた（ＭＯ−）ＣＶＤ法を用いる。白金層１３０は、ＩｒＯｘ層１２６の表面及びサイドウォール１２８ａの表面に形成される。本実施例においては、ＴｉＡｌＮ層１２２と、Ｉｒ層１２４と、ＩｒＯｘ層１２６と、白金層１３０とによって半導体容量素子の下部電極が構成される。なお、下部電極を構成する最上層１３０は、白金（Ｐｔ）、イリジウム（Ｉｒ）等の（１１１）面が優先配向する材質を用いることが好ましい。これにより、均質な電極表面が得られ、結晶膜である強誘電体膜も均質になる。
【００１９】
次に、図６（Ａ）に示すように、下部電極の最上層である白金層１３０の上に、強誘電体膜１３２を形成する。強誘電体膜１３２には、例えば、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いることができる。また、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したものを用いることができる。このような強誘電体膜１３２は、例えば、周知のスピンコート法、スパッタ法あるいは、より好適なＭＯ−ＣＶＤ法によって形成することができる。
【００２０】
次に、図６（Ｂ）に示すように、上部電極１３４を強誘電体膜１３２上に形成する。ここで、上部電極１３４としては、例えば、白金（Ｐｔ）などを用いることができ、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成することができる。
【００２１】
以上のように、本実施例においては均一な界面のみを有する半導体容量素子（強誘電体キャパシタ）を形成することができる。
【００２２】
図７は、本発明の第二実施例に係る半導体容量素子の構造を示す断面図である。本実施例に係る半導体容量素子は、第一実施例の場合と同様にトランジスタを形成した半導体基板上に形成される。なお、本実施例において上述した第一実施例と同一又は対応する構成要素については同一の参照符合を付し、重複した説明は省略する。
【００２３】
シリコン基板１１０上にはシリコン酸化膜１１８が形成される。シリコン基板１１０には、素子分離領域１１２、拡散領域（ソース／ドレイン領域）１１４、ゲート電極１１６が形成されている。シリコン酸化膜１１８にはタングステン（Ｗ）からなるプラグ電極１２０が、柱状に成形されている。このプラグ電極１２０は、拡散領域１１４と後に説明する下部電極とを接続する。プラグ電極１２０は、タングステンの他に、ドープされたポリシリコンによって成形することができる。プラグ電極１２０は、既知のＣＶＤ法により形成後、ＣＭＰもしくはエッチバック法により、コンタクトホール内のみに電極形成する。
【００２４】
本実施例に係る半導体容量素子は、下部電極（１２２，１２４，１２６，２３０）と；強誘電体膜２３２と；上部電極２３４とを備えている。上部電極２３４上には層間絶縁膜２３６が形成されている。また、上部電極２３４にはプレート線２３８が接続されている。
【００２５】
以下、図８〜図１１を参照しながら、本実施例の半導体容量素子の製造工程の特徴部分（第一実施例と異なる工程）について説明する。第一実施例の図３（Ｂ）に対応する工程までは本実施例も共通である。本実施例においては、図３（Ｂ）の状態から、ＩｒＯｘ膜１２６の上にフォトレジスト２２１を図８（Ａ）に示すようにパターニング形成する。
【００２６】
次に、図８（Ｂ）に示すように、レジスト２２１をマスクとして、下部電極を構成する３層（１２２，１２４，１２６）及びシリコン酸化膜２１８をエッチングにより、パターニングする。ここで、フォトレジストマスクの代わり、ＳｉＯ２あるいはＴｉＮ等のハードマスクを使用することも可能である。第一実施例においては下部電極１２２下端でエッチング加工をストップしているのに対し、本実施例においては更にシリコン酸化膜２１８を意図的に深堀りする。
【００２７】
これにより、縦方向のキャパシタ面積を任意に増大させることが可能となる。この時、シリコン酸化膜１１８のエッチング深さは、制御性の点から、下部電極層１２２の下端から０．１μｍ以上とすることが好ましい。この深さは、所望のキャパシタ面積になるように決定する。以下、深堀りされたシリコン酸化膜２１８を第一実施例と区別するため、「２１８ａ」とする。
【００２８】
次に、図９（Ａ）に示すように、パターン加工された電極積層構造部１２２，１２４，１２６の表面及びシリコン酸化膜２１８ａの側面及び表面に、サイドウォールとなる膜２２８を形成する。この膜２２８は、アルミナ膜、タンタル酸化物膜、シリコン酸化膜、シリコン窒化膜、窒化チタン膜、窒化チタンアルミ（ＴｉＡｌＮ）膜、等の種々の金属膜と安定な界面が保持できることが必要要件である。機能的には、電気抵抗は金属的でも絶縁的でもよい。膜２２８は、例えば、アルミナ膜を使用し、周知のＭＯ−ＣＶＤ法によって形成することができる。
【００２９】
次に、図９（Ｂ）に示すように、膜２２８をエッチバックすることにより、先にパターン加工した下部電極（１２２，１２４，１２６）の側壁及び、シリコン酸化膜２１８ａの露出した側面にサイドウォール２２８ａを形成する。その後、図１０（Ａ）に示すように、下部電極最上層となる白金（Ｐｔ）層２３０を、例えば、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成する。白金層２３０は、ＩｒＯｘ層１２６の表面及びサイドウォール１２８ａの表面に形成される。本実施例においては、ＴｉＡｌＮ層１２２と、Ｉｒ層１２４と、ＩｒＯｘ層１２６と、白金層２３０とによって半導体容量素子の下部電極が構成される。なお、下部電極を構成する最上層２３２は、白金（Ｐｔ）、イリジウム（Ｉｒ）等の（１１１）面が優先配向する材質を用いることが好ましい。これにより、均質な電極表面が得られ、結晶膜である強誘電体膜も均質になる。
【００３０】
次に、図１０（Ｂ）に示すように、下部電極の最上層である白金層２３０の上に、強誘電体膜２３２を形成する。強誘電体膜２３２には、例えば、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いることができる。また、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したものを用いることができる。このような強誘電体膜２３２は、例えば、周知のスピンコート法、スパッタ法あるいは、より好適なＭＯ−ＣＶＤ法によって形成することができる。
【００３１】
次に、図１１（Ａ）に示すように、上部電極２３４を強誘電体膜２３２上に形成する。ここで、上部電極２３４としては、例えば、白金（Ｐｔ）などを用いることができ、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成することができる。
【００３２】
以上のように、本実施例によれば、上述した第一実施例の効果に加え、実効的なキャパシタ面積を増加させることが可能となる。従来、実効的なキャパシタ面積を増加させる場合には、電極膜厚を意図的に厚くする必要であり、電極間の密着性やコスト、及び電極加工の面で限界があった。本実施例では、実効キャパシタ面積を下部電極よりも下方に延ばすことでこの問題を解決いている。また、本実施例の場合には、酸化膜をエッチング加工することで、容易にキャパシタ面積を増加させることができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の第一実施例にかかる半導体容量素子の構造を示す断面図である。
【図２】図２は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。
【図３】図３は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。
【図４】図４は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。
【図５】図５は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。
【図６】図６は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。
【図７】図７は、本発明の第二実施例にかかる半導体容量素子の構造を示す断面図である。
【図８】図８は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。
【図９】図９は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。
【図１０】図１０は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。
【図１１】図１１は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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