(57)【要約】      （修正有）【課題】物理的なメモリセルサイズの微細化をはかった自己整合プロセスを用いて形成された相変化メモリを提供する。【解決手段】相変化メモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列を成した第１の導電線と、上記アレイと交差して複数の行を成し、誘電体材料により封入された第２の導電線とを備え、各第２の導電線は、各行にあるトランジスタのソース−ドレイン経路の一方と結合している。上記メモリは、上記第２の導電線間にあり、上記第１の導電線と接触し、該第１の導電線に自己整合された相変化素子を備えている。各相変化素子は、トランジスタの上記ソース−ドレイン経路の他方と結合している。【選択図】なし【特許請求の範囲】
【請求項１】
複数のトランジスタが複数の行および複数の列をなしたアレイと、
上記アレイと交差して複数の列を成した第１の導電線と、
上記アレイと交差して複数の行を成し、誘電体材料により封入された第２の導電線と、
上記第２の導電線間にあり、上記第１の導電線と接触し、該第１の導電線に自己整合された相変化素子とを備え、
各第２の導電線は、各行にあるトランジスタのソース−ドレイン経路の一方と結合し、
各相変化素子は、トランジスタの上記ソース−ドレイン経路の他方と結合している、メモリ。
【請求項２】
請求項１に記載のメモリであって、
上記第１の導電線は、ビット線であり、
上記第２の導電線は、接地線である、メモリ。
【請求項３】
請求項１に記載のメモリであって、
さらに、上記アレイと交差して複数の行を成したワード線を備え、
各ワード線は、各行において、上記トランジスタのゲートと結合している、メモリ。
【請求項４】
請求項１に記載のメモリであって、
上記メモリは、６Ｆ２（Ｆは最小加工寸法）まで変更可能になっている、メモリ。
【請求項５】
請求項１に記載のメモリであって、
上記メモリは、８Ｆ２（Ｆは最小加工寸法）まで変更可能になっている、メモリ。
【請求項６】
複数のトランジスタが複数の行および複数の列をなしたアレイと、
上記アレイと交差して複数の列を成した第１の導電線と、
上記アレイと交差して複数の行を成し、誘電体材料により封入された第２の導電線と、
上記アレイと交差して複数の列を成し、上記第２の導電線間に記憶場所を形成する相変化材料とを備え、
上記相変化材料は、上記第１の導電線と接触し該第１の導電線に自己整合されるとともに、
各第２の導電線は、各行にあるトランジスタのソース−ドレイン経路の一方と結合し、
各記憶場所は、トランジスタの上記ソース−ドレイン経路の他方と結合している、メモリ。
【請求項７】
請求項６に記載のメモリであって、
上記第１の導電線は、ビット線であり、
上記第２の導電線は、接地線である、メモリ。
【請求項８】
請求項６に記載のメモリであって、
さらに、上記アレイと交差して複数の行を成すワード線を備え、
各ワード線は、各行において、上記トランジスタのゲートと結合している、メモリ。
【請求項９】
請求項６に記載のメモリであって、
上記メモリは、６Ｆ２（Ｆは最小加工寸法）まで変更可能になっている、メモリ。
【請求項１０】
請求項６に記載のメモリであって、
上記メモリは、８Ｆ２（Ｆは最小加工寸法）まで変更可能になっている、メモリ。
【請求項１１】
メモリの製造方法であって、
第１のコンタクトと第２のコンタクトとを有する、前処理されたウェハを用意する工程と、
上記前処理されたウェハ上に、上記第１のコンタクトを接触し、誘電体材料で封入された第１の導電線を製造する工程と、
上記誘電体材料及び上記前処理されたウェハの露出部分の上に、相変化材料層を堆積する工程と、
上記相変化材料層上に、電極材料層を堆積する工程と、
上記電極材料層及び上記相変化材料層をエッチングし、第２の導電線と、該第２の導電線に自己整合され、上記第２のコンタクトと接触する記憶場所を供する相変化材料とを形成する工程を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、誘電体材料で封入された第１の導電線を製造する工程は、
上記前処理されたウェハ上に導電性材料層を堆積する段階と、
上記導電性材料層上に、第１の誘電体層を堆積する段階と、
上記第１の誘電体材料層及び上記導電性材料層をエッチングして、上記第２のコンタクトを露出するトレンチを形成し、上記第１のコンタクトと接触する第１の導電線を供する段階と、
第１の誘電体材料層及び第１の導電線の露出部分の上に、第２の誘電体材料層をコンフォーマルに堆積する段階と、
第２の誘電体材料層をエッチングし側壁スペーサを供し、上記第１の導電線が、上記第１の誘電体層及び側壁スペーサにより封入されるようになっている段階とを含む、方法。
【請求項１３】
請求項１１に記載の方法であって、
上記第１の導電線を製造する工程では、接地線を製造する、方法。
【請求項１４】
請求項１１に記載の方法であって、
上記電極材料層をエッチングし、第２の導電線を形成する工程では、上記電極材料層をエッチングし、ビット線を形成する、方法。
【請求項１５】
メモリの製造方法であって、
第１のコンタクトと第２のコンタクトとを有する、前処理されたウェハを用意する工程と、
上記前処理されたウェハ上に、上記第１のコンタクトを接触し、誘電体材料で封入された第１の導電線を製造する工程と、
上記誘電体材料及び上記前処理されたウェハの露出部分の上に、相変化材料層を堆積する工程と、
上記相変化材料層を平坦化し、上記誘電体材料を露出する工程と、
上記相変化材料層及び上記誘電体材料上に、電極材料層を堆積する工程と、
上記電極材料層及び上記相変化材料層をエッチングし、第２の導電線と、該第２の導電線に自己整合された相変化素子とを形成し、各相変化素子が第２のコンタクトと接触する工程を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、誘電体材料で封入された第１の導電線を製造する工程は、
上記前処理されたウェハ上に導電性材料層を堆積する段階と、
上記導電性材料層上に、第１の誘電体層を堆積する段階と、
上記第１の誘電体材料層及び上記導電性材料層をエッチングして、上記第２のコンタクトを露出するトレンチを形成し、上記第１のコンタクトと接触する第１の導電線を供する段階と、
第１の誘電体材料層及び第１の導電線の露出部分の上に、第２の誘電体材料層をコンフォーマルに堆積する段階と、
第２の誘電体材料層をエッチングし側壁スペーサを供し、上記第１の導電線が、上記第１の誘電体層及び側壁スペーサにより封入されるようになっている段階とを含む、方法。
【請求項１７】
請求項１５に記載の方法であって、
上記第１の導電線を製造する工程では、接地線を製造する、方法。
【請求項１８】
請求項１５に記載の方法であって、
上記電極材料層をエッチングし、第２の導電線を形成する工程では、上記電極材料層をエッチングし、ビット線を形成する、方法。
【請求項１９】
メモリの製造方法であって、
第１のコンタクトと第２のコンタクトとを有する、前処理されたウェハを用意する工程と、
上記前処理されたウェハ上に、上記第１のコンタクトを接触し、第１の誘電体材料で封入された第１の導電線を製造する工程と、
上記第１の誘電体材料及び上記前処理されたウェハの露出部分の上に、第２の誘電体材料層を堆積する工程と、
上記第２の誘電体材料層、上記第１の誘電体材料、及び上記前処理されたウェハの露出部分の上に、相変化材料を堆積する工程と、
上記相変化材料層を平坦化し、第２の誘電体材料層を露出する工程と、
上記相変化材料層をリセスエッチングする工程と、
上第２の誘電体材料層及び上記相変化材料層の露出部分の上に、電極材料層を堆積する工程と、
上記第２の誘電体材料層を露出するために上記電極材料層を平坦化し、上記相変化材料に自己整合された第２の導電線を形成し、上記相変化材料は上記第２のコンタクトと接触する記憶場所を供する工程とを含む、方法。
【請求項２０】
請求項１９に記載の方法であって、誘電体材料で封入された第１の導電線を製造する工程は、
上記前処理されたウェハ上に導電性材料層を堆積する段階と、
上記導電性材料層上に、第３の誘電体層を堆積する段階と、
上記第３の誘電体材料層及び上記導電性材料層をエッチングして、上記第２のコンタクトを露出するトレンチを形成し、上記第１のコンタクトと接触する第１の導電線を供する段階と、
第３の誘電体材料層、及び第１の導電線の露出部分の上に、第４の誘電体材料層をコンフォーマルに堆積する段階と、
第４の誘電体材料層をエッチングし側壁スペーサを供し、上記第１の導電線が、上記第３の誘電体層及び側壁スペーサにより封入されるようになっている段階とを含む、方法。
【請求項２１】
請求項１９に記載の方法であって、
上記第１の導電線を製造する工程では、接地線を製造する、方法。
【請求項２２】
請求項１９に記載の方法であって、
上記電極材料層をエッチングし、第２の導電線を形成する工程では、上記電極材料層をエッチングし、ビット線を形成する、方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができる。このように、上記メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発された温度に対応している。
【０００５】
データ記憶用アプリケーションでは、物理的なメモリセルサイズを微細化することが継続的な目標である。物理的なメモリセルサイズを微細化することによって、メモリの記憶密度が高くなり、メモリのコストが低減される。物理的なメモリセルサイズを微細化するためには、メモリセルの配置がリソグラフィに適している必要がある。さらに、メモリセル内の金属と活性材料との界面抵抗が、小領域の全体的な抵抗に大幅に影響を与えるため、界面領域を十分に制御する必要がある。最後に、メモリセルの配置は、化学的機械的平坦化（chemical mechanical planarization: CMP）プロセスウィンドウを改良して、より高い歩留まり（yield）を可能にするために、機械的安定性を有していなければならない。
【０００６】
上記および上記以外の理由により、本発明が必要とされる。
【０００７】
〔概要〕
本発明の一実施形態は、メモリを提供する。このメモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列を成した第１の導電線と、上記アレイと交差して複数の行を成し、誘電体材料により封入された第２の導電線とを備えている。各第２の導電線は、各行にあるトランジスタのソース−ドレイン経路の一方と結合している。上記メモリは、上記第２の導電線間にあり、上記第１の導電線と接触し、該第１の導電線に自己整合された相変化素子を備えている。各相変化素子は、トランジスタの上記ソース−ドレイン経路の他方と結合している。
【０００８】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００９】
図１は、相変化メモリセルアレイの一実施形態を示す図である。
【００１０】
図２Ａは、相変化メモリセルアレイの一実施形態の断面図である。
【００１１】
図２Ｂは、図２Ａに示されている相変化メモリセルアレイの垂直断面図である。
【００１２】
図２Ｃは、図２Ａに示されている相変化メモリセルアレイの上面図である。
【００１３】
図３Ａは、前処理されたウェハの一実施形態の断面図である。
【００１４】
図３Ｂは、図３Ａに示されている前処理されたウェハの垂直断面図である。
【００１５】
図３Ｃは、図３Ａに示されている前処理されたウェハの上面図である。
【００１６】
図４は、前処理されたウェハ、導電性材料層、および第１の誘電体材料層の一実施形態の断面図である。
【００１７】
図５は、エッチング後における、前処理されたウェハ、接地線、および第１の誘電体材料層の一実施形態の断面図である。
【００１８】
図６は、前処理されたウェハ、接地線、第１の誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【００１９】
図７は、エッチング後における、前処理されたウェハ、接地線、第１の誘電体材料層、および側壁スペーサの一実施形態の断面図である。
【００２０】
図８Ａは、前処理されたウェハ、封入された接地線、相変化材料層、および電極材料層の一実施形態の断面図である。
【００２１】
図８Ｂは、図８Ａに示されているウェハの垂直断面図である。
【００２２】
図９Ａは、エッチング後における、前処理されたウェハ、封入された接地線、相変化材料層、およびビット線の断面図である。
【００２３】
図９Ｂは、図９Ａに示されているウェハの垂直断面図である。
【００２４】
図９Ｃは、図９Ａに示されているウェハの上面図である。
【００２５】
図１０Ａは、前処理されたウェハの一実施形態の断面図である。
【００２６】
図１０Ｂは、図１０Ａに示されている前処理されたウェハの垂直断面図である。
【００２７】
図１０Ｃは、図１０Ａに示されている前処理されたウェハの上面図である。
【００２８】
図１１は、前処理されたウェハ、導電性材料層、および第１の誘電体材料層の一実施形態の断面図である。
【００２９】
図１２は、エッチング後における、前処理されたウェハ、接地線、および第１の誘電体材料層の一実施形態の断面図である。
【００３０】
図１３は、前処理されたウェハ、接地線、第１の誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【００３１】
図１４は、エッチング後における、前処理されたウェハ、接地線、第１の誘電体材料層、および側壁スペーサの一実施形態の断面図である。
【００３２】
図１５Ａは、前処理されたウェハ、封入された接地線、および誘電体材料層の一実施形態の断面図である。
【００３３】
図１５Ｂは、図１５Ａに示されているウェハの垂直断面図である。
【００３４】
図１６Ａは、前処理されたウェハ、封入された接地線、誘電体材料層、および相変化材料層の一実施形態の断面図である。
【００３５】
図１６Ｂは、図１６Ａに示されているウェハの垂直断面図である。
【００３６】
図１７Ａは、前処理されたウェハ、封入された接地線、相変化材料層、およびビット線の一実施形態の断面図である。
【００３７】
図１７Ｂは、図１７Ａに示されているウェハの垂直断面図である。
【００３８】
図１７Ｃは、図１７Ａに示されているウェハの上面図である。
【００３９】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００４０】
図１は、相変化メモリセルアレイ１００の一実施形態を示す図である。メモリアレイ１００は、厳密なリソグラフィ工程を最低限に抑えるために、線リソグラフィおよび自己整合プロセス（self-aligned processing）を用いて形成される。さらに、金属と活性材料との界面抵抗は、重ね合わせに非感受性であり、また界面領域を最大化することによって寄生抵抗が最小となっている。メモリアレイ１００は、化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを改良し、機械的安定性を向上させるために、分離された微細なパターンを有していない。
【００４１】
メモリアレイ１００は、複数の相変化メモリセル１０４ａ〜１０４ｄ（これらはまとめて相変化メモリセル１０４と称される）と、複数のビット線（ＢＬ）１１２ａ〜１１２ｂ（これらはまとめてビット線１１２と称される）と、複数のワード線（ＷＬ）１１０ａ〜１１０ｂ（これらはまとめてワード線１１０と称される）と、複数の接地線（ＧＬ）１１４ａ〜１１４ｂ（これらはまとめて接地線１１４と称される）とを有している。
【００４２】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００４３】
各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および接地線１１４に電気的に接続されている。例えば相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および接地線１１４ａに電気的に結合されており、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、および接地線１１４ｂに電気的に結合されている。
【００４４】
各相変化メモリセル１０４は、相変化素子１０６およびトランジスタ１０８を有している。トランジスタ１０８は、図示されている実施形態では電界効果トランジスタ（ＦＥＴ）である。しかしトランジスタ１０８は、別の実施形態では、その他の適切なデバイス（例えばバイポーラトランジスタ、または３Ｄトランジスタ構造）であってよい。相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを有している。相変化素子１０６ａの一方は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ａの他方は、トランジスタ１０８ａのソース／ドレイン経路の一方に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他方は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを有している。相変化素子１０６ｂの一方は、ビット線１１２ａと電気的に結合されており、相変化素子１０６ｂの他方は、トランジスタ１０８ｂのソース／ドレイン経路の一方に電気的に結合されている。トランジスタ１０８ｂのソース／ドレイン経路の他方は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに電気的に結合されている。
【００４５】
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを有している。相変化素子１０６ｃの一方は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｃの他方は、トランジスタ１０８ｃのソース／ドレイン経路の一方に電気的に結合されている。トランジスタ１０８ｃのソース／ドレイン経路の他方は、接地線１１４ａに電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに電気的に結合されている。相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを有している。相変化素子１０６ｄの一方は、ビット線１１２ｂと電気的に結合されており、相変化素子１０６ｄの他方は、トランジスタ１０８ｄのソース／ドレイン経路の一方に電気的に結合されている。トランジスタ１０８ｄのソース／ドレイン経路の他方は、接地線１１４ｂに電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに電気的に結合されている。
【００４６】
別の実施形態では、各相変化素子１０６は接地線１１４に電気的に結合されており、各トランジスタ１０８はビット線１１２に電気的に結合されている。例えば相変化メモリセル１０４ａの場合では、相変化素子１０６ａの一方は、接地線１１４ａに電気的に結合されている。相変化素子１０６ａの他方は、トランジスタ１０８ａのソース／ドレイン経路の一方に電気的に結合されている。トランジスタ１０８ａのソース／ドレイン経路の他方は、ビット線１１２ａに電気的に結合されている。一般的に、接地線１１４の電位は、ビット線１１２より低い。
【００４７】
各相変化素子１０６は、本発明に従って様々な材料からなる相変化材料を含んでいる。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化素子１０６の相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。さらに別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。
【００４８】
相変化メモリセル１０４ａのセット動作中に、セット電流パルスまたはセット電圧パルスが選択的に有効にされて、ビット線１１２ａを介して相変化素子１０６ａに印加される。これによって、トランジスタ１０８ａをアクティブにするために選択されたワード線１１０ａと共に、相変化素子１０６ａがその結晶化温度を超えて（しかし通常は、その融点を超えないように）加熱される。このように相変化素子１０６ａは、セット動作中に、その結晶状態に達する。相変化メモリセル１０４ａのリセット動作中では、ビット線１１２ａに対してリセット電流または電圧が選択的に有効にされて、相変化材料素子１０６ａへ送られる。上記リセット電流または電圧は、相変化素子１０６ａを、その融点を超えて急速に加熱する。上記電流または電圧パルスがオフにされた後、相変化素子１０６ａは、アモルファス状態へと急速に冷める。メモリアレイ１００内の相変化メモリセル１０４ｂ〜１０４ｄ、およびその他の相変化メモリセル１０４は、相変化メモリセル１０４ａと同様に、同様の電流または電圧パルスを用いてセットおよびリセットされる。
【００４９】
図２Ａは、相変化メモリセルアレイ２００の一実施形態の断面図である。図２Ｂは、図２Ａに示されている相変化メモリセルアレイ２００の垂直断面図である。図２Ｃは、図２Ａに示されている相変化メモリセルアレイ２００の上面図である。一実施形態では、相変化メモリセルアレイ１００は、相変化メモリセルアレイ２００と類似している。相変化メモリセルアレイ２００は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、接地線１１４、誘電体材料２１０、２１６、ならびに２３０、トレンチ分離（shallow trench isolation; STI）２１４、層間絶縁体（inter level dielectric; ILD）２１５、相変化材料１０７、およびビット線１１２を有している。ビット線レベルの後段には金属線（図示せず）が配置されている。
【００５０】
相変化素子１０７内の記憶場所１０５を選択するためのトランジスタ１０８は、行および列を成して基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の一方を、接地線１１４に電気的に結合している。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他方を、相変化材料１０７の一部である記憶場所１０５に電気的に結合している。相変化材料１０７の各線は、ビット線１１２に電気的に結合されている。ビット線１１２は、ワード線１１０および接地線１１４に垂直である。誘電体材料２３０は、第１のコンタクト２０６の上において接地線１１４を絶縁している。誘電体材料２１６は、ビット線１１２および相変化材料１０７の線を、隣接するビット線１１２および相変化材料１０７の線から絶縁している。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【００５１】
記憶場所１０５を含む相変化材料１０７の線は、ビット線１１２に自己整合している。この自己整合によって、相変化メモリセルアレイ２００を形成する際の厳密なリソグラフィ工程が最低限に抑えられる。さらに、自己整合によって、第２のコンタクト２０８と相変化材料１０７との界面抵抗、および相変化材料１０７とビット線１１２との界面抵抗が重ね合わせに非感受性となり、寄生抵抗が最小となる。
【００５２】
一実施形態では、相変化メモリセルアレイ２００は、デュアルゲートメモリセルの場合であれば８Ｆ２（Ｆは最小加工寸法）まで、シングルゲートメモリセルの場合であれば６Ｆ２まで変更することが可能である。シングルゲートメモリセルを用いた実施形態では、隣り合う２つのメモリセル間毎に配置されたトランジスタ１０８のアクティブゲートが、素子分離用ゲートによって置き換えられる（すなわち、上記トランジスタはスイッチとしては用いられず、常にオフになっている）。また、隣接するメモリセル同士を隔てるために、素子分離用ゲート上にダミー接地線が形成されている。相変化メモリセルアレイ２００の形成方法の第１の実施形態について、以下の図３Ａ〜図９Ｃを参照しながら説明および図示する。相変化メモリセルアレイ２００の形成方法の第２の実施形態については、以下の図１０Ａ〜図１７Ｃを参照しながら説明および図示する。
【００５３】
図３Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図３Ｂは、図３Ａに示されている前処理されたウェハ２１８の垂直断面図である。図３Ｃは、図３Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【００５４】
トランジスタ１０８は、行および列を成して基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の一方に電気的に結合されている。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他方に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【００５５】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対しボーダレスコンタクト形成プロセスを可能にする、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【００５６】
図４は、前処理されたウェハ２１８、導電性材料層１１４ａ、および第１の誘電体材料層２３０ａの一実施形態の断面図である。前処理されたウェハ２１８上に、導電性材料（例えばＷ、Ａｌ、Ｃｕ、またはその他の適切な導電性材料）が堆積されて、導電性材料層１１４ａを形成する。導電性材料層１１４ａは、化学気相成長法（chemical vapor deposition; CVD）、原子層成長法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVP）、あるいはその他の適切な堆積技術を用いて堆積される。
【００５７】
導電性材料層１１４ａ上に、誘電体材料（例えばＳｉＮ、またはその他の適切な誘電体材料）が堆積されて、第１の誘電体材料層２３０ａを形成する。第１の誘電体材料層２３０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、高密プラズマ（high-density plasma; HDP）、あるいはその他の適切な堆積技術を用いて堆積される。
【００５８】
図５は、第１の誘電体材料層２３０ａおよび導電性材料層１１４ａのエッチング後における、前処理されたウェハ２１８、接地線１１４、第１の誘電体材料層２３０ｂの一実施形態の断面図である。第１の誘電体材料層２３０ａおよび導電性材料層１１４ａがエッチングされて、第１の誘電体材料層２３０ｂおよび接地線１１４を形成し、トレンチを形成する。線リソグラフィ２２０を用いて、幅２２１を有するトレンチ２２０をパターン形成して、第２のコンタクト２０８を露出する。第２のコンタクト２０８が露出されている間は、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【００５９】
図６は、前処理されたウェハ２１８、接地線１１４、第１の誘電体材料層２３０ｂ、および第２の誘電体材料層２３０ｃの一実施形態の断面図である。第１の誘電体材料層２３０ｂ、接地線１１４、および前処理されたウェハ２１８の露出部分上に、誘電体材料（例えばＳｉＮまたはその他の適切な誘電体材料）がコンフォーマルに堆積されて、第２の誘電体材料層２３０ｃを形成する。第２の誘電体材料層２３０ｃは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００６０】
図７は、第２の誘電体材料層２３０ｃをエッチングした後における、前処理されたウェハ２１８、接地線１１４、第１の誘電体材料層２３０ｂ、および側壁スペーサ２３０ｄの一実施形態の断面図である。第２の誘電体材料層２３０ｃは、スペーサエッチングを用いてエッチングされて、側壁スペーサ２３０ｄを形成し、そして第２のコンタクト２０８を露出する。第１の誘電体材料層２３０ｂおよび側壁スペーサ２３０ｄは、まとめて誘電体材料２３０と称される。
【００６１】
図８Ａは、前処理されたウェハ２１８、誘電体材料２３０によって封入された接地線１１４、相変化材料層１０７ａ、および電極材料層１１３ａの一実施形態の断面図である。図８Ｂは、図８Ａに示されているウェハの垂直断面図である。相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）は、誘電体材料２３０の露出部分および前処理されたウェハ２１８の上に堆積されて、相変化材料層１０７ａを形成する。相変化材料層１０７ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、相変化材料層１０７ａが平坦化されて、誘電体材料２３０を露出する。
【００６２】
電極材料（ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が相変化材料層１０７ａ上に堆積されて、電極材料層１１３ａを形成する。電極材料層１１３ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００６３】
図９Ａは、エッチング電極材料層１１３ａおよび相変化材料層１０７ａをエッチングした後における、前処理されたウェハ２１８、誘電体材料２３０によって封入された接地線１１４、相変化材料層１０７、およびビット線１１２の断面図である。図９Ｂは、図９Ａに示されているウェハの垂直断面図である。図９Ｃは、図９Ａに示されているウェハの上面図である。電極材料層１１３ａおよび相変化材料層１０７ａは、エッチングされて、ビット線１１２、およびビット線１１２に自己整合した相変化材料層１０７を形成する。相変化材料層１０７ａが平坦化されて、誘電体材料２３０を露出する実施形態では、電極材料層１１３ａおよび相変化材料層１０７ａは、エッチングされて、ビット線１１２、およびビット線１１２に自己整合した相変化メモリ素子１０６が形成される。
【００６４】
一実施形態では、相変化材料層１０７は、必要に応じてアンダーカットエッチングされる。相変化材料１０７内の各記憶場所１０５が第２のコンタクト２０８と接触するように、ビット線と、トレンチ２２０に垂直な相変化材料１０７の線とを、線リソグラフィを用いてパターン形成する。相変化材料１０７内の各記憶場所１０５の底部が第２のコンタクト２０８に接触している間は、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【００６５】
ビット線１１２、相変化材料層１０７、誘電体材料層２３０、および前処理されたウェハ２１８の露出部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積される。この誘電体材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、ビット線１１２を露出して誘電体材料層２１６を形成するために平坦化される。上記誘電体材料層は、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化され、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
【００６６】
図１０Ａは、前処理されたウェハ２１８の一実施形態の断面図である。図１０Ｂは、図１０Ａに示されている前処理されたウェハ２１８の垂直断面図である。図１０Ｃは、図１０Ａに示されている前処理されたウェハ２１８の上面図である。前処理されたウェハ２１８は、基板２１２、トランジスタ１０８、ワード線１１０、第１のコンタクト２０６、第２のコンタクト２０８、ＳＴＩ２１４、ＩＬＤ２１５、および誘電体材料２１０を有している。
【００６７】
トランジスタ１０８は、行および列を成して基板２１２内に形成されている。トランジスタ１０８のゲートは、ワード線１１０に電気的に結合されている。誘電体材料２１０は、トランジスタ１０８およびワード線１１０上に堆積されている。第１のコンタクト２０６は、各トランジスタ１０８のソース／ドレイン経路の一方に電気的に結合されている。第２のコンタクト２０８は、各トランジスタ１０８のソース／ドレイン経路の他方に電気的に結合されている。ＳＴＩ２１４は、トランジスタ１０８を、隣接するトランジスタ１０８から絶縁しており、ＩＬＤ２１５は、第２のコンタクト２０８を、隣接する第２のコンタクト２０８から絶縁している。
【００６８】
第１のコンタクト２０６および第２のコンタクト２０８は、コンタクトプラグ（例えばＷプラグ、Ｃｕプラグ、あるいはその他の適切な導電性材料プラグ）である。ワード線１１０は、ドープされたポリシリコン、Ｗ、ＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉｘ、またはその他の適切な材料を含んでいる。誘電体材料２１０は、ＳｉＮ、あるいは、第１のコンタクト２０６および第２のコンタクト２０８に対しボーダレスコンタクト形成プロセスを可能にする、その他の適切な材料を含んでいる。ＳＴＩ２１４およびＩＬＤ２１５は、ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料を含んでいる。ワード線１１０は、ＳＴＩ２１４およびＩＬＤ２１５に垂直である。
【００６９】
図１１は、前処理されたウェハ２１８、導電性材料層１１４ａ、および第１の誘電体材料層２３０ａの一実施形態の断面図である。導電性材料（例えばＷ、Ａｌ、Ｃｕ、またはその他の適切な導電性材料）は、前処理されたウェハ２１８上に堆積されて、導電性材料層１１４ａを形成する。導電性材料層１１４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００７０】
導電性材料層１１４ａ上に、誘電体材料（例えばＳｉＮ、またはその他の適切な誘電体材料）が堆積されて、第１の誘電体材料層２３０ａを形成する。第１の誘電体材料層２３０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００７１】
図１２は、第１の誘電体材料層２３０ａおよび導電性材料層１１４ａのエッチング後における、前処理されたウェハ２１８、接地線１１４、および第１の誘電体材料層２３０ｂの一実施形態の断面図である。第１の誘電体材料層２３０ａおよび導電性材料層１１４ａは、エッチングされて、第１の誘電体材料層２３０ｂおよび接地線１１４を形成し、そしてトレンチ２２０を形成する。線リソグラフィ２２０を用いて、幅２２１を有するトレンチ２２０をパターン形成して、第２のコンタクト２０８を露出する。第２のコンタクト２０８が露出されている間は、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【００７２】
図１３は、前処理されたウェハ２１８、接地線１１４、第１の誘電体材料層２３０ｂ、および第２の誘電体材料層２３０ｃの一実施形態の断面図である。第１の誘電体材料層２３０ｂ、接地線１１４、および前処理されたウェハ２１８の露出部分の上に、誘電体材料（例えばＳｉＮまたはその他の適切な誘電体材料）がコンフォーマルに堆積されて、第２の誘電体材料層２３０ｃを形成する。第２の誘電体材料層２３０ｃは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００７３】
図１４は、第２の誘電体材料層２３０ｃのエッチング後における、前処理されたウェハ２１８、接地線１１４、第１の誘電体材料層２３０ｂ、および側壁スペーサ２３０ｄの一実施形態の断面図である。第２の誘電体材料層２３０ｃは、スペーサエッチングを用いてエッチングされて側壁スペーサ２３０ｄを形成し、そして第２のコンタクト２０８を露出する。第１の誘電体材料層２３０ｂおよび側壁スペーサ２３０ｄは、まとめて誘電体材料２３０と称される。
【００７４】
図１５Ａは、前処理されたウェハ２１８、誘電体材料２３０によって封入された接地線１１４、および誘電体材料層２１６ａの一実施形態の断面図である。図１５Ｂは、図１５Ａに示されているウェハの垂直断面図である。誘電体材料層２３０、および前処理されたウェハ２１８の露出部分の上に、誘電体材料（例えばＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、あるいはその他の適切な誘電体材料）が堆積されて、誘電体材料層２１６ａを形成する。誘電体材料層２１６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、ＨＤＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００７５】
図１６Ａは、前処理されたウェハ２１８、誘電体材料２３０によって封入された接地線１１４、誘電体材料層２１６、および相変化材料層１０７ａの一実施形態の断面図である。図１６Ｂは、図１６Ａに示されているウェハの垂直断面図である。誘電体材料層２１６ａは、エッチングされて誘電体材料層２１６を形成する。第２のコンタクト２０８および誘電体材料２３０の一部が露出されるように、線リソグラフィを用いて、トレンチ２２０に垂直なトレンチがパターン形成される。第２のコンタクト２０８が露出されている間は、第２のコンタクト２０８上に正確に中心を据えて線リソグラフィを行う必要はない。このように、線リソグラフィの厳密度が低いにも関わらず、所望のメモリセル寸法が得られる。
【００７６】
相変化材料（例えばカルコゲナイド複合材料、またはその他の適切な相変化材料）は、誘電体材料層２１６、誘電体材料２３０、および前処理されたウェハ２１８の露出部分の上に堆積されて、相変化材料層を形成する。この相変化材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記誘電体材料層は、平坦化されて誘電体材料層２１６を露出し、相変化材料層１０７ａを形成する。この相変化材料層は、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化される。
【００７７】
図１７Ａは、前処理されたウェハ２１８、誘電体材料２３０によって封入された接地線１１４、相変化材料層１０７、およびビット線１１２の一実施形態の断面図である。図１７Ｂは、図１７Ａに示されているウェハの垂直断面図であり、図１７Ｃは、図１７Ａに示されているウェハの上面図である。相変化材料層１０７ａは、リセスエッチングされて、相変化材料層１０７を形成する。相変化材料層１０７および誘電体材料層２１６上に、電極材料（例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその他の適切な電極材料）が堆積されて、電極材料層を形成する。この電極材料層は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。上記電極材料層は、誘電体材料層２１６を露出してビット線１１２を形成するために平坦化される。電極材料層は、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化され、図２Ａ〜図２Ｃに示されている相変化メモリセルアレイ２００ａを形成する。
【００７８】
本発明の実施形態は、厳密なリソグラフィ工程を最低限に抑えるために、線リソグラフィおよび自己整合プロセスを用いて形成された相変化メモリセルアレイを提供する。さらに、アレイ内における金属と活性材料との界面抵抗は、重ね合わせに非感受性であり、また界面領域を最大化することによって寄生抵抗が最小となっている。上記相変化メモリセルアレイは、改良された化学的機械的平坦化（ＣＭＰ）プロセスウィンドウを有しており、形成中における機械的安定性が向上している。
【００７９】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００８０】
【図１】相変化メモリセルアレイの一実施形態を示す図である。
【図２Ａ】相変化メモリセルアレイの一実施形態の断面図である。
【図２Ｂ】図２Ａに示されている相変化メモリセルアレイの垂直断面図である。
【図２Ｃ】図２Ａに示されている相変化メモリセルアレイの上面図である。
【図３Ａ】前処理されたウェハの一実施形態の断面図である。
【図３Ｂ】図３Ａに示されている前処理されたウェハの垂直断面図である。
【図３Ｃ】図３Ａに示されている前処理されたウェハの上面図である。
【図４】前処理されたウェハ、導電性材料層、および第１の誘電体材料層の一実施形態の断面図である。
【図５】エッチング後における、前処理されたウェハ、接地線、および第１の誘電体材料層の一実施形態の断面図である。
【図６】前処理されたウェハ、接地線、第１の誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【図７】エッチング後における、前処理されたウェハ、接地線、第１の誘電体材料層、および側壁スペーサの一実施形態の断面図である。
【図８Ａ】図８Ａは、前処理されたウェハ、封入された接地線、相変化材料層、および電極材料層の一実施形態の断面図である。
【図８Ｂ】図８Ａに示されているウェハの垂直断面図である。
【図９Ａ】エッチング後における、前処理されたウェハ、封入された接地線、相変化材料層、およびビット線の断面図である。
【図９Ｂ】図９Ａに示されているウェハの垂直断面図である。
【図９Ｃ】図９Ａに示されているウェハの上面図である。
【図１０Ａ】前処理されたウェハの一実施形態の断面図である。
【図１０Ｂ】図１０Ａに示されている前処理されたウェハの垂直断面図である。
【図１０Ｃ】図１０Ａに示されている前処理されたウェハの上面図である。
【図１１】前処理されたウェハ、導電性材料層、および第１の誘電体材料層の一実施形態の断面図である。
【図１２】エッチング後における、前処理されたウェハ、接地線、および第１の誘電体材料層の一実施形態の断面図である。
【図１３】前処理されたウェハ、接地線、第１の誘電体材料層、および第２の誘電体材料層の一実施形態の断面図である。
【図１４】エッチング後における、前処理されたウェハ、接地線、第１の誘電体材料層、および側壁スペーサの一実施形態の断面図である。
【図１５Ａ】前処理されたウェハ、封入された接地線、および誘電体材料層の一実施形態の断面図である。
【図１５Ｂ】図１５Ａに示されているウェハの垂直断面図である。
【図１６Ａ】前処理されたウェハ、封入された接地線、誘電体材料層、および相変化材料層の一実施形態の断面図である。
【図１６Ｂ】図１６Ａに示されているウェハの垂直断面図である。
【図１７Ａ】前処理されたウェハ、封入された接地線、相変化材料層、およびビット線の一実施形態の断面図である。
【図１７Ｂ】図１７Ａに示されているウェハの垂直断面図である。
【図１７Ｃ】図１７Ａに示されているウェハの上面図である。
【図１】
2007273962.tif 000002
【図２Ａ】
2007273962.tif 000003
【図２Ｂ】
2007273962.tif 000004
【図２Ｃ】
2007273962.tif 000005
【図３Ａ】
2007273962.tif 000006
【図３Ｂ】
2007273962.tif 000007
【図３Ｃ】
2007273962.tif 000008
【図４】
2007273962.tif 000009
【図５】
2007273962.tif 000010
【図６】
2007273962.tif 000011
【図７】
2007273962.tif 000012
【図８Ａ】
2007273962.tif 000013
【図８Ｂ】
2007273962.tif 000014
【図９Ａ】
2007273962.tif 000015
【図９Ｂ】
2007273962.tif 000016
【図９Ｃ】
2007273962.tif 000017
【図１０Ａ】
2007273962.tif 000018
【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
2007273962.tif 000021
【図１２】
2007273962.tif 000022
【図１３】
2007273962.tif 000023
【図１４】
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【図１５Ａ】
2007273962.tif 000025
【図１５Ｂ】
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【図１６Ａ】
2007273962.tif 000027
【図１６Ｂ】
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【図１７Ａ】
2007273962.tif 000029
【図１７Ｂ】
2007273962.tif 000030
【図１７Ｃ】
2007273962.tif 000031
【外国語明細書】
2007273962000001.pdf