(57)【要約】【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。【選択図】図１
2007228043.tif 000002
【特許請求の範囲】
【請求項１】
遅延目標値を保持するレジスタと、
発振器と、
測定周期を決めるために、外部の基準クロックまたは上記発振器の発振出力をカウントする第１カウンタと、
上記第１カウンタで決まる測定周期ごとに上記発振器の発振出力または外部の基準クロックをカウントする第２カウンタと、
デジタル制御の可変遅延回路と、
上記第１カウンタのカウント値を基に、上記第１カウンタおよび上記第２カウンタのリセット、起動、さらに必要に応じて停止の制御を行い、上記第２カウンタのカウント値と上記レジスタの遅延目標値をデジタル演算して、当該演算結果を上記可変遅延回路に遅延制御値として与える制御回路と
を有するデジタルＤＬＬ回路。
【請求項２】
上記遅延目標値を保持するレジスタを複数有し、
上記デジタル制御の可変遅延回路を複数有し、
上記制御回路は複数のレジスタの遅延目標値を読み出し、それぞれに対応した遅延制御値を演算して上記複数の可変遅延回路に与える
請求項１記載のデジタルＤＬＬ回路。
【請求項３】
上記発振器は、リングオシレータである
請求項１記載のデジタルＤＬＬ回路。
【請求項４】
上記発振器は、リングオシレータである
請求項２記載のデジタルＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等のメモリのインタフェース回路などに適用可能なデジタルＤＬＬ(Delay locked loop)回路に関するものである。
【背景技術】
【０００２】
ＬＳＩ内部の回路遅延は、電源電圧や温度、製造時のプロセスばらつきによって変動する。
その変動を抑制し所望の安定した遅延を実現するためにＤＬＬ(Delay lock loop)回路が用いられる。
【０００３】
ＤＬＬは、チップ外部からのクロック信号と内部のクロック信号との間に生じる遅延量（時間差）を回路的に調整し、高速なクロックアクセス時間や高い動作周波数を実現可能な技術である。ＤＬＬ回路は、ＤＲＡＭのインタフェース回路などに用いられる。
この種のＤＬＬ回路としては種々の回路が提案されている（たとえば、特許文献１、特許文献２参照）。
【０００４】
特許文献１や特許文献２に記載されているＤＬＬ回路は、遅延制御のための遅延または位相の判定を位相比較回路で行っている。
【特許文献１】特開２００５-１４２８５９号公報の図１、図８
【特許文献２】特表２００４-５３１９８１号公報の図１、図３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、既存のＤＬＬ回路は、遅延制御のための遅延または位相の判定を位相比較回路で行っている。
多くの場合、位相比較回路の出力はチャージポンプでアナログ電圧に変換され、アナログ制御可変遅延回路の制御信号として用いられる。
【０００６】
アナログ方式の場合、リセット解除後の時間経過や遅延の変動状況に応じてフィードバック制御方式をダイナミックに適応させるといった複雑な制御を行うことが難しい。
また、複数の可変遅延回路の遅延目標をそれぞれ異なる値とするには位相比較回路などの制御系を複数もつ必要がある。
また、デジタル制御の可変遅延回路を用いる場合は、位相比較回路の出力を２値の荒い精度の値として扱うか、アナログ・デジタル（Ａ／Ｄ）変換回路を追加して多値のデジタル値に変換する必要がある。
【０００７】
本発明は、位相比較回路等を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点のデジタルＤＬＬ回路は、遅延目標値を保持するレジスタと、発振器と、測定周期を決めるために、外部の基準クロックまたは上記発振器の発振出力をカウントする第１カウンタと、上記第１カウンタで決まる測定周期ごとに上記発振器の発振出力または外部の基準クロックをカウントする第２カウンタと、デジタル制御の可変遅延回路と、上記第１カウンタのカウント値を基に、上記第１カウンタおよび上記第２カウンタのリセット、起動、さらに必要に応じて停止の制御を行い、上記第２カウンタのカウント値と上記レジスタの遅延目標値をデジタル演算して、当該演算結果を上記可変遅延回路に遅延制御値として与える制御回路とを有する。
【０００９】
好適には、上記遅延目標値を保持するレジスタを複数有し、上記デジタル制御の可変遅延回路を複数有し、上記制御回路は複数のレジスタの遅延目標値を読み出し、それぞれに対応した遅延制御値を演算して上記複数の可変遅延回路に与える。
【発明の効果】
【００１０】
本発明によれば、位相比較回路等を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００１２】
＜第１実施形態＞
図１は、本発明の第１の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
本第１の実施形態のデジタルＤＬＬ回路は、ＰＬＬ(位相比較回路)を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるように構成されている。
【００１３】
本デジタルＤＬＬ回路１０は、図１に示すように、レジスタ１１、リングオシレータ(発振器)１２、第１カウンタ１３、第２カウンタ１４、デジタル制御の可変遅延回路１５、および制御回路１６を有する。
【００１４】
レジスタ１１は、あらかじめ設定される遅延目標値を保持する。
【００１５】
リングオシレータ１２は、所定周波数のクロックＣＬＫを発振し、第２カウンタ１４に出力する。
【００１６】
第１カウンタ１３は、測定周期を決めるために、ＩＣ外部の基準クロックＲＣＬＫをカウントし、カウント値Ｃ１を制御回路１６に出力する。
【００１７】
第２カウンタ１４は、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントし、カウント値Ｃ２を制御回路１６に出力する。
【００１８】
デジタル制御の可変遅延回路１５は、制御回路１６から与えられる遅延制御値に応じた遅延量をもって入力データＩＮを遅延させて遅延出力ＤＯＵＴを得る。
【００１９】
図２は、デジタル制御可変遅延回路１５の構成例を概念的に示す図である。
図２の可変遅延回路１５は、入力ＩＮに対して縦続接続された複数の遅延素子１５１−１〜１５１−ｎ、および制御回路１６から与えられる遅延制御値ＤＣＶに応じて遅延素子１５１−１〜１５１−ｎのいずれかの出力を選択し、遅延出力ＤＯＵＴを得るセレクタ１５２により構成されている。
【００２０】
制御回路１６は、第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える。
【００２１】
以上の構成を有するデジタルＤＬＬ回路１０は、リングオシレータ１２と可変遅延回路１５とを同一ＬＳＩ内に近接配置し、さらにリングオシレータ１２と可変遅延回路１５内部の遅延用ゲートを似た構成とすれば、ＬＳＩ内部の電源電圧や温度、さらに製造時に決まるプロセスバラツキの遅延への影響はリングオシレータ１２と可変遅延回路１５でほぼ同等となる。
そのため、リングオシレータ１２の発振周期と可変遅延回路１５の遅延量の比率は常にほぼ一定となる。
したがって、リングオシレータ１２の発振周期またはその逆数である発振周波数を測定すれば、比例計算で可変遅延回路１５の遅延値が分る。
目標遅延値ＤＶと現在の可変遅延回路１５の遅延値から可変遅延回路１５に与える遅延制御値（フィードバック量）ＤＣＶが算出可能となる。
本第１の実施形態においては、リングオシレータ１２の発振周期または発振周波数測定には第１カウンタ１３および第２カウンタ１４を用いている。
【００２２】
次に、実施形態に係るデジタルＤＬＬ回路１０の動作を、制御回路１６の制御動作を中心に、図３のフローチャートに関連付けて説明する。
【００２３】
まず、測定ループを開始し（ＳＴ１０）、制御信号ＣＴＬ１、ＣＴＬ２により第１カウンタ１３および第２カウンタ１４を初期化する（ＳＴ１１）。
次に、第１カウンタ１３で外部の基準クロックＲＣＬＫのカウントを開始し、第２カウンタ１４でリングオシレータ１２の発振出力クロックＣＬＫのカウントを開始する（ＳＴ１２）。
次に、第１カウンタ１３のカウント値Ｃ１が最大値（ｍａｘ）に達したか否かの判別を行い（ＳＴ１３）、達したと判別すると、第１カウンタ１３および第２カウンタ１４のカウント動作を停止させる（ＳＴ１４）。
そして、第２カウンタ１４のカウントＣ２を読み出す（ＳＴ１５）。
【００２４】
次に、遅延制御値（フィードバック量）ＤＣＶの計算処理を開始し（ＳＴ２０）、レジスタ１１の遅延目標値ＤＶと第２カウント値Ｃ２を取り込む（ＳＴ２１）。
そして、取り込んだ遅延目標値ＤＶと第２カウント値Ｃ２をデジタル計算して可変遅延回路１５の遅延制御値ＤＣＶを求め（ＳＴ２２）、この遅延制御値ＤＣＶを可変遅延回路１５に設定する（与える）。
【００２５】
図３の動作フローに従い、第１カウンタ１３のカウント値Ｃ１で測定周期を決め、その１周期内での第２カウンタ１４のカウント値Ｃ２を読み出せば、外部から入力した基準クロックＲＣＬＫとリングオシレータ１２の発振クロックＣＬＫの周期または周波数の比率が分る。
その比率と基準クロックＲＣＬＫの周期または周波数からリングオシレータ１２の発振クロックＣＬＫの周期または周波数が分る。
リングオシレータ１２の発振クロックＣＬＫの周期と可変遅延回路の遅延の比率はＬＳＩ設計時の遅延解析等で分るので、結果として可変遅延回路１５の遅延が分る。
【００２６】
以上説明したように、本第１の実施形態によれば、あらかじめ設定される遅延目標値を保持するレジスタ１１、所定周波数のクロックＣＬＫを発振するリングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントし、カウント値Ｃ１を得る第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントし、カウント値Ｃ２を得る第２カウンタ１４、遅延制御値ＤＣＶに応じた遅延量をもって入力データＩＮを遅延させて遅延出力ＤＯＵＴを得るデジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有することから、以下の効果を得ることができる。
可変遅延回路１５の現時点での遅延値と遅延目標を比べてそれを一致させるように制御回路１６でデジタル演算によるフィードバックをかければ可変遅延回路１５の遅延は常に目標遅延近傍に保たれ、精度の高いＤＬＬとして機能する。
換言すれば、位相比較回路等を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができる。
【００２７】
なお、遅延制御の精度を向上させるには、測定に用いるクロック周波数を高めるか、１回の測定期間を長くしてカウント値を大きくすれば良い。
また、応答速度を上げるには、精度を一定としてクロック周波数を上げるか、クロック周波数は同じで精度を下げればよい。
【００２８】
＜第２実施形態＞
図４は、本発明の第２の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【００２９】
本第２の実施形態のデジタルＤＬＬ回路１０Ａが第１の実施形態のデジタルＤＬＬ回路１０と異なる点は、遅延目標値を保持するレジスタ１１を複数個（ｎ個）有し、かつ、デジタル制御の可変遅延回路１５を複数個（たとえばｎ個）を有することにある。
【００３０】
この場合、制御回路１６Ａは、複数のレジスタ１１−１〜１１−ｎの遅延目標値ＤＶ１〜ＤＶｎを読み出し、それぞれに対応した遅延制御値ＤＣＶ１〜ＤＣＶｎを計算して複数の可変遅延回路１５−１〜１５−ｎに与える。
【００３１】
すなわち、本第２の実施形態のように、遅延目標を保持するレジスタと可変遅延回路が複数ある場合は、それぞれの遅延目標へ各可変遅延回路の遅延を近づけるためのデジタル演算によるフィードバック制御がそれぞれ個別に行われる。
【００３２】
上記のデジタル演算は複数の回路を使って並列に処理しても良い。
より好適には、デジタル演算回路で一般的に使われる時分割処理やパイプライン処理を適用しデジタル演算回路の規模を縮小することが可能である。
【００３３】
その他の構成は、第１の実施形態と同様であり、第１の実施形態と同様の効果を得ることができる。
【００３４】
＜第３実施形態＞
図５は、本発明の第３の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【００３５】
本第３の実施形態のデジタルＤＬＬ回路１０Ｂが第２の実施形態のデジタルＤＬＬ回路１０Ａと異なる点は、２つのカウンタ１３Ｂ，１４Ｂの入力を入れ替えたことにある。
この場合、第２カウンタ１４Ｂの出力カウント値Ｃ２は被測定クロックの周波数ではなく周期に比例した値となる。
【００３６】
その他の構成は、第２の実施形態と同様であり、第１および第２の実施形態と同様の効果を得ることができる。
【００３７】
以上のような特徴を有するデジタルＤＬＬ回路１０，１０Ａ，１０Ｂは、たとえば図６に示すような、ＤＤＲ(Double Data Rate) ＤＲＡＭのインタフェース回路として用いることが可能である。
図６において、３０はＤＤＲ同期型ＤＲＡＭ（ＳＤＲＡＮ）を示し、２０が所定のＬＳＩを示している。また、２１，２２はＤ型フリップフロップを、２３はインバータを示している。
図６において、電源系統は省略して示している。
【００３８】
図７（Ａ）〜（Ｄ）は、ＤＤＲインタフェースとして機能するＤＬＬの動作を説明するためのタイミングチャートである。
【００３９】
ＤＤＲ  ＳＤＲＡＭ３０からデータを読み出す場合、リードデータＤＱ＊のあるグループ毎（たとえば８ビット毎）にリードデータの変化タイミングを示す信号ＤＱＳ＊が出力される。
このリードデータをＬＳＩ２０内部でラッチするためには、その信号ＤＱＳ＊をクロック周期の約１／４だけ遅延させて取り込みクロックとして用いる必要がある。
デジタルＤＬＬ回路１０Ａはそのための安定な遅延させた信号ＤＱＳを生成する。
【００４０】
このように、ＤＤＲインタフェースとして適用でき、遅延振動の少ない安定なクロック用信号を生成することができる。
【００４１】
以上に説明した各実施形態によれば、以下に示すような効果を得ることができる。
【００４２】
すなわち、位相比較回路やチャージポンプを用いず、カウンタで遅延または周波数を検出するのでその出力は遅延または周波数の絶対値を表す複数ビットのデジタル値となる。したがって、ＤＬＬの遅延フィードバック値をデジタル演算することが容易となる。
また、デジタル演算であればプロセスの世代交代で必要になるプロセスポーティングがアナログ回路より容易になる。
また、アナログ式で可変遅延回路へフィードバックする際に用いられるアナログフィルターなどに比べてより複雑な制御が容易となる。
また、スレーブの遅延回路を複数持つとき、それぞれ異なる遅延目標値をデジタル演算により設定することが容易となる。
遅延測定やフィードバックの精度向上はクロック周波数を上げるかまたは測定周期を長くすることで容易に実現できる。
【００４３】
近年、高速なメモリインターフェイスやバスに代わる高速シリアルインターフェイスが多用されるようになり、そこで本実施形態のようなデジタルＤＬＬ回路がデータの送出や受信に必要となる。
アナログに比べデジタル回路は半導体のプロセス技術の世代交代に沿ってどんどん面積が縮小する。プロセス技術の世代交代によりLSIの動作が高速になるにつれ、そこで使われる基準クロックも高周波数化する。よって今後も本実施形態のデジタルＤＬＬ回路の応答速度や精度が向上しメリットが増えると予想できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【図２】実施形態に係るデジタル制御可変遅延回路の構成例を概念的に示す図である。
【図３】実施形態に係るデジタルＤＬＬ回路の制御動作を説明するためのフローチャートである。
【図４】本発明の第２の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【図５】本発明の第３の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【図６】ＤＤＲインタフェースを説明するための図である。
【図７】ＤＤＲインタフェースとして機能するＤＬＬの動作を説明するためのタイミングチャートである。
【符号の説明】
【００４５】
１０，１０Ａ，１０Ｂ・・・デジタルＤＬＬ回路、１１，１１−１〜１１−ｎ・・・レジスタ、１２，１２Ｂ・・・リングオシレータ、１３，１３Ｂ・・・第１カウンタ、１４・・・第２カウンタ、１５，１５−１〜１５−ｎ・・・可変遅延回路、１６，１６Ａ・・・制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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