(57)【要約】【課題】  高速動作が可能であるとともに、耐性や強度を向上できる半導体集積回路装置を提供すること。【解決手段】  本発明にかかる半導体集積回路装置は、半導体基板１１０上に形成された保護素子１５１と、半導体基板１１０の上方に、低誘電率膜を含む絶縁膜により離間した金属配線から構成される複数の配線層と、を備え、複数の配線層のうち第２配線層の金属配線１０２と第１配線層の金属配線１０１は、半導体基板１１０上の他の領域から保護素子１５１と電気的に接続される領域まで重なって配置されているものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
３層以上の金属配線を有し、少なくとも２層の前記金属配線間の層間絶縁膜または少なくともいずれか１層の金属配線の絶縁膜が低誘電率膜である半導体集積回路装置であって、
外部端子に電気的に接続される前記金属配線のうち２層または前記金属配線の絶縁膜が低誘電率膜である金属配線の上下いずれかの金属配線とは略上下に平行配置され、静電気保護素子拡散領域方向に延伸してプラグコンタクトを介して前記静電気保護素子拡散層に接続されている、
半導体集積回路装置。
【請求項２】
半導体基板上に形成された静電気保護素子と、前記半導体基板の上方に複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、
前記複数の金属配線層のうち２層以上の金属配線層は、前記半導体基板上の所定の領域から前記静電気保護素子と電気的に接続される領域まで重なって配置されている、
半導体集積回路装置。
【請求項３】
前記２層以上の金属配線層は、前記静電気保護素子へ向かってほぼ同じ方向に延伸している、
請求項２に記載の半導体集積回路装置。
【請求項４】
前記２層以上の金属配線層は、複数のプラグコンタクトを介して前記静電気保護素子の拡散層に接続されている、
請求項２又は３に記載の半導体集積回路装置。
【請求項５】
前記２層以上の金属配線層は、外部端子と電気的に接続される領域から前記静電気保護素子と電気的に接続される領域まで重なって配置され、
前記２層以上の金属配線層のいずれかは、上部もしくは下部に接する前記絶縁膜が低誘電率膜である、
請求項２乃至４のいずれか一つに記載の半導体集積回路装置。
【請求項６】
前記２層以上の金属配線層のうちの下層金属配線層は、下部に接する前記絶縁膜が低誘電率膜よりも誘電率が高い非低誘電率膜である、
請求項５に記載の半導体集積回路装置。
【請求項７】
前記２層以上の金属配線層のうちの下層金属配線層は、前記半導体基板に最も近い最下層金属配線層に形成されている、
請求項５又は６に記載の半導体集積回路装置。
【請求項８】
前記静電気保護素子は、前記半導体基板の表面に第１及び第２の拡散層を有し、
前記２層以上の金属配線層のうちの上層金属配線層は、前記外部端子に接続する金属配線層下方に位置する領域から前記第１の拡散層の上方に位置する領域まで延伸して前記第１の拡散層と接続され、
前記２層以上の金属配線層のうちの下層金属配線層は、前記外部端子に接続する金属配線層下方に位置する領域から前記第２の拡散層の上方に位置する領域まで延伸して前記第２の拡散層と接続されている、
請求項５乃至７のいずれか一つに記載の半導体集積回路装置。
【請求項９】
前記静電気保護素子は、前記外部端子から、電源電位、接地電位、又はその他の入出力信号が供給される、
請求項５乃至８のいずれか一つに記載の半導体集積回路装置。
【請求項１０】
前記２層以上の金属配線層は、それぞれの上部もしくは下部に接する前記絶縁膜が低誘電率膜よりも誘電率が高い非低誘電率膜である、
請求項２乃至４のいずれか一つに記載の半導体集積回路装置。
【請求項１１】
前記２層以上の金属配線層間に形成される複数の絶縁膜のうち約半数以上の絶縁膜は、低誘電率膜である、
請求項２乃至１０のいずれか一つに記載の半導体集積回路装置。
【請求項１２】
半導体基板の上方に、複数の金属配線層と低誘電率膜を含む複数の層間絶縁膜を備え、
前記複数の金属配線層のうち、低誘電率膜を含む２層間以上の絶縁膜によって離間した上層金属配線層と下層金属配線層とは、それぞれの金属配線が垂直方向で重ならないように配置され、
前記下層金属配線層の上部に接する前記絶縁膜もしくは前記上層金属配線層の下部に接する前記絶縁膜のいずれかは、低誘電率膜よりも誘電率が高い非低誘電率膜である、
半導体集積回路装置。
【請求項１３】
前記上層金属配線層及び前記下層金属配線層は、前記半導体基板上から平面的に見てほぼ同じ方向に対向配置されている、
請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記上層金属配線層及び前記下層金属配線層は、対向する端部の長さが周辺回路ブロックの端部の長さよりも長い、
請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記上層金属配線層及び前記下層金属配線層のうち一方の金属配線は電源電位配線であり、他方の金属配線は接地電位配線である、
請求項１２乃至１４のいずれか一つに記載の半導体集積回路装置。
【請求項１６】
前記上層金属配線層及び前記下層金属配線層のうち一方の金属配線は電源電位から接地電位まで変化する信号配線であり、他方の金属配線は接地電位配線、電源電位配線または前記信号配線と略逆位相の信号配線である、
請求項１２乃至１４のいずれか一つに記載の半導体集積回路装置。
【請求項１７】
半導体基板上に形成されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの上方に、複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、
前記複数の金属配線層のうち最下層金属配線層と最上層金属配線層のいずれかは、前記ＭＯＳＦＥＴのソース拡散層に接続される領域に重なって配置され、
前記複数の金属配線層のうち最下層より上層の金属配線層と最上層より下層の金属配線層のいずれかは、前記ＭＯＳＦＥＴのドレイン拡散層に接続される領域に重なって配置されている、
半導体集積回路装置。
【請求項１８】
前記ソース拡散層に接続される前記最下層金属配線層もしくは前記最上層金属配線層は、電源電位線または接地電位線である、
請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記低誘電率膜は、二酸化珪素膜より低い誘電率を有している、
請求項１乃至１８のいずれか一つに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、絶縁膜に低誘電率膜を用いた多数配線構造を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を有するＬＳＩ（ＭＯＳＬＳＩ）では、ＭＯＳＦＥＴ等の素子の微細化とともに、配線の微細化・多層化が進んでおり、さらなるアクセス速度の向上が望まれている。そのため、配線層に低抵抗の材料を用いたり、配線層間の絶縁膜に誘電率の低い低誘電率膜（Ｌｏｗ−ｋ膜）が利用されるようになってきた。
【０００３】
図１０及び図１１は、絶縁膜に低誘電率膜を有する従来の半導体集積回路装置の例であり、従来の半導体集積回路装置における入出力パッド及び保護素子近傍の構成を示している。図１０は従来の半導体集積回路装置９００の平面図であり、図１１は図１０の断面図である。
【０００４】
図に示されるように、従来の半導体集積回路装置９００では、半導体基板９１０上に拡散層９１１，９１２，ゲート電極９１３を有する保護素子９５１と、入出力パッド９５２とが形成され、互いに電気的に接続されている。
【０００５】
半導体基板９１０の上には、Ｎ層の配線層とＮ層の絶縁膜とが積層して形成されている。第１配線層（半導体基板上から１層目の配線層）〜第Ｎ配線層（半導体基板上からＮ層目の配線層）には、それぞれ金属配線９０１〜９０５が形成されている。最上層の金属配線９０５は、半導体集積回路装置９００の表面から露出して入出力パッド９５２を構成している。入出力パッド９５２の下では、金属配線９０５から最下層の金属配線９０１まで、複数のプラグコンタクト９２１によって電気的に接続されている。
【０００６】
金属配線９０１は、入出力パッド９５２と重なる領域から保護素子９５１の拡散層９１１と重なる領域まで延伸し、プラグコンタクト９２２を介して拡散層９１１に接続されている。第１配線層には、金属配線９０１から離間して金属配線９０１'が形成され、金属配線９０１'はプラグコンタクト９２２を介して拡散層９１２に接続されている。
【０００７】
従来の半導体集積回路装置９００では、例えば、第１絶縁膜（半導体基板上から１層目の絶縁膜）〜第Ｎ絶縁膜（半導体基板上からＮ層目の絶縁膜）のいずれかを低誘電率膜とすることで、入出力パッドと保護素子間の配線容量を低減させている。
【０００８】
図１２は、絶縁膜に低誘電率を有する従来の半導体集積回路装置の他の例であり、従来の半導体集積回路装置における電源配線近傍の構成を示している。図１２（ａ）は従来の半導体集積回路装置８００の平面図であり、図１２（ｂ）は図１２（ａ）の断面図である。
【０００９】
図に示されるように、半導体集積回路装置８００は、Ｖｃｃ配線８０１とＧＮＤ配線８０２と有している。Ｖｃｃ配線８０１とＧＮＤ配線８０２は、半導体集積回路装置８００の上方から平面的に見て、平行に延在しており、半導体集積回路装置８００の断面から見て、同じ配線層（第ｋ配線層）に隣り合って形成されている。
【００１０】
しかしながら、従来の半導体集積回路装置では、低誘電率膜を使用したときに、種々の問題が生じる（例えば、非特許文献１や特許文献２，３参照）。
【００１１】
非特許文献１には、周囲の絶縁膜が低誘電率膜である配線にＥＳＤ（Electro Static Discharge：静電気放電）電流を流したとき、絶縁膜がＳｉＯ２膜の場合よりも、破壊耐量（ＥＳＤ耐性）が悪いことが示されている。特許文献１には、低誘電率膜の上下を挟んだ配線間の絶縁耐性（ＴＤＤＢ：酸化膜経時破壊）が、ＳｉＯ２膜を挟んだ配線よりも悪いことが示されており、誘電率とＴＤＤＢ寿命の関係も示されている。特許文献２には、低誘電率膜を絶縁膜として用いたときの機械的強度の問題点として、ボンディングパッド下の低誘電率膜がボンディング時の応力や衝撃によってクラックを生じる問題が示されている。
【非特許文献１】Ｓ．Ｖｏｌｄｍａｎ  ｅｔ  ａｌ．，"Ｈｉｇｈ−Ｃｕｒｒｅｎｔ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ  Ｃｏｐｐｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  Ｉｎ  ＳｉＯ２−  ａｎｄ  Ｌｏｗ−ｋ  Ｉｎｔｅｒｌｅｖｅｌ  Ｄｉｅｌｅｃｔｒｉｃｓ  ｆｏｒ  Ａｄｖａｎｃｅｄ  ＣＭＯＳ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｉｅｓ"，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，１９９９，ｐｐ１４４−１５３
【特許文献１】特開２００５−１２９９０２号公報
【特許文献２】特開２００５−２２３２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来の半導体集積回路装置では、高速動作を図るために絶縁膜に低誘電率膜を用いると、破壊耐量、絶縁耐性、機械的強度が低いという問題点があった。
【００１３】
上記の非特許文献１及び特許文献１，２に記載された技術では、この問題点を十分に解決することができない。例えば、非特許文献１では、低誘電率膜を用いたＣｕ配線の幅の設計基準のみが示されている。特許文献１では、ＴＤＤＢ耐性の向上をプロセス面や構造面から述べているが、ＴＤＤＢ耐性における電界強度についてレイアウトとの関係は言及されていない。特許文献２では、パッド下に設けられたＥＳＤ保護素子について言及されているが、ＥＳＤ保護素子の動作時における当該配線に流れる電流と低誘電率膜の関係については何ら言及されていない。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体集積回路装置は、３層以上の金属配線を有し、少なくとも２層の前記金属配線間の層間絶縁膜または少なくともいずれか１層の金属配線の絶縁膜が低誘電率膜である半導体集積回路装置であって、外部端子に電気的に接続される前記金属配線のうち２層または前記金属配線の絶縁膜が低誘電率膜である金属配線の上下いずれかの金属配線とは略上下に平行配置され、静電気保護素子拡散領域方向に延伸してプラグコンタクトを介して前記静電気保護素子拡散層に接続されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を略上下に平行配置することによりＥＳＤ耐性を向上することができる。
【００１５】
本発明にかかる半導体集積回路装置は、半導体基板上に形成された静電気保護素子と、前記半導体基板の上方に複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、前記複数の配線層のうち２層以上の金属配線層は、前記半導体基板上の所定の領域から前記静電気保護素子と電気的に接続される領域まで重なって配置されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を重ねて配置することによりＥＳＤ耐性を向上することができる。
【００１６】
本発明にかかる半導体集積回路装置は、半導体基板の上方に、複数の金属配線層と低誘電率膜を含む複数の層間絶縁膜を備え、前記複数の金属配線層のうち、低誘電率膜を含む２層間以上の絶縁膜によって離間した上層金属配線層と下層金属配線層とは、それぞれの金属配線が垂直方向で重ならないように配置され、前記下層金属配線層の上部に接する前記絶縁膜もしくは前記上層金属配線層の下部に接する前記絶縁膜のいずれかは、低誘電率膜よりも誘電率が高い非低誘電率膜のものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を２層以上離間して配置することによりＴＤＤＢ耐性を向上することができる。
【００１７】
本発明にかかる半導体集積回路装置は、半導体基板上に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの上方に、複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、前記複数の金属配線層のうち最下層金属配線層と最上層金属配線層のいずれかは、前記ＭＯＳＦＥＴのソース拡散層に接続される領域に重なって配置され、前記複数の金属配線層のうち最下層より上層の金属配線層と最上層より下層の金属配線層のいずれかは、前記ＭＯＳＦＥＴのドレイン拡散層に接続される領域に重なって配置されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、最上層もしくは最下層の配線層をＭＯＳＦＥＴの拡散層に接続することによりＴＤＤＢ耐性を向上することができる。
【発明の効果】
【００１８】
本発明によれば、高速動作が可能であるとともに、金属配線のＥＳＤ耐性や配線層間絶縁膜のＴＤＤＢ耐性、機械的強度を向上できる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、保護素子に向かって延伸する金属配線を複数の配線層に形成することを特徴としている。
【００２０】
図１及び図２を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図１及び図２は、半導体集積回路装置１００における入出力パッド及び保護素子近傍の構成を示している。図１は半導体集積回路装置１００の平面図であり、図２は図１の断面図である。
【００２１】
図に示されるように、半導体集積回路装置１００では、半導体基板１１０上に保護素子１５１と入出力パッド１５２が形成され、互いに接続されている。入出力パッド１５２は、ボンディング等により外部のワイヤ等と電気的に接続される外部端子である。
【００２２】
保護素子１５１は、入出力パッド１５２から入力されるＥＳＤ電流による半導体集積回路装置の破壊を保護するＥＳＤ保護素子である。すなわち、保護素子１５１は、入出力パッド１５２から電源電位、接地電位、又はその他の入出力信号が供給される静電気保護素子である。保護素子１５１は、ＭＯＳＦＥＴ構造の素子であり、半導体基板１１０の表面に形成された拡散層１１１，１１２と、拡散層１１１，１１２に挟まれる領域の半導体基板１１０上に形成されたゲート電極１１３を有している。例えば、半導体基板１１０は、Ｐ型半導体基板もしくはＰ型ウェルであり、拡散層１１１，１１２は、Ｎ＋型拡散層である。尚、保護素子１５１は、ＭＯＳＦＥＴに限らず、ダイオードなどその他の半導体素子でもよい。
【００２３】
半導体基板１１０の上方には、配線層と絶縁膜が繰り返し積層され、Ｎ層の配線層とＮ層の絶縁膜が形成されている。多層配線構造を構成する各配線層は、それぞれＣＭＰ（Chemical Mechanical Polishing）プロセスにより平坦化された絶縁膜上に形成されている。配線層は、各絶縁膜により離間した金属配線から構成されている。
【００２４】
ゲート電極１１３の上方に位置する（ゲート電極１１３の後工程で作成される）第１配線層（半導体基板上から１層目の配線層：最下層配線層）〜第Ｎ配線層（半導体基板上からＮ層目の配線層：最上層配線層）には、それぞれ金属配線１０１〜１０５が形成されている。最上層の金属配線１０５は、半導体集積回路装置１００の表面から露出しており、その露出部分が入出力パッド１５２を構成している。尚、金属配線１０５の上にさらに、入出力パッド用の配線層を設けてもよい。
【００２５】
入出力パッド１５２の下では、金属配線１０５から最下層の金属配線１０１まで、貫通する複数のプラグコンタクト１２１が形成され、プラグコンタクト１２１によって金属配線１０５から金属配線１０１がそれぞれ電気的に接続されている。プラグコンタクト１２１は、入出力パッド１５２の上面から見て格子状に複数形成されている。これにより、ボンディングやプロービング時の衝撃を低減し、クラックの発生を防止することができる。
【００２６】
金属配線（下層金属配線）１０１は、入出力パッド１５２と重なる領域（電気的に接続される領域）から保護素子１５１の拡散層１１１と重なる領域（電気的に接続される領域）まで延伸している。金属配線１０１は、プラグコンタクト１２２を介して拡散層１１１に接続されている。第１配線層には、金属配線１０１から離間して金属配線１０１'が形成され、金属配線１０１'はプラグコンタクト１２２を介して拡散層１１２に接続されている。
【００２７】
本実施形態では、金属配線（上層金属配線）１０２も、金属配線１０１と同様に、入出力パッド１５２と重なる領域から保護素子１５１と重なる領域まで延伸している。金属配線１０２と金属配線１０１は、ほぼ同じ形状であり、保護素子１５１へ向かって同じ方向に、すなわち半導体集積回路装置の断面から見て略平行に延伸して配置されている。尚、金属配線１０１もしくは金属配線１０２を拡散層１１２と重なる領域まで延伸させて拡散層１１２と接続してもよい。
【００２８】
金属配線１０２と金属配線１０１は、保護素子１５１の拡散層１１１近傍で、プラグコンタクト１２１を介して接続されている。例えば、この保護素子１５１近傍のプラグコンタクト１２１は、入出力パッド１５２下と同様に格子状に複数形成されている。
【００２９】
半導体集積回路装置１００では、例えば、第１絶縁膜（半導体基板上から１層目の絶縁膜：最下層絶縁膜）〜第Ｎ絶縁膜（半導体基板上からＮ層目の絶縁膜：最上層絶縁膜）のいずれかを低誘電率膜とすることで、配線間容量を低減することができる。低誘電率膜は、ＳｉＯ２膜よりも小さい誘電率を有する絶縁膜であり、例えばＨＳＱ（ハイドロゲン・シルセスキオキサン：hydrogen silsequioxane）やフッ素化酸化シリコン（ＳｉＯＦ）、ポーラスポリマー（porous polymer）などである。
【００３０】
本実施形態では、半導体基板１１０の直上の第１絶縁膜はＳｉＯ２膜（非低誘電率膜）であり、金属配線１０１と金属配線１０２間の第２絶縁膜は低誘電率膜もしくはＳｉＯ２膜であり、金属配線１０２より上の絶縁膜は全て低誘電率膜である。金属配線間の容量成分を低減するため、金属配線１０２上の絶縁膜（第３絶縁膜）から最上層の第Ｎ絶縁膜のうち、少なくとも約半数以上が低誘電率膜であることが好ましい。
【００３１】
尚、図１及び図２では、最下層の第１配線層の金属配線１０１と第２配線層の金属配線１０２が延伸配置されている例を示したが、この組み合わせに限るものではない。保護素子１５１の拡散層１１１方向に延伸してプラグコンタクト１２２を介して拡散層１１１に接続されるｋ（ｋは１〜Ｎ−１）層目の金属配線とｍ（ｍは２〜Ｎ）層目の金属配線が略平行に配置され、ｋ層目の金属配線の上下の層間絶縁膜は少なくともどちらかは非低誘電率膜であり、ｍ層目の金属配線の上下の層間絶縁膜は少なくともどちらかは低誘電率膜であればよい。
【００３２】
例えば、図３や図４のように、延伸配置する金属配線を組み合わせてもよい。図３は、第２配線層の金属配線１０２と第Ｎ−１配線層の金属配線１０４を平行に延伸配置した例である。金属配線１０４と金属配線１０２は、保護素子１５１の拡散層１１１近傍で、プラグコンタクト１２１を介して接続されている。図３では、金属配線１０２の下の第２絶縁膜は低誘電率膜もしくはＳｉＯ２膜であり、金属配線１０２と金属配線１０４の間の絶縁膜は低誘電率膜であり、金属配線１０４より上の第Ｎ絶縁膜はＳｉＯ２膜である。
【００３３】
図４は、第１配線層の金属配線１０１、第２配線層の金属配線１０２、第Ｎ−１配線層の金属配線１０４の３つの金属配線を平行に延伸配置した例である。金属配線１０１と金属配線１０２、金属配線１０４は、保護素子１５１の拡散層１１１近傍で、プラグコンタクト１２１を介して接続されている。図４では、金属配線１０１と金属配線１０２の間の第２絶縁膜は低誘電率膜もしくはＳｉＯ２膜であり、金属配線１０２と金属配線１０４の間の絶縁膜は低誘電率膜であり、金属配線１０４より上の第Ｎ絶縁膜はＳｉＯ２膜である。
【００３４】
このように、低誘電率膜の層間絶縁膜を有していても２層の金属配線を平行に延伸配置することで金属配線の電流密度を下げることになり、ＥＳＤ電流が流れたときの金属配線の溶断を防止することができる。
【００３５】
また、入出力パッド下から２つ金属配線を延伸させるとともに、プラグコンタクトを格子状に形成することで機械的強度を向上することができる。
【００３６】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、延伸する２つの電源配線を異なる配線層に形成することを特徴としている。
【００３７】
図５を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図５は、半導体集積回路装置２００における、電源配線近傍の構成を示している。図５（ａ）は半導体集積回路装置２００の平面図であり、図５（ｂ）は図５（ａ）の断面図である。
【００３８】
半導体集積回路装置２００は、電源電位を供給するＶｃｃ配線２０１と接地電位を供給するＧＮＤ配線２０２と有している。Ｖｃｃ配線２０１とＧＮＤ配線２０２は、半導体集積回路装置２００の上方から平面的に見て、対向して平行に延在している。例えば、Ｖｃｃ配線２０１とＧＮＤ配線２０２は、対向する端部の長さが、周辺回路簿ロックの長さよりも長い。本実施形態では、Ｖｃｃ配線２０１とＧＮＤ配線２０２は、半導体集積回路装置２００の断面から見て、異なる配線層に形成されている。つまり、Ｖｃｃ配線２０１は第ｋ＋３配線層に形成された上層金属配線であり、ＧＮＤ配線２０２は第ｋ配線層に形成された下層金属配線である。Ｖｃｃ配線２０１とＧＮＤ配線２０２は、少なくとも２層間以上の絶縁膜を介して離間している。尚、Ｖｃｃ配線２０１とＧＮＤ配線２０２のいずれかを、電源電位から接地電位まで変化する信号配線としてもよい。
【００３９】
例えば、Ｖｃｃ配線２０１に近い第ｋ＋２絶縁膜は、低誘電率膜であり、ＧＮＤ配線２０２に近い第ｋ＋１絶縁膜は、非低誘電率膜のＳｉＯ２膜である。信号配線（不図示）の配線間容量を低減するために、少なくとも、Ｖｃｃ配線２０１とＧＮＤ配線２０２の間の２層間絶縁膜のうち、一方の絶縁膜が低誘電率膜であり、他方の絶縁膜が非低誘電率膜であることが好ましい。
【００４０】
このように、２つの金属配線のうち、一方の金属配線の周囲の絶縁膜を低誘電率膜、他方の金属配線の周囲の絶縁膜を非低誘電率膜とすることによって、両配線間の電界強度が下がるため、ＴＤＤＢ耐性を向上することができる。すなわち、低誘電率膜を使用する半導体集積回路装置であってもＴＤＤＢ寿命が短くならない。
【００４１】
発明の実施の形態３．
次に、本発明の実施の形態３にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、ＭＯＳＦＥＴのソース電位配線とドレイン電位配線を異なる配線層に形成することを特徴としている。
【００４２】
図６及び図７を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図６及び図７は、半導体集積回路装置３００におけるＭＯＳＦＥＴ及びソース・ドレイン電位配線近傍の構成を示している。図６は半導体集積回路装置３００の平面図であり、図７は図６の断面図である。
【００４３】
図に示されるように、半導体集積回路装置３００では、半導体基板３１０上にＭＯＳＦＥＴ３２０，３３０が形成され、ＭＯＳＦＥＴ３２０，３３０にドレイン電位配線３０１，ソース電位配線３０２，３０３が接続されている。図は、ＭＯＳＦＥＴのゲート電極がＰＮ分離面３１３に対し平行に配置された例である。尚、図において、コンタクトは拡散層内に一つだけ示している。
【００４４】
例えば、半導体基板３１０はＰ型半導体基板であり、半導体基板３０１表面のウェル３１１はＮ型ウェル，ウェル３１２はＰ型ウェルである。ＭＯＳＦＥＴ３２０はＰ型ＭＯＳＦＥＴ、ＭＯＳＦＥＴ３３０はＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ３２０とＭＯＳＦＥＴ３３０でＣＭＯＳ回路を構成する。ＭＯＳＦＥＴ３２０は、Ｐ＋型拡散層であるソース拡散層３２１及びドレイン拡散層３２２と、ゲート電極３２３とから構成されている。同様に、ＭＯＳＦＥＴ３３０は、Ｎ＋型拡散層であるソース拡散層３３１及びドレイン拡散層３３２と、ゲート電極３３３とから構成されている。
【００４５】
最下層の第１配線層には、ドレイン電位配線３０１が形成されている。ドレイン電位配線３０１は、ＭＯＳＦＥＴ３２０のドレイン拡散層３２２からＭＯＳＦＥＴ３３０のドレイン拡散層３３２まで重なるように配置され、ドレイン拡散層３２２，３３２とプラグコンタクト３４２を介して接続されている。ドレイン電位配線３０１は、ＭＯＳＦＥＴ３２０のドレインとＭＯＳＦＥＴ３３０のドレインを接続し、ＭＯＳＦＥＴ３２０，３３０によるＣＭＯＳ回路の出力信号を出力する。
【００４６】
最上層の第Ｎ配線層には、ソース電位配線３０２，３０３が離間して形成されている。ソース電位配線３０２は、ＭＯＳＦＥＴ３２０のソース拡散層３２１の全体を覆い、ドレイン拡散層３２２の一部と重なるように配置され、プラグコンタクト３４１を介してソース拡散層３２１に接続されている。同様に、ソース電位配線３０３は、ＭＯＳＦＥＴ３３０のソース拡散層３３１の全体を覆い、ドレイン拡散層３３２の一部と重なるように配置され、プラグコンタクト３４１を介してソース拡散層３３１に接続されている。ソース電位配線３０２は、ソース拡散層３２１に電源電位を供給する電源配線である。ソース電位配線３０３は、ソース拡散層３２１にＧＮＤ電位を供給するＧＮＤ配線である。
【００４７】
本実施形態では、ドレイン電位配線３０１上の絶縁膜（第２絶縁膜）から最上層の第Ｎ絶縁膜のうち、いずれかが低誘電率膜である。これにより、ソース電位配線とドレイン電位配線間の容量成分を低減することができる。
【００４８】
また、最上層の配線層において２つのソース電位配線（電源配線／ＧＮＤ配線）が離間しており、互いの距離が遠いため、ソース電位配線を同層配線層に構成してもＴＤＤＢの問題が生じない。さらに、最上層の配線層にソース電位配線を配置とし、最下層の配線層にドレイン電位配線を配置することにより、ソース電位配線とドレイン電位配線間の電界強度も上下方向に距離ができるため緩和されるのでＴＤＤＢ寿命が向上する。
【００４９】
尚、ＭＯＳＦＥＴのゲート電極の配置方向は、上記の方向に限らない。図８及び図９は、図６及び図７と同様の半導体集積回路装置の構成例であり、２つのＭＯＳＦＥＴのゲート電極がＰＮ分離面３１３に対し垂直に配置された例である。図８は半導体集積回路装置３００の平面図であり、図９は図８の断面図である。尚、図８及び図９において、図６及び図７と同一の符号を付されたものは同様の要素である。
【００５０】
この例でも、第１配線層のドレイン電位配線３０１がドレイン拡散層３２２，３３２に接続され、第Ｎ配線層で離間しているソース電位配線３０２，３０３がソース拡散層３２１，３３１にそれぞれ接続されている。したがって、図６及び図７と同様に、ソース電位配線間距離、ドレイン電位配線とソース電位配線の上下方向距離が遠くなり、ＴＤＤＢの問題が生じない。ソース電位配線とドレイン電位配線の組み合わせは、図６から図９で説明した組み合わせに限らず、両配線が上下方向に所定の間隔があればよく、両配線の上下の位置関係も実施の形態と逆であっても良い。
【００５１】
尚、上述の実施の形態に限らず、ＭＯＳＦＥＴがＭＩＳＦＥＴである場合、配線の材料など、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明にかかる半導体集積回路装置の平面図である。
【図２】本発明にかかる半導体集積回路装置の断面図である。
【図３】本発明にかかる半導体集積回路装置の断面図である。
【図４】本発明にかかる半導体集積回路装置の断面図である。
【図５】本発明にかかる半導体集積回路装置の平面図及び断面図である。
【図６】本発明にかかる半導体集積回路装置の平面図である。
【図７】本発明にかかる半導体集積回路装置の断面図である。
【図８】本発明にかかる半導体集積回路装置の平面図である。
【図９】本発明にかかる半導体集積回路装置の断面図である。
【図１０】従来の半導体集積回路装置の平面図である。
【図１１】従来の半導体集積回路装置の断面図である。
【図１２】従来の半導体集積回路装置の平面図及び断面図である。
【符号の説明】
【００５３】
１００  半導体集積回路装置
１０１〜１０５  金属配線
１１０  半導体基板
１１１，１１２  拡散層
１１３  ゲート電極
１２１，１２２  プラグコンタクト
１５１  保護素子
１５２  入出力パッド
２００  半導体集積回路装置
２０１  Ｖｃｃ配線
２０２  ＧＮＤ配線
３００  半導体集積回路装置
３０１  ドレイン電位配線
３０２，３０３  ソース電位配線
３１０  半導体基板
３１１，３１２  ウェル
３２０，３３０  ＭＯＳＦＥＴ
３２１，３３１  ソース拡散層
３２２，３３２  ドレイン拡散層
３２３，３３３  ゲート電極
３４１，３４２  プラグコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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