(57)【要約】【課題】  チャネル領域に効率的に応力を伝達する構造を有する半導体装置を提供する。【解決手段】  半導体基板の活性領域内にトランジスタが形成されている。トランジスタのゲート電極の側面上にサイドウォール構造体が配置されている。半導体基板を、応力が内在する応力制御膜が覆う。サイドウォール構造体は、ゲート電極の側面のうち上側の一部の領域に沿う部分、ゲート電極の側面のうち下側の一部の領域から活性領域の表面の一部の領域までに亘る第２の部分、活性領域の表面のうち第２の部分よりも外側の一部の領域に沿う第３の部分、及び第１〜第３の部分を介してゲート電極の側面及び活性領域の上面に対向する第４の部分を含む。第１の部分のヤング率が第３の部分のヤング率よりも小さい。トランジスタがｎチャネルのとき、応力制御膜に内在する応力が引張応力であり、トランジスタがｐチャネルのとき、応力制御膜に内在する応力が圧縮応力である。【選択図】  図１
2007227563.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の活性領域が画定された半導体基板と、
前記第１の活性領域の上に、該第１の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第１の活性領域の表層部に形成され、前記第１導電型とは反対の第２導電型のソース領域とドレイン領域とを含む第１のトランジスタと、
前記第１のトランジスタのゲート電極の側面及び該ゲート電極に隣接する第１の活性領域の表面の上に配置された第１のサイドウォール構造体と、
前記第１のトランジスタのゲート電極、前記第１のサイドウォール構造体、及び前記第１の活性領域を覆うように形成され、応力が内在する第１の応力制御膜と
を有し、
前記第１のサイドウォール構造体は、該ゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該ゲート電極の側面のうち下側の一部の領域から第１の活性領域の表面の一部の領域までに亘る第２の部分、第１の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該ゲート電極の側面及び第１の活性領域の上面に対向する第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも小さく、
前記第１のトランジスタのソース領域及びドレイン領域がｎ型で前記応力制御膜に内在する応力が引張応力であるか、または前記第１のトランジスタのソース領域及びドレイン領域がｐ型で前記応力制御膜に内在する応力が圧縮応力である半導体装置。
【請求項２】
前記第１の部分が空洞である請求項１に記載の半導体装置。
【請求項３】
前記第１の部分と第２の部分とが同一の材料で形成されている請求項１に記載の半導体装置。
【請求項４】
さらに、
前記半導体基板に形成された第２導電型の第２の活性領域と、
前記第２の活性領域の上に、該第２の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第２の活性領域の表層部に形成された第１導電型のソース領域とドレイン領域とを含む第２のトランジスタと、
前記第２のトランジスタのゲート電極の側面及び該ゲート電極の両側の第２の活性領域の表面の上に配置された第２のサイドウォール構造体と、
前記第２のトランジスタのゲート電極、前記第２のサイドウォール構造体、及び前記第２の活性領域を覆うように形成され、前記第１の応力制御膜とは反対符号の応力が内在する第２の応力制御膜と
を有し、
前記第２のサイドウォール構造体は、該第２のトランジスタのゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該第２のトランジスタのゲート電極の側面のうち下側の一部の領域から第２の活性領域の表面の一部の領域までに亘る第２の部分、第２の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該第２のトランジスタのゲート電極の側面及び第２の活性領域の上面に対向する第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも小さい請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
さらに、
前記半導体基板に形成された第２導電型の第３の活性領域と、
前記第３の活性領域の上に、該第３の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第２の活性領域の表層部に形成された第１導電型のソース領域とドレイン領域とを含む第３のトランジスタと、
前記第３のトランジスタのゲート電極の側面及び該ゲート電極の両側の第２の活性領域の表面の上に配置された第３のサイドウォール構造体と
を有し、
前記第１の応力制御膜が、前記第３のトランジスタのゲート電極、前記第３のサイドウォール構造体、及び前記第３の活性領域をも覆い、
前記第３のサイドウォール構造体は、該第３のトランジスタのゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該第３のトランジスタのゲート電極の側面のうち下側の一部の領域から第３の活性領域の表面の一部の領域までに亘る第２の部分、第３の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該第３のトランジスタのゲート電極の側面及び第３の活性領域の上に配置された第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも大きい請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記第３のサイドウォール構造体の第３の部分が空洞である請求項５に記載の半導体装置。
【請求項７】
前記第３のサイドウォール構造体の第１の部分及び第２の部分が、同一の材料で形成されている請求項５または６に記載の半導体装置。
【請求項８】
（ａ）半導体基板の表面に画定された第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と、
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と、
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と、
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と、
（ｅ）前記第１のゲート電極の側面上に、該第１の膜を介して該第２の膜の一部が残るように、前記第２の膜を異方性エッチングする工程と、
（ｆ）前記第１の膜をエッチングし、前記第１のゲート電極の側面上に、該第１の膜の一部及び第２の膜の一部からなる第１のサイドウォール構造体を残す工程と、
（ｇ）前記第１のゲート電極と前記第１のサイドウォール構造体とからなる凸部の両側の第１の活性領域の表層部に、第２導電型の不純物を注入する工程と、
（ｈ）前記第１のゲート電極、前記第２の膜、及び前記第１の活性領域の表層部に対して、前記第１の膜を選択的にエッチングできる条件で、前記第１のサイドウォール構造体を構成する第１の膜を、その上端から深さ方向に途中までエッチングして第１の空洞を形成すると同時に、その側方の先端から横方向に途中までエッチングして第２の空洞を形成する工程と、
（ｉ）前記第２の空洞内には充填され、前記第１の空洞内には充填されない条件で、前記第１のゲート電極及び前記第１のサイドウォール構造体を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、
前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法。
【請求項９】
前記工程ａにおいて、前記半導体基板の表面に画定された第２導電型の活性領域の上に、該第２の活性領域を横切るように第２のゲート電極を形成し、
前記工程ｂが、さらに、前記第２のゲート電極の両側の第２の活性領域の表層部に、第１導電型の不純物を注入する工程を含み、
前記工程ｃにおいて、前記第２のゲート電極をも覆うように、前記第１の膜を形成し、
前記工程ｆ、ｇ、ｈを、前記第２の活性領域上の表面をレジストパターンで被覆した状態で行い、
前記工程ｅの後工程ｉの前に、さらに前記第１の活性領域上の表面を他のレジストパターンで覆った状態で、
（ｊ）前記第２の活性領域の上の第１の膜を、前記第２の膜の側方の縁から横方向に途中までエッチングして第３の空洞を形成すると同時に、前記第２のゲート電極の上に堆積している第１の膜をエッチングする工程を含み、
前記工程ｉにおいて、前記第３の空洞内には充填されない条件で、前記第２のゲート電極及びその側面上に残された前記第１の膜及び第２の膜を覆うように、前記第１の応力制御膜を形成する請求項８に記載の半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板の第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と、
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と、
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と、
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と、
（ｅ）前記第１の膜に対して前記第２の膜を選択的にエッチングする条件で、前記第１のゲート電極の側面上に、該第１の膜を介して前記第２の膜の一部が残るように、該第２の膜を異方性エッチングする工程と、
（ｆ）前記第１のゲート電極及び前記第２の膜に対して前記第１の膜を選択的にエッチングする条件で、前記第２の膜の側方の縁から横方向の途中まで前記第１の膜をエッチングして第２の空洞を形成すると同時に、前記第１のゲート電極の上に堆積している前記第１の膜をエッチングする工程と、
（ｇ）前記第２の空洞内に充填される条件で、前記第１のゲート電極、前記工程ｅ及びｆで残された前記第２の膜及び第１の膜を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、前記第１の膜は、前記第１の応力制御膜のヤング率よりも小さなヤング率を有し、前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板表面に形成されたＭＩＳ型トランジスタのチャネルに応力を印加する膜を配置した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スケーリング則に従ったＭＩＳ型トランジスタの微細化が限界に達しつつある。一方、チャネルに歪を導入してチャネル材料の物性を変化させることによってキャリアの移動度を高める技術が注目されている。下記の特許文献１に開示された半導体装置においては、ＮＭＯＳトランジスタを、引張応力が内在する絶縁膜で覆い、そのチャネル領域に引張応力を印加している。さらに、ＰＭＯＳトランジスタを、圧縮応力が内在する絶縁膜で覆い、そのチャネル領域に圧縮応力を印加している。
【０００３】
チャネル領域に上述の応力を印加することにより、チャネル中を移動するキャリアの移動度を高めることができる。
【０００４】
下記の特許文献２に、ソース及びドレイン領域にリセスを形成し、このリセスを、応力が内在する窒化シリコン膜で埋め込むことにより、チャネル領域の歪を増大する技術が開示されている。チャネル領域の歪を増大させることにより、キャリアの移動度をより高めることができる。
【０００５】
【特許文献１】特開２００３−２７３２４０号公報
【特許文献２】特開２００５−３５３６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
通常、低濃度ドレイン（ＬＤＤ）構造を形成するために、ＭＩＳ型トランジスタのゲート電極の側面上にサイドウォールスペーサが配置される。サイドウォールスペーサは、ＭＩＳ型トランジスタを覆っている応力が内在する絶縁膜からチャネル領域に応力が効率的に伝達されることを妨げる。
【０００７】
また、ＣＭＯＳ構造にする場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを、応力が内在する同一の絶縁膜で覆うと、一方の導電型のトランジスタのチャネル移動度は向上するが、他方の導電型のトランジスタのチャネル移動度は逆に低下してしまう。
【０００８】
本発明の目的は、チャネル領域に効率的に応力を伝達する構造を有する半導体装置及びその製造方法を提供することである。また、本発明の他の目的は、一方の導電型のトランジスタのチャネル移動度を向上させたとき、他方の導電型のトランジスタのチャネル移動度の低下を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一観点によると、
第１導電型の第１の活性領域が画定された半導体基板と；
前記第１の活性領域の上に、該第１の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第１の活性領域の表層部に形成され、前記第１導電型とは反対の第２導電型のソース領域とドレイン領域とを含む第１のトランジスタと；
前記第１のトランジスタのゲート電極の側面及び該ゲート電極に隣接する第１の活性領域の表面の上に配置された第１のサイドウォール構造体と；
前記第１のトランジスタのゲート電極、前記第１のサイドウォール構造体、及び前記第１の活性領域を覆うように形成され、応力が内在する第１の応力制御膜と
を有し、
前記第１のサイドウォール構造体は、該ゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該ゲート電極の側面のうち下側の一部の領域から第１の活性領域の表面の一部の領域までに亘る第２の部分、第１の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該ゲート電極の側面及び第１の活性領域の上面に対向する第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも小さく、
前記第１のトランジスタのソース領域及びドレイン領域がｎ型で前記応力制御膜に内在する応力が引張応力であるか、または前記第１のトランジスタのソース領域及びドレイン領域がｐ型で前記応力制御膜に内在する応力が圧縮応力である半導体装置が提供される。
【００１０】
本発明の他の観点によると、
（ａ）半導体基板の表面に画定された第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と；
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と；
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と；
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と；
（ｅ）前記第１のゲート電極の側面上に、該第１の膜を介して該第２の膜の一部が残るように、前記第２の膜を異方性エッチングする工程と；
（ｆ）前記第１の膜をエッチングし、前記第１のゲート電極の側面上に、該第１の膜の一部及び第２の膜の一部からなる第１のサイドウォール構造体を残す工程と；
（ｇ）前記第１のゲート電極と前記第１のサイドウォール構造体とからなる凸部の両側の第１の活性領域の表層部に、第２導電型の不純物を注入する工程と；
（ｈ）前記第１のゲート電極、前記第２の膜、及び前記第１の活性領域の表層部に対して、前記第１の膜を選択的にエッチングできる条件で、前記第１のサイドウォール構造体を構成する第１の膜を、その上端から深さ方向に途中までエッチングして第１の空洞を形成すると同時に、その側方の先端から横方向に途中までエッチングして第２の空洞を形成する工程と；
（ｉ）前記第２の空洞内には充填され、前記第１の空洞内には充填されない条件で、前記第１のゲート電極及び前記第１のサイドウォール構造体を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、
前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法が提供される。
【００１１】
本発明のさらに他の観点によると、
（ａ）半導体基板の第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と；
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と；
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と；
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と；
（ｅ）前記第１の膜に対して前記第２の膜を選択的にエッチングする条件で、前記第１のゲート電極の側面上に、該第１の膜を介して前記第２の膜の一部が残るように、該第２の膜を異方性エッチングする工程と；
（ｆ）前記第１のゲート電極及び前記第２の膜に対して前記第１の膜を選択的にエッチングする条件で、前記第２の膜の側方の縁から横方向の途中まで前記第１の膜をエッチングして第２の空洞を形成すると同時に、前記第１のゲート電極の上に堆積している前記第１の膜をエッチングする工程と；
（ｇ）前記第２の空洞内に充填される条件で、前記第１のゲート電極、前記工程ｅ及びｆで残された前記第２の膜及び第１の膜を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、前記第１の膜は、前記第１の応力制御膜のヤング率よりも小さなヤング率を有し、前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
第１の部分のヤング率を第３の部分のヤング率よりも小さくすると、第１の応力制御膜に内在される応力を、第１のトランジスタのチャネル領域に効率的に伝達させることができる。第１のトランジスタがｎチャネルであるとき、第１の応力制御膜に引張応力を内在させると、そのチャネル領域に引張応力を効率的に伝達させることができる。これにより、チャネル領域に引張歪を生じさせ、チャネルを移動する電子の移動度を高めることができる。逆に、第１のトランジスタがｐチャネルであるとき、そのチャネル領域に圧縮応力を効率的に伝達させることができる。これにより、チャネル領域に圧縮歪を生じさせ、チャネルを移動する正孔の移動度を高めることができる。
【発明を実施するための最良の形態】
【００１３】
図１に、第１の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表面にシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域４が画定されている。活性領域４の表層部に、第１導電型のウェル３が形成されている。活性領域４の上に、平面視において活性領域４を横切るように、ゲート絶縁膜５Ｉとゲート電極５Ｇとの積層構造が配置されている。ゲート電極５Ｇの両側の活性領域４の表層部に、第１導電型とは反対の第２導電型のエクステンション部５Ｅが形成されている。
【００１４】
ゲート電極５Ｇの側面、及びゲート電極５Ｇに隣接する第１の活性領域の表面（主としてエクステンション部５Ｅの上面）の上にサイドウォール構造体ＳＷが配置されている。ゲート電極５Ｇ及びサイドウォール構造体ＳＷからなる凸部の両側の活性領域４の表層部に、エクステンション部５Ｅよりも深く、かつ高濃度の第２導電型の深い領域５Ｂが配置されている。一方の深い領域５Ｂとそれに連続するエクステンション部５Ｅが、ソース領域５Ｓを構成し、他方の深い領域５Ｂとそれに連続するエクステンション部５Ｅが、ドレイン領域５Ｄを構成する。ソース領域５Ｓ、ドレイン領域５Ｄ、ゲート絶縁膜５Ｉ、及びゲート電極５Ｇが、第２導電型チャネルのＭＩＳトランジスタ５を構成する。
【００１５】
サイドウォール構造体ＳＷは、第１の部分Ｒ１〜第４の部分Ｒ４の４つの部分で構成される。第１の部分Ｒ１は、ゲート電極５Ｇの側面のうち上側の一部の領域に沿う。第２の部分Ｒ２は、ゲート電極５Ｇの側面のうち下側の一部の領域から活性領域４の表面の一部の領域までに亘る。第３の部分Ｒ３は、活性領域４の表面のうち第２の部分Ｒ２よりも外側の一部の領域に沿う。第４の部分Ｒ４は、第１〜第３の部分Ｒ１〜Ｒ３を介してゲート電極５Ｇの側面及び活性領域４の上面に対向する。
【００１６】
トランジスタ５のゲート電極５Ｇ、サイドウォール構造体ＳＷ、及び活性領域４を覆うように応力制御膜２０が配置されている。応力制御膜２０には、応力が内在している。
【００１７】
図２〜図４を参照して、トランジスタ５のチャネル領域に与えられる応力及び歪の大きさをシミュレーションした結果について説明する。
【００１８】
図２は、シミュレーションの対象となるトランジスタ５及びサイドウォール構造体ＳＷの寸法を示す。ゲート絶縁膜５Ｉの厚さは１ｎｍ、ゲート電極５Ｇの高さは７６ｎｍ、ゲート長は４０ｎｍである。ゲート電極５Ｇの両側の半導体基板１の表面が、ゲート絶縁膜５Ｉの底面より５ｎｍだけ掘り下げられている。この表面の低下は、ゲート電極５Ｇを形成するためのエッチング時に、ゲート電極５Ｇの両側の基板表面が薄くエッチングされることに対応する。なお、第１の実施例において、ゲート電極５Ｇの両側の基板表面の低下は、その効果にほとんど影響を与えない。ゲート電極５Ｇの下方の基板表面と、その両側の基板表面とが同一の高さであっても、以下に説明する結果と同様のシミュレーション結果が得られる。
【００１９】
ゲート電極５Ｇの両側の基板表面をＸＹ面とし、ゲート長の方向（キャリアの移動方向）をＸ軸方向とするＸＹＺ直交座標系を定義する。ゲート長の方向に関してゲート電極５Ｇの中心を原点とし、基板面の法線方向がＺ軸に対応する。
【００２０】
サイドウォール構造体ＳＷの第１の部分Ｒ１、第２の部分Ｒ２、及び第３の部分Ｒ３の厚さは１５ｎｍである。ＸＹ面から第２の部分Ｒ２の上端までの高さは２４ｎｍであり、その上端から第４の部分Ｒ４の上端までの高さは５０ｎｍである。ゲート電極５Ｇの側面から第２の部分Ｒ２の側方の先端までの距離は３０ｎｍであり、その先端から第３の部分Ｒ３及び第４の部分Ｒ４の側方の先端までの距離は４０ｎｍである。
【００２１】
サイドウォール構造体ＳＷの４つの部分を構成する材料の組み合わせを異ならせた６個の試料Ａ〜Ｆについて評価を行った。各試料のサイドウォール構造体ＳＷの４つの部分の材料の組み合わせを、下記の表に示す。
【００２２】
【表１】
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いずれの試料においても、半導体基板１は単結晶シリコンで形成されており、ゲート電極５Ｇはポリシリコンで形成されており、応力制御膜２０はＳｉＮで形成されている。シミュレーションにおいて、単結晶シリコン、ポリシリコン、ＳｉＯ２、及びＳｉＮのヤング率をそれぞれ１３０ＧＰａ、１６０ＧＰａ、８０ＧＰａ、及び２５０ＧＰａとした。応力制御膜２０に内在する応力は引張応力であり、その大きさは１．０ＧＰａとした。
【００２３】
図３Ａに、試料Ａ〜Ｃの、Ｘ＝０の位置におけるＺ軸方向の応力の分布を示し、図３Ｂに、試料Ａ〜Ｃの、Ｘ＝０の位置におけるＺ軸方向の歪の分布を示す。図４Ａに、試料Ｄ〜Ｆの、Ｘ＝０の位置におけるＺ軸方向の応力の分布を示し、図４Ｂに、試料Ｄ〜Ｆの、Ｘ＝０の位置におけるＺ軸方向の歪の分布を示す。
【００２４】
図３Ａ〜図４Ｂの横軸は、Ｚ座標を単位「ｎｍ」で表し、図３Ａ及び図４Ａの縦軸は応力を単位「ＧＰａ」で表し、図３Ｂ及び図４Ｂの縦軸は歪を表す。正の応力が引張応力に対応し、負の応力が圧縮応力に対応する。正の歪が引張歪に対応し、負の歪が圧縮歪に対応する。
【００２５】
図３Ａ及び図３Ｂ中の四角記号、三角記号、及び菱形記号が、それぞれ試料Ａ、Ｂ、及びＣのシミュレーション結果を示す。図３Ａ及び図３Ｂ中の四角記号、三角記号、及び菱形記号が、それぞれ試料Ａ、Ｂ、及びＣのシミュレーション結果を示す。図４Ａ及び図４Ｂ中の三角記号、四角記号、及び菱形記号が、それぞれ試料Ｄ、Ｅ、及びＦのシミュレーション結果を示す。図３Ａ及び図４Ａの黒で塗りつぶした記号が応力σｘｘを示し、白抜きの記号が応力σｚｚを示す。図３Ｂ及び図４Ｂの黒で塗りつぶした記号が歪εｘｘを示し、白抜きの記号が歪εｚｚを示す。図３Ｂ及び図４Ｂに示した歪の分布は、それぞれ図３Ａ及び図４Ａに示した応力の分布の形状を反映した形状になっている。
【００２６】
Ｚ座標５ｎｍの位置が、半導体基板１とゲート絶縁膜５Ｉとの界面に対応する。すなわち、Ｚ＝０〜５ｎｍの近傍に、チャネルが形成されると考えられる。チャネル内を輸送されるリキャリアの移動度は、応力σｘｘに大きく依存する。応力σｘｘが正の方向に大きくなると、電子の移動度が高くなり、負の方向に大きくなると、正孔の移動度が高くなる。
【００２７】
図３Ａに示すように、試料Ａ及びＢのチャネル領域の応力σｘｘが、試料Ｃのチャネル領域の応力σｘｘよりも大きい。この評価結果から、第１の部分Ｒ１を空洞にすることにより、応力制御膜２０に内在する応力を、チャネル領域に効率的に伝達できることがわかる。第１の部分Ｒ１が空洞であるということは、第１の部分Ｒ１に、ヤング率０の媒質が配置されていると考えることができる。第１の部分Ｒ１が空洞ではない場合であっても、第１の部分Ｒ１のヤング率を、第２の部分Ｒ２、第３の部分Ｒ３及び第４の部分Ｒ４のヤング率よりも小さくすることにより、サイドウォール構造体ＳＷを一様な材料で形成した場合に比べて、チャネル領域に応力を効率的に伝達させることができると考えられる。
【００２８】
図１に示したサイドウォール構造体において、第２の部分Ｒ２は、第４の部分Ｒ４を支持する機能を持つ。原理的には、第２の部分Ｒ２を縮小し、第１の部分Ｒ１をゲート電極５Ｇの下端まで伸ばし、第３の部分Ｒ３をゲート電極５Ｇの側面まで伸ばしてもよい。この場合、第１の部分Ｒ１と第３の部分Ｒ３とのヤング率の大小関係が、応力伝達効率に影響を及ぼすと考えられる。この考察を図１に示した構造に当てはめると、応力の伝達効率を高めるために、第１の部分Ｒ１のヤング率を第３の部分Ｒ３のヤング率よりも小さくすればよいことがわかる。
【００２９】
また、試料Ａと試料Ｂとを比較すると、試料Ｂのチャネル領域に与えられる応力σｘｘが、試料Ａのチャネル領域に与えられる応力σｘｘよりも大きいことがわかる。この評価結果から、第３の部分Ｒ３のヤング率を、第２の部分Ｒ２のヤング率より大きくすることにより、応力制御膜２０に内在する応力を、チャネル領域に効率的に伝達できることがわかる。
【００３０】
図１に示したソース領域５Ｓ及びドレイン領域５Ｄがｎ型である場合、すなわちｎチャネルトランジスタである場合、応力制御膜２０に引張応力を内在させ、第１の部分Ｒ１のヤング率を、第３の部分Ｒ３のヤング率より小さくすることが好ましい。また、ソース領域５Ｓ及びドレイン領域５Ｄがｐ型である場合、すなわちｐチャネルトランジスタである場合、応力制御膜２０に圧縮応力を内在させ、第１の部分Ｒ１のヤング率を第３の部分Ｒ３のヤング率より小さくすることが好ましい。
【００３１】
図４Ａに示すように、試料Ｄ及びＥのチャネル領域の応力σｘｘが、試料Ｆのチャネル領域の応力σｘｘよりも小さい。この評価結果から、第３の部分Ｒ３を空洞にすることにより、応力制御膜２０に内在する応力が、チャネル領域に伝達されることを抑制できることがわかる。第３の部分Ｒ３が空洞であるということは、第３の部分Ｒ３に、ヤング率０の媒質が配置されていると考えることができる。第３の部分Ｒ３が空洞ではない場合であっても、第３の部分Ｒ３のヤング率を、第１の部分Ｒ１、第２の部分Ｒ２、及び第４の部分Ｒ４のヤング率よりも小さくすることにより、サイドウォール構造体ＳＷを一様な材料で形成した場合に比べて、応力がチャネル領域に伝達されることを抑制できると考えられる。第２の部分Ｒ２を縮小した状態を考えると、応力の伝達を抑制するために、特に、第３の部分Ｒ３のヤング率を、第１の部分Ｒ１のヤング率よりも小さくすればよいことがわかる。
【００３２】
また、試料Ｄと試料Ｅとを比較すると、試料Ｅのチャネル領域に与えられる応力σｘｘが、試料Ｄのチャネル領域に与えられる応力σｘｘよりも小さいことがわかる。この評価結果から、第１の部分Ｒ１のヤング率を、第２の部分Ｒ２のヤング率より大きくすることにより、応力制御膜２０に内在する応力が、チャネル領域に伝達されることを抑制できることがわかる。
【００３３】
なお、シミュレーションでは、応力制御膜２０に引張応力が内在する場合について評価したが、応力制御膜２０に圧縮応力が内在する場合にも、応力の伝達効率は、引張応力の場合と同じ傾向を示す。
【００３４】
図１に示したソース領域５Ｓ及びドレイン領域５Ｄがｎ型であり、すなわちｎチャネルトランジスタであり、かつ応力制御膜２０に圧縮応力が内在している場合、第３の部分Ｒ３のヤング率を第１の部分Ｒ１のヤング率より小さくすることが好ましい。これにより、チャネル領域に与えられる圧縮応力を軽減させ、電子の移動度の低下を抑制することができる。また、ソース領域５Ｓ及びドレイン領域５Ｄがｐ型であり、すなわちｐチャネルトランジスタであり、かつ応力制御膜２０に引張応力が内在している場合、第３の部分Ｒ３のヤング率を第１の部分Ｒ１のヤング率より小さくすることが好ましい。これにより、チャネル領域に与えられる引張応力を軽減させ、正孔の移動度の低下を抑制することができる。
【００３５】
次に、図５Ａ〜図５Ｇを参照して、第２の実施例による半導体装置の製造方法について説明する。
【００３６】
図５Ａに示すように、ｐ型シリコンからなる半導体基板１の表面に、ＳＴＩ法により素子分離絶縁膜２を形成する。素子分離絶縁膜２により、活性領域４が画定される。活性領域４の表層部に不純物を注入することにより、ｐ型ウェル３を形成する。
【００３７】
図５Ｂに示すまでの工程について説明する。活性領域４の表面を熱酸化し、さらに窒化することにより、ゲート絶縁膜５Ｉとなる厚さ１ｎｍの酸窒化シリコン（ＳｉＯＮ）膜を形成する。ゲート絶縁膜として、ＳｉＯＮ膜の代わりに酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層、酸化シリコン膜とＨｆＯ２等の高誘電率膜との積層等を用いてもよい。ＳｉＯＮ膜の上に、ゲート電極５Ｇとなる厚さ７６ｎｍの多結晶シリコン膜を形成する。多結晶シリコン膜とＳｉＯＮ膜との２層をパターニングすることにより、ゲート絶縁膜５Ｉとゲート電極５Ｇとを残す。平面視において、ゲート電極５Ｇは活性領域４を横切る。
【００３８】
図５Ｃに示すように、ゲート電極５Ｇをマスクとして、その両側の活性領域４の表層部に、ｎ型の不純物を注入することにより、ソース及びドレイン領域のエクステンション部５Ｅを形成する。必要に応じて、ｐ型の不純物を注入して、パンチスルー防止のためのポケット領域を形成してもよい。
【００３９】
図５Ｄに示すように、半導体基板１の上に、酸化シリコン（ＳｉＯ２）からなる厚さ１５ｎｍの第１の膜７を形成する。さらにその上に、窒化シリコン（ＳｉＮ）からなる厚さ６５ｎｍの第２の膜８を形成する。第１の膜７及び第２の膜８は、化学気相成長（ＣＶＤ）により形成することができる。
【００４０】
図５Ｅに示すように、第１の膜７及び第２の膜８を異方性エッチングすることにより、ゲート電極５Ｇの側面上に、第１の膜７の一部７ａ及び第２の膜８の一部８ａを残す。この異方性エッチングは、例えばエッチングガスとしてＣＨＦ３を用い、圧力を１〜１０００Ｐａとしたドライエッチングにより行うことができる。
【００４１】
ゲート電極５Ｇの側面上に残っている第１の膜７ａ、第２の膜８ａ、及びゲート電極５Ｇをマスクとして、その両側の活性領域４の表層部に、ｐ型不純物を注入することにより、エクステンション部５Ｅよりも深く、かつ高濃度の深い領域５Ｂを形成する。不純物のイオン注入、活性化のためのアニールを行う。各々深い領域５Ｂとエクステンション部５Ｅとからなるソース領域５Ｓ及びドレイン領域５Ｄが形成される。
【００４２】
図５Ｆに示すように、ゲート電極５Ｇ、半導体基板１、及び第２の膜８ａに対して第１の膜７ａを選択的にエッチングできる条件で、第１の膜７ａを等方的にエッチングする。このエッチングは、例えば、エッチングガスとしてＣ４Ｆ８等のフロン系ガスに酸素を混合したガスを用い、圧力を１〜１０００Ｐａとしたドライエッチングにより行うことができる。さらに、第１の膜７ａを選択的に異方性エッチングする。このエッチングは、例えば、エッチングガスとしてＣ４Ｆ８等のフロン系ガスを用い、圧力を１〜１０００Ｐａとしたドライエッチングにより行うことができる。
【００４３】
このエッチングにより、第１の膜７ａが、その上端から高さ方向の途中までエッチングされることにより、第１の空洞１０が形成される。さらに、第１の膜７ａが、その側方の先端から横方向に途中までエッチングされることにより、第２の空洞１１が形成される。第１の膜７ａが横方向にエッチングされる際に、第２の空洞１１の開口部分の第２の膜８ａもわずかにエッチングされ、開口部分が広がる。当方性エッチングに続いて異方性エッチングが行われるため、空洞１０が空洞１１よりも深くなる。すなわち、アスペクト比が大きくなる。
【００４４】
図５Ｇに示すように、ソース領域５Ｓとドレイン領域５Ｄの表面、及びゲート電極５Ｇの上面に、金属シリサイド膜１５を形成する。金属シリサイド膜１５は、例えば、Ｎｉ膜やＣｏ膜等を基板上に堆積させた後、熱処理を行うことにより形成することができる。熱処理後に、未反応のＮｉ膜やＣｏ膜を除去する。
【００４５】
図５Ｈに示すように、引張応力が内在する窒化シリコン（ＳｉＮ）からなる厚さ１００ｎｍの応力制御膜２０を、熱ＣＶＤにより形成する。応力制御膜２０の堆積は、第２の空洞１１がＳｉＮで埋め込まれるが、第１の空洞１０は埋め込まれない条件で行う。第２の空洞１１の開口部が、第１の空洞１０の開口部に比べて大きいため、第２の空洞１１内にのみＳｉＮが充填される条件を見出すことが可能である。引張応力が内在する応力制御膜２０の成膜条件は、例えば下記の通りである。
・基板温度  ５００〜７００℃
・圧力  １３．３Ｐａ〜５．３２×１０４Ｐａ
・ＳｉＨ２Ｃｌ２＋ＳｉＨ４＋Ｓｉ２Ｈ４＋Ｓｉ２Ｈ６の混合ガス流量  ５〜５０ｓｃｃｍ
・ＮＨ３ガス流量  ５００〜１００００ｓｃｃｍ
・Ｎ２＋Ａｒの混合ガス流量  ５００〜１００００ｓｃｃｍ
上記条件で応力制御膜２０を形成すると、内在する引張応力が約１．４ＧＰａになる。
【００４６】
図５Ｉに示すように、応力制御膜２０の上に、酸化シリコン等からなる層間絶縁膜２３を形成する。層間絶縁膜２３の表面の平坦化を行った後、ソース領域５Ｓ、ゲート電極５Ｇ、及びドレイン領域５Ｄの上面に形成された金属シリサイド膜１５まで達するビアホールを形成する。層間絶縁膜２３にビアホールを形成するときに、応力制御膜２０がエッチングストッパとして機能する。これらのビアホール内に、それぞれタングステン（Ｗ）等からなる導電性のプラグ２６、２７、及び２８を充填する。プラグ２６、２７、及び２８は、それぞれソース領域５Ｓ、ゲート電極５Ｇ、及びドレイン領域５Ｄに接続される。
【００４７】
第１の空洞１０、第１の膜７ａ、第２の空洞１１内に充填されている窒化シリコン、及び第２の膜８ａが、それぞれ図１に示した第１の部分Ｒ１、第２の部分Ｒ２、第３の部分Ｒ３、及び第４の部分Ｒ４に対応する。第１の部分Ｒ１が空洞にされているため、応力制御膜２０に内在する引張応力が、ｎチャネルトランジスタ５のチャネル領域に効率的に伝達され、チャネル領域に、面内方向の引張応力が与えられる。これにより、トランジスタの特性を向上させることができる。
【００４８】
図５Ｇに示した工程で、第２の空洞１１の開口部が広がっているため、第３の部分Ｒ３の平均厚さが、第１の部分Ｒ１の平均厚さよりも厚い。
【００４９】
上記第２の実施例では、ｎチャネルトランジスタを製造したが、この製造方法は、ｐチャネルトランジスタにも適用可能である。ｐチャネルトランジスタを製造する場合には、ウェル３をｎ型にし、ソース領域５Ｓ及びドレイン領域５Ｄをｐ型にすればよい。さらに、チャネル領域に圧縮応力を与えるために、応力制御膜２０として、圧縮応力が内在する窒化シリコン膜を用いる。圧縮応力が内在する窒化シリコン膜は、プラズマ励起型ＣＶＤにより形成することができる。成膜条件は、例えば下記の通りである。
・圧力  １３．３Ｐａ〜５．３２×１０４Ｐａ
・ＳｉＨ４ガス流量  １００〜１０００ｓｃｃｍ
・ＮＨ３ガス流量  ５００〜１００００ｓｃｃｍ
・Ｎ２＋Ａｒの混合ガス流量  ５００〜１００００ｓｃｃｍ
・ＲＦパワー  １００〜１０００Ｗ
上記条件で応力制御膜２０を形成すると、内在する圧縮応力が約１．４ＧＰａになる。
【００５０】
応力制御膜２０に圧縮応力が内在し、第１の部分Ｒ１が空洞であるため、ｐチャネルトランジスタのチャネル領域に効率的に圧縮応力を印加することができる。これにより、ｐチャネルトランジスタの特性向上を図ることができる。
【００５１】
次に、図６Ａ〜図６Ｄを参照して、第３の実施例による半導体装置の製造方法について説明する。第２の実施例による半導体装置の製造方法の図５Ｄに示した状態までの工程と同様の工程を経て、第１の膜７及び第２の膜８を形成する。
【００５２】
図６Ａに示すように、第１の膜７に対して第２の膜８を選択的にエッチングする条件で、第２の膜８を異方性エッチングする。これにより、ゲート電極５Ｇの側面上に、第１の膜７を介して第２の膜８の一部８ｂが残る。第２の膜８の異方性エッチングは、例えば、エッチングガスとしてＣＨＦ３等のフロン系ガスを用いたドライエッチングにより行うことができる。
【００５３】
図６Ｂに示すように、ゲート電極５Ｇ、第２の膜８ａ及び半導体基板１に対して第１の膜７を選択的にエッチングできる条件で、第１の膜７を等方的にエッチングする。ゲート電極５Ｇよりも上方に堆積していた第１の膜７が除去され、ゲート電極５Ｇの上面が露出した時点でエッチングを停止させる。このエッチングは、例えばエッチングガスとしてＣ４Ｆ８等のフロン系ガスに酸素を混合させたガスを用い、圧力を１〜１０００Ｐａとしたドライエッチングにより行うことができる。第１の膜７は、第２の膜８ｂの側方の縁から横方向にもエッチングされ、第２の空洞１１が形成される。このとき、第２の膜８ｂもわずかにエッチングされることにより、第２の空洞１１の開口部が広がる。
【００５４】
図６Ｃに示すように、ゲート電極５Ｇ、第１の膜７ｂ、及び第２の膜８ｂをマスクとして、これらの両側の活性領域４の表層部に、ｎ型不純物を注入する。これにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域が形成される。ソース領域５Ｓ、ドレイン領域５Ｄ、及びゲート電極５Ｇの上面に、金属シリサイド膜１５を形成する。
【００５５】
図６Ｄに示すように、基板上に、引張応力が内在する応力制御膜２０を形成する。応力制御膜２０は、第２の空洞１１内に充填される。さらに、第１の実施例の図５Ｉの工程と同様に、層間絶縁膜２３、導電性プラグ２６、２７、２８を形成する。
【００５６】
第３の実施例では、ゲート電極５Ｇの側面上に残った第１の膜７ｂが、図１の第１の部分Ｒ１及び第２の部分Ｒ２に対応し、第２の空洞１１内に充填された応力制御膜２０が第３の部分Ｒ３に対応し、第２の膜８ｂが第４の部分Ｒ４に対応する。第１の部分Ｒ１が酸化シリコンで形成され、第３の部分Ｒ３が、酸化シリコンよりもヤング率の大きな窒化シリコンで形成されている。このため、第３の部分Ｒ３が酸化シリコンで形成される場合に比べて、応力制御膜２０に内在する応力を、チャネル領域に効率的に伝達させることができる。
【００５７】
第３の実施例において、半導体部分の導電型を反転させ、応力制御膜２０に内在する応力を圧縮応力とすることにより、ｐチャネルトランジスタを製造することができる。
【００５８】
次に、図７Ａ〜図７Ｄを参照して、第４の実施例による半導体装置の製造方法について説明する。第３の実施例による半導体装置の製造方法の図６Ａに示した状態までの工程と同様の工程を経て、第１の膜７及び第２の膜８ｂを形成する。
【００５９】
図７Ｂに示すように、ゲート電極５Ｇ、第２の膜８ｂ及び半導体基板１に対して第１の膜７を選択的にエッチングできる条件で、第１の膜７を等方的にエッチングする。第２の膜８ｂの側方の先端から第１の膜７が横方向にエッチングされ、第２の空洞１１が形成される。このエッチングは、例えばエッチングガスとしてＣ４Ｆ８等のフロン系ガスに酸素を混合させたガスを用い、圧力を１〜１０００Ｐａとしたドライエッチングにより行うことができる。第４の実施例では、第３の実施例の図６Ｂに示した工程のエッチングに比べてエッチング量を多くし、空洞１１のアスペクト比を大きくする。これにより、後の工程で堆積させる応力制御膜が空洞１１内に入り込みにくくなる。ゲート電極５Ｇの上に堆積していた第１の膜７がエッチングされ、ゲート電極５Ｇの上面が露出する。
【００６０】
図７Ｃに示したように、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域を形成する。さらに、ソース領域５Ｓ、ドレイン領域５Ｄ、及びゲート電極５Ｇの上面に、金属シリサイド膜１５を形成する。
【００６１】
図７Ｄに示すように、基板上に、圧縮応力を内在する応力制御膜２０Ａを形成する。応力制御膜２０Ａは、第２の空洞１１内に充填されない。第２の空洞１１の開口部が広げられていないため、第２の空洞１１内に応力制御膜２０Ａが充填されない成膜条件を見出すことが可能である。さらに、さらに、第１の実施例の図５Ｉの工程と同様に、層間絶縁膜２３、導電性プラグ２６、２７、２８を形成する。
【００６２】
第４の実施例では、ゲート電極５Ｇの側面上に残った第１の膜７ｂが、図１の第１の部分Ｒ１及び第２の部分Ｒ２に対応し、第２の空洞１１が第３の部分Ｒ３に対応し、第２の膜８ｂが第４の部分Ｒ４に対応する。第３の部分Ｒ３が空洞であるため、応力制御膜２０Ａに内在する圧縮応力が、チャネル領域に伝達されにくい。このため、ｎチャネルトランジスタのチャネル領域に加わる圧縮応力を低減させることができる。これにより、トランジスタのチャネル移動度の低下を抑制することができる。
【００６３】
第４の実施例において、半導体部分の導電型を反転させ、応力制御膜２０Ａに内在する応力を引張応力とすることにより、ｐチャネルトランジスタを製造することができる。
【００６４】
次に、図８Ａ〜図８Ｄを参照して、第５の実施例による半導体装置の製造方法について説明する。
【００６５】
図８Ａに示すように、半導体基板１の表層部に素子分離絶縁膜２が形成され、活性領域４及び３４が画定されている。一方の活性領域４の表層部にｐ型ウェル３が形成され、他方の活性領域３４の表層部にｎ型ウェル３３が形成されている。ｐ型の活性領域４内に、ｎチャネルトランジスタ５が形成されており、ｎ型の活性領域３４内にｐチャネルトランジスタ３５が形成されている。ｎチャネルトランジスタ５は、図５Ｉに示した第２の実施例によるｎチャネルトランジスタと同一の構造を有する。ｐチャネルトランジスタ３５は、ソース領域３５Ｓ、ドレイン領域３５Ｄ、ゲート絶縁膜３５Ｉ、及びゲート電極３５Ｇを含む。
【００６６】
ゲート電極３５Ｇの側方に、第１の膜７ｃ、第２の膜８ｃ、及び第１の空洞１０ｃが配置されている。第１の膜７ｃ、第２の膜８ｃ、及び第１の空洞１０ｃは、ｎチャネルトランジスタ５のゲート電極５Ｇの側方に配置された第１の膜７ｂ、第２の膜８ｂ、及び第１の空洞１０と同一の幾何学的形状を有する。
【００６７】
基板全面を覆うように、引張応力が内在する窒化シリコンからなる厚さ１００ｎｍの応力制御膜２０を形成する。ｎチャネルトランジスタ５側の第２の膜８ｂの側方の先端よりも第１の膜７ｂの先端が後退しており、後退した領域１１に応力制御膜２０が充填される。同様に、ｐチャネルトランジスタ３５側の第２の膜８ｃの側方の先端よりも第１の膜７ｃの先端が後退しており、後退した領域１１ｃに応力制御膜２０が充填される。
【００６８】
応力制御膜２０の上に、酸化シリコンからなる厚さ１０ｎｍのエッチングストッパ膜５０を形成する。
【００６９】
図８Ｂに示すように、ｎチャネルトランジスタ５が形成された活性領域４の上に応力制御膜２０及びエッチングストッパ膜５０を残し、ｐチャネルトランジスタ３５が形成された活性領域３４の上の応力制御膜２０及びエッチングストッパ膜５０を除去する。第２の膜８ｃと基板表面との間に第２の空洞１１ｃが現れる。ゲート電極３５Ｇと第２の膜８ｃとの間には、第１の空洞１０ｃが形成されたままである。
【００７０】
図８Ｃに示すように、基板全面に、圧縮応力が内在する窒化シリコンからなる厚さ１００ｎｍの応力制御膜５５を形成する。応力制御膜５５の堆積は、第１の空洞１０ｃ内に応力制御膜５５が充填されず、第２の空洞１１ｃ内には応力制御膜５５が充填される条件で行う。
【００７１】
図８Ｄに示すように、ｐチャネルトランジスタ３５が形成された活性領域３４の上に応力制御膜５５を残し、ｎチャネルトランジスタ５が形成された活性領域４の上の応力制御膜２０を除去する。その後、図５Ｉに示した層間絶縁膜２３、プラグ２６、２７、２８等を形成する。なお、ｐチャネルトランジスタ３５のソース領域３５Ｓ、ドレイン領域３５Ｄ、及びゲート電極３５Ｇに対応する位置にも、プラグを形成する。
【００７２】
ｎチャネルトランジスタ５においては、図５Ｉに示した第２の実施例と同様に、チャネル領域に効率的に引張応力を印加することができる。ｐチャネルトランジスタ３５においては、そのチャネル領域に効率的に圧縮応力を印加することができる。
【００７３】
次に、図９Ａ〜図９Ｇを参照して、第６の実施例による半導体装置の製造方法について説明する。
【００７４】
図９Ａに示すように、半導体基板１の表層部に素子分離絶縁膜２が形成され、活性領域４及び３４が画定されている。一方の活性領域４の表層部にｐ型ウェル３が形成され、他方の活性領域３４の表層部にｎ型ウェル３３が形成されている。ｐ型の活性領域４及びその上方の構造は、図５Ｄに示した第２の実施例による半導体装置の製造方法の途中段階の構造と同一である。ｎ型の活性領域３４内には、ｐチャネルトランジスタ用のゲート電極３５Ｇ、エクステンション部３５Ｅが形成されている。活性領域４の上に配置された第１の膜７及び第２の膜８が、活性領域３４及びゲート電極３５Ｇをも覆う。
【００７５】
図９Ｂに示すように、第２の膜８を異方性エッチングする。このエッチングは、図６Ａに示した第３の実施例による製造方法における第２の膜８のエッチングと同じ条件で行う。ゲート電極５Ｇの側面上に、第１の膜７を介して、第２の膜８の一部８ｂが残り、ゲート電極３５Ｇの側面の上に、第１の膜７を介して第２の膜８の一部８ｄが残る。
【００７６】
図９Ｃに示すように、ｐチャネルトランジスタ用の活性領域３４をレジストパターン６０で覆う。第２の膜８ｂに対して第１の膜７を選択的にエッチングする条件で、第１の膜７を異方性エッチングする。ゲート電極５Ｇの側面と第２の膜８ｂとの間、及び活性領域４と第２の膜８ｂとの間に、第１の膜７の一部７ｂが残る。
【００７７】
ゲート電極５Ｇ、第１の膜７ｂ、及び第２の膜８ｂをマスクとして、これらの両側の活性領域４の表層部に不純物を注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域を形成する。活性領域４内及びその上方の構造は、図５Ｅに示した第２の実施例による製造方法の途中段階の構造と同一である。
【００７８】
図９Ｄに示すように、ｎチャネルトランジスタ用の活性領域４の上に残っている第１の膜７ｂの一部を等方的にエッチングする。このエッチングは、図５Ｆに示した第２の実施例による製造方法において第１の膜７ｂをエッチングした方法と同一である。第２の実施例の場合と同様に、第１の空洞１０及び第２の空洞１１が形成される。
【００７９】
図９Ｅに示すように、ｐチャネルトランジスタ用の活性領域３４を覆っていたレジストパターン６０を除去し、ｎチャネルトランジスタ用の活性領域４を、新たに、レジストパターン６２で覆う。
【００８０】
図９Ｆに示すように、活性領域３４上の第１の膜７を等方的にエッチングする。このエッチング条件は、図７Ｂに示した第４の実施例による製造方法における第１の膜７のエッチング条件と同一である。ゲート電極３５Ｇの側面上に第１の膜７の一部７ｄが残ると共に、第２の膜８ｄと活性領域３４の表面との間に第２の空洞１１ｄが形成される。第２の空洞１１ｄの開口部は、ｎチャネルトランジスタ用の活性領域４上の第２の空洞１１の開口部よりも狭い。第１の膜７のエッチング後、活性領域３４の表層部に不純物を注入することにより、ソース領域３５Ｓ及びドレイン領域３５Ｄの深い領域を形成する。その後、レジストパターン６２を除去する。
【００８１】
図９Ｇに示すように、基板全面に、引張応力が内在する窒化シリコンからなる厚さ１００ｎｍの応力制御膜２０を形成する。応力制御膜２０は、ｎチャネルトランジスタ用の活性領域４上の第２の空洞１１内に充填され、第１の空洞１０内に充填されず、ｐチャネルトランジスタ用の活性領域３４上の第２の空洞１１ｄ内に充填されない条件で成膜する。ｐチャネルトランジスタ用の活性領域３４上の第２の空洞１１ｄの開口部が、ｎチャネルトランジスタ用の活性領域４上の第２の空洞１１の開口部よりも狭いため、上述の成膜条件を見出すことが可能である。
【００８２】
第６の実施例においては、ｎチャネルトランジスタ５が図５Ｉに示した第２の実施例によるｎチャネルトランジスタと同一の構造を有する。また、ｐチャネルトランジスタ３５が、図７Ｄに示した第４の実施例によるｎチャネルトランジスタ５の導電型を反転させ、応力制御膜２０Ａに内在する応力を引張応力としたものと同一の構造を有する。
【００８３】
図８Ｄに示した第５の実施例においては、ｎチャネルトランジスタ５を覆う応力制御膜２０と、ｐチャネルトランジスタ３５を覆う応力制御膜５５とを別々に成膜しなければならなかった。これに対し、第６の実施例では、ｎチャネルトランジスタ５及びｐチャネルトランジスタ３５の両方が、引張応力が内在する応力制御膜２０で覆われる。ｐチャネルトランジスタ３５を、引張応力が内在する応力制御膜２０で覆うと、チャネル領域に引張応力が印加され、チャネル移動度が低下してしまう。第６の実施例では、第２の空洞１１ｄが、図１に示した第３の部分Ｒ３に対応する。第３の部分Ｒ３が空洞にされているため、チャネル領域に印加される引張応力を軽減することができる。これにより、ｐチャネルトランジスタ３５の特性の劣化を抑制することができる。
【００８４】
第６の実施例において、各トランジスタの導電型を反転させ、応力制御膜２０に圧縮応力を内在させてもよい。この構成では、ｐチャネルトランジスタのチャネル領域に圧縮応力を効率的に伝達させることができる。ｎチャネルトランジスタにおいては、チャネル領域に印加される圧縮応力を軽減することができる。
【００８５】
上記実施例では、トランジスタのゲート電極の側面上に配置されるサイドウォール構造体の４つの部分を、酸化シリコン、窒化シリコン、及び空洞のいずれかで形成したが、他の種々のヤング率の材料を用いることも可能である。また、応力制御膜として窒化シリコン膜を用いたが、その他、圧縮応力や引張応力が内在する絶縁膜で形成してもよい。
【００８６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８７】
上記実施例から、以下の付記に示す発明が導出される。
【００８８】
（付記１）
第１導電型の第１の活性領域が画定された半導体基板と、
前記第１の活性領域の上に、該第１の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第１の活性領域の表層部に形成され、前記第１導電型とは反対の第２導電型のソース領域とドレイン領域とを含む第１のトランジスタと、
前記第１のトランジスタのゲート電極の側面及び該ゲート電極に隣接する第１の活性領域の表面の上に配置された第１のサイドウォール構造体と、
前記第１のトランジスタのゲート電極、前記第１のサイドウォール構造体、及び前記第１の活性領域を覆うように形成され、応力が内在する第１の応力制御膜と
を有し、
前記第１のサイドウォール構造体は、該ゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該ゲート電極の側面のうち下側の一部の領域から第１の活性領域の表面の一部の領域までに亘る第２の部分、第１の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該ゲート電極の側面及び第１の活性領域の上面に対向する第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも小さく、
前記第１のトランジスタのソース領域及びドレイン領域がｎ型で前記応力制御膜に内在する応力が引張応力であるか、または前記第１のトランジスタのソース領域及びドレイン領域がｐ型で前記応力制御膜に内在する応力が圧縮応力である半導体装置。
【００８９】
（付記２）
前記第１の部分が空洞である付記１に記載の半導体装置。
【００９０】
（付記３）
前記第３の部分の平均の厚さが、前記第１の部分の平均の厚さよりも厚い付記２に記載の半導体装置。
【００９１】
（付記４）
前記第１の部分と第２の部分とが同一の材料で形成されている付記１に記載の半導体装置
（付記５）
さらに、
前記半導体基板に形成された第２導電型の第２の活性領域と、
前記第２の活性領域の上に、該第２の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第２の活性領域の表層部に形成された第１導電型のソース領域とドレイン領域とを含む第２のトランジスタと、
前記第２のトランジスタのゲート電極の側面及び該ゲート電極の両側の第２の活性領域の表面の上に配置された第２のサイドウォール構造体と、
前記第２のトランジスタのゲート電極、前記第２のサイドウォール構造体、及び前記第２の活性領域を覆うように形成され、前記第１の応力制御膜とは反対符号の応力が内在する第２の応力制御膜と
を有し、
前記第２のサイドウォール構造体は、該第２のトランジスタのゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該第２のトランジスタのゲート電極の側面のうち下側の一部の領域から第２の活性領域の表面の一部の領域までに亘る第２の部分、第２の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該第２のトランジスタのゲート電極の側面及び第２の活性領域の上面に対向する第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも小さい付記１〜４のいずれかに記載の半導体装置。
【００９２】
（付記６）
さらに、
前記半導体基板に形成された第２導電型の第３の活性領域と、
前記第３の活性領域の上に、該第３の活性領域を横切るように配置されたゲート電極、及び該ゲート電極の両側の第２の活性領域の表層部に形成された第１導電型のソース領域とドレイン領域とを含む第３のトランジスタと、
前記第３のトランジスタのゲート電極の側面及び該ゲート電極の両側の第２の活性領域の表面の上に配置された第３のサイドウォール構造体と
を有し、
前記第１の応力制御膜が、前記第３のトランジスタのゲート電極、前記第３のサイドウォール構造体、及び前記第３の活性領域をも覆い、
前記第３のサイドウォール構造体は、該第３のトランジスタのゲート電極の側面のうち上側の一部の領域に沿う第１の部分、該第３のトランジスタのゲート電極の側面のうち下側の一部の領域から第３の活性領域の表面の一部の領域までに亘る第２の部分、第３の活性領域の表面のうち該第２の部分よりも外側の一部の領域に沿う第３の部分、及び該第１〜第３の部分を介して該第３のトランジスタのゲート電極の側面及び第３の活性領域の上に配置された第４の部分を含み、前記第１の部分のヤング率が前記第３の部分のヤング率よりも大きい付記１〜４のいずれかに記載の半導体装置。
【００９３】
（付記７）
前記第３のサイドウォール構造体の第３の部分が空洞である付記６に記載の半導体装置。
【００９４】
（付記８）
前記第１のサイドウォール構造体の第３の部分の平均厚さが、前記第３のサイドウォール構造体の第３の部分の平均厚さよりも厚い付記６または７に記載の半導体装置。
【００９５】
（付記９）
前記第３のサイドウォール構造体の第１の部分及び第２の部分が、同一の材料で形成されている付記６〜８のいずれかに記載の半導体装置。
【００９６】
（付記１０）
（ａ）半導体基板の表面に画定された第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と、
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と、
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と、
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と、
（ｅ）前記第１のゲート電極の側面上に、該第１の膜を介して該第２の膜の一部が残るように、前記第２の膜を異方性エッチングする工程と、
（ｆ）前記第１の膜をエッチングし、前記第１のゲート電極の側面上に、該第１の膜の一部及び第２の膜の一部からなる第１のサイドウォール構造体を残す工程と、
（ｇ）前記第１のゲート電極と前記第１のサイドウォール構造体とからなる凸部の両側の第１の活性領域の表層部に、第２導電型の不純物を注入する工程と、
（ｈ）前記第１のゲート電極、前記第２の膜、及び前記第１の活性領域の表層部に対して、前記第１の膜を選択的にエッチングできる条件で、前記第１のサイドウォール構造体を構成する第１の膜を、その上端から深さ方向に途中までエッチングして第１の空洞を形成すると同時に、その側方の先端から横方向に途中までエッチングして第２の空洞を形成する工程と、
（ｉ）前記第２の空洞内には充填され、前記第１の空洞内には充填されない条件で、前記第１のゲート電極及び前記第１のサイドウォール構造体を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、
前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法。
【００９７】
（付記１１）
前記工程ｈにおいて、前記第２の空洞の厚さが前記第１の空洞の厚さよりも、より大きく広がる条件で前記第１の膜をエッチングする付記１０に記載の半導体装置の製造方法。
【００９８】
（付記１２）
前記工程ａにおいて、前記半導体基板の表面に画定された第２導電型の活性領域の上に、該第２の活性領域を横切るように第２のゲート電極を形成し、
前記工程ｂが、さらに、前記第２のゲート電極の両側の第２の活性領域の表層部に、第１導電型の不純物を注入する工程を含み、
前記工程ｃにおいて、前記第２のゲート電極をも覆うように、前記第１の膜を形成し、
前記工程ｆ、ｇ、ｈを、前記第２の活性領域上の表面をレジストパターンで被覆した状態で行い、
前記工程ｅの後工程ｉの前に、さらに前記第１の活性領域上の表面を他のレジストパターンで覆った状態で、
（ｊ）前記第２の活性領域の上の第１の膜を、前記第２の膜の側方の縁から横方向に途中までエッチングして第３の空洞を形成すると同時に、前記第２のゲート電極の上に堆積している第１の膜をエッチングする工程を含み、
前記工程ｉにおいて、前記第３の空洞内には充填されない条件で、前記第２のゲート電極及びその側面上に残された前記第１の膜及び第２の膜を覆うように、前記第１の応力制御膜を形成する付記１０または１１に記載の半導体装置の製造方法。
【００９９】
（付記１３）
（ａ）半導体基板の第１導電型の第１の活性領域の上に、該第１の活性領域を横切るように第１のゲート電極を形成する工程と、
（ｂ）前記第１のゲート電極の両側の第１の活性領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入する工程と、
（ｃ）前記第１のゲート電極及び前記半導体基板の表面を覆うように、絶縁材料からなる第１の膜を形成する工程と、
（ｄ）前記第１の膜の上に、該第１の膜とは異なる絶縁材料からなる第２の膜を形成する工程と、
（ｅ）前記第１の膜に対して前記第２の膜を選択的にエッチングする条件で、前記第１のゲート電極の側面上に、該第１の膜を介して前記第２の膜の一部が残るように、該第２の膜を異方性エッチングする工程と、
（ｆ）前記第１のゲート電極及び前記第２の膜に対して前記第１の膜を選択的にエッチングする条件で、前記第２の膜の側方の縁から横方向の途中まで前記第１の膜をエッチングして第２の空洞を形成すると同時に、前記第１のゲート電極の上に堆積している前記第１の膜をエッチングする工程と、
（ｇ）前記第２の空洞内に充填される条件で、前記第１のゲート電極、前記工程ｅ及びｆで残された前記第２の膜及び第１の膜を覆うように、前記半導体基板の上に、応力が内在する第１の応力制御膜を形成する工程と
を有し、前記第１の膜は、前記第１の応力制御膜のヤング率よりも小さなヤング率を有し、前記第２導電型がｎ型であり、かつ前記第１の応力制御膜に内在する応力が引張応力であるか、または前記第２導電型がｐ型であり、かつ前記第１の応力制御膜に内在する応力が圧縮応力である半導体装置の製造方法。
【図面の簡単な説明】
【０１００】
【図１】第１の実施例による半導体装置の断面図である。
【図２】第１の実施例による半導体装置の各部分の寸法を示す線図である。
【図３】（３Ａ）は、第１の実施例による半導体装置に内在する応力の分布を示すグラフであり、（３Ｂ）は、第１の実施例による半導体装置に内在する歪の分布を示すグラフである。
【図４】（４Ａ）は、第１の実施例による半導体装置に内在する応力の分布を示すグラフであり、（４Ｂ）は、第１の実施例による半導体装置に内在する歪の分布を示すグラフである。
【図５−１】第２の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その１）である。
【図５−２】第２の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その２）である。
【図５−３】第２の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その３）である。
【図５−４】第２の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その４）である。
【図５−５】第２の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その５）である。
【図６−１】第３の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その１）である。
【図６−２】第３の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その２）である。
【図７−１】第４の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その１）である。
【図７−２】第４の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その２）である。
【図８−１】第５の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その１）である。
【図８−２】第５の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その２）である。
【図８−３】第５の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その３）である。
【図８−４】第５の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その４）である。
【図９−１】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その１）である。
【図９−２】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その２）である。
【図９−３】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その３）である。
【図９−４】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その４）である。
【図９−５】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その５）である。
【図９−６】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その６）である。
【図９−７】第６の実施例による半導体装置の製造方法における製造途中段階の装置の断面図（その７）である。
【符号の説明】
【０１０１】
１  半導体基板
２  素子分離絶縁膜
３  ｐ型ウェル
４  ｎチャネルトランジスタ用の活性領域
５  ｎチャネルトランジスタ
７、７ａ、７ｂ、７ｃ、７ｄ  第１の膜
８、８ａ、８ｂ、８ｃ、８ｄ  第２の膜
１０、１０ｃ  第１の空洞
１１、１１ｃ、１１ｄ  第２の空洞
１５  金属シリサイド膜
２０、２０Ａ、５５  応力制御膜
２３  層間絶縁膜
２６、２７、２８  導電性プラグ
３３  ｎ型ウェル
３４  ｐチャネルトランジスタ用の活性領域
３５  ｐチャネルトランジスタ
５０  エッチングストッパ膜
６０  ６２  レジストパターン
ＳＷ  サイドウォール構造体
Ｒ１  第１の部分
Ｒ２  第２の部分
Ｒ３  第３の部分
Ｒ４  第４の部分
【図１】
2007227563.tif 000004
【図２】
2007227563.tif 000005
【図３】
2007227563.tif 000006
【図４】
2007227563.tif 000007
【図５−１】
2007227563.tif 000008
【図５−２】
2007227563.tif 000009
【図５−３】
2007227563.tif 000010
【図５−４】
2007227563.tif 000011
【図５−５】
2007227563.tif 000012
【図６−１】
2007227563.tif 000013
【図６−２】
2007227563.tif 000014
【図７−１】
2007227563.tif 000015
【図７−２】
2007227563.tif 000016
【図８−１】
2007227563.tif 000017
【図８−２】
2007227563.tif 000018
【図８−３】
2007227563.tif 000019
【図８−４】
2007227563.tif 000020
【図９−１】
2007227563.tif 000021
【図９−２】
2007227563.tif 000022
【図９−３】
2007227563.tif 000023
【図９−４】
2007227563.tif 000024
【図９−５】
2007227563.tif 000025
【図９−６】
2007227563.tif 000026
【図９−７】
2007227563.tif 000027
【手続補正書】
【提出日】平成18年4月17日(2006.4.17)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５−４
【補正方法】変更
【補正の内容】
【図５−４】
2007227563.tif 000028
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５−５
【補正方法】変更
【補正の内容】
【図５−５】
2007227563.tif 000029