(57)【要約】      （修正有）【課題】3T2C型の半導体記憶装置の記憶素子に用いる強誘電体キャパシタのキャパシタ面積を十分に確保すると共に、第１の電極と第２の電極との間に生じるリークを防止する手段を提供する。【解決手段】SOI基板1に形成されたトランジスタとキャパシタとから構成される半導体記憶装置であって、キャパシタは、第１の電極22と第２の電極23と、この第１の電極22と第２の電極23との間に形成された強誘電体層25とから構成され、半導体基板1には、半導体層４を貫通して底面に絶縁膜3を露出し、かつ対向する側壁を備えるキャパシタ溝21a,21bが設けられ、第１および第２の電極は、互いに離間するようにキャパシタ溝の対向する側壁にそれぞれ形成され、強誘電体層25は、キャパシタ溝内における第１および第２の電極の間に形成される。【選択図】        図１
2007273664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトランジスタとキャパシタとから構成される半導体記憶装置であって、
前記キャパシタは、第１の電極と第２の電極と、該第１の電極と第２の電極との間に形成された強誘電体層とから構成され、
前記半導体基板は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とを備え、
該半導体基板には、前記半導体層を貫通して底面に前記絶縁膜を露出し、かつ対向する側壁を備えるキャパシタ溝が設けられ、
前記第１および第２の電極は、互いに離間するように前記キャパシタ溝の対向する側壁にそれぞれ形成され、
前記強誘電体層は、前記キャパシタ溝内における前記第１および第２の電極の間に形成されていることを特徴とする半導体記憶装置。
【請求項２】
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とで形成された半導体基板と、
該半導体基板に設定された素子形成領域の前記半導体層上の中央部に形成された第１のトランジスタと、
該第１のトランジスタの両側に配置され、前記半導体層および絶縁膜を掘り込んで底面を絶縁膜内に形成した第１および第２のキャパシタ溝と、
該第１および第２のキャパシタ溝に形成された第１および第２のキャパシタと、
前記第１のキャパシタ溝を挟んで前記第１のトランジスタの反対側の前記半導体層上に形成された第２のトランジスタと、
前記第２のキャパシタ溝を挟んで前記第１のトランジスタの反対側の前記半導体層上に形成された第３のトランジスタとを備えた半導体記憶装置であって、
前記第１のキャパシタは、前記第１のキャパシタ溝の両側の側壁にそれぞれ形成された蓄積電極および対向電極と、該蓄積電極と対向電極との間に埋込まれた強誘電体層とを有し、
前記第２のキャパシタは、前記第２のキャパシタ溝の両側の側壁にそれぞれ形成された蓄積電極および対向電極と、該蓄積電極と対向電極との間に埋込まれた強誘電体層とを有し、
前記第１および第２および第３のトランジスタは、それぞれゲート電極の両側の前記半導体層に形成された拡散層を有し、
前記第１のトランジスタは、前記第１のキャパシタの蓄積電極に接続する一の拡散層と、前記第２のキャパシタの蓄積電極に接続する他の拡散層とを有し、
前記第２のトランジスタは、前記第１のキャパシタの対向電極に接続する一の拡散層を有し、
前記第３のトランジスタは、前記第２のキャパシタの対向電極に接続する一の拡散層を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記第１および第２および第３のトランジスタの各ゲート電極に接続するワード線と、
前記第２のトランジスタの他の拡散層に接続する第１のビット線と、
前記第３のトランジスタの他の拡散層に接続する第２のビット線と、
前記第１のトランジスタのどちらか一方の拡散層に接続するデータ線とを設けたことを特徴とする半導体記憶装置。
【請求項４】
半導体基板に形成されたトランジスタとキャパシタとから構成される半導体記憶装置の製造方法であって、
前記半導体基板に前記キャパシタを形成する工程は、
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とを備えた前記半導体基板を準備する工程と、
前記半導体基板に、前記半導体層を貫通して底面に前記絶縁膜を露出し、かつ対向する側壁を備えるキャパシタ溝を設ける工程と、
前記キャパシタ溝の対向する側壁にそれぞれ前記第１および第２の電極を互いに離間するように形成する工程と、
前記キャパシタ溝内における前記第１および第２の電極の間に強誘電体層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とで形成され、素子形成領域の中央部に第１のトランジスタ形成領域を設定し、該第１のトランジスタ形成領域の両側にそれそれ第１のキャパシタ形成領域および第２のキャパシタ形成領域を設定し、前記第１のキャパシタ形成領域を挟んで前記第１のトランジスタ形成領域の反対側に第２のトランジスタ形成領域を、前記第２のキャパシタ形成領域を挟んで前記第１のトランジスタ形成領域の反対側に第３のトランジスタ形成領域を設定した半導体基板を準備する工程と、
前記第１および第２のキャパシタ形成領域にそれぞれ開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記半導体層および絶縁膜をエッチングし、底面を絶縁膜内とした第１および第２のキャパシタ溝を形成する工程と、
前記半導体層上および前記第１および第２のキャパシタ溝を被覆する電極材料からなる電極膜を形成する工程と、
異方性エッチングにより、前記電極膜をエッチングして、前記半導体層、並びに前記第１および第２のキャパシタ溝の底面の絶縁膜を露出させ、前記第１のキャパシタ溝の前記第２のキャパシタ溝側の側壁に蓄積電極を、その反対側の側壁に対向電極を、前記第２のキャパシタ溝の前記第１のキャパシタ溝側の側壁に蓄積電極を、その反対側の側壁に対向電極を形成する工程と、
該蓄積電極と対向電極との間に強誘電体材料を埋込んで強誘電体層を形成する工程と、
前記第１および第２および第３のトランジスタ形成領域の半導体層上の中央部にそれぞれゲート電極を形成する工程と、
前記第１および第２および第３のトランジスタ形成領域のゲート電極の両側の半導体層に、不純物をイオン注入し、前記第１のトランジスタ形成領域に、前記第１のキャパシタ溝の蓄積電極に接続する一の拡散層と、前記第２のキャパシタ溝の蓄積電極に接続する他の拡散層とを、前記第２のトランジスタ形成領域に、前記第１のキャパシタ溝の対向電極に接続する一の拡散層を、前記第３のトランジスタ形成領域に、前記第２のキャパシタの対向電極に接続する一の拡散層を形成する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタとキャパシタとを組合せて形成された記憶素子を備えた半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高速動作および低消費電力動作が可能な不揮発性メモリとして３Ｔ２Ｃ型の記憶素子を用いた半導体記憶装置が提唱されている。これは３つのトランジスタと２つの強誘電体キャパシタとを組合せて形成された記憶素子を、複数接続して半導体記憶装置を構成するものであり、今までのＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と比べて、高速かつ低消費電力なランダムアクセスが可能になるとされている（例えば、非特許文献１参照。）。
【０００３】
このような記憶素子に用いられる従来の強誘電体キャパシタは、シリコン基板上に形成されたトランジスタを覆う層間絶縁膜上に、対向電極となる白金配線を形成し、その上に強誘電体膜および白金膜を順に積層し、異方性エッチングにより白金膜および強誘電体膜をエッチングし、蓄積電極および強誘電体層を形成して強誘電体キャパシタを形成している（例えば、特許文献１参照。）。
【０００４】
なお、特許文献１は、１Ｔ１Ｃ型の記憶素子の強誘電体キャパシタに関する技術であるが、３Ｔ２Ｃ型の記憶素子の強誘電体キャパシタを形成する場合にも一般的に用いられている技術である。
【非特許文献１】Ｉｕ−Ｍｅｎｇ  Ｔｏｍ  Ｈｏ他５名、「Ａ  １．０Ｍｂｉｔ  ＳＢＴ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｔｒｉｎｉｏｎ  Ｃｅｌｌ  Ａｒｃｈｉｔｅｃｔｕｒｅ」、ＩＥＥＥ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ（ＮＶＭＴＳ）、２００５年１１月２４日
【特許文献１】特開平０７−１６１８２８号公報（第３頁段落００１３−００２０、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の特許文献１の技術においては、層間絶縁膜上の対向電極上に強誘電体膜および白金膜を順に積層し、これを異方性エッチングによりエッチングして強誘電体キャパシタの蓄積電極および強誘電体層を形成しているため、強誘電体キャパシタの形状が層間絶縁膜上等に２次元的に広がる形状を有しており、半導体記憶装置の集積化を進めて３Ｔ２Ｃ型の記憶素子を小型化するとキャパシタ面積が不足して十分な分極特性を維持することが困難になり、記憶素子の信頼性が低下するという問題がある。
【０００６】
また、強誘電体膜上に白金膜を積層した状態で異方性エッチングを行って強誘電体キャパシタを形成しているため、異方性エッチングにより白金膜をエッチングした時の残留副生成物が強誘電体層の側面に残留する場合があり、蓄積電極と対向電極との間にリークが生じて記憶素子の信頼性が低下するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、記憶素子に用いるキャパシタ（強誘電体キャパシタ）のキャパシタ面積を十分に確保すると共に、第１の電極（蓄積電極）と第２の電極（対向電極）との間に生じるリークを防止する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、半導体基板に形成されたトランジスタとキャパシタとから構成される半導体記憶装置であって、前記キャパシタは、第１の電極と第２の電極と、該第１の電極と第２の電極との間に形成された強誘電体層とから構成され、前記半導体基板は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とを備え、該半導体基板には、前記半導体層を貫通して底面に前記絶縁膜を露出し、かつ対向する側壁を備えるキャパシタ溝が設けられ、前記第１および第２の電極は、互いに離間するように前記キャパシタ溝の対向する側壁にそれぞれ形成され、前記強誘電体層は、前記キャパシタ溝内における前記第１および第２の電極の間に形成されていることを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、キャパシタ溝の深さと長さにより形成されるキャパシタ溝の側壁の面積を実質的なキャパシタ面積とすることができ、キャパシタのキャパシタ面積を十分に確保することができると共に、キャパシタの強誘電体層を、第１の電極と第２の電極との形成後に埋込むことができ、第１の電極を形成するときの残留副生成物の強誘電体層の側面への残留機会をなくして第１の電極と第２の電極との間のリークを防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明による半導体記憶装置およびその製造方法の実施例について説明する。
【実施例】
【００１０】
図１は実施例の半導体記憶装置の断面を示す説明図、図２は実施例の半導体記憶装置の上面を示す説明図、図３は実施例の記憶素子を示す回路図、図４、図５は実施例の半導体記憶装置の製造方法を示す説明図である。
なお、図１は図２に示すＡ−Ａ断面線に沿った一つの記憶素子の断面を示し、図２は第１および第２の層間絶縁膜を取り除いた状態で描いてある。
【００１１】
図１、図２において、１は半導体基板であり、シリコン（Ｓｉ）からなる支持基板２と、支持基板２上に形成された絶縁膜としての酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３と、埋込み酸化膜３上に形成された半導体層としてのシリコンからなるＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
本実施例の半導体基板１には、図４に示すように、記憶素子１２（後述）等を形成するための素子形成領域５と、素子形成領域５を囲って隣り合う素子形成領域５との間を絶縁分離する素子分離層４０（後述）を形成するための素子分離領域６が設定され、素子形成領域５の中央部には第１のトランジスタ形成領域８ａが設定され、第１のトランジスタ形成領域８ａの両側には第１および第２のキャパシタ形成領域７ａ、７ｂが設定され、第１のキャパシタ形成領域７ａと素子分離領域６との間には、第１のトランジスタ形成領域８ａに第１のキャパシタ形成領域７ａを挟んで隣り合う第２のトランジスタ形成領域８ｂが、第２のキャパシタ形成領域７ｂと素子分離領域６との間には、第１のトランジスタ形成領域８ａに第２のキャパシタ形成領域７ｂを挟んで隣り合う第３のトランジスタ形成領域８ｃが設定されている。
【００１２】
本実施例の第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃには、それぞれ第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃが形成され、第１および第２のキャパシタ形成領域７ａ、７ｂには、それぞれ第１および第２のキャパシタとしての第１および第２の強誘電体キャパシタ１１ａ、１１ｂが形成され、これら３つのトランジスタ１０と、２つのキャパシタとしての強誘電体キャパシタ１１により記憶素子１２が形成される。
【００１３】
本実施例の第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃは、ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一種であるｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子であり、比較的低濃度のＰ型不純物（Ｐ−）を拡散させたＳＯＩ層４上に形成された酸化シリコン等からなるゲート絶縁膜１４を介してＳＯＩ層４に対向配置されたポリシリコン等からなるゲート電極１５、ゲート電極１５の側面に形成された酸化シリコンからなるサイドウォール１６、ゲート電極１５の両側に比較的高濃度のＮ型不純物（Ｎ＋）を拡散させて形成されたソース層およびドレイン層として機能する拡散層１７ａ、１７ｂ等で構成されており、拡散層１７ａ、１７ｂに挟まれたゲート電極１５下のＳＯＩ層４がｎＭＯＳ素子のチャネル領域１８として機能し、ゲート電極１５に印加された電圧によりチャネル領域１８にチャネルが形成されてＯＮ状態になり、拡散層１７ａ、１７ｂ間を流れる電流を制御する機能を有している。
【００１４】
本実施例の第１および第２の強誘電体キャパシタ１１ａ、１１ｂは、第１および第２のキャパシタ形成領域７ａ、７ｂのＳＯＩ層４および埋込み酸化膜３を、支持基板２との間に埋込み酸化膜３を残すように掘り込んで、底面２０を埋込み酸化膜３内に形成した第１および第２のキャパシタ溝２１ａ、２１ｂにそれぞれ形成される。
第１の強誘電体キャパシタ１１ａは、第１のキャパシタ溝２１ａの第１のトランジスタ１０ａ側の側壁に形成された第１の電極としての蓄積電極２２と、蓄積電極２２に対向して第１のキャパシタ溝２１ａの第２のトランジスタ１０ｂ側の側壁に形成された第２の電極としての対向電極２３と、互いに離間した蓄積電極２２と対向電極２３との間に埋込まれた強誘電体層２５とで形成され、蓄積電極２２は第１のトランジスタ１０ａの拡散層１７ａに直接接続し、対向電極２３は第２のトランジスタ１０ｂの拡散層１７ｂに直接接続している。
【００１５】
また、第２の強誘電体キャパシタ１１ｂは、第２のキャパシタ溝２１ｂの第１のトランジスタ１０ａ側の側壁に形成された蓄積電極２２と、蓄積電極２２に対向して第２のキャパシタ溝２１ｂの第３のトランジスタ１０ｃ側の側壁に形成された対向電極２３と、蓄積電極２２と対向電極２３との間に埋込まれた強誘電体層２５とで形成され、蓄積電極２２は第１のトランジスタ１０ａの拡散層１７ｂに直接接続し、対向電極２３は第３のトランジスタ１０ｃの拡散層１７ａに直接接続している。
【００１６】
本実施例の強誘電体層２５は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴという。）等の強誘電体材料で形成され、蓄積電極２２および対向電極２３は、白金（Ｐｔ）等の電極材料で形成される。
２７は第１の層間絶縁膜であり、半導体基板１に形成された第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃ、並びに第１および第２の強誘電体キャパシタ１１ａ、１１ｂを覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
【００１７】
２８は第２の層間絶縁膜であり、半導体基板１上に形成された第１の層間絶縁膜２７上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
３０はコンタクトプラグであり、第１の層間絶縁膜２７を貫通して第１のトランジスタ１０ａの拡散層１７ｂ、第２のトランジスタ１０ｂの拡散層１７ａ、第３のトランジスタ１０ｃの拡散層１７ｂに達する貫通穴として開口されたコンタクトホール３１、並びに第１および第２の層間絶縁膜２７、２８を貫通して第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃの各ゲート電極１５に達する貫通穴として開口されたコンタクトホール３２に、タングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
【００１８】
第１のトランジスタ１０ａの拡散層１７ｂに接続するコンタクトプラグ３０は第１の層間絶縁膜２７上に形成されたデータ線３４（ＤＬ）に、第２のトランジスタ１０ｂの拡散層１７ａに接続するコンタクトプラグ３０は第１の層間絶縁膜２７上に形成された第１のビット線３５ａ（ＢＬ１）に、第３のトランジスタ１０ｃの拡散層１７ｂに接続するコンタクトプラグ３０は第１の層間絶縁膜２７上に形成された第２のビット線３５ｂ（ＢＬ２）に電気的に接続し、第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃの各ゲート電極１５に接続するコンタクトプラグ３０は第２の層間絶縁膜２８上に形成されたワード線３６（ＷＬ）にそれぞれ電気的に接続している。
【００１９】
本実施例のデータ線３４、第１および第２のビット線３５ａ、３５ｂ、ワード線３６は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成されている。
上記の構成により、図３に示す３Ｔ２Ｃ型の記憶素子１２の回路が形成される。
３８は分離溝であり、第１および第２のキャパシタ溝２１ａ、２１ｂと同様に素子分離領域６のＳＯＩ層４および埋込み酸化膜３を、支持基板２との間に埋込み酸化膜３を残すように掘り込んで底面３９を埋込み酸化膜３内に形成した素子形成領域５を囲む溝であって、第１の層間絶縁膜２７の形成時に、酸化シリコン等の絶縁材料が埋込まれてＳＯＩ層４の隣合う素子形成領域５間を電気的に絶縁分離する機能を有する素子分離層４０が形成される。
【００２０】
図４、図５において、４１はレジストマスクであり、フォトリソグラフィにより半導体基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例の異方性エッチング等のエッチングにおけるマスクとして機能する。
以下に、図４、図５にＰで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
【００２１】
Ｐ１（図４）、支持基板２上に膜厚５０００〜１００００Å（オングストローム）の埋込み酸化膜３を積層し、埋込み酸化膜３上に膜厚５００〜１０００ÅのＳＯＩ層４を積層した半導体基板１のＳＯＩ層４に、素子形成領域５とその周囲を囲む素子分離領域６、並びに素子形成領域５に第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃと第１および第２のキャパシタ形成領域７ａ、７ｂとを交互に設定した半導体基板１を準備し、フォトリソグラフィによりＳＯＩ層４上に、素子分離領域６と第１および第２のキャパシタ形成領域７ａ、７ｂのＳＯＩ層４を露出させた開口部を有するレジストマスク４１を形成する。
【００２２】
Ｐ２（図４）、工程Ｐ１で形成したレジストマスク４１をマスクとして異方性エッチングにより、ＳＯＩ層４および埋込み酸化膜３をエッチングして支持基板２との間に１０００〜２０００Å程度の埋込み酸化膜３を残すように掘り込んで、分離溝３８と、図６にＢで示す溝幅０．５〜１μｍ程度の第１および第２のキャパシタ溝２１ａ、２１ｂを形成し、前記レジストマスク４１を除去する。
【００２３】
これにより、図６に示すように、周囲を分離溝３８で囲まれた素子形成領域５に、第１および第２のキャパシタ溝２１ａ、２１ｂにより隔てられた、第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃのＳＯＩ層４が残される。
そして、スパッタ法、またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により電極材料をＳＯＩ層４上の全面に堆積し、ＳＯＩ層４、分離溝３８、並びに第１および第２のキャパシタ溝２１ａ、２１ｂを被覆する電極膜４２を形成する。
【００２４】
Ｐ３（図４）、異方性エッチングにより、電極膜４２の全面をエッチングして、ＳＯＩ層４、並びに第１および第２のキャパシタ溝２１ａ、２１ｂの底面２０と分離溝３８の底面３９の埋込み酸化膜３を露出させる。
これにより、第１のキャパシタ溝２１ａの第２のキャパシタ溝２１ｂ側の側壁に第１の強誘電体キャパシタ１１ａのサイドウォール形状の蓄積電極２２が、その反対側の側壁にサイドウォール形状の対向電極２３が自己整合的に、互いに離間して形成され、第２のキャパシタ溝２１ｂの第１のキャパシタ溝２１ａ側の側壁に第２の強誘電体キャパシタ１１ｂのサイドウォール形状の蓄積電極２２が、その反対側の側壁にサイドウォール形状の対向電極２３が自己整合的に、互いに離間して形成され、分離溝３８の側壁には電極膜４２が残留する。
【００２５】
Ｐ４（図４）、フォトリソグラフィによりＳＯＩ層４上に、素子形成領域５を覆う、つまり第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃのＳＯＩ層４、並びに第１および第２のキャパシタ溝２１ａ、２１ｂを覆うレジストマスク４１を形成し、これをマスクとして、異方性エッチングにより分離溝３８の側壁に残留した電極膜４２を除去する。
【００２６】
Ｐ５（図５）、工程Ｐ４で形成したレジストマスク４１を除去し、ＳＯＩ層４上、並びに第１および第２のキャパシタ溝２１ａ、２１ｂ、並びに分離溝３８内にスピンコート法、またはＣＶＤ法により強誘電体材料からなる強誘電体膜４３を成膜し、これをドライエッチングにより半導体基板１上の全面を、強誘電体膜４３の高さがＳＯＩ層４の上面より低くなるようにエッチングする。
【００２７】
これにより、第１および第２のキャパシタ溝２１ａ、２１ｂのそれぞれの蓄積電極２２と対向電極２３との間に、蓄積電極２２と対向電極２３の高さより低い高さで埋込まれた強誘電体層２５が形成され、分離溝３８に同じ高さの強誘電体膜４３が残留する。
Ｐ６（図５）、フォトリソグラフィによりＳＯＩ層４上に、工程Ｐ４と同様の素子形成領域５を覆うレジストマスク４１を形成し、これをマスクとして、ドライエッチングにより分離溝３８に残留した強誘電体膜４３を除去する。
【００２８】
Ｐ７（図５）、工程Ｐ６で形成したレジストマスク４１を除去し、露出した第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃのＳＯＩ層４上に、熱酸化法等によりゲート絶縁膜１４を形成するための酸化シリコン膜を形成し、その上にＣＶＤ法によりゲート電極１５を形成するためのポリシリコン膜を形成する。
そして、フォトリソグラフィによりポリシリコン膜上にゲート電極１５の形成領域を覆うレジストマスク４１（不図示）を形成し、ドライエッチング等により露出しているポリシリコン膜等をエッチングしてＳＯＩ層４を露出させ、第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃのＳＯＩ層４上の中央部にゲート絶縁膜１４を挟んでＳＯＩ層４に対向するゲート電極１５を形成する。
【００２９】
前記のレジストマスク４１を除去し、ゲート電極１５およびＳＯＩ層４上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングにより半導体基板１上の全面をエッチングして、ゲート電極１５の上面およびＳＯＩ層４の上面を露出させ、ゲート電極１５の側面にサイドウォール１６を形成する。
次いで、第１および第２および第３のトランジスタ形成領域８ａ、８ｂ、８ｃのＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入して各トランジスタ形成領域８のそれぞれのゲート電極１５の両側のＳＯＩ層４に拡散層１７ａ、１７ｂを形成する。
【００３０】
これにより、第１のトランジスタ形成領域８ａのゲート電極１５と第１のキャパシタ溝２１ａの蓄積電極２２と間のＳＯＩ層４に蓄積電極２２に直接接続する拡散層１７ａが、第２のキャパシタ溝２１ｂの蓄積電極２２との間のＳＯＩ層４に蓄積電極２２に直接接続する拡散層１７ｂが形成される。
また、第２のトランジスタ形成領域８ｂのゲート電極１５と第１のキャパシタ溝２１ａ対向電極２３との間のＳＯＩ層４に対向電極２３に直接接続する拡散層１７ｂが、第３のトランジスタ形成領域８ｃのゲート電極１５と第２のキャパシタ溝２１ｂの対向電極２３との間のＳＯＩ層４に対向電極２３に直接接続する拡散層１７ａが形成される。
【００３１】
Ｐ８（図５）、上記のようにして形成された第１および第２および第３のトランジスタ１０ａ、１０ｂ、１０ｃ、並びに第１および第２の強誘電体キャパシタ１１ａ、１１ｂ、並びに分離溝３８上を含む半導体基板１上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第１の層間絶縁膜２７を形成する。
これにより、分離溝３８に酸化シリコンが埋込まれ、この埋込まれた酸化シリコンが素子分離層４０として機能する。
【００３２】
また、蓄積電極２２および対向電極２３より高さを低くした強誘電体層２５の上部にも酸化シリコンが埋込まれ、蓄積電極２２と対向電極２３との間のショートが防止される。
第１の層間絶縁膜２７の形成後に、フォトリソグラフィにより第１の層間絶縁膜２７上に、第１のトランジスタ１０ａの拡散層１７ｂ、第２のトランジスタ１０ｂの拡散層１７ａ、第３のトランジスタ１０ｃの拡散層１７ｂ上のコンタクトホール３１の形成領域の第１の層間絶縁膜２７を露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２７を穿孔して、前記の各拡散層１７に達するコンタクトホール３１を形成する。
【００３３】
前記のレジストマスク４１の除去し、スパッタ法等によりコンタクトホール３１内に導電材料を埋め込んでコンタクトプラグ３０を形成し、その上面を平坦化処理して第１の層間絶縁膜２７の上面を露出させる。
次いで第１の層間絶縁膜２７上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、第１のトランジスタ１０ａの拡散層１７ｂにコンタクトプラグ３０を介して接続するデータ線３４、第２のトランジスタ１０ｂの拡散層１７ａにコンタクトプラグ３０を介して接続する第１のビット線３５ａ、第３のトランジスタ１０ｃの拡散層１７ｂにコンタクトプラグ３０を介して接続する第２のビット線３５ｂを形成する。
【００３４】
その後、工程Ｐ８と同様にして、第１の層間絶縁膜２７上に第２の層間絶縁膜２８を形成し、第１および第２の層間絶縁膜２７、２８を貫通して各トランジスタ１０のゲート電極１５に達するコンタクトホール３２に導電材料を埋込んでコンタクトプラグ３０を形成し、第２の層間絶縁膜２８上に各トランジスタ１０のゲート電極１５にコンタクトプラグ３０を介して接続するワード線３６を形成して、図１、図２に示す本実施例の３Ｔ２Ｃ型の記憶素子１２を有する半導体記憶装置を形成する。
【００３５】
このようにして形成された記憶素子１２にデータを書込むときは、ワード線３６に所定の電圧（例えば、３Ｖ）を印加して各トランジスタ１０をＯＮにし、データ線３４を０Ｖに固定して第１のビット線３５ａに図７に示す飽和電圧ＶＨを印加する。これにより第２のトランジスタ１０ｂの拡散層１７ｂに接続する第１の強誘電体キャパシタ１１ａの対向電極２３に正の飽和電圧ＶＨが印加され、強誘電体層２５の対向電極２３側に負の電荷が、蓄積電極２２側に正の電荷が集まる分極現象が生じ、飽和電圧ＶＨの印加を停止しても分極特性のヒステリシスにより第１の強誘電体キャパシタ１１ａの分極値は図７に示す正の分極値ＣＨに保持される。
【００３６】
次いで、第２のビット線３５ｂを０Ｖに固定し、データ線３４に飽和電圧ＶＨを印加する。これにより第１のトランジスタ１０ａの拡散層１７ｂに接続する第２の強誘電体キャパシタ１１ｂの蓄積電極２２に正の飽和電圧ＶＨが印加され、強誘電体層２５の蓄積電極２２側に負の電荷が、対向電極２３側に正の電荷が集まる分極現象が生じ、飽和電圧ＶＨの印加を停止しても分極特性のヒステリシスにより第２の強誘電体キャパシタ１１ｂの分極値は図７に示す負の分極値ＣＬに保持される。
【００３７】
これにより、第１および第２の強誘電体キャパシタ１１ａ、１１ｂには互いに逆の極性の分極値が保持され、一方の強誘電体キャパシタ１１を基準としてそこに保持されている分極値の正負により一つの記憶素子１２に「１」または「０」のデータが書込まれる。
例えば、第１の強誘電体キャパシタ１１ａを基準とすれば、第１の強誘電体キャパシタ１１ａには正の分極値ＣＨが保持されているので記憶素子１２に書込まれたデータは「１」になる。
【００３８】
なお、記憶素子１２の「０」のデータを書込む場合は、上記の書込み動作を逆にして第１の強誘電体キャパシタ１１ａには負の分極値ＣＬを、第２の強誘電体キャパシタ１１ｂには正の分極値ＣＨを保持するように動作させる。
このようにして書込まれた記憶素子１２のデータを読出すときは、ワード線３６に所定の電圧（例えば、３Ｖ）を印加して各トランジスタ１０をＯＮにし、データ線３４に０Ｖから飽和電圧ＶＨに至るパルス電圧を印加し、そのときに第１のビット線３５ａに出力される基準となる第１の強誘電体キャパシタ１１ａからの電圧と、第２のビット線３５ｂに出力される第２の強誘電体キャパシタ１１ｂからの電圧との差を検出し、第１の強誘電体キャパシタ１１ａに保持されていた分極値の正負を判定して記憶素子１２に書込まれていたデータの「１」または「０」を読出す。
【００３９】
この場合に、パルス電圧により第１および第２の強誘電体キャパシタ１１ａ、１１ｂの分極状態は一旦破壊されるので、読出したデータに基づいて上記と同様の書込み動作によりデータの再書込みを行い、記憶素子１２に書込まれていたデータを保持する。
また、記憶素子１２のデータを書替える場合は、上記の書込み動作により他のデータを記憶素子１２に書込んで、データの書換えを行う。
【００４０】
上記のようにして、本実施例の記憶素子１２に対するデータの書込み動作、読出し動作、書換え動作が行われる。
上述したように、本実施例の強誘電体キャパシタ１１は、ＳＯＩ層４および埋込み酸化膜３を掘り込んで形成したキャパシタ溝２１の側壁に形成した蓄積電極２２と対向電極２３との間に強誘電体層２５を埋込んで形成するので、キャパシタ溝２１の深さと長さにより形成されるキャパシタ溝２１の側壁の面積が実質的なキャパシタ面積となり、強誘電体キャパシタ１１のキャパシタ面積を十分に確保することが可能になり、十分な分極特性を維持して記憶素子１２の信頼性を向上させることができると共に、記憶素子１２の占有面積を縮小化して本実施例の半導体記憶装置を組み込んだデバイスの面積の縮小化に寄与することができる。
【００４１】
また、フォトリソグラフィ技術におけるコンタクト系パターニングの解像度限界は、ライン系パターニングのそれよりも更に微細な加工を可能にするので、強誘電体キャパシタ１１の加工寸法の下限を小さくすることができ、強誘電体キャパシタ１１の更なる高集積化が可能になる。
更に、本実施例の３Ｔ２Ｃ型の記憶素子１２は、記憶素子を構成する３つのトランジスタ１０のそれぞれのトランジスタ１０の間に２つの強誘電体キャパシタ１１をそれぞれ配置して横型配置として形成するので、トランジスタ上に強誘電体キャパシタを配置する縦型配置に比べて、半導体記憶装置に高さを低くすることができ、半導体記憶装置を組み込んだデバイスの薄型化に寄与することができる他、強誘電体キャパシタ１１の蓄積電極２２と対向電極２３とをそれぞれ隣接するトランジスタ１０の拡散層に直接接続することが可能になり、コンタクトプラグ３０の数を減少させて３Ｔ２Ｃ型の記憶素子１２の構成の簡素化を図ることができると共に、蓄積電極２２と対向電極２３とにそれぞれ接続するコンタクトプラグ３０の形成を不要にして製造工程の簡素化を図ることができる。
【００４２】
更に、強誘電体キャパシタ１１を形成するときに、蓄積電極２２と対向電極２３との形成後に強誘電体層を蓄積電極２２と対向電極２３との間に埋込むので、蓄積電極２２を形成するときの異方性エッチングにより電極膜４２の残留副生成物が強誘電体層２５の側面に残留することはなく、蓄積電極２２と対向電極２３との間のリークを防止して記憶素子１２の信頼性を向上させることができる。
【００４３】
なお、本実施例では、第１のトランジスタ１０ａの拡散層１７ｂにデータ線３４に接続するコンタクトプラグ３０を設けるとして説明したが、拡散層１７ａに設けるようにしても上記の書込み動作等の機能を損なうことなく、本実施例の記憶素子１２を形成することができる。
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板に設定された素子形成領域のＳＯＩ層上の中央部に第１のトランジスタを配置し、第１のトランジスタの両側に形成された第１および第２のキャパシタ溝に、それぞれのキャパシタ溝の両側の側壁に形成された蓄積電極および対向電極と、これらの間に埋込まれた強誘電体層とを有する第１および第２の強誘電体キャパシタを形成し、第１のトランジスタのゲート電極の両側の拡散層を第１の強誘電体キャパシタの蓄積電極および第２の強誘電体キャパシタの蓄積電極にそれぞれ接続し、第１のキャパシタ溝を挟んで第１のトランジスタの反対側に形成された第２のトランジスタの一の拡散層を第１の強誘電体キャパシタの対向電極に接続し、第２のキャパシタ溝を挟んで第１のトランジスタの反対側に形成された第３のトランジスタの一の拡散層を第２の強誘電体キャパシタの対向電極に接続するようにしたことによって、キャパシタ溝の深さと長さにより形成されるキャパシタ溝の側壁の面積を実質的なキャパシタ面積とすることができ、強誘電体キャパシタのキャパシタ面積を十分に確保することができると共に、強誘電体キャパシタの強誘電体層を、蓄積電極と対向電極との形成後に埋込むことができ、蓄積電極を形成するときの残留副生成物の強誘電体層の側面への残留機会をなくして蓄積電極と対向電極との間のリークを防止することができ、３Ｔ２Ｃ型の記憶素子の信頼性を向上させることができる。
【００４４】
なお、上記実施例における説明においては、一つの記憶素子のみを用いて説明したが、本実施例の半導体記憶装置は、複数のワード線と複数のビット線の交差箇所に記憶素子がマトリックス状に配置されていることは言うまでもない。
また、上記実施例においては、記憶素子のみの構成について説明したが、記憶素子に付随して半導体記憶装置に形成される他の半導体素子を用いて差別化を図るようにしてもよく、製造工程における成膜やエッチング等の手法も他の好適な手法を用いて行うようにしてもよい。
【００４５】
更に、上記実施例においては、各トランジスタはｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であっても同様である。
【図面の簡単な説明】
【００４６】
【図１】実施例の半導体記憶装置の断面を示す説明図
【図２】実施例の半導体記憶装置の上面を示す説明図
【図３】実施例の記憶素子を示す回路図
【図４】実施例の半導体記憶装置の製造方法を示す説明図
【図５】実施例の半導体記憶装置の製造方法を示す説明図
【図６】実施例の工程Ｐ２のキャパシタ溝と分離溝の上面を示す説明図
【図７】実施例の強誘電体キャパシタの作動を示す説明図
【符号の説明】
【００４７】
１    半導体基板
２    支持基板
３    埋込み酸化膜
４    ＳＯＩ層
５    素子形成領域
６    素子分離領域
７    キャパシタ形成領域
７ａ  第１のキャパシタ形成領域
７ｂ  第２のキャパシタ形成領域
８    トランジスタ形成領域
８ａ  第１のトランジスタ形成領域
８ｂ  第２のトランジスタ形成領域
８ｃ  第３のトランジスタ形成領域
１０  トランジスタ
１０ａ  第１のトランジスタ
１０ｂ  第２のトランジスタ
１０ｃ  第３のトランジスタ
１１  強誘電体キャパシタ
１１ａ  第１の強誘電体キャパシタ
１１ｂ  第２の強誘電体キャパシタ
１２  記憶素子
１４  ゲート絶縁膜
１５  ゲート電極
１６  サイドウォール
１７、１７ａ、１７ｂ  拡散層
１８  チャネル領域
２０、３９  底面
２１  キャパシタ溝
２１ａ  第１のキャパシタ溝
２１ｂ  第２のキャパシタ溝
２２  蓄積電極
２３  対向電極
２５  強誘電体層
２７  第１の層間絶縁膜
２８  第２の層間絶縁膜
３０  コンタクトプラグ
３１、３２  コンタクトホール
３４  データ線（ＤＬ）
３５ａ  第１のビット線（ＢＬ１）
３５ｂ  第２のビット線（ＢＬ２）
３６  ワード線
３８  分離溝
４０  素子分離層
４１  レジストマスク
４２  電極膜
４３  強誘電体膜
【図１】
2007273664.tif 000003
【図２】
2007273664.tif 000004
【図３】
2007273664.tif 000005
【図４】
2007273664.tif 000006
【図５】
2007273664.tif 000007
【図６】
2007273664.tif 000008
【図７】
2007273664.tif 000009