(57)【要約】【課題】電気的特性の検査では検出しにくい不良を短時間でかつ高精度に検出し、半導体装置の信頼性を向上させる。【解決手段】外観検査装置３により、半導体デバイスの形成後、個々の半導体チップの外観検査を行う。続いて、配線工程において、配線パターンによる配線層を形成する毎に、外観検査装置３による外観検査を行う。その後、最上配線層の上部に絶縁膜を形成し、プローバ２による電気的特性の検査を行う。これら外観検査と電気的特性検査とで不良と判別された半導体チップは、テスト制御部５において重ね合わせ処理され、集中マーカ６によって不良品を示すマーカが付けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体ウエハに形成された半導体チップの外観検査を行い、前記半導体チップの良／不良を判定し、その判定結果を出力する外観検査装置と、
前記半導体チップの電気的特性の検査を行い、前記半導体チップの良／不良を判定し、その判定結果を出力する電気的特性検査装置と、
前記外観検査装置、および前記電気的特性検査装置から出力された判定結果を受けて、外観検査において不良となった半導体チップと電気的特性の検査において不良となった半導体チップとを合わせて不良品と判定し、その判定結果を出力する検査制御部とを備えたことを特徴とするテストシステム。
【請求項２】
請求項１記載のテストシステムにおいて、
前記外観検査装置は、
少なくとも電子デバイスが形成された半導体ウエハ、および配線パターンによる配線層が形成される毎に外観検査を行い、各々の半導体チップの良／不良を判定し、
前記電気的特性検査装置は、
前記外観検査によって不良と判定された半導体チップの電気的特性を検査しないことを特徴とするテストシステム。
【請求項３】
請求項１または２記載のテストシステムにおいて、
前記検査制御部に接続され、前記検査制御部から出力される判定結果に基づいて、不良となった半導体チップに良品の半導体チップとの判別を行うマークをつけるマーカを備えたことを特徴とするテストシステム。
【請求項４】
電子デバイスが形成された半導体ウエハの外観検査を行い、各々の半導体チップの良／不良を判定する工程と、
前記電子デバイスが形成された半導体ウエハに配線パターンによる配線層を形成する毎に外観検査を行い、各々の半導体チップの良／不良を判定する工程と、
すべての配線層が形成され、最上配線層に保護膜が塗布された前記半導体ウエハにおける電子デバイスの電気的特性を検査する工程と、
前記外観検査、および前記電気的特性の検査において、不良となった半導体チップを不良品として処理する工程とを有したことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記電気的特性を検査する工程では、
前記外観検査によって不良と判定された半導体チップの電気的特性を検査しないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の検査技術に関し、特に、半導体装置の電気的特性検査における不良流出の防止に有効な技術に関する。
【背景技術】
【０００２】
半導体装置の電気的特性を検査するテストとしてプローブテストが広く知られている。このプローブテストは、半導体ウエハに形成された各半導体チップにおける電子デバイスの電気的特性を検査し、良／不良の判断を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記のような半導体装置の電気的特性によるテスト技術では、次のような問題点があることが本発明者により見い出された。
【０００４】
すなわち、プローブテストでは、半導体チップに形成された回路ブロック（回路モジュール）内における電気的特性の検査が対象となっており、回路ブロック間を接続する配線で発生した、異物などによる断線、接触不良、および短絡などの不良を発見することができないという問題がある。
【０００５】
そのため、製品となった半導体装置の出荷後に不良を引き起こしてしまう恐れが生じてしまい、該半導体装置の信頼性が低下してしまうことになる。
【０００６】
また、プローブテストにおいて、回路ブロック間を接続する配線などの検査を行うことも可能であるが、その場合、その検査に伴う項目が膨大な数になってしまい、検査時間やコストが大幅に増加してしまい、現実的ではなくなってしまう。
【０００７】
本発明の目的は、電気的特性の検査では検出しにくい不良を短時間でかつ高精度に検出し、半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明のテストシステムは、半導体ウエハに形成された半導体チップの外観検査を行い、該半導体チップの良／不良を判定し、その判定結果を出力する外観検査装置と、半導体チップの電気的特性の検査を行い、半導体チップの良／不良を判定し、その判定結果を出力する電気的特性検査装置と、外観検査装置、および電気的特性検査装置から出力された判定結果を受けて、外観検査において不良となった半導体チップと電気的特性の検査において不良となった半導体チップとを合わせて不良品と判定し、その判定結果を出力する検査制御部とを備えたものである。
【００１１】
また、本発明のテストシステムは、前記外観検査装置が、少なくとも電子デバイスが形成された半導体ウエハ、および配線パターンによる配線層が形成される毎に外観検査を行い、各々の半導体チップの良／不良を判定し、前記電気的特性検査装置が、外観検査によって不良と判定された半導体チップの電気的特性を検査しないものである。
【００１２】
さらに、本発明のテストシステムは、前記検査制御部に接続され、該検査制御部から出力される判定結果に基づいて、不良となった半導体チップに良品の半導体チップとの判別を行うマークをつけるマーカを備えたものである。
【００１３】
また、本願のその他の発明の概要を簡単に示す。
【００１４】
本発明の半導体装置の製造方法は、電子デバイスが形成された半導体ウエハの外観検査を行い、各々の半導体チップの良／不良を判定する工程と、電子デバイスが形成された半導体ウエハに配線パターンによる配線層を形成する毎に外観検査を行い、各々の半導体チップの良／不良を判定する工程と、すべての配線層が形成され、最上配線層に保護膜が塗布された半導体ウエハにおける電子デバイスの電気的特性を検査する工程と、外観検査、および電気的特性の検査において、不良となった半導体チップを不良品として処理する工程とを有したものである。
【００１５】
また、本発明の半導体装置の製造方法は、前記電気的特性を検査する工程において、外観検査によって不良と判定された半導体チップの電気的特性を検査しないものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
（１）半導体装置の不良や欠陥などを効率よく、低コストに検出することができる。
【００１８】
（２）また、半導体装置製造における歩留まりを向上させることができる。
【００１９】
（３）さらに、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は、本発明の一実施の形態によるテストシステムの構成を示すブロック図、図２は、図１のテストシステムによる検査工程のフローチャート、図３は、図１のテストシステムに設けられた外観検査装置による半導体チップの外観検査例を示す説明図、図４は、図１のテストシステムに設けられた外観検査装置による外観検査結果の処理例を示した説明図、図５は、図１のテストシステムに設けられたプローバによるプローブテストの検査結果の処理例を示した説明図、図６は、図１のテストシステムに設けられたテスト制御部による重ね合わせ処理による処理結果の処理例を示した説明図である。
【００２２】
本実施の形態において、テストシステム１は、半導体ウエハに形成された各半導体チップＣＨ（図４）の電気的特性の検査を行う。テストシステム１は、図１に示すように、プローバ（電気的特性検査装置）２、外観検査装置３、データサーバ（検査制御部）４、テスト制御部（検査制御部）５、および集中マーカ（マーカ）６から構成されている。
【００２３】
これらプローバ２、外観検査装置３、データサーバ４、ならびにテスト制御部５は、たとえば、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などの通信回線７によって相互に接続されている。
【００２４】
プローバ２は、半導体ウエハの各半導体チップＣＨに形成されたボンディングパッドにプローブ針を当てて、各半導体チップに形成された回路ブロック（機能ブロック）Ｂ（図３）の電気的試験を行い、半導体チップＣＨの良／不良を判別し、その結果をデータサーバ４に送信する。
【００２５】
外観検査装置３は、主に回路ブロック間を接続する配線パターンの形状、欠陥、傷、あるいは異物付着などがないかを光学的に読み取り、画像処理による良否判定を行い、その結果をデータサーバ４に送信する。
【００２６】
データサーバ４は、プローバ２、ならびに外観検査装置３から送信された検査結果を受け取って格納する。テスト制御部５は、たとえば、パーソナルコンピュータなどであり、テストシステム１のすべての制御を司ると共に、データサーバ４において格納された検査結果に基づいて、不良となった半導体チップＣＨの重ね合わせ処理を行う。
【００２７】
集中マーカ６は、テスト制御部５に接続されており、該テスト制御部５により重ね合わせ処理の結果に基づいて、プローバ２によるプローブテストと外観検査装置３による外観検査とで不良となったすべての半導体チップＣＨを検出し、それら不良となった半導体チップＣＨにインク、または刻印などを付け、良品の半導体チップＣＨとの判別を行う。
【００２８】
次に、本実施の形態におけるテストシステム１による検査工程について、図２のフローチャートを用いて説明する。
【００２９】
まず、半導体デバイスが形成された個々の半導体チップＣＨは、外観検査装置３による外観検査がそれぞれ行われる（ステップＳ１０１）。このとき、外観検査装置３による検査結果は、通信回線７を介してデータサーバ４に送信される。
【００３０】
続いて、配線工程において、半導体ウエハの個々の半導体チップ領域に配線パターンを形成する（ステップＳ１０２）。その後、再び、外観検査装置３による外観検査をそれぞれ行う（ステップＳ１０３）。外観検査装置３は、検査結果を通信回線７を介してデータサーバ４に送信する。
【００３１】
配線パターンを形成する配線工程は、通常、繰り返しの製造工程によって多層の配線層により形成されているので、各配線層が形成される毎に外観検査装置３による外観検査が行われることになる。たとえば、配線層が３層によって形成されている場合には、３回の外観検査が行われる。
【００３２】
また、外観検査装置３による外観検査は、たとえば、図３に示すように、半導体チップＣＨに形成された各々の回路ブロックＢを接続するブロック間配線ＢＨを主に検査する。
【００３３】
その後、保護膜塗布工程において、最上配線層の上部に配線層を保護する絶縁膜が形成され（ステップＳ１０４）、プローバ２による電気的特性の検査（プローブテスト）が行われる（ステップＳ１０５）。
【００３４】
このステップＳ１０５の処理では、ステップＳ１０１の処理、およびステップＳ１０３の処理において良品となった半導体チップのみの検査を行う。プローバ２は、プローブテスト終了後、検査結果を通信回線７を介してデータサーバ４に送信する。
【００３５】
続いて、テスト制御部５は、データサーバ４に格納された外観検査の結果とプローブテストの結果とを重ね合わせ処理を行い（ステップＳ１０６）、外観検査、およびプローブテストにおいて不良と判別された半導体チップＣＨを検出する。
【００３６】
ここで、外観検査、およびプローブテストの検査結果による重ね合わせ処理について、図４〜図６を用いて説明する。
【００３７】
図４は、外観検査装置３による外観検査（ステップＳ１０３）の検査結果の処理例を示した説明図である。
【００３８】
各々の半導体チップＣＨは、図４の上方に示すように、Ｘ座標、Ｙ座標によって位置が割り付けられている。図４では、’／’で示した半導体チップＣＨは、外観検査が良品であったことを示し、’Ａ’で示した半導体チップＣＨは、外観検査が不良品であったことを示している。
【００３９】
また、黒塗りで示された半導体チップＣＨは、基準となる半導体チップを示しており、重ね合わせ処理においてこの半導体チップの位置を基準として半導体ウエハの重ね合わせが行われる。さらに、無印の半導体チップＣＨは、検査対象外であることを示す。
【００４０】
図４の上方で示した検査結果（各々の半導体チップのＸ座標、Ｙ座標、良（／）不良（Ａ）の判定結果）は、図４の下方に示すように、たとえば、テキストデータに変換されてデータサーバ４に送信される。
【００４１】
次に、図５は、プローバ２によるプローブテスト（ステップＳ１０５）の検査結果の処理例を示した説明図である。
【００４２】
図５の上方において、’／’で示した半導体チップＣＨは、プローブテストが良品であったことを示し、’Ｂ’で示した半導体チップＣＨは、プローブテストが不良品であったことを示している。
【００４３】
また、図４と同様に、黒塗りで示された半導体チップＣＨは、基準となる半導体チップを示しており、無印の半導体チップは、検査対象外であることを示している。
【００４４】
図５の上方で示した検査結果（各々の半導体チップのＸ座標、Ｙ座標、良（／）不良（Ｂ）の判定結果）は、図５の下方に示すように、たとえば、テキストデータに変換されてデータサーバ４に送信される。
【００４５】
この場合、前述したように、外観検査で不良となった半導体チップＣＨ（’Ｂ’）に対しては、プローブテストを行わないので、該プローブテストのテスト時間を短縮することができる。
【００４６】
また、図６は、テスト制御部５による重ね合わせ処理（ステップＳ１０６）による処理結果を示した処理例の説明図である。
【００４７】
テスト制御部５の重ね合わせ処理では、データサーバ４に格納された図４のテキストデータと図５のテキストデータとに基づいて、外観検査とプローブテストとにおいて不良となったすべての半導体チップＣＨを不良の半導体チップとして検出し、その他の半導体チップＣＨは良品として処理する。
【００４８】
たとえば、図６の上方において、’／’で示した半導体チップＣＨは、外観検査、およびプローブテストが良品であったことを示し、’Ｃ’で示した半導体チップＣＨは、外観検査での不良品（Ａ）とプローブテストでの不良品（Ｂ）を重ね合わせたものを示している。
【００４９】
また、図４、図５と同様に、黒塗りで示された半導体チップＣＨは、基準となる半導体チップを示しており、無印の半導体チップＣＨは、検査対象外であることを示している。
【００５０】
そして、テスト制御部５は、図６の下方に示すように、重ね合わせ処理の結果（各々の半導体チップのＸ座標、Ｙ座標、良（／）不良（Ｃ）の判定結果）をテキストデータとして集中マーカ６に出力する。
【００５１】
集中マーカ６は、テスト制御部５から出力されたテキストデータを受けて、不良となった半導体チップＣＨ（図６上方の’Ｃ’で示された半導体チップ）に不良であることを識別するマーキングを行う。
【００５２】
それにより、本実施の形態によれば、プローブテストと外観検査とを合わせて実施することにより、該プローブテストでは検査することの困難なブロック間配線ＢＨにおける不良や欠陥などを効率よく、低コストに検出することができるので、半導体装置製造における歩留まりを向上させることができる。
【００５３】
また、不良品の半導体装置の出荷を高い精度で防止することができるので、該半導体装置の不良率を低減させることが可能となり、信頼性を向上させることができる。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
前記実施の形態では、プローブテスト後に外観検査を実施する例について記載したが、たとえば、半導体製造装置の調整不良などによってロット不良となった半導体ウエハの外観検査を行い、重ね合わせ処理することによって良品の半導体チップを選別するようにしてもよい。
【産業上の利用可能性】
【００５６】
本発明は、半導体装置における電気的特性検査の効率向上化技術に適している。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態によるテストシステムの構成を示すブロック図である。
【図２】図１のテストシステムによる検査工程のフローチャートである。
【図３】図１のテストシステムに設けられた外観検査装置による半導体チップの外観検査例を示す説明図である。
【図４】図１のテストシステムに設けられた外観検査装置による外観検査結果の処理例を示した説明図である。
【図５】図１のテストシステムに設けられたプローバによるプローブテストの検査結果の処理例を示した説明図である。
【図６】図１のテストシステムに設けられたテスト制御部による重ね合わせ処理による処理結果の処理例を示した説明図である。
【符号の説明】
【００５８】
１  テストシステム
２  プローバ（電気的特性検査装置）
３  外観検査装置
４  データサーバ（検査制御部）
５  テスト制御部（検査制御部）
６  集中マーカ（マーカ）
７  通信回線
ＣＨ  半導体チップ
Ｂ  回路ブロック
ＢＨ  ブロック間配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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