(57)【要約】      （修正有）【課題】相変化材料が低温で堆積され、その後の工程において結晶化温度を超えて加熱されるとアモルファス状態から結晶状態へと遷移し、その体積が最大約１０％減少する。この減少により相変化材料上に堆積された材料層の剥離が起こるので、その防止を図ることのできる半導体デバイスを提供する。【解決手段】半導体デバイスは、前処理されたウェハ１１０と、当該前処理されたウェハ１１０に接触しており、かつアニーリングされた相変化材料層１１８とを有している。上記半導体デバイスは、上記アニーリングされた相変化材料層１１８と接触している第１の材料層１１４を有している。【選択図】図１０
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【特許請求の範囲】
【請求項１】
前処理されたウェハと、
上記前処理されたウェハに接触しており、かつアニーリングされた相変化材料層と、
上記アニーリングされた相変化材料層に接触している第１の材料層と、を有した半導体デバイス。
【請求項２】
上記半導体デバイスは、相変化メモリを備えている、請求項１に記載の半導体デバイス。
【請求項３】
上記アニーリングされた相変化材料層は、アモルファス状態から結晶状態へと遷移したことによって構成されている、請求項１に記載の半導体デバイス。
【請求項４】
上記結晶状態は、面心立方結晶状態を含んでいる、請求項３に記載の半導体デバイス。
【請求項５】
上記結晶状態は、六方最密充てん結晶状態を含んでいる、請求項３に記載の半導体デバイス。
【請求項６】
上記第１の材料層は、導電性材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項７】
上記第１の材料層は、絶縁材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項８】
前処理されたウェハと、
上記前処理されたウェハに接触しており、かつアニーリングされた相変化材料層と、
上記アニーリングされた相変化材料層に接触している電極材料層と、を有した相変化メモリ。
【請求項９】
上記相変化材料層は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの内の少なくとも１つを含有している、請求項８に記載の半導体デバイス。
【請求項１０】
上記相変化材料層は、Ｇｅ２Ｓｂ２Ｔｅ５を含有している、請求項８に記載の半導体デバイス。
【請求項１１】
上記電極材料層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、およびＣｕの内の１つを含有している、請求項８に記載の半導体デバイス。
【請求項１２】
前処理されたウェハと、
上記前処理されたウェハ上に堆積された相変化材料層と、
上記相変化材料層上に堆積された第１の材料層と、
上記第１の材料層の剥離を防止するための手段とを備えた、半導体デバイス。
【請求項１３】
上記半導体デバイスは、相変化メモリを備えている、請求項１２に記載の半導体デバイス。
【請求項１４】
上記相変化材料層は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの内の少なくとも１つを含有している、請求項１２に記載の半導体デバイス。
【請求項１５】
上記相変化材料層は、Ｇｅ２Ｓｂ２Ｔｅ５を含有している、請求項１２に記載の半導体デバイス。
【請求項１６】
上記第１の材料層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、およびＣｕの内の１つを含有している、請求項１２に記載の半導体デバイス。
【請求項１７】
半導体デバイスを形成するための方法であって、
前処理されたウェハを備える工程と、
上記前処理されたウェハ上に、アモルファス状態にある相変化材料層を堆積する工程と、
上記相変化材料層をアニーリングして、上記相変化材料を上記アモルファス状態から結晶状態へ遷移させる工程と、を含んでいる方法。
【請求項１８】
上記相変化材料層をアニーリングする上記工程は、上記相変化材料層をｉｎ‐ｓｉｔｕアニーリングする工程を含んでいる、請求項１７に記載の方法。
【請求項１９】
上記相変化材料層をアニーリングする上記工程は、上記相変化材料層をｅｘ‐ｓｉｔｕアニーリングする工程を含んでいる、請求項１７に記載の方法。
【請求項２０】
上記相変化材料層をアニーリングする上記工程は、上記相変化材料層を熱アニーリングする工程を含んでいる、請求項１７に記載の方法。
【請求項２１】
上記相変化材料層をアニーリングする上記工程は、上記相変化材料層を加熱する工程を含んでいる、請求項１７に記載の方法。
【請求項２２】
上記相変化材料層上に第１の材料層を堆積する工程をさらに含んでいる、請求項１７に記載の方法。
【請求項２３】
相変化メモリを形成するための方法であって、
トランジスタとコンタクトプラグとを有する、前処理されたウェハを備える工程と、
上記前処理されたウェハ上に、アモルファス状態にある相変化材料層を堆積する工程と、
上記相変化材料層をアニーリングして、上記相変化材料を上記アモルファス状態から結晶状態へ遷移させる工程と、を含んでいる方法。
【請求項２４】
上記相変化材料層を堆積する上記工程は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの内の少なくとも１つを含有した材料を堆積する工程を含んでいる、請求項２３に記載の方法。
【請求項２５】
上記相変化材料層を堆積する工程は、Ｇｅ２Ｓｂ２Ｔｅ５を堆積する工程を含んでいる、請求項２３に記載の方法。
【請求項２６】
上記相変化材料層上に電極材料層を堆積する工程をさらに含んでいる、請求項２３に記載の方法。
【請求項２７】
上記電極材料層を堆積する上記工程は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、およびＣｕの内の１つを堆積する工程を含んでいる、請求項２６に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic;FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができ、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、一般的に、各メモリセル内の相変化材料内において誘発される温度に対応している。
【０００５】
相変化メモリ、または相変化材料を用いたその他のデバイスの形成中に、相変化材料がアモルファス状態から結晶状態へ遷移することによって、相変化材料の量が減少する。デバイスの形成中に、相変化材料が低温で堆積された場合は、その相変化材料はアモルファス状態にある。その後の工程において、相変化材料は、結晶化温度を超えて加熱される。相変化材料は、結晶化温度を超えて加熱されることによって、アモルファス状態から結晶状態へと遷移する。アモルファス状態から結晶状態への遷移によって、相変化材料の量（volume）が、最大約１０％減少する。この減量は、相変化材料上に堆積された材料層の剥離を引き起こすほどに顕著である。
【０００６】
上記および上記以外の理由により、本発明が必要とされる。
【０００７】
〔概要〕
本発明の一実施形態は、半導体デバイスを提供する。この半導体デバイスは、前処理されたウェハと、この前処理されたウェハに接触しており、かつアニーリングされた相変化材料層とを有している。上記半導体デバイスは、アニーリングされた上記相変化材料層に接触した第１の材料層を有している。
【０００８】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００９】
図１は、相変化材料が、アモルファス状態からＦＣＣ結晶状態およびＨＣＰ結晶状態へと遷移する一実施形態を示す図である。
【００１０】
図２は、前処理されたウェハの一実施形態の断面図である。
【００１１】
図３は、前処理されたウェハ、およびアモルファス相変化材料層の一実施形態の断面図である。
【００１２】
図４は、前処理されたウェハ、アモルファス相変化材料層、および第１の材料層の一実施形態の断面図である。
【００１３】
図５は、相変化材料層がアモルファス状態から結晶状態へ遷移するときに、相変化材料内において発生する力の一実施形態の断面図である。
【００１４】
図６は、相変化材料層がアモルファス状態から結晶状態へ遷移した後に発生する、第１の材料層の剥離の一実施形態の断面図である。
【００１５】
図７は、前処理されたウェハの一実施形態の断面図である。
【００１６】
図８は、前処理されたウェハ、およびアモルファス相変化材料層の一実施形態の断面図である。
【００１７】
図９は、相変化材料層がアモルファス状態から結晶状態へアニーリングによって遷移するときに、相変化材料内において発生する力の一実施形態の断面図である。
【００１８】
図１０は、前処理されたウェハ、結晶相変化材料層、および第１の材料層の一実施形態の断面図である。
【００１９】
図１１は、さらなる処理を行った後における、前処理されたウェハ、結晶相変化材料層、および第１の材料層の一実施形態の断面図である。
【００２０】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００２１】
図１は、相変化材料が、アモルファス状態１００から面心立方（ＦＣＣ）結晶状態１０２、および六方最密充てん（ＨＣＰ）結晶状態１０４へと遷移する一実施形態を示す図である。アモルファス相変化材料１００は、約１７５℃まで加熱されて、ＦＣＣ結晶相変化材料１０２となる。相変化材料の量は、アモルファス状態１００からＦＣＣ結晶状態１０２への遷移によって約７％減少する。ＦＣＣ結晶状態１０２にある相変化材料を約３５０℃までさらに加熱すると、ＨＣＰ結晶状態１０４の相変化材料となる。相変化材料の量は、ＦＣＣ結晶状態１０２からＨＣＰ結晶状態１０４への遷移によって、約２％減少する。
【００２２】
相変化材料の量は、相変化メモリデバイス、または相変化材料を用いたその他のデバイスの形成中に減少する。この減量によって引張応力が生じる。この引張応力によって、図２〜図６を参照しながら説明および図示したように、相変化材料層上に堆積された材料層が剥離する。相変化材料の量変化によって生じる引張応力に起因する剥離を防ぐために、堆積後に相変化材料がアニーリングされる。相変化材料をアニーリングすることによって、さらなる処理工程が行われる前に、相変化材料がアモルファス状態からＦＣＣ結晶状態またはＨＣＰ結晶状態へと遷移する。相変化メモリデバイス、または相変化材料を用いたその他のデバイスの形成プロセスの一実施形態について、以下の図７〜図１１を参照しながら説明および図示していく。
【００２３】
図２は、前処理されたウェハ１１０の一実施形態の断面図である。前処理されたウェハ１１０は、形成される特定のデバイスに適した任意の材料層またはデバイス特性を有している。一実施形態では、前処理されたウェハ１１０は、相変化メモリデバイスのためのトランジスタおよびコンタクトプラグを備えている。別の実施形態では、前処理されたウェハ１１０は、相変化材料を有するその他のデバイスに適した任意のデバイス特性を有している。
【００２４】
図３は、前処理されたウェハ１１０およびアモルファス相変化材料層１１２の一実施形態の断面図である。相変化材料層１１２は、本発明に従って様々な材料から形成することができる。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化材料層１１２は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されていてよい。別の実施形態では、相変化材料層１１２は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。さらに別の実施形態では、相変化材料層１１２は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。
【００２５】
カルコゲナイド複合材料などの相変化材料、またはその他の適切な任意の相変化材料は、前処理されたウェハ１１０上に堆積されて、相変化材料層１１２となる。相変化材料層１１２は、化学気相成長法（chemical vapor deposition; CVD）、原子層成長法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVP）、あるいはその他の適切な堆積技術を用いて堆積される。
【００２６】
図４は、前処理されたウェハ１１０、アモルファス相変化材料層１１２、および第１の材料層１１４の一実施形態の断面図である。一実施形態では、第１の材料層１１４は、例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮなどの導電性材料、あるいはその他の適切な導電性材料である。別の実施形態では、第１の材料層１１４は半導体材料である。別の実施形態では、第１の材料層１１４は、例えばＳｉＯ２、リンホウ素シリケートガラス（ＢＰＳＧ）、ホウ素シリケートガラス（ＢＳＧ）、低誘電率材料などの絶縁材料、あるいはその他の適切な誘電体材料である。上記導電性、半導体、または絶縁材料は、アモルファス相変化材料層１１２上に堆積されて、第１の材料層１１４となる。第１の材料層１１４は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、第１の材料層１１４は、相変化メモリデバイスを形成するための電極材料層である。別の実施形態では、第１の材料層１１４は、その他の適切なデバイスを形成するための層である。
【００２７】
図５は、相変化材料層１１２がアモルファス状態から結晶状態へ遷移するときに、相変化材料層１１８内において発生する力１１６の一実施形態の断面図である。力１１６は、第１の材料層１１４の堆積、あるいは相変化材料層１１２を加熱する別の処理工程に応答して発生する。相変化材料層１１２は、結晶化温度を超えて加熱されて、結晶質の相変化材料層１１８となる。アモルファス相変化材料層１１２が結晶質の相変化材料層１１８に遷移することによって、相変化材料の量が減少する。相変化材料の量がこのように減少することによって、力１１６が発生する。
【００２８】
図６は、アモルファス相変化材料層１１２が結晶相変化材料層１１８へ遷移した後に発生する、第１の材料層１１４の剥離の一実施形態の断面図である。減量に起因して相変化材料層１１８内において発生する力１１６によって、１１４ａ〜１１４ｃに示されているように、第１の材料層１１４の剥離が生じる。この剥離を防ぐための方法の一実施形態について、以下の図７〜図１１を参照しながら説明および図示していく。
【００２９】
図７は、前処理されたウェハ１１０の一実施形態の断面図である。前処理されたウェハ１１０は、形成される特定のデバイスに適した任意の材料層またはデバイス特性を有している。一実施形態では、前処理されたウェハ１１０は、相変化メモリデバイスのためのトランジスタおよびコンタクトプラグを有している。別の実施形態では、前処理されたウェハ１１０は、相変化材料を含んだ別のデバイスに適したデバイス特性を有している。
【００３０】
図８は、前処理されたウェハ１１０、およびアモルファス相変化材料層１１２の一実施形態の断面図である。カルコゲナイド複合材料などの相変化材料、またはその他の適切な相変化材料は、前処理されたウェハ１１０上に堆積されて、相変化材料層１１２となる。相変化材料層１１２は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
【００３１】
図９は、アモルファス相変化材料層１１２が、結晶状態の相変化材料層１１８にアニーリングによって遷移するときに、相変化材料１１８内において発生する力１１６の一実施形態の断面図である。アモルファス相変化材料層１１２は、アニーリングされて結晶相変化材料層１１８となる。アモルファス相変化材料層１１２は、クランプの付いた加熱チャック、真空チャック、Ｅチャック、またはその他の適切なアニーリング技術を用いてアニーリングされる。アニーリングは、ｉｎ‐ｓｉｔｕまたはｅｘ‐ｓｉｔｕで行われる。アニーリングを行うことによって、力１１６を生じさせる相変化材料の量が減少する。
【００３２】
図１０は、前処理されたウェハ１１０、結晶相変化材料層１１８、および第１の材料層１１４の一実施形態の断面図である。一実施形態では、第１の材料層１１４は、例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、ＴｉＳｉＮ、ＴａＳｉＮなどの導電性材料、あるいはその他の適切な導電性材料である。別の実施形態では、第１の材料層１１４は半導体材料である。別の実施形態では、第１の材料層１１４は、例えばＳｉＯ２、ＢＰＳＧ、ＢＳＧ、低誘電率材料などの絶縁材料、あるいはその他の適切な誘電体材料である。上記導電性、半導体、または絶縁材料は、アモルファス相変化材料層１１２上に堆積されて、第１の材料層１１４となる。第１の材料層１１４は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。一実施形態では、第１の材料層１１４は、相変化メモリデバイスを形成するための電極材料層である。別の実施形態では、第１の材料層１１４は、その他の適切なデバイスを形成するためのものである。
【００３３】
図１１は、さらなる処理を行った後における、前処理されたウェハ１１０、結晶相変化材料層１１８、および第１の材料層１１４の一実施形態の断面図である。結晶相変化材料層１１８が結晶状態にあることによって、第１の材料層１１４の堆積、または第１の材料層１１４の堆積後のさらなる処理によって、相変化材料の状態が遷移することはない。従って、相変化材料の量がさらに減少することはない。相変化材料の量がさらに減少することがないため、さらなる力１１６が発生することはない。さらなる力１１６が発生することがないため、第１の材料層１１４、および相変化材料層１１８上に堆積されたその他の材料層が剥離することはない。
【００３４】
本発明の実施形態は、相変化材料上に堆積された材料層が、形成中に剥離することを防止するための方法を提供する。堆積後のアモルファス相変化材料をアニーリングして、結晶状態に遷移させることによって、その後の処理工程において引張張力が生じることがない。このように、相変化材料上に堆積されたその他の材料層の剥離が防止される。
【００３５】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００３６】
【図１】相変化材料が、アモルファス状態からＦＣＣ結晶状態およびＨＣＰ結晶状態へと遷移する一実施形態を示す図である。
【図２】前処理されたウェハの一実施形態の断面図である。
【図３】前処理されたウェハ、およびアモルファス相変化材料層の一実施形態の断面図である。
【図４】前処理されたウェハ、アモルファス相変化材料層、および第１の材料層の一実施形態の断面図である。
【図５】相変化材料層がアモルファス状態から結晶状態へ遷移するときに、相変化材料内において発生する力の一実施形態の断面図である。
【図６】相変化材料層がアモルファス状態から結晶状態へ遷移した後に発生する、第１の材料層の剥離の一実施形態の断面図である。
【図７】前処理されたウェハの一実施形態の断面図である。
【図８】前処理されたウェハ、およびアモルファス相変化材料層の一実施形態の断面図である。
【図９】相変化材料層がアモルファス状態から結晶状態へアニーリングによって遷移するときに、相変化材料内において発生する力の一実施形態の断面図である。
【図１０】前処理されたウェハ、結晶相変化材料層、および第１の材料層の一実施形態の断面図である。
【図１１】さらなる処理を行った後における、前処理されたウェハ、結晶相変化材料層、および第１の材料層の一実施形態の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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