(57)【要約】【課題】オン電流の低下を防ぎつつ電気特性を向上させることが可能な薄膜半導体装置を提供する。【解決手段】端部領域１３１は、横長の矩形として示される半導体薄膜の外周に沿った環状の領域であり、チャネル領域１３２は、半導体薄膜の中央付近を通る縦長の矩形である。また、不純物領域１３３は、半導体薄膜１３全体から端部領域１３１を除いた領域からさらにチャネル領域１３２を除いた２個の矩形である。端部領域１３１のうちゲート電極１５直下に位置せずチャネル領域１３２と重ならない領域は高抵抗化されているが、端部領域１３１のうちゲート電極１５直下に位置しチャネル領域１３２と重なる領域は高抵抗化されていない。【選択図】図１
2007035665.tif 000002
【特許請求の範囲】
【請求項１】
外周に沿ったテーパー状の端部領域と前記端部領域に囲まれた内部領域とからなる島状の半導体薄膜および前記半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、
前記端部領域は、
前記ゲート電極直下に位置せず高抵抗化が施された第一領域と、
前記ゲート電極直下に位置し高抵抗化が施されない第二領域と
を有する薄膜半導体装置。
【請求項２】
請求項１に記載の薄膜半導体装置であって、
前記第一領域は、ｎ導電型不純物およびｐ導電型不純物の両方を添加されている
薄膜半導体装置。
【請求項３】
請求項１又は請求項２に記載の薄膜半導体装置であって、
前記端部領域は、１μｍ以下の幅を有する
薄膜半導体装置。
【請求項４】
外周に沿ったテーパー状の端部領域と前記端部領域に囲まれた内部領域とからなる島状の半導体薄膜および前記半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、
前記端部領域は、単位面積当たりのキャリア数を前記内部領域に近づけるために前記内部領域より多くのキャリア用不純物を添加される
薄膜半導体装置。
【請求項５】
外周に沿ったテーパー状の端部領域と前記端部領域に囲まれた内部領域とからなる島状の半導体薄膜および前記半導体薄膜下にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、
前記端部領域は、
前記ゲート電極直上に位置せず高抵抗化が施された第一領域と、
前記ゲート電極直上に位置し高抵抗化が施されない第二領域と
を有する薄膜半導体装置。
【請求項６】
外周に沿ったテーパー状の端部領域と前記端部領域に囲まれた内部領域とからなる島状の半導体薄膜および前記半導体薄膜下にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、
前記端部領域は、単位面積当たりのキャリア数を前記内部領域に近づけるために前記内部領域より多くのキャリア不純物を添加される
薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置に関し、特に、液晶表示装置や、有機ＥＬ表示装置、薄膜集積回路等に用いられるスイッチ素子である薄膜トランジスタ（ＴＦＴ）の構造に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタは、特許文献１において説明されるように、非晶質または結晶化された半導体薄膜を島状にパターニングした後、ゲート絶縁膜としてＣＶＤ法やスパッタ法によって絶縁膜を形成し、その上面にゲート電極を形成する。
【０００３】
しかし、ＣＶＤ法やスパッタ法で形成される絶縁膜は、ステップカバレージ（段差被覆性）が悪く、信頼性や歩留まり、特性に悪影響を及ぼしていた。
【０００４】
その改善策として、特許文献１では、島状の半導体薄膜において、外周に沿った端部領域をテーパー形状にし、この端部領域に元素導入または高速イオン注入を行っている。これにより、端部領域を高抵抗にして、電気的耐性を向上させている。
【０００５】
【特許文献１】特開平７−１７６７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、特許文献１に示される薄膜トランジスタでは、島状の半導体薄膜において、外周に沿ったテーパー形状の端部領域のうち全領域が高抵抗化される。しかし、端部領域の全てを高抵抗化した場合には、薄膜トランジスタのオン電流ＩONを決定するＷ／Ｌ比（Ｗ：ゲート電極と重なり合うチャネル幅、Ｌ：ゲート電極の幅）が小さくなるので、オン電流ＩONが低下してしまう。特に、より高精細な表示装置を実現するために薄膜トランジスタの小型化を進めた場合には、島状の半導体薄膜における端部領域の割合が大きくなるので、オン電流ＩONの低下が無視できなくなるほど大きくなる。
【０００７】
このような問題点を解決するために、島状の半導体薄膜の端部領域において、高抵抗化を行わないという手法が考えられる。しかし、島状の半導体薄膜においては、単位面積当たりのキャリア数（以下ではキャリア面密度とも呼ぶ）が体積に依存するので、膜厚が薄く体積が小さい端部領域は、端部領域以外の領域（内部領域）に比べてキャリア面密度が小さい。従って、端部領域が寄生トランジスタとなることにより、端部領域と内部領域とで、トランジスタの閾値電圧が異なるという現象が生じる。よって、薄膜トランジスタ全体のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示すグラフにおいて、２種類の閾値電圧の影響によるハンプ（階段）が生じるので、電気特性が劣化するという問題点があった。
【０００８】
本発明は以上の問題点を解決するためになされたものであり、オン電流の低下を防ぎつつ電気特性を向上させることが可能な薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る薄膜半導体装置は、外周に沿ったテーパー状の端部領域と端部領域に囲まれた内部領域とからなる島状の半導体薄膜および半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、端部領域は、ゲート電極直下に位置せず高抵抗化が施された第一領域と、ゲート電極直下に位置し高抵抗化が施されない第二領域とを有する。
【発明の効果】
【００１０】
本発明に係る薄膜半導体装置は、外周に沿ったテーパー状の端部領域と端部領域に囲まれた内部領域とからなる島状の半導体薄膜および半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を備える薄膜半導体装置であって、端部領域は、ゲート電極直下に位置せず高抵抗化が施された第一領域と、ゲート電極直下に位置し高抵抗化が施されない第二領域とを有する。従って、ゲート電極直下に位置するチャネル領域におけるＷ／Ｌ比の低下を防ぐことにより、オン電流の低下を防ぎつつ電気特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の各実施の形態について、詳細に説明する。なお、以下では、薄膜トランジスタ（薄膜半導体装置）がｎ導電型である場合について説明するが、薄膜トランジスタがｐ導電型である場合においても、注入する不純物を全て逆導電型とすることにより、本発明が適用可能となる。また、本明細書においては、キャリアとは、チャネルと同じ導電型の電荷を運ぶものを指すこととする。
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係るトップゲート型の薄膜トランジスタ１００の構造を示す上面図である。また、図２〜４には、それぞれ、図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、およびＣ−Ｃ’断面が示されている。なお、図１においては、図示の都合上、一部の部材が省略されている。
【００１３】
図１〜２に示されるように、島状に加工された半導体薄膜１３は、その外周に沿った端部領域１３１において、部分的にテーパー形状に加工されている。
【００１４】
図２に示されるように、半導体薄膜１３は、ガラス基板１１上に形成されたＳｉＯ2やＳｉＮからなる保護膜１２上に、形成されている。半導体薄膜１３の端部領域１３１は、ゲート電極１５直下に位置する領域を除き、ｎ型不純物としてのＰ（燐）およびｐ型不純物としてのＢ（硼素）の両方を添加されることにより真性半導体に近い高抵抗な特性を有している。
【００１５】
半導体薄膜１３上には、半導体薄膜１３を覆うように、ＳｉＯ2からなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、半導体薄膜１３にゲート電圧を印加するためのゲート電極１５が形成されている。以下では、半導体薄膜１３のうちゲート電極１５直下に位置する領域をチャネル領域１３２（太線）と呼び（チャネル領域１３２と端部領域１３１とは一部が重なっている）、半導体薄膜１３から端部領域１３１およびチャネル領域１３２を除いた領域を不純物領域１３３と呼ぶ。不純物領域１３３には、ｎ型不純物としてのＰが添加されている。
【００１６】
ゲート絶縁膜１４上およびゲート電極１５上には、ＳｉＯ2からなる絶縁膜１６が形成されている。絶縁膜１６にはコンタクトホール１７が形成されている。絶縁膜１６上にはソース／ドレイン電極１８が形成され、ソース／ドレイン電極１８と不純物領域１３３とはコンタクトホール１７において電気的に接続されている。
【００１７】
薄膜トランジスタ１００においては、端部領域１３１の端をテーパー形状に加工することにより、特許文献１と同様に、ゲート絶縁膜１４の被覆性を向上させている。これにより、電界集中を緩和し電気的耐性を高めることを可能としている。
【００１８】
図１の上面図において、端部領域１３１は、横長の矩形として示される半導体薄膜１３の外周に沿った環状の領域であり、チャネル領域１３２は、半導体薄膜１３の中央付近を通る縦長の矩形である。また、不純物領域１３３は、半導体薄膜１３全体から端部領域１３１を除いた領域（内部領域）からさらにチャネル領域１３２を除いた２個の矩形である。
【００１９】
本実施の形態では、図４に示されるように端部領域１３１のうちゲート電極１５直下に位置せずチャネル領域１３２と重ならない領域（第一領域）は高抵抗化されているが、図３に示されるように、端部領域１３１のうちゲート電極１５直下に位置しチャネル領域１３２と重なる領域（第二領域）は高抵抗化されていない。従って、チャネル領域１３２におけるＷ／Ｌ比の低下を防ぐことができるので、特許文献１と比較して、オン電流ＩONの低下を防ぐことが可能となる。
【００２０】
図５は、本実施の形態に係る薄膜トランジスタ１００のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性を示すグラフである。図５（ａ）には半導体薄膜１３全体のＩｄ−Ｖｇ特性が、図５（ｂ）には半導体薄膜１３から端部領域１３１を除いた領域（内部領域）のＩｄ−Ｖｇ特性が、図５（ｃ）には端部領域１３１のＩｄ−Ｖｇ特性が、それぞれ示されている。薄膜トランジスタ１００においては、端部領域１３１が高抵抗化されているので、図５（ｃ）に示されるように、端部領域１３１におけるドレイン電流値をほぼ０に近づけることができる。一方、図６には、比較用に、図５において端部領域１３１が高抵抗化されない従来の薄膜トランジスタのＩｄ−Ｖｇ特性が示されている。本実施の形態に係る薄膜トランジスタ１００においては、端部領域１３１に生じる寄生トランジスタを無効化することにより、図６（ａ）に示されるような２種類の閾値電圧の影響によるハンプ（階段）を低減し電気特性の劣化を防ぐことが可能となる。
【００２１】
次に、図７〜１０の断面図を用いて、薄膜トランジスタ１００の製造方法について説明する。なお、図７（ａ）〜１０（ａ）および図７（ｂ）〜１０（ｂ）は、それぞれ、Ａ−Ａ’断面およびＢ−Ｂ’断面に対応している。
【００２２】
まず、図７に示されるように、ガラス基板１１上に、プラズマＣＶＤ法またはスパッタ法により、厚さ２００〜３００ｎｍの保護膜１２を形成する。この保護膜１２は、ＳｉＯ2やＳｉＮ、もしくはこれらの多層膜から形成される。次に、保護膜１２上に、プラズマＣＶＤ法またはＬＰＣＶＤ法によりアモルファスシリコン膜を５０〜８０ｎｍ堆積させた後に、レーザーアニール法により再結晶化させる。これにより、ポリシリコンからなる半導体薄膜１３が形成される。次に、半導体薄膜１３に、閾値電圧を調整するために、イオンドーピング法によりｐ型不純物としてのＢを２〜４Ｅ１２ｃｍ-2添加する。
【００２３】
次に、図８に示されるように、半導体薄膜１３上に、公知のフォトリソグラフィー法により、レジストマスク２００を形成する。そして、公知のドライエッチング法により、レジストマスク２００を用いたエッチングを行い、半導体薄膜１３の端をテーパー状に加工する。このテーパー角度を２０〜５０°とすることにより、後の工程で形成されるゲート絶縁膜１４の被覆性を向上させることができる。
【００２４】
次に、図９に示されるように、レジストマスク２００を除去した後に、半導体薄膜１３上に、プラズマＣＶＤ法またはスパッタ法によりＳｉＯ2を５０〜１００ｎｍ堆積させることにより、ゲート絶縁膜１４を形成する。そして、形成されたゲート絶縁膜１４上にスパッタ法によりＣｒまたはＭｏを２００〜３００ｎｍ堆積させた後に、公知のフォトリソグラフィー法およびエッチング法を用いることにより、ゲート電極１５を形成する。次に、イオンドーピング法により、ゲート電極１５をマスクとして、ｎ型不純物としてのＰを５Ｅ１５ｃｍ-2添加する。このとき、ゲート電極１５直下に位置しＰが注入されない領域がチャネル領域１３２となる。
【００２５】
次に、図１０に示されるように、フォトリソグラフィー法により、半導体薄膜１３から端部領域１３１を除いた領域上を覆うようなレジストマスク２１０を形成した後に、イオンドーピング法により、ｐ型不純物としてのＢを５Ｅ１５ｃｍ-2添加する。この端部領域１３１（ゲート電極１５直下に位置する第二領域を除く）は、ｎ型不純物としてのＰとｐ型不純物としてのＢとが、高濃度かつ同量で添加されるので、互いの導電性が打ち消され、後述するように、真性半導体に近い高抵抗な特性を有する。但し、端部領域１３１のうちゲート電極１５直下に位置する第二領域は、ｐ型不純物としてのＢは添加されないので、高抵抗な特性は示さない。
【００２６】
次に、レジストマスク２１０を除去した後に、ＳｉＯ2を４００〜５００堆積させることにより絶縁膜１６を形成する。そして、４００〜４５０℃の不活性ガス雰囲気中にて不純物を活性化させる。これにより不純物領域１３３が導電性を有するようになるとともに、ＰおよびＢの両方が添加された端部領域１３１は、真性半導体に近い高抵抗な特性を有するようになる。次に、絶縁膜１６にコンタクトホール１７を形成した後に、絶縁膜１６上に、ＣｒまたはＭｏとＡｌとの積層膜からなるソース／ドレイン電極１８を形成する。これにより、図２〜３に示される薄膜トランジスタ１００が形成される。
【００２７】
このように、本実施の形態に係る薄膜トランジスタ１００は、端部領域１３１のうち、ゲート電極１５直下に位置しない第一領域においては特許文献１と同様に高抵抗化が施されるが、ゲート電極１５直下に位置する第二領域においては特許文献１とは異なり高抵抗化が施されない。従って、特許文献１と比較して、チャネル領域１３２におけるＷ／Ｌ比の低下を防ぐことにより、オン電流ＩONの低下を防ぎつつ電気特性を向上させることが可能となる。
【００２８】
また、実験の結果、端部領域１３１の幅を１μｍ以下とすることにより、さらに電気特性を向上できることが分かっている。
【００２９】
なお、上述においては、薄膜トランジスタ１００として、半導体薄膜１３の上方にゲート電極１５が位置するトップゲート型のものについて説明した。しかし、薄膜トランジスタ１００は、トップゲート型に限らず、あるいは、図１１に示されるように、半導体薄膜１３の下方にゲート電極１５が位置するボトムゲート型のものであってもよい。この場合、チャネル領域１３２は、半導体薄膜１３のうちゲート電極１５直上に位置する領域として規定される。
【００３０】
＜実施の形態２＞
実施の形態１においては、特許文献１と同様に、端部領域１３１を高抵抗化することにより、Ｉｄ−Ｖｇ特性グラフにおけるハンプを低減し電気特性の劣化を防いでいる。しかし、Ｉｄ−Ｖｇ特性グラフにおけるハンプを低減するためには、必ずしも端部領域１３１を高抵抗化する必要はなく、端部領域１３１と端部領域１３１以外の領域（内部領域）とで、ハンプの原因となる単位面積当たりのキャリア数の差（キャリア面密度の差）を低減すればよい。
【００３１】
図１２は、実施の形態２に係るトップゲート型の薄膜トランジスタ１００’の構造を示す上面図である。また、図１３〜１５には、それぞれ、図１２のＡ−Ａ’断面、Ｂ−Ｂ’断面、およびＣ−Ｃ’断面が示されている。
【００３２】
図１２〜１５は、図１〜４において、それぞれ、端部領域１３１とチャネル領域１３２と不純物領域１３３とを有する半導体薄膜１３に代えて、端部領域１３１’とチャネル領域１３２’と不純物領域１３３’とを有する半導体薄膜１３’を設けたものである。図１２〜１３に示されるように、端部領域１３１’は、端部領域１３１に比べてやや狭く、端部領域１３１がテーパー状の領域と板状の領域とからなっているのに対し、端部領域１３１’はテーパー状の領域のみからなっている。
【００３３】
本実施の形態では、比較的に膜厚が薄く体積が小さい端部領域１３１’に、選択的にキャリア用不純物を添加することにより、比較的に膜厚が厚く体積が大きい内部領域のキャリア面密度に近づけている。すなわち、端部領域１３１’のキャリア面密度が内部領域のキャリア面密度に等しくなるように端部領域１３１’に選択的にＢを注入することにより、端部領域１３１’のＩｄ−Ｖｇ特性を、内部領域のＩｄ−Ｖｇ特性と等しくしハンプを低減することが可能となる。
【００３４】
図１６は、本実施の形態に係る薄膜トランジスタ１００’のＩｄ−Ｖｇ特性を示すグラフである。図１６（ａ）には半導体薄膜１３’全体のＩｄ−Ｖｇ特性が、図１６（ｂ）には半導体薄膜１３’から端部領域１３１’を除いた領域（内部領域）のＩｄ−Ｖｇ特性が、図１６（ｃ）には端部領域１３１’のＩｄ−Ｖｇ特性が、それぞれ示されている。図１６（ｂ）〜図１６（ｃ）に示されるように、端部領域１３１’と内部領域とでは、Ｉｄ−Ｖｇ特性における閾値電圧は等しい。従って、図１６（ａ）に示されるように、ハンプを低減し電気特性の劣化を防ぐことが可能となる。
【００３５】
次に、図１７〜２０の断面図を用いて、薄膜トランジスタ１００’の製造方法について説明する。なお、図１７（ａ）〜２０（ａ）および図１７（ｂ）〜２０（ｂ）は、それぞれ、Ａ−Ａ’断面およびＢ−Ｂ’断面に対応している。
【００３６】
まず、図１７に示されるように、ガラス基板１１上に、プラズマＣＶＤ法またはスパッタ法により、厚さ２００〜３００ｎｍの保護膜１２を形成する。この保護膜１２は、ＳｉＯ2やＳｉＮ、もしくはこれらの多層膜から形成される。次に、保護膜１２上に、プラズマＣＶＤ法またはＬＰＣＶＤ法によりアモルファスシリコン膜を５０〜８０ｎｍ堆積させた後に、レーザーアニール法により再結晶化させる。これにより、ポリシリコンからなる半導体薄膜１３’が形成される。次に、半導体薄膜１３’に、閾値電圧を調整するために、イオンドーピング法によりｐ型不純物としてのＢを２〜４Ｅ１２ｃｍ-2添加する。
【００３７】
次に、図１８に示されるように、半導体薄膜１３’上に、公知のフォトリソグラフィー法により、レジストマスク２００を形成する。そして、公知のドライエッチング法により、レジストマスク２００を用いたエッチングを行い、半導体薄膜１３’の端をテーパー状に加工する。このテーパー角度を２０〜５０°とすることにより、後の工程で形成されるゲート絶縁膜１４の被覆性を向上させることができる。
【００３８】
次に、図１９に示されるように、レジストマスク２００の上方から、イオンドーピング法によりｐ型不純物としてのＢを１Ｅ１２ｃｍ-2添加する。これにより、半導体薄膜１３’の端部領域１３１’のみに選択的にＢが注入される。すなわち、端部領域１３１’には、内部領域より多くのキャリア用不純物（Ｂ）が添加される。これにより、図１８の工程におけるエッチングで低減した端部領域１３１’のキャリアを補充することが可能となる。
【００３９】
次に、図２０に示されるように、レジストマスク２００を除去した後に、半導体薄膜１３’上に、プラズマＣＶＤ法またはスパッタ法によりＳｉＯ2を５０〜１００ｎｍ堆積させることにより、ゲート絶縁膜１４を形成する。そして、形成されたゲート絶縁膜１４上にスパッタ法によりＣｒまたはＭｏを２００〜３００ｎｍ堆積させた後に、公知のフォトリソグラフィー法およびエッチング法を用いることにより、ゲート電極１５を形成する。次に、イオンドーピング法により、ゲート電極１５をマスクとして、ｎ型不純物としてのＰを５Ｅ１５ｃｍ-2添加する。このとき、ゲート電極１５直下に位置しＰが注入されない領域がチャネル領域１３２’となり、ゲート電極１５直下に位置せずＰが注入される領域が、不純物領域１３３’となる。また、端部領域１３１’においては、ゲート電極１５直下に位置する第二領域を除いた領域すなわち第一領域に、Ｐが注入される。すなわち、端部領域１３１’の第一領域においては、ｐ型不純物としてのＢおよびｎ型不純物としてのＰの両方が添加されるが、添加される量としては、ＢよりＰの方が多いので、第一領域は、ｎ導電型となる。
【００４０】
次に、ＳｉＯ2を４００〜５００堆積させることにより絶縁膜１６を形成する。そして、４００〜４５０℃の不活性ガス雰囲気中にて不純物を活性化させる。これにより不純物領域１３３’と端部領域１３１’の第一領域とが導電性を有するようになる。次に、絶縁膜１６にコンタクトホール１７を形成した後に、絶縁膜１６上に、ＣｒまたはＭｏとＡｌとの積層膜からなるソース／ドレイン電極１８を形成する。これにより、図２〜３に示される薄膜トランジスタ１００’が形成される。
【００４１】
このように、本実施の形態に係る薄膜トランジスタ１００’では、端部領域１３１’は、キャリア面密度を内部領域に近づけるために、内部領域より多くのＢを添加される。これにより、Ｉｄ−Ｖｇ特性における端部領域１３１’の閾値電圧と内部領域の閾値電圧とを等しくすることによりハンプを低減することが可能となる。従って、特許文献１とは異なり端部領域１３１’には高抵抗化が施されないので、実施の形態１と同様に、オン電流ＩONの低下を防ぎつつ電気特性を向上させることができる。
【００４２】
なお、上述においては、図１８〜１９で同一のレジストマスク２００を用いて、半導体薄膜１３’の端のエッチングおよびＢのイオンドーピングを行うことにより、端部領域１３１’がテーパー状の領域のみからなるように形成する場合について説明した。しかし、これに限らず、例えば図１８ではレジストマスク２００を用いて半導体薄膜１３’の端のエッチングを行った後に図１９ではレジストマスク２１０を用いてＢのイオンドーピングを行うことにより、端部領域１３１’をテーパー状の領域と板状の領域とからなるように形成してもよい。
【００４３】
また、上述においては、薄膜トランジスタ１００’として、半導体薄膜１３’の上方にゲート電極１５が位置するトップゲート型のものについて説明したが、実施の形態１と同様、半導体薄膜１３’の下方にゲート電極１５が位置するボトムゲート型のものであってもよい。
【図面の簡単な説明】
【００４４】
【図１】実施の形態１に係る薄膜トランジスタの構造を示す上面図である。
【図２】実施の形態１に係る薄膜トランジスタの構造を示す断面図である。
【図３】実施の形態１に係る薄膜トランジスタの構造を示す断面図である。
【図４】実施の形態１に係る薄膜トランジスタの構造を示す断面図である。
【図５】実施の形態１に係る薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフである。
【図６】薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフである。
【図７】実施の形態１に係る薄膜トランジスタの製造方法を示す断面図である。
【図８】実施の形態１に係る薄膜トランジスタの製造方法を示す断面図である。
【図９】実施の形態１に係る薄膜トランジスタの製造方法を示す断面図である。
【図１０】実施の形態１に係る薄膜トランジスタの製造方法を示す断面図である。
【図１１】実施の形態１に係る薄膜トランジスタの構造を示す断面図である。
【図１２】実施の形態２に係る薄膜トランジスタの構造を示す上面図である。
【図１３】実施の形態２に係る薄膜トランジスタの構造を示す断面図である。
【図１４】実施の形態２に係る薄膜トランジスタの構造を示す断面図である。
【図１５】実施の形態２に係る薄膜トランジスタの構造を示す断面図である。
【図１６】実施の形態２に係る薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフである。
【図１７】実施の形態２に係る薄膜トランジスタの製造方法を示す断面図である。
【図１８】実施の形態２に係る薄膜トランジスタの製造方法を示す断面図である。
【図１９】実施の形態２に係る薄膜トランジスタの製造方法を示す断面図である。
【図２０】実施の形態２に係る薄膜トランジスタの製造方法を示す断面図である。
【符号の説明】
【００４５】
１１  ガラス基板、１２  保護膜、１３  半導体薄膜、１４  ゲート絶縁膜、１５  ゲート電極、１６  絶縁膜、１７  コンタクトホール、１８  ソース／ドレイン電極、１００  薄膜トランジスタ、１３１  端部領域、１３２  チャネル領域、１３３  不純物領域、２００，２１０  レジストマスク。
【図１】
2007035665.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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