(57)【要約】【課題】  隣り合う配線間で起きやすい電気的短絡不良を抑制し、高歩留り及び高信頼性を実現できる半導体記憶装置及びその製造方法を提供する。【解決手段】  半導体記憶装置はメモリセル部１０、及びダミーセル部１４、及びウエルコンタクト部１２を備える。メモリセル部１０は、微細な平面パターン幅のメモリセル活性領域２０及びメモリセル素子分離領域１８を有する。ウェルコンタクト部１２は、メモリセル活性領域２０よりも平面パターン幅の広いウェルコンタクト活性領域３４を有する。ダミーセル部１４では、ダミーセル活性領域３８及びこれを区画するダミーセル素子分離領域４０の各々の平面パターン幅が最適化されている。【選択図】  図１
2007141962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面側に設けられた第一の平面パターン幅を有する第一活性領域と、
前記半導体基板の表面側に前記第一活性領域と離間して設けられ且つ前記第一の平面パターン幅よりも広い第二の平面パターン幅を有する第二活性領域と、
前記半導体基板の表面側に前記第一活性領域と前記第二活性領域との間に設けられ且つ第三の平面パターン幅を有する第三活性領域と、
前記第一活性領域上に第一絶縁膜を介して形成された第一ゲート電極と、
前記第二活性領域上に第一絶縁膜を介して形成された第二ゲート電極と、
前記第三活性領域上に第一絶縁膜を介して形成された第三ゲート電極と、
前記第一活性領域間に設けられ、上端部を有する第一素子分離領域と、
前記第三活性領域と隣接して設けられ、上端部を有する第二素子分離領域と、
前記第一ゲート電極上、及び前記第二ゲート電極上、及び前記第三ゲート電極上、及び前記第ニ素子分離領域上に設けられた第二絶縁膜とを備え、
前記第一ゲート電極、及び前記第二ゲート電極、及び前記第三ゲート電極の各上端部と前記第二素子分離領域の上端部とが同一平面上に位置し、前記半導体基板の裏面から前記第一素子分離領域の上端部までの距離が前記半導体基板の裏面から前記第ニ素子分離領域の上端部までの距離より短いことを特徴とする半導体記憶装置。
【請求項２】
前記第一及び第二素子分離領域はＳＴＩ構造からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第一活性領域はメモリセル活性領域であり、且つ前記第二活性領域はウェルコンタクト活性領域又はガードリング活性領域のいずれか一方であり、且つ前記第三活性領域はダミーセル活性領域であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
半導体基板の表面上に第一絶縁膜を形成する工程と、
前記第一絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層上に第二絶縁膜を形成する工程と、
前記第二絶縁膜をパターニングする工程と、
パターニングされた前記第二絶縁膜をマスクとして前記ゲート電極層、及び前記第一絶縁膜、及び前記半導体基板の一部を除去し、第一の平面パターン幅を有する第一活性予定領域と隣接した第一素子分離領域用溝と、前記第一の平面パターン幅よりも広い第二の平面パターン幅を有する第二活性予定領域と隣接した第二素子分離領域用溝を形成する工程と、
前記第一及び第二素子分離領域用溝の内部に絶縁物を埋め込む工程と、
前記第一及び第二素子分離領域用溝の内部に夫々に埋め込まれた前記絶縁物を一部除去し、前記第一及び第二素子分離領域用溝の内部に夫々に埋め込まれた前記絶縁物の上端部の前記半導体基板裏面からの高さを前記ゲート電極層上端部の前記半導体基板裏面からの高さと同一となるように形成する工程と、
前記第一素子分離領域用溝の内部に埋め込まれた前記絶縁物を更に除去し前記第一素子分離領域用溝に埋め込まれた前記絶縁物の上端部の前記半導体基板裏面からの高さを前記ゲート電極上端部と前記第一絶縁膜上端部との間に位置するように形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第一絶縁膜は第一のシリコン酸化膜であり、且つ前記ゲート電極層は浮遊ゲート電極層であり、且つ前記第二絶縁膜はシリコン窒化膜、またはシリコン窒化膜と第二のシリコン酸化膜との積層膜のいずれかであり、且つ前記第一活性予定領域はメモリセル活性予定領域であり、且つ前記第二活性予定領域はダミーセル活性予定領域であり、
更に、前記第一素子分離領域用溝上、前記浮遊ゲート電極層上、及び前記第二素子分離領域用溝上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲート電極層を形成する工程とを備えることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に半導体記憶装置におけるワード線及びダミーセル部の構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のメモリセルアレイには、データを記憶するメモリセル部と異なって、活性領域の平面パターン幅の周期性を保てない領域が存在する（例えば、特許文献１参照。）。ここでメモリセル部の活性領域は、一般にＭＯＳトランジスタのチャネル領域と、これを挟んで一対に配置されるソース領域及びドレイン領域とを有する。
【０００３】
ところで上記の周期性を保てない領域としては、例えばメモリセルアレイ内のウェルコンタクト部やメモリセルアレイ端のガードリング部等の活性領域がこれに該当する。これらの部分では、コンタクト部のサイズや合わせ余裕を考慮したウェルコンタクト部や、メモリセルアレイ端での平面パターン寸法バラツキを考慮して、メモリセル部と比較してより平面パターン幅の広い活性領域が必要とされる。
【０００４】
上述した状況において、メモリセルアレイ内に設けられるウェルコンタクト部とメモリセル部、あるいはガードリング部とメモリセル部との間では、各々の活性領域とこれを区画する素子分離領域の各平面パターン幅の違いを調整するために通常メモリセルとしては使用しないダミーセル部が設けられる。このダミーセル部周辺では、活性領域の平面パターン幅の周期性が乱れることによりフォトリソグラフィ工程の露光の解像度が低下しやすい。
【０００５】
そこで、特許文献１には、素子分離領域やワード線等の平面パターン幅（特許文献１中では、帯状の素子分離領域又はワード線等の各パターン幅に相当）を同じ幅、あるいは各々同じ幅にすること等により、平面パターン幅の周期性の乱れを回避する方法について述べられている。しかし上述したように、メモリセルアレイ内に必然的に異なる幅の平面パターンが並存する場合には、この方法を単純に適用することは困難である。
【０００６】
さらに、従来では同ダミーセル部においてもメモリセル部と同様な平面パターンを採用し、さらに同ダミーセル部に設けられた素子分離領域の平面パターン幅をメモリセル部からウェルコンタクト部やガードリング部に向かうに従い徐々に広くすることで、上記の露光の解像度低下の問題に対処している。
【０００７】
ところで、電気的に書き換え可能な不揮発性半導体記憶装置のメモリセル領域においては、浮遊ゲート電極と制御ゲート電極との間の結合容量を増加させるために、浮遊ゲート電極の上面のみならずその側壁部分も容量素子領域として利用している。そのため、前記メモリセル領域においては浮遊ゲート電極の上端部よりも同浮遊ゲート電極に隣接する素子分離膜の上端部が低くなる構造とし、浮遊ゲート電極と同素子分離膜の上方で段差部が生じる構造となっている。
【０００８】
一方、上述したダミーセル部の素子分離領域では、当該領域の平面パターン幅がメモリセル部と比較して広くなっている。そのため、前記素子分離領域の上部に設けられる制御ゲート電極用の導電性ポリシリコンの上端部に凹部が発生する。さらに導電性ポリシリコンの上部に設けられる制御ゲート電極用のゲート配線（例えばＷＳｉ）においては、前述の凹部周辺と比較してこの凹部の深さに応じてゲート配線の膜厚がより厚く形成される。
【０００９】
上述したような凹部では、ゲート配線やその下に設けられた導電性ポリシリコンを加工してワード線（すなわち制御ゲート電極）を形成する際にゲート配線や導電性ポリシリコンの加工残りが発生しやすく、結果として互いに隣り合うワード線間で電気的短絡不良を引き起こす危険性が非常に高くなってしまう。
【特許文献１】特開２０００−４９３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、隣り合う配線間で起こりやすい電気的短絡不良を抑制し、高歩留り及び高信頼性を実現できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様は、半導体基板と、前記半導体基板の表面側に設けられた第一の平面パターン幅を有する第一活性領域と、前記半導体基板の表面側に前記第一活性領域と離間して設けられ且つ前記第一の平面パターン幅よりも広い第二の平面パターン幅を有する第二活性領域と、前記半導体基板の表面側に前記第一活性領域と前記第二活性領域との間に設けられ且つ第三の平面パターン幅を有する第三活性領域と、前記第一活性領域上に第一絶縁膜を介して形成された第一ゲート電極と、前記第二活性領域上に第一絶縁膜を介して形成された第二ゲート電極と、前記第三活性領域上に第一絶縁膜を介して形成された第三ゲート電極と、前記第一活性領域間に設けられ、上端部を有する第一素子分離領域と、前記第三活性領域と隣接して設けられ、上端部を有する第二素子分離領域と、前記第一ゲート電極上、及び前記第二ゲート電極上、及び前記第三ゲート電極上、及び前記第ニ素子分離領域上に設けられた第二絶縁膜とを備え、前記第一ゲート電極、及び前記第二ゲート電極、及び前記第三ゲート電極の各上端部と前記第二素子分離領域の上端部とが同一平面上に位置し、前記半導体基板の裏面から前記第一素子分離領域の上端部までの距離が前記半導体基板の裏面から前記第ニ素子分離領域の上端部までの距離より短いことを特徴としている。
【００１２】
また、本発明の他の一態様は、半導体基板の表面上に第一絶縁膜を形成する工程と、前記第一絶縁膜上にゲート電極層を形成する工程と、前記ゲート電極層上に第二絶縁膜を形成する工程と、前記第二絶縁膜をパターニングする工程と、パターニングされた前記第二絶縁膜をマスクとして前記ゲート電極層、及び前記第一絶縁膜、及び前記半導体基板の一部を除去し、第一の平面パターン幅を有する第一活性予定領域と隣接した第一素子分離領域用溝と、前記第一の平面パターン幅よりも広い第二の平面パターン幅を有する第二活性予定領域と隣接した第二素子分離領域用溝を形成する工程と、前記第一及び第二素子分離領域用溝の内部に絶縁物を埋め込む工程と、前記第一及び第二素子分離領域用溝の内部に夫々に埋め込まれた前記絶縁物を一部除去し、前記第一及び第二素子分離領域用溝の内部に夫々に埋め込まれた前記絶縁物の上端部の前記半導体基板裏面からの高さを前記ゲート電極層上端部の前記半導体基板裏面からの高さと同一となるように形成する工程と、前記第一素子分離領域用溝の内部に埋め込まれた前記絶縁物を更に除去し前記第一素子分離領域用溝に埋め込まれた前記絶縁物の上端部の前記半導体基板裏面からの高さを前記ゲート電極上端部と前記第一絶縁膜上端部との間に位置するように形成する工程とを備えることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、隣り合う配線間で起こりやすい電気的短絡不良を抑制し、高歩留り及び高信頼性を実現できる半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を説明する。
【実施例１】
【００１５】
本発明による半導体記憶装置及びその製造方法の実施例１を図１から図６を用いて説明する。
【００１６】
この実施例１では、第一の平面パターン幅を有する第一活性領域はメモリセル部１０のメモリセル活性領域２０であり、第一素子分離領域は、このメモリセル活性領域２０間に設けられたメモリセル素子分離領域１８である。又、第二の平面パターン幅を有する第二活性領域はウェルコンタクト部１２のウェルコンタクト活性領域３４である。又、第三活性領域は前記第一活性領域（メモリセル活性領域２０）と前記第二活性領域（ウェルコンタクト活性領域３４）との間に位置しダミーセル部１４を構成する第三活性領域（ダミーセル活性領域３８）である。又、第二素子分離領域は前記第三活性領域（ダミーセル活性領域３８）に隣接するダミーセル素子分離領域４０である。
【００１７】
ここで、メモリセル活性領域２０は、ＭＯＳトランジスタのチャネル領域と、これを挟んでゲート長方向に一対に配置されるソース領域及びドレイン領域とを有する。また第一絶縁膜と第二絶縁膜は、それぞれ酸化膜２２とＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等の浮遊ゲートと制御ゲートとの間のゲート間絶縁膜２６である。また、酸化膜２２は、メモリセル部１０においてトンネル酸化膜として用いられる。
【００１８】
図１は、本発明の実施例１である半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【００１９】
図１に示すように、同半導体記憶装置は、データを記憶するメモリセル部１０と、半導体基板１６内に設けられたウェルの電位を制御するためのウェルコンタクト部１２と、メモリセル部１０とウェルコンタクト部１２との間に設けられ、且つメモリセルとして使用されないダミーセル部１４とを有する。
【００２０】
メモリセル部１０は、微細な平面パターン幅のメモリセル活性領域２０及びメモリセル素子分離領域１８を有する。またウェルコンタクト部１２は、メモリセル活性領域２０よりも平面パターン幅の広いウェルコンタクト活性領域３４を有する。
【００２１】
ダミーセル部１４では、下記に記載されるようにダミーセル活性領域３８及びこれを区画するダミーセル素子分離領域４０の各々の平面パターン幅が最適化されている。すなわち、ダミーセル部１４では、メモリセル部１０と、メモリセル部１０の周期的平面パターンに対してその周期性を乱すウェルコンタクト部１２との間で、フォトリソグラフィ工程のパターン解像度を低下させない様に平面パターン幅が調整されている。
【００２２】
ダミーセル部１４では、ダミーセル素子分離領域４０の平面パターン幅が、メモリセル素子分離領域１８の平面パターン幅よりも広くなる部分が設けられている。
【００２３】
メモリセル部１０は、半導体基板１６上でメモリセル素子分離領域１８により分離されたメモリセル活性領域２０の表面に酸化膜２２（この実施例１のメモリセル部では、トンネル酸化膜として機能する）を介して形成された浮遊ゲート電極２４を有する。この浮遊ゲート電極２４上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等のゲート間絶縁膜２６を介して順次形成された導電性ポリシリコン２８及びゲート配線３０とを有する。この導電性ポリシリコン２８及びゲート配線３０の積層膜から、制御ゲート電極３１（すなわちワード線）は構成されている。また、ゲート配線３０は、例えばＷＳｉにより形成されている。
【００２４】
ここで、メモリセル素子分離領域１８は、メモリセル素子分離溝４８に酸化膜等のメモリセル素子分離膜５０を埋め込まれて成る。また半導体基板１６の裏面からメモリセル部のメモリセル素子分離溝４８に埋め込まれたメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面から浮遊ゲート電極２４の上端部までの距離より短く構成されている。また浮遊ゲート電極２４上に設けられるゲート間絶縁膜２６は、浮遊ゲート電極２４の側壁にも接するように設けられ、同時にゲート間絶縁膜２６上に設けられる導電性ポリシリコン２８は隣接する２つの浮遊ゲート電極２４の間、即ちメモリセル素子分離領域１８上にも埋め込まれるように形成されている。
【００２５】
これにより、メモリセル部１０内のメモリセル３２（図１（ａ）に記載）では、浮遊ゲート電極２４と制御ゲート電極３１との間で対向面積が増えるため、両ゲートの間でより大きな結合容量を得ることができる。
【００２６】
ここで、図１（ａ）に示すメモリセル３２は、半導体基板１６の表面に設けられたチャネル領域（メモリセル活性領域２０の制御ゲート電極３１下部）とこれを挟んでゲート長方向に一対に配置されるソース領域３２Ａ及びドレイン領域３２Ｂとを有するメモリセル活性領域２０を備える。更に、メモリセル３２は、メモリセル活性領域２０上に酸化膜２２を介して形成された浮遊ゲート電極２４と、同浮遊ゲート電極２４上にＯＮＯ膜等のゲート間絶縁膜２６を介して形成された制御ゲート電極３１とを有するメモリセルトランジスタである。
【００２７】
また、ウェルコンタクト部１２は、半導体基板１６上でメモリセル活性領域２０より平面パターン幅の広いウェルコンタクト活性領域３４を備える。更に、ウェルコンタクト部１２は、ウェルコンタクト活性領域３４上に酸化膜２２を介して形成された、メモリ動作には使用されないウェルコンタクト部ダミー電極３６と、このウェルコンタクト部ダミー電極３６の上にＯＮＯ膜等のゲート間絶縁膜２６を介して形成された制御ゲート電極３１が通過している。またウェルコンタクト活性領域３４は、ウェル電位を固定するために図示しないいずれかの位置でコンタクトがとられている。
【００２８】
また、ダミーセル部１４は、ウェルコンタクト部１２とメモリセル部１０との間に位置し、平面パターン幅の異なる複数のダミーセル活性領域３８を有し、さらにダミーセル活性領域３８上においてメモリセル部１０と同様な断面構造を有する。また、ダミーセル部１４は、各々平面パターン幅の異なる複数のダミーセル素子分離領域４０（ダミーセル素子分離溝４９とこれに埋め込まれたダミーセル素子分離膜５１とからなる）を有する。通常、ダミーセル部１４では、このダミーセル素子分離領域４０の平面パターン幅が、メモリセル部１０のメモリセル素子分離領域１８の平面パターン幅よりも広い部分が設けられている。
【００２９】
ここで、ダミーセル部１４ではダミーセル部ダミー電極４２（メモリ動作には使用されない）の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と実質同一平面上に位置するように形成されている。そのため、ダミーセル素子分離領域４０とダミーセル部ダミー電極４２との両表面を覆うように形成されたゲート間絶縁膜２６は、ほぼ平坦な膜構造を有する。さらに、この平坦なゲート間絶縁膜２６上に順次設けられた導電性ポリシリコン２８及びゲート配線３０も結果的に平坦な膜構造を有する。
【００３０】
但し、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と完全に同一平面上に位置するように形成されている必要は必ずしもない。すなわちゲート配線３０（例えばＷＳｉ）の膜厚がほぼ均一になる程度に段差が軽減されていればよい。
【００３１】
次に、上記実施例１の半導体記憶装置の製造方法を説明する。図２から図６は、製造方法の工程を説明するための図であり、上記図１に対応している。各図において、（ａ）は夫々の工程における半導体記憶装置主要部の状態を示す平面図であり、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【００３２】
図２に示すように、半導体基板１６上に、酸化膜からなる絶縁膜２３、及び導電性ポリシリコンからなる導電膜２５、及び窒化膜４４、及び酸化膜４６がこの順序で堆積される。その後、フォトリソグラフィ工程により形成されたレジストマスク（図示せず）を用いて酸化膜４６をＲＩＥ法によりパターンニング加工する。ここで、メモリセル部１０において絶縁膜２３はトンネル絶縁膜として用いられる。また、絶縁膜２３、及び導電膜２５の各膜厚は、それぞれ例えば約７〜９ナノメートル（ここでは、８ナノメートル）、及び約１５０ナノメートルである。
【００３３】
次に、レジストマスクを剥離した後、先に加工された酸化膜４６をマスクとして、窒化膜４４、及び導電膜２５、及び絶縁膜２３、及び半導体基板１６をＲＩＥ法により順次エッチングして半導体基板１６内にパターン幅の異なるメモリセル素子分離溝４８、及びダミーセル素子分離溝４９を形成する。
【００３４】
ここで、メモリセル部１０及びダミーセル部１４の酸化膜４６のパターン幅は、いずれも例えば５５ナノメートル前後であり、一方、ウェルコンタクト部１２の酸化膜４６のパターン幅は、例えば１８０ナノメートル程度である。また、メモリセル部１０のメモリセル素子分離溝４８のパターン幅は、例えば５５ナノメートル前後であり、一方、ダミーセル部１４のダミーセル素子分離溝４９のパターン幅は、ウェルコンタクト部１２に向かうに従って例えば約６０ナノメートル、約９０ナノメートル、約１２０ナノメートル程度となっている。またメモリセル素子分離溝４８，及びダミーセル素子分離溝４９の半導体基板表面からの深さは、例えば約２００ナノメートル程度である。
【００３５】
次に、図３に示すように、メモリセル素子分離溝４８、及びダミーセル素子分離溝４９を埋め込んでさらに窒化膜４４の表面を覆うように例えば酸化膜を形成した後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、酸化膜で覆われたこの状態での半導体記憶装置の表面を平坦化し、導電膜２５上の窒化膜４４上部まで削り込む。その後、窒化膜４４をマスクとしてＲＩＥ法によりメモリセル素子分離溝４８、及びダミーセル素子分離溝４９に各々埋め込まれた酸化膜からなるメモリセル素子分離膜５０、及びダミーセル素子分離膜５１をその上端部が導電膜２５の上端部と実質同一平面上に位置するようにエッチバックする。
【００３６】
図２の実施例では、窒化膜４４の加工マスクとして酸化膜４６を用いているが、この酸化膜４６の替わりにレジスト膜を加工マスクとして用いても良い。
【００３７】
次に、図４に示すように、ダミーセル部１４及びウェルコンタクト部１２の窒化膜４４とダミーセル部１４のダミーセル素子分離膜５１の表面を覆うようにレジストマスク５２を形成する。このレジストマスク５２を用いてＲＩＥ法により、メモリセル部１０のメモリセル素子分離溝４８に埋め込まれたメモリセル素子分離膜５０を、半導体基板１６の裏面からメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面からメモリセル部１０の導電膜２５の上端部までの距離より短く構成されるようにエッチバックする。
【００３８】
この時、レジストマスク５２で覆われたダミーセル部１４では、ダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１がエッチングされないため、その結果、半導体基板１６の裏面からメモリセル部１０のメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面からダミーセル部１４のダミーセル素子分離膜５１の上端部までの距離よりも短く構成される。また上述のように形成されたメモリセル素子分離領域１８、及びダミーセル素子分離領域４０は、いずれも一般にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域と呼ばれる。
【００３９】
レジストマスク５２と窒化膜４４を除去した後、図５に示すように、導電膜２５とメモリセル素子分離領域１８、及びダミーセル素子分離領域４０の表面を覆うように、例えば酸化膜、窒化膜、酸化膜がこの順にそれぞれ例えば５ナノメートルｎｍ、８ナノメートル、５ナノメートルの膜厚で堆積される。図５においてゲート間絶縁膜２６は、これら酸化膜、窒化膜、酸化膜が積層された膜（ＯＮＯ膜）である。
【００４０】
次に、図６に示すように、ゲート間絶縁膜２６の表面を覆うように不純物を添加された膜厚約１００ナノメートルの導電性ポリシリコン２８と膜厚約１００ナノメートルのゲート配線３０がこの順序で堆積される。ゲート配線３０は、例えばＷＳｉを用いて形成されている。
【００４１】
ここで、先に図５で示した導電膜２５は、メモリセル部１０、及びウェルコンタクト部１２、及びダミーセル部１４の各々において以下のような最終形態となる。すなわち、メモリセル部１０の導電膜２５は、浮遊ゲート電極２４となる。また、ウェルコンタクト部１２の導電膜２５は、メモリ動作には使用されないウェルコンタクト部ダミー電極３６となる。また、ダミーセル部１４の導電膜２５は、メモリ動作には使用されないダミーセル部ダミー電極４２となる。また、絶縁膜２３は、例えば酸化膜２２からなり、特にメモリセル部１０ではトンネル酸化膜として用いられる。
【００４２】
ここで、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部とダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部とが実質同一平面上に位置するように形成されている。その結果、導電性ポリシリコン２８とその上に形成されたゲート配線３０は共にほぼ平坦な膜構造となる。
【００４３】
但し、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と完全に同一平面上に位置するように形成されている必要は必ずしもない。すなわち、ゲート配線３０の膜厚がほぼ均一になる程度に、段差が軽減されていればよい。
【００４４】
この後、通常の半導体記憶装置の製造工程に従って、ゲート配線３０及び導電性ポリシリコン２８からなる制御ゲート電極３１に対してワード線としての加工を行えば、図１に示した状態の半導体記憶装置となる。
【００４５】
上記のように構成された実施例１の半導体記憶装置及びその製造方法では、ダミーセル部１４において、ダミーセル部ダミー電極４２の上端部とダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部とが実質同一平面上に位置するように形成されている。その結果、導電性ポリシリコン２８とその上に形成されたゲート配線３０は共にほぼ平坦な膜構造となり、これらをワード線として加工する際に隣り合うワード線間に加工残りを発生することがない。
【００４６】
また、メモリセル部１０では浮遊ゲート電極２４の側壁部にもゲート間絶縁膜２６を介して導電性ポリシリコンが配設されているため、浮遊ゲート電極２４の側壁部も浮遊ゲート電極２４と制御ゲート電極３１との間の結合容量成分として利用することができる。
【００４７】
従って、本発明の実施例１によれば、隣り合うワード線間で起きやすかった電気的短絡不良を抑制でき、高歩留り及び高信頼性を実現できる半導体記憶装置及びその製造方法を提供できる。
【実施例２】
【００４８】
本発明による半導体記憶装置及びその製造方法の実施例２を図７から図１２を用いて説明する。
【００４９】
この実施例２の各図においては、実施例１の半導体記憶装置及びその製造方法の説明において使用した図１から図６で示す各部と対応する部分には同一の番号・符号が付されている。
【００５０】
上記の実施例１では、ウェルコンタクト部１２及びその周辺部分に本発明が適用されているが、この実施例２では、ガードリング部１３及びその周辺部分に本発明が適用されている。
【００５１】
この実施例２では、第一の平面パターン幅を有する第一活性領域はメモリセル部１０のメモリセル活性領域２０であり、第一素子分離領域は、このメモリセル活性領域２０間に設けられたメモリセル素子分離領域１８である。又、第二の平面パターン幅を有する第二活性領域はガードリング部１３のガードリング活性領域３５である。又、第三活性領域は前記第一活性領域（メモリセル活性領域２０）と前記第二活性領域（ガードリング活性領域３５）との間に位置しダミーセル部１４を構成する第三活性領域（ダミーセル活性領域３８）であり、第二素子分離領域は前記第三活性領域（ダミーセル活性領域３８）に隣接するダミーセル素子分離領域４０である。
【００５２】
ここで、メモリセル活性領域２０は、ＭＯＳトランジスタのチャネル領域と、これを挟んでゲート長方向に一対に配置されるソース領域３２Ａ及びドレイン領域３２Ｂとを有する。また、第一絶縁膜と第二絶縁膜は、それぞれ酸化膜２２（メモリセル部１０では、トンネル酸化膜として機能する）とＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等の浮遊ゲートと制御ゲートとの間のゲート間絶縁膜２６である。
【００５３】
図７は、本発明の実施例２に係る半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【００５４】
図７に示すように、同半導体記憶装置は、データを記憶するメモリセル部１０と、メモリセルアレイ端でのパターン寸法バラツキを緩和するためのガードリング部１３と、メモリセル部１０とガードリング部１３との間に設けられ且つメモリセルとして使用されないダミーセル部１４とを有する。
【００５５】
メモリセル部１０は、微細な平面パターン幅のメモリセル活性領域２０及びメモリセル素子分離領域１８を有する。また、ガードリング部１３は、メモリセル活性領域２０よりも平面パターン幅の広いガードリング活性領域３５を有する。
【００５６】
ダミーセル部１４では、下記に記載されるようにダミーセル活性領域３８及びこれを区画するダミーセル素子分離領域４０の各々の平面パターン幅が最適化されている。すなわち、ダミーセル部１４では、メモリセル部１０と、メモリセル部１０の周期的平面パターンに対してその周期性を乱すガードリング部１３との間で、フォトリソグラフィ工程のパターン解像度を低下させない様に平面パターン幅が調整されている。
【００５７】
このダミーセル部１４では、ダミーセル素子分離領域４０の平面パターン幅が、メモリセル素子分離領域１８の平面パターン幅よりも広くなる部分が設けられている。
【００５８】
メモリセル部１０は、半導体基板１６上でメモリセル素子分離領域１８により分離されたメモリセル活性領域２０の表面に酸化膜２２を介して形成された浮遊ゲート電極２４を備える。ここで、酸化膜２２はメモリセル部１０においてトンネル酸化膜として機能する。更に、メモリセル部１０は、この浮遊ゲート電極２４上にＯＮＯ膜等のゲート間絶縁膜２６を介して順次形成された導電性ポリシリコン２８及びゲート配線３０とを有する。この導電性ポリシリコン２８及びゲート配線３０の積層膜から、制御ゲート電極３１は構成されている。また、ゲート配線３０は、例えばＷＳｉを用いて形成されている。
【００５９】
ここで、メモリセル素子分離領域１８はメモリセル素子分離溝４８に酸化膜等のメモリセル素子分離膜５０を埋め込まれて成る。また、半導体基板１６の裏面からメモリセル素子分離溝４８に埋め込まれたメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面から浮遊ゲート電極２４の上端部までの距離より短く構成されている。また、浮遊ゲート電極２４上に設けられたゲート間絶縁膜２６は、浮遊ゲート電極２４の側壁にも接するように設けられ、同時にゲート間絶縁膜２６上に設けられる導電性ポリシリコン２８は隣接する２つの浮遊ゲート電極２４の間、即ちメモリセル素子分離領域１８上にも埋め込まれるように形成されている。
【００６０】
これにより、メモリセル部１０内のメモリセル３２（図７（ａ）に記載）では、浮遊ゲート電極２４と制御ゲート電極３１との間で対向面積が増えるため、両ゲートの間でより大きな結合容量を得ることができる。
【００６１】
ここで、図７（ａ）に示すメモリセル３２は、半導体基板１６の表面に設けられたチャネル領域（メモリ活性領域２０の制御ゲート電極３１下部）とこれを挟んでゲート長方向に一対に配置されるソース領域３２Ａ及びドレイン領域３２Ｂとを有するメモリセル活性領域２０を備える。更に、メモリセル３２は、メモリセル活性領域２０上に酸化膜２２を介して形成された浮遊ゲート電極２４と、同浮遊ゲート電極２４上にＯＮＯ膜等のゲート間絶縁膜２６を介して形成された制御ゲート電極３１とを有するメモリセルトランジスタである。
【００６２】
また、ガードリング部１３は、半導体基板１６上でダミーセル素子分離領域４０とガードリング素子分離領域４１とにより分離され、且つメモリセル活性領域２０より平面パターン幅の広いガードリング活性領域３５を備えている。更に、ガードリング部１３は、ガードリング活性領域３５上に酸化膜２２を介して形成されたガードリング部ダミー電極３７と、このガードリング部ダミー電極３７上にＯＮＯ膜等のゲート間絶縁膜２６を介して形成された制御ゲート電極３１が通過している。このガードリング部ダミー電極３７は、メモリ動作には用いられない。
【００６３】
また、ダミーセル部１４は、ガードリング部１３とメモリセル部１０との間に位置し、平面パターン幅の異なる複数のダミーセル活性領域３８を有する。更にダミーセル部１４は、ダミーセル活性領域３８上においてメモリセル部１０と同様な断面構造を有する。またダミーセル部１４は、各々平面パターン幅の異なるダミーセル素子分離領域４０（ダミーセル素子分離溝４９とこれに埋め込まれたダミーセル素子分離膜５１とからなる）を有する。通常、ダミーセル部１４では、このダミーセル素子分離領域４０の平面パターン幅が、メモリセル部１０のメモリセル素子分離領域１８の平面パターン幅よりも広い部分が設けられている。
【００６４】
ここで、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と実質同一平面上に位置するように形成されている。そのため、ダミーセル素子分離領域４０とダミーセル部ダミー電極４２との両表面を覆うように形成されたゲート間絶縁膜２６は、ほぼ平坦な膜構造を有する。さらに、このほぼ平坦なゲート間絶縁膜２６上に順次設けられた導電性ポリシリコン２８及びゲート配線３０も、結果的にほぼ平坦な膜構造を有する。
【００６５】
但し、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と完全に同一平面上に位置するように形成されている必要は必ずしもない。ゲート配線３０（例えばＷＳｉ）の膜厚がほぼ均一になる程度に段差が軽減されていればよい。
【００６６】
次に、上記実施例２の半導体記憶装置の製造方法を説明する。図８から図１２は、製造方法の工程を説明するための図であり、上記図７に対応している。各図において、（ａ）は夫々の工程における半導体記憶装置主要部の状態を示す平面図であり、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【００６７】
図８に示すように、半導体基板１６上に、酸化膜からなる絶縁膜２３、及び導電性ポリシリコンからなる導電膜２５、及び窒化膜４４、及び酸化膜４６がこの順序で堆積される。その後、フォトリソグラフィ工程により形成されたレジストマスク（図示せず）で酸化膜４６をＲＩＥ法により加工する。ここで、絶縁膜２３は、メモリセル部１０においてトンネル絶縁膜として用いられる。また、絶縁膜２３、及び導電膜２５の各膜厚は、それぞれ例えば約７〜９ナノメートル（ここでは、８ナノメートル）、及び約１５０ナノメートルである。
【００６８】
次に、レジストマスクを剥離した後、先に加工された酸化膜４６をマスクとして、窒化膜４４、及び導電膜２５、絶縁膜２３、及び半導体基板１６をＲＩＥ法により順次エッチングして半導体基板１６内にパターン幅の異なるメモリセル素子分離溝４８、及びダミーセル素子分離溝４９、及びガードリング素子分離溝５３を形成する。
【００６９】
ここで、メモリセル部１０及びダミーセル部１４の酸化膜４６のパターン幅は、いずれも例えば５５ナノメートル前後であり、一方ガードリング部１３の酸化膜４６のパターン幅は、例えば５００ナノメートル程度である。また、メモリセル部１０のメモリセル素子分離溝４８のパターン幅は、例えば５５ナノメートル前後であり、一方ダミーセル部１４のダミーセル素子分離溝４９のパターン幅は、ガードリング部１３に向かうに従って例えば約６０ナノメートル、約９０ナノメートル、約１２０ナノメートル程度となっている。また、メモリセル素子分離溝４８、及びダミーセル素子分離溝４９、及びガードリング素子分離溝５３の半導体基板表面からの深さは、例えば２００ナノメートル程度である。
【００７０】
次に、図９に示すように、メモリセル素子分離溝４８、及びダミーセル素子分離溝４９、及びガードリング素子分離溝５３を埋め込んでさらに窒化膜４４の表面を覆うように例えば酸化膜を形成した後、例えばＣＭＰ法により、酸化膜で覆われたこの状態での半導体記憶装置の表面を平坦化し、導電膜２５上の窒化膜４４の上部まで削り込む。その後、窒化膜４４をマスクとしてＲＩＥ法によりメモリセル素子分離溝４８、及びダミーセル素子分離溝４９、及びガードリング素子分離溝５３に各々埋め込まれたメモリセル素子分離膜５０、及びダミーセル素子分離膜５１、及びガードリング素子分離膜５４をその上端部が導電膜２５の上端部と実質同一平面上に位置するようにエッチバックする。
【００７１】
次に、図１０に示すように、ダミーセル部１４、及びガードリング部１３の窒化膜４４とダミーセル部１４のダミーセル素子分離膜５１、及びガードリング素子分離膜５４の表面を覆うようにレジストマスク５２を形成する。このレジストマスク５２を用いてＲＩＥ法により、メモリセル部１０のメモリセル素子分離溝４８に埋め込まれたメモリセル素子分離膜５０を、半導体基板１６の裏面からメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面から浮遊ゲート電極２４の上端部までの距離より短く構成されるようにエッチバックする。
【００７２】
この時、レジストマスク５２で覆われたダミーセル部１４及びガードリング部１３では、ダミーセル素子分離溝４９、及びガードリング素子分離溝５３に各々埋め込まれたダミーセル素子分離膜５１、及びガードリング素子分離膜５４がエッチングされないため、その結果、半導体基板１６の裏面からメモリセル部１０のメモリセル素子分離溝４８に埋め込まれたメモリセル素子分離膜５０の上端部までの距離が、半導体基板１６の裏面からダミーセル部１４及びガードリング部１３のダミーセル素子分離溝４９、及びガードリング素子分離溝５３に夫々埋め込まれたダミーセル素子分離膜５１、及びガードリング素子分離膜５４の上端部までの距離よりも短く構成される。
【００７３】
また、上述のように形成されたメモリセル素子分離領域１８、及びダミーセル素子分離領域４０、及びガードリング素子分離領域４１は、いずれも一般にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域と呼ばれる。
【００７４】
レジストマスク５２と窒化膜４４を除去した後、図１１に示すように、導電性ポリシリコンからなる導電膜２５とメモリセル素子分離領域１８、及びダミーセル素子分離領域４０、及びガードリング素子分離領域４１の表面を覆うように、例えば酸化膜、窒化膜、酸化膜がこの順にそれぞれ例えば５ナノメートルｎｍ、８ナノメートル、５ナノメートルの膜厚で堆積される。図１１においてゲート間絶縁膜２６は、これら酸化膜、窒化膜、酸化膜が積層された膜（ＯＮＯ膜）である。
【００７５】
次に、図１２に示すように、ゲート間絶縁膜２６の表面を覆うように不純物を添加された膜厚約１００ナノメートルの導電性ポリシリコン２８と膜厚約１００ナノメートルのゲート配線３０（例えば、ここではＷＳｉ）がこの順序で堆積される。ゲート配線３０は、例えばＷＳｉを用いて形成されている。
【００７６】
ここで、先に図１１で示した導電膜２５は、メモリセル部１０、及びガードリング部１３、及びダミーセル部１４の各々において以下のような最終形態となる。すなわち、メモリセル部１０の導電膜２５は、浮遊ゲート電極２４となる。また、ガードリング部１３の導電膜２５は、メモリ動作には使用されないガードリング部ダミー電極３７となる。また、ダミーセル部１４の導電膜２５は、メモリ動作には使用されないダミーセル部ダミー電極４２となる。また、絶縁膜２３は、例えば酸化膜２２からなり、特にメモリセル部１０ではトンネル酸化膜として用いられる。
【００７７】
ここで、ダミーセル部１４及びガードリング部１３では、ダミーセル部ダミー電極４２、及びガードリング部ダミー電極３７の各上端部とダミーセル素子分離溝４９、及びガードリング素子分離溝５３に夫々埋め込まれたダミーセル素子分離膜５１、ガードリング素子分離膜５４の上端部とが実質同一平面上に位置するように形成されている。その結果、導電性ポリシリコン２８とその上に形成されたゲート配線３０は共にほぼ平坦な膜構造となる。
【００７８】
但し、ダミーセル部１４では、ダミーセル部ダミー電極４２の上端部がダミーセル素子分離溝４９に埋め込まれたダミーセル素子分離膜５１の上端部と完全に同一平面上に位置するように形成されている必要は必ずしもない。ゲート配線３０の膜厚がほぼ均一になる程度に、段差が軽減されていればよい。
【００７９】
この後、通常の半導体記憶装置の製造工程に従って、ゲート配線３０及び導電性ポリシリコン２８の積層膜からなる制御ゲート電極３１に対してワード線としての加工を行えば、図７に示した状態の半導体記憶装置となる。
【００８０】
上記のように構成された実施例２の半導体記憶装置及びその製造方法では、ダミーセル部１４及びガードリング部１３において、ダミーセル部ダミー電極４２、及びガードリング部ダミー電極３７の各上端部とダミーセル素子分離溝４９、及びガードリング素子分離溝５３の夫々に埋め込まれたダミーセル素子分離膜５１、及びガードリング素子分離膜５４の上端部とが実質同一平面上に位置するように形成されている。その結果、導電性ポリシリコン２８とその上に形成されたゲート配線３０は共にほぼ平坦な膜構造となり、これらをワード線として加工する際に隣り合うワード線間に加工残りを発生することがない。
【００８１】
また、メモリセル部１０では浮遊ゲート電極２４の側壁部にもゲート間絶縁膜２６を介して導電性ポリシリコンが配設されているため、浮遊ゲート電極２４の側壁部も浮遊ゲート電極２４と制御ゲート電極３１との間の結合容量成分として利用することができる。
【００８２】
従って、この実施例によれば、隣り合うワード線間で起きやすかった電気的短絡不良が抑制され、高歩留り及び高信頼性の半導体記憶装置及びその製造方法を実現できる。
【００８３】
本発明は、上述したような各実施例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で種々変形して実施することができる。上述した実施例では、異なる幅を有する複数の活性領域上にワード線が設けられる場合について説明したが、このような場合に限らずビット線等、他の配線を形成する際にも適用することができる。
【００８４】
また、例えば実施例１及び２では、浮遊ゲート電極を有する不揮発性の半導体記憶装置及びその製造方法で説明したが、これ以外にＤＲＡＭ等の揮発性の半導体記憶装置においても本発明を実施することは可能である。その場合には、実施例１及び２で用いられたトンネル酸化膜と浮遊ゲート電極をＤＲＡＭで通常用いられるゲート絶縁膜とゲート電極に置き換えて考えればよい。
【００８５】
また、実施例１及び２においてメモリセルアレイ内のダミーセル部にＳＴＩ構造の素子分離領域を形成する際に、同じ工程で周辺回路のトランジスタの素子分離領域を形成することも可能である。これにより半導体記憶装置の製造工程数を削減することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１である半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【図２】図１の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図３】図１の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図４】図１の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図５】図１の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図６】図１の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図７】本発明の実施例２である半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）の線Ａ−Ａに沿った断面図である。
【図８】図７の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図９】図７の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図１０】図７の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図１１】図７の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【図１２】図７の半導体記憶装置の一製造工程を示す図であり、（ａ）はその平面図、（ｂ）はその断面図である。
【符号の説明】
【００８７】
１０  メモリセル部
１２  ウェルコンタクト部
１４  ダミーセル部
１６  半導体基板
１８  メモリセル素子分離領域
２０  メモリセル活性領域
２２  酸化膜
２３  絶縁膜
２４  浮遊ゲート電極
２５  導電膜
２６  ゲート間絶縁膜
２８  導電性ポリシリコン
３０  ゲート配線
３１  制御ゲート電極
３２  メモリセル
３２Ａ  ソース領域
３２Ｂ  ドレイン領域
３４  ウェルコンタクト活性領域
３６  ウェルコンタクト部ダミー電極
３８  ダミーセル活性領域
４０  ダミーセル素子分離領域
４２  ダミーセル部ダミー電極
４８  メモリセル素子分離溝
４９  ダミーセル素子分離溝
５０  メモリセル素子分離膜
５１  ダミーセル素子分離膜
【図１】
2007141962.tif 000003
【図２】
2007141962.tif 000004
【図３】
2007141962.tif 000005
【図４】
2007141962.tif 000006
【図５】
2007141962.tif 000007
【図６】
2007141962.tif 000008
【図７】
2007141962.tif 000009
【図８】
2007141962.tif 000010
【図９】
2007141962.tif 000011
【図１０】
2007141962.tif 000012
【図１１】
2007141962.tif 000013
【図１２】
2007141962.tif 000014