(57)【要約】【課題】ＳＯＩ基板を用いることなく、絶縁体上の半導体層にトランジスタを安定して形成することが可能な半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。【解決手段】半導体基板の製造方法は、半導体基板１１上に第１半導体層１２及び第２半導体層１３をエピタキシャル成長させる。次に、第１半導体層１２及び第２半導体層１３を突き抜けて半導体基板１１に達するように、素子分離層１６を形成する。そのあと、第１半導体層１２及び第２半導体層１３をパターンニングすることにより、第１半導体層１２及び第２半導体層１３の側面が露出する露出面１８ａを形成する。そして、露出面１８ａを介して、第１半導体層１２を選択的にエッチング除去することにより空洞部１９が形成され、この空洞部１９に埋め込み酸化膜２１を埋め込むことにより、半導体基板１１上に第２半導体層１３が絶縁されて配置される。【選択図】図６
2007227605.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離層を選択的に形成する工程と、
素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項２】
半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層の一部及び前記半導体基板の一部を露出させるべく酸化防止膜を前記第２半導体層及び前記半導体基板上に形成する工程と、
前記酸化防止膜をマスクとして、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記半導体基板を素子分離する素子分離層を選択的に形成する工程と、
素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、
前記半導体基板及び前記第２半導体層の表面を露出させる工程とを備えることを特徴とする半導体基板の製造方法。
【請求項３】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離層を選択的に形成する工程と、
素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟み込むようにソース層及びドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層の一部及び前記半導体基板の一部を露出させるべく酸化防止膜を前記第２半導体層及び前記半導体基板上に形成する工程と、
前記酸化防止膜をマスクとして、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記半導体基板を素子分離する素子分離層を選択的に形成する工程と、
素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、
前記半導体基板及び前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極を挟み込むように第１ソース層及び第１ドレイン層を前記第２半導体層に形成する工程と、
前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極を挟み込むように第２ソース層及び第２ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体装置の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体装置の製造方法。
【請求項６】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記半導体層の端面及び前記絶縁層の端面と接触する埋め込み絶縁層と、
前記半導体層の周囲の一部を挟むように、前記半導体層及び前記絶縁層を突き抜けて前記半導体基板に達するように形成された素子分離層とを備えることを特徴とする半導体装置。
【請求項７】
絶縁層が一部の領域に形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層に形成された第１トランジスタと、
前記半導体基板に形成された第２トランジスタと、
前記半導体層及び前記絶縁層の端面と接触する埋め込み絶縁層と、
前記半導体層の周囲の一部を囲むように、前記半導体層及び前記絶縁層を突き抜けて前記半導体基板に達するように形成された素子分離層とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Separation by Implanted Oxgen）基板や貼り合わせ基板などが用いられている。
【０００３】
また、例えば、非特許文献１には、ＳＯＮ（Silicon On Nothing）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ（シリコン）／ＳｉＧｅ（シリコンゲルマニウム）／Ｓｉ（シリコン）の積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞部を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
【０００４】
【非特許文献１】Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．“ＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）−Ａ ＮＥＷ ＤＥＶＩＣＥ ＡＲＣＨＩＴＥＣＴＵＲ ＦＯＲ ＴＨＥＲ ＵＬＳＩ ＥＲＡ．１９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｔｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２９−３０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００６】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。また、非特許文献１に開示された方法では、ＳＯＮ構造がゲート電極下にのみ形成され、ソース／ドレイン領域にはＳＯＮ構造を形成することができないため、ソース／ドレイン領域の寄生容量を減らすことができないという問題があった。また、ゲート電極が配置されたＳｉ層の下の空洞部は空気層となっているため、Ｓｉ層の欠陥が多い上に、機械的強度や熱伝導率などがバルク半導体に比べて劣り、信頼性に欠けるという問題があった。
【０００７】
本発明は、ＳＯＩ基板を用いることなく、絶縁体上の半導体層にトランジスタを安定して形成することが可能な半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離層を選択的に形成する工程と、素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程とを備える。
【０００９】
この方法によれば、第１半導体層上に第２半導体層が積層された場合においても、露出面を介してエッチングガス又はエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層及び第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込み絶縁層を形成することができる。また、第２半導体層及び前記第１半導体層を深さ方向に突き抜けて半導体基板に達するように素子分離層を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を素子分離層にて半導体基板上に支持することが可能となる。これにより、第２半導体層の欠陥の発生を低減させつつ第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく第２半導体層と半導体基板との間の絶縁を図ることが可能となる。加えて、第２半導体層を支持するための支持体を別途形成する必要がなくなる。よって、例えば引き続く工程によりＳＯＩ基板を用いることなく第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の削減を図ることが可能となり、その結果、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１０】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層の一部及び前記半導体基板の一部を露出させるべく酸化防止膜を前記第２半導体層及び前記半導体基板上に形成する工程と、前記酸化防止膜をマスクとして、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記半導体基板を素子分離する素子分離層を選択的に形成する工程と、素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、前記半導体基板及び前記第２半導体層の表面を露出させる工程とを備える。
【００１１】
この方法によれば、第２半導体層の欠陥の発生を低減させつつ、素子分離層で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離層で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
【００１２】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離層を選択的に形成する工程と、素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むようにソース層及びドレイン層を前記第２半導体層に形成する工程とを備える。
【００１３】
この方法によれば、第１半導体層上に第２半導体層が積層された場合においても、露出面を介してエッチングガス又はエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層及び第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込み絶縁層を形成することができる。また、第２半導体層及び前記第１半導体層を深さ方向に突き抜けて半導体基板に達するように素子分離層を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を素子分離層にて半導体基板上に支持することが可能となる。これにより、第２半導体層の欠陥の発生を低減させつつ第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく第２半導体層と半導体基板との間の絶縁を図ることが可能となる。加えて、第２半導体層を支持するための支持体を別途形成する必要がなくなる。よって、ＳＯＩ基板を用いることなく第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の削減を図ることが可能となり、その結果、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１４】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層の一部及び前記半導体基板の一部を露出させるべく酸化防止膜を前記第２半導体層及び前記半導体基板上に形成する工程と、前記酸化防止膜をマスクとして、前記第２半導体層、前記第１半導体層、前記半導体基板を選択酸化することにより、前記第２半導体層及び前記半導体基板を素子分離する素子分離層を選択的に形成する工程と、素子形成領域を含む領域を残して他の一部分をエッチングすることにより、前記素子形成領域における前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出面を介して前記空洞部内に埋め込み絶縁層を形成する工程と、前記半導体基板及び前記第２半導体層の表面を露出させる工程と、前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極を挟み込むように第１ソース層及び第１ドレイン層を前記第２半導体層に形成する工程と、前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極を挟み込むように第２ソース層及び第２ドレイン層を前記半導体基板に形成する工程とを備える。
【００１５】
この方法によれば、第２半導体層の欠陥の発生を低減させつつ、素子分離層で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離層で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（System On Chip）を実現することが可能となる。
【００１６】
本発明に係る半導体装置の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１７】
この方法によれば、第１半導体層及び第２半導体層間の格子整合をとることを可能としつつ、第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることができる。
【００１８】
上記目的を達成するために、本発明に係る半導体装置は、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記半導体層の端面及び前記絶縁層の端面と接触する埋め込み絶縁層と、前記半導体層の周囲の一部を挟むように、前記半導体層及び前記絶縁層を突き抜けて前記半導体基板に達するように形成された素子分離層とを備える。
【００１９】
この構成によれば、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去した場合においても、素子分離層にて上層の半導体層を支持することが可能となる。このため、上層の半導体層を支持するための支持体を別途形成する必要がなくなるとともに、支持体を配置するために必要なスペースを素子形成領域に確保する必要がなくなる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数及びチップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００２０】
上記目的を達成するために、本発明に係る半導体装置は、絶縁層が一部の領域に形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層に形成された第１トランジスタと、前記半導体基板に形成された第２トランジスタと、前記半導体層及び前記絶縁層の端面と接触する埋め込み絶縁層と、前記半導体層の周囲の一部を囲むように、前記半導体層及び前記絶縁層を突き抜けて前記半導体基板に達するように形成された素子分離層とを備える。
【００２１】
この構成によれば、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣを実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
【００２３】
図１〜図８は、半導体基板の製造方法及び半導体装置の製造方法を示す模式図である。図１〜図８の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法及び半導体装置の製造方法を、図１〜図８を参照しながら説明する。
【００２４】
図１に示すように、まず半導体基板１１上に、第１半導体層１２をエピタキシャル成長させる。次に、第１半導体層１２上に、第２半導体層１３をエピタキシャル成長させる。第１半導体層１２は、半導体基板１１及び第２半導体層１３よりもエッチングレートが大きい材質を用いる。半導体基板１１、第１半導体層１２、第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との選択比を確保することができる。なお、第１半導体層１２及び第２半導体層１３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２５】
このあと、第２半導体層１３の熱酸化により第２半導体層１３の表面に犠牲酸化膜１４を形成する。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）などの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜（ＳｉＮ）を用いることができる。
【００２６】
次に、図２に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜１５及び犠牲酸化膜１４をパターニングすることにより、第２半導体層１３の一部を露出させる。なお、第２半導体層１３の一部を露出させる場合、第２半導体層１３の表面でエッチングを止めるようにしてもよいし、第２半導体層１３をオーバーエッチングして第２半導体層１３に段差を形成するようにしてもよい。
【００２７】
次に、図３に示すように、酸化防止膜１５をマスクとして、第２半導体層１３、第１半導体層１２、半導体基板１１を選択酸化することにより、第２半導体層１３及び第１半導体層１２を深さ方向に突き抜けて半導体基板１１に達するように、素子分離層１６を選択的に形成する。詳しくは、素子分離層１６を第１半導体層１２より深く形成する。素子分離層１６は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）である。
【００２８】
次に、図４に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、素子分離層１６、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３、第１半導体層１２を、素子形成領域としてのＳＯＩ形成領域１７（図４（ａ）参照）の一部を残してパターニングすることにより、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３、第１半導体層１２の各層の側面が露出する。以下、露出した側面（端部）を露出面１８ａとする。また、エッチングによって除去した領域を露出領域１８とする。
【００２９】
次に、図５に示すように、露出面１８ａを介してエッチングガス又はエッチング液を第１半導体層１２（図４（ｂ）参照）に接触させることにより、第１半導体層１２を選択的にエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部１９を形成する。第２半導体層１３は、第２半導体層１３を深さ方向に突き抜けて半導体基板１１に達するように形成された素子分離層１６によって、第１半導体層１２が除去された場合においても、半導体基板１１上で支持することが可能である。このため、第２半導体層１３を支持するための支持体（図示せず）を別途形成する必要がなくなるとともに、支持体を配置するために必要なスペースをＳＯＩ形成領域１７に確保する必要がなくなり、工程数及びチップサイズの増大を抑制しつつ、第２半導体層１３が陥没することを防止することができる。
【００３０】
なお、半導体基板１１及び第２半導体層１３がＳｉ（シリコン）層、第１半導体層１２（図４（ｂ）参照）がＳｉＧｅ（シリコンゲルマニウム）層の場合、第１半導体層１２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１１及び第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。第１半導体層１２の除去は、ウエットエッチングに限定されず、例えば、ドライエッチングによって選択的に除去することもできる。
【００３１】
また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となる。
【００３２】
次に、図６に示すように、露出面１８ａを介して空洞部１９（図５（ｂ）参照）内の半導体基板１１及び第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部１９に埋め込み絶縁層としての埋め込み酸化膜２１を形成する。なお、埋め込み酸化膜２１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み酸化膜２１をリフローさせることが可能となり、埋め込み酸化膜２１のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、埋め込み酸化膜２１は、ＣＶＤ法によって空洞部１９を全て絶縁膜で埋めるように形成しても良いし、空洞部１９を一部熱酸化してからＣＶＤ法によって絶縁膜を堆積させるようにしても良い。
【００３３】
また、第２半導体層１３上に酸化防止膜１５を残したまま、半導体基板１１と第２半導体層１３との間の空洞部１９に埋め込み酸化膜２１を形成することにより、第２半導体層１３の表面が熱酸化されることを防止することが可能となる。このため、素子分離層１６が侵食されることを防止しつつ、第２半導体層１３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層１３にＳＯＩトランジスタを形成することが可能となる。
【００３４】
次に、図７に示すように、ＣＶＤなどの方法により、露出領域１８（図６（ａ）参照）が埋め込まれるようにして酸化防止膜１５（図６参照）上に絶縁膜を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）などの方法により酸化防止膜１５をストッパとして絶縁膜を平坦化した後、第２半導体層１３上の絶縁膜、酸化防止膜１５及び犠牲酸化膜１４を除去することにより、第２半導体層１３の表面を露出させるとともに、露出領域１８内に埋め込み絶縁層２２を形成する。また、埋め込み絶縁層２２は、第２半導体層１３及び埋め込み酸化膜２１の端面と接触している。
【００３５】
次に、図８に示すように、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面に第１ゲート絶縁膜としてのゲート絶縁膜３１を形成する。そして、ゲート絶縁膜３１が形成された第２半導体層１３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１３上に第１ゲート電極としてのゲート電極３２を形成する。
【００３６】
次に、ゲート電極３２をマスクとして、Ａｓ（ヒ素）、Ｐ（リン）、Ｂ（ボロン）などの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極３２の両側に低濃度不純物導入層からなるＬＤＤ層３３ａ，３３ｂを第２半導体層１３に形成する。そして、ＬＤＤ層３３ａ，３３ｂが形成された第２半導体層１３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３２の側壁にサイドウォール３４ａ，３４ｂを形成する。そして、ゲート電極３２及びサイドウォール３４ａ，３４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極３２を挟み込むように高濃度不純物導入層からなる第１ソース／第１ドレイン層としてのソース／ドレイン層３５ａ，３５ｂを第２半導体層１３に形成する。そして、ソース／ドレインコンタクト（図示せず）をソース／ドレイン層３５ａ，３５ｂにそれぞれ形成する。
【００３７】
以上により、ＳＯＩ基板を用いることなく、第２半導体層１３上に第１トランジスタとしてのＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズ及びレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることが可能となる。また、ＳＯＩ構造において、第２半導体層１３から半導体基板１１に達するように形成された素子分離層１６によって第２半導体層１３を支持することにより、第２半導体層１３を支持するための支持体を別途形成することなくＳＯＩ構造を形成することができる。
【００３８】
なお、図示しない第２トランジスタとしてのバルクトランジスタは、ＳＯＩトランジスタを形成する際一緒に半導体基板１１上に形成される。バルクトランジスタは、半導体基板１１におけるバルク形成領域に形成され、第２ソース／第２ドレイン層と、第２ゲート絶縁膜と、第２ゲート電極とを有する。
【００３９】
以上により、第２半導体層１３の結晶品質を損なうことなく、ＳＯＩ形成領域１７にＳＯＩ構造を形成することが可能となるとともに、バルク形成領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１１上に混載することができる。
【００４０】
例えば、ＳＯＩ形成領域には、低電圧で動作する低消費電力ロジック回路を形成し、バルク形成領域には、ＥＥＰＲＯＭ、電源回路、液晶ドライバーなどの比較的高い電圧を必要とする回路を形成することができる。
【００４１】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
【００４２】
（１）本実施形態によれば、第１半導体層１２上に第２半導体層１３が積層された場合においても、露出面１８ａを介してエッチングガス又はエッチング液を第１半導体層１２に接触させることが可能となり、第２半導体層１３を残したまま、第１半導体層１２及び第２半導体層１３間の選択比の違いを利用して第１半導体層１２を除去することが可能となるとともに、第２半導体層１３下の空洞部１９内に埋め込み酸化膜２１を形成することができる。また、第２半導体層１３及び前記第１半導体層１２を深さ方向に突き抜けて半導体基板１１に達するように素子分離層１６を形成することにより、第２半導体層１３下に空洞部１９が形成された場合においても、第２半導体層１３を素子分離層１６にて半導体基板１１上に支持することが可能となる。これにより、第２半導体層１３の欠陥の発生を低減させつつ第２半導体層１３を埋め込み酸化膜２１上に配置することが可能となり、第２半導体層１３の品質を損なうことなく第２半導体層１３と半導体基板１１との間の絶縁を図ることが可能となる。加えて、第２半導体層１３を支持するための支持体を別途形成する必要がなくなる。よって、例えば引き続く工程で、ＳＯＩ基板を用いることなく第２半導体層１３上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の削減を図ることが可能となり、その結果、ＳＯＩトランジスタの低価格化を実現することが可能となる。加えて、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。更に、電界効果型トランジスタの特性を安定させることができるとともに、信頼性を向上させることができる。
【００４３】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００４４】
（変形例１）上記したように、素子分離層１６（図５参照）はＬＯＣＯＳに限定されず、例えば、ＳＴＩ（Shallow Trench Isolation）であってもよく、ＳＴＩによって第２半導体層１３を支持するようにしてもよい。
【００４５】
（変形例２）上記したように、空洞部１９（図５参照）に埋め込み酸化膜２１を形成するのに、半導体基板１１及び第２半導体層１３の熱酸化を行うことに代えて、例えば、ＣＶＤによって形成するようにしてもよい。これによれば、第２半導体層１３の膜減りを防止しつつ、半導体基板１１と第２半導体層１３との間の空洞部１９を酸化膜以外の材料で埋め込むことができる。よって、第２半導体層１３の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、その結果、第２半導体層１３の裏面側の寄生容量を低減させることができる。また、熱酸化とＣＶＤとを併用させて空洞部１９を酸化膜で埋めるようにしてもよい。また、酸化防止膜１５を除去してから、半導体基板１１と第２半導体層１３との間の空洞部１９に埋め込み酸化膜２１を形成するようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体装置の製造方法を示す模式図であり、（ａ）は半導体装置の製造方法を示す模式平面図、（ｂ）は半導体装置の製造方法を示す模式断面図。
【符号の説明】
【００４７】
１１…半導体基板、１２…第１半導体層、１３…第２半導体層、１４…犠牲酸化膜、１５…酸化防止膜、１６…素子分離層、１７…素子形成領域としてのＳＯＩ形成領域、１８…露出領域、１８ａ…露出面、１９…空洞部、２１…埋め込み絶縁層としての埋め込み酸化膜、２２…埋め込み絶縁層、３１…第１ゲート絶縁膜としてのゲート絶縁膜、３２…第１ゲート電極としてのゲート電極、３３ａ，３３ｂ…ＬＤＤ層、３４ａ，３４ｂ…サイドウォール、３５ａ，３５ｂ…ソース／ドレイン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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