(57)【要約】【課題】簡単な回路で低消費電力にて高周波数帯域のパルスを容易に発生することができ、しかも高価な半導体プロセスを使うことなく実現することができるパルス発生回路を提供すること。【解決手段】パルス発生回路を、所定段数縦続接続されたインバータ回路１０１〜１０９と、これらインバータ回路１０１〜１０９にあって１つのインバータ回路の入出力側に１段置きに接続され、この接続された各段のインバータ回路１０２，１０４，１０６，１０８の遅延量に相当する時間幅のパルスを発生する複数のＮＡＮＤ回路１１０〜１１３と、これらＮＡＮＤ回路１１０〜１１３の出力の論理和を取るＮＯＲ回路１１４とを備えて構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の遅延要素を所定のループを構成するように縦続接続し、該縦続接続の始端部に所定の入力パルスが供給されたときに、該複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理を施して前記入力パルスよりも周波数の高い出力パルスを得るようにしたことを特徴とするパルス発生回路。
【請求項２】
所定段数縦続接続された遅延回路と、該遅延回路の出力に接続され、該遅延回路の１段
当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路と、を備えたことを特徴とするパルス発生回路。
【請求項３】
遅延量が電気的に制御可能なバッファ回路を所定段数縦続接続してなる遅延回路と、該
遅延回路の出力に接続され、該遅延回路の１段当たりの遅延量に相当する時間幅のパルス
を発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路と、前記遅延回路の遅延量と基準の遅延量とを比較する比較回路と、該比較回路の出力によって前記バッファ回路の遅延量を制御する回路と、を備えたことを特徴とするパルス発生回路。
【請求項４】
遅延量が電気的に制御可能な第１のバッファ回路を所定段数縦続接続してなる遅延回路
と、該遅延回路の出力に接続され、該遅延回路の１段当たりの遅延量に相当する時間幅の
パルスを発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路と、前記第１のバッファ回路と相似な電気特性を持つ第２のバッファ回路を有して成る発振回路と、該発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第２のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第１のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とするパルス発生回路。
【請求項５】
遅延量が電気的に制御可能なバッファ回路を所定段数縦続接続してなる遅延回路と、該
遅延回路の出力に接続され、該遅延回路の１段当たりの遅延量に相当する時間幅のパルス
を発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路と、前記遅延回路の所定段のバッファ回路の出力と当該遅延回路の入力と接続してリング発振回路を形成するスイッチ手段と、そのリング発振回路を含む位相固定ループと、該位相固定ループが基準周波数にロックした際の信号を前記バッファ回路の遅延量の制御信号として保持する手段とを備え、前記第１及び第２の論理回路の作動タイミングを、記位相固定ループが解除され、且つ前記バッファ回路の遅延量が前記位相固定ルー
プのロック時の遅延量に等しくなるように制御された時点としたことを特徴とするパルス
発生回路。
【請求項６】
複数段の遅延回路と１つのゲート回路とをループ状に接続して成る発振回路と、該発
振回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第
１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路とを備えたことを特徴とするパルス発生回路。
【請求項７】
前記遅延回路は、遅延量の制御が可能であって当該遅延量は所定の値となるよう制御さ
れ得るように構成されていることを特徴とする請求項２または６の何れか一項に記載のパルス発生回路。
【請求項８】
遅延量が電気的に制御可能な複数のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、該発振回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を得る第２の論理回路と、前記各段の遅延量と基準の遅延量とを比較する比較回路と、該比較回路の出力によって前記バッファ回路の遅延量を制御する回路とを備えたことを特徴とするパルス発生回路。
【請求項９】
遅延量が電気的に制御可能な複数の第１のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、該発振回路の各段の出力から当該各段の遅延量に相当する時間
幅のパルスを発生する複数の第１の論理回路と、該複数の第１の論理回路の出力の論理和を取る第２の論理回路と、前記第１のバッファ回路と相似な電気特性を持つ第２のバッファ回路を有して成る発振回路と、該発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第２のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第１のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とするパルス発生回路。
【請求項１０】
前記制御可能なバッファ回路は、ＣＭＯＳインバータと、該ＣＭＯＳインバータに流入する電流を制御する手段とからなることを特徴とする請求項３〜５、または請求項７〜９の何れか一項に記載のパルス発生回路。
【請求項１１】
前記制御可能なバッファ回路は、ＣＭＯＳ電流モードロジック回路を有して成るバッファ回路であり、該バッファ回路の流入電流の制御によって遅延量を可変することを特徴とする請求項３〜５の何れか一項に記載のパルス発生回路。
【請求項１２】
前記第１及び第２の論理回路は、ＣＭＯＳ電流モードロジック回路を有して成ることを特徴とする請求項２〜１１の何れか一項に記載のパルス発生回路。
【請求項１３】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積を得る第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積を得る第２の論理積回路と、前記 第１の論理積回路出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項１４】
前記遅延回路は、遅延量の制御が可能であって当該遅延量は所定の値となるよう制御されることを特徴とする請求項１３に記載のパルス発生回路。
【請求項１５】
前記遅延回路は、Ｎ＋１段のＭＯＳインバータと前記ＭＯＳインバータに流入する電源電流を制御する手段により構成され、電源電流の制御によって前記遅延回路の当該遅延量が所定の値となるよう制御されることを特徴とする請求項１３〜１４の何れか一項に記載のパルス発生回路。
【請求項１６】
前記第１または第２の論理積回路は出力信号の遷移時間が重ならないように制御する手段を有することを特徴とする請求項１３〜１５の何れか一項に記載のパルス発生回路。
【請求項１７】
前記第１の論理積回路のうち遅延回路の２段目の出力Ｄ2および前記遅延回路の１段目 の出力の否定論理ＸＤ1の論理積を得る論理積回路と、前記第２の論理積回路のうち前記
遅延回路のＮ段目の出力ＤNの否定論理ＸＤNおよび前記遅延回路のＮ＋１段目の出力のＤN+1の論理積を得る論理積回路はその出力が真となる時間が他に比べて短くなるように設定する手段を備えることを特徴とする請求項１３〜１６の何れか一項に記載のパルス発生回路。
【請求項１８】
前記第１の論理積回路のうち遅延回路の２段目の出力Ｄ2および前記遅延回路の１段目の出力の否定論理ＸＤ1の論理積を得る論理積回路と、前記第２の論理積回路のうち前記遅延回路のＮ段目の出力ＤNの否定論理ＸＤNおよび前記遅延回路のＮ＋１段目の出力のＤN+1の論理積を得る論理積回路によって制御される前記スイッチ手段はその導通インピーダンスがその他のスイッチ手段に比べて大きく設定されていることを特徴とする請求項１３〜１７の何れか一項に記載のパルス発生回路。
【請求項１９】
前記遅延回路の初段を省略し初段出力信号の替わりに前記遅延回路への入力信号を接続することを特徴とする請求項１３〜１８の何れか一項に記載のパルス発生回路。
【請求項２０】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項１〜１９の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項２１】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第１の筐体および第２の筐体と、前記第１の筐体および第２の筐体間での信号の授受を無線で行うために前記第１の筐体および第２の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、請求項１〜１９の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする携帯電話機。
【請求項２２】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第１の筐体および第２の筐体と、前記第１の筐体および第２の筐体間での信号の授受を無線で行うために前記第１の筐体および第２の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、請求項１〜１９の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とするパーソナルコンピュータ。
【請求項２３】
同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項１〜１９のいずれか一項に記載のパルス発生回路を適用して構成されことを特徴とする電子装置。
【請求項２４】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項１〜１９の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＵＷＢ(Ultra Wide Band)通信に適するパルスを発生回路およびこの回路を用いた電子装置ならびにこの回路を用いる情報伝送方法に関する。
【背景技術】
【０００２】
ＵＷＢ通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式
である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周
波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに広
帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方
式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費
電力化が期待できるとされている（特許文献１，２，３参照）。
【０００３】
ここで、ＩＲ方式に使用されるパルス波形について簡単に説明する。図１６（ａ）に示す様なパルス幅ＰD、周期ＴPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図１６（ｂ）に示すように、エンベロープがＢＷ＝１／PDの周波数で最初の零点を持つｓｉｎｃ関数である。
このようなパルスの場合はスペクトルが直流からＢＷまで広がるため使いづらく、図１７（ｂ）に示す様なスペクトルの中心周波数ｆが高いところにあるパルスが好まれる。
【０００４】
即ち、図１７（ａ）の様なパルス波形であり、図１７（ａ）のパルスを周波数ｆ0＝１／２ＰWの矩形波で乗算して周波数スペクトルを高いほうに移動したものである。但し、この波形は図１７（ａ）に一転鎖線１７０１に示す様な直流（ＤＣ）成分を含み正確には同図（ｂ）に示す様なスペクトルを持たない。ＵＷＢ通信に理想的なパルス波形は他にもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
図１８（ａ）は図１７（ａ）に示す様なパルスを発生するための従来の回路例である（非特許文献１）。
【０００５】
図示のように、２つのインバータ１８０１，１８０２及び否定論理和回路（ＮＯＲ）１８０３は、ＮＯＲ１８０３のもう一方の入力Ｃが偽（Ｌ：ローレベル）となったとき３段のリングオシレータを構成する。即ち、図１８（ｂ）に示すタイム図のようにＣがＬの間だけ発振し、ＮＯＲ１８０３とインバータ１７０１，１８０２の出力ＮＲ１，Ｎ１，Ｎ２はそれぞれ時間ｔずつ遅れて変化が伝播していく。ここで簡単のためにＮＯＲ１８０３及びインバータ１７０１，１８０２の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅｛図１７（ａ）のＰw｝は３ｔとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となる。
【特許文献１】ＵＳ Ｐａｔ． ６４２１３８９
【特許文献２】Ｐｕｂ．Ｎｏ．：ＵＳ２００３／０１０８１３３Ａ１
【特許文献３】Ｐｕｂ．Ｎｏ．：ＵＳ２００１／００３３５７６
【非特許文献１】Ａ ＣＭＯＳ ＩＭＰＵＬＳＥ ＲＡＤＩＯ ＵＬＴＲＡ−ＷＩＤＥＢＡＮＤ ＴＲＡＮＣＥＩＶＥＲ ＦＯＲ １Ｍｂ／ｓ ＤＡＴＡ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＡＮＤ ±２．５ｃｍ ＲＡＮＧＥ ＦＩＮＤＩＮＧＳ Ｔ．Ｔｅｒａｄａｅｔ．ａｌ、 ２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ．３０−３３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した従来のパルス発生回路によって、必要とする高い周波数帯域のパルス
を得ようとすると、十分な速度を持つ素子を使わなければならないが、現実にこのような素子を得ることは非常に困難であるか、または、不可能である。
また、一般に素子を高速で動作させようとすると消費電力が増大するため、従来のこのような回路で非常に短いパルスを得ようとすると消費電力の増大が避けられなかった。更に、消費電力の低減は、姿勢や位置に関して相対変位が許容されるように結合される形で分割された複数の筐体間、または同一筺体内におけるように極めて近距離での信号の授受を無線で行いたいといったような場合においても強く望まれるところである。
そこで、本発明の目的は、高周波数帯域のパルスを容易に発生することができ、且つ、構成が簡単で消費電力の少ないパルス発生回路、および、この回路を用いた電子装置、ならびに、この回路を用いる情報伝送方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
本発明の一態様に係るパルス発生回路によれば、複数の遅延要素を所定のループを構成するように縦続接続し、該縦続接続の始端部に所定の入力パルスが供給されたときに、該複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理を施して前記入力パルスよりも周波数の高い出力パルスを得るようにしたことを特徴とする。
【０００８】
このパルス発生回路では、所定のループを構成するように縦続接続された複数の遅延要素によって所定周波数のパルス出力が得られ、このパルス出力が複数の遅延要素間の結節部および該縦続接続の終端部の各部のうち所定の複数部に発現する信号に論理回路によって実効的な周波数逓倍処理が施されて、所望の、周波数の高い出力パルスが得られる。
また、本発明の一態様に係るパルス発生回路によれば、所定段数縦続接続された遅延回路と、該遅延回路の出力に接続され、該遅延回路の１段当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、これら第１の論理回路の出力の論理和を取る第２の論理回路とを備えたことを特徴とする。
【０００９】
これによって、論理回路により遅延回路の遅延量を複数、抽出して合成することができ
るので、遅延回路の遅延量まで発生パルスのパルス幅を狭くすることが可能である。従来
技術では遅延回路の遅延量の３倍が得られるもっとも狭いパルス幅だったのに対して大幅
な改善が可能である。遅延回路は半導体素子のバッファ回路等により構成でき、応答速度
の速い素子を使えばその素子の最速動作時の遅延時間までパルス幅を短くできる。
【００１０】
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能なバ
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の１段当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路
と、これら第１の論理回路の出力の論理和を取る第２の論理回路と、前記遅延回路の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
これによって、遅延回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延量と比較されて制御されるので高い精度のパ
ルスの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易
に解決が可能となる。
【００１１】
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な第
１のバッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅延回路の１段当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、これら第１の論理回路の出力の論理和を取る第２の論理回路と、前記第１のバッファ回路と相似な電気特性を持つ第２のバッファ回路を有して成る発振回路と、この発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波数が基準周波数に位相固定されるように前記第２のバッファ回路の遅延量を帰還制御する位相固定ループとを備え、前記第１のバッファ回路の遅延量が前記位相固定ループの帰還制御と同一に制御されることを特徴とする。
【００１２】
これによって、遅延回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は遅延回路を構成した素子と同等の素子を用いた発振回路の発
振周波数と基準となる周波数を比較し、その結果から制御されるので容易に高い精度のパ
ルスを発生することができる。特に半導体プロセスによるばらつきなどの製造上の課題も
容易に解決が可能となる。
【００１３】
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能なバ
ッファ回路を所定段数縦続接続してなる遅延回路と、該遅延回路の出力に接続され、該遅
延回路の１段当たりの遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路
と、これら第１の論理回路の出力の論理和を取る第２の論理回路と、前記遅延回路の所定
段のバッファ回路の出力と当該遅延回路の入力と接続してリング発振回路を形成するスイ
ッチ手段と、そのリング発振回路を含む位相固定ループと、この位相固定ループが基準周
波数にロックした際の信号を前記バッファ回路の遅延量の制御信号として保持する手段と
を備え、前記第１及び第２の論理回路の作動タイミングを、前記位相固定ループが解除さ
れ、且つ前記バッファ回路の遅延量が前記位相固定ループのロック時の遅延量に等しくな
るように制御された時点としたことを特徴とする。
【００１４】
これによって、パルス発生回路を構成するバッファ回路の遅延量を、該バッファ回路を
切り替えにより位相固定ループを構成し、ロック時の制御電圧を保持してパルス発生に利
用するので、正確なパルス発生が可能となる。
また、本発明の一態様に係るパルス発生回路によれば、複数段の遅延回路と１つのゲー
ト回路とをループ状に接続して成る発振回路と、この発振回路の各段の出力から当該各段
の遅延量に相当する時間幅のパルスを発生する複数の第１の論理回路と、これら第１の論
理回路の出力の論理和を取る第２の論理回路とを備えたことを特徴とする。
【００１５】
これによって、ゲート回路によってリング発振回路の発振を制御し、該発振回路が発振
している間、各段の遅延量に相当するパルス列を第１及び第２の論理回路によって抽出し
て細いパルス列を作り出すことが可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けることが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、遅延量の制御
が可能であって当該遅延量は所定の値となるよう制御されることを特徴とする。
【００１６】
これによって、遅延回路の遅延量は制御が可能であるので目的とする所定のパルス幅の
パルスを容易に得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な複
数のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振回路の
各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第１の論理
回路と、これら第１の論理回路の出力の論理和を取る第２の論理回路と、前記各段の遅延
量と基準の遅延量とを比較する比較回路と、この比較回路の出力によって前記バッファ回
路の遅延量を制御する回路とを備えたことを特徴とする。
【００１７】
これによって、発振回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
【００１８】
また、本発明の一態様に係るパルス発生回路によれば、遅延量が電気的に制御可能な複
数の第１のバッファ回路とゲート回路とをループ状に接続して成る発振回路と、この発振
回路の各段の出力から当該各段の遅延量に相当する時間幅のパルスを発生する複数の第１
の論理回路と、これら第１の論理回路の出力の論理和を取る第２の論理回路と、前記第１
のバッファ回路と相似な電気特性を持つ第２のバッファ回路を有して成る発振回路と、こ
の発振回路を含み当該発振回路の出力と基準周波数とを比較して当該発振回路の発振周波
数が基準周波数に位相固定されるように前記第２のバッファ回路の遅延量を帰還制御する
位相固定ループとを備え、前記第１のバッファ回路の遅延量が前記位相固定ループの帰還
制御と同一に制御されることを特徴とする。
【００１９】
これによって、発振回路は簡単なバッファ回路の縦続接続で実現できるので実施は容易
である。しかもその遅延量は基準となる遅延時間と比較し制御されるので高い精度のパル
スの発生が可能である。特に半導体プロセスによるばらつきなどの製造上の課題も容易に
解決が可能となる。しかも該発振回路が発振を持続している間、パルスを発生し続けるこ
とが出来るのでフィンガ数の多いパルス列を回路の素子数の増大なしに発生することが可
能となる。
【００２０】
また、本発明の一態様に係るパルス発生回路によれば、前記制御可能なバッファ回路は、ＣＭＯＳインバータと、このＣＭＯＳインバータに流入する電流を制御する手段とからなることを特徴とする。
これによって、遅延時間の制御を簡単なＭＯＳ回路によって実現できるので実施は容易
である。
【００２１】
また、本発明の一態様に係るパルス発生回路によれば、前記制御可能なバッファ回路は、ＣＭＯＳ電流モードロジック回路を有して成るバッファ回路であり、このバッファ回路の流入電流の制御によって遅延量を可変することを特徴とする。
これによって、遅延回路はＣＭＯＳ電流モードロジック回路で構成するので大幅な動作
電力の増大なしにＣＭＯＳ回路の最高速度で動作させることができる。
【００２２】
また、本発明の一態様に係るパルス発生回路によれば、前記第１及び第２の論理回路は、ＣＭＯＳ電流モードロジック回路を有して成ることを特徴とする。
これによって、論理回路はＣＭＯＳ電流モードロジック回路で構成するので大幅な動作
電力の増大なしにＣＭＯＳ回路の最高速度で動作させることができる。しかも、通常のＵＷＢ通信に利用することができる程度の低振幅の信号の発生も容易である。
【００２３】
更に、本発明の一態様に係るパルス発生回路は、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは２≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積をとる第２の論理積回路と、前記第１の論理積回路 出力が真のとき第１の電位レベルに前記第２の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
【００２４】
本発明の上記構成によれば、縦続接続されたＮ＋１段（Ｎは整数）の遅延回路のｉ段目
（２≦ｉ≦Ｎ）の出力とそのひとつ前の出力の否定との論理積によって上記遅延回路の一
段あたりの遅延量に相当する幅のパルスを作り出しそのパルス幅期間毎に交互に第１の電
位レベルおよび第２の電位レベルに接続し、また上記論理積回路の出力が真でないときは
第３の電位レベルに接続されるのでＤＣ成分を持たないパルスを発生することができる。
しかも回路は小信号を扱うアナログ回路を伴わないので簡単なＣＭＯＳ半導体集積回路に
よる論理回路によって実現が可能であり低消費電力化や低コスト化が容易である。
【００２５】
また、本発明の一態様に係るパルス発生回路は、前記遅延回路は、遅延量の制御が可能
であって当該遅延量は所定の値となるよう制御されることを特徴とする。
本発明の上記構成によれば、遅延回路は各段の遅延量を制御することができ、これによ
って目的とする所定のパルス幅のパルス列を得ることが可能となる。
また、本発明の一態様に係るパルス発生回路によれば、前記遅延回路は、Ｎ＋１段のＭＯＳインバータと前記インバータに流入する電源電流を制御する手段により構成され、電源電流の制御によって前記遅延回路の当該遅延量が所定の値となるよう制御されることを特徴とする。
【００２６】
本発明の上記構成によれば、遅延回路は簡単なＭＯＳインバータによって構成でき、ま
たその遅延量は前記インバータに流入する電源電流の制御によって簡単に調整できるため
構成が簡単でかつ容易に当該遅延回路の遅延量を所定の値に設定することが可能である。
また、本発明の一態様に係るパルス発生回路は、前記第１または第２の論理積回路は出
力信号の遷移時間が重ならないように制御する手段を有することを特徴とする。
【００２７】
本発明の上記構成によれば、論理積回路の出力信号の遷移時間が重ならないようにスイ
ッチ手段が制御されるので、前記第１、第２の電位レベル間を前記スイッチ手段により短
絡することが無くなり無駄な回路への流入電流，いわゆるショート電流を減らすことがで
き回路の低消費電力化に大きな効果がある。
また、本発明の一態様に係るパルス発生回路は、前記第１の論理積回路のうち遅延回路
の２段目の出力Ｄ2および前記遅延回路の１段目の出力の否定論理ＸＤ1の論理積をとる論理積回路と、前記第２の論理積回路のうち前記遅延回路のＮ段目の出力ＤNの否定論理ＸＤNおよび前記遅延回路のＮ＋１段目の出力のＤN+1の論理積をとる論理積回路はその出力が真となる時間が他に比べて短くなるように設定する手段を備えることを特徴とする。
【００２８】
本発明の上記構成によれば、出力パルスの前縁および後縁において第１または第２の電
位レベルに接続される時間を短く設定できる。これによって、信号の出力回路の負荷、特
に容量性の負荷が重いときでも良好な信号波形を出力できるようになる。
また、本発明の一態様に係るパルス発生回路は、前記第１の論理積回路のうち遅延回路
の２段目の出力Ｄ2および前記遅延回路の１段目の出力の否定論理ＸＤ1の論理積をとる論理積回路と、前記第２の論理積回路のうち前記遅延回路のＮ段目の出力Ｄの否定論理ＸＤNおよび前記遅延回路のＮ＋１段目の出力のＤN+1の論理積をとる論理積回路によって制御される前記スイッチ手段はその導通インピーダンスがその他のスイッチ手段に比べて大きく設定されていることを特徴とする。
【００２９】
本発明の上記構成によれば発生パルスの前縁および後縁において、前記スイッチ手段が
導通するときその導通インピーダンスが他に比較し大きく設定されているために出力負荷
容量を充放電する速度を制御することが出来る。これによって出力パルスの歪を調整し良
好なパルス波形を得ることを可能とする。
また、本発明の一態様に係るパルス発生回路は、前記遅延回路の初段を省略し初段出力信号の替わりに前記遅延回路への入力信号を接続することを特徴とする。
【００３０】
本発明の上記構成によれば遅延回路の初段が省略できるので回路素子数を減らすことが
でき、わずかながらコスト的なメリットと消費電力を低減する効果がある。更に、本発明はＣＭＯＳ集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【００３１】
一方、本発明の一態様に係る電子装置は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このような電子機器では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
【００３２】
また、本発明の一態様に係る携帯電話機は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第１の筐体および第２の筐体と、前記第１の筐体および第２の筐体間での信号の授受を無線で行うために前記第１の筐体および第２の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
このような携帯電話機は、所謂クラムシェル型や回転型のものがこれに該当するが、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
【００３３】
さらにまた、本発明の一態様に係るパーソナルコンピュータは、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された第１の筐体および第２の筐体と、前記第１の筐体および第２の筐体間での信号の授受を無線で行うために前記第１の筐体および第２の筐体にそれぞれ設けられた各無線部とを備え、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３４】
このようなパーソナルコンピュータでは、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されているため、小型化が図られ、消費電力の低減効果も大きい。
また、本発明の一態様に係る電子装置は、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されていることを特徴とする。
【００３５】
このような電子装置では、複数の回路ブロックないし回路基板のうちの所定の相互間で信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
【００３６】
更にまた、本発明の一態様に係る情報伝送方法は、姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うことを特徴とする。
このような情報伝送方法では、両筐体間での所要の情報の授受が無線によって行われ得るため結合機構部の簡素化が図られ、且つ、無線部による信号の授受を、上記の種々の態様のうちの何れかのパルス発生回路を適用して行うため、消費電力の低減効果も大きい。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態について図面を参照しながら説明する。
（第１実施形態）
図１（ａ）は、本発明の第１実施形態に係るパルス発生回路の要部を示す回路図、（ｂ）〜（ｄ）はその動作を説明するためのタイム図である。但し、一例として図６（ａ）に示すパルス波形で時間ＰDの中に４個のパルスが含まれる場合（ＰD＝８Ｐｗ）すなわちフィンガ数４のパルスで説明する。
【００３８】
図１（ａ）に示す符号１０１〜１０９は縦続接続されたインバータ回路である。それぞれの入出力端子にはＤ０〜Ｄ９のように端子名が付けられている。
入力端子Ｄ０が同図（ｂ）に示すようにハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、それぞれの出力はｔずつの遅れを伴って伝播していく。
否定論理積（ＮＡＮＤ）回路１１０〜１１３はそれぞれＤ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、Ｄ７とＤ８が両方ともＨのときに、同図（ｃ）に示すように、端子ＮＤ１〜ＮＤ４からＬを出力する。否定論理和（ＮＯＲ）回路（負論理の否定論理和回路）１１４は、ＮＤ１〜ＮＤ４が一つでもＬのとき、同図（ｄ）に示すようにＨを出力する。上述のようにして目的のパルス波形が得られる。
【００３９】
尚、同図（ｄ）では出力レベルは十分に振り切れていない。しかし、ＵＷＢ通信に使用する信号強度は法律によって規制されており、通常の論理回路の十分に振り切れたレベルではその強度が強すぎる。そのような場合は別に減衰回路を挿入しパルスの信号レベルを弱めなければならない。このことから、十分に振り切れていない信号のほうがかえって都合が良い。
【００４０】
また、最後段のインバータ回路１０９の出力は使用されていないが、その前段までのイ
ンバータ回路１０１〜１０８に接続されるファンアウト（負荷）をそろえて各段の遅延量
を一定にするために入れてある。同様に最前段のインバータ回路１０１も否定論理積回路１１０に入力される信号がなるべく同一特性のインバータによって駆動されるように他と
同じ特性のインバータを使用したほうが良い。
【００４１】
図６（ａ）に示す時間Ｔｐに一回下降するような信号を端子Ｄ０に入力してやれば図６ （ａ）に示すような周期Ｔｐのパルス列を得ることができる。
ここで否定論理積回路１１０〜１１３が出力するパルスのパルス幅は、インバータ回路
１０２，１０４，１０６，１０８の入力の立ち上がりから出力が立ち下がるまでの遅延時
間ｔｄのみであり、従来の３ｔｄに比較し３倍の効果がある。
【００４２】
即ち、第１実施形態のパルス発生回路によれば、従来の回路では達成し得なかった高周
波成分を持つ短パルスを発生することができる。しかも、本パルス発生回路は、インバー
タ、ＮＡＮＤ、ＮＯＲの各回路を組合せた簡単な回路構成なので、簡便なＣＭＯＳプロセ
スによる半導体集積回路によってＵＷＢ通信システムの実現が可能になる。
【００４３】
（第２実施形態）
図２は、本発明の第２実施形態に係るパルス発生回路の要部を示す回路図である。
２０２，２０３は遅延量の制御可能なインバータ回路であり、第１実施形態の遅延回路
を構成するインバータ回路１０１，１０２に相当する。同等の回路を必要段並べて使用す
る。図２では３段目以降は符番していない。このインバータ回路２０２は、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との組合せによって構成されている。
【００４４】
それぞれのトランジスタＭ３，Ｍ１のソースには、ＰＭＯＳ，ＮＭＯＳのトランジスタ
Ｍ４，Ｍ２が接続されており、このＭ４，Ｍ２によって、Ｍ３，Ｍ１によるインバータ回
路への流入電流量を制御することで、その遅延量を制御することが可能となっている。
トランジスタＭ２のゲートは制御電圧端子２１１に接続され、また、トランジスタＭ４のゲートはカレントミラー回路２０４を介して制御電圧端子２１１に接続されており、制御電圧端子２１１に印加された電圧をＶＤＤから反転した電圧に接続する。
【００４５】
なお、このインバータ構成は、他の符番Ｍ５〜Ｍ８、Ｍ９〜Ｍ１２、Ｍ１３〜Ｍ１６の
それぞれで示す回路においても同様である。
上述のようにして構成したインバータ回路を必要段数接続して遅延回路を構成する。図２のＤ０〜Ｄｎ（ｎは必要段数）は、図１のＤ０〜Ｄ９等に相当し、第１実施形態と同様にそれぞれ論理積回路へ接続され(図では省略)、目的のパルスを発生する。端子２０１はトリガ端子であり、図１のＤ０に相当しその端子２０１に入力されたパルスをもとにして目的のパルスが発生される。
【００４６】
遅延回路の遅延量を制御するために、制御電圧端子２１１に印加する電圧は次に説明す
るように決めると精密に合わせ込むことができ、高精度のパルス幅のパルスを発生するこ
とが可能となる。
２０９はインバータ回路２０２，２０３と同じ電気的特性を持つインバータ回路で構成
したリング発振回路である。このリング発振回路２０９も、それを構成するインバータに
流入する電流を制御することによりその遅延量の制御が可能であり、これによって発振周
波数を変えることができる。即ち、端子２１２に加える電圧によりその発振周波数が変わ
る。
【００４７】
リング発振回路２０９の出力２１３は、位相比較回路２０６によって基準周波数端子２１０に印加された基準周波数と位相比較され、この位相差が出力される。チャージポンプ２０７は、位相比較回路２０６から出力される位相差信号に応じてローパスフィルタ２０８に電荷を出力する。ローパスフィルタ２０８の直流成分の出力は、リング発振回路２０９の制御電圧端子２１２に加えられる。従って、リング発振回路２０９、位相比較回路２０６、チャージポンプ２０７、ローパスフィルタ２０８は、位相固定ループ２０５を構成している。
【００４８】
制御電圧端子２１１の電圧は、常にリング発振回路２０９の出力２１３の発振周波数が、基準周波数端子２１０に加えられる基準周波数に一致するように制御される。この電圧を、遅延回路を構成するインバータ回路２０２，２０３等の遅延量制御にも使用することによりリング発振回路２０９のインバータ回路の遅延量と同じ遅延量にすることができる。リング発振回路２０９のインバータ回路と遅延回路であるインバータ回路２０３，２０３とは、電気的特性が等しく作られているのでその遅延量は一致する。
【００４９】
なお、第２実施形態では、リング発振回路２０９は、符番Ｍ１９〜Ｍ３２で示す３段の
遅延回路で構成した場合を図示しているが、必要に応じて、より多段の発振回路を構成す
ることによって発振周波数を下げ構成を容易にすることも出来る。また基準周波数の値に
適合するように、位相比較回路２０６とリング発振回路２０９との出力の間には分周回路
を挿入するのが普通である（図示せず）。
【００５０】
このような第２実施形態のパルス発生回路によれば、目的パルスを精度良く作り出すこ
とが可能となる。これは、出力したいパルスのパルス幅を自由に設定できるばかりでなく、回路を構成する半導体集積回路のプロセスのばらつき等による様々な誤差要因も取り除くことが可能となって製造の歩留まりを上げることができ、また、製造が容易になって製造コストを下げることもできる。
【００５１】
このような第２実施形態のパルス発生回路では、リング発振回路２０９のインバータ回
路と遅延回路のインバータ回路２０２，２０３とは、電気的特性が等しいことを前提に説
明したが、特性は同じでなくても相似であればそれによって製造ばらつき等の誤差要因を
取り除くことが可能である。また、位相固定ループ２０５の構成の仕方、例えばリング発
振回路２０９の出力と位相比較回路２０６との間に分周回路を挿入するなどの構成の変更
によって、基準周波数の変更や位相固定ループ２０５の設計自由度を増すことが可能とな
り、遅延回路の遅延量制御のための電圧発生回路の規模を少なくしその負荷を軽減するこ
とも可能となる。
【００５２】
従って、第２実施形態のパルス発生回路は、簡単な回路で広く高い周波数成分を持つ高
精度のパルスを容易に発生することができる。しかも半導体集積回路の製造ばらつきなど
の様々な誤差要因も取り除くことが可能であり、製造も容易である。
【００５３】
（第３実施形態）
図３は、本発明の第３実施形態に係るパルス発生回路の要部を示す回路図である。
３１１〜３１４は電流モードロジック回路により構成したバッファ回路である。この内
部をバッファ回路３１１を例に説明すると、ＮＭＯＳトランジスタ差動対Ｍ１，Ｍ２によ
り差動増幅回路が構成されている。ＮＭＯＳトランジスタＭ３は、そのゲートに印加され
る制御電圧３１０に応じて回路電流を制限することによって遅延量を制御する。ＰＭＯＳ
トランジスタＭ４，Ｍ５は、出力側の負荷となりそのゲート印加電圧によって出力振幅を
制御する。バッファ回路３１１は電流モードロジック回路の特徴である差動信号によって
入出力が駆動される。
【００５４】
また、端子３０１はトリガ端子であり、第１実施形態の端子Ｄ０に相当し、ここに入力
されたパルスをもとにして目的のパルスが発生される。本実施形態ではトリガ信号は差動
ではなく通常のロジック信号の場合を例示しており、電流モードロジック回路に接続する
ために、インバータ回路Ｕ１によって差動信号Ｄ０を作り出している。
それぞれのバッファ回路３１１〜３１４は、差動の遅延信号Ｄ１〜Ｄｎを発生する。こ
の回路３１１〜３１４では、Ｄ１はＤ０から直接作り出され、例えばＤ２がＤ１から作り
出されるのと条件が異なる。即ち、バッファ回路３１１のＤ１は、トリガ端子３０１に印
加されたトリガ信号とインバータ回路Ｕ１によって駆動されて作り出されるのに対して、
Ｄ２はＤ１の駆動によって作り出される。この差が気になる場合はＤ１の前にもう一段同
特性のバッファ回路を挿入すればよい。
【００５５】
Ｄ１〜Ｄｎは論理回路へ送られ目的のパルスが作られる。３１５はＤ１とＤ２の論理積
をとる論理回路であり論理積ＮＤ１を出力する。ＮＤ１は第１実施形態と同様に他の論理
積回路の出力とともに論理和回路に送られて目的のパルスが作られる (これらの回路は図
示せず) 。
遅延回路の最終段のバッファ回路３１４の出力Ｄｎは、比較回路３０７によって、遅延
回路の遅延量が端子３０５に入力される基準のパルスと比較される。即ち、端子３０１に
入力されたトリガ信号からＤｎが出力されるまでの時間と端子３０５に入力される基準パ
ルスのパルス幅とを比較回路３０７によって比較し、この結果を制御電圧発生回路３０８
に伝える。制御電圧発生回路３０８では、比較回路３０７の比較結果に基づき遅延回路の
遅延量を調整すべく制御電圧３１０を出力し、遅延回路を構成する各バッファ回路３１１〜３１４の電流制限トランジスタ（ＮＭＯＳトランジスタ）のゲートに印加する。
【００５６】
同時に、各バッファ回路３１１〜３１４の流入電流が変化するとそれに伴い出力振幅も
変わってしまうので、制御電圧３１０の変化に伴って出力側の負荷トランジスタ(ＰＭＯ
Ｓトランジスタ)のゲート電圧３０９も変化させて出力振幅が一定になるよう制御する。
この第３実施形態のパルス幅制御は、最初に発生するパルスは誤差が伴うが、２回目以
降は前回の結果を元に制御電圧を修正できるので正確なパルスを発生することが可能とな
る。ＵＷＢ通信などの応用では、このような最初のパルスの不正確さはあまり問題になら
ない。本実施の形態のような簡単な構成で精度の高いパルスを発生できることは非常に効
果がある。
【００５７】
また、高速動作が可能な電流モードロジックを使用しているので回路を構成する素子性
能の限界まで高い周波数で、しかも低消費電力で動作させることが可能である。
以上説明した第３実施形態のパルス発生回路によれば、簡単な回路で、高周波の精度の
高いパルスを発生することが可能となる。出力したいパルスのパルス幅を自由に設定でき
るばかりでなく、回路を構成する半導体集積回路のプロセスばらつきなどによる様々な誤
差要因も取り除くことができるので、製造が容易になり製造コストを下げることもできる。
【００５８】
（第４実施形態）
図４は、本発明の第４実施形態に係るパルス発生回路の要部を示す回路図である。
上記の第２実施形態では遅延回路２０２，２０３，…とリング発振回路２０９とを別々
に持ったが、本実施の形態ではこれらを切り替えにより共用する例を述べる。図２と同じ
番号を付したブロックは第２実施形態と同じなので説明を省略する。
【００５９】
端子４０１に与える信号によりパルス発生回路を校正モードとパルス発生モードに切り
替える。端子４０１に構成モードを指定する信号が与えられた場合、スイッチ４０３は、
遅延回路２０２の入力を遅延回路の所定段の出力に接続して所定段数のリング発振回路を
構成するようにスイッチングすると同時に、分周回路４０２（第２実施形態では図示ぜず）、位相比較回路２０６、チャージポンプ２０７、ローパスフィルタ２０８を活性化して位相固定ループを構成するようにスイッチングする。
位相固定ループが、基準周波数端子２１０に印加される基準周波数にロックすれば校正
は完了である。なお、校正モードのときは端子４０１に与える信号によってパルス発生の
ための論理回路を不活性にしておくことは言うまでも無い。
【００６０】
端子４０１にパルス発生モードの指令信号が入力されると、スイッチ４０３はトリガ端
子２０１側に遅延回路２０２の入力を切り替えるようにスイッチングしてパルス発生の信
号を待つ。これと同時にパルス発生のための論理回路が活性化され、また位相固定ループ
が解除される。ローパスフィルタ２０８の出力は、位相固定ループがロックしていたとき
の値を保持する。遅延回路２０２，２０３，…は、位相固定ループを校正し、その位相固
定ループがロックしたときの制御電圧（制御端子２１１の電圧）で駆動されるため、その
遅延量は位相固定ループがロックされたときの固定量と同じになる。これによって、正確
なパルス幅のパルスを発生することが可能となる。
【００６１】
（第５実施形態）
図５（ａ）は、本発明の第５実施形態に係るパルス発生回路の要部を示す回路図、（ｂ）は、その動作を示すタイム図である。
上記の第１〜第４実施形態のパルス発生回路では、トリガ端子にトリガ信号が印加され
ると、遅延回路と論理積回路の段数によって決まる所定のフィンガ数のパルスを発して停
止する。フィンガ数が大きくなるとそれに伴い必要とする回路の規模も大きくなる。本実
施の形態は、フィンガ数の多いパルスを発生する場合でも回路規模が増大しない例である。
【００６２】
図５（ａ）において、５０３は否定論理和（ＮＯＲ）回路であり、トリガ端子５０８に
印加された信号Ｃiが偽（Ｌ）となったときにインバータと同一の動作を開始する。いまＣiがＬになったとすると、図５（ｂ）に示すように、出力ＮＲ１はＮＯＲ５０３の遅延時間ｔｄだけ遅れてＨとなる。インバータ５０１，５０２は、その出力ＮＯＲ５０３の出力ＮＲ１の変化に従って各インバータの遅延時間だけ遅れた信号を発し、ＮＯＲ５０３とともにリング発振回路を構成して発振を開始する。
【００６３】
図５（ｂ）のＮ１，Ｎ２は、それぞれインバータ５０１，５０２の出力を表す。簡単の
ために、以後インバータ５０１，５０２及びＮＯＲ５０３の遅延時間は等しいとして説明すると、リング発振回路の発振周期は図のＮ１，Ｎ２，ＮＲ１から分かるように６ｔｄで
ある。
否定論理積（ＮＡＮＤ）回路５０４，５０５，５０６は、それぞれＮＲ１とＮ１，Ｎ１
とＮ２，Ｎ２とＮＲ１の両方がＨのときＬを出力する。図５（ｂ）でＮＤ１，ＮＤ２，ＮＤ３はそれぞれＮＡＮＤ回路５０４，５０５，５０６の出力信号を表す。
【００６４】
５０７は負論理の論理和（ＮＯＲ）回路であり、ＮＡＮＤ回路５０４，５０５，５０６
のうち一つでもＬがあればＨを出力端子５０９から出力する。図５（ｂ）でＮＲ２はＮＯＲ回路５０７の出力を示す。
同図から分かるように出力ＮＲ２は、ＣiがＬの間、周期２ｔｄのパルスを継続して発生する。この発生されるパルスの幅は従来の１／３の細いパルスになっていることがわかる。
【００６５】
またパルスの発生が持続する期間（パルスのフィンガ数）は、Ｃiによって制御するこ
とができ、回路の素子数を増やすことなく従来の回路では発生できなかったような細いパ
ルスで、フィンガ数の多いパルス列の発生が可能となる。
この第５実施形態では３段のリング発振回路を用いた例で説明したが、リング発振回路
の段数は３以外の段数を取ることが可能である。その場合はＮＡＮＤ回路の数を段数に応
じて増やし、またＮＯＲ回路の入力本数をＮＡＮＤ回路の数に等しくする必要がある。こ
のようにした場合、回路の素子数は増えるが、リング発振回路の発振周波数は段数によっ
て下がるため回路の消費電流は殆ど変わらない。
【００６６】
また、第５実施形態のパルス発生回路では、第２〜第４実施形態のように、リング発振
回路を同等の特性を持つ発振回路を含む位相固定ループと比較し、その発振周期の精度を
高めたり、電流モードロジック回路を用いてより細い周期のパルス列を発生したりするこ
とも可能となる。
【００６７】
次に、第６実施形態以降の本発明の実施形態を説明する前に本発明で発生使用するパルス形状について説明する。
図６は本発明によって発生しようとするパルス形状を示す。同図（ａ）は図１６（ａ）に示すパルス波形に周期２Ｐｗ（＝１／ｆ）の正弦波搬送波を乗算して得られる波形であ
る。
同様に同図(ｂ)は図１６（ａ）に示すパルス波形に周期２Ｐｗ（＝１／ｆ）の方形波搬送波を乗算して得られる波形である。同図（ｂ）の波形のほうが二値のデジタル回路による実現が容易であるが、同図（ａ）の波形のほうが不要な側波が少なく都合が良い。ただし、（ｂ）の波形はデジタル回路で容易に発生できるといっても周波数が高いため図に示すように角ばった波形生成は難しく自然に同図（ａ）に示す波形に近い波形が得られる。
【００６８】
本明細書では、一例として以下の諸元の波形を発生する場合について説明するが本発明
はこの場合のみに限定されるものではない。
パルス間隔：Ｔｐ＝５ｎｓｅｃ
搬送波周波数：ｆ＝８ＧＨｚ
搬送波パルス幅： Ｐｗ＝６２．６ｐｓｅｃ
パルス幅：ＰD＝５００ｐｓｅｃ
時間Ｐの中に含まれるパルス数： ４個（ＰD＝８Ｐｗ）
以下、本発明の実施形態に係るパルス発生回路について図面を参照しながら説明する。
【００６９】
（第６実施形態）
図７（ａ）は、本発明の第１実施形態に係るパルス発生回路の要部を示す回路図、（ｂ）
はその構成要素である遅延回路の一実施例の内部を詳述する図、図３は動作を説明するた
めのタイム図である。
【００７０】
図７（ａ）において７０１〜７０９は９段のインバータを縦続接続し構成した遅延回路
である。インバータ各段内部の構成は図７（ｂ）に示してあるが後で説明する。端子７３１に入力されたパルスＤ0は図８（ａ）〜（ｊ）に示すように一段毎に時間ｔｄづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子７３１に印加される信号を正論理とするとｉ段目にはｋを整数として
ｉ＝２ｋ−１のとき ＸＤ2k-1
ｉ＝２ｋのとき Ｄ2k
が出力される。なお、Ｘは信号の否定論理をあらわし信号名に前置する。
【００７１】
ＮチャネルＭＯＳトランジスタ７１３および７１２はそれぞれ遅延回路の１段目の出力
ＸＤ1と２段目の出力Ｄ2が高いときに導通してパルス出力端子７３０を第１の電位レベルＶ１に接続する。次に、ＰチャネルＭＯＳトランジスタ２１０および２１１はそれぞれ遅延回路の２段目の出力Ｄ2と３段目の出力ＸＤ3が低い（すなわちＤ2の否定論理とＤ3の両方が高い（論理積が真の））ときに導通してパルス出力端子２３０を第２の電位レベルＶ２に接続する。
【００７２】
同様にＮチャネルＭＯＳトランジスタ７１６、７１７、７２０、７２１、７２４および
７２５はそれぞれ遅延回路の２ｋ−１段目の出力ＸＤ2k-1と２ｋ段目の出力Ｄ2kが高いとき、すなわちＸＤ2k-1とＤ2kの論理積が真のときに導通してパルス出力端子２３０を第１の電位レベルＶ１に接続する。
次に、ＰチャネルＭＯＳトランジスタ７１４，７１５，７１８，７１９，７２２および７２３はそれぞれ遅延回路の２ｋ段目の出力Ｄ2kと２ｋ＋１段目の出力ＸＤ2k+1が低いとき、すなわちＤ2kの否定ＸＤ2kとＸＤ2k+1の否定論理であるＤ2k+1の論理積が真のとき、に導通してパルス出力端子７３０を第２の電位レベルＶ２に接続する。
【００７３】
以上のような動作によって図８（ｋ）に示すようなパルス波形を生成することができる。
ここで、第１および第２の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位ＶＳＳ、ＶＤＤを使用することが可能であるが他の任意の電位に設定しても良い。
【００７４】
ＰチャネルＭＯＳトランジスタ７２７およびＮチャネルＭＯＳトランジスタ７２８はＭＯＳ抵抗であって、第１、第２の電位Ｖ１，Ｖ２を分割しＭＯＳトランジスタ７１０〜７２５のスイッチ回路が上記第１、第２の電位Ｖ１，Ｖ２のいずれにも接続しないときに出力端子７３０の電位を設定する。通常はＮ，Ｐチャネルトランジスタの常数の対称性を保って、この電位がＶ１，Ｖ２の中間の値になるように設計する。
【００７５】
図７（ｂ）は遅延回路を構成するインバータ７０１〜７０９の内部を示す図である。Ｐ
チャネルＭＯＳトランジスタ７４１とＮチャネルＭＯＳトランジスタ７４２はインバータ
回路を構成し、端子７４４に入力された信号は遅延時間ｔｄをともなって端子７４５から
反転され出力される。
ＰチャネルＭＯＳトランジスタ２４０とＮチャネルＭＯＳトランジスタ２４３はそれぞれ上記インバータを構成するトランジスタのソースに直列に挿入され、それぞれ正側電源ＶＤＤ端子７４６および負側電源ＶＳＳ端子７４９に接続される。これらのトランジスタのゲート電位を制御することによりインバータに流入する電源電流を制御することができる。
【００７６】
この制御によってインバータの動作速度の制御が可能となりｔｄをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためにはＰｗ＝ｔｄとなるように端子７４７，７４８の電圧を制御すればよい。これらの端子に掛かる電圧をＶＳＳ側から計ってそれぞれＶｐｃ、Ｖｎｃとすると通常はＶＤＤ−Ｖｐｃ＝Ｖｎｃとなるように設定すると対称性のよい出力信号が得られる。
【００７７】
また、トランジスタ７４０，７４３のどちらか一方は省略が可能である。ここに例示する遅延回路の遅延特性は負荷によって影響を受けるためにスイッチ回路への出力は適当なバッファ回路を経由して接続することも可能である。
上記のような構成をとることにより、回路のほとんどがデジタル２値回路で設計でき構
成が簡単である。しかも回路は相補的に動作し回路の静止時に、ＰまたはＮチャネルトラ
ンジスタのどちらか一方は必ず非導通状態となるため回路に消費される電力はきわめて低
消費電力となる。
【００７８】
更に、出力回路はＭＯＳトランジスタ７１０〜７２５によって直接駆動されるため歪が少なくしかも大振幅大電力の信号を取り出すことが可能である。
なお、ブール束の公理によって、論理値の定義の仕方（低電位を論理真とするか、偽と
するか）等によって、論理積と論理和が入れ替わったりするが、これらの原理は同一の概
念であることは説明を要しないだろう。
【００７９】
（第７実施形態）
図９（ａ）に本発明の第７実施形態を示す。
図９（ａ）において９０１〜９０９は９段のインバータを縦続接続し構成した遅延回路である。インバータ各段内部の構成は図７（ｂ）に示したものと同一であり、各段の出力も第１実施形態と同じである。
【００８０】
すなわち端子９３１に入力されたパルスＤ0は図８（ａ）（ｊ）に示すように一段毎に時間ｔｄづつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子４３１に印加される信号を正論理とするとｉ段目にはｋを整数として
ｉ＝２ｋ−１のとき ＸＤ2k-1
ｉ＝２ｋのとき Ｄ2k
が出力される。なお、Ｘは負論理をあらわし信号名に前置する。
【００８１】
ＮチャネルＭＯＳトランジスタ９１１はＮＯＲ回路９１３によって遅延回路の１段目の
出力ＸＤ1と２段目の出力Ｄ2が低いときに導通してパルス出力端子９３０を第１の電位レベルＶ１に接続する。次に、ＰチャネルＭＯＳトランジスタ９１０はＮＡＮＤ回路９１２の働きによって遅延回路の２段目の出力Ｄ2と３段目の出力ＸＤ3が高いときに導通してパルス出力端子９３０を第２の電位レベルＶ２に接続する。
【００８２】
同様にＮチャネルＭＯＳトランジスタ９１５、９１９および９２３はそれぞれ遅延回路
の２ｋ−１段目の出力ＸＤ2k-1と２ｋ段目の出力Ｄ2kが低いとき、すなわちＸＤ2k-1とＤ2kの否定論理積が真のときに導通してパルス出力端子９３０を第１の電位レベルＶ１に接続する。
次に、ＰチャネルＭＯＳトランジスタ９１４，９１８および９２２はそれぞれ遅延回路の２ｋ段目の出力Ｄ2kと２ｋ＋１段目の出力ＸＤ2k+1が高いとき、すなわちＤ2kとＸＤ2k+1の論理積が真のとき、に導通してパルス出力端子４３０を第２の電位レベルＶ２に接続する。
【００８３】
以上のような動作によって図８（ｌ）に示すようなパルス波形を生成することができる。
第６実施形態では端子Ｄ0に印加される信号の立ち下りでパルスが出力されているが、
この第７実施形態では立ち上がりでパルスが出力される。これらはＤ0〜Ｄ9を負論理で見るか正論理に見るかの違いであってブール束の公理に従えば等価である。
【００８４】
以上のような構成によれば、第１実施形態に比較して、スイッチ回路を構成するトラン
ジスタ９１０，９１１，９１４，９１５，９１８，９１９，９２２，９２３は直接第１、
第２の電位レベルとパルス出力端子９３０を接続する。これに対し、第６実施形態では例えばトランジスタ７１１はトランジスタ７１０を介して前記第２の電位レベルに接続さ
れており、出力インピーダンスを低くしたいときに問題となる。この実施形態ではトラン
ジスタが直接Ｖ１，Ｖ２に接続されているので信号の出力インピーダンスを低くしたいと
きの設計が容易となる。
【００８５】
更に、第６実施形態ではたとえばトランジスタ７１１と７１２あるいは７１０と７１７
は同一の信号Ｄ2またはＸＤ3に接続されている。信号Ｄ2が高レベルから低レベルに変化するときはＤ2電位が電源の中間にありトランジスタ７１０および７１３はすでに導通しているためＶ１とＶ２を短絡することになり過大な電流いわゆるショート電流がスパイク状に流れる。
【００８６】
同様に、信号ＸＤ3が変化するときすなわち低レベルから高レベルに変化するときＸＤ3電位が電源の中間にありトランジスタ２１１および２１６はすでに導通しているためＶ１とＶ２を短絡することになり過大な電流がスパイク状に流れる回路の消費電流を増大させる結果となる。
この第７実施形態ではＰ，Ｎチャネルトランジスタのゲートは同一の信号で駆動されていないので、それらが同時に導通状態にならないように制御することが可能であり、ショート電流の影響を軽減することが可能である。そのためにはＮＡＮＤ回路９１２，９１６，９２０，９２４の出力の立ち下りを遅く、立ち上がりを早く、ＮＯＲ回路９１３，９１７，９２１，９２５の出力の立ち上がりを遅く、立ち下りを早くすればよい。
【００８７】
ＮＡＮＤ回路は、図９（ｂ）に示すようにＰチャネルトランジスタ９４１，９４２が並
列に正側の電源ＶＤＤに接続されており、またＮチャネルトランジスタ９４３，９４４が
負側のＶＳＳに直列に接続され構成される。またＮＯＲ回路は、図９（ｃ）に示すように
Ｎチャネルトランジスタ９４８，９４７が並列に電源ＶＳＳ接続されており、またＰチャ
ネルトランジスタ９４５，９４６が電源ＶＤＤに直列に接続され構成される。
【００８８】
トランジスタが直列に接続されるとインピーダンスが高くなるためＮＡＮＤ回路では立
ち下がりが遅く立ち上りが速くなる傾向が有り逆にＮＯＲ回路では立ち下りが速く立ち上
がりが遅くなる傾向がある。従って、この実施形態のような接続によりショート電流の軽減が可能となる。ＮＡＮＤ回路またはＮＯＲ回路の並列のトランジスタを大きく、直列のトランジスタを小さく設計すれば、上記性質がさらに強調され効果も大きくなる。
【００８９】
（第８実施形態）
図１０（ａ）に上記第１、第２実施形態で得られるパルス波形を模式的に示す。無負荷状態では１００１のような波形が出力されるはずであるが出力負荷によって波形はなまり、軽負荷のときには１００２のように、負荷が非常に重いときには１００３のような波形になってしまう。特に０．１８μＣＭＯＳプロセスで８ＧＨｚ程度のパルス列を出力しようとすると１００１や１００２の波形は得られず１００３のようになってしまう。
【００９０】
１００３は負荷の容量によって無負荷時出力波形１００１が積分された形となる。波形１００１の正側の面積と負側の面積は等しいためその積分波形は図に示すように負側に偏った波形となる。この波形は目的とする波形ではなく欲しいのは図６に示すような両極性の波形であった。
この第８実施形態ではこのように重い負荷を駆動しても目的とする波形が歪無く出力できる回路を示す。この目的のためには同図（ｂ）に示すように出力波形の前縁および後縁のパルスを細く設定し積分された波形が正負両方に均等になるようにすればよい。
【００９１】
以下この動作原理を第１０図（ｂ）に従って、より詳しく説明する。同図（ｂ）では比較のために同図（ａ）に示した波形も描かれており、同じ番号が振ってある波形は上記説明と同じである。これらにつての説明は重複するので省略する。１００６は上記に説明した出力波形の前後縁でその幅を縮めた波形である。このような波形が重い容量性負荷を駆動した場合、積分され１００８のように正負両方に均等な波形が得られる。これが目的とする出力パルス波形となる。
【００９２】
波形１００６のような前後縁を縮めた波形は第１、２実施形態の遅延回路の２段目および最終段の遅延量を少なく設定することにより実現できる。
うまい具合に遅延回路の最終段７０９または９０９につながるトランジスタ、またはゲートは１つであり他の出力よりファンアウト負荷が軽い。そのため、最終段の遅延量を減らすことは容易である。
【００９３】
同様に初段のインバータ７０１または９０１の負荷もファンアウトが１であり負荷は軽
いがパルス幅を狭くするためにはインバータ７０２または９０２の遅延量を減らさなけれ
ばならない。ここでインバータ７０１，９０１は単なるバッファでありこの段の遅延量は
出力される波形には関係しない。遅延量を減らすためには図１０（ｃ）に再掲する遅延回路のインバータセルのトランジスタ７４０および７４３のトランジスタを他の段に比べて大きくすることにより簡単に実現できる。
【００９４】
また、図１０（ｂ）に示すようにパルス波形を出力波形の前縁のパルスを細く設定する他の方法は、図７または図９においてノード７３２，９３２に直列に信号遅延素子を挿入しても実現できる。これは図８において（ｂ）のＸＤ1の信号が前記遅延素子の働きによって前記第１の論理積回路に遅延をともなってすなわち同図タイム図において（ｂ）の信号が右側に少しずれる形で伝送されるためである。
【００９５】
更に、出力パルス波形が容量性負荷によって、上記のように正負どちらかに偏ることを防ぐ、他の方法を図１０（ｄ）で説明する。すなわち、同図において、出力パルスの前後
縁において出力パルス１００１が負荷容量を充放電する速度を他に比較して遅くしてやればよい。すなわち、前縁１００４においては何も対策しない場合の波形１００３に比べて放電の傾きを小さくなるように、また後縁１００５では充電の傾きを波形１００３に比べて小さくすればよい。このためにはこれら前後縁において導通されるスイッチングトランジスタ、図７（ａ）の７１２，７１３、７２２，７２３または図９（ａ）の９１１、９２２をその他のスイッチングトランジスタの導通インピーダンスに比較して大きくなるように設定、すなわちこれらのトランジスタのサイズ（チャネル幅）を小さくすればよい。
【００９６】
更に、上記に述べたように第１、２の実施形態の遅延回路の初段インバータ７０１，９０１はバッファの働きしかしていない。したがってこの部分は省略が可能である。この場合、第１の論理積回路へは遅延回路初段の出力ＸＤ1のかわりに遅延回路の入力信号Ｄ0が接続される。
【００９７】
上記説明によるパルス発生回路では発生するパルスは、３．５サイクル分しかなく、図
６に示した目的のパルス（４サイクルのパルス列で構成される）とは若干異なる。残りの
半サイクルを追加するのは容易である。すなわち、遅延回路と第一の電位レベルに接続す
るスイッチトランジスタを追加して実現することが可能である。図７において遅延回路７０９の後ろにもう一つ遅延回路を置き遅延出力Ｄ10を作る。端子７３０と７２９の間に２つのＮチャネルスイッチトランジスタを直列に挿入しそれぞれのトランジスタのゲートをＸＤ9，Ｄ10に接続する。あるいは図９において遅延回路９０９の後ろにもう一つ遅延回路を置き遅延出力Ｄ10を作る。端子９３０と９２９の間にＮチャネルスイッチトランジスタを直列に挿入しそのトランジスタのゲートをＸＤ9，Ｄ10のＮＯＲで駆動する。
【００９８】
このようにして図１０（ｅ）１０１０、または１０１２のように残り半サイクル分を追加する。波形１０１０は上記に述べたようにパルス幅を他に比べ小さくして負荷容量からの放電時間を調整し１０１１のような目的のパルス波形を得る。また波形１０１２は上記に述べたような方法、即ち、スイッチトランジスタの導通抵抗を大きくして負荷容量からの放電時間を調整し１０１３のような目的のパルス波形を得る。このようにして得られる波形はＤＣ成分を持たない。また、スイッチングトランジスタのオン抵抗や遅延回路の遅延量のばらつき等による出力パルスのわずかな不平衡によるＤＣ成分は定常状態において負荷容量に充放電される電荷量の総計が０でなければならないという要請から自動的に調整されてキャンセルされる。
以上述べたように、本発明によれば簡単な回路により重い容量性の負荷であっても歪の少ない短パルスを容易に発生できる。
【００９９】
（第９実施形態）
以上説明したパルス発生回路は、極めて小型で消費電力が少なく、且つ、ＵＷＢ通信に用いるに理想的なパルス信号を得ることができるため、周囲に無用な影響を及ぼさず、且つ、他からの妨害を受け難い短距離の微小電力の通信への応用等も極めて有望である。
【０１００】
例えば、自在継ぎ手やヒンジなどのように、姿勢や位置に関して相対変位が許容されるように結合された二つ以上の筐体間での信号の授受を無線で行うような機構部（結合機構部）を含む装置に適用するにも好適である。
図１１は図１乃至図１０を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【０１０１】
図１１において、二つの筐体は、その一方である、送信部ブロック１１１２、および、同、他方である受信部ブロック１１１３として構成され、送信部ブロック１１１２から受信部ブロック１１１３へデータを送信する。送信部ブロック１１１２では、送信情報を生成ないし保有する回路要素１１０１から送信回路１１０２を介して、送信アンテナ１１１０から電磁波を放射する。
【０１０２】
この実施形態では、送信回路１１０２内に、図１乃至図１０を参照して説明したパルス発生回路を適用して送信アンテナ１１１０に伝送情報に相応して変調された送信電力を供給するための回路部が構成されている。
この送信アンテナ１１１０から放射された電磁波は空中の無線伝播路１１０８を通して伝播する。
【０１０３】
受信部ブロック１１１３には、無線伝播路１１０８通して伝播する送信情報を受信アンテナ１１１１および受信部１１０６を通して受信する回路要素１１０４が設けられている。尚、送信部ブロック１１１２および受信部ブロック１１１３間では、送信部ブロック１１１２にはインターフェース回路１１０３が、受信部ブロック１１１３にはインターフェース回路１１０５が各設けられ、両インターフェース回路１１０３、１１０５間を結ぶ有線路１１０７を介して一部の信号ないし電力の授受が行われ得るように構成されている。
【０１０４】
この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
送信アンテナ１１１０から放射される電磁界は法律によって定められる上限を超えないように設定される。免許を要しない無線局として許容される放射レベルはＥＭＩの規定よりもはるかに低いレベルであるが、通信距離が至近距離であるため、リンクバジェットを適当に設定することで十分な品質の通信路を確保できる。
【０１０５】
画像を含むデータのように高速伝送が必要な大量情報は信号線を介して伝えられるのでなく、無線により空間を伝播するため、信号線を使う必要がなくなり、それに伴うコネクタやヒンジ構造（結合機構部）における機構上の或いはまた電気的な更には製造上の種々の問題を一掃することができる。
また、従来の信号線による伝送では、高速化に伴い浮遊容量への充放電が多くなり、消
費電力が増加し、さらに信号線路から発射される不要放射電力が増加し、周囲の機器への
干渉対策が困難となるという欠点があった。また、信号線による伝送では、ロジックレベルが規定されているため、本質的に消費電力を減らすことができず、不要放射を減らすには、シールド強化などの対処療法しか方法がなかった。
【０１０６】
これに対して、この実施形態ような構成によれば、同一システム内という至近距離において十分な通信品質を確保できれば良いので、送信アンテナ１１１０からの放射電力をこの値程度まで下げることができ、消費電力の増大が本質的に改善され、ＥＭＩ対策が容易
となる。また、通信線路のインピーダンスマッチングのための終端に伴う消費電力の増大
や、部品配置、線路の引きまわし等の制約から解放される。
尚、図１１の構成例では、便宜上、専ら送信部ブロック１１１２から受信部ブロック１１１３へデータを送信するが如くに説明したが、両ブロック間で双方向の通信を行うように構成され得ることは言うまでもない。
【０１０７】
（第１０実施形態）
図１２は、図１１を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。図１２（ａ）はクラムシェル型携帯電話機を開いたときの状態を示す斜視図であり、図１２は（ｂ）は、同クラムシェル型携帯電話機を閉じたときの状態を示す斜視図である。
【０１０８】
図１２（ａ）および図１２（ｂ）において、第１筐体部１２０１の表面には、操作ボタン１２０４が配置されると共に、第１筐体部１２０１の下端にはマイク１２０５が設けられ、第１筐体部１２０１の上端には外部無線通信用アンテナ１２０６が取り付けられている。また、第２筐体部１２０２の表面（開いた状態で現れる面）には、表示体１２０８が設けられるとともに、第２筐体部１２０２の上端にはスピーカ１２０９が設けられている。
【０１０９】
また、第２筐体部１２０２の裏面（閉じた状態での外面）には、表示体１２１１および撮像素子１２１２が設けられている。なお、上述の表示体１２０８および１２１１としては、例えば、液晶表示パネル、有機ＥＬパネルまたはプラズマディスプレイパネルなどが適用される。また、撮像素子１２１２としては、ＣＣＤまたはＣＭＯＳセンサなどが適用される。
【０１１０】
第１筐体部１２０１および第２筐体部１２０２には、第１筐体部１２０１と第２筐体部１２０２との間で内部無線通信を行う内部無線通信用アンテナ１２０７および１２１０がそれぞれ設けられている。図示のように、第１筐体部１２０１および第２筐体部１２０２結合機構部としてのヒンジ１２０３を介して連結され、第２筐体部１２０２をヒンジ１２０３を支点として回転させることにより、第２筐体部１２０２を第１筐体部１２０１上に折り畳むことができる。
【０１１１】
上述のようにして、第２筐体部１２０２を第１筐体部１２０１上に閉じることにより、操作ボタン１２０４を第２筐体部１２０２にて保護することができ、携帯電話を持ち歩く時に操作ボタン１２０４が誤って操作されることを防止することができる。また、第２筐体部１２０２を第１筐体部１２０１から開くことにより、表示体１２０８を見ながら操作ボタン１２０４を操作したり、スピーカ１２０９およびマイク１２０５を使いながら通話したり、操作ボタン１２０４を操作しながら撮像を行ったりすることができる。
【０１１２】
また、クラムシェル構造を用いることにより、第２筐体部１２０２のほぼ一面全体に表示体１２０８を配置することができ、携帯電話機としての携帯性を損なうことなく、表示体１２０８のサイズを拡大させることを可能として、視認性を向上させることができる。
上述の構成において、この携帯電話機では、第１筐体部１２０１に内部無線通信用アンテナ１２０７を、および、第２筐体部１２０２に内部無線通信用アンテナ１２１０をそれぞれ設けることにより、これらの内部無線通信用アンテナ１２０７および１２１０を用いた内部無線通信にて第１筐体部１２０１と第２筐体部１２０２との間のデータ伝送を行うように構成されていることを特徴としている。
【０１１３】
即ち、図１２の携帯電話機では、内部無線通信用アンテナ１２０７が図１１の電子装置における送信アンテナ１１１０に相応し、内部無線通信用アンテナ１２１０が図１１の電子装置における受信アンテナ１１１１に相応する。
図１２の携帯電話機において、内部無線通信用アンテナ１２０７側（第１筐体部１２０１側）には、図１１の電子装置における送信部１１０２に相応する回路部を含む送信部ブロック１１１２に相当する回路部が設けられている。
【０１１４】
また、同様に、図１２の携帯電話機の内部無線通信用アンテナ１２１０側（第２筐体部１２０２側）には図１１の電子装置における受信部１１０６に相応する回路部を含む受信部ブロック１１１３に相当する回路部が設けられている。
尚、図１１の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１２においても該当するものであることは勿論である。
【０１１５】
上述の構成により、例えば、外部無線通信用アンテナ１２０６を介して第１筐体部１２０１に取り込まれた画像データや音声データを、内部無線通信用アンテナ１２０７および１２１０を用いた内部無線通信によって第２筐体部１２０２に送り、表示体１２０８に画像を表示させたり、スピーカ１２０９から音声を出力させたりすることができる。
また、撮像素子１２１２によって撮像された撮像データを、内部無線通信用アンテナ１２０７および１２１０を用いた内部無線通信によって第２筐体部１２０２から第１筐体部１２０１に送り、外部無線通信用アンテナ１２０６を介して外部に送出させることができる。上述のように、第１筐体部１２０１と第２筐体部１２０２との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジ１２０３に通す必要がなくなる。
【０１１６】
このため、ヒンジ１２０３の構造の複雑化を招来せず、従って、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
このように、機器内部においても信号伝送に無線通信を使用すると効果が大きいが、内部通信に本発明に基づくパルス発生回路を使用したパルス通信を用いると、与干渉性、耐干渉性に優れた無線通信が可能である。すなわち携帯電話機のように、別に機器本来の目的である通信回路を有するような電子機器においても、その本来の目的とする無線通信に対する影響や妨害、あるいは機器本来の目的とする無線通信から受ける影響や妨害を極小に抑制することができる。
【０１１７】
（第１１実施形態）
図１３は、図１１を参照して説明した無線通信を回転式携帯電話機に適用した例を表す図である。図１３において、第１筐体部１３２１の表面には、操作ボタン１３２４が配置されるとともに、第１筐体部１３２１の下端にはマイク１３２５が設けられ、第１筐体部１３２１の上端には外部無線通信用アンテナ１３２６が設けられている。また、第２筐体部１３２２の表面には、表示体１３２８が設けられると共に、第２筐体部１３２２の上端にはスピーカ１３２９が設けられている。
【０１１８】
また、第１筐体部１３２１には内部無線通信用アンテナ１３２７が、および、第２筐体部１３２２には内部無線通信用アンテナが１３３０がそれぞれ設けられ、第１筐体部１３２１と第２筐体部１３２２との間で内部無線通信を行うように構成されている。
第１筐体部１３２１と第２筐体部１３２２とは結合機構部としてのヒンジ１３２３を介して連結され、第２筐体部１３２２をヒンジ１３２３を支点として水平に回転させることにより、第２筐体部１３２２を第１筐体部１３２１上に重ねて配置したり、第２筐体部１３２２を第１筐体部１３２１からずらしたりすることができる。
【０１１９】
上述のように、第２筐体部１３２２を第１筐体部１３２１上に重ねて配置することにより、操作ボタン１３２４を第２筐体部１３２２によって保護することができ、携帯電話機を持ち歩く時に操作ボタン１３２４が誤って操作されることを防止することができる。また、第２筐体部１３２２を水平に回転させて、第２筐体部１３２２を第１筐体部１３２１からずらすことにより、表示体１３２８を見ながら操作ボタン１３２４を操作したり、スピーカ１３２９およびマイク１３２５を使いながら通話したりすることができる。
【０１２０】
図１３の携帯電話機では、第１筐体部１３２１に内部無線通信用アンテナ１３２７を、および、第２筐体部１３２２に内部無線通信用アンテナ１３３０をそれぞれ設けることにより、これらの内部無線通信用アンテナ１３２７および１３３０を用いた内部無線通信にて第１筐体部１３２１と第２筐体部１３２２との間のデータ伝送を行うように構成されていることを特徴としている。
【０１２１】
即ち、図１３の携帯電話機では、内部無線通信用アンテナ１３２７が図１１の電子装置における送信アンテナ１１１０に相応し、内部無線通信用アンテナ１３３０が図１１の電子装置における受信アンテナ１１１１に相応する。
図１３の携帯電話機において、内部無線通信用アンテナ１３２７側（第１筐体部１３２１側）には、図１１の電子装置における送信部１１０２に相応する回路部を含む送信部ブロック１１１２に相当する回路部が設けられている。
【０１２２】
また、同様に、図１３の携帯電話機の内部無線通信用アンテナ１３３０側（第２筐体部１３２２側）には図１１の電子装置における受信部１１０６に相応する回路部を含む受信部ブロック１１１３に相当する回路部が設けられている。
尚、図１１の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１３においても該当するものであることは勿論である。
上述の構成により、例えば、外部無線通信用アンテナ１３２６を介して第１筐体部１３２１に取り込まれた画像データや音声データを、内部無線通信用アンテナ１３２７および１３３０を用いた内部無線通信によって第２筐体部１３２２に送り、表示体１３２８に画像を表示させたり、スピーカ１３２９から音声を出力させたりすることができる。
【０１２３】
上述のように、第１筐体部１３２１と第２筐体部１３２２との間のデータ伝送を有線で行う必要がなくなり、多ピン化されたフレキシブル配線基板をヒンジ１３２３に通す必要がなくなり、ヒンジ１３２３の構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、携帯電話の小型薄型化および信頼性の向上を図ることが可能となるとともに、携帯電話機としての携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。
なお、上述ような無線通信の技術は、ビデオカメラ、ＰＤＡ（Personal Digital Assistance）、ノート型パーソナルコンピュータなどに適用することもできる。
【０１２４】
（第１２実施形態）
図１４は、図１１を参照して説明した無線通信をノート型パーソナルコンピュータに適用した例を表す図である。図１４において、本例のノート型パーソナルコンピュータは本体部１４０５と表示部１４０９に分けられ、結合機構部としてのヒンジ１４０７を介して一体化されている。本体部１４０５には、全体的な機能制御を受け持つ本体部基板１４０３、入力装置としてのキーボード１４０４、本体基板１４０３上の電子回路の制御によって表示データを生成する液晶コントローラ１４０８が設けられている。
【０１２５】
また、表示部１４０９には、表示装置としての液晶表示体１４０６が設けられている。また、本体部１４０５および表示部１４０９には、互いに無線通信を行なうための送信アンテナ１４１２および受信アンテナ１４１０がそれぞれ設けられている。また、本体部１４０５および表示部１４０９は、互いに有線通信や電源供給を行なうための線路１４１１にて接続されている。この有線路にて低速の信号を伝送するのは容易であり、無線通信部の同期信号を伝送することができる。これによって、無線通信部では同期捕捉や追跡といった面倒な手続きや回路が不要となり回路の簡略化が可能となる。また、セキュリティ強化のための暗号鍵を送り任意に鍵を変更しながら無線通信を行うこともできる。
【０１２６】
このノート型パーソナルコンピュータでは特に、液晶コントローラ１４０８が発生する表示データは送信部１４１２から送信アンテナ１４１２より電磁波（電波）に変換され空間を伝播する。送信アンテナ１４１２より送信された電磁波信号は受信アンテナ１４１０により受信され、受信部１４０２を介して液晶ドライバ１４０１に送られ、液晶表示体１４０６に表示される。
【０１２７】
上述の構成において、送信アンテナ１４１２が図１１の電子装置における送信アンテナ１１１０に相応し、受信アンテナ１４１０が図１１の電子装置における受信アンテナ１１１１に相応する。
図１４のノート型パーソナルコンピュータにおいて、送信アンテナ１４００側（ノート型パーソナルコンピュータ本体部１４０５側）には、図１１の電子装置における送信部１１０２に相応する回路部を含む送信部ブロック１１１２に相当する回路部が設けられている。
【０１２８】
また、同様に、図１４のノート型パーソナルコンピュータの受信アンテナ１４１０側（表示部１４０９側）には図１１の電子装置における受信部１１０６に相応する回路部を含む受信部ブロック１１１３に相当する回路部が設けられている。
尚、図１１の装置について既述の如く、送信側および受信側の想定は便宜上のものであって、双方向の通信を行うように装置を構成できる点は、図１３においても該当するものであることは勿論である。
【０１２９】
上述のノート型パーソナルコンピュータでは、本体部１４０５と表示部１４０９との間で、表示装置としての液晶表示体１４０６で表示するべき情報を無線通信によって伝送するため、ヒンジ１４０７を通さなくてはならない信号線の数を低減でき、構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を回避することができ、コストアップを抑制しつつ、信頼性の向上を図ることが可能となる。
以上は、ノート型パーソナルコンピュータとしての実施形態について説明したが、同様の技術思想を、ノート型よりも小型の所謂モバイルタイプのコンピュータや既述のＰＤＡその他の携帯情報端末装置にも適用できることは勿論である。
【０１３０】
（第１３実施形態）
図１１ないし図１４を参照して説明した実施形態では、図１乃至図１０を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした構成を採るものであった。
しかしながら、本発明の技術思想は、このように二分された筐体間での信号の授受を無線通信で行うような形態に限定されるものではない。
【０１３１】
即ち、同一の筐体内に、図１１の送信部ブロック１１１２に相応する送信用の回路部と、受信部ブロックに相応する受信用の回路部とを備え、これら送信および受信用の両回路部間で図１乃至図１０を参照して説明したパルス発生回路を適用して通信を行うような形態を採ることができる。次に、このような実施形態について例示し、本発明の技術思想について更に説明する。
図１５は本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図であり、図１５（ａ）は液晶プロジェクタの要部を示す図、図１５（ｂ）は図１５（ａ）の液晶プロジェクタ内の一つのライトバルブの詳細を表す図である。
【０１３２】
図１５（ａ）において、プロジェクタはその筐体１５１０の大部分を光学系が占める。すなわち、光源１５０１から発せられた光（白色光）は光学系１５０２（破線内）により三原色に分解される。ここで、光学系１５０２は主としてハーフミラーＨＭや光学フィルタおよびレンズＬＺにより構成される。それぞれの光は液晶によるライトバルブ１５０５、ライトバルブ１５０６、ライトバルブ１５０７により光変調された後、プリズムで構成される光学系１５０３により合成され、光学系１５０４により拡大投影される。
【０１３３】
ライトバルブ１５０５、ライトバルブ１５０６、ライトバルブ１５０７を制御するための回路は基板１５０８、１５０９に搭載される。変調器１５１２はライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナ１５１１から放射される。
図１５（ｂ）において、透過液晶による光シャッター１５２１を駆動する半導体集積回路による液晶ドライバ１５２２（通常複数個の半導体集積回路より構成される。）は、図１５（ａ）の送信アンテナ１５１１から送信された表示データ信号を、受信アンテナ１５２３により受信し、該受信した信号を復調した信号によって、光シャッター１５２１を駆動する。
【０１３４】
一方、本例のプロジェクタでは、光シャッター１５２１や液晶ドライバ１５２２を駆動するための電力は、コネクタ１５２４を介して受け取ることができるように構成されている。
送信アンテナ１５１１から多重されて送信される電磁波による表示データ信号は、これら多重された信号を分離して各個に受信可能なように、符号拡散による方法や異なる電磁波の変調周波数を用いる方法あるいはタイムスロットを決めてアドレシングする方法などにより、特定の正規の受信回路ブロック（モジュール）が指定される。
【０１３５】
このようなアドレシング方法を取ることにより、送信アンテナ１５１１から送信された電磁波信号は３つあるライトバルブのうちの指定されたライトバルブに正しく伝えられる。アドレス指定はライトバルブ毎でもよいし、また、図１５（ｂ）に示すように一つのライトバルブに複数の液晶ドライバが搭載され、その各々に対してアドレス指定することも可能である。
【０１３６】
以上、図１５（ａ）および図１５（ｂ）を参照して説明した液晶プロジェクタとしての実施形態から容易に理解されるとおり、本実施形態の電子装置は、送信信号を電磁波信号に変換する電磁波変換部と、電磁波信号を無線送信する送信部とを備える送信用の回路部（図１５の装置では、ライトバルブ制御のための表示データ信号を変調し、電磁波として送信アンテナ１５１１に供給する変調器１５１２および送信アンテナ１５１１等であって、図１１の送信部ブロック１１１２に相応）と、前記電磁波信号を受信する受信部と受信した電磁波信号を前記送信信号に復元する電磁波復元部とを備える受信用の回路部（図１５の装置では、受信アンテナ１５２３および該受信アンテナ１５２３により受信した信号を復調して光シャッター１５２１を駆動するための信号を得る回路部であって、図１１の受信部ブロックに相応）とが、同一筐体内に収容されて構成されているものであるということができる。
【０１３７】
上述の技術は、これを敷衍するに、同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、上記の種々の態様のうちの何れかのパルス発生回路を適用して構成されている電子装置であることが明らかである。
上述の構成において、送信用の回路部および受信用の回路部は、それぞれ、回路基板或いは回路ブロックとしてモジュール化されて構成され得る。
【０１３８】
そして、上記構成の電子装置では、信号の送受信を電磁波により無線化でき、信号は空間を伝播して伝わるためフレキシブル基板やコネクタなどを用いた配線の必要がなく、これらに起因するコスト高や信頼性低下の懸念が払拭される。
また、インピーダンスマッチングのための終端やデータ伝送速度の高速化に伴なう消費電力の増大といった問題も回避できる。更に、配線の引き回しや部品配置の制約がなくなり、電子装置のデザインや使い勝手を向上することができる。
【０１３９】
また信号伝送に使用される電磁波は同一筐体という至近距離で行われるため、この距離内での通信が確保できさえすれば良く、放射電磁波の強度を限界まで下げることが出来るのでＥＭＩ特性が本質的に改善され対策が容易になる。
特に、図１５を参照して例示した液晶プロジェクタの場合では、従来、液晶プロジェクタ内では筐体体積の大部分を光学系が占め、光経路を避けて配線したり、光経路を避けて部品を配置したりする必要があり、更には、光源から発せられる熱が筐体内にこもるため、配線の熱対策も必要であった。ここに本発明を実施することによって、信号伝送が電磁波により空間伝送されるため、従来のこの種の困難さは著しく緩和される。
【産業上の利用可能性】
【０１４０】
本発明は短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１実施形態に係るパルス発生回路の図と動作タイム図である。
【図２】本発明の第２実施形態に係るパルス発生回路の図である。
【図３】本発明の第３実施形態に係るパルス発生回路の図である。
【図４】本発明の第４実施形態に係るパルス発生回路の図である。
【図５】本発明の第５実施形態に係るパルス発生回路の図と動作タイム図である。
【図６】本発明によるパルス発生回路で発生しようとするパルスの波形図である。
【図７】本発明の第６実施形態に係るパルス発生回路の回路図である。
【図８】本発明の第６実施形態および第２実施形態に係るパルス発生回路の動作を説明するタイム図である。
【図９】本発明の第７実施形態に係るパルス発生回路の回路図である。
【図１０】本発明の第８実施形態に係るパルス発生回路の動作を説明するタイム図と回路図である。
【図１１】図１乃至図１０を参照して説明したパルス発生回路を適用して各個に電子回路が実装され機構部によって結合された二つの筐体間での信号の授受を無線通信で行うようにした本発明の実施形態としての電子装置の構成例を表すブロック図である。
【図１２】図１１を参照して説明した無線通信をクラムシェル型携帯電話機に適用した例を表す図である。
【図１３】図１１を参照して説明した無線通信を回転式携帯電話機に適用した例を表す図である。
【図１４】図１１を参照して説明した無線通信をノート型パーソナルコンピュータに適用した例を表す図である。
【図１５】本発明による電子装置の実施例の一つである液晶プロジェクタの構成を示す図である。
【図１６】ＵＷＢ通信に用いられるパルスを説明する説明図である。
【図１７】ＵＷＢ通信に用いられる他のパルスを説明する説明図である。
【図１８】従来のパルス発生回路の図と動作タイム図である。
【符号の説明】
【０１４２】
１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，２０２，２０３，５０１，５０２遅延回路を構成するインバータ回路、１１０，１１１，１１２，１１３，３１５，５０４，５０５，５０６ 否定論理積回路、１１４，５０３，５０７ 否定論理和回路、２０９ リング発振回路、２０６ 位相比較回路、２０７ チャージポンプ、２０８ ローパスフィルタ、２０５ 位相固定ループ、３１１，３１２，３１３，３１４遅延回路を構成するバッファ回路、３０７ 遅延比較回路、４０３ スイッチ  ７０１，７０２，７０３，７０４，７０５，７０６，７０７，７０８，７０９，９０１，９０２，９０３，９０４，９０５，９０６，９０７，９０８，９０９…遅延回路を構成するインバータ回路、７１０，７１１，７１２，７１３，７１４，７１５，７１６，７１７，７１８，７１９，７２０，７２１，７２２，７２３，７２４，７２５，９１０，９１１，９１４，９１５，９１８，９１９，９２２，９２３…スイッチを構成するトランジスタ，９１２，９１６，９２０，９２４…ＮＡＮＤ回路、９１３，９１７，９２１，９２５…ＮＯＲ回路、７２９，９２９第１の電位レベルを与えるノード、７２６，９２６第７の電位レベルを与えるノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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