(57)【要約】【課題】ソース電極近傍における２次元電子ガス層の生成不足を解消すること。【解決手段】第１非ｐ型層１０４の膜厚は、凸部（中央部１０３ａ）の形成によって不均一になっている。即ち、ｐ型半導体結晶層１０３と第１非ｐ型層１０４とのｐｎ接合界面がゲート電極Ｇの下において他の部位よりも高く盛り上がっているために、第１非ｐ型層１０４の膜厚はゲート電極Ｇの下では他の部位よりも薄くなっている。また、第１非ｐ型層１０４の厚膜部の端部は、ゲート絶縁膜１０６の周縁部の直下にまで潜り込む様に延びている。そして、これらの構造によって、ｐｎ接合界面を内包する空乏層の上端面αは、各導通用電極Ｓ，Ｄの近傍においては第１非ｐ型層１０４と第２非ｐ型層１０５との界面に到達していない。また、ゲート電極Ｇの下においては空乏層の上端面αは、第２非ｐ型層１０５の内部にまで入り込んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型またはｉ型の半導体結晶からなる第１非ｐ型層がｐ型半導体結晶層の上に積層され、ｎ型またはｉ型の半導体結晶からなる第２非ｐ型層が前記第１非ｐ型層の上に積層され、更に前記第２非ｐ型層の上に、ソース電極またはドレイン電極となる導通用電極、及びゲート電極が形成された電界効果トランジスタにおいて、
前記導通用電極近傍における前記第１非ｐ型層の膜厚は、
前記ｐ型半導体結晶層と前記第１非ｐ型層との第０接合界面を内包する空乏層の上端面が、前記導通用電極近傍において、前記第１非ｐ型層と前記第２非ｐ型層との第１接合界面に到達しない程度に厚く、
前記ゲート電極の下部における前記第１非ｐ型層の膜厚は、
前記空乏層の上端面が、前記ゲート電極の下部において、前記第２非ｐ型層内に入り込む程度に薄い
ことを特徴とする電界効果トランジスタ。
【請求項２】
前記第２非ｐ型層は、
ｉ型またはｎ型のＡｌＧａＮ結晶層から形成されている
ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
ｎ型またはｉ型の半導体結晶からなる第１非ｐ型層がｐ型半導体結晶層の上に積層され、前記第１非ｐ型層の上に、ソース電極またはドレイン電極となる導通用電極、及びゲート電極が形成された電界効果トランジスタにおいて、
前記導通用電極近傍における前記第１非ｐ型層の膜厚は、
前記ｐ型半導体結晶層と前記第１非ｐ型層との第０接合界面を内包する空乏層の上端面が、前記導通用電極近傍において、前記第１非ｐ型層の表面に到達しない程度に厚く、
前記ゲート電極の下部における前記第１非ｐ型層の膜厚は、
前記空乏層の上端面が、前記ゲート電極の下部において、前記第１非ｐ型層の表面に達する程度に薄い
ことを特徴とする電界効果トランジスタ。
【請求項４】
前記導通用電極近傍において厚く形成された前記第１非ｐ型層の厚膜部は、
前記ゲート電極の周縁部の下部にまで潜り込む様に延びている
ことを特徴とする請求項１乃至請求項３の何れか１項に記載の電界効果トランジスタ。
【請求項５】
前記ｐ型半導体結晶層は、
ｐ型のＧａＮ結晶層またはｐ型のＩｎＧａＮ結晶層から形成されている
ことを特徴とする請求項１乃至請求項４の何れか１項に記載の電界効果トランジスタ。
【請求項６】
前記第１非ｐ型層は、
ｉ型またはｎ型のＧａＮ結晶層から形成されている
ことを特徴とする請求項１乃至請求項５の何れか１項に記載の電界効果トランジスタ。
【請求項７】
縦方向に電流を流すタイプの電界効果トランジスタであって、
前記第１非ｐ型層は、
ｎ型の半導体結晶から構成されており、
前記ｐ型半導体結晶層は、
別の導通用電極を有するｎ型半導体基板の上に直接またはｎ型層を介して積層され、かつ、前記ゲート電極の下部において縦方向貫通部を有し、
前記第１非ｐ型層と前記ｎ型半導体基板は、
前記縦方向貫通部にｎ型層を埋め込むことによって、一連のｎ型半導体として一体に成形されている
ことを特徴とする請求項１乃至請求項６の何れか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果を利用したノーマリーオフ型のトランジスタに関する。
【背景技術】
【０００２】
電界効果を利用したノーマリーオフ型のトランジスタとしては、例えば下記の特許文献１に記載されている半導体素子などが公知である。これらの電界効果トランジスタでは、ソース電極近傍における２次元電子ガス層の生成不足を補償するために、ソース電極の直下からゲート絶縁層の周縁部の直下にかけて、電気伝導性に優れたｎ+ 型半導体層を形成している。
【０００３】
これらのｎ+ 型半導体層は、イオン注入法によってソース電極下の半導体結晶層中に例えば窒素やＳｉなどを注入し、その後当該素子をアニール処理することによって形成することができる。
【特許文献１】特開２００４−２６０１４０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、シリコン（Ｓｉ）をイオン注入して活性化する場合、少なくとも1100℃以上の高温アニール処理を行う必要がある。この時、先に積層されたｐ型半導体層が熱的ダメージを受け、これによって、そのｐ型半導体層中のキャリヤの活性化率が１桁以上低下してしまう。この活性化率の低下はキャリヤ濃度の低下を意味しており、これによって、当該素子のオフ特性が劣化してしまう。また、結晶品質などの観点より、不純物の添加量にも限界がある。
【０００５】
また、上記の様なｎ+ 型半導体層は、イオン注入法の他にも、ドライエッチングを用いた選択成長法によっても形成することが可能ではあるが、その場合には、半導体層の積層工程が非常に複雑になってしまうため、この方法は、当該半導体素子の生産性の観点よりあまり現実的な方法とは言えない。
【０００６】
本発明は、上記の課題を解決するために成されたものであり、その目的は、上記のソース電極近傍におけるチャネル（例えば、ＨＥＭＴの２次元電子ガス層など）の部分的な形成不足の問題を従来よりも合理的に解決することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、ｎ型またはｉ型の半導体結晶からなる第１非ｐ型層がｐ型半導体結晶層の上に積層され、ｎ型またはｉ型の半導体結晶からなる第２非ｐ型層が第１非ｐ型層の上に積層され、更にこの第２非ｐ型層の上にソース電極またはドレイン電極となる導通用電極、及びゲート電極が形成された電界効果トランジスタにおいて、導通用電極近傍における第１非ｐ型層の膜厚を、ｐ型半導体結晶層と第１非ｐ型層との第０接合界面を内包する空乏層の上端面が、導通用電極近傍において第１非ｐ型層と第２非ｐ型層との第１接合界面に到達しない様に厚くし、かつ、ゲート電極の下部における第１非ｐ型層の膜厚を、空乏層の上端面が、ゲート電極の下部において、第２非ｐ型層内に入り込む様に薄くすることである。
【０００８】
ただし、空乏層の上端面が第２非ｐ型層内に入り込むか否かはゲート電位に依存させて良く、よって、上記の第１非ｐ型層の薄膜部における膜厚は、オフ時に空乏層の上端面が第２非ｐ型層内に入り込む程度に薄ければ良い。
【０００９】
また、第１非ｐ型層や第２非ｐ型層はそれぞれ何れも多層構造に形成しても良い。したがって、例えば、第１非ｐ型層の第１層をｎ型半導体層で形成し、その上にｉ型半導体層からなる第２層を積層することなどによって、第１非ｐ型層を２層構造等に構成する様にしても良い。また、例えば横型（水平導通型）の半導体素子を構成する場合には、第１非ｐ型層と第２非ｐ型層の双方をそれぞれｉ型の半導体結晶層のみから構成することも可能である。
なお、横型の電界効果トランジスタにおいて上記の第２非ｐ型層にｎ型半導体結晶を用いる場合には、オフ状態を良好に維持するために、そのｎ型半導体結晶の電子濃度は低くしておくことが望ましい。
【００１０】
また、本発明の第２の手段は、上記の第１の手段において、上記の第２非ｐ型層をｉ型またはｎ型のＡｌＧａＮ結晶層から形成することである。
【００１１】
また、本発明の第３の手段は、ｎ型またはｉ型の半導体結晶からなる第１非ｐ型層がｐ型半導体結晶層の上に積層され、その第１非ｐ型層の上にソース電極またはドレイン電極となる導通用電極及びゲート電極が形成された電界効果トランジスタにおいて、導通用電極近傍における第１非ｐ型層の膜厚を、ｐ型半導体結晶層と第１非ｐ型層との第０接合界面を内包する空乏層の上端面が前記導通用電極近傍において第１非ｐ型層の表面に到達しない程度に厚くし、かつ、ゲート電極の下部における第１非ｐ型層の膜厚を、その空乏層の上端面がゲート電極の下部において第１非ｐ型層の表面に達する程度に薄くすることである。
【００１２】
ただし、上記の第１非ｐ型層の薄膜部における膜厚は、オフ時に空乏層の上端面が第１非ｐ型層の表面に達する程度に薄ければ良い。
なお、上記の第１乃至第３の各手段におけるゲート電極は何れも、絶縁膜を介して間接的に半導体結晶層の上に形成しても良いし、直接半導体結晶層の上面に形成しても良い。また、その様なゲート絶縁膜をゲート電極の下に成膜する場合、ゲート電極の積層面積をゲート絶縁膜の成膜面積よりも小さくしても良い。
【００１３】
また、本発明の第４の手段は、上記の第１乃至第３の何れか１つの手段において、導通用電極近傍において厚く形成された第１非ｐ型層の厚膜部を、ゲート電極の周縁部の下部にまで潜り込む様に延ばすことである。
【００１４】
また、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、上記のｐ型半導体結晶層をｐ型のＧａＮ結晶層かまたはｐ型のＩｎＧａＮ結晶層から形成することである。
【００１５】
また、本発明の第６の手段は、上記の第１乃至第５の何れか１つの手段において、上記の第１非ｐ型層をｎ型のＧａＮ結晶層から形成することである。
【００１６】
また、本発明の第７の手段は、縦方向に電流を流すタイプの電界効果トランジスタを製造する際に、上記の第１乃至第６の何れか１つの手段において、別の導通用電極を有するｎ型半導体基板の上に直接またはｎ型層を介して上記のｐ型半導体結晶層を積層し、ゲート電極の下部においてこのｐ型半導体結晶層に縦方向貫通部を設け、その縦方向貫通部にｎ型層を埋め込むことによって、上記の第１非ｐ型層とｎ型半導体基板を一連のｎ型半導体として一体に成形することである。
【００１７】
また、以上の各本発明の手段において、十分な耐圧性を確保するためには、その周辺の半導体層は、高い電子濃度を有する半導体層ではないことが望ましい。また、基板に別の導通用電極を形成する場合（即ち、本発明の第６の手段を用いる場合）には、その基板の電子濃度は高いことが望ましい。
したがって、本発明の第７の手段におけるｐ型半導体結晶層は、電子密度が高濃度のｎ型半導体基板の上に、電子密度が高濃度ではないｎ型層を介して積層することが望ましい。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
【発明の効果】
【００１８】
以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１または第３の手段によれば、上記の空乏層の上端面の位置を第１非ｐ型層の膜厚の変化によって任意に設定することができるので、上記の構成にしたがえば、オフ時において、導通用電極（ソース電極またはドレイン電極）の近くではチャネルが良好に生成され、一方、ゲート電極の下部ではチャネルが形成されない。ただし、このチャネルは、例えば２次元電子ガス層などから構成しても蓄積層などから構成しても構わない。
【００１９】
また、ゲート電極に正電圧を印加することによって、上記の空乏層の上端面の位置を下方に押しやることができるので、ｏｎ時には、ゲート電極の下でもこれらのチャネルは任意に形成することができる。
即ち、本発明の第１または第３の手段によれば、ｐ型半導体結晶層の上に形成された第１非ｐ型層の薄膜部の近傍に形成される空乏層の上端面の位置によって、当該半導体素子のｏｎ／ｏｆｆ状態を任意に制御することができる。
【００２０】
したがって、本発明の第１または第３の手段によれば、従来採用されていた前述のｎ+ 型半導体層をソース電極の直下などに形成しなくても、その近傍における前述のチャネルの部分的な形成不足の問題を効果的に解決することができ、これによって、所望の電界効果トランジスタのオフ特性を維持しつつ、そのオン動作を従来よりも良好に実現することができる。
【００２１】
また、本発明の第２の手段によれば、移動度の高いチャネルを形成するために必要となる、第１非ｐ型層と第２非ｐ型層との間における各バンドギャップの大きさの差を十分に確保しつつ、両層の格子定数差を小さくすることができる。このため、両層界面近傍の伝導帯のエネルギー準位が最適化され、空乏層の上端面の高さの位置制御を容易かつ確実にすることができる。
したがって、特に、ＨＥＭＴに対して本発明を適用する場合には、本手段によって、移動度の高い２次元電子ガス層を生成することが可能となり、同時に、ゲート電圧によるその生成／消滅制御も容易となる。
【００２２】
また、本発明の第４の手段によれば、オフ時におけるチャネルの形成領域と、ゲート電極との積層構造が部分的にオーバーラップするため、オン時には、これによって、ゲート電極下に形成されるチャネルとオフ時におけるチャネル形成領域とを確実に連結させることができる。
【００２３】
また、特に上記のｐ型半導体結晶層を２元のＧａＮ結晶層から形成した場合、この半導体層の結晶品質を十分に高くすることができるため、更に第１非ｐ型層などの上層の結晶品質をも高く確保することが容易となる（本発明の第５の手段）。ただし、このｐ型半導体結晶層は、３元のＩｎＧａＮ結晶層から形成しても良い。この場合にも、ＧａＮ結晶に対して比較的容易に格子整合を取ることができるので、２元のＧａＮ結晶層から形成する場合と略同様の作用・効果を得ることができる。
また、特に、ＨＥＭＴに対して上記の第１または第２の手段を適用する場合には、これによって、第１非ｐ型層と第２非ｐ型層との界面が平坦になり易くなるため、上記の２次元電子ガスの移動度をも高くすることができる。
【００２４】
また、本発明の第６の手段によれば、第１非ｐ型層が２元のＧａＮ結晶層から形成されるため、この半導体層の結晶品質を十分に高くすることができる。
また、特に、ＨＥＭＴに対して上記の第１または第２の手段を適用する場合には、本手段によっても、第１非ｐ型層と第２非ｐ型層との界面が平坦になり易くなるため、上記の２次元電子ガスの移動度をも高くすることができる。
【００２５】
また、本発明の第７の手段によれば、上記のチャネルと、基板に形成された上記の導通用電極との間を、上記の縦方向貫通部に埋め込まれたｎ型層を介して、電子が縦方向に流れるため、請求項１乃至請求項６の何れかの構成要件と作用・効果を有する電界効果トランジスタを縦型に構成することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
【実施例１】
【００２７】
図１に本実施例１の電界効果トランジスタ１００の断面図を示す。結晶成長基板であるサファイア基板１０１の上には、アンドープのＡｌＮ結晶からなるバッファ層１０２が積層されており、その上にはマグネシウム（Ｍｇ）ドープのｐ型ＧａＮ結晶からなるｐ型半導体結晶層１０３が積層されている。このｐ型半導体結晶層１０３の上面の中央部１０３ａは、その周辺部よりも盛り上がっている。この様な凸部は、この周辺部に非晶質マスクを成膜する選択成長法によって形成しても良いし、一旦、中央部１０３ａの高さまで厚く結晶成長したｐ型半導体結晶層１０３の上記の周辺部をドライエッチングによって削り取ることによって形成しても良い。
【００２８】
この様な凹凸形状を有するｐ型半導体結晶層１０３の上には、その全面にシリコン（Ｓｉ）ドープのｎ型ＧａＮ結晶からなる第１非ｐ型層１０４が積層されている。また、その上には薄膜のｉ型ＡｌＧａＮ結晶層からなる第２非ｐ型層１０５が積層されている。
【００２９】
これらの各半導体結晶層は、例えばＭＯＶＰＥ法などの結晶成長処理によって、何れも容易に積層することができる。例えば、ｐ型半導体結晶層１０３は、その結晶成長後に、例えば約８５０℃の窒素雰囲気などを用いて先にｐ型に活性化しておき、その後に、このｐ型半導体結晶層１０３の表面に偏析したマグネシウムをエッチング処理によって除去してから、更に上記の第１非ｐ型層１０４などを積層していく。
また、第２非ｐ型層１０５の上部の、ゲート絶縁膜１０６はスパッタリング、ＣＶＤ、または結晶成長によって成膜することができ、ゲート電極Ｇはスパッタリングまたは金属蒸着によって積層することができる。
【００３０】
図１に符号αで指し示す点線は、ゲート電極Ｇに電圧が加えられていない状態（オフ時）における空乏層の上端面の位置を示している。この空乏層は、ｐ型半導体結晶層１０３と第１非ｐ型層１０４とのｐｎ接合界面（第０接合界面）を内包する様に形成されており、この空乏層の上端面αは、このｐｎ接合界面に沿ってその上方に形成されている。また、この空乏層の下端面βは、このｐｎ接合界面に沿ってその下方に形成されている。
【００３１】
ここで重要なことは、第１非ｐ型層１０４の膜厚が、上記の凸部（中央部１０３ａ）の形成によって不均一になっている点である。即ち、上記のｐｎ接合界面がゲート電極Ｇの中央部の直下において他の部位よりも高く盛り上がっているために、第１非ｐ型層１０４の膜厚は、ゲート電極Ｇの中央部の直下において他の部位よりも薄くなっている。また、この薄膜部の水平方向の幅は、ゲート電極Ｇの水平方向の幅よりも短い。言い換えれば、第１非ｐ型層１０４の厚膜部の端部は、ゲート電極Ｇの周縁部の直下にまで潜り込む様に延びている。
【００３２】
そして、これらの構造によって、ｐ型半導体結晶層１０３と第１非ｐ型層１０４とのｐｎ接合界面を内包する空乏層の上端面αは、各導通用電極（ソース電極Ｓとドレイン電極Ｄ）の近傍においては第１非ｐ型層１０４と第２非ｐ型層１０５との界面に到達していない。また、ゲート電極Ｇの下では空乏層の上端面αは、第１非ｐ型層１０４の直上にある第２非ｐ型層１０５の内部にまで入り込んでいる。
【００３３】
したがって、ゲート電極Ｇに電圧を印加していない通常時においては、各導通用電極（ソース電極Ｓとドレイン電極Ｄ）の近傍において、上記の空乏層の上端面αが第１非ｐ型層１０４の内部に留まるため、第１非ｐ型層１０４と第２非ｐ型層１０５との界面に２次元電子ガス層γが誘起される。
一方、上記の中央部１０３ａの真上、即ちゲート電極Ｇの下では、空乏層の上端面αが第２非ｐ型層１０５の内部にまで入り込むため、２次元電子ガス層は生成されない。従って、本電界効果トランジスタ１００では、ゲート電極Ｇに電圧を印加していない通常時においては、オフ状態（ノーマリーオフ特性）を維持することができる。
【００３４】
一方、ゲート電極Ｇに正電圧を印加したオン時においては、図２に示す様に、そのゲート電極Ｇの電界形成作用により、空乏層の上端面αが第１非ｐ型層１０４の全域に渡って第１非ｐ型層１０４の内部にまで追いやられる。このため、第１非ｐ型層１０４と第２非ｐ型層１０５との界面には、ソース電極Ｓとドレイン電極Ｄとの間の全域に渡って２次元電子ガス層γが誘起される。したがって、ゲート電極Ｇに正電圧を印加したオン時においては、これらの導通用電極間にはチャネルが形成されて、電界効果トランジスタ１００はオン状態を維持することができる。
【００３５】
以上の様に電界効果トランジスタ１００においては、第１非ｐ型層１０４の各部の膜厚を、例えば上記の様に各部に応じて最適化するだけで、イオン注入や高温のアニール処理などを実施しなくても、オン特性に優れたノーマリーオフ型の電界効果トランジスタを容易に製造することができる。
【実施例２】
【００３６】
図３に本実施例２の電界効果トランジスタ２００の断面図を示す。この電界効果トランジスタ２００では、サファイア基板２０１の上に、ＡｌＮ低温バッファ層ｂｆ、ｐ型ＧａＮ結晶からなるｐ型半導体結晶層２０２、ｎ型ＧａＮ結晶からなる第１非ｐ型層２０３、ｉ型ＡｌＧａＮ結晶からなる第２非ｐ型層２０４の順に各半導体層が結晶成長によって積層されている。また、ゲート絶縁膜２０５は、薄膜の真性ＡｌＮ（窒化アルミニウム）からなる結晶層を結晶成長によって積層した。
【００３７】
ただし、その他にも例えば、サファイア基板２０１とＡｌＮ低温バッファ層ｂｆの代わりに真性ＧａＮ結晶基板を用いても良いし、ゲート絶縁膜２０５はその他の絶縁膜から形成しても良い。
【００３８】
ゲート電極Ｇの中央部に対峙する第１非ｐ型層２０３の中央部には、凹部２０３ａが形成されている。この凹部２０３ａは第１非ｐ型層２０３に対するドライエッチングによって形成しても良いし、第１非ｐ型層２０３の上面凸部の選択成長によって形成しても良い。この凹部２０３ａ形成によって、第１非ｐ型層２０３の上記の中央部の膜厚が非常に薄くなるので、本図３に示す様にオフ時には、空乏層の上端面αが第２非ｐ型層２０４の内部にまで入り込む。一方、各導通用電極（ソース電極Ｓとドレイン電極Ｄ）の近傍においては、第１非ｐ型層２０３が厚いため、空乏層の上端面αは、第１非ｐ型層２０３と第２非ｐ型層２０４との界面にまでは達しない。
このため、この電界効果トランジスタ２００のオフ時には、ゲート電極Ｇの下には２次元電子ガス層は生成されず、よって、素子のオフ状態が維持される。
【００３９】
しかし、ゲート電極Ｇに正電圧を印加すると、上記の実施例１におけるゲート電極Ｇの電界制御作用と同様の作用によって、第１非ｐ型層２０３と第２非ｐ型層２０４との界面の全域に渡って２次元電子ガス層γが誘起されるので、この時には本電界効果トランジスタ２００はオン状態となる。
したがって、この様な構成によっても、オン特性に優れたノーマリーオフ型の電界効果トランジスタを容易に製造することができる。
【実施例３】
【００４０】
図４に本実施例３の電界効果トランジスタ３００の断面図を示す。この電界効果トランジスタ３００は、先の実施例１の電界効果トランジスタ１００を縦型に改造したものである。即ち、図中のｐ型半導体結晶層３０３は、裏面に別の導通用電極（ドレイン電極Ｄ）を有する高濃度のｎ型の半導体基板３０１の上に、厚膜のｎ型層３０２を介して積層されたものであり、このｐ型半導体結晶層３０３の中央部に設けられた厚膜部の更に中央部には、縦方向貫通部Ｈが形成されている。そして、この縦方向貫通部Ｈの内部には、ｐ型半導体結晶層３０３の上面にマスキングを施した選択成長によって、ｎ型層３０２ａが埋め込まれている。
【００４１】
電界効果トランジスタ３００の第１非ｐ型層３０４は、このｎ型層３０２ａとｐ型半導体結晶層３０３の各上面に成長した半導体層である。また、この様な構成によって、上記の第１非ｐ型層３０４と半導体基板３０１とは、ｎ型層３０２、３０２ａで連結されて、一連のｎ型半導体として一体に成形されている。このため、この電界効果トランジスタ３００のオン時においても、ソース電極Ｓとドレイン電極Ｄとの間に電流が流れる。これは、第１非ｐ型層３０４の薄膜部３０４ａと第２非ｐ型層３０５との界面上に、オン時（即ち、ゲート電極Ｇに正電圧を印加した時）にのみ、２次元電子ガス層γが誘起されるためであり、この作用は、先の実施例１の電界効果トランジスタ１００や、以下の実施例４の電界効果トランジスタ４００と同様である。
なお、薄膜部３０４ａの直下に位置するｐ型半導体結晶層３０３の厚膜部分の水平方向の幅は、１μｍ以上確保しておくことが望ましい。この様な設定により、オフ時の絶縁性（オフ特性）を確保することができる。
【実施例４】
【００４２】
図５に本実施例４の電界効果トランジスタ４００の断面図を示す。この電界効果トランジスタ４００は、先の実施例２の電界効果トランジスタ２００を、先の実施例３と同様の手法に従って縦型のトランジスタに改造したものである。
ただし、縦方向貫通部Ｈの内部に位置するｎ型層４０２ａは、縦方向貫通部Ｈの形成後にそこに埋め込んだものではなく、以下の手順に従って、縦方向貫通部Ｈの内部に配置したものである。
【００４３】
（１）ｎ型層４０２をｐ型半導体結晶層４０３の上面の高さになるまで全面的に結晶成長させる。
（２）そのｎ型層４０２の上面部の両脇をドライエッチングすることによって、ｐ型半導体結晶層４０３の積層スペースを確保する。
（３）確保されたｐ型半導体結晶層４０３の積層スペースに、ｐ型半導体結晶層４０３を結晶成長させる。
【００４４】
この電界効果トランジスタ４００においても、先の電界効果トランジスタ３００と同様に、オフ時には、第１非ｐ型層４０４の薄膜部４０４ａが空乏層で満たされ、かつ、第１非ｐ型層４０４と第２非ｐ型層４０５との界面の中央部（即ち、ゲート電極Ｇの下）には２次元電子ガス層γが生成されないので、良好なオフ特性を実現することができる。また、オン時には、第１非ｐ型層４０４と第２非ｐ型層４０５との界面の全面に２次元電子ガス層γが生成されるため、ソース電極Ｓとドレイン電極Ｄとの間に良好に電流を流すことができる。
【実施例５】
【００４５】
図６は、本実施例５の電界効果トランジスタ１０１の断面図である。この電界効果トランジスタ１０１は、先の実施例１の電界効果トランジスタ１００の第１非ｐ型層１０４を２層構造に変形し、その第１層１０４１をシリコン（Ｓｉ）ドープのｎ型のＧａＮ結晶から形成し、その第２層１０４２をアンドープのｉ型のＧａＮ結晶から形成したものである。即ち、本電界効果トランジスタ１０１の第１非ｐ型層１０４′は、上記の第１層１０４１と第２層１０４２の２層から形成されている。
【００４６】
この様な構成にしたがえば、薄膜のｉ型ＡｌＧａＮ結晶層からなる第２非ｐ型層１０５と第１非ｐ型層１０４′との界面には、シリコン（Ｓｉ）などの不純物が現われないので、このヘテロ界面上に生成される２次元電子ガス層中の電子が、移動中に不純物によって散乱される現象が生じなくなる。したがって、キャリヤの移動度が向上し、これによって、ｏｎ特性に優れた素子を構成することが可能となる。
なお、ｉ型のＧａＮ結晶から形成する上記の第２層１０４２の膜厚は、シリコン（Ｓｉ）の上記ヘテロ界面上への拡散を効果的に防止できる程度であれば十分である。この膜厚が厚過ぎると、素子のスイッチングの応答性が劣化したり、オン状態時に流れる電流が低下したりする恐れが生じ望ましくない。
【実施例６】
【００４７】
図７は、本実施例６の電界効果トランジスタ５００の断面図である。この電界効果トランジスタ５００は、図２からも分かる様に、実施例１の電界効果トランジスタ１００から第２非ｐ型層１０５を取り除いたものである。即ち、この電界効果トランジスタ５００は、本発明の第３の手段に基づいて設計されたものである。
ただし、第２非ｐ型層１０４″の膜厚や不純物添加濃度等は、電界効果トランジスタ１００の第２非ｐ型層１０４のものから若干変更しても良い。
【００４８】
この様な半導体結晶層の積層構成に従えば、ゲート電圧の制御に基づいて、ゲート絶縁膜１０６の下には、蓄積層δを生成させたり消滅させたりすることができる。また、生成される蓄積層δと各導通用電極の近傍やそれらの間には、空乏層の上端面αが常時到達しない。これは、その付近（導通用電極の下やゲート電極Ｇの周縁部の下）では、第２非ｐ型層１０４″が厚く積層されているためである。
したがって、この様な構成下においても、本発明の手段に基づいて、本発明の作用・効果を得ることができる。
【００４９】
〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
（変形例１）
例えば、上記の実施例１では、ゲート電極Ｇの下にゲート絶縁膜を成膜する構成を例示したが、このゲート絶縁膜はその積層を省略しても良い。即ち、半導体結晶層（第２非ｐ型層など）の上面に直接ゲート電極を形成するショットキーゲート型の電界効果トランジスタにおいても、上記と同様の作用・効果を得ることができる。
【００５０】
（変形例２）
また、第１非ｐ型層の界面に形成すべき凹凸構造は、第１非ｐ型層の上面部に設けても良いし、第１非ｐ型層の下面部に設けても良いし、更には第１非ｐ型層の上面部と下面部の両方に同時に設けても良い。これらの何れの凹凸構造によっても、前述の２次元電子ガス層の導通用電極近傍における生成不足の問題を解決することができる。
【００５１】
（変形例３）
また、縦型の電界効果トランジスタを構成する場合、ｐ型半導体結晶層に形成すべき上記の縦方向貫通部は、長溝状に形成しても良いし、リング穴状に形成しても良い。縦方向貫通部をリング穴状に形成する場合には、ｐ型半導体結晶層はリング状の一連の構造体として形成することができ、この場合にも、上記の実施例３や実施例４と全く同様の作用・効果を得ることができる。
【産業上の利用可能性】
【００５２】
上記の各実施例では、バンドギャップ差を有するヘテロ接合界面上に現われる２次元電子ガス層の生成・消滅をゲート電圧を用いて制御するＨＥＭＴに関する実施例を開示したが、本発明によって生成・消滅が制御可能なチャネルは、ＨＥＭＴにおける２次元電子ガス層に限定されるものではない。即ち、本発明は、ｐ型半導体結晶層の界面周辺に形成される空乏層の上端面の位置（高さ）をゲート電圧によって可変制御するものであり、本発明の手段によって導通用電極近傍のチャネルの生成不足を解消するものであるから、ＭＯＳＦＥＴやＭＥＳＦＥＴやＩＧＢＴなどのその他の任意のタイプの電界効果トランジスタに対しても、本発明を効果的に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】実施例１の電界効果トランジスタ１００の断面図
【図２】電界効果トランジスタ１００のオン時の動作を説明する断面図
【図３】実施例２の電界効果トランジスタ２００の断面図
【図４】実施例３の電界効果トランジスタ３００の断面図
【図５】実施例４の電界効果トランジスタ４００の断面図
【図６】実施例５の電界効果トランジスタ１０１の断面図
【図７】実施例６の電界効果トランジスタ５００の断面図
【符号の説明】
【００５４】
１００  ：  電界効果トランジスタ
１０１  ：  サファイア基板
１０２  ：  バッファ層
１０３  ：  ｐ型半導体結晶層
１０４  ：  第１非ｐ型層
１０５  ：  第２非ｐ型層
１０６  ：  ゲート絶縁膜
Ｇ  ：  ゲート電極
Ｓ  ：  ソース電極
Ｄ  ：  ドレイン電極
α  ：  空乏層の上端面
γ  ：  ２次元電子ガス層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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