(57)【要約】【課題】書込みデータの複数のレベルに対して同時に書込み動作を行ない続いて高い書込みスループットでベリファイ動作を行なう多値記憶の不揮発性半導体記憶装置を提供すること。【解決手段】書込み時に書込みデータを保持する回路６と、ベリファイ動作の期間に書込みデータの複数のレベルに対応する区間を設けるタイミングを発生する回路７と、ベリファイ時に選択ワード線電圧を上記タイミングに従って階段状に増加させる回路２と、上記タイミングに従って取り出した保持データによってベリファイ対象のメモリセル１を選択し、選択したメモリセル１の導通／非導通状態から閾値レベルのベリファイを行なう回路４と、書込み不十分のメモリセルへの書込みのためにビット線に書込みバイアスをベリファイ結果に従って供給する回路７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
閾値が第１の範囲から第Ｋ（Ｋは２のＮ乗、Ｎは正の整数）の範囲までのＫ個の閾値をとることによってＮビットのデータを記憶する複数のメモリセルを有し、各メモリセルのゲート端子にワード線が、ドレイン端子にビット線がそれぞれ接続され、ワード線にワード線電圧が、ビット線にバイアス電圧がそれぞれ与えられて書込みが行なわれる不揮発性半導体記憶装置において、
記憶するＮビットのデータを保持する保持回路と、書込み動作に続いて行なうベリファイ動作の期間に消去レベルの閾値以外のＫ−１個の閾値に対応するデータレベルに応じてＫ−１個の区間を設けるタイミングを発生するタイミング制御回路と、ベリファイ時にワード線電圧を該タイミングに従って階段状に増加させるワード線駆動回路と、該タイミングに従って取り出したデータ保持回路のデータによってベリファイ対象のメモリセルを選択し、選択したメモリセルの導通／非導通状態を検出することによって閾値のベリファイを行なう判定回路と、書込み不十分のメモリセルのビット線へ書込みバイアスをベリファイ結果に従って印加する書込みバイアス手段とを備えており、
前記Ｋ−１個の閾値に対応するデータレベルに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を実行し、Ｋ−１個のデータレベルに対応する全てのメモリセルの書込みが終了するまで書込みベリファイ動作を繰り返すことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データ保持回路は、Ｎ個のラッチ回路から構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記判定回路は、メモリセルの導通／非導通状態に応じて変化するビット線の電位を検出して固定するセンス回路と、前記タイミングに従って取り出したデータ保持回路の出力信号によってビット線とセンス回路との接続を行なうタイミング選択回路とから構成されていることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記タイミング選択回路は、ビット線とセンス回路の間に接続された直列接続のＮ個のスイッチを備え、各スイッチはＮビットの書込みデータを保持しているＮ個のラッチからの出力信号によってオンオフが制御されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記スイッチはＭＯＳトランジスタによって構成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記タイミング選択回路は、消去レベルの第０番目の閾値以外の第Ｊ番目（Ｊ＝１，２，…，Ｋ−１）の閾値に対応するデータレベルの書込みが行なわれるメモリセルのベリファイを行なう際、第Ｊ番目よりも低い電圧の閾値に対応するデータレベルの書込みが行なわれるメモリセルの前記Ｎ個のスイッチのうちの少なくとも１個をオフにすることを特徴とする請求項４又は請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
Ｋ＝４，Ｎ＝２であることを特徴とする請求項１又は請求項６のいずれか一に記載の不揮発性半導体記憶装置。
【請求項８】
閾値が第１の範囲から第Ｋ（Ｋは２のＮ乗、Ｎは正の整数）の範囲までのＫ個の範囲をとることによりＮビットのデータを記憶する複数のメモリセルを有し、各メモリセルのゲート端子にワード線が、ドレイン端子にビット線がそれぞれ接続され、ワード線にワード線電圧が、ビット線にバイアス電圧がそれぞれ与えられて書込みが行なわれる不揮発性半導体記憶装置において、
記憶するＮビットのデータを保持する保持回路と、書込み動作に続いてベリファイ動作を行なうタイミングを発生するタイミング制御回路と、ベリファイ時にワード線電圧を前記タイミングに従って制御するワード線駆動回路と、前記タイミングに従って取り出したデータ保持回路のデータによってベリファイ対象のメモリセルを選択し、選択したメモリセルの導通／非導通状態を検出することによって閾値のベリファイを行なう判定回路と、書込み不十分のメモリセルのビット線へ書込みバイアスをベリファイ結果に従って印加する書込みバイアス手段とを備えており、
前記タイミング制御回路が発生するタイミングは、消去レベルの閾値とは最も離れた閾値に対応するデータレベル（以下「最遠データレベル」という）の書込みが完了した後に消去レベル及び最遠データレベル以外の残りのＫ−２個のデータレベルの書込みを行なうように、最遠データレベルの書込み動作に続いて行なうベリファイ動作の期間に第１の区間を設け、更に前記Ｋ−２個のデータ対象の書込み動作に続いて行なうベリファイ動作の期間に前記Ｋ−２個の書込みデータレベルに応じてＫ−２個の第２の区間を設けるためのものであり、
前記ワード線駆動回路が制御するワード線電圧は、第１の区間に最遠データレベルのベリファイを行なうための電圧となり、Ｋ−２個の第２の区間に上記タイミングに従って階段状に増加し、
最遠データレベルの書込みが完了した後に、前記Ｋ−２個のデータに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を実行し、Ｋ−２個のデータに対応する全てのメモリセルの書込みが終了するまで書込みベリファイ動作を繰り返すことを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記データ保持回路は、Ｎ個のラッチ回路から構成されていることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記判定回路は、メモリセルの導通／非導通状態に応じて変化するビット線の電位を検出して固定するセンス回路と、前記タイミングに従って取り出したデータ保持回路の出力信号によってビット線とセンス回路との接続を行なうタイミング選択回路とから構成されていることを特徴とする請求項８又は請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記タイミング選択回路は、ビット線とセンス回路の間に接続された直列接続のＮ個のスイッチを備え、各スイッチはＮビットの書込みデータを保持しているＮ個のラッチからの出力信号によってオンオフが制御されることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記スイッチはＭＯＳトランジスタによって構成されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記タイミング選択回路は、消去レベルの第０番目の閾値及び最遠データレベルの第Ｌ番目（Ｌは１，２，…，Ｋ−１のいずれか１つの番号）の閾値以外の第Ｊ番目（ＪはＬを除く１，２，…，Ｋ−１）の閾値に対応するデータレベルの書込みが行なわれるメモリセルのベリファイを行なう際、第Ｊ番目よりも低い電圧の閾値に対応するデータレベルの書込みが行なわれるメモリセルの前記Ｎ個のスイッチのうちの少なくとも１個をオフにすることを特徴とする請求項１１又は請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
Ｋ＝４，Ｎ＝２であることを特徴とする請求項８又は請求項１３のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１５】
前記ワード線駆動回路が制御するワード線電圧は、書込み動作時のパルス幅が、書込みベリファイ回数と共に大きくなることを特徴とする請求項１〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１６】
前記ワード線駆動回路が制御するワード線電圧は、書込み動作時のパルス高さが、書込みベリファイ回数と共に大きくなることを特徴とする請求項１〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１７】
前記書込みバイアス手段は、前記保持回路の保持するデータに従って書込み動作時のビット線電圧のパルス高さを変化させる制御手段を更に有していることを特徴とする請求項１〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１８】
前記タイミング制御回路は、書込み動作の期間に消去レベル以外のＫ−１個のデータレベルに応じてＫ−１個の別の区間を設ける別のタイミングを更に発生するものであり、前記書込みバイアス手段は、書込み時にビット線電圧を前記別のタイミングに従って階段状に増加させるバイアス制御手段と、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段とを有していることを特徴とする請求項１〜請求項７のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１９】
前記タイミング制御回路は、書込み動作の期間に消去レベル以外のＫ−１個のデータレベルに応じてＫ−１個の別の区間を設け別のタイミングを更に発生するものであり、前記ワード線駆動回路は、書込み時にワード線電圧を当該別のタイミングに従って階段状に増加させる機能を更に有し、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有していることを特徴とする請求項１〜請求項７のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２０】
前記複数のメモリセルは、ワード線に正の高電圧を印加し、書込み選択メモリセルのソース端子及びドレイン端子に０Ｖを印加し、書込み非選択メモリセルの端子及びドレイン端子には書込みを阻止するための正の書込み阻止電圧を印加することによって書込みが行なわれるメモリセルであり、前記タイミング制御回路は、書込み動作の期間に消去レベル以外のＫ−１個のデータレベルに応じてＫ−１個の別の区間を設定ける別のタイミングを更に発生するものであり、前記ワード線駆動回路は、書込み時にワード線電圧を当該別のタイミングに従って階段状に減少させる機能を有し、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有していることを特徴とする請求項１〜請求項７のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２１】
前記複数のメモリセルは、ソースとドレイン間に設置された選択ゲートを備え、ワード線に正の高電圧を、ソース端子に０Ｖを、ドレイン端子に正の書込みバイアス電圧を、該選択ゲートに正の電圧をそれぞれ印加することによってチャネル付近で発生した電子が浮遊ゲートに注入され、この浮遊ゲートへの電子注入によって書込みが行なわれるメモリセルであり、浮遊ゲートへの電子の注入量を制御するために前記選択ゲートに印加する電圧を制御する選択ゲート制御回路を更に具備し、前記タイミング制御回路は、書込み動作の期間に消去レベル以外のＫ−１個のデータレベルに応じてＫ−１個の別の区間を設ける別のタイミングを更に発生するものであり、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有し、前記選択ゲート制御回路は、選択ゲート電圧を前記別のタイミングに従って変化させる機能を有していることを特徴とする請求項１〜請求項７のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２２】
前記タイミング制御回路は、書込み動作の期間に前記Ｋ−２個のデータレベルに応じてＫ−２個の別の区間を設ける別のタイミングを更に発生するものであり、前記書込みバイアス手段は、書込み時にビット線電圧を当該別のタイミングに従って階段状に増加させるバイアス制御手段と、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段とを有していることを特徴とする請求項８〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２３】
前記タイミング制御回路は、書込み動作の期間に前記Ｋ−２個のデータレベルに応じてＫ−２個の別の区間を設定ける別のタイミングを更に発生するものであり、前記ワード線駆動回路は、書込み時にワード線電圧を当該別のタイミングに従って階段状に増加させる機能を更に有し、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有していることを特徴とする請求項８〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２４】
前記複数のメモリセルは、ワード線に正の高電圧を印加し、書込み選択メモリセルのソース端子及びドレイン端子に０Ｖを印加し、書込み非選択メモリセルの端子及びドレイン端子には書込みを阻止するための正の書込み阻止電圧を印加することによって書込みが行なわれるメモリセルであり、前記タイミング制御回路は、書込み動作の期間に前記Ｋ−２個のデータレベルに応じてＫ−２個の別の区間を設ける別のタイミングを更に発生するものであり、前記ワード線駆動回路は、書込み時にワード線電圧を当該別のタイミングに従って階段状に減少させる機能を有し、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有していることを特徴とする請求項８〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２５】
前記複数のメモリセルは、ソースとドレイン間に設置された選択ゲートを備え、ワード線に正の高電圧を、ソース端子に０Ｖを、ドレイン端子に正の書込みバイアス電圧を、該選択ゲートに正の電圧をそれぞれ印加することによってチャネル付近で発生した電子が浮遊ゲートに注入され、この浮遊ゲートへの電子注入によって書込みが行なわれるメモリセルであり、浮遊ゲートへの電子の注入量を制御するために前記選択ゲートに印加する電圧を制御する選択ゲート制御回路を更に具備し、前記タイミング制御回路は、書込み動作の期間に前記Ｋ−２個のデータレベルに応じてＫ−２個の別の区間を設ける別のタイミングを更に発生するものであり、前記書込みバイアス手段は、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有し、前記選択ゲート制御回路は、選択ゲート電圧を前記別のタイミングに従って変化させる機能を有していることを特徴とする請求項８〜請求項１４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項２６】
多値データを記憶する複数のメモリセルを有し、各メモリセルのゲート端子にワード線が、ドレイン端子にビット線がそれぞれ接続され、ワード線にワード線電圧が、ビット線にバイアス電圧がそれぞれ与えられて書込みが行なわれる不揮発性半導体記憶装置において、
複数の閾値に対応するデータレベルに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を実行し、複数の閾値に対応するデータレベル毎の全てのメモリセルの書込みが終了するまで書込みベリファイ動作を繰り返す書込みベリファイ回路を備え、当該書込みベリファイ回路は、メモリセルの導通／非導通状態を検出することによってベリファイを行なう判定回路を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２７】
前記書込みベリファイ回路は、書込み動作に続いて行なうベリファイ動作の期間に複数の閾値に対応するデータレベルに応じて複数の区間を設けるタイミングを発生するタイミング制御回路と、書込みを行なうメモリセルのデータを保持しておくデータ保持回路とを有し、前記判定回路は、前記タイミングに従って取り出したデータ保持回路のデータによってベリファイ対象のメモリセルを選択することを特徴とする請求項２６に記載の不揮発性半導体記憶装置。
【請求項２８】
前記タイミング制御回路が発生するタイミングは、消去レベルの閾値とは最も離れた閾値に対応するデータレベルの書込みが完了した後に残りの複数のデータレベルの書込みを行なうように設定されていることを特徴とする請求項２７に記載の不揮発性半導体記憶装置。
【請求項２９】
前記タイミング制御回路は、書込みを行なう期間に複数の閾値に対応するデータレベルに応じて複数の別の区間を設ける別のタイミングを更に発生するものであり、前記書込みベリファイ回路は、当該別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段を有していることを特徴とする請求項２７又は請求項２８に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書換え機能を備えた不揮発性記憶装置に係り、特に、半導体素子からなるメモリセルがデータを多値で記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
１セル当たり３つ以上の閾値電圧を設定することによって多値の記憶を可能にした半導体記憶装置では、記憶するデータのレベル数をＫ、そのビット数をＮとすると（Ｋ＝２Ｎ）、セル数を１セル１ビット記憶の記憶装置の１／Ｎにすることができる。１セル当たり２ビット（Ｎ＝２）記憶のセルの閾値分布の例を図５９に示す。Ｋ＝４であるので、閾値は、記憶するデータのレベルに応じて第０状態〜第３状態が設定され、記憶するデータのレベルの識別のために、３つの電圧Ｖpref１〜Ｖpref３が設けられる。
【０００３】
このような半導体記憶装置では、通常、一回の書込みで図５９に示す各閾値状態を得るのは精度の点で困難である。そこで、書込みを行なってから閾値状態を検証し、書込みが不十分であれば、再度書込みを行ない、所定の閾値状態になるまで書込み、検証（本明細書では「ベリファイ」ということとする）を繰り返す書込み方法が採用される。例えば、書込みで浮遊ゲートに電子を注入する記憶装置では、繰り返しの書込みの度に少量づつ電子を注入して浮遊ゲートの電荷量を増やして行き、浮遊ゲートの蓄積電荷量が所定の量、即ち、メモリセルが書込みデータ（記憶するデータ）に応じた閾値状態になるまで書込みを続ける。
【０００４】
図６０は、そのような書込みを行なう場合のワード線（メモリセルの制御ゲート）に与える電圧の例を示したものである。ワード線には、書込み時に高い電圧（バイアス）が与えられ、ベリファイ時に書込み状態のベリファイに必要な電圧Ｖprefｊ（ｊ＝１，２，…，Ｋ−１）が与えられる。加えて、書込み時にビット線（メモリセルのドレイン）に上記バイアスよりも低い電圧の書込みバイアスが印加される。この例では、書込み回数に応じ、また書込みデータのレベルに応じてワード線電圧を高め、一回の注入電子の量を増加させている。このような注入電子量の制御には、複雑な回路が必要になるので、ワード線電圧を等しくして回路を簡単化する方法もよく採用される。その場合は、書込み、ベリファイの繰り返し回数が増え、特に書込みデータのレベルが高い程、繰り返し回数が増える。
【０００５】
従来の書込みベリファイ方式として、例えば特許文献１に示される第１の方式が知られている。１セル当たり２ビット情報を記憶可能なメモリセルの閾値分布を図５９に、書込みベリファイ動作の選択ワード線電位及びフローチャートをそれぞれ図６０及び図６１に示す。ここでは、第０状態が消去された状態の閾値分布となっている。
【０００６】
この第１の方式は、書込みデータのレベル毎にシーケンシャルに書込みを完了していくのが特徴である。即ち、まず第１状態へ書込みを行なうメモリセルを対象に第１状態への書込みとベリファイを行ない、第１状態の書込みが終了後、第２状態へ書込みを行なうメモリセルを対象に第２状態への書込みとベリファイを行ない、第２状態の書込みが終了後、第３状態へ書込みを行なうメモリセルを対象に第３状態への書込みとベリファイを行なって第３状態の書込みを終了させ、以上によって全ての状態の書込みを終了させる方式である。この方式では、メモリセルが所望の閾値状態になるまで、ワード線及びビット線へバイアスを印加して行なう書込み動作（書込みバイアス印加動作）とベリファイ動作を繰り返し行なうことによって書込みを終了させるため、閾値が高精度に制御される。しかしながらレベル毎にシーケンシャルに高精度の閾値制御を行なうため、多くの書込みベリファイ回数を必要とし、その結果書込み時間が長くなることが避けられない。
【０００７】
一方、前記第１の方式以外に、例えば特許文献２に示される第２の方式も知られている。この第２の方式では、書込み動作は、書込みデータの複数のレベルに対して同時に行なわれ、かつ書込み動作終了に続いてベリファイ動作が直ちに行なわれるのが特徴である。複数のレベルに対して同時に書込み及びベリファイを行なっているため、第２の方式ではベリファイ回数を低減することができ、書込み時間の短縮が可能である。
【０００８】
この第２の方式における書込みベリファイ動作では、図６２に示すように、複数のリファレンス電流レベルとメモリセル電流を比較することで閾値レベルの判別が行なわれる。即ち、メモリセルのビット線に一定電圧を与えたときに閾値電圧に応じてメモリセルに流れる電流が異なることを利用し、ベリファイ対象のメモリセル１の電流Ｉcellを基準セルアレイＲに流れる電流Ｉref１〜Ｉref３と比較してその大小を検出器ＳＡ１〜ＳＡ３で検出し、検出結果をロジック回路ＬＣで演算して書込みデータのレベルを２ビットのＤ１，Ｄ２として出力する。従ってこの第２の方式は、電流センス方式の例となる。
【０００９】
しかし、この方式には以下の性質がある。（１）複数のリファレンス電流レベルを精度良く発生させることが回路上困難であり、回路規模が大きくなる。（２）電流センス方式ではセンス動作時の消費電流が大きいため、多くのメモリセルを同時に判別することが困難であり、書込みスループットが抑制される。（３）多値レベルをメモリセル電流によって判定するためには高感度の増幅器が必要となり、チップ面積の増大を招く。このため、第２の方式は、特に高い書込みスループットが要求される場合には用いられない。
【００１０】
また、図６３に示す電流センス方式の別の例が特許文献３に開示されている。ここでは、１つの基準レベルＩrefを用い、ワード線のバイアス電圧（ＷＬ電位）を漸次階段状に増加させたときのメモリセル電流Ｉcellを基準レベルＩrefと比較し、メモリセル電流Ｉcellが基準レベルＩrefを上回ったタイミングをタイミング検出器ＴＤで判別することで書込みベリファイを行なっている。
【００１１】
書込みを行なう閾値レベルに対応してワード線を階段状に遷移させる必要があるため、図６２に示した方式よりも判別時間を要するが、一つの基準レベルで判別が可能なため、回路規模を縮小することが可能である。但し、この場合もメモリデータを判別する方法が電流センス方式であるため、センス時の消費電流が大きくなることが避けられず、同時に判別するセル数がこの消費電流によって制限を受ける。従って、書込みスループットが抑制される。
【００１２】
【特許文献１】特開平９−１８０４７１号公報
【特許文献２】特開平４−５７２９４号公報
【特許文献３】特開平１０−２４１３７３号公報
【特許文献４】特開平３−２１９４９６号公報
【非特許文献１】米国学会大会「１９９５年インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス（1995 INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE）」論文集（米国）、SESSION ７、ｌPAPER ＴＡ７．４、第１２６頁〜第１２７頁
【特許文献５】特開平８−２７９５６６号公報
【特許文献６】特開平７―３７３９３号公報
【特許文献７】特開平６−７７４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、書込みデータの複数のレベルに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を高い書込みスループットで行なう多値記憶の不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、記憶するＮビットのデータを保持する保持回路と、書込み動作に続いて行なうベリファイ動作の期間に消去レベルの閾値以外のＫ−１個の閾値に対応するデータレベルに応じてＫ−１個の区間を設けるタイミングを発生するタイミング制御回路と、ベリファイ時にワード線電圧を該タイミングに従って階段状に増加させるワード線駆動回路と、該タイミングに従って取り出したデータ保持回路のデータによってベリファイ対象のメモリセルを選択し、選択したメモリセルの導通／非導通状態を検出することによって閾値のベリファイを行なう判定回路と、書込み不十分のメモリセルのビット線へ書込みバイアスをベリファイ結果に従って印加する書込みバイアス手段とを備えていることを特徴としている。
【００１５】
このような特徴により、Ｋ−１個の閾値に対応するデータレベルに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を実行し、Ｋ−１個のデータレベルに対応する全てのメモリセルの書込みが終了するまで書込みベリファイ動作を繰り返す書込みが行なわれる。
【００１６】
メモリセルの導通／非導通状態を検出してメモリセルの閾値を判定するベリファイは、例えばビット線に電荷を与え、その電荷がメモリセルの導通／非導通によって放電されて無しとなるか、又は保持されたままかの検出を行なうことによって可能である。電荷の有無即ち電圧の有無の検出は、読み出し動作と同じであり、検出のために定常的な電流を流す必要がなく、動作が高速である。本発明の半導体記憶装置では、メモリセルが所望の閾値に達しているか否かの判定がそのような高速動作によって行なわれるので、電流センス方式の場合のような書込みスループットの劣化がない。
【００１７】
この様な検出方法のもとで、ベリファイ期間に書込みレベル毎に設けた区間から該当する区間を書込みデータによって選択し、選択した区間において該当するメモリセルのベリファイを行なう、即ち、ワード線電圧を階段状に増大させ、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を連続して行うことが可能となる。これによって多数のメモリセルの同時ベリファイが可能になり、高い書込みスループットを備えた高速の不揮発性半導体書込み装置を実現することができる。
【００１８】
なお、前記不揮発性半導体記憶装置は、前記タイミング制御回路を、書込み動作の期間に消去レベル以外のＫ−１個のデータレベルに応じてＫ−１個の別の区間を設ける別のタイミングを更に発生するものとし、前記書込みバイアス手段に、書込み時にビット線電圧を前記別のタイミングに従って階段状に増加させるバイアス制御手段と、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段とを備えることが望ましい。閾値レベルが高いほど一回の書込み量が多くなるので、書込み時間の短縮が可能になる。
【００１９】
加えて、書込み期間に書込みレベル毎に区間を設けることで、複数レベルの書込み動作を連続して行なうことが可能になり、多値レベルの高速の書込みを実現することができる。なお、ビット線電圧を階段状に増加させる代わりに、ワード線電圧を階段状に増加さてもよい。
【００２０】
上記目的を達成するために、本発明の別の不揮発性半導体記憶装置は、消去レベルの閾値とは最も離れた閾値に対応するデータレベル（以下「最遠データレベル」という）の書込みが完了してから残りの閾値の書込みを実行するように上記タイミングが設定されていることを特徴としている。
【００２１】
このような特徴を有する前記別の不揮発性半導体記憶装置では、例えば、消去レベルの閾値が最も低く、最遠データレベルが閾値が最も高い場合、消去レベルと閾値の一番高いメモリセル以外のメモリセルの閾値の分布幅を狭くして消去レベルと一番高いレベルとの閾値電圧差を縮小することが可能になると共に、閾値の一番高いメモリセル以外のメモリセルの１回当たりのベリファイ時間を短縮することが可能となり、高速の書込みベリファイ動作を得ることができる。また、閾値電圧差を縮小することにより、メモリセルの電荷保持特性の劣化を防止することができる。
【００２２】
なお、前記別の不揮発性半導体記憶装置は、前記タイミング制御回路を、書込み動作の期間に消去レベル及び最遠データレベル以外のＫ−２個のデータレベルに応じてＫ−２個の別の区間を設ける別のタイミングを更に発生するものとし、前記書込みバイアス手段に、書込み時にビット線電圧を前記別のタイミングに従って階段状に増加させるバイアス制御手段と、前記別のタイミングに従って取り出したデータ保持回路のデータによって書込み対象のメモリセルを選択する選択手段とを備えることが望ましい。閾値レベルが高いほど一回の書込み量が多くなるので、書込み時間の短縮が可能になる。
【００２３】
加えて、書込み期間に書込みレベル毎に区間を設けることで、複数レベルの書込み動作を連続して行なうことが可能になり、多値レベルの高速の書込みを実現することができる。なお、ビット線電圧を階段状に増加させる代わりに、ワード線電圧を階段状に増加さてもよい。
【発明の効果】
【００２４】
本発明によれば、多値メモリセルの導通／非導通状態を検出することにより、定常的な電流を流すことなくベリファイを行なうことが可能になる。また、ベリファイ期間に書込みレベル毎に区間を設け、該当する区間を書込みデータによって選択することで、複数レベルのベリファイ動作を連続して行なうことが可能になる。以上によって多数のメモリセルの同時ベリファイが可能になり、高い書込みスループットを備えた高速の不揮発性半導体記憶装を実現することができる。
【００２５】
加えて、書込み期間に書込みレベル毎に区間を設け、該当する区間を書込みデータによって選択することで、複数レベルの書込み動作を連続して行なうことが可能になり、多値レベルの高速の書込みを実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る不揮発性半導体記憶装置を図面を用いた発明の実施の形態を参照して更に詳細に説明する。
【００２７】
本発明の実施の形態における書込みベリファイ動作を実行する基本回路の構成を図１に示す。メモリセル１のゲート端子はワード線ＷＬを介してワード線駆動回路２に、ソース端子はソース線ＣＳを介してソース線制御回路３に、ドレイン端子はビット線ＢＬにそれぞれ接続されている。そのようなメモリセル１に接続される各回路は、次の通りである。
【００２８】
図１において、６は、書込み時に書込みデータを保持する保持回路、７は、書込みバイアス印加動作に続いて行なうベリファイ動作の期間に書込みデータの複数のレベルに対応した区間を設けるタイミングを発生するタイミング制御回路、２は、ベリファイ時に選択ワード線ＷＬの電圧を前記タイミングに従って階段状に増加させるワード線駆動回路、４は、前記タイミングに従って取り出したデータ保持回路６のデータにより、ベリファイ対象のメモリセル１を選択し、選択したメモリセル１の導通／非導通状態を検出して閾値レベルのベリファイを行なう判定回路、５は、書込み不十分のメモリセルのビット線へベリファイ結果に従って書込みバイアスを供給する書込みバイアス手段となる書込みバイアス回路である。
【００２９】
ビット線ＢＬには判定回路４と書込みバイアス回路５が接続され、タイミング制御回路７から、上記タイミングの制御を行なうタイミング信号がワード線制御回路２、判定回路４及び書込みバイアス回路５に供給される。判定回路４には、データ保持回路６が接続され、判定回路４は、上記タイミングに従ってデータ保持回路６のデータを取り出すことにより、ベリファイ対象のメモリセル１を選択するタイミングを得、そのタイミングで選択したメモリセル１の導通／非導通状態を検出してベリファイを行ない、即ち、メモリセル１の書込みが終了したかどうかを判定し、書込みバイアス回路５に判定結果を示す信号を送る。書込みバイアス回路５は、この判定信号を受けて書込み未終了のメモリセルのビット線ＢＬにのみ書込みバイアスを供給する。なお、判定回路４は、ベリファイ対象のメモリセル１を選択することによって活性化状態になる。
【００３０】
メモリセル１は、１セル当たり２ビットのデータを記憶することが可能なメモリセルであり、取り得る４つの閾値状態を図２ａ，２ｂに示す。同図において、消去された状態は第０状態であり、図２ａに示すように、第１、第２及び第３の各状態へ閾値を増大させることによって書込みを行なうことが可能であり、反対に、図２ｂに示すように、消去された状態が最も高い閾値であって第１、第２及び第３の各状態へ閾値を減少させることによって書込みを行なうことも可能である。以下、図１と合わせ、書込みベリファイ動作を表わすフローチャートである図３を用いて本発明の概要を説明する。
【００３１】
書込み命令が入力されると、外部から書込みデータが転送されてデータ保持回路６にセットされる。同時に書込み対象のメモリセル１に対して書込みバイアスが印加されて書込みが行なわれ、続いて、データ保持回路６のデータを用いてベリファイが実行される。
【００３２】
ベリファイではまず、書込み目標が第１状態のメモリセル１を選択することによって対応する判定回路４を活性化させた後、同メモリセルのワード線ＷＬを第１状態ベリファイレベルに設定し、第１状態ベリファイ結果を前記第１状態書込みメモリセル１対応の判定回路４に保持させる。判定回路４へのビット線ＢＬの接続は、前記タイミングに従って取り出したデータ保持回路のデータを使って行なわれる。続いて同様にして、第２状態書込みメモリセル１に対応する判定回路４を活性化させ、同メモリセルのワード線ＷＬを第２状態ベリファイレベルに設定して、第２状態ベリファイ結果を前記第２状態書込みメモリセル１対応の判定回路４に保持させる。続いて、第３状態書込みメモリセル１に対応する判定回路４を活性化させ、同メモリセルのワード線ＷＬを第３状態ベリファイレベルに設定して、第３状態ベリファイ結果を前記第３状態書込みメモリセル１対応の判定回路４に保持させる。その結果、第１から第３のベリファイ結果が揃う。それによって一括判定が行なわれる。このように、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、３つの状態のベリファイ動作を次の書込み、即ち書込み不十分のメモリセルへの書込みを行なう前に一括して行なうことが可能になる。
【００３３】
一括判定した結果、書込み未終了のメモリセルが存在した場合は、書込み未終了のメモリセルにのみ書込みバイアスが印加されるように書込みバイアス回路５が動作し、上記書込みバイアス印加動作とベリファイ動作は、書込みを行なうべき全てのメモリセルの書込みが終了するまで繰り返し行なわれる。
【００３４】
このような書込みベリファイ動作を行なう書込みベリファイ回路１２がワード線制御回路２、判定回路４、書込みバイアス回路５、データ保持回路及びタイミング制御回路によって構成される。
【００３５】
なお、以上の動作は、云うまでもなく、例えば１セルあたり４レベル以上の閾値状態を取り得るメモリセルについても容易に適用可能である。
【００３６】
上記機能を実現する一例として、判定回路４は、例えば、図４に示すようにタイミング選択回路８とセンス回路９によって構成することができる。タイミング選択回路８には、データ保持回路６が保持する書込みデータとタイミング制御回路７からのタイミング信号が入力されており、タイミング選択回路８は、タイミング信号に従って上記保持データを取り出した場合にのみビット線ＢＬをセンス回路９に接続し、ベリファイ対象のメモリセルの選択を行なう。ビット線ＢＬを接続されたセンス回路９は、活性化状態になってメモリセルの導通／非導通状態を検出する。このように、メモリセルの状態を判定するタイミングが書込みデータによって設定される。
【００３７】
更に、図５にタイミング選択回路８の一具体例を示す。タイミング選択回路８は、ビット線ＢＬとセンス回路９を接続するスイッチＳＷと、データ保持回路６及びタイミング制御回路７からの出力信号を入力してスイッチＳＷへの制御信号を発生する論理回路１０とによって構成される。両方からの出力信号が有の場合のみスイッチＳＷがＯＮ状態になる。
【００３８】
図６のフローチャートを用いて、図５の構成による書込みベリファイ動作を説明する。メモリセル１は、１セルあたり２ビット情報を記憶することが可能であり、取り得る４つの閾値状態は、図２に示した通りである。
【００３９】
まず、書込み命令が入力されると、外部から書込みデータをデータ保持回路６に取り込み、書込みの必要なメモリセル１へ書込みバイアスを印加した後、書込みベリファイを行なう。
【００４０】
書込みベリファイ動作は、まず書込み目標が第１状態のメモリセルに対応したスイッチＳＷをＯＮ状態とし、これによって前記第１状態書込みメモリセル１に対応するセンス回路９を活性化させる。その後、メモリセルのワード線ＷＬを第１状態ベリファイレベルに設定し、第１状態ベリファイ結果を前記第１状態書込みメモリセル１対応のセンス回路９に保持させる。
【００４１】
第１状態書込みセル対応のスイッチＳＷをＯＦＦ状態とした後、第２状態書込みメモリセルに対応するスイッチをＯＮ状態として前記第２状態書込みメモリセルに対応するセンス回路を活性化させる。続いて、メモリセル１のワード線ＷＬを第２状態ベリファイレベルに設定し、第２状態ベリファイ結果を前記第２状態書込みメモリセル１対応のセンス回路９に保持させる。
【００４２】
第２状態書込みセル１対応のスイッチＳＷをＯＦＦ状態とした後、第３状態書込みメモリセル１に対応するスイッチをＯＮ状態として前記第３状態書込みメモリセル１に対応するセンス回路９を活性化させる。続いて、メモリセル１のワード線ＷＬを第３状態ベリファイレベルに設定し、第３状態ベリファイ結果を前記第３状態書込みメモリセル１対応のセンス回路９に保持させる。
【００４３】
その後、各状態のセンス回路９を増幅させて全ての書込み状態について、書込み終了かどうかを一括して判定する。このように、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、３つの状態の書込みベリファイ動作を一括して行なうことが可能である。
【００４４】
ここで、ワード線ＷＬが各状態のベリファイレベルにあるときのスイッチＳＷの状態を表１に示す。
【００４５】
【表１】
2007141447.tif 000003
【００４６】
書込みデータが第０状態、即ち書込みを行なわない場合には、スイッチＳＷがＯＦＦ状態のままであり、センス回路９によって強制的に書込み終了状態が判定される。書込みデータが第１状態の場合は、ワード線ＷＬのレベルが第１状態ベリファイレベルであるときのみ、スイッチＳＷがＯＮ状態となっており、その後のベリファイレベルではスイッチＳＷがＯＮ状態とならないため、最終的にセンス回路９は、第１状態ベリファイ結果を保持したままになる。書込みデータが第２状態の場合には、第１状態ベリファイ時にはスイッチＳＷがＯＮであってもＯＦＦであっても構わないが、第２状態ベリファイ時にはＯＮ状態、第３状態ベリファイ時にはＯＦＦ状態である必要があり、最終的にセンス回路９は、第２状態ベリファイ結果を保持することになる。更に、書込みデータが第３状態である場合には、第１、第２状態ベリファイ時にスイッチＳＷがＯＮ状態でもＯＦＦ状態でも構わないが、第３状態ベリファイ時にはＯＮ状態である必要があり、最終的にセンス回路９は、第３状態ベリファイ結果を保持することになる。
【実施例】
【００４７】
＜実施例１＞
本発明の第１の実施例を図７〜図９を用いて説明する。
【００４８】
図７は、本実施例の具体的な回路構成を示したものである。図７中のメモリアレイＭＡは、例えば特許文献４に示された電気的一括消去型のメモリアレイであり、メモリセルＭ１１からＭｍｎ（図１，４，５におけるメモリセル１）がマトリクス状に配列され、各メモリセルＭのドレイン端子がビット線ＢＬ１〜ＢＬｍに接続され、ソース端子が共通ソース線ＣＳに接続され、制御ゲートがワード線ＷＬ１〜ＷＬｎに接続されている。ここで、各メモリセルＭは、１セルあたり２ビット情報（Ｎ＝２，Ｋ＝４）を記憶することが可能なメモリセルである。
【００４９】
メモリセルＭの取り得る４つの閾値状態を図８に示す。図８において、消去状態は、‘００’レベルであり、消去レベルの閾値以外のＫ−１＝３個の閾値、即ち、‘０１’、‘１０’、‘１１’へ閾値を増大させることで書込みが行なわれる。メモリセルＭへの書込みは、ホットエレクトロン注入（以下「ＨＥ注入」という）によって浮遊ゲートに電子を注入することによって行ない、このときの書込みバイアス条件の一例を表２に示す。
【００５０】
【表２】
2007141447.tif 000004
【００５１】
以下、図７及び図８と併せて、図９に示すタイミングチャートを用いて本実施例における書込みベリファイ動作を説明する。
【００５２】
図７において、スイッチとなるＭＯＳ（Metal Oxide Transistor）トランジスタＭ１〜Ｍ６及びＭｐが、図４，５におけるタイミング選択回路８を構成し、データ保持回路ＤＬＳ１，ＤＬＳ２が図１，４，５におけるデータ保持回路６であり、センス回路ＳＬが図４，５におけるセンス回路９である。これらの回路及び書込みバイアス手段となる書込みバイアス回路５によって書込みベリファイ制御回路Ｃ１〜Ｃｍが構成される。
【００５３】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１とＤＬＳ２の状態を表３に示す。
【００５４】
【表３】
2007141447.tif 000005
【００５５】
データ保持回路ＤＬＳ１，ＤＬＳ２は、例えばラッチ回路であり、表３中のＶＤＬは、ラッチ回路の電源電圧を表わしている。
【００５６】
次に書込みデータが‘０１’、‘１０’、‘１１’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは、先の表２に示した通りの条件である。
【００５７】
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、ＭＯＳトランジスタＭｐにタイミング信号Ｓｐを与え、電源電圧ＦＰＣをビット線ＢＬに供給する。電源電圧ＦＰＣを例えば１Ｖにして、全ビット線ＢＬを１Ｖに充電（プリチャージ）した後、フローティング状態にする。続いて、タイミング信号Ｓ４及びＳ５を立ち上げてそれぞれＭＯＳトランジスタＭ４，Ｍ５をＯＮ状態にし、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。このタイミング信号Ｓ４及びＳ５の立ち上げによって、図９に示すようにベリファイ期間にデータレベル‘０１’に対応する区間が設けられる。
【００５８】
次に、選択ワード線ＷＬを‘０１’レベルのベリファイ電圧Ｖ１例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。閾値電圧がＶ１以下即ち‘０１’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷は、メモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ１以上即ち‘０１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は１Ｖに保持されたままとなる。この動作により、書込みデータが‘０１’、‘１１’のビットのうち、‘０１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳは高レベル（以下「ＨＩ」と表記する）状態を保持するが、‘０１’レベルに達していないメモリセルに対応するノードＳＬＳは低レベル（以下「ＬＯ」と表記する）状態となる。この間、書込みデータが‘００’と‘１０’のビットについてはＭＯＳトランジスタＭ２がＯＦＦとなり、メモリセルの閾値にかかわらずノードＳＬＳがＨＩ状態となる。例えば、消去レベル‘００’にあるメモリセルは‘０１’ベリファイによって、ビット線電荷が放電されるが、ビット線ＢＬとセンス回路ＳＬが接続されないためノードＳＬＳはＨＩ状態が保持される。
【００５９】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げてＭＯＳトランジスタＭ３，Ｍ６をＯＮ状態にし、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。このタイミング信号Ｓ３，Ｓ６の立ち上げによって、図９に示すようにベリファイ期間にデータレベル‘１０’に対応する区間が設けられる。引き続いてワード線ＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２例えば３Ｖに設定して、‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ２以上即ち‘１０’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’、‘１１’ビットのうち、‘１０’レベル書込みが終了しているメモリセルに対するノードＳＬＳはＨＩ状態を保持するが、‘１０’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’のメモリセルについてはＭＯＳトランジスタＭ１がＯＦＦとなり、ビット線ＢＬとセンス回路ＳＬは接続されないため、先の動作でノードＳＬＳに読み出した‘０１’ベリファイの結果は破壊されない。
【００６０】
タイミング信号Ｓ３，Ｓ６を立ち下げた後、タイミング信号Ｓ３，Ｓ４を立ち上げてＭＯＳトランジスタＭ３，Ｍ４をＯＮ状態にし、書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。このタイミング信号Ｓ３，Ｓ４の立ち上げによって、図９に示すように、ベリファイ期間にデータレベル‘１１’に対応する区間が設けられる。引き続いて、選択ワード線ＷＬ電圧を‘１１’レベルのベリファイ電圧Ｖ３例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。
【００６１】
この動作により、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷は、メモリセルを通じて共通ソースＣＳに放電される。一方閾値電圧がＶ３以上、即ち‘１１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１１’のビットうち、‘１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’、‘１０’のメモリセルについては、ＭＯＳトランジスタＭ１，Ｍ２のうちの少なくともどちらか１つがＯＦＦ状態となり、ビット線ＢＬとセンス回路ＳＬは接続されない。従って、‘１１’ベリファイ動作に先立って行なわれた動作によってノードＳＬＳに保持された‘０１’ベリファイ結果並びに‘１０’ベリファイ結果は破壊されない。
【００６２】
例えば、書込みデータが‘００’であるメモリセルは‘０１’、‘１０’、‘１１’ベリファイ動作中にビット線電荷が放電されるが、その間、ビット線ＢＬとセンス回路ＳＬが接続されないため、書込み終了ビットと判定されることになる。
【００６３】
ベリファイ結果を保持するセンス回路ＳＬとして、本実施例では、図１０に示すクロスラッチ型の回路を採用した。ベリファイ結果は、１Ｖ以下の低い電圧であるが、これを増幅してノードＳＬＳにおける判定を確定する。センス回路ＳＬは、ＰＭＯＳトランジスタＭＳＰ１，ＭＳＰ２及びＮＭＯＳトランジスタＭＳＮ１，ＭＳＮ２からなり、増幅前に電源ＳＬＰ，ＳＬＮの電圧を記憶装置の電源ＶＣＣの１／２程度にしておき、増幅動作時に電源ＳＬＰをＶＣＣにし、電源ＳＬＮを０Ｖにする。これによって、ノードＳＬＳの電圧は増幅されて３Ｖ程度になり、確定する。なお、ノードＳＬＲにはノードＳＬＳの反対極性が出力される。
【００６４】
‘１１’ベリファイ動作の後、センス回路ＳＬを増幅動作させ、メモリデータのセンス動作を行なう。ノードＳＬＳが全ての書込みビット線に対してＨＩ状態であれば書込み終了と判断される。しかし、ＬＯ状態のノードＳＬＳが存在した場合、このノードＳＬＳに対応するメモリセルは、書込み不十分であるため、引き続き行なわれる書込み動作において、書込みバイアス回路５によって選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスは印加されない。
【００６５】
書込み対象の全てのメモリセルの書込みが終了すると、図１０に示したセンス回路ＳＬの反対極性出力のノードＳＬＲは、どのメモリセルでもＬＯ状態になるので、全てのＬＯ状態が検出されたときに、図６に示す書込み終了がＹＥＳになり、書込み命令の実行が終了する。
【００６６】
ここで、図７中の書込みバイアス回路５の一例を図１１に示す。ノードＳＬＳがＬＯ状態の場合に同回路のＰＭＯＳトランジスタがＯＮ状態になり、更に、書込み信号ＷＥＢが立ち上がることによって、ＮＭＯＳトランジスタがＯＮ状態になり、ビット線ＢＬに書込みバイアスＶＷＤが印加される。一方ノードＳＬＳがＨＩ状態の場合には書込み信号ＷＥＢを立ち上げても、ＰＭＯＳトランジスタがＯＦＦ状態になってビット線ＢＬには書込みバイアスが印加されない。
【００６７】
以上のように、タイミングに従って取り出した書込みデータによって対象メモリセルを選択し、かつ、同じタイミングに従って階段状に増大させたワード線電圧を対象メモリセルに与えることで、即ち、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になる。
【００６８】
また、本方式では、メモリセルに定常的な電流を流すことがないため、多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能であり、書込みスループットを増大させることができる。
【００６９】
なお、ワード線電圧を階段状に増大させるワード線駆動回路２及び上記の各タイミング信号を発生するタイミング制御回路７は、周知の構成の回路を使用したので、説明を省略する。
【００７０】
また、本実施例では、ビット線のプリチャージは、ベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて３状態のベリファイ動作を連続して行なったが、図１２に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能であり、判定に高いレベルの電荷量を使用できる効果が得られる。
【００７１】
＜実施例２＞
本発明の第２の実施例を図１３〜図１６を用いて説明する。
【００７２】
一般に多値メモリセルにおいては、図８に示す消去レベル（‘００’レベル）と‘１１’レベルの間の閾値電圧差が広がると、書込みバイアス印加時間が増大し、書込み速度が遅くなる場合がある。また、放置時にメモリセルの基板と浮遊ゲートの間のトンネル膜にかかる電界が大きくなるため、メモリセルの電荷保持特性が劣化する場合がある。
【００７３】
消去レベルと‘１１’レベルの間の閾値差を狭くするためには、中間の‘０１’レベルと‘１０’レベルの分布幅を狭帯化すればよく、このために１回の書込みパルスにおける閾値変化を小さく設定して、高精度に閾値を制御することが望ましい。一方で、‘１１’レベルは、所定の閾値電圧以上であればよく、上限に厳しい制約が存在しないため、閾値を粗く制御することが可能である。
【００７４】
このため、‘１１’レベル書込み動作を‘０１’、‘１０’レベルへの書込み動作に先立って行ない、多くのベリファイ回数を必要とする‘０１’、‘１０’レベルの書込みにおける一回当たりのベリファイ時間を短縮することが適切であり、これによって書込みを高速化することできる。
【００７５】
‘１１’レベルの書込み動作を先立って行なうようにした本実施例における書込み動作のフローチャートを図１３に示す。本実施例では‘１１’レベルの書込みバイアス印加動作とベリファイ動作を書込みが終了するまで繰り返すことによって‘１１’レベルの書込みを行ない、‘１１’書込みが完了後、‘０１’、‘１０’の書込みベリファイ動作を第１の実施例で記載した方法を用いて行なうことで複数レベルの書込みを行なうことが特徴である。以下、図７の回路構成図及び図１４，１５に示すタイミングチャートを用いて本実施例の具体的な動作を説明する。
【００７６】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１とＤＬＳ２の状態は表３に示した通りである。
【００７７】
次に、まず‘１１’レベルへの書込みを行なう。図１４は‘１１’レベルへの書込みを示したタイミングチャートである。書込みデータが‘１１’レベルのメモリセルにだけ書込みバイアス印加した後、‘１１’レベルの書込みベリファイ動作を行なう。まず、全ビット線ＢＬを例えば１Ｖにプリチャージ（充電）した後フローティング状態とし、タイミング信号Ｓ３とＳ４を立ち上げて、書込みデータの上位ビットと下位ビットが共に‘１’のビット、即ち書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。
【００７８】
この後、ワード線ＷＬを‘１１’レベルのベリファイ電圧Ｖ３例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。閾値電圧がＶ３以下即ち‘１１’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ３以上即ち‘１１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線ＢＬは１Ｖに保持されたままとなる。この動作により、書込みデータが‘１１’のビットのうち、‘１１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。
【００７９】
この間、書込みデータが‘００’、‘１０’、‘１０’のビットについてはＭＯＳトランジスタＭ１、Ｍ２の少なくともどちらか一方がＯＦＦ状態となり、メモリセルの閾値にかかわらずノードＳＬＳがＨＩ状態となる。例えば、消去レベル‘００’にあるメモリセルは‘１１’ベリファイによって、ビット線電荷が放電されるが、ビット線ＢＬとセンス回路ＳＬが接続されないためノードＳＬＳはＨＩ状態が保持される。
【００８０】
ベリファイ動作の結果、全てのノードＳＬＳがＨＩ状態となった場合に‘１１’書込みが終了したことになる。しかし、ＬＯ状態のノードＳＬＳが存在した場合は、前記ノードＳＬＳに対応するメモリセルは‘１１’レベルへの書込みが不十分であり、引き続き行なわれる書込み動作で選択的に書込みバイアスが印加される。このとき、書込み終了メモリセルには書込み電圧は印加されない。全てのノードＳＬＳがＨＩ状態になるまで、書込みバイアス印加動作とベリファイ動作を繰り返し行なうことで‘１１’レベルの書込みを行なう。
【００８１】
ここで、‘１１’レベルへの書込みは先に述べたように粗く書込んでもよいため、書込みバイアス印加動作とベリファイ動作の繰り返し回数が少ない書込みを実現することができる。
【００８２】
‘１１’レベルの書込みが完了後、‘０１’、‘１０’レベルの書込みを行なう。図１５は、‘０１’、‘１０’レベルへの書込み動作を示すタイミングチャートである。書込みデータが‘０１’、‘１０’レベルのメモリセルにだけ書込みバイアスを印加した後、‘０１’、‘１０’レベルの書込みベリファイ動作を行なう。
【００８３】
まず、全ビット線ＢＬを例えば１Ｖに充電した後フローティング状態とし、タイミング信号Ｓ４，Ｓ５を立ち上げて、書込みデータが‘０１’、‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。次にワード線ＷＬの電圧を‘０１’レベルのベリファイ電圧Ｖ１例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。この動作により、閾値電圧がＶ１以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ１以上即ち‘０１’書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により書込みデータが‘０１’レベルのビットについては、‘０１’書込みが終了している場合ノードＳＬＳはＨＩ状態となり、‘０１’書込みが終了していない場合にはノードＳＬＳがＬＯ状態となる。また書込みデータが‘１１’レベルのビットについては、先の‘１１’書込み動作によって閾値電圧が既に‘１１’レベルにあるため、ＷＬの電圧がＶ１ではメモリセルが非導通状態である。したがってビット線電荷は放電されず、ノードＳＬＳは必ずＨＩ状態となる。
【００８４】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げて、書込みデータが‘１０’、‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。次にワード線ＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２例えば３Ｖに設定して‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２レベル以下のメモリセルは導通状態となり、ビット線電荷はソース線ＣＳに放電される。一方閾値電圧がＶ２以上のメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’レベルのビットについては、‘１０’書込みが終了している場合はノードＳＬＳはＨＩ状態となり、‘１０’書込みが終了していない場合はノードＳＬＳがＬＯ状態となる。また、書込みデータが‘１１’レベルのビットについては、先の‘１１’書込み動作によって閾値電圧が既に‘１１’レベルにあるため、ＷＬの電圧がＶ２ではメモリセルが非導通状態である。したがってビット線電荷は放電されず、ノードＳＬＳはＨＩ状態となる。
【００８５】
この後、センス回路ＳＬの電源を増大させ、メモリデータのセンス動作を行なった結果、ノードＳＬＳが全ての書込みビットに対してＨＩ状態であれば、‘０１’、‘１０’書込み終了と判定される。しかし、ノードＳＬＳがＬＯ状態のビットが存在する場合、前記ノードＳＬＳに対応するメモリセルは書込み不十分と判断され、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判断されたメモリセルには書込みバイアスが印加されない。
【００８６】
以上のように、最も閾値電圧が高い‘１１’レベルの書込みを‘０１’、‘１０’書込みに先立って行ない、その後多くのベリファイ回数を必要とする‘０１’、‘１０’書込み動作を行なうことで、‘０１’、‘１０’書込みベリファイ動作における一回当たりの書込みベリファイ時間を短縮することができ、より高速の書込みが可能になる。
【００８７】
上記実施例において、‘０１’、‘１０’レベルの書込みベリファイの際、ビット線ＢＬのプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて‘０１’、と‘１０’の２状態のベリファイ動作を連続して行なっていた。これとは別に、図１６に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線ＢＬを所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
【００８８】
＜実施例３＞
本発明の第３の実施例について図１７〜図１９を用いて説明する。図１７は１セル当たり３ビットデータを記憶することができるメモリセルに対して３ビットデータを一括して書込みベリファイが可能な回路構成図について示したものである。図中のＭ１１からＭｍｎは１セル当たり３ビットデータを記憶することの可能なメモリセルを表わしており、メモリアレイＭＡは、実施例１における図７に示したメモリアレイＭＡと同じ構成となっている。
【００８９】
前記メモリセルの３ビットデータと閾値分布の関係について、その一例を図１８に示す。図１８において、消去状態は‘０００’レベルであり、‘００１’、‘０１０’、・・・、‘１１１’へ閾値を増大させることによって書込みを行なう。メモリセルへの書込みは、ＨＥ注入によって浮遊ゲートに電子を注入することによって行なうが、このときの書込みバイアス条件の一例は、表２に示した通りである。
【００９０】
以下では、閾値分布が図１８の場合について書込みベリファイ動作の説明を行なうが、図１８以外の組合わせ、例えばレベルが高い程閾値が低くなる組合わせでも動作可能である。以下、図１９に示すタイミングチャートを用いて、本実施例の説明を行なう。
【００９１】
書込み命令が入力されると、外部から書込みデータが転送され、３ビットデータがデータ保持回路ＤＬ１，ＤＬ２，ＤＬ３にそれぞれセットされる。書込みデータがセットされた後の各データ保持回路のそれぞれノードＤＬＳ１、ＤＬＳ２、ＤＬＳ３の状態を表４に示す。
【００９２】
【表４】
2007141447.tif 000006
【００９３】
次に、セットされた書込みデータに基づいて書込みの必要なメモリセルに対して書込み動作を行なった後、ベリファイ動作を行なう。
【００９４】
まず、全てのビット線ＢＬ０からＢＬｍを例えば１Ｖにプリチャージした後、フローティング状態とする。その後、タイミング信号Ｓ４，Ｓ５，Ｓ９を立ち上げ、書込みデータの最下位ビットが‘１’のビット即ち‘００１’、‘０１１’、‘１０１’、‘１１１’のビットのみＭＯＳトランジスタＭ１，Ｍ２，Ｍ３をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。次にワード線ＷＬを立ち上げ、‘００１’ベリファイ電位Ｖ１に設定する。このとき、閾値がＶ１以下のメモリセルは導通状態となり、ビット線電荷はソース線ＣＳに放電される。一方、閾値電圧がＶ１以上のメモリセルは非導通状態であるためビット線電荷は放電されず、１Ｖのままである。この動作により、‘００１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘００１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。
【００９５】
タイミング信号Ｓ４，Ｓ５、Ｓ９を立ち下げた後、タイミング信号Ｓ４，Ｓ６，Ｓ８を立ち上げ、書込みデータの最下位から２ビット目が‘１’のビット即ち‘０１０’、‘１１０’、‘０１１’、‘１１１’のビットのＭＯＳトランジスタＭ１，Ｍ２、Ｍ３をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬとを接続する。次にワード線ＷＬを‘０１０’ベリファイ電位Ｖ２に設定する。このとき、閾値がＶ２以下のメモリセルは導通状態となり、ビット線電荷はソース線ＣＳに放電される。一方閾値電圧がＶ２以上のメモリセルは非導通状態であるためビット線電荷は放電されず、１Ｖのままとなる。この動作により、‘０１０’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘０１０’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。このとき、書込みデータ‘００１’のメモリセルは必ず導通状態にあるため、ビット線電荷が放電されるが、ＭＯＳトランジスタＭ２がＯＦＦであるためビット線の情報はセンス回路ＳＬに反映されず、ノードＳＬＳにセットされた‘００１’ベリファイ結果が破壊されない。
【００９６】
タイミング信号Ｓ４，Ｓ６，Ｓ８を立ち下げた後、タイミング信号Ｓ５，Ｓ６，Ｓ７を立ち上げ、書込みデータの最上位ビットが‘１’のビット即ち‘１００’、‘１１０’、‘１０１’、‘１１１’のビットのみＭＯＳトランジスタＭ１、Ｍ２、Ｍ３をＯＮ状態としてビット線ＢＬとセンス回路ＳＬを接続する。次にワード線ＷＬを‘１００’ベリファイ電位Ｖ３に設定する。このとき、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷はソース線ＣＳに放電される。一方閾値電圧がＶ３以上のメモリセルは非導通状態であるためビット線電荷は放電されず、１Ｖのままとなる。この動作により、‘１００’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１００’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。このとき、書込みデータ‘００１’、‘０１０’のメモリセルは必ず導通状態となりビット線電荷は放電される。しかし、ＭＯＳトランジスタＭ１がＯＦＦであるためビット線の情報はセンス回路ＳＬに反映されず、ノードＳＬＳにセットされた‘００１’、‘０１０’各ベリファイ結果は破壊されない。
【００９７】
タイミング信号Ｓ５，Ｓ６，Ｓ７を立ち下げた後、タイミング信号Ｓ４，Ｓ８，Ｓ９を立ち上げ、書込みデータの最下位ビットと最下位から２ビット目が‘１’のビット即ち‘０１１’と‘１１１’のビットのみＭＯＳトランジスタＭ１、Ｍ２、Ｍ３をＯＮ状態としてビット線ＢＬとセンス回路ＳＬを接続する。次に、ワード線ＷＬを‘０１１’ベリファイ電位Ｖ４に設定する。この時、閾値電圧がＶ４以下のメモリセルは導通状態となり、ビット線電荷はソース線ＣＳに放電される。一方閾値電圧がＶ４以上のメモリセルは非導通状態であるためビット線電荷は放電されず、１Ｖのままとなる。この動作により、‘０１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘０１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。このとき、書込みデータ‘００１’、‘０１０’、‘１００’のメモリセルは必ず導通状態となりビット線電荷は放電される。しかし、ＭＯＳトランジスタＭ２、Ｍ３の少なくともどちらか１つがＯＦＦ状態であるためビット線の情報はセンス回路ＳＬに反映されず、ノードＳＬＳにセットされた‘００１’、‘０１０’、‘１００’の各ベリファイ結果は破壊されない。
【００９８】
このようにワード線ＷＬの電位をベリファイ電圧に対応させながらＶ１からＶ７まで階段状に増加させてメモリセルによる放電を行ない、書込みデータに応じてＭＯＳトランジスタＭ１，Ｍ２，Ｍ３をＯＮ／ＯＦＦさせることで３ビットデータのベリファイを行なうことが可能である。
【００９９】
全てのレベルについてベリファイを行なった後、センス回路ＳＬを増幅し、全ビットについてノードＳＬＳがＨＩ状態であれば、書込み終了と判断される。一方、ＬＯ状態のノードＳＬＳが存在した場合には、そのビットに対応するメモリセルは書込み未終了であり、引き続き行なわれる書込みバイアス印加動作で選択的に書込みバイアスが印加されることとなる。
【０１００】
上記のように、１セル当たり３ビットデータを記憶可能なメモリセルについても高速に書込み及びベリファイを行なうことが可能である。即ち、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
【０１０１】
なお、実施例１で示したように、各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイ動作に要する時間は長くなるが、各状態のベリファイ動作時にビット線を所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
【０１０２】
また、実施例２で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
【０１０３】
更に、１セル当たりＮビットデータを記憶可能なメモリセルの書込みについても、本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
【０１０４】
＜実施例４＞
本発明の第４の実施例を図２０を用いて説明する。
【０１０５】
図２０は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイＭＡは、例えば非特許文献１において発表された電気的書換え可能なメモリアレイであり、メモリセルＭ１１〜Ｍｍｎがマトリクス状に配列され、メモリセルのドレイン端子が隣接するメモリセルのソース端子と接続された仮想接地型メモリアレイを構成し、各ドレイン又はソース端子がビット線ＢＬ１〜ＢＬｍに接続され、制御ゲートがワード線ＷＬ１〜ＷＬｎに接続されて構成されている。また、消去ゲートＥＧ１〜ＥＧｋがワード線ＷＬと平行に設置され、浮遊ゲートに蓄積されている電子を前記消去ゲートに引抜くことにより、隣接する２本のワード線ＷＬに接続されているメモリセルを一括して消去することが可能な構成になっている。
【０１０６】
ここで、前記メモリセルは１セル当たり２ビット情報を記憶することが可能なメモリセルであり、その取り得る４つの閾値状態は図８に示した通りである。また、図８において消去状態は‘００’レベルであり、‘０１’、‘１０’、‘１１’へ閾値を増大させることで書込みを行なう。メモリセルへの書込みは、ＨＥ注入によってフローティングゲートに電子を注入することにより行なう。このときの書込みバイアス条件の一例は、表２に示した通りである。
【０１０７】
図２０中の書込みベリファイ制御回路Ｃ１〜Ｃｍは、実施例１における図７で示した書込み制御回路Ｃ１〜Ｃｍと同じであり、また、メモリセルへの書込みバイアスも同様の条件で行なうことが可能であるため、本実施例におけるアレイ構成においても、実施例１と同様の方法で書込みベリファイ動作を行なう。
【０１０８】
更に、実施例２，３で述べた書込みベリファイ方式についても同様に適用することが可能である。
【０１０９】
本実施例により、仮想接地型メモリアレイに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
【０１１０】
＜実施例５＞
本発明の第５の実施例を図２１を用いて説明する。
【０１１１】
図２１は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、メモリセルがマトリクス状に配列されたブロックＢＬＯＣＫ１〜ＢＬＯＣＫｋで構成され、メモリセルのドレイン端子が隣接するメモリセルのソース端子と接続された仮想接地型メモリアレイを構成している。ブロックＢＬＯＣＫ１のメモリセルがＭ１１〜Ｍ２ｍｎとなる。
【０１１２】
ＢＬＯＣＫｊ（ｊ＝１，２，・・，ｋ）の制御ゲートは、ワード線ＷＬｊ１〜ＷＬｊｎに接続され、選択ゲートがＡＧｊ１又はＡＧｊ２に接続されている。また、各ドレイン又はソースは、選択トランジスタを介してビット線ＢＬ１〜ＢＬｍ又は共通ソース線ＣＳに接続されている。
【０１１３】
ここで、前記メモリセルは１セル当たり当たり２ビット情報を記憶することが可能なメモリセルであり、その取り得る４つの閾値状態は図８に示した通りである。また、図８において消去状態は‘００’レベルであり、‘０１’、‘１０’、‘１１’へ閾値を増大させることで書込みを行なう。
【０１１４】
メモリセルへの書込みは、ソースサイド注入〔以下「ＳＳＩ（Source-Side-Injection）」という〕によって浮遊ゲートに電子を注入することにより行ない、このときの書込みバイアス条件の一例を表５に示す。
【０１１５】
【表５】
2007141447.tif 000007
【０１１６】
浮遊ゲートと隣接して設けられた選択ゲートに閾値程度の電圧例えば２Ｖ程度を印加することにより、前記選択ゲートと浮遊ゲートの境界部の下のチャネルに大きな横方向及び縦方向の電界が形成され、これによりホットエレクトロンの発生および注入効率が増大し、チャネル電流が小さいにもかかわらず高速の書込みが可能となるのがＳＳＩの特徴である。
【０１１７】
本メモリアレイでは、選択ゲートＡＧｊ１又はＡＧｊ２を０Ｖにすることにより、対応するメモリセル列を非活性状態とすることが可能である。例えばＡＧｊ１を０Ｖとすることにより、奇数列のメモリセルが非活性状態となるため、奇数列メモリセルの影響を受けることなく、遇数列メモリセルの読出しや書込みが可能となる。また、ＡＧｊ２を０Ｖとすることにより、偶数列のメモリセルが非活性状態となるため、偶数列メモリセルの影響を受けることなく、奇数列メモリセルの読出しや書込みが可能となる。このように、選択ゲートを制御することにより、１本のワード線に接続しているメモリセルの奇数番目のメモリセル毎又は偶数番目のメモリセル毎に書込み及び読出しを行なうことが可能である。
【０１１８】
以下、図２２に示すタイミングチャートを用いて、本実施例の説明を行なう。以下の説明においてはＢＬＯＣＫｊにおける奇数番目のメモリセルが選択されている場合について説明を行なうが、偶数番目のメモリセルが選択されている場合でも、同様にして動作させることが可能である。
【０１１９】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは、上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１とＤＬＳ２の状態は表３に示した通りである。次に書込みデータが‘０１’、‘１０’、‘１１’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアス条件は表５に示した通りである。
【０１２０】
書込みバイアスを印加した後、書込みベリファイ動作を行なう。まず、制御信号ＳＴｊ１を立ち上げて選択トランジスタをＯＮ状態とし、選択ゲート電圧ＡＧｊ１を例えば４．５Ｖに立ち上げて選択ワード線に接続されたメモリセルのうち奇数列のメモリセルを活性化させる。その後、全ビット線ＢＬを例えば１Ｖに充電した後フローティング状態とし、タイミング信号Ｓ４，Ｓ５を立ち上げて、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。次に選択ワード線ＷＬを‘０１’レベルのベリファイ電圧Ｖ１例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。閾値電圧がＶ１以下即ち‘０１’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方、閾値電圧がＶ１以上即ち‘０１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は１Ｖに保持されたままとなる。この動作により、書込みデータが‘０１’、‘１１’のビットのうち、‘０１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘０１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’と‘１０’のビットについてはＭＯＳトランジスタＭ２がＯＦＦとなり、メモリセルの閾値にかかわらずノードＳＬＳがＨＩ状態となる。例えば、消去レベル‘００’にあるメモリセルは‘０１’ベリファイによって、ビット線電荷が放電されるが、ビット線ＢＬとセンス回路ＳＬが接続されないため、ノードＳＬＳはＨＩ状態が保持される。
【０１２１】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げて、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ワード線ＢＬとセンス回路ＳＬを接続する。引き続いてワード線ＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２例えば３Ｖに設定して、‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ２以上即ち‘１０’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’、‘１１’ビットのうち、‘１０’レベル書込みが終了しているメモリセルに対するノードＳＬＳはＨＩ状態を保持するが、‘１０’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’のメモリセルについてはＭＯＳトランジスタＭ１がＯＦＦとなり、ワード線ＢＬとセンス回路ＳＬは接続されないため、先の動作でノードＳＬＳに保持された‘０１’ベリファイの結果は破壊されない。
【０１２２】
タイミング信号Ｓ３，Ｓ６を立ち下げた後、タイミング信号Ｓ３，Ｓ４を立ち上げて、書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ワード線ＢＬとセンス回路ＳＬを接続する。引き続いて選択ワード線ＷＬ電圧を‘１１’レベルのベリファイ電圧Ｖ３例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。この動作により、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースＣＳに放電される。一方閾値電圧がＶ３以上即ち‘１１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１１’のビットうち、‘１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’、‘１０’のメモリセルについてはＭＯＳトランジスタＭ１、Ｍ２のうちの少なくともどちらか１つがＯＦＦ状態となり、ビット線ＢＬとセンス回路ＳＬは接続されない。したがって、‘１１’ベリファイ動作に先立って行なわれた‘０１’、‘１０’ベリファイ動作によってＳＬＳに保持されたベリファイ結果は破壊されない。
【０１２３】
例えば、書込みデータが‘００’であるメモリセルは‘０１’、‘１０’、‘１１’ベリファイ動作中にビット線電荷が放電されるが、その間、ビット線ＢＬとセンス回路ＳＬが接続されないため「書込み終了ビット」と判定されることになる。
【０１２４】
この後センス回路ＳＬを増幅させ、メモリデータのセンス動作を行なう。ノードＳＬＳが全ての書込みビット線に対してＨＩ状態であれば書込み終了と判断される。しかし、ノードＳＬＳがＬＯ状態のビットが存在した場合、前記ＳＬＳに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
【０１２５】
本実施例により、選択ゲートを備える仮想接地型メモリアレイに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
【０１２６】
なお、上記実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて３状態のベリファイ動作を連続して行なっていたが、実施例１に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
【０１２７】
また、第２の実施例で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
【０１２８】
更に、実施例３に示したように、１セル当たり３ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測し得る範囲の回路変更により実現可能であることは明らかである。
【０１２９】
＜実施例６＞
本発明の第６の実施例を図２３を用いて説明する。
【０１３０】
図２３は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば、特許文献５に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルＭ１１〜Ｍｍｎがマトリクス状に配列されたブロックＢＬＯＣＫ１〜ＢＬＯＣＫｋにより構成されている。ＢＬＯＣＫｊ（ｊ＝１，２，・・，ｋ）のメモリアレイは、ドレイン端子がサブビット線に並列接続された後、選択トランジスタＭＳＤｊ１〜ＭＳＤｊｍを介してビット線に接続され、ソース端子がサブソース線に並列接続された後、選択トランジスタＭＳＳｊ１〜ＭＳＳｊｍを介して共通ソース線ＣＳに接続され、制御ゲートがワード線ＷＬｊ１〜ＷＬｊｎに接続されて構成されている。また、ブロック内の各サブビット線間、ならびに各サブソース線間は電気的に絶縁されている。
【０１３１】
ここで、前記メモリセルは１セル当たり２ビット情報を記憶することが可能なメモリセルであり、その取り得る４つの閾値状態は図８に示した通りである。また、図８において消去状態は‘００’レベルであり、‘０１’、‘１０’、‘１１’へ閾値を増大させることで書込みを行なう。メモリセルへの書込みはファウラー・ノードハイム・トンネル電流（以下「ＦＮトンネル電流」という）によって浮遊ゲートに電子を注入することにより行なう。このときの書込みバイアス条件の一例を表６に示す。
【０１３２】
【表６】
2007141447.tif 000008
【０１３３】
以下、図２３及び図８と併せて、図２４示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
【０１３４】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１，ＤＬＳ２の状態は表３に示した通りである。次に書込みデータが‘０１’、‘１０’、‘１１’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは、表６に示した通りの条件である。
【０１３５】
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、全ビット線ＢＬ１〜ＢＬｍを例えば１Ｖに充電した後フローティング状態とし、タイミング信号Ｓ４，Ｓ５を立ち上げて、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。次に選択ワード線ＷＬを‘０１’レベルのベリファイ電圧Ｖ１例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。閾値電圧がＶ１以下即ち‘０１’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ１以上即ち‘０１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は１Ｖに保持されたままとなる。この動作により、書込みデータが‘０１’、‘１１’のビットのうち、‘０１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘０１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’と‘１０’のビットについてはＭＯＳトランジスタＭ２がＯＦＦとなり、メモリセルの閾値にかかわらずノードＳＬＳがＨＩ状態となる。例えば、消去レベル‘００’にあるメモリセルは‘０１’ベリファイによって、ビット線電荷が放電されるが、ビット線ＢＬとセンス回路ＳＬが接続されないためノードＳＬＳはＨＩ状態が保持される。
【０１３６】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げて、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ワード線ＢＬとセンス回路ＳＬを接続する。引き続いてワード線ＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２を例えば３Ｖに設定して、‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ２以上即ち‘１０’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’、‘１１’ビットのうち、‘１０’レベル書込みが終了しているメモリセルに対するノードＳＬＳはＨＩ状態を保持するが、‘１０’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’のメモリセルについてはＭＯＳトランジスタＭ１がＯＦＦとなり、ビット線ＢＬとセンス回路ＳＬは接続されないため、先の動作でＳＬＳに保持されている‘０１’ベリファイの結果は破壊されない。
【０１３７】
タイミング信号Ｓ３，Ｓ６を立ち下げた後、タイミング信号Ｓ３，Ｓ４を立ち上げて、書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。引き続いて選択ワード線ＷＬ電圧を‘１１’レベルのベリファイ電圧Ｖ３を例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。この動作により、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースＣＳに放電される。一方閾値電圧がＶ３以上即ち‘１１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１１’のビットうち、‘１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態と．なる。この間、書込みデータが‘００’、‘０１’、‘１０’のメモリセルについてはＭＯＳトランジスタＭ１、Ｍ２のうちの少なくともどちらか一方がＯＦＦ状態となり、ビット線ＢＬとセンス回路ＳＬは接続されない。したがって、‘１１’ベリファイ動作に先立って行なわれた動作によってノードＳＬＳに保持された‘０１’ベリファイ結果並びに‘１０’ベリファイ結果は破壊されない。
【０１３８】
例えば、書込みデータが‘００’であるメモリセルは‘０１’及び‘１０’ベリファイ動作中にビット線電荷が放電されるが、‘０１’、‘１０’、‘１１’ベリファイ動作においてビット線ＢＬとセンス回路ＳＬが接続されないため「書込み終了ビット」と判定されることになる。
【０１３９】
この後、センス回路ＳＬを増幅させ、メモリデータのセンス動作を行なう。ノードＳＬＳが全ての書込みビット線に対してＨＩ状態であれば書込み終了と判断される。しかし、ノードＳＬＳがＬＯ状態のビットが存在した場合、前記ＳＬＳに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
【０１４０】
ここで、本実施例の場合の書込み動作について説明する。先に述べたようにセンス動作を行なった後、ＬＯ状態のノードＳＬＳが存在した場合には、センス回路ＳＬ（図１０参照）のＰＭＯＳトランジスタの電源ＳＬＰの電圧をＶＷＤに設定し、ＮＭＯＳトランジスタの電源ＳＬＮの電圧を０Ｖに設定した後、書込み動作でタイミング信号Ｓ５，Ｓ６を立ち上げる。これにより、ビット線ＢＬが各ノードＳＬＳの状態に応じて次のように充電される。ノードＳＬＳがＬＯ状態のビット即ち書込みが未終了のメモリセルに対応するビット線には０Ｖが充電され、ノードＳＬＳがＨＩ状態のビット即ち書込みが終了しているメモリセルに対応するビット線にはＶＷＤが充電される。このようにして、本実施例では、実施例１〜実施例５で使用した書込みバイアス回路５を用いず、書込み動作時にセンス回路ＳＬ及びＭＯＳトランジスタＭ１，Ｍ２が書込みバイアス手段を形成する。
【０１４１】
この後、選択トランジスタＭＳＤｊを制御する制御信号ＳＤｊを立ち上げてメモリセルＭ１１〜Ｍｎｍのドレイン及びソースをＶＷＤ又は０Ｖに充電し、ワード線電圧をＶＷに設定することで書込みを開始する。なお、ドレイン及びソースの双方に充電が行なわれるのは、選択トランジスタＭＳＳｊが非導通状態になっているからである。また、ドレイン及びソースの双方に充電が行なわれるのに伴い、チャネルもドレイン及びソースと同電位になる。更に、書込み時に流れるＦＮトンネル電流が極めて微弱であるため、選択トランジスタＭＳＳｊが非導通の状態で書込みが可能になる。
【０１４２】
書込みの終了したメモリセルについては、ドレイン及びソースが電圧ＶＷＤに充電されているため、メモリセルの浮遊ゲートとチャネルの間のトンネル膜（酸化膜）に印加される電界が弱められ、書込みが生じない。また、書込み未終了のメモリセルについてはドレイン、ソース及びチャネルが０Ｖであり、ワード線が電圧ＶＷ例えば１７Ｖであるため、トンネル膜に強い電界が印加されて浮遊ゲートへのＦＮ注入が生じ、書込みが行なわれる。
【０１４３】
本実施例により、ＦＮトンネル電流を用いるメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することができる。
【０１４４】
なお、本実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて３状態のベリファイ動作を連続して行なったが、図２５に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線ＢＬを所望のレベルに減衰量少なく保持することが可能になり、判定に高いレベルの電荷量を使用できる効果が得られる。
【０１４５】
また、実施例２で示した、一番上の閾値レベルの書込み動作のみ先に行なう方法を採用してもよく、これにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
【０１４６】
更に、実施例３で示した、１セル当たり３ビットデータ以上を記憶可能なメモリセルの書込みも、本実施例から容易に推測し得る範囲の回路変更により実現可能であることは明らかである。
【０１４７】
＜実施例７＞
本発明の第６の実施例を図２６を用いて説明する。
【０１４８】
図２６は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば特許文献６に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルＭ１１〜Ｍｍｎがマトリクス状に配列されたブロックＢＬＯＣＫ１〜ＢＬＯＣＫｋにより構成されている。ブロックＢＬＯＣＫｊのメモリアレイは、ｎ個のメモリセルが直列接続されたメモリセル列により構成され、各メモリセル列の一端が、選択トランジスタＭＳＤ１〜ＭＳＤｍを介してビット線に接続され、他端が選択トランジスタＭＳＳ１〜ＭＳＳｍを介して共通ソース線ＣＳに接続され、制御ゲートがワード線ＷＬｊ１〜ＷＬｊｎに接続されて構成されている。また、ブロック内の各メモリセル列間は、電気的に絶縁されている。
【０１４９】
ここで、前記メモリセルは、１セル当たり２ビット情報を記憶することが可能なメモリセルであり、その取り得る４つの閾値状態は図８に示した通りである。また、図８において、消去状態は‘００’レベルであり、‘０１’、‘１０’、‘１１’へ閾値を増大させることによって書込みが行なわれる。各メモリセルへの書込みは、ＦＮトンネル電流によって浮遊ゲートに電子を注入することにより行なわれる。このときの書込みバイアス条件の一例は表６に示した通りである。
【０１５０】
以下、図８，２６と併せ、図２７に示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
【０１５１】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１，ＤＬＳ２の状態は表３に示した通りである。次に書込みデータが‘０１’、‘１０’、‘１１’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアス条件は、表６に示した通りの条件である。
【０１５２】
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、選択ブロック内の非選択ワード線の電圧ＶＲＰを例えば５Ｖ程度に立ち上げ、一番高い閾値状態に書込まれたメモリセルであっても導通状態となるように、設定する。次に全ビット線ＢＬ１〜ＢＬｍを例えば１Ｖに充電した後フローティング状態とし、タイミング信号Ｓ４，Ｓ５を立ち上げて、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。その後、選択ワード線ＷＬを‘０１’レベルのベリファイ電圧Ｖ１を例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。閾値電圧がＶ１以下即ち‘０１’レベル書込みが終了していないメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ１以上即ち‘０１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線は１Ｖに保持されたままとなる。この動作により、書込みデータが‘０１’、‘１１’のビットのうち、‘０１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘０１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’と‘１０’のビットについては、ＭＯＳトランジスタＭ２がＯＦＦとなり、メモリセルの閾値にかかわらずノードＳＬＳがＨＩ状態となる。例えば、消去レベル‘００’にあるメモリセルは‘０１’ベリファイによって、ビット線電荷が放電されるが、ビット線ＢＬとセンス回路ＳＬが接続されないためノードＳＬＳはＨＩ状態が保持される。
【０１５３】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げて、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ＢＬとセンス回路ＳＬを接続する。引き続いてワード線ＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２例えば３Ｖに設定して、‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ２以上即ち‘１０’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’、‘１１’ビットのうち、‘１０’レベル書込みが終了しているメモリセルに対するノードＳＬＳはＨＩ状態を保持するが、‘１０’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’のメモリセルについてはＭＯＳトランジスタＭ１がＯＦＦとなり、ワード線ＢＬとセンス回路ＳＬは接続されないため、先の動作でノードＳＬＳに保持されている‘０１’ベリファイの結果は破壊されない。
【０１５４】
タイミング信号Ｓ３，Ｓ６を立ち下げた後、タイミング信号Ｓ３，Ｓ４を立ち上げて、書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ＢＬとセンス回路を接続する。引き続いて選択ワード線ＷＬ電圧を‘１１’レベルのベリファイ電圧Ｖ３例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。この動作により、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースＣＳに放電される。一方閾値電圧がＶ３以上即ち‘１１’レベル書込みが終了しているメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１１’のビットうち、‘１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＨＩ状態を保持するが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＬＯ状態となる。この間、書込みデータが‘００’、‘０１’、‘１０’のメモリセルについてはＭＯＳトランジスタＭ１、Ｍ２のうちの少なくともどちらか１つがＯＦＦ状態となり、ビット線ＢＬとセンス回路ＳＬは接続されない。したがって、‘１１’ベリファイ動作に先立って行なわれた動作によってノードＳＬＳに保持された‘０１’ベリファイ結果並びに‘１０’ベリファイ結果は破壊されない。
【０１５５】
例えば、書込みデータが‘００’であるメモリセルは、‘０１’及び‘１０’のベリファイ動作中にビット線電荷が放電されるが、‘０１’、‘１０’、‘１１’ベリファイ動作においてビット線ＢＬとセンス回路ＳＬが接続されないため「書込み終了ビット」と判定されることになる。
【０１５６】
この後、センス回路ＳＬを増幅させ、メモリデータのセンス動作を行なう。センス動作後のノードＳＬＳが全ての書込みビット線に対してＨＩ状態で確定していれば、書込み終了と判断される。しかし、ノードＳＬＳがＬＯ状態のビットが存在した場合、このノードＳＬＳに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
【０１５７】
ここで、書込み動作について説明する。先に述べたようにセンス動作を行なった後、ＬＯ状態のノードＳＬＳが存在した場合には、センス回路ＳＬ（図１０参照）のＰＭＯＳトランジスタの電源ＳＬＰの電圧をＶＷＤに設定し、ＮＭＯＳの電源ＳＬＮの電圧を０Ｖに設定した後、スイッチＳ５とＳ６を立ち上げて各ノードＳＬＳの状態に応じてビット線ＢＬを充電する。このとき、ノードＳＬＳがＬＯ状態のビット即ち書込みが未終了のメモリセルに対応するビット線には０Ｖが充電され、ノードＳＬＳがＨＩ状態のビット即ち書込みが終了しているメモリセルに対応するビット線にはＶＷＤが充電される。
【０１５８】
この後、選択トランジスタＭＳＤを制御する制御信号ＳＤｊを立ち上げてメモリセルのドレインをＶＷＤ又は０Ｖに充電してから制御信号ＳＤｊを立ち下げることにより、直列接続したメモリセルの拡散層部（ドレイン及びソース）をフローティング状態とする。これに伴ってメモリセルのチャネルも拡散層部と同電位になる。
【０１５９】
その後、選択ブロック内の非選択ワード線ＷＬを電圧ＶＷＰに立ち上げることにより、ＶＷＤに充電されたメモリセルのチャネルは、容量結合によりＶＷＤ以上に持ち上げられ、ワード線電圧を電圧ＶＷに設定しても酸化膜（トンネル膜）電界が弱く書込みが生じない。一方、書込み未終了のメモリセルのメモリセル拡散層部及びチャネルは０Ｖに設定されているため、ワード線に電圧ＶＷ例えば１７Ｖが印加されることにより、トンネル膜に強い電界が印加されて浮遊ゲートへのＦＮ注入が生じる。
【０１６０】
本実施例により、ＦＮトンネル電流を利用する直列接続のメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することが可能である。
【０１６１】
なお、上記実施例では、ビット線のプリチャージは書込みベリファイ開始時のみであり、その後はワード線電圧を階段状に増加させて３状態のベリファイ動作を連続して行なっていたが、図２８に示すように各状態のベリファイ動作毎にビット線のプリチャージ動作を行なってもよい。これにより、ベリファイに要する時間は増加するが、各状態のベリファイ時にビット線を所望のレベルに減衰量少なく保持することが可能であり、判定に高いレベルの電荷量を使用できる効果が得られる。
【０１６２】
また、実施例２で示したように、一番上の閾値レベルの書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
【０１６３】
更に、実施例３に示したように、１セル当たり３ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
【０１６４】
＜実施例８＞
本発明の第８の実施例を図２９を用いて説明する。
【０１６５】
図２９は、本実施例の具体的な回路構成図を示したものである。図中のメモリアレイは、例えば特許文献７に示された電気的書換え可能な並列型不揮発性半導体メモリアレイであり、メモリセルＭ１１〜Ｍｍｎがマトリクス状に配列されたブロックＢＬＯＣＫ１〜ＢＬＯＣＫｋにより構成されている。ブロックＢＬＯＣＫｊのメモリアレイは、ドレイン端子がサブビット線に並列接続されてから後、選択トランジスタＭＳＤ１〜ＭＳＤｍを介してビット線に接続され、ソース端子がサブソース線に並列接続された後、選択トランジスタＭＳＳ１〜ＭＳＳｍを介して共通ソース線ＣＳに接続され、制御ゲートがワード線ＷＬｊ１〜ＷＬｊｎに接続されて構成されている。また、ブロック内の各サブビット線間、ならびに各サブソース線間は電気的に絶縁されている。
【０１６６】
ここで、前記メモリセルは１セル当たり２ビット情報を記憶することが可能なメモリセルであり、その取り得る４つの閾値状態を図３０に示す。図３０において、消去状態は‘００’レベルであり、‘１１’、‘１０’、‘０１’へ閾値を低下させることで書込みを行なう。メモリセルへの書込みは、ＦＮトンネル電流によって浮遊ゲートの電子をドレイン端子に放出することにより行ない、この時の書込みバイアス条件の一例を表７に示す。
【０１６７】
【表７】
2007141447.tif 000009
【０１６８】
以下、図２９，３０と併せて、図３１に示すタイミングチャートを用いて、本実施例における書込みベリファイ動作を説明する。
【０１６９】
書込み命令が入力されると、外部から書込みデータが転送され、２ビットデータは上位データがデータ保持回路ＤＬ１に、下位データがデータ保持回路ＤＬ２にそれぞれ格納される。２ビットデータ格納後におけるノードＤＬＳ１，ＤＬＳ２の状態は、表３に示した通りである。次に書込みデータが‘０１’、‘１０’、‘１１’のビットに対して、書込みバイアスを印加する。この場合の書込みバイアスは表７に示した通りの条件である。このとき、書込みを行なうメモリセル即ち書込みデータが‘０１’、‘１０’、‘１１’のメモリセルに対応するノードＳＬＳは書込みドレイン電圧ＶＷＤであり、書込まないメモリセル即ち書込みデータが‘００’のメモリセルに対応するノードＳＬＳは書込み非選択ドレイン電圧０Ｖとなっている。
【０１７０】
書込みバイアス印加後、書込みベリファイ動作を行なう。まず、タイミング信号Ｓｐを立ち上げてノードＳＬＳがＨＩ状態即ち書込みを行なったメモリセルに対応するビット線にのみ選択的に例えば１Ｖまでプリチャージ（充電）した後フローティング状態とする。この選択的プリチャージは、ＭＯＳトランジスタＭｐに直列接続したＭＯＳトランジスタＭｐｈの動作によって行なわれる。
【０１７１】
その後、タイミング信号Ｓ４，Ｓ５を立ち上げて、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。次に選択ワード線ＷＬを‘０１’レベルのベリファイ電圧Ｖ１例えば２Ｖに設定して、‘０１’ベリファイ動作を行なう。閾値電圧がＶ１以下即ち‘０１’レベル書込みが終了しているメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ１以上即ち‘０１’レベル書込みが終了していないメモリセルは非導通状態であり、ビット線は１Ｖに保持されたままとなる。この動作により、書込みデータが‘０１’、‘１１’のビットのうち、‘０１’レベル書込みが終了しているメモリセルに対応するノードＳＬＳはＬＯ状態となるが、‘０１’レベルに達していないメモリセルに対応するノードＳＬＳはＨＩ状態が保持される。
【０１７２】
タイミング信号Ｓ４，Ｓ５を立ち下げた後、タイミング信号Ｓ３，Ｓ６を立ち上げて、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ビット線ＢＬとセンス回路ＳＬを接続する。引き続いてＷＬ電圧を‘１０’レベルのベリファイ電圧Ｖ２例えば３Ｖに設定して、‘１０’ベリファイ動作を行なう。この動作により、閾値電圧がＶ２以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じてソース線ＣＳに放電される。一方閾値電圧がＶ２以上即ち‘１０’レベル書込みが終了していないメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１０’、‘１１’ビットのうち、‘１０’レベル書込みが終了しているメモリセルに対するノードＳＬＳはＬＯ状態となるが、‘１０’レベルに達していないメモリセルに対応するノードＳＬＳはＨＩ状態を保持する。この間、書込みデータが‘０１’のメモリセルについてはＭＯＳトランジスタＭ１がＯＦＦとなり、ビット線ＢＬとセンス回路ＳＬは接続されないため、先の動作でノードＳＬＳに読み出した‘０１’ベリファイの結果は破壊されない。
【０１７３】
タイミング信号Ｓ３，Ｓ６を立ち下げた後、タイミング信号Ｓ３，Ｓ４を立ち上げて、書込みデータが‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態とし、ビット線ＢＬとセンス回路ＳＬを接続する。引き続いて選択ワード線ＷＬ電圧を‘１１’レベルのベリファイ電圧Ｖ３例えば４Ｖに設定して、‘１１’ベリファイ動作を行なう。この動作により、閾値電圧がＶ３以下のメモリセルは導通状態となり、ビット線電荷はメモリセルを通じて共通ソースＣＳに放電される。一方閾値電圧がＶ３以上即ち‘１１’レベル書込みが終了してないメモリセルは非導通状態であり、ビット線電荷は保持されたままとなる。この動作により、書込みデータが‘１１’のビットうち、‘１１’書込みが終了しているメモリセルに対応するノードＳＬＳはＬＯ状態となるが、‘１１’レベルに達していないメモリセルに対応するノードＳＬＳはＨＩ状態を保持する。この間、書込みデータが‘００’、‘０１’、‘１０’のメモリセルについてはＭＯＳトランジスタＭ１、Ｍ２のうちの少なくともどちらか一方がＯＦＦ状態となり、ビット線ＢＬとセンス回路ＳＬは接続されない。したがって、‘１１’ベリファイ動作に先立って行なわれた動作によってノードＳＬＳに保持された‘０１’ベリファイ結果及び‘１０’ベリファイ結果は破壊されない。
【０１７４】
この後、センス回路ＳＬを増幅させ、メモリデータのセンス動作を行なう。センス回路ノードＳＬＳが全ての書込みビット線に対してＬＯ状態であれば書込み終了と判断される。しかし、ノードＳＬＳがＨＩ状態のビットが存在した場合、前記ＳＬＳに対応するメモリセルは書込み不十分であるため、引き続き行なわれる書込み動作において選択的に書込みバイアスが印加される。この際、書込み終了と判別されたメモリセルには書込みバイアスが印加されない。
【０１７５】
ここで、書込み動作について説明する。先に述べたようにセンス動作を行なった後、ＨＩ状態のノードＳＬＳが存在した場合には、センス回路ＳＬのＰＭＯＳの電源電圧をＶＷＤに設定し、ＮＭＯＳの電源電圧を０Ｖに設定した後、タイミング信号Ｓ５，Ｓ６を立ち上げてセンス回路ＳＬとビット線ＷＬを接続し、各ノードＳＬＳの状態に応じてビット線ＢＬを充電する。このとき、ノードＳＬＳがＨＩ状態のビット即ち書込みが未終了のメモリセルに対応するビット線にはＶＷＤが充電され、ノードＳＬＳがＬＯ状態のビット即ち書込みが終了しているメモリセルに対応するビット線には０Ｖが充電される。
【０１７６】
この後、制御信号ＳＤｊを立ち上げてメモリセルのドレインを電圧ＶＷＤ又は０Ｖに充電し、ワード線電圧をＶＷ例えば−９Ｖに設定することで書込みを開始する。書込みの終了したメモリセルについては、ドレインが０Ｖに充電されているため、メモリセルのトンネル膜に印加される電界が弱められ、書込みが生じない。また、書込み未終了のメモリセルについてはドレインがＶＷＤ例えば４Ｖであり、ワード線電圧がＶＷ例えば−９Ｖであるため、トンネル膜に強い電界が印加されて浮遊ゲートからドレイン端子へのＦＮ放出が生じる。
【０１７７】
本実施例により、ドレインに集中のＦＮトンネル電流を利用するメモリセルに対しても、メモリセルの状態を判定するタイミングを書込みデータによって設定することで、複数レベルのベリファイ動作を次の書込み動作までの期間中に連続して行なうことが可能になり、更に、メモリセルに定常的な電流を流すことがないため多数のメモリセルについて同時に書込みベリファイ動作を行なうことが可能になり、書込みスループットの高い不揮発性半導体記憶装置を実現することが可能である。
【０１７８】
なお、実施例２で示したように、ベリファイ対象の一番上の閾値レベル‘１１’の書込み動作のみ先に行なうことにより、一回当たりのベリファイに要する時間を短縮することができ、より高速の書込みが可能になる。
【０１７９】
更に、実施例３に示したように、１セル当たり３ビットデータ以上を記憶可能なメモリセルの書込みについても本実施例から容易に推測しうる範囲の回路変更により実現可能であることは明らかである。
【０１８０】
＜実施例９＞
本発明の第９の実施例を図３２〜図３６を用いて説明する。本実施例の回路構成は、実施例１の図７及び実施例４の図２０に示すものと同じであるが、メモリセルの書込みバイアス印加動作が変更される。本実施例の書込みバイアスの印加方法では、図３２に示すように、書込みベリファイ回数即ち書込みパルス回数の増加に従ってワード線電圧ＶＷ及びビット線電圧ＶＷＤの書込みバイアス印加時間が増大する。即ち、パルス波形となるワード線電圧及びビット線電圧のパルス幅が増大する。このようなバイアス印加時間の増大は、タイミング制御回路７の構成の変更によって実現される。
【０１８１】
なお、印加方法はその他に、図３３に示すように、書込みベリファイ回数の増加に従って書込み時の選択ワード線電圧がＶＷ１、ＶＷ２・・・と大きくなる方式が採用可能であり、また、図３４に示すように、書込みベリファイ回数の増加に従って書込み時の選択ビット線電圧がＶＷＤ１、ＶＷＤ２・・・と大きくなる方式を採用することも可能である。即ち、パルス波形となるワード線電圧及びビット線電圧のパルス高が増大する。
【０１８２】
更に、図３２と図３３を組み合わせた図３５の方式や、図３２と図３４を組み合わせた図３６の方式を用いることも可能である。
【０１８３】
書込み時の以上の方式により、１回の書込みパルスによる閾値変位量をほぼ一定とし、書込みの遅いメモリセルの存在によって全体の書込み時間が遅延するのを抑制することが可能になる。
【０１８４】
同様に、実施例５の図２１に示す回路構成においても、図３２〜図３４の書込みバイアス印加方法を適用することが可能であり、同様の効果を得ることができる。
【０１８５】
また、実施例６の図２３及び実施例７の図２６に示す回路構成図においても、図３７に示すように書込みベリファイ回数の増加に従って書込みバイアス印加時間が増大する方式の採用が可能であり、更に、図３８に示すように書込みベリファイ回数の増加に従って書込み時の選択ワード線電圧がＶＷ１、ＶＷ２・・・と大きくなる方式や図３９に示すように書込みベリファイ回数の増加に従って書込み時の選択ビット線電圧がＶＷＤＳ１、ＶＷＤＳ２・・・と小さくなる方式の採用も可能である。また、図４０に示すように、書込みベリファイ回数の増加に従って書込みバイアス印加時間が増大し、かつ、選択ワード線電圧が大きくなる方式を採用することも可能である。以上のような書込み方式を適用することにより、上記と同様の効果を得ることができる。
【０１８６】
＜実施例１０＞
本発明の第１０の実施例を図４１〜図４４を用いて説明する。
【０１８７】
本実施例の回路構成は、図７に示した実施例１と同じであるが、メモリセルの書込みバイアス印加動作が異なる。実施例１では、同じ大きさのバイアスを同じ時間だけ印加することにより、複数の閾値電圧に対して同時に書込みバイアス印加を行なっていた。この場合、一回の書込み電荷量が閾値レベルに拘らず一定であるから、閾値が高い状態への書込み程バイアス印加時間が長くなる。
【０１８８】
ＨＥ注入によって書込みを行ない、各書込みレベルが図８に示す閾値状態となる本実施例では、図４１に示すように、閾値電圧が高いレベルへの書込み程、ワード線電圧をＶＷＷで一定としてビット線電圧即ちバイアス電圧をＶＷＤ０からＶＷＤ３へとを高くすることにより、書込みバイアス印加時間を全ての書込みレベルで同程度にする。これによって、全書込み時間が短縮される。
【０１８９】
なお、同様の書込み方式は、ＦＮトンネル電流による電子注入によって書込みを行なう、例えば実施例６の回路構成にも適用することができる。各書込みレベルの閾値状態が図８に示される場合の書込みは、図４２に示すように、閾値電圧が高いレベルへの書込み程、ビット線電圧とワード線電圧との電圧差を高める、即ち、ワード線電圧をＶＷＷで一定としてビット線電圧をＶＷＤ０からＶＷＤ３へと下げる方式になる。
【０１９０】
書込みデータに対応して電圧を変える書込みバイアスは、例えば図４３に示す回路方式を用いて得ることができる。当該回路方式は、各ビット線毎に書込みバイアス回路５に代えて書込みバイアス制御回路１１を備えている。書込みバイアス手段となる書込みバイアス制御回路１１は、書込みデータ保持回路ＤＬ１，ＤＬ２のノードＤＬＳ１，ＤＬＳ２及びセンス回路ＳＬのノードＳＬＳの電圧によって書込みバイアスをＶＷＤ１，ＶＷＤ２，ＶＷＤ３から選択し、書込み制御信号ＳＭＥにより対応する書込みバイアスをビット線ＢＬに出力する。書込みバイアス制御回路１１の具体的構成の一例を図４４に示す。ゲートにノードＤＬＳ１，ＤＬＳ２を接続したＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによって書込みバイアスが選択され、ゲートにノードＳＬＳを接続したＰＭＯＳトランジスタによって書込み不十分のメモリセルが選択され、ゲートに書込み制御信号ＳＭＥを入力するＰＭＯＳトランジスタによって書込み時間が設定される。
【０１９１】
＜実施例１１＞
本発明の第１１の実施例を図４５，４６を用いて説明する。実施例１０では各ビット線毎に書込みバイアス制御回路１１を用いたが、本実施例では、まず書込み期間に書込みレベル毎に区間を設け、書込みレベルに対応する区間即ちフェーズと書込みバイアスを設定することによって書込みに用いる回路を簡素化した。
【０１９２】
本実施例の回路は、図４５に示すように、センス回路ＳＬとＭＯＳトランジスタＭ２の間にノードＳＬＳを制御する回路１３、即ち、バイアス制御手段を設けたもので、その他の構成は、図７に示した実施例１と同じである。ノードＳＬＳを制御する回路１３は、タイミング信号Ｓ９，Ｓ１１を受けるそれぞれＮＭＯＳトランジスタＭ９，Ｍ１１と、ノードＳＬＳの電圧で制御されるＰＭＯＳトランジスタＭ１０からなる。なお、回路１３とＭＯＳトランジスタＭ２の間にノードＳＬＷが形成される。また、タイミング信号Ｓ３〜Ｓ６は、書込み期間にタイミングをとるための制御パルスが加えられる。本実施例のベリファイ動作は、実施例１と同様に行なわれる。
【０１９３】
ベリファイ動作の結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。本実施例では、書込みデータに応じた書込みバイアスを印加するために、上記のように書込みデータ毎のフェーズに分けてバイアス印加を行なうことに特徴がある。以下、図４６に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０１９４】
まず、書込み選択ワード線ＷＬの書込み電圧をＶＷ例えば１２Ｖに設定する。フェーズ１では、トランジスタＭ９に供給される書込みドレイン電圧ＶＷＤをＶＷＤ１例えば３Ｖに設定し、タイミング信号Ｓ９を３Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが３Ｖとなる。この後、タイミング信号Ｓ４、Ｓ５を立ち上げて書込みデータ‘０１’‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘０１’と‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧３Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ４、Ｓ５を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０１９５】
フェーズ２では、電圧ＶＷＤをＶＷＤ２例えば４Ｖに設定し、タイミング信号Ｓ９を４Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘１０’と‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入が行なわれる。このフェーズ２のＨＥ注入時にメモリセルに印加される書込みバイアスは、フェーズ１における書込みバイアスより大きい。従って、‘０１’レベルより高い閾値電圧を持つ‘１０’レベルへの書込みでは、より大きな書込み電圧が印加されることになり、‘０１’書込みで要した時間と同等の時間で書込みを行なうことが可能である。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０１９６】
フェーズ３では、電圧ＶＷＤをＶＷＤ３例えば５Ｖに設定し、タイミング信号Ｓ９を５Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが５Ｖとなる。この後、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態とし、ビット線ＢＬとノードＳＬＷを接続させる。この時、書込みデータ‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧５Ｖが印加され、これによりＨＥ注入書込みが行なわれる。このフェーズ３のＨＥ注入時にメモリセルに印加される書込みバイアスはフェーズ１及びフェーズ２における書込みバイアスよりも大きい。即ち、最も閾値の高い‘１１’レベルへの書込みでは、最も大きい書込みバイアスが印加されることになり、‘０１’、‘１０’書込みで要した時間と同等の時間で‘１１’書込みを行なうことが可能である。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
【０１９７】
上記した本実施例のフェーズ毎のワード線電位及び各書込みレベルのビット線電位を表８に纏めて示す。
【０１９８】
【表８】
2007141447.tif 000010
【０１９９】
このように、ベリファイ時にタイミング選択回路８を構成したトランジスタＭ１〜Ｍ６が、書込み時に、書込み対象のメモリセルを選択する選択手段を形成する。
【０２００】
なお、書込み期間のタイミング信号Ｓ３〜Ｓ６は、タイミング制御回路７（図１，４，５参照）によって容易に生成される。
【０２０１】
以上のように、ビット線毎に図４４に示すような書込みバイアス制御回路１１を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能になる。これによって、全書込み時間が短縮される。
【０２０２】
＜実施例１２＞
本発明の第１２の実施例を図４７を用いて説明する。
【０２０３】
本発明第１１の実施例では、表８に示すように、フェーズ１において書込みデータが‘０１’のメモリセルのビット線には書込みバイアスＶＷＤ１が印加されなかった。
【０２０４】
本実施例は、フェーズ１において書込みデータ‘０１’のメモリセルにも書込みバイアスが印加されるようにし、更に効率的な書込みを実現したものである。
【０２０５】
実施例１と同様にベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。本実施例では、実施例１１と同様、書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎のフェーズに分けてバイアス印加を行なう。以下、図４６に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０２０６】
フェーズ１において、書込み選択ワード線ＷＬの書込み電圧をＶＷ例えば１２Ｖに設定する。フェーズ１では、書込みドレイン電圧ＶＷＤをＶＷＤ１例えば３Ｖに設定し、タミング信号Ｓ９を３Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが３Ｖとなる。この後、タイミング信号Ｓ５、Ｓ６を立ち上げて全ての書込みデータについてＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＷを接続させる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセル（‘０１’、‘１１’レベルの他、‘１０’レベルを含む）に対応するビット線には書込み電圧３Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ５、Ｓ６を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２０７】
フェーズ２では、電圧ＶＷＤをＶＷＤ２例えば４Ｖに設定し、タイミング信号Ｓ９を４Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘１０’と‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入が行なわれる。このフェーズ２のＨＥ注入時にメモリセルに印加される書込みバイアスは、フェーズ１における書込みバイアスより大きい。従って、‘０１’レベルより高い閾値電圧を持つ‘１０’レベルへの書込みには、より大きな書込み電圧が印加されることになる。書込みデータが‘１０’のメモリセルは、上記したようにフェーズ１においても書込みバイアスが印加されており、より高いバイアスを印加することにより、高速に書込みを行なうことができる。即ち、‘０１’書込みで要した時間と同等あるいはそれ以下の時間で‘１０’書込みを行なうことが可能になる。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２０８】
フェーズ３では、電圧ＶＷＤをＶＷＤ３例えば５Ｖに設定し、タイミング信号Ｓ９を５Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが５Ｖとなる。この後、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態とし、ビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧５Ｖが印加され、これによりＨＥ注入書込みが行なわれる。このフェーズ３のＨＥ注入時にメモリセルに印加される書込みバイアスはフェーズ１及びフェーズ２における書込みバイアスよりも大きい。書込みデータが‘１１’のメモリセルは、フェーズ１、フェーズ２においても書込みバイアスが印加されており、最も大きな書込みバイアスが印加されることにより、‘０１’、‘１０’書込みで要した時間と同等あるいはそれ以下の時間で‘１１’書込みを行なうことが可能である。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
【０２０９】
本実施例では表９示すように、フェーズ１において書込みデータ‘１０’のメモリセルのビット線にも書込みバイアスＶＷＤ１が印加されるため、効率的な書込みを実現することが可能である。
【０２１０】
【表９】
2007141447.tif 000011
【０２１１】
＜実施例１３＞
本発明の第１３の実施例を図４８を用いて説明する。
【０２１２】
書込みデータに応じたバイアスを印加するために、実施例１１，１２では、ビット線電圧即ちメモリセルのドレイン電圧を制御する方式を採用したが、本実施例では、ワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用する。本実施例の回路構成は、図４５に示した実施例１１と同じである。
【０２１３】
実施例１と同様にベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図４８に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０２１４】
まず、書込みを行なうメモリセルに対応するワード線ＷＬの電圧を第１の書込みワード電圧ＶＷＷ１例えば１２Ｖに設定する。
【０２１５】
フェーズ１では、タイミング信号Ｓ９を書込みドレイン電圧ＶＷＤ例えば４Ｖよりも十分高い電圧例えば７Ｖに立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ４、Ｓ５を立ち上げて書込みデータ‘０１’、‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ４、Ｓ５を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２１６】
フェーズ２では、ワード線ＷＬの電圧を第２の書込みワード電圧ＶＷＷ２例えば１３Ｖに設定し、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これにより書込みデータが‘１０’、‘１１’のメモリセルに対してＨＥ注入が行なわれる。このＨＥ注入時にメモリセルに印加される書込みバイアスは‘０１’書込み以上のバイアスが印加され、ＨＥ注入が行なわれる。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２１７】
フェーズ３では、ワード線ＷＬの電圧を第３の電圧ＶＷＷ３例えば１４Ｖに設定し、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。このＨＥ注入時にメモリセルに印加される書込みバイアスは‘０１’、‘１０’書込み時のバイアスよりさらに大きく、より効率的に‘１１’書込みを行なうことができる。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了し、引き続いて書込みが終了したかどうか検証するためベリファイ動作を開始する。
【０２１８】
なお、フェーズ毎にレベルの異なるワード線ＷＬ電圧の生成は、ワード線駆動回路２（図１，４，５参照）の構成を変更することによって容易に実現することができる。
【０２１９】
上記した本実施例のフェーズ毎のワード線電位及び各書込みレベルのビット線電位を表１０に纏めて示す。
【０２２０】
【表１０】
2007141447.tif 000012
【０２２１】
以上のように、ＭＯＳトランジスタを書込みデータに応じてＯＮ、ＯＦＦさせ、書込みドレイン電圧が対象のメモリセルに対して所望のワード線電圧のタイミングで印加されるように制御することで、データに応じた書込みバイアスを印加することが可能になり、これによって、全書込み時間が短縮される。
【０２２２】
＜実施例１４＞
本発明の第１４の実施例について図４９を用いて説明する。
【０２２３】
本発明第１３の実施例では表１０に示すように、フェーズ１において書込みデータが‘０１’のメモリセルには書込みバイアスが印加されなかった。
【０２２４】
本実施例は、フェーズ１において書込みデータ‘０１’のメモリセルにも書込みバイアスが印加されるようにし、更に効率的な書込みを実現したものである。
【０２２５】
実施例１と同様のベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記セルに対応するノードＳＬＳはＬＯ状態となっている。この場合はベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎のフェーズに分けて書込みを行なう。
【０２２６】
フェーズ１において、書込みを行なうメモリセルに対応するワード線ＷＬの電圧を第１の書込みワード電圧ＶＷＷ１例えば１２Ｖに設定する。フェーズ１ではタイミング信号Ｓ９を書込みドレイン電圧ＶＷＤ例えば４Ｖよりも十分高い電圧例えば７Ｖに立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ５、Ｓ６を立ち上げて全ての書込みデータに対してＭＯＳトランジスタＭ１、Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセル（‘０１’、‘１１’レベルの他、‘１０’レベルを含む）に対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ５、Ｓ６を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２２７】
フェーズ２では、ワード線ＷＬの電圧を第２の書込みワード電圧ＶＷＷ２例えば１３Ｖに設定し、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これにより書込みデータが‘１０’、‘１１’のメモリセルに対してＨＥ注入が行なわれる。このＨＥ注入時にメモリセルに印加される書込みバイアスは‘０１’書込み以上のバイアスが印加され、ＨＥ注入が行なわれる。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２２８】
フェーズ３では、ワード線ＷＬの電圧を第３の電圧ＶＷＷ３例えば１４Ｖに設定し、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。このＨＥ注入時にメモリセルに印加される書込みバイアスは‘０１’、‘１０’書込み時のバイアスより大きく、より効率的に‘１１’書込みを行なうことができる。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了し、引き続いて書込みが終了したかどうか検証するためベリファイ動作を開始する。
【０２２９】
本実施例では表１１に示したように、フェーズ１の書込みデータ‘１０’のメモリセルにも書込みバイアスが印加され、効率的な書込みが実現される。
【０２３０】
【表１１】
2007141447.tif 000013
【０２３１】
なお、使用するメモリセルの書込み特性のばらつきの状況によっては、実施例１１と実施例１３を組合わせ、ワード線電圧及びビット線電圧の双方をフェーズで変える書込み方式を採用することが可能である。更に、実施例１２と実施例１４を組合わせることもできる。このような組合わせによって、書込みの遅いメモリセルへ効率的に書込みを行なうことが可能になる。
【０２３２】
＜実施例１５＞
本発明の第１５の実施例を図５０，５１を用いて説明する。
【０２３３】
本実施例は、図２３に示す回路構成において、書込みデータに応じた書込みバイアスを印加するために、書込みデータ毎にフェーズを分けてバイアス印加を行なうようにしたことを特徴とする。以下、図５０に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０２３４】
図２３に示す回路構成を採用した実施例６において説明した方法により、書込みベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。
【０２３５】
まず、トランジスタＭｐに与える電圧ＦＰＣを書込み非選択ビット線電圧ＶＷＤ例えば６Ｖに設定し、タイミング信号Ｓｐを十分に高い電圧に設定してビット線を電圧ＶＷＤまで充電したのちフローティング状態とする。また、センス回路ＳＬ（図１０参照）の電源ＳＬＰを電圧ＶＷＤに立ち上げて、書込み終了メモリセルに対応するノードＳＬＳを電圧ＶＷＤとし、書込み選択ワード線ＷＬの電圧を書込みワード電圧ＶＷ例えば１７Ｖに設定する。
【０２３６】
この後、タイミング信号Ｓ３、Ｓ４を立ち上げて書込みデータ‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＳを接続させる。このとき、書込みデータが‘１１’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は６Ｖを保持するが、書込み未終了のビット線電荷はノードＳＬＳに引抜かれて０Ｖとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧１７Ｖとチャネル電圧０Ｖが印加されることになり、トンネル膜の強い電界によってＦＮトンネル電流が発生する。書込み終了のメモリセルはワード線電圧１７Ｖとチャネル電圧６Ｖが印加されており、トンネル膜に強い電界が加わらないため、ＦＮトンネル電流が発生しない。また、書込みデータが‘０１’、‘１０’、‘００’のメモリセルについては、ビット線電圧が６Ｖを保持するため、書込みは生じない。
【０２３７】
タイミング信号Ｓ３、Ｓ４を立ち下げたのちタイミング信号Ｓ３，Ｓ６を立ち上げて、上位ビットが‘１’のビット即ち書込みデータが‘１０’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態にして、ワード線ＢＬとセンス回路ＳＬを接続する。このとき、書込みデータが‘１０’、‘１１’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は６Ｖを保持されるが、書込み未終了のビット線電荷はノードＳＬＳに引抜かれて０Ｖとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧１７Ｖとチャネル電圧０Ｖが印加されることになり、トンネル膜の強い電界によってＦＮトンネル電流が発生する。書込み終了のメモリセルはワード線電圧１７Ｖとチャネル電圧６Ｖが印加されており、トンネル膜に強い電界が加わらないため、ＦＮトンネル電流が発生しない。また、書込みデータが‘０１’、‘００’のメモリセルについては、ビット線電圧が６Ｖを保持するため、書込みは生じない。
【０２３８】
タイミング信号Ｓ３、Ｓ６を立ち下げたのちタイミング信号Ｓ４，Ｓ５を立ち上げて、下位ビットが‘１’のビット即ち書込みデータが‘０１’と‘１１’のビットについてのみ選択的にＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態として、ワード線ＢＬとセンス回路ＳＬを接続する。このとき、書込みデータが‘０１’、‘１１’で、先のベリファイ動作により書込み終了と判定されたメモリセルに対応するビット線は６Ｖを保持されるが、書込み未終了のビット線電荷はノードＳＬＳに引抜かれて０Ｖとなる。これにより、書込み未終了のメモリセルにおいては、選択ワード線電圧１７Ｖとチャネル電圧０Ｖが印加されることになり、トンネル膜の強い電界によってＦＮトンネル電流が発生し書込みがおこる。書込み終了のメモリセルはワード線電圧１７Ｖとチャネル電圧６Ｖが印加されており、トンネル膜に強い電界が加わらないため、ＦＮトンネル電流が発生しない。書込みデータが‘１０’のメモリセルについては、書込みが終了している場合はビット線電圧は６Ｖを保持し、書込み未終了の場合は先の動作によりビット線が０Ｖになっている。このため、‘１０’書込み未終了のメモリセルについても書込みが生じる。また、書込みデータが‘００’のメモリセルについては、ビット線電圧が６Ｖを保持するため、書込みは生じない。
【０２３９】
この結果、‘１１’書込み選択メモリセルには図５０の上部に示したｔ１、‘１０’書込み選択メモリセルにはｔ２、‘０１’書込み選択メモリセルにはｔ３の間、書込みバイアスが印加される（ｔ３＜ｔ２＜ｔ１）。
【０２４０】
以上のように、消去後の閾値レベルからの変位量が大きい書込みほど、長時間書込みバイアスを印加することにより、複数の閾値レベルへの書込み時間をほぼ同等にすることが可能となり、書込みを高速化することができる。
【０２４１】
更に、図２３の回路構成において、閾値電圧が高いレベルへの書込みほど書込みバイアス電圧を高くする方法について図５１を用いて説明する。書込みデータが‘１１’のメモリセルにのみ書込みが行なわれる期間は、選択ワード線電圧を電圧ＶＷ１例えば１８Ｖとし、書込みデータが‘１１’と‘１０’のメモリセルへの書込みが行なわれる期間の選択ワード線電圧を電圧ＶＷ２例えば１７Ｖとし、書込みデータが‘１１’、‘１０’、‘０１’のメモリセルへ同時に書込みが行なわれる期間の選択ワード線電圧をＶＷ３例えば１６Ｖとする。
【０２４２】
この書込み方式によれば、閾値電圧の高い‘１１’への書込みは、選択ワード線１８Ｖでｔ１、選択ワード線１７Ｖでｔ２、選択ワード線１６Ｖでｔ３の時間書込みが行なわれる。一方閾値電圧の低い‘０１’への書込みは選択ワード線１６Ｖでｔ３の時間行なわれるだけとなる。電圧ＶＷ１〜ＶＷ３の電圧条件をメモリセルの特性に応じて適切に選択することにより、ｔ１〜ｔ３の時間を短縮することが可能となり、書込み時間を更に短縮することが可能になる。
【０２４３】
＜実施例１６＞
本発明の第１６の実施例を図５２〜図５４を用いて説明する。
【０２４４】
本実施例は、図２１に示した実施例５のメモリアレイ構成において、書込みデータに応じた書込みバイアスを印加するようにし、これによって書込みの高速化を実現したことを特徴としている。
【０２４５】
本実施例の回路構成は、図２１の回路構成に図４５に示したノードＳＬＳを制御する回路１３を設けたものである。本実施例のベリファイ動作は、実施例５と同様に行なわれる。
【０２４６】
ベリファイ動作の結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図５３に示すタイミング図を用いて、本実施例における書込みバイアス印加動作について説明する。
【０２４７】
まず、書込み選択ワード線ＷＬの電圧を書込み電圧ＶＷ例えば１２Ｖに設定する。次に選択トランジスタのゲート電圧ＳＴｊ１を立ち上げ、選択ゲート電圧ＶＡＧｊ１を立ち上げることにより、選択ワード線に接続されたメモリセルのうち奇数列のメモリセルを活性化させる。
【０２４８】
フェーズ１では、トランジスタＭ９に与えられる書込みドレイン電圧ＶＷＤをＶＷＤ１例えば３Ｖに設定し、タイミング信号Ｓ９を３Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが３Ｖとなる。この後、タイミング信号Ｓ４、Ｓ５を立ち上げて書込みデータ‘０１’‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮ状態としビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘０１’と‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧３Ｖが印加され、これによりＳＳＩ注入書込みが行なわれる。タイミング信号Ｓ４、Ｓ５を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２４９】
フェーズ２では、電圧ＶＷＤをＶＷＤ２例えば４Ｖに設定し、タイミング信号Ｓ９を４Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態とし、ビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘１０’と‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＳＳＩ注入が行なわれる。このフェーズ２のＳＳＩ注入時にメモリセルに印加される書込みバイアスは、フェーズ１における書込みバイアスより大きい。従って、‘０１’レベルより高い閾値電圧を持つ‘１０’レベルへの書込みでは、より大きな書込み電圧が印加されることになり、‘０１’書込みで要した時間と同等の時間で書込みを行なうことが可能である。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２５０】
フェーズ３では、電圧ＶＷＤをＶＷＤ３例えば５Ｖに設定し、タイミング信号Ｓ９を５Ｖよりも十分高い電圧まで立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが５Ｖとなる。この後、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮ状態とし、ビット線ＢＬとノードＳＬＷを接続させる。このとき、書込みデータ‘１１’のうち、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧５Ｖが印加され、これによりＳＳＩ注入書込みが行なわれる。このフェーズ３のＳＳＩ注入時にメモリセルに印加される書込みバイアスはフェーズ１及びフェーズ２における書込みバイアスよりも大きい。即ち、最も閾値の高い‘１１’レベルへの書込みでは、最も大きい書込みバイアスが印加されることになり、‘０１’、‘１０’書込みで要した時間と同等の時間で‘１１’書込みを行なうことが可能になる。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了し、引き続いて書込みが終了したかどうかの検証を行なうためのベリファイ動作を開始する。
【０２５１】
以上のように、ビット線毎に図４４に示したような書込みバイアス制御回路１１を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。これによって、全書込み時間が短縮される。
【０２５２】
以上の例では、フェーズ１において書込みデータが‘０１’のメモリセルのビット線には書込みバイアスＶＷＤ１が印加されなかった。フェーズ１において書込みデータ‘０１’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図５４に示す。
【０２５３】
図５３の場合の書込み期間ｔ１では、タイミング信号Ｓ４，Ｓ５を立ち上げ、書込みデータが‘０１’と‘１１’のメモリセルについてのみ書込みが行なわれたが、図５４の場合は、書込み期間ｔ１においてタイミング信号Ｓ５，Ｓ６を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘０１’、‘１０’、‘１１’のメモリセルに対して書込みバイアスが印加される。
【０２５４】
これにより、フェーズ１において書込みデータ‘１０’のメモリセルのビット線にも書込みバイアスＶＷＤ１が印加されるため、効率的な書込みを実現することができる。
【０２５５】
＜実施例１７＞
本発明の第１７の実施例を図５５，５６を用いて説明する。
【０２５６】
書込みデータに応じたバイアスを印加するために、実施例１６では、ビット線電圧即ちメモリセルのドレイン電圧を制御する方式を採用したが、本実施例ではワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用する。本実施例の回路構成は、図５２に示した実施例１６と同じである。
【０２５７】
実施例１６と同様に、ベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードＳＬＳはＬＯ状態となっている。この場合はベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図５５に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０２５８】
まず、書込み選択ワード線ＷＬの電圧を書込み電圧ＶＷ１例えば１２Ｖに設定する。次に選択トランジスタのゲート電圧ＳＴｊ１を立ち上げ、選択ゲート電圧ＶＡＧｊ１を立ち上げることにより、選択ワード線に接続されたメモリセルのうち、奇数列のメモリセルを活性化させる。
【０２５９】
フェーズ１では、タイミング信号Ｓ９を書込みドレイン電圧ＶＷＤ例えば４Ｖよりも十分高い電圧例えば７Ｖに立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ４、Ｓ５を立ち上げて書込みデータ‘０１’‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ４、Ｓ５を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２６０】
フェーズ２では、ワード線ＷＬの電圧を第２の書込みワード電圧ＶＷＷ２例えば１３Ｖに設定し、タイミング信号Ｓ３、Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これにより書込みデータが‘１０’、‘１１’のメモリセルに対してＳＳＩ注入が行なわれる。このＨＥ注入時にメモリセルに印加される書込みバイアスは‘０１’書込み以上のバイアスが印加され、ＳＳＩ注入が行なわれる。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２６１】
フェーズ３では、ワード線ＷＬの電圧を第３の電圧ＶＷＷ３例えば１４Ｖに設定し、タイミング信号Ｓ３，Ｓ４を立ち上げて書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＳＳＩ注入書込みが行なわれる。このＳＳＩ注入時にメモリセルに印加される書込みバイアスは‘０１’、‘１０’書込み時のバイアスよりさらに大きく、より効率的に‘１１’書込みを行なうことができる。タイミング信号Ｓ３、Ｓ４を立ち下げることによりフェーズ３を終了する。
【０２６２】
以上のように、ビット線毎に図４４のような書込みバイアス制御回路１１を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。全書込み時間が短縮される。
【０２６３】
以上の例では、フェーズ１において書込みデータが‘０１’のメモリセルのビット線には書込みバイアスＶＷＤ１が印加されなかった。フェーズ１において書込みデータ‘０１’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図５６に示す。
【０２６４】
図５５の場合の書込み期間ｔ１では、タイミング信号Ｓ４，Ｓ５を立ち上げ、書込みデータが‘０１’と‘１１’のメモリセルについてのみ書込みが行なわれたが、図５６の場合は、書込み期間ｔ１においてタイミング信号Ｓ５，Ｓ６を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘０１’、‘１０’、‘１１’のメモリセルに対して書込みバイアスが印加される。
【０２６５】
これにより、フェーズ１において書込みデータ‘１０’のメモリセルのビット線にも書込みバイアスＶＷＤ１が印加されるため、効率的な書込みを実現することができる。
【０２６６】
＜実施例１８＞
本発明の第１８の実施例を図５７，５８を用いて説明する。
【０２６７】
書込みデータに応じたバイアスを印加するために、実施例１７では、ワード線電圧即ちメモリセルのゲート電圧を制御する方式を採用したが、本実施例では選択ゲート電圧ＶＡＧ１、ＶＡＧ２を制御する方式を採用する。本実施例の回路構成は、図５２に示した実施例１６と同じである。
【０２６８】
実施例１６と同様に、ベリファイ動作を行なった結果、書込み未終了のメモリセルが存在した場合、前記メモリセルに対応するセンスラッチノードＳＬＳはＬＯ状態となっている。この場合、ベリファイ動作に引き続いて書込みバイアス印加動作が行なわれる。以下、図５７に示すタイミング図を用いて本実施例における書込みバイアス印加動作について説明する。
【０２６９】
まず、書込み選択ワード線ＷＬの電圧を書込み電圧ＶＷ例えば１３Ｖに設定する。次に選択トランジスタのゲート電圧ＳＴｊ１を立ち上げ、選択ゲート電圧ＶＡＧｊ１をＶＡＧＳ１例えば２Ｖに立ち上げることにより、選択ワード線に接続されたメモリセルのうち、奇数列のメモリセルを活性化させる。
【０２７０】
フェーズ１では、タイミング信号Ｓ９を書込みドレイン電圧ＶＷＤ例えば４Ｖよりも十分高い電圧例えば７Ｖに立ち上げることにより、ノードＳＬＳがＬＯ状態のビット線のみノードＳＬＷが４Ｖとなる。この後、タイミング信号Ｓ４，Ｓ５を立ち上げて書込みデータ‘０１’‘１１’の場合のみＭＯＳトランジスタＭ１、Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＨＥ注入書込みが行なわれる。タイミング信号Ｓ４、Ｓ５を立ち下げることによりフェーズ１を終了し、引き続きフェーズ２の書込みを行なう。
【０２７１】
フェーズ２では、選択ゲート電圧ＶＡＧｊ１をＶＡＧＳ２例えば２．５Ｖに設定し、タイミング信号Ｓ３，Ｓ６を立ち上げて書込みデータ‘１０’、‘１１’の場合のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これにより書込みデータが‘１０’、‘１１’のメモリセルに対してＳＳＩ注入が行なわれる。フェーズ２におけるＳＳＩ注入時の選択ゲート線圧ＶＡＧｊ１は‘０１’書込みのときよりも大きく、このためより強く書込みが行なわれる。タイミング信号Ｓ３，Ｓ６を立ち下げることによりフェーズ２を終了し、引き続きフェーズ３の書込みを行なう。
【０２７２】
フェーズ３では、選択ゲート電圧ＶＡＧｊ１をＶＡＧＳ３例えば３Ｖに設定してタイミング信号Ｓ３，Ｓ４を立ち上げ、書込みデータ‘１１’のみＭＯＳトランジスタＭ１，Ｍ２をＯＮさせる。このとき、先のベリファイ動作により書込み未終了と判定されたメモリセルに対応するビット線には書込み電圧４Ｖが印加され、これによりＳＳＩ注入書込みが行なわれる。フェーズ２におけるＳＳＩ注入時の選択ゲート線圧ＶＡＧｊ１は‘０１’、‘１０’書込み時よりもさらに大きく、このためより強く書込みが行なわれる。タイミング信号Ｓ３，Ｓ４を立ち下げることによりフェーズ３を終了する。
【０２７３】
以上のように、ビット線毎に図４４のような書込みバイアス制御回路１１を設置することなく、各書込みレベルに応じて書込みバイアスを印加することが可能となる。これによって、全書込み時間が短縮される。
【０２７４】
以上の例では、フェーズ１において書込みデータが‘０１’のメモリセルのビット線には書込みバイアスＶＷＤ１が印加されなかった。フェーズ１において書込みデータ‘０１’のメモリセルにも書込みバイアスが印加されるようにし、さらに効率的な書込みを実現した例を図５８に示す。
【０２７５】
図５７の場合の書込み期間ｔ１では、タイミング信号Ｓ４，Ｓ５を立ち上げ、書込みデータが‘０１’と‘１１’のメモリセルについてのみ書込みが行なわれたが、図５８の場合は、書込み期間ｔ１においてタイミング信号Ｓ５，Ｓ６を立ち上げることにより、書込み対象の全てのメモリセル即ち書込みデータが‘０１’、‘１０’、‘１１’のメモリセルに対して書込みバイアスが印加される。
【０２７６】
これによりフェーズ１において書込みデータ‘１０’のメモリセルのビット線にも書込みバイアスＶＷＤ１が印加されるため、さらに効率的な書込みを実現することができる。
【図面の簡単な説明】
【０２７７】
【図１】本発明に係る不揮発性半導体記憶装置の実施の形態の概要を説明するための回路構成図。
【図２】図１の発明の実施の形態の概要におけるメモリセルの閾値分布の一例を示す図。
【図３】図１の発明の実施の形態の概要の書込みベリファイ方式を説明するためのフローチャート図。
【図４】本発明の不揮発性半導体記憶装置の実施の形態を説明するための回路構成図。
【図５】図４の発明の実施の形態の一具体例を説明するための回路構成図。
【図６】図５の発明の実施の形態の書込みベリファイ方式を説明するためのフローチャート図。
【図７】本発明の第１の実施例を説明するための回路構成図。
【図８】本発明の実施例におけるメモリセルの閾値分布の一例を示す図。
【図９】第１の実施例における書込みベリファイ動作を説明するためのタイミングチャート図。
【図１０】本発明の実施例に用いるセンス回路の一例を説明するための回路図。
【図１１】本発明の実施例に用いる書込みバイアス回路の一例を説明するための回路図。
【図１２】第１の実施例の別の書込みベリファイ動作を説明するためのタイミングチャート図。
【図１３】本発明の第２の実施例を説明するためのフローチャート図。
【図１４】第２の実施例における書込みベリファイ動作を説明するための第１のタイミングチャート図。
【図１５】第２の実施例における書込みベリファイ動作を説明するための第２のタイミングチャート図。
【図１６】第２の実施例における別の書込みベリファイ動作を説明するためのタイミングチャート図。
【図１７】本発明の第３の実施例を説明するための回路構成図。
【図１８】本発明の実施例のメモリセルの閾値分布の別の例を説明するための図。
【図１９】第３の実施例のベリファイ動作を説明するためのタイミングチャート図。
【図２０】本発明の第４の実施例を説明するための回路構成図。
【図２１】本発明の第５の実施例を説明するための回路構成図。
【図２２】第５の実施例における書込みベリファイ動作を説明するためのタイミングチャート図。
【図２３】本発明の第６の実施例を説明するための回路構成図。
【図２４】第６の実施例における書込みベリファイ動作を説明するためのタイミングチャート図。
【図２５】第６の実施例における別の書込みベリファイ動作を説明するためのタイミングチャート図。
【図２６】本発明の第７の実施例を説明するための回路構成図。
【図２７】第７の実施例における書込みベリファイ動作を説明するためのタイミングチャート図。
【図２８】第７の実施例における別の書込みベリファイ動作を説明するためのタイミングチャート図。
【図２９】本発明の第８の実施例を説明するための回路構成図。
【図３０】本発明の実施例のメモリセルの閾値分布の更に別の例を示す図
【図３１】第８の実施例における書込みベリファイ動作を説明するためのタイミングチャート図。
【図３２】本発明の第９の実施例における書込み時のワード線電圧及びビット線電圧の第１の例を説明するための波形図。
【図３３】第９の実施例における書込み時のワード線電圧の第２の例を説明するための波形図。
【図３４】第９の実施例における書込み時のビット線電圧の第２の例を説明するための波形図。
【図３５】第９の実施例における書込み時のワード線電圧の第３の例を説明するための波形図。
【図３６】第９の実施例における書込み時のビット線電圧の第３の例を説明するための波形図。
【図３７】第９の実施例における書込み時のワード線電圧の第４の例を説明するための波形図。
【図３８】第９の実施例における書込み時のワード線電圧の第５の例を説明するための波形図。
【図３９】第９の実施例における書込み時のビット線電圧の第４の例を説明するための波形図。
【図４０】第９の実施例における書込み時のワード線電圧の第６の例を説明するための波形図。
【図４１】本発明の第１０の実施例における書込み時のワード線電圧及びビット線電圧の例を説明するための波形図。
【図４２】第１０の実施例における書込み時のワード線電圧及びビット線電圧の別の例を説明するための波形図。
【図４３】第１０の実施例の書込みバイアス方式を説明するための回路構成図。
【図４４】第１０の実施例に用いる書込みバイアス制御回路の一例を説明するための回路図。
【図４５】本発明の第１１の実施例を説明するための回路構成図。
【図４６】第１１の実施例における書込み動作を説明するためのタイミングチャート図。
【図４７】本発明の第１２の実施例における書込み動作を説明するためのタイミングチャート図。
【図４８】本発明の第１３の実施例における書込み動作を説明するためのタイミングチャート図。
【図４９】本発明の第１４の実施例における書込み動作を説明するためのタイミングチャート図。
【図５０】本発明の第１５の実施例における書込み動作を説明するためのタイミングチャート図。
【図５１】第１５の実施例における別の書込み動作を説明するためのタイミングチャート図。
【図５２】本発明の第１６の実施例を説明するための回路構成図。
【図５３】第１６の実施例における書込み動作を説明するためのタイミングチャート図。
【図５４】第１６の実施例における別の書込み動作を説明するためのタイミングチャート図。
【図５５】本発明の第１７の実施例における書込み動作を説明するためのタイミングチャート図。
【図５６】第１７の実施例における別の書込み動作を説明するためのタイミングチャート図。
【図５７】本発明の第１８の実施例における書込み動作を説明するためのタイミングチャート図。
【図５８】第１８の実施例における別の書込み動作を説明するためのタイミングチャート図。
【図５９】メモリセルの閾値分布の一例を示す図。
【図６０】従来の書込みベリファイ方式を説明するためのタイミング図。
【図６１】従来の書込みベリファイ方式を説明するためのフローチャート図。
【図６２】従来の書込みベリファイ方式を説明するための回路図。
【図６３】従来の書込みベリファイ方式を説明するための別の回路図
【符号の説明】
【０２７８】
１…メモリセル、２…ワード線駆動回路、３…ソース線制御回路、４…判定回路
、５…書込みバイアス回路、６，ＤＬ…データ保持回路、７…タイミング制御回路、８…タイミング選択回路、９，ＳＬ…センス回路、１０…論理回路、１１…書込みバイアス制御回路、１２…書込みベリファイ回路、１３…バイアス制御手段、Ｃ…書込みベリファイ制御回路、ＢＬ…ワード線、ＷＬ…ビット線、ＣＳ…ソース線、ＳＬＳ，ＤＬＳ…ノード、Ｍ…ＭＯＳトランジスタ、Ｓ…タイミング信号。
【図１】
2007141447.tif 000014
【図２】
2007141447.tif 000015
【図３】
2007141447.tif 000016
【図４】
2007141447.tif 000017
【図５】
2007141447.tif 000018
【図６】
2007141447.tif 000019
【図７】
2007141447.tif 000020
【図８】
2007141447.tif 000021
【図９】
2007141447.tif 000022
【図１０】
2007141447.tif 000023
【図１１】
2007141447.tif 000024
【図１２】
2007141447.tif 000025
【図１３】
2007141447.tif 000026
【図１４】
2007141447.tif 000027
【図１５】
2007141447.tif 000028
【図１６】
2007141447.tif 000029
【図１７】
2007141447.tif 000030
【図１８】
2007141447.tif 000031
【図１９】
2007141447.tif 000032
【図２０】
2007141447.tif 000033
【図２１】
2007141447.tif 000034
【図２２】
2007141447.tif 000035
【図２３】
2007141447.tif 000036
【図２４】
2007141447.tif 000037
【図２５】
2007141447.tif 000038
【図２６】
2007141447.tif 000039
【図２７】
2007141447.tif 000040
【図２８】
2007141447.tif 000041
【図２９】
2007141447.tif 000042
【図３０】
2007141447.tif 000043
【図３１】
2007141447.tif 000044
【図３２】
2007141447.tif 000045
【図３３】
2007141447.tif 000046
【図３４】
2007141447.tif 000047
【図３５】
2007141447.tif 000048
【図３６】
2007141447.tif 000049
【図３７】
2007141447.tif 000050
【図３８】
2007141447.tif 000051
【図３９】
2007141447.tif 000052
【図４０】
2007141447.tif 000053
【図４１】
2007141447.tif 000054
【図４２】
2007141447.tif 000055
【図４３】
2007141447.tif 000056
【図４４】
2007141447.tif 000057
【図４５】
2007141447.tif 000058
【図４６】
2007141447.tif 000059
【図４７】
2007141447.tif 000060
【図４８】
2007141447.tif 000061
【図４９】
2007141447.tif 000062
【図５０】
2007141447.tif 000063
【図５１】
2007141447.tif 000064
【図５２】
2007141447.tif 000065
【図５３】
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【図５４】
2007141447.tif 000067
【図５５】
2007141447.tif 000068
【図５６】
2007141447.tif 000069
【図５７】
2007141447.tif 000070
【図５８】
2007141447.tif 000071
【図５９】
2007141447.tif 000072
【図６０】
2007141447.tif 000073
【図６１】
2007141447.tif 000074
【図６２】
2007141447.tif 000075
【図６３】
2007141447.tif 000076
【手続補正書】
【提出日】平成19年2月26日(2007.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線に各々のゲート電極が接続されている複数のメモリセルと、を備え、
前記複数のメモリセルの各々は、閾値電圧分布が消去電圧分布を含む４個以上の分布を取ることにより２ビット以上のデータを記憶するメモリセルであって、
前記分布のうち、前記消去電圧分布より最も遠い閾値電圧分布へ設定すべき第１メモリセルへの書込みは、消去状態にある前記第１メモリセルへ書込み電圧を印加することにより行なう第１フェーズと、
前記最も遠い閾値電圧分布を除く、前記消去電圧分布により近い第１閾値電圧分布と前記消去電圧分布からより遠い第２閾値電圧分布へ設定すべきメモリセルへの書込みは、消去状態にある前記第１閾値電圧分布に設定すべき第２メモリセルと消去状態にある前記第２閾値電圧分布に設定すべき第３メモリセルの両方へ書込み電圧を印加することにより行なう第２フェーズと、を有し、
前記第１ブェーズと前記第２フェーズとは異なるタイミングで行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記億装置において、
前記第１フェーズは前記第２フェーズよりも先のタイミングで行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第１および第２フェーズは、前記ワード線に前記書込み電圧印加後のベリファイ電圧を印加する期間をも含み、前記第２フェーズでは、前記第２メモリセルおよび第３メモリセルのベリファイを行なうことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記ベリファイは、前記ワード線に前記第２メモリセルのベリファイを行なうための第１ベリファイ電圧を印加した後、前記第１ベリファイ電圧よりも高い電圧であり、前記第３メモリセルのベリファイを行なうための第２ベリファイ電圧を印加することにより行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記第１から第３メモリセルは各々ビット線に接続され、
前記ワード線が前記第１ベリファイ電圧となる前に、前記ビット線に対して第１プリチャージ電圧が印加され、
前記ワード線が前記第１ベリファイ電圧となった後であって、前記第２ベリファイ電圧となる前に、前記ビット線に対して第２プリチャージ電圧が印加されることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記複数のメモリセルの各々は、閾値電圧分布が消去電圧分布を含む４個の分布を取ることにより２ビットのデータを記憶するメモリセルであることを特徴とする不揮発性半導体記憶装置。