(57)【要約】【課題】メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出可能な半導体装置を提供すること。【解決手段】自己テスト機能を有する半導体装置は、メモリと、第１のパスを介してメモリの前段に接続された第１のデータ処理部と、第２のパスを介してメモリの後段に接続された第２のデータ処理部と、テストパターンを用いて第１のデータ処理部、第１のパス、メモリ、第２のパス及びデータ処理部の故障を検出する故障検出回路と、第１のデータ処理部の入力側に設けられ、当該半導体装置の通常動作時に第１のデータ処理部へ信号を伝送する通常パスと、第１のデータ処理部の入力側に設けられ、半導体装置のテスト動作時に故障検出回路から出力されたテストパターンを伝送する第１のテストパスと、通常パスを介して入力された信号及び第１のテストパスを介して入力された信号のいずれかを選択して第１のデータ処理部に出力する選択出力部とを備える。【選択図】図１
2007322150.tif 000002
【特許請求の範囲】
【請求項１】
自己テスト機能を有する半導体装置であって、
データを記憶するメモリと、
信号を伝送する第１のパスを介して前記メモリの前段に接続された第１のデータ処理部と、
信号を伝送する第２のパスを介して前記メモリの後段に接続された第２のデータ処理部と、
テストパターンを用いて前記第１のデータ処理部、前記第１のパス、前記メモリ、前記第２のパス及び前記データ処理部の故障を検出する故障検出回路と、
前記第１のデータ処理部の入力側に設けられ、当該半導体装置の通常動作時に前記第１のデータ処理部へ信号を伝送する通常パスと、
前記第１のデータ処理部の入力側に設けられ、当該半導体装置のテスト動作時に前記故障検出回路から出力された前記テストパターンを伝送する第１のテストパスと、
前記通常パスを介して入力された信号及び前記第１のテストパスを介して入力された信号のいずれかを選択して前記第１のデータ処理部に出力する選択出力部と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のデータ処理部は、前記選択出力部から出力された信号が入力されるフリップフロップを含むことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記メモリから読み出されたデータは、前記第２のパス及び前記第２のデータ処理部、並びに当該半導体装置のテスト動作時に信号を伝送する第２のテストパスを介して、前記故障検出回路に伝送されることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第２のデータ処理部は、前記メモリから読み出されたデータを前記第２のテストパスに出力するフリップフロップを含むことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記故障検出回路は遅延故障を検出することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出する半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化や高速化に伴い、トランジスタや配線の微細化が急速に進んでいる。しかし、製造プロセスが微細化すると、プロセスのばらつきや、製造時に発生したわずかな欠陥が原因となる故障が発生し得る。このため、実動作を保証するためのテスト法として、ＢＩＳＴ（Built-In Self Test）が利用されている。
【０００３】
例えば、メモリ及びパスを有し、自己テスト機能を有するＬＳＩは、内部にメモリＢＩＳＴ回路を有する。図２に当該ＬＳＩの一例を示す。図２に示すＬＳＩは、メモリ１１と、通常パス１２ａ，１２ｂと、フリップフロップ１３ａ，１３ｂと、ロジック回路１４ａ，１４ｂと、メモリＢＩＳＴ回路１５と、セレクタ１６と、テストパス１７ａ，１７ｂとを備える。
【０００４】
メモリ１１の前段にはフリップフロップ１３ａ及びロジック回路１４ａが設けられている。ＬＳＩの通常動作時にフリップフロップ１３ａに入力されロジック回路１４ａで処理されたデータは、通常パス１２ａ及びセレクタ１６を介してメモリ１１へ伝送される。また、メモリ１１の後段にはフリップフロップ１３ｂ及びロジック回路１４ｂが設けられている。ＬＳＩの通常動作時にメモリ１１から出力されたデータは、通常パス１２ｂを伝送してロジック回路１４ｂに入力され、ロジック回路１４ｂで処理された後にフリップフロップ１３ｂから出力される。
【０００５】
セレクタ１６は、通常パス１２ａを介して入力された信号及びメモリＢＩＳＴ回路１５から出力されテストパス１７ａを介して入力された信号のいずれかをメモリ１１に出力する。セレクタ１６は、ＬＳＩの通常動作時には、通常パス１２ａを介して入力された信号を出力し、ＬＳＩのテスト動作時には、テストパス１７ａを介して入力された信号を出力する。
【０００６】
自己テストを行うＬＳＩでは、メモリＢＩＳＴ回路１５がテストパターンを出力する。テストパターンはテストパス１７ａを伝送し、セレクタ１６を介してメモリ１１に書き込まれる。次に、メモリＢＩＳＴ回路１５は、テストパス１７ｂを介してメモリ１１からテストパターンを読み出す。メモリＢＩＳＴ回路１５は、読み出したテストパターンと期待値とを比較して、メモリ１１の故障を検出する。
【０００７】
【特許文献１】特開平６−６７９１９号公報
【特許文献２】特開２０００−９９５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記説明したＬＳＩは、メモリ１１の故障を検出することはできても通常パス１２ａ，１２ｂ、フリップフロップ１３ａ，１３ｂ及びロジック回路１４ａ，１４ｂの故障は検出できない。当該ＬＳＩにおいて、通常パス１２ａ，１２ｂ、フリップフロップ１３ａ，１３ｂ及びロジック回路１４ａ，１４ｂの故障を検出するためには、上記テストパターンとは異なるファンクションパターンを用いる等の方法が必要である。ファンクションパターンの生成は、工数の増加及びＬＳＩの開発期間の長大化を招く。
【０００９】
また、ＬＳＩが複雑化すると、縮退故障テストだけでは十分なスクリーニングが困難となるため、実速度でのスクリーニングが必須である。このため、遅延故障の検出を目的とした実速度スキャンテストが行われる。しかし、上記ＬＳＩが通常パス１２ａ，１２ｂ、フリップフロップ１３ａ，１３ｂ及びロジック回路１４ａ，１４ｂに対して実速度スキャンテストを行うことはできない。
【００１０】
本発明の目的は、メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、自己テスト機能を有する半導体装置であって、データを記憶するメモリと、信号を伝送する第１のパスを介して前記メモリの前段に接続された第１のデータ処理部と、信号を伝送する第２のパスを介して前記メモリの後段に接続された第２のデータ処理部と、テストパターンを用いて前記第１のデータ処理部、前記第１のパス、前記メモリ、前記第２のパス及び前記データ処理部の故障を検出する故障検出回路と、前記第１のデータ処理部の入力側に設けられ、当該半導体装置の通常動作時に前記第１のデータ処理部へ信号を伝送する通常パスと、前記第１のデータ処理部の入力側に設けられ、当該半導体装置のテスト動作時に前記故障検出回路から出力された前記テストパターンを伝送する第１のテストパスと、前記通常パスを介して入力された信号及び前記第１のテストパスを介して入力された信号のいずれかを選択して前記第１のデータ処理部に出力する選択出力部と、を備える半導体装置を提供する。
【００１２】
上記半導体装置では、前記第１のデータ処理部は、前記選択出力部から出力された信号が入力されるフリップフロップを含む。
【００１３】
上記半導体装置では、前記メモリから読み出されたデータは、前記第２のパス及び前記第２のデータ処理部、並びに当該半導体装置のテスト動作時に信号を伝送する第２のテストパスを介して、前記故障検出回路に伝送される。
【００１４】
上記半導体装置では、前記第２のデータ処理部は、前記メモリから読み出されたデータを前記第２のテストパスに出力するフリップフロップを含む。
【００１５】
上記半導体装置では、前記故障検出回路は遅延故障を検出する。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。
【００１８】
図１は、一実施形態の半導体装置の構成を示すブロック図である。図１に示す半導体装置１００は、メモリ１０１と、通常パス１０３ａ，１０３ｂと、フリップフロップ１０５ａ，１０５ｂと、ロジック回路１０７ａ，１０７ｂと、共通パス１０９ａ，１０９ｂと、ＢＩＳＴ回路１１１と、セレクタ１１３と、テストパス１１５ａ，１１５ｂとを備え、自己テスト機能を有する。
【００１９】
メモリ１０１の前段にはフリップフロップ１０５ａ及びロジック回路１０７ａが設けられている。通常パス１０３ａを伝送したデータ又はテストパス１１５ａを伝送したデータは、セレクタ１１３を介してフリップフロップ１０５ａに入力される。フリップフロップ１０５ａから出力されロジック回路１０７ａで処理されたデータは、共通パス１０９ａを伝送してメモリ１０１へ入力される。
【００２０】
メモリ１０１の後段にはフリップフロップ１０５ｂ及びロジック回路１０７ｂが設けられている。メモリ１０１から出力されたデータは、共通パス１０９ｂを伝送しフリップフロップ１０５ｂに入力される。フリップフロップ１０５ｂから出力されロジック回路１０７ｂで処理されたデータは、通常パス１０３ｂ及びテストパス１１５ｂを伝送する。
【００２１】
セレクタ１１３は、通常パス１０３ａを介して入力された信号及びＢＩＳＴ回路１１１から出力されテストパス１１５ａを介して入力された信号のいずれかをロジック回路１０７ａに出力する。セレクタ１１３は、半導体装置１００の通常動作時には、通常パス１０３ａを介して入力された信号を出力し、半導体装置１００のテスト動作時には、テストパス１１５ａを介して入力された信号を出力する。
【００２２】
自己テストを行う半導体装置１００では、ＢＩＳＴ回路１１１が、実速度スキャンテストためのテストパターンを出力する。テストパターンはテストパス１１５ａを伝送し、セレクタ１１３、フリップフロップ１０５ａ、ロジック回路１０７ａ及び共通パス１０９ａを介してメモリ１０１に書き込まれる。次に、ＢＩＳＴ回路１１１は、メモリ１０１からテストパターンを読み出す。このとき、メモリ１０１から読み出されたテストパターンは、共通パス１０９ｂ、ロジック回路１０７ｂ、フリップフロップ１０５ｂ及びテストパス１１５ｂを介してＢＩＳＴ回路１１１に伝送される。ＢＩＳＴ回路１１１は、読み出したテストパターンと期待値とを比較して、フリップフロップ１０５ａ，１０５ｂ、ロジック回路１０７ａ，１０７ｂ、共通パス１０９ａ，１０９ｂ及びメモリ１０１の遅延故障を検出する。
【００２３】
以上説明したように、本実施形態の半導体装置１００では、メモリ１０１の前段に設けられたフリップフロップ１０５ａの入力側にセレクタ１１３が位置する。また、メモリ１０１から読み出されるテストパターンは、メモリ１０１の後段に設けられた共通パス１０９ｂ、フリップフロップ１０５ｂ及びロジック回路１０７ｂを介してＢＩＳＴ回路１１１に伝送される。このため、半導体装置１００は、メモリ１０１の遅延故障だけでなく、フリップフロップ１０５ａ，１０５ｂ、ロジック回路１０７ａ，１０７ｂと及び共通パス１０９ａ，１０９ｂに発生した遅延故障も検出することができる。このため、実速度スキャンテストの結果に応じたスクリーニングを行うことができる。
【００２４】
また、従来の構成と比較して回路面積の増加はないため、テストコストの増加を抑えることができる。さらに、本実施形態の半導体装置１００は、ＣＰＵ等のプロセッサを有しないＬＳＩにも適用可能である。
【００２５】
なお、本実施形態では、ＢＩＳＴ回路１１１は遅延故障を検出すると説明したが、縮退故障やオープン故障、ブリッジ故障等の故障を検出しても良い。
【産業上の利用可能性】
【００２６】
本発明に係る半導体装置は、メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出するＬＳＩ等として有用である。
【図面の簡単な説明】
【００２７】
【図１】一実施形態の半導体装置の構成を示すブロック図
【図２】従来の半導体装置の構成を示すブロック図
【符号の説明】
【００２８】
１００  半導体装置
１０１  メモリ
１０３ａ，１０３ｂ  通常パス
１０５ａ，１０５ｂ  フリップフロップ
１０７ａ，１０７ｂ  ロジック回路
１０９ａ，１０９ｂ  共通パス
１１１  ＢＩＳＴ回路
１１３  セレクタ
１１５ａ，１１５ｂ  テストパス
【図１】
2007322150.tif 000003
【図２】
2007322150.tif 000004