(57)【要約】【課題】２トランジスタ構造を有するＮＯＲ型フラッシュメモリにおいて、メモリセルアレイのサイズを縮小する。【解決手段】２トランジスタ構造を有するメモリセルユニットが行列状に配列され、セルアレイの列間がトレンチ型の素子分離領域で分離されたＮＯＲ型フラッシュメモリにおいて、メモリセルユニットＭＳ内で列方向に隣接するセルトランジスタＣＴのコントロールゲート電極１４と選択ゲートトランジスタＳＴのゲート電極１２ａとの相互間隔が、列方向に隣接する２行のメモリセルユニットの各セルトランジスタのコントロールゲート電極１４相互間隔、及び列方向に隣接する２行のメモリセルユニットの各選択ゲートトランジスタのゲート電極１４ａ相互間隔より短い。【選択図】      図３
2007141955.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたセルトランジスタと選択ゲートトランジスタからなるメモリセルユニットが半導体基板上で行列状に配列され、かつ、列間が素子分離領域で分離されたＮＯＲ型のセルアレイを具備し、
前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が自己整合的に決められており、
前記メモリセルユニットにおいて列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が、列方向に隣接する２つのメモリセルユニット相互間隔より短いことを特徴とする半導体記憶装置。
【請求項２】
積層ゲート構造を有する不揮発性のセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが半導体基板上で行列状に配列され、かつ、列方向に隣接する２つのセルトランジスタ同士がドレイン領域を共有する第１の部分と、列方向に隣接する２つの選択ゲートトランジスタ同士がソース領域を共有する第２の部分とが交互に繰り返すようにそれぞれ複数の第１及び第２の部分が配置され、列間が素子分離領域で分離されたNOR 型のセルアレイと、
前記セルトランジスタの各行に対応して同一行のセルトランジスタのコントロールゲート電極に共通に連なるように行方向に形成された複数のワード線と、
前記選択ゲートトランジスタの各行に対応して設けられ、それぞれ同一行の選択ゲートトランジスタのゲート電極に共通に連なるように行方向に形成された複数の選択ゲート線と、
前記複数の第１の部分にコンタクトする複数のドレインコンタクト領域と、
前記セルアレイ上で各列に対応して設けられ、それぞれ同一列の前記ドレインコンタクト領域に共通にコンタクトするように列方向に形成された複数のビット線を具備し、
前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が自己整合的に決められており、
前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が、前記列方向に隣接する２つのメモリセルユニット相互間隔より短くされていることを特徴とする半導体記憶装置。
【請求項３】
直列接続されたセルトランジスタと選択ゲートトランジスタからなるメモリセルユニットが半導体基板上で行列状に配列され、かつ、列間が素子分離領域で分離されたＮＯＲ型のセルアレイを有する半導体記憶装置の製造方法であって、
前記セルトランジスタのコントロールゲート電極と前記選択ゲートトランジスタのゲート電極を形成する際、それぞれのゲート電極材の上面に、プロセスに適用したリソグラフィ技術の限界以下の寸法に加工されたマスク材を用いて前記ゲート電極材を異方性エッチングすることによって自己整合的に形成することを特徴とする半導体記憶装置の製造方法。
【請求項４】
第１導電型のシリコン基板の表面領域の選択された位置に第１の絶縁膜を埋め込んでトレンチ型の素子分離領域を形成し、
前記シリコン基板上の全面にゲート絶縁膜、第１の導電膜、第２の絶縁膜、第２の導電膜、及び第３の絶縁膜を順次堆積し、
前記第３の絶縁膜を所定の形状にパターンニングし、
全面に第４の絶縁膜を堆積した後、異方性エッチングを行なって前記第３の絶縁膜の側壁上に前記第４の絶縁膜を残存させ、
前記第３の絶縁膜を除去した後、前記残存させた第４の絶縁膜をマスクとして前記第２の導電膜、第２の絶縁膜、第１の導電膜をエッチングして、それぞれ積層構造を有するセルトランジスタのコントロールゲート電極及び選択ゲートトランジスタのゲート電極を形成し、
イオン注入を行なって前記積層構造の両ゲート電極の両側下方部のシリコン基板に、前記セルトランジスタのドレイン、ソース領域及び選択ゲートトランジスタのドレイン、ソース領域となる第２導電型の不純物領域を形成し、
全面に層間絶縁膜を堆積し、前記ゲート電極が露出しない状態まで平坦化を行い、
前記層間絶縁膜に開口部を形成した後、前記セルトランジスタのドレイン領域に接触するドレインコンタクト層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを含む半導体記憶装置及びその製造方法に係り、特に２トランジスタ構造を有するＮＯＲ型フラッシュメモリ(Flash Memory)のセルアレイに関する。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリのセルアレイとして、２トランジスタ構造を有するメモリセルユニットが行列状に配列されたセルアレイが知られている。上記メモリセルユニットは、二層ゲート構造を有する不揮発性のメモリセルトランジスタと、それを制御する選択ゲートトランジスタからなる。上記メモリセルユニットは、列方向に隣接する２つのメモリセルユニットの各セルトランジスタ同士がドレイン領域を共有する第１の部分と、列方向に隣接する２つのメモリセルユニットの各選択ゲートトランジスタ同士がソース領域を共有する第２の部分とが交互に繰り返すようにそれぞれ複数の第１及び第２の部分が配置されている。メモリセルユニット内のセルトランジスタの活性化領域と、選択ゲートトランジスタの活性化領域とは、半導体基板の表面領域に形成されたウェル領域内に形成されている。また、セルアレイの各列の列間はトレンチ型の素子分離領域で分離されている。
【０００３】
メモリセルユニット内で列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との間隔（行間）は、デバイス特性に寄与するものでないから、可能な限り狭めたい。しかし、リソグラフィ技術の限界から自ら限界があり、メモリセルユニットの占有面積、ひいてはメモリセルアレイのサイズを縮小することは困難である。
【０００４】
なお、特許文献１には、露光装置の解像度よりも微細なパターンを形成する方法が開示されている。この方法では、まず、シリコン基板上にポリシリコン膜からなる下地膜とシリコン窒化膜が形成される。次に、フォトレジスト膜が形成された後、このフォトレジスト膜に対し、露光装置の限界解像度で露光されてパターンが転写され、現像後、フォトレジスト膜を用いてシリコン窒化膜がパターニングされる。フォトレジスト膜が除去された後、全面にシリコン酸化膜が形成され、続いて、異方性エッチングされることにより、シリコン窒化膜の側壁部上のみにシリコン酸化膜が残される。この後、シリコン窒化膜が除去され、シリコン酸化膜からなる側壁部が残される。さらに、新たなシリコン酸化膜が形成され、異方性エッチングが行なわれることによって、露光装置の限界解像度よりも微細なパターンが得られる。
【特許文献１】特開２０００−１７３９７９号公報（図１，図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイにおけるメモリセルユニット内で列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔を当該半導体記憶装置に適用するリソグラフィ技術の限界以下に加工でき、メモリセルの占有面積をより縮小させ、チップコストの低減を図ることができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置は、直列接続されたセルトランジスタと選択ゲートトランジスタからなるメモリセルユニットが半導体基板上で行列状に配列され、かつ、列間が素子分離領域で分離されたＮＯＲ型のセルアレイを具備し、前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が自己整合的に決められており、前記メモリセルユニットにおいて列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が、列方向に隣接する２つのメモリセルユニット相互間隔より短いことを特徴とする。
【０００７】
本発明の半導体記憶装置は、積層ゲート構造を有する不揮発性のセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが半導体基板上で行列状に配列され、かつ、列方向に隣接する２つのセルトランジスタ同士がドレイン領域を共有する第１の部分と、列方向に隣接する２つの選択ゲートトランジスタ同士がソース領域を共有する第２の部分とが交互に繰り返すようにそれぞれ複数の第１及び第２の部分が配置され、列間が素子分離領域で分離されたNOR 型のセルアレイと、前記セルトランジスタの各行に対応して同一行のセルトランジスタのコントロールゲート電極に共通に連なるように行方向に形成された複数のワード線と、前記選択ゲートトランジスタの各行に対応して設けられ、それぞれ同一行の選択ゲートトランジスタのゲート電極に共通に連なるように行方向に形成された複数の選択ゲート線と、前記複数の第１の部分にコンタクトする複数のドレインコンタクト領域と、前記セルアレイ上で各列に対応して設けられ、それぞれ同一列の前記ドレインコンタクト領域に共通にコンタクトするように列方向に形成された複数のビット線を具備し、前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が自己整合的に決められており、前記セルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔が、前記列方向に隣接する２つのメモリセルユニット相互間隔より短くされていることを特徴とする。
【０００８】
本発明の半導体記憶装置の製造方法は、直列接続されたセルトランジスタと選択ゲートトランジスタからなるメモリセルユニットが半導体基板上で行列状に配列され、かつ、列間が素子分離領域で分離されたＮＯＲ型のセルアレイを有する半導体記憶装置の製造方法であって、前記セルトランジスタのコントロールゲート電極と前記選択ゲートトランジスタのゲート電極を形成する際、それぞれのゲート電極材の上面に、プロセスに適用したリソグラフィ技術の限界以下の寸法に加工されたマスク材を用いて前記ゲート電極材を異方性エッチングすることによって自己整合的に形成することを特徴とする。
【０００９】
本発明の半導体記憶装置の製造方法は、第１導電型のシリコン基板の表面領域の選択された位置に第１の絶縁膜を埋め込んでトレンチ型の素子分離領域を形成し、前記シリコン基板上の全面にゲート絶縁膜、第１の導電膜、第２の絶縁膜、第２の導電膜、及び第３の絶縁膜を順次堆積し、前記第３の絶縁膜を所定の形状にパターンニングし、全面に第４の絶縁膜を堆積した後、異方性エッチングを行なって前記第３の絶縁膜の側壁上に前記第４の絶縁膜を残存させ、前記第３の絶縁膜を除去した後、前記残存させた第４の絶縁膜をマスクとして前記第２の導電膜、第２の絶縁膜、第１の導電膜をエッチングして、それぞれ積層構造を有するセルトランジスタのコントロールゲート電極及び選択ゲートトランジスタのゲート電極を形成し、イオン注入を行なって前記積層構造の両ゲート電極の両側下方部のシリコン基板に、前記セルトランジスタのドレイン、ソース領域及び選択ゲートトランジスタのドレイン、ソース領域となる第２導電型の不純物領域を形成し、全面に層間絶縁膜を堆積し、前記ゲート電極が露出しない状態まで平坦化を行い、前記層間絶縁膜に開口部を形成した後、前記セルトランジスタのドレイン領域に接触するドレインコンタクト層を形成することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体記憶装置によれば、２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイにおけるメモリセルユニット内で列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔を、当該半導体記憶装置に適用するリソグラフィ技術の限界以下に加工し、メモリセルの占有面積をより縮小させ、チップコストの低減を図ることができる。
【００１１】
本発明の半導体記憶装置の製造方法によれば、２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイにおけるメモリセルユニット内で列方向に隣接するセルトランジスタのコントロールゲート電極と選択ゲートトランジスタのゲート電極との相互間隔を自己整合的に形成することで、当該半導体装置に適用するリソグラフィ技術の限界以下に加工し、メモリセルの占有面積をより縮小させ、チップコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付して重複する説明は避ける。
【００１３】
＜第１の実施形態＞
第１の実施形態では、２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイの構造の一例について説明する。
【００１４】
図１は、本発明の第１の実施形態に係る２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイの等価回路を示し、図２は図１のＮＯＲ型フラッシュメモリのセルアレイのレイアウト図を示している。図３は図２のIII−III線に沿った断面図を示し、図４は図２中のIV−IV線に沿った断面図を示している。
【００１５】
図１乃至図４に示すＮＯＲ型のセルアレイは、半導体基板、本例ではｐ型シリコン基板の表面領域に形成されたウェル領域、本例では深いｎウェルの表面領域に形成されたｐウェル１０に形成されている。
【００１６】
図１に示すように、複数のメモリセルユニットＭＳが行列状に配列されている。各メモリセルユニットＭＳは、直列接続された不揮発性のセルトランジスタＣＴと選択ゲートトランジスタＳＴとからなる。セルトランジスタＣＴのソース領域Ｓは、選択ゲートトランジスタＳＴのドレイン領域Ｄと共有されている。
【００１７】
図３に示すように、セルトランジスタＣＴは、ウェル領域１０に形成された活性領域、つまりソース、ドレイン用の拡散領域及びチャネル領域を有する。チャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）１１を介して、積層構造のゲート電極が形成されている。この積層構造のゲート電極は、フローティングゲート電極１２、ゲート間絶縁膜１３及びコントロールゲート電極１４の三層からなる。本例では、フローティングゲート電極１２は二層のポリシリコン膜からなり、ゲート間絶縁膜１３はＯＮＯ膜からなり、コントロールゲート電極１４は表面に金属シリサイド層１５が形成されたポリシリコン膜からなる。
【００１８】
選択ゲートトランジスタＳＴは、セルトランジスタＣＴと同じウェル領域１０に形成された活性領域を有する。チャネル領域上には、ゲート絶縁膜１１を介して、セルトランジスタＣＴと同様の三層構造からなるゲート電極が形成されている。本例では、選択ゲートトランジスタＳＴは、下層ゲート電極１２ａ、上層ゲート電極１４ａのうち下層ゲート電極１２ａがゲート電極として用いられている。セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのそれぞれ三層構造からなるゲート電極の側壁上にはシリコン酸化膜が形成されている。さらに、図３に示すように両トランジスタＣＴ、ＳＴとしてＬＤＤ構造のトランジスタが採用される場合には、ゲート電極の側壁上にゲート側壁絶縁膜１６が形成される。
【００１９】
メモリセルユニットＭＳは、列方向に隣接する２つのセルトランジスタＣＴ同士がドレイン領域Ｄを共有する第１の部分と、選択ゲートトランジスタＳＴ同士がソース領域Ｓを共有する第２の部分とが交互に繰り返すように複数の第１、第２の部分が配置されている。そして、図２及び図４に示すように、メモリセルユニットＭＳの列間はシャロウ・トレンチ(shallow trench;STI)構造の素子分離領域２０で分離されている。
【００２０】
本実施形態では、メモリセルユニットＭＳ内のセルトランジスタＣＴのコントロールゲート電極と、選択ゲートトランジスタＳＴのゲート電極との相互間は、素子の特性には関与しないデッドスペースであることに着目し、このデッドスペースを狭めることにより、メモリセルの占有面積が縮小できる。具体的には、セルトランジスタＣＴのコントロールゲート電極と、選択ゲートトランジスタＳＴのゲート電極とを自己整合的に形成することにより、上記２つのゲート電極の相互間が、２つのメモリセルユニットＭＳの相互間隔、即ち、列方向に隣接する２つのセルトランジスタＣＴのゲート電極の相互間隔及び列方向に隣接する２つの選択ゲートトランジスタＳＴのゲート電極の相互間隔より短くされている。
【００２１】
図１及び図２に示すように、同一行の複数のセルトランジスタＣＴのコントロールゲート電極に共通に連なるように複数のコントロールゲート線ＣＧが行方向に配設されている。また、同一行の選択ゲートトランジスタＳＴのゲート電極に共通に連なるように複数の選択ゲート線ＳＧが行方向に配設されている。
【００２２】
図３に示すように、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのゲート電極は第１の層間絶縁膜１７により覆われており、セルトランジスタ行と選択ゲートトランジスタ行との行間は例えば第１の層間絶縁膜１７で埋められている。この層間絶縁膜１７に対し、セルトランジスタＣＴ同士で共有される複数のドレイン領域Ｄ上に対応してコンタクトホールが開口されており、このコンタクトホールを埋めて各ドレイン領域Ｄと接触する複数のドレインコンタクト層ＤＣが形成されている。さらに、全面に第２の層間絶縁膜１８が形成されており、この層間絶縁膜１８に対し、上記複数のドレインコンタクト層ＤＣ上に対応してビアホール（via hole）が開口されており、このビアホールを埋めて各ドレインコンタクト層ＤＣと接触する複数のビア（via）１９が形成されている。そして、同一列の複数のビア１９に共通に接触するように金属、例えばタングステン（Ｗ）を用いた複数のビット線ＢＬが第２の層間絶縁膜１８上で列方向に配設されている。
【００２３】
また、第１の層間絶縁膜１７に対し、選択ゲートトランジスタＳＴ同士が共有するソース領域Ｓ上に対応して細長い溝が開口されており、この溝を埋めて各ソース領域Ｓと接触するとともに列間の素子分離領域２０上を跨いで金属配線、例えばタングステンを用いて構成された複数のローカルソース線ＬＳが行方向に配設されている。そして、複数のローカルソース線ＬＳに共通に接触する金属配線からなるメインソース線が、複数のビット線ＢＬの配列内で間欠的に列方向に配設されている。
【００２４】
なお、選択ゲート線ＳＧは、同一行の選択ゲートトランジスタＳＴの下層ゲート電極１２ａが連なって構成されており、行方向において間欠的な位置で上層及び下層ゲート電極間のゲート間絶縁膜１３の一部が除去され、この除去部分を通じて下層の選択ゲート線ＳＧが上層の選択ゲート配線に接続される。
【００２５】
なお、セルトランジスタＣＴのドレイン領域Ｄ上、選択ゲートトランジスタＳＴのソース領域Ｓ上、コントロールゲート電極１４上、及び選択ゲートトランジスタＳＴの上層ゲート電極１４ａ上には、それぞれ金属シリサイド層１５が形成されている。
【００２６】
上記したように、列方向に隣り合う２個のセルトランジスタＣＴで共有されるドレイン領域Ｄは、ドレインコンタクトＤＣを介して、低抵抗のビット線ＢＬに接続されている。また、列方向に隣り合う２個の選択ゲートトランジスタＳＴで共有されるソース領域Ｓは、コントロールゲート線（ワード線）ＣＧと平行するように配置されているライン型のローカルソース線ＬＳに接続されている。このローカルソース線ＬＳに対して、低抵抗のメインソース線を介して、セルアレイ外部から電位が与えられる。
【００２７】
上記のような構成のＮＯＲ型フラッシュメモリでは、選択ゲートトランジスタＳＴにより選択されたセルトランジスタＣＴにデータが書き込まれる際に、チャネルホットエレクトロン注入を用いてフローティングゲート電極に電子の注入が行なわれる。この電子注入が行なわれる時、選択されたセルトランジスタＣＴのウェル領域には接地電位が与えられ、選択されたセルトランジスタＣＴのソース領域Ｓには、選択ゲートトランジスタＳＴを介して接地電位が与えられる。選択されたセルトランジスタＣＴのコントロールゲート線ＣＧとビット線ＢＬとに対しては、ホットエレクトロンの発生効率が最大となるような所望の電位が外部回路から与えられる。
【００２８】
ここで、メモリセルユニットＭＳ内のセルトランジスタＣＴのコントロールゲート電極と選択ゲートトランジスタＳＴのゲート電極との相互間、つまり素子の特性には関与しないデッドスペースは、当該半導体装置に適用するリソグラフィ技術の限界以下に加工されており、これによりメモリセルの占有面積が縮小できる。換言すれば、上記２つのゲート電極は自己整合的に形成されており、かつ、上記デッドスペースは、列方向に隣接する２つのメモリセルユニットＭＳの相互間隔、具体的には、列方向に隣接する２つのセルトランジスタＣＴのコントロールゲート電極相互間隔、及び列方向に隣接する２つの選択ゲートトランジスタＳＴのゲート電極相互間隔それぞれよりも短くされている。
【００２９】
また、隣り合う行の選択ゲートトランジスタＳＴの共通ソース領域Ｓに接触する部分は、直線状の配線、つまりライン型のローカルソース配線ＬＳで形成されている。従って、製造工程において、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのゲート電極が形成された後にセルアレイの行間に層間絶縁膜１７が埋め込まれる際に、セルアレイの行間距離が短くてもローカルソース配線ＬＳは容易に埋め込むことができ、セルアレイのサイズ縮小が可能である。
【００３０】
次に、第１の実施形態のＮＯＲ型フラッシュメモリの製造方法を、図５（Ａ）、（Ｂ）乃至図８（Ａ）、（Ｂ）の断面図を参照して説明する。
【００３１】
まず、図５（Ａ）に示すように、半導体基板、例えばｐ型シリコン基板の表面領域に形成されたウェル領域、本例では深いｎウェルの表面領域に形成されたｐウェル１０が、エッチングマスクを用いた異方性エッチングによりエッチングされ、複数のトレンチが形成される。続いて、各トレンチ内部に絶縁膜が埋め込まれることによってシャロウ・トレンチ構造の素子分離領域２０が形成される。
【００３２】
次に、図５（Ｂ）に示すように、チャネルイオン注入が行なわれた後、全面にゲート絶縁膜１１が形成される。続いて、全面に、100〜200nm程度の膜厚の導電膜、例えばポリシリコン膜１２ｂ、例えばＯＮＯ膜のような積層構造のゲート間絶縁膜１３、導電膜、例えばポリシリコン膜１４ｂが順次堆積され、さらにマスク材となる例えば酸化膜からなる絶縁膜２１が堆積される。なお、上記ポリシリコン膜１２ｂ及び１４ｂには、それぞれ不純物として例えばｎ型不純物が導入されている。
【００３３】
次に、図６（Ａ）に示すように、全面にレジスト膜２２が塗布形成され、このレジスト膜２２が所定の形状にパターニングされた後、異方性のエッチングが行なわれて、絶縁膜２１に対して複数の開口部２３が形成される。
【００３４】
次に、図６（Ｂ）に示すように、全面に例えば窒化膜からなる絶縁膜２４が堆積される。その後、絶縁膜２４が異方性エッチングされることにより、図７（Ａ）に示すように、パターニングされた絶縁膜２１の側壁上に絶縁膜２４が残存される。
【００３５】
次に、図７（Ｂ）に示すように、絶縁膜２１がエッチング除去された後、絶縁膜２４をマスクにして、ポリシリコン膜１４ｂ、ゲート間絶縁膜１３、ポリシリコン膜１２ｂの積層構造が所定の形状となるようにエッチングされ、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの積層構造のゲート電極（積層ゲート）が形成される。
【００３６】
次に、後酸化により積層構造のゲート電極の周囲にゲート保護膜が形成された後、図８（Ａ）に示すように、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴをＬＤＤ構造とするために、イオン注入によりソース、ドレイン領域の低濃度の浅い拡散層（ｎ−領域）２５が形成される。続いて絶縁膜２４が除去される。
【００３７】
その後、図８（Ｂ）に示すように、全面に絶縁膜が堆積された後、異方性エッチングが行なわれることにより、積層ゲート電極の側壁上にゲート側壁絶縁膜１６が形成される。この際、セルトランジスタ行と選択ゲートトランジスタ行との行間がゲート側壁絶縁膜１６を形成する際に使用された絶縁膜により埋め込まれるように、絶縁膜を残してもよい。その後、イオン注入により、ソース、ドレイン領域の高濃度の深い拡散層（ｎ＋領域）２６が形成される。
【００３８】
次に、図３に示したように、ソース及びドレイン領域に対してコンタクトを取る領域に存在しているゲート絶縁膜１１が部分的にエッチング除去される。続いて、ソース、ドレイン領域に対するコンタクト抵抗及びゲート配線の配線抵抗を小さくするために、全面にＣｏ（コバルト）、Ｎｉ（ニッケル）等のような高融点金属の薄膜がスパッタリング法により蒸着され、加熱工程が行なわれることにより、セルトランジスタＣＴのドレイン領域Ｄ上、選択ゲートトランジスタＳＴのソース領域Ｓ上、コントロールゲート電極１４上、及び選択ゲートトランジスタＳＴの上層ゲート電極１４ａ上に、それぞれ金属シリサイド層１５が形成される。未反応の金属膜はその後の工程で除去される。
【００３９】
次に、後工程であるコンタクト開口時にストッパーとして用いられるシリコン窒化膜が全面に堆積され、この上部に、減圧気相成長(LPCVD)法により、シリコン酸化膜からなる第１の層間絶縁膜１７が堆積される。この第１の層間絶縁膜１７がリフローされた後に、化学的機械研磨（Chemical Mechanical Polish;CMP）により、ゲート電極が露出しない状態まで層間絶縁膜１７が研磨され、平坦化される。
【００４０】
次に、リソグラフィ工程及びドライプロセスを用いて、第１の層間絶縁膜１７に対し、セルトランジスタの共有ドレイン領域Ｄ上にコンタクトホールが形成され、さらに列間のＳＴＩ領域２０を跨いで隣り合う選択ゲートトランジスタの共有ソース領域Ｓ間を繋ぐライン状のローカルソース線ＬＳ用の細長い溝が第１の層間絶縁膜１７に開口される。コンタクトホール及びローカルソース線用の溝は同時に開口するようにしてもよい。
【００４１】
次に、コンタクトホール内及びローカルソース線ＬＳ用の細長い溝内に金属性の導電膜、例えばタングステン（Ｗ）が埋め込まれ、ビット線接続用のコンタクトプラグＤＣ及びライン状のローカルソース線ＬＳが形成される。本例では、コンタクトホール内及び溝内にバリアメタルが形成された後、タングステンが埋め込まれ、露出部分がＣＭＰによる研磨により除去されることにより、コンタクトプラグＤＣ及びローカルソース線ＬＳが形成される。
【００４２】
次に、ＴＥＯＳ系の酸化膜からなる第２の層間絶縁膜１８が全面に堆積され、この酸化膜がリフローされた後、ＣＭＰによる研磨により平坦化される。続いて、リソグラフィ工程及びドライプロセスを用いて、コンタクトプラグＤＣに接続するためのビアホールとローカルソース線ＬＳに接続するためのビアホールが、ドライエッチングにより開口される。次に、例えばＴｉＮからなるバリアメタルが堆積され、その上に配線材となるタングステンが堆積され、ビアホールが埋め込まれる。次に、ＣＭＰによる研磨によりタングステンとバリアメタルの露出部分が除去され、ビット線接続用のビア１９が形成された後に、配線用の金属膜が堆積され、パタ−ニングされることにより、図２中に示されるビット線ＢＬが形成される。この後、上部の配線層及びパッシベーション層が形成され、パッド領域に対応した位置に開口部が形成される。
【００４３】
上記の製造方法により、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの積層ゲート電極が形成される際、それぞれのゲート電極材の上面に形成されたマスク材を用いてゲート電極材が異方性エッチングされることにより、２つのゲート電極の相互間隔が自己整合的に決まる。このため、上記方法を実施する際に適用されるリソグラフィ技術で実現される限界寸法以下の寸法にゲート間スペースを狭めることができ、メモリセルの占有面積が縮小できる。
【００４４】
＜第１の実施形態の変形例１＞
第１の実施形態ではローカルソース線ＬＳを形成しているが、ローカルソース線ＬＳに代えて、ソース領域Ｓに接触するソースコンタクト層を形成してもよい。このように変形しても、第１の実施形態と同様の効果が得られる。
【００４５】
＜第１の実施形態の変形例２＞
第１の実施形態では、セルトランジスタ及び選択ゲートトランジスタがそれぞれＬＤＤ構造を有する場合を説明したが、両トランジスタともにＬＤＤ構造を有するものでなくてもよい。この場合には、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴの積層ゲート電極が形成され、後酸化が行なわれた後、イオン注入によって積層ゲート電極の両側下方部のシリコン基板の表面領域に、セルトランジスタＣＴ及び選択ゲートトランジスタＳＴのドレイン、ソース領域となるｎ＋型の不純物領域が形成される。このような構成であっても、第１の実施形態と同様の効果が得られる。
【００４６】
なお、本発明の半導体記憶装置は、ＮＯＲ型フラッシュメモリに限らず、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両方の特徴を兼ね備えたフラッシュメモリにも適用できる。さらには、種々のフラッシュメモリと論理回路とが一つのチップ上に集積されたシステムオンチップと呼ばれる複数機能が混載された半導体集積回路装置に実施してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの等価回路図。
【図２】図１のＮＯＲ型フラッシュメモリのセルアレイのレイアウトを示す図。
【図３】図２中のメモリセルユニットの一部の断面図。
【図４】図２中のメモリセルユニットの他の部分の断面図。
【図５】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの製造方法の最初の工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【符号の説明】
【００４８】
ＭＳ…メモリセルユニット、ＣＴ…セルトランジスタ、ＣＧ…コントロールゲート線、ＳＴ…選択ゲートトランジスタ、ＳＧ…選択ゲート線、Ｄ…ドレイン領域、Ｓ…ソース領域、１０…ｐウェル、１１…ゲート絶縁膜、１２…フローティングゲート電極、１３…ゲート間絶縁膜、１４…コントロールゲート電極、１５…シリサイド層、１６…ゲート側壁絶縁膜、１７、１８…層間絶縁膜、２０…素子分離領域。
【図１】
2007141955.tif 000003
【図２】
2007141955.tif 000004
【図３】
2007141955.tif 000005
【図４】
2007141955.tif 000006
【図５】
2007141955.tif 000007
【図６】
2007141955.tif 000008
【図７】
2007141955.tif 000009
【図８】
2007141955.tif 000010