(57)【要約】【課題】ユーザー使用中のデータ消去時に不良セルが発生しても、装置自身がその不良セルを冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置の不良セル自動置き換え方法を提供すること。【解決手段】不揮発性半導体記憶装置における不良セル自動置き換え方法は、未使用の冗長セルに対応する揮発性メモリに、前記未使用の冗長セルが置き換えに使用されていることを示す置き換え許可情報及び前記メモリセルが前記未使用の冗長セルに置き換えられたことを示す前記メモリセルのアドレスである置換アドレスを書き込み（Ｓ１７、Ｓ１８）、その間に前記メモリセル以外のメモリセルを読み出そうとする場合は前記未使用の冗長セルを読み出し禁止とする（Ｓ１６−２、Ｓ１８−２）ステップを具備する。【選択図】      図７
2007250090.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、
前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルに対応する揮発性メモリに、前記置き換えられた冗長セルが置き換え禁止であることを示す置き換え禁止情報を書き込み、その間に前記メモリセル以外のメモリセルを読み出そうとする場合は前記置き換えられた冗長セルを読み出し禁止とするステップと、
前記未使用の冗長セルに対応する揮発性メモリに、前記未使用の冗長セルが置き換えに使用されていることを示す置き換え許可情報及び前記メモリセルが前記未使用の冗長セルに置き換えられたことを示す前記メモリセルのアドレスである置換アドレスを書き込み、その間に前記メモリセル以外のメモリセルを読み出そうとする場合は前記未使用の冗長セルを読み出し禁止とするステップと、
前記未使用の冗長セルに対応する不揮発性メモリに、前記置き換え許可情報及び前記置換アドレスを書き込んで、更にそれが正しく書き込まれたと判定されたとき、前記消去動作を再び開始させるステップと
を具備することを特徴とする不揮発性半導体記憶装置における不良セル自動置き換え方法。
【請求項２】
メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、
前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルが不良セルであることを示す第１のフラグ情報を書き込むステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルのアドレスである第１のアドレスを第１のレジスタに記憶するステップと、
中断処理の命令を受けたときに、前記第１のフラグ情報が書き込まれているか否か判定するステップと、
中断処理の命令を受け、且つ前記第１のフラグ情報が書き込まれていると判定された場合に、前記第１のアドレスの冗長セルに対応する揮発性メモリに書き込まれていて、前記第１のアドレスの冗長セルが置き換え禁止であることを示す置き換え禁止情報を消去するステップと
を具備することを特徴とする不揮発性半導体記憶装置における不良セル自動置き換え方法。
【請求項３】
メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、
前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルが不良セルであることを示す第１のフラグ情報を書き込むステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルのアドレスである第１のアドレスを第１のレジスタに記憶するステップと、
前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルに対応する不揮発性メモリに前記置き換えられた冗長セルが置き換え禁止であることを示す置き換え禁止情報を書き込んで、更にそれが正しく書き込まれたかどうかを判定するステップと、
前記置き換え禁止情報が正しく書き込まれていると判定されたときに、前記置き換え禁止情報が正しく書き込まれたことを示す第２のフラグ情報を書き込むステップと、
中断処理の命令を受けたときに、前記メモリセルを置き換えようとしていた未使用の冗長セルのアドレスである第２のアドレスを第２のレジスタに記憶するステップと、
中断処理の命令を受けたときに、前記第２のアドレスを第２のレジスタに記憶するステップの後に、前記第１のフラグ情報が書き込まれているか否か判定するステップと、
中断処理の命令を受け、且つ前記第１のフラグ情報が書き込まれていると判定された場合に、前記第１のアドレスの冗長セルに対応する揮発性メモリに書き込まれていて、前記第１のアドレスの冗長セルが置き換え禁止であることを示す置き換え禁止情報を消去するステップと
を具備することを特徴とする不揮発性半導体記憶装置における不良セル自動置き換え方法。
【請求項４】
中断処理の命令を受けたときに、前記第２のアドレスを第２のレジスタに記憶するステップの後に、前記第２のフラグ情報が書き込まれているか否か判定するステップと、
中断処理の命令を受けたときに、前記第１のフラグ情報が書き込まれているか否か判定するステップにおいて前記第１のフラグ情報が書き込まれていると判定され且つ前記第２のフラグ情報が書き込まれているか否か判定するステップにおいて前記第２のフラグ情報が書き込まれていると判定されたときに、前記第２のアドレスの冗長セルに対応する揮発性メモリに書き込まれていて前記第２のアドレスの冗長セルが置き換え禁止であることを示す置き換え禁止情報を消去するステップと
を更に具備することを特徴とする請求項３記載の不揮発性半導体記憶装置における不良セル自動置き換え方法。
【請求項５】
復帰処理の命令を受けたときに、前記第１のフラグ情報及び前記第２のフラグ情報が共に書き込まれているかどうか判断するステップと、
復帰処理の命令を受けたときに、前記第１のフラグ情報及び前記第２のフラグ情報が共に書き込まれている場合に、前記第１のアドレスの冗長セルが置き換え禁止であることを示す揮発性メモリの置き換え禁止情報を書き込むステップと
を更に具備することを特徴とする請求項３または４記載の不揮発性半導体記憶装置における不良セル自動置き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良セルを置き換えるための冗長セルを備えた不揮発性半導体記憶装置の不良セル自動置き換え方法に関するものであり、特にデータ消去時に発覚した不良セルを冗長セルに置き換えるための不揮発性半導体記憶装置の不良セル自動置き換え方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置においては、メモリ容量の大容量化に伴い、歩留まり向上の施策として、不良セルを置き換えるための冗長セルを搭載するのが一般的である。
【０００３】
不揮発性半導体記憶装置に搭載する冗長セルのタイプとしては、ビット線単位の不良を救済するカラムリダンダンシー、ワード線単位の不良を救済するローリダンダンシー、及びブロック単位の不良を救済するブロックリダンダンシーの３つが一般的である。これらのタイプ及びその個数は、プロセス、故障モード、チップサイズ、及び救済率等さまざまな観点から決定される。
【０００４】
一般には、出荷前のスクリーニングによって不良セルを見つけて、冗長セルに置き換えて不良率を低下させているが、これには多大なテスト時間が必要であり膨大なテストコストが生ずる。冗長セルの使用率は、試作して間もない時期が一番多く、プロセスが安定する量産時期になると比較的少なく使用率も低いレベルで安定する。
【０００５】
また、市場への出荷後も、ユーザー使用時に書き込みや消去の回数が多くなるとフラッシュセルの諸特性が悪化し、使用できない不良セルが出現する。ユーザー使用時のデータの書換えによる不良は、数十〜数百ｐｐｍオーダーで存在している。
【０００６】
その結果、ユーザー使用時に不揮発性半導体記憶装置（チップ）内に使用可能な冗長セルが存在するにも関わらず、不良品となってしまうケースが多々ある。
【０００７】
上で述べた技術に関連して、不良アドレスを自動的に特定し、不良アドレスの不良内容がロウ不良、カラム不良、ビット不良のいずれであるかを自動的に認識して冗長セルへの置き換えを自動的に行い、テスト工程及びテストコストの増大を抑制するという不揮発性メモリが既に提案されている（特許文献１参照）。しかし、出荷後のユーザ使用時において不良セルを自動的に置き換える具体的な方法については示されていない。
【特許文献１】特開２０００−５７７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ユーザー使用中のデータ消去時に不良セルが発生しても、装置自身がその不良セルを冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置の不良セル自動置き換え方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置における不良セル自動置き換え方法の態様は、メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルに対応する揮発性メモリに、前記置き換えられた冗長セルが置き換え禁止であることを示す置き換え禁止情報を書き込み、その間に前記メモリセル以外のメモリセルを読み出そうとする場合は前記置き換えられた冗長セルを読み出し禁止とするステップと、前記未使用の冗長セルに対応する揮発性メモリに、前記未使用の冗長セルが置き換えに使用されていることを示す置き換え許可情報及び前記メモリセルが前記未使用の冗長セルに置き換えられたことを示す前記メモリセルのアドレスである置換アドレスを書き込み、その間に前記メモリセル以外のメモリセルを読み出そうとする場合は前記未使用の冗長セルを読み出し禁止とするステップと、前記未使用の冗長セルに対応する不揮発性メモリに、前記置き換え許可情報及び前記置換アドレスを書き込んで、更にそれが正しく書き込まれたと判定されたとき、前記消去動作を再び開始させるステップとを具備することを特徴としている。
【００１０】
本発明の不揮発性半導体記憶装置における不良セル自動置き換え方法の態様は、メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルが不良セルであることを示す第１のフラグ情報を書き込むステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルのアドレスである第１のアドレスを第１のレジスタに記憶するステップと、中断処理の命令を受けたときに、前記第１のフラグ情報が書き込まれているか否か判定するステップと、中断処理の命令を受け、且つ前記第１のフラグ情報が書き込まれていると判定された場合に、前記第１のアドレスの冗長セルに対応する揮発性メモリに書き込まれていて、前記第１のアドレスの冗長セルが置き換え禁止であることを示す置き換え禁止情報を消去するステップとを具備することを特徴としている。
【００１１】
本発明の不揮発性半導体記憶装置における不良セル自動置き換え方法の態様は、メモリセルに対する消去動作が開始してから所定時間が経過しても消去動作が完了しないとき、未使用の冗長セルが存在するか否かを検索するステップと、前記未使用の冗長セルが存在するとき、前記メモリセルが既に冗長セルに置き換えられているか否かを判定するステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルが不良セルであることを示す第１のフラグ情報を書き込むステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルのアドレスである第１のアドレスを第１のレジスタに記憶するステップと、前記メモリセルが既に冗長セルに置き換えられているとき、前記置き換えられた冗長セルに対応する不揮発性メモリに前記置き換えられた冗長セルが置き換え禁止であることを示す置き換え禁止情報を書き込んで、更にそれが正しく書き込まれたかどうかを判定するステップと、前記置き換え禁止情報が正しく書き込まれていると判定されたときに、前記置き換え禁止情報が正しく書き込まれたことを示す第２のフラグ情報を書き込むステップと、中断処理の命令を受けたときに、前記メモリセルを置き換えようとしていた未使用の冗長セルのアドレスである第２のアドレスを第２のレジスタに記憶するステップと、中断処理の命令を受けたときに、前記第２のアドレスを第２のレジスタに記憶するステップの後に、前記第１のフラグ情報が書き込まれているか否か判定するステップと、中断処理の命令を受け、且つ前記第１のフラグ情報が書き込まれていると判定された場合に、前記第１のアドレスの冗長セルに対応する揮発性メモリに書き込まれていて、前記第１のアドレスの冗長セルが置き換え禁止であることを示す置き換え禁止情報を消去するステップとを具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、ユーザー使用中のデータ消去時に不良セルが発生しても、装置自身がその不良セルを冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置の不良セル自動置き換え方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
【００１４】
本発明の実施形態では、不揮発性半導体記憶装置における消去動作において消去に失敗したブロックをブロックリダンダンシーで自動的に救済する（オートブロックリダンダンシー）。ブロックは、消去時に一括して消去を行う消去単位であり、複数のメモリセルを有する。ブロックリダンダンシーは、ブロックが不良のときにその不良ブロックと置き換えるために使用される冗長ブロックである。
【００１５】
以下の各実施形態においては、オートブロックリダンダンシーが実行されているときに不揮発性半導体記憶装置に入力され得る、読み出し同時（Dual-Read)実行、リセット（Reset）、サスペンド（Suspend）及びレジューム（Resume)の各コマンドに対処する方法について説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置１０００の構成を示すブロック図である。図１に示すように、不揮発性半導体記憶装置１０００は、本体セルアレイ１及びリダンダンシアレイ２を含むメモリセルアレイ、制御回路３、ヒット（ＨＩＴ）信号生成回路１００〜１０ｎ、書込み及び消去回路４、ＯＲ回路５、ＡＮＤ回路６、デコーダ７、タイマ８、ベリファイ回路９、及び読み出し制御回路１１を備えている。
【００１７】
ヒット信号生成回路１００〜１０ｎは、リダンダンシアレイ２に含まれるｎ個のブロックにそれぞれ対応して設けられておりｎ個存在する。
【００１８】
各ヒット信号生成回路、例えばヒット信号生成回路１００は、揮発性メモリ（ラッチ）１０、不揮発性メモリ（ヒューズＲＯＭ）２０、リダンダンシアドレス比較回路３０、ＡＮＤ回路６０、８０、９０、ＮＡＮＤ回路７０をそれぞれ備える。
【００１９】
本体セルアレイ１には、複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ）１１Ａが配置されている。ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ）１１Ａには、センスアンプ１１Ｂがそれぞれ接続されており、さらにデコーダ７もそれぞれのブロックに接続されている。
【００２０】
ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ）１１Ａの各々は複数のメモリセルを含み、消去動作時にはブロック内のメモリセルが一括して消去される。デコーダ７は、制御回路３から出力された読み出しブロックアドレスをデコードし、そのブロックアドレスが指定するブロックを選択する。ただし、制御回路３とデコーダ７の間にＡＮＤ回路６が介在しており、後述するヒット信号が生成された場合には、本体セルアレイ１内のブロックが選択されないようになっている。センスアンプ１１Ｂは、ブロック内のメモリセルから読み出した信号を検知し、増幅してベリファイ回路９及び読み出し制御回路１１へ出力する。
【００２１】
リダンダンシアレイ２には、複数の冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、…、Ｒ/Ｄｎ）１２Ａが配置されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、…、Ｒ/Ｄｎ）１２Ａには、ヒット信号生成回路１００〜１０ｎ、及びセンスアンプ１２Ｂがそれぞれ接続されている。冗長ブロック（Ｒ/Ｄ０、Ｒ/Ｄ１、…、Ｒ/Ｄｎ）１２Ａの各々は複数のメモリセルを含み、消去動作時には冗長ブロック内のメモリセルが一括して消去される。ヒット信号生成回路１００〜１０ｎは、ヒット信号生成回路１００を例にすると、リダンダンシアドレス比較回路３０から出力されたヒット信号が指定する冗長ブロックを選択する。但し、このヒット信号はＡＮＤ回路９０によって後述するマスクがかけられるようになっている。センスアンプ１２Ｂは、冗長ブロック内のメモリセルから読み出した信号を検知し、増幅してベリファイ回路９及び読み出し制御回路１１へ出力する。
【００２２】
各ヒット信号生成回路１００〜１０ｎに含まれる不揮発性メモリ、例えば不揮発性メモリ２０は、冗長ブロック１２Ａに置き換えられた本体セルアレイ１のブロック１１Ａの中の不良ブロックのブロックアドレス、及びその冗長ブロックの置き換え許可情報（Enableビット）及び置き換え禁止情報（Disableビット）を記憶する。これらの置き換え情報は、フラッシュメモリ自体が不揮発性メモリであることから、電源供給が遮断されても保持されている必要があるので不揮発性メモリに記憶される。
【００２３】
図２に、不揮発性メモリ２０のビット構成を示す。不揮発性メモリ２０は、記憶セットＳ０を有しており、記憶セットＳ０は冗長ブロックＲ/Ｄ０に対応している。記憶セットには、置き換えられたブロックアドレス及び対応する冗長ブロックの使用情報が書き込まれ、これらの情報を読み出すことにより、冗長ブロックの使用状況が確認できるようになっている。記憶セットは、例えば、０〜１０までの１１ビットのビット列を持ち、０〜８位には、この記憶セットに対応する冗長ブロックに置き換えられた不良ブロックのブロックアドレス（以下、置換アドレス）が記憶され、９位にはこの記憶セットに対応する冗長ブロックが置き換え禁止であることを示す置換禁止ビット（Disable）が記憶され、さらに１０位にはこの記憶セットに対応する冗長ブロックが置き換えに使用されていることを示す置換許可ビット（Enable）が記憶される。
【００２４】
従って、ｎ個のヒット信号生成回路１００〜１０ｎそれぞれに含まれる不揮発性メモリは、全体として複数の記憶セットＳ０〜Ｓｎを有し、記憶セットＳ０〜Ｓｎの各々が冗長ブロックＲ/Ｄ０〜Ｒ/Ｄｎの各々に対応していることになる。このことを１つの表にまとめると図３のようになる。
【００２５】
不揮発性メモリ２０に記憶された置換アドレスは、置換許可ビット及び置換禁止ビットと共に、揮発性メモリ１０に同一の内容が書き込まれて記憶される。揮発性メモリ１０は上記置換アドレスをリダンダンシアドレス比較回路３０に出力する。制御回路３から特定のブロックを読み出すために読み出しブロックアドレスが出力されると、リダンダンシアドレス比較回路３０は、制御回路３から出力された読み出しブロックアドレスと、揮発性メモリ１０から出力された置換アドレスとを比較する。二つのアドレスが一致した場合、リダンダンシアドレス比較回路３０はＡＮＤ回路９０の一方の入力にヒット信号を出力する。
【００２６】
ＡＮＤ回路９０のもう一方の入力にはＡＮＤ回路８０の出力が入力されており、ＡＮＤ回路８０には、ＡＮＤ回路６０及びＮＡＮＤ回路７０の出力が入力されている。ＡＮＤ回路６０には、揮発性メモリ１０に記憶された置換許可ビット及び置換禁止ビットがそれぞれ信号線４０及び５０を介して入力されている。
【００２７】
従って、置換許可ビットに書き込みがなされ、置換禁止ビットに書き込みがなされていない場合にＡＮＤ回路６０は肯定的な信号をＡＮＤ回路８０に送る。そのときに、ＮＡＮＤ回路７０から後述するマスクがかけられないならば、リダンダンシアドレス比較回路３０がヒット信号を出力したときに冗長ブロックＲ/Ｄ０が読み出されるブロックとして選択される。この場合、図１のＯＲ回路５及びＡＮＤ回路６によって、本体セルアレイ１内のブロックを読み出せないようにマスクがかけられる。いずれのヒット信号生成回路１００〜１０ｎからもヒット信号が生成されない場合、ブロックアドレスが指定する本体セルアレイ１内のブロックが選択される。
【００２８】
置き換え情報、即ち置換許可ビット、置換禁止ビット、及び置換アドレスを不揮発性メモリ２０へ記憶させる場合、記憶させるべき置き換え情報は、制御回路３内の汎用レジスタ（図示せず）に存在している。従って、最初に、制御回路３から揮発性メモリ１０へ置き換え情報を書き込み、次に、揮発性メモリ１０のデータを不揮発性メモリ２０へ書き込む。
【００２９】
書き込んだデータが正しく記憶できたかの判定（ベリファイ）は、不揮発性メモリ２０のデータを揮発性メモリ１０に一度記憶させて、制御回路３がそれを読み取ることにより、書き込んだデータと一致するか否かを判断することにより行う。
【００３０】
書込み及び消去回路４は、本体セルアレイ１内及びリダンダンシアレイ２内のメモリセルに対して書き込みを行う、または本体セルアレイ１内のブロック及びリダンダンシアレイ２内の冗長ブロックに対して消去を行う。ベリファイ回路９は、書き込み動作後または消去動作後に、正常に書き込みまたは消去が行われたか否かを検証し、その検証結果を制御回路３へ出力する。
【００３１】
また、タイマ８は、動作開始からの経過時間を計測し、その経過時間を制御回路３に認知させる。例えば、タイマ８は、書込み及び消去回路２２によるブロックあるいは冗長ブロックに対する消去動作の開始から経過時間を計測し、その経過時間が所定時間を超過したことを制御回路３に通知する。さらに、制御回路３は、不揮発性半導体記憶装置１０００内の、ヒット（ＨＩＴ）信号生成回路１００〜１０ｎ、書込み及び消去回路４、タイマ８、ベリファイ回路９、及び読み出し制御回路１１の動作を制御する。
【００３２】
次に、第１の実施形態の不揮発性半導体記憶装置１０００における消去動作について説明する。
【００３３】
図４は、不揮発性半導体記憶装置１０００における消去動作を示すフローチャートであり、図５は消去動作における「自動冗長ブロック置換（オートブロックリダンダンシー）ルーチン」の動作を示すフローチャートである。「自動冗長ブロック置換ルーチン」とは、使用できなくなった不良ブロックのために消去動作が終了しなくなる場合に、そのブロックの消去動作開始から一定時間を経たことを検知すると、冗長に搭載されているフラッシュセルブロックと、不良ブロックとを自動的に置き換えるルーチンのことである。
【００３４】
これら図４及び図５のフローチャートに示した動作は、制御回路３により装置中の各回路を制御することにより実行される。ここでは、前述したように、消去動作において消去に失敗したブロック（不良ブロック）を冗長ブロックで自動的に置き換えて、不良ブロックを救済する例について説明する。
【００３５】
図４に示すように、メモリセルアレイの一部のブロックに対する消去コマンドが制御回路３に入力され（ステップＳ１）、消去動作がスタートする。ここで消去の対象となるブロックアドレスは例えば、“ＢＬＫｘ１”〜“ＢＬＫｘｋ”までのアドレスが連続したブロックであるとする。
【００３６】
まず、制御回路３は、読み出しブロックアドレスのブロックアドレスＢＡを“ＢＬＫｘ１”に設定する（ステップＳ２）。次に、そのブロックの消去が開始される（ステップＳ３）。ブロック消去では、例えば、書込み及び消去回路４により、以下のような消去前書き込み（プリプログラム：Pre Program）、消去、弱い書き込みが順次実行される。
【００３７】
１つのブロック内のメモリセルの閾値は、“１”(消去状態)或いは“０”(書き込み状態)が混在している。まず、１つのブロック内のメモリセル全ての閾値をプログラムベリファイ電圧以上の“０”(書き込み状態)にするように書き込む、消去前書き込みを行う。次に、前記ブロック内の全てのメモリセルに対して、一括消去を行う。この動作で、１つのブロック内の全てのメモリセルの閾値を、イレーズベリファイ（ＥＶ）電圧以下まで低下させる。このとき、ブロック内のメモリセルの中には、前記一括消去の動作が終わった時点で、閾値が低下し過ぎたメモリセル（過消去セル）が発生する場合がある。そこで、イレーズベリファイ電圧よりさらに低い電圧値に設定されているオーバーイレーズベリファイ（ＯＥＶ）電圧より閾値が低くなってしまったメモリセルに対して、弱い書き込み（Weak Program）を行う。その後、全てのメモリセルの閾値がオーバーイレーズベリファイ電圧より高く、且つイレーズベリファイ電圧より低い領域に分布していることが確認できるまで、消去及び弱い書き込みを繰り返す。
【００３８】
ここで、ブロック内のセルに不良セルが発生すると、上記の繰り返し動作が終了しなくなってしまう。従って、ステップＳ３にてブロック消去が開始され、タイマ８の計測によって予め定めた所定時間（例えば、２秒）を超過してもそのブロックの消去が終了しないと判断されると、自動冗長ブロック置換（オートブロックリダンダンシー）ルーチンに入る（ステップＳ４〜Ｓ６）。すなわち、消去動作の実行時、消去実行時間が既定時間を超過した場合、消去対象のブロックが不良ブロックであると判定して、自動冗長ブロック置換ルーチンに入る。
【００３９】
一方、ブロック消去が終了したとき、ブロックアドレスＢＡが消去対象ブロックの最後のアドレス“ＢＬＫｘｋ”であるか否かを判定する（ステップＳ７）。ブロックアドレスＢＡが最後のアドレスであるとき、消去動作を終了する。一方、ブロックアドレスＢＡが最後のアドレスでないとき、ブロックアドレスＢＡをインクリメントし（ステップＳ８）、新たなブロックの消去を開始する。
【００４０】
以上のステップＳ２〜Ｓ８により、消去対象のブロックに対してブロック消去が実行される。そして、前述したように、いずれかのブロックに対してブロック消去が開始され、所定時間を超過しても、そのブロックの消去が終了しないとき、自動冗長ブロック置換ルーチンへ移行する。
【００４１】
以下に、図５を用いて、「自動冗長ブロック置換ルーチン」について述べる。
【００４２】
まず、制御回路３が、各ヒット信号生成回路１００〜１０ｎそれぞれの揮発性メモリ(例えば、揮発性メモリ１０）の置き換え情報を読み出し、使用されていない記憶セット即ち使用されていない冗長ブロックがあるか否かを判定する。これにより、冗長ブロックに空きが有るか否かを検索する（ステップＳ１１）。これは、具体的には置換許可ビット及び置換禁止ビットが共に書き込まれていない記憶セットがあるかどうかを調べることによって実行される。
【００４３】
なお、冗長ブロックの空きの有無は、出荷テスト時における冗長ブロックの使用状況にも依存する。冗長ブロックに空きが無い（全て使用済み）場合は、タイムアウトエラー処理となる。
【００４４】
一方、冗長ブロックに空きがある場合は、置き換え対象のブロック、即ち不良を起したブロックが既に置き換えられた冗長ブロックであるか否かを判定する（ステップＳ１２）。
【００４５】
置き換え対象のブロックが冗長ブロックでない場合はステップＳ１５へ移行し、冗長ブロックである場合は、その冗長ブロックが置き換えに使用されていることを示す置き換え情報を削除する。すなわち、具体的には、その冗長ブロックに対応するヒット信号生成回路の中の不揮発性メモリ内の記憶セットの置換禁止ビットに書き込みを行う（ステップＳ１３）。
【００４６】
置き換え情報の削除は本来は消去動作に相当する。しかし、不揮発性メモリにおける消去は書き込みに比べて実行時間が長いため、置換禁止ビットを設けて、そのビットに書き込みすることにより置き換え情報の削除を実現する。即ち、置換許可ビットが書き込まれた状態のままで、置き換え情報を無効化する。
【００４７】
既に述べたようにこの書き込みは、例えば冗長ブロックＲ/Ｄ０の場合、先ず、制御回路３から揮発性メモリ１０の置換禁止ビットに書き込みがなされ、次に、揮発性メモリ１０から不揮発性メモリ２０へと書き込まれる。
【００４８】
次に、不揮発性メモリ２０への上記書き込みが正しく実行されたかの判定（ベリファイ）が行われる。即ち、上記とは逆に揮発性メモリ１０に不揮発性メモリ２０内の記憶セットを読み出し、揮発性メモリ１０のデータと制御回路３が不揮発性メモリ２０に書き込もうとしたデータが一致しているかどうかを制御回路３が判定する。即ち、置換禁止ビットの書き込みが正常に行われたか否かを判定する（ステップＳ１４）。置換禁止ビットの書き込みが正常に行われた場合は、ステップＳ１５へ移行し、正常に行われない場合はタイムアウトエラー処理となる。
【００４９】
ステップＳ１５以降では、使用されていない、即ち空いている冗長ブロックを見つけ、消去対象のブロック（不良ブロック）を、使用されていない冗長ブロックに置き換える処理を行う。詳述すると、ステップＳ１５では、冗長ブロックのアドレスＮを“０”に設定する。次に、アドレスＮによって指定される冗長ブロックが使用可能か否かを判定する（ステップＳ１６）。具体的には置換許可ビット及び置換禁止ビットが共に書き込まれていないかどうかを調べ、共に書き込まれていなければ使用可能である。
【００５０】
アドレスＮの冗長ブロックが使用されていない場合は、その冗長ブロックに対応する不揮発性メモリ内の記憶セットに置換アドレスを書き込み、その後、置換許可ビットを書き込む（ステップＳ１７）。ここでの書き込みも、ステップＳ１３と同様に、一旦揮発性メモリに置換アドレス及び置換許可ビットを書き込んで、そこから不揮発性メモリに書き込まれる。このとき、消去対象のブロックのブロックアドレスＢＡが置換アドレスとして書き込まれる。
【００５１】
続いて制御回路３は、ステップＳ１４と同様に、アドレスＮの冗長ブロックに対応する揮発性メモリから出力された置換アドレス及び置換許可ビットと、不揮発性メモリに書き込むべき情報とを比較し、置換アドレス及び置換許可ビットが不揮発性メモリの記憶セットに正常に書き込まれたか否かを判定（ベリファイ）する（ステップＳ１８）。
【００５２】
置換アドレス及び置換許可ビットが正常に書き込まれている場合は、ステップＳ４へ移行し、再度、ブロックの消去を開始する。これにより、自動冗長ブロック置換ルーチンが終了する。消去動作が全て終了した後、ベリファイ回路９は、正常に消去が行われたか否かを検証し、その検証結果を制御回路３へ出力する。
【００５３】
一方、置換アドレス及び置換許可ビットが正常に書き込まれていない場合は、アドレスＮの冗長ブロックに対応する不揮発性メモリの置換禁止ビットに書き込みを行う（ステップＳ１９）。詳述すると、置換アドレス及び置換許可ビットの書き込みが正常に行われない場合、設定回数内で書き込みを繰り返し、回数オーバーとなると、この冗長ブロックは使用不可として置換禁止ビットに書き込みを行う。この書き込みもステップＳ１３と同様に、一旦揮発性メモリに書き込んでから行われる。
【００５４】
続いて、置換禁止ビットが正常に書き込まれたか否かを判定する（ステップＳ２０）。この処理もステップＳ１４と同様である。
【００５５】
置換禁止ビットが正常に書き込まれている場合は、ステップＳ２１へ移行し、置き換え可能な他の冗長ブロックを探す。まず、アドレスＮが最後のアドレス、即ち冗長ブロックＲ/Ｄｎのアドレスであるか否かを判定する（ステップＳ２１）。アドレスＮが最後のアドレスであるときは、使用していない冗長ブロックが存在しないとしてタイムアウトエラー処理となる。一方、アドレスＮが最後のアドレスでないとき、アドレスＮをインクリメントし（ステップＳ２２）、ステップＳ１６へ移行して、再度、アドレスＮの冗長ブロックが使用されているか否かを判定する（ステップＳ１６）。ステップＳ１６以降は、前述と同様の処理を繰り返す。また、ステップＳ２０において、置換禁止ビットが正常に書き込まれていない場合は、タイムアウトエラー処理となる。
【００５６】
なお、不揮発性メモリの記憶セットに、自動冗長ブロック置換ルーチンによる置き換えであることを示す自動置き換え認識ビットを更に設けて、ステップＳ１７においてこの自動置き換え認識ビットに書き込みを行えば、テスト工程内での置き換えと、自動冗長ブロック置換ルーチンによる置き換えかを区別することができる。それによって、その不揮発性半導体記憶装置のトレーサビリティを向上させることができる。不良品として返品された場合に、テスト工程での冗長ブロック使用率と、自動冗長ブロック置換ルーチンでの冗長ブロック使用率とを区別し、ストレス試験等の条件出しに役立てることが可能である。
【００５７】
さらに、未使用の冗長ブロック、この場合は置き換えに使用される冗長ブロックをテスト工程において予め消去状態にしておけば、不揮発性メモリ２０への書き込み後の冗長ブロックの消去は不要となるため、消去動作の時間を大幅に短縮できる。すなわち、ステップＳ１８における処理の後、ステップＳ４へ移行し、置き換えた冗長ブロックに対する消去動作を行う必要がなくなり、直接ステップＳ８へ移行することができるため、消去時間を短縮することができる。
【００５８】
またさらに、未使用の冗長ブロックが不良である場合は、予め置換禁止ビットに書き込みしておき、一連の「自動冗長ブロック置換ルーチン」の処理で誤って選択されることを防ぐことでも消去時間の高速化が図れる。また、出荷前のテスト工程内では、「自動冗長ブロック置換ルーチン」の処理を使用せずにテストする必要があるので、「自動冗長ブロック置換ルーチン」の実行の有無を選択できる手段を設けてもよい。
【００５９】
ところで、不揮発性半導体記憶装置においては、消去動作の最中でも消去対象であるブロック以外のブロックを読み出すことが、一般的に可能である。従って、自動冗長ブロック置換ルーチンを実行している最中に、該消去対象ブロック以外のブロックを読み出す、読み出し同時（Dual-Read)実行ができなければならない。
【００６０】
しかし、置き換え情報はビット幅があるために、揮発性メモリを介して、不揮発性メモリセルに記憶する場合にスキュー（skew）が生じる。その結果、正確な置き換え情報を記憶するまでには時間がかかるので、この間に消去対象ブロック以外のブロックを読み出す場合に問題が生じないようにしなければならない。
【００６１】
自動冗長ブロック置換ルーチンの中では、以下の場合に揮発性メモリの内容が不安定となって不正確になる可能性がある。制御回路３からヒット信号生成回路１００〜１０ｎのいずれかの中の揮発性メモリに書き込みを行う場合や、不揮発性メモリへ書き込みが正しく実行されたかの判定（ベリファイ）において不揮発性メモリの記憶内容を揮発性メモリに書き込みを行う場合がそれにあたる。
【００６２】
読み出しブロックアドレスは全てのヒット信号生成回路１００〜１０ｎに送られ、既に述べたように、揮発性メモリに記憶された置換アドレスに基づいてヒット信号が生成される。従って、不正確な置換アドレスを記憶している状態の揮発性メモリを有するヒット信号生成回路は、制御回路３から読み出し同時実行として読み出しブロックアドレスが出力されると、誤ったヒット信号を生成する可能性がある。
【００６３】
これを回避するために。本実施形態においては、揮発性メモリに書き込みが行われている間に、書き込みが行われている揮発性メモリに記憶されている置換アドレスに基づいてヒット信号が生成されないように、ヒット信号にマスクをかける。
【００６４】
具体的には、図５のフローチャートにおいて「＊＊の書き込み」及び「＊＊は（が）書き込まれたか？」のステップを含んだ期間、即ち、ステップＳ１３及びステップＳ１４の期間、ステップＳ１７及びステップＳ１８の期間、さらにステップＳ１９及びステップＳ２０の期間の間、図１の信号線２００に図６で示されるようなマスク信号をたてる。信号線２００は全てのヒット信号生成回路１００〜１０ｎに接続されており同じマスク信号が送られるように構成されている。
【００６５】
同時に、制御回路３は、現在どの冗長ブロックに対する置換え情報を操作しているのか把握しているので、ヒット信号生成回路１００〜１０ｎに接続されている信号線３００〜３０ｎの中で、現在置換え情報を操作しているヒット信号生成回路に接続されている信号線に、操作している間信号を送ることができる。
【００６６】
以上の操作を図５に加えたフローチャートを図７に示す。ステップＳ１２−２及びステップＳ１６−２において信号線２００において図６に示すようにマスクを開始し、ステップＳ１４−２、ステップＳ１８−２、ステップＳ２０−２においてマスクを終了する。
【００６７】
これによって、ヒット信号生成回路１００のＮＡＮＤ回路７０、及び他のヒット信号生成回路のそれぞれのＮＡＮＤ回路は、現在置換え情報を操作している冗長ブロックにはヒット信号が生成されないようにマスクをかけることができる。
【００６８】
読み出し指示を受けたブロックの内容は、読み出し制御回路１１をへて読み出しデータ出力として出力される。ここで、ユーザが誤って、消去対象であるブロックを読み出そうとした場合は、制御回路３は読み出し制御回路１１を制御して、消去対象のブロックの読み出しを示すシーケンスフラグを出力させる。
【００６９】
本実施形態によって、消去動作中の「自動冗長ブロック置換ルーチン」において、現在置換え情報を操作している冗長ブロックのヒット信号生成回路の中の揮発性メモリが不正確な値を記憶している場合でも、読み出し同時実行に対して誤ったヒット信号を生成することを回避することができる。これによって、ユーザ使用時において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができるため、市場出荷後に発生する不良を大幅に低減することができると同時に、消去動作中の読み出し同時実行が正確に実行できる。
【００７０】
（第２の実施形態）
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置における不良セル自動置き換え方法について説明する。
【００７１】
本実施形態は、不揮発性半導体記憶装置が第１の実施形態において説明した消去動作における「自動冗長ブロック置換ルーチン」に入っている場合において、リセット（Reset）等の中断処理のコマンドが入力された場合を想定している。
【００７２】
一般に、不揮発性メモリに置き換え情報を書き込んでいる途中で中断した場合、不揮発性メモリに正しく書き込めたかの保証が無い状態のまま、揮発性メモリには置き換え情報がセットされた状態になる。揮発性メモリに記憶された情報が正確ならば、電源を遮断するまでは不良が生じたブロックへの読み出しに対して適切な冗長ブロックに置き換えられるようにヒット信号が生成されるが、電源を遮断すると適切に置き換えられる保証がなくなってしまう。また、不揮発性メモリに正しく書き込めたかどうかの確認中に中断した場合、揮発性メモリには書き込み途中のデータがセットされたまま中断し、意図しないブロックを冗長ブロックに置き換えてしまう可能性があった。
【００７３】
第１の実施形態でも述べたように、置き換え情報は揮発性メモリを介して不揮発性のメモリセルに記憶するため、正確な置き換え情報を記憶するまでには時間がかり、この時の中断動作に対応する必要がある。電源がオフにならない限り、揮発性メモリの情報から不揮発性メモリの状態は修正出来るので、再び動作する時のために揮発性メモリの状態を出来る限り現状復帰出来る状態に戻すことが望ましい。
【００７４】
第２の実施形態に係る不揮発性半導体記憶装置の構成を図８に示す。制御回路３に接続してさらに第１のフラグ記憶部４０１と、第１のレジスタ４１０を設けていることが第１の実施形態の不揮発性半導体記憶装置の構成を示す図１と異なっており、他は図１と同じである。第１のフラグ記憶部４０１及び第１のレジスタ４１０は制御回路３の中に含まれていてもよい。
【００７５】
図９は、本実施形態の動作を含んだ不揮発性半導体記憶装置の「自動冗長ブロック置換ルーチン」を示すフローチャートである。図９は図５に示した自動冗長ブロック置換ルーチンに以下に説明するステップＳ１２−２及びステップＳ１２−３を追加した点が異なっている。
【００７６】
図９の、不良を起したブロックが既に置き換えられている冗長ブロックであるかどうかの判定（ステップＳ１２）で、不良を起したブロックが冗長ブロックであると判定された場合に、制御回路３が冗長セルが不良セルであることを示す第１のフラグ情報を第１のフラグ記憶部４０１に書き込む（ステップＳ１２−２）。次に、不良となった既に置き換えられていた冗長ブロックのアドレスを第１のレジスタ４１０に記憶する（ステップＳ１２−３）。
【００７７】
不良を起したブロックが冗長ブロックである場合としては、出荷前の検査において既に不良が発見されて冗長ブロックへの置き換えがなされていて更に不良が生じたか、或いは、既に自動冗長ブロック置換ルーチンによって冗長ブロックへの置き換えなされていて更に不良が生じた場合が考えられる。
【００７８】
図１０は、リセット等の中断コマンドを受け付けたときの本実施形態の動作を示すフローチャートである。自動冗長ブロック置換ルーチンの最中にリセット或いはサスペンド等の中断コマンドが入力されると、第１のフラグ情報が第１のフラグ記憶部４０１に書き込まれているかどうかが確認される（ステップ３１）。ここで第１のフラグ情報が書き込まれていることが確認されると、第１のレジスタ４１０に記憶されたアドレスの冗長ブロックの揮発性メモリの置換許可ビットに書き込みがなされ（ステップ３２）、続いて第１のレジスタ４１０に記憶されたアドレスの冗長ブロックの揮発性メモリの置換禁止ビットが消去される（ステップ３３）。
【００７９】
本発明の本実施形態によって、中断後に再び同一ブロックの消去を行う場合に、再度同一の置き換えられた冗長ブロックが見えることになる。従って、消去動作において再度同様に不良セルとして検知され、「自動冗長ブロック置換ルーチン」が再び実行されることになり、上述した問題を回避することが可能になる。
【００８０】
（第３の実施形態）
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置における不良セル自動置き換え方法について説明する。
【００８１】
本実施形態は、不揮発性半導体記憶装置が第１の実施形態において説明した消去動作における「自動冗長ブロック置換ルーチン」に入っている場合において、サスペンド（Suspend）及びレジューム（Resume）コマンド、即ち中断処理及び復帰処理のコマンドが入力された場合を想定している。この場合も、電源がオフにならない限り、揮発性メモリの情報から不揮発性メモリの状態は修正出来るので、レジュームコマンドを受け付けて再び「自動冗長ブロック置換ルーチン」の動作に復帰する時のために揮発性メモリの状態を出来る限り現状復帰出来る状態に戻すことが望ましい。
【００８２】
第３の実施形態に係る不揮発性半導体記憶装置の構成を図１１に示す。制御回路３に更に第２のフラグ記憶部４０２及び第２のレジスタ４２０が接続されていることが第２の実施形態の不揮発性半導体記憶装置の構成を示す図８と異なっており、他は図８と同じである。第１のフラグ記憶部４０１、第２のフラグ記憶部４０２、第１のレジスタ４１０、及び第２のレジスタ４２０は制御回路３の中に含まれていてもよい。
【００８３】
図１２は、本実施形態の動作を含んだ不揮発性半導体記憶装置の「自動冗長ブロック置換ルーチン」を示すフローチャートである。図１２は図９に示した自動冗長ブロック置換ルーチンに以下に説明するステップＳ１４−２を追加した点が異なっている。
【００８４】
本実施形態においても第２の実施形態同様に、不良を起したブロックが既に置き換えられている冗長ブロックであるかどうかの判定（ステップＳ１２）で、不良を起したブロックが冗長ブロックであると判定された場合に、制御回路３が冗長セルが不良セルであることを示す第１のフラグ情報を第１のフラグ記憶部４０１に書き込む（ステップＳ１２−２）。そして、不良となった既に置き換えられていた冗長ブロックのアドレスを第１のレジスタ４１０に記憶する（ステップＳ１２−３）。
【００８５】
その後、上記の不良となった冗長ブロックに対応するヒット信号生成回路に設けられた不揮発性メモリ内の置換禁止ビットに書き込みを行う（ステップＳ１３）。更に、不揮発性メモリへの上記書き込みが正しく実行されたかどうかの判定（ベリファイ）が行われる（ステップＳ１４）。ここで、この置換禁止ビットが正しく書き込まれている場合は、制御回路３がそのことを示す第２のフラグ情報を第２のフラグ記憶部４０２に書き込む（ステップＳ１４−２）。
【００８６】
図１３は、復帰（レジューム）コマンドを伴うことを前提とした中断コマンドであるサスペンドコマンドを受け付けたときの本実施形態の動作を示すフローチャートである。自動冗長ブロック置換ルーチンの最中にサスペンドコマンドが入力されると、先ず、コマンド入力時に置き換えようとしていた冗長ブロックのアドレスを第２のレジスタ４２０に記憶する（ステップＳ４１）。
【００８７】
次に、第１のフラグ情報が第１のフラグ記憶部４０１に書き込まれているかどうか、即ち、置き換えられている冗長ブロックが不良ブロックであるかどうかが判定される（ステップＳ４２）。第１のフラグ情報が書き込まれている場合は、次に第２のフラグ情報が第２のフラグ記憶部４０２に書き込まれているかどうか、即ち、上記冗長ブロックの不揮発性メモリへの置換禁止ビットの書き込みが実行されたかどうかが判定される（ステップＳ４３）。
【００８８】
第２のフラグ情報が書き込まれていない場合は、ただちにステップＳ４６に行く。第２のフラグ情報が書き込まれている場合は、第２のレジスタに記憶されているアドレスの冗長ブロック、即ち、サスペンドコマンド入力時に置き換えようとしていた冗長ブロックの揮発性メモリの置換許可ビットを消去する（ステップＳ４４）。さらにその冗長ブロックの揮発性メモリの置換禁止ビットも消去して（ステップＳ４５）、ステップＳ４６に行く。
【００８９】
ステップＳ４６では、第１のレジスタに記憶されたアドレスの冗長ブロック、即ち不良となった既に置き換えられていた冗長ブロックの揮発性メモリの置換許可ビットに書き込み（ステップＳ４６）、さらにその冗長ブロックの揮発性メモリの置換禁止ビットを消去する（ステップＳ４７）。
【００９０】
図１３のフローチャートで説明した動作によって、仮に復帰（レジューム）コマンドが伴わないで、結果的に第２の実施形態で説明したリセットによる中断と同じことになってしまった場合でも、中断後に再び同一ブロックに消去を行いにいった場合に、再度同一の置き換えられた冗長ブロックが見えることになる。
【００９１】
図１４は、復帰（レジューム）コマンドを受け付けてから、「自動冗長ブロック置換ルーチン」に復帰するまでの本実施形態の動作を示すフローチャートである。
【００９２】
まず、復帰コマンドを受け付けると、第１及び第２のフラグ情報が共に書き込まれているかどうかが判定される（ステップＳ５１）。ここで、第１及び第２のフラグ情報が共に書き込まれていると判定されると、第１のレジスタに記憶されたアドレスの冗長ブロックが置き換え禁止であることを示す揮発性メモリの置換禁止ビットが書き込まれる（ステップＳ５２）。
【００９３】
この後、「自動冗長ブロック置換ルーチン」に復帰すれば、第２のレジスタ４２０に記憶されていたアドレスの冗長ブロック、即ち、コマンド入力時に置き換えようとしていた冗長セルから置換え動作を再開することができる。この場合、第２のレジスタ４２０に記憶されていたアドレスの冗長ブロックの置換許可ビット及び置換禁止ビットは共に消去されている（ステップＳ４４及びＳ４５）ので、未使用の冗長ブロックに対する置換ルーチンをただちに再開できる。
【００９４】
不良を生じた既に置き換えらえている冗長ブロックの不揮発性メモリに置換禁止ビットが書き込まれたことの判定（ベリファイ）が既になされている場合には、本実施形態によって、無駄な動作の少ないサスペンド及びレジュームが実行可能となる。即ち、レジュームコマンドを受け付けたときに、サスペンドコマンド入力時に置き換えようとしていた冗長セルから置換え操作を再開できる。また、仮にレジュームコマンドが入力されなかったとしても、「自動冗長ブロック置換ルーチン」開始時の状態に揮発性メモリを戻しているので、「自動冗長ブロック置換ルーチン」を当初から再開することができる。
【００９５】
以上、本発明の上記の実施形態においては、全てブロック単位の不良を救済する冗長ブロックの例を挙げて説明したが、ビット線単位の不良を救済する冗長ビット線、ワード線単位の不良を救済する冗長ワード線、さらにはメモリセル単位の動作にも上記実施形態は全て適用可能である。
【００９６】
従って、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置における各冗長ブロックに対応した不揮発性メモリ（ヒューズＲＯＭ）のビット構成を示す図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置における全ての冗長ブロックに対応した不揮発性メモリ（ヒューズＲＯＭ）のビット構成を示す図。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置における消去動作を示すフローチャート。
【図５】第１の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示すフローチャート。
【図６】第１の実施形態の自動冗長ブロック置換ルーチンにおけるマスク信号の波形を示す図。
【図７】第１の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示す別のフローチャート。
【図８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図９】第２の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示すフローチャート。
【図１０】第２の実施形態の自動冗長ブロック置換ルーチンにおいて中断コマンドを受け付けた場合の動作を示すフローチャート。
【図１１】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図１２】第３の実施形態の消去動作における自動冗長ブロック置換ルーチンの動作を示すフローチャート。
【図１３】第３の実施形態の自動冗長ブロック置換ルーチンにおいて中断コマンドを受け付けた場合の動作を示すフローチャート。
【図１４】第３の実施形態において復帰（レジューム）コマンドを受け付けた場合の動作を示すフローチャート。
【符号の説明】
【００９８】
１…本体セルアレイ、２…リダンダンシアレイ、３…制御回路、４…書込み及び消去回路、５…ＯＲ回路、６…ＡＮＤ回路、７…デコーダ、８…タイマ、９…ベリファイ回路、１１…読み出し制御回路、１１Ａ…ブロック、１１Ｂ，１２Ｂ…センスアンプ、１２Ａ…冗長ブロック、１００〜１０ｎ…ヒット（ＨＩＴ）信号生成回路、１０…揮発性メモリ（ラッチ）、２０…不揮発性メモリ（ヒューズＲＯＭ）、３０…リダンダンシアドレス比較回路、６０，８０，９０…ＡＮＤ回路、７０…ＮＡＮＤ回路、１０００…不揮発性半導体記憶装置、４０１…第１のフラグ記憶部、４０２…第２のフラグ記憶部、４１０…第１のレジスタ、４２０…第２のレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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