(57)【要約】【課題】ＴＦＴ基板の製造工程の工程数を削減し、製造処理時間を短縮し、よって製造コストを大幅に低減でき、且つ、製造歩留りを向上させる方法を及びそのＴＦＴ基板を提供することを目的とする。【解決手段】ゲート配線及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、ソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備したＴＦＴ基板であって、さらに、前記第１のシリコン層と、前記第２のシリコン層と、第１の金属膜と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第１の金属膜と接続された透明電極層と、第２の金属膜と、の順に積層された積層膜を有し、前記積層膜の全部又は一部が  前記ソース・ドレイン電極であることを特徴とするＴＦＴ基板である【選択図】図８
2007227440.tif 000002
【特許請求の範囲】
【請求項１】
ゲート配線及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
ソース・ドレイン配線及びソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された画素電極と、
を具備したＴＦＴ基板であって、さらに、
前記第１のシリコン層と、
前記第２のシリコン層と、
第１の金属膜と、
層間絶縁膜と、
前記層間絶縁膜のスルーホールを通して前記第１の金属膜と接続された透明電極層と、
第２の金属膜と、
の順に積層された積層膜を有し、
前記積層膜の全部又は一部が  前記ソース・ドレイン電極であることを特徴とするＴＦＴ基板。
【請求項２】
ゲート配線及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
ソース・ドレイン配線及びソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された画素電極と、
を具備し、前記ゲート配線上に前記ゲート配線を外部回路と接続するためのゲート配線取り出し部が設けられているＴＦＴ基板であって、さらに、
前記ゲート配線と、
前記ゲート絶縁膜と、
前記第１のシリコン層と、
前記ゲート絶縁膜に開けられたスルーホール及び前記第１のシリコン層に開けられたスルーホールを介して前記ゲート配線と接続された透明電極層と、
の順に積層された積層膜を有し、
前記積層膜の全部又は一部が、前記ゲート配線取り出し部の全部又は一部であることを特徴とするＴＦＴ基板。
【請求項３】
ゲート配線及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
ソース配線又はドレイン配線となりうるソース・ドレイン配線、及び、ソース電極又はドレイン電極となりうるソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された透明電極と、
を具備したＴＦＴ基板であって、さらに、
第１の金属膜と、
第１の透明導電膜と、
第２の金属膜と、
第２の透明導電膜と、
の順に積層された積層膜を有し、
前記積層膜の一部又は全部が、前記ソース電極又は前記ドレイン電極の全部又は一部であることを特徴とするＴＦＴ基板。
【請求項４】
前記ゲート配線及び前記ソース・ドレイン配線及び前記ソース・ドレイン電極のうち、いずれかの上に、保護用透明導電層が設けられていることを特徴とする請求項３に記載のＴＦＴ基板。
【請求項５】
基板上に、第１の金属膜と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第２の金属膜と、第１のレジストと、をこの順に成膜する工程と、
ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する工程と、
前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、ゲート配線と、ゲート電極と、を形成する工程と、
前記第１のレジストを第１ｂレジストパターンに再形成する工程と、
前記第１ｂのレジストパターンの前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の第２の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する工程と、
前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、
前記第２のレジストを第２のレジストパターンに形成する工程と、
前記第２のレジストパターンの前記第２のレジストを用いて、ゲート配線パッド部を形成し、さらに、前記層間絶縁膜にスルーホールを形成する工程と、
前記層間絶縁膜上に、透明導電膜と、補助導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、
第三のマスクを用いて、ハーフトーン露光技術により、前記第３のレジストを第３ａのレジストパターンに形成する工程と、
前記第３ａのレジストパターンの前記第３のレジストを用いて、前記ソース・ドレイン配線が位置する領域と、前記ソース・ドレイン電極が位置する領域と、前記画素電極部と、前記ゲート配線パッド部と、を覆い、前記第３のレジストが覆っていない領域の、前記絶縁膜と、前記補助導電層と、前記透明導電膜をエッチングする工程と、
前記第３のレジストを第３ｂのレジストパターンに再形成する工程と、
この第３ｂのレジストパターンの前記第３のレジストを用いて、前記画素電極部の前記絶縁膜と、前記補助導電層と、をエッチングし、透明画素電極と、ソース・ドレイン配線パッドと、ゲート配線パッドと、を形成する工程と、
を有することを特徴とするＴＦＴ基板の製造方法。
【請求項６】
基板上に、第１の金属膜と、第１の金属膜保護用透明導電層と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第２の金属膜と、第２の金属膜保護用透明導電層と、第１のレジストと、をこの順に成膜する工程と、
ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する工程と、
前記第１ａのパターンに形成された前記第１のレジストを用いて、ゲート配線と、ゲート電極と、を形成する工程と、
前記第１のレジストを第１ｂのレジストパターンに再形成する工程と、
前記第１ｂのレジストパターンの前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の第２の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する工程と、
前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、
第二のマスクを用いて、露光技術により、前記第２のレジストを第２のレジストパターンに形成する工程と、
前記第２のレジストパターンの前記第２のレジストを用いて、ゲート配線パッド部を形成し、さらに、前記層間絶縁膜にスルーホールを形成する工程と、
前記層間絶縁膜上に、透明導電膜と、補助導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、
第三のマスクを用いて、ハーフトーン露光技術により、前記第３のレジストを第３ａのレジストパターンに形成する工程と、
前記第３ａのレジストパターンの前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極部と、前記ゲート配線パッド部と、を覆い、前記第３のレジストが覆っていない領域の、前記絶縁膜と、前記補助導電層と、前記透明導電膜をエッチングする工程と、
前記第３のレジストを第３ｂのレジストパターンに再形成する工程と、
前記第３ｂのレジストパターンの前記第３のレジストを用いて、前記ゲート配線パッドと、ソース・ドレイン配線パッドと、前記画素電極部の前記絶縁膜と、前記補助導電層と、をエッチングし、透明画素電極と、ソース・ドレイン配線パッドと、ゲート配線パッドと、を形成する工程と、
を有することを特徴とするＴＦＴ基板の製造方法。
【請求項７】
ゲート配線金属膜及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
複数のソース・ドレイン配線及びソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された画素電極と、
を具備し、さらに、
前記第１のシリコン層と、
前記第２のシリコン層と、
第３の金属膜と、
層間絶縁膜と、
前記層間絶縁膜のスルーホールを通して前記第３の金属膜と接続された透明電極層と、
金属層と、
を、この順に積層して形成された積層体を具備し、
前記積層体の一部又は全部が、前記ソース・ドレイン電極の一部又は全部であり、
さらに、前記第１のシリコン層は、前記ソース・ドレイン配線の一部又は全部であり、
いずれかの前記ソース・ドレイン配線の前記第１のシリコン層は、他のソース・ドレイン配線の前記第１のシリコン層と、電気的に絶縁されていることを特徴とするＴＦＴアレイ基板。
【請求項８】
ゲート配線金属膜及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
複数のソース・ドレイン配線及びソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された画素電極と、
を具備し、さらに、
前記第１のシリコン層と、
前記第２のシリコン層と、
第３の金属層と、
層間絶縁膜と、
前記層間絶縁膜のスルーホールを通して前記第３の金属膜と接続された透明電極層と、
金属層と、
を、この順に積層されて形成された第１の積層体を具備し、
前記第１の積層体の全部又は一部が、前記ソース・ドレイン電極部の一部又は全部であり、
いずれかのソース・ドレイン配線の第１のシリコン層が、他のソース・ドレイン配線の前記第１のシリコン層と電気的に絶縁されており、
前記ゲート配線金属膜と、
前記ゲート絶縁膜に開けられたスルーホール及び前記第１のシリコン層に開けられたスルーホールを介して前記ソース・ドレイン配線と接続された透明電極層と、
をこの順に積層した第２の積層体を有し、
前記第２の積層体の全部又は一部が、ゲート配線パッドの全部又は一部であることを特徴とするＴＦＴアレイ基板。
【請求項９】
ゲート配線金属膜及びゲート絶縁膜と、
第１のシリコン層及び第２のシリコン層と、
複数のソース・ドレイン配線及びソース・ドレイン電極と、
前記ソース・ドレイン電極に電気的に接続された画素電極と、
を具備し、さらに、
前記第１のシリコン層と、
前記第２のシリコン層と、
第３の金属層と、
層間絶縁膜と、  
前記層間絶縁膜のスルーホールを通して前記第３の金属層に接続された透明導電層と、
金属層と、
透明導電層と、
を、この順に積層されて形成した第１の積層体を具備し、
前記第１の積層体の全部又は一部が、前記ソース・ドレイン電極部の全部又は一部であり、
いずれかのソース・ドレイン配線の第１のシリコン層が、他のソース・ドレイン配線の前記第１のシリコン層と電気的に絶縁されており、さらに、
前記第３の金属層と、
透明導電膜と、
金属層と、
前記透明導電膜と、
を、この順に積層した第２の積層体を具備し、
前記ソース・ドレイン電極の少なくとも一方の全部又は一部が、前記第２の積層体の全部又は一部であることを特徴とするＴＦＴアレイ基板。
【請求項１０】
前記金属膜上に金属薄膜保護用透明導電層を設けたことを特徴とする請求項７〜９のいずれかに記載のＴＦＴアレイ基板。
【請求項１１】
前記第３の金属層上に、第３の金属層保護用透明導電層を設けたことを特徴とする請求項７〜９のいずれかに記載のＴＦＴアレイ基板。
【請求項１２】
前記金属層上に、金属層保護用透明導電層を設けたことを特徴とする請求項７〜９のいずれかに記載のＴＦＴアレイ基板。
【請求項１３】
基板上に、ゲート配線金属膜と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第３の金属膜と、第１のレジストと、をこの順に成膜する工程と、
第一のマスクを用い、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する行程と、
前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線金属膜をエッチングし、前記ゲート配線金属膜を、ゲート配線及びゲート電極となるように形成する行程と、
前記第１のレジストを、第１ｂのレジストパターンに再形成する工程と、
前記第１ｂレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の前記第３の金属膜、前記第２のシリコン層、を除去し、チャンネルを形成する行程と、
前記ゲート配線と、前記ゲート電極と、前記ゲート絶縁膜と、を含む前記基板であって、前記ゲート電極及び前記ゲート絶縁膜上の前記第２のシリコン層と、前記第１のシリコン層と、前記第３の金属膜と、からなるソース・ドレイン電極を有する前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、
第二のマスクを用い、ハーフトーン露光技術を用いて前記第２のレジストを所望の第２ａのレジストパターンを形成する行程と、
前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、ゲート配線パッドが設けられる領域であるゲート配線パッド部にスルーホールを形成する工程と、
前記第２ａのレジストパターンの前記第２のレジストを、第２ｂのレジストパターンに再形成する工程と、
前記第２ｂレジストパターンに形成された前記第２のレジストを用いて、前記ソース・ドレイン電極が設けられる領域であるソース・ドレイン電極部の前記層間絶縁膜にスルーホールを形成する行程と、
ソース・ドレイン配線間にある前記第１のシリコン層をエッチングし除去する工程と、
透明導電膜と、金属層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、
第三のマスクを用いて、ハーフトーン露光技術を用いて、前記第３のレジストを第３ａのレジストパターンを形成する工程と、
前記第３ａのレジストパターンに形成された前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極が位置する領域である画素電極部と、前記ゲート配線パッド部と、を除き、前記絶縁膜と、前記金属層と、前記透明導電膜と、をエッチングし除去する工程と、
前記第三のマスクを、第３ｂのレジストパターンに再形成する工程と、
前記第３ｂのレジストパターンに形成された前記第三のマスクを用いて、前記ゲート配線パッド部と、前記ソース・ドレイン配線パッド部と、前記画素電極部と、に位置する前記絶縁膜及び前記金属層をエッチングし除去する工程と、
を有することを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１４】
基板上に、ゲート配線金属膜と、金属膜保護用透明導電層と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第３の金属膜と、第３の金属膜保護用透明導電層と、第１のレジストと、をこの順に成膜する工程と、
第一のマスクを用い、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する行程と、
前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線金属膜をエッチングし、前記ゲート配線金属膜を、ゲート配線及びゲート電極となるように形成する行程と、
前記第１のレジストを、第１ｂのレジストパターンに再形成する工程と、
前記第１ｂのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の、前記第３の金属膜膜保護用透明導電層と、前記第３の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する行程と、
前記ゲート配線と、前記ゲート電極と、前記ゲート絶縁膜と、を含む前記基板であって、前記ゲート電極及びゲート絶縁膜上の前記第２のシリコン層と、前記第１のシリコン層と、前記第３の金属膜と、前記第３の金属膜保護用透明導電層と、からなるソース・ドレイン電極を有する前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、
第二のマスクを用い、ハーフトーン露光技術を用いて前記第２のレジストを所望の第２ａのレジストパターンを形成する行程と、
前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、ゲート配線パッドが設けられる領域であるゲート配線パッド部にスルーホールを形成する工程と、
前記第２ａのレジストパターンの前記第２のレジストを、第２ｂのレジストパターンに再形成する工程と、
前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、前記ソース・ドレイン電極が設けられる領域であるソース・ドレイン電極部の前記層間絶縁膜にスルーホールを形成する行程と、
ソース・ドレイン配線間にある前記第１のシリコン層をエッチングし除去する工程と、
透明導電膜と、金属層と、金属層保護用透明導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、
第三のマスクを用いて、ハーフトーン露光技術を用いて、前記第３のレジストを第３ａのレジストパターンに形成する工程と、
前記第３ａのレジストパターンに形成された前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極が位置する領域である画素電極部と、前記ゲート配線パッド部と、を除き、前記絶縁膜と、前記金属層保護用透明導電層と、前記金属層と、前記透明導電膜と、をエッチングし除去する工程と、
前記第３のレジストを、第３ｂのレジストパターンに再形成した後、当該第３ｂのレジストパターンに形成された前記第３のレジストを用いて、前記ゲート配線パッド部と前記ソース・ドレイン配線パッド部と、前記画素電極部と、に位置する前記絶縁膜と、前記金属層保護用透明導電層と、前記金属層と、をエッチングし除去する工程と、
を有することを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１５】
前記透明導電膜は、
酸化インジウムと、
酸化亜鉛及び酸化スズ及び酸化ゲルマニウム及び酸化ジルコニウム及び酸化タングステン及び酸化モリブデン及び酸化ランタノイド系元素から成る第１の金属酸化物群から選択された１種以上の金属酸化物と、
を含むことを特徴とする請求項１〜４又は７〜９のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板。
【請求項１６】
前記透明導電膜中の前記酸化インジウムに添加する金属酸化物の含有量は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする請求項１５記載のＴＦＴ基板又はＴＦＴアレイ基板。
【請求項１７】
前記金属膜保護用透明導電層と、前記バリヤー金属膜保護用透明導電層は、
酸化インジウムと、
酸化亜鉛及び酸化スズ及び酸化タングステン及び酸化セリウム及びランタノイド系酸化物から成る第２の金属酸化物群から選択された１種以上の金属酸化物と、
を含み、
透明導電膜中の酸化インジウムと酸化亜鉛と酸化スズと酸化タングステンと酸化セリウムの組成割合は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする請求項４、１０、１１又は１２のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板。
【請求項１８】
前記透明導電膜は、
酸化インジウムと、
酸化スズ及び酸化ゲルマニウム及び酸化ジルコニウム及び酸化タングステン及び酸化モリブデン及び酸化ランタノイド系元素から成る第１の金属酸化物群から選択された１種以上の金属酸化物と、
を含むことを特徴とする請求項５、６、１３又は１４のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法。
【請求項１９】
前記透明導電膜中の前記酸化インジウムに添加する金属酸化物の含有量は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする請求項１８記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法。
【請求項２０】
前記第１の金属膜保護用透明導電層と、前記第２の金属膜保護用透明導電層と、は、
酸化インジウムと、
酸化亜鉛及び酸化スズ及び酸化タングステン及び酸化セリウム及びランタノイド系酸化物から成る第２の金属酸化物群から選択された１種以上の金属酸化物と、
を含み、
透明導電膜中の酸化インジウムと酸化亜鉛と酸化スズと酸化タングステンと酸化セリウムの組成割合は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする請求項５、６、１３又は１４のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置や有機ＥＬ発光装置に用いられるＴＦＴ基板及びその製造方法及びＴＦＴアレイ基板に関する。さらに、そのＴＦＴ基板を用いた液晶表示装置や有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やＰＤＡ、パーソナルコンピュータやラップトップパソコン、テレビ等の表示機としてはほぼ主流を占めるに至っている。
【０００３】
これらの表示装置には、一般に、ＴＦＴ（薄膜トランジスタ）基板が用いられている。
【０００４】
例えば、液晶表示装置は、ＴＦＴ基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、ＴＦＴ基板とは、通常は、半導体薄膜（半導体膜とも呼ばれる）などから成るＴＦＴ（薄膜トランジスタ）等が配置されている基板を言う。
【０００５】
一般に、このＴＦＴ基板は、アレイ状に薄膜トランジスタが配置されているので、「ＴＦＴアレイ基板」と呼ばれることも多い。したがって、本発明におけるＴＦＴ基板には、このＴＦＴアレイ基板も含まれる。
【０００６】
なお、液晶表示装置などに用いられるＴＦＴアレイ基板は、ＴＦＴと液晶表示装置の画面の１画素との組（これを１ＵＮＩＴと呼ぶ）が、ガラス基板上に縦横に配置されているものを言う。ガラス基板上に、ゲート配線は例えば縦方向に等間隔で配置されており、ソース又はドレイン配線は、横方向に等間隔で配置されている。一方、ゲート電極、ソース電極、ドレイン電極は、各画素を構成する上記ＵＮＩＴ中にそれぞれ設けられている。
【０００７】
ＴＦＴ基板の従来の製造方法
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５マスクプロセス、ハーフトーン露光を利用してマスクを４枚に減らした４枚マスクプロセス、等が知られている。
【０００８】
しかしながら、このようなＴＦＴ基板の製造法では、５枚ないし４枚のマスクを使用することから、その製造プロセスは工程数が大きなものとなりがちである。４枚マスクプロセスの場合でも３５ステップ（工程）、５枚マスクプロセスの場合では、４０ステップ（工程）を超える工程が必要であることが知られていいる。これらのように工程数が大きくなってしまうことによって製造歩留りが低下する恐れがある。また、工程数が多いので、工程が複雑となりがちであり、製造コストが過大になる恐れも無視できない。
【０００９】
５枚のマスクを用いた従来手法
マスクを５枚用いる手法によるＴＦＴ基板の製造の様子を説明する。この製造工程の様子を、図２０を用いて説明する。
【００１０】
（１）まず、ガラス基板２１０上に、金属Ａｌをスパッタリングによって堆積し、その後、所望形状にエッチングすることによってゲート電極２１２を設ける。この様子を示す断面模式図が図２０（１）に示されている。このゲート電極２１２の形状を設定するのに１枚目のマスクが必要である。
【００１１】
その後、ＳｉＮ膜（窒化シリコン膜）となるゲート絶縁膜２１３、及び、α−Ｓｉ：Ｈ（ｉ）膜２１４を順に積層する。
【００１２】
（２）次に、チャンネル保護層であるＳｉＮ膜（窒化シリコン膜）を堆積した後、ＣＨＦガスを用いてこのＳｉＮ膜を所望の形状にドライエッチングし、チャンネル保護層２１５を形成する。このチャンネル保護層２１５は、エッチストッパーと呼ばれる。このチャンネル保護層２１５を形成した後の模式断面図が図２０（２）に示されている。チャンネル保護層２１５の形状を確定するために２枚目のマスクが必要である。
【００１３】
（３）次に、α−Ｓｉ：Ｈ（ｉ）膜２１６を堆積する。さらにその上にＣｒ／Ａｌ二層膜を真空蒸着、又は、スパッタリング法で堆積する。
【００１４】
その後、このＣｒ／Ａｌ二層膜を、エッチングし、所望の形状のソース電極２１７ａ、ドレイン電極２１７ｂを形成する。このエッチングは、Ａｌに対してはＨ３ＰＯ４−ＣＨ３ＣＯＯＨ−ＨＮＯ３を用いたホトエッチングによって実行する。また、Ｃｒは硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって実行する。
【００１５】
さらに、α−Ｓｉ：Ｈ膜（２１６及び２１４）をＣＨＦガスを用いたドライエッチングとヒドラジン水溶液（ＮＨ２−ＮＨ２・Ｈ２０）を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Ｓｉ：Ｈ（ｉ）膜２１６及びα−Ｓｉ：Ｈ（ｉ）膜２１４を得る。
【００１６】
これらのエッチングの結果を示す断面模式図が図２０（３）に示されており、このエッチングの形状（ソース電極２１７ａ、ドレイン電極２１７ｂ、α−Ｓｉ：Ｈ（ｉ）膜２１６及びα−Ｓｉ：Ｈ（ｉ）膜２１４のパターン）を規定するために３枚目のマスクが必要である。
【００１７】
（４）次に、透明電極２１９を形成する前に、層間絶縁膜２１８を堆積する。そして、ソース電極２１７ａと次に述べる透明電極２１９とを電気的に接続するためのスルーホール２１８ａをエッチングで形成する。この形成には第４枚目のマスクが必要である。層間絶縁膜２１８にスルーホール２１８ａが開けられた様子を示す断面模式図が図２０（４）に示されている。
【００１８】
（５）次に、このソース電極２１７ａ及びドレイン電極２１７ｂのパターンが形成された上面に酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積する。この非晶質透明導電膜を蓚酸２０重量％の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極２１７ａと電気的に接続するような形状にパターニングする。これによって、透明電極２１９が形成される。この様子が図２０（５）に示されている。この透明電極２１９の形状を規定するために５枚目のマスクが必要である。５枚のマスクを用いたＴＦＴ基板の製造プロセスの一例は以上の通りである。
【００１９】
３枚マスクプロセスによるＴＦＴ基板の製造方法
従来の技術に対する改良として、マスクの数を減らし（例えば３枚）、より簡単なプロセスでＴＦＴ基板を製造することが考えられている。このような考えに基づき、３枚マスクによる製造方法が種々提案されている。
【００２０】
しかし、現在提案されている３枚マスクプロセスはいずれも実用に供することが困難なものが多い。例えば、下記特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７、にこのような３枚マスクプロセスによる製造方法が記載されている。しかしながら、これらに記載の３枚マスクプロセスでは、ゲート絶縁膜の陽極酸化工程が付加されている等、未だに非常に煩雑な製造プロセスであると言わざるを得ない。そのため、現在知られている３枚マスクプロセスを実用に供するメリットはほとんどない。
【００２１】
【特許文献１】特開２００４−３１７６８５号公報
【特許文献２】特開２００４−３１９６５５号公報
【特許文献３】特開２００５−０１７６６９号公報
【特許文献４】特開２００５−０１９６６４号公報
【特許文献５】特開２００５−０４９６６７号公報
【特許文献６】特開２００５−１０６８８１号公報
【特許文献７】特開２００５−１０８９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述したように、より簡単なプロセスでＴＦＴ基板を製造することができる方法が強く望まれている。特に、マスクの数を削減すれば、工程数が減り、より簡単なプロセスでＴＦＴ基板を作成することができる。
【００２３】
本発明は、係る課題に鑑みなされたものであり、ＴＦＴ基板の製造工程の工程数を削減し、製造処理時間を短縮し、よって製造コストを大幅に低減でき、且つ、製造歩留りを向上させる方法を及びそのＴＦＴ基板を提供することを目的とする。
【課題を解決するための手段】
【００２４】
（１）本発明は、上記課題を解決するために、ゲート配線及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、ソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備したＴＦＴ基板であって、さらに、前記第１のシリコン層と、前記第２のシリコン層と、第１の金属膜と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第１の金属膜と接続された透明電極層と、第２の金属膜と、の順に積層された積層膜を有し、前記積層膜の全部又は一部が  前記ソース・ドレイン電極であることを特徴とするＴＦＴ基板である。
【００２５】
このような構成のＴＦＴ基板によれば、マスクの数を減らした製造方法で製造することができる。
【００２６】
（２）また、本発明は、ゲート配線及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、ソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備し、前記ゲート配線上に前記ゲート配線を外部回路と接続するためのゲート配線取り出し部が設けられているＴＦＴ基板であって、さらに、前記ゲート配線と、前記ゲート絶縁膜と、前記第１のシリコン層と、前記ゲート絶縁膜に開けられたスルーホール及び前記第１のシリコン層に開けられたスルーホールを介して前記ゲート配線と接続された透明電極層と、の順に積層された積層膜を有し、前記積層膜の全部又は一部が、前記ゲート配線取り出し部の全部又は一部であることを特徴とするＴＦＴ基板である。
【００２７】
このような構成のＴＦＴ基板によれば、マスクの数を減らした製造方法で製造することができる。
【００２８】
（３）また、本発明は、ゲート配線及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、ソース配線又はドレイン配線となりうるソース・ドレイン配線、及び、ソース電極又はドレイン電極となりうるソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された透明電極と、を具備したＴＦＴ基板であって、さらに、第１の金属膜と、第１の透明導電膜と、第２の金属膜と、第２の透明導電膜と、の順に積層された積層膜を有し、前記積層膜の一部又は全部が、前記ソース電極又は前記ドレイン電極の全部又は一部であることを特徴とするＴＦＴ基板である。
【００２９】
このような構成のＴＦＴ基板によれば、マスクの数を減らした製造方法で製造することができる。
【００３０】
（４）また、本発明は、前記ゲート配線及び前記ソース・ドレイン配線及び前記ソース・ドレイン電極のうち、いずれかの上に、保護用透明導電層が設けられていることを特徴とする（３）に記載のＴＦＴ基板である。
【００３１】
このような構成によって、ＴＦＴ基板の耐久性を向上させることができる。
【００３２】
（５）また、本発明は、基板上に、第１の金属膜と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第２の金属膜と、第１のレジストと、をこの順に成膜する工程と、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する工程と、前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、ゲート配線と、ゲート電極と、を形成する工程と、前記第１のレジストを第１ｂレジストパターンに再形成する工程と、前記第１ｂのレジストパターンの前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の第２の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する工程と、前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、前記第２のレジストを第２のレジストパターンに形成する工程と、前記第２のレジストパターンの前記第２のレジストを用いて、ゲート配線パッド部を形成し、さらに、前記層間絶縁膜にスルーホールを形成する工程と、前記層間絶縁膜上に、透明導電膜と、補助導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、第三のマスクを用いて、ハーフトーン露光技術により、前記第３のレジストを第３ａのレジストパターンに形成する工程と、前記第３ａのレジストパターンの前記第３のレジストを用いて、前記ソース・ドレイン配線が位置する領域と、前記ソース・ドレイン電極が位置する領域と、前記画素電極部と、前記ゲート配線パッド部と、を覆い、前記第３のレジストが覆っていない領域の、前記絶縁膜と、前記補助導電層と、前記透明導電膜をエッチングする工程と、前記第３のレジストを第３ｂのレジストパターンに再形成する工程と、この第３ｂのレジストパターンの前記第３のレジストを用いて、前記画素電極部の前記絶縁膜と、前記補助導電層と、をエッチングし、透明画素電極と、ソース・ドレイン配線パッドと、ゲート配線パッドと、を形成する工程と、を有することを特徴とするＴＦＴ基板の製造方法である。
【００３３】
このような構成によって、３枚のマスクを用いてＴＦＴ基板を製造することができる。
【００３４】
（６）また、本発明は、基板上に、第１の金属膜と、第１の金属膜保護用透明導電層と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第２の金属膜と、第２の金属膜保護用透明導電層と、第１のレジストと、をこの順に成膜する工程と、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する工程と、前記第１ａのパターンに形成された前記第１のレジストを用いて、ゲート配線と、ゲート電極と、を形成する工程と、前記第１のレジストを第１ｂのレジストパターンに再形成する工程と、前記第１ｂのレジストパターンの前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の第２の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する工程と、前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、第二のマスクを用いて、露光技術により、前記第２のレジストを第２のレジストパターンに形成する工程と、前記第２のレジストパターンの前記第２のレジストを用いて、ゲート配線パッド部を形成し、さらに、前記層間絶縁膜にスルーホールを形成する工程と、前記層間絶縁膜上に、透明導電膜と、補助導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、第三のマスクを用いて、ハーフトーン露光技術により、前記第３のレジストを第３ａのレジストパターンに形成する工程と、前記第３ａのレジストパターンの前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極部と、前記ゲート配線パッド部と、を覆い、前記第３のレジストが覆っていない領域の、前記絶縁膜と、前記補助導電層と、前記透明導電膜をエッチングする工程と、前記第３のレジストを第３ｂのレジストパターンに再形成する工程と、前記第３ｂのレジストパターンの前記第３のレジストを用いて、前記ゲート配線パッドと、ソース・ドレイン配線パッドと、前記画素電極部の前記絶縁膜と、前記補助導電層と、をエッチングし、透明画素電極と、ソース・ドレイン配線パッドと、ゲート配線パッドと、を形成する工程と、を有することを特徴とするＴＦＴ基板の製造方法である。
【００３５】
このような構成によって、３枚のマスクを用いてＴＦＴ基板を製造することができる。
【００３６】
以下、実施例２関連の発明
（７）また、本発明は、ゲート配線金属膜及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、複数のソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備し、さらに、前記第１のシリコン層と、前記第２のシリコン層と、  第３の金属膜と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第３の金属膜と接続された透明電極層と、金属層とを、この順に積層して形成された積層体を具備し、前記積層体の一部又は全部が、前記ソース・ドレイン電極の一部又は全部であり、さらに、前記第１のシリコン層は、前記ソース・ドレイン配線の一部又は全部であり、いずれかの前記ソース・ドレイン配線の前記第１のシリコン層は、他のソース・ドレイン配線の前記第１のシリコン層と、電気的に絶縁されていることを特徴とするＴＦＴアレイ基板である。
【００３７】
このような構成のＴＦＴアレイ基板によれば、マスクの数を減らした製造方法で製造することができる。
【００３８】
（８）また、本発明は、ゲート配線金属膜及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、複数のソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備し、さらに、前記第１のシリコン層と、前記第２のシリコン層と、第３の金属層と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第３の金属膜と接続された透明電極層と、金属層とを、この順に積層されて形成された第１の積層体を具備し、前記第１の積層体の全部又は一部が、前記ソース・ドレイン電極部の一部又は全部であり、いずれかのソース・ドレイン配線の第１のシリコン層が、他のソース・ドレイン配線の前記第１のシリコン層と電気的に絶縁されており、前記ゲート配線金属膜と、前記ゲート絶縁膜に開けられたスルーホール及び前記第１のシリコン層に開けられたスルーホールを介して前記ソース・ドレイン配線と接続された透明電極層と、をこの順に積層した第２の積層体を有し、前記第２の積層体の全部又は一部が、ゲート配線パッドの全部又は一部であることを特徴とするＴＦＴアレイ基板である。
【００３９】
このような構成のＴＦＴアレイ基板によれば、マスクの数を減らした製造方法で製造することができ、また、あるソース・ドレイン配線と他のソース・ドレイン配線との間の絶縁性を確保することができる。
【００４０】
（９）また、本発明は、ゲート配線金属膜及びゲート絶縁膜と、第１のシリコン層及び第２のシリコン層と、複数のソース・ドレイン配線及びソース・ドレイン電極と、前記ソース・ドレイン電極に電気的に接続された画素電極と、を具備し、さらに、前記第１のシリコン層と、前記第２のシリコン層と、第３の金属層と、層間絶縁膜と、前記層間絶縁膜のスルーホールを通して前記第３の金属層に接続された透明導電層と、金属層と、透明導電層とを、この順に積層されて形成した第１の積層体を具備し、前記第１の積層体の全部又は一部が、前記ソース・ドレイン電極部の全部又は一部であり、いずれかのソース・ドレイン配線の第１のシリコン層が、他のソース・ドレイン配線の前記第１のシリコン層と電気的に絶縁されており、さらに、前記第３の金属層と、透明導電膜と、金属層と、前記透明導電膜とを、この順に積層した第２の積層体を具備し、前記ソース・ドレイン電極の少なくとも一方の全部又は一部が、前記第２の積層体の全部又は一部であることを特徴とするＴＦＴアレイ基板である。
【００４１】
このような構成のＴＦＴアレイ基板によれば、マスクの数を減らした製造方法で製造することができき、また、あるソース・ドレイン配線と他のソース・ドレイン配線との間の絶縁性を確保することができる。
【００４２】
（１０）また、本発明は、前記金属膜上に金属薄膜保護用透明導電層を設けたことを特徴とする（７）〜（９）のいずれかに記載のＴＦＴアレイ基板である。
【００４３】
このような構成によって、ＴＦＴアレイ基板の耐久性を向上させることができる。
【００４４】
（１１）また、本発明は、前記第３の金属層上に、第３の金属層保護用透明導電層を設けたことを特徴とする（７）〜（９）のいずれかに記載のＴＦＴアレイ基板である。
【００４５】
このような構成によって、ＴＦＴアレイ基板の耐久性を向上させることができる。
【００４６】
（１２）また、本発明は、前記金属層上に、金属層保護用透明導電層を設けたことを特徴とする請求項７〜９のいずれかに記載のＴＦＴアレイ基板である。
【００４７】
このような構成によって、ＴＦＴアレイ基板の耐久性を向上させることができる。
【００４８】
（１３）また、本発明は、基板上に、ゲート配線金属膜と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第３の金属膜と、第１のレジストと、をこの順に成膜する工程と、第一のマスクを用い、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する行程と、前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線金属膜をエッチングし、前記ゲート配線金属膜を、ゲート配線及びゲート電極となるように形成する行程と、前記第１のレジストを、第１ｂのレジストパターンに再形成する工程と、前記第１ｂレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の前記第３の金属膜、前記第２のシリコン層、を除去し、チャンネルを形成する行程と、前記ゲート配線と、前記ゲート電極と、前記ゲート絶縁膜と、を含む前記基板であって、前記ゲート電極及び前記ゲート絶縁膜上の前記第２のシリコン層と、前記第１のシリコン層と、前記第３の金属膜と、からなるソース・ドレイン電極を有する前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、第二のマスクを用い、ハーフトーン露光技術を用いて前記第２のレジストを所望の第２ａのレジストパターンを形成する行程と、前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、ゲート配線パッドが設けられる領域であるゲート配線パッド部にスルーホールを形成する工程と、前記第２ａのレジストパターンの前記第２のレジストを、第２ｂのレジストパターンに再形成する工程と、前記第２ｂレジストパターンに形成された前記第２のレジストを用いて、前記ソース・ドレイン電極が設けられる領域であるソース・ドレイン電極部の前記層間絶縁膜にスルーホールを形成する行程と、ソース・ドレイン配線間にある前記第１のシリコン層をエッチングし除去する工程と、透明導電膜と、金属層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、第三のマスクを用いて、ハーフトーン露光技術を用いて、前記第３のレジストを第３ａのレジストパターンを形成する工程と、前記第３ａのレジストパターンに形成された前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極が位置する領域である画素電極部と、前記ゲート配線パッド部と、を除き、前記絶縁膜と、前記金属層と、前記透明導電膜と、をエッチングし除去する工程と、前記第三のマスクを、第３ｂのレジストパターンに再形成する工程と、前記第３ｂのレジストパターンに形成された前記第三のマスクを用いて、前記ゲート配線パッド部と、前記ソース・ドレイン配線パッド部と、前記画素電極部と、に位置する前記絶縁膜及び前記金属層をエッチングし除去する工程と、を有することを特徴とするＴＦＴアレイ基板の製造方法である。
【００４９】
このような構成によって、３枚のマスクを用いてＴＦＴアレイ基板を製造することができ、また、あるソース・ドレイン配線と他のソース・ドレイン配線との間の絶縁性を確保することができる。
【００５０】
（１４）また、本発明は、基板上に、ゲート配線金属膜と、金属膜保護用透明導電層と、ゲート絶縁膜と、第１のシリコン層と、第２のシリコン層と、第３の金属膜と、第３の金属膜保護用透明導電層と、第１のレジストと、をこの順に成膜する工程と、第一のマスクを用い、ハーフトーン露光技術を用いて、前記第１のレジストを第１ａのレジストパターンに形成する行程と、前記第１ａのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線金属膜をエッチングし、前記ゲート配線金属膜を、ゲート配線及びゲート電極となるように形成する行程と、前記第１のレジストを、第１ｂのレジストパターンに再形成する工程と、前記第１ｂのレジストパターンに形成された前記第１のレジストを用いて、前記ゲート配線及び前記ゲート電極上の、前記第３の金属膜膜保護用透明導電層と、前記第３の金属膜と、前記第２のシリコン層と、を除去し、チャンネルを形成する行程と、前記ゲート配線と、前記ゲート電極と、前記ゲート絶縁膜と、を含む前記基板であって、前記ゲート電極及びゲート絶縁膜上の前記第２のシリコン層と、前記第１のシリコン層と、前記第３の金属膜と、前記第３の金属膜保護用透明導電層と、からなるソース・ドレイン電極を有する前記基板上に、層間絶縁膜と、第２のレジストと、をこの順に成膜する工程と、第二のマスクを用い、ハーフトーン露光技術を用いて前記第２のレジストを所望の第２ａのレジストパターンを形成する行程と、前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、ゲート配線パッドが設けられる領域であるゲート配線パッド部にスルーホールを形成する工程と、前記第２ａのレジストパターンの前記第２のレジストを、第２ｂのレジストパターンに再形成する工程と、前記第２ａのレジストパターンに形成された前記第２のレジストを用いて、前記ソース・ドレイン電極が設けられる領域であるソース・ドレイン電極部の前記層間絶縁膜にスルーホールを形成する行程と、ソース・ドレイン配線間にある前記第１のシリコン層をエッチングし除去する工程と、透明導電膜と、金属層と、金属層保護用透明導電層と、絶縁膜と、第３のレジストと、をこの順に成膜する工程と、第三のマスクを用いて、ハーフトーン露光技術を用いて、前記第３のレジストを第３ａのレジストパターンに形成する工程と、前記第３ａのレジストパターンに形成された前記第３のレジストを用いて、前記ソース・ドレイン配線と、前記ソース・ドレイン電極と、前記画素電極が位置する領域である画素電極部と、前記ゲート配線パッド部と、を除き、前記絶縁膜と、前記金属層保護用透明導電層と、前記金属層と、前記透明導電膜と、をエッチングし除去する工程と、前記第３のレジストを、第３ｂのレジストパターンに再形成した後、当該第３ｂのレジストパターンに形成された前記第３のレジストを用いて、前記ゲート配線パッド部と前記ソース・ドレイン配線パッド部と、前記画素電極部と、に位置する前記絶縁膜と、前記金属層保護用透明導電層と、前記金属層と、をエッチングし除去する工程と、を有することを特徴とするＴＦＴアレイ基板の製造方法である。
【００５１】
このような構成によって、３枚のマスクを用いてＴＦＴアレイ基板を製造することができ、また、あるソース・ドレイン配線と他のソース・ドレイン配線との間の絶縁性を確保することができる。
【００５２】
（１５）また、本発明は、前記透明導電膜は、酸化インジウムと、酸化亜鉛及び酸化スズ及び酸化ゲルマニウム及び酸化ジルコニウム及び酸化タングステン及び酸化モリブデン及び酸化ランタノイド系元素から成る第１の金属酸化物群から選択された１種以上の金属酸化物と、を含むことを特徴とする請求項（１）〜（４）又は（７）〜（９）のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板である。
【００５３】
このような構成によって、選択エッチング性を実現することができる。
【００５４】
（１６）また、本発明は、前記透明導電膜中の前記酸化インジウムに添加する金属酸化物の含有量は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする（１５）記載のＴＦＴ基板又はＴＦＴアレイ基板である。
【００５５】
このような構成によって、比抵抗が大きくなることを防止しつつ、選択エッチングにおける燐酸・酢酸・硝酸系エッチング液への耐性を得ることができる。
【００５６】
（１７）また、本発明は、前記金属膜保護用透明導電層と、前記バリヤー金属膜保護用透明導電層は、酸化インジウムと、酸化亜鉛及び酸化スズ及び酸化タングステン及び酸化セリウム及びランタノイド系酸化物から成る第２の金属酸化物群から選択された１種以上の金属酸化物と、を含み、透明導電膜中の酸化インジウムと酸化亜鉛と酸化スズと酸化タングステンと酸化セリウムの組成割合は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする（４）、（１０）、（１１）又は（１２）のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板である。。
【００５７】
このような構成によって、選択エッチング性を実現することができる。
【００５８】
（１８）また、本発明は、前記透明導電膜は、酸化インジウムと、酸化スズ及び酸化ゲルマニウム及び酸化ジルコニウム及び酸化タングステン及び酸化モリブデン及び酸化ランタノイド系元素から成る第１の金属酸化物群から選択された１種以上の金属酸化物と、
を含むことを特徴とする（５）、（６）、（１３）又は（１４）のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法である
このような構成によって、電池反応を抑制することができる。
【００５９】
（１９）また、本発明は、前記透明導電膜中の前記酸化インジウムに添加する金属酸化物の含有量は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする（１８）記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法である。
【００６０】
このような構成によって、選択エッチング性を実現することができる。
【００６１】
（２０）また、本発明は、前記第１の金属膜保護用透明導電層と、前記第２の金属膜保護用透明導電層とは、酸化インジウムと、酸化亜鉛及び酸化スズ及び酸化タングステン及び酸化セリウム及びランタノイド系酸化物から成る第２の金属酸化物群から選択された１種以上の金属酸化物と、を含み、透明導電膜中の酸化インジウムと酸化亜鉛と酸化スズと酸化タングステンと酸化セリウムの組成割合は、酸化インジウムに対して１〜２０ｗｔ％であることを特徴とする（５）、（６）、（１３）又は（１４）のいずれかに記載のＴＦＴ基板又はＴＦＴアレイ基板の製造方法である。
【００６２】
このような構成によって、選択エッチング性を実現することができる。
【発明の効果】
【００６３】
以上述べたように、本発明によれば、製造に使用するマスクを３枚に削減したので、製造工程数の削減、及び処理時間を短縮し、製造歩留りを向上させることができる。さらに、本発明によれば、工程数が削減されているので、製造コストが低減することも期待される。
【発明を実施するための最良の形態】
【００６４】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。本実施の形態では、３枚のマスクを用いたＴＦＴ（アレイ）基板の製造動作を説明する。
【００６５】
「実施例１」  
以下、実施例１の説明をする。
【００６６】
（ａ）第一のマスクを用いた処理
金属薄膜
まず、透光性のガラス基板１０上にＡｌとＭｏをこれらの順に高周波スパッタリング法を用いて膜厚２５０ｎｍ、５０ｎｍの金属薄膜１２を形成した。このようにしてＡｌとＭｏの２層から成る金属薄膜１２がガラス基板１０上に形成される。  
なお、Ｍｏ以外の金属として、Ｔｉ、Ｃｒ、等を使用することができる。この金属薄膜１２は、ゲート配線となる。
【００６７】
ところで、ゲート配線としてはＡｇ、Ｃｕなどの金属薄膜や合金薄膜を用いることが考えられる。しかしながら、酸化膜の生成が難しい場合もあるので、本実施例のようにＡｌ系を用いるのが好ましい。
【００６８】
また、Ａｌは純粋Ａｌでも良いが、Ｎｄ、Ｃｅ、Ｍｏ、Ｗ、Ｎｂなどの金属が添加されていても良い。Ｃｅ、Ｗ、Ｎｂなどは、透明導電膜との電池反応を抑える上でも好適である。添加量は、適宜選択できるが、０．１ｗｔ％から２．０ｗｔ％が好ましい。
【００６９】
また、この金属薄膜１２は、請求の範囲の第１の金属膜の好適な一例に相当する。
【００７０】
ゲート絶縁膜
次にグロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜１４を膜厚３００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いた。
【００７１】
第１のシリコン層及び第２のシリコン層
次に、続いて、α−Ｓｉ：Ｈ（ｉ）膜１６を膜厚３５０ｎｍ堆積する。このα−Ｓｉ：Ｈ（ｉ）膜１６は、請求の範囲の第１のシリコン層の好適な一例に相当する。  
この時、放電ガスとして、α−Ｓｉ：Ｈ（ｉ）膜１６は、ＳｉＨ４−Ｎ２系の混合ガスを用いる。
【００７２】
続いてα−Ｓｉ：Ｈ（ｎ）膜１８をＳｉＨ４−Ｈ２−ＰＨ３系の混合ガスを用いて膜厚３００ｎｍで堆積する。このα−Ｓｉ：Ｈ（ｎ）膜１８は、請求の範囲の第２のシリコン層の好適な一例に相当する。
【００７３】
バリヤー金属
次に、この上に、Ｍｏから成るバリヤー金属２０を膜厚５０ｎｍスパッタリング法により堆積する。このバリヤー金属２０は、請求の範囲の第２の金属膜（又は第３の金属膜）の好適な一例に相当する。
【００７４】
レジスト 
次に、第１のレジスト膜２２を形成した。  
以上のような処理によって、ガラス基板１０上に６層が設けられる。この様子が図１の断面図に示されている。
【００７５】
ハーフトーン露光
続いて、ハーフトーン露光により、第１のレジスト膜２２を所望のレジストパターンに形成する。このパターンを第１ａのレジストパターンと呼ぶ。
【００７６】
形成
次に、Ｍｏ膜であるバリヤー金属２０を、燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液用いてエッチングする。本実施の形態ではバリヤー金属２０としてＭｏ膜を利用しているが、Ｔｉ膜やＣｒ膜でも良い。  
さらに、α−Ｓｉ：Ｈ膜１６及び１８をＣＨＦガスを用いたドライエッチング及びヒドラジン（ＮＨ２−ＮＨ２・Ｈ２Ｏ）水溶液を用いたウェットエッチングを併用することによりエッチングする。この結果、α−ＳｉＨ（ｉ）膜１６を所望のパターンに形成し、また、α−Ｓｉ：Ｈ（ｎ）膜１８も所望のパターンに形成する。
【００７７】
続いて、ゲート絶縁膜１４を、ＣＨＦガスを用いたドライエッチングによりエッチングする。また、金属薄膜１２を、燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液を用いてエッチングした。金属薄膜１２は、上述したように、Ｍｏ／Ａｌ積層膜であるが、Ｃｒ／Ａｌ積層膜や、Ｔｉ／Ａｌ積層膜を用いても良い。  
このようにして、第１のエッチングが終了する。第１のエッチングが終了した後の平面図が図２に示されている。なお、この図２においては、最上層に位置する第１のレジスト膜２２は、省略され図示していない。
【００７８】
その後、第１のレジスト２２のレジストパターンをアッシングによって、第１ｂのレジストパターンに再形成する。この第１ｂのレジストパターンの第１のレジスト２２を用いて、バリヤー金属（Ｍｏ膜）２０、及びα−Ｓｉ：Ｈ（ｎ）膜１８を上述の方法でエッチングし、チャンネルを形成した。そして第１のレジスト２２ａを除去する。
【００７９】
さて、このようにしてチャンネルが形成された様子を示す平面図が図３に示されている。
【００８０】
（ｂ）第二のマスクを用いた処理
次に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である絶縁保護膜３０を膜厚３００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いた。さらに、第２のレジスト３２を塗布した。  
次に、第二のマスクにより、第２のレジスト３２を成形し、所定のレジストパターンを形成した。
【００８１】
そして、ＣＨＦガスを用いたドライエッチングにより絶縁保護膜３０をエッチングし、ゲート配線パッド部、ソース・ドレイン電極部にスルーホールを形成した。そして、ソース・ドレイン配線パッド部のバリヤー金属２０を露出させた（図４のＳＤＰ部参照）。
【００８２】
さらに、このエッチングによって、ゲート配線パッド部の金属薄膜１２を露出させた（図４のＧＰ部参照）。次に、第２のレジスト３２を剥離した。
【００８３】
このような処理の後の様子が図４に示されている。但し、図４においては、絶縁保護膜３０は立体的には描画せず、ハッチングでその設けられている位置を示した。この図４から、ゲートパッド部（ＧＰ部）及びソース・ドレインパッド部（ＳＤＰ部）に設けられているスルーホール以外の領域に絶縁保護膜３０が設けられていることが理解されよう。
【００８４】
（ｃ）第三のマスクを用いた処理
次に、透明導電膜として、酸化インジウム−酸化亜鉛−酸化スズ系の透明導電膜２４を、１２０ｎｍ厚みにスパッタリング法により堆積した。続いてＭｏ／Ａｌ膜をそれぞれ、５０ｎｍ、２５０ｎｍの厚みに形成し、補助導電膜２６を成膜した。続けて、ＳｉＮｘを上述の方法で２００ｎｍ堆積し、絶縁膜４０を形成した。さらに続けて、第３のレジスト膜２８を形成した。
【００８５】
ここで、第三のマスクを用いて、ハーフトーン露光により、第３のレジスト２８を所望の第３ａのレジストパターンに形成した。
【００８６】
第３のレジスト２８をこの第３ａのレジストパターンに形成した後、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰ以外の部分の、絶縁膜４０、補助導電膜２６、透明導電膜２４をエッチングした（図５、図６参照）。なお、補助導電膜２６は、上述したようにＭｏ／Ａｌ積層膜である。
【００８７】
このエッチング後の様子が図５に示されている。また、図６は、図５と同様の図の上で、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰがハッチングで示した図である。
【００８８】
この図５においては、第３のレジストは省略され図示されていないが、図６で示す画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰ以外の部分を第３のレジストが覆っており、この形状が第３ａのレジストパターンである。
【００８９】
また、図５や図６において、絶縁保護膜３０（図４にその位置が示されている）もその下に存在する構造を見やすくするために便宜上図示されていない。
【００９０】
さて、上記エッチングにおいては、Ｍｏ／Ａｌ積層膜である補助導電膜２６は、上述したように燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液を用いてエッチングした。また、上記絶縁膜４０はＣＨＦガスを用いたドライエッチングを用いてエッチングした。また、透明導電膜２４は、蓚酸水溶液によってエッチングした。
【００９１】
その後、レジストパターンをアッシングにより再形成し、第３ｂのレジストパターンに再形成した。
【００９２】
次に、この第３ｂのレジストパターンの第３のレジスト２８を用いて、下記の領域の絶縁膜４０及び補助導電膜２６（Ｍｏ／Ａｌ膜）をエッチングした。
【００９３】
（ア）画素電極部ＰＤ
（イ）ソース・ドレイン配線パッド部ＳＤＷＰ
（ウ）ゲート配線パッド部ＧＰ
これらの領域に位置する絶縁膜４０及び補助導電膜２６（Ｍｏ／Ａｌ膜）をエッチングした。図７には、これらの領域がハッチングで示されている。絶縁膜４０は、ＣＨＦガスを用いたドライエッチングを用いてエッチングした。また、補助導電膜２６は、燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液を用いてエッチングした。
【００９４】
このようなエッチングによって、透明画素電極５０、ソース・ドレイン配線パッド５２、ゲート配線パッド５４を形成した。この様子が図８に示されている。但し、図８においては、積層の様子を示すために、第３のレジスト２８は示されていない。後述するように、図８は、第３のレジストを除去した状態の図とも言えよう。
【００９５】
なお、透明画素電極５０は、「電極」を表し、画素電極部ＰＤは、透明画素電極が位置する「領域・場所」を表す。また、ソース・ドレイン配線パッドは、「パッド」を表し、ソース・ドレイン配線パッド部ＳＤＷＰは、ソース・ドレイン配線パッドが位置する「領域・場所」を表す。また、ゲート配線パッドも、「パッド」を表し、ゲート配線パッド部ＧＰは、ゲート配線パッドが位置する「領域・場所」を表す。
【００９６】
最後に第３のレジスト２８を除去して、所望のＴＦＴ基板が得られた。この結果が図８に示されている。
【００９７】
「実施例２」
次に、実施例２を説明する。この実施例２は、隣接するソース・ドレイン配線の間の絶縁性を向上させたものである。
【００９８】
（ａ）第一のマスクを用いた処理
本実施例２における第一のマスクを用いた処理は、上記実施例１と同様であるので実施例１を参照されたい。
【００９９】
（ｂ）第二のマスクを用いた処理
次に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である絶縁保護膜３０を膜厚２５０ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いた。さらに、第２のレジスト３２を塗布した。  
次に、ハーフトーン露光を用いて、第二のマスクにより第２のレジスト３２を成形し、所定の第２ａのレジストパターンを形成した。
【０１００】
そして、ＣＨＦガスを用いたドライエッチングにより絶縁保護膜３０をエッチングし、ゲート配線パッド部（ＧＰ）の金属薄膜１２を露出させた（図９のＧＰ部参照）。
【０１０１】
さらに、第二のレジストパターンをアッシングし、第２ｂのレジストパターンに再形成した。この第２ｂのレジストパターンに成形された第２のレジスト３２を用いて、下記の２箇所のエッチングを行った。
【０１０２】
（第１箇所）まず、ソース・ドレイン配線パッド部（図９のＳＤＰ）の絶縁保護膜３０をエッチングし、このソース・ドレイン配線パッド部にスルーホールを形成した。このスルーホールの形成によって、バリヤー金属２０を露出させている。
【０１０３】
（第２箇所）さらに、複数のソース・ドレイン配線の相互の間の絶縁を確保するために、α−Ｓｉ：Ｈ（ｉ）膜（第１のシリコン層）１６をエッチングしている。エッチングする場所は、図９におけるＷ部である。なお、図９は、これらのエッチングをした後の様子を示す平面図である。この図９においては、各層の構造を明確に示すため、第２のレジスト３２や、絶縁保護膜３０は省略して図示していない。なお、図９のＡ−Ａ’部、Ｂ−Ｂ’部の断面図が図１０に示されている。
【０１０４】
本実施例２では、このＷ部におけるα−Ｓｉ：Ｈ（ｉ）膜（第１のシリコン層）１６をエッチングすることによって、後に配置するソース・ドレイン配線の相互の間の絶縁を確保している。この意義を、図１１に基づき説明する。
【０１０５】
ソース・ドレイン配線の相互の間の絶縁
本実施例２において製造するＴＦＴアレイ基板は、その名の通り、ＴＦＴ（薄膜トランジスタ）を複数個アレイ状に配置した基板である。その一部の様子が図１２に示されている。図１１には、ＴＦＴ（薄膜トランジスタ）が４個「田の字」型に配置された状態を示す説明図が示されている。この１個のＴＦＴが配置されている矩形をＵＮＩＴ６０と呼ぶ。実際には、このようなＵＮＩＴ６０が縦横に数多くアレイ状に配置されている。便宜上、図１１においては、４個の各ＵＮＩＴ６０を、ＵＮＩＴ６０ａ、ＵＮＩＴ６０ｂ、ＵＮＩＴ６０ｃ、ＵＮＩＴ６０ｄ、と呼ぶ。
【０１０６】
図１１に示すように、各ＵＮＩＴ６０ａ、６０ｂ、６０ｃ、６０ｄには、それぞれソース・ドレイン配線７０ａ、７０ｂ、７０ｃ、７０ｄが設けられている。そして、このソース・ドレイン配線７０は、横方向に隣接するＵＮＩＴ６０間で接続している。すなわち、ソース・ドレイン配線７０ａは、その横方向のＵＮＩＴ６０ｄのソース・ドレイン配線７０ｄと接続している。また、ソース・ドレイン配線７０ｂは、その横方向のＵＮＩＴ６０ｃのソース・ドレイン配線７０ｃと接続している。このように、ソース・ドレイン配線７０は、横方向に連なった構成を採用している。
【０１０７】
一方、各ＵＮＩＴ６０ａ、６０ｂ、６０ｃ、６０ｄには、それぞれゲート配線７２ａ、７２ｂ、７２ｃ、７２ｄが設けられている。そして、このゲート配線７２は、縦方向に隣接するＵＮＩＴ６０間で接続している。すなわち、ゲート配線７２ａは、その縦方向のＵＮＩＴ６０ｂのゲート配線７２ｂと接続している。また、ゲート配線７２ｄは、その縦方向のＵＮＩＴ６０ｃのゲート配線７２ｃと接続している。このように、ゲート配線７２は、縦方向に連なった構成を採用している。
【０１０８】
本実施例２において特徴的なことは、ゲート配線７２のＷ部において、α−Ｓｉ：Ｈ（ｉ）膜（第１のシリコン層）１６をエッチングして除去し、その下のゲート絶縁膜１４を露呈させている点である。この結果、α−Ｓｉ：Ｈ（ｉ）膜１６の縦方向の電気的な接続が絶たれ、隣接するソース・ドレイン配線７０の間の絶縁を確保することができるのである。
【０１０９】
言い換えれば、このα−Ｓｉ：Ｈ（ｉ）膜１６の存在によって、ソース・ドレイン配線７０ａと、ソース・ドレイン配線７０ｂとの間の絶縁が確保されずクロス・トークが生じる恐れがあるが、本実施例２では、そのような恐れを減少させたものである。
【０１１０】
さて、このように、ゲート配線７２におけるα−Ｓｉ：Ｈ（ｉ）膜１６の縦方向の接続を絶てばよいので、α−Ｓｉ：Ｈ（ｉ）膜１６をエッチングする箇所は何処でもかまわない。本実施例２では、ソース・ドレイン配線７０と重なる位置であるＷ部をエッチングする箇所として選択したが、他の場所でもかまわない。要するに縦方向の接続を絶てれば何処でもかまわないのである。
【０１１１】
このようなＷ部のエッチングの様子を示すために図９のＣ−Ｃ’（つまりＷ部）の断面図が図１２に示されている。図１２においては、（１）エッチングの前、（２）エッチング後の双方の断面図が示されている。
【０１１２】
このように、本実施例２では、隣接する他のＴＦＴに属するソース・ドレイン配線７０との間に位置するα−Ｓｉ：Ｈ（ｉ）膜１６の一部をエッチングし除去することによって、ソース・ドレイン配線７０相互の絶縁性を確保することができ、クロス・トークの低減等の効果を得ることができる。
【０１１３】
したがって、本実施例２に係るＴＦＴ基板を用いれば、高画質なＴＦＴ液晶基板、高画質な有機ＥＬ基板、高画質な無機ＥＬ発光デバイスを構成することができる。
【０１１４】
（ｃ）第三のマスクを用いた処理
次に、透明導電膜として、酸化インジウム−酸化亜鉛−酸化スズ系の透明導電膜１２４を、１２０ｎｍ厚みにスパッタリング法により堆積した。続いてＭｏ／Ａｌ膜をそれぞれ、５０ｎｍ、２５０ｎｍの厚みに形成し、補助導電膜１２６を成膜した。続けて、ＳｉＮｘを上述の方法で２００ｎｍ堆積し、絶縁保護膜１４０を形成した。さらに続けて、第３のレジスト膜１２８を形成した。
【０１１５】
このような堆積の様子を表す断面図が図１３に示されている。この図１３は、図１０の状態から、上記各層を堆積した状態となっている。但し、最後の第３のレジスト１２８は省略され、図示されていない。
【０１１６】
ここで、第三のマスクを用いて、ハーフトーン露光により、第３のレジスト１２８を所望の第３ａのレジストパターンに形成した。
【０１１７】
第３のレジスト２８をこの第３ａのレジストパターンに形成した後、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰ以外の部分の、絶縁保護膜１４０、補助導電膜１２６、透明導電膜１２４をエッチングした（図１４、図１６参照）。なお、補助導電膜２６は、上述したようにＭｏ／Ａｌ積層膜である。
【０１１８】
このエッチング後の様子が図１４に示されている。また、図１４中のＤ−Ｄ’、Ｅ−Ｅ’、Ｆ−Ｆ’部の断面図が図１５に示されている。また、図１６は、図１４と同様の図の上で、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰをハッチングで示した図である。
【０１１９】
この図１４においては、第３のレジスト１２８は省略され図示されていないが、図１６で示す画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰ以外の部分を第３のレジスト１２８が覆っており、この形状が第３ａのレジストパターンである。
【０１２０】
また、図１４や図１６において、絶縁保護膜３０（その位置は前述した図４で示されている位置と同様である）もその下に存在する構造を見やすくするために便宜上図示されていない。また、断面図１５においても絶縁保護膜３０は省略され図示されていない。
【０１２１】
さて、上記エッチングにおいては、Ｍｏ／Ａｌ積層膜である補助導電膜１２６は、上述したように燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液を用いてエッチングした。また、上記絶縁保護膜１４０はＣＨＦガスを用いたドライエッチングを用いてエッチングした。また、透明導電膜１２４は、蓚酸水溶液によってエッチングした。
【０１２２】
その後、レジストパターンをアッシングにより再形成し、第３ｂのレジストパターンに再形成した。
【０１２３】
次に、この第３ｂのレジストパターンの第３のレジスト１２８を用いて、下記の領域の絶縁保護膜１４０及び補助導電膜１２６（Ｍｏ／Ａｌ膜）をエッチングした。
【０１２４】
（ア）画素電極部ＰＤ
（イ）ソース・ドレイン配線パッド部ＳＤＷＰ
（ウ）ゲート配線パッド部ＧＰ
これらの領域に位置する絶縁保護膜１４０及び補助導電膜１２６（Ｍｏ／Ａｌ膜）をエッチングした。図１７にはこれらの領域がハッチングで示されている。
【０１２５】
また、エッチング後の様子が図１８に示されている。さらに図１８のＧ−Ｇ’、Ｈ−Ｈ’、Ｉ−Ｉ’の断面図が図１９に示されている。
【０１２６】
絶縁保護膜１４０は、ＣＨＦガスを用いたドライエッチングを用いてエッチングした。また、補助導電膜１２６は、燐酸・酢酸・硝酸・水（９：８：１：２  体積比）系エッチング液を用いてエッチングした。
【０１２７】
このようなエッチングによって、透明画素電極１５０、ソース・ドレイン配線パッド１５２、ゲート配線パッド１５４を形成した。この様子が図１８に示されている。また、その断面図が図１９に示されている。但し、図１８においては、積層の様子を示すために、第３のレジスト１２８は示されていない。言い換えれば、図１８は、第３のレジストを除去した後の状態の図とも言えよう。
【０１２８】
最後に第３のレジスト１２８を除去して、所望のＴＦＴ基板が得られた。この結果が上述した図１８に示されている。
【０１２９】
（ｄ）エッチングに関する考察
ここで、本実施の形態で透明導電膜２４（１２４）として用いた酸化インジウム−酸化亜鉛−酸化スズ系の透明導電膜２４（１２４）は、蓚酸ではエッチングできるが、燐酸・酢酸・硝酸系エッチング液では、エッチング速度が遅く、エッチングされない。
【０１３０】
また、この透明導電膜２４（１２４）は、酸化亜鉛−酸化スズの含有量を制御することにより、選択エッチング性を出すことが可能である。酸化亜鉛−酸化スズの含有量としては、２０重量％以上が必要であり、残りは酸化インジウムで良い。酸化亜鉛の含有量は、１０〜４０重量％、酸化スズの含有量は、１０〜４０重量％が良好である。１０重量％未満では、燐酸・酢酸・硝酸系エッチング液への耐性がなくなる場合もあるからである。一方、４０重量％以上では、比抵抗が大きくなってしまう恐れがある。
【０１３１】
好ましくは、酸化亜鉛が１０〜３０重量％、酸化スズが１５〜３０重量％、残りが酸化インジウムという構成が好適である。
【０１３２】
また、本実施の形態では、透明導電膜２４（１２４）として酸化インジウム−酸化亜鉛−酸化スズ系の透明導電膜を利用したが、これに限定されるものではなく、他の種類の透明導電膜でも良い。
【０１３３】
蓚酸水溶液でエッチングが可能であり、燐酸・酢酸・硝酸の混酸に溶解しない透明導電膜であれば、どのような透明導電膜でも使用できる。また、例えば、非晶質状態では、蓚酸水溶液、燐酸・酢酸・硝酸の混酸に溶解するが、加熱などにより結晶化などの膜質変化をもたらし、燐酸・酢酸・硝酸の混酸に不溶となるような透明導電膜でも使用することが可能である。
【０１３４】
このように、加熱等の処理を施せば利用可能な透明導電膜としては、酸化インジウムに、次の金属酸化物群から選択した１種以上の金属酸化物を添加したものが挙げられる。
【０１３５】
金属酸化物群：｛酸化スズ、酸化ゲルマニウム、酸化ジルコニウム、酸化タングステン、酸化モリブデン、ランタノイド系金属酸化物｝
ランタノイド経験属酸化物としては、例えば酸化セリウムが挙げられる。
【０１３６】
これらの中でも、特に｛酸化インジウムと酸化スズ｝、｛酸化インジウムと酸化タングステン｝、｛酸化インジウムと酸化ランタノイド系元素（例えば酸化セリウム）｝の組み合せは好適に用いられる。
【０１３７】
添加する金属の量としては、酸化インジウムに対して１〜２０ｗｔ％、好ましくは３〜１５ｗｔ％である。１ｗｔ％未満では、成膜時に結晶化し、蓚酸水溶液に溶解しなくなったり、比抵抗が大きくなり、透明導電膜として好適に使用できないものになったりする場合がある。一方、２０ｗｔ％超では、加熱などにより結晶化などの膜質変化を起こさせる場合に、膜質変化が起きず、燐酸・酢酸・硝酸の混酸に溶解し、画素電極の形成が難しくなるなどの問題が発生することがある。
【０１３８】
（ｅ）保護用透明導電膜
また、金属薄膜上に金属薄膜保護用透明導電層を設けることや、バリヤー金属層上にバリヤー金属保護用透明導電層を設けることも好ましい。
【０１３９】
このような構成を採用することによって、層間絶縁膜にスルーホールを形成する場合、下地層である金属薄膜や、バリヤー金属層にダメージを与えなくなるのである。したがって、最終的に得られるＴＦＴ基板は、より一層安定に作動するようになり、そのＴＦＴ基板を用いて作成する液晶表示装置や、電界発光装置なども安定して作動するようになることが期待される。
【０１４０】
なお、金属薄膜保護用透明導電層、バリヤー金属保護用透明導電層としては、透明導電膜と同一の素材を用いることが好ましい。同一の材料を用いることによって、材料の種類が増加することを防止できる。なお、材料は、エッチング特性、保護膜特性などから選択すればよい。
【図面の簡単な説明】
【０１４１】
【図１】ガラス基板上に所定の膜が積層された様子を示す断面図である。
【図２】第一のマスクを用いて最初のエッチングが終了した後の平面図である。
【図３】チャンネルが形成された様子を示す平面図である。
【図４】第二のマスクを用いたエッチング後の様子を示す平面図である。
【図５】第二のマスクを用いたエッチング後の様子を示す平面図である。
【図６】図５において、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰをハッチングで示した図である。
【図７】画素電極部ＰＤ、ソース・ドレイン配線パッド部ＳＤＷＰ、ゲート配線パッド部ＧＰをハッチングで示した平面図である。
【図８】透明画素電極、ソース・ドレイン配線パッド、ゲート配線パッドを形成した様子を示す平面図である。
【図９】実施例２の第二のマスクを用いたエッチング後の様子を示す平面図である。
【図１０】図９のＡ−Ａ’部、Ｂ−Ｂ’部の断面図である。
【図１１】ＴＦＴ（薄膜トランジスタ）が４個「田の字」型に配置された状態を示す説明図である。
【図１２】図９のＣ−Ｃ’（Ｗ部）の断面図である。
【図１３】実施例２において、透明導電膜、補助導電膜、絶縁保護膜を堆積した様子を示す断面図である。
【図１４】第三のマスクを用いたエッチング後の平面図である。
【図１５】図１４の断面図である。
【図１６】図１４において、画素電極部ＰＤ及びソース・ドレイン配線部ＳＤＷ及びゲート配線パッド部ＧＰをハッチングで示した図である。
【図１７】実施例２において画素電極部ＰＤ、ソース・ドレイン配線パッド部ＳＤＷＰ、ゲート配線パッド部ＧＰをハッチングで示した図である。
【図１８】実施例２の第三のマスクを用いたエッチング後の様子を示す平面図である。
【図１９】図１８の断面図である。
【図２０】マスクを５枚用いる従来の手法を説明するための断面模式図である。
【符号の説明】
【０１４２】
１０  ガラス基板
１２  金属薄膜
１４  ゲート絶縁膜
１６  α−Ｓｉ：Ｈ（ｉ）膜
１８  α−Ｓｉ：Ｈ（ｎ）膜
２０  バリヤー金属
２２  第１のレジスト膜
２４  透明導電膜
２６  補助導電膜
２８  第３のレジスト
３０  絶縁保護膜
３２  第２のレジスト
４０  絶縁膜
５０  透明画素電極
５２  ソース・ドレイン配線パッド
５４  ゲート配線パッド
６０  ＵＮＩＴ
７０  ソース・ドレイン配線
７２  ゲート配線
１００  容器
１２４  透明導電膜
１２６  補助導電膜
１２８  第３のレジスト（膜）
１４０  絶縁保護膜
１５０  透明画素電極
１５２  ソース・ドレイン配線パッド
１５４  ゲート配線パッド
２１０  ガラス基板
２１２  ゲート電極
２１３  ゲート絶縁膜
２１４  α−Ｓｉ：Ｈ（ｉ）膜
２１５  チャンネル保護層
２１６  α−Ｓｉ：Ｈ（ｉ）膜
２１７ａ  ソース電極
２１７ｂ  ドレイン電極
２１８  層間絶縁膜
２１９  透明電極
ＧＰ    ゲート配線パッド部
ＰＤ    画素電極部
ＳＤＷ  ソースドレイン配線部
ＳＤＷＰ  ソースドレイン配線パッド部
【図１】
2007227440.tif 000003
【図２】
2007227440.tif 000004
【図３】
2007227440.tif 000005
【図４】
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【図５】
2007227440.tif 000007
【図６】
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【図７】
2007227440.tif 000009
【図８】
2007227440.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2007227440.tif 000016
【図１５】
2007227440.tif 000017
【図１６】
2007227440.tif 000018
【図１７】
2007227440.tif 000019
【図１８】
2007227440.tif 000020
【図１９】
2007227440.tif 000021
【図２０】
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