(57)【要約】【課題】大電流の高速スイッチング動作を行うことを可能にする。【解決手段】＋側電源配線パターンと−側電源配線パターンとを絶縁材料よりなる基板の一方の面の内側にレイアウトするとともに、出力配線パターンを上記基板の他方の面の内側にレイアウトして、上記＋側電源配線パターンおよび上記−側電源配線パターンと上記出力配線パターンとが上記絶縁材料をはさんで対面するように配置し、上記＋側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上に複数個のディスクリートのＦＥＴ素子を並列実装し、上記ＦＥＴ素子を同時にスイッチングする。【選択図】        図１
2007028701.tif 000002
【特許請求の範囲】
【請求項１】
＋側電源配線パターンと−側電源配線パターンとを絶縁材料よりなる基板の一方の面の内側にレイアウトするとともに、出力配線パターンを前記基板の他方の面の内側にレイアウトして、前記＋側電源配線パターンおよび前記−側電源配線パターンと前記出力配線パターンとが前記絶縁材料をはさんで対面するように配置し、
前記＋側電源配線パターン、前記−側電源配線パターンおよび前記出力配線パターン上に複数個のディスクリートのＦＥＴ素子を並列実装し、前記ＦＥＴ素子を同時にスイッチングする
ことを特徴とずるＦＥＴモジュール。
【請求項２】
請求項１に記載のＦＥＴモジュールにおいて、
ソース電位配線パターンを前記一方の面の表面たる外側にレイアウトするとともに、ゲート駆動配線パターンを前記他方の面の表面たる外側にレイアウトして、前記ソース電位配線パターンと前記ゲート駆動配線パターンとが前記絶縁材料をはさんで対面するように配置した
ことを特徴とずるＦＥＴモジュール。
【請求項３】
請求項２に記載のＦＥＴモジュールにおいて、
前記ゲート駆動配線パターンを広くした
【請求項４】
請求項２または３のいずれか１項に記載のＦＥＴモジュールにおいて、
前記ゲート駆動配線パターンの共通パターンと前記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込む
ことを特徴とするＦＥＴモジュール。
【請求項５】
複数個並列接続したＦＥＴ素子を絶縁材料よりなる基板上のパターンでブリッジ接続し、電源端子と出力端子とを前記基板面の中心部に配置し、電源配線パターンと出力配線パターンとを前記基板面の内側にレイアウトし、ゲート駆動配線パターンを前記基板面の外側たる表面にレイアウトしてハーフブリッジ回路を構成する
ことを特徴とするＦＥＴモジュール。
【請求項６】
請求項１、２、３、４または５のいずれか１項に記載のＦＥＴモジュールを複数個並列接続した誘導加熱用インバータ。
【請求項７】
請求項１、２、３、４または５のいずれか１項に記載のＦＥＴモジュールを複数個フルブリッジ接続した誘導加熱用インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴモジュールおよび誘導加熱用インバータに関し、さらに詳細には、誘導加熱用高周波電源のインバータ回路に使用して好適なＦＥＴモジュールおよび当該ＦＥＴモジュールを用いた誘導加熱用インバータに関し、特に、高速スイッチングを必要とする高周波電源に用いて好適なＦＥＴモジュールおよび当該ＦＥＴモジュールを用いた誘導加熱用インバータに関する。
【背景技術】
【０００２】
従来のＦＥＴモジュールは、セラミック基板上の銅箔パターンに複数個のＦＥＴチップ素子を配置し、これら複数個のＦＥＴチップ素子を複数本のアルミワイヤボンディングワイヤで並列接続し、また、電源端子、出力端子および制御端子とＦＥＴチップとの間の配線に銅板配線を使用することにより、高電圧、かつ、大電流のスイッチングを可能としている。
【０００３】
しかしながら、銅板の空間配線は、配線インダクタンスＬが大きいため、スイッチング時のドレイン−ソース間のサージ電圧Ｅ（Ｅ＝−Ｌｄｉ／ｄｔ）が大きい。
【０００４】
このため、高速スイッチングを行う場合、即ち、ｄｉ／ｄｔが大きい場合にはサージ電圧が増大し、これによりＦＥＴ素子が電圧破壊することを避けるため、ＦＥＴ素子の定格電流に対してディレーレーティングを小さくする必要があった。
【０００５】
また、ゲート配線においても、配線インダクタンスにより、ゲート駆動信号の立ち上がり／立ち下がりを高速にした場合にリンギングを生じ、ＦＥＴ素子のターンオン／ターンオフ時誤動作を引き起こすことになる。
【０００６】
以上の理由により、従来のＦＥＴモジュールにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。
【０００７】
同様に、従来のＦＥＴモジュールを用いた誘導加熱用インバータにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。
【０００８】
なお、本願出願人が特許出願のときに知っている先行技術は、文献公知発明に係る発明ではないため、記載すべき先行技術文献情報はない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、大電流の高速スイッチング動作を行うことを可能にしたＦＥＴモジュールおよび誘導加熱用インバータを提供しようとするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のうち請求項１に記載の発明は、＋側電源配線パターンと−側電源配線パターンとを絶縁材料よりなる基板の一方の面の内側にレイアウトするとともに、出力配線パターンを上記基板の他方の面の内側にレイアウトして、上記＋側電源配線パターンおよび上記−側電源配線パターンと上記出力配線パターンとが上記絶縁材料をはさんで対面するように配置し、上記＋側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上に複数個のディスクリートのＦＥＴ素子を並列実装し、上記ＦＥＴ素子を同時にスイッチングするようにしたものである。
【００１１】
この本発明のうち請求項１に記載の発明においては、＋側電源配線パターンと−側電源配線パターンとを絶縁材料よりなる基板の一方の面の内側にレイアウトするとともに、出力配線パターンを上記基板の他方の面の内側にレイアウトして、上記＋側電源配線パターンおよび上記−側電源配線パターンと上記出力配線パターンとを上記絶縁材料をはさんで対面するように配置しており、上記基板は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、ＦＥＴ素子の定格電流に対してディレーティングを大きく設定することができるため、大電流の高速スイッチングが可能となる。
【００１２】
また、本発明のうち請求項２に記載の発明は、本発明のうち請求項１に記載の発明において、ソース電位配線パターンを上記一方の面の表面たる外側にレイアウトするとともに、ゲート駆動配線パターンを上記他方の面の表面たる外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記絶縁材料をはさんで対面するように配置したものである。
【００１３】
この本発明のうち請求項２に記載の発明においては、ソース電位配線パターンを上記一方の面の表面たる外側にレイアウトするとともに、ゲート駆動配線パターンを上記他方の面の表面たる外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記絶縁材料をはさんで対面するように配置しているため、配線インダクタンスが低減され、ＦＥＴ素子のゲートチャージ／ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、ＦＥＴ素子のターンオン／ターンオフ時誤動作を防止することができる。
【００１４】
また、本発明のうち請求項３に記載の発明は、本発明のうち請求項２に記載の発明において、上記ゲート駆動配線パターンを広くしたものである。
【００１５】
この本発明のうち請求項３に記載の発明においては、ゲート駆動配線パターンを広くすることにより、基板は比誘電率が低いために配線インピーダンスが低減し、複数個のＦＥＴ素子を同時にターンオン／ターンオフする場合に各ゲート駆動電流のバランスがとれ、各ＦＥＴ素子のターンオン／ターンオフ時間のばらつきが抑圧され、特定のＦＥＴ素子への電流集中が回避できるようになるため、複数個のＦＥＴ素子を高速に同時オン／オフすることが可能となる。
【００１６】
また、本発明のうち請求項４に記載の発明は、本発明のうち請求項２または３のいずれか１項に記載の発明において、上記ゲート駆動配線パターンの共通パターンと上記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込むようにしたものである。
【００１７】
この本発明のうち請求項４に記載の発明においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子（例えば、１０ｋΩ以上である。）を組み込むことにより、使用者が誤ってゲート端子を開放状態のままＦＥＴ素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が０Ｖに保たれ、ＦＥＴ素子のゲートがＯＦＦ電位となるため、ＦＥＴ素子が破壊されない。
【００１８】
また、本発明のうち請求項５に記載の発明は、複数個並列接続したＦＥＴ素子を絶縁材料よりなる基板上のパターンでブリッジ接続し、電源端子と出力端子とを上記基板面の中心部に配置し、電源配線パターンと出力配線パターンとを上記基板面の内側にレイアウトし、ゲート駆動配線パターンを上記基板面の外側たる表面にレイアウトしてハーフブリッジ回路を構成するようにしたものである。
【００１９】
この本発明のうち請求項５に記載の発明においては、複数個並列接続したＦＥＴ素子を絶縁材料よりなる基板上のパターンでブリッジ接続し、電源端子と出力端子とを上記基板面の中心部に配置し、電源配線パターンと出力配線パターンとを上記基板面の内側にレイアウトし、ゲート駆動配線パターンを上記基板面の外側たる表面にレイアウトしてハーフブリッジ回路を構成することにより、面電流が導電体の低インピーダンス部分の最短距離に流れやすくなる性質から、ゲート信号パターンへ出力電流の流入する現象を抑圧し、ゲート駆動電流が出力電流に振られる現象を回避できるため、大電流の高速スイッチング動作を行うことが可能となる。
【００２０】
また、本発明のうち請求項６に記載の発明は、本発明のうち請求項１、２、３、４または５のいずれか１項に記載の発明によるＦＥＴモジュールを複数個並列接続して誘導加熱用インバータを構成したものである。
【００２１】
この本発明のうち請求項６に記載の発明においては、本発明のうち請求項１、２、３、４または５のいずれか１項に記載の発明によるＦＥＴモジュールを複数個並列接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
【００２２】
また、本発明のうち請求項７に記載の発明は、本発明のうち請求項１、２、３、４または５のいずれか１項に記載の発明によるＦＥＴモジュールを複数個フルブリッジ接続して誘導加熱用インバータを構成したものである。
【００２３】
この本発明のうち請求項７に記載の発明においては、本発明のうち請求項１、２、３、４または５のいずれか１項に記載の発明によるＦＥＴモジュールを複数個フルブリッジ接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
【発明の効果】
【００２４】
本発明は、以上説明したように構成されているので、大電流の高速スイッチング動作を行うことが可能になるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、添付の図面に基づいて、本発明によるＦＥＴモジュールおよび誘導加熱用インバータの実施の形態の一例について説明する。
【００２６】
図１（ａ）（ｂ）（ｃ）（ｄ）には本発明の実施の形態の一例によるＦＥＴモジュールの構成説明図が示されており、図２には、図１（ａ）（ｂ）（ｃ）（ｄ）に示す本発明によるＦＥＴモジュールの電気回路図が示されている。なお、図１（ａ）は本発明によるＦＥＴモジュールの正面図であり、図１（ｂ）は本発明によるＦＥＴモジュールの平面図、即ち、後述する基板１２のＡ面の表面を示す図であり、図１（ｃ）は後述する基板１２のＢ面の表面を示す図であり、図１（ｄ）は本発明によるＦＥＴモジュールの左側面図である。
【００２７】
この本発明によるＦＥＴモジュール１０は、後述する各構成物を一体化したＦＥＴハーフブリッジモジュールとして構成されている。
【００２８】
このＦＥＴモジュール１０において、基板１２は、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いて形成されている。
【００２９】
この基板１２は、電気的に絶縁された樹脂スペーサ１４を介して、放熱用ブロック１６に固定されている。
【００３０】
また、複数個並列接続したＦＥＴ素子１８は、放熱用ブロック１６へビス２０で固定されており、複数個のディスクリートのＦＥＴ素子１８が並列実装されている。なお、この実施の形態においては、ＦＥＴ素子１８は１２個（６並列×２列）配設されており、図２に示す電気回路図においては、「ｎ＝６」である。
【００３１】
より詳細には、ＦＥＴモジュール１０における上面側に位置する基板１２の一方の面（本実施の形態においては、「Ａ面」と称する。）１２ａの内側に＋側電源配線パターンと−側電源配線パターンとをレイアウトし、Ａ面１２ａの表面たる外側にソース電位配線パターンをレイアウトしている。
【００３２】
一方、ＦＥＴモジュール１０における下面側に位置する基板１２の他方の面（本実施の形態においては、「Ｂ面」と称する。）１２ｂの内側に出力配線パターンをレイアウトして、Ｂ面１２ｂの表面たる外側にゲート駆動配線パターンをレイアウトしている。なお、このゲート駆動配線パターンは広くされている。
【００３３】
そして、＋側電源配線パターン、−側電源配線パターンおよび出力配線パターン上に６個のディスクリートのＦＥＴ素子１８を並列実装し、これら６個のＦＥＴ素子１８を同時にスイッチングできるように配線する。この際に、電源端子と出力端子とを基板１２のＡ面（Ｂ面）の中心部位に配置する。また、ゲート信号の入力コネクタならびにゲート抵抗を実装する。
【００３４】
さらに、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子をゲート保護抵抗たる保護回路として組み込む。
【００３５】
以上の構成において、このＦＥＴモジュール１０においては、＋側電源配線パターンと−側電源配線パターンとを基板１２のＡ面１２ａの内側にレイアウトするとともに、出力配線パターンを基板１２のＢ面１２ｂの内側にレイアウトして、＋側電源配線パターンおよび−側電源配線パターンと出力配線パターンとを基板１２を構成する絶縁材料をはさんで対面するように配置しており、基板１２は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、ＦＥＴ素子１８の定格電流に対してディレーティングを大きく設定することができるため、ＦＥＴモジュール１０によれば、大電流の高速スイッチングが可能となる。
【００３６】
また、ＦＥＴモジュール１０においては、ソース電位配線パターンをＡ面１２ａの表面たる外側にレイアウトするとともに、ゲート駆動配線パターンをＢ面１２ｂの表面たる外側にレイアウトして、ソース電位配線パターンとゲート駆動配線パターンとを基板１２を構成する絶縁材料をはさんで対面するように配置しているため、配線インダクタンスが低減され、ＦＥＴ素子１８のゲートチャージ／ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、ＦＥＴ素子１８のターンオン／ターンオフ時誤動作を防止することができる。
【００３７】
さらに、ＦＥＴモジュール１０においては、ゲート駆動配線パターンを広くすることにより、基板１２は比誘電率が低いために配線インピーダンスが低減し、複数個のＦＥＴ素子１８を同時にターンオン／ターンオフする場合に各ゲート駆動電流のバランスがとれ、各ＦＥＴ素子１８のターンオン／ターンオフ時間のばらつきが抑圧され、特定のＦＥＴ素子１８への電流集中が回避できるようになるため、６個のＦＥＴ素子１８を高速に同時オン／オフすることが可能となる。
【００３８】
さらにまた、ＦＥＴモジュール１０においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子（例えば、１０ｋΩ以上である。）を組み込むことにより、使用者が誤ってゲート素子を開放状態のままＦＥＴ素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が０Ｖに保たれ、ＦＥＴ素子のゲートがＯＦＦ電位となるため、ＦＥＴ素子１８が破壊されない。
【００３９】
また、ＦＥＴモジュール１０においては、６個並列接続したＦＥＴ素子列を基板１２上のパターンでブリッジ接続し、電源端子と出力端子とを基板１２の面上の中心部位に配置し、電源配線パターンと出力配線パターンとを基板１２の内側にレイアウトし、ゲート駆動配線パターンを基板１２の外側たる表面にレイアウトしてハーフブリッジ回路を構成することにより、面電流が導電体の低インピーダンス部分の最短距離に流れやすくなる性質から、ゲート信号パターンへ出力電流の流入する現象を抑圧し、ゲート駆動電流が出力電流に振られる現象を回避できるため、大電流の高速スイッチング動作を行うことが可能となる。
【００４０】
ここで、このＦＥＴモジュール１０を複数個並列接続すると、誘導加熱用インバータを構成することができる。また、ＦＥＴモジュール１０を複数個フルブリッジ接続しても、誘導加熱用インバータを構成することができる。
【００４１】
即ち、ＦＥＴモジュール１０を複数個並列接続したり、あるいは、ＦＥＴモジュール１０を複数個フルブリッジ接続することにより、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
【００４２】
なお、上記した実施の形態においては、基板１２の材料として、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いた場合について説明したが、基板の材料はガラスエポキシに限られるものではないことは勿論であり、例えば、セラミックなどの他の絶縁抵抗が大きい材料、即ち、絶縁材料を用いるようにしてもよい。
【産業上の利用可能性】
【００４３】
本発明は、誘導加熱用高周波電源のインバータ回路に利用することができ、特に、高速スイッチングを必要とする高周波電源に利用することができる。
【図面の簡単な説明】
【００４４】
【図１】図１（ａ）（ｂ）（ｃ）（ｄ）は、本発明の実施の形態の一例によるＦＥＴモジュールの構成説明図であり、図１（ａ）は本発明によるＦＥＴモジュールの正面図であり、図１（ｂ）は本発明によるＦＥＴモジュールの平面図、即ち、後述する基板のＡ面の表面を示す図であり、図１（ｃ）は後述する基板のＢ面の表面を示す図であり、図１（ｄ）は本発明によるＦＥＴモジュールの左側面図である。
【図２】図２は、図１（ａ）（ｂ）（ｃ）（ｄ）に示す本発明によるＦＥＴモジュールの電気回路図である。
【符号の説明】
【００４５】
１０      ＦＥＴモジュール
１２      基板
１２ａ    Ａ面
１２ｂ    Ｂ面
１４      樹脂スペーサ
１６      放熱用ブロック
１８      ＦＥＴ素子
２０      ビス
【図１】
2007028701.tif 000003
【図２】
2007028701.tif 000004