(57)【要約】【課題】バリア層を介して高融点金属シリサイド層に接続するタングステンからなるプラグを有する半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】半導体ウエハＳＷの主面上に形成されたコバルトシリサイド層を覆う層間絶縁膜を形成し、コバルトシリサイド層に達する接続孔を層間絶縁膜に形成した後、実質的に窒素を含まない雰囲気のチャンバ２２で、接続孔の内部を含む層間絶縁膜上にチタン膜をスパッタリング法により形成し、続いてチャンバ２３で、接続孔の内部を含むチタン膜上に窒化チタン膜をスパッタリング法により形成する。その後、チャンバ２４で半導体ウエハＳＷにアニール処理を施し、続いて接続孔の内部にタングステンを主導電材料とするプラグを形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板の主面上に高融点金属シリサイド層を形成し、前記高融点金属シリサイド層上に層間絶縁膜を形成する工程、
（ｂ）前記高融点金属シリサイド層に達する接続孔を前記層間絶縁膜に形成する工程、
（ｃ）実質的に窒素を含まない雰囲気の第１チャンバで、前記接続孔の内部を含む前記層間絶縁膜上にチタン膜をスパッタリング法により形成する工程、
（ｄ）前記工程（ｃ）の後、第２チャンバで、前記接続孔の内部を含む前記チタン膜上に窒化チタン膜をスパッタリング法により形成する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を施す工程、
（ｆ）前記工程（ｅ）の後、前記接続孔の内部を含む前記窒化チタン膜上にタングステン膜をＣＶＤ法により形成して、前記接続孔の内部を前記タングステン膜で埋め込む工程、
（ｇ）前記工程（ｆ）の後、前記接続孔の外部の前記タングステン膜、前記窒化チタン膜及び前記チタン膜を除去して、前記接続孔の内部にプラグを形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記高融点金属シリサイド層はコバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、タンタルシリサイド層またはモリブデンシリサイド層であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記工程（ｃ）における前記第１チャンバの前記窒素の含有量は１０ｐｐｍ以下であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記チタン膜または前記窒化チタン膜の厚さは５〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記アニール処理の雰囲気の圧力は大気圧〜２６６Ｐａであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｈ）前記接続孔の内部を含む前記窒化チタン膜上にＣＶＤ法により窒化チタン膜を形成する工程。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記工程（ｃ）及び工程（ｄ）のスパッタリング法は長距離スパッタリング法であることを特徴とする半導体装置の製造方法。
【請求項８】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板の主面上に高融点金属シリサイド層を形成し、前記高融点金属シリサイド層上に層間絶縁膜を形成する工程、
（ｂ）前記高融点金属シリサイド層に達する接続孔を前記層間絶縁膜に形成する工程、
（ｃ）実質的に窒素を含まない雰囲気の第１チャンバで、前記接続孔の内部を含む前記層間絶縁膜上にチタン膜をスパッタリング法により形成する工程、
（ｄ）前記工程（ｃ）の後、第２チャンバで、前記接続孔の内部を含む前記チタン膜上に窒化チタン膜をスパッタリング法により形成する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を施す工程、
（ｆ）前記工程（ｅ）の後、前記接続孔の内部を含む前記窒化チタン膜上にタングステン膜をＣＶＤ法により形成して、前記接続孔の内部を前記タングステン膜で埋め込む工程、
（ｇ）前記工程（ｆ）の後、前記接続孔の外部の前記タングステン膜、前記窒化チタン膜及び前記チタン膜を除去して、前記接続孔の内部にプラグを形成する工程、
（ｈ）前記プラグ上に高融点金属膜からなる配線を形成する工程。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記高融点金属シリサイド層はコバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、タンタルシリサイド層またはモリブデンシリサイド層であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、前記工程（ｃ）における前記第１チャンバの前記窒素の含有量は１０ｐｐｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、前記チタン膜または前記窒化チタン膜の厚さは５〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、前記アニール処理の雰囲気の圧力は大気圧〜２６６Ｐａであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｉ）前記接続孔の内部を含む前記窒化チタン膜上にＣＶＤ法により窒化チタン膜を形成する工程。
【請求項１４】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板の主面上に高融点金属シリサイド層を形成し、前記高融点金属シリサイド層上に層間絶縁膜を形成する工程、
（ｂ）前記高融点金属シリサイド層に達する接続孔を前記層間絶縁膜に形成する工程、
（ｃ）実質的に窒素を含まない雰囲気の第１チャンバで、前記接続孔の内部を含む前記層間絶縁膜上にチタン膜をスパッタリング法により形成する工程、
（ｄ）前記工程（ｃ）の後、第２チャンバで、前記接続孔の内部を含む前記チタン膜上に窒化チタン膜をスパッタリング法により形成する工程、
（ｅ）前記工程（ｄ）の後、前記半導体基板にアニール処理を施す工程、
（ｆ）前記工程（ｅ）の後、前記接続孔の内部を含む前記窒化チタン膜上にタングステン膜をＣＶＤ法により形成して、前記接続孔の内部を前記タングステン膜で埋め込む工程、
（ｇ）前記工程（ｆ）の後、前記タングステン膜、前記窒化チタン膜及び前記チタン膜をパターニングして、前記接続孔の内部にも前記タングステン膜が埋め込まれた配線を形成する工程。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記高融点金属シリサイド層はコバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、タンタルシリサイド層またはモリブデンシリサイド層であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、前記工程（ｃ）における前記第１チャンバの前記窒素の含有量は１０ｐｐｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、前記チタン膜または前記窒化チタン膜の厚さは５〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、前記アニール処理の雰囲気の圧力は大気圧〜２６６Ｐａであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法。
（ｈ）前記接続孔の内部を含む前記窒化チタン膜上にＣＶＤ法により窒化チタン膜を形成する工程。
【請求項２０】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板の主面上に高融点金属シリサイド層を形成し、前記高融点金属シリサイド層上に層間絶縁膜を形成する工程、
（ｂ）前記高融点金属シリサイド層に達する接続孔を前記層間絶縁膜に形成する工程、
（ｃ）前記半導体基板が設置されるステージとターゲットとの間にシャッタを備えるスパッタリング用のチャンバを用意し、前記ターゲットと前記半導体基板との間に前記シャッタを置いて、前記チャンバにアルゴンガスを導入してスパッタリングを行う工程、
（ｄ）前記工程（ｃ）の後、前記シャッタを前記ターゲットと前記半導体基板との間から取り除き、前記チャンバにアルゴンガスを導入して、前記接続孔の内部を含む前記層間絶縁膜上にチタン膜をスパッタリング法により形成する工程、
（ｅ）前記工程（ｄ）の後、前記チャンバにアルゴンガス及び窒素ガスを導入して、前記接続孔の内部を含む前記チタン膜上に窒化チタン膜をスパッタリング法により形成する工程、
（ｆ）前記工程（ｅ）の後、前記半導体基板にアニール処理を施す工程、
（ｇ）前記工程（ｆ）の後、前記接続孔の内部を含む前記窒化チタン膜上にタングステン膜をＣＶＤ法により形成して、前記接続孔の内部を前記タングステン膜で埋め込む工程、
（ｈ）前記工程（ｇ）の後、前記接続孔の外部の前記タングステン膜、前記窒化チタン膜及び前記チタン膜を除去して、前記接続孔の内部にプラグを形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、バリア層を介して高融点金属シリサイド膜と接続されるタングステンからなるプラグを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば基板のＣｏＳｉ２膜上の自然酸化膜を、Ｈ、Ｎ及びＮＦ３を含むプラズマと作用させることにより除去し、次いで基板を処理装置内の搬送室で大気暴露することなく基板をＴｉ成膜装置に搬送し、そこでＣＶＤによりＣｏＳｉ２膜上にＴｉ膜を形成する技術が開示されている（特許文献１参照）。
【０００３】
また、シリコン基板の上に形成された絶縁膜に、シリコン基板に達する接続孔が形成され、接続孔の内面に形成されたＴｉＮ／Ｔｉ膜とＴｉＮ／Ｔｉ膜の内面に埋め込まれたＷとを備え、シリコン基板とＴｉＮ／Ｔｉ膜との間にＣｏＷＳｉ化合物又はＣｏＭｏＳｉ化合物からなる三元系金属シリサイド層が形成されたコンタクト構造が開示されている（特許文献２参照）。
【０００４】
また、シリコン基板上にＣｏ膜を形成した後、窒素ガスと表面の窒化膜があらかじめ除去されたチタンターゲットとを用いた反応性スパッタリング法により、Ｃｏ膜上にチタンを含有する窒化チタン膜を形成し、その後、アニール処理を行い、アクティブ層上の自然酸化膜をチタンで効果的に還元させて、Ｃｏ膜とシリコン基板とを正常に反応させることによりＣｏ膜をシリサイド化する技術が開示されている（特許文献３参照）。
【０００５】
また、Ｔｉ成膜用チャンバ、ＴｉＮ成膜用チャンバ及びＲＴＡ処理用チャンバを搬送室により接続したマルチチャンバ装置を用い、Ｔｉ膜の形成、ＴｉＮ膜の形成及びＳｉ基板のＲＴＡ熱処理を、Ｓｉ基板を大気にさらすことなく、Ｓｉ基板を真空搬送して連続的に行う技術が開示されている（特許文献４参照）。
【０００６】
また、少なくとも２つのチャンバを備えた成膜装置を用いて、Ｔｉターゲットのスパッタリングを介してＴｉまたはＴｉＮを成膜する際、各チャンバ内のＴｉまたはＴｉＮの成膜を１乃至複数回毎に入れ替えて行う方法が開示されている（特許文献５参照）。
【０００７】
また、接続孔の内部を含む酸化シリコン膜の上部にスパッタリング法でＮを微量含有するＴｉ膜を形成した後、熱処理を施して接続孔底部にチタンシリサイド層を形成し、次いでＴｉ膜の上部にスパッタリング法でＴｉＮ膜を形成した後、四塩化チタンとアンモニアの混合ガスを用いた無機ＣＶＤ法によりＴｉＮ膜を形成する技術が開示されている（特許文献６参照）。
【０００８】
また、ビアの内部に長距離スパッタリング法でＴｉ膜及びＴｉＮ膜を形成した後、ビアの内部をＣＶＤ法で形成されるＷ膜で埋め込む方法が開示されている（特許文献７、８、９及び１０）。
【特許文献１】特開２００３−５９８６１号公報（段落［０００９］〜［００１３］、図２、図３）
【特許文献２】特開２００３−１７４４０号公報（段落［００３４］〜［００４３］、図１、図２）
【特許文献３】特開２００３−１９７５５９号公報（段落［００２７］〜［００３７］、図１、図２）
【特許文献４】特開平１０−２６１５９６号公報（段落［００１９］〜［００３１］、図１〜図９）
【特許文献５】特開平０７−１１８８３３号公報（段落［００１９］〜［００２４］、図１）
【特許文献６】特開２００１−１０２４４４号公報（段落［００５３］〜［００５５］、図１４、図１５）
【特許文献７】特開平０９−１３９４７５号公報（段落［００６５］〜［００７１］、図２１、図２２、図２３）
【特許文献８】特開２０００−５８６４３号公報（段落［００２０］〜［００２４］、図２、図３）
【特許文献９】特開平１１−１６２８７３号公報（段落［００３３］〜［００４８］、図１）
【特許文献１０】特開２００１−３５８０９０号公報（段落［００２７］〜［００２９］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体装置において良好な被覆性を有する配線を形成する方法の１つとして、接続孔の内部に導電性材料、例えばタングステンからなるプラグを埋め込む方法がある。例えばシリコン基板に達する接続孔の内部にスパッタリング法でチタン膜及び窒化チタン膜を順次堆積し、チタン膜及び窒化チタン膜からなるバリア層を形成した後、その上にＣＶＤ（Chemical Vapor Deposition）法でタングステン膜を形成して接続孔の内部を埋め込み、接続孔の外部の余分なタングステン膜及びバリア層を除去することにより、接続孔の内部にバリア層を介してタングステンからなるプラグが形成される。上記バリア層はシリコン基板とタングステンプラグとの間で起こる拡散または反応を防止する機能を有する。
【００１０】
また、半導体装置の高速化を図る目的から、接続部分の一層の低抵抗化が望まれている。そこで、接続孔の底部に予め高融点金属シリサイド層を形成し、その上にチタン膜及び窒化チタン膜からなるバリア層、ならびにタングステンプラグを形成した接続部分の構造の検討が行われている。
【００１１】
しかしながら、チタン膜及び窒化チタン膜からなるバリア層を形成した後、シリサイド層とバリア層との接触抵抗の低減を図るために、例えば５００℃程度の熱処理がシリコン基板に施されるが、この熱処理の際、バリア層に微細なクラックが入りやすいという問題がある。また、ＣＶＤ法でタングステン膜を形成する際にも熱負荷が掛かるため、バリア層に微細なクラックが入ることがある。本発明者らは、このようなクラックはチタン膜が窒素を含む場合に発生し、この窒素を含むチタン膜に酸素が侵入すると異常酸化が発生して内部応力が増し、その結果チタン膜にクラックが入りやすくなるということを見いだしている。
【００１２】
さらに、バリア層の上に六フッ化タングステンガスを用いたＣＶＤ法でタングステン膜を形成すると、反応ガスである六フッ化タングステンガスとチタンガスとが反応して四フッ化チタンガスが発生する。これが上記クラックを通してシリサイド層に到達するとシリサイド層が浸食され、シリサイド層が浸食された部分は空洞となり、シリコン基板とタングステンプラグとの導通がとれなくなってしまう。
【００１３】
本発明の目的は、バリア層を介して高融点金属シリサイド層に接続するタングステンからなるプラグを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本願発明は、半導体基板の主面上に高融点金属シリサイド層を形成し、高融点金属シリサイド層上に層間絶縁膜を形成し、高融点金属シリサイド層に達する接続孔を層間絶縁膜に形成した後、接続孔の内部にチタン膜と窒化チタン膜とからなるバリア層及びタングステンからなるプラグを形成する半導体装置の製造方法であって、チタン膜は第１チャンバで実質的に窒素を含まないアルゴンガス雰囲気のスパッタリング法により形成され、窒化チタン膜は第２チャンバでアルゴン及び窒素混合ガス雰囲気のスパッタリング法により形成されるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
バリア層のクラックを防止することができるので、バリア層を介して高融点金属シリサイド層に接続するタングステンからなるプラグを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
【００２０】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、シリコン（Ｓｉ）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２１】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本発明の一実施の形態によるＣＭＯＳデバイスの製造方法を図１〜図１１を用いて工程順に説明する。
【００２３】
図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意し、半導体基板１の主面に素子分離２を形成する。次に、半導体基板１にｐ型不純物（例えばホウ素）及びｎ型不純物（例えばリン）をイオン注入した後、半導体基板１を例えば９５０℃で熱処理し、上記不純物を拡散させることによって、ｐ型ウエル３及びｎ型ウエル４を形成する。
【００２４】
次に、フッ酸を用いたウエットエッチング法により半導体基板１の表面を洗浄し、続いて半導体基板１を例えば温度８００〜８５０℃で熱酸化することによって、その表面に例えば厚さ７ｎｍの清浄なゲート絶縁膜５を形成する。
【００２５】
次に、多結晶シリコン膜を堆積し、エッチングすることにより、ゲート電極６を形成する。この際、ｐ型ウエル３上の多結晶シリコン膜中にｎ型不純物（例えばリン）を注入し、またｎ型ウエル４上の多結晶シリコン膜中にｐ型不純物（例えばホウ素）を注入することにより、ｎＭＩＳのゲート電極をｎ型とし、ｐＭＩＳのゲート電極をｐ型とした、いわゆるデュアルゲート構造とすることも可能である。デュアルゲート構造を採用することにより、ｎＭＩＳ及びｐＭＩＳのしきい値電圧を下げることができて、低電圧でＣＭＯＳデバイスを駆動することが可能となる。
【００２６】
次に、サイドウォール８をゲート電極６の側壁に形成する。サイドウォール８は、例えば半導体基板１上にＣＶＤ法により、厚さ５０〜１００ｎｍの窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより形成する。続いてゲート電極６及びサイドウォール８をマスクに、ｐ型ウエル３にはｎ型不純物（例えばリンまたはヒ素）をイオン注入することによりｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１０を形成し、ｎ型ウエル４にはｐ型不純物（例えばフッ化ホウ素）をイオン注入することによりｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１１を形成する。
【００２７】
次に、図２に示すように、半導体基板１上にスパッタリング法により高融点金属膜であるコバルト（Ｃｏ）膜を形成する。続いて半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜とゲート電極６を構成する多結晶シリコン、コバルト膜と半導体基板１（ｎ型半導体領域１０及びｐ型半導体領域１１）を構成する単結晶シリコンとを反応させてコバルトシリサイド（ＣｏＳｉ２）層１２を形成する。その後、未反応のコバルト膜を除去する。これらコバルトシリサイド層１２を形成することにより、コバルトシリサイド層１２と、後述するその上部に形成されるプラグ等との接続抵抗を低減することができ、またゲート電極６またはソース・ドレイン（ｎ型半導体領域１０及びｐ型半導体領域１１）自身の抵抗を低減することができる。
【００２８】
次に、図３に示すように、半導体基板１上にＣＶＤ法により酸化シリコン膜を堆積して第１絶縁膜１３ａを形成する。この第１絶縁膜１３ａとして、ＰＳＧ（Phosphor Silicate Glass）膜またはＳＯＧ（Spin On Glass）膜を使用することができる。続いて第１絶縁膜１３ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜１３ｂを形成し、第１及び第２絶縁膜１３ａ，１３ｂからなる層間絶縁膜１３を形成する。
【００２９】
その後、図４に示すように、層間絶縁膜１３の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。この際、下地段差に起因して第１絶縁膜１３ａの表面に凹凸形状が形成されていても、その表面の凹部に第２絶縁膜１３ｂが埋め込まれ、さらに第１及び第２絶縁膜１３ａ，１３ｂをＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜１３が得られる。
【００３０】
次に、図５に示すように、ゲート電極６上またはソース・ドレイン（ｎ型半導体領域１０及びｐ型半導体領域１１）上の層間絶縁膜１３をエッチングすることにより、ゲート電極６またはソース・ドレイン（ｎ型半導体領域１０及びｐ型半導体領域１１）の表面に形成されたコバルトシリサイド層１２に達する接続孔１４を形成する。
【００３１】
次に、図６に示すように、接続孔１４の内部を含む半導体基板１上にスパッタリング法によりチタン（Ｔｉ）膜１５及び窒化チタン（ＴｉＮ）膜１６を順次堆積し、その後、半導体基板１にアニール処理を施す。チタン膜１５の厚さは例えば５〜２０ｎｍ、窒化チタン膜１６の厚さは例えば５〜２０ｎｍであり、この積層膜は、後の工程で接続孔１４の内部に形成されるタングステン（Ｗ）からなるプラグとゲート電極６またはソース・ドレイン（ｎ型半導体領域１０及びｐ型半導体領域１１）の表面に形成されたコバルトシリサイド層１２との間で起こる拡散または反応を防止するバリア層として機能する。
【００３２】
ここで、チタン膜１５と窒化チタン膜１６とは異なるチャンバ内で形成される。図７に本実施の形態１によるバリア層形成から配線形成までの製造工程図を示し、図８に本実施の形態によるバリア層成膜装置の概略図を示す。
【００３３】
バリア成膜装置１７は、中央に搬送室１８が配置され、その周囲に開閉手段であるゲートバルブ１９を介してローダ２０、アンローダ２１及び３つのチャンバ２２，２３，２４が備わったマルチチャンバタイプである。搬送室１８は排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット２５が設けられている。チャンバ２２はスパッタリング法でチタン膜を成膜するチタン成膜用の第１チャンバ、チャンバ２３はスパッタリング法で窒化チタン膜を成膜する窒化チタン成膜用の第２チャンバ、チャンバ２４はアニール処理を行うアニール処理用の第３チャンバである。なお、上記バリア成膜装置１７では、備わるチャンバを３つとしたが、これに限定されるものではなく、例えばアニール処理用のチャンバ２４を除いた２つのチタン成膜用のチャンバ２２及び窒化チタン成膜用のチャンバ２３で構成し、アニール処理は別の装置を用いるようにすることもできるし、または例えばＣＶＤ法で窒化チタン膜を成膜する窒化チタン成膜用のチャンバを追加することも可能である。
【００３４】
まず、ローダ２０に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified Pod）を載せた後、搬送用ロボット２５にてフープから１枚の半導体ウエハＳＷを取り出し、搬送室１８へ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器で、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。
【００３５】
次に、搬送用ロボット２５にて半導体ウエハＳＷを搬送室１８からチタン成膜用のチャンバ２２へ真空搬送する。チャンバ２２内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２２内へアルゴン（Ａｒ）ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの全面（層間絶縁膜１３上及び接続孔１４内）へチタン膜を堆積する（図７の工程７００）。成膜時におけるスパッタリング条件は、例えば成膜温度３００℃、アルゴンガス流量９ｓｃｃｍ、圧力４．０×１０−２Ｐａ、アルゴンガス純度９９．９９９２％であり、チタンターゲット純度は例えば９９．９９５％である。このチャンバ２２内へはアルゴンガス以外のガス、例えば窒素（Ｎ２）ガスは導入されず、スパッタリング雰囲気は実質的に窒素を含まない。例えばスパッタリング雰囲気に含まれる窒素の含有率は１０ｐｐｍ以下である。従って、チャンバ２２内では窒素を含まないチタン膜（例えば蛍光Ｘ線分析またはＳＩＭＳ（Secondary Ionization Mass Spectrometer）等の組成分析において検出限界以下）が形成される。なお、チタン膜の被覆性を向上させるため（接続孔１４の底面及び側壁に被覆性よくチタン膜１５を形成する）、例えば長距離スパッタリング（Long-throw Sputtering）法によるチタン膜の形成を行ってもよい。
【００３６】
次に、搬送用ロボット２５にて半導体ウエハＳＷをチタン成膜用のチャンバ２２から搬送室１８を介して窒化チタン成膜用のチャンバ２３へ真空搬送する。チャンバ２３内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２３内へアルゴンガス及び窒素ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの全面（チタン膜１５上）へ窒化チタン膜を堆積する（図７の工程７０１）。成膜時におけるスパッタリング条件は、例えば成膜温度３００℃、アルゴンガス流量９ｓｃｃｍ、窒素ガス流量３０ｓｃｃｍ、圧力９．３×１０−２Ｐａ、アルゴンガス純度９９．９９９２％、窒素ガス純度９９．９９９９５％であり、チタンターゲット純度は例えば９９．９９５％である。なお、窒化チタン膜の被覆性を向上させるため（接続孔１４の底面及び側壁に形成されたチタン膜１５上に被覆性よく窒化チタン膜１６を形成する）、例えば長距離スパッタリング法による窒化チタン膜の形成を行ってもよい。
【００３７】
次に、搬送用ロボット２５にて半導体ウエハＳＷを窒化チタン成膜用のチャンバ２３から搬送室１８を介してアニール処理用のチャンバ２４へ真空搬送する。続いてＲＴＡ法により半導体ウエハＳＷをアニール処理する（図７の工程７０２）。アニール処理時における熱処理条件は、例えば温度５００〜５４０℃、圧力大気圧〜２６６Ｐａである。これにより、前述する図６に示すチタン膜１５及び窒化チタン膜１６からなるバリア層とコバルトシリサイド層１２との接触抵抗を低減する。その後、搬送用ロボット２５にて半導体ウエハＳＷをアニール処理用のチャンバ２４から搬送室１８を介してアンローダ２１へ真空搬出される。ここで、前述したように、窒化チタン膜を成膜した後に別の熱処理装置を用いてアニール処理を行うこともできる。
【００３８】
このように、本発明による実施の形態１では、バリア層を構成するチタン膜１５と窒化チタン膜１６とを異なるチャンバ２２，２３で形成することにより、窒素を含まないチタン膜１５を形成することができる。これにより、上記熱処理においてコバルトシリサイド層１２上に残存する微量な酸素がチタン膜１５へ侵入してもチタン膜１５が酸素を吸収するので、異常酸化の発生が抑制されてチタン膜１５の内部応力の増加を防ぐことができる。その結果、チタン膜１５のクラックを防止することができる。
【００３９】
また、前述した工程７０２のアニール処理ではＲＴＡ法を用いたが常圧アニールを行うこともできる。常圧アニールの場合、ＲＴＡ法よりもアニール雰囲気に含まれる不純物が多くまた酸素の含有量も多い。さらに半導体ウエハＳＷをチャンバから引き出す際、スループットを向上させるには高温状態での引き出しが有利であるが、異常酸化されやすいという問題がある。しかし、窒素を含まないチタン膜１５を形成することにより、酸素がチタン膜１５により吸収されるので、常圧アニールを行いかつ高温状態での引き出しを行ってもチタン膜１５の異常酸化の発生を抑制することができる。従って、チタン膜１５の異常酸化によるチタン膜１５のクラックを防止することができる。
【００４０】
また、層間絶縁膜１３を１種類の絶縁膜で構成した場合、窒素を含むチタン膜を用いてもチタン膜にはクラックは発生しなかった。しかし、本実施の形態１では、前述したように、層間絶縁膜１３の表面を平坦化するために熱による収縮率の異なる２種類の絶縁膜（第１絶縁膜１３ａ及び第２絶縁膜１３ｂ）を用いており、この場合は、窒素を含むチタン膜を用いると、そのチタン膜にはクラックの発生が見られた。これに対し、窒素を含まないチタン膜１５を用いると、そのチタン膜１５にはクラックの発生は見られなかった。従って、窒素を含まないチタン膜１５は、層間絶縁膜１３の応力の影響を低減する効果も有すると考えられる。
【００４１】
次に、図９に示すように、窒化チタン膜１６上にＣＶＤ法により窒化チタン膜２６を堆積する。窒化チタン膜２６の厚さは例えば２０ｎｍである（図７の工程７０３）。続いて、六フッ化タングステン（ＷＦ６）、アルゴン、窒素及び水素（Ｈ２）等の混合ガスを用いたＣＶＤ法によりタングステン膜２７を堆積して、接続孔１４の内部を埋め込んで窒化チタン膜２６上にタングステン膜２７を形成する（図７の工程７０４）。成膜時におけるＣＶＤ条件は、例えば成膜温度４５０℃、六フッ化タングステンガス流量８０ｓｃｃｍである。
【００４２】
次に、図１０に示すように、接続孔１４の外部のタングステン膜２７、窒化チタン膜２６、窒化チタン膜１６及びチタン膜１５をＣＭＰ法により除去することによって、接続孔１４の内部にこれらの膜を埋め込み、タングステンを主導電材料とするプラグ２８を形成する（図７の工程７０５）。
【００４３】
次に、図１１に示すように、外観検査を行った後（図７の工程７０６）、半導体基板１上にバリアメタル層２９を形成する。バリアメタル層２９の厚さは例えば１０〜３０ｎｍであり、バリアメタル層２９は例えばチタン膜、窒化チタン膜、またはチタン膜と窒化チタン膜との積層膜によって構成される。次いで、バリアメタル層２９上にアルミニウム合金膜またはタングステン膜等の高融点金属膜を堆積し、この高融点金属膜をパターニングすることにより配線３０を形成する（図７の工程７０７）。その後、説明は省略するが、上層の配線を形成することにより、ＣＭＯＳデバイスが略完成する。
【００４４】
このように、本実施の形態１によれば、コバルトシリサイド層１２上の層間絶縁膜１３に開口された接続孔１４の内部に、窒素を含まないチタン膜１５及び窒化チタン膜１６を順次形成することにより、その後、熱処理工程またはＣＶＤ法による成膜工程等における熱負荷が半導体基板１に加わっても、コバルトシリサイド層１２上に残留する微量な酸素または窒化チタン膜１６を通って侵入する雰囲気中の酸素を、窒素を含まないチタン膜１５が吸収するので、チタン膜１５の異常酸化の発生が抑制されてチタン膜１５の内部応力の増加を防ぐことができる。その結果、チタン膜１５のクラックを防止することができる。これにより、チタン膜１５及び窒化チタン膜１６からなるバリア層を介してコバルトシリサイド層１２に接続するプラグ２８を有する半導体装置の信頼性を向上させることができる。
【００４５】
（実施の形態２）
前述した実施の形態１では、バリア層を構成する窒素を含まないチタン膜１５と窒化チタン膜１６とを異なるチャンバ２２，２３でそれぞれ形成したが、本実施の形態２では、バリア層を構成する窒素を含まないチタン膜と窒化チタン膜とを同一のチャンバで形成する。
【００４６】
本発明の実施の形態２による窒素を含まないチタン膜の製造方法を図１２（ａ）及び（ｂ）に示すバリア成膜装置のチャンバ内の概略構成図を用いて説明する。
【００４７】
図１２（ａ）に示すように、本実施の形態２によるバリア成膜装置のチャンバ３１は、前記実施の形態１で説明したバリア成膜装置１７のチャンバ２２，２３と基本的な構造は同じであるが、チタン膜と窒化チタン膜とはシャッタ３２を備えた１つのチャンバ３１で形成される点が異なる。
【００４８】
まず、搬送用ロボットにて半導体ウエハＳＷをチャンバ３１へ真空搬送する。続いてシャッタ３２をターゲット３３と半導体ウエハＳＷとの間に設置した後、チャンバ３１内を排気機構により所定の真空度とする。その後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ３１内へアルゴンガスを所定の流量により導入してスパッタリングを行う。この時、シャッタ３２が半導体ウエハＳＷ上へのチタン膜の堆積を妨げるため、半導体ウエハＳＷ上へはチタン膜は堆積されない。
【００４９】
次に、図１２（ｂ）に示すように、上記スパッタリングを所定の時間行った後、ターゲット３３と半導体ウエハＳＷとの間に設置されたシャッタ３２を取り除き、続いて半導体ウエハＳＷ上へチタン膜を堆積する。その後、チャンバ３１内へ窒素ガスを所定の流量により導入してスパッタリングを行い、チタン膜上に窒化チタン膜を堆積する。
【００５０】
このように、本実施の形態２によれば、チャンバ３１内に窒素が含まれていても、半導体ウエハＳＷ上へチタン膜を成膜する前に、ダミーのスパッタリングを行うことによりチャンバ３１内の窒素を取り除いておくことができる。従って、半導体ウエハＳＷ上には窒素を含まないチタン膜を形成することができ、その後、このチタン膜上に同一のチャンバで形成される窒化チタン膜とによってバリア層を形成することができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態では、高融点金属シリサイド層をコバルトシリサイド層としたが、これに限定されるものではなく、チタン、ニッケル（Ｎｉ）、タンタル（Ｔａ）またはモリブデン（Ｍｏ）を用いたシリサイド層、すなわちチタンシリサイド（ＴｉＳｉ２）層、ニッケルシリサイド（ＮｉＳｉ）層、タンタルシリサイド（ＴａＳｉ２）層またはモリブデンシリサイド（ＭｏＳｉ２）層を用いた場合にも適用することができて、同様の効果を得ることができる。
【００５３】
また、前記実施の形態では、タングステンからなるプラグを形成する工程に適用した場合について説明したが、これに限定されるものではなく、例えば接続孔の内部に窒素を含まないチタン膜及び窒化チタン膜からなるバリア層を形成し、さらに接続孔の内部を含む半導体基板上にタングステン膜を形成し、その後、タングステン膜及びバリア層をパターニングしてタングステンを主導導電材料とするプラグと配線とを形成する工程にも適用することができる。
【産業上の利用可能性】
【００５４】
本発明の半導体装置の製造方法は、チタン膜及び窒化チタン膜からなるバリア層を介して高融点金属シリサイド層と接続されるタングステンからなるプラグを有する半導体装置に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１によるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図２】図１に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図７】本発明の実施の形態１によるバリア層形成から配線形成までの製造工程図である。
【図８】本発明の実施の形態１によるバリア成膜装置の概略構成図である。
【図９】図６に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図７に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図８に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態２によるバリア成膜装置のチャンバ内の概略構成図であり、（ａ）はダミーチタン膜形成時の概略構成図、（ｂ）はチタン膜形成時の概略構成図である。
【符号の説明】
【００５６】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  ゲート電極
８  サイドウォール
１０  ｎ型半導体領域
１１  ｐ型半導体領域
１２  コバルトシリサイド層
１３  層間絶縁膜
１３ａ  第１絶縁膜
１３ｂ  第２絶縁膜
１４  接続孔
１５  チタン膜
１６  窒化チタン膜
１７  バリア成膜装置
１８  搬送室
１９  ゲートバルブ
２０  ローダ
２１  アンローダ
２２，２３，２４  チャンバ
２５  搬送用ロボット
２６  窒化チタン膜
２７  タングステン膜
２８  プラグ
２９  バリアメタル層
３０  配線
３１  チャンバ
３２  シャッタ
３３  ターゲット
ＳＷ  半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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