(57)【要約】【課題】他のメモリセルの読み書きの動作時にチャネルボディに蓄積されたホールが減少することを抑制する。【解決手段】絶縁膜１２，１４を持つ二重ＳＯＩ基板を用いる。シリコン層１５をチャネルボディとし、その表面にゲート絶縁膜４４を介してゲート電極４５を形成し、また絶縁膜１４に達する深さにソース拡散層４６およびドレイン拡散層４７を形成して、メモリセルＭＣを得る。シリコン層１５および絶縁膜１４を貫通した状態で、シリコン層１３に基板バイアス電圧を印加するためのコンタクトプラグ４８を埋め込む。各メモリセルＭＣに対応したシリコン層１３に、ワード線単位で、基板バイアス電圧を印加する。各メモリセルＭＣに対応したシリコン層１３をワード線単位で分離する、ワード線方向に伸びた局所絶縁膜５０を形成する。非書き込み時、非読み出し時に、基板バイアス電圧を、チャネルボディに蓄積されたホールの減少を阻止し得る値とする。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に第１の絶縁膜により分離された状態で形成された第１の半導体層と、
上記第１の半導体層上に第２の絶縁膜により分離された状態で形成された第２の半導体層と、
上記第２の半導体層に形成されたフローティングのチャネルボディと、該チャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有するＭＩＳＦＥＴにより構成されるメモリセルと、
上記メモリセルに対応した上記第１の半導体層に基板バイアス電圧を印加するバイアス電圧印加部と
を備えることを特徴とする半導体装置。
【請求項２】
上記メモリセルが存在するメモリ領域と他の領域とにおける上記第１の半導体層を分離する局所絶縁膜をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数個の上記メモリセルがマトリックス状に配列され、各ＭＩＳＦＥＴの、ドレインはビット線に接続され、ゲートはワード線に接続され、ソースは固定電位線に接続されてセルアレイが構成され、
上記バイアス電圧印加部により上記第１の半導体層に印加される基板バイアス電圧は、非読み出し時および非書き込み時には、上記チャネルボディに蓄積された多数キャリアの減少を抑制し得る第１の値とされる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記バイアス電圧印加部により上記第１の半導体層に印加される基板バイアス電圧は、書き込み時には書き込みに適した第２の値とされる
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記バイアス電圧印加部により上記第１の半導体層に印加される基板バイアス電圧は、データ“１”の書き込み時には書き込みに適した第２の値とされる
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
上記バイアス電圧印加部により上記第１の半導体層に印加される基板バイアス電圧は、書き込み時および読み出し時に書き込みに適した第２の値とされる
ことを特徴とする請求項３に記載の半導体装置。
【請求項７】
上記バイアス電圧印加部に接続される基板バイアス線は、上記ワード線と平行に配置される
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリを持つ半導体装置に関する。詳しくは、この発明は、半導体基板上に第１の絶縁膜、第１の半導体層、第２絶縁膜および第２の半導体層がこの順に形成されており、第２の半導体層に形成されたフローティングのチャネルボディとこのチャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有するＭＩＳＦＥＴにより構成されるメモリセルを持ち、このメモリセルに対応した第１の半導体層に基板バイアス電圧を印加するバイアス電圧印加部を備えることによって、メモリ領域以外の特性に影響を与えることなく、他のメモリセルの読み書きの動作時に、チャネルボディに蓄積された多数キャリアが減少することを抑制し得る半導体装置に係るものである。
【背景技術】
【０００２】
従来、ＳＯＩ(Silicon On Insulator)基板に形成し得るメモリとして、ＦＢＣ(Floating Body transistor Cell)メモリが提案されている。
【０００３】
図１６は、通常のＳＯＩ基板３０の構造を示している。このＳＯＩ基板３０は、シリコン基板３１上に、絶縁膜３２を介してシリコン層（シリコン単結晶膜）３３が形成された構造となっている。このＳＯＩ基板は、周知のＳＩＭＯＸ(Separation by IMplanted OXygen)法、貼り合わせ法などで製造される。
【０００４】
図１７は、上述のＦＢＣメモリを構成するメモリセルであるＦＢＣメモリセルＭＣ(b)の原理的構成を示している。シリコン基板３０１上に、シリコン酸化膜などの絶縁膜３０２を介してｐ型シリコン層３０３が形成された、ＳＯＩ基板が用いられている。
【０００５】
シリコン層３０３をチャネルボディとして、その表面にゲート絶縁膜３０４を介してゲート電極３０５が形成され、絶縁膜３０２に達する深さにソース拡散層３０６およびドレイン拡散層３０７が形成されて、メモリセルＭＣ(b)としてのｎチャネルＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)が構成されている。
【０００６】
各メモリセルＭＣ(b)は、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されて、図１８に示すように、セルアレイ３０８が構成される。この場合、ドレイン３０７はビット線ＢＬに、ゲート電極３０５はワード線ＷＬに、ソース３０６は固定電位線、例えば接地線に接続される。
【０００７】
このメモリセルＭＣ(b)の動作原理は、ＭＩＳＦＥＴのチャネルボディ（ｐ型シリコン層３０３）の多数キャリアであるホール蓄積を利用する。すなわち、ＭＩＳＦＥＴを５極管動作させることにより、ドレイン３０７から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
【０００８】
このインパクトイオン化により生成された過剰の多数キャリア（ホール）をチャネルボディに保持させ、その状態を例えばデータ“１”とする。ドレイン３０７とチャネルボディの間に順方向電流を流して、チャネルボディの過剰ホールをドレインに放出させた状態をデータ“０”とする。
【０００９】
データ“０”，“１”は、チャネルボディの電位の差であり、ＭＩＳＦＥＴのしきい値の差として記憶される。すなわち、図１９に示すように、ホール蓄積によりチャネルボディ電位Ｖbodyの高いデータ“１”状態のしきい値Ｖth1は、チャネルボディ電位の低いデータ“０”状態のしきい値Ｖth0より低い。
【００１０】
チャネルボディにホールが蓄積されたデータ“１”を安定に保持するためには、ワード線ＷＬに与える電圧ＶＷＬを負に保持することが好ましい。このデータ保持状態は、逆データの書き込み動作を行わない限り、読み出し動作を行っても変わらない。すなわち、キャパシタの電荷保持を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００１１】
データの読み出しは、基本的に、メモリセルＭＣ(b)の導通度の差を検出することにより行われる。ワード線電圧ＶＷＬとボディ電位Ｖbodyの関係が、上述の図１９に示すようになるので、例えばワード線ＷＬにデータ“０”，“１”のしきい値Ｖth0，Ｖth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。あるいは、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
【００１２】
図２０Ａ，Ｂは、メモリセルＭＣ(b)の書き込み動作を示している。図２０Ａは、データ“１”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。図２０Ｂは、データ“０”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに負電圧を印加し、チャネルボディ（ｐ型シリコン層３０３）とドレイン３０７との間のｐｎ接合を順方向バイアスし、チャネルボディ３０３からホールを排出する。
【００１３】
図２１Ａ，Ｂは、メモリセルＭＣ(b)の読み出し動作を示している。図２１Ａは、データ“１”およびデータ“０”の読み出し動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。図２１Ｂは、読み出し時における、ドレイン電流Ｉdsとゲート電圧Ｖgsの関係を示している。例えば、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧ＶWLreadを与え、このしきい値Ｖth0，Ｖth1の差に対応するドレイン電流差ΔＩds（＝Ｉ1−Ｉ0）をセンスアンプで検知し、データ“０”，“１”を識別する。
【００１４】
上述したメモリセルＭＣ(b)は、他の部分のデータの読み書きを行う動作時、すなわちワード線（ゲート）ＷＬに負電圧を印加しているとき、ビット線（ドレイン）ＢＬの電圧変化に応じて、チャネルボディに蓄積されているホールが減少する現象（ＭＯＳトランジスタにおけるパス・ゲート・リーケージ現象）が発生する。
【００１５】
図１８に示すように、セルアレイ３０８は、複数個のメモリセルＭＣ(b)がマトリックス配列され、各メモリセルＭＣ(b)のドレイン３０７は列毎にビット線ＢＬに接続されると共に、各メモリセルＭＣ(b)のゲート電極３０５は行毎にワード線ＷＬに接続されている。
【００１６】
例えば、ワード線ＷＬ-2に高い正電圧を印加し、ビット線ＢＬ-2に正、負電圧を印加してデータ“１”，“０”を書き込み対象のメモリセルＭＣ(b)-mにデータを書き込むとき、このビット線ＢＬ-2に接続されているその他のメモリセルＭＣ(b)-sのドレイン電圧が変動してゲートにリーク電流が流れることから、当該メモリセルＭＣ(b)-sのチャネルボディにホールが蓄積されていた場合、そのホールがチャネルボディから流れ出ていく。
【００１７】
そこで、例えば特許文献１には、チャネルボディ（ｐ型シリコン層）の裏面に絶縁膜を介して容量結合するｎ+型層からなる補助ゲートを有する構成とし、この補助ゲートに基板バイアス電圧（負の電圧）を印加してホール保持の安定化を図ることが提案されている。
【００１８】
【特許文献１】特開２００３−３１６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、特許文献１の構成では、通常のＳＯＩ基板（図１６参照）のシリコン基板に対して基板バイアス電圧を与える構成である。例えばＳＯＣ(System On Chip)デバイスにおいて、メモリ領域でない他の領域にもメモリ領域と同じ基板バイアス電圧が印加されることになり、メモリ領域とメモリ領域でない他の領域とで最適な基板バイアス電圧が異なっている場合には、それぞれの領域で最適な特性を得ることができなくなる。
【００２０】
また、特許文献１の構成では、シリコン基板に対して基板バイアス電圧を与える構成であり、基板バイアス電圧を印加する部分が露出しているため、外部環境の変化により基板バイアス電圧が変動しやすくなっている。そのため、外部環境の変化により基板バイアス電圧が変動し、メモリのデータが消失してしまうおそれがある。
【００２１】
この発明の目的は、メモリ領域以外の特性に影響を与えることなく、他のメモリセルの読み書きの動作時に、チャネルボディに蓄積された多数キャリアが減少することを抑制することにある。
【課題を解決するための手段】
【００２２】
この発明の概念は、
半導体基板と、
上記半導体基板上に第１の絶縁膜により分離された状態で形成された第１の半導体層と、
上記第１の半導体層上に第２の絶縁膜により分離された状態で形成された第２の半導体層と、
上記第２の半導体層に形成されたフローティングのチャネルボディと、該チャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有するＭＩＳＦＥＴにより構成されるメモリセルと、
上記メモリセルに対応した上記第１の半導体層に基板バイアス電圧を印加するバイアス電圧印加部と
を備えることを特徴とする半導体装置にある。
【００２３】
この発明においては、半導体基板上に、第１の絶縁膜、第１の半導体層、第２の絶縁膜および第２の半導体層がこの順に形成された、２層の絶縁膜を有するＳＯＩ基板が用いられる。１つのメモリセルは１つのＭＩＳＦＥＴにより構成される。このＭＩＳＦＥＴは、第２の半導体層に形成されたフローティングのチャネルボディと、このチャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有している。
【００２４】
メモリセルに対応した第１の半導体層に基板バイアス電圧を印加するバイアス電圧印加部が設けられている。この場合、第１の半導体層は第１の絶縁膜で半導体基板から分離されており、半導体基板に基板バイアス電圧を印加するものでないことから、メモリ領域以外の特性に影響を与えることなく、他のメモリセルの読み書きの動作時にチャネルボディに蓄積された多数キャリアが減少することを抑制できる。またこの場合、半導体基板に基板バイアス電圧を印加するものではなく、この半導体基板上に第１の絶縁膜で分離された状態で形成された第１の半導体層に基板バイアス電圧を印加するものであり、基板バイアス印加部分が露出しておらず、外部環境が変化しても基板バイアス電圧はその影響を受けにくく、外部環境の変化に起因する基板バイアスの変動、さらにはメモリのデータの消失を回避できる。
【００２５】
例えば、メモリセルが存在するメモリ領域と他の領域とにおける第１の半導体層を分離する局所絶縁膜が備えられる。これにより、メモリ領域とその他の領域とが分離され、それぞれ第１の半導体層に最適な基板バイアス電圧を印加可能となる。
【００２６】
メモリ領域には、複数個のメモリセルがマトリックス状に配列され、各ＭＩＳＦＥＴの、ドレインはビット線に接続され、ゲートはワード線に接続され、ソースは固定電位線に接続されてセルアレイが構成されている。そして、バイアス電圧印加部により第１の半導体層に印加される基板バイアス電圧は、非書き込み時および非読み出し時には、チャネルボディに蓄積された多数キャリアの減少を抑制し得る第１の値とされる。これにより、他のメモリセルの読み書きの動作時にチャネルボディに蓄積された多数キャリアの減少を抑制できる。
【００２７】
例えば、バイアス電圧印加部により第１の半導体層に印加される基板バイアス電圧は、データ“０”，“１”の書き込み時、あるいはデータ“１”の書き込み時には、書き込みに適した第２の値とされる。これにより、書き込み時にビット線（ドレイン）ＢＬに印加する電圧を低くでき、同一のビット線ＢＬに接続されている書き込み対象でないメモリセル部分でパス・ゲート・リーケージ現象を生じにくくできる。
【００２８】
また例えば、バイアス電圧印加部により第１の半導体層に印加される基板バイアス電圧は、書き込み時および読み出し時に書き込みに適した第２の値とされる。この場合、チャネルボディに蓄積された多数キャリアの保持に適した電圧でない時間が長くなるが、基板バイアス電圧の切り換え周波数を低くできる。
【００２９】
また例えば、バイアス電圧印加部に接続される基板バイアス線は、ワード線と平行に配置される。これにより、レイアウトが簡単となる。
【発明の効果】
【００３０】
この発明によれば、半導体基板上に第１の絶縁膜、第１の半導体層、第２絶縁膜および第２の半導体層がこの順に形成されており、第２の半導体層に形成されたフローティングのチャネルボディとこのチャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有するＭＩＳＦＥＴにより構成されるメモリセルを持ち、このメモリセルに対応した第１の半導体層に基板バイアス電圧を印加するバイアス電圧印加部を備えるものであり、メモリ領域以外の特性に影響を与えることなく、他のメモリセルの読み書きの動作時に、チャネルボディに蓄積された多数キャリアが減少することを抑制できる。
【発明を実施するための最良の形態】
【００３１】
この発明の実施の形態について説明する。図１は、この発明を適用し得るＳＯＣ(System On Chip)デバイス１００を示している。このＳＯＣデバイス１００は、２個のＣＰＵ(Central Processing Unit)１０１Ａ，１０１Ｂと、ＤＲＡＭ(Dynamic Random Access Memory)１０２と、ＲＯＭ(Read Only Memory)１０３と、ロジックＩＣ１０４と、アナログＩＣ１０５と、シリアルＩ／Ｆユニット１０６と、パラレルＩ／Ｆユニット１０７と、光ポート１０８とを備えたシステムＬＳＩ(Large Scale Integrated circuit)である。このＳＯＣデバイス１００の光ポート１０８には外部との通信のために光ファイバ１１０が接続されている。
【００３２】
このＳＯＣデバイス１００は、二重ＳＯＩ基板１０に形成されている。図２は、二重ＳＯＩ基板１０の構造を示している。この二重ＳＯＩ基板は、シリコン基板１１上に絶縁膜１２を介してシリコン層（シリコン単結晶膜）１３が形成され、さらにこのシリコン層１３の上に絶縁膜１４を介してシリコン層（シリコン単結晶膜）１５が形成された構造となっている。ここで、シリコン基板１１は半導体基板を構成し、絶縁膜１２は第１の絶縁膜を構成し、シリコン層１３は第１の半導体層を構成し、絶縁膜１４は第２の絶縁膜を構成し、シリコン層１５は第２の半導体層を構成している。
【００３３】
この二重ＳＯＩ基板１０は、例えば、（１）ＳＩＭＯＸ法、（２）張り合わせ（研磨）法、（３）張り合わせ（スマートカット）法等により製造される。
【００３４】
（１）ＳＩＭＯＸ法による二重ＳＯＩ基板の製造工程を説明する。
【００３５】
まず、図３Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１６が形成されたものである。このシリコン層１６の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
【００３６】
次に、図３Ｂに示すように、シリコン層１６の表面から高エネルギーで高濃度の酸素イオンを注入する。
【００３７】
次に、図３Ｃに示すように、高温アニール処理を施し、注入された酸素イオンとシリコンとを反応させて、シリコン層内にシリコン酸化膜からなる絶縁膜１４を生成する。
【００３８】
このようにシリコン層内に絶縁膜１４が生成されることで、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
【００３９】
次に、図３Ｄに示すように、シリコン層１５の厚さを所望の厚さに調整する。例えば、エピタキシャル成長工程により厚くし、あるいは熱酸化膜の形成およびエッチングの工程により薄くする。
【００４０】
（２）張り合わせ（研磨）法による二重ＳＯＩ基板の製造工程を説明する。
【００４１】
まず、図４Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１３が形成されたものである。そして、シリコン層１３の表面に、熱酸化によりシリコン酸化膜１７を形成する。シリコン層１３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
【００４２】
また、図４Ｂに示すように、シリコン基板１８を用意し、その表面に熱酸化によりシリコン酸化膜１９を形成する。
【００４３】
次に、図４Ｃに示すように、図４Ａで用意したＳＯＩ基板に、図４Ｂで用意したシリコン基板１８を貼り合わせる。この場合、ＳＯＩ基板のシリコン酸化膜１７にシリコン基板１８のシリコン酸化膜１９が重ねられ、加熱加圧により接合される。
【００４４】
次に、図４Ｄに示すように、表面側のシリコン層１８の厚さを、ＣＭＰ(Chemical Mechanical Polishing)による研磨で所望の厚さに調整する。これにより、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
【００４５】
（３）貼り合わせ（スマートカット）による二重ＳＯＩ基板の製造工程を説明する。
【００４６】
まず、図５Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１３が形成されたものである。そして、シリコン層１３の表面に、熱酸化によりシリコン酸化膜２０を形成する。シリコン層１３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
【００４７】
また、図５Ｂに示すように、シリコン基板２１を用意する。そして、このシリコン基板２１に水素イオンを注入して基板分離位置を規定する。
【００４８】
次に、図５Ｃに示すように、図５Ａで用意したＳＯＩ基板に、図５Ｂで用意したシリコン基板２１を貼り合わせる。この場合、ＳＯＩ基板のシリコン酸化膜１７にシリコン基板の表面が重ねられ、加熱加圧により接合される。
【００４９】
次に、図５Ｄに示すように、イオン注入された水素が集中することによる基板の分離現象が生じる温度に加熱することにより、シリコン基板２１を基板分離位置でカットして分離する。そして、図５Ｅに示すように、シリコン基板２１の分離位置を研磨して仕上げをする。これにより、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
【００５０】
なお、上述の貼り合わせ（研磨）法におけるシリコン基板１８、あるいは上述の貼り合わせ（スマートカット）法におけるシリコン基板２１の代わりに、ゲルマニウム、歪みシリコン、シリコン−ゲルマニウム等からなる基板を使用して、二重ＳＯＩ基板１０と同様の基板を製造し、二重ＳＯＩ基板１０の代わりに用いることもできる。また、ＳＩＭＯＸ法におけるシリコン層１６の代わりにゲルマニウム、歪みシリコン、シリコン−ゲルマニウム等の半導体層が形成されたものを用い、この半導体層内に絶縁膜１４を形成し、二重ＳＯＩ基板１０と同様の基板を製造し、二重ＳＯＩ基板１０の代わりに用いることも考えられる。
【００５１】
図６は、上述したＳＯＣデバイス１００のＤＲＡＭ１０２を構成するメモリセルであるＦＢＣメモリセルＭＣの構成を示している。上述したように、シリコン基板１１上に絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された、二重ＳＯＩ基板が用いられている。シリコン層１５はｐ型シリコン層とされている。
【００５２】
そして、シリコン層１５をチャネルボディとして、その表面にゲート絶縁膜４４を介してゲート電極４５が形成され、絶縁膜１４に達する深さにソース拡散層４６およびドレイン拡散層４７が形成されて、メモリセルＭＣとしてのｎチャネルＭＩＳＦＥＴが構成されている。
【００５３】
また、シリコン層１５および絶縁膜１４を貫通した状態で、多結晶シリコン等からなるコンタクトプラグ４８が埋め込まれている。このコンタクトプラグ４８は、絶縁膜１２と絶縁膜１４との間に存在するシリコン層１３に電気的に接続されている。このコンタクトプラグ４８は、シリコン層１３に基板バイアス電圧を印加するためのバイアス電圧印加部を構成している。
【００５４】
なお、このコンタクトプラグ４８からチャネルボディに基板バイアス電圧が印加されないように、チャネルボディとコンタクトプラグ４８との間に局所絶縁膜４９が形成されている。
【００５５】
ＤＲＡＭ１０２を構成する各メモリセルＭＣは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列され、図７に示すように、セルアレイ５１が構成される。この場合、ドレイン４７はビット線ＢＬに、ゲート電極４５はワード線ＷＬに、ソース４６は固定電位線ＳＬ、例えば接地線に、さらにコンタクトプラグ４８が基板バイアス線ＶＬに接続される。なお、図７には、固定電位線ＳＬの図示を省略している。
【００５６】
各メモリセルＭＣに対応したシリコン層１３には、ワード線単位で、基板バイアス電圧が印加される。そのため、各メモリセルＭＣに対応したシリコン層１３をワード線単位で分離する、ワード線ＷＬ方向に伸びた局所絶縁膜５０が形成されている。
【００５７】
メモリセルＭＣの書き込み、読み出しの動作は、上述したメモリセルＭＣ(b)の書き込み、読み出しの動作と同様であるので、その説明については省略する。
【００５８】
各メモリセルＭＣに対応したシリコン層１３に印加される基板バイアス電圧について説明する。
【００５９】
非書き込み時および非読み出し時には、シリコン層１３に印加される基板バイアス電圧（基板バイアス線ＶＬに印加される電圧）は、チャネルボディに蓄積された多数キャリアであるホールの減少を抑制し得る第１の値、例えば−１Ｖとする。この第１の値は、他の部分のデータの読み書きを行う動作時に、ビット線（ドレイン）ＢＬの電圧変化があっても、チャネルボディに蓄積されているホールが減少する現象（パス・ゲート・リーケージ現象）を生じにくくできる電圧値である。
【００６０】
また、書き込み時、読み出し時に関しては、例えば、以下の（１）〜（３）のいずれかに設定する。
【００６１】
（１）図８に示すように、データ“１”，“０”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
【００６２】
（２）図９に示すように、データ“１”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
【００６３】
これら（１）、（２）の場合、データ“１”，“０”の書き込み時を除き、あるいはデータ“１”の書き込み時を除き、基板バイアス電圧は、チャネルボディに蓄積されたホールの減少を抑制し得る、上述の第１の値、例えば０Ｖとされる。そのため、ビット線（ドレイン）ＢＬの電圧変化があっても、基板バイアス電圧が第２の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
【００６４】
また、（１）、（２）の場合、データ“１”，“０”の書き込み時、あるいはデータ“１”の書き込み時に、基板バイアス電圧は、書き込みに適した第２の値とされる。そのため、データの書き込みを行う際のビット線ＢＬの電圧を低く設定でき、データの書き込みを行いたくないワード線ＷＬに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
【００６５】
（３）図１０に示すように、データの書き込み時および読み出し時には、シリコン層１３に印加される基準バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
【００６６】
この場合、（１）、（２）の場合に比べて、基板バイアス電圧がチャネルボディに蓄積されたホールの保持に適した値でない時間が長くなる。しかし、基板バイアス電圧の切り換え周波数を、（１）、（２）の場合に比べて格段に低くできる。
【００６７】
絶縁膜１４は、上述したようにＳＩＭＯＸ法、あるいは貼り合わせ法により形成されるので、ゲート酸化膜４４よりも厚くなることが一般的であることをふまえると、この（３）の場合は、高速記録再生を実現するために適した基板バイアス電圧の印加方法となる。
【００６８】
次に、ビット線ＢＬとワード線ＷＬに対する基板バイアス線ＶＬの配置方法を説明する。
【００６９】
本実施の形態においては、上述したように、固定電位線ＳＬ、ビット線ＢＬおよびワード線ＷＬに加えて、基板バイアス線ＶＬの接続が必要である。この場合、図１１に示すように、固定電位線ＳＬとビット線ＢＬとを平行に配置することで、同時に駆動されるワード線ＷＬと基板バイアス線ＶＬとを平行に配置することを容易としている。これに対して、図１２に示すように、固定電位線ＳＬとビット線ＢＬとを直交して配置すると、ワード線ＷＬと基板バイアス線ＶＬとを平行に配置するためには、より複雑なレイアウトが必要となる。
【００７０】
上述したように、メモリセルＭＣに対応したシリコン層１３にコンタクトプラグ４８を介して基板バイアス電圧を印加する構成となっている。シリコン層１３は絶縁膜１２２でシリコン基板１１から分離されており、シリコン基板１１に基板バイアス電圧を印加するものでないことから、メモリセルＭＣが存在するメモリ領域以外の特性に影響を与えることなく、他のメモリセルＭＣの読み書きの動作時にチャネルボディに蓄積された多数キャリアが減少することを抑制できる。
【００７１】
また、シリコン基板１１に基板バイアス電圧を印加するものではなく、このシリコン基板１１上に絶縁膜１２で分離された状態で形成されたシリコン層１３に基板バイアス電圧を印加するものであり、基板バイアス印加部分が露出しておらず、外部環境が変化しても基板バイアス電圧はその影響を受けにくく、外部環境の変化に起因する基板バイアスの変動、さらにはメモリのデータの消失を回避できる。
【００７２】
図１に示すＳＯＣデバイス１００では、少なくとも、ＤＲＡＭ１０２が存在するメモリ領域とその他の領域との間でシリコン層１３を分離する局所絶縁膜５５が設けられている。図１３は、ＤＲＡＭ１０２が形成されたメモリ領域と、ロジックＩＣ１０４、アナログＩＣ１０５が形成されたロジック／アナログ領域の部分を示している。メモリ領域に対応したシリコン層１３には、上述したように、コンタクトプラグ４８により、ワード線ＷＬの単位で、基板バイアス電圧が印加される。また、ロジック／アナログ領域には、メモリ領域のコンタクトプラグ４８と同様に形成されたコンタクトプラグ５６により、所定の基板バイアス電圧が印加される。
【００７３】
このように、メモリ領域とその他の領域との間にシリコン層１３を分離する局所絶縁膜が５５が備えられることで、メモリ領域とその他の領域とに対応したシリコン層１３にそれぞれ最適な基板バイアスを印加することが可能となり、ＳＯＣデバイス１００の最高特性を得ることが可能となる。
【００７４】
また、図１に示すＳＯＣデバイス１００では、例えばＣＰＵ１０１ＡとＣＰＵ１０１Ｂとの間は光導波路を使用した光通信が行われる。本実施の形態において、図１４に示すように、光通信のための光導波路６１は、絶縁膜１２、シリコン層１３および絶縁膜１４を用いて形成される。この図１４では、メモリ領域に隣接して光導波路領域が存在するものとして示した。この場合、絶縁膜１２，１４に挟まれるシリコン層１３に、光導波路６１としての肉厚部が形成されている。シリコン（Ｓi）の屈折率は３．５であり、二酸化シリコン（ＳiＯ2）の屈折率は１．５であることから、絶縁膜１２、シリコン層１３および絶縁膜１４によって光導波路６１を形成できる。なお、この光導波路領域に対応したシリコン層１３には基板バイアス電圧は印加されない。
【００７５】
ここで、図１５を参照して、ＳＩＭＯＸ法で製造する場合における光導波路６１の製造工程を説明する。この図１５において、図３と対応する部分には同一符号を付し、その詳細説明は省略する。
【００７６】
まず、図１５Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１６が形成されたものである。このシリコン層１６の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
【００７７】
次に、図１５Ｂに示すように、熱酸化により、シリコン層１６の表面にシリコン酸化膜２２を形成する。そして、パターニングを行って、図１５Ｃに示すように、二酸化シリコンからなる、光導波路パターンに対応したマスクを２３を形成する。
【００７８】
次に、図１５Ｄに示すように、シリコン層１６上にマスク２３が配置された状態で、酸素イオンを注入する。この場合、マスク２３が配置された部分ではこのマスク２３でイオン速度が減速されるため酸素イオンが浅く注入され、一方マスク２３が配置されていない部分では酸素イオンが深く注入される。
【００７９】
次に、図１５Ｅに示すように、シリコン層１６に酸素イオンが注入されたＳＯＩ基板に高温アニール処理を施し、注入された酸素イオンとシリコンとを反応させて、シリコン層内にシリコン酸化膜（絶縁膜）１４を生成し、絶縁膜（シリコン酸化膜）１２、シリコン層１３および絶縁膜（シリコン酸化膜）１４からなる光導波路６１を形成する。なお、マスク２３は、アニール処理前または後、あるいはある程度アニールを行った後に除去される。
【産業上の利用可能性】
【００８０】
この発明は、メモリ領域以外の特性に影響を与えることなく、他のメモリセルの読み書きの動作時にチャネルボディに蓄積された多数キャリアが減少することを抑制でき、メモリ（ＤＲＡＭ）を持つ半導体装置に適用できる。
【図面の簡単な説明】
【００８１】
【図１】本発明を適用し得るＳＯＣデバイスの一例を示す図である。
【図２】二重ＳＯＩ基板の構造を示す断面図である。
【図３】ＳＩＭＯＸ法による二重ＳＯＩ基板の製造工程を示す図である。
【図４】貼り合わせ（研磨）法による二重ＳＯＩ基板の製造工程を示す図である。
【図５】貼り合わせ（スマートカット）法による二重ＳＯＩ基板の製造工程を示す図である。
【図６】ＤＲＡＭを構成するメモリセルであるＦＢＣメモリセルの構成を示す断面図である。
【図７】複数個のＦＢＣメモリセルがマトリックス配列されてなるセルアレイを示す図である。
【図８】書き込み時、読み出し時の基板バイアス電圧の設定例を示す図である。
【図９】書き込み時、読み出し時の基板バイアス電圧の他の設定例を示す図である。
【図１０】書き込み時、読み出し時の基板バイアス電圧のさらに他の設定例を示す図である。
【図１１】ワード線ＷＬ、ビット線ＢＬ、固定電位線ＳＬ、基板バイアス線ＶＬの配置例を示す図である。
【図１２】ワード線ＷＬ、ビット線ＢＬ、固定電位線ＳＬ、基板バイアス線ＶＬの配置例（比較例）を示す図である。
【図１３】メモリ領域と他の領域の分離を説明するための図である。
【図１４】ＳＯＩ基板内に形成された光導波路を説明するための図である。
【図１５】ＳＩＭＯＸ光導波路の製造工程を示す図である。
【図１６】通常ＳＯＩ基板の構造を示す断面図である。
【図１７】従来のＦＢＣメモリセルの原理的構成を示す断面図である。
【図１８】複数個のＦＢＣメモリセルがマトリックス配列されてなるセルアレイを示す図である。
【図１９】ボディ電位とワード線電圧との関係を示す図である。
【図２０】ＦＢＣメモリセルの書き込み動作を説明するための図である。
【図２１】ＦＢＣメモリセルの読み出し動作を説明するための図である。
【符号の説明】
【００８２】
１０・・・二重ＳＯＩ基板、１１・・・シリコン基板、１２，１４・・・絶縁膜、１３，１５・・・シリコン層、４４・・・ゲート酸化膜、４５・・・ゲート電極、４６・・・ソース拡散層、４７・・・ドレイン拡散層、４８，５６・・・コンタクトプラグ、４９，５０，５５・・・局所絶縁膜、５１・・・セルアレイ、６１・・・光導波路、１００・・・ＳＯＣデバイス、１０１Ａ，１０１Ｂ・・・ＣＰＵ、１０２・・・ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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