(57)【要約】      （修正有）【課題】ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供すること。【解決手段】半導体層１２上に設けられたゲート電極３２と、ゲート電極３２を挟んで設けられたソース電極３４およびドレイン電極３０と、ドレイン電極３０の長手方向であるフィンガ方向の延長上に位置する素子分離領域３６とドレイン電極３０との間の領域上に設けられた第１フィールドプレート４２と、を具備することを特徴とする半導体装置およびその製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層上に設けられたゲート電極と、
該ゲート電極を挟んで設けられたソース電極およびドレイン電極と、
前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第１フィールドプレートと、を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第２フィールドプレートを具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１フィールドプレートと前記第２フィールドプレートとが接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１フィールドプレートは、絶縁層を介し前記半導体層上に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１フィールドプレートには所定電圧が印加されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１フィールドプレートは前記ソース電極に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体層上にゲート電極を形成する工程と、
前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、
前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第１フィールドプレートを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１フィールドプレートは、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第２フィールドプレートと同時に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１フィールドプレートは、絶縁層を介し前記半導体上に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第１フィールドプレートは、前記ソース電極に接続するように形成することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にドレイン電極と、ドレイン電極の長手方向の素子分離領域との間の領域上に設けられたフィールドプレートを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
マイクロ波等の高周波数を増幅する半導体装置として電界効果トランジスタ（ＦＥＴ）が用いられる。ＦＥＴとしては、Ｓｉ（シリコン）を用いたＬＤ−ＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）ＦＥＴやＮ−ＭＯＳ、Ｐ−ＭＯＳ  ＦＥＴ、ＧａＡｓ系やＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）等が知られている。
【０００３】
特に大電力の増幅を行うＦＥＴにおいては、ゲート電極とドレイン電極の間の半導体層上にフィールドプレートと呼ばれる電極を設けることがある。特許文献１の図９はＬＤ−ＭＯＳのゲート電極とドレイン電極の間にフィールドプレートを設けた例である。フィールドプレートの電位を所定電位（例えば特許文献ではグランド電位）とすることにより、ゲート電極とドレイン電極間のフィールドプレート下付近の電界強度を緩和させることができる。よって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲート電極とドレイン電極間の電界強度をより均一化することができソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。これにより、大電力増幅が可能となる。
【特許文献１】特開２００５−２９４５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート電極とドレイン電極の間にフィールドプレートを設けた場合であっても、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧が十分でない場合がある。本発明は、上記課題に鑑みなされたものであり、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、半導体層上に設けられたゲート電極と、該ゲート電極を挟んで設けられたソース電極およびドレイン電極と、前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第１フィールドプレートを具備することを特徴とする半導体装置である。本発明によれば、ドレイン電極と素子分離領域との間の半導体層内の電界強度を緩和することができる。よって、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。
【０００６】
上記構成において、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第２フィールドプレートを具備する構成とすることができる。この構成によれば、第２フィールドプレートによりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
【０００７】
上記構成において、前記第１フィールドプレートと前記第２フィールドプレートとが接続される構成とすることができる。この構成によれば、第１フィールドプレートと第２フィールドプレートとを同電位とすることができる。
【０００８】
上記構成において、前記第１フィールドプレートは、絶縁層を介し前記半導体層上に設けられている構成とすることができる。また、上記構成において、前記第１フィールドプレートには所定電圧が印加されている構成とすることができる。
【０００９】
上記構成において、前記第１フィールドプレートは前記ソース電極に接続されている構成とすることができる。この構成によれば、第１フィールドプレートがグランド電位となるため、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
【００１０】
本発明は、半導体層上にゲート電極を形成する工程と、前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第１フィールドプレートを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ドレイン電極と素子分離領域との間の半導体層内の電界強度を緩和することができる。よって、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。
【００１１】
上記構成において、前記第１フィールドプレートは、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第２フィールドプレートと同時に形成する構成とすることができる。この構成によれば、第２フィールドプレートによりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
【００１２】
前記第１フィールドプレートは、絶縁層を介し前記半導体上に形成する構成とすることができる。
【００１３】
前記第１フィールドプレートは、前記ソース電極に接続するように形成する構成とすることができる。この構成によれば、第１フィールドプレートがグランド電位となるため、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
【発明の効果】
【００１４】
本発明によれば、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１６】
発明者は、ドレイン電極とドレイン電極のフィンガ方向の素子分離領域との距離を長くすることにより、ドレイン・ソース耐圧が向上することを見出した。またブレークダウンを生じる際のルミネッセンス発光を調べたところ、ドレイン電極の長手方向であるフィンガ方向において、ブレークダウンが生じていることがわかった。このことは、ドレイン電極のフィンガ方向に電界強度の強い箇所が存在し、ブレークダウンが生じていることを示唆している。そこで、実施例１においては、ドレイン電極のフィンガ方向にフィールドプレートを設けた。
【００１７】
図１は、実施例１に係るＬＤ−ＭＯＳの上視図である。シリコン半導体層１２上にゲート電極３２のフィンガと、ゲート電極を挟んでソース電極３４およびドレイン電極３０のフィンガが設けられている。実際の各フィンガは数μｍから数１００μｍあり、図１はフィンガの端部を示している。また、フィンガはその幅方向（フィンガ方向に垂直方向）に複数のフィンガが配置されている。各フィンガのフィンガ方向には、素子分離領域３６が設けられている。ゲート電極３２上からドレイン電極３０の方向に延在する第２フィールドプレート４０が設けられている。つまり、第２フィールドプレート４０は、ゲート電極３２とドレイン電極３０との間の領域上に設けられる。第２フィールドプレート４０は接続部４４によりソース電極３４に電気的に接続されている。ドレイン電極３０のフィンガ方向の延長上に位置する素子分離領域３６とドレイン電極３０との間の領域上には第１フィールドプレート４２が設けられている。第１フィールドプレート４２は、素子分離領域３６に跨っていても良い。
【００１８】
図２（ａ）および図２（ｂ）は、それぞれ図１のＡ−Ａ断面図およびＢ−Ｂ断面図である。図２（ａ）を参照に、半導体基板１０上に半導体層１２が設けられている。半導体層１２には表面から基板１０まで貫通するＰ型貫通領域１４が設けられている。半導体層１２上にはゲート電極３２が設けられている。ゲート電極３２の両側の半導体層１２内にはソース領域１８およびオフセット領域２２が設けられている。ゲート電極３２下の半導体層１２内からＰ型貫通領域１４にかけてソース領域１８を覆うようにチャネル領域１６が設けられている。半導体層１２上には、貫通領域１４とソース領域１８とに接続するようにソース電極３４が設けられ、ドレイン領域２０に接続するようにドレイン電極３０が設けられている。半導体層１２上およびゲート電極３２を覆うように絶縁層２４が設けられている。ゲート電極３２上からドレイン電極３０にかけて絶縁層２４を介し、第２フィールドプレート４０が設けられている。つまり、第２フィールドプレート４０はゲート電極３２とドレイン電極３０との間に設けられている。
【００１９】
図３（ａ）および図３（ｂ）を用い、実施例１の製造方法について説明する。図３（ａ）を参照に、高抵抗のＰ型シリコン半導体層１２をエピタキシャル成長する。半導体層１２を選択酸化し、フィールド酸化膜からなる素子分離領域３６を形成する（図３（ａ）には不図示、図２（ｂ）を参照）。半導体層１２内に例えばボロン（Ｂ）をイオン注入することにより、Ｐ型の貫通領域１４を形成する。半導体層１２上に例えばポリシリコン層およびタングステン層からなるゲート電極３２を形成する。例えばボロンをイオン注入することによりチャネル領域１６を形成する。例えば燐（Ｐ）をイオン注入し、ソース領域１８、ドレイン領域２０、オフセット領域２２をそれぞれ形成する。
【００２０】
図３（ｂ）を参照に、半導体層１２上に絶縁層２４として例えば酸化シリコン層を形成する。絶縁層２４上に例えばスパッタ法を用いＷＳｉ（タングステンシリサイド）層を形成する。所定の領域をエッチングすることにより、第１フィールドプレート４２、第２フィールドプレート４０および接続部３４４を同時に形成する（図３（ｂ）では第２フィールドプレート４０および接続部４４は不図示）。
【００２１】
このとき、図１のように、第１フィールドプレート４２はドレイン電極３０のフィンガ方向の素子分離領域３６とドレイン電極３０との間に形成する。例えば、第１フィールドプレート４２は第２フィールドプレート４０と接続し、ドレイン電極３０のフィンガ方向まで延在するように形成する。また、第１フィールドプレート４２は第２フィールドプレート４０および接続部４４を介し、後に形成されるソース電極３４と電気的に接続するように形成される。
【００２２】
図２（ａ）のように、絶縁層２４に開口部を設け、開口部を介し、半導体層１２上に例えばアルミニウム（Ａｌ）からなるソース電極３４およびドレイン電極３０を形成する。その後、層間絶縁膜や配線層を形成し実施例１に係るＬＤ−ＭＯＳが完成する。
【００２３】
表１は実施例１に係るＬＤ−ＭＯＳ(実施例）と第１フィールドプレート４２を備えていないＬＤ−ＭＯＳ(従来例）との特性を比較する図である。なお、特性を比較したＬＤ−ＭＯＳは、ゲート長が０．６μｍ、第１フィールドプレート４２および第２フィールドプレート４０の幅が１μｍ、第１フィールドプレート４２とドレイン領域２０との距離が８μｍである。表１において、ＶｔｈおよびＢＶｄｓｓはそれぞれ、Ｖｄｓ＝２８Ｖのときの閾値電圧、ソースとドレイン間の耐圧である。ｇｍからＭＳＧは、ＶＤＳ＝２８Ｖ、ＩＤＳ＝５．０ｍＡ／ｍｍのときの高周波の小信号特性から計算し求めたゲート幅１ｍｍ当りの値である。ｇｍは相互コンダクタンス、Ｃｇｓはゲート・ソース容量、Ｃｇｄはゲート・ドレイン容量、Ｃｄｓはドレイン・ソース容量、Ｒｉはゲート抵抗、Ｒｄｓはドレイン・ソース抵抗、ＭＳＧは最大有能電力利得である。
【表１】
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【００２４】
表１を参照に、第１フィールドプレート４２を設けることにより、ＢＶｄｓｓ、Ｃｇｄ、ＲｄｓおよびＭＳＧが向上した。このように、ＢＶｄｓｓが改善するのは、従来例においては、ドレイン電極３０と素子分離領域３６との間に電界強度が強くなる箇所があり、実施例１は、ドレイン電極３０のフィンガ方向の延長上に位置する素子分離領域３６とドレイン電極３０との間の領域上に第１フィールドプレート４２を設けることにより、その電界強度を弱め電界強度が均一化するためと考えられる。
【００２５】
実施例１においては、第１フィールドプレート４２はドレイン電極３０のフィンガ方向の両端（図１は片端のみ図示している）に設けている。しかしながら、少なくとも１端にあればよい。また、第１フィールドプレート４２は第２フィールドプレート４０と電気的に接続しているが、分離していても良い。また、第２フィールドプレート４０によりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができるが、第２フィールドプレート４０がなくとも、ドレイン電極３０のフィンガ方向において生じる耐圧劣化を改善するという効果を奏することができる。第１フィールドプレート４２は、ドレイン電極３０とドレイン電極３０の長手方向であるフィンガ方向の素子分離領域３６との間の領域上に一部が形成されても良い。第１フィールドプレート４２および第２フィールドプレート４０を形成する領域は、電界強度が強くなる領域が好ましく、半導体層１２の組成やドープ量の構成により適宜変更することができる。
【００２６】
第１フィールドプレート４２に所定電圧が印加されることにより、半導体層の電界強度を緩和することができる。特に、半導体層１２内の電界強度を緩和するためには、第１フィールドプレート４２をグランド電位とすることが好ましい。例えば、実施例１のように、第２フィールドプレート４０を介しソース電極３４と電気的に接続することにより、新たな配線を用いることなく、第１フィールドプレート４２をグランド電位とすることができる。さらに、これ以外の方法においてグランド電位と接続されても良い。また、第１フィールドプレート４２と第２フィールドプレート４０および接続部４４を同時に形成することにより製造工程を簡略化することができる。
【００２７】
実施例１はＬＤ−ＭＯＳの例であったが、本発明は、Ｓｉ系、ＧａＡｓ系、ＧａＮ系の材料を用いたＦＥＴに適用することもできる。
【００２８】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００２９】
【図１】図１は実施例１に係るＬＤ−ＭＯＳの上視図。
【図２】図２（ａ）および図２（ｂ）は実施例１に係るＬＤ−ＭＯＳの図１のそれぞれＡ−Ａ断面図およびＢ−Ｂ断面図である。
【図３】図３（ａ）および図３（ｂ）は実施例１に係るＬＤ−ＭＯＳの製造工程を示す図１のＡ−Ａ断面に相当する断面図である。
【符号の説明】
【００３０】
１０          基板
１２          半導体層
１４          貫通領域
１６          チャネル領域
１８          ソース領域
２０          ドレイン領域
２２          オフセット領域
２４          絶縁層
３０          ドレイン電極
３２          ゲート電極
３４          ソース電極
３６          素子分離領域
４０          第２フィールドプレート
４２          第１フィールドプレート
４４          接続部
【図１】
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【図２】
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【図３】
2007273920.tif 000006
【手続補正書】
【提出日】平成19年4月6日(2007.4.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図２（ａ）および図２（ｂ）は、それぞれ図１のＡ−Ａ断面図およびＢ−Ｂ断面図である。図２（ａ）を参照に、半導体基板１０上に半導体層１２が設けられている。半導体層１２には表面から基板１０まで貫通するＰ型貫通領域１４が設けられている。半導体層１２上にはゲート酸化膜（不図示）を介しゲート電極３２が設けられている。ゲート電極３２の両側の半導体層１２内にはソース領域１８およびオフセット領域２２が設けられている。ゲート電極３２下の半導体層１２内からＰ型貫通領域１４にかけてソース領域１８を覆うようにチャネル領域１６が設けられている。半導体層１２上には、貫通領域１４とソース領域１８とに接続するようにソース電極３４が設けられ、ドレイン領域２０に接続するようにドレイン電極３０が設けられている。半導体層１２上およびゲート電極３２を覆うように絶縁層２４が設けられている。ゲート電極３２上からドレイン電極３０にかけて絶縁層２４を介し、第２フィールドプレート４０が設けられている。つまり、第２フィールドプレート４０はゲート電極３２とドレイン電極３０との間に設けられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図３（ａ）および図３（ｂ）を用い、実施例１の製造方法について説明する。図３（ａ）を参照に、高抵抗のＰ型シリコン半導体層１２をエピタキシャル成長する。半導体層１２を選択酸化し、フィールド酸化膜からなる素子分離領域３６を形成する（図３（ａ）には不図示、図２（ｂ）を参照）。半導体層１２内に例えばボロン（Ｂ）をイオン注入することにより、Ｐ型の貫通領域１４を形成する。半導体層１２上にゲート酸化膜（不図示）を介し例えばポリシリコン層およびタングステン層からなるゲート電極３２を形成する。例えばボロンをイオン注入することによりチャネル領域１６を形成する。例えば燐（Ｐ）をイオン注入し、ソース領域１８、ドレイン領域２０、オフセット領域２２をそれぞれ形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
表１は実施例１に係るＬＤ−ＭＯＳ(実施例）と第１フィールドプレート４２を備えていないＬＤ−ＭＯＳ(従来例）との特性を比較する図である。なお、特性を比較したＬＤ−ＭＯＳは、ゲート長が０．６μｍ、第１フィールドプレート４２および第２フィールドプレート４０の幅が１μｍ、第１フィールドプレート４２とドレイン領域２０との距離が８μｍである。表１において、ＶｔｈおよびＢＶｄｓｓはそれぞれ、Ｖｄｓ＝２８Ｖのときの閾値電圧、ソースとドレイン間の耐圧である。ｇｍからＭＳＧは、ＶＤＳ＝２８Ｖ、ＩＤＳ＝５．０ｍＡ／ｍｍのときの高周波の小信号特性から計算し求めたゲート幅１ｍｍ当りの値である。ｇｍは相互コンダクタンス、Ｃｇｓはゲート・ソース容量、Ｃｇｄはゲート・ドレイン容量、Ｃｄｓはドレイン・ソース容量、Ｒｉは入力抵抗、Ｒｄｓはドレイン・ソース抵抗、ＭＳＧは最大安定電力利得である。
【表１】
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