(57)【要約】【課題】ＰＬＬを要することなく非同期映像信号による画像データをフォーマット変換することができ、入力映像信号の各ラインの周期に差が発生しても画像の乱れを防止する。【解決手段】映像信号をデコードして得られる画像データを格納するＦＩＦＯ（２０３２）と、映像信号による表示空間の水平区間に対応する第１クロック数の規格値に対する誤差を取得するクロック誤差取得部（２０３４）と、ＦＩＦＯに記憶された画素データを前記規格値に相当する一定のクロック数分だけライン毎に読み出す読出制御部（２０３５）と、ＦＩＦＯから読み出された画像データをフォーマット変換するフォーマット変換部（２０３３）と、映像信号の１画面の周期と表示空間の全領域に対応する第２クロック数とが整合するように、前記誤差に応じて非表示領域に対応する第３クロック数を調整して表示タイミングを生成する表示タイミング生成部（２０３６）とを備える。【選択図】図２
2007300365.tif 000002
【特許請求の範囲】
【請求項１】
映像信号をデコードして得られる画像データを格納するデータ記憶手段と、
前記映像信号による表示空間の水平区間に対応する第１クロック数をカウントし、所定の規格値に対する前記第１クロック数の誤差を取得する誤差取得手段と、
前記表示空間のライン毎に、前記記憶手段に記憶された画素データを前記規格値に相当するクロック数分だけ読み出すデータ読出手段と、
前記記憶手段から読み出された画像データをフォーマット変換するフォーマット変換手段と、
前記映像信号の１画面の周期と前記表示空間の全領域に対応する第２クロック数とが整合するように、前記誤差に応じて前記表示空間における非表示領域に対応する第３クロック数を調整して前記画像データの表示タイミングを生成するタイミング生成手段と
を備えた映像信号変換装置。
【請求項２】
前記誤差取得手段は、前記規格値に対する前記第１クロック数の誤差をライン毎に取得し、該誤差を前記表示空間における表示領域の全ラインにわたって累積することを特徴とする請求項１記載の映像信号変換装置。
【請求項３】
前記タイミング生成手段は、前記表示領域における水平区間に対応するクロック数の誤差に応じて前記非表示領域の先頭ラインのクロック数を調整することを特徴とする請求項１または２の何れか１項記載の映像信号変換装置。
【請求項４】
前記タイミング生成手段は、前記非表示領域における水平区間に対応するクロック数の誤差に応じて前記非表示領域の最終ラインのクロック数を調整することを特徴とする請求項１ないし３の何れか１項記載の映像信号変換装置。
【請求項５】
前記１画面は、フレームまたはフィールドの何れかであることを特徴とする請求項１ないし４の何れか１記載の映像信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＴＳＣ等の非同期映像信号を変換するための映像信号変換装置に関し、特に、その映像信号から得られる画像データのフォーマットを変換するための技術に関する。
【背景技術】
【０００２】
従来、パソコンやカーナビゲーションシステム等の情報処理端末において、映像出力を担う画像処理装置としてビデオディスプレイプロセッサが用いられている。このビデオディスプレイプロセッサによれば、ＮＴＳＣやＰＡＬ等の映像信号をキャプチャしてモニタに表示する機能や、映像にオーバーラップさせて各種設定値等の画像を描画するためのＯＳＤ(On Screen Display)機能を簡易に実現できる（特許文献１〜３参照）。
【０００３】
上述のビデオディスプレイプロセッサの内部では、外部から入力したＮＴＳＣ等に準拠した入力映像信号をデコードして例えばＩＴＵ−Ｒ ＢＴ．６０１に準拠したフォーマットの画像データを生成した後、これをＩＴＵ−Ｒ ＢＴ．６５６に準拠した画像データにフォーマット変換しており、ビデオディスプレイプロセッサはそのための映像信号変換装置を内蔵している。
【０００４】
ところで、上述のフォーマット変換を行う際、映像信号変換装置の動作を入力映像信号の同期信号と同期させる必要があるが、このことについて図７を参照して説明する。
図７の上段に示す輝度データＹ及び色差データＣｂ，Ｃｒは、ＩＴＵ−Ｒ ＢＴ．６０１に準拠したフォーマットの画像データである。ＩＴＵ−Ｒ ＢＴ．６０１によれば、画像データは、輝度データＹ及び色差データＣｂ，Ｃｒの２系列のパラレルデータとして構成され、輝度データＹの周波数は１３．５ＭＨｚと規定され、色差データＣｂ，Ｃｒの周波数は輝度データＹの周波数の半分に相当する６．７５ＭＨｚと規定されている。
【０００５】
このように輝度及び色差の各成分の周波数を規定することにより、２つの輝度データ（図７の例えばＹ１及びＹ２）に１組の色差データ（図７の例えばＣｂ１及びＣｒ１）が対応づけられる。従って、輝度データＹは１画素ごとに切り替えられ、色差データＣｂ，Ｃｒは２画素に１回の割合で切り替えられることになる。このような各周波数の設定は、人間の視覚特性に基づいている。即ち、人間の視覚は輝度に対しては敏感であるが、色差に対しては鈍感であり、色差を１画素ごとに切り替える必要がないことに基づいている。
【０００６】
図７の中段に示す画像データＤＡは、ＩＴＵ−Ｒ ＢＴ．６５６に準拠したフォーマットの画像データであり、上述のＩＴＵ−Ｒ ＢＴ．６０１に準拠した画像データを正常にフォーマット変換して得られたデータである。この例に示すように、変換後の画像データＤＡは輝度データＹと色差データＣｂ，Ｃｒとのシリアルデータとして構成され、その周波数は輝度データＹの周波数の２倍に相当する２７ＭＨｚと規定されている。
なお、同図に示されている画像データＤＢは、フォーマット変換が正常に行われなかった場合の例であり、これについては後述する。
【０００７】
上述のように各画像データの周波数が規格値を満足することにより、フォーマット変換前のＩＴＵ−Ｒ ＢＴ．６０１に準拠したパラレル画像データが、ＩＴＵ−Ｒ ＢＴ．６５６に準拠したシリアル画像データに正しくフォーマット変換される。従って、フォーマット変換を担う映像信号変換装置は入力映像信号の同期信号と同期動作する必要がある。
【０００８】
図８に、上述の入力映像信号の同期信号と同期動作する映像信号変換装置の構成例を示す。
図８において、輝度データＹ、色差データＣｂ，Ｃｒ、同期信号Ｓは、ＩＴＵ−Ｒ ＢＴ．６０１に従って入力映像信号をデコードして得られたものである。この映像信号変換装置は、同期信号Ｓに同期したクロックＣＬＫを生成するＰＬＬ(Phase Locked Loop)８０１と、輝度データＹ及び色差データＣｂ，Ｃｒからなるパラレル画像データを格納するＦＩＦＯ(First-In First-Out)８０２と、画像データをフォーマット変換するフォーマット変換回路８０３から構成される。
【０００９】
この従来装置の動作を簡単に説明する。輝度データＹ及び色差データＣｂ，Ｃｒからなるパラレル画像データはＦＩＦＯ８０２に一旦格納される。フォーマット変換回路８０３は、ＦＩＦＯ８０２に格納されたパラレル画像データをクロックＣＬＫのタイミングで読み出すことにより、そのフォーマット変換動作を入力映像信号に同期させ、パラレル画像データをＩＴＵ−Ｒ ＢＴ．６５６に準拠したシリアル画像データに変換する。
【特許文献１】特開２００５−２５７８８６号公報
【特許文献２】特開２００４−１４７２８５号公報
【特許文献３】特開２００５−２１５２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の図８に示す従来装置によれば、フォーマット変換動作を入力映像信号に同期させるためのＰＬＬを必要とするため、その分だけ回路規模成が増大すると共に、またそれによる消費電力が増大するという問題がある。
【００１１】
また、ＰＬＬを用いずに入力映像信号の画像データを非同期のまま直接的に内部クロックに基づきフォーマット変換すると、入力映像信号のソースによっては、水平走査線に対応する表示空間の水平区間（以下、ラインと称す）の各周期に僅かな差が発生することがあるため、フォーマット変換が正常に行われない場合がある。即ち、入力映像信号の各ラインの周期に差が発生すると、この差がフォーマット変換動作に反映されないため、フォーマット変換の際にパラレル画像データの取り込みに失敗して、変換後の画像データの一部が欠落することや、逆に不要なデータが付加されることが起こり得る。
【００１２】
図７に示す画像データＤＢは、ＰＬＬを用いずにフォーマット変換した場合に画像データＣｂ２が欠落した例を表している。この例では、色差データＣｂ２が欠落した部分に輝度データＹ３が繰り上がって配置され、それ以後の輝度データＹと色差データＣｂ，Ｃｒの序列が繰り上がっている。このため、フォーマット変換後の輝度データＹと色差データＣｂ，Ｃｒとの出力タイミングが反転する現象が発生し、その現象が発生したラインの画像が乱れる。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、ＰＬＬを要することなく非同期映像信号による画像データをフォーマット変換することができ、この映像信号の各ラインの周期に差が発生しても画像の乱れを防止することができる映像信号変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る映像信号変換装置は、映像信号をデコードして得られる画像データを格納するデータ記憶手段と、前記映像信号による表示空間の水平区間に対応する第１クロック数をカウントし、所定の規格値に対する前記第１クロック数の誤差を取得する誤差取得手段と、前記表示空間のライン毎に、前記記憶手段に記憶された画素データを前記規格値に相当するクロック数分だけ読み出すデータ読出手段と、前記記憶手段から読み出された画像データをフォーマット変換するフォーマット変換手段と、前記映像信号の１画面の周期と前記表示空間の全領域に対応する第２クロック数とが整合するように、前記誤差に応じて前記表示空間における非表示領域に対応する第３クロック数を調整して前記画像データの表示タイミングを生成するタイミング生成手段とを備えた映像信号変換装置の構成を有する。
【００１５】
例えば、前記誤差取得手段は、前記規格値に対する前記第１クロック数の誤差をライン毎に取得し、該誤差を前記表示空間における表示領域の全ラインにわたって累積することを特徴とする。例えば、前記タイミング生成手段は、前記表示領域における水平区間に対応するクロック数の誤差に応じて前記非表示領域の先頭ラインのクロック数を調整することを特徴とする。例えば、前記タイミング生成手段は、前記非表示領域における水平区間に対応するクロック数の誤差に応じて前記非表示領域の最終ラインのクロック数を調整することを特徴とする。例えば、前記１画面は、フレームまたはフィールドの何れかであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、映像信号による表示空間における各ラインのクロック数の誤差に応じて表示タイミングを調整するように構成したので、ＰＬＬを要することなく非同期映像信号の画像データをフォーマット変換することができ、この映像信号の各ラインの周期に差が発生しても画像の乱れを防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の実施形態を説明する。
図１に、本実施形態に係る画像処理装置２００の構成を示す。画像処理装置２００は、ＮＴＳＣ等の非同期映像信号であるアナログビデオ信号ＡＩＮまたはデジタルビデオ信号ＤＩＮの映像入力をキャプチャしてモニタの表示解像度（ＸＧＡ，ＳＶＧＡ等）に合わせて画像を表示する機能（以下、「キャプチャ機能」と称す）と、映像入力をバックドロップ面に表示する機能（以下、「バックドロップ機能」と称す）と、ＣＰＵ１００が発行する描画コマンドに基づいてＯＳＤ(On Screen Display)画像を描画する機能（以下、「ＯＳＤ機能」と称す）を備える。
【００１８】
図１において、ＣＰＵインターフェイスモジュール２０１は、外部のＣＰＵ１００との間のデータ転送を仲介するものである。ビデオメモリインターフェイスモジュール２０２は、外部のビデオメモリ３００との間のデータ転送を仲介するものである。
ビデオデコーダユニット２０３は、本画像処理装置２００の特徴部であり、アナログビデオ信号ＡＩＮ（コンポジット信号）をデコードして所定フォーマットのデジタルビデオ信号（コンポーネント信号）を生成するものである。本画像処理装置２００は２組のビデオデコーダユニット２０３を備え、これにより２系統のアナログビデオ信号入力に対応可能となっている。本画像処理装置２００は、ビデオデコーダユニット２０３においてデジタルビデオ信号を生成する際の信号変換機能に特徴を有しており、その詳細については後述する。
【００１９】
ビデオキャプチャコントローラ２０４は、ビデオデコーダユニット２０３によりデコードされたデジタルビデオ信号をキャプチャ(capture)して、キャプチャプレーンの画像データとしてビデオメモリ３００に格納するものである。キャプチャプレーンコントローラ２０５は、ビデオメモリ３００からキャプチャプレーンの画像データを読み出し、これをピクセルデータコントローラ２０８に供給するものである。
【００２０】
ドローイングプロセッサユニット２０６は、ＣＰＵ１００から発行される描画コマンドに基づいてＯＳＤ画像データを生成し、これをＯＳＤプレーンの画像データとしてビデオメモリ３００に格納するものである。即ち、ドローイングプロセッサユニット２０６は、ビデオメモリ３００内にＯＳＤ画像として直線や矩形を描画したり、描画したデータに対して所定の処理を行う。ＣＰＵ１００が発行する描画コマンドとしては、例えば、線を描画するためのＬＩＮＥコマンド、矩形境域を塗りつぶすためのＦＩＬＬコマンド、ビデオメモリからビデオメモリへデータをブロック転送するためのＣＯＰＹコマンドがある。ただし、描画コマンドの種類はこれに限定されない。なお、ＣＰＵ１００は、描画コマンドを使わずに、直接的にビデオメモリ３００内に描画することもできる。
【００２１】
ＯＳＤプレーンコントローラ２０７は、ビデオメモリ３００からＯＳＤプレーンの画像データを読み出し、これをピクセルデータコントローラ２０８に供給するものである。
ピクセルデータコントローラ２０８は、上記キャプチャプレーンの画像データとＯＳＤプレーンの画像データとバックドロップ面の画像データとを１画面の画像データに合成して、そのデジタルビデオ信号を出力するものである。この画像データの合成の際に、各プレーンの優先順位に応じてモニタ上での各プレーンの前後関係が調整され、あるいは必要に応じて各プレーンにαブレンディング処理（半透明処理）が施される。
【００２２】
このピクセルデータコントローラ２０８では、例えば、２つのキャプチャプレーンと、２つのＯＳＤプレーンとの合計４つのプレーンと１つのバックドロップ面の合成が可能となっている。ただし、各プレーンの数はこれに限定されず、任意である。
なお、「プレーン」なる用語は、１つの矩形状画像データを外部表示装置の所定の場所に所定のサイズで表示するために必要な全ての構成を包括したものを示し、あるいは、外部表示装置に供給される画像データそのものも示す。
【００２３】
ＤＡコンバータ（ＤＡＣ）２０９は、ピクセルデータコントローラ２０８から出力されたデジタルビデオ信号をアナログ信号に変換して外部のモニタ（図示なし）に供給するものである。また、モニタがデジタル入力端子を備えている場合には、ピクセルデータコントローラ２０８から出力されたデジタルビデオ信号ＤＯＵＴはモニタのデジタル入力端子に直接供給される。ＣＲＴコントローラ２１０は、表示スキャンタイミングを制御するためのものであり、水平走査および垂直走査用の同期信号ＳＯＵＴを生成して出力する。クロックジェネレータ２１１は、本画像処理装置２００を構成する各ブロックの動作クロックを生成するものである。
【００２４】
図１に示す例では、ビデオデコーダユニット２０３から出力されるデジタルビデオ信号はピクセルデータコントローラ２０８に供給される。これにより、ビデオデコーダユニット２０３から出力されたデジタルビデオ信号による映像をバックドロップ面でそのまま表示することも可能となっている。また、本画像処理装置２００は、デジタルビデオ信号ＤＩＮの入力機能をも備え、このデジタルビデオ信号ＤＩＮは、ピクセルデータコントローラ２０８及びビデオキャプチャユニット２０４に与えられる。これにより、上述のアナログビデオ信号ＡＩＮと同様に、デジタルビデオ信号ＤＩＮをそのまま使用してバックドロップ面で表示することや、これをキャプチャしてキャプチャプレーンで表示することが可能となっている。
【００２５】
図２に、本画像処理装置の特徴部に係るビデオデコーダユニット２０３の構成を示す。
同図に示すように、ビデオデコーダユニット２０３は、デコーダ２０３Ａと映像信号変換部２０３Ｂとから構成される。このうち、デコーダ２０３Ａは、ＩＴＵ−Ｒ ＢＴ．６０１に従ってアナログビデオ信号ＡＩＮ（コンポジット信号）をデコードするものであり、これをデコードすることにより、輝度データＹ及び色差データＣｂ，Ｃｒを生成すると共に、水平ブランク信号／ＨＢＬＡＮＫ、垂直ブランク信号／ＶＢＬＡＮＫ、バリッド信号ＶＡＬＩＤ、フィールド信号ＦＩＥＬＤの各信号を生成する。
【００２６】
ここで、輝度データＹ及び色差データＣｂ，ＣｒはＩＴＵ−Ｒ ＢＴ．６０１（ＹＣｂＣｒ４：２：２）に準拠した画像データであって、前述の図７に示すように、輝度データＹの周波数は１３．５ＭＨｚであり、色差データＣｂ，Ｃｒの周波数は６．７５ＭＨｚである。これら輝度データＹと色差データＣｂ，Ｃｒはパラレルにデコーダ２０３Ａから出力される。水平ブランク信号／ＨＢＬＡＮＫは表示空間における水平非表示期間を表す信号であり、アナログビデオ信号ＡＩＮに含まれる水平同期信号から抽出される。この水平ブランク信号／ＨＢＬＡＮＫは、本画像処理装置２００によるモニタの表示制御において１ラインの開始タイミングを定める。
【００２７】
垂直ブランク信号／ＶＢＬＡＮＫは表示空間における垂直非表示期間を表す信号であり、アナログビデオ信号ＡＩＮに含まれる垂直同期信号から抽出される。バリッド信号ＶＡＬＩＤは、輝度データＹ及び色差データＣｂ，Ｃｒが有効である期間を示す信号であり、例えばアナログビデオ信号ＡＩＮに含まれる輝度信号を検出することにより生成される。フィールド信号ＦＩＥＬＤは、アナログビデオ信号ＡＩＮがインタレース形式の信号である場合に輝度データＹ及び色差データＣｂ，Ｃｒが第１フィールド及び第２フィールドの何れの画像データであるかを示す信号である。
【００２８】
映像信号変換部２０３Ｂは、本発明に係る映像信号変換装置により実現され、書込制御回路２０３１、ＦＩＦＯ(First-In First-Out)２０３２、フォーマット変換部２０３３、クロック誤差取得部２０３４、読出制御部２０３５、表示タイミング生成部２０３６を含んで構成される。ただし、映像信号変換部２０３Ｂにデコーダ２０３Ａを含めてもよい。
【００２９】
ここで、ＦＩＦＯ２０３２は、デコーダ２０３Ａから出力された輝度データＹ及び色差データＣｂ，Ｃｒからなるパラレル画像データを一時的に格納するもの（データ記憶手段）であり、例えばデュアルポートＲＡＭから構成される。書込制御部２０３１は、水平ブランク信号／ＨＢＬＡＮＫ、垂直ブランク信号／ＶＢＬＡＮＫ、バリッド信号ＶＡＬＩＤに基づきＦＩＦＯ２０３２に対する上記パラレル画像データの書き込みを制御するものである。
【００３０】
クロック誤差取得部２０３４は、アナログビデオ信号ＡＩＮによる表示空間の水平区間に対応するクロック数（第１クロック数）をカウントして、所定の規格値に対するクロック数の誤差を取得するもの（誤差取得手段）である。読出制御部２０３５は、上記表示空間のライン毎にＦＩＦＯ２０３２から、ＩＴＵ−Ｒ ＢＴ．６０１（ＹＣｂＣｒ４：２：２）に準拠した画素データを上記規格値に相当する一定のクロック数分だけ読み出すためのもの（データ読出手段）である。
【００３１】
フォーマット変換部２０３３は、ＦＩＦＯ２０３２から読み出されたパラレル画像データを、ＩＴＵ−Ｒ ＢＴ．６５６に準拠した２７ＭＨｚのシリアル画像データにフォーマット変換するもの（フォーマット変換手段）である。表示タイミング生成部２０３６は、上記誤差に応じて表示空間における非表示領域に対応するクロック数（第３クロック数）を調整して画像データの表示タイミングを生成するもの（タイミング生成手段）である。
なお、表示タイミング生成部２０３６で生成された表示タイミングは、図１に示すＣＲＴコントローラ２１０にも供給され、図示しないモニタの表示スキャンタイミングの生成に利用される。
【００３２】
ここで、図３を参照して、上述の「表示空間」、「水平区間」、「表示領域」、「非表示領域」について説明しておく。図３に示す例は、ＮＴＳＣ形式のアナログビデオ信号ＡＩＮによる表示空間を表し、このＮＴＳＣ形式によれば、水平区間に相当するクロック数が１７１６であり、垂直区間に相当するライン数が２６３（第１フィールド）または２６２（第２フィールド）である。
【００３３】
また、上記ＮＴＳＣ形式によれば、表示空間の水平区間は、２７６クロック分の非表示領域と１４４０クロック分の表示領域とから成り、その垂直区間は、１９ライン分の非表示領域と、２４３ライン（第１フィールド）または２４２ライン（第２フィールド）分の表示領域とから成る。表示空間における各水平ラインの開始位置は水平ブランク信号／ＨＢＬＡＮＫの立下りエッジを基準としている。
【００３４】
次に、本画像処理装置２００の動作について、上述のビデオデコーダユニット２０３の映像信号変換部２０３Ｂに着目して説明する。
まず、図４および図５を参照して、映像信号変換部２０３Ｂの動作原理を説明する。
概略的には、映像信号変換部２０３Ｂの動作は、変換前の規格（ＩＴＵ−Ｒ ＢＴ．６０１）を満足する画像データの全てをＦＩＦＯに順次的に取り込む動作と、この画像データをフォーマット変換する際のタイミングを生成するための動作とを基本としており、以下に説明するように、この生成したタイミングでＦＩＦＯから画像データを読み出すことにより、変換後の規格（ＩＴＵ−Ｒ ＢＴ．６５６）を満足する画像データに変換する。
【００３５】
図４は、デコーダ２０３Ａから出力される水平ブランク信号／ＨＢＬＡＮＫの波形を表している。同図に示すように、水平ブランク信号／ＨＢＬＡＮＫは、図３の非表示領域に対応する非表示期間においてローレベルとなり、図３の表示領域に対応する表示期間においてハイレベルとなる。この水平ブランク信号／ＨＢＬＡＮＫは、図２に示すデコーダ２０３Ａによってアナログビデオ信号ＡＩＮから抽出され、その周期はアナログビデオ信号ＡＩＮの各ラインの周期に相当する。
【００３６】
ここで、アナログビデオ信号ＡＩＮを出力する図示しない外部装置の動作クロックと、本画像処理装置２００の動作クロックとの間に差が生じ、アナログビデオ信号ＡＩＮの各ラインの周期に差が発生すると、デコーダ２０３Ａから出力される水平ブランク信号／ＨＢＬＡＮＫの周期が一定でなくなる。図４に示す例では、ライン０のクロック数は規定の１７１６（ＮＴＳＣ形式に準拠した規格値）となっているが、ライン１については、非表示期間でのクロック数が規格値よりも１クロック分だけ少ない２７５となっており、このライン１のクロック数が１７１５に減少している。他のライン２及びライン３についてもクロック数が規格値からはずれている。
【００３７】
このように水平ブランク信号／ＨＢＬＡＮＫの周期が変動すると、本画像処理装置２００において、フォーマット変換の際、規定のクロック数を満足することができなくなり、水平ブランク信号／ＨＢＬＡＮＫの１周期のクロック数が規格値に対して誤差を生じ、画像の乱れを発生させる。そこで、本実施形態では、水平ブランク信号／ＢＬＡＮＫの１周期の長さをカウントし、そのカウント値の誤差（規格値に対する誤差）を利用して画像データの表示タイミングを調整すると共にアナログビデオ信号ＡＩＮに同期させる。
【００３８】
図５Ａは、上述の水平ブランク信号／ＨＢＬＡＮＫの周期が変動することに起因した各ラインのクロック数の誤差を例示しており、表示空間全体のクロック数はアナログビデオ信号ＡＩＮの１画面（フレームまたはフィールド）の周期に相当する。この例では、ライン１，４，８，１１のクロック数が、規格値の１７１６に対して１クロックだけ少なくない１７１５になっており、これらの各ラインにおけるクロック数の誤差は−１（＝１７１５−１７１６）となっている。なお、この例では、ライン０〜９が表示領域に対応し、ライン１０〜１２が非表示領域に対応しているが、これは単なる説明上の一例に過ぎず、これに限定されない。また、各ラインのクロック数の誤差についても一例に過ぎず、１ラインで２クロック以上の誤差が発生してもよい。
【００３９】
本実施形態では、上述の図５Ａに示す表示領域に属するライン１，４，８の各クロック数を強制的に１７１６（規格値）に設定することにより、図５Ｂに示すように、表示領域における全誤差に相当するクロック数を補充する。そして、補充したクロック数を非表示領域におけるクロック数から減算する。これにより、表示領域全体のクロック数を規格値に設定すると共に、表示空間の全領域に相当するクロック数をアナログビデオ信号ＡＩＮの１画面（フレームまたはフィールド）の周期に合わせている。
【００４０】
図５Ｂの例では、表示領域において発生した誤差を補充するために追加したクロック数を非表示領域の先頭ライン（ライン１０）のクロック数から減算し、非表示領域において発生した誤差を補完するために追加したクロック数を非表示領域の最終ライン（ライン１２）のクロック数から減算することにより、全体のクロック数をアナログビデオ信号ＡＩＮの１画面（フレームまたはフィールド）の周期と整合させている。
【００４１】
このように、映像信号変換部２０３Ｂでは、表示領域における表示タイミングを強制的に規格値に設定し、これにより生じたクロック数の増減分を非表示領域の表示タイミングで調整している。従って、表示領域の画像データが欠落していなければ、表示領域の画像データを規格に従った正しい表示タイミングで表示することが可能になる。また、非表示領域の表示タイミングは保証されないが、そもそも非表示領域はモニタ上には現れないので、非表示領域の表示タイミングが規格値からはずれても、モニタ上の画像に影響は現れない。以上で、映像信号変換部２０３Ｂの動作原理を説明した。
【００４２】
次に、上記原理に基づく本画像処理装置の動作を具体的に説明する。
図２において、デコーダ２０３Ａは、外部から入力されるアナログビデオ信号ＡＩＮをデコードして、ＩＴＵ−Ｒ ＢＴ．６０１（ＹＣｂＣｒ４：２：２）に準拠した輝度データＹ及び色差データＣｂ，Ｃｒからなる画像データと、水平ブランク信号／ＨＢＬＡＮＫ、垂直ブランク信号／ＶＢＬＡＮＫ、バリッド信号ＶＡＬＩＤ、フィールド信号ＦＩＥＬＤの各信号とを生成して出力する。映像信号変換部２０３Ｂ内の書込制御部２０３１は、水平ブランク信号／ＨＢＬＡＮＫ、垂直ブランク信号／ＶＢＬＡＮＫ、バリッド信号ＶＡＬＩＤの各信号に基づき、輝度データＹ及び色差データＣｂ，ＣｒをＦＩＦＯ２０３２に順次書き込む。
【００４３】
ここで、図６Ａ及び６Ｂを参照して、ＦＩＦＯ２０３２に対する画像データの書き込み動作を詳細に説明する。
図６Ａは、水平ブランク信号／ＨＢＬＡＮＫの周期（１ライン）に相当するクロック数が規格値の１７１６となっているときの水平ブランク信号／ＨＢＬＡＮＫと、輝度データＹ及び色差データＣｂ，Ｃｒと、バリッド信号ＶＡＬＩＤとの関係を示している。この場合、輝度データＹ及び色差データＣｂ，Ｃｒの各周波数は規格値となっており、これに対応してバリッド信号ＶＡＬＩＤの周期も一定となっている。この場合、書込制御部２０３１は、バリッド信号ＶＡＬＩＤがハイレベルとなっている期間（即ち、データが有効な期間）において輝度データＹ及び色差データＣｂ，ＣｒをＦＩＦＯ２０３２に書き込む。
【００４４】
これに対し、図６Ｂは、水平ブランク信号／ＨＢＬＡＮＫの周期（１ライン）に相当するクロック数が規格値の１７１６よりも１クロックだけ少ない１７１５となっているときの水平ブランク信号／ＨＢＬＡＮＫと、輝度データＹ及び色差データＣｂ，Ｃｒと、バリッド信号ＶＡＬＩＤとの関係を示している。この例では、１ラインのクロック数が１クロックだけ減少したことにより、輝度データＹ７１８，Ｙ７１９及び色差データＣｒ３５９，Ｃｂ３６０の期間が圧縮され、この結果、輝度データＹ７１８，Ｙ７１９，Ｙ７２０に対応するバリッド信号ＶＡＬＩＤの区間が連続してハイレベルに維持されている。
【００４５】
この場合も、書込制御部２０３１は、バリッド信号ＶＡＬＩＤがハイレベルとなっている期間において輝度データＹ及び色差データＣｂ，ＣｒをＦＩＦＯ２０３２に書き込む。この例では、輝度データＹ７１８，Ｙ７１９及び色差データＣｒ３５９，Ｃｂ３６０の期間が圧縮されているが、この期間ではバリッド信号ＶＡＬＩＤがハイレベルに維持されているので、輝度データＹ７１８，Ｙ７１９及び色差データＣｒ３５９，Ｃｂ３６０は、正常にＦＩＦＯ２０３２に書き込まれる。結局、ＦＩＦＯ２０３２に対する各画像データの書き込みは、水平ブランク信号／ＨＢＬＡＮＫの周期が変動しても正常に行われる。
【００４６】
一方、クロック誤差取得部２０３４は、図４及び図５を参照して説明したように、アナログビデオ信号ＡＩＮによる表示空間の水平区間（即ちライン）に対応するクロック数をカウントし、規格値に対するこのクロック数の誤差をライン毎に取得する。そして、表示領域の各ラインについて取得したクロック数の誤差を表示領域の全ラインにわたって累積する。読出制御部２０３５は、表示領域のライン毎に、規定のクロック数（１４４０）に相当する一定個数の輝度データＹ及び色差データＣｂ，Ｃｒのパラレル画像データをＦＩＦＯ２０３２から読み出す。
【００４７】
表示タイミング生成部２０３６は、アナログ映像信号ＡＩＮの１画面（フレームまたはフィールド）の周期と表示空間の全領域に対応するクロック数とが整合するように、上記誤差に相当するクロック数分だけ非表示領域に対応するクロック数を調整して画像データの表示タイミングを生成する。例えば、表示タイミング生成部２０３６は、表示領域における水平区間に対応するクロック数の誤差に応じて、非表示領域の先頭ラインのクロック数を調整する。また、非表示領域における水平区間に対応するクロック数の誤差に応じて、非表示領域の最終ラインのクロック数を調整する。
【００４８】
フォーマット変換部２０３３は、ＦＩＦＯ２０３２から読み出されたパラレル画像データを、ＩＴＵ−Ｒ ＢＴ．６５６に準拠した２７ＭＨｚのシリアル画像データにフォーマット変換する。この際、フォーマット変換部２０３３は、表示タイミング生成部２０３６で生成された表示タイミングを用いて水平および垂直同期信号に相当する同期コードを生成し、これをシリアル画像データに埋め込む。
本画像処理装置２００では、以上のようにしてフォーマット変換されたシリアル画像データは、前述のＯＳＤ機能、キャプチャ機能、バックドロップ機能のうち、キャプチャ機能およびバックドロップ機能による処理の対象とされる。
【００４９】
以下では、フォーマット変換されたシリアル画像データを処理の対象とするキャプチャ機能およびバックドロップ機能に関する動作を説明する。
（１）キャプチャ機能に関する動作
図１において、アナログビデオ信号ＡＩＮとして入力された映像入力を表示解像度に合わせて表示するにはキャプチャ機能を利用する。この場合、まずビデオデコーダユニット２０３がコンポジット信号であるアナログビデオ信号ＡＩＮをデコードしてコンポーネント信号であるデジタルビデオ信号に変換する。ビデオキャプチャコントローラ２０４は、ビデオデコーダユニット２０３でデコードされたデジタルビデオ信号を表示解像度に合わせてキャプチャし、このキャプチャにより得られた画像データをビデオメモリ３００に格納する。
【００５０】
キャプチャプレーンコントローラ２０５は、ビデオメモリ３００に格納された画像データを表示スキャンタイミングに合わせてキャプチャプレーンの画像データとして読み出し、これをピクセルデータコントローラ２０８に出力する。ピクセルデータコントローラ２０８は、上述のように、バックドロップ面の画像データとキャプチャプレーンの画像データとＯＳＤプレーンの画像データとを１つの画像データに合成してモニタに出力する。
【００５１】
（２）バックドロップ機能に関する動作
図１において、ピクセルデータコントローラ２０８は、デジタルビデオ信号ＤＩＮ、または、アナログビデオデコーダ２０３から出力されるデジタルビデオ信号の何れか一方を選択してバックドロップ面で表示する。
なお、本画像処理装置２００では、２つのキャプチャプレーンと２つのＯＳＤプレーンを処理することができるので、例えば、バックドロップ面上に２つのキャプチャプレーンの映像を並べて表示すると共に、これにオーバーラップさせて２つのＯＳＤ画像を表示することもできる。
【００５２】
なお、参考までにＯＳＤ機能に関する動作を簡単に説明しておく。
図１において、ＣＰＵ１００は、ＯＳＤ画像を描画するための描画コマンドを順次発行し、これをドローイングプロセッサユニット２０６内のコマンドポートに書き込む。描画コマンドの実行に必要なデータがコマンドポートに書き込まれると、ドローイングプロセッサユニット２０６内の描画コマンド処理回路は、コマンドポートから描画コマンドを読み出して実行する。これによりＯＳＤ画像データが生成されてビデオメモリ３００に格納される。
【００５３】
ＯＳＤプレーンコントローラ２０７は、ビデオメモリ３００に格納されたＯＳＤ画像データを表示スキャンタイミングに合わせて読み出し、これをＯＳＤプレーンの画像データとしてピクセルデータコントローラ２０８に供給する。これにより、モニタには、キャプチャされた映像とオーバーラップされてＯＳＤ画像が表示される。
【００５４】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上述の映像信号変換部２０３Ｂでは、表示領域における各ラインでのクロック数の誤差を累積して非表示領域の先頭ラインのカウント値を調整するものとしたが、非表示領域における任意のラインで調整するものとしてもよい。
【００５５】
また、非表示領域における各ラインでのクロック数の誤差を非表示領域の最終ラインで調整するものとしたが、必要に応じて、この調整を省略してもよい。
更に、上述の実施形態では、ＩＴＵ−Ｒ ＢＴ．６０１に準拠した画像データを、ＩＴＵ−Ｒ ＢＴ．６５６に準拠した画像データにフォーマット変換する場合を例として説明したが、これらの規格以外のフォーマット変換にも適用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】本発明の実施形態に係るビデオデコーダユニットの詳細な構成を示すブロック図である。
【図３】本発明の実施形態に係る表示空間を説明するための説明図である。
【図４】本発明の実施形態に係る映像信号変換部の動作原理（水平ブランク信号の周期が変動した場合）を説明するための説明図である。
【図５Ａ】本発明の実施形態に係る映像信号変換部の動作原理（各ラインでのクロック数の誤差を補充しない場合）を説明するための説明図である。
【図５Ｂ】本発明の実施形態に係る映像信号変換部の動作原理（各ラインでのクロック数の誤差を補充した場合）を説明するための説明図である。
【図６Ａ】本発明の実施形態に係る映像信号変換部の動作（水平ブランク信号の周期が正常な場合）を具体的に説明するための説明図である。
【図６Ｂ】本発明の実施形態に係る映像信号変換部の動作（水平ブランク信号の周期が変動した場合）を具体的に説明するための説明図である。
【図７】従来技術に係る映像信号変換装置による問題点を説明するための図である。
【図８】従来技術に係る映像信号変換装置の構成例を示すブロック図である。
【符号の説明】
【００５７】
１００；ＣＰＵ、２００；画像処理装置、２０１；ＣＰＵインターフェイスモジュール、２０２；ビデオメモリインターフェイスモジュール、２０３；ビデオデコーダユニット、２０４；ビデオキャプチャコントローラ、２０５；キャプチャプレーンコントローラ、２０６；ドローイングプロセッサユニット、２０７；ＯＳＤプレーンコントローラ、２０８；ピクセルデータコントローラ、２０９；ＤＡコンバータ、２１０；ＣＲＴコントローラ、２１１；クロックジェネレータ、３００；ビデオメモリ、２０３Ａ；デコーダ、２０３Ｂ；映像信号変換部（映像信号変換装置）、２０３１；書込制御部、２０３２；ＦＩＦＯ、２０３３フォーマット変換部、２０３４；クロック誤差取得部、２０３５；読出制御部、２０３６；表示タイミング生成部。
【図１】
2007300365.tif 000003
【図２】
2007300365.tif 000004
【図３】
2007300365.tif 000005
【図４】
2007300365.tif 000006
【図５Ａ】
2007300365.tif 000007
【図５Ｂ】
2007300365.tif 000008
【図６Ａ】
2007300365.tif 000009
【図６Ｂ】
2007300365.tif 000010
【図７】
2007300365.tif 000011
【図８】
2007300365.tif 000012