(57)【要約】【課題】高電圧電源と接地間に直列接続された一対のスイッチ素子の高電位側スイッチ素子を入力信号に応じＲＳフリップフロップで制御する際に、負荷を駆動する出力端子のｄｖ／ｄｔ過渡現象の影響で誤動作することのない構成を実現する。【解決手段】負荷を駆動する出力端子の電圧が急峻に低下する期間において、ローサイド入力端子ＬＩＮからの入力信号を利用しラッチ回路にリセットをかけておく。【選択図】図１
2007243254.tif 000002
【特許請求の範囲】
【請求項１】
高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、
前記ローサイド回路を、ローサイド入力端子に供給された第２の入力パルス信号に基づいてスイッチングして、前記ローサイドスイッチ素子をオンオフさせる前記制御パルス信号を発生するよう構成し、
前記ハイサイド回路を、ハイサイド入力端子に供給された第１の入力パルス信号のリーディングエッジとテイリングエッジを検出した各エッジ検出パルスでラッチ回路をセット・リセットして、前記ハイサイドスイッチ素子をオンオフさせる前記制御パルス信号を発生するとともに、前記出力端の端子電圧が反転する期間あるいは反転直後の期間に前記ラッチ回路をリセット状態にするよう構成した
スイッチ素子駆動回路。
【請求項２】
前記ハイサイドスイッチ素子がオフに切り換わった後で前記ローサイドスイッチ素子がオンに切り換わるタイミング、あるいは前記ハイサイドスイッチ素子がオフに切り換わった後で前記ローサイドスイッチ素子から前記出力端に電流が流れる期間に、前記ラッチ回路をリセット状態にするよう構成した
請求項１記載のスイッチ素子駆動回路。
【請求項３】
前記ローサイド回路は、
ローサイド入力端子から前記ローサイドスイッチ素子までの経路に介装され前記ハイサイド回路での信号遅延時間分を補正して、前記ローサイドスイッチ素子をオンオフさせる前記制御パルス信号の形成に寄与する遅延回路と、
ローサイド入力端子から受け入れた前記第２の入力パルス信号を遅延させて前記ハイサイド回路へリセット信号を発生する誤動作防止用のリセットパルス発生回路を有し、
前記ハイサイド回路は、
前記第１の入力パルス信号のリーディングエッジを検出する第１のエッジ検出回路と、前記第１の入力パルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、
前記ラッチ回路は、
前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、かつ前記リセットパルス発生回路からの出力信号を前記レベルシフト回路にて電圧レベル変換した信号もリセット入力とし、
前記ラッチ回路の最低基準電位端子を、前記ハイサイドスイッチ素子の低電位側に接続し、前記ラッチ回路の出力信号をもとに前記ハイサイドスイッチ素子を駆動する
請求項１記載のスイッチ素子駆動回路。
【請求項４】
前記レベルシフト回路は、前記リセットパルス発生回路からの出力信号を電圧レベル変換するとともに、前記第１，第２のエッジ検出回路から出力される第１，第２のエッジ信号を電圧レベル変換するよう構成した
請求項３記載のスイッチ素子駆動回路。
【請求項５】
前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された遅延回路と、
前記遅延回路から入力信号が供給された誤動作防止用のリセットパルス発生回路と、
前記第１の入力パルス信号のリーディングエッジを検出する第１のエッジ検出回路と
を有し、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力とし、前記リセットパルス発生回路からの出力信号を前記レベルシフト回路にて電圧レベル変換した信号をリセット入力とし、
前記ラッチ回路の最低基準電位端子を、前記ハイサイドスイッチ素子の低電位側に接続し、
前記ラッチ回路の出力信号をもとに前記ハイサイドスイッチ素子を駆動する
請求項１記載のスイッチ素子駆動回路。
【請求項６】
前記リセットパルス発生回路は、前記出力端の端子電圧が反転する期間あるいは反転直後の期間において、前記第２の入力パルス信号のリーディングエッジまたはテイリングエッジに同期したタイミングに、前記ラッチ回路にリセット信号を発生するよう構成した
請求項３または請求項５記載のスイッチ素子駆動回路。
【請求項７】
前記リセットパルス発生回路は、前記第１の遅延回路の出力信号を入力信号とし、
前記遅延回路を、前記第２の入力パルス信号を入力信号とした第１の遅延回路と、前記第１の遅延回路の出力信号を入力信号とした第２の遅延回路とで構成し、前記第２の遅延回路の出力信号に基づいて前記ローサイドスイッチ素子を駆動する
請求項３または請求項５記載のスイッチ素子駆動回路。
【請求項８】
前記遅延回路を、前記第２の入力パルス信号を入力信号とした第１，第２の遅延回路とで構成し、
前記リセットパルス発生回路は、前記第１，第２の遅延回路のうちの遅延時間の短い方の第１の遅延回路の出力信号を入力信号とし、
前記第２の遅延回路の出力信号に基づいて前記ローサイドスイッチ素子を駆動する
請求項３または請求項５記載のスイッチ素子駆動回路。
【請求項９】
前記第１，第２のエッジ検出回路の入力と前記ハイサイド入力端子の間に遅延回路を設けた
請求項３記載のスイッチ素子駆動回路。
【請求項１０】
前記出力端の端子電圧が反転する期間または反転直後の期間において、
前記ラッチ回路に入力するリセット信号の発生手段は、
前記ハイサイドスイッチ素子をオンからオフに切り換えることになる前記第２のエッジ検出回路からの信号によりリセット開始のタイミング設定し、リセット終了のタイミングは、前記第２のパルス信号のリーディングエッジまたはテイリングエッジに同期したタイミングにて発生し、リセット期間となるリセットパルス幅を前記リセットパルス発生回路の出力信号にて設定し、
前記第１の入力パルス信号のテイリングエッジを検出する前記第２のエッジ検出回路の出力信号の後ろエッジを遅延させるか、あるいは前記リセットパルス発生回路の出力のリセットパルス信号の前エッジを早めることにより１つの連続したリセットパルス信号にする
請求項３記載のスイッチ素子駆動回路。
【請求項１１】
前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された前記第１の遅延回路と、
前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、
前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、
前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続し、
前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号を前記レベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号をもとに前記ハイサイドスイッチ素子を駆動し、
前記出力端の端子電圧が反転する期間あるいは反転直後の期間において、前記第２のエッジ検出回路からの信号を遅延させることにより、あるいはリセット終了のタイミングとなる前記第２のエッジ検出回路からの前記信号の後ろエッジを遅延させることにより、前記第２のエッジ検出回路からの信号を前記ラッチ回路へリセット信号として入力した
請求項１記載のスイッチ素子駆動回路。
【請求項１２】
高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、
前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された第１の遅延回路と、
前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、
前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、
前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続され、
前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号を基に前記ハイサイドスイッチ素子を駆動し、
前記ハイサイドスイッチ素子が前記ハイサイド入力端子に供給されたパルス信号によりオフする期間において、前記ローサイドスイッチ素子がオンするための信号を前記ローサイド入力端子から入力している第１の期間あるいは前記第１の期間を遅延させた第２の期間を用いることにより、前記レベルシフト回路の入力側で前記ラッチ回路へのセット入力を禁止する
スイッチ素子駆動回路。
【請求項１３】
高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、
前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された第１の遅延回路と、
前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、
前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、
前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続され、
前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号を前記レベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号をもとに前記ハイサイドスイッチ素子を駆動し、
前記ローサイドスイッチ素子が前記ローサイド入力端子に供給されたパルス信号によりオフする期間に、前記ハイサイド入力端子から供給されたパルス信号が前記ハイサイドスイッチ素子をオンさせるように入力されている第３の期間、あるいは前記第３の期間を遅延させた第４の期間を用い、前記第１の遅延回路の出力から前記ローサイドスイッチ素子への入力経路において、前記ローサイドスイッチ素子へのオン信号を禁止するよう構成した
スイッチ素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続された一対のスイッチ素子を、ハイサイド入力端子とローサイド入力端子に供給されたパルス信号に基づいて負荷への電力供給を制御するスイッチ素子駆動回路に関するものである。
【背景技術】
【０００２】
この種のスイッチ素子駆動回路は、下記の（特許文献１）のものが知られている。これは図１５に示すように構成されている。
これは、高電圧電源２２８で負荷２３０を駆動する際に、一対のパワーＮチャネルＭＯＳトランジスタ２２４，２２５の直列回路に、高電圧電源２２８から電圧を印加し、トランジスタ２２４のソースとトランジスタ２２５のドレインとの接続点に負荷２３０を接続している。トランジスタ２２４，２２５のうち、高電位側のトランジスタ２２４をオンオフさせるパルス信号は、低電圧回路とは基準電位が異なっている。２２９は低電圧電源である。
【０００３】
そのため、高電位側のトランジスタ２２４を駆動するために入力されるパルス信号のリーディング（leading edge）エッジとしての立ち上がりエッジとテイリング（trailing edge）エッジとしての立ち下がりエッジを検出し、各エッジ検出パルスの基準電位をレベルシフトした後、各エッジ検出パルスでＲＳフリップフロップ２２２をセット・リセットすることで、入力されたパルス信号と等価なパルスをトランジスタ２２４の基準電位に合わせて生成しオンオフ制御している。
【０００４】
ここで、トランジスタ２２４，２２５の駆動回路は、半導体集積回路２００に構築されている。半導体集積回路２００において、ＶＳはトランジスタ２２４の下側基準電位入力端子、ＶＢはトランジスタ２２４を駆動する回路の上側基準電位入力端子、ＶＤＤ，ＶＣＣは電源入力端子、ＶＳＳ，ＣＯＭは接地端子、ＨＯはハイサイド出力端子で、トランジスタ２２４のゲート信号が出力される。ＬＯはローサイド出力端子で、トランジスタ２２５のゲート信号が出力される。ＨＩＮはハイサイド入力端子、ＬＩＮはローサイド入力端子であり、ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮからの入力パルス信号によりそれぞれハイサイド出力端子ＨＯ、ローサイド出力端子ＬＯから出力パルス信号を出力して、トランジスタ２２４，２２５をオンオフ制御する。
【０００５】
なお、トランジスタ２２４，２２５が同時にオンし高電圧電源２２８と接地間に貫通電流が流れることがない論理にて、ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮから入力パルス信号が入力され、また、ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮからの入力論理切り換わり時には、ハイサイド入力端子ＨＩＮとローサイド入力端子ＬＩＮが必ず両方ともに“Ｌ”レベルになって、ハイサイド出力端子ＨＯとローサイド出力端子ＬＯの両方ともに“Ｌ”レベルになるデットタイムと呼ばれる期間が設定されている。
【０００６】
ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮ、入力端子ＳＤの各入力パルス信号は、入力端子ＳＤが“Ｈ”レベル時には、ラッチ２０４，２０５の出力が“Ｈ”レベル、ＮＯＲ回路２０６，２０７の出力が“Ｌ”レベル、ハイサイド出力端子ＨＯ，ローサイド出力端子ＬＯが“Ｌ”レベルとなり、ハイサイド入力端子ＨＩＮ，ローサイド入力端子ＬＩＮからハイサイド出力端子ＨＯ，ローサイド出力端子ＬＯへは信号は伝わらないように構成されていて、初期設定時等にＳＤに“Ｈ”レベルを入力するとラッチ２０４，２０５が初期化されハイサイド出力端子ＨＯ、ローサイド出力端子ＬＯは“Ｌ”レベルになり、通常動作させる時は入力端子ＳＤに“Ｌ”レベルを入力することで、ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮからのパルス信号はそれぞれＮＯＲ回路２０６，２０７から出力され、ＶＤＤ／ＶＣＣレベルシフト２０８，２０９ではＶＤＤを電源電圧基準としたパルス信号からＶＣＣを電源電圧基準としたパルス信号に変換される。
【０００７】
ＶＤＤ／ＶＣＣレベルシフト２０９からの信号はローサイド入力端子ＬＩＮからローサイド出力端子ＬＯへの遅延時間をハイサイド入力端子ＨＩＮからハイサイド出力端子ＨＯへの遅延時間と一致させることを目的とした遅延回路２１０を経由し出力ＮチャネルＭＯＳトランジスタ２１２，２１３のゲートに送られ、ローサイド出力端子ＬＯからの信号によりパワーＮチャネルＭＯＳトランジスタ２２５が駆動される。不足電圧検出回路２３１では、ＶＣＣ電源電圧が所定電圧より低い時は回路が正常に動作しない可能性があるため、ローサイド入力端子ＬＩＮからの信号が出力ＮチャネルＭＯＳトランジスタ２１２，２１３のゲートに、また、ハイサイド入力端子ＨＩＮからの信号が出力ＮチャネルＭＯＳトランジスタ２２０，２２１のゲートに伝わらない構成にしている。
【０００８】
ＶＤＤ／ＶＣＣレベルシフト２０８からの信号はパルス発振器２１４にて入力波形のリーディングエッジとリーディングエッジを検出した２つの細いパルスに変換され、２つのパルスはそれぞれレベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１５，２１６のゲートに入力され、電圧レベルが変換された後、パルスフィルタ２１９を経由した後、ＲＳフリップフロップ２２２のセット入力端子、リセット入力端子に入力され、ハイサイド出力端子ＨＯにはハイサイド入力端子ＨＩＮからの入力パルス信号が電圧レベル変換された状態で出力され（実際には、若干の時間遅延がある）、パワーＮチャネルＭＯＳトランジスタ２２４を駆動するように構成されている。
【０００９】
常時、ＶＣＣ端子には低電圧電源２２９の電圧が入力されているが、上側基準電位入力端子ＶＢにはローサイド出力端子ＬＯが“Ｈ”レベル、ハイサイド出力端子ＨＯが“Ｌ”レベル時には低電圧電源２２９の電圧からダイオード２２７のダイオード電圧を引いた電圧が印加され、ローサイド出力端子ＬＯが“Ｌ”レベル、ハイサイド出力端子ＨＯが“Ｈ”レベル時には、下側基準電位入力端子ＶＳに高電圧電源２２８の電圧に近い電圧が印加され、上側基準電位入力端子ＶＢには低電圧電源２２９の電圧からダイオード２２７のダイオード電圧を引いた電圧をコンデンサ２２６に保持したまま下側基準電位入力端子ＶＳと平行して上昇する。
【００１０】
不足電圧検出回路２２３では、上側基準電位入力端子ＶＢと下側基準電位入力端子ＶＳ間電位差が所定電圧より低いモードでは回路が正常に動作しない可能性があるため、ハイサイド入力端子ＨＩＮからの信号は出力ＮチャネルＭＯＳトランジスタ２２０，２２１のゲートに伝わらない構成にしている。
【００１１】
次に図１６は図１５の構成要素であるパルス発振器２１４の具体的構成例であり、回路動作を図１７のタイミングチャートを参照しながら説明する。
１４１，１４３，１４４，１４５，１４６，１４７，１４８，１４９，１５０，１５１はインバータ、１４２，１５２はＮＯＲ回路、１５３，１５４，１５５，１５６はコンデンサ、１５７，１５８，１５９，１６０，１６１は信号ラインであり、１５７は図１５におけるＶＤＤ／ＶＣＣレベルシフト２０８からの入力信号、１５９はレベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１５のゲートへの出力信号、１６１はレベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１６のゲートへの出力信号である。
【００１２】
図１７におけるｔ１５３＋ｔ１５４は図１６のコンデンサ１５３，１５４による遅延量、ｔ１５５＋ｔ１５６は図１６のコンデンサ１５５，１５６による遅延量である。
ハイサイド入力端子ＨＩＮからＶＤＤ／ＶＣＣレベルシフト２０８にてレベルシフトされた信号がパルス発振器２１４の入力となる信号ライン１５７に入力され、インバータ１４６の出力（信号ライン１５８）には信号ライン１５７の信号を遅延した信号が、インバータ１５１の出力（信号ライン１６０）には信号ライン１５７の信号を遅延し反転した信号が出力されているため、ＮＯＲ回路１４２の出力（信号ライン１５９）には信号ライン１５７の信号のリーディングエッジを検出した細いパルスが出力され、ＮＯＲ回路１５２の出力（信号ライン１６１）には信号ライン１５７のテイリングエッジを検出した細いパルスが出力され、ＮＯＲ回路１４２の出力（信号ライン１５９）の信号は図１５における高電圧レベルシフト回路とパルスフィルタ２１９を経由してＲＳフリップフロップ２２２の反転セット入力端子へ、ＮＯＲ回路１５２の出力（信号ライン１６１）の信号は高電圧レベルシフト回路とパルスフィルタ２１９を経由してＲＳフリップフロップ２２２の反転リセット入力端子へ入力される。
【００１３】
次に、図１５の構成要素であるパルスフィルタ２１９にはセット用とリセット用に２つあるが、図１８は２つのうち片方を記載した具体的構成例であり、回路動作を図１９のタイミングチャート図を参照しながら説明する。
【００１４】
２１５はレベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ、２１７，２４１は抵抗、２４４はバラスト抵抗、２４３はレベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１５のドレイン・接地端子間に半導体としての拡散上存在する寄生容量、２３３，２３４，２３５，２３６はＰチャネルＭＯＳトランジスタ、２３７，２３８，２３９，２４０はＮチャネルＭＯＳトランジスタ、２４２はコンデンサである。
【００１５】
図１９における波形Ａは、図１６におけるＮＯＲ回路１４２の出力（信号ライン１５９）の波形に該当し、波形Ｂとしては抵抗２１７やコンデンサ２４３の影響で波形としては角がとれた波形となり、波形Ｃで少し角張った波形になり、波形Ｄではさらに角張った波形になり、波形Ｅでは抵抗２４１を通じコンデンサ２４２に充電する時間が長くなるため、立ち上がり時間が遅くなり、波形Ｆでは再び角張った波形になるが、リーディングエッジは波形Ａのリーディングエッジよりも遅延することになりパルス幅は波形Ａよりも短くなるが、パルスとしてはＲＳフリップフロップ２２２の反転セット入力端子に正常に入力される。
【００１６】
図１５におけるパルスフィルタ２１９による効果としては、パルスフィルタ２１９前段にてｄｖ／ｄｔ過渡現象等の影響でノイズが入力されたとしても図１９の点線波形のように波形Ｆではフィルタ効果によりノイズは消えているため、ＲＳフリップフロップ２２２に入力されることはなくなる。
【００１７】
以上のように従来のスイッチ素子駆動回路では、高電圧レベルシフト回路とＲＳフリップフロップ２２２の間にパルスフィルタ２１９（詳細回路は図１８）を入れているため、ｄｖ／ｄｔ過渡現象の影響などでＲＳフリップフロップ２２２より前段にて狭いパルス幅のノイズを発生してもＲＳフリップフロップ２２２には入力されることはなく、誤動作状態になることはない。
【特許文献１】特開平４−２３０１１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来のスイッチ素子駆動回路では、以下に述べるような問題点がある。
図１５の高電圧レベルシフト回路における上側基準電位入力端子ＶＢ電圧はパワーＮチャネルＭＯＳトランジスタ２２４がオンした状態では高電圧になるため、レベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１５，２１６がオン時の消費電力が大きな値になることを避けるため、レベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ２１５，２１６のゲート入力となる図１７における信号ライン１５９の信号（セット信号）、信号ライン１６１の信号（リセット信号）のパルス幅は極力小さくする必要がある。
【００１９】
しかし、高電圧レベルシフト回路とＲＳフリップフロップ２２２間に図１５のようなパルスフィルタ２１９が存在すると、本来、ＲＳフリップフロップ２２２に入力されるべき図１７のセット信号、リセット信号がパルスフィルタ２１９にて消えてしまう可能性がある。
【００２０】
例えば、パルスフィルタ２１９が５０ｎｓ幅のノイズを除去できるような定数設定の場合、パルス発振器２１４からの図１７のようなセット信号、リセット信号のパルス幅が５０ｎｓ以下であればＲＳフリップフロップ２２２には入力されないことになる。
【００２１】
また、パルスフィルタ２１９での時定数を小さくし、パルス発振器２１４からのセット信号、リセット信号のパルス幅を狭く設定すると、パルス幅の広いノイズはパルスフィルタ２１９では除去できず、ＲＳフリップフロップ２２２が誤動作し、例えば、パワーＮチャネルＭＯＳトランジスタ２２５がオン状態でパワーＮチャネルＭＯＳトランジスタ２２４もオンしてしまうようにＲＳフリップフロップ２２２が誤動作してしまうと高電圧電源と接地間にはパワーＮチャネルＭＯＳトランジスタ２２４，２２５を通じ大きな貫通電流が流れ、パワーＮチャネルＭＯＳトランジスタ２２４，２２５が破壊してしまう可能性がある。
【００２２】
このように、高電圧レベルシフト回路における消費電力設定とノイズ除去レベルを設定のためのパルスフィルタ２１９の時定数設定はトレードオフの関係になるという問題点がある。
【００２３】
本発明は過渡現象の影響を受けることなくＲＳフリップフロップの動作が確実で、しかも時定数を有するフィルタ回路を使用せずに済むスイッチ素子駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
こうした課題を解決するために本発明の請求項１記載のスイッチ素子駆動回路は、高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、前記ローサイド回路を、ローサイド入力端子に供給された第２の入力パルス信号に基づいてスイッチングして、前記ローサイドスイッチ素子をオンオフさせる前記制御パルス信号を発生するよう構成し、前記ハイサイド回路を、ハイサイド入力端子に供給された第１の入力パルス信号のリーディングエッジとテイリングエッジを検出した各エッジ検出パルスでラッチ回路をセット・リセットして、前記ハイサイドスイッチ素子をオンオフさせる前記制御パルス信号を発生するとともに、前記出力端の端子電圧が反転する期間あるいは反転直後の期間に前記ラッチ回路をリセット状態にするよう構成したことを特徴とする。
【００２５】
本発明の請求項２記載のスイッチ素子駆動回路は、請求項１において、前記ハイサイドスイッチ素子がオフに切り換わった後で前記ローサイドスイッチ素子がオンに切り換わるタイミング、あるいは前記ハイサイドスイッチ素子がオフに切り換わった後で前記ローサイドスイッチ素子から前記出力端に電流が流れる期間に、前記ラッチ回路をリセット状態にするよう構成したことを特徴とする。
【００２６】
本発明の請求項３記載のスイッチ素子駆動回路は、請求項１において、前記ローサイド回路は、ローサイド入力端子から前記ローサイドスイッチ素子までの経路に介装され前記ハイサイド回路での信号遅延時間分を補正して、前記ローサイドスイッチ素子をオンオフさせる前記制御パルス信号の形成に寄与する遅延回路と、ローサイド入力端子から受け入れた前記第２の入力パルス信号を遅延させて前記ハイサイド回路へリセット信号を発生する誤動作防止用のリセットパルス発生回路を有し、前記ハイサイド回路は、前記第１の入力パルス信号のリーディングエッジを検出する第１のエッジ検出回路と、前記第１の入力パルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、かつ前記リセットパルス発生回路からの出力信号を前記レベルシフト回路にて電圧レベル変換した信号もリセット入力とし、前記ラッチ回路の最低基準電位端子を、前記ハイサイドスイッチ素子の低電位側に接続し、前記ラッチ回路の出力信号をもとに前記ハイサイドスイッチ素子を駆動することを特徴とする。
【００２７】
本発明の請求項４記載のスイッチ素子駆動回路は、請求項３において、前記レベルシフト回路は、前記リセットパルス発生回路からの出力信号を電圧レベル変換するとともに、前記第１，第２のエッジ検出回路から出力される第１，第２のエッジ信号を電圧レベル変換するよう構成したことを特徴とする。
【００２８】
本発明の請求項５記載のスイッチ素子駆動回路は、請求項１において、前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された遅延回路と、前記遅延回路から入力信号が供給された誤動作防止用のリセットパルス発生回路と、前記第１の入力パルス信号のリーディングエッジを検出する第１のエッジ検出回路とを有し、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力とし、前記リセットパルス発生回路からの出力信号を前記レベルシフト回路にて電圧レベル変換した信号をリセット入力とし、前記ラッチ回路の最低基準電位端子を、前記ハイサイドスイッチ素子の低電位側に接続し、前記ラッチ回路の出力信号をもとに前記ハイサイドスイッチ素子を駆動することを特徴とする。
【００２９】
本発明の請求項６記載のスイッチ素子駆動回路は、請求項３または請求項５において、前記リセットパルス発生回路は、前記出力端の端子電圧が反転する期間あるいは反転直後の期間において、前記第２の入力パルス信号のリーディングエッジまたはテイリングエッジに同期したタイミングに、前記ラッチ回路にリセット信号を発生するよう構成したことを特徴とする。
【００３０】
本発明の請求項７記載のスイッチ素子駆動回路は、請求項３または請求項５において、前記リセットパルス発生回路は、前記第１の遅延回路の出力信号を入力信号とし、前記遅延回路を、前記第２の入力パルス信号を入力信号とした第１の遅延回路と、前記第１の遅延回路の出力信号を入力信号とした第２の遅延回路とで構成し、前記第２の遅延回路の出力信号に基づいて前記ローサイドスイッチ素子を駆動することを特徴とする。
【００３１】
本発明の請求項８記載のスイッチ素子駆動回路は、請求項３または請求項５において、前記遅延回路を、前記第２の入力パルス信号を入力信号とした第１，第２の遅延回路とで構成し、前記リセットパルス発生回路は、前記第１，第２の遅延回路のうちの遅延時間の短い方の第１の遅延回路の出力信号を入力信号とし、前記第２の遅延回路の出力信号に基づいて前記ローサイドスイッチ素子を駆動することを特徴とする。
【００３２】
本発明の請求項９記載のスイッチ素子駆動回路は、請求項３において、前記第１，第２のエッジ検出回路の入力と前記ハイサイド入力端子の間に遅延回路を設けたことを特徴とする。
【００３３】
本発明の請求項１０記載のスイッチ素子駆動回路は、請求項３において、前記出力端の端子電圧が反転する期間または反転直後の期間において、前記ラッチ回路に入力するリセット信号の発生手段は、前記ハイサイドスイッチ素子をオンからオフに切り換えることになる前記第２のエッジ検出回路からの信号によりリセット開始のタイミング設定し、リセット終了のタイミングは、前記第２のパルス信号のリーディングエッジまたはテイリングエッジに同期したタイミングにて発生し、リセット期間となるリセットパルス幅を前記リセットパルス発生回路の出力信号にて設定し、前記第１の入力パルス信号のテイリングエッジを検出する前記第２のエッジ検出回路の出力信号の後ろエッジを遅延させるか、あるいは前記リセットパルス発生回路の出力のリセットパルス信号の前エッジを早めることにより１つの連続したリセットパルス信号にすることを特徴とする。
【００３４】
本発明の請求項１１記載のスイッチ素子駆動回路は、請求項１において、前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された前記第１の遅延回路と、前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続し、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号を前記レベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号をもとに前記ハイサイドスイッチ素子を駆動し、前記出力端の端子電圧が反転する期間あるいは反転直後の期間において、前記第２のエッジ検出回路からの信号を遅延させることにより、あるいはリセット終了のタイミングとなる前記第２のエッジ検出回路からの前記信号の後ろエッジを遅延させることにより、前記第２のエッジ検出回路からの信号を前記ラッチ回路へリセット信号として入力したことを特徴とする。
【００３５】
本発明の請求項１２記載のスイッチ素子駆動回路は、高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された第１の遅延回路と、前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続され、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号をレベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号を基に前記ハイサイドスイッチ素子を駆動し、前記ハイサイドスイッチ素子が前記ハイサイド入力端子に供給されたパルス信号によりオフする期間において、前記ローサイドスイッチ素子がオンするための信号を前記ローサイド入力端子から入力している第１の期間あるいは前記第１の期間を遅延させた第２の期間を用いることにより、前記レベルシフト回路の入力側で前記ラッチ回路へのセット入力を禁止することを特徴とする。
【００３６】
本発明の請求項１３記載のスイッチ素子駆動回路は、高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、前記ハイサイドスイッチ素子をハイサイド回路の出力の制御パルス信号に基づいてスイッチングし、前記ローサイドスイッチ素子をローサイド回路の出力の制御パルス信号に基づいてスイッチングして、前記出力端への電力供給を制御するスイッチ素子駆動回路であって、前記ローサイド入力端子から前記ローサイドスイッチ素子までの経路に構成された第１の遅延回路と、前記ハイサイド入力端子に供給されたパルス信号のリーディングエッジを検出する第１のエッジ検出回路と、前記ハイサイド入力端子に供給されたパルス信号のテイリングエッジを検出する第２のエッジ検出回路とを有し、前記ラッチ回路の最低基準電位端子は前記ハイサイドスイッチ素子の低電位側に接続され、前記ラッチ回路は、前記第１のエッジ検出回路から出力されるエッジ信号及び前記第２のエッジ検出回路から出力されるエッジ信号を前記レベルシフト回路にて電圧レベル変換した信号をセット入力及びリセット入力とし、出力信号をもとに前記ハイサイドスイッチ素子を駆動し、前記ローサイドスイッチ素子が前記ローサイド入力端子に供給されたパルス信号によりオフする期間に、前記ハイサイド入力端子から供給されたパルス信号が前記ハイサイドスイッチ素子をオンさせるように入力されている第３の期間、あるいは前記第３の期間を遅延させた第４の期間を用い、前記第１の遅延回路の出力から前記ローサイドスイッチ素子への入力経路において、前記ローサイドスイッチ素子へのオン信号を禁止するよう構成したことを特徴とする。
【発明の効果】
【００３７】
この構成によると、ｄｖ／ｄｔ過渡現象の影響でラッチ回路が誤動作する可能性があるタイミングは、負荷を駆動する出力端の電圧がハイ（高電圧）から“Ｌ”レベル（低電圧）に切り換わるタイミングあるいは“Ｌ”レベル（低電圧）から“Ｈ”レベル（高電圧）に切り換わるタイミングであり、直列接続された高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子の内の、ハイサイドスイッチ素子がオンからオフに切り換わり、ローサイドスイッチ素子がオフからオンに切り換わるタイミング、あるいはローサイドスイッチ素子がオンからオフに切り換わりハイサイドスイッチ素子がオフからオンに切り換わるタイミングであるが、ハイサイドスイッチ素子がオンからオフに切り換わりローサイドスイッチ素子がオフからオンに切り換わるタイミングにおいて、ラッチ回路にノイズが入力されても、ラッチ回路にリセットをかけているため、ラッチ回路がセット状態に誤動作してハイサイドスイッチ素子とローサイドスイッチ素子の直列回路に貫通電流が流れ破壊することはなく、また、従来のスイッチ素子駆動回路においてトレードオフの関係にあった高電圧レベルシフト回路における消費電力設定とノイズ除去レベルを設定するためのパルスフィルタの時定数設定の問題点もノイズを発生する期間においてはラッチ回路にリセットをかけてノイズ対策しているため、パルスフィルタは不要となり、あるいはパルスフィルタ時定数は小さくでき解決される。
【００３８】
また、高電位側のハイサイドスイッチ素子と低電位側のローサイドスイッチ素子との直列接続点を出力端とし、負荷を駆動するこの出力端の電圧が“Ｈ”レベル（高電圧）から“Ｌ”レベル（低電圧）に切り換わるタイミング以外の期間においても、ハイサイドスイッチ素子がハイサイド入力端子からの第１の入力パルス信号によりオフする期間において、ローサイドスイッチ素子がオンするための第２の入力パルス信号をローサイド入力端子から入力している第１の期間あるいは第１の期間を遅延させた第２の期間を用いることにより、レベルシフト回路の入力前段にてラッチ回路へのセット入力を禁止する構成にしているため、パルスフィルタは不要であり、あるいはパルスフィルタ時定数を小さくできる。
【００３９】
なお、ローサイドスイッチ素子がオンからオフに切り換わりハイサイドスイッチ素子がオフからオンに切り換わるタイミングにおいては、たとえ、ハイサイドスイッチ素子が本来オンすべきものがオフするようにラッチ回路が誤動作しても、ハイサイドスイッチ素子とローサイドスイッチ素子との直列回路に貫通電流は流れることはないため、スイッチ素子が破壊することはなく、ハイサイド入力端子とローサイド入力端子に次の周期の第１，第２の入力パルス信号が入力されると通常通りの回路動作を続けることができる。
【００４０】
また、ローサイドスイッチ素子の駆動回路にはラッチ回路は存在しないため、ローサイドスイッチ素子が一瞬オンするノイズが入力されても、直列接続されたハイサイドスイッチ素子とローサイドスイッチ素子とからなる一対のスイッチ素子が破壊する可能性は小さいが、ローサイドスイッチ素子がローサイド入力端子からのローサイド入力パルス信号によりオフする期間において、ハイサイド入力端子が前記一対のスイッチ素子のハイサイドスイッチ素子をオンさせるように入力されている第３の期間、あるいは、第３の期間を遅延させた第４の期間を用い、前記一対のスイッチ素子のローサイドスイッチ素子に近い箇所となる遅延回路の出力からローサイドスイッチ素子への入力経路において、ローサイドスイッチ素子へのオン信号を禁止しているため、直列接続された前記一対のスイッチ素子にノイズにより貫通電流が流れることが無くなり、一対のスイッチ素子が破壊することはなくなる。
【００４１】
上記では、ハイサイドスイッチ素子とローサイドスイッチ素子との直列接続点を出力端とし、負荷を駆動するこの箇所の電圧が“Ｈ”レベル（高電圧）から“Ｌ”レベル（低電圧）に切り換わるタイミングにおいて、前記ラッチ回路のセット入力へのノイズによりラッチ回路が誤動作することを防止して、前記一対のスイッチ素子の破壊を防止できると説明したが、前記出力端の電圧が“Ｈ”レベルから“Ｌ”レベルに切り換わるタイミングにおいては、前記出力端、負荷を駆動する端子、ラッチ回路の電流供給源となる上側基準電位端子、ハイサイドスイッチ素子の駆動端子の電圧が急峻に大きく変動するため、こうした端子電圧が一瞬ではあるがマイナス電位になる等により、半導体集積回路で構成されたラッチ回路が寄生の影響などで誤動作したり、諸回路箇所の電位関係が過渡的に異常になること等によりラッチ回路が誤動作する可能性もあり、ラッチ回路の前段にノイズ除去のためのパルスフィルタがあってもラッチ回路が直接に誤動作する場合は回避できないが、前記出力端の電圧が“Ｈ”レベルから“Ｌ”レベルに切り換わるタイミングにおいてラッチ回路にリセットをかけておくことで回避できる。
【００４２】
特に、前記出力端に接続される負荷がコイルを含む場合においては、ローサイドスイッチ素子がオフ状態にてハイサイドスイッチ素子がオンからオフに切り換わった直後の、ローサイドスイッチ素子とハイサイドスイッチ素子の両方ともオフしたデットタイム期間に、負荷を前記出力端の端子電圧は、ローサイドスイッチ素子がＮチャネルＭＯＳトランジスタでソースがアノード、ドレインがカソードとなる寄生ダイオードがある場合は、負荷を駆動する端子電圧は接地端子からダイオード電圧分だけ低いマイナス電位になり、半導体集積回路で構成されたラッチ回路が寄生動作により誤動作する可能性があるが、前記出力端の端子電圧が低下する期間においてラッチ回路にリセットをかけることで回避できる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の各実施形態を図１〜図１４に基づいて説明する。
（第１の実施形態）
以下、本発明の第１の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００４４】
図１は、本発明のスイッチ素子駆動回路の第１の実施形態であり、１は高電圧電源、２は低電圧電源、３はダイオード、４，５は抵抗、６，７はコンデンサ、８，９は直列接続された一対のスイッチ素子としてのパワーＮチャネルＭＯＳトランジスタ(以下、トランジスタと称す)である。ここで高電位側のトランジスタ８がハイサイドスイッチ素子であり、低電位側のトランジスタ９がローサイドスイッチ素子である。１０，１２は出力ＰチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、１１，１３は出力ＮチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、１４，１５は高圧レベルシフト回路を構成するレベルシフト用の高耐圧ＮチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、１６，１８はＰチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、１７，１９はＮチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、２０，２１，２２，２３，２４はインバータ、２５，２６はＮＡＮＤ回路、２７はラッチ回路としてのＲＳフリップフロップ、２８，２９は遅延回路、３１は誤動作防止用リセットパルス発生回路、３５はリーディング（leading edge）エッジとしての立ち上がりエッジを検出するエッジ検出回路、３６はテイリング（trailing edge）エッジとしての立ち下がりエッジを検出するエッジ検出回路であり、スイッチ素子駆動回路の要部は半導体集積回路３４に集積化して構成されている。負荷３３は、トランジスタ８とトランジスタ９との直列接続点の出力端１００に接続されている。
【００４５】
さらに、５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２，６３，６４，６５，６６，６７は信号ライン、ＶＣＣは電源入力端子、ＨＩＮはハイサイド入力端子、ＬＩＮはローサイド入力端子、ＣＯＭは接地端子、ＶＳはトランジスタ８駆動用回路の下側基準電位入力端子(以下、ＶＳ端子と称す)、ＶＢはトランジスタ８駆動用回路の上側基準電位入力端子(以下、ＶＢ端子と称す)、ＨＯはハイサイド出力端子、ＬＯはローサイド出力端子である。
【００４６】
ハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮからの入力パルス信号によりそれぞれハイサイド出力端子ＨＯ、ローサイド出力端子ＬＯから出力パルス信号が出力され、トランジスタ８，９をオンオフ制御する構成になっていて、トランジスタ８，９が同時にオンし高電圧電源１と接地間に貫通電流が流れることがない論理にてハイサイド入力端子ＨＩＮとローサイド入力端子ＬＩＮからの入力パルス信号は入力され、また、貫通電流対策としてハイサイド入力端子ＨＩＮ、ローサイド入力端子ＬＩＮからの入力論理が切り換わる際には、ハイサイド入力端子ＨＩＮとローサイド入力端子ＬＩＮが必ず両方ともに“Ｌ”レベル（ハイサイド出力端子ＨＯとローサイド出力端子ＬＯが両方ともに“Ｌ”レベル）となるデットタイムと呼ばれる期間を設定している。
【００４７】
ローサイド入力端子ＬＩＮからの信号ライン６６の信号は、ローサイド入力端子ＬＩＮからローサイド出力端子ＬＯへの遅延時間をハイサイド入力端子ＨＩＮからハイサイド出力端子ＨＯへの遅延時間と一致させることを目的とする遅延回路２８，２９を経由し、駆動能力が大きく設定されたトランジスタ１２とトランジスタ１３のゲートに入力され、トランジスタ１２とトランジスタ１３のドレインによりトランジスタ９のゲートを駆動しトランジスタ９のオンオフ制御を行う。
【００４８】
ハイサイド入力端子ＨＩＮからの信号ライン６５の信号は、第１のエッジ検出回路としてのエッジ検出回路３５，第２のエッジ検出回路としてのエッジ検出回路３６に入力され、信号ライン５２には信号ライン６５の信号のリーディングエッジを検出した信号が、信号ライン５１には信号ライン６５の信号のテイリングエッジを検出した信号が出力され、信号ライン５２の信号は抵抗５とトランジスタ１５で構成された高電圧レベルシフト回路にて下側基準電圧をＶＳ端子電圧、上側基準電圧をＶＢ端子電圧とした回路の電圧レベルの信号に変換され、波形整形用のトランジスタ１８とトランジスタ１９で構成されたインバータを経た後、ＲＳフリップフロップ２７のセット端子に入力され、同様に信号ライン５１の信号はインバータ２０、ＮＡＮＤ回路２５の論理を経た後、抵抗４とトランジスタ１４で構成された高電圧レベルシフト回路にて下側基準電圧をＶＳ端子電圧、上側基準電圧をＶＢ端子電圧とした回路の電圧レベルの信号に変換され、波形整形用のトランジスタ１６とＮチャネルＭＯＳトランジスタ１７で構成されたインバータを経た後、ＲＳフリップフロップ２７のリセット端子に入力され、ＲＳフリップフロップ２７の出力信号は駆動能力が大きく設定されたトランジスタ１０とトランジスタ１１のゲートに入力され、トランジスタ１０とトランジスタ１１のドレインによりトランジスタ８のゲートは駆動されトランジスタ８のオンオフ制御が行われ、結果的には、ハイサイド出力端子ＨＯにはハイサイド入力端子ＨＩＮからの入力パルス信号が電圧レベルが高い信号に変換され出力される（実際には、若干の時間遅延がある）。
【００４９】
負荷３３を高電圧で駆動する回路動作についてもう少し詳しく説明しておく。
例えば、ハイサイド入力端子ＨＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わった後、ローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わった状態では、ＲＳフリップフロップ２７はリセットがかかった後になるためハイサイド出力端子ＨＯは“Ｌ”レベルで、トランジスタ８はオフし、トランジスタ９はオン状態になるため、この時、ＶＳ端子電圧は接地状態に近い電圧となり、ＶＢ端子電圧は低電圧電源２の電圧からダイオード３のダイオード電圧を引いた電圧が印加されている。
【００５０】
次にローサイド入力端子ＬＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わった後、ハイサイド入力端子ＨＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わった状態では、トランジスタ９はオフし、ＲＳフリップフロップ２７はセットがかかった後になるためハイサイド出力端子ＨＯは“Ｈ”レベルで、トランジスタ８はオン状態になるため、ＶＳ端子電圧は高電圧電源１の電圧に近い電圧となり、この時、ＶＢ端子電圧はコンデンサ６に低電圧電源２からダイオード３のダイオード電圧を引いた電圧を保持したままＶＳ端子電圧の上昇と平行して上昇し、ＶＢ端子から低電圧電源２への電流の逆流はダイオード３により防止されている。
【００５１】
ＶＢ端子電圧を上側基準電圧、ＶＳ端子電圧を下側基準電圧とするＲＳフリップフロップ２７を含む回路の消費電流は小さいため、ＶＳ端子電圧が高電圧電源１の電圧に近い電圧になっている期間において、コンデンサ６の端子間電圧の変動（減少）は小さい。
【００５２】
図１におけるエッジ検出回路３５，３６の動作を説明すると、回路例としては図２に示すような構成のものがあり（特開２００１−１６８７００号公報参照）、図３のタイミングチャートを参照しながら説明する。
【００５３】
１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８はインバータ、１０９はＮＡＮＤ回路、１１０，１１１はＮＯＲ回路、１１２，１１３，１１４はコンデンサ、１１５，１１６，１１７，１１８，１１９，１２０，１２１は信号ラインであり、図３におけるｔ１１２，ｔ１１３，ｔ１１４はそれぞれコンデンサ１１２，１１３，１１４によるインバータ１０１入力からインバータ１０２の出力での遅延量、インバータ１０４入力からインバータ１０５の出力での遅延量、インバータ１０６入力からインバータ１０７の出力での遅延量を示している。
【００５４】
図３のタイミングチャートよりわかるように入力信号となる信号ライン１１５の信号のリーディングエッジからｔ１１２の時間遅延後にｔ１１４のパルス幅のセット信号を信号ライン１２１に発生し、また、信号ライン１１５の信号のテイリングエッジからｔ１１３の時間遅延後にｔ１１２のパルス幅のリセット信号を信号ライン１１８に発生する。
【００５５】
ハイサイド入力端子ＨＩＮからハイサイド出力端子ＨＯへの遅延量とローサイド入力端子ＬＩＮからローサイド出力端子ＬＯへの遅延量が一致するように遅延回路２８と遅延回路２９のトータル遅延量は設定されているが、誤動作防止用のリセットパルス発生回路３１には、遅延回路２８と遅延回路２９の接続箇所からの信号が信号ライン６０より入力され、リセットパルス発生回路３１の出力となる信号ライン６２にはローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わってから遅延回路２８での遅延後に“Ｈ”レベルから“Ｌ”レベルに切り換わりコンデンサ７により決められる時間後に“Ｌ”レベルから“Ｈ”レベルに切り換わるパルスが発生し、他入力を前述のエッジ検出回路３６からの信号ライン５１の反転信号とするＮＡＮＤ回路２５に入力される。
【００５６】
信号ライン５１，５２の信号を電圧レベル変換する高電圧レベルシフト回路とは別に信号ライン６２からの反転信号を電圧レベル変換する高電圧レベルシフト回路を設け、電圧レベル変換後に信号ライン５１からの信号と信号ライン６２からの信号を合成してＲＳフリップフロップ２７へリセット信号として入力しても良いが、図１のように信号ライン５１からの反転信号と信号ライン６２の信号をＮＡＮＤ回路２５で合成した後、トランジスタ１４と抵抗４で構成される高電圧レベルシフト回路に入力する構成にすることにより、高耐圧素子である理由より半導体集積回路素子としては非常に大きな素子サイズになる高電圧レベルシフト回路を構成するトランジスタを３つではなく２つに削減することができる。
【００５７】
なお、図１５の従来のスイッチ素子駆動回路のハイサイド出力端子ＨＯ、ローサイド出力端子ＬＯを“Ｈ”レベルに上げる素子は出力ＮチャネルＭＯＳトランジスタ２２０，２１２で構成されていたが、図１においてはＰチャネルＭＯＳトランジスタであるトランジスタ１０，１２で構成している理由は、ハイサイド出力端子ＨＯ、ローサイド出力端子ＬＯの“Ｈ”レベル時電圧をＶＢ端子電圧、ＶＣＣ端子電圧に近い高い電圧まで上げることができトランジスタ８，９をオン抵抗が小さい状態で駆動できるためである。
【００５８】
以下に図４のタイミングチャートを参照しながら、図１の回路動作のタイミング関係を整理する。
前述のようにハイサイド入力端子ＨＩＮからの入力信号のリーディングエッジからセット信号になる信号ライン５２の信号のリーディングエッジまでの遅延時間は図２におけるコンデンサ１１２、ハイサイド入力端子ＨＩＮのテイリングエッジからリセット信号になる信号ライン５１の信号のリーディングエッジまでの遅延時間は図２におけるコンデンサ１１３で決まることは図３よりわかり、それぞれの遅延量ｔ１１２，ｔ１１３は、図４では下記式（１）のように同一でｔａとしている。
【００５９】
ｔａ  ＝  ｔ１１２  ＝  ｔ１１３    ‐‐‐（１）
また、遅延回路２８，２９における入出力間遅延量は、それぞれｔ１，ｔ２としている。
なお、実際には、ＲＳフリップフロップ２７からトランジスタ８を駆動する経路、遅延回路２９の出力からトランジスタ９を駆動する経路において遅延を発生するが、簡単に考えるため、前者の遅延は高電圧レベルシフト回路入力からＲＳフリップフロップ２７までの遅延量に、後者は遅延回路２９での遅延量に含めて考えている。
【００６０】
まず、ローサイド入力端子ＬＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わった後、ハイサイド入力端子ＨＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わると、ローサイド入力端子ＬＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わってからｔ１＋ｔ２後に信号ライン６４は“Ｈ”レベルから“Ｌ”レベルに切り換わり、ハイサイド入力端子ＨＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わってからｔａ後に信号ライン５２にパルス幅がｔ１１４のパルスをｔ１＋ｔ２後に信号ライン５６よりＲＳフリップフロップ２７にセット入力され、ハイサイド出力端子ＨＯが“Ｌ”レベルから“Ｈ”レベルに、ＶＳ端子も“Ｌ”レベルから“Ｈ”レベルに切り換わる。
【００６１】
その後、ハイサイド入力端子ＨＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わった後、ローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わると、ハイサイド入力端子ＨＩＮが“Ｈ”レベルから“Ｌ”レベルに切り換わってからｔａ後に信号ライン５１にパルス幅がｔ１１２のパルスを、また、ローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わってｔ１後に信号ライン６２にコンデンサ７で決まるパルス幅のパルスを発生し、ＮＡＮＤ回路２５にて信号ライン５３には２つのパルスが合成され、この信号ライン５３の信号はｔ１＋ｔ２−ｔａ遅延しＲＳフリップフロップ２７にリセット入力され、ハイサイド出力端子ＨＯは“Ｈ”レベルから“Ｌ”レベルに切り換わり、ローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わってｔ１＋ｔ２後にローサイド出力端子ＬＯは“Ｌ”レベルから“Ｈ”レベルに切り換わり、トランジスタ９がオンしＶＳ端子は急峻に低下する。
【００６２】
図４のように、このＶＳ端子が急峻に低下する期間が、ＲＳフリップフロップ２７へのリセット入力となる信号ライン５７の２発目のパルスに含まれるように遅延回路２８，２９を設定する。トータル遅延時間はハイサイド入力端子ＨＩＮからハイサイド出力端子ＨＯへの遅延時間と合わせるため固定する。
【００６３】
なお、図４におけるＶＳ端子が低下するエッジには実際には傾きが存在するが（低下するのに若干の時間がかかるが）、ＲＳフリップフロップ２７が誤動作することによりトランジスタ８，９に貫通電流が流れ破壊することを防止するためのＲＳフリップフロップへのリセット期間設定方法としては、ＶＳ端子が低下する期間及びその前後の期間を含んだ期間において、あるいは、ＶＳ端子が低下する後半の期間及びその後の期間を含んだ期間においてＲＳフリップフロップ２７にリセットをかける構成が効果的であるが、ＶＳ端子が低下する期間が、ＲＳフリップフロップ２７へのリセット入力となる信号ライン５７の２発目のパルス期間に含まれず、ＶＳ端子が低下した直後に信号ライン５７の２発目のパルスが発生しても、ＲＳフリップフロップ２７がＶＳ端子の低下直後にたとえ誤動作したとしても即座にＲＳフリップフロップにリセットをかけ誤動作状態を解除することになるため、ＲＳフリップフロップ２７の誤動作によるトランジスタ８，９の貫通電流による破壊防止の効果は得られると思われる。
【００６４】
また、図４において、実際にはハイサイド出力端子ＨＯが“Ｈ”レベルから“Ｌ”レベルに切り換わった時からローサイド出力端子ＬＯが“Ｌ”レベルから“Ｈ”レベルに切り換わるまでの期間はトランジスタ８，９ともにオフ状態でＶＳ端子は不定状態だが、負荷３３がコイルを含む場合はハイサイド出力端子ＨＯが“Ｈ”レベルから“Ｌ”レベルに切り換わった直後に高電圧電源１からトランジスタ８を通じ負荷３３に流れていた電流が接地端子からトランジスタ９を通じ負荷３３に流れるため（トランジスタ８，９ともにオフするデットタイム期間においてはトランジスタ９の接地側をアノード、負荷側をカソードとする寄生ダイオードを通じ流れる）、ハイサイド出力端子ＨＯが“Ｈ”レベルから“Ｌ”レベルに切り換わった直後にＶＳ端子は低下するため、ＲＳフリップフロップ２７へのリセット期間をこのタイミングに合わせたら良い。このことは、以下における他の実施例においても同様である。
【００６５】
タイミング設定を簡単に行いたい場合やＲＳフリップフロップ２７へのリセットを正確に行いたい場合は、図５のタイミングチャートに示すように、信号ライン５１のパルス幅を広く設定し、リセットパルス発生回路３１で作られる２発目のパルスと重なるようにし、ＲＳフリップフロップ２７へのリセット入力となる信号ライン５７の信号としてリセット開始のタイミングはエッジ検出回路３６からの信号で決まり、リセット終了のタイミングはリセットパルス発生回路３１からの信号で決まるように１つのパルスにまとめれば良く、特に上述のような負荷３３がコイルを含むような場合において設定しやすくなると思われる。
【００６６】
以上のように本発明の第１の実施形態の構成によると、ｄｖ／ｄｔ過渡現象の影響によりＲＳフリップフロップが誤動作し貫通電流によりトランジスタ８，９が破壊する可能性がある期間となるＶＳ端子電圧が高電位から低電位に急峻に低下する期間においてはＲＳフリップフロップ２７にはリセットをかけているため、ｄｖ／ｄｔ過渡現象の影響でＲＳフリップフロップ２７が誤動作することはなくなり、トランジスタ８，９が破壊することもなくなる。
【００６７】
なお、以下の本発明の第２〜５の実施形態に係るスイッチ素子駆動回路においても、同様の効果が得られる。
（第２の実施形態）
以下、本発明の第２の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００６８】
図６は、本発明のスイッチ素子駆動回路の第２の実施形態であり、６８は図１における遅延回路２８と遅延回路２９をまとめた遅延回路、６９はローサイド入力端子ＬＩＮを入力としリセットパルス発生回路３１の入力を出力と接続した遅延回路、７０，７１は信号ライン、７２は半導体集積回路に内蔵された回路であり、それ以外は図１と同様である。
【００６９】
図１においては、ローサイド入力端子ＬＩＮからリセットパルス発生回路３１への遅延時間を遅延回路２８にて設定していたが、図６においては、ローサイド入力端子ＬＩＮとリセットパルス発生回路３１間に遅延回路６９を別途に設けただけの変更であり、タイミングチャートは図１の説明に用いた図４，図５と同様であり、図１における遅延回路２８と遅延回路２９のトータル遅延量ｔ１＋ｔ２は図６における遅延回路６８での遅延量ｔ３と同一になり、図６における遅延回路６９における遅延量ｔ４は図１における遅延回路２８の遅延量ｔ１と同一になる。
【００７０】
なお、遅延回路６９はリセットパルス発生回路３１とＮＡＮＤ回路２５間に入れるように変更しても同様の動作となる。
（第３の実施形態）
以下、本発明の第３の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００７１】
図７は、本発明のスイッチ素子駆動回路の第３の実施形態であり、６８は図１における遅延回路２８と遅延回路２９をまとめた遅延回路、９３はＰチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、９４はＮチャネルＭＯＳトランジスタ(以下、トランジスタと称す)、９５は抵抗、９６はコンデンサ、９７はインバータ、９９は遅延回路、７４，７５，７６，７７は信号ライン、７８は半導体集積回路に内蔵された回路であり、それ以外は図１と同様である。
【００７２】
図８は、図７の回路動作を説明するためのタイミングチャートであり、ｔ３は遅延回路６８の入出力間遅延量、ｔ５は遅延回路９９に入力された信号のテイリングエッジの遅延量である。
【００７３】
図１における構成との違いは、図１におけるリセットパルス発生回路３１は削除し、代わりにハイサイド入力端子ＨＩＮから入力された信号ライン６５のテイリングエッジを検出したエッジ検出回路３６からの信号ライン７４の信号のテイリングエッジを遅延回路９９にて遅延し、ＶＳ端子が立ち下がる期間においてＲＳフリップフロップ２７にリセットをかけておけるように設定している。
【００７４】
なお、ハイサイド入力端子ＨＩＮとハイサイド出力端子ＨＯにおけるデューティに若干違いが発生しても支障がなければ、信号ライン７４のテイリングエッジだけでなくリーディングエッジも同時に遅延させれば、高電圧レベルシフト回路における消費電力は小さくできる。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００７６】
図９は、本発明のスイッチ素子駆動回路の第４の実施形態であり、７９はインバータ、８０はインバータ７９の出力の信号ライン、６２は半導体集積回路に内蔵された回路であり、それ以外は図１と同様である。遅延回路２８と遅延回路２９の直列回路が、特許請求の範囲の請求項３，請求項５の「遅延回路」に対応している。
【００７７】
図１０は、図９の回路動作を説明するためのタイミングチャートであり、図１における構成との違いは、図１におけるエッジ検出回路３６の出力の信号ライン５１の信号を削除し、ＲＳフリップフロップ２７へのリセット入力はリセットパルス発生回路３１からの信号のみを送る構成にし、ＶＳ端子の立ち下り期間においてＲＳフリップフロップ２７へリセットをかけるものであり、リセット期間の開始タイミングは遅延回路２８での遅延量設定にてリセット期間幅はリセットパルス発生回路３１にて設定するものである。
【００７８】
ハイサイド入力端子ＨＩＮとハイサイド出力端子ＨＯのデューティを極力一致させたい場合は、遅延回路２８における遅延時間ｔ１を極力なくすことが好ましい。結果的にはｔ１を小さくする分、ｔ２を大きくすることになる。
【００７９】
（第５の実施形態）
以下、本発明の第５の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００８０】
図１１は本発明のスイッチ素子駆動回路の第５の実施形態を示す。８３は遅延回路で、ハイサイド入力端子ＨＩＮからの信号ライン８６の信号を遅延して信号ライン８７に出力する。３７はエッジ検出回路で、信号ライン８７のリーディングエッジとしての立ち上がりエッジを検出して信号ライン８９に信号を出力する。３８はエッジ検出回路で、信号ライン８７のテイリングエッジとしての立ち下がりエッジを検出して信号ライン８８に信号を出力する。８５は遅延回路で、ローサイド入力端子ＬＩＮの信号ライン９０の信号を遅延して信号ライン９１に出力する。スイッチ素子駆動回路の要部は半導体集積回路９２に集積化して構成されている。それ以外は図１と同様である。
【００８１】
図１６は図１１の構成要素である第１のエッジ検出回路としてのエッジ検出回路３７，第２のエッジ検出回路としてのエッジ検出回路３８の具体的構成例であり、回路動作を図１７のタイミングチャートを参照しながら説明する。
【００８２】
１４１，１４３，１４４，１４５，１４６，１４７，１４８，１４９，１５０，１５１はインバータ、１４２，１５２はＮＯＲ回路、１５３，１５４，１５５，１５６はコンデンサ、１５７，１５８，１５９，１６０，１６１は信号ラインであり、１５７は図１１における遅延回路８３の出力（信号ライン８７）からの入力信号、１５９はトランジスタ１５のゲート（信号ライン８９）への出力信号、１６１はインバータ２０の入力（信号ライン８８）への出力信号である。
【００８３】
図１７におけるｔ１５３＋ｔ１５４は図１６のコンデンサ１５３，１５４による遅延量、ｔ１５５＋ｔ１５６は図１６のコンデンサ１５５，１５６による遅延量である。
ハイサイド入力端子ＨＩＮからの信号が遅延回路８３で遅延された後、エッジ検出回路３７，３８の入力となる信号ライン１５７に入力され、インバータ１４６の出力（信号ライン１５８）には信号ライン１５７の信号を遅延した信号が、インバータ１５１の出力（信号ライン１６０）には信号ライン１５７の信号を遅延し反転した信号が出力されているため、ＮＯＲ回路１４２の出力（信号ライン１５９）には信号ライン１５７の信号のリーディングエッジを検出した細いパルスが、ＮＯＲ回路１５２の出力（信号ライン１６１）には信号ライン１５７のテイリングエッジを検出した細いパルスが出力され、ＮＯＲ回路１４２の出力（信号ライン１５９）の信号は図１１における高電圧レベルシフト回路とインバータを経由してＲＳフリップフロップ２７のセット入力端子へ、ＮＯＲ回路１５２の出力（信号ライン１６１）の信号は高電圧レベルシフト回路とインバータを経由してＲＳフリップフロップ２７のリセット入力端子へ入力される。
【００８４】
なお、図１におけるエッジ検出回路３５，３６ではハイサイド入力端子ＨＩＮのリーディングエッジ、テイリングエッジから図３のようにリーディング時はｔ１１２、テイリング時はｔ１１３遅延した信号を信号ライン５２，５１から出力する構成だったが、図１１のエッジ検出回路３７，３８は図１６のような構成のものであり、図１７のタイミングチャートに示すようにハイサイド入力端子ＨＩＮのリーディングエッジ、テイリングエッジから信号ライン１５９（８９），１６１（８８）の信号は遅延しない構成のものであり、代わりにハイサイド入力端子ＨＩＮとエッジ検出回路３７，３８の間に遅延回路８３を設けている。
【００８５】
第１〜４の実施形態では図２のエッジ検出回路３５，３６を、第５の実施形態では図１６のエッジ検出回路３７，３８を用いて説明しているが、第１〜４の実施形態で図１６のエッジ検出回路３７，３８を、第５の実施形態で図２のエッジ検出回路３５，３６を用いた応用形態も想定することができる。
【００８６】
図１２は、図１１の回路動作を説明するためのタイミングチャートでｔ６は遅延回路８３の入出力間遅延量、ｔ７は遅延回路８５の入出力間遅延量である。ＶＳ端子の立ち下がり期間においてＲＳフリップフロップ２７にリセットがかかるようなタイミング調整がなされているが、遅延回路８３での遅延量が大きすぎる場合は、図１，図６のようにリセットパルス発生回路３１から出力される信号ライン６２の信号を遅延させてＶＳ端子の立ち下がり期間においてＲＳフリップフロップ２７へのリセットがかかるように調整すれば良い。また、遅延回路８３はエッジ検出回路３７，３８の出力に設けても良い。
【００８７】
（第６の実施形態）
以下、本発明の第６の実施形態に係るスイッチ素子駆動回路について、図面を参照しながら説明する。
【００８８】
図１３は、本発明のスイッチ素子駆動回路の第６の実施形態であり、１７１，１７２，１７３はインバータ、１７４，１７５，１７６はＮＯＲ回路、１７７，１７８は遅延回路、１７９，１８０，１８１，１８２，１８３，１８４，１８５は信号ライン、１８６は半導体集積回路に内蔵された回路であり、それ以外は図１と同様である。
【００８９】
図１４は、図１３の回路動作を説明するためのタイミングチャートであり、ｔ８は遅延回路１７７の入出力間遅延量、ｔ９は遅延回路１７８の入出力間遅延量、ｔｗｓはＲＳフリップフロップ２７へのセット入力となる信号が信号ライン１８１に入力されるのを禁止している期間、ｔｗＬは信号ライン６４が“Ｈ”レベルになる信号が信号ライン１８５に入力されるのを禁止している期間である。
【００９０】
図１３の構成は、図１における構成に、更にＲＳフリップフロップ２７のセット入力端子へのノイズ対策を実施したものであり、また、トランジスタ８がオン時にトランジスタ９がノイズ等の影響でオンすることを防止した構成のもので、第１の実施形態以外の他の実施形態とも組み合わせることができる。
【００９１】
図１４のタイミングチャートにおいて、ＶＳ端子が低下する期間において信号ライン５７の信号によりＲＳフリップフロップ２７にはリセットをかけているが、ＶＳ端子が低下する前のローサイド入力端子ＬＩＮが“Ｌ”レベルから“Ｈ”レベルに切り換わった時からｔｗｓの期間、ＲＳフリップフロップ２７のセット入力に信号を送る高電圧レベルシフト回路入力の信号ライン１８１はセット入力禁止としているため、図１５の従来のスイッチ素子駆動回路のようなパルスフィルタはなくてもノイズによりＲＳフリップフロップ２７が誤動作することはなくなる。
【００９２】
また、ローサイド出力端子ＬＯが“Ｌ”レベル状態でトランジスタ９がオフしている期間のうちのｔｗＬの期間は、ローサイド出力端子ＬＯに極力近い箇所でローサイド出力端子ＬＯが“Ｈ”レベルになることを禁止しているため、トランジスタ８がオン状態時でローサイド入力端子ＬＩＮからローサイド出力端子ＬＯの経路にノイズが入力されても高電圧電源１から接地端子にトランジスタ８，９を通じ貫通電流が流れることが防止でき、特に、ｔ８をｔ１＋ｔ２と一致させると、トランジスタ８がオンしている期間はトランジスタ９を強制オフさせていることになるため、ノイズ等の影響により貫通電流が発生する可能性は極めて小さくすることができる。
【００９３】
以上のように本発明の第６の実施形態の構成によると、ＲＳフリップフロップ２７にリセットがかかってからハイサイド入力端子ＨＩＮからの信号に基づくノイズではない正規なセット信号がＲＳフリップフロップ２７に入力される直前まで正規ではないノイズ等がＲＳフリップフロップ２７のセット端子に入力されることをＲＳフリップフロップ２７にできるだけ近い高電圧レベルシフト回路の直前で禁止していて、また、トランジスタ８がオンしている期間においてはローサイド入力端子ＬＩＮからトランジスタ９のゲート迄の回路経路においてノイズが入力されてもトランジスタ９がオンすることがないようにトランジスタ９に極力近い箇所にてトランジスタ９はオンしないように構成されているため、本発明の第１〜５の実施形態に係るスイッチ素子駆動回路と組み合わせることにより、図１５の従来のスイッチ素子駆動回路におけるパルスフィルタ２１９がなくても（あるいは時定数が小さくノイズ除去レベルが小さくても）ｄｖ／ｄｔ過渡現象によるＲＳフリップフロップ２７の誤動作は防止できる。
【００９４】
また、ここではＮＯＲ回路１７５によって信号ライン１８２の信号と遅延回路１７８の出力信号との論理和を検出して信号ライン１８３からインバータ１７２，ＮＯＲ回路１７４を経て信号ライン１８１へＲＳフリップフロップ２７へのセット入力を禁止するように構成したが、ＮＯＲ回路１７５を設けずに、信号ライン１８２の信号あるいは遅延回路１７８の出力信号によってＲＳフリップフロップ２７へのセット入力を禁止するように構成することもできる。
【００９５】
なお、図２０〜図２２は各実施形態のスイッチ素子駆動回路と負荷３３との具体的例を示している。図２０は、エアコン、電気洗濯機などに使用される三相モータの巻線Ｌ１，Ｌ２，Ｌ３へ通電する場合の構成を示している。この場合には、制御部３００から出力される３組の信号Ｓ１，Ｓ２，Ｓ３で３つのスイッチ素子駆動回路３０１，３０２，３０３を運転する。スイッチ素子駆動回路３０１，３０２，３０３の出力には、上記説明の直列接続された一対のスイッチ素子がそれぞれ接続されている。三相モータの巻線Ｌ１，Ｌ２に通電する期間には、スイッチ素子駆動回路３０１のハイサイド出力端子ＨＯに接続されたスイッチ素子とスイッチ素子駆動回路３０２のローサイド出力端子ＬＯに接続されたスイッチ素子がオンして、破線矢印４０１のように電流が流れる。スイッチ素子駆動回路３０１のハイサイド出力端子ＨＯに接続されたスイッチ素子がオンからオフに切り換わり、上下のスイッチ素子が両方ともオフ状態になると、実線矢印４０２のようにローサイド出力端子ＬＯに接続されたスイッチ素子に付いているダイオードを経由して電流が流れて、スイッチ素子駆動回路３０１の下側基準電位入力端子ＶＳはマイナス電位になり、次にローサイド出力端子ＬＯに接続されたスイッチ素子がオンするとこれを通して電流が流れる。
【００９６】
図２１は蛍光管４０３へ通電する場合の構成を示している。この場合には、コンデンサＣ５とインダクタンスＬ１を介して蛍光管４０３をスイッチ素子駆動回路３０４に接続する。この例はインダクタンスＬ１を介してフィードバックする自励方式であるが、インダクタンスＬ１を設けずに蛍光管４０３の一端を接地し、ハイサイド出力端子ＨＯとローサイド出力端子ＬＯに発生する信号を他励方式で作ることもできる。
【００９７】
図２２はプラズマディスプレイパネル用のサステインドライバとしてスイッチ素子駆動回路３０５を使用した場合を示している。３０６はＰＤＰパネルのサステイン電極で、３０７はサステイン電極と他の電極間の容量性分やサステイン電極の寄生容量成分を表している。サステイン電極３０６は、パネル駆動回路である場合もある。
【産業上の利用可能性】
【００９８】
本発明は、負荷をパワー素子で駆動するに際し、低電圧の制御信号から高電圧の制御信号に変換するスイッチ素子駆動回路を必要とする電気機器に有効である。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係るスイッチ素子駆動回路
【図２】同実施形態のエッジ検出回路３５，３６の具体的回路例
【図３】同実施形態のエッジ検出回路３５，３６のタイミングチャート
【図４】同実施形態のリセットパルスが２つ発生する場合のタイミングチャート
【図５】同実施形態のリセットパルスを１つにまとめる場合のタイミングチャート
【図６】本発明の第２の実施形態に係るスイッチ素子駆動回路
【図７】本発明の第３の実施形態に係るスイッチ素子駆動回路
【図８】同実施形態のタイミングチャート
【図９】本発明の第４の実施形態に係るスイッチ素子駆動回路
【図１０】同実施形態のタイミングチャート
【図１１】本発明の第５の実施形態に係るスイッチ素子駆動回路
【図１２】同実施形態のタイミングチャート
【図１３】本発明の第６の実施形態に係るスイッチ素子駆動回路
【図１４】同実施形態タイミングチャート
【図１５】従来のスイッチ素子駆動回路図
【図１６】従来例におけるパルス発振器２１４及び本発明の第５の実施形態におけるエッジ検出回路３７，３８の具体的回路例
【図１７】同従来例のパルス発振器２１４のタイミングチャート
【図１８】同従来例のパルスフィルタ２１９の片方の回路図
【図１９】図１８のタイミングチャート
【図２０】誘導性負荷との接続図
【図２１】容量性負荷との接続図
【図２２】別の容量性負荷との接続図
【符号の説明】
【０１００】
３    ダイオード
４，５，９５    抵抗
６，７，９６    コンデンサ
８    パワーＮチャネルＭＯＳトランジスタ(ハイサイドスイッチ素子)
９    パワーＮチャネルＭＯＳトランジスタ(ローサイドスイッチ素子)
１０，１２    出力ＰチャネルＭＯＳトランジスタ
１１，１３    出力ＮチャネルＭＯＳトランジスタ
１４，１５    レベルシフト用高耐圧ＮチャネルＭＯＳトランジスタ
１６，１８，９３    ＰチャネルＭＯＳトランジスタ
１７，１９，９４    ＮチャネルＭＯＳトランジスタ
２５，２６，１０９    ＮＡＮＤ回路
１１０，１１１，１４２，１５２，１７４〜１７６    ＮＯＲ回路
２７    ＲＳフリップフロップ（ラッチ回路）
２８，２９    遅延回路
３１    リセットパルス発生回路
３３    負荷
３４，７２，７８，８２，９２，１８６    半導体集積回路に内蔵された回路
３５，３７    エッジ検出回路（第１のエッジ検出回路）
３６，３８    エッジ検出回路（第２のエッジ検出回路）
６８，６９，８３，８５，９９，１７７，１７８    遅延回路
１００    出力端
ＨＩＮ    ハイサイド入力端子
ＬＩＮ    ローサイド入力端子
ＶＳ    下側基準電位入力端子
ＶＢ    上側基準電位入力端子
ＨＯ    ハイサイド出力端子
ＬＯ    ローサイド出力端子
ＶＤＤ    電源入力端子
ＶＳＳ    接地端子
【図１】
2007243254.tif 000003
【図２】
2007243254.tif 000004
【図３】
2007243254.tif 000005
【図４】
2007243254.tif 000006
【図５】
2007243254.tif 000007
【図６】
2007243254.tif 000008
【図７】
2007243254.tif 000009
【図８】
2007243254.tif 000010
【図９】
2007243254.tif 000011
【図１０】
2007243254.tif 000012
【図１１】
2007243254.tif 000013
【図１２】
2007243254.tif 000014
【図１３】
2007243254.tif 000015
【図１４】
2007243254.tif 000016
【図１５】
2007243254.tif 000017
【図１６】
2007243254.tif 000018
【図１７】
2007243254.tif 000019
【図１８】
2007243254.tif 000020
【図１９】
2007243254.tif 000021
【図２０】
2007243254.tif 000022
【図２１】
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【図２２】
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