(57)【要約】【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。【選択図】図２
2007141934.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記ゲート電極の両側に形成されたソース領域及びドレイン領域とを有するＭＩＳトランジスタを備え、
前記ゲート電極は金属シリサイドからなり、
前記ソース領域及び前記ドレイン領域の少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極を備えることを特徴とする半導体装置。
【請求項２】
請求項２において、
前記第１のコンタクト電極は、少なくとも前記ゲート電極と同じ高さを有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１のコンタクト電極上に連結する第２のコンタクト電極を更に備えることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２のコンタクト電極の下面の面積は、前記第１のコンタクト電極の上面の面積よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１つにおいて、
前記第１のコンタクト電極は、前記ゲート電極にも接触するシェアードコンタクト電極を構成することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１つにおいて、
前記ゲート電極及び前記第１のコンタクト電極を構成する金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることを特徴とする半導体装置。
【請求項７】
基板上に形成され且つシリコン膜からなるゲート電極と、前記基板における前記ゲート電極の両側に位置するソース領域及びドレイン領域とを含むＭＩＳトランジスタを形成する工程（ａ）と、
前記基板上に、前記ゲート電極を覆う層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜に、前記ソース領域及びドレイン領域の少なくとも一方に達するコンタクトホールを形成する工程（ｃ）と、
前記コンタクトホールをシリコンにより充填して第１のコンタクト電極を形成する工程（ｄ）と、
前記ゲート電極上の前記層間絶縁膜を除去し、前記ゲート電極を構成する前記シリコン膜の上面を露出させる工程（ｅ）と、
前記第１のコンタクト電極及び前記ゲート電極の上を覆う金属膜を形成した後、熱処理によって前記第１のコンタクト電極及び前記ゲート電極を金属シリサイド化する工程（ｆ）と備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
工程（ｆ）の後に、前記第１のコンタクト電極及び前記ゲート電極の上を覆う他の層間絶縁膜を形成する工程（ｇ）と、
前記他の層間絶縁膜に、前記第１のコンタクト電極上に達する他のコンタクトホールを形成し且つこれを充填する第２のコンタクト電極を形成する工程（ｈ）とを更に備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８において、
工程（ｃ）において形成する前記コンタクトホールは、前記ソース領域及びドレイン領域の一方と前記ゲート電極とに亘って形成されるシェアードコンタクトホールであり、
工程（ｄ）において、前記シェアードコンタクトホールをシリコンにより充填することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか１つにおいて、
前記ゲート電極及び前記第１のコンタクト電極を構成する前記金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることを特徴とする半導体装置の製造方法。
【請求項１１】
基板上に形成され且つ第１のシリコン膜からなるゲート電極と、前記基板における前記ゲート電極の両側に位置するソース領域及びドレイン領域とを含むＭＩＳトランジスタを形成する工程（ａ）と、
前記ＭＩＳトランジスタを覆う第２のシリコン膜を形成する工程（ｂ）と、
前記第２のシリコン膜を成形し、前記ソース領域及びドレイン領域の少なくとも一方の上に第１のコンタクト電極を構成すると共に前記ゲート電極を構成する前記第１のシリコン膜の上面を露出させる工程（ｃ）と、
前記第１のコンタクト電極及び前記ゲート電極を覆う金属膜を形成した後、熱処理によって、前記第１のコンタクト電極及び前記ゲート電極を金属シリサイド化する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
工程（ｄ）の後に、前記第１のコンタクト電極及び前記ゲート電極の上を覆う他の層間絶縁膜を形成する工程（ｅ）と、
前記他の層間絶縁膜に、前記第１のコンタクト電極上に達する他のコンタクトホールを形成し且つこれを充填する第２のコンタクト電極を形成する工程（ｆ）とを更に備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記ゲート電極及び前記第１のコンタクト電極を構成する前記金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、シリサイド膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における大容量化は著しく、それと共にＭＩＳ（Metal Insulator Semiconductor ）トランジスタの微細化についても進展し、ゲート電極の幅が６０ｎｍ前後になっている。また、高速化にも対応して、ゲート電極と共にソース電極及びドレイン電極（以下、省略してソース／ドレイン電極と呼ぶ）をシリサイド化して低抵抗化するサリサイド技術も実用化されている。ここで、シリサイド膜としては、例えば細線抵抗効果の小さいニッケルシリサイド膜が使用されている。
【０００３】
しかし、トランジスタの微細化が更に進み、ゲート電極幅が４０ｎｍ前後まで微細化が進むと、ＳｉＯ2 膜換算で０．２〜０．５ｎｍに相当する空乏層が形成される従来のシリサイド／多結晶シリコン電極は使えなくなる。この問題に対して、空乏層ができにくいフルシリサイドゲート電極の使用が提案されており、学会発表等が盛んに行なわれている（例えば、非特許文献１）。
【０００４】
図７（ａ）〜（ｅ）に、ゲート幅４０ｎｍが前後となった際に採用されることが予想されるフルシリサイドゲート電極を取り入れたＭＩＳトランジスタの製造工程を示す、これは、非特許文献１によるものである。
【０００５】
図７（ａ）において、従来の技術により、ポリシリコンからなるシリコンゲートを有するＭＩＳトランジスタ構造が形成されている。より詳しくは、基板１１の表面がシャロートレンチ１２によって区画され、その区画された領域内において基板１１上にゲート絶縁膜１３を介してポリシリコンからなるシリコンゲート１４が形成されている。シリコンゲート１４の上面にはシリサイド層１５が形成され、シリコンゲート１４及びシリサイド層１５の側面にサイドウォール１６が形成されている。また、基板１１上のシリコンゲート１４及びサイドウォール１６の両側の領域にソース領域及びドレイン領域（以下、ソース／ドレイン領域１７と呼ぶ）が形成され、その上にはシリサイド層１８が形成されている。
【０００６】
次に、図７（ｂ）に示すように、基板１１上にシリコンゲート１４及びサイドウォール１６等を覆うように窒化膜からなるライナー膜１９を形成し、更にその上に層間絶縁膜２０を形成する。
【０００７】
次に、図７（ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polishing ）法により層間絶縁膜２０の平坦化を行ない、シリコンゲート１４上のシリサイド層１５を露出させる。
【０００８】
この後、図７（ｄ）に示すように、層間絶縁膜２０上にシリサイド層１５上を覆う金属膜２１を形成する。更に、アニールによって図７（ｅ）に示すようにポリシリコン膜からなるシリコンゲート１４と金属膜２１との反応により、フルシリサイドゲート電極２２を形成する。
【非特許文献１】B. Tavel et.al., IEDM Tech. Dig. 2001 p825
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上に説明したＭＩＳトランジスタの微細化の進展は、リソグラフィ技術等の平面的な微細加工技術の進歩に負うところが大きい。しかしながら、微細化が進むに従ってリソグラフィにおけるマスクの位置合わせ精度等の要求が厳しくなって来ている。特に、ゲート電極に関するものだけではなく、ゲート電極及びソース／ドレイン領域に対するコンタクトに関しても要求が厳しくなり、量産化に向けての大きな障害となっている。
【００１０】
これについて、図８（ａ）〜（ｄ）を参照して説明する。まず、図８（ａ）には、従来の技術により形成されたポリシリコンからなるゲート電極３０を有するＭＩＳトランジスタを示している。これは、図７（ａ）に示した構造のシリコンゲート１４を、フルシリサイドゲート電極２２に変換することなくそのままゲート電極３０とする構造と考えることができる。
【００１１】
次に、図８（ｂ）に示すように、基板１１上にゲート電極３０及びサイドウォール１６等を覆うライナー膜１９を形成し、更にその上に、層間絶縁膜２０ａを形成する。
【００１２】
次に、図８（ｃ）に示すように、リソグラフィ工程を経てコンタクトホール３２を形成する。つまり、フォトレジスト３１をパターニングし、これをマスクとするエッチングにより、ゲート電極３０及びソース／ドレイン領域１７に対するコンタクトを取るためのコンタクトホール３２を形成する。
【００１３】
次に、図８（ｄ）に示すように、コンタクトホール３２を充填するようにコンタクト電極３３を形成し、更に、上部配線層（配線３４及び絶縁層３５）を形成する。
【００１４】
ここで、コンタクトホール３２のような孔を加工の精度良く形成することは、孔のアスペクト比が大きいほど難しくなる。例えば、孔の全体において均一な断面の大きさ及び形状を得ること、孔の延びる方向に歪み及び傾きが生じるのを防ぐこと等が難しくなる。
【００１５】
更に、孔を配線材料によって充填してコンタクト電極を形成するような場合、孔のアスペクト比が大きいほど充填が難しくなる。これらの理由から、形成するコンタクト電極３３のアスペクト比には限界がある。言い換えると、コンタクト電極３３を任意に細くするとは難しい。
【００１６】
また、ソース／ドレイン領域１７上に確実にコンタクト電極３３を形成するため、位置合わせ精度を考慮してソース／ドレイン領域１７の面積にはマージンを持たせることが必要である。特に、コンタクトホール３２がサイドウォール１６の位置に重なってサイドウォール１６を削ってしまうと、装置の性能を大きく劣化させるため、このようなことは避けなければならない。これらのことを考慮してマージンを設定するためには、コンタクト電極３３が太い（基板１１に平行な断面積が大きい）ほどソース／ドレイン領域１７の面積を広くすることが必要になる。つまり、位置合わせのズレ等が生じた場合にも、コンタクトホール３２がソース／ドレイン領域１７上を外れる（特に、サイドウォール１６の位置に重なる）ことを避けるため、ソース／ドレイン領域１７の面積を大きくすることが必要になる。
【００１７】
以上のことは、半導体装置の縮小に対する障害となるため、その解決が課題となっている。
【００１８】
特に、ＭＩＳトランジスタのゲート幅が例えば４０ｎｍ程度まで縮小されると、形成するパターンによってはゲート・ゲート間に取るコンタクトの窓幅についてもゲート幅と同程度となり、コンタクト形成時の合わせ精度の要求が厳しくなる。
【００１９】
具体的には、ゲート・ゲート間に取るコンタクトホールの窓幅もゲート幅と同程度となり、アスペクト比が３以上で且つ孔径４０ｎｍ程度のコンタクトホールを形成することが要求されている。このようなコンタクトホールの高精度な形成は難しく、例えばコンタクトホールがソース／ドレイン領域上を外れる（位置合わせずれが生じる）ことが予想される。
【００２０】
このことは、ゲート電極としてフルシリサイドゲート電極を用いる場合も同様である。つまり、フルシリサイドゲート電極を形成した後、図８（ａ）〜（ｄ）により説明したのと同様に層間絶縁膜を形成し更にコンタクトホールをリソグラフィ工程により形成するためである。
【００２１】
このように、コンタクトホールの位置合わせ精度の要求が厳しくなり、縮小化及び量産化に際して大きな障害となるため、このことの解決が課題となっている。
【００２２】
以上に鑑みて、本発明は、加工精度の要求が緩和された半導体装置とその製造方法を提供し、これにより、半導体装置の微細化及びその製造における歩留り向上を実現することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明の半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるゲート電極の両側に形成されたソース領域及びドレイン領域とを備えるＭＩＳトランジスタを有し、ゲート電極は金属シリサイドからなり、ソース領域及びドレイン領域上に、少なくともゲート電極と同じ高さを有し且つ金属シリサイドからなる第１のコンタクト電極を備える。
【００２４】
尚、第１のコンタクト電極は、少なくともゲート電極と同じ高さを有することが好ましい。
【００２５】
本発明の半導体装置によると、ソース／ドレイン領域（ソース領域及びドレイン領域を合わせてこのように呼ぶ）上に設けた第１のコンタクト電極により、ソース／ドレイン領域に対してコンタクトを取る際の加工精度の要求が緩和されている。このことを以下に説明する。
【００２６】
まず、第１のコンタクト電極は、従来形成していたコンタクト電極に比べて短い（アスペクト比が小さい）ものとすることができる。このことから、従来形成していたコンタクト電極に比べて位置合わせ及び形状について正確に加工することができるため、歩留りが向上する。また、正確な加工が可能であることから、マージンを縮小することにより半導体装置の微細化を実現することもできる。
【００２７】
また、従来のフルシリサイドゲート電極を用いたＭＩＳトランジスタを形成する際には、リソグラフィ技術により、ソース／ドレイン領域等を覆う層間絶縁膜の上面からソース／ドレイン領域まで達するコンタクトホールを形成していた。この際、先に説明したように、ゲート電極の側面を覆うように形成されたサイドウォールを削るようにしてコンタクトホールが形成されることは避けなければならない。
【００２８】
これに対し、本発明の半導体装置の場合、ソース／ドレイン領域上に第１のコンタクト電極が形成されていることから、ソース／ドレイン領域に対する電気的接続を得るためのコンタクトホールは第１のコンタクト電極上に形成すればよい。つまり、第１のコンタクト電極上に形成されている層間絶縁膜にコンタクトホールを形成する際に、サイドウォールを削って基板に達する危険は回避されている。このことは、サイドウォールはゲート電極と同じ高さにまでしか形成されていないため、第１のコンタクト電極が少なくともゲート電極と同じ高さに形成されている場合に確実に実現する。言い換えると、第１のコンタクト電極に達するためのコンタクトホールがサイドウォール上に位置することになったとしても問題を生じない。
【００２９】
この結果として、加工精度の要求は緩和され、ソース／ドレイン領域及びゲート電極等の寸法が同じである半導体装置を考えると、加工のためのマージンは相対的には大きくなったことになる。よって、製造歩留りが向上する。また、別の見方をすると、より小さなマージンをもって加工を行なった場合にも歩留りの低下を避けることができることになるため、半導体装置の微細化を実現することができる。
【００３０】
以上のようにして、第１のコンタクト電極の存在により、本発明の半導体装置は加工精度の要求が緩和されている。
【００３１】
尚、第１のコンタクト電極上に連結する第２のコンタクト電極を更に備えることが好ましい。また、該第２のコンタクト電極の下面の面積は、第１のコンタクト電極の上面の面積よりも大きいことが好ましい。
【００３２】
このようになっていると、第１のコンタクト電極上に必要な膜厚の層間絶縁膜等を有する場合にソース／ドレイン領域にコンタクトを取ることができる。このとき、ソース／ドレイン領域に対して直接コンタクト電極が形成されている従来の半導体装置に比べて加工精度の要求は緩和されている。これは、第２のコンタクト電極がサイドウォール上に位置することも可能になっているからである。
【００３３】
特に、第２のコンタクト電極が第１のコンタクト電極よりも太い（第２のコンタクト電極下面の面積が第１のコンタクト電極上面の面積よりも大きい）ようにすることができ、半導体装置の性能に悪影響を与えることなく位置合わせ等のマージンが大きくなる。このため、このような半導体装置は歩留り良く製造することができる。
【００３４】
また、第１のコンタクト電極は、ゲート電極にも接触するシェアードコンタクト電極を構成していてもよい。
【００３５】
このようにすると、シェアードコンタクトを有する半導体装置において、歩留り向上及び微細化を実現することができる。
【００３６】
また、ゲート電極及び第１のコンタクト電極を構成する金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることが好ましい。
【００３７】
このようにな金属シリサイドを用いることにより、本発明の半導体装置を具体的に実現することができる。
【００３８】
前記の目的を達成するため、本発明の第１の半導体装置の製造方法は、基板上に形成され且つシリコン膜からなるゲート電極と、基板におけるゲート電極の両側に位置するソース領域及びドレイン領域とを含むＭＩＳトランジスタを形成する工程（ａ）と、基板上に、ゲート電極を覆う層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜に、ソース領域及びドレイン領域の少なくとも一方に達するコンタクトホールを形成する工程（ｃ）と、コンタクトホールをシリコンにより充填して第１のコンタクト電極を形成する工程（ｄ）と、ゲート電極上の前記層間絶縁膜を除去し、ゲート電極を構成するシリコン膜の上面を露出させる工程（ｅ）と、第１のコンタクト電極及びゲート電極の上を覆う金属膜を形成した後、熱処理によって第１のコンタクト電極及びゲート電極を金属シリサイド化する工程（ｆ）と備える。
【００３９】
第１の半導体装置の製造方法によると、ソース／ドレイン領域上に金属シリサイドからなる第１のコンタクト電極が形成された半導体装置を製造することができるため、以下に説明するように、半導体装置の微細化及び歩留り向上が可能となっている。
【００４０】
まず、第１のコンタクト電極は、ソース／ドレイン領域上に所定の形状のシリコン膜を形成し（工程（ｂ）〜（ｄ））、これをシリサイド化することによって形成する（工程（ｅ）及び（ｆ））。
【００４１】
ここで、工程（ｂ）〜（ｄ）、つまり、層間絶縁膜を形成し、これにコンタクトホールを穿孔し、該コンタクトホールを所定の材料により充填するという工程は、従来の半導体装置の製造方法におけるコンタクト電極の形成と同様の工程である。しかし、本発明の半導体装置の製造方法において、第１のコンタクト電極は例えばゲート電極と同じ高さに形成されるものであるから、従来の半導体装置において形成されるコンタクト電極よりもアスペクト比の小さいものとすることができる。この結果、コンタクトホールの形成はアスペクト比がより大きい従来の場合に比べて高い加工精度をもって行なうことができ、また、該コンタクトホールをシリコン膜（第２のシリコン膜）によって充填することも、より確実に可能である。
【００４２】
以上の結果、本発明の半導体装置の製造方法を用いると、加工のためのマージンの縮小による半導体装置の微細化と、製造の歩留りの向上とが可能となっている。
【００４３】
これに加えて、ゲート電極のシリサイド化及び第１のコンタクト電極のシリサイド化を同じ工程で行なうことにより、第１のコンタクト電極を形成するための工程数の増加を抑制している。
【００４４】
尚、工程（ｆ）の後に、第１のコンタクト電極及びゲート電極の上を覆う他の層間絶縁膜を形成する工程（ｇ）と、他の層間絶縁膜に、第１のコンタクト電極に達する他のコンタクトホールを形成し且つこれを充填する第２のコンタクト電極を形成する工程（ｈ）とを更に備えることが好ましい。
【００４５】
このようにすると、第１のコンタクト電極上に連結する第２のコンタクト電極を形成し、ソース／ドレイン領域に対する電気的な接続を取ることができる。他の層間絶縁膜に対して他のコンタクトホールを形成する際、第１のコンタクト電極上にまで達すれば良いのであるから、ゲート電極の側壁を覆うサイドウォールを削って基板に達するコンタクトホールとなることは回避されている。このため、他のコンタクトホールを形成する際の位置合わせ等の加工精度の要求は緩和されており、歩留りの向上が実現する。更に、第１のコンタクト電極に比べて第２のコンタクト電極を太くしすることにより、位置合わせを容易にすることができる。尚、これらのことは、半導体装置の微細化を妨げることなく実現可能である。
【００４６】
また、工程（ｄ）において形成するコンタクトホールは、ソース領域及びドレイン領域の一方とゲート電極とに亘って形成されるシェアードコンタクトホールであり、工程（ｄ）において、シェアードコンタクトホールをシリコンにより充填してシェアードコンタクト電極を構成することが好ましい。
【００４７】
このようにすると、シェアードコンタクトを用いる半導体装置を製造する際に、本発明の半導体装置の製造方法の効果を実現することができる。
【００４８】
また、ゲート電極及び第１のコンタクト電極を構成する金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることが好ましい。これにより、本発明の半導体装置の製造方法を具体的に実現することができる。
【００４９】
前記の目的を達成するための本発明の第２の半導体装置の製造方法は、基板上に形成され且つ第１のシリコン膜からなるゲート電極と、基板におけるゲート電極の両側に位置するソース領域及びドレイン領域とを含むＭＩＳトランジスタを形成する工程（ａ）と、ＭＩＳトランジスタを覆う第２のシリコン膜を形成する工程（ｂ）と、第２のシリコン膜を成形し、ソース領域及びドレイン領域の少なくとも一方の上に第１のコンタクト電極を構成すると共にゲート電極を構成する第１のシリコン膜の上面を露出させる工程（ｃ）と、第１のコンタクト電極及びゲート電極を覆う金属膜を形成した後、熱処理によって、第１のコンタクト電極及びゲート電極を金属シリサイド化する工程（ｄ）とを備える。
【００５０】
第２の半導体装置の製造方法によっても、ソース／ドレイン領域上に金属シリサイドからなる第１のコンタクト電極が形成された半導体装置を製造することができるため、第１の半導体装置の製造工程と同様に、半導体装置の微細化及び製造歩留り向上が可能となっている。更に、以下に説明するように、第１のコンタクト電極を形成するための第２のシリコン膜をより低温で形成することができる。
【００５１】
第２の半導体装置の製造方法によると、ゲート電極及びサイドウォールにより基板上に構成されている凸部同士の間を埋めるように第２のシリコン膜を形成する。これは、第１の半導体装置の製造方法においてコンタクトホールを充填するように第２のシリコン膜を形成する場合に比べ、低温の処理によって確実に実現可能である。ソース／ドレイン領域上にシリサイド層が形成されている場合、その上の膜は低温で形成することが望ましいため、第２の半導体装置の製造方法を用いることがより望ましい。
【００５２】
尚、工程（ｄ）の後に、第１のコンタクト電極及びゲート電極の上を覆う他の層間絶縁膜を形成する工程（ｅ）と、他の層間絶縁膜に、第１のコンタクト電極上に達する他のコンタクトホールを形成し且つこれを充填する第２のコンタクト電極を形成する工程（ｆ）とを更に備えることが好ましい。
【００５３】
このことは、第１の半導体装置の製造方法について説明したのと同様である。
【００５４】
また、ゲート電極及び第１のコンタクト電極を構成する金属シリサイドは、ニッケルシリサイド、コバルトシリサイド又は白金シリサイドであることが好ましい。
【００５５】
このことについても、第１の半導体装置の製造方法について説明したのと同様である。
【発明の効果】
【００５６】
本発明の半導体装置及びその製造方法によると、ソース／ドレイン領域上に少なくともゲート電極の高さまで第１のコンタクト電極が形成されていため、サイドウォールを削る危険無しにソース／ドレイン領域に対するコンタクトを取ることができる。また、第１のコンタクト電極上に第２のコンタクト電極を接続する構成とすることにより、それぞれのアスペクト比が小さくなることから加工が容易になる。以上のように加工の精度に関する要求が緩和されており、半導体装置の微細化及び製造歩留りの向上が実現される。
【発明を実施するための最良の形態】
【００５７】
以下、それぞれ図面を参照しながら、本発明の各実施形態を説明する。
【００５８】
（第１の実施形態）
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を説明する模式的な断面図である。
【００５９】
まず、図１（ａ）には、基板１０１を用いてＭＩＳトランジスタが形成されている様子を示している。
【００６０】
この構造を形成するためには、基板１０１の表面にシャロートレンチ１０２を形成して区画を行ない、基板１０１の該区画された領域上に、ゲート絶縁膜１０３を介してシリコンゲート電極１０４を形成する。その後、シリコンゲート電極１０４に対するセルフアラインの工程により、基板１０１におけるシリコンゲート電極１０４の両側の領域に、エクステンション領域である高濃度不純物層１０７ａを形成する。この後、シリコンゲート電極１０４の側面を覆うように、シリコン窒化膜からなるサイドウォール１０６を形成する。
【００６１】
次に、シリコンゲート電極１０４及びサイドウォール１０６に対するセルフアラインの工程により、サイドウォール１０６の両側の領域に、ソース／ドレイン領域である不純物層１０７ｂを形成する。その後、シリコンゲート電極１０４及び不純物層１０７ｂの表面を覆う金属膜の形成及びシリサイド化の処理によって、シリコンゲート電極１０４の上にシリサイド膜１０５、不純物層１０７ｂの表面にシリサイド層１０８をそれぞれ形成する。
【００６２】
続いて、図１（ｂ）に示すように、基板１０１上に、シリコンゲート電極１０４、不純物層１０７ｂ及びサイドウォール１０６等を覆うように、シリコン窒化膜からなるライナー膜１０９を形成する。更に、ライナー膜１０９上に、層間絶縁膜として、例えば膜厚３００ｎｍ程度のシリコン酸化膜１１０を形成する。このとき、シリコンゲート電極１０４及びサイドウォール１０６の上方において、通常はシリコン酸化膜１１０の表面が凸状膨らんだ形状となっている。
【００６３】
次に、図１（ｃ）に示すように、シリコン酸化膜１１０の表面から、シリコンゲート電極１０４の高さ付近までエッチバックを行なう。
【００６４】
次に、図１（ｄ）に示すように、リソグラフィ技術を用いてレジスト１１１形成し、これをマスクとするドライエッチングによって、ソース／ドレイン領域である不純物層１０７ｂに達する第１のコンタクトホール１１２を形成する。この際、初めに例えばＣＦ4 等のガスを用いるドライエッチングによりシリコン酸化膜１１０をエッチングした後、例えばＮＦ3 等のガスを用いるドライエッチングによりライナー膜１０９をエッチングする。
【００６５】
次に、図１（ｅ）に示すように、第１のコンタクトホール１１２の内面及びシリコン酸化膜１１０上面を覆うバリアメタル１１３を形成する。これには、ＴｉＮ膜を用いることができる。この後、プラズマＣＶＤにより、４００℃以下の条件においてシリコン膜１１４を形成する。シリコン膜１１４は、ポリシリコン膜であっても良いし、アモルファスシリコン膜であっても良い。
【００６６】
尚、バリアメタル１１３は、後に形成する第１のコンタクト電極のシリサイド化を行なう際に、シリサイド化に用いるニッケルが不純物層１０７ｂに対して拡散するのを防ぐために形成する。このような機能を果たすのであれば、ＴｉＮ以外の材料を用いても良い。例えば、Ｔａ及びＴａＮ等を用いることもできる。
【００６７】
次に、図２（ａ）に示すように、シリコン膜１１４の表面からＣＭＰ（Chemical Mechanical Polishing ）により研磨を行ない、シリコンゲート電極１０４上のシリサイド膜１０５を除去してシリコンゲート電極１０４を露出させる。これにより、不純物層１０７ｂ上にはシリコンゲート電極１０４と同じ高さにシリコン膜１１４が残される。
【００６８】
次に、図２（ｂ）に示すように、シリコンゲート電極１０４及びシリコン膜１１４の上を覆うニッケル膜１１５を形成する。続いてアニールを行なうと、図２（ｃ）に示すように、シリコンゲート電極１０４がシリサイド化されてシリサイドゲート電極１１７となると共に、不純物層１０７ｂ上のシリコン膜１１４もシリサイド化され、ニッケルシリサイドからなる第１のコンタクト電極１１６となる。
【００６９】
尚、ニッケル膜１１５のうちのシリサイド化されなかった余剰の部分は、例えば混酸（硝酸及び硫酸の混合物）を用いて除去されている。
【００７０】
次に、図２（ｄ）に示すように、例えば３００ｎｍ等、必要な膜厚を有する絶縁膜１１８を形成する。これには、シリコン酸化膜等を用いればよい。この後、ソース／ドレイン領域である不純物層１０７ｂ及びシリサイドゲート電極１１７の上面に達する第２のコンタクト電極１２０（図２（ｅ）を参照）を形成するため、絶縁膜１１８上にレジスト１１９を形成する。
【００７１】
次に、図２（ｅ）に示すように、レジスト１１９をマスクとするエッチングにより第２のコンタクトホールを穿孔し、そこにＷ等の材料を充填して第２のコンタクト電極１２０を形成する。
【００７２】
以上に説明したように、不純物層１０７ｂ上にはシリサイドゲート電極１１７と同じ高さの第１のコンタクト電極１１６が形成されている。このため、第２のコンタクト電極１２０を形成するために絶縁膜１１８に第２のコンタクトホールを形成する際、位置合わせ等の加工のずれによりシリサイドゲート電極１１７の側面に形成されているサイドウォール１０６を削る危険は回避されている。また、サイドウォール１０６の上に第２のコンタクト電極１２０が位置することには大きな問題はないため、第２のコンタクト電極１２０を従来のように不純物層１０７ｂにまで達するように設ける場合に比べて大きな径のものとすることができる。これにより、第１のコンタクト電極１１６に対する第２のコンタクト電極１２０の位置合わせの精度は要求が緩和されている。つまり、半導体装置の微細化を妨げる不純物層１０７ｂ等の面積の拡大を回避しながら加工マージンは相対的に大きくなっているのであり、これによって製造の歩留りが向上することになる。
【００７３】
尚、シリコンゲート電極１０４と、不純物層１０７ｂ上のシリコン膜１１４とを同時にシリサイド化することにより、これらを個別にシリサイド化するような場合に比べて工程数が削減されている。
【００７４】
また、第１のコンタクト電極１１６を形成するために必要となる第１のコンタクトホール１１２の形成（図１（ｄ））については、従来の半導体装置において不純物層１０７ｂ上に直接に達するコンタクトホールに比べ、容易に高い精度をもって形成することができる。これは、従来の装置におけるコンタクトホールのアスペクト比が例えば３以上であったのに対し、本実施形態の第１のコンタクトホール１１２は、アスペクト比が２程度となっているためである。
【００７５】
このように、第１のコンタクト電極１１６を精度良く形成できることから、不純物層１０７ｂに対する位置合わせ等の加工マージンは、より小さいものとしても問題を生じない。具体的には、例えば第１のコンタクト電極１１６が不純物層１０７ｂ上により正確に形成されるため、コンタクトが不純物層上を外れ易くなることなしに不純物層の面積を縮小することができる。これによって、ＭＩＳトランジスタ及びこれを備える半導体装置の微細化が実現する。
【００７６】
（第２の実施形態）
図３（ａ）〜（ｅ）及び図４（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造工程を説明する模式的な断面図である。
【００７７】
まず、図３（ａ）には、基板１０１を用いてＭＩＳトランジスタが形成されている様子を示している。これは、第１の実施形態において図１（ａ）に示したものと同じであるから、詳しい説明は省略する。
【００７８】
次に、図３（ｂ）に示すように、基板１０１上に、シリコンゲート電極１０４、不純物層１０７ｂ及びサイドウォール１０６等を覆うバリアメタル１３１を堆積する。これは、第１の実施形態の場合と同様に、シリサイド化に用いるニッケルが不純物層１０７ｂに対して拡散するのを防ぐものであり、ＴｉＮ膜を用いても良いし、Ｔａ膜及びＴａＮ膜等を用いることもできる。
【００７９】
更に、バリアメタル１３１上に、例えばプラズマＣＶＤ法を用い、４００℃以下の条件により膜厚２００ｎｍ程度のシリコン膜１３２を形成する。シリコン膜１３２としては、ポリシリコン膜であっても良いし、アモルファスシリコンであっても良い。
【００８０】
次に、図３（ｃ）に示すように、シリコン膜１３２に対してエッチバックを行ない、表面を平らにする。
【００８１】
次に、図３（ｄ）に示すように、レジスト１３３をマスクとしてエッチングを行ない、シリコン膜１３２に対してトレンチ１３４を形成する。トレンチ１３４は、個々のＭＩＳトランジスタを囲ってシリコン膜１３２を区分するように設けられる。図３（ｄ）の断面においては、隣接する２つのＭＩＳトランジスタの間、より詳しくはソース／ドレイン領域である不純物層１０７ｂ同士の間に位置するシャロートレンチ１０２の上に形成されている。
【００８２】
次に、図３（ｅ）に示すように、トレンチ１３４を充填し且つシリコン膜１３２上を覆うように、絶縁膜としてシリコン酸化膜１３５を膜厚５００ｎｍ程度に形成する。
【００８３】
次に、図４（ａ）に示すように、シリコン酸化膜１３５の表面からＣＭＰにより研磨を行ない、シリコンゲート電極１０４上のシリサイド膜１０５を除去してシリコンゲート電極１０４を露出させる。これにより、不純物層１０７ｂ上には、トレンチ１３４を充填するシリコン酸化膜１３５及びサイドウォール１０６によって平面的に囲われたシリコン膜１３２がシリコンゲート電極１０４と同じ高さに残される。
【００８４】
次に、図４（ｂ）に示すように、露出したシリコンゲート電極１０４及びシリコン膜１３２の上を覆うニッケル膜１３６を形成する。続いてアニールを行なうと、図４（ｃ）に示すように、シリコンゲート電極１０４がニッケルシリサイド化されてシリサイドゲート電極１３８となると共に、不純物層１０７ｂ上のシリコン膜１３２もシリサイド化され、ニッケルシリサイドからなる第１のコンタクト電極１３７となる。
【００８５】
尚、ニッケル膜１３６のうちのシリサイド化されなかった余剰の部分は、例えば混酸を用いて除去されている。
【００８６】
次に、図４（ｄ）に示すように、例えば３００ｎｍ等の必要な膜厚を有するの絶縁膜１３９を形成する。これには、シリコン酸化膜等を用いればよい。この後、ソース／ドレイン領域である不純物層１０７ｂ及びシリサイドゲート電極１３８の上面に達する第２のコンタクト電極１４１（図４（ｅ）を参照）を形成するため、エッチングの際のマスクとして絶縁膜３９上にレジスト１４０を形成する。
【００８７】
次に、図４（ｅ）に示すように、レジスト１４０をマスクとするエッチングにより第２のコンタクトホールを絶縁膜１３９に形成し、そこにＷ等の材料を充填して第２のコンタクト電極１４１を形成する。
【００８８】
以上に説明したように、第１の実施形態の半導体装置と同様に、本実施形態の半導体装置においても不純物層１０７ｂ上にニッケルシリサイドからなる第１のコンタクト電極１３７が形成されている。これにより、第１の実施形態において説明したのと同様の理由により、半導体装置の微細化及び製造歩留りの向上が実現する。
【００８９】
尚、本実施形態の半導体装置の場合には、サイドウォール１０６の上方にも第１のコンタクト電極１３７の一部が位置している。このため、シリコンゲート電極１０４の高さにおいて、第１の実施形態の半導体装置の場合に比べて第１のコンタクト電極１３７上面の面積を大きくすることができる。この結果、第１のコンタクト電極１３７上に連結して形成する第２のコンタクト電極１４１について、位置合わせのマージンをより大きくとることができ、第２のコンタクト電極１４１の位置合わせが更に容易になる。
【００９０】
また、第１の実施形態において、第１のコンタクト電極１１６を形成するためのシリコン膜１１４は、図１（ｄ）及び（ｅ）に示すように、シリコン酸化膜１１０に形成されたコンタクトホール１１２を充填するように形成される。これに対し、本実施形態の場合には、図３（ｂ）に示すように、シリコンゲート電極１０４及びサイドウォール１０６等によって基板１０１上に形成された凸部の間を埋めるように形成される。このような違いから、空隙の発生を避けて緻密にシリコン膜を形成することは本実施形態の場合がより容易である。
【００９１】
尚、本実施形態においても第１のコンタクト電極１３７とシリサイドゲート電極１３８とは同じ高さに形成されており、図４（ｄ）以降の製造工程のためには望ましい構成であるが、必須の事項ではない。
【００９２】
（第３の実施形態）
図５（ａ）〜（ｅ）及び図６（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造工程を説明する模式的な断面図である。
【００９３】
図５（ａ）〜（ｃ）については、第１の実施形態の図１（ａ）〜（ｃ）と同様の工程である。このため詳しい説明は省略するが、図５（ｃ）には、基板１０１上にＭＩＳトランジスタが形成され、その上をシリコン酸化膜１１０が覆っているようすを示している。シリコン酸化膜１１０は、シリコンゲート電極１０４の高さ付近までエッチバックされている。
【００９４】
次に、図５（ｄ）に示すように、レジスト１５１をマスクとしてシリコン酸化膜１１０にコンタクトホールを形成する。このとき、ソース／ドレイン領域である不純物層１０７ｂの１つに達する第１のコンタクトホール１５２ａを形成すると共に、不純物層１０７ｂの１つ及びシリコンゲート電極１０４の両方に亘るシェアードコンタクトホール１５２ｂを形成する。この際、シェアードコンタクトホール１５２ｂ中に位置するようになるサイドウォール１０６は、上面から一部取り除かれるが、完全に除去されて無くなることはない。この結果、シェアードコンタクトホール１５２ｂ中において、シリコンゲート電極１０４の側面が一部露出する。
【００９５】
次に、図５（ｅ）に示すように、第１のコンタクトホール１５２ａ及びシェアードコンタクトホール１５２ｂの内面及びシリコン酸化膜１１０の上面を覆うバリアメタル１５３を形成する。これには、例えばＴｉＮ膜を用いることができ、第１の実施形態の場合と同様に、Ｔａ及びＴａＮ等の他の材料を用いてもよい。尚、シェアードコンタクトホール１５２ｂにおいては、サイドウォール１０６が一部除去されているため、シリコンゲート電極１０４の側面についても上方の一部がバリアメタル１５３に接する。
【００９６】
この後、プラズマＣＶＤ法により、４００℃以下の温度においてシリコン膜１５４を形成し、第１のコンタクトホール１５２ａ及びシェアードコンタクトホール１５２ｂを充填する。
【００９７】
この後の図６（ａ）〜（ｅ）に示す工程は、第１の実施形態において図２（ａ）〜（ｅ）に示した工程と類似の工程である。このため、主に第１の半導体装置の場合との違いを説明する。
【００９８】
図６（ａ）において、ＣＭＰにより平坦化を行ないシリコンゲート電極１０４の上面を露出させた様子を示している。これにより、不純物層１０７ｂ上のシリコン膜１５４は、シリコンゲート電極１０４と同じ高さになる。また、シリコンゲート電極１０４と、その両側に形成されている不純物層１０７ｂのうちの一方（図５（ｅ）の工程においてシェアードコンタクトホール１５２ｂの下に位置していたもの）の上に残されているシリコン膜１５４とは、バリアメタル１５３を介して電気的に接続されている。
【００９９】
次に、図６（ｂ）のようにニッケル膜１５５を形成した後アニールを行なって不純物層１０７ｂ上のシリコン膜１５４をシリサイド化し、ニッケル膜１５５の未反応部分を除去する。これにより、図６（ｃ）のように、シリコンゲート電極１０４がシリサイドゲート電極１１７に変換されると共に、不純物層１０７ｂ上のシリコン膜１５４がシリサイド化されて第１のコンタクト電極１１６ａ及び１１６ｂとなる。但し、シリコンゲート電極１０４と電気的に接続されていたシリコン膜１５４（図６（ａ）を参照）がシリサイド化されたものを第１のコンタクト電極１１６ｂ、他方を第１のコンタクト電極１１６ａとする。第１のコンタクト電極１１６ｂは、シリサイドゲート電極１１７と電気的に接続されており、これらによってシェアードコンタクト構造が構成される。
【０１００】
次に、図６（ｄ）のように絶縁膜１１８及びレジスト１１９を形成し、レジスト１１９をマスクとして第２のコンタクトホールを形成した後これを充填するように第２のコンタクト電極を形成すると、図６（ｅ）に示す構造が形成される。
【０１０１】
ここで、第１の実施形態の半導体装置の場合には、第１のコンタクト電極１１６及びシリサイドゲート電極１１７の上に個々に第２のコンタクト電極１２０が形成されていた（図２（ｅ）を参照）。
【０１０２】
これに対し、本実施形態の場合、シリサイドゲート電極１１７及びこれと電気的に接続された第１のコンタクト電極１１６ｂの上には、共通のコンタクト電極としてシェアードコンタクト電極１２０ｂが形成される。シリサイドゲート電極１１７と電気的な接続を有しない第１のコンタクト電極１１６ａの上には、第２のコンタクト電極１２０ａが形成される。尚、レジスト１１９及び第２のコンタクトホールは、これらに対応するように形成される。
【０１０３】
以上のように製造される本実施形態の半導体装置によると、不純物層１０７ｂ上に第１のコンタクト電極が形成されていることにより、第１の実施形態の半導体装置と同様に、微細化及び製造歩留りの向上を実現することができる。
【０１０４】
更に、本実施形態の場合、シェアードコンタクト構造を用いることができる。つまり、ソース／ドレイン領域の上に独立して形成された第１のコンタクト電極１１６ａに接続する第２のコンタクト電極１２０ａは、第１の実施形態の半導体装置における第２のコンタクト電極１２０と同様である。しかし、これに加えて、本実施形態においてはシリサイドゲート電極１１７と、その両側に位置する不純物層１０７ｂの一方とに共通して一緒にコンタクトを取るシェアードコンタクトが形成され、その上にはシェアードコンタクト電極１２０ｂが形成されている。
【０１０５】
このようなシェアードコンタクト電極１２０ｂについても、位置合わせのマージンは大きくなっており、その結果として製造の歩留りが向上する。これは、歩留りの低下を抑制しながら半導体装置の微細化を実現することができることも意味している。
【０１０６】
尚、本実施形態においても、第１のコンタクト電極１１６ａ及び１１６ｂと、シリサイドゲート電極１１７とは同じ高さに形成されており、望ましい構成であるが、必須ではない。
【０１０７】
また、第１、第２及び第３の実施形態において、種々の膜の膜厚、使用する材料及び加工の条件等は、いずれも例示するものであり、各実施形態の記載に限定されるものではない。
【産業上の利用可能性】
【０１０８】
本発明の半導体装置及びその製造方法によると、ソース／ドレイン領域上に第１のコンタクト電極を形成することにより加工精度の要求を緩和しているため、微細化された半導体装置として有用であり、特に、ゲート幅４０ｎｍ程度以下のＭＩＳトランジスタを有する半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【０１０９】
【図１】図１（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造工程を説明する図である。
【図２】図２（ａ）〜（ｅ）は、図１（ａ）〜（ｅ）から続く第１の実施形態に係る半導体装置の製造工程を説明する図である。
【図３】図３（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程を説明する図である。
【図４】図４（ａ）〜（ｅ）は、図３（ａ）〜（ｅ）から続く第２の実施形態に係る半導体装置の製造工程を説明する図である。
【図５】図５（ａ）〜（ｅ）は、第３の実施形態に係る半導体装置の製造工程を説明する図である。
【図６】図６（ａ）〜（ｅ）は、図５（ａ）〜（ｅ）から続く第１の実施形態に係る半導体装置の製造工程を説明する図である。
【図７】図７（ａ）〜（ｅ）は、フルシリサイドゲートを用いる従来の半導体装置の製造工程を説明する図である。
【図８】図８（ａ）〜（ｄ）は、従来の半導体装置においてコンタクト電極を形成する工程を説明する図である。
【符号の説明】
【０１１０】
１０１      半導体基板
１０２      シャロートレンチ
１０３      ゲート絶縁膜
１０４      シリコンゲート電極
１０５      シリサイド層
１０６      サイドウォール
１０７ａ    高濃度不純物層
１０７ｂ    不純物層
１０８      シリサイド層
１０９      ライナー膜
１１０      シリコン酸化膜
１１１      レジスト
１１２      コンタクトホール
１１３      バリアメタル
１１４      シリコン膜
１１５      ニッケル膜
１１６      第１のコンタクト電極
１１７      シリサイドゲート電極
１１８      絶縁膜
１１９      レジスト
１２０      第２のコンタクト電極
１２０ｂ    シェアードコンタクト電極
１３１      バリアメタル
１３２      シリコン膜
１３３      レジスト
１３４      トレンチ
１３５      シリコン酸化膜
１３６      ニッケル膜
１３７      第１のコンタクト電極
１３８      シリサイドゲート電極
１３９      絶縁膜
１４０      レジスト
１４１      第２のコンタクト電極
１５１      レジスト
１５２ａ    コンタクトホール
１５２ｂ    シェアードコンタクトホール
１５３      バリアメタル
１５４      ライナー膜
【図１】
2007141934.tif 000003
【図２】
2007141934.tif 000004
【図３】
2007141934.tif 000005
【図４】
2007141934.tif 000006
【図５】
2007141934.tif 000007
【図６】
2007141934.tif 000008
【図７】
2007141934.tif 000009
【図８】
2007141934.tif 000010