(57)【要約】      （修正有）【課題】  シリサイドプロセスを用いた半導体装置において、高抵抗値を有したポリシリコン抵抗を形成する技術に関する。【解決手段】  半導体基板１上に絶縁膜を形成し、絶縁膜上にポリシリコン膜３を形成する工程と、ポリシリコン膜３の全面に第１の不純物を注入する工程と、ポリシリコン膜３をパターニングしてゲート電極３Ｂ及び抵抗層３Ａを形成する工程と、抵抗層３Ａ上をマスクした状態で、全面に第２の不純物を注入してゲート電極３Ｂに隣接するソース・ドレイン領域６を形成する工程と、ゲート電極３Ｂの側壁絶縁膜７を形成する工程と、抵抗層３Ａをマスクした状態で、全面に第３の不純物を注入してゲート電極３Ｂ及び側壁絶縁膜７に隣接するように高濃度のソース・ドレイン領域９を形成する工程と、抵抗層３Ａのコンタクト部、ゲート電極３Ｂ及び前記ソース・ドレイン領域８上にチタンシリサイド膜１０を形成する工程とを具備することを特徴とする。【選択図】  図８
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜の全面に第１の不純物を注入する工程と、
前記ポリシリコン膜をパターニングしてゲート電極及び抵抗層を形成する工程と、
前記抵抗層上をマスクした状態で、全面に第２の不純物を注入して前記ゲート電極に隣接するようにソース・ドレイン領域を形成する工程と、
前記抵抗層のコンタクト部、前記ゲート電極及び前記ソース・ドレイン領域上にシリサイド膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース・ドレイン領域は、ＬＤＤ構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリサイド膜は、チタンまたはコバルトを含有する金属膜から成ることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜の全面に第１の不純物を注入する工程と、
前記ポリシリコン膜をパターニングしてゲート電極及び抵抗層を形成する工程と、
前記抵抗層上をマスクした状態で、全面に第２の不純物を注入して前記ゲート電極に隣接するように低濃度のソース・ドレイン領域を形成する工程と、
前記ゲート電極の側壁部に側壁絶縁膜を形成する工程と、
前記抵抗層上をマスクした状態で、全面に第３の不純物を注入して前記ゲート電極及び側壁絶縁膜に隣接するように高濃度のソース・ドレイン領域を形成する工程と、
前記抵抗層のコンタクト部、前記ゲート電極及び前記高濃度のソース・ドレイン領域上にシリサイド膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記シリサイド膜は、チタンまたはコバルトを含有する金属膜から成ることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にシリサイドプロセスを用いた半導体装置において、高い抵抗値を有したポリシリコン抵抗を形成する技術に関する。
【背景技術】
【０００２】
図１０及び図１１は従来のサリサイド膜、特にチタンサリサイドプロセスにおけるチタンサリサイド膜の形成について説明する図である。
【０００３】
先ず、図１０（ａ）に示すように一導電型、例えばＰ型の半導体基板５１に素子分離膜５２を形成し、活性領域上にゲート絶縁膜を介してポリシリコン膜から成るゲート電極５３を形成し、該ゲート電極５３に隣接するように基板表層に逆導電型、例えばＮ＋型のソース・ドレイン領域５４を形成した後に、ゲート電極５３の側壁部に側壁絶縁膜５５を形成する。
【０００４】
次に、図１０（ｂ）に示すように全面に金属膜、例えばチタン（Ｔｉ）膜５６を蒸着し熱処理（ＲＴＡ処理と称す。）することで、当該チタン膜５６が前記ゲート電極５３とソース・ドレイン領域５４の表層において選択的、自己整合的にシリサイド化されて、チタンシリサイド（ＴｉＳｉ２）膜５７となる。
【０００５】
続いて、図１１（ａ）に示すように絶縁膜上の残留したチタン膜５６を除去して、前記ゲート電極５３とソース・ドレイン領域５４の表層をチタンシリサイド（ＴｉＳｉ２）膜５７が残膜する。
【０００６】
そして、図１１（ｂ）に示すように全面に層間絶縁膜５８を形成した後に、前記ソース・ドレイン領域５４上にコンタクトするコンタクトホールを形成し、ソース・ドレイン領域５４上にバリアメタル膜５９を介して金属（例えば、Ａｌ）配線６０を形成している。
【０００７】
本発明に関連する技術文献として、以下の特許文献が挙げられる。
【特許文献１】特開２０００−１２４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来、シリサイドプロセスを用いた半導体装置において、ポリシリコン抵抗用にポリシリコン膜への不純物注入を行う場合、ソース・ドレイン注入工程と共用していた。
【０００９】
このときの不純物の注入条件は、２〜５×１０１５／ｃｍ２程度であった。即ち、ソース・ドレイン注入と共用するため、ソース・ドレイン形成用に不純物濃度を高くする必要があり、ポリシリコン抵抗層に注入される不純物量も多くなってしまう。そのため、従来の抵抗層の抵抗値は、せいぜい５００Ω／□（シート抵抗）までであり、例えば水晶発振子用のフィードバック抵抗等で用いられる１０ＭΩ／□程度の高抵抗値を持ったポリシリコン抵抗を作ろうとした場合、サイズが大きくなってしまうという問題があった。
【課題を解決するための手段】
【００１０】
そこで、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜の全面に第１の不純物を注入する工程と、前記ポリシリコン膜をパターニングしてゲート電極及び抵抗層を形成する工程と、前記抵抗層上をマスクした状態で、全面に第２の不純物を注入して前記ゲート電極に隣接するようにソース・ドレイン領域を形成する工程と、前記抵抗層のコンタクト部、前記ゲート電極及び前記ソース・ドレイン領域上にシリサイド膜を形成する工程とを具備することを特徴とする。
【００１１】
また、前記ソース・ドレイン領域は、ＬＤＤ構造を形成することを特徴とする。
【００１２】
そして、前記シリサイド膜は、チタンまたはコバルトを含有する金属膜から成ることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ソース・ドレイン形成用の不純物注入と別に、マスクレスでポリシリコン膜に不純物注入する工程を追加するだけで、従来よりも高抵抗なポリシリコン抵抗を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置の製造方法に係る一実施形態について図面を参照しながら説明する。
【００１５】
先ず、図１に示すように一導電型、例えばＰ型の半導体基板１に素子分離膜２Ａを形成し、この素子分離膜２Ａが形成されていない領域の半導体基板１上に絶縁膜２Ｂを形成する。
【００１６】
続いて、図２に示すように全面にノンドープ状態のポリシリコン膜３を形成し、図３に示すように前記ポリシリコン膜３の全面に不純物を注入する。このときの注入条件は、例えば５×１０１４／ｃｍ２程度で、不純物はボロン、二フッ化ボロン、リン、ヒ素等の各種イオンから選択する。
【００１７】
次に、図４に示すように前記ポリシリコン膜３上に形成したレジスト膜４をマスクにしてポリシリコン膜３をパターニングして素子分離膜２Ａ上に抵抗層３Ａを形成するとともに、絶縁膜２Ｂ（ゲート絶縁膜）上にゲート電極３Ｂを形成する。
【００１８】
続いて、図５に示すように前記抵抗層３Ａを含む素子分離膜２上に形成したレジスト膜５をマスクにして、前記ゲート電極３Ｂに隣接するように基板表層に逆導電型、例えばＮ型の不純物を注入して低濃度のソース・ドレイン領域６を形成する。本工程では、例えばリンイオンを３０ＫｅＶ、３×１０１３／ｃｍ２の注入条件で行なう。
【００１９】
次に、図６に示すように前記レジスト膜５を除去した後に、全面に絶縁膜を形成し、当該絶縁膜を異方性エッチングすることで、前記抵抗層３Ａと、ゲート電極３Ｂの側壁部に側壁絶縁膜７を形成する。このとき、高濃度のソース・ドレイン形成領域上の絶縁膜２Ｂは除去される。
【００２０】
続いて、図７に示すように前記抵抗層３Ａを含む素子分離膜２上に形成したレジスト膜８をマスクにして、前記ゲート電極３Ｂ及びに側壁絶縁膜７に隣接するように基板表層に逆導電型、例えばＮ型の不純物を注入して高濃度のソース・ドレイン領域９を形成する。本工程では、例えばヒ素イオンを４０ＫｅＶ、２〜５×１０１５／ｃｍ２の注入条件で行なう。
【００２１】
次に、図示した説明は省略するが、全面に絶縁膜を形成した後に、レジスト膜をマスクにして後述するシリサイド化を施す領域だけを露出させる。ここで、シリサイド化を施す領域とは、図８に示すゲート電極３Ｂの表層、高濃度のソース・ドレイン領域９の表層、さらに、図９に示す抵抗層３Ａの表層のコンタクト領域Ｃである。そして、全面に金属膜、例えばチタン（Ｔｉ）膜を蒸着し熱処理（以下ＲＴＡ処理と称す。）を施し、前記抵抗層３Ａのコンタクト領域Ｃ、ゲート電極３Ｂ、そして高濃度のソース・ドレイン領域９の表層を選択的、自己整合的にシリサイド化して、図８に示すようにチタンシリサイド（ＴｉＳｉ2）膜１０を形成する。尚、ＲＴＡ処理は、過剰なシリサイド化が進まないように２ステップで行う。例えば、第１回目のＲＴＡ処理をおよそ６５０℃〜７００℃で３０秒ほど行い、未反応のチタン膜を除去した後に、第２回目のＲＴＡ処理をおよそ７５０℃〜８５０℃で３０秒ほど行っている。
【００２２】
以下、従来工程（図１１(a)に示す）と同様に、全面に層間絶縁膜を形成した後に、前記抵抗層３Ａ、ゲート電極３Ｂ、そして高濃度のソース・ドレイン領域９上にコンタクトするコンタクトホールを形成し、それぞれにコンタクトする金属（例えば、Ａｌ、Ｃｕ等を主成分とした）配線をバリアメタル膜を介して形成する。
【００２３】
これにより本発明の半導体装置では、従来の５００Ω／□程度であったポリシリコン抵抗値を、１０ＫΩ／□程度の高抵抗なポリシリコン抵抗値まで引き上げることができる。従って、水晶発振子用のフィードバック抵抗等に用いられる１０ＭΩ程度の抵抗を小面積で作りこむことができる。また、本発明の製造方法では、ソース・ドレイン形成用の不純物注入工程と別に、マスクレスによるポリシリコン膜への不純物の注入工程を１回追加するだけで、従来よりも高抵抗なポリシリコン抵抗を形成することができ、作業性が向上する。
【００２４】
尚、本実施形態では、Ｎチャネル型ＭＯＳトランジスタの形成工程について説明したが、Ｐチャネル型ＭＯＳトランジスタの形成工程についても同様であり、また、シリサイド膜としては、チタンシリサイド以外の金属シリサイド膜を用いても良く、例えばコバルトシリサイド膜等でも良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を説明するための断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を説明するための平面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００２６】
１      半導体基板
２Ａ    素子分離膜
２Ｂ    絶縁膜
３      ポリシリコン膜
３Ａ    抵抗層
３Ｂ    ゲート電極
４      レジスト膜
５      レジスト膜
６      低濃度のソース・ドレイン領域
７      側壁絶縁膜
８      レジスト膜
９      高濃度のソース・ドレイン領域
１０    チタンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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