(57)【要約】【課題】デューティ駆動で動画特性を改善した表示装置を提供する。【解決手段】各画素回路１０は、発光素子ＥＬと、第１、第２及び第３のトランジスタＴ１，Ｔ２，Ｔ３と容量Ｃｓとを含む。デューティ制御回路は、発光期間に所定のバイアス電位Ｖｂとなり非発光期間に固定電位Ｖｃｃとなるデューティ信号を各制御線ＬＶｂに出力する。トランジスタＴ１は、走査線ＷＳから供給される走査パルスに応じて導通する。容量Ｃｓは、トランジスタＴ１が導通した時信号線ＳＩＧから供給される映像信号が書き込まれる。トランジスタＴ２は、そのゲートがバイアス電位Ｖｂに有るとき駆動電流Ｉｏを供給する一方、固定電位Ｖｃｃにあるときカットオフする。トランジスタＴ３は、容量Ｃｓに書き込まれた映像信号及び容量Ｃｓに印加されたランプ信号Ｖｃｓに応じて動作し、トランジスタＴ２から供給された駆動電流Ｉｏを発光素子ＥＬに流して発光を行なう。【選択図】図２
2007108568.tif 000002
【特許請求の範囲】
【請求項１】
信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含む表示装置であって、
各画素回路は、発光素子と、第１、第２及び第３のトランジスタと容量とを含み、前記発光素子が前記第１、第２、第３のトランジスタ及び前記容量により発光駆動され、
前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、
前記第１のトランジスタのゲートに前記走査線が接続され、
前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、
前記容量の他端には時間的に増減するランプ信号が印加され、
前記第２のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、
前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されており、
前記第１のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、
前記容量は、前記第１のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、
前記第２のトランジスタは、そのゲートが前記制御線を介してバイアス電位に有るとき駆動電流を供給する一方、固定電位にあるときカットオフし、、
前記第３のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第２のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする表示装置。
【請求項２】
前記第２のトランジスタは、発光期間中ゲートに印加された前記バイアス電位に応じて飽和領域で動作し、定電流源として一定の駆動電流を前記発光素子に供給することを特徴とする請求項１記載の表示装置。
【請求項３】
前記第３のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を前記発光素子に流すことを特徴とする請求項１記載の表示装置。
【請求項４】
各画素回路は、赤色、緑色又は青色で発光する発光素子のいずれかを含み、
前記デューティ制御回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電位を別個に設定できることを特徴とする請求項１記載の表示装置。
【請求項５】
前記ランプ信号は、前記第１のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第１のトランジスタが非導通状態にあるときは、１フレーム周期より十分高速な周期で増減を繰り返すことを特徴とする請求項１記載の表示装置。
【請求項６】
前記第１、第２及び第３のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタであることを特徴とする請求項１記載の表示装置。
【請求項７】
信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含み、
各画素回路は、発光素子と、第１、第２及び第３のトランジスタと容量を含み、前記発光素子が前記第１、第２、第３のトランジスタ及び前記容量により発光駆動され、
前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、
前記第１のトランジスタのゲートに前記走査線が接続され、
前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、
前記容量の他端には時間的に増減するランプ信号が印加され、
前記第２のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、
前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されている表示装置の駆動方法であって、
前記走査線に走査パルスを供給して、前記第１のトランジスタを導通させ、
前記信号線から映像信号を供給し、前記第１のトランジスタが導通した時前記映像信号を前記容量に書き込み、
発光期間中前記第２のトランジスタのゲートをバイアス電位に保持して駆動電流を供給する一方、非発光期間中前記第２のトランジスタのゲートを固定電位に保持してカットオフし、
前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第３のトランジスタを動作させ、前記第２のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されてなるアクティブマトリクス型の表示装置及びその駆動方法に関する。より詳しくは、有機エレクトロルミネッセンス素子（有機ＥＬ素子）などの発光素子を画素とし、これをトランジスタで駆動する表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
【特許文献１】国際公開０１／５４１０７号
【特許文献２】特開２００４−２４６３２０
【０００３】
近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にトランジスタなどのスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから盛んに開発が進められており、次世代ＦＰＤの主流になると期待されている。
【０００４】
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたＬｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も微細化される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要とせず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
【０００５】
また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Ｑｕａｒｔｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：３２０×２４０画素）からＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：６４０×４８０画素）、さらにはＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：８００×６００画素）やＸＧＡ（Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：１０２４×７６８画素）の要求が機器メーカーから出ている。これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素回路のトランジスタ素子数を減少させる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に有機ＥＬを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。しかし、これらの画素回路の大部分は、トランジスタ数が５個程度と多い。また、ＭＯＳプロセスによりトランジスタを形成した場合には、ＭＯＳトランジスタの移動度が約３００〜６００ｃｍ２／Ｖ・ｓと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。ＭＯＳプロセスによくフィットし、且つ素子数が少ない回路としては、上記特許文献１に記載された回路が知られている。この画素回路は２個のトランジスタと１個の容量で形成されている。
【０００７】
以下、この従来の画素回路について図面を用いて説明する。図９は従来の画素回路を示し、また図１０は図９の回路の動作タイミングを示している。回路構成としては、トランジスタは全てＰ型で構成されており、サンプリングトランジスタＴ１１のゲートに映像信号の取り込み制御を行う走査線ＷＳが接続され、ソースには映像信号線ＳＩＧが、ドレインには容量Ｃｓの一端と駆動トランジスタＴ１２のゲートが接続される。駆動トランジスタＴ１２のソースには電源Ｖｃｃが与えられ、ドレインには発光素子ＥＬのアノード電極が接続される。発光素子ＥＬのカソード電極はカソード電源Ｖｋのラインに接続される。容量Ｃｓの他端には、電圧Ｖｃｓの供給ラインＬＶｃｓが接続される。
【０００８】
この画素回路の動作は、図１０の時点ｔｍ１で、走査線ＷＳの走査パルスを低電位にすることでサンプリングトランジスタＴ１１をオンにする。これにより、容量Ｃｓの一端であるノードＮＡの電位を映像信号電位に設定する。即ち映像信号線ＳＩＧによって与えられる信号電圧Ｖｓを容量Ｃｓに書き込む。このとき、容量Ｃｓに電圧Ｖｃｓを供給するラインＬＶｓｃは、ある基準電位Ｖｒｅｆに固定される（Ｖｃｓ＝Ｖｒｅｆ）。
【０００９】
時点ｔｍ２で走査線ＷＳの走査パルスが高電位とされ、サンプリングトランジスタＴ１がカットオフされる。この時点ｔｍ２で、ラインＬＶｃｓから容量Ｃｓに与えられる電圧Ｖｃｓは、基準電位Ｖｒｅｆから最高電位Ｖｒまで時間的に増加するランプ信号とされる。このランプ信号の周期は１フレームより十分短く、通常１水平期間に設定される。このとき、容量Ｃｓの容量カップリングにより、ランプ信号による電圧Ｖｃｓの増加に伴ってノードＮＡの電位、即ち駆動トランジスタＴ１２のゲート電圧は、信号電圧ＶｓからＶｓ＋Ｖｒまで増加することになる。この電圧増加期間中において、ある時点でノードＮＡの電位が駆動トランジスタＴ１２のカットオフ電圧（閾値電圧Ｖｔｈ）に到達する。すると、駆動トランジスタＴ１２は遮断され、発光素子ＥＬへの電流Ｉｅｌの供給は停止される。その時点まで、つまり駆動トランジスタＴ１２が導通している間は、駆動トランジスタＴ１２を介して発光素子ＥＬに電流Ｉｅｌが供給されるため、発光素子ＥＬは発光している。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。なお、駆動トランジスタＴ１２は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタＴ１２がオンしている期間は、電源Ｖｃｃと発光素子ＥＬのアノードが直結されており、いわゆる定電圧駆動となっている。
【００１０】
ここで、駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ    ・・・（式１）
但しＶｔｈは駆動トランジスタＴ１２の閾値電圧、Ｖｒは電圧Ｖｃｓの振幅、Ｖｃｃは電源電圧、Ｖｓは映像信号電位、Ｔｈは一水平期間の周期を表す。駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、発光素子ＥＬが発光する期間であり、つまり発光素子ＥＬは、例えば１水平期間（１Ｈ）内において、ノードＮＡに与えられる映像信号電圧Ｖｓに応じた時間だけ発光することになる。このように発光素子ＥＬが映像信号電圧Ｖｓに応じた時間だけ発光することで階調制御される。
【００１１】
ところで一般にトランジスタの閾値電圧Ｖｔｈは経時変動する。ここで、閾値電圧Ｖｔｈが±ΔＶｔｈだけ変動すると、
Ｔｏｎ＝（（Ｖｔｈ±ΔＶｔｈ）／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ
・・・（式２）
となり、駆動トランジスタＴ１２のオン時間Ｔｏｎが変動してしまう。
ところが、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。
また、オン時間Ｔｏｎにより階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ１２の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
【００１２】
しかしながら、図９のような従来回路では、発光時には発光素子ＥＬに定電圧が印加される。一般に有機ＥＬ素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機ＥＬ寿命が長い。これを図１１を用いて説明する。
図１１（ａ）は有機ＥＬの電流−電圧特性（Ｉ−Ｖ曲線）を示し、図１１（ｂ）は電流−輝度特性（Ｉ−Ｌ曲線）を示している。まず図１１（ａ）のＩ−Ｖ曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、初期には電圧Ｖｏで電流Ｉｏであったものが、経時劣化でΔＩだけ電流が低下する。すなわち、ある定電圧Ｖｏで駆動した場合には、ΔＩだけ電流が劣化する。
次に図１１（ｂ）のＩ−Ｌ曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、定電流駆動している場合には、初期の＜Ａ＞点から＜Ｂ＞点までの経時劣化で収まるが、定電圧駆動の場合には図１１（ａ）に見られたようにΔＩだけ電流が劣化するので、Ｉ−Ｌ劣化は＜Ｃ＞点まで進み、劣化度合いが大きい。このことから、有機ＥＬ表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図９で示した従来回路では定電流駆動は不可能である。
【００１３】
また、静止画ではなく動画表示を行う場合、１フレーム内で発光期間を制御することで動画特性を向上させる手法があるが、上述した従来の表示装置では、この発光期間を制御することが出来ない。
【００１４】
なお図９で示した画素回路以外で、ランプ信号を用いてトランジスタ特性バラツキの影響を緩和する画素回路が上記特許文献２に記載されているが、その画素回路は低温多結晶シリコンの特性を基にしているため、基本回路の素子数が７トランジスタ＋１容量と多く、高精細な画素には不向きである。
【課題を解決するための手段】
【００１５】
上述した従来の技術の課題を解決するために、本発明は少ない素子数で定電流駆動を実現し、またトランジスタ特性ばらつきを緩和することで、長寿命、高精細且つ高画質の表示装置及びその駆動方法を提供することを目的とする。特に、動画特性を改善した表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含む表示装置であって、各画素回路は、発光素子と、第１、第２及び第３のトランジスタと容量とを含み、前記発光素子が前記第１、第２、第３のトランジスタ及び前記容量により発光駆動され、前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、前記第１のトランジスタのゲートに前記走査線が接続され、前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第２のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されており、前記第１のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、前記容量は、前記第１のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、前記第２のトランジスタは、そのゲートが前記制御線を介してバイアス電位に有るとき駆動電流を供給する一方、固定電位にあるときカットオフし、前記第３のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第２のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする。
【００１６】
好ましくは、前記第２のトランジスタは、発光期間中ゲートに印加された前記バイアス電位に応じて飽和領域で動作し、定電流源として一定の駆動電流を前記発光素子に供給する。又前記第３のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を前記発光素子に流す。好ましくは、各画素回路は、赤色、緑色又は青色で発光する発光素子のいずれかを含み、前記デューティ制御回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電位を別個に設定できる。又前記ランプ信号は、前記第１のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第１のトランジスタが非導通状態にあるときは、１フレーム周期より十分高速な周期で増減を繰り返す。又前記第１、第２及び第３のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタである。
【００１７】
本発明は表示装置の駆動方法も包含する。即ち、信号線と走査線とが交差する部分に形成される画素回路がマトリクス状に配置されて成る画素アレイと、各走査線に並行する制御線に接続したデューティ制御回路とを含み、各画素回路は、発光素子と、第１、第２及び第３のトランジスタと容量を含み、前記発光素子が前記第１、第２、第３のトランジスタ及び前記容量により発光駆動され、前記デューティ制御回路は、発光期間に所定のバイアス電位となり非発光期間に固定電位となるデューティ信号を各制御線に出力し、前記第１のトランジスタのゲートに前記走査線が接続され、前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第２のトランジスタのゲートは前記制御線を介して前記デューティ制御回路に接続され、前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されている表示装置の駆動方法であって、前記走査線に走査パルスを供給して、前記第１のトランジスタを導通させ、前記信号線から映像信号を供給し、前記第１のトランジスタが導通した時前記映像信号を前記容量に書き込み、発光期間中前記第２のトランジスタのゲートをバイアス電位に保持して駆動電流を供給する一方、非発光期間中前記第２のトランジスタのゲートを固定電位に保持してカットオフし、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第３のトランジスタを動作させ、前記第２のトランジスタから供給された駆動電流を前記発光素子に流して発光を行なうことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、直流バイアスで制御される定電流源トランジスタ（第２のトランジスタ）で生成される電流を信号値（アナログ映像信号電位）と時間的に増減するランプ信号を用いて、駆動トランジスタ（第３のトランジスタ）を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機ＥＬ薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。
【００１９】
特に本発明によれば、デューティ制御回路が備えられており、発光期間にバイアス電位となり非発光期間に固定電位となるデューティ信号を各画素回路に出力している。これにより、１フレーム期間内で所定の時間幅だけ画素を発光させ、残りの時間を非発光にすることが出来る。この様に、１フレームにおける発光期間のデューティを制御することで、擬似的に発光素子のインパルス駆動を行うことが可能となり、動画特性を向上させることが出来る。
【００２０】
また上記バイアス電圧としては、Ｒ画素回路に対するＲ画素用バイアス電圧、Ｇ画素回路に対するＧ画素用バイアス電圧、Ｂ画素回路に対するＢ画素用バイアス電圧が、それぞれ個別に設定されることで、Ｒ、Ｇ、Ｂの各色の発光効率や色の見え方に応じた適切な電流量を各有機ＥＬ薄膜に印加でき、高画質化を実現できると共に、バイアス設定によってホワイトバランス調整が可能となる。
【００２１】
加えて第１のトランジスタが導通している期間（つまり信号値の容量への書込期間）は、上記容量の他端には所定の基準電圧が印加されるが、この所定の基準電圧を、上記第３のトランジスタの閾値電圧を越える電圧とすることで、第１のトランジスタを確実に非導通状態（有機ＥＬ薄膜と直列の場合）、或いは導通状態（有機ＥＬ薄膜と並列の場合）とすることができ、有機ＥＬ薄膜の偽発光を防止できる。これにより高コントラストの有機ＥＬ表示装置を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下図面を参照して本発明の実施形態を詳細に説明する。図１は本発明にかかる表示装置の全体構成を示すブロック図である。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。
【００２３】
この様な画素アレイ１に対して、映像信号線駆動回路２、走査線駆動回路３及びデューティ制御回路４が設けられる。映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。
【００２４】
走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴ、ランプ信号、及び基準電圧Ｖｒｅｆが与えられる。ランプ信号は、例えば１水平期間の周期で電圧値が０から最大値に増加する鋸歯波状信号とされる。走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに走査パルスを与え、また電圧印加線ＬＶｃｓを駆動する。画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、また電圧印加線ＬＶｃｓ（１）〜ＬＶｃｓ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、電圧印加線ＬＶｃｓからの電圧Ｖｃｓが与えられる。
【００２５】
デューティ制御回路４には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴｂ、バイアス電位ＶｂＧ，ＶｂＢ，ＶｂＲ及び電源電位Ｖｃｃが与えられる。デューティ制御回路４はこれらの信号や電位に基づいて、画素アレイ１の各行に対して走査線ＷＳと並行に配設された制御線ＬＶｂにデューティ信号を与える。画素アレイ１はｍ行の画素が配列されることから、制御線ＬＶｂとしては制御線ＬＶｂ（１）〜ＬＶｂ（ｍ）が設けられる。デューティ制御回路４は、１フレーム期間内において、１水平期間毎に制御線ＬＶｂ（１）〜ＬＶｂ（ｍ）に順次デューティ信号を出力する。このデューティ信号は１フレーム期間内で予め定められた発光期間にバイアス電位ＶｂＧ，ＶｂＢ，ＶｂＲとなり、非発光期間に固定電位（Ｖｃｃ）になる。換言すると、デューティ信号は１フレーム期間における発光期間の割合（デューティ）を制御するものである。このデューティは外部から入力される垂直スタート信号ＶＳＴｂによって設定される。デューティが小さくなるほど発光期間が短くなりいわゆるインパルス発光に近づく。周知のように、ＣＲＴは原理的にインパルス駆動であり、この為に動画特性が優れている。本発明はアクティブマトリクス型の表示装置で擬似的にこのインパルス駆動を実現するため、デューティ制御回路４を設けている。例えばデューティを発光期間と非発光期間で５０対５０とすることにより、動画特性を改善することが出来る。
【００２６】
制御線ＬＶｂ（１）〜ＬＶｂ（ｍ）は各々ＲＧＢ毎に分かれたバス配線になっている。例えば第１の制御線ＬＶｂ（１）は実際には３本に分かれており、画素回路１０Ｒ，１０Ｂ，１０Ｇでそれぞれ別のバイアス電位ＶｂＲ，ＶｂＢ，ＶｂＧを供給している。デューティ信号のデューティは各画素回路１０Ｒ，１０Ｂ，１０Ｇで共通であるが、そのバイアス電位ＶｂＲ，ＶｂＢ，ＶｂＧは異なっている。ＲＧＢ各画素毎にバイアス電位を別個に設定することで、ホワイトバランスの調整を可能にしている。この様に画素アレイ１のＲ画素回路１０Ｒに対しては発光期間中制御線ＬＶｂを介してバイアス電位ＶｂＲが与えられ、画素回路１０Ｂに対してはバイアス電位ＶｂＢが与えられ、画素回路１０Ｇに対してはバイアス電位ＶｂＧが与えられる。この他画素アレイ１の各画素回路１０（１０Ｒ，１０Ｂ，１０Ｇ）に対しては、電源電位Ｖｃｃとカソード電位Ｖｋが与えられる。
【００２７】
図２は、画素回路１０の具体的な構成を示す画素回路図である。画素回路１０は基本的に各色の画素回路１０Ｒ，１０Ｂ，１０Ｇで共通となっている。この画素回路１０は発光素子ＥＬを駆動する回路が３つのＰ型トランジスタＴ１，Ｔ２，Ｔ３と１つの容量Ｃｓで形成されている。第１のトランジスタＴ１（以下、サンプリングトランジスタＴ１）は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースには容量Ｃｓの一端と第３のトランジスタＴ３（以下、駆動トランジスタＴ３）のゲートが接続される。この駆動トランジスタＴ３のゲートをノードＮＡとして示している。容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、上記の走査線駆動回路３により電圧Ｖｃｓが印加される。
【００２８】
第２のトランジスタＴ２（以下、電流源トランジスタＴ２）のソースには電源Ｖｃｃのラインが接続されている。また電流源トランジスタＴ２のゲートには制御線ＬＶｂが接続されており、デューティ制御回路４からデューティ信号が印加される。前述したように、このデューティ信号は発光期間に所定のバイアス電位Ｖｂとなり、非発光期間に固定電位（例えばＶｃｃ）となる。電流源トランジスタＴ２のドレインは駆動トランジスタＴ３のソースと接続される。駆動トランジスタＴ３のドレインには発光素子ＥＬのアノードが接続され、発光素子ＥＬのカソードはカソード電源Ｖｋのラインに接続される。
電流源トランジスタＴ２は、飽和領域で動作するように設定されており、定電流Ｉｏを供給する。バイアス電位Ｖｂは電流Ｉｏが、駆動する発光素子ＥＬで必要とされる電流値Ｉｅｌとなるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡに設定する。駆動トランジスタＴ３がバイアス電位Ｖｂによってオンとされる発光期間、定電流Ｉｏが発光素子ＥＬに駆動電流Ｉｅｌとして流れ、発光素子ＥＬが発光することになる。また駆動トランジスタＴ３がオフとされる非発光期間、デューティ信号がＶｃｃになり、駆動トランジスタＴ３がカットオフして定電流Ｉｏの供給が絶たれる。これにより、発光素子ＥＬは非発光状態になる。この様に本発明では、電流源トランジスタＴ２のゲートに印加されるデューティ信号をバイアス電位Ｖｂと固定電位Ｖｃｃとの間で切換えることにより、発光素子ＥＬの発光期間と非発光期間を制御している。
【００２９】
図３に、図２の画素回路１０の動作原理を示す。まず時点ｔｍ１において、走査線ＷＳの走査パルスを低電位にすることで、サンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧより映像信号が容量Ｃｓに充電されて、ノードＮＡの電位は映像信号電位Ｖｓとなる。なお、このサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓの電圧Ｖｃｓは基準電位Ｖｒｅｆに固定される。基準電圧Ｖｒｅｆは通常グランドレベルに設定される。即ち走査線ＷＳの走査パルスが低電位とされている期間ｔｍ１〜ｔｍ２は、映像信号の書込期間であり、基準電圧Ｖｒｅｆがグランドレベルであることで、ノードＮＡの電位を映像信号電位Ｖｓとする期間である。
【００３０】
時点ｔｍ２で走査線ＷＳが高電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１フレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が遮断され、発光素子ＥＬへの電流供給は停止される。その時点まで、つまり駆動トランジスタＴ３がオンとされている間は、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される一定電流Ｉｏが発光素子ＥＬに流れることになる。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１フレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。
【００３１】
ここで、駆動トランジスタＴ３がオンになっている時間Ｔｏｎは、上述した式１のとおり、Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈで表現され、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。結局、人間が視認する明るさＹは、  Ｙ＝Ｉｏ・Ｔｏｎとなり、階調はＴｏｎで制御される。そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
【００３２】
そしてこの画素回路１０の場合、発光素子ＥＬは発光期間中、定電流Ｉｏにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図１１に沿っていえば、初期に図１１（ｂ）の＜Ａ＞点の輝度が得られていたときに、経時劣化によっては輝度は＜Ｂ＞点までしか下がらず、＜Ｃ＞点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。
【００３３】
図４は、図１に示した表示装置の１フレームにおける動作を模式的に表している。図示を簡略化する為、１フレームは５個の水平期間（５Ｈ）で構成されている。なお実際には数百の水平期間で１フレームが構成されている。図示を簡略化する為、最初の画素行の動作を１フレームにわたって表している。二番目の行以下、順次１Ｈずつシフトしながら一番目の画素行と同様の走査を繰り返す。まず走査線ＷＳ（１）に走査パルスが印加され、画素容量に映像信号が書き込まれる。この最初の１Ｈ期間は図３のｔｍ１からｔｍ２の書き込み期間に相当する。その後制御線ＬＶｂ（１）にデューティ信号が印加される。このデューティ信号は図示の例ではデューティオンが５０％でデューティオフが５０％となっている。デューティオンの間デューティ信号はバイアス電位に保持される。したがって発光素子には駆動電流Ｉｅｌ（１）が１Ｈ毎に流れ、発光状態となる。即ちデューティ信号のデューティオンの期間が発光期間を規定している。その後デューティオフになるとデューティ信号は所定の固定電位となり、電源トランジスタＴ２がオフし、発光素子ＥＬに駆動電流Ｉｅｌ（１）が流れない。したがってデューティ信号のデューティオフの期間が非発光期間を規定している。図のタイミングチャートから明らかなように、発光素子は１フレームの間常に発光しているのではなく、デューティオンの期間だけ発光している。したがってＣＲＴと同じようなインパルス駆動となり、動画特性を向上することが出来る。仮にアクティブマトリクス型の液晶ディスプレイのように１フレームにわたって常時発光素子を点灯すると、残像効果が現れ、フレーム間で画像に尾が引いたような状態が現れ、動画特性を損なう。
【００３４】
図５は、図１に示した走査線駆動回路３の具体的な構成例を示す回路図である。走査線駆動回路３は、画素アレイ１の各行に対応してレジスタ３１（１）〜３１（ｍ）によるｍ段のシフトレジスタで形成される。レジスタ３１（１）には垂直スタートパルスＶＳＴが入力されるとともに、各レジスタ３１（１）〜３１（ｍ）は、水平期間周期の垂直走査クロックＶＣＫに従って、垂直スタートパルスＶＳＴを出力すると共に後段のレジスタに送る。各レジスタ３１（１）〜３１（ｍ）に対しては、レベルシフト回路３２，バッファアンプ３３，スイッチ３４，３６、インバータ３５が設けられている（図ではレジスタ３１（１）に対応する部分のみ示している）。レジスタ３１（１）から出力されたパルスはレベルシフト回路３２でレベルシフトされ、例えば低電位０Ｖ、高電位６Ｖの走査パルスとされる。そしてバッファアンプ３３を介して走査線ＷＳ（１）に出力される。続く各レジスタ３１（２）〜３１（ｍ）に対しても、同様の回路で走査線ＷＳ（２）〜ＷＳ（ｍ）に走査パルスが出力されることで、上記図４のように、各行が順次選択された走査パルスが画素アレイ１に与えられる。また、端子３７には上述したように振幅Ｖｒで、１水平期間を１周期としたランプ信号が入力されている。さらに端子３８には、例えばグランド電位（０Ｖ）としての基準電圧Ｖｒｅｆが与えられている。スイッチ３４はレベルシフト回路３２からの走査パルスが制御パルスとして与えられてオン／オフされる。またスイッチ３６は、インバータ３５による走査パルスの反転信号が制御パルスとして与えられてオン／オフされる。ここでスイッチ３４，３６は、それぞれ制御パルスが高電位のときにオンとされる。従って、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓに基準電圧Ｖｒｅｆが与えられ、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓにランプ信号が与えられることになり、画素回路１０の容量Ｃｓの他端に与えられる電圧Ｖｃｓは、図３に示したようになる。
【００３５】
図６は、図１に示したデューティ制御回路４の具体的な構成例を示す回路図である。基本的には、図５に示した走査線駆動回路３と同様な構成となっており、１ライン分のみを表してある。図示するようにデューティ制御回路４の１ライン分は、シフトレジスタ４１とレベルシフタ４２とスイッチ４４，４６とインバータ４５とで構成され、制御線ＬＶｂ（１）にＲＧＢ毎に分かれたデューティ信号を出力する。シフトレジスタ４１は垂直クロック信号ＶＣＫに応じて動作し、垂直スタート信号ＶＳＴｂを１ライン毎に転送してレベルシフタ４２に出力する。スタート信号ＶＳＴｂは外部から供給され、デューティ信号のデューティ比を規定している。レベルシフタ４２はシフトレジスタ４１から出力された信号をレベルシフトして、スイッチ４４，４６のオンオフを制御する。デューティオンのときスイッチ４４がオンする一方スイッチ４６はインバータ４５を介してオフになる。この結果制御線ＬＶｂ（１）には外部から供給されたバイアス電位ＶｂＲ，ＶｂＧ，ＶｂＢがそれぞれ出力される。この後デューティオフになるとスイッチ４４がオフになる一方スイッチ４６がインバータ４５を介してオンになる。これにより制御線ＬＶｂ（１）にはスイッチ４６を介して電源電位Ｖｃｃが供給される。
【００３６】
ここで図１に示した各画素回路１０Ｒ，１０Ｂ，１０Ｇは、それぞれ対応する色の発光素子に対して定電流駆動を行う訳であるが、バイアス電圧Ｖｂは、それぞれＲ，Ｂ，Ｇに対して個別に設定される。即ちＲ画素回路１０Ｒではバイアス電圧ＶｂＲが設定されて定電流ＩＲの値が決められる。Ｂ画素回路１０Ｂではバイアス電圧ＶｂＢが設定されて定電流ＩＢの値が決められる。Ｇ画素回路１０Ｇではバイアス電圧ＶｂＧが設定されて定電流ＩＧの値が決められる。このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整ではトランジスタサイズを物理的に調整することなく、外部からの電気的な調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。また、パネル毎Oに生じるトランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。また発光効率や色の見え方は、Ｒ、Ｂ、Ｇ各色で異なるが、それに応じた調整もバイアス電圧ＶｂＲ、ＶｂＢ、ＶｂＧの設定で可能となる。さらには発光素子ＥＬとしての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。一例として、例えば電流ＩＲは１．８ｎＡ、電流ＩＢは３ｎＡ、電流ＩＧは５ｎＡなどに調整することが考えられる。
【００３７】
図７は、画素回路の他の実施形態を示す回路図である。図示の画素回路１０は例えばＭＯＳプロセスで形成される回路であり、発光素子ＥＬを駆動する回路は、Ｎ型のサンプリングトランジスタＴ１、Ｐ型の電流源トランジスタＴ２、Ｎ型の駆動トランジスタＴ３と、１つの容量Ｃｓで構成されている。これらのトランジスタＴ１，Ｔ２，Ｔ３は、例えば結晶ケイ素を素子領域とする電界効果トランジスタである。ＭＯＳプロセスでは結晶ケイ素基板（シリコンウェハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜などを成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミニウムまたは銅などによる金属配線膜を形成して主要な回路を構成する。本発明の画素回路の場合、図７に示したようにトランジスタＴ１，Ｔ２，Ｔ３及び容量Ｃｓがシリコンウェハ上にＭＯＳプロセスを用いて形成すると共に、金属配線膜が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。そして最上層としてアノード電極、有機ＥＬ薄膜及びカソード電極が蒸着形成され、発光素子となる。
【００３８】
サンプリングトランジスタＴ１は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースは容量Ｃｓの一端と駆動トランジスタＴ３のゲート、即ちノードＮＡに接続される。容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、図１の走査線駆動回路３により電圧Ｖｃｓが印加される。電流源トランジスタＴ２のソースには電源Ｖｃｃのラインが接続され、ゲートには電流調整用バイアス電源Ｖｂのラインが接続される。またドレインは駆動トランジスタＴ３のドレインおよび発光素子ＥＬのアノードと接続される。駆動トランジスタＴ３のソースは固定電位Ｖｌｏのラインが接続される。発光素子ＥＬのカソードにはカソード電源Ｖｋのラインが接続される。電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する発光素子ＥＬで必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。この場合、駆動トランジスタＴ３と発光素子ＥＬは並列とされている。従って、駆動トランジスタＴ３がオフとされる期間、定電流Ｉｏが、発光素子ＥＬに電流Ｉｅｌとして流れ、発光素子ＥＬが発光することになる。駆動トランジスタＴ３がオンである期間は定電流Ｉｏは、電流Ｉｔとして固定電位ＶＩｏ側に流れ込むことになる。
【００３９】
図８により回路動作を説明する。まず、時点ｔｍ１で走査線ＷＳを高電位にすることで、ＮチャンネルのサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧよりアナログ映像信号電位Ｖｓが容量Ｃｓに充電されてノードＮＡの電位はＶｓとなる。この期間ｔｍ１〜ｔｍ２で与えられる映像信号の書込期間、つまりサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓからの電圧Ｖｃｓは基準電位Ｖｒｅｆ（例えばグランドレベル）に固定される。
【００４０】
時点ｔｍ２で走査線ＷＳが低電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１フレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が導通される。この導通時点までは、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される定電流Ｉｏが発光素子ＥＬに流れる。駆動トランジスタＴ３が導通した後は、駆動トランジスタＴ３の導通時のオン抵抗は発光素子ＥＬのオン抵抗よりも十分小さいため、電流源トランジスタＴ２より供給される電流Ｉｏは、駆動トランジスタＴ３を介して固定電位Ｖｌｏに流れ込み、発光素子ＥＬへは、殆ど流れないことになる。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１フレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。
【００４１】
ここで、駆動トランジスタＴ３がオフとされて発光素子ＥＬに電流が流れている時間Ｔｏｎは、
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｌｏ−Ｖｓ）／Ｖｒ・Ｔｈ・・・（式３）
となる。ただしＶｔｈは駆動トランジスタＴ３の閾値電圧、Ｖｒはランプ振幅、Ｔｈはランプ信号周期、Ｖｌｏは駆動トランジスタＴ３のソース電圧、Ｖｓは映像信号電圧である。
そしてこの時間Ｔｏｎは、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。結局、人間が視認する明るさＹは、Ｙ＝Ｉｏ・Ｔｏｎとなり、階調はＴｏｎで制御される。そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。そしてこの画素回路１０の場合、発光素子ＥＬは発光期間中、定電流Ｉｏにより駆動されるので、上述した第１の実施の形態と同様、発光素子ＥＬの劣化は定電圧駆動する場合に比べて小さいものとできる。
【００４２】
この第２の実施の形態においても、第１の実施の形態と同様の効果、即ち少素子、長寿命、高精細かつ高画質である有機ＥＬ表示装置を実現できる。また、この図７の画素回路１０は図１の各画素回路１０Ｒ、１０Ｂ、１０Ｇとしての構成であるが、バイアス電圧Ｖｂがデューティ制御されて動画特性が改善し、且つバイアス電圧Ｖｂが色毎に独立して設定されることでホワイトバランス調整等ができ、外部回路の簡略化や各種調整の容易性が得られることも第１の実施の形態と同様である。この場合のデューティ制御回路４については図６とほぼ同様の構成でよく、走査線駆動回路３については図５とほぼ同様の構成でよい。但しこの第２の実施の形態ではサンプリングトランジスタＴ１がＮ型であるため、走査線ＷＳに与える走査線パルスは第１の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ３６がオンとされ、また低電位期間にスイッチ３４がオンとされる構成となる。
【図面の簡単な説明】
【００４３】
【図１】本発明にかかる表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置を構成する画素回路の実施形態を示す回路図である。
【図３】図２に示した画素回路の動作説明に供するタイミングチャートである。
【図４】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図５】図１に示した表示装置に含まれる走査線駆動回路の具体例を示す回路図である。
【図６】図１に示した表示装置に含まれるデューティ制御回路の具体例を示す回路図である。
【図７】画素回路の他の実施形態を示す回路図である。
【図８】図７に示した画素回路の動作説明に供するタイミングチャートである。
【図９】従来の画素回路の一例を示す回路図である。
【図１０】図９に示した従来の画素回路の動作説明に供するタイミングチャートである。
【図１１】同じく従来の画素回路の動作説明に供するグラフである。
【符号の説明】
【００４４】
１・・・画素アレイ、２・・・映像信号線駆動回路、３・・・走査線駆動回路、４・・・デューティ制御回路、１０Ｒ，１０Ｂ，１０Ｇ・・・画素回路、Ｔ１，Ｔ２，Ｔ３・・・トランジスタ、Ｃｓ・・・容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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