(57)【要約】【課題】  メモリ混載型の半導体装置に受動素子を内装することによって、該受動素子の外付け実装領域を不要にして、電子機器への実装の小形化を実現する。【解決手段】  論理回路部２とメモリ回路部３とが並列に混載された多層配線構造の半導体装置１０において、該メモリ回路部３の上層部に受動素子４が形成されているように半導体装置１０を構成する。【選択図】      図１
2007035797.tif 000002
【特許請求の範囲】
【請求項１】
論理回路部とメモリ回路部とが並列に混載された多層配線構造の半導体装置において、
該メモリ回路部の上層部に受動素子が形成されている
ことを特徴とする半導体装置。
【請求項２】
該受動素子が、容量素子である
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
該受動素子が、インダクタンス素子である
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
該受動素子が、抵抗素子である
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭ、ＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリや強誘電体メモリなどのメモリ回路を論理回路と同一の基板の上に混載し、電子機器の実装小形化に適した半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、論理回路（ロジック半導体）を搭載したものはＩＣ（集積回路）からＬＳＩ（大規模集積回路）、超ＬＳＩへと高集積、高機能化が日進月歩に図られている。この半導体装置の製造技術的な背景は、メモリ半導体の製造技術に負うところが大きい。
【０００３】
つまり、メモリ半導体は、基本的には微細なメモリセルの膨大な繰り返しによって大容量化を図るもので、技法の一つはパターニング技術をより微細化する製造技術である。この微細化製造技術が、延いてはロジック半導体の高集積化に連なっている。
【０００４】
かつて、ロジック半導体とメモリ半導体は、それぞれが別個の半導体装置として製造されており、その方が使い勝手がよい面もある。しかし、高機能、小形、低価格などの要求が激化して一つのパッケージされた半導体装置が、システムＬＳＩと呼ばれるような、一つのシステムとして扱われるようになると、ロジックとメモリを一つのチップの中に一体構成することが不可欠になってきている。
【０００５】
従来、ロジックとメモリを一つの半導体装置として混載する技術の提案では、強誘電体メモリの形成温度を下げて、ロジックと混載できるようにしている（例えば、特許文献１参照。）。
【０００６】
あるいは、半導体チップ上におけるロジックとメモリの占有するパターン比率が、基板をエッチングする際のメモリの開口率とほぼ等しくなるように設定してエッチングレシピの共有化を図るものもある（例えば、特許文献２参照。）。
【０００７】
あるいは、メモリの混載の有無に関わらず、共通の設計マクロが使用できる半導体装置の製造方法が提供されている（例えば、特許文献３参照。）。
【０００８】
あるいは、一層ゲートと二層ゲートの二層構造のメモリ混載ＬＳＩにおいて、メモリ形成の際には厚いハードマスクを用い、一層ゲート構造の形成の際には薄い単層ハードマスクを用いて高精度のゲートパターンを形成するものがある（例えば、特許文献４参照。）。
【特許文献１】特開２００２−９４０２３号公報（請求項、[００１７]）
【特許文献２】特開２００１−３３０９４２号公報（請求項１、図１）
【特許文献３】特開２００５−１２９７６０公報（請求項１、図１）
【特許文献４】特開２０００−２４３９３７号公報（請求項１、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、一つのチップの中にロジック半導体にメモリを混載して一つのシステムＬＳＩを形成する技術では、いわゆる製造技術に関わる提案が多い。
【００１０】
ところが、こうしたシステムＬＳＩを電子機器に実装するに際しては、例えば、ＥＭＩ対策としてノイズ低減用のバイパスコンデンサやＶＣＣラインに挿入する高インダクタンス素子などはＬＳＩ素子に外付けしなければならなかった。
【００１１】
しかも、搭載されるメモリの大半は下層配線のみで形成されており、配線層を２層以上持つメモリでは、上層配線が全く使用されない無駄な領域であった。
【００１２】
そのため、実装領域のさらなる小形化、部品点数の削減による組立コストのさらなる低減などに対して、まだ改良の余地があった。
【００１３】
そこで、本発明は、メモリが混載された半導体装置のチップの大きさを変えずに、メモリの占有領域上に容量素子、インダクタンス素子、抵抗素子などを形成してなるメモリ混載型の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上で述べた課題は、請求項１において、論理回路部とメモリ回路部とが混載された多層配線構造の半導体装置において、該メモリ回路部に形成されたメモリの上層部に受動素子が形成されているように形成された半導体装置によって解決される。
【００１５】
つまり、多層配線構造のメモリ混載型半導体装置で、多層配線されたメモリ回路部の最上層の配線層は空き領域となっている。
【００１６】
一方、従来のメモリ混載型半導体装置においては、例えば、ＥＭＩノイズ対策用のバイパスコンデンサなどを半導体装置の外に外付けしているために、実装領域が大きくなっていた。
【００１７】
従って、該メモリ回路部に形成されたメモリの上層部の空き領域にバイパスコンデンサなどの受動素子を形成すれば、受動素子を外付けするための実装領域が不要となる。
【発明の効果】
【００１８】
本発明によれば、メモリ混載の多層配線構造の半導体装置において、メモリの上層部の空き領域に受動素子を形成する。この受動素子には、例えば、ＥＭＩ対策を施すために搭載するバイパスコンデンサやインダクタンス素子などが適用できる。もちろん、必要があれば、抵抗素子も形成することができる。
【００１９】
従って、本願発明は、電子機器に一層の要求がなされている小形実装に対して、大幅な実装領域の低減を図ることに効果を発揮する。
【発明を実施するための最良の形態】
【００２０】
図１は本発明の第一の実施例の模式図、図２は本発明の第二の実施例の模式図、図３は本発明の第三の実施例の模式図、図４は本発明の第四の実施例の模式図である。
【００２１】
図中、１は半導体基板、２は論理回路部、３はメモリ回路部、４は受動素子、４１は容量素子、４２はインダクタンス素子、４３は抵抗素子、５はボンディングパッド、１０はメモリ混載型半導体装置を示す。
〔実施例１〕
図１は本発明の第一の実施例の模式図で、図１（Ａ）は模式的な平面図、図１（Ｂ）は模式的な断面図である。
【００２２】
図１に示したメモリ混載型半導体装置１０において、Ｓｉなどからなる半導体基板１の上には、半導体ロジックが形成された論理回路部２と、ＲＯＭ、ＲＡＭ、ＦＬＡＳＨなどの半導体メモリや誘電体メモリなどが形成されたメモリ回路部３とが混載されている。一般的に、論理回路部２とメモリ回路部３は、例えば、６層構成と４層構成で、論理回路部２の方が厚くなっている。
【００２３】
メモリ回路部３は、複数層の層間の配線をスルーホールを介した多層配線が施されており、従来のメモリ混載型半導体装置１０ではメモリ回路部３の上層部は配線がない空き領域になっている。本発明によればこの上層部に容量素子４１を構成する。この容量素子４１には、二つの金属電極膜の間に、例えば、Ｔｉ系やＴａ系などの誘電体の薄膜を挟持した薄膜コンデンサに属するものが適しており、メモリ混載型半導体装置１０に外付けされる容量素子を代替することが可能である。
【００２４】
つまり、図示してないが、例えば、多層配線を介して論理回路部２の電源と接地間に接続し、ＥＭＩノイズ低減用として不可欠の高容量のバイパスコンデンサとして用いることができる。その結果、バイパスコンデンサをメモリ混載型半導体装置１０に外付けする実装領域が不要となり、実装面積の有効利用を実現できる。
〔実施例２〕
図２は本発明の第二の実施例の模式図で、図２（Ａ）は模式的な平面図、図２（Ｂ）は模式的な断面図である。
【００２５】
図２に示したメモリ混載型半導体装置１０において、Ｓｉなどからなる半導体基板１の上には、半導体ロジックが形成された論理回路部２と、半導体メモリや誘電体メモリなどが形成されたメモリ回路部３とが混載されている。図２に示したメモリ回路部３は、図１と同様に多層配線されており、メモリ回路部３の上層部は配線がなく空き領域になっており、ここでは、このメモリ回路部３の上層面に、インダクタンス素子４２を構成する。
【００２６】
このインダクタンス素子４２には、例えば、ＣｕやＡｌなどの金属導体薄膜を螺旋状にエッチングして構成したものを用いることができる。図示してないが、例えば、多層配線を介して論理回路部２の電源ＶＣＣに直列に接続し、ＥＭＩノイズ低減用として外付けされる高インダクタンス素子を代替することが可能である。その結果、インダクタンス素子をメモリ混載型半導体装置１０に外付けする実装領域が不要となり、実装面積の有効活用を実現できる。
〔実施例３〕
図３は本発明の第三の実施例の模式図で、図３（Ａ）は模式的な平面図、図３（Ｂ）は模式的な断面図である。
【００２７】
図３に図示したメモリ混載型半導体装置１０において、Ｓｉウェーハからチップ状にダイシングされた半導体基板１の上には、半導体ロジックが形成された論理回路部２と、半導体メモリなどが形成されたメモリ回路部３とが混載されている。図１と同様に、メモリ回路部３は多層配線されており、メモリ回路部３の上層面は配線がなく空き領域になっている。
【００２８】
図３では、このメモリ回路部３の上層部に、抵抗素子４３を形成した構成を示す。この抵抗素子４３には、例えば、ＮｉＣｒ、Ｔｉ、ＰｔからＴａ、Ｗなどの高融点金属まで、スパッタリングや電子ビーム蒸着などによって構成した薄膜を九十九折りにパターニングした金属薄膜抵抗が適用できる。
【００２９】
抵抗素子４３は、図示してないが、例えば、多層配線を介して論理回路部２に導入され、通常の論理回路部２の中では形成不能なため外付けしざるを得ない高抵抗素子を代替することができる。その結果、抵抗素子をメモリ混載型半導体装置１０に外付けする実装領域が不要となり、実装面積の小形化を実現できる。
〔実施例４〕
図４は本発明の第四の実施例の模式図で、図４（Ａ）は模式的な平面図、図４（Ｂ）は模式的な断面図である。
【００３０】
図４に示したメモリ混載型半導体装置１０において、Ｓｉウェーハから切り出された半導体基板１の上には、半導体ロジックが形成された論理回路部２と、半導体メモリなどが形成されたメモリ回路部３とが混載されている。図１と同様に、メモリ回路部３は多層配線されており、メモリ回路部３の上層部は配線がなく空き領域になっている。
【００３１】
図４では、メモリ回路部３の上層面の上に構成した受動素子４の入出力端子をボンディングパッド５とし、ワイヤボンディングによって接続できるようにしている。その結果、メモリ回路部３の上層部の上に構成した受動素子４を、ＥＭＩノイズ低減対策としての外付け素子としてだけではなく、いろいろな用途に適用することができる。その結果、メモリ混載型半導体装置１０に付設する受動素子の外付け実装領域が不要となり、実装面積の有効活用を実現できる。
【００３２】
ここでは、メモリ回路部の上層部に一つの受動素子を形成したものを例示したが、複数個の受動素子、あるいは複数種類の受動素子を混載することも可能であり、種々の変形が可能である。
【００３３】
また、受動素子に対しては、複数のうちの一方は多層配線を介して入出力し、他方はボンディングパッドにボンディングされたワイヤを介して入出力することもでき、種々の変形が可能である。
【００３４】
さらに、本発明の手法によれば、受動素子に替わって、例えば、光、磁気、温度、圧力センサなどの能動素子をメモリ回路部の上層部に設けることも必要に応じて可能であり、種々の変形が可能である。
【００３５】
（付記１）  論理回路部とメモリ回路部とが混載された多層配線構造の半導体装置において、
メモリ回路部の上層部に受動素子が形成されている
ことを特徴とする半導体装置。
【００３６】
（付記２）  該受動素子が、容量素子である
ことを特徴とする付記１記載の半導体装置。
【００３７】
（付記３）  該容量素子が、ＥＭＩノイズ低減用のバイパスコンデンサである
ことを特徴とする付記２記載の半導体装置。
【００３８】
（付記４）  該受動素子が、インダクタンス素子である
ことを特徴とする付記１記載の半導体装置。
【００３９】
（付記５）  該インダクタンス素子が、電源（ＶＣＣ）に連設されており、ＥＭＩノイズ低減用のノイズフィルタである
ことを特徴とする付記４記載の半導体装置。
【００４０】
（付記６）  該受動素子が、抵抗素子である
ことを特徴とする付記１記載の半導体装置。
【００４１】
（付記７）  該受動素子の入出力端子が、少なくともワイヤボンディング用のパッドになっている
ことを特徴とする付記１記載の半導体装置。
【産業上の利用可能性】
【００４２】
本発明のメモリ混載型半導体装置によれば、メモリ回路が形成される領域のメモリ回路部の上層部の空き領域にいろいろな受動素子を形成することによって、半導体装置を電子機器に実装する際に欠かせない外付け素子の実装領域を不要にすることができる。
【００４３】
その結果、本発明は、今後ますます発展が期待されるシステムＬＳＩの一つであるメモリ混載型半導体装置の電子機器への小形化実装に対して、寄与するところ大である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第一の実施例の模式図である。
【図２】本発明の第二の実施例の模式図である。
【図３】本発明の第三の実施例の模式図である。
【図４】本発明の第四の実施例の模式図である。
【符号の説明】
【００４５】
１  半導体基板
２  論理回路部
３  メモリ回路部
４  受動素子
４１  容量素子
４２  インダクタンス素子
４３  抵抗素子
５  ボンディングパッド
１０  メモリ混載型半導体装置
【図１】
2007035797.tif 000003
【図２】
2007035797.tif 000004
【図３】
2007035797.tif 000005
【図４】
2007035797.tif 000006