(57)【要約】【課題】ヒューズの切断情報を保持するラッチ回路を用いなくとも、ヒューズによる情報の記録及び出力を行えるようにする。【解決手段】スイッチＴ２を介して一端が電源に接続される電気ヒューズＦＡと、スイッチＴ３を介して一端がグランドに対して接続される電気ヒューズＦＢと、電気ヒューズＦＡ、ＦＢの他端とグランドとの間に接続されて電気ヒューズの切断時に選択されるスイッチＴ１と、電気ヒューズＦＡ、ＦＢのそれぞれ一端に接続される第１、第２のパッドＰ１、Ｐ２とを備え、記録する情報に応じて第１又は第２のパッドから切断電流を供給して一方の電気ヒューズを切断し、２つの電気ヒューズにより１ビット分の情報を記録することで、ヒューズの切断情報を保持するラッチ回路を不要にし、正確なヒューズ切断情報を記録及び出力できるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が第１のスイッチを介して第１の電源に接続される第１の電気ヒューズ、及び一端が第２のスイッチを介して第２の電源に接続される第２の電気ヒューズを有し、上記第１及び第２の電気ヒューズの他端が、電気ヒューズの切断時に選択される切断スイッチを介して第３の電源に接続されるヒューズ回路と、
上記ヒューズ回路に電気ヒューズの切断電流を供給する第１のパッド及び第２のパッドとを備え、
上記第１の電気ヒューズの上記一端が上記第１のパッドに接続され、上記第２の電気ヒューズの上記一端が上記第２のパッドに接続されていることを特徴とする半導体装置。
【請求項２】
上記第１及び第２の電気ヒューズの他端に入力端が接続され、出力端より上記第１及び第２の電気ヒューズの切断情報を出力する出力回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の上記ヒューズ回路を備え、
上記複数のヒューズ回路における上記第１のヒューズの上記一端が上記第１のパッドに共通接続され、上記第２のヒューズの上記一端が上記第２のパッドに共通接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記各ヒューズ回路における切断スイッチを制御することに応じて、上記第１の電気ヒューズ又は上記第２の電気ヒューズが選択的に切断されることを特徴とする請求項３記載の半導体装置。
【請求項５】
切断する電気ヒューズに係るデータが順次転送されるシフトレジスタを備え、
上記シフトレジスタは、上記データに応じて上記各ヒューズ回路における切断スイッチに対する制御信号を出力することを特徴とする請求項４記載の半導体装置。
【請求項６】
上記ヒューズ回路と上記第１の電源との間に接続される貫通電流防止スイッチを備えたことを特徴とする請求項１記載の半導体装置。
【請求項７】
複数の上記ヒューズ回路を備え、
上記複数のヒューズ回路における上記第１のヒューズの上記一端が上記第１のパッドに共通接続され、上記第２のヒューズの上記一端が上記第２のパッドに共通接続されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
上記ヒューズ回路の各々に対して、上記貫通電流防止スイッチを設けたことを特徴とする請求項７記載の半導体装置。
【請求項９】
複数の上記ヒューズ回路に対して、１つの上記貫通電流防止スイッチを設けたことを特徴とする請求項７記載の半導体装置。
【請求項１０】
一端が第１の電源に接続された第１のスイッチと、
上記第１のスイッチの他端に一端が接続された第１の電気ヒューズと、
上記第１の電気ヒューズの他端に一端が接続された第２の電気ヒューズと、
上記第２の電気ヒューズの他端に一端が接続され、他端が第２の電源に接続された第２のスイッチと、
上記第１の電気ヒューズの上記他端及び上記第２の電気ヒューズの上記一端の相互接続点に一端が接続され、他端が第３の電源に接続された第３のスイッチと、
上記第１の電気ヒューズの上記一端に接続された第１のパッドと、
上記第２の電気ヒューズの上記他端に接続された第２のパッドとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、切断の有無によって情報を記録する電気ヒューズを有する半導体装置に関する。
【背景技術】
【０００２】
メモリにおける不良セルを救済するための冗長情報や、チップを識別するためのチップＩＤ等を記録するためにヒューズが用いられる。従来のレーザーブローにより切断されるレーザーヒューズに変わって、現在では電気ヒューズが用いられることが多くなっている。
【０００３】
ここで、電気ヒューズとは、ヒューズに大電流を流してマイグレーションにより切断するヒューズである。電気ヒューズは、従来のレーザーヒューズに対して、以下のような利点を有する。
【０００４】
（１）ヒューズの面積が小さい。
（２）電気ヒューズを配置しても、その上層の配線を自由に使用できる。（レーザーヒューズはヒューズのために全層が使用される。）
（３）テスターに載せたままの状態でヒューズを切断可能。ヒューズの切断にレーザーブロー装置が必要ないので、試験時間及び費用が削減される。レーザーヒューズを用いた場合には、テスター（試験）→ブロー装置→テスター（確認）という工程である。
（４）パッケージ組み立て後であってもヒューズを切断可能。
【０００５】
図７は、電気ヒューズを用い、その切断の有無により制御信号を生成する従来の信号生成回路の構成を示す図である。
図７において、Ｆｊはポリシリコンで作られた電気ヒューズ、ＴＣ１−ｊ、ＴＣ２−ｊ、ＴＣ３−ｊ、ＴＣ４−ｊ、及びＴＣ５−ｊはトランジスタ、ＬＡｊはラッチ回路、ＩＮＶＣｊはインバータである。トランジスタＴＣ１−ｊ、ＴＣ２−ｊ、及びＴＣ３−ｊは、ヒューズ切断時に使用されるものであり、高耐圧のトランジスタで構成されている。なお、ｊは添え字であり、ｊ＝０，１，２である。
【０００６】
電気ヒューズＦｊの切断を行う際には、信号ＳＡＣ、ＳＢＣによりトランジスタＴＣ２−ｊ及びＴＣ３−ｊをオフ状態にする。また、切断する電気ヒューズＦｊを指定するためのデータＤＡＴを、クロック信号ＣＫに基づき動作するラッチＬｊで構成されたシフトレジスタに供給する。これにより、データＤＡＴに応じた信号φＣｊが出力され、切断する電気ヒューズＦｊに対応するトランジスタＴＣ１−ｊをオン状態にする。
【０００７】
この状態でパッドＰＣ１に電圧を印加することで、切断する電気ヒューズＦｊにおいては、電流が電気ヒューズＦｊ及びトランジスタＴＣ１−ｊを介して流れ、電気ヒューズＦｊがマイグレーションによって溶断される。
【０００８】
また、電気ヒューズＦｊの切断情報の読み出しは、まず電源投入時にリセット信号ＲＳＴを“Ｌ”（ロウレベル）にして、ラッチ回路ＬＡｊのノードＮＤｊを“Ｈ”（ハイレベル）にセットする。このとき、トランジスタＴＣ１−ｊはオフ状態であり、トランジスタＴＣ２−ｊ及びＴＣ３−ｊはオン状態である。
【０００９】
そして、電源が完全に投入された後に、リセット信号ＲＳＴを“Ｈ”にして、トランジスタＴＣ４−ｊをオフ状態にするとともにトランジスタＴＣ５−ｊをオン状態にする。したがって、ノードＮＤｊの電位は、電気ヒューズＦｊが切断されている場合には“Ｈ”を維持し、電気ヒューズＦｊが切断されていない場合には電荷が抜けて“Ｌ”に変化する。このようにして、電気ヒューズＦｊの切断情報がラッチ回路ＬＡｊに保持され、インバータＩＮＶＣｊを介して出力される。
【００１０】
また、特許文献１には、電源間の貫通電流を遮断できるようにしたヒューズを用いた制御信号発生回路が記載されており、特許文献２には、ヒューズブローが正常に行われたか否かを電気的に検出する技術について記載されている。
【００１１】
【特許文献１】特開平６−１２４５９９号公報
【特許文献２】特開２００２−１５５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図７に示したような従来の回路においては、プロセスの微細化の進行に伴って、電気ヒューズＦｊの切断情報を保持するラッチ回路ＬＡｊのソフトエラーに対する耐性が低くなってきており、ラッチ回路が誤ラッチを起こしてしまうという問題がある。
【００１３】
また、電気ヒューズＦｊに付属しているラッチ回路ＬＡｊの回路面積が大きいという問題がある。例えば、ＲＡＭマクロ等における冗長情報を記録する場合には、ひとつのＲＡＭマクロに対してヒューズの数は１０数本である。チップ内には多数のＲＡＭマクロが搭載され、その容量はますます増加しているため、冗長情報を記録するために搭載するヒューズの数も増加している（例えば、１００〜１０００本）。従来、図７に示したように各々のヒューズに対してラッチ回路を有しているため、ラッチ回路に要する総面積は大きくなる。
【００１４】
また、電気ヒューズＦｊの切断情報を読み出すために、電源投入時には必ず外部からリセット信号ＲＳＴを入力しなければならない。電源投入時に信号を入力する必要があることは、設計時における大きな制約となり得る。
【００１５】
本発明は、このような事情に鑑みてなされたものであり、ヒューズの切断情報を保持するラッチ回路を用いなくとも、ヒューズによる情報の記録及び出力を行えるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、第１及び第２の電気ヒューズを有するヒューズ回路と、当該ヒューズ回路に電気ヒューズの切断電流を供給する第１のパッド及び第２のパッドとを備える。ヒューズ回路が有する第１の電気ヒューズの一端が、第１のスイッチを介して第１の電源に接続され、第２の電気ヒューズの一端が、第２のスイッチを介して第２の電源に接続され、第１及び第２の電気ヒューズの他端が、切断スイッチを介して第３の電源に接続される。また、第１の電気ヒューズの上記一端が第１のパッドに接続され、第２の電気ヒューズの上記一端が第２のパッドに接続される。
本発明によれば、記録する情報に応じて第１又は第２のパッドから電流を供給して一方の電気ヒューズを切断することで、２つの電気ヒューズにより１ビット分の情報を記録する。
【発明の効果】
【００１７】
本発明によれば、記録する情報に応じて一方の電気ヒューズを切断し、２つの電気ヒューズにより１ビット分の情報を記録することで、電気ヒューズの切断情報を保持するラッチ回路が不要になる。したがって、誤ラッチによる誤ったヒューズ切断情報が出力されることがなくなり、正確なヒューズ切断情報を記録及び出力することができるとともに、回路面積を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
以下に説明する本発明の各実施形態による半導体装置は、電気ヒューズの切断の有無に応じて信号を生成出力可能なものである。また、本発明の各実施形態による半導体装置は、２つの電気ヒューズとそれぞれに対応する２つのパッドを単位として、その２つの電気ヒューズを用いて１ビット分の情報を記録し、記録する情報に応じて一方のヒューズが選択的に切断される。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体装置の構成例を示す回路図である。
図１において、ＦＡ及びＦＢは、１ビットの情報を記録するための電気ヒューズであり、例えばポリシリコンで作成される。
【００２１】
電気ヒューズＦＡの一端は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、「ＰＭＯＳトランジスタ」とも称す。）Ｔ２を介して電源に接続される。具体的には、電気ヒューズＦＡの一端は、ＰＭＯＳトランジスタＴ２のドレインに接続される。ＰＭＯＳトランジスタＴ２は、ソースが電源に接続され、ゲートには信号ＳＡが供給される。
【００２２】
電気ヒューズＦＢの一端は、Ｎチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とも称す。）Ｔ３を介して基準電位（グランド）に接続される。具体的には、電気ヒューズＦＢの一端は、ＮＭＯＳトランジスタＴ３のドレインに接続される。ＮＭＯＳトランジスタＴ３は、ソースがグランドに対して接続され、ゲートには信号ＳＢが供給される。
【００２３】
電気ヒューズＦＡの他端と電気ヒューズＦＢの他端が接続され、その相互接続点がＮＭＯＳトランジスタＴ１を介して基準電位（グランド）に接続される。具体的には、電気ヒューズＦＡ及びＦＢの他端は、ＮＭＯＳトランジスタＴ１のドレインに接続される。ＮＭＯＳトランジスタＴ１は、ソースがグランドに対して接続され、ゲートには切断選択信号φが供給される。
【００２４】
トランジスタＴ１、Ｔ２、及びＴ３は、電気ヒューズＦＡ、ＦＢの切断時に使用されるトランジスタであり、高耐圧のトランジスタを用いて構成される。ここで、ＮＭＯＳトランジスタＴ１は、本発明における切断スイッチに相当する。また、ＰＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ３は、本発明における第１及び第２のスイッチに相当する。
【００２５】
電気ヒューズＦＡの一端（電気ヒューズＦＡの一端及びＰＭＯＳトランジスタＴ２のドレインの相互接続点）は、切断電流を流すための第１のパッドＰ１に接続される。電気ヒューズＦＢの一端（電気ヒューズＦＢの一端及びＮＭＯＳトランジスタＴ３のドレインの相互接続点）は、切断電流を流すための第２のパッドＰ２に接続される。
【００２６】
また、電気ヒューズＦＡ及びＦＢの他端の相互接続点に、インバータＩＮＶの入力端が接続される。インバータＩＮＶの出力は、ヒューズ切断情報ＯＵＴとして出力される。
【００２７】
図１に示した半導体装置において、電気ヒューズＦＡ又はＦＢを切断する場合には、まず、信号ＳＡを“Ｈ”、信号ＳＢを“Ｌ”にしてトランジスタＴ２、Ｔ３をオフ状態にする。これにより、電気ヒューズＦＡ及びＦＢの一端と、電源及びグランドとの接続が切断される。
【００２８】
なお、トランジスタＴ２、Ｔ３は、電気ヒューズＦＡ及びＦＢの切断時以外はオン状態である。すなわち、電気ヒューズＦＡ及びＦＢの切断時以外には、電気ヒューズＦＡの一端は電源に接続され、電気ヒューズＦＢの一端はグランドに接続されている。
【００２９】
そして、電気ヒューズＦＡを切断する場合には、切断選択信号φによりトランジスタＴ１をオン状態にして第１のパッドＰ１に電圧を印加する。これにより、切断電流が電気ヒューズＦＡ及びトランジスタＴ１を介して流れ（図１中に点線矢印で示す経路ＰＡＴＨＡ）、電気ヒューズＦＡがマイグレーションにより切断（溶断）される。
【００３０】
また、電気ヒューズＦＢを切断する場合には、切断選択信号φによりトランジスタＴ１をオン状態にして第２のパッドＰ２に電圧を印加する。これにより、切断電流が電気ヒューズＦＢ及びトランジスタＴ１を介して流れ（図１中に点線矢印で示す経路ＰＡＴＨＢ）、電気ヒューズＦＢがマイグレーションにより切断（溶断）される。
【００３１】
ここで、切断対象の電気ヒューズが電気ヒューズＦＡである場合、第２のパッドＰ２への電圧印加時には、切断選択信号φによりトランジスタＴ１はオフ状態にされる。同様に、切断対象の電気ヒューズが電気ヒューズＦＢである場合、第１のパッドＰ１への電圧印加時には、切断選択信号φによりトランジスタＴ１はオフ状態にされる。すなわち、トランジスタＴ１は、切断選択信号φによって電気ヒューズの切断時のみ選択されオン状態となる。
【００３２】
以上のようにして、電気ヒューズＦＡ、ＦＢの一方のみが切断され、１ビット分の情報が記録される。
【００３３】
電気ヒューズの切断情報は、切断選択信号φによりトランジスタＴ１をオフ状態にし、信号ＳＡ，ＳＢによりトランジスタＴ２及びＴ３をオン状態にすることで読み出すことができる。すなわち、電気ヒューズＦＡ又はＦＢの切断動作時とは異なる通常動作時には電気ヒューズの切断情報が読み出し可能である。
【００３４】
電気ヒューズＦＡが切断されている場合には、インバータＩＮＶの入力は“Ｌ”となり、ヒューズ切断情報ＯＵＴは“Ｈ”が出力される。一方、電気ヒューズＦＢが切断されている場合には、インバータＩＮＶの入力は“Ｈ”となり、ヒューズ切断情報ＯＵＴは“Ｌ”が出力される。
【００３５】
以上、第１の実施形態によれば、記録する情報に応じて一方の電気ヒューズを切断し、２つの電気ヒューズＦＡ及びＦＢにより１ビット分の情報を記録する。これにより、ヒューズの切断情報を保持するラッチ回路が不要になり、誤ラッチによって誤ったヒューズ切断情報が出力されるおそれがなくなり、正確なヒューズ切断情報を出力することができる。
【００３６】
また、電気ヒューズの面積はヒューズの切断情報を保持するラッチ回路の面積と比較して非常に小さいため、ラッチ回路が不要になることにより回路面積を低減することができる。なお、この効果は、搭載するヒューズ数の増加するほど顕著になる。また、電気ヒューズの切断情報を読み出すために外部から信号を入力する必要もなくなり、チップ設計が容易となる。
【００３７】
図２は、本発明の第１の実施形態による半導体装置の他の構成例を示す回路図である。
図２に示す半導体装置は、図１に示した１組の電気ヒューズＦＡ、ＦＢ、ＮＭＯＳトランジスタＴ１、Ｔ３、ＰＭＯＳトランジスタＴ２、及びインバータＩＮＶからなるヒューズ回路を複数設け、それらヒューズ回路を並列接続したものである。なお、図２においては、一例としてｎ個のヒューズ回路を並列接続したものを示している。
【００３８】
電気ヒューズＦＡｉ、ＦＢｉは、図１に示した電気ヒューズＦＡ、ＦＢにそれぞれ対応する。トランジスタＴ１−ｉ、Ｔ２−ｉ、及びＴ３−ｉは、図１に示したトランジスタＴ１、Ｔ２、及びＴ３にそれぞれ対応する。インバータＩＮＶｉは、図１に示したインバータＩＮＶに対応する。なお、ｉは添え字であり、ｉ＝０〜（ｎ−１）である。添え字ｉが同じ値の電気ヒューズＦＡｉ、ＦＢｉ、トランジスタＴ１−ｉ、Ｔ２−ｉ、Ｔ３−ｉ、及びインバータＩＮＶｉにより１つのヒューズ回路が構成される。
【００３９】
ここで、トランジスタＴ１−ｉは、ゲートに選択制御信号φｉがそれぞれ供給されており、独立して制御可能なようになっている。一方、トランジスタＴ２−ｉ及びＴ３−ｉは、共通の信号ＳＡ及びＳＢがゲートに供給されている。
【００４０】
また、電気ヒューズＦＡｉの一端（電気ヒューズＦＡｉの一端及びＰＭＯＳトランジスタＴ２−ｉのドレインの相互接続点）は、切断電流を流すための第１のパッドＰ１に共通接続される。電気ヒューズＦＢｉの一端（電気ヒューズＦＢｉの一端及びＮＭＯＳトランジスタＴ３ｉのドレインの相互接続点）は、切断電流を流すための第２のパッドＰ２に共通接続される。その他の構成については、図１に示したものと同様であるので説明は省略する。
【００４１】
図２に示した半導体装置において、電気ヒューズＦＡｉ又はＦＢｉを切断する場合には、まず、信号ＳＡを“Ｈ”、信号ＳＢを“Ｌ”にしてトランジスタＴ２−ｉ、Ｔ３−ｉをオフ状態にする。電気ヒューズＦＡｉを切断する場合には、切断選択信号φｉによりトランジスタＴ１−ｉをオン状態にして第１のパッドＰ１に電圧を印加し、電気ヒューズＦＡｉを切断する。一方、電気ヒューズＦＢｉを切断する場合には、切断選択信号φｉによりトランジスタＴ１−ｉをオン状態にして第２のパッドＰ２に電圧を印加し、電気ヒューズＦＢｉを切断する。この電気ヒューズＦＡｉ又はＦＢｉの切断時、切断選択信号φｉを制御して切断したい電気ヒューズのみに切断電流が流れるようにする。
【００４２】
例えば、電気ヒューズＦＡ０、ＦＡ１を切断するとともに、電気ヒューズＦＢ（ｎ−１）を切断する場合には、切断選択信号φ０、φ１によりトランジスタＴ１−０、Ｔ１−１をオン状態にし、切断選択信号φ（ｎ−１）によりトランジスタＴ１−（ｎ−１）をオフ状態にして第１のパッドＰ１に電圧を印加する。また、切断選択信号φ（ｎ−１）によりトランジスタＴ１−（ｎ−１）をオン状態にし、切断選択信号φ０、φ１によりトランジスタＴ１−０、Ｔ１−１をオフ状態にして第２のパッドＰ２に電圧を印加する。
【００４３】
電気ヒューズの切断情報の出力については、図１に示した半導体装置と同様であるので説明は省略する。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による半導体装置は、電気ヒューズＦＡ、ＦＢの切断時以外はトランジスタＴ２、Ｔ３がオン状態であるため、電気ヒューズＦＡ、ＦＢを切断する前の動作（例えば、メモリの冗長試験前の動作等）においては、貫通電流が流れてしまう。
そこで、本発明の第２の実施形態による半導体装置は、電気ヒューズＦＡ、ＦＢを切断する前の動作において貫通電流が流れることを防止できるようにするものである。
【００４５】
図３は、本発明の第２の実施形態による半導体装置の構成例を示す回路図である。この図３において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００４６】
第２の実施形態による半導体装置は、ＰＭＯＳトランジスタＴ２のソースと電源との間にＰＭＯＳトランジスタＴ４を設けた点だけが、図１に示した第１の実施形態による半導体装置と異なる。具体的には、ＰＭＯＳトランジスタＴ４は、ドレインがＰＭＯＳトランジスタＴ２のソースに接続され、ソースが電源に接続され、ゲートには信号ＳＣが供給される。ここで、ＮＭＯＳトランジスタＴ４は、本発明における貫通電流防止スイッチに相当する。
【００４７】
そして、電気ヒューズＦＡ、ＦＢを切断する前の動作においては、信号ＳＣによりトランジスタＴ４をオフ状態にして、ヒューズ回路と電源との接続を切断する。なお、電気ヒューズＦＡ、ＦＢの切断後においては、トランジスタＴ４は信号ＳＣにより常にオン状態とする。
【００４８】
電気ヒューズの切断や電気ヒューズの切断情報の出力等については、上述した第１の実施形態と同様であるので説明は省略する。
【００４９】
以上、第２の実施形態によれば、上述した第１の実施形態と同様の効果が得られるとともに、電気ヒューズＦＡ、ＦＢを切断する前の動作において貫通電流が流れることを防止することができ、消費電力を低減することができる。
【００５０】
図４は、本発明の第２の実施形態による半導体装置の他の構成例を示す回路図である。この図４において、図２に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００５１】
図４に示す半導体装置は、図２に示した半導体装置における各ヒューズ回路に対して、図３に示した半導体装置と同様に貫通電流防止用のＰＭＯＳトランジスタＴ４−ｉを設けたものである。ＰＭＯＳトランジスタＴ４−ｉは、ドレインがＰＭＯＳトランジスタＴ２−ｉのソースに接続され、ソースが電源に接続され、ゲートには信号ＳＣが共通に供給される。
【００５２】
そして、電気ヒューズＦＡｉ、ＦＢｉを切断する前の動作においては、信号ＳＣによりトランジスタＴ４−ｉをすべてオフ状態にして、ヒューズ回路と電源との接続を切断する。電気ヒューズＦＡｉ、ＦＢｉの切断後においては、トランジスタＴ４−ｉは信号ＳＣにより常にオン状態とする。
【００５３】
なお、図４に示した半導体装置においては、各ヒューズ回路に対して貫通電流防止用のＰＭＯＳトランジスタＴ４−ｉを設けているが、図５に示すように貫通電流防止用のＰＭＯＳトランジスタを共通化しても良い。図５は、本発明の第２の実施形態による半導体装置の他の構成例を示す回路図である。図５に示す第２の実施形態による半導体装置では、複数のヒューズ回路に対して１つの貫通電流防止用ＰＭＯＳトランジスタＴ４Ａのみを設けており、図４に示す構成に対して回路素子数を削減し回路面積を低減することができる。
【００５４】
上述した実施形態による半導体装置の具体的な適用例を、図６に基づいて説明する。なお、以下では図５に示した第２の実施形態による半導体装置を適用した場合を一例として説明するが、図２や図４に示した半導体装置も同様に適用可能である。この図６において、図２、図４、図５に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００５５】
図６において、Ｓ−ＲＥＧはシフトレジスタであり、ＮＭＯＳトランジスタＴ１−ｉをオン／オフ制御するためのデータを格納するラッチＬｉが縦続接続され構成されている。ラッチＬ０には、各電気ヒューズを切断するか否かを示すシリアルデータＤＡＴが入力され、クロック信号ＣＫに基づいて各ラッチＬｉにて順次転送される。また、各ラッチＬｉは、保持しているデータに応じてＮＭＯＳトランジスタＴ１−ｉをオン／オフ制御するための切断選択信号φｉをそれぞれ出力する。
【００５６】
上述したように電気ヒューズは、チップＩＤやメモリ（例えばＲＡＭ等）の冗長情報などを記録するために使用される。以下の説明では、一例としてメモリの不良ビットを救済するための冗長情報の記録に電気ヒューズを使用しているとして、実際に行われるような試験工程に基づいて説明する。
【００５７】
図６に示した回路は、上述したように電気ヒューズを選択的に切断することによりｎビット分の情報を記録することができる。出力されるヒューズ切断情報ＯＵＴ０〜ＯＵＴ（ｎ−１）はメモリに接続されており、試験によって判明した不良ビットに係る情報をメモリに供給し、それを元にメモリにおける不良ビットが冗長される。
【００５８】
まず最初に、メモリの不良箇所を特定するためにファンクション試験が行われる。このとき、電気ヒューズＦＡ０〜ＦＡ（ｎ−１）及びＦＢ０〜ＦＢ（ｎ−１）は切断されていないので、貫通電流防止用のＮＭＯＳトランジスタＴ４Ａをオフ状態にして試験が行われる。これにより、ヒューズ回路において貫通電流が流れることを防止することができる。
【００５９】
続いて、その試験により得られた不良箇所を示すデータに基づいて、電気ヒューズＦＡ０〜ＦＡ（ｎ−１）、ＦＢ０〜ＦＢ（ｎ−１）の切断が行われる。まず、電気ヒューズＦＡｉを切断する。シフトレジスタＳ−ＲＥＧを構成するシリアルに接続されたラッチＬ０〜Ｌ（ｎ−１）に、不良箇所を示すデータに基づいて生成される切断対象の電気ヒューズを示すデータＤＡＴを送る。このデータＤＡＴにより、切断したい電気ヒューズＦＡｉに接続されたラッチＬｉには“Ｈ”、切断する必要が無い電気ヒューズＦＡｉに接続されたラッチＬｉには“Ｌ”が格納され、切断選択信号φｉとして出力される。
【００６０】
そして、信号ＳＡ、ＳＢによりトランジスタＴ２−０〜Ｔ２−（ｎ−１）、Ｔ３−０〜Ｔ３−（ｎ−１）をオフ状態にした後に第１のパッドＰ１に電圧を印加する。これにより、“Ｈ”の切断選択信号φｉが供給されたトランジスタＴ１−ｉに対応する電気ヒューズＦＡｉに切断電流が流れ、その電気ヒューズＦＡｉが切断される。
【００６１】
続いて、電気ヒューズＦＢｉを切断するために、同様にして切断対象の電気ヒューズを示すデータＤＡＴをラッチＬｉに送り、第２のパッドＰ２に電圧を印加する。これにより、“Ｈ”の切断選択信号φｉが供給されたトランジスタＴ１−ｉに対応する電気ヒューズＦＢｉに切断電流が流れ、その電気ヒューズＦＢｉが切断される。ここで、電気ヒューズＦＢｉを切断するためにラッチＬｉに送るデータＤＡＴは、電気ヒューズＦＡｉを切断するためにラッチＬｉに送ったデータＤＡＴをビット毎に反転させたデータ、すなわち電気ヒューズＦＡｉを切断したときのいわゆる裏パターンになる。
【００６２】
その後の通常のチップ動作時には、トランジスタＴ１−０〜Ｔ１−（ｎ−１）はオフ状態、トランジスタＴ２−０〜Ｔ２−（ｎ−１）及びＴ３−０〜Ｔ３−（ｎ−１）はオン状態として使用する。冗長データであるヒューズ切断情報ＯＵＴ０〜ＯＵＴ（ｎ−１）によりメモリに不良情報が与えられ、それに基づいてメモリにおける不良ビットが冗長される。
【００６３】
なお、上述した実施形態においては、ＮＭＯＳトランジスタＴ１（Ｔ１−ｉ）はソースが基準電位（グランド）に対して接続されているが、これに限定されるものではない。ＮＭＯＳトランジスタＴ１（Ｔ１−ｉ）のソースに供給される電位は、電気ヒューズの切断において第１のパッドＰ１及び第２のパッドＰ２に電圧を印加した際に、電気ヒューズＦＡ（ＦＡｉ）、ＦＢ（ＦＢｉ）及びＮＭＯＳトランジスタＴ１（Ｔ１−ｉ）を介して切断電流が流れる電位であれば良い。
【００６４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６５】
（付記１）一端が第１のスイッチを介して第１の電源に接続される第１の電気ヒューズ、及び一端が第２のスイッチを介して第２の電源に接続される第２の電気ヒューズを有し、上記第１及び第２の電気ヒューズの他端が、電気ヒューズの切断時に選択される切断スイッチを介して第３の電源に接続されるヒューズ回路と、
上記ヒューズ回路に電気ヒューズの切断電流を供給する第１のパッド及び第２のパッドとを備え、
上記第１の電気ヒューズの上記一端が上記第１のパッドに接続され、上記第２の電気ヒューズの上記一端が上記第２のパッドに接続されていることを特徴とする半導体装置。
（付記２）上記第１及び第２の電気ヒューズの他端に入力端が接続され、出力端より上記第１及び第２の電気ヒューズの切断情報を出力する出力回路を備えることを特徴とする付記１記載の半導体装置。
（付記３）複数の上記ヒューズ回路を備え、
上記複数のヒューズ回路における上記第１のヒューズの上記一端が上記第１のパッドに共通接続され、上記第２のヒューズの上記一端が上記第２のパッドに共通接続されていることを特徴とする付記１記載の半導体装置。
（付記４）上記各ヒューズ回路における切断スイッチを制御することに応じて、上記第１の電気ヒューズ又は上記第２の電気ヒューズが選択的に切断されることを特徴とする付記３記載の半導体装置。
（付記５）切断する電気ヒューズに係るデータが順次転送されるシフトレジスタを備え、
上記シフトレジスタは、上記データに応じて上記各ヒューズ回路における切断スイッチに対する制御信号を出力することを特徴とする付記４記載の半導体装置。
（付記６）上記切断スイッチを閉じ、かつ上記第１のパッドより切断電流を供給して上記第１のヒューズが切断され、上記切断スイッチを閉じ、かつ上記第２のパッドより切断電流を供給して上記第２のヒューズが切断されることを特徴とする付記１記載の半導体装置。
（付記７）上記ヒューズ回路と上記第１の電源との間に接続される貫通電流防止スイッチを備えたことを特徴とする付記１記載の半導体装置。
（付記８）複数の上記ヒューズ回路を備え、
上記複数のヒューズ回路における上記第１のヒューズの上記一端が上記第１のパッドに共通接続され、上記第２のヒューズの上記一端が上記第２のパッドに共通接続されていることを特徴とする付記７記載の半導体装置。
（付記９）上記ヒューズ回路の各々に対して、上記貫通電流防止スイッチを設けたことを特徴とする付記８記載の半導体装置。
（付記１０）切断する電気ヒューズに係るデータが順次転送され、当該データに応じて上記各ヒューズ回路における切断スイッチの制御信号を出力するシフトレジスタを備え、
上記制御信号により上記切断スイッチが制御されることに応じて、上記第１の電気ヒューズ又は上記第２の電気ヒューズが選択的に切断されることを特徴とする付記９記載の半導体装置。
（付記１１）複数の上記ヒューズ回路に対して、１つの上記貫通電流防止スイッチを設けたことを特徴とする付記８記載の半導体装置。
（付記１２）切断する電気ヒューズに係るデータが順次転送され、当該データに応じて上記各ヒューズ回路における切断スイッチの制御信号を出力するシフトレジスタを備え、
上記制御信号により上記切断スイッチが制御されることに応じて、上記第１の電気ヒューズ又は上記第２の電気ヒューズが選択的に切断されることを特徴とする付記１１記載の半導体装置。
（付記１３）一端が第１の電源に接続された第１のスイッチと、
上記第１のスイッチの他端に一端が接続された第１の電気ヒューズと、
上記第１の電気ヒューズの他端に一端が接続された第２の電気ヒューズと、
上記第２の電気ヒューズの他端に一端が接続され、他端が第２の電源に接続された第２のスイッチと、
上記第１の電気ヒューズの上記他端及び上記第２の電気ヒューズの上記一端の相互接続点に一端が接続され、他端が第３の電源に接続された第３のスイッチと、
上記第１の電気ヒューズの上記一端に接続された第１のパッドと、
上記第２の電気ヒューズの上記他端に接続された第２のパッドとを備えることを特徴とする半導体装置。
（付記１４）一端が上記第１の電源に接続された第４のスイッチをさらに備え、
上記第１のスイッチの上記一端が、上記第１の電源に代えて上記第４のスイッチの他端に接続されたことを特徴とする付記１３記載の半導体装置。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態による半導体装置の構成例を示す図である。
【図２】本発明の第１の実施形態による半導体装置の他の構成例を示す図である。
【図３】本発明の第２の実施形態による半導体装置の構成例を示す図である。
【図４】本発明の第２の実施形態による半導体装置の他の構成例を示す図である。
【図５】本発明の第２の実施形態による半導体装置の他の構成例を示す図である。
【図６】本発明の実施形態による半導体装置の具体的な適用例を示す図である。
【図７】電気ヒューズの切断の有無により制御信号を生成する従来の信号生成回路の構成を示す図である。
【符号の説明】
【００６７】
ＦＡ、ＦＢ  電気ヒューズ
Ｔ１  切断用トランジスタ
Ｔ２、Ｔ３  トランジスタ
Ｔ４  貫通電流防止トランジスタ
Ｐ１、Ｐ２  パッド
ＩＮＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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