(57)【要約】【課題】大容量のＤＲＡＭをハードマクロとして構成する場合等、プロセス微細化に伴い、制御回路群の微細化に伴うスケール比の不均衡により面積効率、性能、配線効率の低下要因を防止する。【解決手段】メモリアレイ領域４０１と制御領域４０２が接し、かつ平面から見て凸形状で配置されている。これにより、大容量のＤＲＡＭ等のメモリにおいてレイアウト面積が最適化され、コストダウン効果が得られる。すなわち、大容量のＤＲＡＭは、大小様々なバリエーションが必要とされるＲＯＭ、ＳＲＡＭと異なり、搭載個数が限られ、半導体装置に占める割合も大きい為、四角形である事は配置し易い必須条件ではない事に着目し、大容量のＤＲＡＭを面積効率、配線効率を最適化して構成し、かつシステムＬＳＩを実現する上でも、レイアウトし易い構成のハードマクロとして提供することができる。【選択図】図１
2007273072.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルをマトリックス状に配列したメモリセル領域と、前記メモリセル領域の行および列方向を選択指示し、選択指示されたメモリセルからデータを読み書きする複数の回路と、読み書きしたデータを入出力するデータ入出力回路の二次元配置が四角形となるように構成されたメモリアレイ領域と、
前記行および列方向を指定するアドレスをアドレス制御信号に従い選択出力するアドレス入力回路と、前記アドレス制御信号を外部制御信号に従い出力する制御回路と、待機時に前記外部制御信号の代わりに前記アドレス制御信号を発生して前記メモリセル領域のリフレッシュ動作を行わせるリフレッシュ回路と、前記アドレス入力回路と前記制御回路と前記リフレッシュ回路のタイミング調整を行うタイミング発生回路と、前記データ入出力回路と前記アドレス入力回路と前記制御回路と前記リフレッシュ回路と前記タイミング発生回路の同期を取るクロック発生回路の二次元配置が四角形となるように構成された制御領域とを備え、
前記制御領域と前記メモリアレイ領域の相互に接続される側の一辺の長さを合わせることなく構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリアレイ領域と前記制御領域が分離配置されている請求項１記載の半導体記憶装置。
【請求項３】
前記メモリアレイ領域と前記制御領域が接し、かつ平面から見て凸形状で配置される請求項１記載の半導体記憶装置。
【請求項４】
前記制御領域が、前記メモリアレイ領域の特定の辺の任意の位置に接続配置できるようにした請求項３記載の半導体記憶装置。
【請求項５】
前記制御領域の前記メモリアレイ領域と接しない少なくとも二辺に前記外部制御信号の端子が配置されている請求項１，２，３または４記載の半導体記憶装置。
【請求項６】
前記制御領域を構成する回路の電源配線構成が、前記制御領域と同一基板上に構成される大規模論理回路の電源配線構成と同じである請求項１，２，３または４記載の半導体記憶装置。
【請求項７】
前記制御領域を構成する回路の電源は、前記制御領域と同一基板上に構成される大規模論理回路から供給される請求項２記載の半導体記憶装置。
【請求項８】
前記制御領域を構成する回路の電源は、前記メモリアレイ領域から供給される請求項３または４記載の半導体記憶装置。
【請求項９】
前記データ入出力回路は、前記制御領域が前記メモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、前記制御領域と接続されている部分以外の任意の部分にデータ入出力端子を配置可能とした請求項２記載の半導体記憶装置。
【請求項１０】
前記データ入出力回路は、前記制御領域が前記メモリアレイ領域と接する前記メモリアレイ領域の特定の辺で、前記制御領域と接している部分以外の任意の部分にデータ入出力端子を配置可能とした請求項３または４記載の半導体記憶装置。
【請求項１１】
前記制御領域が前記メモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、前記制御領域と接続されている部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されている請求項２記載の半導体記憶装置。
【請求項１２】
前記制御領域が前記メモリアレイ領域と接する前記メモリアレイ領域の特定の辺で、前記制御領域と接している部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されている請求項３または４記載の半導体記憶装置。
【請求項１３】
請求項３または４記載の半導体記憶装置における前記凸形状の片側ずつ凹になっている部分に、前記制御領域と同一基板上に構成される大規模論理回路が配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体記憶装置における前記冗長救済アドレスデータ設定端子に接続され、前記制御領域と同一基板上に構成される冗長救済アドレス記憶装置が、前記凸形状の片側ずつ凹になっている部分に配置されていることを特徴とする半導体装置。
【請求項１５】
前記制御領域は、複数の前記メモリアレイ領域を制御可能とした請求項１，２，３または４記載の半導体記憶装置。
【請求項１６】
請求項２または３記載の半導体記憶装置における前記制御領域と前記メモリアレイ領域との配置位置の関係を任意に組み合せて、前記制御領域で前記メモリアレイ領域を複数制御可能としたことを特徴とする半導体記憶装置。
【請求項１７】
請求項２、３または４記載の半導体記憶装置を複数備え、複数の前記メモリアレイ領域の前記データ入出力回路が構成される辺を除く任意の辺同士が複数の前記半導体記憶装置の任意の組み合わせで接して配置されている事を特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体装置に関し、特にハードマクロとなる半導体記憶装置の性能や配線効率の向上、周辺回路との接続容易性に寄与するレイアウト形状に関するものである。
【背景技術】
【０００２】
近年の半導体装置は、微細化技術の進歩による高集積化が、半導体メーカ間の競争も相俟ってますます加速している。なかでもマイクロプロセッサやＡＳＩＣ、カスタムロジックなどと大容量のメモリを1チップ上に構成したシステムＬＳＩが、実装される製品の性能、差別化を決定付ける、高付加価値を訴求できるキーデバイスとして、各メーカが注力している製品分野である。
【０００３】
これらシステムＬＳＩと呼ばれる半導体装置を設計する上で、ＲＯＭ、ＳＲＡＭと分類されるメモリもハードマクロとして、大小様々なバリエーションが必要とされ、レイアウト設計を行う上でも、ロジック回路の領域で組み合わせて配置し易い為、その形状は四角形である事が事実上の基本仕様として求められている。
【０００４】
大容量のＤＲＡＭを搭載する際も、同様の四角形形状が基本仕様として求められてきた。ここでまずＤＲＡＭを含む半導体装置の基本回路構成を図９に示す。
【０００５】
１０１はメモリセルをマトリックス状に配列したメモリセル領域、１０２は前記メモリセル領域１０１の行方向を選択指示する行デコーダ回路、１０３は前記メモリセル領域１０１の列方向を選択指示する列デコーダ回路、１０４は前記行デコーダ回路１０２および前記列デコーダ回路１０３により選択指示されたメモリセルからデータを読み書きするセンスリードライトアンプ回路、１０５は内部データ入出力線、１０６は外部データ入出力線、１０７は前記センスリードライトアンプ回路１０４からのデータを入出力するデータ入出力回路、１０８は行アドレス、１０９は列アドレス、１１０はアドレス制御信号、１１１は前記行デコーダ回路１０２に行方向を指定する前記行アドレス１０８と、前記列デコーダ回路１０３に列方向を指定する前記列アドレス１０９を前記アドレス制御信号１１０に従い選択出力するアドレス入力回路、１１２は外部制御信号、１１３は前記アドレス制御信号１１０を前記外部制御信号１１２に従い出力する制御回路、１１４は内部アドレス制御信号、１１５は待機時に前記アドレス制御信号１１０と等価な内部アドレス制御信号１１４を発生して前記メモリセル領域１０１のリフレッシュ動作を行わせるリフレッシュ回路、１１６はタイミング調整信号、１１７は前記アドレス入力回路１１１と前記制御回路１１３と前記リフレッシュ回路１１５のタイミング調整を前記タイミング調整信号１１６を出力して行うタイミング発生回路、１１８は内部同期クロック信号、１１９は前記データ入出力回路１０７と前記アドレス入力回路１１１と前記制御回路１１３と前記リフレッシュ回路１１５と前記タイミング発生回路１１７の同期を前記内部同期クロック信号１１８を出力して取るクロック発生回路、１２０は外部クロック信号、１２１は１０１〜１０７で構成されるメモリアレイ領域、１２２は１０８〜１２０で構成される制御領域、１２３は前記メモリアレイ領域１２１、前記制御領域１２２で構成される本発明に係る構成回路となる半導体記憶装置、１２４はスタンダードセルで構成される大規模論理回路領域、１２５は冗長救済アドレス記憶装置、１２６は前記冗長救済アドレス記憶装置１２５を前記メモリアレイ領域１２１に接続する冗長救済アドレス線、１２７は前記半導体記憶装置１２３や大規模論理回路領域１２４に接続される外部端子群、１２８は、前記半導体記憶装置１２３、前記大規模論理回路領域１２４、前記冗長救済アドレス記憶装置１２５、前記外部端子群１２７で構成される半導体装置である。
【０００６】
本発明は、前記半導体記憶装置の配置に関するものであるから、図９の詳細な回路動作の説明は割愛する。
【０００７】
図１０は、図９の半導体記憶装置１２３の従来構成であり、２０１は前記メモリアレイ領域１２１に、２０２は前記制御領域１２２に、２０３は前記データ線１０６に、２０４は前記外部制御信号１１２や前記外部クロック信号１２０に相当する。
【０００８】
前記制御領域２０２は、前記メモリアレイ領域２０１に合わせて配置されている為、アスペクト比が大きい配置となる。
【特許文献１】特開２００２−３２４３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、この基本仕様の実現に対して大容量のＤＲＡＭをハードマクロとして構成する場合、プロセスの微細化に伴い、制御回路群の微細化に伴うスケール比の不均衡が顕著になって来ている。
【００１０】
図１１は、図１０の前記制御領域２０２に図９の前記制御領域１２２の構成要素を配置し、主要な配線構成を示したもので、３０１はアドレス入力回路、３０２は制御回路、３０３はリフレッシュ回路、３０４はタイミング発生回路、３０５はクロック発生回路、３０６はアドレス制御信号、３０７は内部アドレス制御信号、３０８はタイミング調整信号、３０９は内部クロック信号である。図１１は説明の為に、各回路の横に接続信号を記載しているが、実際は各回路を構成するレイアウトの上部に複数の配線層と接続層を用いて実現される事は容易に理解される事である。図１１から明らかなように、全体のアスペクト比が大きい為、長辺方向に３０６〜３０９の配線が長くなるので配線遅延時間も延び、速度性能低下の原因となる。また、前記制御領域２０２を構成する３０１〜３０５の論理回路群はプロセス微細化に伴い、スケール則の二乗で面積縮小が実現出来るが、前記メモリアレイ領域２０１を構成するメモリセルの微細化は論理回路を構成するトランジスタの微細化より緩やかな為、長辺方向はメモリセルの微細化に制約を受け、最適な面積縮小が出来ない。
【００１１】
さらに、配線層も前記制約を受ける為、接続自由度も低下し、タイミング関係の性能も低下する要因となる。すなわち、性能、レイアウト面積の削減効果が減少し、最終的に微細化によるコストダウン効果を減少させる事態となっている。
【００１２】
したがって、本発明の目的は、大容量のＤＲＡＭをハードマクロとして構成する場合等、プロセス微細化に伴い、制御回路群の微細化に伴うスケール比の不均衡により面積効率、性能、配線効率の低下要因を防止する半導体記憶装置および半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、メモリセルをマトリックス状に配列したメモリセル領域と、メモリセル領域の行および列方向を選択指示し、選択指示されたメモリセルからデータを読み書きする複数の回路と、読み書きしたデータを入出力するデータ入出力回路の二次元配置が四角形となるように構成されたメモリアレイ領域と、行および列方向を指定するアドレスをアドレス制御信号に従い選択出力するアドレス入力回路と、アドレス制御信号を外部制御信号に従い出力する制御回路と、待機時に外部制御信号の代わりにアドレス制御信号を発生してメモリセル領域のリフレッシュ動作を行わせるリフレッシュ回路と、アドレス入力回路と制御回路とリフレッシュ回路のタイミング調整を行うタイミング発生回路と、データ入出力回路とアドレス入力回路と制御回路とリフレッシュ回路とタイミング発生回路の同期を取るクロック発生回路の二次元配置が四角形となるように構成された制御領域とを備え、制御領域とメモリアレイ領域の相互に接続される側の一辺の長さを合わせることなく構成されている。
【００１４】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリアレイ領域と制御領域が分離配置されている。
【００１５】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリアレイ領域と制御領域が接し、かつ平面から見て凸形状で配置される。
【００１６】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、制御領域が、メモリアレイ領域の特定の辺の任意の位置に接続配置できるようにした。
【００１７】
請求項５記載の半導体記憶装置は、請求項１，２，３または４記載の半導体記憶装置において、制御領域のメモリアレイ領域と接しない少なくとも二辺に外部制御信号の端子が配置されている。
【００１８】
請求項６記載の半導体記憶装置は、請求項１，２，３または４記載の半導体記憶装置において、制御領域を構成する回路の電源配線構成が、制御領域と同一基板上に構成される大規模論理回路の電源配線構成と同じである。
【００１９】
請求項７記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、制御領域を構成する回路の電源は、制御領域と同一基板上に構成される大規模論理回路から供給される。
【００２０】
請求項８記載の半導体記憶装置は、請求項３または４記載の半導体記憶装置において、制御領域を構成する回路の電源は、メモリアレイ領域から供給される。
【００２１】
請求項９記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、データ入出力回路は、制御領域がメモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、制御領域と接続されている部分以外の任意の部分にデータ入出力端子を配置可能とした。
【００２２】
請求項１０記載の半導体記憶装置は、請求項３または４記載の半導体記憶装置において、データ入出力回路は、制御領域がメモリアレイ領域と接するメモリアレイ領域の特定の辺で、制御領域と接している部分以外の任意の部分にデータ入出力端子を配置可能とした。
【００２３】
請求項１１記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、制御領域がメモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、制御領域と接続されている部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されている。
【００２４】
請求項１２記載の半導体記憶装置は、請求項３または４記載の半導体記憶装置において、制御領域がメモリアレイ領域と接するメモリアレイ領域の特定の辺で、制御領域と接している部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されている。
【００２５】
請求項１３記載の半導体装置は、請求項３または４記載の半導体記憶装置における凸形状の片側ずつ凹になっている部分に同一基板上に構成される大規模論理回路が配置されている。
【００２６】
請求項１４記載の半導体装置は、請求項１１記載の半導体記憶装置における冗長救済アドレスデータ設定端子に接続され、制御領域と同一基板上に構成される冗長救済アドレス記憶装置が、凸形状の片側ずつ凹になっている部分に配置されている。
【００２７】
請求項１５記載の半導体記憶装置は、請求項１，２，３または４記載の半導体記憶装置において、制御領域は、複数のメモリアレイ領域を制御可能とした。
【００２８】
請求項１６記載の半導体記憶装置は、請求項２または３記載の半導体記憶装置における制御領域とメモリアレイ領域との配置位置の関係を任意に組み合せて、制御領域でメモリアレイ領域を複数制御可能とした。
【００２９】
請求項１７記載の半導体記憶装置は、請求項２、３または４記載の半導体記憶装置を複数備え、複数のメモリアレイ領域のデータ入出力回路が構成される辺を除く任意の辺同士が複数の半導体記憶装置の任意の組み合わせで接して配置可能とした。
【発明の効果】
【００３０】
本発明の請求項１記載の半導体記憶装置によれば、制御領域とメモリアレイ領域の相互に接続される側の一辺の長さを合わせることなく構成されているので、大容量のＤＲＡＭ等のメモリにおいてレイアウト面積が最適化され、コストダウン効果が得られる。
【００３１】
すなわち、大容量のＤＲＡＭは、大小様々なバリエーションが必要とされるＲＯＭ、ＳＲＡＭと異なり、搭載個数が限られ、半導体装置に占める割合も大きい為、四角形である事は配置し易い必須条件ではない事に着目し、大容量のＤＲＡＭを面積効率、配線効率を最適化して構成し、かつシステムＬＳＩを実現する上でも、レイアウトし易い構成のハードマクロとして提供することができる。
【００３２】
もちろん、本発明の大容量のＤＲＡＭ同様、半導体装置に搭載する上で、四角形である事が配置し易い必須条件ではないメモリであれば、ＲＯＭ、ＳＲＡＭやフラッシュに代表される不揮発性メモリなど、あらゆるメモリに本発明を適用する事は可能である。
【００３３】
請求項２ではメモリアレイ領域と制御領域が分離配置され、請求項３ではメモリアレイ領域と制御領域が接し、かつ平面から見て凸形状で配置されているので、制御領域の周辺に配置される大規模論理回路の論理回路配置の自由度を増し、接続容易性を向上させることができる。
【００３４】
請求項４では、制御領域が、メモリアレイ領域の特定の辺の任意の位置に接続配置できるようにしたので、データ入出力回路に接続される外部データ入出力線と、制御領域を相互に干渉する事のない位置に、自由に変更する事が可能となる。
【００３５】
請求項５では、制御領域のメモリアレイ領域と接しない少なくとも二辺に外部制御信号の端子が配置されているので、制御領域の配置および配線の構成自由度が増す為、より最適な面積縮小が実現出来る。
【００３６】
請求項６では、制御領域を構成する回路の電源配線構成が、制御領域と同一基板上に構成される大規模論理回路の電源配線構成と同じであるので、大規模論理回路を含む半導体装置の配線効率が向上する。
【００３７】
請求項７では、制御領域を構成する回路の電源は、制御領域と同一基板上に構成される大規模論理回路から供給されるので、メモリアレイ領域と制御領域が分離配置される場合に有効である。
【００３８】
請求項８では、制御領域を構成する回路の電源は、メモリアレイ領域から供給されるので、メモリアレイ領域と制御領域が接して配置される場合に有効である。
【００３９】
請求項９では、データ入出力回路は、制御領域がメモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、制御領域と接続されている部分以外の任意の部分にデータ入出力端子を配置可能としたので、データ入出力端子に接続される外部データ入出力線の位置の自由度が増す。
【００４０】
請求項１０では、データ入出力回路は、制御領域がメモリアレイ領域と接するメモリアレイ領域の特定の辺で、制御領域と接している部分以外の任意の部分にデータ入出力端子を配置可能としたので、請求項９と同様の効果が得られる。
【００４１】
請求項１１では、制御領域がメモリアレイ領域と分離した配置で接続される側のメモリアレイ領域の特定の辺で、制御領域と接続されている部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されているので、冗長救済アドレスデータ設定端子に接続される冗長救済アドレス記憶装置の冗長救済アドレス線が短くなり、半導体装置に占める冗長救済アドレス線の配線層の割合を少なくすることができる。
【００４２】
請求項１２では、制御領域がメモリアレイ領域と接するメモリアレイ領域の特定の辺で、制御領域と接している部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されているので、請求項１１と同様の効果が得られる。
【００４３】
本発明の請求項１３記載の半導体装置によれば、請求項３または４記載の半導体記憶装置における凸形状の片側ずつ凹になっている部分に制御領域と同一基板上に構成される大規模論理回路が配置されているので、制御領域の周辺に配置される大規模論理回路配置の自由度が増し、接続容易性を向上させることができる。
【００４４】
本発明の請求項１４記載の半導体装置によれば、請求項１１記載の半導体記憶装置における冗長救済アドレスデータ設定端子に接続され、制御領域と同一基板上に構成される冗長救済アドレス記憶装置が、凸形状の片側ずつ凹になっている部分に配置されているので、冗長救済アドレスデータ設定端子に接続される冗長救済アドレス記憶装置の冗長救済アドレス線が短くなり、一般的に接地電位で配線層を固定して配置されるシールド線を用いることによる、冗長救済アドレス線と他の信号線との相互干渉に対する考慮も少なくて済み、半導体装置に占める冗長救済アドレス線の配線層の割合を少なくする事が可能となる。
【００４５】
請求項１５では、制御領域は、複数のメモリアレイ領域を制御可能としたので、半導体装置を実現する上で面積効率が向上する効果が大きい。
【００４６】
請求項１６では、請求項２または３記載の半導体記憶装置における制御領域とメモリアレイ領域との配置位置の関係を任意に組み合せて、制御領域でメモリアレイ領域を複数制御可能としたので、請求項１５と同様の効果が得られるとともに、制御領域の周辺に配置される大規模論理回路の論理回路配置の自由度を増し、接続容易性を向上させることができる。
【００４７】
請求項１７では、請求項２、３または４記載の半導体記憶装置を複数備え、複数のメモリアレイ領域のデータ入出力回路が構成される辺を除く任意の辺同士が複数の半導体記憶装置の任意の組み合わせで接して配置可能としたので、大規模論理回路の論理回路配置の自由度を増し、接続容易性を向上させる事ができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００４９】
本発明の第１の実施形態を図１および図２に基づいて説明する。
【００５０】
図１は本発明の第１の実施の形態に係わる半導体記憶装置の構成図を示している。なお、以下の実施形態において半導体装置の基本回路構成は図９と同様であり、その説明は省略する。
【００５１】
図１において、４０１はメモリアレイ領域、４０２は制御領域、４０３は外部データ入出力線、４０４は外部制御信号である。
【００５２】
制御領域４０２は、メモリアレイ領域４０１に配置長さを合わせる事無く、制御領域４０２だけで最適な構成となるように配置されている。この場合、メモリアレイ領域４０１と制御領域４０２が接し、かつ平面から見て凸形状で配置される。また、外部データ入出力線４０３が接続されるデータ入出力回路は、制御領域４０２がメモリアレイ領域４０１と接するメモリアレイ領域４０１の特定の辺で、制御領域４０２と接している部分以外の任意の部分にデータ入出力端子を配置可能とした。
【００５３】
図２は、図１の制御領域４０２に図９の制御領域１２２の構成要素を配置し、主要な配線構成を示したもので、５０１はアドレス入力回路、５０２は制御回路、５０３はリフレッシュ回路、５０４はタイミング発生回路、５０５はクロック発生回路、５０６はアドレス制御信号、５０７は内部アドレス制御信号、５０８はタイミング調整信号、５０９は内部クロック信号である。制御領域のアスペクト比が小さい為、５０６〜５０９の配線は最適化されており配線遅延時間も最小となり、性能低下の原因とはならない。また、メモリアレイ領域４０１を構成するメモリセルの微細化は論理回路を構成するトランジスタの微細化より緩やかであるが、制御領域４０２を構成する５０１〜５０５の論理回路群はメモリセルの微細化とは無関係にスケール則の二乗で面積縮小が実現出来るので、最適な面積縮小が実現出来る。
【００５４】
さらに、図１の外部制御信号４０４は、制御領域４０２の少なくとも2辺以上に配置される構成を取る事で、制御領域４０２の配置および配線の構成自由度が増す為、より最適な面積縮小が実現出来る。制御領域４０２に接続される、図９に示されるようなスタンダードセルで構成される大規模論理回路１２４においても、接続先が分散される為に、凸型形状の片側ずつ凹になっている部分を含め、制御領域４０２の周辺に配置される大規模論理回路配置の自由度が増し、それはすなわち接続容易性の向上を意味する事となる。
【００５５】
なお、制御領域４０２を構成する回路の電源配線構成が、制御領域４０２と同一基板上に構成される大規模論理回路１２４の電源配線構成と同じであってもよい。また、制御領域４０２を構成する回路の電源は、メモリアレイ領域４０１から供給されてもよい。また、上記半導体記憶装置における凸形状の片側ずつ凹になっている部分に、制御領域４０２と同一基板上に構成される大規模論理回路１２４を配置してもよい。
【００５６】
本発明の第２の実施形態を図３に基づいて説明する。
【００５７】
図３は本発明の第２の実施の形態に係わる半導体記憶装置の構成図を示している。
【００５８】
図３において、６０１はメモリアレイ領域、６０２は制御領域、６０３は外部データ入出力線、６０４は外部制御信号、６０５はメモリアレイ領域６０１と制御領域６０２の接続線である。制御領域６０２の構成は、図２と同様であるので、説明は割愛する。
【００５９】
制御領域６０２は、メモリアレイ領域６０１に配置長さを合わせる事無く、制御領域６０２だけで最適な構成となるように配置されている。この場合、メモリアレイ領域６０１と制御領域６０２が分離配置されている。また、外部データ入出力線６０３が接続されるデータ入出力回路は、制御領域６０２がメモリアレイ領域６０１と分離した配置で接続される側のメモリアレイ領域６０１の特定の辺で、制御領域６０２と接続されている部分以外の任意の部分にデータ入出力端子を配置可能とした。
【００６０】
上記のように制御領域６０２は、メモリアレイ領域６０１と分離配置する事も可能であり、第１の実施形態と同様に図９に示されるようなスタンダードセルで構成される大規模論理回路１２４の論理回路配置の自由度を増し、接続容易性を向上させる事が出来る。
【００６１】
なお、制御領域６０２を構成する回路の電源は、制御領域６０２と同一基板上に構成される大規模論理回路１２４から供給されてもよい。
【００６２】
本発明の第３の実施形態を図４および図５に基づいて説明する。
【００６３】
図４は本発明の第３の実施の形態に係わる半導体記憶装置の構成図を示している。
【００６４】
図４において、７０１はメモリアレイ領域、７０２は制御領域、７０３は外部データ入出力線、７０４は外部制御信号である。制御領域７０２の構成は、図２と同様であるので、説明は割愛する。
【００６５】
制御領域７０２は、メモリアレイ領域７０１に配置長さを合わせる事無く、制御領域７０２だけで最適な構成となるように配置されている。この場合、第１の実施形態と同様の構成において、制御領域７０２が、メモリアレイ領域７０１の特定の辺の任意の位置に接続配置できるようにした。
【００６６】
上記のように、制御領域７０２は、メモリアレイ領域７０１の特定の辺ならどの位置でも接続配置出来て、かつ外部データ入出力線７０３の位置も自由に配置出来るので、第１，２の実施形態と同様、図９に示されるようなスタンダードセルで構成される大規模論理回路１２４の論理回路配置の自由度が増し、接続容易性を向上させる事が出来る。
【００６７】
図５は図４の配置位置の変更に関わる構成を示している。
【００６８】
図５において、８０１は制御領域、８０２はメモリアレイ領域との信号を入出力する為の接続線、８０３は接続線８０２の信号をメモリアレイ領域の回路に伝達する為に接続線８０２と垂直方向に配置されている内部接続線、８０４は外部データ入出力線、８０５は外部データ入出力線８０４の信号をメモリアレイ領域の回路に伝達する為に外部データ入出力線８０４と垂直方向に配置されている内部データ入出力線である。接続線８０２と内部接続線８０３、外部データ入出力線８０４と内部データ入出力線８０５の接続位置は接続線８０２や、外部データ入出力線８０４を内部接続線８０３や内部データ入出力線８０５と垂直方向を維持したまま、スライドさせ、各々交差する位置で接続する事により、外部データ入出力線８０４や、制御領域８０１を相互に干渉する事のない位置に、自由に変更する事が可能となる。
【００６９】
本発明の第４の実施形態を図６に基づいて説明する。
【００７０】
図６は本発明の第４の実施の形態に係わる半導体記憶装置の構成図を示している。
【００７１】
図６において、９０１はメモリアレイ領域、９０２は制御領域、９０３は外部データ入出力線、９０４は外部制御信号、９０５は冗長救済アドレス記憶装置、９０６はメモリアレイ領域９０１が冗長救済アドレス記憶装置９０５に接続される冗長救済アドレス線である。制御領域９０２の構成は、図２と同様であるので、説明は割愛する。
【００７２】
制御領域９０２は、メモリアレイ領域９０１に配置長さを合わせる事無く、制御領域９０２だけで最適な構成となるように配置されている。この場合、第１の実施形態と同様の構成において、制御領域９０２がメモリアレイ領域と接するメモリアレイ領域９０１の特定の辺で、制御領域９０２と接している部分以外の任意の部分に冗長救済アドレスデータ設定端子が配置されている。そして、冗長救済アドレスデータ設定端子に接続され、制御領域９０２と同一基板上に構成される冗長救済アドレス記憶装置９０５が、凸形状の片側ずつ凹になっている部分に配置されている。
【００７３】
上記のように冗長救済アドレス記憶装置９０５が、メモリアレイ領域９０１、制御領域９０２からなる凸型形状の片側ずつ凹になっている部分に配置すれば、冗長救済アドレス線９０６は短くなり、一般的に接地電位で配線層を固定して配置されるシールド線を用いることによる、冗長救済アドレス線９０６と他の信号線との相互干渉に対する考慮も少なくて済み、半導体装置に占める冗長救済アドレス線９０６の配線層の割合を少なくする事が可能となる。
【００７４】
外部データ入出力線９０３や外部制御信号９０４は、冗長救済アドレス記憶装置９０５の上層の配線層を通過可能であるので、第１，２，３の実施形態と同様、図９に示されるようなスタンダードセルで構成される大規模論理回路１２４の論理回路配置との接続容易性は維持する事が出来る。
【００７５】
本発明の第５の実施形態を図７に基づいて説明する。
【００７６】
図７は本発明の第５の実施の形態に係わる半導体記憶装置の構成図を示している。
【００７７】
図７において、１００１はメモリアレイ領域、１００２は制御領域、１００３は外部データ入出力線、１００４は外部制御信号である。制御領域１００２の基本構成は、本発明に関わる二次元配置四角形に最適化する意味において図２と同様であるので、説明は割愛する。
【００７８】
制御領域１００２は、メモリアレイ領域１００１に配置長さを合わせる事無く、制御領域１００２だけで最適な構成となるように配置されている。また、制御領域１００２は、複数のメモリアレイ領域１００１を制御可能とした。
【００７９】
上記のように制御領域１００２は、メモリアレイ領域１００１を複数制御可能であるので、半導体装置を実現する上で、面積効果が大きい。また、複数のメモリアレイ領域１００１と制御領域１００２との位置関係は、第１，２，３の実施形態を任意の組み合わせで実現出来るので、やはり第１，２，３の実施形態と同様に図９に示されるようなスタンダードセルで構成される大規模論理回路１２４の論理回路配置の自由度が増し、接続容易性を向上させる事が出来る。
【００８０】
本発明の第６の実施形態を図８に基づいて説明する。
【００８１】
図８は本発明の第６の実施の形態に係わる半導体記憶装置の構成図を示している。
【００８２】
図８において、１１０１は図１説明の半導体記憶装置、１１０２は図３説明の半導体記憶装置、１１０３は図４説明の半導体記憶装置であり、各々の構成、動作の説明は同様であるので割愛する。
【００８３】
上記のように、複数の前記メモリアレイ領域の前記データ入出力回路が構成される辺を除く任意の辺どうし複数の前記半導体記憶装置の任意の組み合わせで接して配置可能であるので、やはり、第１、２、３の実施形態と同様に図９に示されるようなスタンダードセルで構成される大規模論理回路の論理回路配置の自由度が増し、また接続容易性も向上させる事が出来る。なお、図８では、半導体記憶装置１１０１〜１１０３で構成される場合を示したが、半導体記憶装置１１０１〜１１０３のいずれか一種類以上の複数の半導体記憶装置で構成してもよい。
【産業上の利用可能性】
【００８４】
本発明にかかる半導体記憶装置は半導体装置のレイアウト面積の最適化、性能の向上に有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態に係わる半導体記憶装置の構成図である。
【図２】本発明の実施形態において制御領域に構成要素を配置した説明図である。
【図３】本発明の第２の実施の形態に係わる半導体記憶装置の構成図である。
【図４】本発明の第３の実施の形態に係わる半導体記憶装置の構成図である。
【図５】図４の配置位置の変更に関わる説明図である。
【図６】本発明の第４の実施の形態に係わる半導体記憶装置の構成図である。
【図７】本発明の第５の実施の形態に係わる半導体記憶装置の構成図である。
【図８】本発明の第６の実施の形態に係わる半導体記憶装置の構成図である。
【図９】ＤＲＡＭを含む半導体装置の基本回路構成図である。
【図１０】図９の半導体記憶装置の従来の構成図である。
【図１１】図１０の制御領域に構成要素を配置した説明図である。
【符号の説明】
【００８６】
１０１  メモリセル領域
１０２  行デコーダ回路
１０３  列デコーダ回路
１０４  センスリードライトアンプ回路
１０５  内部データ入出力線
１０６  外部データ入出力線
１０７  データ入出力回路
１０８  行アドレス
１０９  列アドレス
１１０  アドレス制御信号
１１１  アドレス入力回路
１１２  外部制御信号
１１３  制御回路
１１４  内部アドレス制御信号
１１５  リフレッシュ回路
１１６  タイミング調整信号
１１７  タイミング発生回路
１１８  内部同期クロック信号
１１９  クロック発生回路
１２０  外部クロック信号
１２１  １０１〜１０７で構成されるメモリアレイ領域
１２２  １０８〜１２０で構成される制御領域
１２３  本発明の構成回路となる半導体記憶装置
１２４  スタンダードセルで構成される大規模論理回路領域
１２５  冗長救済アドレス記憶装置
１２６  冗長救済アドレス線
１２７  外部端子群
１２８  半導体装置
２０１  メモリアレイ領域
２０２  制御領域
２０３  データ線
２０４  外部制御信号および外部クロック信号
３０１  アドレス入力回路
３０２  制御回路
３０３  リフレッシュ回路
３０４  タイミング発生回路
３０５  クロック発生回路
３０６  アドレス制御信号
３０７  内部アドレス制御信号
３０８  タイミング調整信号
３０９  内部クロック信号
４０１  メモリアレイ領域
４０２  制御領域
４０３  外部データ入出力線
４０４  外部制御信号
５０１  アドレス入力回路
５０２  制御回路
５０３  リフレッシュ回路
５０４  タイミング発生回路
５０５  クロック発生回路
５０６  アドレス制御信号
５０７  内部アドレス制御信号
５０８  タイミング調整信号
５０９  内部クロック信号
６０１  メモリアレイ領域
６０２  制御領域
６０３  外部データ入出力線
６０４  外部制御信号
６０５  メモリアレイ領域と制御領域の接続線
７０１  メモリアレイ領域
７０２  制御領域
７０３  外部データ入出力線
７０４  外部制御信号
８０１  制御領域
８０２  メモリアレイ領域との接続線
８０３  メモリアレイ領域内の接続線
８０４  外部データ入出力線、
８０５  メモリアレイ領域内のデータ入出力線
９０１  メモリアレイ領域
９０２  制御領域
９０３  外部データ入出力線
９０４  外部制御信号
９０５  冗長救済アドレス記憶装置
９０６  冗長救済アドレス線
１００１  メモリアレイ領域
１００２  制御領域
１００３  外部データ入出力線
１００４  外部制御信号
１１０１  ４０１〜４０２で構成される本発明の半導体記憶装置
１１０２  ６０１〜６０２で構成される本発明の半導体記憶装置
１１０３  ７０１〜７０２で構成される本発明の半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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