(57)【要約】【課題】オーミック層上に形成される金属電極の汚染を防止でき、ゲート絶縁層下部の積層物によるステップカバレージの悪化を緩和でき、積層物間の界面特性を向上できる薄膜トランジスタ及びその製造方法を提供する。【解決手段】薄膜トランジスタは、基板と、基板上に形成されるチャネルと、チャネルの両側に設けられるソースオーミック層及びドレインオーミック層と、ソースオーミック層及びドレインオーミック層及びチャネルを覆うゲート絶縁層と、ゲート絶縁層上に設けられるゲートと、ゲートを覆うILD層と、ILD層及びゲート絶縁層に形成されるコンタクトホールを介してソースオーミック層及びドレインオーミック層に接触するソース電極及びドレイン電極と、ソース電極及びドレイン電極を覆うパッシベーション層とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されるチャネルと、
前記チャネルの両側に設けられるソースオーミック層及びドレインオーミック層と、
前記ソースオーミック層及びドレインオーミック層と前記チャネルとを覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられるゲートと、
前記ゲートを覆うILD層と、
前記ILD層及びゲート絶縁層に形成されるコンタクトホールを介し、前記ソースオーミック層及びドレインオーミック層に接触するソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極を覆うパッシベーション層と、
を備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネルの表面に酸化膜が形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソースオーミック層及びドレインオーミック層が接触する前記チャネルの両端部分は、前記チャネルの中間部分に比べて厚いことを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
基板上にシリコンチャネル物質層とシリコンオーミック物質層とを順に形成する段階と、
前記チャネル物質層とオーミック物質層とをパターニングし、シリコンチャネルと、シリコンチャネルの両側端に接触するソースオーミック層及びドレインオーミック層とを形成する段階と、
前記ソースオーミック層及びドレインオーミック層を覆うゲート絶縁層を形成する段階と、
前記ゲート絶縁層上に前記シリコンチャネルに対応するゲートを形成する段階と、
前記ゲートを覆うILD層(InterLayer Dielectric layer)を前記ゲート絶縁層上に形成する段階と、
前記ILD層とゲート絶縁層とを貫通するコンタクトホールを、前記ソースオーミック層及びドレインオーミック層上にそれぞれ形成する段階と、
前記コンタクトホールを介し、前記ソースオーミック層及びドレインオーミック層に接触するソース電極及びドレイン電極を前記ILD層上に形成する段階と、
前記ソース電極及びドレイン電極を覆うパッシベーション層を、前記ILD層上に形成する段階と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
前記チャネル物質層とオーミック物質層とをパターニングする段階は、
前記ソースオーミック層及びドレインオーミック層に対応する第１の部分と、ソースオーミック層及びドレインオーミック層間の第２の部分とを有し、前記第２の部分は、第１の部分に比べて薄いフォトレジストマスクを前記シリコンオーミック物質層上に形成する段階と、
前記フォトレジストマスクに覆われていない領域のシリコンオーミック物質層と、その下部のシリコンチャネル物質層とを除去する段階と、
少なくとも前記フォトレジストマスクの第２の部分の厚さほど、前記フォトレジストマスク表面全体をアッシングし、前記フォトレジストマスクの第２の部分を除去する段階と、
前記フォトレジストマスクの第１の部分に覆われていないオーミック物質層を除去する段階と、
前記フォトレジストマスクを除去する段階と、
を含むことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記第１の部分と第２の部分とを有する前記フォトレジストマスクをスリットマスクまたはハーフトーンマスクを用いたフォトリソグラフィ法によって形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記シリコンチャネルと、その上部両側のソースオーミック層及びドレインオーミック層とを形成する前に、前記シリコンチャネル物質層をSPC法(Solid Phase Crystallization：固体晶析法)によって多結晶化する段階をさらに含むことを特徴とする請求項４〜請求項６のうち何れか１項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記SPCは、RTA(Rapid Thermal Annealing)によって行うことを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記ソースオーミック層及びドレインオーミック層を形成した後、熱的酸化によって前記シリコンチャネルの表面に酸化膜を形成する段階をさらに含むことを特徴とする請求項４〜請求項８のうち何れか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに係り、より詳しくは、製造工程欠陥を効果的に減少させることができる薄膜トランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
有機発光ダイオード(Organic Light Emitting Diode；OLED)を用いるAM(Active−Matrix)方式のディスプレイは、基本的に、スイッチングトランジスタと駆動トランジスタとを備える。周知のように、スイッチングトランジスタは、低いオフ電流漏れ特性が要求され、駆動トランジスタは、高い移動度の特性が要求される。
最近、高い移動度の多結晶シリコン薄膜トランジスタのオフ電流を減少させるための研究が多様に進められている。最も一般に知られたオフ電流減少のための方法は、LDD(Low Doped Drain)またはオフセット構造の適用である。
OLEDに適用されるトランジスタで、多結晶シリコンチャネルと、別途のオーミック層を有したソース／ドレインとを備える薄膜トランジスタは、図１に示すようなトップゲート構造を有する。図１は、OLEDディスプレイの駆動トランジスタと、これに接続されるOLEDの一部構造とを示す断面図である。
図１に示すように、基板10上にバッファ層11が形成され、その上にアイランド形態の多結晶シリコンによるチャネル12が設けられる。このチャネル12の両側には、ドーピングされたシリコン膜によるソース／ドレイン・オーミック層13s，13dが形成され、各ソース／ドレイン・オーミック層13s，13d上には、金属性ソース／ドレイン電極14s，14dが形成される。積層構造上には、ゲート絶縁層15が形成され、ゲート絶縁層15上には、ソース／ドレイン電極14s，14d間に設けられるゲート16が形成される。このゲート16は、絶縁物質からなるパッシベーション層17に覆われており、その上には、ドレイン電極14dに電気的に接続されるOLEDの１つの要素である電極18が形成されている。
このような従来のOLED用トランジスタの構造的な短所は、ソース／ドレイン・オーミック層13s，13d及びその上のソース／ドレイン電極14s，14dがそれぞれ１つの積層を形成するので、この部分におけるステップカバレージが良好ではなく、従って、この上に形成されるゲート絶縁層15に亀裂が生ずる場合があるという点である。このようなステップカバレージの不良は、十分な厚さのゲート絶縁層15によって解消できるが、この場合、ゲート絶縁層15の厚さ増大による素子の特性低下が不可避である。また、ゲート絶縁層15の亀裂は、ゲート16のパターニング時、エッチャントがゲート絶縁層15の亀裂部分を介して入り込み、ソース／ドレイン・オーミック層13s，13d上のソース／ドレイン電極14s，14dを損傷させることがある。そして、チャネル12の表面洗浄時、チャネル洗浄液がソース／ドレイン電極14s，14d物質に対して溶解性を有する場合、かようなソース／ドレイン電極14s，14dは、洗浄液によって汚染され、チャネル12の界面特性を悪化させる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は、オーミック層上に形成される金属電極の汚染を防止できる薄膜トランジスタ、及びその製造方法を提供するところにある。
本発明の技術的課題は、ゲート絶縁層下部の積層物によるステップカバレージの悪化を緩和できる薄膜トランジスタ、及びその製造方法を提供するところにある。
本発明の技術的課題は、向上した積層物間界面特性を有する薄膜トランジスタ、及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前述したような技術的課題を達成するために本発明による薄膜トランジスタは、基板と、前記基板上に形成されるチャネルと、前記チャネルの両側に設けられるソースオーミック層及びドレインオーミック層と、前記ソースオーミック層及びドレインオーミック層と前記チャネルとを覆うゲート絶縁層と、前記ゲート絶縁層上に設けられるゲートと、前記ゲートを覆うILD層(InterLayer Dielectric layer)と、前記ILD層及びゲート絶縁層に形成されるコンタクトホールを介し、前記ソースオーミック層及びドレインオーミック層に接触するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極を覆うパッシベーション層とを備えることを特徴とする。
本発明において、前記チャネルの表面に酸化膜を形成することができる。
本発明において、前記ソースオーミック層及びドレインオーミック層が接触する前記チャネルの両端部分は、前記チャネルの中間部分に比べて厚いことが好ましい。
そして、本発明による薄膜トランジスタの製造方法は、基板上にシリコンチャネル物質層とシリコンオーミック物質層とを順に形成する段階と、前記チャネル物質層とオーミック物質層とをパターニングし、シリコンチャネルと、シリコンチャネルの両側端に接触するソースオーミック層及びドレインオーミック層とを形成する段階と、前記ソースオーミック層及びドレインオーミック層を覆うゲート絶縁層を形成する段階と、前記ゲート絶縁層上に前記シリコンチャネルに対応するゲートを形成する段階と、前記ゲートを覆うILD層を前記ゲート絶縁層上に形成する段階と、前記ILD層とゲート絶縁層とを貫通するコンタクトホールを、前記ソースオーミック層及びドレインオーミック層上にそれぞれ形成する段階と、前記コンタクトホールを介し、前記ソースオーミック層及びドレインオーミック層に接触するソース電極及びドレイン電極を前記ILD層上に形成する段階と、前記ソース電極及びドレイン電極を覆うパッシベーション層を、前記ILD層上に形成する段階とを含むことを特徴とする。
本発明において、前記チャネル物質層とオーミック物質層とをパターニングする段階は、前記ソースオーミック層及びドレインオーミック層に対応する第１の部分と、ソースオーミック層及びドレインオーミック層間の第２の部分とを有し、前記第２の部分は、第１の部分に比べて薄いフォトレジストマスクを、前記シリコンオーミック物質層上に形成する段階と、前記フォトレジストマスクに覆われていない領域のシリコンオーミック物質層と、その下部のシリコンチャネル物質層とを除去する段階と、少なくとも前記フォトレジストマスクの第２の部分の厚さだけ、前記フォトレジストマスク表面全体をアッシングし、前記フォトレジストマスクの第２の部分を除去する段階と、前記フォトレジストマスクの第１の部分に覆われていないオーミック物質層を除去する段階と、前記フォトレジストマスクを除去する段階とを含む構成とすることができる。
本発明において、前記第１の部分と第２の部分とを有する前記フォトレジストマスクを、スリットマスクまたはハーフトーンマスクを用いたフォトリソグラフィ法によって形成することができる。
本発明による製造方法は、前記シリコンチャネルと、その上部両側のソースオーミック層及びドレインオーミック層とを形成する前に、前記シリコンチャネル物質層を、SPC(Solid Phase Crystallization：固体晶析法)法によって多結晶化する段階をさらに含むことができ、前記SPCは、RTA(Rapid Thermal Annealing)によって行える。
本発明による製造方法は、前記ソースオーミック層及びドレインオーミック層を形成した後、熱的酸化により、前記シリコンチャネルの表面に酸化膜を形成する段階をさらに含むように構成できる。
【発明の効果】
【０００５】
本発明によれば、OLEDディスプレイに適したトップゲート方式の薄膜トランジスタを得ることができる。従来のトップゲート方式の薄膜トランジスタは、界面の洗浄時、ソース／ドレイン電極を形成する金属による汚染により、チャネル及びゲートに界面特性不良が発生する可能性が大きいが、本発明は、チャネル洗浄時、金属性ソース／ドレイン電極物質が形成されていないので、それによる汚染が防止される。
また、オーミック層と電極とが異なる層に分離されることにより、従来のようなステップカバレージの不良が発生せず、従って、これによるゲート絶縁層の亀裂が発生しない。一方、ゲート絶縁層に亀裂が生じても、その下部に金属電極物質がないので、従来のように、このゲート絶縁層の亀裂を介して浸透したエッチャントによる電極物質の溶解の問題が発生しない。
本発明は、チャネルの酸化処理によって界面トラップ密度を低下させ、これにより、薄膜トランジスタの特性を良好に維持させる。かような本発明の製造方法は、OLEDディスプレイの製造に適する。
【発明を実施するための最良の形態】
【０００６】
以下、添付した図面に基づき本発明による好適な実施例を詳細に説明する。
図２は、OLEDディスプレイに適用された本発明の一実施形態による多結晶シリコン薄膜トランジスタの概略的断面図を示す。
図２に示すように、基板20上にバッファ層21が形成され、バッファ層21上にアイランド形態の多結晶シリコンによるチャネル22が形成される。バッファ層21は、周知のように、単一のシリコン酸化物層、またはシリコン酸化物層と窒素酸化物層とによる複層構造を有する。
チャネル22の両側には、ドーピングされたシリコン膜によるソースオーミック層23s及びドレインオーミック層23dが形成されている。ソース／ドレイン・オーミック層23s，23dは、チャネル22と共にパターニングされることにより、ソース／ドレイン・オーミック層23s，23dの相互対向する内側エッジを除外した外側エッジがチャネル22の両側エッジに一致する。
ソース／ドレイン・オーミック層23s，23d上には、ゲート絶縁層24及びゲート25が順に形成されている。ゲート25は、ソースオーミック層23sとドレインオーミック層23dとの間に設けられる。そして、ゲート25上には、ILD層26が形成され、この上に、ソース電極27s及びドレイン電極27dが形成されている。ソース電極27s及びドレイン電極27dは、ILD層26とゲート絶縁層24とを貫通するコンタクトホールHを介し、ソースオーミック層23sとドレインオーミック層23dとにそれぞれ接触する。
ILD層26上には、ソース電極27s及びドレイン電極27dを覆うパッシベーション層28が形成され、この上には、OLEDの１つの要素である電極29が形成される。電極29は、パッシベーション層28に形成されたビアホール28aを介してドレイン電極27dに接触する。
前述したような構造を有する本発明による薄膜トランジスタは、シリコン膜によるソース／ドレイン・オーミック層23s，23dが、その上部のソース／ドレイン電極27s，27dと、ゲート絶縁層24及びILD層26によって分離されているという特徴がある。従って、ゲート絶縁層24の下部積層物の厚さが薄くなり、従って、ゲート絶縁層24のステップカバレージが向上する。
図３は、本発明の他の実施形態による薄膜トランジスタの部分を抜粋した断面図である。図３に示すように、チャネル22の表面に、熱的酸化によるシリコン酸化物層22aが形成されている。そして、チャネル22の厚さは、ソースオーミック層23s及びドレインオーミック層23dの下部に比べてその中間部分が薄い。ソースオーミック層23s及びドレインオーミック層23dに覆われていないチャネル22の中間部分の表面は、ソース／ドレイン・オーミック層23s，23dの製造後、パターニング時にエッチングされた部分であり、チャネル22の表面に残存しうるシリコンオーミック物質を完全に除去し、ソースオーミック層23sとドレインオーミック層23dとのショートなどを防止するためのものである。このようなチャネル22のオーバーエッチング部分は、ソース／ドレイン・オーミック層23s，23dのパターニング時、別途のエッチング過程によって処理され、これは、適用されることが好適な選択的要素である。
一方、チャネル22の表面には、熱的酸化によるシリコン酸化物層22aが形成されている。これは、ゲート絶縁層24とチャネル22との間の界面トラップ密度低下のような界面特性向上に寄与する。このようなシリコン酸化物層22aは選択的でありが、やはり適用することが好ましい。
以下、本発明による薄膜トランジスタの製造方法の一実施形態を、図4A〜図4Pを参照しながら詳細に説明する。
図4Aに示すように、プラスチックまたはガラス基板20上に、100nm〜500nm厚のシリコン酸化物質(SiO2)、100nm〜200nm厚の非晶質シリコン、50nm〜100nm厚のn+ドープされた非晶質シリコンを順に蒸着し、バッファ層21、シリコンチャネル物質層22’、オーミック物質層23を得る。このとき、蒸着には、PECVD(Plasma Enhanced Chemical Vapor Deposition)法が用いられる。このような状態でRTAによるSPCを行い、チャネル物質層22’とオーミック物質層23とを多結晶化する。このとき、RTAは、700℃〜750℃温度下で約5分〜20分間処理する。
図4Bに示すように、オーミック物質層23上に、フォトレジストマスク30を形成する。フォトレジストマスク30は、前述の薄膜トランジスタのチャネル22の両側部に設けられるソースオーミック層23s及びドレインオーミック層23dに対応する厚い第１の部分31と、これらの間の薄い第２の部分32とを有する。このような厚さが異なる第１の部分31と第２の部分32とを有するフォトレジストマスク30は、局部的に異なる露光量を示すスリットマスクやハーフトーンマスクを用いたフォトレジストの露光、及びこの現像を介して得ることができる。このようなスリットマスクやハーフトーンマスクを用いて露光量差による立体的フォトマスクを製造する技術は、当分野で一般的なので具体的な説明は省略する。
図4Cに示すように、フォトレジストマスク30に覆われていないオーミック物質層23及びその下部のチャネル物質層22’をエッチングする。このようなエッチングによれば、オーミック物質層23の下部には、チャネル物質層22’のパターニング結果物であるシリコンチャネル22が形成され、そしてチャネル22上には、半加工状態のオーミック物質層23がチャネル22と同一のパターンで残留する。
図4Dに示すように、フォトレジストマスク30を酸素雰囲気とプラズマ雰囲気とでアッシングし、フォトレジストマスク30の第２の部分32を除去し、その両側の第１の部分31は残す。このとき、第１の部分31も共にアッシングされるため、第２の部分32が除去される過程で厚さが薄くなる。
図4Eに示すように、フォトレジストマスク30の第１の部分31に覆われていないチャネル22の表面をエッチャントを用いて薄くエッチングし、露出されたチャネル22の表面に残留するオーミック物質層23の残留物を完全に除去する。その後、フォトレジストマスク30をストリップした後、フッ酸による洗浄過程を経る。
図4Fに示すように、700℃〜750℃の高温酸素雰囲気で、熱的酸化によってチャネル22の表面に酸化膜22aを形成する。このとき、チャネル22の表面だけではなく、ソースオーミック層23s及びドレインオーミック層23dの表面にも、酸化膜22aが形成される。
図4Gに示すように、積層上に、50nm〜100nm厚のSiO2ゲート絶縁層24をPECVD法によって形成する。
図4Hに示すように、ゲート絶縁層24上にゲート25を形成する。ゲート25は、ゲート物質層の蒸着及びパターニング過程を介して得られる。ゲート物質層の蒸着は、スパッタリング法によって形成され、パターニングは、一般的なフォトリソグラフィ法を適用する。ゲート25は、単一または多重の金属層、例えば、Mo単一層またはAl/Mo、AlNd/Mo、Mo/Al/MoまたはMo/AlNd/Mo積層構造の多重層構造を有する。このようなゲート25の構造は一般的なものであり、本発明の技術的範囲を制限しない。
図4Iに示すように、ゲート絶縁層24上に、ゲート25を覆うILD層26を形成する。ILD層26は、例えば、PECVD法によって形成されるSiO2膜である。
図4Jに示すように、ILD層26とゲート絶縁層24とを貫通し、その下部のソースオーミック層23sとドレインオーミック層23dとの表面にまで到るコンタクトホールHを形成する。
図4Kに示すように、ILD層26上に電極物質層27を形成する。このとき、電極物質層27がコンタクトホールHにも充填されることにより、電極物質層27、並びにソースオーミック層23s及びドレインオーミック層23dと電気的に接触する。このとき、電極物質層27は、周知の物質で形成することができ、好ましくは、ゲート25を形成する物質と同一物質で形成することができる。
図4Lに示すように、電極物質層27をパターニングし、ソースオーミック層23sに接続されるソース電極27sと、ドレインオーミック層23dに接続されるドレイン電極27dとを得る。
図4Mに示すように、ソース電極27s及びドレイン電極27dを覆うパッシベーション層28を形成する。パッシベーション層28は、PECVDによって形成されるSiNx膜を用いることができる。
図4Nに示すように、パッシベーション層28に、ドレイン電極27dに通じるビアホール28aを一般的なパターニング法によって形成する。
図4Oに示すように、パッシベーション層28の表面が均等ではなく、この平坦化が要求される場合、平坦化層30を追加的に形成し、ここにパッシベーション層28のビアホール28aと連通するビアホール30aを形成する。ここで、パッシベーション層28のビアホール28aと平坦化層30のビアホール30aは、同時に形成してもよい。
図4Pに示すように、OLEDの１つの要素である電極、例えば、アノード電極29を形成する。アノード電極29の物質は、OLEDの場合ITO(酸化インジウム錫)またはIZO(酸化インジウム亜鉛)のような透明導電性物質で形成される。
この後、OLEDディスプレイの製造のための追加工程を進め、目的とするディスプレイを得る。
このような本願発明の理解を助けるためにいくつかの模範的な実施形態を説明し、添付した図面に示しているが、このような実施形態は、本願発明を制限するものではなく、例示した構造と配列とに限定されるものではなく、当業者が多様な異なる修正を加えることができる。
【産業上の利用可能性】
【０００７】
本発明は、オーミック層上に形成される金属電極の汚染を防止でき、ゲート絶縁層下部の積層物によるステップカバレージの悪化を緩和でき、向上した積層物間の界面特性を有する薄膜トランジスタ及びその製造方法に用いられうる。
【図面の簡単な説明】
【０００８】
【図１】トップゲート方式の従来の薄膜トランジスタの概略的断面図である。
【図２】本発明の一実施形態による薄膜トランジスタの概略的断面図である。
【図３】本発明の他の実施形態による薄膜トランジスタの部分抜粋断面図である。
【図４Ａ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｂ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｃ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｄ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｅ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｆ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｇ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｈ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｉ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｊ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｋ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｌ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｍ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｎ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｏ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【図４Ｐ】本発明の一実施形態による薄膜トランジスタの概略的製造工程図である。
【符号の説明】
【０００９】
２０    基板
２１    バッファ層
２２    チャネル
２３ｓ    ソースオーミック層
２３ｄ    ドレインオーミック層
２４    ゲート絶縁層
２５    ゲート
２６    ＩＬＤ層
２７ｓ    ソース電極
２７ｄ    ドレイン電極
２８    パッシベーション層
２８ａ    ビアホール
２９    ＯＬＥＤの１つの要素である電極
Ｈ    コンタクトホール
【図１】
2007300080.tif 000003
【図２】
2007300080.tif 000004
【図３】
2007300080.tif 000005
【図４Ａ】
2007300080.tif 000006
【図４Ｂ】
2007300080.tif 000007
【図４Ｃ】
2007300080.tif 000008
【図４Ｄ】
2007300080.tif 000009
【図４Ｅ】
2007300080.tif 000010
【図４Ｆ】
2007300080.tif 000011
【図４Ｇ】
2007300080.tif 000012
【図４Ｈ】
2007300080.tif 000013
【図４Ｉ】
2007300080.tif 000014
【図４Ｊ】
2007300080.tif 000015
【図４Ｋ】
2007300080.tif 000016
【図４Ｌ】
2007300080.tif 000017
【図４Ｍ】
2007300080.tif 000018
【図４Ｎ】
2007300080.tif 000019
【図４Ｏ】
2007300080.tif 000020
【図４Ｐ】
2007300080.tif 000021