(57)【要約】【課題】本発明は、シリアルメモリ及びその制御方法において、それに格納されたデータの読み出し又は書き込みに要する処理時間の短縮を図る。【解決手段】シリアルメモリ１０を読み出しモードに導入する導入コマンドＣＭＤ０をシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力し、アドレスのインクリメントを指定する第１のモード切替えコマンドＣＭＤ１と第１の先頭アドレスＡＤＲ１がアサインされた第１の共用アドレスデータＡＣ１をシリアルデータバスに入力し、アドレスをインクリメントしながら格納データＤ１を読み出してシリアルデータバスＳＩＯ０〜ＳＩＯ３から出力する。続いて、デクリメントを指定する第２のモード切替えコマンドＣＭＤ２と第２の先頭アドレスＡＤＲ２がアサインされた第２の共用アドレスデータＡＣ２を入力し、デクリメントしながら格納データＤ２を読み出してシリアルデータバスＳＩＯ０〜ＳＩＯ３から出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のビットからなるデータがアドレスの指定により格納された記憶領域と、所定の転送フォーマットに従って前記データがシリアルに出力される複数のシリアルデータバスと、を備えたシリアルメモリであって、
前記転送フォーマットは、
前記シリアルメモリを読み出し又は書き込みモードに導入する導入コマンドを、前記シリアルデータバスに入力し、
所定のコマンドと読み出し又は書き込みの先頭アドレスとがアサインされた複数のビットからなる共用アドレスデータを、前記シリアルデータバスに入力し、
前記シリアルデータバスを介して、前記データを、前記所定のコマンド及び前記先頭アドレスに従って読み出し又は書き込むことを特徴とするシリアルメモリ。
【請求項２】
前記共用アドレスデータの複数のビットのうち、前記所定のコマンドのビット幅をα、前記先頭アドレスの最大値を表すのに必要なアドレスビット幅をＭ、前記複数のシリアルデータバスのバス幅をＮ、（Ｍ＋α）／Ｎで決定される自然数をＪとするとき、
前記所定のコマンドのビット幅αは、
１≦α≦（Ｎ×Ｊ）−Ｍ，ただし（Ｎ×Ｊ）＞Ｍ  
を満たすことを特徴とする請求項１記載のシリアルメモリ。
【請求項３】
前記先頭アドレスが偶数値もしくは奇数値のいずれかに限定される場合、前記所定のコマンドは、前記先頭アドレスの最下位ビットにアサインされていることを特徴とする請求項１記載のシリアルメモリ。
【請求項４】
前記所定のコマンドは、前記アドレスのインクリメントもしくはデクリメントを指定するモード切替えコマンドであることを特徴とする請求項１、２、３のいずれかに記載のシリアルメモリ。
【請求項５】
複数のビットからなるデータがアドレスの指定により格納された記憶領域と、所定の転送フォーマットに従って前記データがシリアルに出力される複数のシリアルデータバスと、を備えたシリアルメモリの制御方法であって、
前記転送フォーマットは、
前記シリアルメモリを読み出し又は書き込みモードに導入する導入コマンドを、前記シリアルデータバスに入力し、
所定のコマンドと読み出し又は書き込みの先頭アドレスとがアサインされた複数のビットからなる共用アドレスデータを、前記シリアルデータバスに入力し、
前記シリアルデータバスを介して、前記データを、前記所定のコマンド及び前記先頭アドレスに従って読み出し又は書き込むことを特徴とするシリアルメモリの制御方法。
【請求項６】
前記共用アドレスデータの複数のビットのうち、前記所定のコマンドのビット幅をα、前記先頭アドレスの最大値を表すのに必要なアドレスビット幅をＭ、前記複数のシリアルデータバスのバス幅をＮ、（Ｍ＋α）／Ｎで決定される自然数をＪとするとき、
前記所定のコマンドのビット幅αは、
１≦α≦（Ｎ×Ｊ）−Ｍ，ただし（Ｎ×Ｊ）＞Ｍ  
を満たすことを特徴とする請求項５記載のシリアルメモリの制御方法。
【請求項７】
前記先頭アドレスが偶数値もしくは奇数値のいずれかに限定される場合、前記所定のコマンドは、前記先頭アドレスの最下位ビットにアサインされていることを特徴とする請求項５記載のシリアルメモリの制御方法。
【請求項８】
前記所定のコマンドは、前記アドレスのインクリメントもしくはデクリメントを指定するモード切替えコマンドであることを特徴とする請求項５、６、７のいずれかに記載のシリアルメモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及びその制御方法に関し、特に、データをシリアルに出力する複数のシリアルデータバスを備えたシリアルメモリ及びその制御方法に関する。
【背景技術】
【０００２】
近年、ＣＲＴやＬＣＤに代わる表示装置として、有機エレクトロルミネッセンス素子（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｔ  Ｄｅｖｉｃｅ：以降、「有機ＥＬ素子」と略称する）素子を用いた有機ＥＬ表示装置が開発されている。特に、有機ＥＬ素子を駆動させるスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以降、「ＴＦＴ」と略称する）を各表示画素に備えたアクティブマトリクス型の有機ＥＬ表示装置が開発されている。
【０００３】
しかしながら、上記有機ＥＬ表示装置では、各表示画素のＴＦＴの特性のばらつきにより、そのＴＦＴに接続される有機ＥＬ素子からなる表示画面の全体に、行単位もしくは列単位の表示むらが生じる場合があった。この表示不良への対策としては、複数のシリアルデータバスを介したデータの読み出し及び書き込み機能を備えたシリアルメモリに、上記表示むらを反映させた補正データを予め記憶させておき、この補正データをもとに、上記表示むらを生じさせないように表示信号を補正した補正表示信号を生成する方法が知られている。
【０００４】
次に、このシリアルメモリについて図面を参照して説明する。図５は、従来例に係るシリアルメモリの概略構成図である。また、図６は、従来例に係るシリアルメモリの制御方法を説明する図であり、データの読み出しの際の転送フォーマットを説明する動作タイミング図を示している。
【０００５】
図５に示すように、シリアルメモリ１１０は、複数のビットからなる補正データが所定のアドレスの指定により格納された記憶領域、不図示の駆動ＬＳＩから供給されるチップセレクト信号ＣＳに対する入力端子、及び補正データの読み出しタイミングを決定するシリアルクロックＳＣＫに対する入力端子を有している。また、後述する導入コマンドやモード切替えコマンドが入力され、かつ上記補正データがシリアル出力される複数のシリアルデータバスＳＩＯ０〜ＳＩＯ３を有している。
【０００６】
次に、このシリアルメモリ１１０の制御のうち、データの読み出しの際の動作タイミングを説明する。なお、以下に述べるシリアルメモリの動作タイミングでは、補正データの読み出しの際に、その記憶領域のアドレスをインクリメントしながら読み出すと共に、デクリメントしながら読み出している。これは、表示される画像が反転表示された場合に、その反転表示された画像に応じて補正データを読み出す必要があるためである。
【０００７】
最初に、図６に示すように、チップセレクト信号ＣＳがロウレベルになると、シリアルメモリ１１０を読み出しモードに導入し、かつアドレスのインクリメントを指定する第１の導入コマンドＣＭＤ３がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。
【０００８】
次に、チップセレクト信号ＣＳがハイレベルになると、上記インクリメントの先頭アドレスがアサインされた第１の先頭アドレスデータＡＤＲ１がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。そして、チップセレクト信号ＣＳが再びロウレベルになると、その間、第１の先頭アドレスデータＡＤＲ１によって指定された先頭アドレスから順に記憶領域のアドレスがインクリメントされながら、対応するアドレスに格納された補正データＣＤ１がシリアルデータバスＳＩＯ０〜ＳＩＯ３から読み出されてシリアル出力される。
【０００９】
次に、チップセレクト信号ＣＳが所定期間ハイレベルとなってロウレベルに戻ると、読み出しモードを終了させる終了コマンドＣＭＤ４がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力され、上記インクリメントを伴う読み出しモードが終了する。
【００１０】
その後、チップセレクト信号ＣＳが所定期間ハイレベルとなってロウレベルに戻ると、シリアルメモリ１１０を再び読み出しモードに導入し、かつアドレスのデクリメントを指定する第２の導入コマンドＣＭＤ５がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。
【００１１】
次に、チップセレクト信号ＣＳがハイレベルになると、上記デクリメントの先頭アドレスがアサインされた第２の先頭アドレスデータＡＤＲ２がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。そして、チップセレクト信号ＣＳが再びロウレベルになると、その間、第２の先頭アドレスデータＡＤＲ２によって指定された先頭アドレスから順に記憶領域のアドレスがデクリメントされながら、対応するアドレスに格納された補正データＣＤ２がシリアルデータバスＳＩＯ０〜ＳＩＯ３から読み出されてシリアル出力される。その後、終了コマンドＣＭＤ４が再び入力され、上記デクリメントを伴う読み出しモードが終了する。さらに、上記読み出しが繰り返される。
【００１２】
なお、図６中の処理時間Ｔ２とは、上記動作タイミングにおいて、第１の導入コマンドＣＭＤ３の入力の開始時点から上記アドレスのインクリメント及びデクリメントを伴う補正データＣＤ１，ＣＤ２の読み出しが終了するまでの時間を意味する。
【００１３】
また、データの書き込みについては、第１及び第２の導入コマンドＣＭＤ３，ＣＭＤ４を書き込みモードに導入するコマンドとする以外は、上記読み出しの動作と同様である。
【００１４】
なお、本願に関連する技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開平０５−３４７０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述したシリアルメモリ１１０がデータ転送レートの高いシステムに用いられた場合、いわゆる高速読み出しモードとして、補正データＣＤ１，ＣＤ２は高速で読み出される必要がある。しかしながら、このシリアルメモリ１１０及びその制御方法の読み出しに要する処理時間Ｔ２は、そのようなデータ転送レートの高いシステムに対応させるためには不十分であった。即ち、シリアルメモリのデータの読み出しに際して、上記処理時間のさらなる短縮が望まれていた。
【課題を解決するための手段】
【００１６】
そこで本発明は、上述したシリアルメモリ及びその制御方法において、それに格納されたデータの読み出しに要する処理時間、さらにはデータの書き込みに要する処理時間の短縮を図るものである。
【００１７】
本発明は、複数のビットからなるデータがアドレスの指定により格納された記憶領域と、所定の転送フォーマットに従って上記データがシリアルに出力される複数のシリアルデータバスと、を備えたシリアルメモリ及びその制御方法であって、以下の特徴を有する。即ち、上記転送フォーマットは、シリアルメモリを読み出し又は書き込みモードに導入する導入コマンドを、シリアルデータバスに入力し、所定のコマンド（例えば、アドレスのインクリメントもしくはデクリメントを指定するモード切替えコマンド）と読み出し又は書き込みの先頭アドレスとがアサインされた複数のビットからなる共用アドレスデータを、シリアルデータバスに入力し、シリアルデータバスを介して、上記記憶領域のデータを、上記所定のコマンド及び先頭アドレスに従って読み出し又は書き込むことを特徴とする。
【００１８】
また、上記シリアルメモリ及びその制御方法において、上記共用アドレスデータの複数のビットのうち、所定のコマンドのビット幅をα、先頭アドレスの最大値を表すのに必要なアドレスビット幅をＭ、複数のシリアルデータバスのバス幅をＮ、（Ｍ＋α）／Ｎで決定される自然数をＪとするとき、所定のコマンドのビット幅αは、１≦α≦（Ｎ×Ｊ）−Ｍ，ただし（Ｎ×Ｊ）＞Ｍ  を満たすことを特徴とする。
【００１９】
もしくは、上記シリアルメモリ及びその制御方法において、先頭アドレスが偶数値もしくは奇数値のいずれかに限定される場合、所定のコマンドは、先頭アドレスの最下位ビットにアサインされていることを特徴とする。
【発明の効果】
【００２０】
本発明のシリアルメモリ及びその制御方法によれば、シリアルメモリに格納されたデータの読み出し又は書き込みに要する処理時間を、従来例に比して短縮することが可能となる。結果として、シリアルメモリがデータ転送レートの高いシステムに適用された場合においても、そのシステムとシリアルメモリとの間に、データ転送に係る処理時間の整合性を確立することが可能となる。即ち、データ転送レートの高いシステムに対するシリアルメモリの適応性を高めることが可能となる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施形態に係るシリアルメモリ及びその制御方法について図面を参照して説明する。図１乃至図４は、本発明の実施形態に係るシリアルメモリ及びその制御方法を説明する図である。ここで、図１は、シリアルメモリの記憶領域のアドレスの配置を示している。図２は、データの読み出しの際の転送フォーマットを説明する動作タイミング図を示している。図３及び図４は、図２の転送フォーマットの詳細を説明する動作タイミング図を示している。なお、図２では、シリアルメモリに入力されるチップセレクト信号ＣＳとシリアルクロックＳＣＫのうち、チップセレクト信号ＣＳのみを示している。また、図３及び図４では、チップセレクト信号ＣＳとシリアルクロックＳＣＫのうち、シリアルクロックＳＣＫのみを示している。
【００２２】
最初に、本実施形態の構成について説明する。本実施形態のシリアルメモリ１０の概略構成は、図５に示した従来例に係るシリアルメモリ１１０の概略構成と同様に、複数のビットからなるデータがアドレスの指定により格納された記憶領域、不図示の駆動ＬＳＩから供給されるチップセレクト信号ＣＳに対する入力端子、データの読み出しタイミングを決定するシリアルクロックＳＣＫに対する入力端子、及び複数（例えば４本）のシリアルデータバスＳＩＯ０〜ＳＩＯ３を備えている。ただしシリアルデータバスの本数（即ちバス幅）は４本に限定されず、それ以下でもそれ以上でもよい。
【００２３】
なお、このシリアルメモリ１０は、特に限定されないが、いわゆる高速シリアルＩ／Ｆ（インターフェイス）メモリであることが好ましい。また、このシリアルメモリ１０では、その記憶領域に格納されたデータ（以降、「格納データ」と略称する）は、例えば、従来例のシリアルメモリ１１０と同様に、表示信号の補正に用いる補正データであるが、その他の用途に用いられるデータであってもよい。例えば、上記格納データは、複数のコマンドからなる演算プログラムや、その演算の対象となる被演算データであってもよい。
【００２４】
また、図１に示すように、上記シリアルメモリ１０の記憶領域は、例えば、アドレス（０００００ｈ）からアドレス（７ＦＦＦＦｈ）を有しているものとする。ここで、例えば、アドレス（０００００ｈ）からアドレス（３ＦＦＦＦｈ）には格納データＤ１が格納されており、アドレス（４００００ｈ）からアドレス（７ＦＦＦＦｈ）には格納データＤ２が格納されているものとする。
【００２５】
次に、上記シリアルメモリ１０からの格納データの読み出しについて説明する。格納データの読み出しは、以下に述べる所定の転送フォーマットに従って行われる。この転送フォーマットでは、図２の動作タイミング図に示すように、最初に、チップセレクト信号ＣＳがハイレベルからロウレベルになると、シリアルメモリ１０を読み出しモードに導入する導入コマンドＣＭＤ０が、シリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。その後、チップセレクト信号ＣＳはハイレベルに戻される。
【００２６】
次に、チップセレクト信号ＣＳが所定期間ハイレベルになった後にロウレベルに戻ると、第１の共用アドレスデータＡＣ１がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。この共用アドレスデータＡＣ１は、格納データを読み出す際のアドレスのインクリメントもしくはデクリメントを指定する第１のモード切換えコマンドＣＭＤ１と、上記インクリメントもしくはデクリメントの際の先頭アドレスがアサインされた第１の先頭アドレスデータＡＤＲ１とからなる１つのデータ群である。
【００２７】
この第１の共用アドレスデータＡＣ１を構成する複数のビットは、図３に示すように、各シリアルデータバスＳＩＯ０〜ＳＩＯ３のビットの時系列である複数のビットにアサインされている。そして、これらの複数のビットのうち、ビットＡ０〜Ａ１３には、最下位ビットから順に、第１の先頭アドレスデータＡＤＲ１がアサインされている。本実施形態では、第１の先頭アドレスデータＡＤＲ１は、特に限定されないが、例えば図１のアドレス（００００ｈ）に対応するものとして説明する。
【００２８】
また、上記複数のビットのうち、第１の先頭アドレスデータＡＤＲ１がアサインされていない空きビットには、第１のモード切換えコマンドＣＭＤ１がアサインされている。本実施形態では、第１のモード切換えコマンドＣＭＤ１はインクリメントを指定するコマンドであるものとし、特に限定されないが、例えば、インクリメントを指定するのに最小限必要な１ビットのコマンド（例えば０もしくは１）であるものとして説明する。ここで、第１のモード切換えコマンドＣＭＤ１は、特に限定されないが、例えば、上記空きビットのうち、最上位ビットＩ／Ｄにアサインされている。
【００２９】
なお、導入コマンドＣＭＤ０は、第１の共用アドレスデータＡＣ１より前の時点における各シリアルデータバスＳＩＯ０〜ＳＩＯ３の各ビットの時系列として、複数のビットＣ０〜Ｃ７にアサインされている。
【００３０】
次に、図２に示すように、チップセレクト信号ＣＳがロウレベルに戻った後、上記第１の共用アドレスデータＡＣ１の第１のモード切換えコマンドＣＭＤ１、及び第１の先頭アドレスデータＡＤＲ１に従って、アドレス（０００００ｈ）からアドレス（３ＦＦＦＦｈ）の格納データＤ１が、インクリメントされながらシリアルデータバスＳＩＯ０〜ＳＩＯ３からシリアルに出力される（図１の矢印参照）。
【００３１】
次に、チップセレクト信号ＣＳが再びハイレベルとなると、第２の共用アドレスデータＡＣ２がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。この第２の共用アドレスデータＡＣ２は、第１の共用アドレスデータＡＣ１と同様に、格納データを読み出す際のアドレスのインクリメントもしくはデクリメントを指定する第２のモード切換えコマンドＣＭＤ２と、上記インクリメントもしくはデクリメントの先頭アドレスがアサインされた第２の先頭アドレスデータＡＤＲ２とからなる１つのデータ群である。
【００３２】
この第２の共用アドレスデータＡＣ２を構成する複数のビットは、図３に示した第１の共用アドレスデータＡＣ１の複数のビットと同様に、各シリアルデータバスＳＩＯ０〜ＳＩＯ３のビットの時系列からなる複数のビットにアサインされる。
【００３３】
そして、これらの複数のビットには、その最下位ビットから順に、第２の先頭アドレスデータＡＤＲ１がアサインされている。本実施形態では、第２の先頭アドレスデータＡＤＲ２は、例えばアドレス（７ＦＦＦＦｈ）であるものとして説明する。
【００３４】
また、上記複数のビットのうち、第２の先頭アドレスデータＡＤＲ２がアサインされていない空きビットには、第１のモード切換えコマンドＣＭＤ１と同様にして、第２のモード切換えコマンドＣＭＤ２がアサインされている。本実施形態では、第２のモード切換えコマンドＣＭＤ２はデクリメントを指定するコマンドであるものとし、特に限定されないが、例えば、デクリメントを指定するのに最小限必要な１ビットのコマンド（例えば０もしくは１）であるものとして説明する。
【００３５】
なお、第２の共用アドレスデータＡＣ２の入力の際には、第１の共用アドレスデータＡＣ１の入力の際とは異なり、事前に導入コマンドＣＭＤ０を入力する必要はない。
【００３６】
次に、図２に示すように、チップセレクト信号ＣＳがロウレベルに戻った後、上記第２の共用アドレスデータＡＣ２の第２のモード切換えコマンドＣＭＤ２、及び第２の先頭アドレスデータＡＤＲ２に従って、アドレス（７ＦＦＦＦｈ）からアドレス（４００００ｈ）の格納データＤ２が、デクリメントされながらシリアルデータバスＳＩＯ０〜ＳＩＯ３からシリアルに出力される（図１の矢印参照）。
【００３７】
このようにして、上記所定の転送フォーマットに従って、シリアルメモリ１０の格納データＤ１，Ｄ２の読み出しが完了する。その際、読み出しモードへ導入するコマンドは、１回の導入コマンドＣＭＤ０の入力で済む。即ち、従来例にみられたようなインクリメント及びデクリメントの各読み出しモード毎に入力される第１及び第２の導入コマンドＣＭＤ３，ＣＭＤ４を必要としない。そのため、第１の共用アドレスデータＡＣ１の入力開始時点からデクリメントされた格納データＤ２の出力が終了した時点までの時間、即ち、読み出しに要する処理時間Ｔ１を、従来例に係る読み出しに要する処理時間Ｔ２に比して短縮することが可能となる。
【００３８】
結果として、シリアルメモリ１０がデータ転送レートの高いシステムに適用された場合においても、そのシステムとシリアルメモリ１０との間に、データ転送に係る処理時間の整合性を確立することが可能となる。即ち、データ転送レートの高いシステムに対するシリアルメモリ１０の適応性を高めることが可能となる。
【００３９】
なお、上記転送フォーマットでは、図２に示すように、再びチップセレクト信号ＣＳがハイレベルになると、再び第１の共用アドレスデータＡＣ１がシリアルデータバスＳＩＯ０〜ＳＩＯ３に入力される。そして、チップセレクト信号ＣＳがロウレベルに戻った後、上記読み出しと同様にして、第１のモード切換えコマンドＣＭＤ１、及び第１の先頭アドレスデータＡＤＲ１に従って、格納データがインクリメントされながらシリアルデータバスＳＩＯ０〜ＳＩＯ３からシリアルに出力される（図１の矢印参照）。以上のインクリメント及びデクリメントによる格納データの読み出しが、チップセレクト信号ＣＳがハイレベルになる度に繰り返される。
【００４０】
なお、上記実施形態では、第１及び第２のノード切り替えコマンドＣＭＤ１，ＣＭＤ２は１ビットであるとしたが、本発明はこれに限定されない。即ち、上記実施形態は、第１及び第２の共用アドレスデータＡＣ１，ＡＣ２の複数のビットにおいて、第１及び第２のモード切換えコマンドＣＭＤ１，ＣＭＤ２のビット幅をαとし、第１及び第２の先頭アドレスデータＡＤＲ１，ＡＤＲ２の最大値を表すのに必要なアドレスビット幅をＭとし、複数のシリアルデータバスのバス幅をＮとしたときに、次式の関係を満たせばよい。ただし、Ｊは、（Ｍ＋α）／Ｎで決定される自然数であるものとする。
１≦α≦（Ｎ×Ｊ）−Ｍ，ただし（Ｎ×Ｊ）＞Ｍ      ・・・（１）  
【００４１】
また、上記実施形態では、第１及び第２のモード切換えコマンドＣＭＤ１，ＣＭＤ２は、インクリメントもしくはデクリメントを指定するものとしたが、本発明はこれに限定されない。即ち、本発明は、第１もしくは第２のモード切換えコマンドＣＭＤ１，ＣＭＤ２は、上記以外のコマンド、例えば、データをビット反転するデータ反転コマンドである場合についても適用される。
【００４２】
また、上記実施形態では、シリアルメモリ１０は、予め記憶領域に格納されたデータの読み出しを行うものとしたが、本発明はこれに限定されない。即ち、シリアルメモリ１０は、所定のデータを記憶領域へ格納する書き込み機能を備えたものであってもよい。即ち、シリアルメモリ１０は、データの読み出しの際の転送フォーマットのみならず、データの書き込みの際の転送フォーマットを備えてもよい。この場合、データの書き込みの際の転送フォーマットは、上記読み出しの際の転送フォーマットにおいて、導入コマンドＣＭＤ０を、シリアルメモリ１０を書き込みモードに導入する導入コマンドとすればよい。これにより、上記データの読み出しのみならず、データの書き込みに要する処理時間を、従来例に比して短縮することができる。
【００４３】
また、本発明の他の実施形態として、上記シリアルメモリ１０及びその制御方法に対して、次のような改良が加えられてもよい。即ち、第１の先頭アドレスデータＡＤＲ１が偶数値もしくは奇数値のいずれかに限定され、かつ第１のモード切換えコマンドＣＭＤ１のビット幅が１である場合、図４に示すように、その最下位ビット（ビットＡ０）に、第１のモード切換えコマンドＣＭＤ１がアサインされてもよい。
【００４４】
同様に、第２の先頭アドレスデータＡＤＲ２が偶数値もしくは奇数値のいずれかに限定され、かつ第２のモード切換えコマンドＣＭＤ２のビット幅が１である場合、その最下位ビット（ビットＡ０）に、第２のモード切換えコマンドＣＭＤ２がアサインされてもよい。
【００４５】
これは、第１もしくは第２の先頭アドレスデータＡＤＲ１，ＡＤＲ２が偶数値もしくは奇数値のいずれかに限定されていれば、その最下位ビットは自ずと０もしくは１に固定されて有意な情報ビットとはならず、上記モード切替えコマンドのアサインが可能な空きビットに相当するためである。
【００４６】
なお、第１のモード切替えコマンドＣＭＤ１もしくは第２のモード切替えコマンドＣＭＤ２のアサインが可能な空きビットが、最下位ビット（ビットＡ０）を含んで複数ビット存在する場合、それと同数の２以上のビット幅からなる第１のモード切替えコマンドＣＭＤ１もしくは第２のモード切替えコマンドＣＭＤ２がアサインされてもよい。
【００４７】
その一例として、第１の先頭アドレスデータＡＤＲ１もしくは第２の先頭アドレスデータＡＤＲ２が偶数値２ｋ（k：正の整数）に限定され、さらに２ｋの倍数に限定される場合を挙げる。この場合、第１の先頭アドレスデータＡＤＲ１もしくは第２の先頭アドレスデータＡＤＲ２の最下位ビットを含む複数のビット（ビットＡ０〜Ａ（ｋ−１））は、自ずと０に固定されて有意な情報ビットとはならず、上記２以上のビット幅からなるモード切替えコマンドのアサインが可能な空きビットとなる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係るシリアルメモリ及びその制御方法を説明する図である。
【図２】本発明の実施形態に係るシリアルメモリ及びその制御方法を説明する図である。
【図３】本発明の実施形態に係るシリアルメモリ及びその制御方法を説明する図である。
【図４】本発明の実施形態に係るシリアルメモリ及びその制御方法を説明する図である。
【図５】シリアルメモリの概略構成図である。
【図６】従来例に係るシリアルメモリの制御方法を説明する図である。
【符号の説明】
【００４９】
１０，１１０  シリアルメモリ
ＡＣ１    第１の共用アドレスデータ      ＡＣ２  第２の共用アドレスデータ
ＡＤＲ１  第１の先頭アドレスデータ      ＡＤＲ２  第２の先頭アドレスデータ
ＣＭＤ０  導入コマンド  
ＣＭＤ１  第１のモード切換えコマンド    ＣＭＤ２  第２のモード切換えコマンド
ＣＭＤ３  第１の導入コマンド            ＣＭＤ４  終了コマンド
ＣＭＤ５  第２の導入コマンド            ＣＤ１，ＣＤ２  補正データ
Ｄ１，Ｄ２  格納データ                  Ｔ１，Ｔ２  処理時間
【図１】
2007250115.tif 000003
【図２】
2007250115.tif 000004
【図３】
2007250115.tif 000005
【図４】
2007250115.tif 000006
【図５】
2007250115.tif 000007
【図６】
2007250115.tif 000008