(57)【要約】      （修正有）【課題】ＣＤＲ回路を有する双方向通信回路のループバックテストにおいて、クロックの結線及びＣＤＲ回路内の全回路を高速でテスト可能とする。【解決手段】ＰＬＬからＣＤＲ回路へのＣＤＲ用多相クロックを入力としクロック選択信号に基づきＣＤＲ用多相クロック信号のいずれか１つを選択して出力するクロック選択回路を備えている。ループバックテスト時、クロック選択回路で選択されたクロック信号が送信クロックとして用いられ、送信データは入出力兼用端子にて折り返されて受信回路に入力され受信回路からのデータがＣＤＲ回路に入力され、比較回路はＣＤＲ回路からの再生データと期待値データの比較を行うことでテストが行われる。クロック選択回路で送信クロックの位相を可変させることで、送信回路遅延時間（ｔＴｘ）と受信回路遅延時間（ｔＲｘ）の和の遅延時間（＝ｔＴｘ＋ｔＲｘ）が可変自在とされる。【選択図】図１
2007155587.tif 000002
【特許請求の範囲】
【請求項１】
位相が互いに異なる複数のクロック信号よりなる多相クロックを生成するクロック生成回路と、
前記クロック生成回路からの多相クロックを入力し、受信データと同期したクロック信号を選択してデータを再生し、前記選択したクロック信号を再生クロックとして出力するクロック・データリカバリ回路と、
を備え、
送信回路からの送信信号を折り返して受信回路に入力し、前記受信回路からの受信データを前記クロック・データリカバリ回路に供給し、前記クロック・データリカバリ回路からの再生データを期待値データと比較することで、ループバックテストを行う通信装置であって、
前記クロック生成回路から前記クロック・データリカバリ回路に供給される前記多相クロックのうち、与えられたクロック選択信号に基づき１つの相のクロック信号を選択して送信クロックとして供給し、
前記送信クロックに基づき規定される、前記送信回路の遅延時間を可変に設定して、ループバックテストを行うことを可能としてなる、ことを特徴とする通信装置。
【請求項２】
位相が互いに異なる複数のクロック信号よりなる多相クロックを生成するクロック生成回路と、
前記クロック生成回路からの多相クロックを入力し、入力されたデータと同期したクロック信号を選択しデータを再生するクロック・データリカバリ回路と、
前記クロック生成回路から前記クロック・データリカバリ回路に供給される前記多相クロック信号を入力とし、前記多相クロックのうち、与えられたクロック選択信号に基づき１つの相のクロック信号を選択して出力するクロック選択回路と、
を備え、
ループバックテスト時に、前記クロック選択回路で選択されたクロック信号が、送信クロックとして、ループバックテスト用の送信データを生成する回路、及び、前記生成された送信データをラッチする回路に供給され、前記送信データは送信回路の出力端で折り返えされて受信回路に入力され、前記受信回路から前記クロック・データリカバリ回路に供給される構成とされ、前記クロック選択回路で選択するクロック信号を変えることで、前記送信データが出力されてから前記受信回路から受信データとして出力されるまでの遅延時間が可変に設定自在とされている、ことを特徴とする通信装置。
【請求項３】
前記クロック・データリカバリ回路は、前記多相クロックのうちどの相のクロック信号が選択されたかを示す第１の選択クロック信号を出力し、
前記第１の選択クロック信号を入力とする第１のカウンタ回路を備え、
前記第１のカウンタ回路は、前記第１の選択クロック信号が、前記多相クロックのうちの１つの相のクロック信号が継続して予め定められた所定期間選択されていることを示す場合、これを検出し、検出結果を、第２の選択クロック信号として出力し、
前記クロック・データリカバリ回路内で再生クロックとして、前記多相クロックのうちどの相のクロック信号が選択されたかを判定可能としてなる、ことを特徴とする請求項１又は２記載の通信装置。
【請求項４】
前記多相クロックが位相が等間隔で離間した第１乃至第ｎ相のクロック（φ１〜φｎ）よりなり、
前記第１の選択クロック信号が、第１乃至第ｎ相のクロックに対応して、ｎ個の信号（ｓ１〜ｓｎ）よりなり、
前記クロック・データリカバリ回路は、ｉを１〜ｎの間の整数として、前記多相クロックの第１乃至第ｎ相のクロック信号のうち第ｉ相のクロック信号を、前記再生クロックとして選択した場合には、前記第ｉ相のクロック信号に対応して、前記第１の選択クロック信号の第ｉの信号（ｓｉ）を活性化する、ことを特徴とする請求項３記載の通信装置。
【請求項５】
前記第１のカウンタ回路は、前記クロック・データリカバリ回路からの前記第１の選択クロック信号を構成するｎ個の信号（ｓ１〜ｓｎ）をそれぞれ入力するｎ個のカウンタを備え、
前記ｎ個のカウンタのそれぞれは、入力されるクロック信号を、前記第１の選択クロック信号を構成するｎ個の信号（ｓ１〜ｓｎ）が、活性状態の間計数し、所定のカウント値に達したら、活性状態の出力信号を出力し、
前記ｎ個のカウンタのｎ個の出力のいずれか１つが活性化した場合、前記ｎ個のカウンタに対するクロック信号の伝達を遮断するように制御する回路を備えている、ことを特徴とする請求項３記載の通信装置。
【請求項６】
前記第１のカウンタ回路の前記第１の選択クロック信号をクロック切り替え信号として入力し、前記クロック切り替え信号に基づき、第１及び第２のクロック入力信号のいずれかを選択して出力する選択回路と、
前記選択回路の出力を計数するカウンタと、
を含む第２のカウンタ回路を備え、
前記第２のカウンタ回路のカウント出力が、前記クロック選択回路に対して前記クロック選択信号として供給される、ことを特徴とする請求項３記載の通信装置。
【請求項７】
前記カウンタは、前記クロック切り替え信号が第１の論理レベルのとき、前記選択回路からのクロック入力が停止されると、カウント動作を停止し、前記クロック切り替え信号が第２の論理レベルのとき、前記選択回路からのクロック入力に基づきカウント動作する、ことを特徴とする請求項６記載の通信装置。
【請求項８】
前記第２の選択クロック信号が、第１の選択クロック信号のｎ個の信号（ｓ１〜ｓｎ）に対応して、ｎ個の信号（ｔ１〜ｔｎ）よりなり、そのうちの１つがクロック切替信号として、前記第２のカウンタ回路に供給される、ことを特徴とする請求項３記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置のループバックテストに関し、特に、多相クロック入力方式のクロックアンドデータリカバリ（ＣＤＲ）回路を有する双方向高速通信装置のループバックテストに関する。
【背景技術】
【０００２】
ＵＳＢ２．０（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０）のような双方向の高速通信回路のテストとして、送受信回路のテストを効率化するために、送信部からの送信信号を受信部に直接折り返してテストするループバックテストが、一般的に採用されている。
【０００３】
近時、半導体装置の微細化プロセスにおいては回路を構成する素子の機能不良のみでなく、遅延不良の発生確率も高くなっており、半導体装置の選別工程において、精度の高い高速テストの実施が望まれている。
【０００４】
受信データを内部クロックと同期させるクロック・データリカバリ回路（ＣＤＲ回路）を備えた通信装置のループバックテストは、従来より、各種提案されている。例えば特許文献１には、ＣＤＲ回路を備えた通信装置において、ループバックテストによって実動作に近い通信状態で受信機、送信機の異常検出テストを可能とするため、通常動作時には、クロック生成回路（ＣＤＲ回路に多相クロックを供給する）からの内部クロックが受信クロックとして供給され、ループバックテスト時には、内部クロックが受信クロックとして供給されるとともに、クロック変調回路からの変調クロック信号が送信クロックとして供給されるように切替制御するようにした構成が開示されている。この特許文献１において、クロック変調回路は、外部トリガに同期してカウントするカウンタと、クロック生成回路からの多相クロック（複数のクロック信号）を受け、複数のクロック信号のうちカウンタ値に応じた１つを変調クロック信号として選択的に出力するセレクタ回路を備えている。
【０００５】
また、特許文献２には、高価なテスタを用いることなく受信部をテストできるループバックテスト法では、ＣＤＲ回路の故障検出率を上げることができないという課題を解決するための構成として、受信シリアルデータからクロックを再生するとともに生成するクロックの位相を変化させることが可能な第１ＣＤＲ回路を含む第１受信部、パラレルデータを、送信クロック、第１ＣＤＲ回路が生成したクロックのいずれかに同期したシリアルデータに変換する第１シリアライザを含む第１送信部、受信シリアルデータからクロックを再生するとともに生成するクロックの位相を変化させることが可能な第２ＣＤＲ回路を含む第２受信部、パラレルデータを、送信クロック、第２ＣＤＲ回路が生成したクロックのいずれかに同期したシリアルデータに変換する第２シリアライザを含む第２送信部とを備え、故障検出率を向上させることを可能とした半導体集積回路装置が開示されている。
【０００６】
図９は、従来のＣＤＲ回路を備えた通信装置におけるループバックテスト回路の典型的な構成の一例を示す図である。図９を参照すると、この通信装置は、互いに位相の異なる複数のクロック信号（多相クロック）１６を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１（アナログＰＬＬ）と、送信データ（第１の送信データ）１０をデータ端子に入力し、クロック入力端子に供給される送信クロック１１に応答してサンプルして出力するＤ型フリップフロップ（ＤＦＦ）２と、Ｄ型フリップフロップ２の出力を受け、送信信号を入出力兼用端子４に出力する送信回路３（ドライバ）と、入出力兼用端子４とグランド電位間に接続された終端抵抗５と、入出力兼用端子４に入力端が接続された受信回路６（レシーバ）と、受信回路６からの受信データ１３を受け、受信データ１３から再生クロック１５を再生して出力するとともに、再生データ１４を出力するＣＤＲ回路７’と、ＣＤＲ回路７’からの再生データ１４と、比較元データ１７を比較する比較回路８と、テストを制御する制御論理回路（ＬＯＧＩＣ）９を備えている。
【０００７】
ＰＬＬ１からは、ＣＤＲ回路７’へ、互いに位相が異なる複数のクロック信号１６（「ＣＤＲ用多相クロック」という）が供給される。ＣＤＲ用多相クロック１６は、φ１〜φｎまで等間隔の位相差を持ち、シリアルデータの転送レート（１クロックサイクル）をｔｒａｔｅとすると、各クロック間の位相差（時間間隔）は、ｔｒａｔｅ／ｎとなる。
【０００８】
多相クロック１６の１つのクロック信号（図９では、φ１）は、送信クロック１１として、制御論理回路９へ供給され、送信用のＤ型フリップフロップ２のクロック端子に供給される。
【０００９】
制御論理回路９からは、この送信クロック１１に同期した第１の送信データ１０が入力され、Ｄ型フリップフロップ２の出力信号は、第２の送信データ１２として、送信回路３へ供給される。
【００１０】
送信回路３は、第２の送信データ１２を、ある一定の遅延と振幅をもって、入出力兼用端子４へ出力する。
【００１１】
ループバックテスト時には、入出力兼用端子４の信号はそのまま受信回路６へ入力され、受信回路６は受信データ１３をＣＤＲ回路７’へ出力する。
【００１２】
ＣＤＲ回路７’は、受信データ１３のエッジを検出し、ＰＬＬ１から入力される多相クロック１６（φ１〜φｎ）のうち、受信データ１３の変化エッジから所定の位相だけ遅れたクロック信号を選択し（選択されたクロック信号の立ち上がりエッジは、受信データ１３の変化エッジから、受信データ１３の中央部に相当する分の位相だけ遅れる）、選択されたクロック信号を、再生クロック１５として、制御論理回路９へ出力するとともに、受信データ１３を、選択したクロック信号に同期させ、再生データ１４として、制御論理回路９へ出力する。これと同時に、ＣＤＲ回路７’は、受信開始信号１９を、制御論理回路９と比較回路８へ出力し、正常にデータが受信されたことを通知する。
【００１３】
比較回路８は、制御論理回路９から出力された比較元データ１７（期待値データ）と、ＣＤＲ回路７’で再生された再生データ１４を、受信開始信号１９が変化した直後から比較を開始し、送信したデータが正しくループバックされているかを比較結果１８として検出し、制御論理回路９に出力する。なお、制御論理回路９は、テスト用の第１の送信データ１０を生成するパターン発生器（不図示）を備えている。
【００１４】
図１０は、図９に示した回路の動作波形の一例を示す図であり、各波形の信号名は、図９に示したものに対応している。なお、ＰＬＬ１からＣＤＲ回路７’への多相クロック１６は８相とする。なお、図１０では、送信データはＮＲＺ（ＮｏｎーＲｅｔｕｒｎ  ｔｏ Ｚｅｒｏ）波形とする。第１の送信データ１０は、第1相のクロック信号φ１の位相に同期している。受信回路６の出力である受信データ１３は、ＣＤＲ回路７’に入力され再生クロック１５の立ち上がりエッジに同期した再生データ１４として出力される。
【００１５】
ここで、送信回路遅延時間（ｔＴｘ）を、第1相のクロック信号φ１の立ち上がりエッジから入出力兼用端子４の信号レベルの遷移（図１０では立ち上がり遷移）までの遅延時間とする。また、受信回路遅延時間（ｔＲｘ）は、入出力兼用端子４の信号レベルの遷移から受信回路６の出力である受信データ１３の遷移までの遅延時間とする。
【００１６】
Ｄ型フリップフロップ２の出力データである第２の送信データ１２は、送信回路遅延時間と受信回路遅延時間の和（ｔＴｘ＋ｔＲｘ）に等しい遅延時間をもって、ＣＤＲ回路７’の入力へ受信データ１３（受信回路６の出力）としてループバックされる。
【００１７】
この遅延時間の和（ｔＴｘ＋ｔＲｘ）は、半導体装置のばらつき要因、温度、電源電圧によって決まる値をとるため、これらの要因が変化しない環境下においては、一定である。
【００１８】
このため、図１０に示すようなタイミングにてループバックが行わる場合、ＣＤＲ用多層クロック信号１６のうち、第３相のクロック信号φ３が同期エッジとして検出され（すなわち、φ３の立ち上がりエッジが受信データ１３の遷移エッジとタイミング的に重なる）、第７相クロック信号φ７が再生クロック１５として出力される（φ７の立ち上がりエッジは受信データ１３のエッジ間の真中に相当しており、これを再生クロック１５とする）。ＣＤＲ回路７’から出力される再生データ１４を、受信データ１３を第７相のクロック信号φ７に同期させて出力したものである。同時に、受信開始信号１９は、ＨＩＧＨレベルに設定される。
【００１９】
比較回路８は、制御論理回路９から入力された比較元データ１７と、再生データ１４を比較し、これらが一致している場合に、比較結果１８としてＰＡＳＳ（良）を示すために、例えばＨＩＧＨレベルとして出力する。
【００２０】
【特許文献１】特開２００５−０７７２７４号公報
【特許文献２】特開２００４−２６０６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記したように、図９、図１０を参照して説明したループバックテストにおいては、送信回路遅延時間と受信回路遅延時間の和（ｔＴｘ＋ｔＲｘ）からなる遅延時間が一定の環境下では、その遅延時間は一意に決まってしまい、システムが安定した後には、ＣＤＲ回路７’内で選択される再生クロック１５の位相は変化することはない。例えば、図１０に示すように、再生クロック１５として、ＣＤＲ用多相クロック１６のうち、常に第７相クロック信号φ７が選択される。
【００２２】
このため、ループバックテストにおいて、ＣＤＲ回路７’において選択されたクロック信号（再生クロック）に同期した再生データ１４を比較元データ１７と比較しても、実質的に、１本のクロックラインの結線と一部の回路動作の確認にしかならない。
【００２３】
つまり、動作に寄与しない他のクロックラインに、断線等の故障が発生した場合や、一部の回路以外の回路に異常が発生した場合に、ループバックテストで不良として検出することができない、という課題がある。換言すれば、クロックの結線及びＣＤＲ回路内の全回路をテストすることができず、テストによる故障検出カバレッジが制限される（テスト性能が劣る）。
【課題を解決するための手段】
【００２４】
本発明は、前述の課題を解決するため、送信クロックの位相を、ループバックテスト時に選択できるようにしたクロック選択回路を追加することで、ループバックテスト時に、送信クロックと、ＣＤＲ回路からの再生クロックとの位相関係をシフトさせ、ＣＤＲのすべてのクロック結線と再生用回路のテストを可能にするものである。
【００２５】
本発明の１つのアスペクト（側面）に係る通信装置は、位相が互いに異なる複数のクロック信号よりなる多相クロックを生成するクロック生成回路と、前記クロック生成回路からの多相クロックを入力し、受信データと同期したクロック信号を選択してデータを再生し、前記選択したクロック信号を再生クロックとして出力するクロック・データリカバリ回路と、を備え、送信回路からの送信信号を折り返して受信回路に入力し、前記受信回路からの受信データを前記クロック・データリカバリ回路に供給し、前記クロック・データリカバリ回路からの再生データを期待値データと比較することで、ループバックテストを行う通信装置であって、前記クロック生成回路から前記クロック・データリカバリ回路に供給される前記多相クロックのうち、与えられたクロック選択信号に基づき１つの相のクロック信号を選択して送信クロックとして供給し、前記送信クロックに基づき規定される、前記送信回路の遅延時間を可変に設定して、ループバックテストを行うことを可能としている。
【００２６】
本発明は、位相が互いに異なる複数のクロック信号よりなる多相クロックを生成するクロック生成回路と、前記クロック生成回路からの多相クロックを入力し、入力されたデータと同期したクロック信号を選択しデータを再生するクロック・データリカバリ回路と、前記クロック生成回路から前記クロック・データリカバリ回路に供給される前記多相クロック信号を入力とし、前記多相クロックのうち、与えられたクロック選択信号に基づき１つの相のクロック信号を選択して出力するクロック選択回路と、を備え、ループバックテスト時に、前記クロック選択回路で選択されたクロック信号が、送信クロックとして、ループバックテスト用の送信データを生成する回路、及び、前記生成された送信データをラッチする回路に供給され、前記送信データは送信回路の出力で折り返えされて受信回路に入力され、前記クロック・データリカバリ回路に供給される構成とされ、前記クロック選択回路で選択するクロック信号を変えることで、前記送信データが出力されてから前記受信回路から受信データとして出力されるまでの遅延時間が可変に設定自在とされている。
【００２７】
本発明において、前記クロック・データリカバリ回路は、前記多相クロックのうちどの相のクロック信号が選択されたかを示す第１の選択クロック信号を出力し、前記第１の選択クロック信号を入力とする第１のカウンタ回路を備え、前記第１のカウンタ回路は、前記第１の選択クロック信号が、前記多相クロックのうちの１つの相のクロック信号が継続して予め定められた所定期間選択されていることを示す場合、これを検出し、検出結果を、第２の選択クロック信号として出力し、前記クロック・データリカバリ回路内で再生クロックとして、前記多相クロックのうちどの相のクロック信号が選択されたかを判定可能とした構成としてもよい。
【００２８】
本発明において、前記多相クロックが位相が等間隔で離間した第１乃至第ｎ相のクロック（φ１〜φｎ）よりなり、前記第１の選択クロック信号が、第１乃至第ｎ相のクロックに対応して、ｎ個の信号（ｓ１〜ｓｎ）よりなり、前記クロック・データリカバリ回路は、ｉを１〜ｎの間の整数として、第１乃至第ｎ相のクロックのうち第ｉ相のクロックを再生クロックとして選択した場合、前記第１の選択クロック信号のｉ番目の信号（ｓｉ）を活性化する構成としてもよい。
【００２９】
本発明において、前記第１のカウンタ回路は、前記クロック・データリカバリ回路からの前記第１の選択クロック信号を構成するｎ個の信号（ｓ１〜ｓｎ）をそれぞれ入力するｎ個のカウンタを備え、前記ｎ個のカウンタのそれぞれは、入力されるクロック信号を、前記第１の選択クロック信号を構成するｎ個の信号（ｓ１〜ｓｎ）が、活性状態の間計数し、所定のカウント値に達したら、活性状態の出力信号を出力し、前記ｎ個のカウンタのｎ個の出力のいずれか１つが活性化した場合、前記ｎ個のカウンタに対するクロック信号の伝達を遮断するように制御する回路を備えた構成としてもよい。
【００３０】
本発明において、前記第１のカウンタ回路の前記第１の選択クロック信号をクロック切り替え信号として入力し、第１のクロック入力信号と第２のクロック入力信号を入力し、前記クロック切り替え信号に基づきいずれかを選択して出力する選択回路と、前記選択回路の出力を計数するカウンタとを備えた第２のカウンタ回路を備え、前記第２のカウンタ回路のカウント出力が、前記クロック選択回路に前記クロック選択信号として供給される構成としてもよい。
【００３１】
本発明において、前記第２の選択クロック信号が、第１の選択クロック信号のｎ個の信号（ｓ１〜ｓｎ）に対応して、ｎ個の信号（ｔ１〜ｔｎ）よりなり、そのうちの１つがクロック切替信号として、前記第２のカウンタ回路に供給される構成としてもよい。
【発明の効果】
【００３２】
本発明によれば、多相クロック入力のＣＤＲ回路を有する双方向通信回路のループバックテストにおいて、クロックの結線及びＣＤＲ回路内の全回路を高速でテストすることができる。
【００３３】
本発明によれば、多相クロック入力のＣＤＲ回路を有する双方向通信回路のループバックテストにおいて、クロック選択回路の故障を検出することができる。
【００３４】
本発明によれば、多相クロック入力のＣＤＲ回路を有する双方向通信回路のループバックテストにおいて、クロック選択回路の故障検出を、同じ状態でテストを開始することができる。
【発明を実施するための最良の形態】
【００３５】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の一実施の形態の構成は、図１を参照すると、ＰＬＬ（１）からＣＤＲ回路（７）へのＣＤＲ用多相クロック（１６）を入力とし、外部より供給されたクロック選択信号（２１）に基づき、ＣＤＲ用多相クロック信号（１６）のいずれか１つを選択して出力するクロック選択回路（２０）を備え、ループバックテスト時、クロック選択回路（２０）の出力は送信クロック（１１）として用いられ、送信データは入出力兼用端子（４）にて折り返され、受信回路（６）に入力され、受信回路（６）からのデータがＣＤＲ回路（７）に入力され、ＣＤＲ回路（７）からの再生データを比較回路（８）で比較元データ（期待値データ）と比較することで、ループバックによるテスト（ファンクショナルテスト）を行う。クロック選択回路（２０）によって送信クロック（１１）の位相を変えることで、送信回路遅延時間と受信回路遅延時間の和（ｔＴＸ＋ｔＲｘ）の遅延時間を異ならせた上で、ループバックテストを行うことができる。
【００３６】
本発明の第２の実施形態においては、図３を参照すると、前記実施の形態の構成に加えて、ＣＤＲ回路（７）におけるクロックの選択結果（ＣＤＲ用多相クロック（１６）のうちどれを再生クロック（１５）として選択したか）を、第１の選択クロック信号（２３）として出力する。本発明においては、さらに、第１の選択クロック信号（２３）を入力とするカウンタ回路（２２）を備え、第１の選択クロック信号（２３）が、一定期間、予め定められた論理レベル（例えばＨＩＧＨレベル）を保つ（ある相のクロック信号が一定期間、再生クロックとして選択されていることを示す）ことを検出し、検出結果を、第２の選択クロック信号（２４）として制御論理回路（９’）に出力する。かかる構成により、制御論理回路（９’）では、ＣＤＲ回路（７）内においてＣＤＲ用多相クロック（１６）のうち何番目の相のクロック信号が再生クロック（１５）として選択されたかを判定することができる。
【００３７】
本発明の第３の実施の形態においては、図６を参照すると、カウンタ回路（２２）の第１の選択クロック信号（２３）をクロック切り替え信号（２０４）として入力し、第１と第２のクロック入力（２０５、２０６）を有する第２のカウンタ回路（２６）を備え、第２のカウンタ回路（２６）の出力をクロック選択信号（２１）として用い、クロック切り替え信号（２０４）により、第２のカウンタ回路（２６）へのクロック入力を切り替える。以下、実施例に即して説明する。
【実施例】
【００３８】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例は、図９の構成と同様に、ＰＬＬ回路１（アナログＰＬＬ）、Ｄ型フリップフロップ（ＤＦＦ）２、送信回路３（ドライバ）、入出力兼用端子４、終端抵抗５、受信回路６（レシーバ）、ＣＤＲ回路７、比較回路８、テストを制御する制御論理回路９を備えているほか、ＰＬＬ１から出力される多相クロック１６を入力し、外部より入力されるクロック選択信号２１にて、多相クロック１６（図１では、８相クロックφ１〜φｎ）のうち１つを選択し送信クロック１１として出力するクロック選択回路２０を備えている。
【００３９】
ＰＬＬ１からは、ＣＤＲ回路７へ、互いに位相が異なる複数のクロック信号１６（「ＣＤＲ用多相クロック」という）が供給される。
【００４０】
多相クロック１６のうち、ある相のクロック信号が、クロック選択回路２０で選択され、送信クロック１１として、制御論理回路９へ供給され、送信用のＤ型フリップフロップ２のクロック端子に供給される。
【００４１】
制御論理回路９は、クロック選択回路２０で選択された送信クロック１１に同期した第１の送信データ１０を出力し、Ｄ型フリップフロップ２の出力信号は、第２の送信データ１２として、送信回路３へ入力される。
【００４２】
送信回路３は、入力された第２の送信データ１２を、ある一定の遅延と振幅をもって、入出力兼用端子４へ出力する。
【００４３】
ループバックテスト時には、入出力兼用端子４の信号はそのまま受信回路６へ入力され、受信回路６から出力される受信データ１３はＣＤＲ回路７へ供給される。
【００４４】
ＣＤＲ回路７は、入力された受信データ１３の遷移エッジを検出し、ＰＬＬ１から供給される多相クロック１６のうち、受信データ１３の遷移エッジから所定の位相だけ遅れたクロック信号を選択する。該選択されたクロック信号の遷移エッジは受信データの中央部に相当する。ＣＤＲ回路７は、選択したクロック信号を再生クロック信号１５として、制御論理回路９へ出力するとともに、受信データ１３を、選択したクロック信号に同期させ、再生データ１４として、制御論理回路９へ出力する。これと同時に、ＣＤＲ回路７は、受信開始信号１９を制御論理回路９と比較回路８へ出力し、正常にデータが受信されたことを通知する。
【００４５】
本実施例において、ＣＤＲ回路７は、いずれのクロックが再生クロック１５として選択されているかを示す信号を、選択クロック信号２３（ｓ１〜ｓｎ）として、制御論理回路９へ出力する。選択クロック信号２３（ｓ１〜ｓｎ）は、ＣＤＲ用多相クロック１６（φ１〜φｎ）のうち、ＣＤＲ回路７において、再生クロック１５として第ｉ相のクロック信号φｉ（１≦ｉ≦ｎ）が選択された場合、選択クロック信号２３のｓｉをＨＩＧＨレベルとし、他はＬＯＷレベルのままとする。
【００４６】
比較回路８は、制御論理回路９から出力された比較元データ１７と、ＣＤＲ回路７で再生された再生データ１４を、受信開始信号１９が変化した直後から比較を開始し、送信したデータが正しくループバックされているかを比較結果１８として検出し、制御論理回路９に出力する。
【００４７】
図２は、本実施例の動作波形を示す図である。特に制限されないが、図２では、図１の多相クロック１６の相数は８相（φ１〜φ８）としてある。図２と図１０を比較すると、クロック選択信号２１により、クロック選択回路２０の出力位相を、第１相クロックφ１(図１０参照)から、第２相クロックφ２（図２参照）に替えた場合、第１の送信データ１０及び第２の送信データ１２も、第１相クロックφ１から、ｔｒａｔｅ／ｎ（ただし、ｔｒａｔｅは１クロックサイクルであり、ｔｒａｔｅ／ｎは、クロック間の位相差）だけ位相が遅れるため、ＣＤＲ回路７で選択される再生クロック１５は、第７相クロックφ７（図１０参照）から、第８相クロックφ８(図２参照)に変更されており、選択クロック信号２３のＳ８がＨＩＧＨレベルとして出力されている。
【００４８】
次に、クロック選択回路２０の出力位相を、第２相クロックφ２から第３相クロックφ３に変化させた場合には、同様に、ＣＤＲ回路７で選択される再生クロック１５は、第８相クロックφ８から一巡して、第１相クロックφ１に戻り、選択クロック信号２３のｓ１がＨＩＧＨレベルとして出力される。
【００４９】
前述のとおり、クロック選択信号２１を、多相クロック１６（φ１〜φ８）のそれぞれに対応して、ビット数分（図２の例では、８ビット）、順次、変化させ、クロック選択回路２０から出力される送信クロック１１の位相を変化させることで、ＣＤＲ回路７が選択するクロックの全ての組み合わせの結線のテストと、回路を動作させることが可能になる。
【００５０】
また、ＣＤＲ回路７からの選択クロック信号２３（ｓ１〜ｓ８）が切り替わる（ＨＩＧＨレベルの信号がｓｉからｓｊへ切り替わる、ただし、ｉ≠ｊ、１≦ｉ、ｊ≦ｎ）ことをモニタすることで、クロック選択回路２０内での故障も検出することができる。例えば、クロック選択信号２１により、送信クロック１１をφ１からφ８に順次切り替えていく場合、ＣＤＲ回路７からの選択クロック信号２３（ｓ１〜ｓ８）が切り替わらない場合には、クロック選択回路２０に故障があるもとの判断される。
【００５１】
次に、本発明の第２の実施例を説明する。図３は、本発明の第２の実施例の構成を示す図である。図３において、図１の要素と同一の構成には、同一の参照符号が付されている。本実施例では、ＣＤＲ回路７から出力される選択クロック信号（「第１の選択クロック信号」という）（ｓ１〜ｓｎ）２３を入力するカウンタ回路２２をさらに備えている。
【００５２】
本実施例では、ＣＤＲ回路７からの第１の選択クロック信号２３（ｓ１〜ｓｎ）は、前記した図１の第１の実施例と同様、ＣＤＲ回路７の内部で、現在、ＣＤＲ用多相クロック１６のうち、どの相のクロック信号が、再生クロック１５として選択されているかを示している。すなわち、ＣＤＲ回路７の内部で第ｉ相クロック信号φｉ（ただし、１≦ｉ≦ｎ）が選択されている場合、第１の選択クロック信号２３（ｓ１〜ｓｎ）のうちｓｉがＨＩＧＨレベルとされる。ＣＤＲ回路７の内部で、再生クロックとして選択されたクロック信号の位相に変化が無い場合（φｉが選択され続ける場合）、ｓｉはＨＩＧＨレベルに保持される。
【００５３】
カウンタ回路２２は、カウンタリセット信号２５でリセットされ、第１の選択クロック信号２３を、一定期間、カウントし、安定化して、第２の選択クロック信号（ｔ１〜ｔｎ）２４として出力する。
【００５４】
前記第１の実施例においては、クロック選択回路２０が故障して送信クロック１１の位相が切り替わらない場合には、図９と同様な動作が行われることになる。このため、ＣＤＲ回路７の故障を検出することはできない。
【００５５】
したがって、クロック選択回路２０の故障を検出するためには、ＣＤＲ回路７から出力される第１の選択クロック信号２３（ｓ１〜ｓｎ）をモニタし、送信クロック１１の位相の切替えに対応して、再生クロック１５の位相が変化していることを確認する必要がある。
【００５６】
また、ＣＤＲ回路７で選択された再生クロック１５が、多相クロック１６（φ１〜φｎ）のうち隣り合った位相のクロックの境界付近にあった場合には、第１の選択クロック信号２３は、不安定となり、境界の前後を値を交互に出力する。
【００５７】
そこで、本実施例では、カウンタ回路２２を設け、第１の選択クロック信号２３のｓｉ（１≦ｉ≦ｎ）のＨＩＧＨレベルが、一定期間以上、継続して出力された場合にのみ、第２の選択クロック信号２４を制御論理回路９’へ出力する。
【００５８】
カウンタリセット信号２５は、カウンタ回路２２のリセット信号で、クロック選択信号２１を変化させる度に出力される。
【００５９】
図４は、図３に示したカウンタ回路２２の構成の一例を示した図である。図４において、参照番号１０１乃至１０６は図３の第１の選択クロック信号２３を示し、参照番号１２２乃至１２７は、第２の選択クロック信号２４を示している。参照番号１０７はクロック入力端子、１０８はリセット入力端子である。参照番号１１０乃至１１５は、クロックを後段へ伝えるか遮断するかを選択するセレクタである。カウンタ１１６〜１２１は、それぞれ、入力端子１０１〜１０６のＨＩＧＨレベルが一定期間以上継続した場合、入力端子１０１〜１０６のＨＩＧＨレベル期間におけるクロックのカウント値が一定である場合、出力端子１２２から１２７にＨＩＧＨレベルを出力するカウンタ回路よりなる。
【００６０】
第１乃至第ｎの出力端子１２２〜１２７は、ｎ入力ＯＲ回路１０９の第１乃至第ｎの入力にそれぞれ接続され、ｎ入力ＯＲ回路１０９の出力は、第１乃至第ｎのセレクタ１１０〜１１５の制御端子に接続されている。第１乃至第ｎのカウンタ回路１１６〜１２１のいずれか１つがＨＩＧＨレベルを出力すると、ｎ入力ＯＲ回路１０９の出力がＨＩＧＨレベルとなり、第１乃至第ｎのセレクタ１１０〜１１５は、いずれも、クロック入力（ｃｌｋ）からＧＮＤ電位（ＬＯＷ固定）に切り替え出力することで、第１乃至第ｎのカウンタ回路１１６〜１２１へのクロック入力を遮断し、出力の状態を保持する。
【００６１】
図５は、図４のカウンタ１１６〜１２１の動作波形の一例を示す図である。テスト開始時にリセット入力端子１０８からのリセット信号でリセットされ、その後、第１の選択クロック信号ｓ２およびｓ３が交互に選択され、仮にｓ３が一定期間以上ＨＩＧＨレベルを保持すると、ｔ３をＨＩＧＨに変化させカウント動作を停止する。
【００６２】
次に、本発明の第３の実施例について説明する。図６は、本発明の第３の実施例の構成を示す図である。図６を参照すると、本発明の第３の実施例は、図３の第２の実施例に対し、第２のカウンタ回路２６をさらに備えている。この第２のカウンタ回路２６は、制御論理回路９”から、２種類のクロック信号２０５、２０６（ｔｃｌｋ１、ｔｃｌｋ２）を入力し、カウンタ回路２２からの第２の選択クロック信号２４のうちの１つの信号ｔ１を、クロックの切り替え信号２０４として入力する。
【００６３】
第２のカウンタ回路２６の出力は、クロック選択信号２１として、クロック選択回路２０へ出力する。すなわち、本実施例では、クロック選択信号２１を第２のカウンタ回路２６で生成しており、クロック選択信号２１入力用の外部端子等を不要としている。そして、クロック選択信号２１に基づきクロック選択回路２０によるクロック切り替え前後で、送信クロックとして多相クロック１６から選択されるクロック信号の位相が、例えば相隣るように制御される。
【００６４】
リセット信号入力２０７は、制御論理回路９”から、テスト初期時に、第２のカウンタ回路２６をリセットするために入力される。
【００６５】
図７は、図６の第２のカウンタ回路２６の構成の一例を示す図である。図７を参照すると、第２のカウンタ回路２６は、セレクタ回路２０１と、Ｄ型フリップフロップ２０２と、１０進カウンタ２０３とを備えている。セレクタ回路２０１は、第１及び第２のクロック入力信号（ｔｃｌｋ１、ｔｃｌｋ２）を切り替える。Ｄ型フリップフロップ２０２は、第１のクロック入力信号（ｔｃｌｋ１）をクロック入力端子に入力し、クロック切り替え信号２０４（ｔ１）をデータ端子に入力とし、その出力端子Ｑからの出力信号は、セレクタ２０１に選択制御信号として供給される。
【００６６】
１０進カウンタ２０３は、セレクタ回路２０１の出力を入力とし、カウント出力（Ｃ１〜Ｃｎ）は、クロック選択信号２１として、クロック選択回路２０に供給される。
【００６７】
図８は、図７の第２のカウンタ回路２６の動作波形を示す図である。図８を参照すると、まず、制御論理回路９”では、第２のクロック入力信号ｔｃｌｋ２は停止させ、第２のカウンタ回路２６には、第１のクロック入力信号ｔｃｌｋ１を供給する。ｔｃｌｋ１の計数に応じて、１０進カウンタ２０３は、カウント結果を出力する。クロック切り替え信号ｔ１がＬＯＷレベルの間、セレクタ回路２０１は、第１のクロック入力ｔｃｌｋ１を選択して、１０進カウンタ２０３に供給され、カウント出力であるクロック選択信号２１のＣ１、Ｃ２、Ｃ３、Ｃ４が順次ＨＩＧＨレベルとなる。
【００６８】
ここで、ＣＤＲ回路７において、再生クロック１５として第１相クロック信号φ１を選択し、第１の選択クロック信号２３のｓ１がＨＩＧＨレベルとなり、第１のカウンタ回路２２から出力される第２の選択クロック信号２４（ｔ１〜ｔｎ）のｔ１がＨＩＧＨレベルとなると、第２のカウンタ回路２６に入力されるクロック切り替え信号ｔ１がＨＩＧＨレベルとなり、第１のクロック入力ｔｃｌｋ１に同期してＤ型フリップフロップ２０２の出力もＨＩＧＨレベルとなる。このためセレクタ回路２０１では、第２のクロック入力ｔｃｌｋ２に切り替えて出力する。このとき、第２のクロック入力ｔｃｌｋ２はＬＯＷレベル固定である。このため、第２のカウンタ回路２６において、１０進カウンタ２０３へのクロック入力は停止される。
【００６９】
クロック切り替え信号ｔ１がＨＩＧＨレベルの期間、第２のクロック入力ｔｃｌｋ２はＬＯＷ固定とされ、クロック選択信号２１（Ｃ１〜Ｃｎ）のうち、Ｃ４がＨＩＧＨレベルのまま保持される。このとき、クロック選択回路２０は、第４相クロックφ４を選択する。またＣＤＲ回路７では、再生クロック１５として第１相のクロックφ１を選択した状態とされる。
【００７０】
続いて、第２の選択クロック信号２４のｔ１がＨＩＧＨレベルからＬＯＷレベルに変化するものとする（クロック切替信号ｔ１がＬＯＷレベルとなる）。これを受けて、Ｄ型フリップフロップ２０２の出力は再びＬＯＷレベルとなり、セレクタ２０１は第１のクロックｔｃｌｋ１を選択する。１０進カウンタ２０３は、セレクタ回路２０１からのクロック（第１のクロックｔｃｌｋ１）を受けて計数する。すなわち、クロック選択信号２１は、セレクタ回路２０１からのクロック（ｔｃｌｋ１）の立ち上がりに応答して、順に増加していく。すなわち、図８に示すように、クロック切り替え信号ｔ１がＬＯＷレベルの後、クロック選択信号２１（Ｃ１〜Ｃｎ）は、Ｃ４の次の相であるＣ５から、順次、ＨＩＧＨレベルに設定されていく。なお、クロック切り替え信号２０４（ｔ１）に基づき、上記のような制御動作を行う構成であれば、第１、第２のクロック入力（ｔｃｌｋ１、ｔｃｌｋ２）の一方を選択する構成に限定されず、他の任意の構成としてもよいことは勿論である。
【００７１】
図３に示した前記第２の実施例では、クロック選択信号２１に対するＣＤＲ回路７で選択される再生クロック１５は、送信回路遅延時間（ｔＴｘ）および受信回路遅延時間（ｔＲｘ）に依存するため、一意的に決まらない。このため、テストする際に、クロック選択信号２１に対する第２の選択クロック信号２４の状態を予め求めておく必要がある。すなわち、クロック選択信号２１に基づきクロック選択回路２０で多相クロック１６のうちある相のクロック信号が送信クロック１１として選択された場合、第２の選択クロック信号２４（ｔ１〜ｔｎ）のいずれがＨＩＧＨレベルとされるかを、測定等により、予め求めておくことが必要とされる。
【００７２】
一方、本発明の第３の実施例においては、上記したように、例えば送信クロック１１として多相クロック１６の第４相クロックφ４を選択しているときに、ＣＤＲ回路により再生クロック１５として第１相クロックφ１が選択されることが、第２のカウンタ回路２６で管理される。
【００７３】
本発明の第３の実施例においては、ＣＤＲ回路７における再生クロック１５の選択結果を判定する前に、クロック選択回路２０で選択されるクロック信号の位相分だけ、クロック入力を行うことで、必ず同じ状態からテストを開始することができる。
【００７４】
上記した各実施例によれば、ループバックテスト手法において、クロックの結線およびＣＤＲ内の全回路を、高速でテストできる。また、クロック選択回路の故障も検出することができる。
【００７５】
さらに、本発明の第３の実施例によれば、クロック選択回路における故障検出を、必ず、同じ状態でテストを開始することができる。
【００７６】
なお、上記実施例では、１つのチャネル構成（入出力兼用端子４が１つ）が示されているが、本発明はかかる構成に制限されるものでなく、入出力兼用端子４を複数備え、複数の入出力兼用端子に対応して、送信回路と受信回路の対を複数備えたマルチチャネル構成にも適用できることは勿論である。
【００７７】
また、上記実施例では、送信回路３の出力と受信回路６の入力が、入出力兼用端子４に共通に接続されている例（Ｉ／Ｏ  Ｃｏｍｍｏｎ）を示したが、本発明がかかる構成に制限されるものでなく、送信回路３の出力が接続される出力端子と、受信回路６の入力が接続される入力端子を別々に備え（Ｉ／Ｏ  Ｓｅｐａｒａｔｅ）、テスト時に、テスタ等又は治具等で、これらの端子を電気的に接続してループバックテストを行うようにしてもよいことは勿論である。
【００７８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作波形を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例のカウンタ回路の構成を示す図である。
【図５】本発明の第２の実施例のカウンタ回路の動作波形を示す図である。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例の第２のカウンタ回路の構成を示す図である。
【図８】本発明の第３の実施例の第２のカウンタ回路の動作波形を示す図である。
【図９】従来の通信装置のループバックテストを説明するための図である。
【図１０】図９の通信装置のループバックテストの動作波形を示す図である。
【符号の説明】
【００８０】
１  ＰＬＬ（アナログＰＬＬ）
２  Ｄ型フリップフロップ
３  送信回路
４  入出力兼用端子
５  終端抵抗
６  受信回路
７、７’  ＣＤＲ回路
８  比較回路
９、９’、９”  制御論理回路
１０  第１の送信データ
１１  送信クロック
１２  第２の送信データ
１３  受信データ
１４  再生データ
１５  再生クロック
１６  ＣＤＲ用多相クロック
１７  比較元データ（期待値データ）
１８  比較結果
１９  受信開始信号
２０  クロック選択回路
２１  クロック選択信号
２２  カウンタ
２３  第１の選択クロック信号（クロック選択信号）
２４  第２の選択クロック信号
２５  カウンタリセット信号
２６  第２のカウンタ回路
１０１〜１０６  入力端子
１０７  クロック入力端子
１０８  リセット入力端子
１０９  ｎ入力ＯＲ回路
１１０〜１１５  セレクタ
１１６〜１２１  カウンタ
１２２〜１２７  出力端子
２０１  セレクタ回路
２０２  Ｄ型フリップフロップ
２０３  カウンタ（１０進カウンタ）
２０４  クロック切替信号
２０５  第１のクロック入力
２０６  第２のクロック入力
２０７  リセット入力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007155587.tif 000009
【図８】
2007155587.tif 000010
【図９】
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【図１０】
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