(57)【要約】      （修正有）【課題】低周波及び高周波帯域で優れたディカップリング特性を発揮するディカップリング機能を有する多層基板を提供する。【解決手段】多層基板上面にはパワー／接地端子部に連結されるＩＣ部品２００実装の基板本体１００と、パワー誘電層に形成されパワー端子部Ｔ１０，Ｔ１１，Ｔ１２とＩＣ部品２００に連結されるパワーライン部Ｌ１０と、接地誘電層に形成され接地端子部とＩＣ部品２００に連結される接地ライン部Ｌ２０と、基板本体１００上面に実装され基板本体１００上面のパワー端子部Ｔ１０，Ｔ１１，Ｔ１２と接地端子部Ｔ２０，Ｔ２１，Ｔ２２との間に連結される積層型チップキャパシタと、基板本体１００の内部に内蔵されパワーライン部Ｌ１０と接地ライン部Ｌ２０との間に連結される薄膜キャパシタを備える。【選択図】図３
2007227913.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電層が積層され、その上面及び下面にはパワー端子部及び接地端子部がそれぞれ形成され、前記上面及び下面のパワー端子部同士が、前記上面及び下面の接地端子部同士が該当ビアホールを通じて相互につながり、その上面には前記パワー端子部と接地端子部に連結されるＩＣ部品が実装される基板本体と、
前記基板本体の複数の誘電層のうち設定されたパワー誘電層に形成され、前記パワー端子部と前記ＩＣ部品に連結されるパワーライン部と、
前記基板本体の複数の誘電層のうち設定された接地誘電層に形成され、前記接地端子部と前記ＩＣ部品に連結される接地ライン部と、
前記基板本体の上面に実装され、前記基板本体の上面に形成された前記パワー端子部と前記接地端子部との間に連結される少なくとも一つの積層型チップキャパシタと、
前記基板本体の内部に内蔵され、前記パワーライン部と前記接地ライン部との間に連結される少なくとも一つの薄膜キャパシタと、
を含むディカップリング機能を有する多層基板。
【請求項２】
前記パワーライン部は、
前記基板本体の上面に形成され、前記基板本体の上面に形成されたパワー端子部に連結された第１パワーラインと、
前記基板本体の内部に形成され、前記基板本体の上面及び下面のパワー端子部を相互連結するパワービアホールに連結された第２パワーラインと、
を含むことを特徴とする請求項１に記載のディカップリング機能を有する多層基板。
【請求項３】
前記薄膜キャパシタは、
前記第１パワーラインと前記接地ライン部との間に連結されて成ることを特徴とする請求項２に記載のディカップリング機能を有する多層基板。
【請求項４】
前記薄膜キャパシタは、
前記第２パワーラインと前記接地ライン部との間に連結されて成ることを特徴とする請求項２に記載のディカップリング機能を有する多層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプパッケージに適用されるディカップリング（Ｄｅｃｏｕｐｌｉｎｇ）機能を有する多層基板に関するものであって、特に積層型チップキャパシタ及び薄膜キャパシタを用いて具現することにより、低周波帯域は勿論高周波帯域でも優れたディカップリング特性を発揮することが出来るディカップリング機能を有する多層基板に関する。
【背景技術】
【０００２】
最近、デジタルＩＣチップにおいて、動作周波数がさらに高くなり、また動作電圧が低くなるにつれ、より安定した電源の供給及びスイッチングノイズ（ｓｗｉｔｃｈｉｎｇ  ｎｏｉｓｅ）を除去するための低インピーダンスディカップリングキャパシタ（ｌｏｗ  ｉｍｐｅｄａｎｃｅ  ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）の必要性が重要となっている。
【０００３】
このようなディカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）は、ＩＣチップに近接するほどインピーダンス（ｉｍｐｅｄａｎｃｅ）を低くすることが出来るので、ＩＣ上にこれらキャパシタ（ｃａｐａｃｉｔｏｒ）を形成する技術に関して多数の報告がなされている。
【０００４】
このようなディカップリングキャパシタに関して簡単に説明する。
【０００５】
先ず、オフ−チップキャパシタ（ｏｆｆ−ｃｈｉｐ  ｃａｐａｃｉｔｏｒ）を用いる場合に、キャパシタ（ｃａｐａｃｉｔｏｒ）をＰＣＢやＩＣパッケージ（ｐａｃｋａｇｅ）に付着して使用するが、この場合にＩＣチップからこれらキャパシタまでのワイヤリングの長さ（ｗｉｒｉｎｇ  ｌｅｎｇｔｈ）によって発生する寄生インダクタンス（ｐａｒａｓｉｔｉｃ  ｉｎｄｕｃｔａｎｃｅ）により高周波特性が悪くなる。
【０００６】
また、シリコンにトランジスタを形成する工程中にディカップリングキャパシタを形成する場合では、極めて近接させることができるため最も理想的な方式ではあるが、次の二つの点によりディカップリングキャパシタをトランジスタに隣接して配置することは効率的ではない。第１の理由は、こられチップ内部の電極材料として使用する物質が抵抗値が大きいため、製作されたキャパシタのＱ値が１０以上のキャパシタを作ることが非常に難しいということである。第２の理由は、チップ内部に受動素子を形成する場合に、製作工程が複雑になって工程コストが上がり、別途の空間にキャパシタが位置することによりコスト／単位面積当たりの費用が非常に上昇するという短所もある。
【０００７】
このような理由で、チップ上に適用するためのキャパシタは一般にＢＥＯＬ（Ｂａｃｋ−Ｅｎｄ−Ｏｆ−ｔｈｅ−Ｌｉｎｅ）を用いてパワーと接地との間に薄膜誘電体を形成して製作している。
【０００８】
このようにＢＥＯＬを利用するキャパシタは、静電容量が１００ｎＦ／ｃｍ２以上の大きい値であることが要求され、配線層として使用するＣｕの酸化防止、絶縁層として使用する基板用有機素子のような物質の安定性のためには工程温度が４５０℃以下の低温蒸着工程であることが要求される。
【０００９】
一方、システムにおいては、デジタル回路の発達と高機能化によって全体的にアナログからデジタルへ、低速での電流、電圧から高速での電流、電圧動作へと要求される方向に急速に変遷してきている。これにより、特に高周波領域で低インピーダンスパワーを提供することが出来る受動素子または素子システムが要求されている。
【００１０】
図１は従来の積層型チップキャパシタを有する多層基板の構造図であって、図１に図示された従来の多層基板は、積層された複数の誘電層ＬＹ１〜ＬＹ４から成る基板本体１０を含み、上記基板本体１０の上面１０−Ｔ及び下面１０ーＢではパワー端子部Ｔ１（Ｔ１ａ、Ｔ１ｂ）及び接地端子部Ｔ２（Ｔ２ａ、Ｔ２ｂ）が形成され、上記上面及び下面パワー端子部Ｔ１ａ、Ｔ１ｂはパワービアホールＶＨ１を通じて相互連結され、上記上面下面の接地端子部Ｔ２ａ、Ｔ２ｂは接地ビアホールＶＨ２を通じて連結される。
【００１１】
この際、上記基板本体１０の上面１０−Ｔでは上記上面パワー端子部Ｔ１ａと上面接地端子部Ｔ２ａとに接地及びパワーソルダボールＢＧ、ＢＰを通じて連結されるＩＣ（直接回路）部品２０が実装される。
【００１２】
このような上記多層基板において、上記基板本体１０の上面１０−Ｔに形成された第１パワーラインＬＰ１は、上記パワーソルダボールＢＰに連結されたパワー端子とパワービアホールＶＨ１に連結された上面パワー端子Ｔ１ａを相互連結する第１連結ラインＬＰ１ａと、上記上面パワー端子Ｔ１ａと素子装着用パワー端子ＰＴとを連結する第２連結ラインＬＰ１ｂを含む。
【００１３】
また、上記基板本体１０の内部に形成された第２パワーラインＬＰ２は、上記パワービアホールＶＨ１を通じて上記パワー端子部Ｔ１に連結される。
【００１４】
また、上記基板本体１０の上面１０−Ｔに形成された第１接地ラインＬＧ１は、上記接地ソルダボールＢＧに連結された上面接地端子と接地ビアホールＶＨ２に連結された上面接地端子Ｔ２ａとを相互連結する第１連結ラインＬＧ１ａと、上記上面接地端子Ｔ２ａと素子装着用接地端子ＧＴとを連結する第２連結ラインＬＧ１ｂを含む。そして、上記基板本体１０の内部に形成された第２接地ラインＬＧ２は、上記接地ビアホールＶＨ２を通じて上記接地端子部Ｔ２に連結される。
【００１５】
このような上記多層基板において、上記基板本体１０の上面１０−Ｔには少なくとも一つの積層型チップキャパシタ１１（ＭＬＣＣ：Ｍｕｌｔｉｌａｙｅｒ  ＣｅｒａｍＩＣ  Ｃａｐａｃｉｔｏｒ）が実装され、上記積層型チップキャパシタ１１は上記素子装着用パワー端子ＰＴと上記素子装着用接地端子ＧＴとの間に連結され、パワーラインと接地ラインとの間にディカップリングキャパシタンスを提供する。
【００１６】
このような従来の多層基板におけるディカップリング回路は、図２に図示した通り、等価的に示すことが出来る。
【００１７】
図２は、図１のパワーラインと接地ラインの等価ディカップリングキャパシタンス回路図であって、図１及び図２を参照すると、上記パワーラインと接地ラインとの間の等価ディカップリングキャパシタンス回路は、上記積層型チップキャパシタとこれに連結された線路に対する等価回路であって、これは直列連結されたインダクタンスＬ１、キャパシタンスＣ１及び抵抗Ｒ１で表現され得る。
【００１８】
ところが、このような従来多層基板は、積層型チップキャパシタ１１（ＭＬＣＣ）を用いてディカップリング特性を提供するが、積層型チップキャパシタを使用する場合は、低周波数領域では低いインピーダンスを有するためディカップリング特性を発揮することが出来るが、これに対して高周波数領域ではインピーダンスが十分低くないためディカップリング特性が衰える問題点がある。
【００１９】
また、積層型チップキャパシタを用いる場合、この積層型チップキャパシタとパワーライン及び接地を連結する物理的な電気的ラインの長さが長くなり、雑音に弱く、正確なディカップリングキャパシタンスの実現が困難であるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記の問題点を解決するため提案されたものであって、その目的は、積層型チップキャパシタ及び薄膜キャパシタを用いて構成することにより、低周波帯域は勿論高周波帯域でも優れたディカップリング特性が発揮できるディカップリング機能を有する多層基板を提供することにある。
【００２１】
また、本発明の他の目的は、より正確なディカップリングキャパシタンスを実現することが出来るディカップリング機能を有する多層基板を提供することにある。
【課題を解決するための手段】
【００２２】
上記の本発明の目的を達成すべく、本発明のディカップリング機能を有する多層基板は、複数の誘電層が積層され、その上面及び下面にはパワー端子部及び接地端子部がそれぞれ形成され、上記上面及び下面のパワー端子部同士が、また、上記上面及び下面の接地端子部同士が当該ビアホールを通じて相互につながり、その上面には上記パワー端子部と接地端子部に連結されるＩＣ部品が実装される基板本体と、上記基板本体の複数の誘電層のうち既に設定されたパワー誘電層に形成され、上記パワー端子部と上記ＩＣ部品に連結されるパワーライン部と、上記基板本体の複数の誘電層のうち既に設定された接地誘電層に形成され、上記接地端子部と上記ＩＣ部品に連結される接地ライン部と、上記基板本体の上面に実装され、上記基板本体の上面に形成された上記パワー端子部と上記接地端子部との間に連結される少なくとも一つの積層型チップキャパシタと、上記基板本体の内部に内蔵され、上記パワーライン部と上記接地ライン部との間に連結される少なくとも一つの薄膜キャパシタを具備することを特徴とする。
【００２３】
上記パワーライン部は、上記基板本体の上面に形成され、上記基板本体の上面に形成されたパワー端子部に連結された第１パワーラインと、上記基板本体の内部に形成され、上記基板本体の上面及び下面のパワー端子部を相互連結するパワービアホールに連結された第２パワーラインとを含むことを特徴とする。
【００２４】
上記薄膜キャパシタは、上記第１パワーラインと上記接地ライン部との間に連結されて成ることを特徴とする。
【００２５】
上記薄膜キャパシタは、上記第２パワーラインと上記接地ライン部との間に連結されて成ることを特徴とする。
【発明の効果】
【００２６】
本発明によると、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプパッケージに適用されるディカップリング機能を有する多層基板において、積層型チップキャパシタ及び薄膜キャパシタを用いて構成することにより、低周波帯域は勿論のこと高周波帯域でも優れたディカップリング特性が発揮できる効果がある。
【００２７】
また、より正確なディカップリングキャパシタンスが得られるという効果もある。
【００２８】
さらに、高い性能と共に既存の積層型チップキャパシタ（ＭＬＣＣ）を活用できるため経済的側面でも低い製造単価が確保できるという効果もある。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の好ましい実施例を添付の図面を参照に詳細に説明する。本発明に参照した図面において実質的に同一構成と機能を有している構成要素は同一符号を使用する。
【００３０】
本発明は、システムまたはデジタル回路の発達と高機能化により、特に高周波領域（Ｇｉｇａ  Ｈｚ領域）において低インピーダンスパワー（ｌｏｗ  ｉｍｐｅｄａｎｃｅ  ｐｏｗｅｒ）が提供可能な受動素子または素子システムが要求されるにつれ、既存の高速ＩＣ回路においてディカップリング用として使用される積層型チップキャパシタ（ＭＬＣＣ）である低インピーダンスセラミックキャパシタ（ＬＩＣＣ：Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）タイプまたは超低インピーダンスキャパシタ（ＳＬＩＣ：Ｓｕｐｅｒ  Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃａｐａｃｉｔｏｒ）タイプのもので確保できない高周波領域、特に共振点以上での高周波領域において、デジタル回路が要求する低いインピーダンスパワーを提供することができ、低温で成形可能な内蔵型薄膜キャパシタと積層型チップキャパシタ（ＭＬＣＣ）のハイブリッドシステムを用いて、ＬＩＣＣやＳＬＩＣには無いギガ単位の高い周波数領域で優れた特性を得ることが出来る。
【００３１】
このような本発明に係わり図３乃至図７を参照して具体的に説明する。図３は、本発明によるディカップリング機能を有する多層基板の構造図であって、図３を参照すると、本発明による多層基板は、複数の誘電層ＬＹ１、ＬＹｋ、ＬＹｍ、ＬＹｎが積層された基板本体１００、パワーライン部Ｌ１０、接地ライン部Ｌ２０、少なくとも一つの積層型チップキャパシタ１１０及び少なくとも一つの薄膜キャパシタ１２０を含む。
【００３２】
上記基板本体１００は、その上面１００−Ｔ及び下面１００−Ｂにはパワー端子部Ｔ１０（Ｔ１１、Ｔ１２）及び接地端子部Ｔ２０（Ｔ２１、Ｔ２２）がそれぞれ形成され、上記上面１００−Ｔ及び下面１００−Ｂのパワー端子部Ｔ１１、Ｔ１２同士が、また、上記上面１００−Ｔ及び下面１００−Ｂの接地端子部Ｔ２１、Ｔ２２同士が当該ビアホールを通じてそれぞれ相互につながり、その上面１００−Ｔには上記パワー端子部Ｔ１１と接地端子部Ｔ２１にパワーソルダボールＢＰ及び接地ソルダボールＢＧをそれぞれ通じて連結されるＩＣ部品２００が実装される。
【００３３】
この際、上記パワー端子部Ｔ１１、Ｔ１２の上面パワー端子Ｔ１１は、上記パワーソルダボールＢＰと連結されるボール連結パワー端子Ｔ１１ｂと、素子装着用パワー端子Ｔ１１ｍを含む。
【００３４】
そして、上記接地端子部Ｔ２１、Ｔ２２の上面接地端子Ｔ２１は、上記接地ソルダボールＢＧと連結されるボール連結接地端子Ｔ２１ｂと、素子装着用接地端子Ｔ２１ｍを含む。
【００３５】
上記パワーライン部Ｌ１０は、上記基板本体１００の複数の誘電層のうち所望の誘電層をパワー誘電層として予め選定または設定し、このようにして既に予め設定されたパワー誘電層に形成され、上記パワー端子部Ｔ１０と上記ＩＣ部品２００にそれぞれ連結される。
【００３６】
これに関して、図３に図示した通り、一実施例を説明すると、上記パワーライン部Ｌ１０は上記基板本体１００の上面１００−Ｔに形成され、上記上面パワー端子部Ｔ１１と上記ボール連結パワー端子Ｔ１１ｂを連結し上記上面パワー端子部Ｔ１１と上記素子装着用パワー端子Ｔ１１ｍを連結する第１パワーラインＬ１１と、上記基板本体１００の内部１００−Ｉに形成され、上記基板本体１００の上面１００−Ｔ及び下面１００−Ｂのパワー端子部Ｔ１１、Ｔ１２を相互連結するパワービアホールＶＨ１０に連結された第２パワーラインＬ１２を含む。
【００３７】
この際、上記第１パワーラインＬ１１は、上記上面パワー端子部Ｔ１１と上記ボール連結パワー端子Ｔ１１ｂを連結する第１連結ラインＬ１１ａと、上記上面パワー端子部Ｔ１１と上記素子装着用パワー端子Ｔ１１ｍを連結する第２連結ラインＬ１１ｂを含む。
【００３８】
上記接地ライン部Ｌ２０は、上記基板本体１００の複数の誘電層のうち予め設定された接地誘電層に形成され、上記接地端子部Ｔ２０と上記ＩＣ部品２００に連結される。
【００３９】
これに関して、図３に図示した通り、一実施例を説明すると、上記接地ライン部Ｌ２０は上記基板本体１００の上面１００−Ｔに形成され、上記上面接地端子部Ｔ２１と上記ボール連結接地端子Ｔ２１ｂを連結し上記上面接地端子部Ｔ２１と上記素子装着用接地端子Ｔ２１ｍを連結する第１接地ラインＬ２１と、上記基板本体１００の内部１００−Ｉに形成され、上記基板本体１００の上面１００−Ｔ及び下面１００−Ｂの接地端子部Ｔ２１、Ｔ２２を相互連結する接地ビアホールＶＨ２０に連結された第２接地ラインＬ２２を含む。
【００４０】
この際、上記第１接地ラインＬ２１は、上記上面接地端子部Ｔ２１と上記ボール連結接地端子Ｔ２１ｂを連結する第１連結ラインＬ２１ａと、上記上面接地端子部Ｔ２１と上記素子装着用接地端子Ｔ２１ｍを連結する第２連結ラインＬ２１ｂを含む。
【００４１】
ここで、上記パワー誘電層は、上記接地誘電層の上部に積層されることでき、上記パワー誘電層が複数個の場合には、上記接地誘電層が複数個のパワー誘電層のうち一部パワー誘電層より上部に積層されることが出来る。
【００４２】
上記積層型チップキャパシタ１１０は、上記基板本体１００の上面１００−Ｔに実装され、上記上面パワー端子部Ｔ１１に連結された素子装着用パワー端子Ｔ１１ｍと上記上面接地端子部Ｔ２１に連結された素子装着用接地端子Ｔ２１ｍとの間に連結される。図５に図示した通り、上記積層型チップキャパシタ１１０（図４に図示）は本発明の全体ディカップリングキャパシタンスのうち一部（キャパシタンス）を提供する。
【００４３】
上記薄膜キャパシタ１２０は、上記基板本体１００の内部１００−Ｉに内蔵され、上記パワーライン部Ｌ１０と上記接地ライン部Ｌ２０との間に連結される。上記薄膜キャパシタ１２０は、第１及び第２薄膜キャパシタ１２１、１２２で示されるように、ここでは２つの薄膜キャパシタを用いた例が示されている。
【００４４】
具体的には、上記上面パワー端子部Ｔ１１が前述の通り上記第１パワーラインＬ１１と第２パワーラインＬ１２とを含む場合、図３に図示した通り、上記薄膜キャパシタ１２０は、上記第２パワーラインＬ１２と上記接地ライン部Ｌ２０との間に連結されて成ることが出来る。
【００４５】
これとは異なり、上記薄膜キャパシタ１２０は、上記第１パワーラインＬ１１と上記接地ライン部Ｌ２０との間に連結されて成ることが出来る。
【００４６】
このような本発明の薄膜キャパシタ１２０は、図５に図示した通り、本発明のディカップリングキャパシタンスのうち一部を提供し、上記積層型チップキャパシタ１１０と共に本発明のディカップリングキャパシタンスを提供する。
【００４７】
このような薄膜キャパシタ１２０の連結構造に関しては図４を参照して説明する。図４は図３の薄膜キャパシタを含む多層基板の一部拡大構造図であって、図３及び図４を参照すると、上記薄膜キャパシタ１２０は誘電層１２０ｂを中間層としてその上部及び下部に上部及び下部電極１２０ａ、１２０ｃが形成され、上記上部電極１２０ａはビアホールＶＨ１を通じて第２パワーラインＬ１２に連結され、上記下部電極１２０ｃはビアホールＶＨ２を通じて第２接地ラインＬ２２に連結される。
【００４８】
図５は図３のパワーラインと接地との間の等価ディカップリングキャパシタンス回路図であって、図５において、第１インピーダンス回路ＩＭ１０は上記積層型チップキャパシタ１１０に対する等価回路で、これはインダクタンスＬ１１、キャパシタンスＣ１１及び抵抗値Ｒ１１を含む。
【００４９】
また、第２インピーダンス回路ＩＭ２０は上記薄膜キャパシタ１２０に対する等価回路で、これはインダクタンスＬ２１、キャパシタンスＣ２１及び抵抗値Ｒ２１を含む。
【００５０】
このような等価ディカップリングキャパシタンス回路において、上記積層型チップキャパシタ１１０によるキャパシタンスＣ１１と上記薄膜キャパシタンスＣ２１を適切に組み合せると、図６及び図７に図示した通り、低周波数領域だけでなく高周波数領域でも低いインピーダンスを有することになり、より優れたディカップリング特性を発揮することが出来る。
【００５１】
前述のような本発明の多層基板は、ＭＬＣＣ／ＴＦＣ（Ｍｕｌｔｉｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ／Ｔｈｉｎ  Ｆｉｌｍ  Ｅｍｂｅｄｄｅｄ  Ｃａｐａｃｉｔｏｒ）ハイブリッドシステム（ＭＴＦＣＨ）の多層基板であって、これは従来のＬＩＣＣタイプの多層基板と比較すると、構造的、性能的、そして経済的な側面で様々な利点を提供することが出来る。
【００５２】
例えば、特定製品（Ｃｈｉｐｓｅｔ  Ｐａｃｋａｇｅ：ｅ．ｇ．Ｉｎｔｅｌ  ｉ９４５Ｇ  Ｃｈｉｐｓｅｔ）の活用例を基準に比べると、従来ＬＩＣＣタイプの多層基板の場合、０．４７μＦ容量のＬＩＣＣが２６個必要で、この際キャパシタンスは１２．２μＦを示す。ところが、本発明によるＭＴＦＣＨの多層基板の場合、ＭＬＣＣ（２μＦ容量）９個、薄膜キャパシタ（７０ｎＦ容量）９個を用いてハイブリッド構造を構成すると、さらに少ない数のキャパシタで１８μＦの優れたキャパシタンスを示すようになる。
【００５３】
このような本発明のディカップリング特性において、低周波領域における周波数特性は、積層型チップキャパシタ（ＭＬＣＣ）で向上させ、高周波領域における特性は薄膜キャパシタで向上させることができ、低周波領域及び高周波領域における各周波数特性を共に改善することができる。
【００５４】
これによって、高い性能と共に既存の積層型チップキャパシタ（ＭＬＣＣ）を活用することができ、経済的な側面でも低い製造単価を確保できるようになる。
【００５５】
また、基板本体の内部に内蔵される薄膜キャパシタを用いる場合、この薄膜キャパシタとパワーライン及び接地を連結する物理的な電気的長さが短いためより正確なカップリングキャパシタンスを実現することが出来る。
【００５６】
図６は、本発明の多層基板と従来ＬＩＣＣを有する多層基板との間の周波数応答特性グラフであって、図６において、Ｇ１２は従来の多層基板がディカップリングキャパシタであってＬＩＣＣタイプ積層型チップキャパシタを含む場合に対するインピーダンス特性グラフで、Ｇ２０は本発明の多層基板がディカップリングキャパシタであって積層型チップキャパシタ及び薄膜キャパシタを含む場合に対するインピーダンス特性グラフである。
【００５７】
図６のＧ１２及びＧ２０を比べてみると、共振点ＲＰ（共振周波数：２５ＭＨｚ）より低い周波数領域では従来とほぼ類似な特性を示すが、共振点ＲＰ（共振周波数：２５ＭＨｚ）より高い特定高周波領域Ｐ１（２５ＭＨｚ〜１００ＭＨｚ）では改善された低いインピーダンス特性を示すことが確認できる。
【００５８】
図７は、本発明の多層基板と従来のＳＬＩＣを有する多層基板との間の周波数応答特性グラフであって、図７において、Ｇ１２は従来多層基板がディカップリングキャパシタであってＳＬＩＣタイプ積層型チップキャパシタを含む場合に対するインピーダンス特性グラフで、Ｇ２０は本発明の多層基板がディカップリングキャパシタであって積層型チップキャパシタ及び薄膜キャパシタを含む場合に対するインピーダンス特性グラフである。
【００５９】
図７のＧ１２及びＧ２０を比べてみると、共振点ＲＰ（共振周波数：０．１ＧＨｚ）より低い周波数領域では従来とほぼ類似な特性を示すが、共振点ＲＰ（共振周波数：０．１ＧＨｚ）より高い高周波領域では改善された低いインピーダンス特性を示すことを確認できる。
【００６０】
以上説明した本発明は、前述の実施例及び添付の図面により限定されず、特許請求の範囲によって限定され、本発明の装置は本発明の技術的思想を外れない範囲内で様々な置換、変形及び変更が可能ということは、本発明が属する技術分野において通常の知識を有しているものには明らかである。
【図面の簡単な説明】
【００６１】
【図１】従来の積層型チップキャパシタを有する多層基板の構造図である。
【図２】図１のパワーラインと接地との間の等価ディカップリングキャパシタンス回路図である。
【図３】本発明によるディカップリング機能を有する多層基板の構造図である。
【図４】図３の薄膜キャパシタを含む多層基板の一部拡大構造図である。
【図５】図３のパワーラインと接地との間の等価ディカップリングキャパシタンス回路図である。
【図６】本発明の多層基板と従来のＬＩＣＣを有する多層基板との間の周波数応答特性グラフである。
【図７】本発明の多層基板と従来のＳＬＩＣを有する多層基板との間の周波数応答特性グラフである。
【符号の説明】
【００６２】
１００  基板本体
１００−Ｔ  基板本体の上面
１００−Ｂ  基板本体の下面
１００−Ｉ  基板本体の内部
１１０  積層型チップキャパシタ
１２０  薄膜キャパシタ
２００  ＩＣ部品
Ｔ１０、Ｔ１１、Ｔ１２  パワー端子部
Ｔ２０、Ｔ２１、Ｔ２２  接地端子部
Ｌ１０  パワーライン部
Ｌ１１  第１パワーライン
Ｌ１２  第２パワーライン
Ｌ２０  接地ライン部
Ｌ２１  第１接地ライン
Ｌ２２  第２接地ライン
【図１】
2007227913.tif 000003
【図２】
2007227913.tif 000004
【図３】
2007227913.tif 000005
【図４】
2007227913.tif 000006
【図５】
2007227913.tif 000007
【図６】
2007227913.tif 000008
【図７】
2007227913.tif 000009