(57)【要約】【課題】ＳｉとＳｉＧのエッチング時の選択比を向上させる。【解決手段】Ｓｉ層とＳｉＧｅ層とを同一基板上に形成し、３分以内の時間内でＳｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去する。【選択図】図１
2007227602.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、
３０℃以下の温度範囲で前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去す
る工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、
３分以内の時間内でＳｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、
前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングする工程と、
前記ＳｉＧｅ層をフッ硝酸処理した後、アンモニア過水処理を行う工程とを備えること
を特徴とする半導体装置の製造方法。
【請求項４】
Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、
前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングする工程と、
前記ＳｉＧｅ層をフッ硝酸処理した後、過酸化水素水を含むフッ硝酸処理を行う工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記フッ硝酸処理に用いるフッ硝酸溶液は、ＨＦに対してＨＮＯ3およびＨ2Ｏを５０倍
以上含むことを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＳｉとＳｉＧｅとのエッチング時の選択
比を向上させる方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで
、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１
に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエ
ッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基
板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行
うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との
間にＢＯＸ層を形成する。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、非特許文献１に開示された方法では、ＳｉＧｅ層のみを選択的に除去す
るときに、ＳｉとＳｉＧｅとのエッチング時の選択比がばらつき、ＳｉＧｅのみならずＳ
ｉもエッチングされるため、ＳＯＩ層の膜厚がばらつくようになる。このため、ＳＯＩト
ランジスタの閾値やオン電流やオフ電流がばらつく原因となり、ＳＯＩ基板上に形成され
た電界効果型トランジスタの製造歩留まりが低下するという問題があった。
そこで、本発明の目的は、ＳｉとＳｉＧのエッチング時の選択比を向上させ、SOI層膜
厚バラツキ低減が可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば
、Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、３０℃以下の温度範囲で前記Ｓ
ｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去する工程とを備えることを特徴とす
る。
【０００５】
これにより、ＳｉＧｅに対するＳｉのエッチング時の選択比の劣化を抑制しつつ、Ｓｉ
Ｇｅをエッチングすることができ、ＳｉとＳｉＧｅとのエッチング時の選択比のばらつき
を少なくさせることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合におい
ても、Ｓｉ層の膜厚のばらつきを低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することがで
き、ＳＯＩ層の膜厚のばらつきを低減することができる。このため、ＳＢＳＩ法にてＳＯ
Ｉ層を形成した場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばら
つきを低減させることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、Ｓ
ＯＩトランジスタの製造歩留まりを向上させることができる。
【０００６】
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、３分以内の時間内でＳｉＧｅ層をフッ硝酸処理にて選択的
にエッチング除去する工程とを備えることを特徴とする。
これにより、ＳｉＧｅのエッチング時間の増大に起因するＳｉの増速エッチングを抑制
することができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合においても、Ｓｉ
層の膜厚の低下を低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の
膜厚の均一性を向上させることができる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した
場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばらつきを低減させ
ることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、ＳＯＩトランジス
タの製造歩留まりを向上させることができる。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングす
る工程と、前記ＳｉＧｅ層をフッ硝酸処理した後、アンモニア過水処理を行う工程とを備
えることを特徴とする。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制すること
ができ、純水リンス時のＳｉの増速エッチングを抑制することができる。このため、Ｓｉ
Ｇｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層の膜厚の低下を低減しつつ、Ｓｉ
層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜厚の均一性を向上させることがで
きる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した場合においても、ＳＯＩトランジス
タの閾値やオン電流やオフ電流のばらつきを低減させることが可能となり、ＳＯＩトラン
ジスタの製造コストを抑制しつつ、ＳＯＩトランジスタの製造歩留まりを向上させること
ができる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングす
る工程と、前記ＳｉＧｅ層をフッ硝酸処理した後、過酸化水素水を含むフッ硝酸処理を行
う工程とを備えることを特徴とする。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制すること
ができ、純水リンス時のＳｉの増殖エッチングを抑制することができる。このため、Ｓｉ
Ｇｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層の膜厚の低下を低減しつつ、Ｓｉ
層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜厚の均一性を向上させることがで
きる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した場合においても、ＳＯＩトランジス
タの閾値やオン電流やオフ電流のばらつきを低減させることが可能となり、ＳＯＩトラン
ジスタの製造コストを抑制しつつ、ＳＯＩトランジスタの製造歩留まりを向上させること
ができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記フッ硝酸処理に用い
るフッ硝酸溶液は、ＨＦに対してＨＮＯ3およびＨ2Ｏを５０％以上含むことを特徴とする
。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制しつつ、
ＳｉＧｅ層をエッチングすることができ、Ｓｉ層の膜厚のばらつきを低減しつつ、ＳｉＧ
ｅ層を除去することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明
する。
ＳＢＳＩ法にてＳＯＩ層を形成する場合、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、Ｓ
ｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去する
ことにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出され
たＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓ
ｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【００１１】
ここで、図１に示すように、Ｓｉ層とＳｉＧｅ層（Ｇｅが３０％）とのフッ硝酸処理に
よる選択比は、ＳｉＧｅ層のエッチング時間が３分以内ならば、５００〜１０００の範囲
内で一定に保つことができるが、３分を超えると、Ｓｉ層とＳｉＧｅ層との選択比が低下
するとともに、Ｓｉ層とＳｉＧｅ層との選択比がばらつくようになる。
このため、Ｓｉ基板上に積層されたＳｉ／ＳｉＧｅ層からＳｉＧｅ層を選択的に除去す
る場合、ＳｉＧｅ層のエッチング時間を３分以内に設定することが好ましい。
【００１２】
また、Ｓｉ層とＳｉＧｅ層（とのフッ硝酸処理による選択比は、ＳｉＧｅ層のエッチン
グ温度が３０℃を越えると、Ｓｉ層とＳｉＧｅ層との選択比が低下するとともに、Ｓｉ層
とＳｉＧｅ層との選択比がばらつくようになる。このため、Ｓｉ基板上に積層されたＳｉ
／ＳｉＧｅ層からＳｉＧｅ層を選択的に除去する場合、ＳｉＧｅ層のエッチング温度を３
０℃以下に設定することが好ましい。
【００１３】
これにより、ＳｉＧｅに対するＳｉのエッチング時の選択比の劣化を抑制しつつ、Ｓｉ
Ｇｅをエッチングすることができ、ＳｉとＳｉＧｅとのエッチング時の選択比のばらつき
を低下させることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合において
も、Ｓｉ層の膜厚のばらつきを低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ
、ＳＯＩ層の膜厚のばらつきを低減することができる。このため、ＳＢＳＩ法にてＳＯＩ
層を形成した場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばらつ
きを低減させることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、ＳＯ
Ｉトランジスタの製造歩留まりを向上させることができる。
【００１４】
また、ＳｉＧｅ層の選択エッチングにおけるフッ硝酸処理後、アンモニア過水処理また
は過酸化水素水（Ｈ2Ｏ2）を含むフッ硝酸処理を行うことが好ましい。なお、フッ硝酸処
理に用いるフッ硝酸溶液は、ＨＦに対してＨＮＯ3およびＨ2Ｏを５０倍以上含むことが好
ましい。これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制す
ることができ、フッ硝酸処理後の純水リンス時における、Ｓｉの増速エッチングを抑制す
ることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層
の膜厚の低下を低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜
厚の均一性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係るＳｉとＳｉＧｅとのエッチング時の選択比とエッチング時間との関係を示す図。
【図１】
2007227602.tif 000003