(57)【要約】【課題】ＳＲＡＭデバイスの物理サイズの減少を達成し且つ稼動及び待機期間を増加するために、ＳＲＡＭデバイスの設計を改良する必要がある。【解決手段】複数行のＳＲＡＭセルとラインバッファＳＲＡＭセルとを備え、各行のＳＲＡＭセルは、ワードラインによって制御される。ラインバッファＳＲＡＭセルは、ＳＲＡＭセルの行に接続され、且つリードイネーブルラインによって制御される。リードイネーブルラインの信号は、ワードラインの信号がアクティブにされた後に、アクティブにされ、リードイネーブルラインのアクティブにされた信号の一部は、ワードラインのアクティブにされた信号の一部と重複する。ラインバッファＳＲＡＭセルに提供される電力は、選択的に遮断される。或いは、ラインバッファＳＲＡＭセルに提供される電力は、リードイネーブルラインの信号が非アクティブにされる前に、再接続する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ＳＲＡＭデバイスであって、
複数行のＳＲＡＭセルと、ラインバッファＳＲＡＭセルとを備え、
前記複数行のＳＲＡＭセルの各行は、ワードラインに接続され、
前記ラインバッファＳＲＡＭセルは、前記複数行のＳＲＡＭセル且つリードイネーブルラインに接続され、
前記リードイネーブルラインの信号は、前記ワードラインの信号がアクティブにされた後にアクティブにされ、
前記リードイネーブルラインのアクティブにされた信号の存続期間の一部は、前記ワードラインのアクティブにされた信号の存続期間の一部と重複する、
ＳＲＡＭデバイス。
【請求項２】
前記ラインバッファＳＲＡＭセルに提供される電力は、選択的に遮断される、請求項１に記載のＳＲＡＭデバイス。
【請求項３】
前記ラインバッファＳＲＡＭセルに提供される電力は、前記リードイネーブルラインの信号が、非アクティブにされる前に、再接続する、請求項２に記載のＳＲＡＭデバイス。
【請求項４】
ＳＲＡＭデバイスであって、
少なくとも一行のＳＲＡＭセルと少なくとも一列のＳＲＡＭセルとを備えるＳＲＡＭセルアレイを備え、
Ｘデコーダを備え、前記Ｘデコーダは、前記ＳＲＡＭセルアレイに接続され、
Ｙデコーダを備え、前記Ｙデコーダは、前記ＳＲＡＭセルアレイに接続され、
Ｙコンポーネントを備え、前記Ｙコンポーネントは、前記ＳＲＡＭセルアレイに接続され、且つ一行のＳＲＡＭセルで構成される、
ＳＲＡＭデバイス。
【請求項５】
前記Ｙデコーダに接続されるセンス増幅器を更に備える、請求項４に記載のＳＲＡＭデバイス。
【請求項６】
前記センス増幅器は、マイクロコントローラに接続される、請求項５に記載のＳＲＡＭデバイス。
【請求項７】
前記Ｙコンポーネントは、ラインバッファとして機能する、請求項４に記載のＳＲＡＭデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＳＲＡＭ（スタティックランダムアクセスメモリ）デバイスに関し、より具体的には、本発明の幾つかの実施形態は小型高帯域幅ＳＲＡＭデバイスに関する。
【背景技術】
【０００２】
携帯電話は、一般的に、ディスプレイを有し、これらのディスプレイは、ＬＣＤやＯＬＥＤパネルで形成される。そのパネルの各画素の画像信号は、ＳＲＡＭデバイスに格納される。このＳＲＡＭデバイスは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）におけるように周期的にはリフレッシュ信号を必要とせず格納されたデータを保持するタイプのメモリである。一般的に、このＳＲＡＭデバイスは、ＳＲＡＭセルのアレイからなる。
【０００３】
図１を参照すると、従来のＳＲＡＭセルの概略回路図が示されている。キャパシタにデータを格納するＤＲＡＭとは異なり、ＳＲＡＭセルに保持されたデータは、フリップフロップとして知られる、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタ１１、１２、及びＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタ１３，１４よりなる一対の交差結合インバータに格納される。６−トランジスタＳＲＡＭセルに対して、ＮＭＯＳトランジスタ１１のドレイン電極は、ＰＭＯＳトランジスタ１３のドレイン電極に接続され、且つＮＭＯＳトランジスタ１２のドレイン電極は、ＰＭＯＳトランジスタ１４のドレイン電極に接続される。ＮＭＯＳトランジスタ１１のゲート電極は、ＰＭＯＳトランジスタ１３のゲート電極とＮＭＯＳトランジスタ１２のドレイン電極に接続される。ＮＭＯＳトランジスタ１２のゲート電極は、ＰＭＯＳトランジスタ１４のゲート電極とＮＭＯＳトランジスタ１１のドレイン電極に接続される。更に、ＮＭＯＳトランジスタ１１のドレイン電極はまた、第１のアクセストランジスタ１５のソース電極に接続され、ＮＭＯＳトランジスタ１２のドレイン電極は、第２のアクセストランジスタ１６のソース電極に接続される。更に、第１のアクセストランジスタ１５のドレイン電極は、ビットライン２０の一つに接続され、且つ第２のアクセストランジスタ１６のドレイン電極は、ｎ−ビットライン２２の一つに接続される。更に、第１のアクセストランジスタ１５と第２のアクセストランジスタ１６のゲート電極は、ワードライン２４の一つに接続される。更に、ＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１４のソース電極は、電源ＶDDに接続され、ＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のソース電極は、接地される。
【０００４】
図２を参照すると、従来のＳＲＡＭセルアレイの概略電気図が示されている。図２に示されるＳＲＡＭセルアレイは、（Ｍ＋１）×（Ｎ＋１）アレイであり、このアレイは、（Ｍ＋１）個の行と（Ｎ＋１）個の列のＳＲＡＭセルを有する。ＳＲＡＭセルアレイのゼロ番目の行（図２の最下位行）のＳＲＡＭセルは、ゼロ番目のワードライン（“ＷＬ０”として示される、図２の最下位のワードライン）に接続される。第１行目のアレイのＳＲＡＭセルは、図２で“ＷＬ１”として示される、１番目のワードラインに接続され、且つそのアレイのＭ番目の行（図２の最高位の行）のＳＲＡＭセルは、“ＷＬＭ”として示される、Ｍ番目のワードラインに接続される。他方、ＳＲＡＭセルアレイのゼロ番目の列（図２の最も左側の列）のＳＲＡＭセルは、ゼロ番目のビットラインとゼロ番目のｎ−ビットライン（“ＢＬ０”と“ｎ−ＢＬ０”として示される、図２の最も左側のライン）に接続される。ＳＲＡＭセルアレイのＮ番目の列（図２の最も右側の列）ＳＲＡＭセルは、Ｎ番目のビットラインとＮ番目のｎビットライン（“ＢＬＮ”と“ｎ−ＢＬＮ”として示される、図２の最も右側のライン）に接続される。
【０００５】
このアレイの各ＳＲＡＭセルは、特定のワードライン及び特定のビットラインとｎ−ビットラインに接続される。各ワードラインは、以下の図３に示されるＸデコーダに結合される。同様に、各ビットラインと各ｎ−ビットラインは、以下の図３に示されるように、特定のＹデコーダに結合される。
【０００６】
ここで図３を参照すると、従来のＳＲＡＭデバイスの概略図が示されている。ＳＲＡＭデバイスは、ＳＲＡＭセルアレイ３０を含み、このアレイは、１個のＸデコーダ３２、第１のＹデコーダ３４、及び第２のＹデコーダに接続される。Ｘデコーダ３２は、ワードラインデコーダであり、このデコーダは、希望のアドレスワードラインにアクセスするために使用される。第１のＹデコーダ３４と第２のＹデコーダ３６は、希望のアドレスビットラインにアクセスするために利用される。特定のワードラインと特定のビットラインのマッチングによって、アレイ中の特定のＳＲＡＭセルが使用可能とされる。Ｘデコーダ３２と第１のＹデコーダ３４の両方は、ＣＰＵやＡＳＩＣのようなマイクロコントローラ３７によって駆動される。
【０００７】
第１のＹデコーダ３４は、第１のセンス増幅器３８に接続され、且つ第２のＹデコーダ３６は、第２のセンス増幅器３９に接続される。第１のセンス増幅器３８と第２のセンス増幅器３９は、ビットラインとｎ−ビットラインの差分相補信号を受信し、各特定のＳＲＡＭセルに格納されたデータ（論理ハイ“１”又は論理ロー“０”）を読み出すことによって、ＳＲＡＭセルアレイからデータを検索するために使用される。更に、第２のセンス増幅器３９は、ラインバッファ４１に接続され、且つ、次にＬＣＤソースや他のターゲットに結合される。
【０００８】
携帯電話の稼動及び待機期間を延長するために、低電力消費ＳＯＣドライバを使用することが望ましい。しかしながら、各画素の画像信号を格納するために使用されるＳＲＡＭデバイスは、大量の電力を消費する。このため、操作ステージ及び待機ステージの両方で携帯ＳＯＣドライバのための電力消費を減少することが望ましい。ＳＲＡＭデバイスの電力消費が低下する程、動作及び待機期間がより長くなる。
【０００９】
更に、ＳＲＡＭデバイスの要求される物理サイズは、他の重要な問題である。ＳＲＡＭデバイスの物理サイズを減少することによって、ＳＲＡＭデバイスのより低い製造コストが得られる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、ＳＲＡＭデバイスの物理サイズの減少を達成し且つ稼動及び待機期間を増加するために、ＳＲＡＭデバイスの設計を改良する必要がある。
【課題を解決するための手段】
【００１１】
本発明の幾つかの実施形態は、小型広帯域幅ＳＲＡＭデバイスを提供する。
【００１２】
ＳＲＡＭデバイスは、本発明の幾つかの実施形態で開示される。
【００１３】
ＳＲＡＭデバイスは、複数行のＳＲＡＭセルとラインバッファＳＲＡＭセルを備える。ＳＲＡＭセルの各行は、ワードラインに接続される。ラインバッファＳＲＡＭセルは、それらの行のＳＲＡＭセルに結合され、且つリードイネーブルラインに接続される。リードイネーブルラインの信号は、ワードラインの信号がアクティブ（有効）にされた後に、アクティブにされ、リードイネーブルラインのアクティブにされた信号の存続期間の一部は、ワードラインのアクティブにされた信号の存続期間の一部と重複する。ラインバッファＳＲＡＭセルに提供される電力は、選択的に遮断される。或いは、ラインバッファＳＲＡＭセルに提供される電力は、リードイネーブルラインの信号が非アクティブ（無効）にされる前に、再接続する。
【００１４】
ＳＲＡＭデバイスは、本発明の幾つかの実施の形態で開示される。
【００１５】
ＳＲＡＭデバイスは、ＳＲＡＭセルアレイと、Ｘデコーダと、Ｙデコーダと、Ｙコンポーネントと、を備える。ＳＲＡＭセルアレイは、少なくとも一行のＳＲＡＭセルと少なくとも一列のＳＲＡＭセルを含む。Ｘデコーダは、ＳＲＡＭセルアレイに接続され、且つＹデコーダもまたＳＲＡＭセルアレイに接続される。Ｙコンポーネントは、ＳＲＡＭセルアレイに接続され、且つ一行のＳＲＡＭセルを含む。
【００１６】
Ｙコンポーネントは、Ｙデコーダ、ラインバッファ、又はセンス増幅器の機能を含む。Ｙコンポーネントはまた、Ｙデコーダとラインバッファを組み合わせる機能を含む。Ｙコンポーネントはまた、Ｙデコーダとセンス増幅器を組み合わせる機械を含む。Ｙコンポーネントはまた、ラインバッファとセンス増幅器を組み合わせる機能を含む。また、Ｙコンポーネントは、Ｙデコーダ、ラインバッファ、及びセンス増幅器を組み合わせる機能を有する。
【００１７】
本発明の幾つかの実施形態において、ＳＲＡＭセルアレイは、少なくとも一列のＳＲＡＭセルと少なくとも二列のＳＲＡＭセルを含み、少なくとも二列のＳＲＡＭセルの内の一列のＳＲＡＭセルは、ラインバッファとセンス増幅器として働く。
【００１８】
本発明の幾つかの実施形態において、ＳＲＡＭセルアレイは、少なくとも一列のＳＲＡＭセルと少なくとも二列のＳＲＡＭセルを含み、少なくとも二列のＳＲＡＭセルの内の一列のＳＲＡＭセルは、Ｙデコーダとセンス増幅器として働く。
【００１９】
本発明の幾つかの実施形態において、ＳＲＡＭセルアレイは、少なくとも一列のＳＲＡＭセルと少なくとも二列のＳＲＡＭセルを含み、少なくとも二列のＳＲＡＭセルの内の一列のＳＲＡＭセルは、ラインバッファとＹデコーダとして働く。
【００２０】
本発明の幾つかの実施形態において、ＳＲＡＭセルアレイは、少なくとも一列のＳＲＡＭセルと少なくとも二列のＳＲＡＭセルを含み、少なくとも二列のＳＲＡＭセルの内の一列のＳＲＡＭセルは、Ｙデコーダ、ラインバッファ、及びセンス増幅器として働く。
【００２１】
本発明の幾つかの実施形態は、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、ＣＳＴＮ  ＬＣＤ、及びＴＦＴ  ＬＣＤのドライバのために使用される。
【発明を実施するための最良の形態】
【００２２】
図４を参照すると、本発明の一実施形態に従うＳＲＡＭデバイスの概略図が示されている。ＳＲＡＭデバイスは、ＳＲＡＭセルアレイ３０を含み、このＳＲＡＭセルアレイ３０は、Ｘデコーダ３２、第１のＹデコーダ３４、及びＹコンポーネント４０に接続される。
【００２３】
ＳＲＡＭセルアレイ３０は、ＳＲＡＭセルのアレイよりなる。各ＳＲＡＭセルに保持されるデータは、フリップフロップとして知られている、一対の交差結合インバータに格納される。第１のインバータと第２のインバータのドレイン電極は、夫々、第１の負荷と第２の負荷に接続される。６−トランジスタＳＲＡＭセルでは、第１の負荷と第２の負荷は、トランジスタ、一般的には、薄膜トランジスタである。４−トランジスタＳＲＡＭセルでは、第１の負荷と第２の負荷は、低導電性の２個の受動ポリトランジスタで置き換えられる。更に、第１のインバータのドレイン電極はまた、第１のアクセストランジスタのソース電極に接続され、第２のインバータのドレイン電極は、第２のアクセストランジスタのソース電極に接続される。更に、第１のアクセストランジスタのドレイン電極は、ビットラインの一つに結合され、第２のアクセストランジスタのドレイン電極は、ｎ−ビットラインの一つに結合される。更に、第１のアクセストランジスタと第２のアクセストランジスタのゲート電極は、ワードラインの一つに接続される。更に、第１の負荷と第２の負荷は、電圧源ＶDDに更に結合され、第１のインバータと第２のインバータのソース電極は、接地される。
【００２４】
Ｘデコーダ３２は、ワードラインデコーダであり、これは、希望のアドレスワードラインにアクセスするために使用される。第１のＹデコーダ３４は、希望のアドレスビットラインにアクセスするために利用される。特定のワードラインと特定のビットラインとのマッチングによって、アレイ中の特定のＳＲＡＭセルを使用可能にできる。Ｘデコーダ３２と第１のＹデコーダ３４の両方は、ＣＰＵやＡＳＩＣのようなマイクロコントローラ３７によって駆動される。
【００２５】
第１のＹデコーダ３４は、第１のセンス増幅器３８に接続され、これは、ビットラインとｎ−ビットラインの差分相補信号を受信し、各特定のＳＲＡＭセルに格納されたデータ（論理ハイ“１”と論理ロー“０”）を読み出すことによってＳＲＡＭセルアレイからデータを検索するために使用される。Ｙコンポーネント４０は、センス増幅器とラインバッファとして働き、ＬＣＤソースや他のターゲットに直接結合されることができる。
【００２６】
ここで図５を参照すると、本発明の一実施形態に従って開示されたＳＲＡＭセルアレイ３０とＹコンポーネント４０の概略回路図が示されている。図５に示されるＳＲＡＭセルアレイは、（Ｍ＋１）×（Ｎ＋１）アレイであり、（Ｍ＋１）行と（Ｎ＋１）列のＳＲＡＭセルを有する。ＳＲＡＭセルアレイ３０のゼロ番目の行（図５の最下位の行）上のＳＲＡＭセルは、ゼロ番目のワードライン（“ＷＬ０”として示される、図５の最下位のワードライン）に接続される。アレイの第１番目の行のＳＲＡＭセルは、図５に“ＷＬ１”として示される、第１のワードラインに接続され、アレイのＭ番目の行（図５の第２番目に最上位の行）のＳＲＡＭセルは、“ＷＬＭ”として示される、Ｍ番目のワードラインに接続される。他方、ＳＲＡＭセルアレイのゼロ番目の列（図５の最も左側の列）のＳＲＡＭセルは、ゼロ番目のビットラインとゼロ番目のｎ−ビットライン（“ＢＬ０”と“ｎ−ＢＬ０”として示される、図５のライン）に接続される。ＳＲＡＭセルアレイのＮ番目の列（図５の最も右側の列）のＳＲＡＭセルは、Ｎ番目のビットラインとＮ番目のｎ−ビットライン（“ＢＬＮ”と“ｎ−ＢＬＮ”として示される、図５の最も右側のライン）に接続される。
【００２７】
本発明の一実施形態に従って、Ｙコンポーネント４０は、図５に示される元のＳＲＡＭセルアレイからの一行全てのＳＲＡＭセルの複製である。ＹコンポーネントのＳＲＡＭセルのアクセストランジスタの各ゲート電極は、図５に“Ｒｅａｄ−Ｅｎ”として示される、リードイネーブルラインに接続される。Ｙコンポーネント４０に格納されたデータは、リードイネーブルラインによって制御されることができ、それによって、データは、ＳＲＡＭデバイスの動作中にＳＲＡＭセルアレイによって影響されない。更に、Ｙコンポーネント４０の電力ラインと接地ラインは、ＳＲＡＭセルアレイの電力ラインと接地ラインから独立すべきである。Ｙコンポーネント４０に提供される電力は、選択的に遮断される。
【００２８】
Ｙコンポーネント４０は、まさに、元のＳＲＡＭセルアレイからの一行のＳＲＡＭセルから作られ、従来の技術のセンス増幅器とラインバッファの機能を有しており、本発明のＹコンポーネント４０のサイズ必要条件が、大幅に減少される。
【００２９】
ここで図６を参照すると、本発明の一実施形態に従って開示されたＳＲＡＭデバイスを読み出すための概略タイミング図が示される。
【００３０】
本発明の幾つかの実施の形態に従って、一ワードラインが起動され次第、そのワードラインのＳＲＡＭセルに格納されたデータの全てが、リードイネーブルラインによって制御されるＹコンポーネント４０に読み出されることができる。換言すれば、一行又は二行以上のＳＲＡＭセルに格納されたデータは、単一の走査ステップでＹコンポーネント４０に読み出されることができる。一つずつＳＲＡＭセルを走査することを必要とする従来の技術と比較して、本発明の幾つかの実施形態のＹコンポーネント４０は、顕著に電力消費を減少できる。
【００３１】
本発明の幾つかの実施の形態に従って、ＳＲＡＭデバイスは、複数行のＳＲＡＭセルとラインバッファＳＲＡＭセルを備える。各行のＳＲＡＭセルは、ワードラインに接続され、ワードラインの信号によって制御される。ラインバッファＳＲＡＭセルは、複数行のＳＲＡＭセルに結合され、リードイネーブルラインに接続され、リードイネーブルラインの信号によって制御される。リードイネーブルラインの信号は、ワードラインの信号がアクティブにされた後、アクティブにされ、且つリードイネーブルラインの信号とワードラインの信号の持続期間が部分的に重複する。ラインバッファＳＲＡＭセルに提供される電力、例えば、ワードラインのアクティブにされた信号のアクティブ期間が、選択的に遮断される。或いは、ラインバッファＳＲＡＭセルに提供される電力は、リードイネーブルラインの信号が非アクティブにされる前に、再接続する。
【００３２】
要約すれば、本発明の一実施形態に従って開示されたＹコンポーネント設計は、ＳＲＡＭデバイスの全体のチップサイズを減少でき、ＳＲＡＭデバイスの電力消費を最小にできる。
【００３３】
本発明の範囲及び精神から離れることなく、種々の変更及びバリエーションは、開示された実施の形態において行われ得ることは当業者にとって自明である。
ここで開示された発明の仕様と実施の考察から本発明の他の実施の形態が、当業者にとって自明である。
また、ここで提供された明細書と例は、例示としてのみ考えられるべきであり、本発明の真実の範囲が、以下の請求項及びこれらと等価な範囲によって指示されるべきであることを意図している。
【図面の簡単な説明】
【００３４】
【図１】従来の技術に従う従来のＳＲＡＭセルの概略回路図である。
【図２】従来の技術に従う従来のＳＲＡＭセルアレイの概略電気回路図である。
【図３】従来の技術に従う従来のＳＲＡＭデバイスの概略図である。
【図４】本発明の一実施形態に従うＳＲＡＭデバイスの概略図である。
【図５】本発明の一実施形態に従うＳＲＡＭセルアレイとＹコンポーネントの概略回路図である。
【図６】本発明の一実施形態に従うＳＲＡＭデバイスを読み取るための概略タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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