(57)【要約】【課題】高誘電率ゲート絶縁膜を使用したＭＩＳＦＥＴにおいて高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させる。【解決手段】基板１の活性領域上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には、高誘電率を有する絶縁性サイドウォール７が形成されている。【選択図】図１
2007227851.tif 000002
【特許請求の範囲】
【請求項１】
基板の活性領域上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された高誘電率絶縁性サイドウォールとを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記高誘電率絶縁性サイドウォールの下側まで連続的に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記高誘電率絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記高誘電率絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記高誘電率絶縁性サイドウォールは、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成されていることを特徴とする半導体装置。
【請求項６】
基板の活性領域上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、
前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとを備え、
前記第１の絶縁性サイドウォールは高誘電率を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第１の絶縁性サイドウォールの下側まで連続的に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことを特徴とする半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さと同等であり、
前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さく、
前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さと同等であることを特徴とする半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さく、
前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さよりも小さいことを特徴とする半導体装置。
【請求項１３】
請求項６〜１２のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１の絶縁性サイドウォールは、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜の側端部にノッチが設けられていることを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、
前記基板と前記高誘電率ゲート絶縁膜との間にバッファー絶縁膜が設けられていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記バッファー絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体装置において、
前記ゲート電極はフルシリサイドゲート電極又はメタルゲート電極であることを特徴とする半導体装置。
【請求項１９】
基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記ゲート電極の側面に高誘電率絶縁性サイドウォールを形成する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記ゲート電極から見て前記高誘電率絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９〜２１のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより、前記高誘電率絶縁性サイドウォールを前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記ゲート電極の側面に高誘電率を有する第１の絶縁性サイドウォールを形成する工程（ｃ）と、
前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して第２の絶縁性サイドウォールを形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４又は２５に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、前記ゲート電極から見て前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４又は２５に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）との間に、前記ゲート電極から見て前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備え、
前記工程（ｄ）よりも後に、前記ゲート電極から見て前記第２の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４又は２５に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ゲート電極の上面を覆う保護膜を形成する工程を含み、
前記工程（ｄ）よりも後に、前記ゲート電極から見て前記第２の絶縁性サイドウォールの外側に位置する前記活性領域の表面をシリサイド化した後、前記保護膜を除去し、その後、前記ゲート電極をフルシリサイド化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２４〜２８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより、前記第１の絶縁性サイドウォールを前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２１、２６又は２７のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率ゲート絶縁膜の除去は、ウェットエッチングを用いて選択的に行われることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項１９〜３１のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記活性領域上にバッファー絶縁膜を形成する工程をさらに備え、
前記工程（ａ）では前記活性領域上に前記バッファー絶縁膜を介して前記高誘電率ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、具体的にはＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor ）の構造及び製造方法に関し、主にＭＩＳＦＥＴの駆動力及び信頼性を向上させる技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴ない、スケーリング則に従ってエクステンション（Extension ）の接合深さを浅くすると同時に、ＭＩＳＦＥＴのゲート絶縁膜として比誘電率が４程度のＳｉＯ2 系の絶縁膜に代えてＨｆ系酸化物又はＡｌ系酸化物等の比誘電率が１０程度以上の高誘電率膜を用いようとしている。
【０００３】
図３１（ａ）及び（ｂ）はそれぞれ従来の高誘電率ゲート絶縁膜を使ったＭＩＳＦＥＴの構造を示す断面図である（例えば非特許文献１参照）。
【０００４】
図３１（ａ）に示すように、基板１０１の活性領域であるウェル１０２におけるＳＴＩ（shallow trench isolation）１０３によって囲まれた領域の上に高誘電率ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ゲート電極１０５の側面には絶縁性のサイドウォール１０７が形成されている。ウェル１０２におけるサイドウォール１０７の下側にはエクステンション領域１１０が形成されていると共にウェル１０２におけるエクステンション領域１１０の下側にはポケット領域１１１が形成されている。ウェル１０２におけるゲート電極１０５から見てエクステンション領域１１０及びポケット領域１１１の外側にはソース・ドレイン領域１１２が形成されている。
【０００５】
図３１（ｂ）に示す構造が図３１（ａ）に示す構造と異なっている点は、ゲート電極１０５の側面とサイドウォール１０７との間に絶縁性のオフセットサイドウォール１０６が介在していることである。これにより、ゲート電極１０５とエクステンション領域１１０とのオーバーラップ量の最適化を容易に図ることができる。
【非特許文献１】渡辺健、「高性能・高信頼性を実現する HfSiON-CMOS技術」、Semi. Forum Japan 2005
【非特許文献２】T.Hori、IEDM Tech. Dig. 、1989年、p.777
【非特許文献３】H.Sayama他、IEDM Tech. Dig. 、2000年、p.239
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の高誘電率ゲート絶縁膜を使ったＭＩＳＦＥＴの構造においては、高誘電率ゲート絶縁膜の側端部が、例えばシリコン酸化膜等からなるサイドウォールに直接接しているため、サイドウォール形成時に高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の問題が生じる。その結果、ゲート電極端部において高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下が引き起こされ、それによってデバイス特性やゲート絶縁膜の信頼性が悪化してしまうことになる。
【０００７】
前記に鑑み、本発明は、高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本願発明者らは、種々の検討を重ねた結果、サイドウォール材料として、シリコン酸化膜等の従来の絶縁膜に代えて高誘電率絶縁膜を用いることによって、サイドウォール形成時に高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避し、それによってゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下、つまりデバイス特性やゲート絶縁膜の信頼性の悪化を防止するという発明を想到した。
【０００９】
また、本願発明者らは、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させ、それにより高誘電率ゲート絶縁膜の側端部とサイドウォールとの接触に起因する高誘電率ゲート絶縁膜の性能低下を防止したＭＩＳＦＥＴ構造及びその製造方法を想到した。ところで、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させた場合には、ゲート・ドレイン間の容量が上昇して回路速度に悪影響が生じる。また、この場合、エクステンション注入やＬＤＤ（lightly doped drain ）注入を実施する際に、高誘電率膜を介在させた状態でイオン注入を行う必要がある。その際、以下の理由によって注入加速エネルギーが高くなるため、注入不純物の深さ方向への拡がりが大きくなってしまい、言い換えると、エクステンションやＬＤＤの接合位置が深くなってしまい、その結果、所望のデバイス特性が得られなくなるという問題が生じる。
【００１０】
理由１）ゲート絶縁膜として高誘電率膜を用いる場合、膜厚を薄くしなくても所望の誘電率が得られるため、膜厚が厚く設定される。
【００１１】
理由２）高誘電率膜は重金属を含んでいるため、注入イオン種のＲｐ（Projection Range）が小さくなる。
【００１２】
そこで、本願発明者らは、サイドウォールの下側に高誘電率ゲート絶縁膜を残存させ且つサイドウォール下側の高誘電率ゲート絶縁膜をゲート電極下側の高誘電率ゲート絶縁膜よりも薄く形成したＭＩＳＦＥＴ構造及びその製造方法を想到した。
【００１３】
具体的には、本発明に係る第１の半導体装置は、基板の活性領域上に形成された高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された高誘電率絶縁性サイドウォールとを備えている。
【００１４】
本発明の第１の半導体装置によると、ゲート電極の側面に形成された絶縁性サイドウォールが高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に生じていた、高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下を防止することができるので、デバイス特性やゲート絶縁膜の信頼性の悪化を防止することができる。
【００１５】
尚、本発明において、高誘電率ゲート絶縁膜又は高誘電率絶縁性サイドウォールとしては、具体的には、比誘電率が８以上、好ましくは１０以上の絶縁性金属酸化物又は絶縁性金属シリケートを用いることができる。
【００１６】
本発明の第１の半導体装置において、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記高誘電率絶縁性サイドウォールの下側まで連続的に形成されていることが好ましい。このようにすると、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されているため、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。また、この場合、前記高誘電率ゲート絶縁膜における前記高誘電率絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことが好ましい。このようにすると、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００１７】
本発明の第１の半導体装置において、前記高誘電率絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことが好ましい。このようにすると、高誘電率絶縁性サイドウォールに起因して生じるゲート電極の寄生容量（主としてゲート電極とソース・ドレイン領域との間に生じる）を低減することができる。また、この場合、前記高誘電率絶縁性サイドウォールは、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下を抑制しつつ、高誘電率絶縁性サイドウォールの誘電率を高誘電率ゲート絶縁膜の誘電率よりも簡単に低くすることができる。
【００１８】
本発明に係る第２の半導体装置は、基板の活性領域上に形成された高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第１の絶縁性サイドウォールと、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して形成された第２の絶縁性サイドウォールとを備え、前記第１の絶縁性サイドウォールは高誘電率を有する。
【００１９】
本発明の第２の半導体装置によると、ゲート電極の側面に形成された第１の絶縁性サイドウォールが高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に生じていた、高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下を防止することができるので、デバイス特性やゲート絶縁膜の信頼性の悪化を防止することができる。
【００２０】
尚、本発明の第２の半導体装置において、第１の絶縁性サイドウォールはオフセットサイドウォールであってもよいし、多層構造の絶縁性サイドウォールにおけるＬ字型第１層部分であってもよい。また、本発明の第２の半導体装置において、第２の絶縁性サイドウォールは高誘電率を有していても良いし又は有していなくても良いが、第２の絶縁性サイドウォールが例えば多層構造の絶縁性サイドウォールにおけるＳｉＮ部分である場合には、当該ＳｉＮ部分を絶縁性金属酸化物又は絶縁性金属シリケートからなる高誘電率部分に置換することは好ましくない。
【００２１】
本発明の第２の半導体装置において、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第１の絶縁性サイドウォールの下側まで連続的に形成されていることが好ましい。このようにすると、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されているため、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。また、この場合、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことが好ましい。このようにすると、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００２２】
本発明の第２の半導体装置において、前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第２の絶縁性サイドウォールの下側まで連続的に形成されていることが好ましい。このようにすると、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されているため、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。また、この場合、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さと同等であり、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さいことが好ましい。或いは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さく、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さと同等であることが好ましい。或いは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側の部分の厚さよりも小さく、前記高誘電率ゲート絶縁膜における前記第２の絶縁性サイドウォールの下側の部分の厚さは、前記高誘電率ゲート絶縁膜における前記第１の絶縁性サイドウォールの下側の部分の厚さよりも小さいことが好ましい。このようにすると、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００２３】
本発明の第２の半導体装置において、前記第１の絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことが好ましい。このようにすると、第１の絶縁性サイドウォールに起因して生じるゲート電極の寄生容量（主としてゲート電極とソース・ドレイン領域との間に生じる）を低減することができる。また、この場合、前記第１の絶縁性サイドウォールは、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下を抑制しつつ、第１の絶縁性サイドウォールの誘電率を高誘電率ゲート絶縁膜の誘電率よりも簡単に低くすることができる。
【００２４】
本発明の第１又は第２の半導体装置において、前記高誘電率ゲート絶縁膜の側端部にノッチが設けられていることが好ましい。このようにすると、ゲート電極とソース・ドレイン領域との間の容量の上昇を抑制して回路速度への悪影響を低減することができる。
【００２５】
本発明の第１又は第２の半導体装置において、前記基板と前記高誘電率ゲート絶縁膜との間にバッファー絶縁膜が設けられていることが好ましい。このようにすると、基板と高誘電率ゲート絶縁膜との界面の劣化を防止することができる。この場合、前記バッファー絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であると、前記界面の劣化防止効果を確実に得ることができる。
【００２６】
本発明の第１又は第２の半導体装置において、前記ゲート電極はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００２７】
本発明に係る第１の半導体装置の製造方法は、基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、前記ゲート電極の側面に高誘電率絶縁性サイドウォールを形成する工程（ｃ）とを備えている。
【００２８】
本発明の第１の半導体装置の製造方法によると、ゲート電極の側面に形成された絶縁性サイドウォールが高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に生じていた、高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下を防止することができるので、デバイス特性やゲート絶縁膜の信頼性の悪化を防止することができる。
【００２９】
本発明の第１の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備えていることが好ましい。このようにすると、ゲート電極の外側に位置する高誘電率ゲート絶縁膜を残存させるため、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されるので、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。また、ゲート電極の外側に位置する高誘電率ゲート絶縁膜を薄くすることにより、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００３０】
本発明の第１の半導体装置の製造方法において、前記工程（ｃ）の後に、前記ゲート電極から見て前記高誘電率絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることが好ましい。このようにすると、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。
【００３１】
本発明の第１の半導体装置の製造方法において、前記高誘電率絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことが好ましい。このようにすると、高誘電率絶縁性サイドウォールに起因して生じるゲート電極の寄生容量（主にゲート電極とソース・ドレイン領域との間に生じる）を低減することができる。また、この場合、前記工程（ｃ）は、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより、前記高誘電率絶縁性サイドウォールを前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成する工程を含むことが好ましい。このようにすると、高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下を抑制しつつ、高誘電率絶縁性サイドウォールの誘電率を高誘電率ゲート絶縁膜の誘電率よりも簡単に低くすることができる。
【００３２】
本発明に係る第２の半導体装置の製造方法は、基板の活性領域上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、前記高誘電率ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、前記ゲート電極の側面に高誘電率を有する第１の絶縁性サイドウォールを形成する工程（ｃ）と、前記ゲート電極の側面に前記第１の絶縁性サイドウォールを介して第２の絶縁性サイドウォールを形成する工程（ｄ）とを備えている。
【００３３】
本発明の第２の半導体装置の製造方法によると、ゲート電極の側面に形成された第１の絶縁性サイドウォールが高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に生じていた、高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下を防止することができるので、デバイス特性やゲート絶縁膜の信頼性の悪化を防止することができる。
【００３４】
尚、本発明の第２の半導体装置の製造方法において、第１の絶縁性サイドウォールはオフセットサイドウォールであってもよいし、多層構造の絶縁性サイドウォールにおけるＬ字型第１層部分であってもよい。また、本発明の第２の半導体装置の製造方法において、第２の絶縁性サイドウォールは高誘電率を有していても良いし又は有していなくても良いが、第２の絶縁性サイドウォールが例えば多層構造の絶縁性サイドウォールにおけるＳｉＮ部分である場合には、当該ＳｉＮ部分を絶縁性金属酸化物又は絶縁性金属シリケートからなる高誘電率部分に置換することは好ましくない。
【００３５】
本発明の第２の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記ゲート電極の外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備えていることが好ましい。このようにすると、ゲート電極の外側に位置する高誘電率ゲート絶縁膜を残存させるため、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されるので、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。また、ゲート電極の外側に位置する高誘電率ゲート絶縁膜を薄くすることによって、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００３６】
本発明の第２の半導体装置の製造方法において、前記工程（ｃ）と前記工程（ｄ）との間に、前記ゲート電極から見て前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることが好ましい。或いは、前記工程（ｃ）と前記工程（ｄ）との間に、前記ゲート電極から見て前記第１の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を薄くする工程をさらに備え、前記工程（ｄ）よりも後に、前記ゲート電極から見て前記第２の絶縁性サイドウォールの外側に位置する前記高誘電率ゲート絶縁膜を除去する工程をさらに備えていることが好ましい。このようにすると、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。
【００３７】
本発明の第２の半導体装置の製造方法において、前記工程（ｂ）は、前記ゲート電極の上面を覆う保護膜を形成する工程を含み、前記工程（ｄ）よりも後に、前記ゲート電極から見て前記第２の絶縁性サイドウォールの外側に位置する前記活性領域の表面をシリサイド化した後、前記保護膜を除去し、その後、前記ゲート電極をフルシリサイド化する工程をさらに備えていることが好ましい。このようにすると、フルシリサイドゲート電極を有する半導体装置を簡単に実現することができる。
【００３８】
本発明の第２の半導体装置の製造方法において、前記第１の絶縁性サイドウォールの誘電率は前記高誘電率ゲート絶縁膜の誘電率よりも低いことが好ましい。このようにすると、第１の絶縁性サイドウォールに起因して生じるゲート電極の寄生容量（主にゲート電極とソース・ドレイン領域との間に生じる）を低減することができる。また、この場合、前記工程（ｃ）は、前記高誘電率ゲート絶縁膜と同じ原料をその成分の配合を変えて使用することにより、前記第１の絶縁性サイドウォールを前記高誘電率ゲート絶縁膜と比べて低い誘電率を有するように形成する工程を含むことが好ましい。このようにすると、高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下を抑制しつつ、第１の絶縁性サイドウォールの誘電率を高誘電率ゲート絶縁膜の誘電率よりも簡単に低くすることができる。
【００３９】
本発明の第１又は第２の半導体装置の製造方法において、前記高誘電率ゲート絶縁膜の除去は、ウェットエッチングを用いて選択的に行われることが好ましい。このようにすると、高誘電率ゲート絶縁膜の除去を簡単に行うことができる。また、ウェットエッチングによって高誘電率ゲート絶縁膜の側端部にノッチを設けることができるので、ゲート電極とソース・ドレイン領域との間の容量の上昇を抑制して回路速度への悪影響を低減することができる。
【００４０】
本発明の第１又は第２の半導体装置の製造方法において、前記工程（ａ）よりも前に、前記活性領域上にバッファー絶縁膜を形成する工程をさらに備え、前記工程（ａ）では前記活性領域上に前記バッファー絶縁膜を介して前記高誘電率ゲート絶縁膜を形成することが好ましい。このようにすると、基板と高誘電率ゲート絶縁膜との界面の劣化を防止することができる。
【発明の効果】
【００４１】
本発明によると、ゲート電極の側面に形成された絶縁性サイドウォールが高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に生じていた、高誘電率ゲート絶縁膜の側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極端部における高誘電率ゲート絶縁膜の誘電率低下や絶縁性低下を防止することができるので、デバイス特性やゲート絶縁膜の信頼性の悪化を防止することができる。
【００４２】
また、本発明によると、ゲート電極の下側から絶縁性サイドウォールの下側まで高誘電率ゲート絶縁膜が連続的に形成されているため、言い換えると、ゲート端部での高誘電率ゲート絶縁膜の連続性が維持されているため、高誘電率ゲート絶縁膜の側端部がサイドウォール膜と直接接することに起因する、ゲート端部での高誘電率ゲート絶縁膜の誘電率低下及び絶縁性低下をより確実に抑制することができる。
【００４３】
さらに、本発明によると、高誘電率ゲート絶縁膜における絶縁性サイドウォールの下側の部分の厚さを、高誘電率ゲート絶縁膜におけるゲート電極の下側の部分の厚さよりも小さくしているため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、第１の実施形態に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【００４５】
図１に示すように、例えばシリコンからなる基板１の活性領域であるＰ型のウェル２におけるＳＴＩ３によって囲まれた領域の上に、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等からなる高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には、高誘電率を有する絶縁性サイドウォール７が形成されている。ウェル２におけるサイドウォール７の下側にはＮ型のエクステンション領域１０が形成されていると共にウェル２におけるエクステンション領域１０の下側にはＰ型のポケット領域１１が形成されている。ウェル２におけるゲート電極５から見てエクステンション領域１０及びポケット領域１１のそれぞれの外側にはＮ型のソース・ドレイン領域１２が形成されている。
【００４６】
本実施形態の特徴は、絶縁性サイドウォール７が、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等の高誘電率絶縁膜から構成されていることである。
【００４７】
本実施形態によると、ゲート電極５の側面に形成された絶縁性サイドウォール７が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に高誘電率ゲート絶縁膜４Ａの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ａの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ａの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【００４８】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性サイドウォール７が高誘電率を有するため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００４９】
尚、本実施形態において、絶縁性サイドウォール７の誘電率は高誘電率ゲート絶縁膜４Ａの誘電率よりも低いことが好ましい。このようにすると、絶縁性サイドウォール７に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性サイドウォール７は、高誘電率ゲート絶縁膜４Ａと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ａと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性サイドウォール７の誘電率を高誘電率ゲート絶縁膜４Ａの誘電率よりも簡単に低くすることができる。
【００５０】
また、本実施形態において、絶縁性サイドウォール７がシングルサイドウォール構造を有する場合を例として説明したが、これに代えて、絶縁性サイドウォール７が例えば図２（ａ）及び（ｂ）に示すような２層以上の多層構造を有していても良い。ここで、図２（ａ）は、２層構造を有するサイドウォールの断面構成例を示しており、絶縁性サイドウォール７は、Ｌ字型の下層部分７ａと上層部分７ｂとからなり、少なくとも下層部分７ａは高誘電材料からなり、上層部分７ｂは例えばＳｉＮ（シリコン窒化膜：以下同じ）からなる。また、図２（ｂ）は、３層構造を有するサイドウォールの断面構成例を示しており、絶縁性サイドウォール７は、Ｌ字型の下層部分７ａと中層部分７ｃと上層部分７ｂとからなり、少なくとも下層部分７ａは高誘電率材料からなり、中層部分７ｃは例えばＳｉＮからなり、上層部分７ｂは例えばＳｉＯ2 からなる。
【００５１】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００５２】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。図３は、第１の実施形態の第１変形例に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【００５３】
本変形例が第１の実施形態と異なっている点は、図３に示すように、ゲート電極５の下側のみならず絶縁性サイドウォール７の下側にも高誘電率ゲート絶縁膜４Ａが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ａはゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されている。
【００５４】
本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されていることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ａの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【００５５】
また、本変形例によると、高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されているため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００５６】
尚、本変形例においても、絶縁性サイドウォール７の誘電率は高誘電率ゲート絶縁膜４Ａの誘電率よりも低いことが好ましい。このようにすると、絶縁性サイドウォール７に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性サイドウォール７は、高誘電率ゲート絶縁膜４Ａと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ａと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性サイドウォール７の誘電率を高誘電率ゲート絶縁膜４Ａの誘電率よりも簡単に低くすることができる。
【００５７】
また、本変形例においても、絶縁性サイドウォール７が例えば図２（ａ）及び（ｂ）に示すような多層構造（第１の実施形態参照）を有していても良い。
【００５８】
また、本変形例においても、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００５９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。図４は、第１の実施形態の第２変形例に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【００６０】
本変形例が第１の実施形態と異なっている点は、図４に示すように、ゲート電極５の下側のみならず絶縁性サイドウォール７の下側にも高誘電率ゲート絶縁膜４Ａが残存しており、且つ高誘電率ゲート絶縁膜４Ａにおける絶縁性サイドウォール７の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側の部分の厚さよりも小さいことである。すなわち、高誘電率ゲート絶縁膜４Ａは凸型状に形成されている。
【００６１】
本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されていることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ａの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【００６２】
また、本変形例によると、高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されているため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００６３】
また、本変形例によると、高誘電率ゲート絶縁膜４Ａにおける絶縁性サイドウォール７の下側の部分の厚さが、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側の部分の厚さよりも小さいため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００６４】
尚、本変形例においても、絶縁性サイドウォール７の誘電率は高誘電率ゲート絶縁膜４Ａの誘電率よりも低いことが好ましい。このようにすると、絶縁性サイドウォール７に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性サイドウォール７は、高誘電率ゲート絶縁膜４Ａと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ａと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下を抑制しつつ、つまり、ゲート電極５の端部下側の高誘電率ゲート絶縁膜４Ａの誘電率を高いまま保持して前記ゲート・ドレイン間オーバーラップ効果の低下を最小限に抑制しつつ、絶縁性サイドウォール７の誘電率を高誘電率ゲート絶縁膜４Ａの誘電率よりも簡単に低くすることができる。
【００６５】
また、本変形例においても、絶縁性サイドウォール７が例えば図２（ａ）及び（ｂ）に示すような多層構造（第１の実施形態参照）を有していても良い。
【００６６】
また、本変形例においても、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００６７】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。図５は、第１の実施形態の第３変形例に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。尚、本変形例に係る半導体装置におけるサイドウォールが例えば図２（ａ）及び（ｂ）に示すような多層構造を有していても良いことは言うまでもない。また、本変形例は、前述の第１の実施形態の第２変形例をさらに変形させたものである。
【００６８】
本変形例が第１の実施形態の第２変形例と異なっている点は、図５に示すように、絶縁性サイドウォール７の下側に位置する高誘電率ゲート絶縁膜４Ａの一部を除去することにより、高誘電率ゲート絶縁膜４Ａの側端部にノッチ２０が設けられていることである。
【００６９】
本変形例によると、第１の実施形態の第２変形例と同様の効果に加えて、ゲート電極５とソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
【００７０】
尚、本変形例の上記特徴を、前述の第１の実施形態又はその第１変形例に付加した場合にも、本変形例と同様の効果が得られることは言うまでもない。
【００７１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第１の実施形態がシングルサイドウォール型のＭＩＳＦＥＴを対象としていたのに対して、第２の実施形態は、ゲート電極とエクステンション領域との間のオーバーラップ量の最適化を図りやすいダブルサイドウォール型のＭＩＳＦＥＴ（非特許文献３）を対象とする。
【００７２】
図６は、第２の実施形態に係る半導体装置の構造を示す断面図である。図６に示すように、例えばシリコンからなる基板１の活性領域であるＰ型のウェル２におけるＳＴＩ３によって囲まれた領域の上に、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等からなる高誘電率ゲート絶縁膜４Ｂを介してゲート電極５が形成されている。ゲート電極５の側面には、高誘電率を有する絶縁性オフセットサイドウォール６を介して絶縁性サイドウォール７が形成されている。ウェル２における絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７のそれぞれの下側にはＮ型のエクステンション領域１０が形成されていると共にウェル２におけるエクステンション領域１０の下側にはＰ型のポケット領域１１が形成されている。ウェル２におけるゲート電極５から見てエクステンション領域１０及びポケット領域１１のそれぞれの外側にはＮ型のソース・ドレイン領域１２が形成されている。
【００７３】
本実施形態の特徴は、絶縁性オフセットサイドウォール６が、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等の高誘電率絶縁膜から構成されていることである。
【００７４】
本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるオフセットサイドウォールの形成時に高誘電率ゲート絶縁膜４Ｂの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ｂの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ｂの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【００７５】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有するため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００７６】
尚、本実施形態において、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｂの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性オフセットサイドウォール６は、高誘電率ゲート絶縁膜４Ｂと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ｂと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｂの誘電率よりも簡単に低くすることができる。
【００７７】
また、本実施形態において、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本実施形態において、絶縁性サイドウォール７が単層構造を有する場合を例として説明したが、これに代えて、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような２層以上の多層構造を有していても良い。ここで、図７（ａ）は、２層構造を有する絶縁性サイドウォールの断面構成例を示しており、絶縁性サイドウォール７は、Ｌ字型の下層部分７ａと上層部分７ｂとからなり、下層部分７ａは例えば高誘電率材料又はＳｉＯ2 からなり、上層部分７ｂは例えばＳｉＮからなる。また、図７（ｂ）は、３層構造を有するサイドウォールの断面構成例を示しており、絶縁性サイドウォール７は、Ｌ字型の下層部分７ａと中層部分７ｃと上層部分７ｂとからなり、下層部分７ａは高誘電材料又はＳｉＯ2 からなり、中層部分７ｃは例えばＳｉＮからなり、上層部分７ｂは例えばＳｉＯ2 からなる。
【００７８】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００７９】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。図８は、第２の実施形態の第１変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【００８０】
本変形例が第２の実施形態と異なっている点は、図８に示すように、ゲート電極５の下側のみならず絶縁性オフセットサイドウォール６の下側にも高誘電率ゲート絶縁膜４Ｂが残存していることである。すなわち、高誘電率ゲート絶縁膜４Ｂはゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されている。
【００８１】
本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されていることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ｂの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【００８２】
また、本変形例によると、高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されているため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００８３】
尚、本変形例においても、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｂの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性オフセットサイドウォール６は、高誘電率ゲート絶縁膜４Ｂと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ｂと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｂの誘電率よりも簡単に低くすることができる。
【００８４】
また、本変形例においても、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本変形例においても、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【００８５】
また、本変形例においても、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００８６】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。図９は、第２の実施形態の第２変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【００８７】
本変形例が第２の実施形態と異なっている点は、図９に示すように、ゲート電極５の下側のみならず絶縁性オフセットサイドウォール６の下側にも高誘電率ゲート絶縁膜４Ｂが残存しており、且つ高誘電率ゲート絶縁膜４Ｂにおける絶縁性オフセットサイドウォール６の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｂにおけるゲート電極５の下側の部分の厚さよりも小さいことである。すなわち、高誘電率ゲート絶縁膜４Ｂは凸型状に形成されている。
【００８８】
本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されていることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ｂの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【００８９】
また、本変形例によると、高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されているため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【００９０】
また、本変形例によると、高誘電率ゲート絶縁膜４Ｂにおける絶縁性オフセットサイドウォール６の下側の部分の厚さが、高誘電率ゲート絶縁膜４Ｂにおけるゲート電極５の下側の部分の厚さよりも小さいため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【００９１】
尚、本変形例においても、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｂの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性オフセットサイドウォール６は、高誘電率ゲート絶縁膜４Ｂと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ｂと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制しつつ、つまり、ゲート電極５の端部下側の高誘電率ゲート絶縁膜４Ｂの誘電率を高いまま保持して前記ゲート・ドレイン間オーバーラップ効果の低下を最小限に抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｂの誘電率よりも簡単に低くすることができる。
【００９２】
また、本変形例においても、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本変形例においても、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【００９３】
また、本変形例においても、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【００９４】
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。図１０は、第２の実施形態の第３変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。尚、本変形例は、前述の第２の実施形態の第２変形例をさらに変形させたものである。
【００９５】
本変形例が第２の実施形態の第２変形例と異なっている点は、図１０に示すように、絶縁性オフセットサイドウォール６の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部を除去することにより、高誘電率ゲート絶縁膜４Ｂの側端部にノッチ２０が設けられていることである。
【００９６】
本変形例によると、第２の実施形態の第２変形例と同様の効果に加えて、ゲート電極５とソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制することができる。
【００９７】
尚、本変形例の上記特徴を、前述の第２の実施形態又はその第１変形例に付加した場合にも、本変形例と同様の効果が得られることは言うまでもない。
【００９８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第１の実施形態がシングルサイドウォール型のＭＩＳＦＥＴを対象としていたのに対して、第３の実施形態は、第２の実施形態と同様に、ゲート電極とエクステンション領域との間のオーバーラップ量の最適化を図りやすいダブルサイドウォール型のＭＩＳＦＥＴ（非特許文献３）を対象とする。
【００９９】
図１１は、第３の実施形態に係る半導体装置の構造を示す断面図である。図１１に示すように、例えばシリコンからなる基板１の活性領域であるウェル２におけるＳＴＩ３によって囲まれた領域の上に、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等からなる高誘電率ゲート絶縁膜４Ｃを介してゲート電極５が形成されている。ゲート電極５の側面には、高誘電率を有する絶縁性オフセットサイドウォール６を介して絶縁性サイドウォール７が形成されている。ウェル２における絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７のそれぞれの下側にはエクステンション領域１０が形成されていると共にウェル２におけるエクステンション領域１０の下側にはポケット領域１１が形成されている。ウェル２におけるゲート電極５から見てエクステンション領域１０及びポケット領域１１のそれぞれの外側にはソース・ドレイン領域１２が形成されている。
【０１００】
本実施形態の第１の特徴は、絶縁性オフセットサイドウォール６が、例えばＨｆＯ2 、ＨｆＳｉＯ2 、ＨｆＳｉＯＮ又はＨｆＡｌＯx 等の高誘電率絶縁膜から構成されていることである。
【０１０１】
また、本実施形態の第２の特徴は、高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されている。すなわち、本実施形態は、第２の実施形態の第１変形例と異なり、ゲート電極５及び絶縁性オフセットサイドウォール６のそれぞれの下側のみならず絶縁性サイドウォール７の下側にも高誘電率ゲート絶縁膜４Ｃが残存している。
【０１０２】
本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるオフセットサイドウォールの形成時に高誘電率ゲート絶縁膜４Ｃの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ｃの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ｃの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【０１０３】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有すると共に高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されているため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる。その結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【０１０４】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されていることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｃの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ｃの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。例えば絶縁性オフセットサイドウォール６の幅が非常に薄い場合にも、高誘電率ゲート絶縁膜４Ｃの側端部が絶縁性サイドウォール７と接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【０１０５】
尚、本実施形態において、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｃの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性オフセットサイドウォール６は、高誘電率ゲート絶縁膜４Ｃと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ｃと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｃの誘電率よりも簡単に低くすることができる。
【０１０６】
また、本実施形態において、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本実施形態において、絶縁性サイドウォール７が単層構造を有する場合を例として説明したが、これに代えて、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような２層以上の多層構造（第２の実施形態参照）を有していても良い。
【０１０７】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【０１０８】
（第３の実施形態の変形例）
以下、本発明の第３の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図１２は、第３の実施形態の変形例に係る半導体装置（具体的にはダブルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【０１０９】
本変形例が第３の実施形態と異なっている点は、図１２に示すように、高誘電率ゲート絶縁膜４Ｃにおける絶縁性サイドウォール７の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｃにおけるゲート電極５及び絶縁性オフセットサイドウォール６のそれぞれの下側の部分の厚さよりも小さいことである。言い換えると、本変形例においては、高誘電率ゲート絶縁膜４Ｃにおける絶縁性オフセットサイドウォール６の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｃにおけるゲート電極５の下側の部分の厚さと同等であり、高誘電率ゲート絶縁膜４Ｃにおける絶縁性サイドウォール７の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｃにおけるゲート電極５の下側の部分の厚さよりも小さい。すなわち、高誘電率ゲート絶縁膜４Ｃは凸型状に形成されている。
【０１１０】
本変形例によると、第３の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、第３の実施形態においては、第１の実施形態の第１変形例（図３参照）と同様に、絶縁性サイドウォール７の下側に高誘電率ゲート絶縁膜４Ｃが存在することにより、ゲート電極５とソース・ドレイン領域１２との間における寄生容量が上昇する可能性がある。それに対して、本変形例においては、絶縁性サイドウォール７の下側の高誘電率ゲート絶縁膜４Ｃを、ゲート電極５及び絶縁性オフセットサイドウォール６のそれぞれの下側の高誘電率ゲート絶縁膜４Ｃよりも薄く形成しているため、前記寄生容量の上昇及びそれに伴う回路速度への悪影響を抑制することができる。
【０１１１】
尚、本変形例において、前記寄生容量の上昇及びそれに伴う回路速度への悪影響をさらに抑えるために、図１３に示すように、絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７のそれぞれの下側の高誘電率ゲート絶縁膜４Ｃの膜厚を、ゲート電極５の下側の高誘電率ゲート絶縁膜４Ｃの膜厚よりも薄くしてもよい。言い換えると、図１３に示す構造においては、高誘電率ゲート絶縁膜４Ｃにおける絶縁性オフセットサイドウォール６の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｃにおけるゲート電極５の下側の部分の厚さよりも小さく、高誘電率ゲート絶縁膜４Ｃにおける絶縁性サイドウォール７の下側の部分の厚さは、高誘電率ゲート絶縁膜４Ｃにおける絶縁性オフセットサイドウォール６の下側の部分の厚さと同等である。また、図１３に示す構造によれば、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【０１１２】
また、本変形例において、図１４に示すように、絶縁性オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｃの膜厚を、ゲート電極５の下側の高誘電率ゲート絶縁膜４Ｃの膜厚よりも薄くすると共に、絶縁性サイドウォール７の下側の高誘電率ゲート絶縁膜４Ｃの膜厚を、絶縁性オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｃの膜厚よりも薄くしてもよい。すなわち、高誘電率ゲート絶縁膜４Ｃを２重の凸型状に形成してもよい。このようにすると、図１３に示す構造と同様の効果に加え、前記寄生容量の上昇及びそれに伴う回路速度への悪影響をより一層抑制できるという効果が得られる。
【０１１３】
さらに、例えば図１４に示す本変形例の構造において、図１５に示すように、絶縁性サイドウォール７の下側に位置する高誘電率ゲート絶縁膜４Ｃの一部を除去することにより、高誘電率ゲート絶縁膜４Ｃの側端部にノッチ２０を設けても良い。このようにすると、図１４に示す構造と同様の効果に加え、ゲート電極５とソース・ドレイン領域１２との間の容量の上昇に起因する回路速度への悪影響をより一層抑制できるという効果が得られる。また、図１１に示す第３の実施形態の構造又は図１２若しくは図１３に示す本変形例の構造に上記ノッチ２０を設けた場合にも同様の効果が得られる。
【０１１４】
また、本変形例においても、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｃの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、絶縁性オフセットサイドウォール６は、高誘電率ゲート絶縁膜４Ｃと同じ原料をその成分の配合を変えて使用することにより高誘電率ゲート絶縁膜４Ｃと比べて低い誘電率を有するように形成されていることが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下を抑制しつつ、つまり、ゲート電極５の端部下側の高誘電率ゲート絶縁膜４Ｃの誘電率を高いまま保持して前記ゲート・ドレイン間オーバーラップ効果の低下を最小限に抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｃの誘電率よりも簡単に低くすることができる。
【０１１５】
また、本変形例においても、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本変形例においても、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【０１１６】
また、本変形例においても、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【０１１７】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図１６は、第４の実施形態に係る半導体装置（具体的にはシングルサイドウォール型のＭＩＳＦＥＴ）の構造を示す断面図である。
【０１１８】
本実施形態が第１の実施形態（図１参照）と異なっている点は、図１６に示すように、基板１と高誘電率ゲート絶縁膜４Ａとの間に、例えばシリコン酸化膜又はシリコン酸窒化膜等がバッファー絶縁膜２５として設けられていることである。
【０１１９】
本実施形態によると、第１の実施形態の効果に加えて、基板・ゲート絶縁膜界面を正常に保つことができるという効果が得られる。すなわち、基板１上にバッファー絶縁膜２５を介して高誘電率ゲート絶縁膜４Ａを形成することによって、基板１上に高誘電率ゲート絶縁膜４Ａを直接形成した場合と比べて、基板・ゲート絶縁膜界面の劣化を防止することができる。
【０１２０】
尚、本実施形態において、図１に示す第１の実施形態の構造における高誘電率ゲート絶縁膜４Ａと基板１との間にバッファー絶縁膜２５を設けた。しかし、これに代えて、図１７に示すように、図３に示す第１の実施形態の第１変形例の構造における高誘電率ゲート絶縁膜４Ａと基板１との間にバッファー絶縁膜２５を設けても、本実施形態と同様の効果が得られる。また、図１８に示すように、図４に示す第１の実施形態の第２変形例の構造における高誘電率ゲート絶縁膜４Ａと基板１との間にバッファー絶縁膜２５を設けても、本実施形態と同様の効果が得られる。また、図１９に示すように、図５に示す第１の実施形態の第３変形例の構造における高誘電率ゲート絶縁膜４Ａと基板１との間にバッファー絶縁膜２５を設けても、本実施形態と同様の効果が得られる。また、図６、図８、図９又は図１０に示す第２の実施形態又はその変形例の構造における高誘電率ゲート絶縁膜４Ｂと基板１との間にバッファー絶縁膜を設けても、本実施形態と同様の効果が得られる。また、図１１、図１２、図１３、図１４又は図１５に示す第３の実施形態又はその変形例の構造における高誘電率ゲート絶縁膜４Ｃと基板１との間にバッファー絶縁膜を設けても、本実施形態と同様の効果が得られる。或いは、高誘電率ゲート絶縁膜４Ａ〜４Ｃと基板１との間にバッファー絶縁膜を設ける代わりに、ゲート電極５と高誘電率ゲート絶縁膜４Ａ〜４Ｃとの間にバッファー絶縁膜を設けてもよい。この構成によれば、高誘電率ゲート絶縁膜４Ａ〜４Ｃ上にゲート電極５を直接形成した場合と比べて、ゲート電極・ゲート絶縁膜界面の劣化を防止することができる。また、高誘電率ゲート絶縁膜４Ａ〜４Ｃと基板１との間にバッファー絶縁膜を設けると共にゲート電極５と高誘電率ゲート絶縁膜４Ａ〜４Ｃとの間にバッファー絶縁膜を設けてもよい。この構成によれば、基板・ゲート絶縁膜界面及びゲート絶縁膜・ゲート電極界面の両方の劣化を防止することができる。
【０１２１】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、ＮｃｈＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図２０（ａ）〜（ｆ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１２２】
まず、図２０（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢ（ボロン）を注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域であるウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
【０１２３】
次に、図２０（ｂ）に示すように、ウェル２におけるＳＴＩ３によって囲まれた領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４Ａとして例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
【０１２４】
次に、図２０（ｃ）に示すように、高誘電率ゲート絶縁膜４Ａ上に例えばＴａＮ等よりなる膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
【０１２５】
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図２０（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ａを選択的エッチングによってさらに膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ａを残存膜厚２ｎｍ程度まで薄くすることができる。
【０１２６】
続いて、ゲート電極５をマスクとして基板１に対して、例えばＡｓ（ヒ素）を注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、エクステンション領域１０を形成する。その後、ゲート電極５をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ポケット領域１１を形成する。尚、本実施形態において、ポケット領域１１を形成した後、エクステンション領域１０を形成してもよい。
【０１２７】
次に、基板１の上に全面に亘って例えばＨｆＳｉＯＮ膜等よりなる膜厚５０ｎｍ程度の高誘電率絶縁膜を堆積した後、当該高誘電率絶縁膜に対してエッチバックを行って、図２０（ｅ）に示すように、ゲート電極５の側面に、高誘電率を有する絶縁性サイドウォール７を形成する。
【０１２８】
次に、ゲート電極５及び絶縁性サイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ  ＲＴＡ（rapid thermal annealing ）を行い、注入不純物を活性化する。これにより、図２０（ｆ）に示すように、ソース・ドレイン領域１２が形成される。
【０１２９】
以上に説明した本実施形態の製造方法によると、第１の実施形態の第２変形例のＭＩＳＦＥＴ構造（図４参照）を比較的簡単に実現することができる。
【０１３０】
すなわち、本実施形態によると、ゲート電極５の側面に形成された絶縁性サイドウォール７が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるサイドウォールの形成時に高誘電率ゲート絶縁膜４Ａの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ａの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ａの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【０１３１】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性サイドウォール７が高誘電率を有すると共に高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されるため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【０１３２】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ａがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ａの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【０１３３】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ａにおける絶縁性サイドウォール７の下側の部分の厚さが、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側の部分の厚さよりも小さいため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。
【０１３４】
ところで、高誘電率ゲート絶縁膜４Ａは重金属を含んでいるため、高誘電率ゲート絶縁膜４Ａを通過する注入イオンのＲｐ（Projection Range）は小さくなりやすい。従って、図２０（ｄ）に示す工程において、エクステンション領域１０又はポケット領域１１を形成するために、ゲート電極５の外側において高誘電率ゲート絶縁膜４Ａに覆われた基板１に対してイオン注入する際には、加速エネルギーを大きくする必要がある。しかし、本実施形態ではゲート電極５の外側の高誘電率ゲート絶縁膜４Ａが薄膜化されているため、加速エネルギーの増大を抑制できるので、エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすい。
【０１３５】
尚、本実施形態において、絶縁性サイドウォール７の形成後に、ゲート電極５から見て絶縁性サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４Ａを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ａの一部を除去することによって、高誘電率ゲート絶縁膜４Ａの側端部にノッチを設けてもよい。このようにすると、第１の実施形態の第３変形例のＭＩＳＦＥＴ構造（図５参照）を簡単に実現することができる。
【０１３６】
また、本実施形態において、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ａの薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４Ａとして例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ａを膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
【０１３７】
また、本実施形態において、図２０（ｄ）に示すゲート電極５の形成後も、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ａを残存させたが、これに代えて、当該高誘電率ゲート絶縁膜４Ａを除去しても良い。このようにすると、第１の実施形態のＭＩＳＦＥＴ構造（図１参照）を簡単に実現することができる。この場合、当該高誘電率ゲート絶縁膜４Ａの除去にウェットエッチング又は選択ドライエッチングを用いることができる。また、ウェットエッチングを用いる場合には、ゲート電極５の側端部の下側に位置する高誘電率ゲート絶縁膜４Ａの一部を除去することによって、高誘電率ゲート絶縁膜４Ａの側端部にノッチを設けてもよい。
【０１３８】
また、本実施形態において、図２０（ｄ）に示すゲート電極５の形成後に、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ａを薄膜化したが、これに代えて、当該高誘電率ゲート絶縁膜４Ａの薄膜化を行わなくても良い。このようにすると、第１の実施形態の第１変形例のＭＩＳＦＥＴ構造（図３参照）を簡単に実現することができる。この場合、絶縁性サイドウォール７の形成後に、ゲート電極５から見て絶縁性サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４Ａを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ａの一部を除去することによって、高誘電率ゲート絶縁膜４Ａの側端部にノッチを設けてもよい。
【０１３９】
また、本実施形態において、絶縁性サイドウォール７の誘電率は高誘電率ゲート絶縁膜４Ａの誘電率よりも低いことが好ましい。このようにすると、絶縁性サイドウォール７に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、図２０（ｅ）に示す絶縁性サイドウォール７の形成工程において、高誘電率ゲート絶縁膜４Ａと同じ原料をその成分の配合を変えて使用することにより、絶縁性サイドウォール７を高誘電率ゲート絶縁膜４Ａと比べて低い誘電率を有するように形成することが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ａの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性サイドウォール７の誘電率を高誘電率ゲート絶縁膜４Ａの誘電率よりも簡単に低くすることができる。具体的には、高誘電率ゲート絶縁膜４Ａとして例えばＨｆＳｉＯＮ膜を用いる場合、高誘電率ゲート絶縁膜４ＡとなるＨｆＳｉＯＮ膜におけるＨｆ濃度を５０ａｔ％程度とする一方、同じＨｆＳｉＯＮ膜よりなる絶縁性サイドウォール７におけるＨｆ濃度を３０ａｔ％程度とすることによって、高誘電率ゲート絶縁膜４Ａと比較した絶縁性サイドウォール７の誘電率を低くしても良い。
【０１４０】
また、本実施形態において、絶縁性サイドウォール７がシングルサイドウォール構造を有する場合を例として説明したが、これに代えて、絶縁性サイドウォール７が例えば図２（ａ）及び（ｂ）に示すような２層以上の多層構造（第１の実施形態参照）を有していても良い。
【０１４１】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。例えば、図２０（ｄ）に示すゲート電極５の形成工程においてゲート電極５の上面を覆う保護膜を形成しておき、図２０（ｆ）に示すソース・ドレイン領域１２の形成工程よりも後に、ソース・ドレイン領域１２の表面をシリサイド化し、その後、前記保護膜を除去した後、ゲート電極５をフルシリサイド化してもよい。このようにすると、フルシリサイドゲート電極を有する半導体装置を簡単に実現することができる。
【０１４２】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について、ＮｃｈＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図２１（ａ）〜（ｇ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１４３】
まず、図２１（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域であるウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
【０１４４】
次に、図２１（ｂ）に示すように、ウェル２におけるＳＴＩ３によって囲まれた領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４Ｂとして例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
【０１４５】
次に、図２１（ｃ）に示すように、高誘電率ゲート絶縁膜４上に例えばＴａＮ等よりなる膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
【０１４６】
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図２１（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂを選択的エッチングによってさらに膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４を残存膜厚２ｎｍ程度まで薄くすることができる。
【０１４７】
次に、基板１の上に全面に亘って例えばＨｆＳｉＯＮ膜等よりなる膜厚１０ｎｍ程度の高誘電率絶縁膜を堆積した後、当該高誘電率絶縁膜に対してエッチバックを行って、図２１（ｅ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を形成する。その後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去する。続いて、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、エクステンション領域１０を形成する。その後、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ポケット領域１１を形成する。尚、本実施形態において、ポケット領域１１を形成した後、エクステンション領域１０を形成してもよい。
【０１４８】
次に、基板１の上に全面に亘って例えば膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図２１（ｆ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を介して絶縁性サイドウォール７を形成する。
【０１４９】
次に、ゲート電極５、絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ  ＲＴＡを行い、注入不純物を活性化する。これにより、図２１（ｇ）に示すように、ソース・ドレイン領域１２が形成される。
【０１５０】
以上に説明した本実施形態の製造方法によると、第２の実施形態の第２変形例のＭＩＳＦＥＴ構造（図９参照）を比較的簡単に実現することができる。
【０１５１】
すなわち、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるオフセットサイドウォールの形成時に高誘電率ゲート絶縁膜４Ｂの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ｂの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ｂの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【０１５２】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有すると共に高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されるため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【０１５３】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ｂがゲート電極５の下側から絶縁性オフセットサイドウォール６の下側まで連続的に形成されることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ｂの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【０１５４】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ｂにおける絶縁性オフセットサイドウォール６の下側の部分の厚さが、高誘電率ゲート絶縁膜４Ｂにおけるゲート電極５の下側の部分の厚さよりも小さいため、ゲート・ドレイン間の容量の上昇を抑制して回路速度への悪影響を低減することができる。さらに、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚が薄いことにより、注入加速エネルギーの増大を抑制できるため、エクステンションやＬＤＤにおいて浅い接合を容易に形成できるので、デバイス特性の向上を図りやすい。
【０１５５】
尚、本実施形態において、絶縁性オフセットサイドウォール６の形成後に、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部を除去することによって、高誘電率ゲート絶縁膜４Ｂの側端部にノッチを設けてもよい。このようにすると、第２の実施形態の第３変形例のＭＩＳＦＥＴ構造（図１０参照）を簡単に実現することができる。
【０１５６】
また、本実施形態において、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂの薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４Ｂとして例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ｂを膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
【０１５７】
また、本実施形態において、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｂの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、図２１（ｅ）に示す絶縁性オフセットサイドウォール６の形成工程において、高誘電率ゲート絶縁膜４Ｂと同じ原料をその成分の配合を変えて使用することにより、絶縁性オフセットサイドウォール６を高誘電率ゲート絶縁膜４Ｂと比べて低い誘電率を有するように形成することが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｂの誘電率よりも簡単に低くすることができる。具体的には、高誘電率ゲート絶縁膜４Ｂとして例えばＨｆＳｉＯＮ膜を用いる場合、高誘電率ゲート絶縁膜４ＢとなるＨｆＳｉＯＮ膜におけるＨｆ濃度を５０ａｔ％程度とする一方、同じＨｆＳｉＯＮ膜よりなる絶縁性オフセットサイドウォール６におけるＨｆ濃度を３０ａｔ％程度とすることによって、高誘電率ゲート絶縁膜４Ｂと比較した絶縁性オフセットサイドウォール６の誘電率を低くしても良い。
【０１５８】
また、本実施形態において、絶縁性オフセットサイドウォール６を形成した後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側の高誘電率ゲート絶縁膜４Ｂを除去し、その後、エクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行った。しかし、これに代えて、絶縁性オフセットサイドウォール６を形成した後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に、薄膜化した高誘電率ゲート絶縁膜４Ｂを残存させた状態でエクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行ってもよい。このようにしても、本実施形態ではゲート電極５の外側の高誘電率ゲート絶縁膜４Ｂが薄膜化されているため、イオン注入における加速エネルギーの増大を抑制できるので、エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすくなる。また、この場合、エクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行った後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを除去し、その後、同一基板上における他のチャネル型又は別の電源系のＭＩＳＦＥＴのエクステンション領域及びポケット領域を形成するためのイオン注入を行ってもよい。
【０１５９】
また、本実施形態において、図２１（ｄ）に示すゲート電極５の形成後も、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂを残存させたが、これに代えて、当該高誘電率ゲート絶縁膜４Ｂを除去しても良い。このようにすると、第２の実施形態のＭＩＳＦＥＴ構造（図６参照）を簡単に実現することができる。この場合、当該高誘電率ゲート絶縁膜４Ｂの除去にウェットエッチング又は選択ドライエッチングを用いることができる。また、ウェットエッチングを用いる場合には、ゲート電極５の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部を除去することによって、高誘電率ゲート絶縁膜４Ｂの側端部にノッチを設けてもよい。
【０１６０】
また、本実施形態において、図２１（ｄ）に示すゲート電極５の形成後に、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂを薄膜化したが、これに代えて、当該高誘電率ゲート絶縁膜４Ｂの薄膜化を行わなくても良い。このようにすると、第２の実施形態の第１変形例のＭＩＳＦＥＴ構造（図６参照）を簡単に実現することができる。この場合、絶縁性オフセットサイドウォール６の形成後に、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部を除去することによって、高誘電率ゲート絶縁膜４Ｂの側端部にノッチを設けてもよい。
【０１６１】
また、本実施形態において、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本実施形態において、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【０１６２】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。例えば、図２１（ｄ）に示すゲート電極５の形成工程においてゲート電極５の上面を覆う保護膜を形成しておき、図２１（ｇ）に示すソース・ドレイン領域１２の形成工程よりも後に、ソース・ドレイン領域１２の表面をシリサイド化し、その後、前記保護膜を除去した後、ゲート電極５をフルシリサイド化してもよい。このようにすると、フルシリサイドゲート電極を有する半導体装置を簡単に実現することができる。
【０１６３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について、ＮｃｈＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図２２（ａ）〜（ｇ）は、第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１６４】
まず、図２２（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域であるウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
【０１６５】
次に、図２２（ｂ）に示すように、ウェル２におけるＳＴＩ３によって囲まれた領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４Ｃとして例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
【０１６６】
次に、図２２（ｃ）に示すように、高誘電率ゲート絶縁膜４Ｃ上に例えばＴａＮ等よりなる膜厚１００ｎｍ程度のゲート電極材料膜５Ａを形成する。
【０１６７】
次に、ゲート電極材料膜５Ａ上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてゲート電極材料膜５Ａに対してエッチングを行って、図２２（ｄ）に示すように、ゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｃを選択的エッチングによってさらに膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ｃを残存膜厚２ｎｍ程度まで薄くすることができる。
【０１６８】
次に、基板１の上に全面に亘って例えばＨｆＳｉＯＮ膜等よりなる膜厚５ｎｍ程度の高誘電率絶縁膜を堆積した後、当該高誘電率絶縁膜に対してエッチバックを行って、図２２（ｅ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を形成する。その後、ゲート電極５及び絶縁性オフセットサイドウォール６により被覆されていない高誘電率ゲート絶縁膜４Ｃをさらに膜厚１ｎｍ程度除去する。これにより、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｃを残存膜厚１ｎｍ程度まで薄くすることができる。その後、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、エクステンション領域１０を形成する。その後、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ポケット領域１１を形成する。尚、本実施形態において、ポケット領域１１を形成した後、エクステンション領域１０を形成してもよい。
【０１６９】
次に、基板１の上に全面に亘って例えば膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図２２（ｆ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を介して絶縁性サイドウォール７を形成する。
【０１７０】
次に、ゲート電極５、絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ  ＲＴＡを行い、注入不純物を活性化する。これにより、図２２（ｇ）に示すように、ソース・ドレイン領域１２が形成される。
【０１７１】
以上に説明した本実施形態の製造方法によると、図１４に示す第３の実施形態の変形例のＭＩＳＦＥＴ構造を比較的簡単に実現することができる。
【０１７２】
すなわち、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有するため、シリコン酸化膜等の従来の絶縁膜よりなるオフセットサイドウォールの形成時に高誘電率ゲート絶縁膜４Ｃの側端部と従来の絶縁膜との接触に起因して生じていた、高誘電率ゲート絶縁膜４Ｃの側端部の組成がＳｉＯ2 に近づく等の事態を回避することができる。このため、ゲート電極５の端部における高誘電率ゲート絶縁膜４Ｃの誘電率低下や絶縁性低下を防止することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化を防止することができる。
【０１７３】
また、本実施形態によると、ゲート電極５の側面に形成された絶縁性オフセットサイドウォール６が高誘電率を有すると共に高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されるため、ゲート電極５の端部近傍ではゲート電極５とエクステンション領域１０との間の容量結合が強まる。その結果、高いゲート・ドレイン間オーバーラップ効果を得ることができるので、デバイス特性の向上及びホットキャリア耐性の向上を図ることができる（例えば非特許文献２参照）。
【０１７４】
また、本実施形態によると、高誘電率ゲート絶縁膜４Ｃがゲート電極５の下側から絶縁性サイドウォール７の下側まで連続的に形成されることによって、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｃの連続性が維持されるため、ゲート電極５の端部で高誘電率ゲート絶縁膜４Ｃの側端部が例えばシリコン酸化膜等の従来のサイドウォール膜と直接接することがない。例えば絶縁性オフセットサイドウォール６の幅が非常に薄い場合にも、高誘電率ゲート絶縁膜４Ｃの側端部が絶縁性サイドウォール７と接することがない。従って、ゲート電極５の端部での高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下をより確実に抑制することができるので、デバイス特性の低下やゲート絶縁膜信頼性の劣化をより確実に防止することができる。
【０１７５】
また、本実施形態によると、絶縁性オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｃの膜厚を、ゲート電極５の下側の高誘電率ゲート絶縁膜４Ｃの膜厚よりも薄くすると共に、絶縁性サイドウォール７の下側の高誘電率ゲート絶縁膜４Ｃの膜厚を、絶縁性オフセットサイドウォール６の下側の高誘電率ゲート絶縁膜４Ｃの膜厚よりも薄くしている。このため、絶縁性サイドウォール７の下側に存在する高誘電率ゲート絶縁膜４Ｃに起因してゲート電極５とソース・ドレイン領域１２との間における寄生容量が上昇すること、及びそれに伴う回路速度への悪影響をそれぞれ抑制することができる。また、エクステンション注入やＬＤＤ注入を実施する際に基板上に存在する高誘電率膜の膜厚を薄くしているため、注入加速エネルギーの増大を抑制できるので、エクステンションやＬＤＤにおいて浅い接合を容易に形成でき、その結果、デバイス特性の向上を図りやすい。具体的には、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして、エクステンション１０領域を形成するためのイオン注入を行う際にも、加速エネルギーの増大を最小限に抑制できるので、エクステンション領域１０においてさらに浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすくなる。
【０１７６】
尚、本実施形態において、絶縁性サイドウォール７の形成後に、ゲート電極５から見て絶縁性サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４Ｃを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性サイドウォール７の下側に位置する高誘電率ゲート絶縁膜４Ｃの一部を除去することにより、高誘電率ゲート絶縁膜４Ｃの側端部にノッチを設けても良い。このようにすると、図１５に示す第３の実施形態の変形例のＭＩＳＦＥＴ構造を簡単に実現することができる。
【０１７７】
また、本実施形態において、ゲート電極５の外側における高誘電率ゲート絶縁膜４Ｃの薄膜化の程度は、絶縁性オフセットサイドウォール６の下側においても絶縁性サイドウォール７の下側においても特に限定されるものではない。しかし、高誘電率ゲート絶縁膜４Ｃとして例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ｃを膜厚２ｎｍ程度以下に薄膜化することが好ましい。
【０１７８】
また、本実施形態において、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｃの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、図２２（ｅ）に示す絶縁性オフセットサイドウォール６の形成工程において、高誘電率ゲート絶縁膜４Ｃと同じ原料をその成分の配合を変えて使用することにより、絶縁性オフセットサイドウォール６を高誘電率ゲート絶縁膜４Ｃと比べて低い誘電率を有するように形成することが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｃの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｃの誘電率よりも簡単に低くすることができる。具体的には、高誘電率ゲート絶縁膜４Ｃとして例えばＨｆＳｉＯＮ膜を用いる場合、高誘電率ゲート絶縁膜４ＣとなるＨｆＳｉＯＮ膜におけるＨｆ濃度を５０ａｔ％程度とする一方、同じＨｆＳｉＯＮ膜よりなる絶縁性オフセットサイドウォール６におけるＨｆ濃度を３０ａｔ％程度とすることによって、高誘電率ゲート絶縁膜４Ｃと比較した絶縁性オフセットサイドウォール６の誘電率を低くしても良い。
【０１７９】
また、本実施形態において、図２２（ｄ）に示すゲート電極５の形成後に、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｃを薄膜化（第１の薄膜化）すると共に、図２２（ｅ）に示す絶縁性オフセットサイドウォール６の形成後に、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｃをさらに薄膜化（第２の薄膜化）した。しかし、これに代えて、第１及び第２の薄膜化を行わなくても良い。このようにすると、図１１に示す第３の実施形態のＭＩＳＦＥＴ構造を簡単に実現することができる。或いは、第１の薄膜化のみを行わなくても良い。このようにすると、図１２に示す第３の実施形態の変形例のＭＩＳＦＥＴ構造を簡単に実現することができる。或いは、第２の薄膜化のみを行わなくても良い。このようにすると、図１３に示す第３の実施形態の変形例のＭＩＳＦＥＴ構造を簡単に実現することができる。以上のように少なくとも１つの薄膜化工程を省略する場合にも、絶縁性サイドウォール７の形成後に、ゲート電極５から見て絶縁性サイドウォール７の外側に位置する高誘電率ゲート絶縁膜４Ｃを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性サイドウォール７の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｃの一部を除去することによって、高誘電率ゲート絶縁膜４Ｃの側端部にノッチを設けてもよい。
【０１８０】
また、本実施形態において、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本実施形態において、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【０１８１】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。例えば、図２２（ｄ）に示すゲート電極５の形成工程においてゲート電極５の上面を覆う保護膜を形成しておき、図２２（ｇ）に示すソース・ドレイン領域１２の形成工程よりも後に、ソース・ドレイン領域１２の表面をシリサイド化し、その後、前記保護膜を除去した後、ゲート電極５をフルシリサイド化してもよい。このようにすると、フルシリサイドゲート電極を有する半導体装置を簡単に実現することができる。
【０１８２】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について、ＮｃｈＭＩＳＦＥＴの製造方法を例として、図面を参照しながら説明する。図２３（ａ）〜（ｇ）及び図２４（ａ）〜（ｄ）は、第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１８３】
まず、図２３（ａ）に示すように、例えばシリコンからなる基板上１に、素子分離領域となるＳＴＩ３を選択的に形成した後、基板１に対して、例えばＢを注入エネルギー３００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入する。これにより、活性領域であるウェル２が形成される。続いて、パンチスルーストッパ形成用のイオン注入（注入イオン：Ｂ、注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2）及びチャネル形成用のイオン注入（注入イオン：Ｂ、注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2）を行う。
【０１８４】
次に、図２３（ｂ）に示すように、ウェル２におけるＳＴＩ３によって囲まれた領域の上に、バッファー絶縁膜として例えば膜厚０．５ｎｍ程度のシリコン酸化膜（図示省略）を形成した後、高誘電率ゲート絶縁膜４Ｂとして例えば膜厚４ｎｍ程度のＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ程度）を堆積する。
【０１８５】
次に、図２３（ｃ）に示すように、高誘電率ゲート絶縁膜４Ｂ上にゲート電極材料膜５Ａとして例えば膜厚１００ｎｍ程度のポリシリコン膜を形成した後、ゲート電極材料膜５Ａの上にカバー膜（保護膜）１５として例えば膜厚１０ｎｍ程度のシリコン酸化膜を堆積する。
【０１８６】
次に、カバー膜１５上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてカバー膜１５及びゲート電極材料膜５Ａに対して順次エッチングを行って、図２３（ｄ）に示すように、カバー膜１５により上面が覆われたゲート電極５を形成する。その後、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂを選択的エッチングによってさらに膜厚２ｎｍ程度除去する。これにより、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ｂを残存膜厚２ｎｍ程度まで薄くすることができる。
【０１８７】
次に、基板１の上に全面に亘って例えばＨｆＳｉＯＮ膜等よりなる膜厚１０ｎｍ程度の高誘電率絶縁膜を堆積した後、当該高誘電率絶縁膜に対してエッチバックを行って、図２３（ｅ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を形成する。その後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去する。続いて、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＡｓを注入エネルギー２ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入することにより、エクステンション領域１０を形成する。その後、ゲート電極５及び絶縁性オフセットサイドウォール６をマスクとして基板１に対して、例えばＢを注入エネルギー１０ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でイオン注入することにより、ポケット領域１１を形成する。尚、本実施形態において、ポケット領域１１を形成した後、エクステンション領域１０を形成してもよい。
【０１８８】
次に、基板１の上に全面に亘って例えばＳｉＮ膜よりなる膜厚５０ｎｍ程度の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行って、図２３（ｆ）に示すように、ゲート電極５の側面に絶縁性オフセットサイドウォール６を介して絶縁性サイドウォール７を形成する。
【０１８９】
次に、ゲート電極５、絶縁性オフセットサイドウォール６及び絶縁性サイドウォール７をマスクとして基板１に対して、例えばＡｓを注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、例えば１０５０℃程度の温度でＳＰＩＫＥ  ＲＴＡを行い、注入不純物を活性化する。これにより、図２３（ｇ）に示すように、ソース・ドレイン領域１２が形成される。
【０１９０】
次に、ソース・ドレイン領域１２の上を含む基板１の上に全面に亘って例えばＮｉ膜よりなる膜厚１０ｎｍ程度の金属膜を堆積した後、ＲＴＡを実施することにより、当該金属膜を構成するＮｉと基板１（ソース・ドレイン領域１２が設けられている部分）を構成するシリコンとを反応させ、それによって、図２４（ａ）に示すように、ソース・ドレイン領域１２上にシリサイド層１３を形成する。その後、基板１上に残留する未反応の金属膜を剥離して除去する。
【０１９１】
次に、図２４（ｂ）に示すように、ゲート電極５の上を含む基板１の上に全面に亘って例えば膜厚４００ｎｍ程度の層間絶縁膜１４を堆積する。
【０１９２】
次に、図２４（ｃ）に示すように、例えばＣＭＰ（chemical mechanical polishing ）によって層間絶縁膜１４を、その表面がカバー膜１５の上面と面一になるまで削った後、当該露出したカバー膜１５をエッチングにより除去する。このとき、ＣＭＰ後の層間絶縁膜１４の上部及び絶縁性オフセットサイドウォール６の上部も除去される。
【０１９３】
次に、ゲート電極５の上を含む基板１の上に全面に亘って例えばＮｉ膜よりなる膜厚１００ｎｍ程度の金属膜を堆積した後、ＲＴＡを実施することにより、当該金属膜を構成するＮｉとゲート電極５を構成するシリコンとを反応させ、それによって、図２４（ｄ）に示すように、フルシリサイド化されたゲート電極１６を形成する。
【０１９４】
以上に説明した本実施形態の製造方法によると、ＦＵＳＩ（full silicide ）構造を用いた第２の実施形態の第２変形例のＭＩＳＦＥＴ構造（図９参照）を比較的簡単に実現することができる。
【０１９５】
尚、本実施形態において、絶縁性オフセットサイドウォール６の形成後に、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを、例えばフッ酸を用いたウェットエッチング又は選択ドライエッチングによって除去してもよい。ウェットエッチングを用いる場合には、絶縁性オフセットサイドウォール６の側端部の下側に位置する高誘電率ゲート絶縁膜４Ｂの一部を除去することによって、高誘電率ゲート絶縁膜４Ｂの側端部にノッチを設けてもよい。このようにすると、ＦＵＳＩ構造を用いた第２の実施形態の第３変形例のＭＩＳＦＥＴ構造（図１０参照）を簡単に実現することができる。
【０１９６】
また、本実施形態において、ゲート電極５の外側に位置する高誘電率ゲート絶縁膜４Ｂの薄膜化の程度は特に限定されるものではないが、高誘電率ゲート絶縁膜４Ｂとして例えばＨｆＳｉＯＮ膜を用いる場合、ゲート・ドレイン間の容量の上昇を抑制するためには、ゲート電極５の外側の高誘電率ゲート絶縁膜４Ｂを膜厚２ｎｍ程度以下に薄膜化する（但し基板１の表面が露出しないように）ことが好ましい。
【０１９７】
また、本実施形態において、絶縁性オフセットサイドウォール６の誘電率は高誘電率ゲート絶縁膜４Ｂの誘電率よりも低いことが好ましい。このようにすると、絶縁性オフセットサイドウォール６に起因して生じるゲート電極５の寄生容量（主にゲート電極５とソース・ドレイン領域１２との間に生じる）を低減することができる。また、この場合、図２３（ｅ）に示す絶縁性オフセットサイドウォール６の形成工程において、高誘電率ゲート絶縁膜４Ｂと同じ原料をその成分の配合を変えて使用することにより、絶縁性オフセットサイドウォール６を高誘電率ゲート絶縁膜４Ｂと比べて低い誘電率を有するように形成することが好ましい。このようにすると、高誘電率ゲート絶縁膜４Ｂの誘電率低下及び絶縁性低下を抑制しつつ、絶縁性オフセットサイドウォール６の誘電率を高誘電率ゲート絶縁膜４Ｂの誘電率よりも簡単に低くすることができる。具体的には、高誘電率ゲート絶縁膜４Ｂとして例えばＨｆＳｉＯＮ膜を用いる場合、高誘電率ゲート絶縁膜４ＢとなるＨｆＳｉＯＮ膜におけるＨｆ濃度を５０ａｔ％程度とする一方、同じＨｆＳｉＯＮ膜よりなる絶縁性オフセットサイドウォール６におけるＨｆ濃度を３０ａｔ％程度とすることによって、高誘電率ゲート絶縁膜４Ｂと比較した絶縁性オフセットサイドウォール６の誘電率を低くしても良い。
【０１９８】
また、本実施形態において、絶縁性オフセットサイドウォール６を形成した後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側の高誘電率ゲート絶縁膜４Ｂを除去し、その後、エクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行った。しかし、これに代えて、絶縁性オフセットサイドウォール６を形成した後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に、薄膜化した高誘電率ゲート絶縁膜４Ｂを残存させた状態でエクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行ってもよい。このようにしても、本実施形態ではゲート電極５の外側の高誘電率ゲート絶縁膜４Ｂが薄膜化されているため、イオン注入における加速エネルギーの増大を抑制できるので、エクステンション領域１０において浅い接合を容易に形成でき、それによりデバイス特性の向上を図りやすくなる。また、この場合、エクステンション領域１０及びポケット領域１１を形成するためのイオン注入を行った後、ゲート電極５から見て絶縁性オフセットサイドウォール６の外側に位置する高誘電率ゲート絶縁膜４Ｂを除去し、その後、同一基板上における他のチャネル型又は別の電源系のＭＩＳＦＥＴのエクステンション領域及びポケット領域を形成するためのイオン注入を行ってもよい。
【０１９９】
また、本実施形態において、絶縁性サイドウォール７は高誘電率を有していても良いし又は有していなくても良い。また、本実施形態において、絶縁性サイドウォール７が例えば図７（ａ）及び（ｂ）に示すような多層構造（第２の実施形態参照）を有していても良い。
【０２００】
また、本実施形態において、ゲート電極５はフルシリサイドゲート電極又はメタルゲート電極であることが好ましい。このようにすると、半導体装置の高集積化、高機能化及び高速化を確実に図ることができる。
【０２０１】
また、本実施形態において、ＦＵＳＩ構造を用いた第２の実施形態の第２変形例のＭＩＳＦＥＴ構造を形成したが、これに代えて、第１の実施形態若しくはその第１〜第３変形例のいずれか（図１、図３〜図５参照）、第２の実施形態若しくはその第１若しくは第３変形例（図６、図８、図１０参照）、第３の実施形態若しくはその変形例のいずれか（図１１〜図１５参照）、又は第４の実施形態（図１６〜図１９参照）のＭＩＳＦＥＴ構造をＦＵＳＩ構造を用いて形成してもよい。
【０２０２】
また、第１〜第８の実施形態において、エクステンション領域１０に代えてＬＤＤ領域を形成してもよい。
【０２０３】
また、第５〜第８の実施形態において、ＮｃｈＭＩＳＦＥＴに代えてＰｃｈＭＩＳＦＥＴを形成してもよい。
【０２０４】
また、第５〜第８の実施形態において、ゲート絶縁膜・ゲート電極界面の劣化を防止するために、ゲート電極５と高誘電率ゲート絶縁膜４（４Ａ〜４Ｃ）との間に例えば膜厚０．２ｎｍ程度のバッファー絶縁膜を形成してもよい。
【０２０５】
また、第１〜第８の実施形態において、高誘電率ゲート絶縁膜４（４Ａ〜４Ｃ）の側端部にノッチを設ける場合、当該ノッチの形状は、ゲート電極５とソース・ドレイン領域１２との間の容量を低減するという目的を達成できるのであれば特に限定されるものではない。例えば図２５〜２７に示すように、絶縁性サイドウォール７の端部又は絶縁性オフセットサイドウォール６の端部から離れた位置までノッチ２０Ａを設けても良い。或いは、例えば図２８〜３０に示すように、ノッチ形成後の高誘電率ゲート絶縁膜４（４Ａ〜４Ｃ）の側面が基板面に対して垂直になるようにノッチ２０Ｂを設けても良い。尚、図２５及び図２８は、図３に示す第１の実施形態の第２変形例の構造にノッチ２０Ａ及び２０Ｂをそれぞれ設けた様子を示し、図２６及び図２９は、図９に示す第２の実施形態の第２変形例の構造にノッチ２０Ａ及び２０Ｂをそれぞれ設けた様子を示し、図２７及び図３０は、図１４に示す第３の実施形態の変形例の構造にノッチ２０Ａ及び２０Ｂをそれぞれ設けた様子を示している。
【産業上の利用可能性】
【０２０６】
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、特に高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに適用した場合には、ＭＩＳＦＥＴの駆動力及び信頼性を向上させることができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０２０７】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置における絶縁性サイドウォールの構造を示す断面図である。
【図３】図３は本発明の第１の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図４】図４は本発明の第１の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図５】図５は本発明の第１の実施形態の第３変形例に係る半導体装置の構造を示す断面図である。
【図６】図６は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置における絶縁性サイドウォールの構造を示す断面図である。
【図８】図８は本発明の第２の実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図９】図９は本発明の第２の実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図１０】図１０は本発明の第２の実施形態の第３変形例に係る半導体装置の構造を示す断面図である。
【図１１】図１１は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図１２】図１２は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１３】図１３は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１４】図１４は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１５】図１５は本発明の第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１６】図１６は本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図１７】図１７は本発明の第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１８】図１８は本発明の第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図１９】図１９は本発明の第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図２０】図２０（ａ）〜（ｆ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）〜（ｇ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２２】図２２（ａ）〜（ｇ）は本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２３】図２３（ａ）〜（ｇ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２４】図２４（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２５】図２５は、図３に示す本発明の第１の実施形態の第２変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図２６】図２６は、図９に示す本発明の第２の実施形態の第２変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図２７】図２７は、図１４に示す本発明の第３の実施形態の変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図２８】図２８は、図３に示す本発明の第１の実施形態の第２変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図２９】図２９は、図９に示す本発明の第２の実施形態の第２変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図３０】図３０は、図１４に示す本発明の第３の実施形態の変形例に係る半導体装置の構造にノッチを設けた様子を示す図である。
【図３１】図３１（ａ）及び（ｂ）はそれぞれ従来のＭＩＳＦＥＴの構造を示す断面図である。
【符号の説明】
【０２０８】
１    基板
２    ウェル
３    ＳＴＩ
４（４Ａ〜４Ｃ）    高誘電率ゲート絶縁膜
５    ゲート電極
５Ａ  ゲート電極材料膜
６    絶縁性オフセットサイドウォール
７    絶縁性サイドウォール
７ａ  下層部分
７ｂ  上層部分
７ｃ  中層部分
１０    エクステンション領域
１１    ポケット領域
１２    ソース・ドレイン領域
１３    シリサイド層
１４    層間絶縁膜
１５    カバー膜（保護膜）
１６    フルシリサイド化されたゲート電極
２０（２０Ａ、２０Ｂ）    ノッチ
２５    バッファー絶縁膜
【図１】
2007227851.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007227851.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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