(57)【要約】【課題】起点部より成長させてなる結晶粒を有する半導体膜を用いたデバイスを３次元配置してなり、いずれの層に配置されたデバイスにおいても所望のデバイス特性を得ることができる半導体装置、及びその製造方法を提供する。【解決手段】本発明の半導体装置は、表面に複数の微細孔Ｇ１１，Ｇ１２を有する起点部層２１１と、前記微細孔Ｇ１１，Ｇ１２を起点として形成された略単結晶粒を含む半導体膜２０１，２０２を用いて形成されたデバイス形成層２１２とを備えたデバイス層１０１上に、同様の構成を具備したデバイス層１０２，１０３を積層してなり、前記デバイス層１０１〜１０３に属する前記微細孔（例えば微細孔Ｇ２１）は、隣接して配置された他の前記デバイス層１０１〜１０３に属する前記微細孔（例えば微細孔Ｇ１１，Ｇ３１）から平面視で離間した位置に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された半導体膜を具備した半導体装置であって、
表面に複数の微細孔を有する起点部層と、前記微細孔を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイス形成層と、を備えたデバイス層を複数積層してなり、
任意の前記デバイス層に属する前記微細孔は、隣接して配置された他の前記デバイス層に属する前記微細孔と平面視で離間した位置に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
任意の前記デバイス形成層に属する前記半導体膜を有するデバイスは、当該デバイス層に属する前記微細孔に囲まれた領域内の前記微細孔から離間した位置に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記デバイス層における前記デバイスと、当該デバイスを取り囲む前記微細孔との平面距離は、当該デバイスの最小デザインルールの５倍以上の長さであることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記複数のデバイス層に、前記微細孔の平面配置が略同一である第１のデバイス層と第２のデバイス層とが含まれており、
前記第１のデバイス層と前記第２のデバイス層との間は、前記第１のデバイス層及び第２のデバイス層とは前記微細孔の平面配置が異なるデバイス層が少なくとも１層設けられていることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記各デバイス層における前記微細孔の配列形態及び配列間隔が略同一であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記微細孔は、平面視で左右上下に等間隔に配列されていることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記微細孔は、平面視で隣接する前記微細孔が全て等間隔になるように配列されていることを特徴とする半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
前記各デバイス層における前記微細孔の配列間隔は、０．５μｍ以上３μｍ以下であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記各デバイス層における前記微細孔の配列間隔は、１μｍ以上２μｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置を備えたことを特徴とする集積回路。
【請求項１１】
請求項１から９のいずれか１項に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、集積回路、及び電子機器に関するものである。
【背景技術】
【０００２】
近年、薄膜トランジスタ（Thin Film Transistor;TFT）の高速化を目的として、大きな結晶粒を有する半導体膜を形成することで、ＴＦＴのチャネル領域に結晶粒界が入り込まないようにする技術が検討されている。例えば特許文献１には、基板上に微細孔を形成し、この微細孔を結晶成長の起点として半導体膜の結晶化を行うことで、大粒径のシリコン結晶粒を形成する技術が開示されている。さらに特許文献２では、かかる半導体膜の不純物注入領域（例えばソース／ドレイン領域）についても略単結晶粒により形成し、不純物活性化を円滑に行えるようにして半導体装置の高速化を図っている。
【特許文献１】特開平１１−８７２４３号公報
【特許文献２】特開２００５−２９４６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献２に記載の技術によれば、ＴＦＴ自体の高速化を実現することができる。しかし集積回路における各種デバイスの複合化や高集積化を実現しようとすれば、それに伴って配線幅が狭小化するため、相対的な配線長が大きくなり、結果としてトランジスタ間の伝播遅延が増大する。かかる問題に対処するには、配線材料の低抵抗化や層間絶縁膜の低誘電率化では限界があるため、配線長を抜本的に短くできるデバイスの３次元配置を検討する必要がある。
【０００４】
ところで、上記特許文献１等に記載の半導体膜では、その平面領域内に結晶成長の起点となる微細孔（起点部）が配置されており、この微細孔の近傍では微小な段差や、応力が生じやすくなる。上記特許文献２では３次元ＩＣ化について何ら検討されていないが、デバイスの３次元配置に際しては、上記微細孔とデバイスの位置関係が所望のデバイス特性を得るために極めて重要になるものと考えられる。
従って本発明の目的は、起点部より成長させてなる結晶粒を有する半導体膜を用いたデバイスを３次元配置してなり、いずれの層に配置されたデバイスにおいても所望のデバイス特性を得ることができる半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、上記課題を解決するために、基板上に形成された半導体膜を具備した半導体装置であって、表面に複数の微細孔を有する起点部層と、前記微細孔を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイス形成層とを備えたデバイス層を複数積層してなり、任意の前記デバイス層に属する前記微細孔は、隣接して配置された他の前記デバイス層に属する前記微細孔と平面視で離間した位置に形成されていることを特徴とする。
前記微細孔は、前記略単結晶粒を含む半導体膜の起点部（グレインフィルタ）として用いられるものであるため、微細孔内部は空洞ではなく前記半導体膜の一部が埋め込まれた構造となっている。そのため、当該微細孔の近傍ではストレスや微細孔の凹形状に起因する微小段差等が発生しやすい。そして、このような微細孔が特定部位に偏在していると、その部位に大きなストレスが掛かったり、大きな段差が生じたりする可能性がある。そこで本発明では、複数のデバイス層の積層構造において、隣接するデバイス層で微細孔の平面位置をずらすようにしており、かかる構成により微細孔近傍のストレスを分散させるとともに、大きな段差の発生を防止することができるようになっている。これにより、デバイス特性の安定化を実現し、さらにストレスの分散による長期信頼性の向上をも実現し得る半導体装置となる。
【０００６】
任意の前記デバイス形成層に属する前記半導体膜を有するデバイスは、当該デバイス層に属する前記微細孔に囲まれた領域内の前記微細孔から離間した位置に形成されていることが好ましい。
上述したように微細孔の近傍ではストレスや段差が発生しやすく、微細孔を平面領域内に含む半導体膜や微細孔の近傍に位置する半導体膜を用いてデバイスを構成すると、閾値電圧の変動や移動度の低下が生じるおそれがあるからである。
【０００７】
前記デバイス層における前記デバイスと、当該デバイスを取り囲む前記微細孔との平面距離は、当該デバイスの最小デザインルールの５倍以上の長さであることが好ましい。
上記「最小デザインルール」は、デバイスを構成する半導体膜や配線部材の最小幅に相当し、デバイスが薄膜トランジスタである場合には、ゲート長などが上記最小デザインルールに該当する。そして、前記微細孔とデバイスとの距離を最小デザインルールの５倍以上とすることで、微細孔に起因するストレスや段差の影響がデバイスに及ぶのを防止でき、デバイスの安定性、長期信頼性の確保に有効な構成となる。
【０００８】
前記複数のデバイス層に、前記微細孔の平面配置が略同一である第１のデバイス層と第２のデバイス層とが含まれており、前記第１のデバイス層と前記第２のデバイス層との間は、前記第１のデバイス層及び第２のデバイス層とは前記微細孔の平面配置が異なるデバイス層が少なくとも１層設けられていることが好ましい。すなわち、複数のデバイス層で微細孔の平面位置を同じにする場合は、配置が共通するデバイス層の間に、少なくとも１層の微細孔配置が異なる他のデバイス層を設けた構成とする。
このような構成とすることで、微細孔に起因するストレスを分散することができ、デバイスの安定性、長期信頼性を確保することができる。そして、複数のデバイス層で微細孔の平面位置を同じにすることで、これらのデバイス層におけるデバイス形成に好適な領域も同じになるため、デバイス層間でのデバイスの接続が容易になるという利点が得られる。
【０００９】
前記各デバイス層における前記微細孔の配列形態及び配列間隔が略同一であることが好ましい。このような構成とすることで、各デバイス形成層の半導体膜における略単結晶粒の大きさを揃えることができ、また単結晶粒の粒界分布も均一になるため、特性の均一なデバイスを形成することができる。
【００１０】
前記微細孔は、平面視で左右上下に等間隔に配列されている構成とすることができる。あるいは、前記微細孔は、平面視で隣接する前記微細孔が全て等間隔になるように配列されている構成とすることもできる。上記いずれの配置形態を採用した場合にも、本発明の半導体装置によれば、デバイスの安定化、長期信頼性の向上を実現することができる。
【００１１】
前記各デバイス層における前記微細孔の配列間隔は、０．５μｍ以上３μｍ以下であることが好ましい。前記配列間隔が０．５μｍ以下であると、デバイス形成に好適な微細孔から離間した領域が狭くなりすぎるためであり、３μｍ以上であると、前記微細孔を起点とする略単結晶粒を含む半導体膜を形成するのに多くの時間を要するためである。また、前記各デバイス層における前記微細孔の配列間隔は、１μｍ以上２μｍ以下であることがより好ましい。デバイス形成領域を十分に確保しつつ、短時間で略単結晶粒を含む半導体膜を形成することができるからである。
【００１２】
また、本発明の集積回路は、上記本発明の半導体装置を備えた集積回路であり、本発明の電子機器は、上記本発明の半導体装置を備えた電子機器である。
本発明の半導体装置は、安定しており高性能であるため、半導体装置を集積して構成されるあらゆる集積回路、液晶表示装置及び有機ＥＬ表示装置等の電気光学装置、その他一般的電子機器、例えば、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型プロジェクタ、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型テレビ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどに活用することができる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の第１実施形態である半導体装置の概略構成を示す部分断面図である。図２は、図１に示す半導体装置における微細孔（グレインフィルタ；起点部）の配置を示す平面図である。なお、本発明に係る「半導体装置」は、後述する略単結晶粒を有する半導体膜を用いて形成される装置一般をいい、本発明において「デバイス」と総称しているトランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、その他能動素子又は受動素子を含むものである。
【００１４】
図１に示す半導体装置１００は、シリコン基板１０５とシリコン基板１０５上に形成された半導体素子（デバイス）を含む基板層１１０と、基板層１１０上に順に積層された第１のデバイス層１０１と、第２のデバイス層１０２と、第３のデバイス層１０３と、第３のデバイス層１０３上に形成された保護層１０４とを備えている。
なお、図１は本実施形態の半導体装置１００における基板層１１０及びデバイス層１０１〜１０３の積層構造を説明するための図であり、各デバイス層１０１〜１０３に形成された薄膜トランジスタ等については、デバイス層１０１〜１０３に形成し得るデバイスを例示するものであって、特定構造のデバイスを構成するものではない。
【００１５】
基板層１１０は、シリコン基板１０５と、該シリコン基板１０５に形成されたＭＯＳトランジスタＱ１１、Ｑ１２と、素子分離領域１１４とを含む。さらに、シリコン基板１０５には、ソース／ドレイン領域１１２ａ〜１１２ｄが形成されている。ソース／ドレイン領域１１２ａ、１１２ｂ間のシリコン基板１０５上にはゲート絶縁膜１１３が形成されており、ゲート絶縁膜１１３上にゲート電極１１６が形成されている。ゲート電極１１６の側端面には、サイドウォール１１８が形成されている。ゲート電極１１６の両側のシリコン基板１１６には、前記ソース／ドレイン領域１１２ａ、１１２ｂの低濃度不純物注入領域が形成されており、トランジスタＱ１１、Ｑ１２は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有するものとなっている。素子分離領域１１４は、シリコン基板１０５表面に形成された溝部からなり、トランジスタＱ１１、Ｑ１２間を電気的に分離している。
【００１６】
トランジスタＱ１１、Ｑ１２を覆って層間絶縁膜１０６が形成されており、層間絶縁膜１０６上にアルミニウム等からなる接続配線１２１〜１２３が形成されている。層間絶縁膜１０６を貫通してそれぞれソース／ドレイン領域１１２ａ、ゲート電極１１６、ソース／ドレイン領域１１２ｃ、１１２ｄに達する４本のコンタクトホールが形成されており、前記コンタクトホール内には、タングステン等の金属材料からなるコンタクト部（プラグ）Ｃ１１〜Ｃ１４が形成されている。そして、コンタクト部Ｃ１１を介してソース／ドレイン領域１１２ａと接続配線１２１とが電気的に接続され、コンタクト部Ｃ１２と接続配線１２２とコンタクト部Ｃ１３とを介してトランジスタＱ１１のゲート電極１１６とトランジスタＱ１２のソース／ドレイン領域１１２ｃとが電気的に接続され、コンタクト部Ｃ１４を介してソースドレイン領域１１２ｄと接続配線１２３とが電気的に接続されている。
【００１７】
第１のデバイス層１０１は、上記基板層１１０の接続配線１２１〜１２３及び層間絶縁膜１０６を覆って形成された絶縁膜からなる起点部層２１１と、該起点部層２１１上に形成されたデバイス形成層２１２とにより構成されている。起点部層２１１は、絶縁膜としてのシリコン酸化物膜上に、複数の第１の微細孔Ｇ１１を配列形成した構成である。第１の微細孔Ｇ１１は、起点部層２１１上に形成した非晶質シリコン膜を溶融結晶化して結晶化半導体膜を形成する際に１つの結晶核を種とした結晶成長を優先的に進行させる作用を奏するものであり、「グレインフィルタ」とも称されるものである。
【００１８】
起点部層２１１上のデバイス形成層２１２には、結晶化半導体膜２０１を用いたデバイスである薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｑ１３と、結晶化半導体膜２０２を用いたデバイスである薄膜トランジスタＱ１４とが形成されており、これらの薄膜トランジスタＱ１３、Ｑ１４を覆って、層間絶縁膜１０７が形成されている。層間絶縁膜１０７上にはアルミニウム等からなる接続配線１２４〜１２６が形成されている。層間絶縁膜１０７を貫通する複数のコンタクトホールが形成されており、これらのコンタクトホール内にタングステン等を配置してなるコンタクト部Ｃ１５〜Ｃ１７が形成されている。そして、コンタクト部Ｃ１５を介して接続配線１２４と薄膜トランジスタＱ１３のゲート電極１１６とが電気的に接続され、コンタクト部Ｃ１６を介して接続配線１２３と薄膜トランジスタＱ１４のソース／ドレイン領域とが電気的に接続され、コンタクト部Ｃ１７を介して接続配線１２４と薄膜トランジスタＱ１４のソース／ドレイン領域とが電気的に接続されている。
【００１９】
薄膜トランジスタＱ１３、Ｑ１４を構成する結晶化半導体膜２０１，２０２は、起点部層２１１に形成された微細孔Ｇ１１、Ｇ１２を起点として結晶成長した略単結晶粒を含む半導体膜をパターニングしてなる半導体膜であり、具体的には、微細孔Ｇ１１、Ｇ１２を含む起点部層２１１上に非晶質シリコン膜を形成し、かかる非晶質シリコン膜に対してレーザ光を照射して非晶質シリコン膜を溶融結晶化させることにより形成することができる。このようにして形成した半導体膜は、微細孔Ｇ１１、Ｇ１２を略中心として成長した略単結晶粒の集合体となり、Σ３、Σ９、Σ２７といった規則粒界を含むが不規則粒界を含まない半導体膜となる。一般に不規則粒界は多くの不対電子を含むため、そこに形成する素子の特性の低下や特性のばらつきの大きな要因となるが、略単結晶粒には不対電子を含まないため、略単結晶粒に素子を形成することで、優れた特性を有する素子を実現可能になる。
【００２０】
第１のデバイス層１０１上に形成された第２のデバイス層１０２は、起点部層２２１と、デバイス形成層２２２とを積層してなる構成である。起点部層２２１は、第１のデバイス層１０１の起点部層２１１と同様、シリコン酸化物膜の表面に複数の微細孔（グレインフィルタ）Ｇ２１、Ｇ２２、Ｇ２３を配列形成してなる構成である。デバイス形成層２２２には、前記微細孔Ｇ２１、Ｇ２２、Ｇ２３を起点として形成された略単結晶粒を含む半導体膜を所定平面形状にパターニングしてなる結晶化半導体膜２０３，２０４，２０５が形成されている。これらの結晶化半導体膜のうち、結晶化半導体膜２０４を用いて薄膜トランジスタＱ１５が形成されている。薄膜トランジスタＱ１５は、第１のデバイス層１０１の薄膜トランジスタＱ１３と同等の構成を備えたものである。半導体膜２０３〜２０５及び薄膜トランジスタＱ１５を覆って層間絶縁膜１０８が形成されている。
層間絶縁膜１０８に形成されたコンタクトホール内に設けられたコンタクト部Ｃ１８〜２０を介して、層間絶縁膜１０８上の接続配線１２７，１２８と、結晶化半導体膜２０３，２０４、及び薄膜トランジスタＱ１５のゲート電極１１６とが電気的に接続されている。
【００２１】
第２のデバイス層１０２上に形成された第３のデバイス層１０３は、起点部層２３１と、デバイス形成層２３２とを順に積層してなる構成である。起点部層２３１は、第２のデバイス層１０２の起点部層２２１と同様、シリコン酸化物膜の表面に複数の微細孔（グレインフィルタ）Ｇ３１、Ｇ３２を配列形成してなる構成である。デバイス形成層２３２には、前記微細孔Ｇ３１、Ｇ３２を起点として形成された略単結晶粒を含む半導体膜を所定平面形状にパターニングしてなる結晶化半導体膜２０６，２０７が形成されている。これらの結晶化半導体膜のうち、結晶化半導体膜２０７を用いて薄膜トランジスタＱ１６が形成されている。薄膜トランジスタＱ１６は、第１のデバイス層１０１の薄膜トランジスタＱ１３と同等の構成を備えたものである。半導体膜２０６，２０７及び薄膜トランジスタＱ１６を覆って層間絶縁膜１０９が形成されている。層間絶縁膜１０９に形成されたコンタクトホール内に設けられたコンタクト部Ｃ２１，２２を介して、層間絶縁膜１０８上の接続配線１２９，１３０と、結晶化半導体膜２０７及び薄膜トランジスタＱ１５のゲート電極１１６とが電気的に接続されている。
【００２２】
第３のデバイス層１０３上には、部分的に保護層１０４が形成されており、保護層１０４の端縁部から延出された接続配線１２９は、外部接続端子（電極パッド）として機能するものとなっている。保護層１０４は、アクリル樹脂やポリイミド樹脂等の絶縁性の樹脂材料を用いて形成することができる。
【００２３】
このように、本実施形態の半導体装置１００は、基板層１１０上に、各々起点部層２１１，２２１，２３１を備えた複数のデバイス層１０１〜１０３を積層した構成を備えている。そして本実施形態の半導体装置１００では、上記起点部層２１１，２２１，２３１における微細孔Ｇ１１、Ｇ１２、Ｇ２１〜Ｇ２３、Ｇ３１、Ｇ３２の平面配置を、図２に示すようなものとすることで、各微細孔の近傍に発生するストレスがデバイス（薄膜トランジスタ等）の動作に影響しないようにしている。
【００２４】
なお、図２においては、第１のデバイス層１０１に形成された微細孔Ｇ１１，Ｇ１２を含む各微細孔を第１の微細孔Ｇ１０として示し、第２のデバイス層１０２に形成された微細孔Ｇ２１〜Ｇ２３を含む各微細孔を第２の微細孔Ｇ２０として示し、第３のデバイス層１０３に形成された微細孔Ｇ３１、Ｇ３２を含む各微細孔を第３の微細孔Ｇ３０として示している。
【００２５】
図２に示すように、各層の微細孔Ｇ１０、Ｇ２０、Ｇ３０は、互いに平面的に重ならない位置に形成されており、各起点部層において、隣接する微細孔同士が等間隔になるよう配置されている。すなわち、図２に黒丸で示す第１の微細孔Ｇ１０のうち、１個の微細孔Ｇ１００に着目すると、かかる微細孔Ｇ１００を中心とする正六角形の各頂点に６個の第１の微細孔Ｇ１０１〜Ｇ１０６が配置されている。
また、前記第１の微細孔Ｇ１００と前記６個の第１の微細孔Ｇ１０１〜Ｇ１０６とを相互に結ぶ線分により形成される三角形の中心に、３個の第２の微細孔Ｇ２０１〜Ｇ２０３と、３個の第３の微細孔Ｇ３０１〜Ｇ３０３が、第１の微細孔Ｇ１００を中心とする反時計回りに交互に配置されている。
【００２６】
起点部層２１１，２２１，２３１は、それぞれシリコン酸化物膜表面に形成された上記微細孔Ｇ１０、Ｇ２０、Ｇ３０内にシリコン（結晶化半導体膜の一部）が埋め込まれた構造であるため、上述したように各デバイス層１０１〜１０３のうちでもストレスが発生しやすい部位であり、また微細孔の凹形状により微小な段差を生じるため、半導体膜や層間絶縁膜に欠陥を生じやすい部位でもある。そして、かかる微細孔Ｇ１０、Ｇ２０、Ｇ３０が互いに近接した位置に形成されていると、その近傍のデバイスに対して悪影響を与えるおそれがある。例えば薄膜トランジスタでは、閾値電圧（Ｖｔｈ）が変化したり、移動度が低下することが考えられる。
【００２７】
そこで本実施形態では、図２に示したように、各起点部層の微細孔Ｇ１０、Ｇ２０、Ｇ３０を互いに平面的に重ならない位置に配置し、デバイス形成層２１２、２２２、２３２に形成したデバイスに対し上記ストレスや微細孔に起因する欠陥の影響が及ばないようにし、各デバイス層に形成したデバイスの初期特性の安定化に寄与する構造を実現している。また、微細孔Ｇ１０、Ｇ２０、Ｇ３０を各起点部層２１１，２２１，２３１で等間隔に配列するとともに、隣接する層間でも近接する微細孔Ｇ１０、Ｇ２０、Ｇ３０同士が平面視で等間隔に配置されている構成としていることで、各デバイス層１０１，１０２，１０３におけるストレスの分散とともに、積層された層間でのストレスの分散を図り、半導体装置の長期信頼性の向上をも実現するものとなっている。
【００２８】
各起点部層２１１，２２１，２３１において、微細孔の配列間隔は、０．５μｍ以上３μｍ以下とすることが好ましい。前記配列間隔が０．５μｍ以下であると、デバイス形成に好適な微細孔から離間した領域が狭くなりすぎるためであり、３μｍ以上であると、前記微細孔を起点とする略単結晶の半導体膜を形成するのに多くの時間を要するためである。
【００２９】
図２に示したように、各デバイス層１０１〜１０３には、周期的に微細孔Ｇ１０、Ｇ２０、Ｇ３０が形成されており、上記各微細孔Ｇ１０、Ｇ２０、Ｇ３０を起点として成長させた半導体膜を所望形状にパターニングしたものを用いて、各デバイス形成層２１２，２２２，２３２のデバイスが形成されている。このような構成においては、上述したように微細孔Ｇ１０、Ｇ２０、Ｇ３０の形成位置にストレスが発生するため、例えば図１に示した薄膜トランジスタＱ１３を構成する結晶化半導体膜２０１の平面領域内に微細孔Ｇ１１（第１の微細孔Ｇ１０）が含まれていると、薄膜トランジスタＱ１３において閾値電圧の変化や移動度の低下が生じるおそれがある。そこで、本実施形態に係る半導体装置１００の各デバイス層１０１〜１０３においては、各デバイス層に含まれる起点部層の微細孔から離間した位置にデバイスを形成することが好ましい。
【００３０】
例えば、図２に黒点で示す第１の微細孔Ｇ１０を周期的に配列してなる起点部層２１１を具備した第１のデバイス層１０１では、そのデバイス形成層２１２に形成するデバイス（薄膜トランジスタＱ１３、Ｑ１４）は、隣接する３つの第１の微細孔Ｇ１０（例えば微細孔Ｇ１００、Ｇ１０１、Ｇ１０２）に囲まれる平面視三角形状の領域内に形成することが好ましく、当該デバイス形成層２１２に形成するデバイスは、その最小デザインルールの５倍以上の距離を第１の微細孔Ｇ１０から離して配置することがより好ましい。上記最小デザインルールは、デバイスを構成する部材の最小幅であり、例えばＭＯＳトランジスタのゲート幅や素子分離領域幅である。従って、前記最小デザインルールが０．２５μｍである場合には、第１の微細孔Ｇ１０とデバイスとの距離は１．２５μｍ以上とする。上述の説明では、第１のデバイス層１０１を例に挙げて説明したが、第２のデバイス層１０２及び第３のデバイス層１０３についても同様である。
【００３１】
ところで、図２に示したように、例えば第１のデバイス層１０１の第１の微細孔Ｇ１０に囲まれる領域の中央部には、上層の第２の微細孔Ｇ２０又は第３の微細孔Ｇ３０が配置されている。上記微細孔とデバイスの距離に関するルールからすれば、デバイス形成層２１２に形成されるデバイスは、図２において３個の第１の微細孔Ｇ１０に囲まれる領域の中央部側に位置することが好ましい。そうすると、デバイス形成層２１２のデバイスの上に第２の微細孔Ｇ２０又は第３の微細孔Ｇ３０が配置されることとなるが、デバイス形成層２１２上の起点部層２２１を構成する絶縁膜は数μｍ程度の厚さがあるため、同一のデバイス層に形成された微細孔に比してデバイスに与える影響は小さく、デバイスの直上に上層の微細孔が位置していてもデバイスの動作に支障はない。
【００３２】
なお、本実施形態では、基板層１１０がシリコン基板１０６上にデバイス（トランジスタＱ１１、Ｑ１２）を形成したものである場合について説明したが、かかる基板層１１０の構成は限定されるものではなく、例えば基板層１１０がデバイスを具備しないガラス基板、石英基板、シリコン基板等である構成とすることも可能である。
【００３３】
本実施形態では、３層のデバイス層１０１〜１０３を積層した構成としたが、４層以上のデバイス層を積層して半導体装置を構成してもよいのは勿論である。この場合において、４層目の第４のデバイス層における微細孔は、前記各デバイス層１０１〜１０３の微細孔Ｇ１０、Ｇ２０、Ｇ３０と平面的に重ならない位置に形成することが好ましい。あるいは、第１の微細孔Ｇ１０と平面的に重なる位置に形成してもよい。さらに５層目の第５のデバイス層を設ける場合には、当該第５のデバイス層の微細孔は、第４のデバイス層の微細孔と平面的に重ならないよう前記第２の微細孔Ｇ２０と平面的に重なる位置に形成するとよい。
【００３４】
また本実施形態では、各デバイス層１０１〜１０３に薄膜トランジスタＱ１３〜Ｑ１６が形成されている場合について説明したが、本発明は微細孔を起点として成長させた略単結晶粒を含む半導体膜を用いて形成したデバイスを備える半導体装置であれば適用することが可能であり、各層のデバイスは同一機能のものでなくてもよい。例えば、第１のデバイス層１０１にアナログ−ロジック回路を形成し、第２のデバイス層１０２にＳＲＡＭメモリを形成し、第３のデバイス層１０３には高電圧部を有するＩ／Ｏ回路を形成した複合機能を具備した半導体装置を構成してもよい。また、各デバイス層１０１〜１０３に形成するデバイスの特性に応じて、微細孔Ｇ１０、Ｇ２０、Ｇ３０の配列形態を変更することも可能である。例えばメモリのような冗長性を有する回路を形成するデバイス層において、微細孔の配置を図２に示した正三角形の頂点に配置する態様から、後述の第２実施形態で採用している正方形の頂点に微細孔を配置する態様（図５参照）に変更してもよい。
【００３５】
［半導体装置の製造方法］
次に、本発明の半導体装置の製造方法について、図３及び図４を参照して説明する。
本発明に係る半導体装置の製造方法は、基板層１１０上に、第１のデバイス層１０１と、第２のデバイス層１０２と、第３のデバイス層１０３とを順次積層形成するものである。そして、第１のデバイス層１０１上に積層された第２のデバイス層１０２及び第３のデバイス層１０３を積層する工程は、第１のデバイス層１０１の形成工程と同様の工程を繰り返し行うものであるから、以下では、特に第１のデバイス層１０１の形成工程について詳細に説明することとする。
【００３６】
（微細孔形成工程）
まず、通常の半導体プロセスを用いて、図１に示したように、シリコン基板１０５上にトランジスタＱ１１、Ｑ１２等の各種デバイスを形成し、当該デバイスを覆う層間絶縁膜１０６を形成して基板層１１０を作製する。次に、基板層１１０上に絶縁膜としてのシリコン酸化物膜を形成する。基板層１１０上へのシリコン酸化物膜の形成方法としては、プラズマ化学気相堆積法（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、あるいはスパッタリング法などの物理気相堆積法が挙げられる。例えば、ＰＥＣＶＤ法により厚さ数１００ｎｍのシリコン酸化物膜を形成できる。
【００３７】
次に、図３（Ａ）に示すように、基板層１１０上のシリコン酸化物膜の所定位置に第１の微細孔Ｇ１０を形成して、起点部層２１１を得る。例えば、フォトリソグラフィ工程及びエッチング工程を行うことにより、起点部層２１１の面内の所定位置に、断面が円形の第１の微細孔Ｇ１０を開口できる。エッチング方法としては、例えばＣＨＦ３ガスのプラズマを用いた反応性イオンエッチングなどが挙げられる。
【００３８】
ここで、第１の微細孔Ｇ１０は、後述する溶融結晶化工程において、１つの結晶核を種とした結晶成長を優先的に進行させる役割を担う「グレインフィルタ」である。第１の微細孔Ｇ１０は例えば円筒状に形成することが好適であるが、円筒状以外の形状（例えば、円錐状、角柱状、角錐状など）としてもよい。また、比較的径の大きい孔（例えば５００ｎｍ程度）を形成した後に基板全面に新たな絶縁膜（本例では酸化シリコン膜）を堆積して上記孔の径を狭めることによって第１の微細孔Ｇ１０を形成するようにしてもよい。
【００３９】
（成膜工程）
次に、図３（Ｂ）に示すように、第１の微細孔Ｇ１０内及び起点部層２１１上に非晶質シリコン膜（非単結晶シリコン膜）２００ａを形成する。非晶質シリコン膜２００ａは、ＰＥＣＶＤ法、ＬＰＣＶＤ法、常圧化学気相堆積法（ＡＰＣＶＤ法）、スパッタリング法などによって形成することができる。なお、本工程では、非単結晶半導体膜として、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。本工程では、溶融結晶化により得られる略結晶粒の大粒径化を図るべく比較的に厚く成膜することが望ましく、具体的には、非晶質シリコン膜２００ａを１５０ｎｍかそれ以上の膜厚に形成すると好適である。
【００４０】
（溶融結晶化工程）
次に、図３（Ｃ）に示すように、非晶質シリコン膜２００ａに対してレーザを照射することにより非晶質シリコン膜２００ａの溶融結晶化を行う。例えば、ＸｅＣｌパルスエキシマレーザ（波長３０８ｎｍ、パルス幅３０ｎｓｅｃ）を用い、エネルギー密度：０．４〜１．５Ｊ／ｃｍ２でレーザ照射を行うことが好適である。なお、エキシマレーザに代えて、固体レーザ、ガスレーザなどを用いてもよい。これにより、後述するように、略単結晶状態の結晶性シリコン膜（単結晶シリコン膜）２００が形成される。
【００４１】
ここで、照射されたＸｅＣｌパルスエキシマレーザは非晶質シリコン膜２００ａの表面近傍でほとんどが吸収される。これはＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコン及び結晶性シリコンの吸収係数がそれぞれ０．１３９ｎｍ−１、０．１４９ｎｍ−１と大きいためである。また、起点部層２１１を構成するシリコン酸化物膜は、上記レーザに対して略透明であってこのレーザのエネルギーをほとんど吸収しないため、レーザ照射によって溶融しない。これにより、第１の微細孔Ｇ１０以外の領域にある非晶質シリコン膜２００ａは、膜厚方向全域に渡ってほぼ完全に溶融した状態となる。また、第１の微細孔Ｇ１０内にある非晶質シリコン膜２００ａは上側が溶融し、かつ第１の微細孔Ｇ１０の底部では溶融しない状態（部分溶融状態）となる。
【００４２】
レーザ照射後のシリコンの凝固は、第１の微細孔Ｇ１０の内部から先に進行し、その後非晶質シリコン膜２００ａの略完全溶融状態となっている部分（表面側の部分）に至る。このとき、第１の微細孔Ｇ１０の底部近傍ではいくつかの結晶粒が発生するが、第１の微細孔Ｇ１０の断面寸法（本実施形態では、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、第１の微細孔Ｇ１０の上部（開口部）には１個の結晶粒のみが到達するようになる。これにより、非晶質シリコン膜２００ａの略完全溶融状態の部分では第１の微細孔Ｇ１０の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図３（Ｄ）に示すように、第１の微細孔Ｇ１０を略中心とした領域に略単結晶状態の結晶性シリコン膜２００ｂが形成される。なお、このとき結晶化の影響により、図示のように前記結晶性シリコン膜２００ｂの表面における平坦性が低くなる場合がある。
【００４３】
本実施形態において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。結晶性シリコン膜２００ｂは、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、結晶粒界がほぼ無いと見なせるために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。この結晶性シリコン膜２００ｂを、後述するようにして、薄膜トランジスタ（デバイス）の能動層（ソース／ドレイン領域やチャネル領域）に用いると、オフ電流値が小さく移動度の大きな優良な薄膜トランジスタとなる。
【００４４】
（平坦化工程）
前記略単結晶状態の結晶性シリコン膜２００ｂの表面における平坦性が低くなっている場合には、前記結晶性シリコン膜２００ｂの表面をＣＭＰ（化学的機械的研磨）によって平坦化する。以下、結晶性シリコン膜２００ｂの表面をＣＭＰ（化学的機械的研磨）によって平坦化する工程を説明する。
結晶性シリコン膜２００ｂの表面粗度が大きくなるのは、特に前記第１の微細孔Ｇ１０を近接させて配置した場合である。すなわち、各第１の微細孔Ｇ１０のそれぞれを中心として成長した結晶粒がぶつかり合うので、結晶粒同士の境界（粒界）が隆起し、結晶性シリコン膜２００ｂの表面に凹凸が生じるのである。
【００４５】
図３（Ｄ）に示すように、結晶性シリコン膜２００ｂの表面をＣＭＰによって平坦化する。このとき、結晶性シリコン膜２００ｂの表面の平滑化を図るとともに、基板側近傍のリーク電流を低減する、すなわちパンチスルー現象を避けるため、当該結晶性シリコン膜２００ｂの膜厚を減少させる処理も併せて行う。この場合、結晶性シリコン膜２００ｂの膜厚が５０ｎｍ以下となるまで研磨を行うことが好ましい。
【００４６】
ここで、前記ＣＭＰを行う好適な条件の一例を説明する。例えば、軟質ポリウレタン製のパッドと、アンモニア系又はアミン系等のアルカリ溶液にシリカ粒子等の研磨材を分散させた研磨液とを組み合わせて用いる。前記研磨液は水素イオン濃度がＰＨ９．０以下のアルカリ溶液であり、かかる研磨液を用いたＣＭＰ処理により、前記結晶性シリコン膜２００ｂの表面粗さを１ｎｍ以下とすることができる。これにより、図３（Ｅ）に示すように、表面粗さが１ｎｍ以下の表面平坦性に優れ、かつ薄膜化による素子の微細化も達成し得る高品質な結晶性シリコン膜である結晶化半導体膜２００が得られる。
【００４７】
（素子形成工程）
次に、薄膜トランジスタ（デバイス）を例にして、上述した製造方法により製造される結晶化半導体膜２００を用いたデバイスの形成工程について説明する。以下に説明する薄膜トランジスタの形成工程により、例えば図１に示した薄膜トランジスタＱ１３、Ｑ１４を形成することができる。
【００４８】
図４は、素子形成工程について説明する図である。
まず、図４（Ａ）に示すように、結晶化半導体膜２００をパターニングして、薄膜トランジスタの形成に不要となる部分を除去して整形することで、結晶化半導体膜２０２を形成する。このとき、隣接して形成した複数の結晶化半導体膜２００を含むようにパターニングを行ってもよい。
【００４９】
次に、図４（Ｂ）に示すように、起点部層２１１及び結晶化半導体膜２００の上にシリコン酸化物等からなる絶縁膜１０８ａを形成する。絶縁膜１０８ａは、例えば電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＣＶＤ法）やＰＥＣＶＤ法を用いて形成することができる。高密度プラズマによる直接酸化法を用いてもよい。この絶縁膜１０８ａは薄膜トランジスタのゲート絶縁膜として機能するものであり、図１に示した薄膜トランジスタＱ１３、Ｑ１４のゲート絶縁膜１１３に相当するものである。
【００５０】
次に、図４（Ｃ）に示すように、タンタルまたはアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極２００Ｄを形成する。このゲート電極２００Ｄは、図１に示した薄膜トランジスタＱ１３、Ｑ１４のゲート電極１１６に相当するものである。
次に、このゲート電極２００Ｄをマスクとしてドナーまたはアクセプターとなる不純物イオンを打ち込み、ソース／ドレイン領域２００Ｂ、２００Ｃとチャネル領域２００Ａをゲート電極２００Ｄに対して自己整合的に作製する。ＮＭＯＳトランジスタを作製する場合、例えば、不純物元素としてリン（Ｐ）を１×１０１６ｃｍ−２の濃度でソース／ドレイン領域に打ち込む。その後、ＸｅＣｌエキシマレーザを照射エネルギー密度４００ｍＪ／ｃｍ２程度で照射するか、２５０℃〜４５０℃程度の温度で熱処理することにより不純物元素の活性化を行う。
【００５１】
次に、図４（Ｄ）に示すように、絶縁膜１０８ａ及びゲート電極２００Ｄの上面に、シリコン酸化物膜等からなる絶縁膜１０８ｃを形成する。例えば、ＰＥＣＶＤ法で約５００ｎｍの絶縁膜１０８ｃを形成する。次に、ソース／ドレイン領域２００Ｂ、２００Ｃに至るコンタクトホールを前記絶縁膜１０８ｂ、１０８ｃに開口し、これらのコンタクトホール内及び絶縁膜１０８ｃ上のコンタクトホールの周縁部にソース／ドレイン電極１２０を形成する。ソース／ドレイン電極１２０は、例えばスパッタリング法によりアルミニウムを堆積して形成することができる。あるいは、コンタクトホール内にのみ選択的にタングステンを埋め込んだ後、絶縁膜１０８ｃ上にアルミニウム膜をパターン形成して前記タングステンのプラグと電気的に接続し、前記ソース／ドレイン電極１２０を形成してもよい。また、ゲート電極２００Ｄに至るコンタクトホールを絶縁膜１０８ｃに開口し、ゲート電極２００Ｄ用の端子電極を形成することもできる。以上により本実施形態に係るデバイスとしての薄膜トランジスタＱを作製することができ、前記薄膜トランジスタＱを覆うようにしてシリコン酸化物膜等からなる層間絶縁膜を形成することで、図１に示した第１のデバイス層１０１（起点部層２１１及びデバイス形成層２１２）を形成することができる。
【００５２】
上記工程により第１のデバイス層１０１を形成したならば、当該第１のデバイス層１０１の形成工程を順次繰り返すことで、第２のデバイス層１０２及び第３のデバイス層１０３を形成することができる。そして、第３のデバイス層１０３上に保護層１０４をパターン形成すれば、本実施形態の半導体装置１００を製造することができる。
【００５３】
なお、図４に示す例では説明の便宜上、第１の微細孔Ｇ１０が薄膜トランジスタの真下に位置するように図示されているが、先に記載のように、第１の微細孔Ｇ１０の形成位置は、薄膜トランジスタＱの結晶化半導体膜２００の外側に位置していることが好ましい。この場合、上記図４（Ａ）において説明したパターニング工程において、薄膜トランジスタＱの活性領域（チャネル領域２００Ａ、ソース／ドレイン領域２００Ｂ、２００Ｃ等）となるべき部分をパターニングする際に第１の微細孔Ｇ１０の形成位置を外すようにすればよい。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態について図５を参照して説明する。
図５は、本実施形態の半導体装置４００における微細孔（グレインフィルタ）Ｇ１０、Ｇ２０、Ｇ３０の平面配置を示す説明図である。本実施形態の半導体装置４００は、先の第１実施形態に係る半導体装置１００において、結晶化半導体膜を得るための微細孔Ｇ１０、Ｇ２０、Ｇ３０の配置態様を異ならせたものであり、その他の構成は、半導体装置１００と同様である。従って本実施形態の半導体装置４００も、基板層１１０上に３層のデバイス層１０１〜１０３を順次積層した構造を具備したものとなっている。
【００５５】
上記第１の実施形態では、基板層１１０上に形成された３層のデバイス層１０１〜１０３に設けられた微細孔Ｇ１０、Ｇ２０、Ｇ３０が互いに平面的に重ならないように配置しており、また微細孔Ｇ１０、Ｇ２０、Ｇ３０に起因するストレスも三次元的に分散されるため、微細孔Ｇ１０、Ｇ２０、Ｇ３０の配置としては最も好適なものであるといえる。しかしその一方で、先に記載のように各デバイス層１０１〜１０３におけるデバイスの形成位置は、微細孔Ｇ１０、Ｇ２０、Ｇ３０からは平面的に離れた領域であることが好ましく、図２に示した微細孔の配置形態では、デバイスの形成に好適に使用できる領域が狭くなってしまう。また、隣接する３つの微細孔Ｇ１０（Ｇ２０、Ｇ３０）が正三角形の頂点に位置するように配置されているため、微細孔の形成位置を避けてデバイスや配線等を形成しようとすると、デバイスの形状や配線の引き回しが制限される。
【００５６】
そこで本実施形態の半導体装置４００では、図５に示すように、各層の微細孔Ｇ１０、Ｇ２０、Ｇ３０を、正方格子の交点に配置している。具体的には、第１のデバイス層１０１に含まれる第１の微細孔Ｇ１０１〜Ｇ１０９（Ｇ１０）を図示左右上下方向で等間隔に配列し、第２のデバイス層１０２に含まれる第２の微細孔Ｇ２０１〜Ｇ２０９（Ｇ２０）は、平面視で隣接する４つの第１の微細孔Ｇ１０（例えば第１の微細孔Ｇ１０１、Ｇ１０２、Ｇ１０５、Ｇ１０４）に囲まれる正方形状の領域のほぼ中央に配置している。さらに、第３のデバイス層１０３に含まれる第３の微細孔Ｇ３０１〜Ｇ３０９（Ｇ３０）は、上記第１の微細孔Ｇ１０１〜Ｇ１０９と平面視で重なる位置に配置している。
【００５７】
微細孔Ｇ１０、Ｇ２０、Ｇ３０の配置態様を上記のようにすることで、各デバイス形成層２１２，２２２，２３２においてデバイスを好適に形成することができる領域を第１実施形態の半導体装置１００に比して大きく取ることができる。また、各微細孔Ｇ１０、Ｇ２０、Ｇ３０は図５の上下左右方向に等間隔に配置されているため、各デバイス形成層において、デバイス形状や配線の引き回しに係る制限が緩和される。そのため、大規模なエリアでのデバイスのばらつきを少なくすることができる配置を実現でき、半導体装置の高性能化の達成が容易になる。
【００５８】
本実施形態の場合、第３のデバイス層１０３の第３の微細孔Ｇ３０が、第１のデバイス層１０１の第１の微細孔Ｇ１０に対応して平面的に重なる位置に形成されている。このような構成とすることで、各デバイス層１０１〜１０３のデバイス形成層２１２，２２２，２３２におけるデバイス形成領域が互いに平面的に重なる部分が大きくなるため、この重なった領域にデバイスを形成することでデバイス層１０１〜１０３の間でのデバイス接続が容易になるという利点がある。
【００５９】
なお、上述したように微細孔Ｇ１０、Ｇ２０、Ｇ３０の形成位置ではストレスが発生し易いため、かかるストレスの集中を招くため微細孔Ｇ１０、Ｇ２０、Ｇ３０を平面的に重なる位置に形成することは好ましくない。しかしながら、本実施形態では、第２のデバイス層１０２を介して離間された第１の微細孔Ｇ１０と第３の微細孔Ｇ３０とを平面的に重なる位置に形成しているので、微細孔Ｇ１０、Ｇ３０のそれぞれに起因するストレスが互いのデバイス層１０３，１０１に直接影響を及ぼすことはないと考えられる。
【００６０】
また本実施形態では、第２のデバイス層１０２の第２の微細孔Ｇ２０を、第１のデバイス層１０１及び第３のデバイス層１０３における微細孔Ｇ１０、Ｇ３０から最も遠くなる位置（隣接する４つの第１の微細孔Ｇ１０の中央）に配置しているので、隣接するデバイス層同士で微細孔に起因するストレスが影響を及ぼすこともないと考えられる。また、中間に位置する第２の微細孔Ｇ２０に関して、隣接するデバイス層１０１，１０３の微細孔Ｇ１０、Ｇ３０は対称位置に形成されているため、半導体装置全体としては、微細孔Ｇ１０、Ｇ２０、Ｇ３０に起因するストレスは、三次元的に等しく分散されることとなり、半導体装置の長期信頼性向上に寄与する。
【００６１】
本実施形態では、第１実施形態に係る半導体装置１００と同様に、３層のデバイス層１０１〜１０３を積層した構成としたが、４層以上のデバイス層を積層して半導体装置を構成してもよいのは勿論である。この場合において、４層目の第４のデバイス層における微細孔は、第２の微細孔Ｇ２０と平面的に重なる位置に形成することが好ましい。さらに５層目の第５のデバイス層を設ける場合には、当該第５のデバイス層の微細孔は、前記第３の微細孔Ｇ３０と平面的に重なる位置に形成することが好ましい。
【００６２】
（集積回路、電気光学装置、電子機器）
次に、上述した半導体装置を含んで構成される集積回路、電気光学装置、電子機器の具体例について説明する。
本発明における集積回路とは、一定の機能を奏するように半導体装置及び関連する配線等が集積され配線された回路（チップ）をいう。
本発明における電気光学装置とは、本発明に係る半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。
本発明の電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクタ、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等を含むものである。
【００６３】
＜集積回路＞
図６は、本発明に係る集積回路の一実施の形態であるメモリセルアレイの構成を示す図である。図６に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込／読出回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出回路４３と、データの書き込み又は読み出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【００６４】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
【００６５】
上記メモリセルアレイでは、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。例えば、メモリセル４１が形成されたデバイス層と、書込／読出回路４２が形成されたデバイス層と、ワードライン駆動回路４４が形成されたデバイス層とを積層してなる構造のメモリセルアレイとして構成される。このような構成とすることで、従来に比してチップ面積を著しく狭めることができるので、集積回路の高集積化、小型化、高性能化が容易になり、かつ起点部層の微細孔配置の最適化による初期特性の安定化、長期信頼性の向上を図ることができる。
【００６６】
＜電気光学装置＞
図７に、本発明に係る電気光学装置５００における回路接続図を示す。本実施形態の電気光学装置（表示装置）５００は、各画素領域に電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための電流を記憶する保持容量と、薄膜トランジスタＴ１〜Ｔ４とを備えて構成されている。ドライバ５０１からは、走査線Ｖsel及び発光制御線Ｖgpが各画素領域に供給されている。ドライバ５０２からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。走査線Ｖselとデータ線Ｉdataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光層ＯＥＬＤによる発光が制御可能になっている。
【００６７】
上記構成を具備した電気光学装置５００では、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。例えば、前記複数の薄膜トランジスタＴ１〜Ｔ４を、複数のデバイス層に分けて配置した構成を採用することで、画素領域に占めるスイッチング素子の形成領域を狭めることができる。
なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。また、ドライバ５０１、５０２のそれぞれを構成する集積回路を本発明に係る半導体装置によって形成することも好適である。
【００６８】
＜電子機器＞
図８は、上述した電気光学装置を含んで構成される電子機器の具体例を説明する図である。図８（Ａ）は携帯電話への適用例であり、当該携帯電話６３０はアンテナ部６３１、音声出力部６３２、音声入力部６３３、操作部６３４、および本発明の電気光学装置５００を備えている。このように本発明に係る電気光学装置は電子機器の表示部として利用可能である。図８（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ６４０は受像部６４１、操作部６４２、音声入力部６４３、および本発明の電気光学装置５００を備えている。図８（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン７００は本発明の電気光学装置５００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図８（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン７１０は本発明の電気光学装置５００を備えている。また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる半導体装置は、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、単独で電子機器の構成部品としても適用し得る。
【００６９】
なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、半導体膜の一例としてシリコン膜を採り上げて説明していたが、半導体膜はこれに限定されるものではない。また、上述した実施形態では、結晶化半導体膜を用いて形成されるデバイスの一例として薄膜トランジスタを採り上げて説明していたが、デバイスはこれに限定されるものではなく、薄膜ダイオード、キャパシタ等であってもよい。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態に係る半導体装置の概略を示す部分断面構成図。
【図２】同、微細孔の配置を示す平面図。
【図３】同、製造方法を説明するための断面工程図。
【図４】同、製造方法を説明するための断面工程図。
【図５】第２実施形態に係る半導体装置の微細孔の配置を示す平面図。
【図６】集積回路の一例を示す図。
【図７】電気光学装置の一例を示す図。
【図８】電子機器の複数の構成例を示す図。
【符号の説明】
【００７１】
１００，４００  半導体装置、１０１〜１０３  デバイス層、１１０  基板層、２１１，２２１，２３１  起点部層、２１２，２２２，２３２  デバイス形成層、Ｇ１０〜Ｇ１２，Ｇ１００〜Ｇ１０９  第１の微細孔（グレインフィルタ）、Ｇ２０〜Ｇ２３，Ｇ２０１〜Ｇ２０９  第２の微細孔（グレインフィルタ）、Ｇ３０〜Ｇ３２，Ｇ３０１〜Ｇ３０９  第３の微細孔、Ｃ１１〜Ｃ２２  コンタクト部、Ｑ１１，Ｑ１２  ＭＯＳトランジスタ、Ｑ１３〜Ｑ１６  薄膜トランジスタ（デバイス）。
【図１】
2007250862.tif 000003
【図２】
2007250862.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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