(57)【要約】【課題】トレンチ構造の絶縁ゲート型半導体装置は、トレンチの角部で電界集中を起こしやすい。そのため、トレンチ形成時に等方性エッチングなどによりトレンチ開口部を丸める手法を採用している。しかし、トレンチは異方性エッチングであるため、プロセスの複雑化や、エッチング設備によってはばらつきの発生や、詳細なエッチング条件の設定が困難であるなど、制御性に乏しい問題があった。【解決手段】トレンチ形成前に、トレンチ開口部の形成領域にイオン注入領域を形成する。これにより、トレンチ開口部のシリコンがダメージを受け、トレンチ形成後のダミー酸化工程において増速酸化する。つまり、ダミー酸化膜を除去後には、トレンチ開口部がラウンド形状となり、角部が形成されない。また、これらは異方性エッチングで実現できる。従って、プロセスの複雑化を回避し、トレンチ開口部を制御よくラウンド形状にすることができる。【選択図】    図６
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【特許請求の範囲】
【請求項１】
ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的にイオン注入領域を形成する工程と、
前記イオン注入領域の中央付近に前記チャネル層を貫通し前記半導体層に達するトレンチを形成する工程と、
少なくとも前記トレンチ内壁を被覆する絶縁膜を形成する工程と、
前記絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、
前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、
前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜の形成工程において、前記イオン注入領域が増速酸化されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程と、
前記開口部から露出した前記チャネル層の表面にイオン注入領域を形成する工程と、
前記開口部から露出した前記チャネル層をエッチングし、前記半導体層に達し前記開口部より幅狭のトレンチを形成する工程と、
少なくとも前記トレンチ内壁を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、
前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、
前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記開口部の側壁にサイドウォールを形成し、該サイドウォールをマスクとして前記トレンチを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜は前記第１絶縁膜および前記サイドウォールの表面を被覆して形成され、前記第２絶縁膜を除去する工程において前記第１絶縁膜および前記サイドウォールが除去されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記イオン注入領域は、前記開口部と同程度の大きさに形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程と、
前記開口部から露出した前記チャネル層の表面に前記開口部より大きいイオン注入領域を形成する工程と、
前記第１絶縁膜をマスクとして前記チャネル層をエッチングし、前記半導体層に達するトレンチを形成する工程と、
少なくとも前記トレンチ内壁を被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、
前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、
前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記イオン注入領域は、入射軸が前記半導体層表面に対する垂線から傾いたイオンビームにより形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜の形成工程において前記イオン注入領域が増速酸化されることを特徴とする請求項３または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特にトレンチの細線化およびゲート酸化膜の電界集中緩和を実現する半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型の半導体装置は、トレンチ構造により微細化を図っている。図１２は従来の半導体装置の製造方法を示す断面図であり、一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。
【０００３】
ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成する。ドレイン領域２２表面にｐ型のチャネル層２４を形成し、チャネル層２４を貫通しドレイン領域２２に達するトレンチ２７を形成する。トレンチ２７内壁にゲート絶縁膜３１を形成し、トレンチ２７内にゲート電極３３を埋設する。
【０００４】
チャネル層２４表面の所望の領域にそれぞれソース領域およびボディ領域となる、一導電型不純物および逆導電型不純物をイオン注入する（図１２（Ａ））。
【０００５】
その後、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜３６’等を形成する。ＢＰＳＧ膜のフローを行い注入した不純物を拡散してｎ＋型のソース領域３５およびｐ＋型ボディ領域３４を形成する（図１２（Ｂ））。
【０００６】
コンタクトホールＣＨを形成すると共に、ゲート電極３３上に層間絶縁膜３６を形成し、リフローする。その後、金属配線層３８を形成する（図１２（Ｃ））（例えば特許文献１参照）。
【特許文献１】特開２００２−３４３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のトレンチ２７において、その開口部はｎ−型エピタキシャル層２２がほぼ垂直にエッチングされ、角部Ｃが形成される。そして角部Ｃではその形状のために電界集中を起こしやすい。
【０００８】
このため、例えばトレンチの開口部付近を等方性エッチング（ラウンドエッチング）した後、トレンチを形成する技術が知られている。ラウンドエッチングにより開口部に丸みをつけ角部Ｃによる電界集中の発生を回避することができる。
【０００９】
等方性エッチングの場合、エッチング装置はバッチ方式と枚葉式がある。しかし、バッチ方式はエッチングのばらつきが発生しやすい。また、枚葉式の場合、スループットを上げるためエッチングレートを上げる必要があり、エッチングレートの制御性に欠ける場合がある。つまり、エッチング時のガスの流量やＲＦパワー等のエッチング条件を、微細化されたトレンチ開口部に合わせて精密に制御できない場合がある。
【課題を解決するための手段】
【００１０】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的にイオン注入領域を形成する工程と、前記イオン注入領域の中央付近に前記チャネル層を貫通し前記半導体層に達するトレンチを形成する工程と、少なくとも前記トレンチ内壁を被覆する絶縁膜を形成する工程と、前記絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【００１１】
第２に、ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程と、前記開口部から露出した前記チャネル層の表面にイオン注入領域を形成する工程と、前記開口部から露出した前記チャネル層をエッチングし、前記半導体層に達し前記開口部より幅狭のトレンチを形成する工程と、少なくとも前記トレンチ内壁を被覆する第２絶縁膜を形成する工程と、前記第２絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【００１２】
第３に、ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程と、前記開口部から露出した前記チャネル層の表面に前記開口部より大きいイオン注入領域を形成する工程と、前記第１絶縁膜をマスクとして前記チャネル層をエッチングし、前記半導体層に達するトレンチを形成する工程と、少なくとも前記トレンチ内壁を被覆する第２絶縁膜を形成する工程と、前記第２絶縁膜を除去し、前記トレンチの内部の幅より幅広のトレンチ開口部を形成する工程と、前記トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程と、前記トレンチ周囲の前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本発明によれば、ラウンド形状のトレンチ開口部を形成できる。トレンチ開口部に角部がなくなるため、この領域での電界集中を抑制することができる。
【００１４】
また、イオン注入領域の増速酸化を利用してトレンチ開口部をラウンド形状に形成するため、等方性エッチング（ラウンドエッチング）などを行う必要がなく、また全て異方性エッチングで実施できる。このため、プロセスの複雑化を回避し、また制御性を高めることができる。
【００１５】
更に、トレンチ形成の際にトレンチ開口部にサイドウォールを形成することにより、トレンチの開口部をラウンド形状に形成し、且つトレンチの微細化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１１を参照して説明する。  
【００１７】
まず、図１から図７を参照し、本発明の第１の実施形態を説明する。
【００１８】
第１工程（図１参照）：ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程。
【００１９】
ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を設ける。尚、半導体基板２に不純物拡散によって低抵抗層１を形成する場合もある。
【００２０】
ｎ−型エピタキシャル層２の表面には酸化膜（不図示）を形成しチャネル層の形成領域をエッチングして除去する。酸化膜をマスクとして全面にドーズ量１．０×１０１３ａｔｏｍｓ／ｃｍ２でボロンを注入した後、拡散してｐ型のチャネル層３を形成する。
【００２１】
その後、全面に例えば酸化膜４などの絶縁膜を形成する。この酸化膜４は、後の工程のイオン注入領域のマスクとなる。従って、不純物の注入条件を考慮して例えば５０００Å程度の膜厚に形成する。酸化膜４は例えばＣＶＤ酸化膜である。
【００２２】
酸化膜４上に更にレジスト膜（不図示）によるマスクを設け、トレンチの形成領域の酸化膜４を異方性エッチング（異方性ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により除去する。これにより選択的にチャネル層３の表面が露出する開口部５が形成される。開口部５の開口幅ｄ１は約１．０μｍ程度である。尚、本実施形態では後の工程でサイドウォールの形成工程があるため、必要なサイドウォール幅によってこの開口幅ｄ１は適宜選択する。
【００２３】
第２工程（図２参照）：開口部から露出したチャネル層の表面にイオン注入領域を形成する工程。
【００２４】
酸化膜４をマスクとして全面にイオン注入を行う。注入条件は、例えばボロン（Ｂ）の場合、ドーズ量１．０×１０１６ａｔｍｏｓ／ｃｍ２程度、加速エネルギーは、５０ＫｅＶ程度である。
【００２５】
イオン種は、例えばボロン（Ｂ）、フッ化ボロン（ＢＦ２）等、チャネル層３と同導電型のものが望ましい。すなわちｐチャネル型ＭＯＳＦＥＴの場合にはヒ素（Ａｓ）、リン（Ｐ）等である。また、シリコン（Ｓｉ）やアルゴン（Ａｒ）等であれば何れの導電型でも適用できる。
【００２６】
イオンビームの入射軸は基板表面に垂直な方向である。これにより、開口部５に露出したチャネル層３表面に、開口部５と同等の大きさのイオン注入領域６が形成される。イオン注入領域６の深さは０．１μｍ〜０．２μｍ程度である。
【００２７】
例えば、ヒ素（Ａｓ）等によりイオン注入領域６の深さを０．２μｍ程度に形成する場合、イオンの射影飛程Ｒｐと、射影分散ΔＲｐの３倍の合計（Ｒｐ＋３×ΔＲｐ）が３５００Å程度となる。このため、本実施形態では第１工程で形成するマスクとなる酸化膜４の膜厚を５０００Å程度に形成する。
【００２８】
第３工程（図３参照）：開口部から露出したチャネル層をエッチングし、半導体層に達し開口部より幅狭のトレンチを形成する工程。
【００２９】
まず、開口部５の寸法を細線化する。すなわち、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の絶縁膜７を堆積する。膜厚は例えば５０００Å程度である。尚、この膜厚はトレンチの開口幅ｄ１およびサイドウォールの形成幅により適宜選択する（図３（Ａ））。
【００３０】
その後、異方性ＲＩＥによりマスクなしで全面のＮＳＧ膜をエッチングする。この異方性ＲＩＥでは横方向のエッチングが少なく、垂直方向にエッチングできるため、開口部５にセルフアライン的にサイドウォール７aが形成される。図３（Ｂ））。
【００３１】
サイドウォール７ａをマスクとして、ｎ−型エピタキシャル層をＣＦ系またはＨＢｒ系ガスにより異方性エッチングする。これにより、チャネル層３を貫通し、ドレイン領域２に達するトレンチ８を形成する。サイドウォール７ａによって、フォトリソグラフィ設備の限界値より細線化が可能となる。ここでは、酸化膜４の厚みがオーバーエッチにより４０００Å、サイドウォール７ａの幅は左右ともに約３０００Åとなる。すなわち、トレンチ７の開口幅ｄ２は約０．４μｍ程度となり、酸化膜４の開口幅ｄ１より幅狭に形成される。
【００３２】
また、イオン注入領域６の中央付近にトレンチ８が形成される。これにより、図の如くトレンチ開口部８ａの周囲にイオン注入領域６が残存し、またトレンチ開口部８ａの内壁に露出する（図３（Ｃ）））。
【００３３】
第４工程（図４参照）：少なくともトレンチ内壁を被覆する第２絶縁膜を形成する工程。
【００３４】
トレンチ８のエッチングによるダメージを除去するため、犠牲酸化を行う。すなわち全面に、ダミー酸化膜９を形成する。ダミー酸化膜９は、酸化膜４および、サイドウォール７ａであるＮＳＧ膜の表面と、トレンチ８内壁を被覆する。
【００３５】
また、犠牲酸化により、トレンチ開口部８ａの周囲に配置されたイオン注入領域６が増速酸化される。イオン注入によりシリコン基板がダメージを受けると、酸化速度が変化することが知られている。例えば、シリコン基板にＳｉイオン注入した後熱酸化を行うと、過剰になったＳｉと酸素が反応し、酸化速度が高くなるためその領域で酸化膜の厚みが増加する。また、ＡｒやＡｓなどの原子半径の大きいイオン種を打ち込むと、シリコン基板の結晶が壊れて酸素と反応しやすくなり、酸化速度が高くなる。
【００３６】
このように、イオン種を適宜選択してイオン注入領域６を形成することにより、犠牲酸化の工程においてトレンチ開口部８ａを選択的に増速酸化させることができる。
【００３７】
第５工程（図５参照）：第２絶縁膜を除去し、トレンチの内部の幅より幅広のトレンチ開口部を形成する工程。
【００３８】
ダミー酸化膜９、サイドウォール７ａおよび酸化膜４を同時に除去する。これによりトレンチ８の内壁のエッチングダメージが除去される。またトレンチ開口部８ａは増速酸化によりトレンチ８の内部の幅ｄ２より幅広に（例えば幅ｄ１程度）形成される。更に、トレンチ開口部８ａはラウンド形状となる。
【００３９】
これは、トレンチ開口部８ａの角部にイオン注入することで増速酸化が起こり、シリコン基板内部に不純物が等方的に拡散するとともに酸化が進むためである。シリコン基板のＳｉ密度やイオン種により多少の差はあるものの、本実施形態の場合、トレンチ７から遠い角部も八方に拡散が進むため、トレンチ開口部８ａはラウンド形状となる。
【００４０】
このように、本実施形態によれば、ラウンド形状のトレンチ開口部８ａを形成できる。最終構造において従来の角部Ｃがなくなるため、この領域での電界集中を抑制することができる。
【００４１】
また、等方性エッチング（ラウンドエッチング）などを行う必要がなく、また全て異方性エッチングで実施できる。このため、プロセスの複雑化を回避し、また制御性を高めることができる（図５（Ａ））。
【００４２】
尚、図５（Ｂ）の如く、イオン注入領域６は全てが酸化されなくても良い。犠牲酸化によりトレンチ８内壁に露出した部分から酸化が進む。従って、イオン注入領域６の最も外周が酸化されずに残る場合でも、ダミー酸化膜９の除去によりトレンチ開口部８ａがラウンド形状となる。
【００４３】
前述の如く、イオン注入領域６はチャネル層３と同導電型か、あるいはＭＯＳＦＥＴの電気的特性に影響しない、Ｓｉ、Ａｒ等のイオン種により形成されている。すなわち、イオン注入領域６が残存していても、ＭＯＳＦＥＴの動作として問題はない。
【００４４】
第６工程（図６参照）：トレンチ内にゲート絶縁膜を介してゲート電極を埋設する工程。
【００４５】
全面を更に１０００℃以上で熱酸化し、駆動電圧に応じて膜厚が例えば数百Åのゲート酸化膜１１を形成する。その後、全面にノンドープのポリシリコン層を例えば、約５０００Å以上の厚みで堆積し、リン（Ｐ）を高濃度にドープし高導電率化を図る。その後、全面に付着したポリシリコン層をマスクなしでエッチバックして除去することにより、トレンチ８に埋設されたゲート電極１３を形成する。
【００４６】
第７工程（図７参照）：トレンチ周囲のチャネル層表面に一導電型のソース領域を形成する工程。
【００４７】
まず、トレンチ８間のチャネル層３が選択的に露出するレジスト膜（不図示）をマスクとして、チャネル層３表面にボロン（Ｂ）をドーズ量５．０×１０１４ａｔｏｍｓ／ｃｍ２でイオン注入し、ｐ＋型不純物領域１４’を形成する。
【００４８】
その後、トレンチ８の周囲が露出する新たなレジスト膜（不図示）をマスクとして、選択的に砒素（Ａｓ）をドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入し、ｎ＋型不純物領域１５’を形成する（図７（Ａ））。
【００４９】
尚、ｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’の形成順を入れ替えても良い。また、いずれか一方の領域を全面に形成した後、マスクにより選択的に他方を形成してもよい。
【００５０】
その後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などの層間絶縁膜１６’を全面にＣＶＤ法などにより堆積し、フロー（熱処理）を行う。このときの熱処理によりｎ＋型不純物領域１５’ｐ＋型不純物領域１４’をそれぞれ拡散する。これにより、トレンチ８に隣接したチャネル層３表面にｎ型のソース領域１５が形成される。また、ソース領域１５間のチャネル層３表面にｐ型のボディ領域１４が形成される。ボディ領域１４は、基板の電位安定化のために形成される（図７（Ｂ））。
【００５１】
更に、層間絶縁膜１６を少なくともゲート電極１３上に残るようにエッチングし、コンタクトホールＣＨを形成する。続いてアルミニウムまたはその合金をスパッタ装置で全面に付着して、ボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成し、最終構造を得る（図７（Ｃ））。
【００５２】
次に、図８から図１１を参照して、本発明の第２の実施形態を説明する。
【００５３】
第２の実施形態はサイドウォールによる細線化を行わない場合であり、第１実施形態と重複する箇所は、記載を省略する。
【００５４】
第１工程：ドレイン領域となる一導電型の半導体層表面に逆導電型のチャネル層を形成し、該チャネル層表面に選択的に開口部を有する第１絶縁膜を形成する工程。本工程は、第１実施形態（図１）と同様であり、酸化膜３に開口幅ｄ１（１．０μｍ程度）の開口部５を形成する。
【００５５】
第２工程（図８参照）：開口部から露出したチャネル層の表面に開口部より大きいイオン注入領域を形成する工程。
【００５６】
酸化膜４をマスクとして、全面にイオン注入を行う。注入条件は、例えばボロン（Ｂ）の場合、ドーズ量１．０×１０１６ａｔｍｏｓ／ｃｍ２程度、加速エネルギーは、５０ＫｅＶ程度である。イオン種は、第１の実施形態と同様であり、例えばボロン（Ｂ）、フッ化ボロン（ＢＦ２）等、チャネル層３と同導電型のものである。
【００５７】
第２の実施形態では、イオンビームの入射軸は基板表面に対する垂線（一点鎖線）から傾ける。注入角度は適宜選択するが、例えば注入角度を３０度程度とし、チャネル層３の表面に対してできる限り水平に注入すると良い。これにより、開口部５に露出したチャネル層３表面に、開口部５(幅ｄ１)より大きいイオン注入領域６が形成される。イオン注入領域６の深さは０．１μｍ〜０．２μｍ程度である。
【００５８】
第３工程（図９参照）：第１絶縁膜をマスクとしてチャネル層をエッチングし、半導体層に達するトレンチを形成する工程。
【００５９】
第２実施形態では、酸化膜４をマスクとして、ｎ−型エピタキシャル層をＣＦ系またはＨＢｒ系ガスにより異方性エッチングする。これにより、チャネル層３を貫通し、ドレイン領域２に達するトレンチ８を形成する。トレンチ８の開口幅ｄ２は、開口部５の開口幅ｄ１と同等となる。
【００６０】
そして、イオン注入領域６の中央付近にトレンチ８が形成される。これにより、図の如くトレンチ開口部８ａの周囲にイオン注入領域６が残存し、またトレンチ開口部８ａの内壁に露出する。
【００６１】
第４工程（図１０参照）：少なくともトレンチ内壁を被覆する第２絶縁膜を形成する工程。本工程は、第１実施形態と同様である。すなわち、トレンチ８のエッチングダメージを除去するため全面にダミー酸化膜９を形成する。そしてこのとき、トレンチ開口部８ａに残存するイオン注入領域６が増速酸化される。
【００６２】
第５工程（図１１参照）：第２絶縁膜を除去し、トレンチの内部の幅より幅広のトレンチ開口部を形成する工程。
【００６３】
ダミー酸化膜９および酸化膜４を同時に除去する。これによりトレンチ８の内壁のエッチングダメージが除去される。またトレンチ開口部８ａは増速酸化によりトレンチ８の内部の幅ｄ２より幅広に（例えば幅ｄ３程度）形成される。更に、トレンチ開口部８ａはラウンド形状となる。
【００６４】
これは、トレンチ開口部８ａの角部にイオン注入することで増速酸化が起こり、シリコン基板内部に不純物が等方的に拡散するとともに酸化が進むためである。本実施形態の場合、トレンチ７から遠い角部も八方に拡散が進むため、トレンチ開口部８ａはラウンド形状となる。
【００６５】
本実施形態では、イオンビームの入射軸を基板垂直方向に対して傾けることにより、開口幅５より大きいイオン注入領域６を形成する。これにより、サイドウォールを設けずに、酸化膜４をマスクとしてトレンチ８を形成した場合であっても、トレンチ開口部８ａの電界集中を緩和することができる。
【００６６】
第６工程および第７工程（図６および図７参照）：以下は、第１の実施形態と同様である。すなわち、トレンチ内にゲート絶縁膜１１を介してゲート電極１３を埋設する。その後、トレンチ周８囲のチャネル層３表面にｎ型のソース領域１５を形成し、ソース領域１５間のチャネル層３表面にボディ領域１４を形成する。更にソース領域１５およびボディ領域１４とコンタクトするソース電極１７を形成し、最終構造を得る。
【００６７】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、一導電型半導体基板１の下方に逆導電型半導体層を更に配置したＩＧＢＴをはじめ、絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６９】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
３    チャネル層
４    酸化膜
５    開口部  
６    イオン注入領域
７    ＮＳＧ膜
７ａ  サイドウォール
８    トレンチ
８ａ  トレンチ開口部
９    ダミー酸化膜
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１７  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  金属配線層
【図１】
2007227649.tif 000003
【図２】
2007227649.tif 000004
【図３】
2007227649.tif 000005
【図４】
2007227649.tif 000006
【図５】
2007227649.tif 000007
【図６】
2007227649.tif 000008
【図７】
2007227649.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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