(57)【要約】【課題】階層ビット線構造においてメインビット線を含むメモリセルアレイ単位でディスターブリフレッシュ検査を行うことで、検査時間の短縮を実現させた半導体記憶装置を提供する。【解決手段】階層ビット線構造メモリにおいて、活性されたメモリアレイ内の階層ビット線とメインビット線とを選択するスイッチをすべて常時接続するテストモードを設ける。以上の構成により、階層ビット線構造であっても、メモリセルアレイ内の全てにおいてディスターブリフレッシュ検査を行うことができる。また、階層ビット線を全て接続するため、ビット線負荷が増大して誤読み出しが懸念されるが、通常センス動作後に階層ビット線スイッチを接続するタイミング制御を設けることにより防止する。【選択図】図４
2007250060.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置であって、
前記複数のメモリセルアレイは、それぞれ
複数のサブメモリセルアレイと、
前記複数のサブメモリセルアレイのそれぞれに配置され、前記メモリセル群に接続されたサブビット線と、
選択スイッチを介して前記サブビット線と接続され、かつ前記センスアンプ回路に接続される、前記メモリセルアレイ内に配置されたメインビット線と、
外部入力されるテストモード信号に応じて、全ての前記メモリセルアレイに配置された全ての前記選択スイッチを活性化させる手段とを備える、半導体記憶装置。
【請求項２】
メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置であって、
前記複数のメモリセルアレイは、それぞれ
複数のサブメモリセルアレイと、
前記複数のサブメモリセルアレイのそれぞれに配置され、前記メモリセル群に接続されたサブビット線と、
選択スイッチを介して前記サブビット線と接続され、かつ前記センスアンプ回路に接続される、前記メモリセルアレイ内に配置されたメインビット線と、
外部入力されるテストモード信号、アドレス信号、及び動作起動信号に応じて、選択された前記メモリセルアレイに配置された前記選択スイッチのうち、選択ワード線を含む選択サブメモリセルアレイの選択スイッチを活性化させ、選択されなかった前記メモリセルアレイに配置された非選択サブメモリセルアレイ内の前記選択スイッチを非活性化させる手段と、
前記選択されなかったメモリセルアレイに配置された前記非選択サブメモリセルアレイ内の前記選択スイッチを非活性化させた後に、再度活性化させる手段とを備える、半導体記憶装置。
【請求項３】
前記選択されたメモリセルアレイ内で、かつ前記非選択サブメモリセルアレイ内の前記選択スイッチが非活性状態になるタイミングは、前記選択ワード線が活性状態になる前であることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記選択されたメモリセルアレイ内で、かつ前記非選択サブメモリセルアレイ内の前記選択スイッチが非活性状態から活性状態になるタイミングは、前記選択ワード線が活性状態になった後で、かつ前記センスアンプ回路が活性状態になった後であることを特徴とする、請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、メモリセルトランジスタのリーク不良を検出するためのテスト回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置、特にＤＲＡＭにおけるメモリセルトランジスタのリーク不良を検出する検査（以下、ディスターブリフレッシュ検査という）として、例えば次の手法が存在する。
【０００３】
まず、全メモリセルにＨｉｇｈ（又はＬｏｗ）データを書き込む。全メモリセルへの書き込み動作（ライト動作）の後、ある任意のワード線を活性化させて直交するビット線にメモリセルの電荷を読み出す。そして、その読み出した電荷をセンスアンプ回路において増幅（リード／リフレッシュ動作）することで、ビット線及び相補ビット線の電位をＨｉｇｈ又はＬｏｗにする。この状態は、メモリセルのデータ保持時間を保証可能な時間（以下、リフレッシュ検査時間という）だけ保持される。
【０００４】
この状態において、非選択ワードに接続されているメモリセルキャパシタは、Ｈｉｇｈデータが保持されており、かつ接続されているビット線がＬｏｗレベルになっているメモリセルに対しては、メモリセルトランジスタのドレイン−ソース間に電位差が生じ、サブスレショルド電流が流れる。ここで、トランジスタのしきい値電圧が低いメモリセルの場合、サブスレショルド電流が多く流れるため、リフレッシュ検査時間内でデータ保持ができず不良セルとなる。よって、リフレッシュ検査時間終了後に、検査対象メモリセルに対して読み出し動作を行い、データが正しく読み出されるかどうかを確認する。
【０００５】
しかし、非選択ワードに接続されているメモリセルに対して、ビット線及び相補ビット線の電位をＨｉｇｈ又はＬｏｗにできるのは、メモリセル群とセンスアンプ回路とで構成されたメモリセルアレイ単位でしかできない。また、上記リフレッシュ検査時間は、通常数ｍｓから数十ｍｓのオーダーで設定されることが多く、この時間はメモリに対してデータの読み出し及び書き込みする時間に比べて十分に長いことから、ディスターブリフレッシュ検査は、メモリの検査時間の中で大きな割合を占めている。
【０００６】
このような課題に対して、テストモードに応じて複数のワード線を同時に活性化させる手法や複数メモリセルアレイを同時選択することで、上記ディスターブリフレッシュ検査の時間短縮を図る手法が用いられている（例えば、特許文献１を参照）。
【特許文献１】特許第３２３８８０６号明細書（第３〜５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年のプロセス微細化及び高速化に伴い、メモリセルアレイ単位が縮小化され、その結果メモリセルアレイ数が増加している。また、小さいチップ面積で大きい記憶容量を実現することを目的として、いわゆる階層ビット線構造を有するメモリ、例えばＤＲＡＭが提案されている。このメモリでは、１つのメインビット線対に対応して複数のサブビット線対が設けられ、各サブビット線対は２つの選択トランジスタを介してメインビット線対に接続されている。
【０００８】
しかし、上記階層ビット線構造を有するメモリの場合、階層ビット線単位をサブメモリセルアレイとすると、同一メモリセルアレイ内であっても非選択サブメモリセルアレイ内では、サブビット線はメインビット線から電気的に切り離される。このため、メモリセルトランジスタのソース−ドレイン間に十分な電位差を印加できない。そのため、サブメモリセルアレイ単位での検査が必要になり、検査時間の大幅な増加及び検査コストの上昇を招くという問題があった。
【０００９】
それ故に、本発明の目的は、階層ビット線構造においてメインビット線を含むメモリセルアレイ単位でディスターブリフレッシュ検査を行うことで、検査時間の短縮を実現させた半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、メモリセル群とセンスアンプ回路とから構成されるメモリセルアレイを複数備えた半導体記憶装置に向けられている。そして、上記目的を達成させるために、本発明の半導体記憶装置は、複数のメモリセルアレイが、複数のサブメモリセルアレイと、複数のサブメモリセルアレイのそれぞれに配置され、メモリセル群に接続されたサブビット線と、選択スイッチを介してサブビット線と接続され、かつセンスアンプ回路に接続される、メモリセルアレイ内に配置されたメインビット線と、外部入力されるテストモード信号に応じて、全てのメモリセルアレイに配置された全ての選択スイッチを活性化させる手段とを、それぞれ備える。
【００１１】
又は、上記目的を達成させるために、本発明の半導体記憶装置は、複数のメモリセルアレイが、複数のサブメモリセルアレイと、複数のサブメモリセルアレイのそれぞれに配置され、メモリセル群に接続されたサブビット線と、選択スイッチを介してサブビット線と接続され、かつセンスアンプ回路に接続される、メモリセルアレイ内に配置されたメインビット線と、外部入力されるテストモード信号、アドレス信号、及び動作起動信号に応じて、選択されたメモリセルアレイに配置された選択スイッチのうち、選択ワード線を含む選択サブメモリセルアレイの選択スイッチを活性化させ、選択されなかったメモリセルアレイに配置された非選択サブメモリセルアレイ内の選択スイッチを非活性化させる手段と、選択されなかったメモリセルアレイに配置された非選択サブメモリセルアレイ内の選択スイッチを非活性化させた後に、再度活性化させる手段とを、それぞれ備える。
【００１２】
ここで、選択されたメモリセルアレイ内で、かつ非選択サブメモリセルアレイ内の選択スイッチが非活性状態になるタイミングは、選択ワード線が活性状態になる前であることが好ましい。
また、選択されたメモリセルアレイ内で、かつ非選択サブメモリセルアレイ内の選択スイッチが非活性状態から活性状態になるタイミングは、選択ワード線が活性状態になった後で、かつセンスアンプ回路が活性状態になった後であることが好ましい。
【発明の効果】
【００１３】
上記本発明によれば、階層ビット線構造においてメインビット線を含むメモリセルアレイ単位でのディスターブリフレッシュ検査が可能になり、検査時間の短縮が可能となる。また、本発明によれば、テストモード動作時にメインビット線に接続されるサブビット線の本数を減らしてビット線の負荷容量を減らすため、選択ワード線に接続されたメモリセルからの読み出し電位を増加させることができ、選択ワード線に接続されたメモリセルのデータを破壊することはない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る階層ビット線構造を持つメモリセル部を備える半導体記憶装置の概略構成を示す図である。図１において、本発明の半導体記憶装置は、サブビット線単位で構成される複数のサブメモリセルアレイ１７１〜１７４（この例では、４個のサブメモリセルアレイ）と、センスアンプ回路２とを含む。サブメモリセルアレイ１７１〜１７４は、電荷蓄積用の複数のメモリセルトランジスタと、サブビット線選択スイッチ１４１〜１４４とを、それぞれ備える。
【００１５】
センスアンプ回路２には、メインビット線２０及び相補メインビット線２１が接続される。メインビット線２０及び相補メインビット線２１は、サブビット線選択スイッチ１４１〜１４４を介して、サブビット線１５１〜１５４及び相補サブビット線１６１〜１６４に、それぞれ電気的に接続される。このサブビット線選択スイッチ１４１〜１４４は、サブビット線選択スイッチ制御信号１８１〜１８４によって制御される。
【００１６】
本発明の半導体記憶装置は、上記構成を用いて、次のような通常モード動作及びテストモード動作（２種類）を行う。図２は、通常モード動作時における各信号及びコマンドのタイミングチャートを示す図である。図３は、テストモード［１］動作時における各信号及びコマンドのタイミングチャートを示す図である。図４は、テストモード［２］動作時における各信号及びコマンドのタイミングチャートを示す図である。
【００１７】
まず、図２を参照して、テストモードが設定されていない通常モード動作を説明する。
通常モード動作のときは、テストモード信号はＬｏｗレベルに設定されている。メモリ動作がスタンバイ時、全てのサブビット線選択スイッチ１４１〜１４４が活性化状態になっていてプリチャージレベルがＶＤＤ／２レベルであるとすると、メインビット線２０及びサブビット線１５１〜１５４も、ＶＤＤ／２レベルになっている。
【００１８】
次のサイクルにて、外部入力コマンドのＮＲＡＳとアドレス信号とによって、内部動作が開始される。この動作により、活性化メモリセルアレイ内においても、選択されたワード線を含むサブメモリセルアレイとその他のサブメモリセルアレイとで動作が異なる。ここで、ワード線１２１が選択された場合には、サブメモリセルアレイ１７１が選択されることになり、その他のサブメモリセルアレイ１７２〜１７４は、非選択サブメモリセルアレイとなる。そして、センスアンプ回路２内にあるビット線イコライズ回路（図示せず）は、非選択状態とほぼ同タイミングで、非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ１４２〜１４４を非活性状態にさせる。
【００１９】
これにより、メインビット線２０及び相補メインビット線２１から非選択サブビット線１５２〜１５４及び非選択相補サブビット線１６２〜１６４を切り離すことができるため、ビット線の総負荷容量を減らすことが可能になる。そのため、メモリセルからの読み出し電位を多くすることができる。そして、選択ワード線を活性化することにより、メインビット線２０に接続されたままの選択サブビット線１５１上にメモリセルからデータを読み出し、センスアンプ回路２で増幅する。この期間、非選択サブビット線１５２〜１５４は、電気的に切り離されているため高インピーダンス（Ｈｉ−Ｚ）状態である。選択サブビット線１５１が十分に増幅された後にワード線１２１を非活性状態にし、その後、ビット線のイコライズ開始及び非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ１４２〜１４４を活性状態へ戻す制御を行う。
【００２０】
次に、図３を参照して、第１のテストモードが設定されたテストモード［１］動作を説明する。
テストモード［１］動作と通常モード動作（図２）との違いは、テストモード信号がＨｉｇｈレベルに設定されている点と、非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ１４２〜１４４が活性状態のままである点である。
【００２１】
通常モード動作時では、内部動作が開始されると非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ１４２〜１４４は非活性状態になるよう制御した。これに対し、テストモード［１］動作時では、非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ１４２〜１４４は、活性化状態のままである。そのため、メインビット線２０にサブビット線選択スイッチ１４１〜１４４を介して接続されている全てのサブビット線１５１〜１５４が接続された状態で、メモリセルからのデータ読み出し及びセンスアンプ回路２での増幅動作が行われる。
【００２２】
よって、通常モード動作においては、非選択のサブメモリセルアレイのメモリセルトランジスタのソース−ドレイン間に十分な電位差が与えらず、メモリセルへのディスターブ検査ができないことが原因で、ディスターブ検査時間が増大するという課題があったが、本発明では、上述したテストモード［１］動作を用いて、非選択のサブビット線もＨｉｇｈレベル又はＬｏｗレベルに振幅するため、メモリセルアレイ単位での検査ができ、検査時間の短縮が可能になる。
【００２３】
次に、図４を参照して、第２のテストモードが設定されたテストモード［２］動作を説明する。
外部入力コマンドのＮＲＡＳとアドレス信号とによって、内部動作が開始される。これにより、通常モード動作と同じように、活性化メモリセルアレイ内においても選択されたワード線を含むサブメモリセルアレイとその他のサブメモリセルアレイとで異なる制御が行われる。ここで、外部入力アドレスによってワード線１２１が選択された場合には、サブメモリセルアレイ１７１が選択されることになり、その他のサブメモリセルアレイ１７２〜１７４は、非選択サブメモリセルアレイとなる。非選択サブメモリセルアレイ１７２〜１７４内のサブビット線選択スイッチ制御信号１８２〜１８４は、内部動作開始に応じて、サブビット線選択スイッチ１４２〜１４４を非選択状態にする。この選択サブビット線１５１のみをメインビット線２０に接続する制御は、通常と同様である。
【００２４】
その後、選択サブビット線１５１にメモリセルからのデータ読み出し及びセンスアンプ回路２による増幅を行う。ここで、選択サブビット線１５１及びメインビット線２０を十分に増幅した後、再度サブビット線選択スイッチ１４２〜１４４を活性化する。これにより、選択サブビット線１５１及びメインビット線２０の振幅は、一時的にＨｉｇｈ側及びＬｏｗ側共に下がるが、センスアンプ回路２が活性化状態でかつビット線も十分に振幅増幅した後なので、データを破壊することはない。
【００２５】
これにより、テストモード［２］動作においても、テストモード［１］動作と同様に、非選択のサブビット線もＨｉｇｈレベル又はＬｏｗレベルに振幅するため、メモリセルアレイ単位での検査ができ、検査時間の短縮が可能になる。また、テストモード［１］動作では、選択サブビット線にメモリセルのデータを読み出した時に非選択サブビット線が接続されているため、ビット線の総負荷容量が通常モード動作時よりも多くなりデータの誤読み出しの可能性が非常に高いが、テストモード［２］動作では、データを読み出す時は通常モード動作と同じタイミングによってビット線の負荷容量が増加することを防ぎつつ、非選択ビット線へのディスターブリフレッシュ検査を可能とする。
【００２６】
以上のように本発明の一実施形態に係る階層ビット線構造を持つメモリセル部を備える半導体記憶装置によれば、階層ビット線構造においてメインビット線を含むメモリセルアレイ単位でのディスターブリフレッシュ検査が可能になり、検査時間の短縮が可能となる。また、本発明によれば、テストモード動作時にメインビット線に接続されるサブビット線の本数を減らしてビット線の負荷容量を減らすため、選択ワード線に接続されたメモリセルからの読み出し電位を増加させることができ、選択ワード線に接続されたメモリセルのデータを破壊することはない。
【産業上の利用可能性】
【００２７】
本発明は、ＤＲＡＭを備えた半導体記憶装置等に利用可能であり、特にディスターブリフレッシュ検査時間を短縮させたい場合等に有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る階層ビット線構造を持つメモリセル部を備える半導体記憶装置の概略構成を示す図
【図２】通常モード動作時における各信号及びコマンドのタイミングチャートを示す図
【図３】テストモード［１］動作時における各信号及びコマンドのタイミングチャートを示す図
【図４】テストモード［２］動作時における各信号及びコマンドのタイミングチャートを示す図
【符号の説明】
【００２９】
２０  メインビット線
２１  相補メインビット線
１２１〜１３６  ワード線
１４１〜１４４  サブビット線選択スイッチ
１５１〜１５４  サブビット線
１６１〜１６４  相補サブビット線
１７１〜１７４  サブメモリセルアレイ
１８１〜１８４  サブビット線選択スイッチ制御信号
【図１】
2007250060.tif 000003
【図２】
2007250060.tif 000004
【図３】
2007250060.tif 000005
【図４】
2007250060.tif 000006