(57)【要約】      （修正有）【課題】携帯機器に搭載される半導体装置は、小型化要求と相反し高機能化で出力端子が増加している。そのためＰｏＰ構造において量産に適した、さらに多ピンと小型化を同時に実現する狭ピッチで接続することが出来るパッケージ構造を提供する。【解決手段】上側パッケージと下側パッケージとの間に中継基板５−１を配置する。中継基板５−１を配置することで、はんだボール６の小型化、狭ピッチ化が可能となる。また中継基板５−１は上側パッケージと下側パッケージより一回り大きくする。中継基板５−１が一回り大きくことからアンダーフィルの漏れ広がりが防止できる。また多ピン、狭ピッチ、且つ量産性の高い低コストで高信頼性の積層パッケージが実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が搭載されたパッケージを複数積層した半導体装置において、積層された上側パッケージと下側パッケージ間に、前記上側及び下側パッケージよりも大きなサイズの中継基板を配置したことを特徴とする半導体装置。
【請求項２】
前記中継基板は、前記下側パッケージの半導体素子部よりも大きな開口部を有し、該開口部には前記下側パッケージの半導体素子部が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下側パッケージの半導体素子部は、積層された前記上側パッケージの半導体素子部よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記中継基板は、前記上側及び下側パッケージにより配線パターンを異ならせることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記中継基板は、前記上側及び下側パッケージとはんだボール、はんだペースト、はんだフラックスのいずれかの接続方法で接続されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記中継基板と、前記上側及び下側パッケージとの間はアンダーフィルにより充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記中継基板の各辺は、前記上側及び下側パッケージよりそれぞれ５０μm以上大きいことを大きいことを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体素子が搭載されたパッケージを複数積層する半導体装置の製造方法において、複数の開口部を備えた中継基板フレームの一面に半導体素子を備えたパッケージを接続させる第1の接続工程と、前記中継基板フレームの残りの面に他のパッケージを接続させる第２の接続工程と、前記中継基板フレームを前記２つのパッケージよりも大きなサイズに切断する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１及び第２の接続工程の後に、さらにそれぞれアンダーフィル塗布工程と、ベーク工程を備えたことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の接続工程の後に、さらにアンダーフィル塗布工程と、ベーク工程を備えたことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記中継基板フレームと、前記中継基板フレームの上側及び下側に配置されるパッケージとはんだボール、はんだペースト、はんだフラックスのいずれかの接続方法で接続されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に半導体素子が搭載されたパッケージを積層したＰｏＰ（Package on Package)構造の半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は高速化、大容量化と共に、装置の小型化のために パッケージの小型化が進められている。特に携帯機器においてはパッケージ内部に複数の半導体素子を搭載したＭＣＰ(Multi Chip Package)が採用されている。しかしＭＣＰにおいては少なくとも1つ以上の半導体素子が不良であった場合、良品である半導体素子も不良として取り扱わなければならなく、コストの観点で不利である。半導体素子そのものを予め検査することも可能であるが、その出力端子の間隔が狭く、テスト治具の確立、シリコン単体による割れ等の問題がある。そこで半導体素子をパッケージングし、検査した後のパッケージを積層するＰｏＰ（Package on Package)が有望視されている。
【０００３】
図１１、図１２に一般的なＰｏＰ構造の側面図を示す。ＰｏＰにおいては、半導体素子を樹脂で封止した半導体素子部を備えた複数のパッケージを積層し、そのパッケージ間をはんだボールで接続する。図１１，１２においては２つのパッケージを積層したものである。下側パッケージは裏面にはんだボール６を備え、表面に半導体素子を樹脂で封止した半導体素子部３と接続用ランドとを備えた下側の回路基板４から構成される。上側パッケージは裏面に接続用ランドを備え、表面に半導体素子を樹脂で封止した半導体素子部１を備えた上側の回路基板２から構成される。上下側の配線基板２及び４を接続ランドにおいて、はんだボール６で接続している。下側パッケージの上部の中央部は半導体素子部３が搭載されている。当然のことながら上側パッケージの配線基板の裏面が半導体素子部３と衝突しないように、はんだボール６の高さは下側パッケージの半導体素子部３よりも高い必要がある。
【０００４】
一方高機能化による接続端子数の増加のためには、上下接続のはんだボールは小型化、狭ピッチ化が要求される。しかしはんだボールははんだ自身の物性でその球形度が決定される為、縦に細長い形状を任意で製造することは不可能である。また下側パッケージの半導体素子部３も薄型化への限界があり、接続端子数の増加ははんだボールの大型化、パッケージ外形の大型化を伴ってしまう。それを回避すべく特許文献１（特開平０８−１７２１４４）には、図１２に示すように下側パッケージの回路基板４を凹形状にし、基板周辺部に土手のように基板４−１を設けている。このパッケージにおいては、はんだボールの小型化、狭ピッチ化が可能となる。しかし、配線基板の加工性、コストの観点から最良の解決策にはならない。
【０００５】
ＰｏＰの主要アプリケーションとして携帯電話がある。機器の特性上、落下衝撃等の応力の際に接続部の信頼性が特に重要視される。この接続部の信頼性向上のために、パッケージ実装後に実装基板とパッケージの間にアンダーフィルを流し込み、衝撃時のはんだ部応力を緩和する方法が採用されている。従来のＭＣＰの場合は、接続部が実装基板とＭＣＰの層間部だけの１箇所である。しかしＰｏＰの場合は、実装基板と下側パッケージ、下側パッケージと上側パッケージ間と２箇所になる。このアンダーフィル流し込みは、細いノズルを用いて実装基板との間を充填することにより行われる。ＰｏＰにおける下側パッケージと上側パッケージ間のような位置の場合、必要以上のアンダーフィルを塗布しないと一様な充填性が確保できないという問題がある。その場合、ＰｏＰ周辺部へも大きく濡れ広がるとか、回路基板が反る等の各種の弊害がある。またジェットノズル等による充填も可能であるが、新規装置の導入が必要になるという問題がある。
【０００６】
さらにＰｏＰにおいては、下側パッケージと上側パッケージに搭載される半導体素子を自由に選択し、組み合わせできることが望まれている。この場合半導体素子のパッド位置が異なることから下側パッケージ及び上側パッケージは再設計し、別製品として生産する必要がある。そのために量産現場における管理が複雑になるという量産上の問題もある。このように携帯機器に搭載される半導体装置は、小型化要求と相反し高機能化で出力端子が増加している。そのためＰｏＰ構造において量産に適した、さらに多ピンと小型化を同時に実現する狭ピッチで接続することが出来るパッケージ構造が望まれている。
【０００７】
ＰｏＰに関する特許文献としてさらに下記文献がある。特許文献２（特開２００３−２７３３２１）や特許文献３（特開２００３−２１８２７３）では、バンプによって半導体チップを実装した回路基板と、半導体チップが収納可能な開口部を有する層間基板とを積層している。特許文献４（特開２００１−０１５６２７）では、パッケージ基板に開口部が形成され、この開口部には半導体チップが搭載されている。特許文献５（特開平１１−００８３３４）では、樹脂封止した基板を区画別に切断することで、単一のＢＧＡパッケージとしている。
【０００８】
【特許文献１】特開平８−１７２１４４号公報
【特許文献２】特開２００３−２７３３２１号公報
【特許文献３】特開２００３−２１８２７３号公報
【特許文献４】特開２００１−０１５６２７号公報
【特許文献５】特開平１１−００８３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように、携帯機器に搭載される半導体装置は小型化要求と相反し高機能化で出力端子が増加している。ＰｏＰ構造において量産に適した、多ピンと小型化を同時に実現する狭ピッチで接続することが出来るパッケージ構造が望まれている。
【００１０】
本発明の目的は上記した問題に鑑み、量産に適した、多ピンと小型化を同時に実現する狭ピッチで接続することが出来るＰｏＰ（Package on Package)構造の半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本発明に含まれることは言うまでもない。
【００１２】
本発明の半導体装置は、半導体素子が搭載されたパッケージを複数積層し、積層された上側パッケージと下側パッケージ間に、前記上側及び下側パッケージよりも大きなサイズの中継基板を配置したことを特徴とする。
【００１３】
本発明の半導体装置における前記中継基板は、前記下側パッケージの半導体素子部よりも大きな開口部を有し、該開口部には前記下側パッケージの半導体素子部が配置されることを特徴とする。
【００１４】
本発明の半導体装置における前記下側パッケージの半導体素子部は、積層された前記上側パッケージの半導体素子部よりも小さいことを特徴とする。
【００１５】
本発明の半導体装置における前記中継基板は、前記上側及び下側パッケージにより配線パターンを異ならせることを特徴とする。
【００１６】
本発明の半導体装置における前記中継基板は、前記上側及び下側パッケージとはんだボール、はんだペースト、はんだフラックスのいずれかの接続方法で接続されることを特徴とする。
【００１７】
本発明の半導体装置における前記中継基板と、前記上側及び下側パッケージとの間はアンダーフィルにより充填されていることを特徴とする。
【００１８】
本発明の半導体装置における前記中継基板の各辺は、前記上側及び下側パッケージよりそれぞれ５０μm以上大きいことを大きいことを特徴とする。
【００１９】
本発明の半導体素子が搭載されたパッケージを複数積層する半導体装置の製造方法は、複数の開口部を備えた中継基板フレームの一面に半導体素子を備えたパッケージを接続させる第1の接続工程と、前記中継基板フレームの残りの面に他のパッケージを接続させる第２の接続工程と、前記中継基板フレームを前記２つのパッケージよりも大きなサイズに切断する工程とを備えたことを特徴とする。
【００２０】
本発明の半導体装置の製造方法においては、前記第１及び第２の接続工程の後に、さらにそれぞれアンダーフィル塗布工程と、ベーク工程を備えたことを特徴とする。
【００２１】
本発明の半導体装置の製造方法においては、前記第２の接続工程の後に、さらにアンダーフィル塗布工程と、ベーク工程を備えたことを特徴とする。
【００２２】
中継基板フレームの上側及び下側に配置されるパッケージとはんだボール、はんだペースト、はんだフラックスのいずれかの接続方法で接続されることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置は、上側パッケージと下側パッケージとの間に中継基板を配置する。中継基板を配置することで、はんだボールの小型化、狭ピッチ化が可能となる効果が得られる。また中継基板は上側パッケージと下側パッケージより一回り大きくする。中継基板が一回り大きくことからアンダーフィルの漏れ広がりが防止できる効果がある。本発明によれば、多ピン、狭ピッチ、且つ量産性の高い低コストで高信頼性の積層パッケージが実現できる。
【発明を実施するための最良の形態】
【００２４】
以下本発明の半導体装置及びその製造方法について、図１〜図１０を参照して説明する。図１に本発明のＰｏＰ側面図を示す。図２に図１の線Ｘ−Ｘ’における断面図、図３には図１のＰｏＰにアンダーフィルを充填した側面図である。図４にＰｏＰにおける下側パッケージ側面図、図５に上側パッケージ側面図、図６に中継基板フレームの表面図、図７には中継基板フレームの裏面図を示す。図８に本発明の製造プロセスフロー図を示す。図９、図１０には主たる製造プロセスにおける側面図（Ａ）〜（Ｆ）を示す。
【００２５】
本発明の半導体装置は、上下側のパッケージとしてはんだボールを用いたＢＧＡ（Ball Grid Array）として説明する。ＢＧＡの内部構造は一般的なものであり、その説明は省略する。図５に示す上側パッケージは、裏面にはんだボール６を備え、表面には半導体素子部１が搭載された配線基板２から構成される。半導体素子部１は半導体素子を少なくとも1つ以上含み、その半導体素子は金線やフリップチップ等によりその配線基板２と接続されている。さらに半導体素子は一般的にはエポキシ系の樹脂で覆われる。ただし樹脂封止は一つの方法であり、特に限定されるものではない。また半導体素子を搭載した面と反対側に備えられたはんだボールは球形である必要はなく、半球であってもよい。
【００２６】
次に図４に示す下側パッケージは、裏面にはんだボール６を備え、表面には半導体素子部３が搭載された配線基板４から構成される。半導体素子部３は半導体素子を少なくとも1つ以上含み、その半導体素子は金線やフリップチップ等によりその配線基板４と接続されている。さらに半導体素子は一般的にはエポキシ系の樹脂で覆われる。ただし樹脂封止は一つの方法であり、それに限定するものではない。また半導体素子部３を搭載した面と反対側（裏面）にはんだボール６を搭載する。搭載されたはんだボール６は球形である必要はなく、半球であっても構わない。
【００２７】
また下側パッケージの半導体素子部３を搭載した同じ面（表面）の外周には、上側パッケージと接続するためのはんだボール６を形成する。その形状は 球形である必要はなく、半球であっても構わない。半導体素子部３を搭載した側に形成するはんだボール６は無いことも可能である。なぜならＬＧＡ（Land Grid Array）として一般的な半導体パッケージは端子のみで、実装工程におけるはんだペーストのみで接続することが可能であるからである。ここで配線基板２，４において、はんだボール６が設けられた位置には配線基板端子として図示していないランドが設けられている。下側パッケージの周辺には上側パッケージと接続するためのはんだボール６を形成されている。このため下側パッケージの半導体素子部の大きさは上側パッケージの半導体素子部よりも小さい。
【００２８】
次に積層に使う中継基板フレーム５について図６，７を用いて説明する。中継基板フレーム５は、複数の中継基板開口部８を備えたフレーム形状であり、切断することでそれぞれが個片の中継基板となる。製造過程においては一括処理が可能であり、量産に適したものである。図６は中継基板フレーム５の表面、図７には中継基板フレーム５の裏面を示す。中継基板フレーム５は複数の中継基板開口部８と、その開口部周辺には接続用の中継基板端子（ランド）１０と、中継基板位置決め穴９からなる。中継基板開口部８は下側パッケージの半導体素子部３が配置できるように、半導体素子部３より一回り大きく形成される。またその周囲の表裏には上、下パッケージの端子と同じ位置に端子（ランド）が設けられ、上、下パッケージとはんだによる接続を可能にしている。中継基板位置決め穴９は、上、下パッケージと接続するときの位置決めするためのホールである。
【００２９】
次に図９、１０、１１を用いてパッケージ積層工程について説明する。まず図９（Ａ）に示すように中継基板フレーム５の端子（ランド）１０に、はんだペースト１１を印刷する。下側パッケージを搭載し、リフロー工程で接続固着させる（図９（Ｂ））。ここでの接続はフラックスによる固着も可能であるが、パッケージの反りを考慮するとはんだペーストの方が望ましい。その後、洗浄工程を実施し、アンダーフィル７を中継基板開口部８から塗布し、ベークする（図９（Ｃ））。ア ンダーフィル塗布は中継基板フレーム５の開口部８から行う必要はなく、パッケージ周辺から行っても構わない。このとき中継基板フレームによりアンダーフィルの漏れ広がりは防止できる。
【００３０】
次に図１０（Ｄ）に示すように、中継基板フレーム５の反対側の端子（ランド）にはんだペースト１１を印刷する。図１０（Ｅ）のように、残りの上側パッケージを搭載し、リフロー工程で接続固着させる。上側パッケージとの接続においてもフラックスによる固着も可能であるが、パッケージの反りを考慮すると、はんだペーストの方が望ましい。その後、洗浄工程を実施し、アンダーフィルをパッケージ周辺から行う。
【００３１】
最後に図１０（Ｆ）に示すように、中継基板フレーム５をダイシング工程で個片化し、個別の中継基板５−１とする。その際、パッケージの搭載ズレ、中継基板フレームの表裏の設計ズレ、アンダーフィルのフィレット形状等により、表裏に搭載されたパッケージより一回り大きく切断することが重要である。切断された中継基板５−１の大きさは、切断工程でのダメージを上下のパッケージに与えないように、上下のパッケージより５０μm以上だけ大きくすればよい。そのために実質的な大きさへの影響は小さい。その結果、上下のパッケージに切断工程でのダメージを与えることなく信頼度の高いＰｏＰ構造を製造することが出来る。
【００３２】
上述したこれらの製造プロセスフローを図８に示す。最初に中継基板の１つの面にはんだペーストを印刷する。下側パッケージを搭載し、リフローして固着させる。アンダーフィルを塗布、ベークし、下側パッケージとの接続部を保護強化する。次に中継基板の残りの面にはんだペーストを印刷する。上側パッケージを搭載し、リフローして固着させる。さらにアンダーフィルを塗布、ベークし、下側パッケージとの接続部を保護強化する。このようにして製造されたＰｏＰの側面図を図１，３に示す。図1はアンダーフィルをしない場合であり、図３はアンダーフィルを実施した場合である。図２には図１における線Ｘ−Ｘ’における断面図を示す。
【００３３】
このように中継基板を介在させて、下側パッケージと上側パッケージとを接続させる。中継基板を配置することで、下側パッケージの半導体素子部の高さとの調整は中継基板で行うために、はんだボールの大きさは任意の大きさが選択できる。そのためにはんだボールは小型化、狭ピッチ化が可能となる。さらに例えば上側パッケージと下側パッケージの組み合わせを変更したい場合を考えてみる。この場合には、新しい組み合わせの下側パッケージの端子配置と上側パッケージの端子配置に合わせた中継基板を設計することで新しいＰｏＰが得られる。すなわち中継基板のみを変更することで、標準の上側パッケージと下側パッケージを使用しながら自由な組み合わせができるＰｏＰを製造できる。
【００３４】
上記実施例では複数の中継基板が連結されたフレーム形状の中継基板フレームを使用し、最終工程で切断した。しかし最初に中継基板を個片とし、下側パッケージ及び上側パッケージと接続することもできる。このときの中継基板は個片となっているために、最初に下側パッケージに中継基板を接続固着させ、その後中継基板に上側パッケージを接続固着させる。この場合にも中継基板は上下側のパッケージより一回り大きくなサイズとする。
【００３５】
上記した実施例においては、下側パッケージを搭載した後で上側パッケージを搭載したが、逆に上側パッケージを搭載した後で下側パッケージを搭載してもよい。さらに配線基板２，４及び中継基板５の接続方法は特に限定されることなく、はんだボールによる接続、はんだペーストによる接続、フラックスによる接続、はんだボールにフラックスを転写しリフローによる接続等で行うこともできる。またアンダーフィルの充填としてもそれぞれのパッケージを接続した後で２回実施したが、２つのパッケージを接続した後にまとめて１回で実施してもよい。さらにアンダーフィルを充填することで接続部を保護強化できるが、接続部が強固であればアンダーフィルを充填しなくてもよい。
【００３６】
本発明の半導体装置は、上側パッケージと下側パッケージとの間に中継基板を配置する。中継基板を配置することで、はんだボールを小型化、狭ピッチ化できる。また中継基板は上側パッケージと下側パッケージより一回り大きくする。中継基板が一回り大きくことからアンダーフィルの漏れ広がりが防止できる。本発明によれば、多ピン、狭ピッチ、且つ量産性の高い低コストで高信頼性の積層パッケージが実現できる。
【００３７】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明におけるＰｏＰ構造の側面図である。
【図２】図１における線Ｘ−Ｘ’におけるパッケージ断面図である。
【図３】本発明におけるアンダーフィルを充填したＰｏＰ構造の側面図である。
【図４】本発明における下側パッケージ側面図である。
【図５】本発明における上側パッケージ側面図である。
【図６】本発明における中継基板フレーム表面図である。
【図７】本発明における中継基板フレーム裏面図である。
【図８】本発明における製造プロセスフロー図である。
【図９】本発明における主たる製造プロセスにおける側面図（Ａ）、（Ｂ）、（Ｃ）である。
【図１０】本発明における主たる製造プロセスにおける側面図（Ｄ）、（Ｅ）、（Ｆ）である。
【図１１】従来例におけるＰｏＰ構造の側面図である。
【図１２】従来例における凹形状のＰｏＰ構造の側面図である。
【符号の説明】
【００３９】
１    半導体素子部
２    上側パッケージ配線基板
４    下側パッケージ配線基板
５    中継基板フレーム
５−１    中継基板
６    はんだボール
７    アンダーフィル材
８    中継基板開口部
９    中継基板位置決め穴
１０    中継基板端子（ランド）
１１    はんだペースト
【図１】
2007250764.tif 000003
【図２】
2007250764.tif 000004
【図３】
2007250764.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007250764.tif 000013
【図１２】
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