(57)【要約】【課題】膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現すること。【解決手段】チャネル層(ＧａＮ層)４上に、順次、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２、絶縁膜１が積層されてなる構造に、ソース電極５、ゲート電極６ドレイン電極７が設けられている、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、Ｘ＜Ｙであり、ゲート電極６下の絶縁膜１の膜厚は、１ｎｍ以上１０ｎｍ以下であり、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２の厚さは１ｎｍ以上５ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。【選択図】図４
2007250950.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
ゲート電極下に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、
前記ゲート電極下の前記絶縁膜の厚さは１ｎｍ以上１０ｎｍ以下であり、
前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、
前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
【請求項２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
ソース・ゲート間領域およびゲート・ドレイン間領域内に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、
前記絶縁膜の厚さは１ｎｍ以上２００ｎｍ以下であり、
前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、
前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure  Field  Effect  Transistor：ＨＦＥＴ）、特に、ＧａＮ系ＨＦＥＴは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。現在、ＧａＮ系ＨＦＥＴとして実用化に最も有望な構造は、ＧａＮ層をチャネル層、その上のＡｌＧａＮ層を障壁層とした、ＡｌＧａＮ/ＧａＮ  ＨＦＥＴであり、今後、より高い利得を得るためには、より膜厚の小さいＡｌＧａＮ障壁層を用いることが必須である。
【０００３】
しかし、膜厚の小さいＡｌＧａＮ障壁層を用いると、一般に、チャネルに誘起される電子濃度は低く、したがって、
（１）ＨＦＥＴの真性デバイス領域であるゲート電極下のチャネルの電子濃度が低いため、理論上得られる最大の真性のドレイン電流が低いと同時に、
（２）ソース・ゲート間領域下およびゲート・ドレイン間領域下のチャネルの電子濃度も低いため、利得に大きく影響するソース抵抗（ソース・ゲート間の抵抗）が高くなってしまうため、結局、単純に膜厚のより小さいＡｌＧａＮ障壁層を用いることによっては、ＨＦＥＴのドレイン電流は低く、また、高い利得も得られない。
【０００４】
ＡｌＧａＮ障壁層を、素子特性（ドレイン電流密度および利得）が劣化するまで薄くした素子の報告は少ないが、下記非特許文献１の中に、その事実を見ることができる。非特許文献１においては、ＡｌＧａＮ障壁層は５ｎｍであり、文献中Ｆｉｇ．５の特性から、ドレイン電流密度は８０ｍＡ/ｍｍ、利得（相互コンダクタンス）は５０ｍＳ/ｍｍであることがわかる。これは、ＡｌＧａＮ障壁層が８-３０ｎｍの通常の場合に比べて、ドレイン電流密度は約１桁、相互コンダクタンスは数分の１から約半桁、低い値となっている。このように、ＡｌＧａＮ障壁層をあまりに薄くすると、一般に、素子特性が低下してしまう。
【０００５】
下記非特許文献２および３は、ＡｌＧａＮ層が非特許文献１ほどには薄くしていない報告である。非特許文献２においては、ＡｌＧａＮ障壁層が１１ｎｍの素子に対して、ドレイン電流密度１８７０ｍＡ/ｍｍ、相互コンダクタンス１６８ｍＳ/ｍｍが得られている。また、非特許文献３においては、Ａ１ＧａＮ障壁層が１４ｎｍの素子に対して、ドレイン電流密度１２３０ｍＡ/ｍｍ、相互コンダクタンス２８０ｍＳ/ｍｍが得られている。
【非特許文献１】N.  Ikeda  et  al.  Journal  of  Crystal  Growth  275  (2005)  e1091-e1095.
【非特許文献２】N.  Maeda  et  al.  Applied  Physics  Letters  87,  073504  (2005).
【非特許文献３】N.  Maeda  et  al.  Japanese  Journal  of  Applied  Physics,  Vol.  44,  No.  4B,  2005,  pp.  2747-2750.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、ＡｌＧａＮ/ＧａＮ  ＨＦＥＴにおいて、より高い利得を得るために、膜厚の小さいＡｌＧａＮ障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする新しいＨＦＦＴ構造の実現が強く望まれていた。また、より高い利得を得るために、ソース・ゲート間領域下およびゲート・ドレイン間領域下においても、高濃度のチャネル電子を誘起することが可能なＨＦＥＴ構造の実現が強く望まれていた。
【０００７】
本発明は、上記の要望に応えるためになされたものであり、本発明が解決しようとする課題は、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、ゲート電極下に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、前記ゲート電極下の前記絶縁膜の厚さは１ｎｍ以上１０ｎｍ以下であり、前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【０００９】
また、本発明においては、請求項２に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
ソース・ゲート間領域およびゲート・ドレイン間領域内に絶縁膜が存在し、前記絶縁膜下に窒化物半導体からなる上層障壁層が存在し、前記上層障壁層下に窒化物半導体からなる基本障壁層が存在し、前記基本障壁層下に窒化物半導体からなるチャネル層が存在し、前記絶縁膜の厚さは１ｎｍ以上２００ｎｍ以下であり、前記上層障壁層は前記基本障壁層のバンドギャップよりも大きなバンドギャップを有する窒化物半導体からなり、前記上層障壁層の厚さは１ｎｍ以上５ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【発明の効果】
【００１０】
窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体層を用いることによって、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現することが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明に係る、窒化物半導体を用いたヘテロ構造電界効果トランジスタ（以下、窒化物半導体ＨＦＥＴと略称する）は、以下の構造の絶縁膜・窒化物半導体層の複合構造層を有することを特徴とする。
【００１２】
すなわち、ゲート電極下に絶縁膜の存在する、絶縁ゲート構造の窒化物半導体ＨＦＥＴにおいて、絶縁膜下の窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体障壁層を有することを特徴とする窒化物半導体ＨＦＥＴ構造を用いることである。
【００１３】
また、ソース・ゲート間領域上およびゲート・ドレイン間領域上に、表面パッシベーション膜として絶縁膜が積層されている窒化物半導体ＨＦＥＴにおいて、絶縁膜下の窒化物半導体障壁層の最上層として、バンドギャップが前記最上層直下の窒化物半導体障壁層のバンドギャップよりも大きい窒化物半導体障壁層を有することを特徴とする窒化物半導体ＨＦＥＴ構造を用いることである。
【００１４】
本発明の実施形態と作用を、図１から図３を用いて説明する。
【００１５】
図１は、本発明に係る窒化物半導体ＨＦＥＴの一例であるＡｌＧａＮ/ＧａＮ  ＨＦＥＴの層構造を模式的に示したものである。従来型の窒化物半導体ＨＦＥＴ（ＡｌＧａＮ/ＧａＮ  ＨＦＥＴ）の層構造は、図１の層構造から、絶縁膜１および上層障壁層(ＡｌＹＧａ１−ＹＮ層)２を除去した層構造である。図１に示されているように、本発明に係る窒化物半導体ＨＦＥＴの層構造の特徴は、従来型の窒化物半導体ＨＦＥＴの障壁層（基本障壁層(ＡｌＸＧａ１−ＸＮ層)３）の上に、バンドギャップがより大きい障壁層（上層障壁層(ＡｌＹＧａ１−ＹＮ層)４、ここに、Ｙ＞Ｘとする）を積層し、その上に絶縁膜１を積層した構造を有する点である。
【００１６】
図２は、従来型の窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示したものである。窒化物半導体ヘテロ構造においては、一般に、特有の大きな分極効果が存在するため、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面には正の分極電荷が存在し、その結果、チャネル層(ＧａＮ層)４の、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面近傍に、チャネル電子が誘起される。ここで、フェルミ準位に対するチャネル層(ＧａＮ層)４のポテンシャルの底の相対位置が低いほど、より高濃度のチャネル電子が得られるが、障壁層表面のポテンシャル位置は障壁層の種類により固定されているため、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の膜厚が小さい場合には、それが大きい場合に比べて、チャネル層(ＧａＮ層)４のポテンシャルの底の相対位置は高くなり、その結果、チャネル電子濃度は低くなる。
【００１７】
図３は、本発明に係る窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示したものである。図３の本発明に係る窒化物半導体ＨＦＥＴにおいては、上層障壁層２と基本障壁層３とのヘテロ界面（ＡｌＹＧａ１−ＹＮ/ＡｌＸＧａ１−ＸＮ、Ｙ＞Ｘ）に正の分極電荷が存在するため、上層障壁層２のポテンシャルの傾き（電界）は、基本障壁層３のそれに比べて大きくなる。上層障壁層２の上には絶縁膜１が積層されており、上層障壁層２のポテンシャルの傾きは、絶縁膜１のポテンシャルの傾きに基本的に引き継がれる。したがって、絶縁膜１と上層障壁層２の大きなポテンシャルの傾きによって、チャネル層(ＧａＮ層)４のポテンシャルの底の位置は、図２の従来構造の窒化物半導体ＨＦＥＴの場合に比べて低くなり、その結果、より高いチャネル電子濃度が得られることになる。ここで、ＨＦＥＴの利得は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・絶縁膜の膜厚の総和で決定されるが、本発明に係る窒化物半導体ＨＦＥＴにおいて得られるチャネル電子濃度は、従来型の窒化物半導体ＨＦＥＴにおいて基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の膜厚を大きくして、本発明による窒化物半導体ＨＦＥＴにおける基本障壁層(ＡｌＸＧａ１−ＸＮ層)・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・絶縁膜の膜厚の総和に等しくした場合（すなわち利得を近似的に同じにした場合）に得られるチャネル電子濃度よりも高くなる。これは、上層障壁層および絶縁膜の大きいポテンシャルの傾きの存在によるものである。このように、本発明に係る窒化物半導体ＨＦＥＴ構造により、絶縁膜の膜厚を含めて小さい膜厚の障壁層を用いながらも、高いチャネル電子濃度を得ることが可能となる。
【００１８】
本発明における上層障壁層２の必要性について説明する。従来型の窒化物半導体ＨＦＥＴにおいて、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のバンドギャップをより大きくすれば（すなわちＸをより大きくすれば）、ＡｌＸＧａ１−ＸＮ/ＧａＮヘテロ界面の正の分極電荷がより大きくなる結果、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のポテンシャルの傾きがより大きくなり、原理的には、より高いチャネル電子濃度が得られる。しかし、一般に、バンドギャップが大きい(ＡｌＸＧａ１−ＸＮにおいてＸが大きい）場合、実際の成膜において平滑な膜を形成することが困難となり、成膜時に膜表面に凸凹を生ずるようになる。また、膜表面の凹凸は、一般に膜厚が小さいうちは顕著ではないが、成膜が進むにっれて（すなわち膜厚を大きくするにつれて）大きくなる。このような事情のため、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のバンドギャップを大きくするのには制約があるが、基本障壁層３よりもバンドギャップの大きい上層障壁層(ＡｌＹＧａ１−ＹＮ層、Ｙ＞Ｘ)２を用いることで、平滑な基本障壁を積層し、かつ、障壁層表面、すなわち、上層障壁層２の表面のポテンシャルの傾きを大きくすることが可能となる。ここで、上層障壁層２の平滑性は、基本障壁層３のそれに比べて一般に劣ることになるが、上層障壁層２の膜厚は上記の目的（表面のポテンシャルの傾きの増大）のためには小さくて差し支えないので、膜表面に生じる凸凹は最小限に抑制することが可能である。
【００１９】
本発明における絶縁膜１の必要性について説明する。障壁層のポテンシャルの傾きを大きくするために、上述のように上層障壁層２を導入したが、高いチャネル電子濃度を得るためには、上層障壁層２の膜厚を大きくすることが有効である。しかし、前述のように、バンドギャップの大きい上層障壁層２の膜厚を大きくすると、膜表面の凹凸が大きくなってしまう。そこで、比較的平滑な表面状態が保たれている上層障壁層２の上に絶縁膜１を積層することにより、ポテンシャルの大きな傾きと膜表面の平滑性を保ちながら、ポテンシャルの高低差を得ることが可能となり、その結果、高いチャネル電子濃度を得ることが可能となる。これは、絶縁膜１の積層においては、一般に、膜厚の増大によって表面の凹凸が増大することはないという特徴を利用して得られる効果である。
【００２０】
このように、従来型の窒化物半導体ＨＦＥＴの基本障壁層の上に、バンドギャップのより大きい上層障壁層２と絶縁膜１とを積層した、本発明による窒化物半導体ＨＦＥＴ構造を用いることにより、高いチャネル電子濃度を得ることが可能となる。本構造をゲート電極下に用いた構造は、いわゆる絶縁ゲート構造（あるいは、ＭＩＳ（Metal-Insulator-Semiconductor）構造）の窒化物半導体ＨＦＥＴであり、ゲートリーク電流を低減するという効果が、高いチャネル電子濃度と同時に得られる。なお、ＨＦＥＴの利得は、ゲート電極下の、絶縁膜・上層障壁層(ＡｌＹＧａ１−ＹＮ層)・基本障壁層(ＡｌＸＧａ１−ＸＮ層)の膜厚の総和で決定されるので、本構造を、ゲート電極下に用いる場合は、絶縁膜厚を不必要に大きくすることは望ましくない。また、本発明に係る窒化物半導体ＨＦＥＴ構造を、ソース・ゲート間領域下およびゲート・ドレイン間領域下において用いることにより、高濃度のチャネル電子によって低いソース抵抗が得られるため、高い利得を得ることが可能となる。以上で、本発明による作用がすべて示された。
【００２１】
以下に、実施の形態例によって、本発明を詳細に説明する。
【００２２】
［実施の形態例１］
図４は、本発明に係る窒化物半導体ＨＦＥＴの構造の一例を示す断面図である。図において、チャネル層(ＧａＮ層)４上に、順次、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２、絶縁膜１が積層されてなる構造に、ソース電極５、ゲート電極６ドレイン電極７が設けられている。
【００２３】
ゲート電極６下の絶縁膜１の膜厚は、１ｎｍ以上１０ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であり、また一方、絶縁膜の膜厚の増大による窒化物半導体ＨＦＥＴの利得の低下が著しくなることを回避するためには、膜厚を１０ｎｍ以下にすることが必要であるためである。また、絶縁膜として、例えば、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等、あるいはこれらの複合膜を用いることができるが、いかなる種類の絶縁膜も本発明の範囲内とする。図４においては、絶縁膜１として、少なくとも２層の絶縁膜が使われ、ゲート電極６下における絶縁膜の膜厚は、上記のように、１ｎｍ以上１０ｎｍ以下となっている。
【００２４】
基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のＡｌ組成Ｘおよび膜厚（ｄｘ）に関しては、従来型の典型構造においては、通常、０.２５≦Ｘ≦０.４、４ｎｍ≦ｄｘ≦３０ｎｍ程度であるが、本発明においては、０＜Ｘ＜１.０、１ｎｍ≦ｄｘ≦３０ｎｍとする。これは、前記条件であれば、本発明の効果が得られることによる。
【００２５】
上層障壁層(ＡｌＹＧａ１−ＹＮ層)２のＡｌ組成Ｙおよび膜厚（ｄＹ）は、Ｘ＜Ｙ≦１.０、１ｎｍ≦ｄＹ≦５ｎｍとする。ここで、Ｘ＜Ｙ≦１.０は、本条件であれば、本発明の効果が得られることによる。また、１ｎｍ≦ｄＹは、チャネル電子濃度の有意な増大を得るための条件であり、ｄＹ≦５ｎｍは、上層障壁層表面の平滑性を保持するための条件である。
【００２６】
ソース・ゲート間領域およびゲート・ドレイン間領域内（ソース、ゲート、ドレインは、それぞれ、ソース電極５、ゲート電極６、ドレイン電極７で表されているとする）に、表面パッシベーション膜として積層されている絶縁膜１の総膜厚は、１ｎｍ以上２００ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であること、また一方、ソース・ゲート間領域およびゲート・ドレイン間領域内の絶縁膜１の膜厚は、窒化物半導体ＨＦＥＴの利得には影響しないので、前記領域での絶縁膜の膜厚を大きくすることが可能であるものの、大気や水分に対する窒化物半導体ＨＦＥＴの保護という観点からみても、２００ｎｍを超える膜厚は不要であることによる。
【００２７】
図４においては、ソース電極５下およびドレイン電極７下の構造は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部のみが両電極下に残されている、電極・チャネル電子間の抵抗を低減するための構造となっているが、かかる構造は、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２および基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部をエッチング技術により削除することにより作製可能である。
【００２８】
図４の窒化物半導体ＨＦＥＴ構造の、ゲート電極６下の構造の特徴のみを有するあらゆる窒化物半導体ＨＦＥＴ、また、ソース・ゲート間領域およびゲート・ドレイン間領域の構造の特徴のみを有するあらゆる窒化物半導体ＨＦＥＴも本発明の範囲内とする。したがって、例えば、ソース電極５下の領域およびドレイン電極７下の領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のすべてとチャネル層(ＧａＮ層)４の一部が除去された後に、高濃度ドーピングを行ったｎ＋-ＧａＮ層が、前記領域のチャネル層(ＧａＮ層)４上に積層された、電極・チャネル電子間の抵抗を図４の場合よりもさらに低減するための構造が用いられている場合も、本発明の範囲内とする。
【００２９】
図４においては、基本障壁層３および上層障壁層２としてＡｌＧａＮ層を用いているが、上層障壁層２のバンドギャップが基本障壁層３のそれよりも大きいという条件が満たされている限り、これらの層がいかなる窒化物半導体である場合も、例えば、ＩｎＡｌＧａＮ等である場合も、本発明の範囲内とする。
【００３０】
本発明に係る窒化物半導体ＨＦＥＴの構造上の特徴は、上層障壁層２と絶縁膜１の複合構造の設置にあるので、図４において、基本障壁層３より下の層がいかなる構造の窒化物半導体ＨＦＥＴの場合も、本発明の範囲内とする。例えば、チャネル層４がＩｎＧａＮ等である場合も本発明の範囲内である。また例えば、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３とチャネル層(ＧａＮ層)４との間に、チャネル電子の界面散乱を低減するために、１ｎｍ程度のＡｌＮ層を挿入してある場合も本発明の範囲内である。
【００３１】
本実施の形態例の典型的な構造として、チャネル層(ＧａＮ層)４の上に、基本障壁層３として５ｎｍのＡｌ０．３Ｇａ０．７Ｎ層、その上に上層障壁層２として２ｎｍのＡｌＮ層を積層し、ゲート電極６下に総膜厚４ｎｍのＡｌ２Ｏ３（３ｎｍ)/Ｓｉ３Ｎ４（１ｎｍ）なる２層絶縁膜（Ｓｉ３Ｎ４膜が上層障壁層２の直上にあり、Ｓｉ３Ｎ４膜は直下の窒化物半導体（上層障壁層２）と良質な界面を形成する）を用い、また、ソース・ゲート間領域およびゲート・ドレイン間領域に総膜厚１５０ｎｍのＳｉ３Ｎ４(１４６ｎｍ)/Ａｌ２Ｏ３(３ｎｍ)/Ｓｉ３Ｎ４(１ｎｍ）なる３層絶縁膜（Ｓｉ３Ｎ４膜(１ｎｍ)が上層障壁層２の直上にある）を用いた窒化物半導体ＨＦＥＴ構造を作製したところ、これに対応する従来型の窒化物半導体ＨＦＥＴ構造（ＧａＮチャネル層の上に基本障壁層として１１ｎｍのＡｌ０．３Ｇａ０．７Ｎ層を積層した構造）に比べて、利得もドレイン電流も５０％増大した。また、絶縁ゲート構造であるため、ゲートリーク電流も３桁低減した。
【００３２】
［実施の形態例２］
図５は、本発明に係る窒化物半導体ＨＦＥＴの構造の他の例を示す断面図である。
【００３３】
本実施の形態例は、図４に示される実施の形態例１における、ソース・ゲート間領域およびゲート・ドレイン間領域の構造の特徴のみを用いた窒化物半導体ＨＦＥＴ構造の例であり、ゲート電極６下の構造は実施の形態例１とは異なっている窒化物半導体ＨＦＥＴ構造で、いわゆるノーマリー・オフのデバイス動作（ゲート電圧を印加しない時はドレイン電流が流れず、正のゲート電圧を印加することによってドレイン電流が流れるデバイス動作）を実現するための窒化物半導体ＨＦＥＴ構造である。
【００３４】
ソース・ゲート間領域およびゲート・ドレイン間領域の構造および条件は、実施の形態例１と全く同じである、すなわち、この領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のＡｌ組成Ｘおよび膜厚（ｄＸ）は、０＜Ｘ＜１.０、１ｎｍ≦ｄＸ≦３０ｎｍとする。これは、従来型の典型構造の基本障壁層(ＡｌＸＧａ１−ＸＮ層)においては、通常、０.２５≦Ｘ≦０.４、４ｎｍ≦ｄＸ≦３０ｎｍ程度であるが、０＜Ｘ＜１.０、１ｎｍ≦ｄＸ≦３０ｎｍであれば、本発明の効果が得られることによる。
【００３５】
上層障壁層(ＡｌＹＧａ１−ＹＮ層)２のＡｌ組成Ｙおよび膜厚（ｄＹ）は、Ｘ＜Ｙ≦１.０、１ｎｍ≦ｄＹ≦５ｎｍとする。ここで、Ｘ＜Ｙ≦１.０は、本条件であれば、本発明の効果が得られることによる。また、１ｎｍ≦ｄＹは、チャネル電子濃度の有意な増大を得るための条件であり、ｄＹ≦５ｎｍは、上層障壁層表面の平滑性を保持するための条件である。
【００３６】
ソース・ゲート間領域上およびゲート・ドレイン間領域内に、表面パッシベーション膜として積層されている絶縁膜１の膜厚は、１ｎｍ以上２００ｎｍ以下とする。これは、チャネル電子濃度の有意な増大を得るためには１ｎｍ以上の膜厚が必要であること、また一方、ソース・ゲート間領域およびゲート・ドレイン間領域内の絶縁膜１の膜厚は、窒化物半導体ＨＦＥＴの利得には影響しないので、前記領域での絶縁膜１の膜厚を大きくすることが可能であるものの、大気や水分に対する窒化物半導体ＨＦＥＴの保護という観点からみても、２００ｎｍを超える膜厚は不要であることによる。また、絶縁膜として、例えば、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等、あるいはこれらの複合膜を用いることができるが、いかなる種類の絶縁膜も本発明の範囲内とする。
【００３７】
ゲート電極６下の構造は、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部のみがゲート電極下に残されている構造で、かかる構造は、上層障壁層(ＡｌＹＧａ１−ＹＮ層)２および基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部をエッチング技術により削除することにより作製可能である。ゲート電極６下に残されている基本障壁層(ＡｌＸＧａ１−ＸＮ層)３の一部の層厚に関しては、本特許の範囲外であるため、任意とする。
【００３８】
図５においては、ソース電極５下およびドレイン電極７下の構造は、ゲート電極下の構造と同一であるが、ソース電極５下およびドレイン電極６下の構造がいかなる構造であっても、ソース・ゲート間領域およびゲート・ドレイン間領域における構造が上述の本発明による構造である限り、本発明の範囲内とする。例えば、ソース電極５下の領域およびドレイン電極７下の領域において、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３のすべてとチャネル層(ＧａＮ層)４の一部が除去された後に、高濃度ドーピングを行ったｎ＋-ＧａＮ層が、前記領域のチャネル層(ＧａＮ層)４上に積層された、電極・チャネル電子間の抵抗を低減するための構造が用いられている場合も、本発明の範囲内とする。
【００３９】
図５においては、ゲート電極６と障壁層との間に絶縁膜は挿入されていないが、ゲートリーク電流の低減その他の目的のために絶縁膜が挿入されている場合も、ソース・ゲート間領域およびゲート・ドレイン間領域における構造が上述の本発明による構造である限り、本発明の範囲内とする。
【００４０】
図５においては、基本障壁層３および上層障壁層２としてＡｌＧａＮ層を用いているが、上層障壁層２のバンドギャップが基本障壁層３のそれよりも大きいという条件が満たされている限り、これらの層がいかなる窒化物半導体である場合も、例えば、ＩｎＡｌＧａＮ等である場合も、本発明の範囲内とする。
【００４１】
本発明の構造上の特徴は、上層障壁層と絶縁膜の複合構造の設置にあるので、図５において、基本障壁層３より下の層がいかなる構造の窒化物半導体ＨＦＥＴの場合も、本発明の範囲内とする。例えば、チャネル層がＩｎＧａＮ等である場合も本発明の範囲内である。また例えば、基本障壁層(ＡｌＸＧａ１−ＸＮ層)３とチャネル層(ＧａＮ層)４との間に、チャネル電子の界面散乱を低減するために、１ｎｍ程度のＡｌＮ層を挿入してある場合も本発明の範囲内である。
【００４２】
本実施の形態例の典型的な構造として、次の構造を作製した。ソース・ゲート間領域およびゲート・ドレイン間領域においては、チャネル層(ＧａＮ層)４の上に、基本障壁層３として５ｎｍのＡｌ０．３Ｇａ０．７Ｎ層、その上に上層障壁層２として２ｎｍのＡｌＮ層を積層し、その上に総膜厚２０ｎｍのＡｌ２Ｏ３(１９ｎｍ)/Ｓｉ３Ｎ４(１ｎｍ）なる２層絶縁膜（Ｓｉ３Ｎ４膜が上層障壁層２の直上、Ｓｉ３Ｎ４膜は直下の窒化物半導体（上層障壁層２）と良質な界面を形成する）を用いた。また、ゲート電極６下には、上記の上層障壁層２および基本障壁層３の一部を削除することにより、４ｎｍのＡｌ０．３Ｇａ０．７Ｎ層を残した構造を用いた。この構造においては、ゲート電極６下の領域においてはチャネル電子濃度はほぼゼロとなり、ノーマリー・オフのデバイス動作の必要条件が満たされる一方、ソース・ゲート間領域およびゲート・ドレイン間領域においては高いチャネル電子濃度によって低いソース抵抗が実現され、ドレイン電流の大きなノーマリー・オフのデバイス動作が実現される。実際、上記構造の窒化物半導体ＨＦＥＴにおいて、５００ｍＡ/ｍｍなる、ノーマリー・オフの窒化物半導体ＨＦＥＴとして非常に高いドレイン電流が得られ、結果として、高利得のノーマリー・オフの窒化物半導体ＨＦＥＴが得られた。
【００４３】
以上の説明から明らかなように、窒化物半導体ＨＦＥＴにおいて、より高い利得を得るために、膜厚の小さい障壁層を用いながらも、高いチャネル電子濃度を得ることを可能とする窒化物半導体ＨＦＥＴ構造が、本発明により実現される。また、より高い利得を得るために、ソース・ゲート間領域下およびゲート・ドレイン間領域下においても、高濃度のチャネル電子を誘起することが可能な窒化物半導体ＨＦＥＴ構造が、本発明により実現される。その結果、高利得の窒化物半導体ＨＦＥＴが実現される。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る窒化物半導体ＨＦＥＴの一例であるＡｌＧａＮ/ＧａＮ  ＨＦＥＴの層構造を模式的に示す図である。
【図２】従来型の窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示す図である。
【図３】本発明に係る窒化物半導体ＨＦＥＴにおけるポテンシャル形状とチャネル電子分布の様子を模式的に示す図である。
【図４】本発明に係る窒化物半導体ＨＦＥＴの構造の一例を示す断面図である。
【図５】本発明に係る窒化物半導体ＨＦＥＴの構造の他の例を示す断面図である。
【符号の説明】
【００４５】
１：絶縁膜、２：上層障壁層(ＡｌＹＧａ１−ＹＮ層)、３：基本障壁層(ＡｌＸＧａ１−ＸＮ層)、４：チャネル層(ＧａＮ層)、５：ソース電極、６：ゲート電極、７：ドレイン電極。
【図１】
2007250950.tif 000003
【図２】
2007250950.tif 000004
【図３】
2007250950.tif 000005
【図４】
2007250950.tif 000006
【図５】
2007250950.tif 000007