(57)【要約】【課題】  マルチポートＤＲＡＭでのリフレッシュ制御方法及びその方法を利用するマルチポートメモリシステムを提供する。【解決手段】  共有されたメモリバンクと、その共有されたメモリバンクに接続され、複数のプロセッサーからのリフレッシュコマンドを共有されたメモリバンクに選択的に印加するリフレッシュコントローラと、を備えるマルチポートメモリシステム。【選択図】  図６
2007035039.tif 000002
【特許請求の範囲】
【請求項１】
共有されたメモリバンクと、
前記共有されたメモリバンクに接続され、複数のプロセッサーからのリフレッシュコマンドを前記共有されたメモリバンクに選択的に印加するリフレッシュコントローラと、を備えることを特徴とするマルチポートメモリシステム。
【請求項２】
前記リフレッシュコントローラは、
第１リフレッシュコマンドをキャンセルすることを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項３】
前記リフレッシュコントローラは、
第２リフレッシュコマンドの処理中には、第１リフレッシュコマンドをキャンセルすることを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項４】
前記リフレッシュコントローラに接続され、複数のコマンド信号を設定値と比較して、その比較結果を出力する比較器をさらに備え、
前記リフレッシュコントローラは、前記比較結果に応答して、前記共有されたメモリバンクにリフレッシュコマンドを選択的に印加することを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項５】
前記複数のプロセッサーからリフレッシュコマンドを受信する複数のコマンドデコーダと、
コマンドデコーダ及び比較器にそれぞれ対応して、対応するコマンド信号を受信する複数の入力バッファと、をさらに備えることを特徴とする請求項４に記載のマルチポートメモリシステム。
【請求項６】
前記比較器は、
チップ選択信号とモードレジスト設定値とを比較して、前記比較結果を出力することを特徴とする請求項４に記載のマルチポートメモリシステム。
【請求項７】
前記リフレッシュコントローラは、
前記モードレジスタ設定値に一致するチップ選択信号に対応するリフレッシュコマンドを印加することを特徴とする請求項６に記載のマルチポートメモリシステム。
【請求項８】
前記リフレッシュコントローラに接続され、前記共有されたメモリバンクでリフレッシュ動作が行われているか否かを表すリフレッシュフラグを発生させるリフレッシュフラグ発生器と、
前記リフレッシュコントローラに接続され、対応するリフレッシュコマンドに応答してリフレッシュされるアドレスをカウントする複数のリフレッシュカウンタと、をさらに備えることを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項９】
前記リフレッシュコントローラは、
第１リフレッシュコマンドの処理中には、前記リフレッシュフラグに応答して第２リフレッシュコマンドをキャンセルすることを特徴とする請求項８に記載のマルチポートメモリシステム。
【請求項１０】
前記リフレッシュコントローラは、
前記リフレッシュカウンタのカウント値を比較した結果に応答して、リフレッシュコマンドをキャンセルすることを特徴とする請求項８に記載のマルチポートメモリシステム。
【請求項１１】
前記リフレッシュコントローラは、
前記リフレッシュカウンタのカウント値が相異なる場合、リフレッシュコマンドをキャンセルすることを特徴とする請求項１０に記載のマルチポートメモリシステム。
【請求項１２】
前記複数のプロセッサーからリフレッシュコマンドを受信する複数のコマンドデコーダをさらに備えることを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項１３】
前記コマンドデコーダのうちの一つに対応する複数の個別メモリバンクをさらに備え、
前記リフレッシュコントローラは、前記個別メモリバンクに接続され、対応するコマンドデコーダからリフレッシュコマンドを受信して、前記個別メモリバンクに印加することを特徴とする請求項１２に記載のマルチポートメモリシステム。
【請求項１４】
前記リフレッシュコマンドは、
周期的リフレッシュ命令及びバーストリフレッシュ命令のうち少なくとも一つであることを特徴とする請求項１に記載のマルチポートメモリシステム。
【請求項１５】
複数のプロセッサーと、
前記プロセッサーに接続される共有されたメモリバンクと、を備え、
前記共有されたメモリバンクは、前記複数のプロセッサーのうちの一つのみからリフレッシュコマンドを受信することを特徴とするマルチポートメモリシステム。
【請求項１６】
前記プロセッサー及び前記共有されたメモリバンクに接続され、前記複数のプロセッサーのうちの一つのみから前記共有されたメモリバンクに前記リフレッシュコマンドを印加するリフレッシュコントローラをさらに備えることを特徴とする請求項１５に記載のマルチポートメモリシステム。
【請求項１７】
マルチポートメモリシステムのメモリバンクをリフレッシュする方法であって、
リフレッシュコマンドを受信するステップと、
前記メモリバンクのうち共有されたメモリバンクにリフレッシュコマンドを選択的に印加するステップと、を含むことを特徴とするマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【請求項１８】
前記リフレッシュコマンドを選択的に印加するステップは、
既定のプロセッサーから受信されるリフレッシュコマンドのみを印加することを特徴とする請求項１７に記載のマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【請求項１９】
前記リフレッシュコマンドを受信するステップは、
コマンド信号を受信するステップと、
前記コマンド信号とモードレジスタ設定値とを比較するステップと、をさらに含み、
前記リフレッシュコマンドを選択的に印加するステップは、
前記比較結果に応答して、前記リフレッシュコマンドを前記共有されたメモリバンクに選択的に印加することを特徴とする請求項１７に記載のマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【請求項２０】
異なるリフレッシュコマンドが前記共有されたメモリバンクに印加されているか否かを判断するステップをさらに含み、
前記リフレッシュコマンドを選択的に印加するステップは、
他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていれば、前記受信されたリフレッシュコマンドをキャンセルするステップと、
他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていなければ、前記受信されたリフレッシュコマンドを印加するステップと、
を含むことを特徴とする請求項１７に記載のマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【請求項２１】
前記他のリフレッシュコマンドが印加されているか否かを判断するステップは、
前記他のリフレッシュコマンドが前記共有されたメモリバンクに印加されているか否かを表すリフレッシュフラグを発生させるステップをさらに含み、
前記リフレッシュコマンドを選択的に印加するステップは、
前記リフレッシュフラグが、前記他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていることを表せば、前記受信されたリフレッシュコマンドをキャンセルし、
前記リフレッシュフラグが、前記他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていないことを表せば、前記リフレッシュコマンドを印加することを特徴とする請求項２０に記載のマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【請求項２２】
複数のコマンドデコーダによってデコーディングされたリフレッシュコマンドに応答して、リフレッシュされるアドレスをカウントするステップをさらに含み、
前記リフレッシュコマンドを選択的に印加するステップは、
前記リフレッシュされるアドレスをカウントした値が相異なるならば、前記リフレッシュコマンドをキャンセルし、
前記リフレッシュされるアドレスをカウントした値が相等しければ、前記リフレッシュコマンドを印加することを特徴とする請求項１７に記載のマルチポートメモリシステムのメモリバンクをリフレッシュする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、具体的には、マルチポートを持つＤＲＡＭでのリフレッシュ方法に関する。
【背景技術】
【０００２】
高い集積度及び比較的速い速度のためにダイナミックランダムアクセスメモリ（ＤｙｎａｍｉｃＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＤＲＡＭ）装置が広く使われている。一つのＤＲＡＭセルは一つのトランジスタ及び一つのキャパシタで構成される。したがって、ＤＲＡＭセルは、スタティックランダムアクセスメモリ（ＳｔａｔｉｃＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＳＲＡＭ）のような他のメモリ装置のセルより小さな面積を占める。それにより、多くのＤＲＡＭセルがＤＲＡＭ装置に集積されうる。
【０００３】
ＤＲＡＭセルに保存された電荷は、所定時間後に漏れ電流によって減少する。したがって、ＤＲＡＭセルは周期的にリフレッシュされなければならない。
【０００４】
ＤＲＡＭセルをリフレッシュする方法には、オートフレッシュ方法とセルフリフレッシュ方法とがある。オートリフレッシュ方法は、ＤＲＡＭの正常動作区間中に割り当てられた所定のタイミング区間でリフレッシュ動作が自動的に行われる方法である。セルフリフレッシュ動作は、ＤＲＡＭが待機モードにある時にリフレッシュが行われる方法である。
【０００５】
デュアルポートＲＡＭは、二つの入出力ポートを備えているメモリの一種である。二つの入出力ポートのうち、一つのポートには、例えば、自身のボード内のプロセッサーがアクセス可能であり、他の一つのポートには、例えば、バスを通じて他のボードでのアクセスを可能にする構造である。デュアルポートＲＡＭは、２個の入出力ポートを利用して相異なるプロセッサーとデータを送受信できる。
【０００６】
ところが、デュアルポートＲＡＭは、メモリセルとしてＳＲＡＭセルを使用する場合と、ＤＲＡＭセルを使用する場合とがある。メモリセルとしてＳＲＡＭセルを使用する場合は、１ビットの情報を保存するための単位メモリセルは、ラッチ構造をなす４個のトランジスタと、伝送ゲートとして作用する２個のトランジスタとで具現される。すなわち、一般的なＳＲＡＭは、ラッチ構造の単位メモリセルにデータを保存しているので、データを保存するためのリフレッシュ動作が要求されない。しかし、ＳＲＡＭの単位メモリセルは６個のトランジスタで具現されているので、１個のトランジスタと１個のキャパシタとで具現されるＤＲＡＭの単位メモリセルに比べて、占める面積が大きい。
【０００７】
一方、メモリセルとしてＤＲＡＭセルを利用するデュアルポートＲＡＭは、前述したように、メモリセルを周期的にリフレッシュする必要がある。
【０００８】
図１は、２個のプロセッサーによりアクセス可能な一般的なデュアルポートＤＲＡＭを示すブロック図である。
【０００９】
図１を参照すれば、デュアルポートＤＲＡＭ１０は、４個のメモリバンクで構成される。第１プロセッサー１２がメモリバンクＡ、Ｂ及びＣをアクセスし、第２プロセッサー１４がメモリバンクＣ及びＤをアクセスする。
【００１０】
この場合、メモリバンクＣは、第１プロセッサー１２及び第２プロセッサー１４により共有され、メモリバンクＣのメモリセルは、第１プロセッサー１２及び第２プロセッサー１４により独立的にリフレッシュ制御される。
【００１１】
一方、オートリフレッシュ命令は、優先権が最も高く設定され、あらゆる命令語に優先してＤＲＡＭに印加される。しかし、例えば、第１プロセッサー１２によりリフレッシュが進む途中に第２プロセッサー１４からリフレッシュ命令が印加されれば、第２プロセッサー１４からのリフレッシュ命令は、第１プロセッサー１２によるリフレッシュが完了する後まで遅延した後に行われる。この場合、第２プロセッサー１４がリフレッシュ後の他の動作命令を印加する時、第２プロセッサー１４によるリフレッシュが完了していない状態であれば、前記他の動作命令は行われないという問題が発生しうる。
【００１２】
また、第１プロセッサー１２によるリフレッシュが完了した後、第２プロセッサー１４によるリフレッシュが行われる場合、オートリフレッシュ実行を反復処理するようになって消費電力が増加するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、２個のプロセッサーにより共有されるメモリバンクのリフレッシュ制御時に、２個のプロセッサーによる命令の衝突なしにリフレッシュが行われうるリフレッシュ制御方法及びこれを利用したマルチポートメモリシステムを提供することである。
【００１４】
本発明が解決しようとする他の技術的課題は、マルチポートＤＲＡＭで相異なるプロセッサーによるリフレッシュ制御命令による誤動作を防止して消費電力を低減できるリフレッシュ制御方法及びこれを利用したマルチポートメモリシステムを提供することである。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の好適な実施の形態に係るマルチポートメモリシステムは、共有されたメモリバンク及びリフレッシュコントローラを備える。前記リフレッシュコントローラは、前記共有されたメモリバンクに接続され、複数のプロセッサーからのリフレッシュコマンドを前記共有されたメモリバンクに選択的に印加する。
前記リフレッシュコントローラは、第１リフレッシュコマンドをキャンセルできる。
【００１６】
前記リフレッシュコントローラは、第２リフレッシュコマンドの処理中には、第１リフレッシュコマンドをキャンセルできる。
【００１７】
本発明の好適な実施の形態に係るマルチポートメモリシステムは、前記リフレッシュコントローラに接続され、複数のコマンド信号を設定値と比較して、その比較結果を出力する比較器をさらに備える。前記リフレッシュコントローラは、前記比較結果に応答して、前記共有されたメモリバンクにリフレッシュコマンドを選択的に印加する。
【００１８】
本発明の好適な実施の形態に係るマルチポートメモリシステムは、前記複数のプロセッサーからリフレッシュコマンドを受信する複数のコマンドデコーダと、コマンドデコーダ及び比較器にそれぞれ対応して、対応するコマンド信号を受信する複数の入力バッファと、をさらに備える。
【００１９】
前記比較器は、チップ選択信号とモードレジスタ設定値とを比較して、前記比較結果を出力する。前記リフレッシュコントローラは、前記モードレジスタ設定値に一致するチップ選択信号に対応するリフレッシュコマンドを印加する。
【００２０】
本発明の好適な実施の形態に係るマルチポートメモリシステムは、前記リフレッシュコントローラに接続され、前記共有されたメモリバンクでリフレッシュ動作が行われているか否かを表すリフレッシュフラグを発生させるリフレッシュフラグ発生器と、前記リフレッシュコントローラに接続され、対応するリフレッシュコマンドに応答してリフレッシュされるアドレスをカウントする複数のリフレッシュカウンタと、をさらに備える。
【００２１】
前記リフレッシュコントローラは、第１リフレッシュコマンドの処理中には、前記リフレッシュフラグに応答して第２リフレッシュコマンドをキャンセルできる。
【００２２】
前記リフレッシュコントローラは、前記リフレッシュカウンタのカウント値を比較した結果に応答して、リフレッシュコマンドをキャンセルできる。前記リフレッシュコントローラは、前記リフレッシュカウンタのカウント値が相異なる場合、リフレッシュコマンドをキャンセルできる。
【００２３】
本発明の他の側面によるマルチポートメモリシステムは、複数のプロセッサーと、前記プロセッサーに接続される共有されたメモリバンクと、を備え、前記共有されたメモリバンクは、前記複数のプロセッサーのうちの一つのみからリフレッシュコマンドを受信する。
本発明の好適な実施の形態に係るマルチポートメモリシステムのメモリバンクをリフレッシュする方法は、リフレッシュコマンドを受信するステップと、前記メモリバンクのうち共有されたメモリバンクにリフレッシュコマンドを選択的に印加するステップと、を含む。
【００２４】
前記リフレッシュコマンドを選択的に印加するステップは、既定のプロセッサーから受信されるリフレッシュコマンドのみを印加できる。
【００２５】
前記リフレッシュコマンドを受信するステップは、コマンド信号を受信するステップと、前記コマンド信号とモードレジスタ設定値とを比較するステップと、をさらに含むことができる。前記リフレッシュコマンドを選択的に印加するステップは、前記比較結果に応答して、前記リフレッシュコマンドを前記共有されたメモリバンクに選択的に印加できる。
【００２６】
本発明の好適な実施の形態に係るマルチポートメモリシステムのメモリバンクをリフレッシュする方法は、異なるリフレッシュコマンドが前記共有されたメモリバンクに印加されているか否かを判断するステップをさらに含む。前記リフレッシュコマンドを選択的に印加するステップは、他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていれば、前記受信されたリフレッシュコマンドをキャンセルするステップと、他のリフレッシュコマンドが前記共有されたメモリバンクに印加されていなければ、前記受信されたリフレッシュコマンドを印加できる。
【発明の効果】
【００２７】
本発明によれば、２個のプロセッサーによるリフレッシュ命令の衝突がなくなる。したがって、マルチポートメモリシステムで相異なるプロセッサーによるリフレッシュ制御命令による誤動作を防止して消費電力を低減できる。
【発明を実施するための最良の形態】
【００２８】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する必要がある。
【００２９】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００３０】
図２は、本発明の好適な第１実施形態に係るデュアルポートメモリシステムを示す。
【００３１】
図２を参照すれば、本発明の好適な第１実施形態に係るデュアルポートメモリシステム２０は、複数のメモリセルをそれぞれ備える複数のメモリバンク２１、第１入力バッファ２２、第１命令デコーダ２３、リフレッシュ制御器２４、第２命令デコーダ２５、第２入力バッファ２６を備える。
【００３２】
図２の実施形態では、複数のメモリバンクのうちバンクＣが第１プロセッサー（図示せず）及び第２プロセッサー（図示せず）により共有されると仮定する。第１入力バッファ２２は、第１プロセッサーから入力される命令及びデータが入力され、第１命令デコーダ２３は、第１入力バッファ２２から受信された命令及びデータをデコーディングする。第２入力バッファ２６は、第２プロセッサーから入力される命令及びデータを入力され、第２命令デコーダ２５は、第２入力バッファ２６から受信された命令及びデータをデコーディングする。
【００３３】
リフレッシュ制御器２４は、第１命令デコーダ２３及び第２命令デコーダ２５に入力されるリフレッシュ命令のうちいずれか一つの命令デコーダから入力されるリフレッシュ命令のみを行って、他の命令デコーダから入力されるリフレッシュ命令はキャンセルする。例えば、リフレッシュ制御器２４は、第１命令デコーダ２３から入力されるＣバンクに対するリフレッシュ命令に応答してＣバンクをリフレッシュする。しかし、リフレッシュ制御器２４は、第２命令デコーダ２５から入力されるＣバンクに対するリフレッシュ命令はキャンセルする。
【００３４】
一方、リフレッシュ制御器２４は、第１プロセッサーが独占的に使用するＡバンク及びＢバンクの場合には、第１命令デコーダ２３から出力されるリフレッシュ命令によりリフレッシュを行うように制御し、第２プロセッサーが独占的に使用するＤバンクの場合には、第２命令デコーダ２５から出力されるリフレッシュ命令によりリフレッシュを行うように制御する。
【００３５】
すなわち、本発明の好適な第１実施形態では、デュアルポートＤＲＡＭ内のリフレッシュ制御器２４を利用して共有されたメモリ領域のリフレッシュは、既定の（予め定められた）プロセッサーのみにより制御されるように設定する。それにより、リフレッシュ命令の衝突による動作遅延、誤動作及び消費電力を防止する。
【００３６】
図３は、本発明の好適な第２実施形態に係るデュアルポートメモリシステムを示す。
【００３７】
図３の実施形態においても、Ａ及びＢバンクは、第１プロセッサー３２により独占的に使用され、Ｄバンクは、第２プロセッサー３３により独占的に使用され、Ｃバンクは、第１及び第２プロセッサー３２、３３により共有されると仮定する。
【００３８】
この時、第１プロセッサー３２及び第２プロセッサー３３は、Ｃバンクを独立的にアクセスできる。したがって、第１及び第２プロセッサー３２、３３は、それぞれＣバンクにデータ、アドレス信号を送受信し、命令信号を印加できる。しかし、命令信号のうち共有領域であるＣバンクに対するリフレッシュ命令信号は、第１プロセッサー３２のみ印加し、第２プロセッサー３３は印加しないように設定される。
【００３９】
すなわち、本発明の好適な第２実施形態では、メモリの共有領域に対するリフレッシュ命令はいずれか一つのプロセッサーのみで印加するようにメモリスペックとして設定する。
【００４０】
図４は、本発明の好適な第３実施形態に係るデュアルポートメモリシステムを示す。
【００４１】
図４を参照すれば、本発明の好適な第３実施形態に係るデュアルポートメモリシステム４０は、複数のメモリセルをそれぞれ備える複数のメモリバンク４１、第１入力バッファ４２、第１命令デコーダ４３、リフレッシュ制御器４４、第２命令デコーダ４５、第２入力バッファ４６及び比較器４７を備える。
【００４２】
複数のメモリバンクのうちバンクＣが第１プロセッサー及び第２プロセッサーにより共有される。第１入力バッファ４２は、第１プロセッサーから入力される命令信号をバッファリングし、第１命令デコーダ４３は、第１入力バッファ４２から入力された命令信号をデコーディングする。第２入力バッファ４６は第２プロセッサーから入力される命令信号をバッファリングし、第２命令デコーダ４５は第２入力バッファ４６から入力された命令信号をデコーディングする。比較器４７は、第１入力バッファ４２から入力されるチップ選択信号／ＣＳと第２入力バッファから入力されるチップ選択信号／ＣＳとを、ＥＭＲＳ（ＥｘｔｅｎｄｅｄＭｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コードと比較する。
【００４３】
ＥＭＲＳコードが第１入力バッファ４２から出力されたチップ選択信号／ＣＳと一致すれば、比較器４７は、リフレッシュ制御器４４に第１比較結果信号を出力し、リフレッシュ制御器４４は、第１比較結果信号に応答して第１命令デコーダ４３から入力されるリフレッシュ命令のみによってリフレッシュ命令を行う。また、ＥＭＲＳコードが第２入力バッファ４６から出力されたチップ選択信号／ＣＳと一致すれば、比較器４７は、リフレッシュ制御器４４に第２比較結果信号を出力し、リフレッシュ制御器４４は、第２比較結果信号に応答して第２命令デコーダ４５から入力されるリフレッシュ命令のみによってリフレッシュ命令を行う。
【００４４】
一方、上記の例示的な説明は、Ｃバンクに関するリフレッシュ制御時に、ＥＭＲＳコードによって設定されたプロセッサーの命令のみを行うように制御される例を説明する。そして、リフレッシュ制御器４４は、第１プロセッサーが独占的に使用するＡバンク及びＢバンクの場合には、第１命令デコーダ４３から出力されるリフレッシュ命令によりリフレッシュを行うように制御し、第２プロセッサーが独占的に使用するＤバンクの場合には、第２命令デコーダ４５から出力されるリフレッシュ命令によりリフレッシュを行うように制御する。
【００４５】
図５は、本発明の好適な第４実施形態に係るデュアルポートメモリシステムを示す。
【００４６】
図５を参照すれば、本発明の好適な第４実施形態に係るデュアルポートメモリシステム５０は、複数のメモリセルをそれぞれ備える複数のメモリバンク５１、第１入力バッファ５２、第１命令デコーダ５３、リフレッシュフラグ発生部５４、第２命令デコーダ５５、第２入力バッファ５６、第１リフレッシュカウンタ５７、リフレッシュ制御器５８、及び第２リフレッシュカウンタ５９を備える。
【００４７】
図５の実施形態においても、Ａバンク、Ｂバンクは第１プロセッサーにより独占的に使用され、Ｃバンクは第１プロセッサーと第２プロセッサーとにより共有して使用され、Ｄバンクは第２プロセッサーにより独占的に使用されると仮定する。
【００４８】
第１、第２入力バッファ５２、５６及び第１、第２命令デコーダ５３、５５は、それぞれ第１または第２プロセッサーから入力される命令信号をバッファリングしてデコーディングする。リフレッシュフラグ生成部５４は、第１命令デコーダ５３または第２命令デコーダ５５からリフレッシュ命令信号を入力されれば、論理ハイレベルのリフレッシュフラグを生成してリフレッシュ制御器５８に出力する。
【００４９】
第１リフレッシュカウンタ５７は第１命令デコーダ５３からリフレッシュ命令を受ければ、リフレッシュされるアドレスをカウントする。第２リフレッシュカウンタ５９は、第２命令デコーダ５５からリフレッシュ命令を受ければ、リフレッシュされるアドレスをカウントする。
【００５０】
リフレッシュ制御器５８は、第１及び第２プロセッサーが共有するメモリ領域（Ｃバンク）のオートリフレッシュ時に、第１命令デコーダ５３から出力された第１リフレッシュ命令、及び第２命令デコーダ５５から出力された第２リフレッシュ命令のうち、先に入力されたリフレッシュ命令を行って、後に入力されたリフレッシュ命令はキャンセルする。
【００５１】
例えば、リフレッシュ制御器５８は、先に入力されたリフレッシュ命令によりＣバンクがリフレッシュ実行中である場合には、リフレッシュ実行中に入力された他のリフレッシュ命令はキャンセルする。この場合、リフレッシュ制御器５８は、リフレッシュが実行中であるか否かの判断は、リフレッシュフラグ生成部５４でロジックハイのフラグが出力されるか否かによって判断できる。
【００５２】
また、リフレッシュ制御器５８は、第１及び第２命令デコーダ５３、５５から出力された第１及び第２リフレッシュ命令のうちのいずれか一つのリフレッシュ命令が入力されれば、先に入力されたリフレッシュ命令によりＣバンクがリフレッシュが完了したか否かを判断する。そして、既にリフレッシュが完了したならば、入力されたリフレッシュ命令をキャンセルする。リフレッシュ制御器５８は、第１リフレッシュカウンタ５７から入力された第１リフレッシュアドレスカウンタ値と第２リフレッシュカウンタ５９から入力された第２リフレッシュアドレスカウンタ値とを比較して、リフレッシュが完了したか否かを判断できる。
【００５３】
第１プロセッサー及び第２プロセッサーで行うリフレッシュ命令が周期的リフレッシュ命令である場合、いずれか一方のプロセッサーによりリフレッシュが完了したならば、他のプロセッサーによりリフレッシュ命令が印加される時、リフレッシュアドレスカウンタ値の差は１となる。また、第１プロセッサー及び第２プロセッサーで行うリフレッシュ命令がバーストリフレッシュ命令である場合、いずれか一方のプロセッサーによりリフレッシュが完了したならば、他のプロセッサーによりリフレッシュ命令が印加される時、リフレッシュアドレスカウンタ値の差は１より遥かに大きな数となる。そして、第１プロセッサー及び第２プロセッサーのうちいずれか一つのプロセッサーは、周期的リフレッシュ命令を印加し、他の一つのプロセッサーは、バーストリフレッシュ命令を印加する場合にも、いずれか一方のプロセッサーによりリフレッシュが完了したならば、他のプロセッサーによりリフレッシュ命令が印加される時、リフレッシュアドレスカウンタ値の差は１より遥かに大きな数となる。
【００５４】
したがって、リフレッシュ制御器５８は、第１リフレッシュカウンタ値と第２リフレッシュカウンタ値とが同一ならば、入力されたリフレッシュ命令を行い、第１リフレッシュカウンタ値と第２リフレッシュカウンタ値との差が１以上になれば、入力されたリフレッシュ命令をキャンセルする。
【００５５】
図６は、図５を参照して説明した本発明の好適な第４実施形態に係るリフレッシュ方法を示すフローチャートである。
【００５６】
図６を参照すれば、まずリフレッシュ命令が受信されれば（ステップＳ６１）、リフレッシュ制御器５８は、まずリフレッシュフラグ値を確認する（ステップＳ６２）。リフレッシュフラグ値がロジックハイであれば、入力されたリフレッシュ命令を取消す（ステップＳ６５）。そして、リフレッシュフラグ値がロジックローであれば、第１リフレッシュカウンタ５７及び第２リフレッシュカウンタ５９で第１リフレッシュアドレスカウンタ値及び第２リフレッシュアドレスカウンタ値を受信し（ステップＳ６３）、第１リフレッシュカウンタ値及び第２リフレッシュカウンタ値を比較する（ステップＳ６４）。この時、第１リフレッシュカウンタ値と第２リフレッシュカウンタ値とが同一ならば、入力されたリフレッシュ命令を行い（ステップＳ６６）、第１リフレッシュカウンタ値と第２リフレッシュカウンタ値との差が１以上の差であれば、入力されたリフレッシュ命令をキャンセルする（ステップＳ６５）。
【００５７】
本発明の好適な第４実施形態では、デュアルポートメモリシステムの各プロセッサーは、共有されたメモリ領域に対して各自独立的にリフレッシュ命令を行い、リフレッシュ制御器５８により先に入力されたリフレッシュ命令のみを行って後に入力されたリフレッシュ命令はキャンセルして、リフレッシュ命令の衝突による動作遅延及び誤動作を防止する。そして、重複されるリフレッシュ動作による消費電力も防止できる。
【００５８】
本発明は図面に図示された一実施形態を参照しながら説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００５９】
本発明は、マルチポートを持つＤＲＡＭに好適に用いられる。
【図面の簡単な説明】
【００６０】
【図１】２個のプロセッサーによりアクセス可能なマルチポートＤＲＡＭを示すブロック図である。
【図２】本発明の好適な第１実施形態に係るマルチポートメモリシステムを示す図面である。
【図３】本発明の好適な第２実施形態に係るマルチポートメモリシステムを示す図面である。
【図４】本発明の好適な第３実施形態に係るマルチポートメモリシステムを示す図面である。
【図５】本発明の好適な第４実施形態に係るマルチポートメモリシステムを示す図面である。
【図６】図５を参照して説明した本発明の好適な第４実施形態に係るリフレッシュ方法を示すフローチャートである。
【符号の説明】
【００６１】
２０  デュアルポートメモリシステム
２１  メモリバンク
２２  第１入力バッファ
２３  第１命令デコーダ
２４  リフレッシュ制御器
２５  第２命令デコーダ
２６  第２入力バッファ
【図１】
2007035039.tif 000003
【図２】
2007035039.tif 000004
【図３】
2007035039.tif 000005
【図４】
2007035039.tif 000006
【図５】
2007035039.tif 000007
【図６】
2007035039.tif 000008