(57)【要約】【課題】表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供ことを目的とする。【解決手段】マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、各画素に配置された半導体層４１と、半導体層４１を覆う第１絶縁膜４２と、半導体層４１と対向するように第１絶縁膜４２上に配置された導電膜４３と、導電膜４３を覆う第２絶縁膜４４と、第１絶縁膜４２及び第２絶縁膜４４を半導体層４１まで貫通する第１コンタクトホール４５と、第２絶縁膜４４を導電膜４３まで貫通する第２コンタクトホール４６と、を備えたことを特徴とする。【選択図】図３
2007101873.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された半導体層と、
前記半導体層を覆う第１絶縁膜と、
前記半導体層と対向するように前記第１絶縁膜上に配置された導電膜と、
前記導電膜を覆う第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜を前記半導体層まで貫通する第１コンタクトホールと、
前記第２絶縁膜を前記導電膜まで貫通する第２コンタクトホールと、
を備えたことを特徴とする表示装置。
【請求項２】
前記第１絶縁膜の膜厚は、１０００オングストローム以上であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２コンタクトホールは、３画素以内に１つ以上配置されることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記第１絶縁膜の膜厚は、１５００オングストローム以下であることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記半導体層は、ポリシリコンであることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記導電膜は、トランジスタのゲート電極であることを特徴とする請求項１に記載の表示装置。
【請求項７】
前記画素は、画素毎に独立島状に配置された第１電極と、複数の画素の前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に保持された光活性層と、を備えた表示素子を有することを特徴とする請求項１に記載の表示装置。
【請求項８】
前記光活性層は、有機活性層であることを特徴とする請求項７に記載の表示装置。
【請求項９】
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
画素毎に配置された画素回路と、
画素回路によって駆動制御される表示素子と、を備え、
前記画素回路は、前記表示素子に供給する電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ素子と、前記駆動トランジスタのゲート電極と定電位端子との間に接続された蓄積容量素子と、を含み、
前記駆動トランジスタおよび前記スイッチ素子は同一構造の薄膜トランジスタで構成され、前記駆動トランジスタおよび前記スイッチ素子のゲート電極と半導体層との間、及び、前記蓄積容量素子の電極間に、共通の絶縁膜を備えたことを特徴とする表示装置。
【請求項１０】
前記絶縁膜の膜厚は、１０００オングストローム以上であることを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記絶縁膜の膜厚は、１５００オングストローム以下であることを特徴とする請求項９に記載の表示装置。
【請求項１２】
前記表示素子は、
画素毎に独立島状に配置された第１電極と、
複数の画素の前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に保持された光活性層と、
を備えたことを特徴とする請求項８に記載の表示装置。
【請求項１３】
前記光活性層は、有機活性層であることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記半導体層は、ポリシリコンであることを特徴とする請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に係り、特に、画素回路内の薄膜トランジスタや蓄積容量素子における絶縁膜での層間ショートを抑制するための構造に関する。
【背景技術】
【０００２】
近年、平面表示装置として、有機エレクトロルミネッセンス（ＥＬ）表示装置が注目されている。この有機ＥＬ表示装置は、自発光性素子であることから、視野角が広く、バックライトを必要とせず薄型化が可能であり、消費電力が抑えられ、且つ応答速度が速いといった特徴を有している。
【０００３】
これらの特徴から、有機ＥＬ表示装置は、液晶表示装置に代わる、次世代平面表示装置の有力候補として注目を集めている。このような有機ＥＬ表示装置は、マトリクス状の画素毎に配置された画素回路と、この画素回路によって駆動制御される表示素子とを備えている。画素回路は、薄膜トランジスタや蓄積容量素子を含んでいる。例えば、表示素子に供給する電流量を制御する制御素子は、薄膜トランジスタによって構成されている。表示素子は、陽極と陰極との間に発光機能を有する有機化合物を含む有機活性層を保持している。
【０００４】
有機ＥＬ表示装置においては、液晶表示装置と比較して、画素回路に保持された映像信号の電位変化に敏感であるため、特に、画素回路内の薄膜トランジスタや蓄積容量素子において絶縁膜での層間ショートにより、表示不良が発生しやすい。一方で、ゲート電極及びＣｓ電極とポリシリコン膜との間に配置されたゲート絶縁膜の耐圧不良を抑制するための技術が開示されている（例えば、特許文献１及び特許文献２参照）。
【特許文献１】特開２００１−２９１８７０号公報
【特許文献２】特開２００３−１１５５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような層間ショートは、絶縁膜の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生するケースが多い。すなわち、絶縁膜の膜厚がパーティクルの粒径以下の場合、パーティクルを介して層間ショートが発生してしまう。また、絶縁膜の膜厚がパーティクルの粒径より若干厚い場合であっても、層間の電位差（例えば半導体層とこれに対向する電極との間の電位差）の増大に伴って、パーティクルを介して層間ショートを生ずるおそれがある。このような層間ショートの発生は、表示不良の発生を招く。
【０００６】
また、層間ショートに至らなくともパーティクルを介したソフトリークを生ずる場合がある。このようなソフトリークは、抵抗変動をもたらし、電位変化に敏感な有機ＥＬ表示装置においては、表示変動の発生を招くおそれがある。
【０００７】
したがって、従来の有機ＥＬ表示装置においては、製造歩留まりを向上しにくいといった課題を抱えている。
【０００８】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
この発明の第１の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された半導体層と、
前記半導体層を覆う第１絶縁膜と、
前記半導体層と対向するように前記第１絶縁膜上に配置された導電膜と、
前記導電膜を覆う第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜を前記半導体層まで貫通する第１コンタクトホールと、
前記第２絶縁膜を前記導電膜まで貫通する第２コンタクトホールと、
を備えたことを特徴とする。
【００１０】
この発明の第２の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
画素毎に配置された画素回路と、
画素回路によって駆動制御される表示素子と、を備え、
前記画素回路は、前記表示素子に供給する電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ素子と、前記駆動トランジスタのゲート電極と定電位端子との間に接続された蓄積容量素子と、を含み、
前記駆動トランジスタおよび前記スイッチ素子は同一構造の薄膜トランジスタで構成され、前記駆動トランジスタおよび前記スイッチ素子のゲート電極と半導体層との間、及び、前記蓄積容量素子の電極間に、共通の絶縁膜を備えたことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、表示品位の低下を招くことなく、製造歩留まりの改善が可能な表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の一実施の形態に係る表示装置について図面を参照して説明する。なお、この実施の形態では、表示装置として、自己発光型表示装置、例えば有機ＥＬ（エレクトロルミネッセンス）表示装置を例にして説明する。
【００１３】
有機ＥＬ表示装置１は、図１に示すように、画像を表示する表示エリア１０２を有する表示パネル１００を備えている。表示エリア１０２は、マトリクス状に配置された複数の画素ＰＸによって構成されている。各画素ＰＸは、画素回路１０及び画素回路１０によって駆動制御される表示素子２０を備えている。
【００１４】
画素回路１０は、例えば、オン画素とオフ画素とを電気的に分離しかつオン画素への映像信号を保持する機能を有する画素スイッチ、画素スイッチを介して供給される映像信号に基づき表示素子２０へ所望の駆動電流を供給する駆動トランジスタ、駆動トランジスタのゲート電極とソース電極との間の電位差を所定期間保持する蓄積容量素子、駆動トランジスタから表示素子２０への駆動電流の供給制御を行う出力スイッチなどを有している。これら画素スイッチ及び駆動トランジスタ、出力スイッチは、例えば薄膜トランジスタにより構成され、ここでは、半導体層にポリシリコンを用いている。
【００１５】
図２に示すように、表示素子２０は、自発光素子である有機ＥＬ素子によって構成されている。この表示素子２０は、第１電極２１と、第２電極２２と、光活性層として機能する有機活性層２３と、よって構成されている。図２に示した例では、表示パネル１００は、配線基板１２０上に配置された複数の表示素子２０をマトリクス状に備えている。なお、配線基板１２０は、ガラス基板やプラスチックシートなどの絶縁性支持基板上に、画素回路１０、走査線駆動回路、信号線駆動回路、各種配線（走査線、信号線、電源供給線等）などを備えて構成されたものとする。
【００１６】
第１電極２１は、画素ＰＸ毎に独立島状に配置され、ここでは陽極として機能する。第２電極２２は、複数の画素ＰＸの第１電極２１に対向して配置され、ここでは陰極として機能する。有機活性層２３は、第１電極２１と第２電極２２との間に保持され、少なくとも発光層を含んでいる。この有機活性層２３は、発光層以外の層として、例えば、ホール注入層、ホール輸送層、ブロッキング層、電子輸送層、電子注入層などを含んでもよい。
【００１７】
また、表示パネル１００は、表示エリア１０２において、少なくとも隣接する画素ＲＸ間を区画する隔壁３０を備えている。この隔壁３０は、各画素ＰＸを分離するよう形成することが望ましく、各第１電極２１の周縁に沿って格子状またはストライプ状に配置されている。
【００１８】
（第１実施形態）  
上述した画素回路１０は、薄膜トランジスタや蓄積容量素子を含んでいる。これらの薄膜トランジスタや蓄積容量素子は、図３に示すように、絶縁性支持基板４０上に配置された半導体層４１と、半導体層４１を覆うように配置された絶縁膜４２と、半導体層４１と対向するように絶縁膜４２上に配置された導電膜４３と、を備えている。
【００１９】
半導体層４１は、上述したように例えばポリシリコンである。薄膜トランジスタの構成においては、半導体層４１は、例えばそれぞれソース領域及びドレイン領域を有し、ソース領域およびドレイン領域の間にチャネル領域を備えている。導電膜４３は、半導体層４１のチャネル領域に対向して配置されたゲート電極であり、ＭｏＷなどの金属材料が用いられる。絶縁膜４２は、ゲート絶縁膜に相当する。
【００２０】
また、蓄積容量素子の構成においては、導電膜４３は、一方の電極として機能し、駆動トランジスタのゲート電極と同電位であり、また、半導体層４１は、他方の電極として機能し、例えば駆動トランジスタのソース電極と同電位である。絶縁膜４２は、層間絶縁膜に相当する。
【００２１】
この実施の形態においては、これら半導体層４１と導電膜４３との間に配置された絶縁膜４２の膜厚は、絶縁膜４２の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生する層間ショート（すなわち半導体層４１と導電膜４３とのショート）を抑制するように設定される。なお、ここで説明する絶縁膜４２の膜厚ｔとは、半導体層４１と導電膜４３との間に介在する絶縁膜４２の膜厚に相当し、換言すると、半導体層４１と導電膜４３とのギャップに相当する。
【００２２】
すなわち、発明者らは、絶縁層４２に混入するパーティクルの粒径分布を計測したところ、ほぼ正規分布していることを見出し、さらに、製造歩留まりの低下を招くような頻度で層間ショートを生じ得る最大粒径が約９００オングストロームであることを見出した。そして、絶縁膜４２の膜厚は、パーティクルの最大粒径より大きく設定する必要があり、最大粒径の１．１倍以上に設定することが望ましいと推定した。
【００２３】
続いて、発明者らは、絶縁膜４２の膜厚に対して、絶縁膜４２に混入したパーティクルに起因した層間ショートによる不良率の関係を測定した。図４に示すように、絶縁膜４２の膜厚が１０００オングストローム以上になると、飛躍的に不良率が低減され、例えば、絶縁膜４２の膜厚が１０００オングストロームのとき、不良率は１０％程度であった。さらに、絶縁膜４２の膜厚が１１００オングストローム以上となると、不良率は５％程度となり、十分に製造歩留まりを改善することが可能となる。
【００２４】
つまり、絶縁膜４２の膜厚は、混入したパーティクルの最大粒径（約９００オングストローム）の１．１倍以上に設定することが望ましいとする上述したような推定の裏付けが、図４に示したような測定結果に基づいて得られたことになる。
【００２５】
また、絶縁層４２の膜厚を１０００オングストローム以上に設定することにより、層間ショートに至らない程度のソフトリークについても、十分に抑制できたことが確認された。
【００２６】
なお、図４に示した結果からも明らかなように、絶縁膜４２の膜厚が厚くなるほど、パーティクルに起因した層間ショートによる不良率は低減する。しかしながら、絶縁膜４２の膜厚を厚くすることは、製造歩留まりの低下を招く原因となり得る。また、絶縁膜４２の膜厚が厚すぎると、薄膜トランジスタとしての機能あるいは蓄積容量素子としての機能を十分維持することができず、表示品位の低下を招くおそれがある。このため、絶縁膜４２の膜厚は、製造歩留まり及び表示品位の低下を招くことのないように設定されることが望ましく、１５００オングストローム以下、より好ましくは１４００オングストローム以下に設定されている。
【００２７】
要するに、半導体層４１と導電膜４３との間の絶縁膜４２の膜厚は、１０００オングストローム以上、より好ましくは１１００オングストローム以上に設定されることにより、パーティクルに起因した層間ショートを抑制することが可能となり、また、絶縁膜４２の膜厚は、１５００オングストローム以下、より好ましくは１４００オングストローム以下に設定されることにより、製造歩留まり及び表示品位の低下を抑制することが可能となる。
【００２８】
（第２実施形態）  
この第２実施形態において、第１実施形態と同一の構成要素については同一の参照符号を付して詳細な説明を省略する。
【００２９】
上述した画素回路１０に含まれる薄膜トランジスタや蓄積容量素子は、図５に示すように、絶縁性支持基板４０上に配置された半導体層４１と、半導体層４１を覆うように配置された第１絶縁膜４２と、半導体層４１と対向するように第１絶縁膜４２上に配置された導電膜４３と、導電膜４３を覆うように配置された第２絶縁膜４４と、第１絶縁膜４２及び第２絶縁膜４４を半導体層４１まで貫通する第１コンタクトホール４５と、を備えている。この第１コンタクトホール４５は、例えば、薄膜トランジスタの電極と半導体層４１とを接続するための開口である。
【００３０】
このような構成においては、第１コンタクトホール４５を形成した後の洗浄工程において、洗浄用の水流などにより第１コンタクトホール４５を介して半導体層４１が帯電する場合がある。このような帯電は、半導体層４１と導電膜４３との間に電位差を形成する。このため、表示パネルの製造過程において、絶縁膜４２にパーティクルが混入した場合、このパーティクルを介して半導体層４１と導電膜４３との間での静電気破壊を生じやすい。
【００３１】
そこで、この第２実施形態に係る薄膜トランジスタや蓄積容量素子は、第２絶縁膜４４を導電膜４３まで貫通する第２コンタクトホール４６を備えている。これにより、洗浄用の水流などにより第１コンタクトホール４５を介して半導体層４１が帯電したとしても、同様に、第２コンタクトホール４６を介して導電膜４３も帯電する。このため、半導体層４１と導電膜４３との間に高電位差が形成されにくくなり、パーティクルを介して半導体層４１と導電膜４３との間での静電気破壊を抑制することが可能となる。
【００３２】
この第２実施形態においても、絶縁膜４２の膜厚は、１０００オングストローム以上に設定される。このため、第１実施形態と同様に、絶縁膜４２の形成工程あるいはそれ以前の工程で発生したパーティクルに起因して発生する層間ショートを抑制することが可能となるのに加えて、上述したように、表示パネル１００の製造過程における半導体層４１と導電膜４３との間での静電気破壊を抑制することが可能となる。また、絶縁膜４２の膜厚は、製造歩留まり及び表示品位の低下を抑制するために、１５００オングストローム以下に設定することが望ましい。
【００３３】
なお、この第２コンタクトホール４６は、第２絶縁膜４４に第１コンタクトホール４５を形成する工程で同時に形成可能である。このため、第２コンタクトホール４６を形成するための別途の工程が不要であり、製造歩留まりの低下を招くことはない。
【００３４】
また、この第２コンタクトホール４６には、第２絶縁膜４４を形成した後に成膜される絶縁材料や金属材料を充填した充填部４７が配置される。例えば、第１コンタクトホール４５を介して半導体層４１に接続される電極４８を形成するための金属材料を成膜する工程において、第２コンタクトホール４６に金属材料を充填する。その後、金属材料のパターニングにより、第１コンタクトホール４５に配置された電極４８を形成するとともに第２コンタクトホール４６に充填された充填部４７を形成する。この充填部４７は、導電膜４３と同電位の各種配線や他の電極と接続されても良いし、いずれとも接続されなくても良い。このため、第２コンタクトホール４６に充填部４７を形成するための別途の工程が不要であり、製造歩留まりの低下を招くことはない。
【００３５】
尚、薄膜トランジスタにおける導電膜４３上に設けられる第２コンタクトホール４６は、必ずしもゲート電極に対応した位置に設ける必要はなく、制御線上に配置してもよい。また、第２コンタクトホール４６は、少なくとも３画素以内に１つ以上設けることが望ましく、１画素以上３画素以内に１つ設けることが望ましい。
【００３６】
（第３実施形態）  
第３実施形態に係る表示パネル１００は、各画素ＰＸに電流駆動方式の画素回路１０を備えている。すなわち、図６に示すように、画素回路１０は、表示素子２０に供給する電流量を制御する駆動トランジスタＴｒと、サンプル・ホールドスイッチとして機能する第１スイッチ素子Ｓｗ１及び第２スイッチ素子Ｓｗ２と、蓄積容量素子Ｃｓと、を含んでいる。さらに、画素回路１０は、駆動トランジスタＴｒから表示素子２０への駆動電流の供給制御をする第３スイッチ素子Ｓｗ３を含んでいる。第１スイッチ素子Ｓｗ１は、駆動トランジスタＴｒのゲート電極とドレイン電極との間に接続されている。蓄積容量素子Ｃｓは、駆動トランジスタＴｒのゲート電極と定電位端子、ここでは駆動トランジスタＴｒのソース電極との間に接続されている。
【００３７】
これら駆動トランジスタＴｒ、第１スイッチ素子Ｓｗ１、第２スイッチ素子Ｓｗ２、及び、第３スイッチ素子Ｓｗ３は、薄膜トランジスタによって構成され、その半導体層は、ポリシリコンによって形成されている。
【００３８】
少なくとも駆動トランジスタＴｒ、第１スイッチ素子Ｓｗ１、及び、蓄積容量素子Ｃｓは、例えば、図７に示すように、接続されている。すなわち、第１スイッチ素子Ｓｗ１のソース電極ＳＳは、駆動トランジスタＴｒのドレイン電極ＴＤに接続されている。駆動トランジスタＴｒのソース電極ＴＳは、蓄積容量素子Ｃｓの半導体層Ｃ４１に接続され、且つ定電位端子に接続されている。第１スイッチ素子Ｓｗ１のドレイン電極ＳＤは、駆動トランジスタＴｒのゲート電極Ｔ４３及び蓄積容量素子Ｃｓの電極Ｃ４３に接続されている。
【００３９】
このような構成において、駆動トランジスタＴｒの半導体層Ｔ４１とゲート電極Ｔ４３との間、第１スイッチ素子Ｓｗ１の半導体層Ｓ４１とゲート電極Ｓ４３との間、及び、蓄積容量素子Ｃｓの半導体層Ｃ４１と電極Ｃ４３との間には、共通の絶縁膜４２が配置されている。すなわち、駆動トランジスタＴｒのゲート絶縁膜、第１スイッチ素子Ｓｗ１のゲート絶縁膜、及び、蓄積容量素子Ｃｓの層間絶縁膜は、同一の絶縁膜４２によって形成されている。
【００４０】
そして、この絶縁膜４２の膜厚は、第１実施形態と同様に、パーティクルに起因して発生する層間ショートを抑制するために、１０００オングストローム以上に設定される。また、絶縁膜４２の膜厚は、製造歩留まり及び表示品位の低下を抑制するために、１５００オングストローム以下に設定することが望ましい。
【００４１】
このように、絶縁膜４２の膜厚が変更になったとき、表示素子２０に供給する電流量を制御するための駆動トランジスタＴｒのゲート電位すなわち図中のＡ点の電位が変動する場合がある。このような電位変動は、表示素子２０に供給する電流量のばらつきを招き、表示品位の低下を招くおそれがある。
【００４２】
このため、駆動トランジスタＴｒ及び第１スイッチ素Ｓｗ１ゲート絶縁膜と、蓄積容量素子Ｃｓの層間絶縁膜とを同一工程で形成した絶縁膜４２によって構成することにより、層間ショート対策で絶縁膜４２の膜厚が変更になったとしても、スイッチングノイズ（制御線１のオン・オフ動作に伴う）による駆動トランジスタＴｒのＡ点の電位変動を抑制することができる。このため、表示素子２０に安定して電流を供給することができ、表示品位の低下を抑制することが可能となる。
【００４３】
制御線１のスイッチング動作に伴うＡ点の電位変動ΔＶについては、駆動トランジスタＴｒ及び第１スイッチ素子Ｓｗ１のゲート容量をそれぞれＣ１及びＣ２とし、蓄積容量素子Ｃｓの容量をＣ３とし、制御線１の振幅をＶｄとすると、
ΔＶ＝（Ｃ２／（２・Ｃ３＋２・Ｃ１−Ｃ２））・Ｖｄ
であらわされる。このため、駆動トランジスタＴｒ、第１スイッチ素Ｓｗ１、及び、蓄積容量素子Ｃｓの絶縁膜４２を共通化し、膜厚が常に一定であれば、仮に絶縁膜４２の膜厚が変更になったとしても、ΔＶは維持される。
【００４４】
一方、例えば駆動トランジスタＴｒ及び第１スイッチ素子Ｓｗ１のゲート絶縁膜と、蓄積容量素子Ｃｓの層間絶縁膜とが別々であった場合、ゲート絶縁膜の膜厚のみ層間ショート対策でｋ倍すると、ΔＶは、（（２・ｋ・Ｃ３＋２・Ｃ１−Ｃ２）／（２・Ｃ３＋Ｃ１−Ｃ２））倍となる。
【００４５】
このように、第３実施形態においては、製造過程で発生するパーティクルに起因した層間ショートを抑制するために絶縁膜４２の膜厚を適宜変更しても、駆動トランジスタのゲート電位の変動を抑制することができる。このため、工程毎にパーティクルの粒径分布が変化しても、これに応じて適宜最適な膜厚の絶縁膜４２を形成するように絶縁膜４２の成膜条件を変更するのみで対応することができ、大幅な設計変更なしに高い製造歩留まりを維持することができる。
【００４６】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【００４７】
例えば、上述した実施の形態では、表示装置として有機ＥＬ表示装置を例に説明したが、この発明は、液晶表示装置にも適用可能である。すなわち、表示パネルにおいて、各画素は、画素電極と対向電極との間に液晶層を保持した表示素子と、画素電極に所定の電位を書き込むためのスイッチ素子としての薄膜トランジスタと、蓄積容量素子とを備えている。このような薄膜トランジスタにおけるゲート絶縁膜、及び、蓄積容量素子における層間絶縁膜は、１０００オングストローム以上の膜厚を有するように形成することにより、製造工程で混入したパーティクルに起因した層間ショートを抑制することができる。なお、液晶表示装置の表示パネルにおいては、有機ＥＬ表示装置の表示パネルと比較して、各画素に配置される素子数が少ないため、図３に示したような絶縁膜の膜厚に対する不良率を測定したとき、全体的に不良率は小さく抑えられ、ゲート絶縁膜及び層間絶縁膜を１０００オングストローム以上に設定することにより、不良率は約５％以下に抑えられる。
【図面の簡単な説明】
【００４８】
【図１】図１は、この発明の一実施の形態に係る有機ＥＬ表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した表示パネルの各画素に配置された表示素子の構造を概略的に示す断面図である。
【図３】図３は、第１実施形態における画素回路のゲート絶縁膜または層間絶縁膜の構造を説明するための断面図である。
【図４】図４は、ゲート絶縁膜または層間絶縁膜の膜厚に対する層間ショートの不良率の関係を示す図である。
【図５】図５は、第２実施形態における画素回路のゲート絶縁膜または層間絶縁膜の構造を説明するための断面図である。
【図６】図６は、第２実施形態における画素回路の等価回路を示す図である。
【図７】図７は、第３実施形態における画素回路のゲート絶縁膜または層間絶縁膜の構造を説明するための断面図である。
【符号の説明】
【００４９】
１０…画素回路、２０…表示素子、２１…第１電極、２２…第２電極、２３…有機活性層、３０…隔壁、４０…支持基板、４１…半導体層、４２…絶縁膜（第１絶縁膜）、４３…導電膜、４４…第２絶縁膜、４５…第１コンタクトホール、４６…第２コンタクトホール、１００…表示パネル、１０２…表示エリア、１２０…配線基板、ＰＸ…画素、Ｃｓ…蓄積容量素子、Ｔｒ…駆動トランジスタ、Ｓｗ１…第１スイッチ素子、Ｓｗ２…第２スイッチ素子、Ｓｗ３…第３スイッチ素子
【図１】
2007101873.tif 000003
【図２】
2007101873.tif 000004
【図３】
2007101873.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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