(57)【要約】【課題】リーク電流を低減した省電力型の半導体装置を提供する。【解決手段】複数の素子形成領域と、前記複数の素子形成領域にわたって形成されるゲート電極と、前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の素子形成領域と、
前記複数の素子形成領域にわたって形成されるゲート電極と、
前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、
前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、
前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の方向と前記第２の方向は直交する方向であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の素子形成領域上には、複数の前記ゲート電極が形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記複数のゲート電極に対して、前記低電圧領域が形成される側がそれぞれ同じであることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の複数の素子形成領域上に、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、
前記第１の素子形成領域と前記第２の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第１の領域および第２の領域をそれぞれ形成する領域形成工程と、
前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタを有する半導体装置、および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話等のモバイル機器の需要が増大するにつれ、モバイル機器用ＬＳＩの市場規模が急速に拡大している。大部分のモバイル機器はバッテリー駆動であり、無駄な電力消費はバッテリーの大容量化を必要とし、またバッテリー寿命を短くする。このため、上記のモバイル機器に組み込まれるＬＳＩ等の半導体装置には、高速動作に加え、低消費電力であることが望まれている。
【０００３】
トランジスタを含む半導体装置の低消費電力化を図るためには、トランジスタのリーク電流を減少させることが好ましく、例えば、待機時のリーク電流（スタンバイリーク）を減少させることが好ましい。
【０００４】
図１はＮＭＯＳトランジスタの待機時のリーク電流を説明する図である。図１を参照するに、当該ＭＯＳトランジスタは、基板の素子形成領域（アクティブ領域）１に形成された、ソース領域２とドレイン領域３を有している。当該ソース領域２とドレイン領域３の間のチャネル上には、ゲート絶縁膜４を介してゲート電極５が形成されている。
【０００５】
例えば、待機リーク電流の成分としては、ドレイン領域３からソース領域２側に流れるサブスレッショルドリーク（ＩＳ）、ドレイン領域３から基板（素子形成領域１）側に流れる基板電流（ＩＢ）、および基板側からゲート電極５に流れるゲートリーク（ＩＧ）の３種類が知られている。また、ドレイン領域３から基板側に流れるＩＢ成分には、ドレイン領域と基板のpn接合の逆バイアスリーク成分と、ゲート近傍のドレイン領域端部との間で作られる電界によってドレイン領域端部が空乏または反転することによって誘起されるゲート誘起ドレインリーク（Gate Induced Drain Leakage；ＧＩＤＬ)がある。
【０００６】
図２は、ＰＭＯＳおよびＮＭＯＳトランジスタにおける上記のリーク電流の成分の内訳の一例を示すグラフである。図２に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのリーク電流の成分は、ＩＳ成分とＧＩＤＬ（ＩＢ成分）が支配的である。ＬＳＩのプロセス技術により異なるが、例えば、０．１８μｍノードでは、ＩＧ成分はＩＳやＧＩＤＬ（ＩＢ）と比べて二桁程度小さく、全体のリーク電流としては無視できる。ＮＭＯＳ、ＰＭＯＳのどちらにおいても、待機時（スタンバイ時）にゲートに対して高電圧となる領域から基板側に流れるリーク電流が問題となる。
【０００７】
例えば、上記のＩＳ成分を抑制する場合に、例えば、ポケット領域と呼ばれる、素子形成領域と同じ導電型であって素子形成領域より不純物濃度の高い不純物拡散領域を形成する方法があることが知られている。上記のポケット領域が形成されることで、トランジスタの閾値電圧が制御されるとともにリーク電流のＩＳ成分が抑制される効果を奏する。例えば、当該ポケット領域は、図１のソース領域２の近傍（ポケット領域２Ａ）と、ドレイン領域３の近傍（ポケット領域３Ａ）に、斜めに不純物（イオン）を注入することで（例えば特許文献１〜３参照）形成される。
【特許文献１】特許第３３９４２０４号公報
【特許文献２】特許第２７８７９０８号公報
【特許文献３】特公平７−８９５８７号公報
【特許文献４】特開２０００−１５６５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記のポケット領域を形成することによって、リーク電流のＩＳ成分を低減させる一方でＩＢ成分（ＧＩＤＬ）を増大させてしまう場合があり、リーク電流全体を低減させることが困難となる場合があった。
【０００９】
例えば、ポケット領域の不純物は、ゲート端部の基板内部領域で不純物濃度を高くするため、リーク電流のＩＢ成分（ＧＩＤＬ）を増大させる原因となってしまい、リーク電流全体で考えるとリーク電流を低下させる効果は小さくなってしまうか、もしくは逆にリーク電流を増大させてしまう懸念がある。
【００１０】
この場合、ポケット領域をゲート領域側とドレイン領域側とで非対称に形成することで、リーク電流をより効果的に低減することができる。例えば、一般的なＮＭＯＳトランジスタ単体で考えると、ソース領域側には電圧が印加されない（低電圧である）ので、実質的にＧＩＤＬは発生することがない。そこで、電圧が印加されない（低電圧の）ソース領域側にポケット領域を形成し、電圧が印加される（高電圧の）ドレイン領域にはポケット領域を形成しないことで、ＩＳ成分を抑制するとともにＩＢ成分（ＧＩＤＬ）の増大を抑制することができる。
【００１１】
このように、ゲート電極からみてチャネルのドレイン領域側とソース領域側で不純物濃度を変えた非対称チャネルＭＯＳの構造が提案されていた（例えば特許文献４参照）。
【００１２】
しかし、複数のＭＯＳトランジスタを含む従来の論理セル（論理回路ブロック）においては、複数のポケット領域が形成される領域（スタンバイ時に低電圧となる領域近傍）同士が、基板上ですべてゲート電極に対して同じ方向に存在するとは限らない。同様に、複数のポケット領域が形成されない領域（スタンバイ時に高電圧となる領域近傍）同士が、基板上ですべてゲート電極に対して同じ方向に存在するとは限らない。
【００１３】
例えば、ポケット領域を形成する部分とポケット領域を形成しない部分が同じ方向を向いている場合には、イオンの斜め注入において、ポケット領域を形成しない部分をマスクする必要が生じてしまう。このため、斜めイオン注入のための複雑な形状のマスクが必要となり、製造コストが増大してしまう。
【００１４】
また、ポケット領域を形成する複数の部分が同じ方向を向いていない場合には、ポケット領域を形成するための斜めイオン注入を、イオン注入の方向を変更して複数回行う必要が生じる。この場合、ポケット領域が形成されない部分のマスクもイオンの注入毎に行う必要が生じてしまい、製造コストが増大してしまう。
【００１５】
そこで、本発明は、上記の問題を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを統括的課題としている。
【００１６】
本発明の具体的な課題は、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の第１の観点では、上記の課題を、複数の素子形成領域と、前記複数の素子形成領域にわたって形成されるゲート電極と、前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置により、解決する。
【００１８】
本発明によれば、リーク電流を低減した省電力型の半導体装置を提供することが可能となる。
【００１９】
また、本発明の第２の観点では、上記の課題を、半導体基板の複数の素子形成領域上に、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、前記第１の素子形成領域と前記第２の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第１の領域および第２の領域をそれぞれ形成する領域形成工程と、前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００２０】
本発明によれば、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
【発明の効果】
【００２１】
本発明によれば、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
本発明に係る半導体装置は、複数の素子形成領域と、前記複数の素子形成領域にわたって形成されるゲート電極と、前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴としている。
【００２３】
上記の半導体装置では、前記第１の素子形成領域に、イオンの斜め注入によって前記ポケット領域を形成する場合に、前記第２の素子形成領域では、前記第１の方向と異なる前記第２の方向に延伸したゲート電極がマスクとなる。そのため、該第２の素子形成領域に実質的にポケット領域が形成されないようにすることができる。
【００２４】
このため、上記の半導体装置では、単純な構造のマスクを用いた１回の斜めイオン注入によって、前記低電圧領域近傍のポケット領域が容易に形成される。すなわち、ゲート電極が異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される効果を奏する。
【００２５】
例えば、図３は、素子形成領域にポケット領域を形成するためのイオンの斜め注入の工程を模式的に示す図である。図３を参照するに、素子形成領域１０１に形成された、ゲート絶縁膜１０２上にはゲート電極１０３が形成されている。また、前記素子形成領域１０１には、前記ゲート電極１０３を挟んで低濃度不純物拡散領域（ＬＤＤ）１０４がそれぞれ形成されている。
【００２６】
ここで、ゲート電極１０３をマスクにして、基板（ゲート電極の上端）に対して斜めにイオンを注入することで、ポケット領域となる高濃度不純物拡散領域１０５が形成される。当該高濃度不純物拡散領域１０５は、低濃度不純物拡散領域１０４と異なる導電型であって、かつ、素子形成領域より濃度が高くなるように形成される。この場合、本発明による半導体装置では、ゲート電極が異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される。例えば、前記第１の方向と前記第２の方向が直交する方向とされることで、実質的に第１の素子形成領域にのみポケット領域が形成される。
【００２７】
本発明による半導体装置では、前記第１の素子形成領域では、待機時（スタンバイ時）、すなわちソース領域とドレイン領域が実質的に非導通状態である場合において、当該ソース領域とドレイン領域のうち、低電圧（電圧が印加されない）側の近傍にのみポケット領域が形成されている。また、待機時に高電圧となる側の近傍にはポケット領域が形成されていない。
【００２８】
なお、以下の文中では、トランジスタの待機時（スタンバイ時）、すなわちソース領域とドレイン領域が実質的に非導通状態である場合において、当該ソース領域とドレイン領域のうち、電圧が低い領域（または電圧が印加されない側）を低電圧領域、電圧が高い領域（または電圧が印加される領域）を高電圧領域という。
【００２９】
上記の第１の素子形成領域では、リーク電流のＩＳ成分（ドレイン領域からソース領域側に流れるサブスレッショルドリーク）が抑制されるとともに、リーク電流のＩＢ成分（ドレイン領域から基板側に流れる基板電流、例えばＧＩＤＬなど）の増大が抑制される。
【００３０】
一方で、前記第２の素子形成領域では、前記第１の素子形成領域にポケット領域が形成される場合のイオンの斜め注入において、前記ゲート電極がマスクとなってポケット領域が形成されることがない。このため、高電圧領域近傍にポケット領域が形成されることが防止され、リーク電流のＩＢ成分が増大することが抑制される。
【００３１】
例えば上記の半導体装置は、半導体基板の複数の素子形成領域上に、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、前記第１の素子形成領域と前記第２の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第１の領域および第２の領域をそれぞれ形成する領域形成工程と、前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を含む方法により、製造される。
【００３２】
上記の製造方法は、ポケット形成工程において、単純な構造のマスクを用いた１回の斜めイオン注入によって、低電圧領域近傍にポケット領域が容易に形成される特徴を有している。このため、従来に比べて、リーク電流が抑制された半導体装置を、単純な工程で製造コストを抑制して製造することが可能となる効果を奏する。
【００３３】
次に、上記の本発明による半導体装置の構成の例について、従来の半導体装置の構成を例にとってその差異を明らかにしながら説明する。
【実施例１】
【００３４】
図４Ａは、従来の半導体装置１００のレイアウトを示す図であり、図４Ｂはその回路図である。図４Ａ、４Ｂを参照するに、本図に示す半導体装置１００では、２つのＭＯＳトランジスタによりインバータ（ＣＭＯＳインバータ）が構成されている。
【００３５】
半導体基板Ｗ１には、それぞれ導電型が異なる素子形成領域ａ１、ａ２が形成され、該素子形成領域ａ１、ａ２に渡って該素子形成領域ａ１、ａ２上に、ゲート電極ｇ１が形成されている。前記素子形成領域ａ１には、ゲート電極ｇ１を挟んで対向するようにソース領域ｓ１とドレイン領域ｄ１が形成され、（ＮＭＯＳ）トランジスタｔｒ１が構成されている。同様に、前記素子形成領域ａ２には、ゲート電極ｇ１を挟んで対向するようにソース領域ｓ２とドレイン領域ｄ２が形成され、当該トランジスタｔｒ１と異なる導電型の（ＰＭＯＳ）トランジスタｔｒ２が構成されている。
【００３６】
また、前記ゲート電極ｇ１には、入力ライン（Ａ）に接続される引き出し線ｌ３が接続されている。また、前記ドレイン領域ｄ１、ｄ２には、出力ライン（Ｘ）に接続される共通の引き出し線ｌ２が接続されている。
【００３７】
また、前記ソース領域ｓ２には、電源ライン（ＤＤ）に接続される引き出し線ｌ４が、前記ソース領域ｓ１には、接地ライン（ＳＳ）に接続される引き出し線ｌ１が、それぞれ接続されている。
【００３８】
上記の構造において、前記ソース領域ｓ１、ｓ２の近傍には、それぞれポケット領域ｐ１、ｐ２が形成されている。この場合、先に説明したように、高電圧領域となるドレイン領域ｄ１、ｄ２近傍にはポケット領域を形成せず、低電圧領域となるソース領域ｓ１、ｓ２近傍にポケット領域を形成することで、待機時のリーク電流を効果的に抑制することが可能になっている。
【００３９】
上記の論理セル（論理回路ブロック）においては、２つの素子形成領域において、ゲート電極に対してポケット領域が形成される部分（低電圧領域）が同じ側にあるため、図３に示したようなイオンの斜め注入を１回行うことによって、ポケット領域を形成することができる。
【００４０】
しかし、従来の論理セルのレイアウトでは、ポケット領域を形成する領域（低電圧領域）が同じ方向を向いていない場合があり、イオンの斜め注入が問題となる場合があった。この例について、図５Ａ、図５Ｂに基づき説明する。
【００４１】
図５Ａは、従来の半導体装置２００のレイアウトを示す図であり、図５Ｂはその回路図である。図５Ａ、５Ｂを参照するに、本図に示す半導体装置２００では、４つのＭＯＳトランジスタにより、２入力ＮＡＮＤ（２ＮＡＮＤ）回路が構成されている。
【００４２】
半導体基板Ｗ２には、それぞれ導電型が異なる素子形成領域ａ３、ａ４が形成され、該素子形成領域ａ３、ａ４に渡って該素子形成領域ａ３、ａ４上に、２つのゲート電極ｇ３、ｇ４が平行となるようにして形成されている。
【００４３】
前記素子形成領域ａ３には、前記ゲート電極ｇ３を挟んで対向するようにソース領域ｓ３とドレイン領域ｄ３が形成され、（ＮＭＯＳ）トランジスタｔｒ３が構成されている。また、当該素子形成領域ａ３には、ゲート電極ｇ４を挟んで対向するようにソース領域ｓ４とドレイン領域ｄ４が形成され、当該トランジスタｔｒ３と同じ導電型の（ＮＭＯＳ）トランジスタｔｒ４が構成されている。この場合、当該ソース領域ｓ３は、当該ドレイン領域ｄ４を兼ねることになる。
【００４４】
一方で、前記素子形成領域ａ４には、前記ゲート電極ｇ４を挟んで対向するようにソース領域ｓ５とドレイン領域ｄ５が形成され、（ＰＭＯＳ）トランジスタｔｒ５が構成されている。また、当該素子形成領域ａ４には、ゲート電極ｇ３を挟んで対向するようにソース領域ｓ６とドレイン領域ｄ６が形成され、当該トランジスタｔｒ５と同じ導電型の（ＰＭＯＳ）トランジスタｔｒ６が構成されている。この場合、当該ドレイン領域ｄ５は、当該ドレイン領域ｄ６を兼ねることになる。
【００４５】
上記の半導体装置２００では、２つの前記ゲート電極ｇ３、ｇ４に、それぞれ、第１の入力ライン（Ａ）に接続される引き出し線ｌ７と、第２の入力ライン（Ｂ）に接続される引き出し線ｌ８が接続されている。また、前記ドレイン領域ｄ３と、前記ドレイン領域ｄ５、ｄ６には、出力ライン（Ｘ）に接続される共通の引き出し線ｌ６が接続されている。
【００４６】
また、前記ソース領域ｓ４には、接地ライン（ＳＳ）に接続される引き出し線ｌ５が接続されている。また、前記ソース領域ｓ５、ｓ６には、電源ライン（ＤＤ）に接続される共通の引き出し線ｌ９が接続されている。
【００４７】
上記の構造において、前記素子形成領域ａ３の、前記ソース領域ｓ３、ｓ４の近傍には、それぞれポケット領域ｐ３、ｐ４が形成されている。また、前記素子領域ａ４にもポケット領域を形成する場合には、前記ドレイン領域ｄ５、ｄ６の近傍に、対向するようにしてポケット領域ｐ５、ｐ６を形成してもよい。
【００４８】
上記の構造においては、例えば前記素子形成領域ａ３にポケット領域を形成する場合、前記素子形成領域ａ４の高電圧領域近傍にポケット領域が形成されないように、マスクを行う必要が生じてしまう。このため、イオンの斜め注入におけるマスクの形状が複雑になってしまう問題が生じていた。
【００４９】
そこで、上記の半導体装置２００（２入力ＮＡＮＤ）は、例えば、以下に図６を用いて説明するように構成することが好ましい。
【００５０】
図６は、半導体装置３００のレイアウトを示す図であり、先に説明した図５Ｂの回路図に対応するものである。本図に示すトランジスタＴＲ３〜ＴＲ６が、図５Ｂのｔｒ３〜ｔｒ６にそれぞれ対応している。
【００５１】
図６を参照するに、本図に示す半導体装置３００では、４つのＭＯＳトランジスタにより、２ＮＡＮＤ回路が構成されている。
【００５２】
半導体基板Ｗ３には、素子形成領域Ａ３と、該素子形成領域Ａ３と導電型が異なる素子形成領域Ａ５、Ａ６が形成されている。前記素子形成領域Ａ３、Ａ５に渡って、該素子形成領域Ａ３、Ａ５上にゲート電極Ｇ４が形成されている。また、前記素子形成領域Ａ３、Ａ６に渡って、該素子形成領域Ａ３、Ａ６上にゲート電極Ｇ３が形成されている。
【００５３】
本図に示す半導体装置３００では、複数の素子形成領域上にまたがるように形成されたゲート電極が、それぞれの素子形成領域上で異なる方向に延伸する形状で形成されていることが特徴である。例えば、前記ゲート電極Ｇ３は、第１の方向に延伸する第１電極部Ｇ３Ａと、該第１の方向と異なる第２の方向に延伸する第２電極部Ｇ３Ｂとより構成されている。この場合、前記第１電極部Ｇ３Ａは前記素子形成領域Ａ３上に、前記第２電極部Ｇ３Ｂは前記素子形成領域Ａ６上にそれぞれ形成されている。
【００５４】
同様に、前記ゲート電極Ｇ４は、前記第１の方向に延伸する第１電極部Ｇ４Ａと、該第１の方向と異なる前記第２の方向に延伸する第２電極部Ｇ４Ｂとより構成されている。この場合、前記第１電極部Ｇ４Ａは前記素子形成領域Ａ３上に、前記第２電極部Ｇ４Ｂは前記素子形成領域Ａ５上にそれぞれ形成されている。
【００５５】
前記素子形成領域Ａ３は、図５Ａに示した素子形成領域ａ３と同様の構造を有している。前記素子形成領域Ａ３には、前記ゲート電極Ｇ３（前記第１電極部Ｇ３Ａ）を挟んで対向するようにソース領域Ｓ３とドレイン領域Ｄ３が形成され、（ＮＭＯＳ）トランジスタＴＲ３が構成されている。また、当該素子形成領域Ａ３には、ゲート電極Ｇ４（前記第２電極部Ｇ４Ａ）を挟んで対向するようにソース領域Ｓ４とドレイン領域Ｄ４が形成され、当該トランジスタＴＲ３と同じ導電型の（ＮＭＯＳ）トランジスタＴＲ４が構成されている。この場合、当該ソース領域Ｓ３は、当該ドレイン領域Ｄ４を兼ねることになる。
【００５６】
また、前記素子形成領域Ａ５には、前記ゲート電極Ｇ４（前記電極部Ｇ４Ｂ）を挟んで対向するようにソース領域Ｓ５とドレイン領域Ｄ５が形成され、（ＰＭＯＳ）トランジスタＴＲ５を構成している。
【００５７】
また、前記素子形成領域Ａ６には、前記ゲート電極Ｇ３（前記電極部Ｇ３Ｂ）を挟んで対向するようにソース領域Ｓ６とドレイン領域Ｄ６が形成され、（ＰＭＯＳ）トランジスタＴＲ６を構成している。
【００５８】
また、前記ゲート電極Ｇ３、Ｇ４には、それぞれ、第１の入力ライン（Ａ）に接続される引き出し線Ｌ７と、第２の入力ライン（Ｂ）に接続される引き出し線Ｌ８が接続されている。また、前記ドレイン領域Ｄ３と、前記ドレイン領域Ｄ５、Ｄ６には、出力ライン（Ｘ）に接続される共通の引き出し線Ｌ６が接続されている。
【００５９】
また、前記ソース領域Ｓ４には、接地ライン（ＳＳ）に接続される引き出し線Ｌ５が接続されている。また、前記ソース領域Ｓ５、Ｓ６には、電源ライン（ＤＤ）に接続される共通の引き出し線Ｌ９が接続されている。
【００６０】
上記の構造において、前記素子形成領域Ａ３の、低電圧領域（前記ソース領域Ｓ３、Ｓ４）の近傍には、当該低電圧領域と異なる導電型のポケット領域Ｐ３、Ｐ４がそれぞれ形成されている。この場合、先に説明したように、高電圧領域となるドレイン領域Ｄ３、Ｄ４近傍にはポケット領域が形成されておらず、待機時のリーク電流を効果的に抑制することが可能な構造になっている。
【００６１】
また、本図に示す半導体装置３００では、前記素子形成領域Ａ５、Ａ６には、ポケット領域は形成されていない。これは、前記ポケット領域Ｐ３、Ｐ４を形成するための、イオンの斜めの注入を１工程（１回の注入）で完了させているためである。また、上記のイオンの斜めの注入を行う場合、前記素子形成領域Ａ５、Ａ６上に形成された第２電極部Ｇ４Ｂ、Ｇ３Ｂがマスクとなって、当該素子形成領域Ａ５、Ａ６にはポケット領域は形成されることがない。このため、前記素子形成領域Ａ５、Ａ６の高電圧領域に、ポケット領域が形成されることが防止され、リーク電流のＩＢ成分が増大することが抑制される。
【００６２】
また、上記の半導体装置３００においては、前記素子形成領域Ａ３では、複数のゲート電極（電極部Ｇ３Ａ、Ｇ４Ａ）に対して、低電圧領域側（ポケット領域が形成される側）がそれぞれ同じ側になるように構成されている。このため、前記素子形成領域Ａ３にポケット領域を形成するための、イオンの斜めの注入を１回で完了させることが可能となる。
【００６３】
したがって、上記の半導体装置３００は、単純な構造のマスクを用いた１回の斜めイオン注入によって、必要とされるポケット領域が容易に形成される構造を有している。すなわち、ゲート電極が、異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される。
【００６４】
この場合、イオンの注入の方向は、半導体装置を平面視した場合に、前記電極部Ｇ３Ｂ、Ｇ４Ｂが延伸する方向と平行な方向になることが好ましい。また、前記電極部Ｇ３Ａが延伸する方向と、前記電極部Ｇ３Ｂが延伸する方向は、直交することが好ましい。同様に、前記電極部Ｇ４Ａが延伸する方向と、前記電極部Ｇ４Ｂが延伸する方向は、直交することが好ましい。
【００６５】
上記の半導体装置は、単純な構造であって、待機時のリーク電流が抑制される省電力型の半導体装置である特徴を有している。また、上記の半導体装置は、ポケット領域を形成する工程が単純であり、例えば、単純な構造のマスクを用いた１回のイオンの斜め注入により、ポケット領域へのイオンの注入を完了することができる。このため、半導体装置の製造が容易であって、製造コストが抑制される。また、このような半導体装置の製造方法の一例については、図６のＡ−Ａ断面を例にとって後述する。
【００６６】
また、本発明による半導体装置は、上記の構造（回路ブロック）に限定されず、以下に説明するように、様々に構成することが可能である。
【実施例２】
【００６７】
図７Ａは、本発明の実施例２による半導体装置４００のレイアウトを示す図であり、図７Ｂはその回路図である。図７Ａ、７Ｂを参照するに、本図に示す半導体装置４００では、４つのＭＯＳトランジスタにより２ＮＯＲ回路が構成されている。このようなＮＯＲ回路に対しても、上記のＮＡＮＤ回路の場合と同様に、本発明を適用することが可能である。
【００６８】
半導体基板Ｗ４には、素子形成領域Ａ９と、該素子形成領域Ａ９と導電型が異なる素子形成領域Ａ７、Ａ８が形成されている。前記素子形成領域Ａ９、Ａ７に渡って、該素子形成領域Ａ９、Ａ７上にゲート電極Ｇ５が形成されている。また、前記素子形成領域Ａ９、Ａ８に渡って、該素子形成領域Ａ９、Ａ８上にゲート電極Ｇ６が形成されている。
【００６９】
本実施例による半導体装置４００においても、上記の半導体装置３００と同様に、複数の素子形成領域上にまたがるように形成されたゲート電極が、それぞれの素子形成領域上で異なる方向に延伸する形状で形成されていることが特徴である。例えば、前記ゲート電極Ｇ５は、第１の方向に延伸する第１電極部Ｇ５Ａと、該第１の方向と異なる第２の方向に延伸する第２電極部Ｇ５Ｂとより構成されている。この場合、前記第１電極部Ｇ５Ａは前記素子形成領域Ａ９上に、前記第２電極部Ｇ５Ｂは前記素子形成領域Ａ７上にそれぞれ形成されている。
【００７０】
同様に、前記ゲート電極Ｇ６は、前記第１の方向に延伸する第１電極部Ｇ６Ａと、該第１の方向と異なる前記第２の方向に延伸する第２電極部Ｇ６Ｂとより構成されている。この場合、前記第１電極部Ｇ６Ａは前記素子形成領域Ａ９上に、前記第２電極部Ｇ６Ｂは前記素子形成領域Ａ８上にそれぞれ形成されている。
【００７１】
前記素子形成領域Ａ９には、前記ゲート電極Ｇ５（前記第１電極部Ｇ５Ａ）を挟んで対向するようにソース領域Ｓ９とドレイン領域Ｄ９が形成され、（ＰＭＯＳ）トランジスタＴＲ９が構成されている。また、当該素子形成領域Ａ９には、ゲート電極Ｇ６（第１電極部Ｇ６Ａ）を挟んで対向するようにソース領域Ｓ１０とドレイン領域Ｄ１０が形成され、当該トランジスタＴＲ９と同じ導電型の（ＰＭＯＳ）トランジスタＴＲ１０が構成されている。この場合、当該ソース領域Ｓ１０は、当該ドレイン領域Ｄ９を兼ねることになる。
【００７２】
また、前記素子形成領域Ａ７には、前記ゲート電極Ｇ５（前記第２電極部Ｇ５Ｂ）を挟んで対向するようにソース領域Ｓ７とドレイン領域Ｄ７が形成され、（ＮＭＯＳ）トランジスタＴＲ７が構成されている。
【００７３】
また、前記素子形成領域Ａ８には、前記ゲート電極Ｇ６（前記第２電極部Ｇ６Ｂ）を挟んで対向するようにソース領域Ｓ８とドレイン領域Ｄ８が形成され、（ＮＭＯＳ）トランジスタＴＲ８が構成されている。
【００７４】
また、前記ゲート電極Ｇ５、Ｇ６には、それぞれ、第１の入力ライン（Ａ）に接続される引き出し線Ｌ１３と、第２の入力ライン（Ｂ）に接続される引き出し線Ｌ１４が接続されている。また、前記ドレイン領域Ｄ１０と、前記ドレイン領域Ｄ７、Ｄ８には、出力ライン（Ｘ）に接続される共通の引き出し線Ｌ１５が接続されている。
【００７５】
また、前記ソース領域Ｓ９には、電源ライン（ＤＤ）に接続される引き出し線Ｌ１６が接続されている。また、前記ソース領域Ｓ７、Ｓ８には、接地ライン（ＳＳ）に接続される共通の引き出し線Ｌ１２が接続されている。
【００７６】
上記の構造において、前記素子形成領域Ａ９の低電圧領域の近傍にのみ、それぞれポケット領域Ｐ９、Ｐ１０が形成されている。このため、図６Ａに示した半導体装置３００のポケット領域Ｐ３、Ｐ４と同様の効果を奏する。
【００７７】
また、本図に示す半導体装置４００では、先に説明した半導体装置３００の場合と同様に、前記素子形成領域Ａ７、Ａ８には、ポケット領域は形成されていない。これは、前記ポケット領域Ｐ９、Ｐ１０を形成するための、イオンの斜めの注入を１工程（１回の注入）で完了させているためである。また、上記のイオンの斜めの注入を行う場合、前記素子形成領域Ａ７、Ａ８上に形成された第２電極部Ｇ５Ｂ、Ｇ６Ｂがマスクとなって、当該素子形成領域Ａ７、Ａ８にはポケット領域は形成されることがない。このため、高電圧領域近傍にポケット領域が形成されることが防止され、リーク電流のＩＢ成分が増大することが抑制される。
【００７８】
また、上記の半導体装置４００においては、前記素子形成領域Ａ９では、複数のゲート電極（電極部Ｇ５Ａ、Ｇ６Ａ）に対して低電圧領域（ポケット領域が形成される側）がそれぞれ同じ側になるように構成されている。このため、前記素子形成領域Ａ９にポケット領域を形成するための、イオンの斜めの注入を１回で完了させることが可能となる。
【００７９】
したがって、上記の半導体装置４００は、単純な構造のマスクを用いた１回の斜めイオン注入によって、必要とされるポケット領域が容易に形成される構造を有している。
【００８０】
この場合、イオンの注入の方向は、半導体装置を平面視した場合に、前記電極部５Ｂ、６Ｂが延伸する方向と平行な方向になることが好ましい。また、前記電極部Ｇ５Ａが延伸する方向と、前記電極部Ｇ５Ｂが延伸する方向は、直交することが好ましい。同様に、前記電極部Ｇ６Ａが延伸する方向と、前記電極部Ｇ６Ｂが延伸する方向は、直交することが好ましい。
【００８１】
上記の半導体装置は、先に説明した半導体装置３００と同様の特徴を有している。すなわち、単純な構造であって、待機時のリーク電流が抑制される省電力型の半導体装置である特徴を有している。また、上記の半導体装置は、ポケット領域を形成する工程が単純であり、例えば、単純な構造のマスクを用いた１回のイオンの斜め注入により、ポケット領域へのイオンの注入を完了することができる。
【実施例３】
【００８２】
また、図８Ａは、本発明の実施例３による半導体装置５００のレイアウトを示す図であり、図８Ｂはその回路図である。ただし図中、先に説明した部分には同一の符号を付し、説明を省略する。
【００８３】
図８Ａ、８Ｂを参照するに、本実施例による半導体装置５００は、図４Ａ、４Ｂに示したＣＭＯＳインバータ回路に、トランジスタＴＲ１１、ＴＲ１２によって構成されるトランスミッションゲートを追加（接続）した例である。前記トランジスタＴＲ１１は、素子形成領域Ａ１１上にゲート電極Ｇ１１が形成されてなり、同様に前記トランジスタＴＲ１２は、素子形成領域Ａ１２上にゲート電極１２が形成されてなる構成となっている。例えば、トランスミッションゲートでは、信号はソース領域とドレイン領域の電位関係を考えた場合、例えばＮＭＯＳトランジスタを例にとると、必ずしもドレイン領域側が高電圧となるわけではない。
【００８４】
このため、トランスミッションゲートを構成するトランジスタのゲート電極の延伸する方向は、前記ゲート電極ｇ１の延伸する方向と異なる方向とされることが好ましく、直交する方向であることがさらに好ましい。すなわち、前記ゲート電極Ｇ１１、１２は、前記ゲート電極ｇ１に対して、直交する方向に延伸するよう構成されることが好ましい。
【００８５】
この場合、トランスミッションゲートの、ソース領域とドレイン領域のうち、高電圧となる領域の近傍にポケット領域が形成されることを防止することが可能となる。このため、リーク電流のＩＢ成分が増大することを抑制することが可能となる。
【実施例４】
【００８６】
次に、上記に説明した本発明に係る半導体装置の製造方法について、図６に示した半導体装置３００の場合を例にとり、図９Ａ〜図９Ｊに基づき、手順を追って説明する。なお、図９Ａ〜図９Ｊは、図６のＡ−Ａ断面に相当する部分に対応する。また、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【００８７】
まず、図９Ａに示す工程において、例えばシリコン基板よりなる半導体基板１１に、ＳＴＩ（シャロートレンチアイソレーション）とよばれる方法により、素子分離形成膜１２を形成し、素子形成領域１１（図６の素子形成領域Ａ３に相当）が形成される。ここで、基板上には、複数の素子形成領域（例えば素子形成領域Ａ３、Ａ５、Ａ６など）が形成される。
【００８８】
次に、図９Ｂに示す工程において、前記素子形成領域１１にウェル注入（不純物の注入）を行う。ＰＭＯＳトランジスタが形成される領域（図６の素子形成領域Ａ５、Ａ６）に、リン（Ｐ）イオンを、加速エネルギー５００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入する。ＮＭＯＳトランジスタが形成される素子形成領域１１（素子形成領域Ａ３）には、ボロン（Ｂ）イオンを加速エネルギー２５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入し、ウェル領域１３が形成される。
【００８９】
引き続き、チャネルの不純物注入を行う。ＰＭＯＳトランジスタが形成される領域（素子形成領域Ａ５、Ａ６）には、砒素（Ａｓ）イオンを加速エネルギー８０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２で注入し、ＮＭＯＳトランジスタが形成される素子形成領域１１（素子形成領域Ａ３）には、ボロン（Ｂ）イオンを加速エネルギー２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で注入し、チャネル形成領域１４が形成される。なお、これらの不純物イオン注入はイオン注入装置を用いて行う。また、不純物イオン注入は、リソグラフィ技術により形成されたマスクパターンを用いて、ＰＭＯＳトランジスタが形成される領域とＮＭＯＳトランジスタが形成される領域とで打ち分けている。なお、ｐ型不純物として例えばインジュウム（Ｉｎ）、ｎ型不純物とし砒素（Ａｓ）等の他の不純物イオンを用いてもよい。
【００９０】
次に、図９Ｃに示す工程において、それぞれの素子形成領域（Ａ３、Ａ５、Ａ６）に熱酸化により膜厚３ｎｍのゲート絶縁膜１５を形成する。ここでは、ゲート絶縁膜として、酸化シリコンＳｉＯ２を用いているが、例えば、窒素を導入する工程を設けて作成された酸窒化シリコンＳｉＯＮ膜、ハフニウムオキサイド（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸化アルミ（ＨｆＡｌＯ）、酸化アルミ（ＡｌＯ）などを用いてもよい。または、ゲート酸化膜としては、これらに窒素を加えたＨｆＳｉＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＡｌＯＮなどを用いてもよい。
【００９１】
次に、図９Ｄに示す工程において、熱ＣＶＤ（Chemical Vapor Deposition）により、ゲート絶縁膜１５上に、膜厚２００ｎｍのポリシリコン（Ｐｏｌｙ  Ｓｉ）膜１６を成膜する。このポリシリコン膜がゲート電極となる。
【００９２】
次に、図９Ｅに示す工程において、リソグラフィによるパターンニングによって、ポリシリコン膜１６をプラズマエッチングし、さらにゲート絶縁膜１５をエッチングして、図６に示したゲート電極Ｇ３、Ｇ４を形成する。
【００９３】
この場合、ゲート電極は、複数の素子形成領域上にまたがるように、また、それぞれの素子形成領域上で異なる方向に延伸する形状となるようにパターニングされる。例えば、図６に示したように、前記ゲート電極Ｇ３は、第１の方向に延伸する第１電極部Ｇ３Ａと、該第１の方向と異なる第２の方向に延伸する第２電極部Ｇ３Ｂを有するようにパターニングされる。この場合、前記第１電極部Ｇ３Ａは前記素子形成領域Ａ３上に、前記第２電極部Ｇ３Ｂは前記素子形成領域Ａ６上にそれぞれ形成される。
【００９４】
同様に、前記ゲート電極Ｇ４は、前記第１の方向に延伸する第１電極部Ｇ４Ａと、該第１の方向と異なる前記第２の方向に延伸する第２電極部Ｇ４Ｂを有するようにパターニングされる。この場合、前記第１電極部Ｇ４Ａは前記素子形成領域Ａ３上に、前記第２電極部Ｇ４Ｂは前記素子形成領域Ａ５上にそれぞれ形成される。
【００９５】
また、先に説明したように、前記電極部Ｇ３Ａが延伸する方向と、前記電極部Ｇ３Ｂが延伸する方向は、直交することが好ましい。同様に、前記電極部Ｇ４Ａが延伸する方向と、前記電極部Ｇ４Ｂが延伸する方向は、直交することが好ましい。
【００９６】
次に、図９Ｆに示すように、ＬＤＤ領域１７を形成するための不純物注入を行う。ＰＭＯＳトランジスタが形成される領域（素子形成領域Ａ５、Ａ６）には、ボロンイオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２で注入し、ＮＭＯＳトランジスタが形成される素子形成領域１１（素子形成領域Ａ３）には、砒素イオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２で注入する。また、同じ電導型の別の元素からなる不純物イオンを用いてもよい。
【００９７】
次に、図９Ｇに示す工程において、基板（素子形成領域）に対して斜めになるような方向からイオン注入（イオン打ち込み）を行って、ポケット領域を形成するための不純物拡散領域１８を形成する。この場合、基板の法線に対する角度θは、例えば、４５度となるようにする。また、図６に示したように、基板を平面視した場合の、イオンの注入の方向は、前記電極部３Ｂ、４Ｂが延伸する方向と平行な方向になることが好ましい。例えば、素子形成領域Ａ３の場合（ＮＭＯＳトランジスタの場合）、ボロンイオンを加速エネルギー２０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入する。また、ＰＭＯＳトランジスタにポケット領域を形成する場合には、例えば、リンイオンを加速エネルギー３０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入する。
【００９８】
このように、一方向から斜めにイオン注入を行うことにより、ゲート電極が影となって、少なくとも高電圧領域側の近傍にはポケット領域が形成されることがない。例えば、本実施例の場合、素子形成領域Ａ３の低電圧領域側の近傍にのみポケット領域が形成されることになる。なお、本実施例の場合、ポケットイオン注入の角度θは、４５度の角度を使用したが、ゲート電極の高さにより影の長さが異なるので、０度から９０度の範囲で最適な角度を選ぶことができる。
【００９９】
次に、図９Ｈに示す工程において、例えば熱ＣＶＤにより、基板上にコンファーマルにシリコン酸化膜を形成した後、異方性プラズマエッチングによってパターニングし、ゲート電極Ｇ３、Ｇ４の側壁にそれぞれスペーサー１９を形成する。
【０１００】
次に、図９Ｉに示すように、ソース領域、およびドレイン領域形成用の不純物をイオン注入し、（高濃度）不純物領域２０を形成する。ＰＭＯＳトランジスタが形成される領域（素子形成領域Ａ５、Ａ６）には、ボロンイオンを加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入し、ＮＭＯＳトランジスタが形成される素子形成領域１１（素子形成領域Ａ３）には、リンイオンを加速エネルギー１３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。また、同じ電導型の別の元素からなる不純物イオンを用いてもよい。ここで、不純物領域２０、ＬＤＤ領域１７より構成される、ソース領域Ｓ３、Ｓ４、ドレイン領域Ｄ３、Ｄ４が構成される。また、ポケット領域Ｐ３、Ｐ４は、それぞれ低電圧領域（ソース領域Ｓ４、Ｓ４）近傍にのみ形成される。この場合、ポケット領域は、低電圧領域と異なる導電型となる。
【０１０１】
次に、図９Ｊに示すように、スパッタリングによりコバルト（Ｃｏ）膜を成膜し、さらに熱アニールすることにより、コバルトシリサイド（ＣｏＳｉ）によるシリサイド層ｍを形成する。当該シリサイド層ｍは、それぞれ、ソース領域Ｓ３、Ｓ４、ドレイン領域Ｄ３、Ｄ４、およびゲート電極Ｇ３、Ｇ４上に形成される。
【０１０２】
なお、この後は、公知の一般的な半導体装置の製造で行われる配線工程により、半導体装置を製造することができる。
【０１０３】
また、上記の製造方法と同様の製造方法により、先に説明した半導体装置４００、５００も製造することが可能である。
【０１０４】
また、本発明は、上記に説明した構造（回路ブロック）に限定されるものではない。例えば、半導体基板に形成される様々な回路ブロック（論理セル）に対して適用することが可能である。また、半導体基板に形成される多数の回路ブロックのうち、必ずしもすべてに適用する必要はなく、一部の回路ブロックにのみ適用してもよい。
【０１０５】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
複数の素子形成領域と、
前記複数の素子形成領域にわたって形成されるゲート電極と、
前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第１の領域および第２の領域とを有し、
前記ゲート電極は、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上にそれぞれ形成され、
前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置。
（付記２）
前記第１の方向と前記第２の方向は直交する方向であることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１の素子形成領域上には、複数の前記ゲート電極が形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記複数のゲート電極に対して、前記低電圧領域が形成される側がそれぞれ同じであることを特徴とする付記３記載の半導体装置。
（付記５）
前記第１の素子形成領域の導電型と、前記第２の素子形成領域の導電型が異なることを特徴とする付記１乃至４のうち、いずれか１項記載の半導体装置。
（付記６）
前記複数の素子形成領域が、論理回路のブロックを形成することを特徴とする付記１乃至５のうち、いずれか１項記載の半導体装置。
（付記７）
１つの前記第１の素子形成領域に対して、複数の前記第２の素子形成領域が形成されることを特徴とする付記６記載の半導体装置。
（付記８）
前記第１の領域と前記第２の領域のうち、非導通状態で高電圧となる高電圧領域の近傍には、前記ポケット領域が形成されないことを特徴とする付記１乃至７のうち、いずれか１項記載の半導体装置。
（付記９）
半導体基板の複数の素子形成領域上に、第１の方向に延伸する部分が第１の素子形成領域上に、該第１の方向と異なる第２の方向に延伸する部分が第２の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、
前記第１の素子形成領域と前記第２の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第１の領域および第２の領域をそれぞれ形成する領域形成工程と、
前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第１の素子形成領域の前記第１の領域と前記第２の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記第１の方向と前記第２の方向は直交する方向であることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
前記ポケット形成工程では、前記不純物を注入する方向は、前記半導体基板を平面視した場合に前記第２の方向と平行な方向であることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記第１の素子形成領域上には、複数の前記ゲート電極が形成されることを特徴とする付記９乃至１１のうち、いずれか１項記載の半導体装置の製造方法。
（付記１３）
前記複数のゲート電極に対して、前記低電圧領域が形成される側がそれぞれ同じであることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）
前記第１の素子形成領域の導電型と、前記第２の素子形成領域の導電型が異なることを特徴とする付記９乃至１３のうち、いずれか１項記載の半導体装置の製造方法。
（付記１５）
前記複数の素子形成領域により、論理回路のブロックが形成されることを特徴とする付記９乃至１４のうち、いずれか１項記載の半導体装置の製造方法。
（付記１６）
１つの前記第１の素子形成領域に対して、複数の前記第２の素子形成領域が形成されることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７）
前記第１の領域と前記第２の領域のうち、非導通状態で高電圧となる高電圧領域の近傍には、前記ポケット領域が形成されないことを特徴とする付記９乃至１６のうち、いずれか１項記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１０６】
本発明によれば、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
【図面の簡単な説明】
【０１０７】
【図１】ＭＯＳトランジスタのリーク電流を示す図である。
【図２】待機時のリーク電流の内訳を示す図である。
【図３】ポケット領域の形成方法を示す図である。
【図４Ａ】従来の半導体装置のレイアウトを示す図（その１）である。
【図４Ｂ】図４Ａの回路図である。
【図５Ａ】従来の半導体装置のレイアウトを示す図（その２）である。
【図５Ｂ】図５Ａの回路図である。
【図６】実施例１による半導体装置のレイアウト図である。
【図７Ａ】実施例２による半導体装置のレイアウト図である。
【図７Ｂ】図７Ａの回路図である。
【図８Ａ】実施例３による半導体装置のレイアウト図である。
【図８Ｂ】図８Ａの回路図である。
【図９Ａ】実施例４による半導体装置の製造方法を示す図（その１）である。
【図９Ｂ】実施例４による半導体装置の製造方法を示す図（その２）である。
【図９Ｃ】実施例４による半導体装置の製造方法を示す図（その３）である。
【図９Ｄ】実施例４による半導体装置の製造方法を示す図（その４）である。
【図９Ｅ】実施例４による半導体装置の製造方法を示す図（その５）である。
【図９Ｆ】実施例４による半導体装置の製造方法を示す図（その６）である。
【図９Ｇ】実施例４による半導体装置の製造方法を示す図（その７）である。
【図９Ｈ】実施例４による半導体装置の製造方法を示す図（その８）である。
【図９Ｉ】実施例４による半導体装置の製造方法を示す図（その９）である。
【図９Ｊ】実施例４による半導体装置の製造方法を示す図（その１０）である。
【符号の説明】
【０１０８】
１００，２００，３００，４００，５００  半導体装置
Ｗ１，Ｗ２，Ｗ３，Ｗ４  基板
ｔｒ１，ｔｒ２，ｔｒ３，ｔｒ４，ｔｒ５，ｔｒ６，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８，ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２  トランジスタ
ａ１，ａ２，ａ３，ａ４，Ａ３，Ａ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１１，Ａ１２  素子形成領域
ｌ１，ｌ２，ｌ３，ｌ４，ｌ５，ｌ６，ｌ７，ｌ８，ｌ９，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６  引き出し線
ｓ１，ｓ２，ｓ３，ｓ４，Ｓ４，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０  ソース領域
ｄ１，ｄ２，ｄ３，ｄ４，Ｄ４，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０  ドレイン領域
ｐ１，ｐ２，ｐ３，ｐ４，Ｐ３，Ｐ４，Ｐ９，Ｐ１０  ポケット領域
【図１】
2007273891.tif 000003
【図２】
2007273891.tif 000004
【図３】
2007273891.tif 000005
【図４Ａ】
2007273891.tif 000006
【図４Ｂ】
2007273891.tif 000007
【図５Ａ】
2007273891.tif 000008
【図５Ｂ】
2007273891.tif 000009
【図６】
2007273891.tif 000010
【図７Ａ】
2007273891.tif 000011
【図７Ｂ】
2007273891.tif 000012
【図８Ａ】
2007273891.tif 000013
【図８Ｂ】
2007273891.tif 000014
【図９Ａ】
2007273891.tif 000015
【図９Ｂ】
2007273891.tif 000016
【図９Ｃ】
2007273891.tif 000017
【図９Ｄ】
2007273891.tif 000018
【図９Ｅ】
2007273891.tif 000019
【図９Ｆ】
2007273891.tif 000020
【図９Ｇ】
2007273891.tif 000021
【図９Ｈ】
2007273891.tif 000022
【図９Ｉ】
2007273891.tif 000023
【図９Ｊ】
2007273891.tif 000024