(57)【要約】【課題】  不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定する。【解決手段】  メモリセルの消去状態と書き込み状態を検証するための夫々の閾値電圧の参照レベルを決定するための参照レベル決定工程において、複数のメモリセルに対して、消去電圧パルスまたは書き込み電圧パルスを複数回に分けて順次印加し、印加毎に、複数のメモリセル内での閾値電圧分布を測定して、当該分布の所定の統計値を取得し、印加毎の所定の統計値の１回前の印加時からの変化量に基づいて、閾値電圧の変化が飽和したこと、或いは、読み出しマージンが最大化したことを検出すると、各検出時の閾値電圧分布に基づいて夫々の参照レベルを決定する。【選択図】        図１
2007250133.tif 000002
【特許請求の範囲】
【請求項１】
電気的ストレスの印加によって所定の物理量の大きさが変化することによって２以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第１記憶状態であることを検証するための前記物理量の第１参照レベルを決定するための第１参照レベル決定工程と、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程の内の少なくとも何れか一方を有し、
前記第１または第２参照レベル決定工程において、
前記複数のメモリセルの全部または一部に対して、前記第１または第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、
前記印加毎の前記所定の統計値の１回前の印加時からの変化量に基づいて、前記第１または第２参照レベルを決定することを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項２】
電気的ストレスの印加によって所定の物理量の大きさが変化することによって２以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第１記憶状態であることを検証するための前記物理量の第１参照レベルを決定するための第１参照レベル決定工程を有し、
前記第１参照レベル決定工程において、
前記複数のメモリセルに対して、前記第１記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、
前記印加毎の前記所定の統計値の１回前の印加時からの変化量に基づいて前記物理量の変化が飽和したことを検出すると、飽和検出時の前記物理量の分布に基づいて、前記第１参照レベルを決定することを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項３】
前記第１参照レベル決定工程において、
前記所定の統計値が中央値または平均値であり、
前記分布の中央値または平均値に、前記分布の標準偏差と所定の誤差余裕を加算または減算した値を前記第１参照レベルとすることを特徴とする請求項２に記載の不揮発性半導体記憶装置のテスト方法。
【請求項４】
前記メモリセルが、ＦＥＴ構造を有するとともに、電荷を保持可能なメモリ機能部を有し、前記メモリ機能部の電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記メモリ機能部が、電荷蓄積量を前記電気的ストレスの印加によって変化させることで前記２以上の記憶状態を設定可能であり、
前記物理量が、前記メモリ機能部の電荷蓄積量によって規定される閾値電圧であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置のテスト方法。
【請求項５】
前記メモリセルが、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記２つのメモリ機能部の各電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記第１メモリ機能部と前記第２メモリ機能部の夫々が、各電荷蓄積量を前記電気的ストレスの印加によって変化させることで個別に前記２以上の記憶状態を設定可能であり、
前記第１メモリ機能部に対する前記物理量が、前記第１メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であり、
前記第２メモリ機能部に対する前記物理量が、前記第２メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置のテスト方法。
【請求項６】
前記不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程を有し、
前記第２参照レベル決定工程において、
前記複数のメモリセルを、前記第１記憶状態から前記第２記憶状態に遷移させるために前記第２記憶状態に設定するための前記電気的ストレスを印加する第１グループと、前記電気的ストレスを印加せずに前記第１記憶状態を維持する第２グループに分割し、
前記第１グループのメモリセルに対して、前記第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記第１グループのメモリセル内での前記物理量の分布と、前記第２グループのメモリセル内での前記物理量の分布を測定して、前記第１グループの分布内の前記第２グループの分布に対する最近値と、前記第２グループの分布内の前記第１グループの分布に対する最近値との間の差分を計算し、
前記差分が所定値以上となったことを検出すると、当該差分検出時の前記第１グループの前記物理量の分布に基づいて、前記第２参照レベルを決定することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置のテスト方法。
【請求項７】
前記第２参照レベル決定工程において、
前記第１グループの前記物理量の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第２参照レベルとすることを特徴とする請求項６に記載の不揮発性半導体記憶装置のテスト方法。
【請求項８】
前記差分が所定値以上となったことを検出した時の、前記第１グループの前記物理量の分布の前記最近値と前記第２グループの前記物理量の分布の前記最近値の中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを特徴とする請求項６または７に記載の不揮発性半導体記憶装置のテスト方法。
【請求項９】
前記不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程を有し、
前記第２参照レベル決定工程において、
前記複数のメモリセルが、前記２つのメモリ機能部の両方が前記第１記憶状態である状態において、前記複数のメモリセルに対して、前記２つのメモリ機能部の一方側の選択メモリ機能部のみを前記第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内の前記第１メモリ機能部と前記第２メモリ機能部の前記各閾値電圧の分布を測定して、前記第１メモリ機能部の分布内の前記第２メモリ機能部の分布に対する最近値と、前記第２メモリ機能部の分布内の前記第１メモリ機能部の分布に対する最近値との間の差分を計算し、
前記差分が所定値以上となったことを検出すると、当該差分検出時の前記選択メモリ機能部の前記閾値電圧の分布に基づいて、前記第２参照レベルを決定することを特徴とする請求項５に記載の不揮発性半導体記憶装置のテスト方法。
【請求項１０】
前記第２参照レベル決定工程において、
前記選択メモリ機能部の前記閾値電圧の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第２参照レベルとすることを特徴とする請求項９に記載の不揮発性半導体記憶装置のテスト方法。
【請求項１１】
前記差分が所定値以上となったことを検出した時の、前記第１メモリ機能部の前記閾値電圧の分布の前記最近値と前記第２メモリ機能部の前記閾値電圧の分布の前記最近値の中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置のテスト方法。
【請求項１２】
前記第１参照レベル決定工程において決定した前記第１参照レベルと、前記第２参照レベル決定工程において決定した前記第２参照レベルの中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを特徴とする請求項６、７、９及び１０の何れか１項に記載の不揮発性半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み及び消去可能な不揮発性メモリセルを複数備えてなる不揮発性半導体記憶装置に関し、より詳細には、書き込み及び消去の検証時に使用する参照レベル及び読み出し時に使用する参照レベルの決定方法に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置は、電荷（電子）を保持可能なメモリ機能部を有するメモリセルを備えており、そのメモリ機能部の記憶状態を読み出すために、様々な手法が利用されている。例えば、フラッシュＥＥＰＲＯＭのフラッシュメモリセルは、メモリ機能部としてフローティングゲートを有しており、そのフローティングゲートに注入された電荷の蓄積量に基づいて記憶状態を判断している。具体的には、フローティングゲートに電子が多く注入されている状態では、チャネル領域に反転層が形成され難いため、メモリセルの閾値電圧は高くなる（書き込み状態）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域に反転層が形成され易いため、メモリセルの閾値電圧は低くなる（消去状態）。尚、選択したメモリセルの記憶状態が上記書き込み状態か上記消去状態かを判定するために、書き込み状態のメモリセルの閾値電圧と消去状態のメモリセルの閾値電圧の中間の閾値電圧を有するリファレンスセル用いる。ここで、図８は、閾値電圧（横軸）に対するセル数（縦軸）の分布を示している。図８から、リファレンスセルの閾値電圧より高い閾値電圧を有するメモリセルを書き込み状態、リファレンスセルの閾値電圧より低い閾値電圧を有するメモリセルを消去状態と判定することができる。
【０００３】
続いて、フラッシュＥＥＲＰＯＭ等の不揮発性半導体記憶装置における一般的な読み出し方法について図９を用いて説明する。ここで、図９（ａ）は、判定回路の概略構成を示している。判定回路は、抵抗負荷Ｒ１、抵抗負荷Ｒ２及び差動増幅器１００で構成されている。抵抗負荷Ｒ１は、一端側が電源電圧に接続され、他端側がリファレンスセルのドレイン及び差動増幅器１００に接続されている。抵抗負荷Ｒ２は、一端側が電源電圧に接続され、他端側が選択メモリセルのドレイン及び差動増幅器１００に接続されている。ここでの抵抗負荷Ｒ１と抵抗負荷Ｒ２の抵抗値は同じである。図９（ｂ）は、メモリセルのドレイン電圧とドレイン電流の関係及び抵抗負荷の電圧と電流の関係を示している。差動増幅器１００に入力される電圧は、図９（ｂ）のＩ‐Ｖ（電流・電圧）特性より求めることができ、具体的には、抵抗負荷のＩ‐Ｖ曲線とメモリセルのＩ‐Ｖ曲線の交点が差動増幅器の入力電圧となる。ここでは、リファレンスセルに対応する電圧はＶｒ、消去状態のメモリセルに対応する電圧はＶｅ、書き込み状態のメモリセルに対応する電圧はＶｐである。図９（ｂ）より、Ｖｅ＜Ｖｒ＜Ｖｐの関係が成り立つ。従って、選択メモリセルが消去状態である場合は、差動増幅器の出力がＨレベルとなり、選択メモリセルが書き込み状態である場合は、差動増幅器の出力がＬレベルとなることから、差動増幅器を用いることで選択メモリセルの記憶状態を判定することが可能となる。
【０００４】
ところで、不揮発性半導体記憶装置の中には、１つのメモリセルに複数のデータを記憶できるマルチビットメモリが存在する。その中の１つにサイドウォールメモリがある（例えば、特許文献１参照）。サイドウォールメモリは、１つのメモリセルに２ビットのデータを記憶できるマルチビットメモリであり、電気的に書き込み及び消去可能な読み出し専用メモリとして一般的なフラッシュメモリと比較した場合、１ビット当たりのメモリセルサイズが小さいことから高集積化に好適である。また、サイドウォールメモリは、ロジックプロセス（論理回路用の製造プロセス）を基本としているため、製造コストがフラッシュＥＥＰＲＯＭに比較して低いことが特長である。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図１０を参照して説明する。
【０００５】
サイドウォールメモリセルは、以下のような構成となっている。Ｐ型半導体基板上１０に形成されたゲート絶縁膜１３を介してゲート電極１４が形成され、Ｐ型半導体基板１０には、ゲート電極１４の下部領域の両側に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域１１、１２が形成されている。拡散領域１１、１２は、オフセット構造を有している。即ち、拡散領域１１、１２はゲート電極１４の下部領域には達しておらず、電荷保持膜下のオフセット領域２０がチャネル領域の一部を構成している。ゲート電極１４の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜１７が、シリコン酸化膜１５、１６に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部１８、１９となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜の内で書き換え動作により実際に電荷が蓄積される部分または領域を指す。
【０００６】
次に、サイドウォールメモリのメモリセルに対するプログラム条件及び読み出し方法について説明する。メモリセルに対するプログラムは、メモリ機能部１８に電荷を注入する場合には、ゲート電極１４及び拡散領域１１に夫々５Ｖを印加し、拡散領域１２を接地する。これによりホットエレクトロンを発生させてメモリ機能部１８に電荷を注入する。同様に、メモリ機能部１９に電荷を注入する場合には、ゲート電極１４及び拡散領域１２に夫々５Ｖを印加し、拡散領域１１を接地する。
【０００７】
一方、メモリ機能部１８を読み出す場合は、ゲート電極１４に２〜３Ｖ程度の正電圧を印加した状態で拡散領域１２に１〜２Ｖを印加し、拡散領域１１を接地する。これにより、拡散領域１２付近では空乏層が広がり、メモリ機能部１９の影響が少ない状態で、メモリ機能部１８の情報を得ることが可能となる。上述したように、読み出し時とプログラム時では、電流を流す方向が逆になっている点がサイドウォールメモリセルの特徴である。
【０００８】
また、サイドウォールメモリ以外にも、１つのメモリセルに２つのメモリ機能部２１、２２を有するマルチビットメモリとして、図１１に示すようなミラービットメモリセルと呼ばれるメモリセル構造が考案されている（下記特許文献２参照）。
【０００９】
上記のフラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセルに対する消去動作及び書き込み動作では、各動作の後のメモリセルに対する読み出し動作を行い、当該消去動作或いは書き込み動作が成功裏に完了したか否かを検証する検証動作が行われるが、その検証動作で使用するリファレンスセルの閾値電圧は、図１３に示すように、消去動作に対しては参照レベルＶｒｅｆ１、書き込み動作に対しては参照レベルＶｒｅｆ３を用い、通常の読み出し動作に対しては、その中間の参照レベルＶｒｅｆ２を使用する。ここで、消去動作で参照レベルＶｒｅｆ１を使用することで、消去状態のメモリセルの閾値電圧分布ＶＴＨＥの上限値はＶｒｅｆ１以下となり、書き込み動作で参照レベルＶｒｅｆ３を使用することで、書き込み状態のメモリセルの閾値電圧分布ＶＴＨＰの下限値はＶｒｅｆ３以上となり、読み出しマージンは｜Ｖｒｅｆ１−Ｖｒｅｆ３｜で与えられる。従来は、この読み出しマージン｜Ｖｒｅｆ１−Ｖｒｅｆ３｜を一定値以上に確保するべく、メモリセルの閾値電圧分布の特性に関係なく、参照レベルＶｒｅｆ１とＶｒｅｆ３が絶対レベルとして決定されていた。
【００１０】
従って、従来の消去動作では、図１２に示すように、図１３にＶＴＨＥで示す閾値電圧分布になるように、メモリセルに消去電圧パルスを印加する毎に、参照レベルＶｒｅｆ１で検証動作を行い、消去対象の全てのメモリセルの閾値電圧が参照レベルＶｒｅｆ１以下になった時点で消去動作を終了する。また、従来の書き込み動作では、図１４に示すように、図１３にＶＴＨＰで示す閾値電圧分布になるように、メモリセルに書き込み電圧パルスを印加する毎に、参照レベルＶｒｅｆ３で検証動作を行い、閾値電圧が参照レベルＶｒｅｆ３以上になったメモリセルには追加の書き込み電圧パルスが印加されないようして閾値電圧分布ＶＴＨＰの分布幅をコントロールしながら、書き込み対象の全てのメモリセルの閾値電圧が参照レベルＶｒｅｆ３以上になった時点か、或いは、書き込み電圧パルスの最大印加回数に達した時点で、書き込み動作終了する。
【００１１】
【特許文献１】特開２００４−２２１５４６号公報
【特許文献２】特表２００１−５１２２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、メモリセルの微細化が進むと、フローティングゲート構造のフラッシュメモリセルでは、隣接するメモリセル間のフローティングゲート電位のカップリング（容量性結合）が顕著に現れて非選択メモリセル側の閾値電圧変動の要因となる。
【００１３】
更に、サイドウォールメモリセル及びミラービットメモリでは、１つのメモリセルに２つのメモリ機能部を備えているため、一方のメモリ機能部を選択した場合の閾値電圧が、他方のメモリ機能部の電荷蓄積量の影響を受けて変動するというビット間干渉現象が生じる。この結果、サイドウォールメモリセル及びミラービットメモリでは、同じメモリセル内でのビット間干渉現象とディスターブ現象によるメモリセルの閾値電圧変動が生じる。
【００１４】
また、フラッシュメモリセル等では、書き込み対象として選択された選択メモリセルに所定の書き込み電圧を印加することで、書き込み対象でない非選択メモリセルの一部の端子にも選択メモリセルと共通の電圧が印加されるため、それ自体では非選択メモリセルの書き込みは起こらないものの、当該非選択状態が繰り返されることで、弱い書き込みが累積的に蓄積されて非選択メモリセルの閾値電圧が変動するというディスターブ現象が生じる。
【００１５】
従って、上記のフラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセルに対する消去動作及び書き込み動作では、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等によって、図１５に示すように、消去後のメモリセルの閾値電圧分布ＶＴＨＥ０が、閾値電圧分布ＶＴＨＥ１に変動し、書き込み後のメモリセルの閾値電圧分布ＶＴＨＰ０が、閾値電圧分布ＶＴＨＰ１に変動する。このように消去状態及び書き込み状態の閾値電圧分布が変動することによって、読み出しマージンの閾値電圧幅が減少する。図１６は、書き込み動作における書き込み電圧パルスの印加による累積的な書き込み時間と、読み出しマージンの閾値電圧幅の関係を示しており、書き込み時間が一定時間を越えて長くなると、読み出しマージンが減少することを表しており、当該半導体記憶装置の製品歩留まりが低下することになる。
【００１６】
ここで、読み出し動作に使用する参照レベルＶｒｅｆ２を、消去後のメモリセルの閾値電圧分布ＶＴＨＥ０を規定する参照レベルＶｒｅｆ１と書き込み後のメモリセルの閾値電圧分布ＶＴＨＰ０を規定する参照レベルＶｒｅｆ３の中間値として単純に規定したのでは、消去状態の閾値電圧変動と書き込み状態の閾値電圧変動は必ずしも変動幅が等しくないので、閾値電圧分布ＶＴＨＥ１とＶＴＨＰ１の何れか一方に対する読み出しマージンが著しく低下することになる。
【００１７】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定するための不揮発性半導体記憶装置のテスト方法を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的ストレスの印加によって所定の物理量の大きさが変化することによって２以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第１記憶状態であることを検証するための前記物理量の第１参照レベルを決定するための第１参照レベル決定工程と、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程の内の少なくとも何れか一方を有し、前記第１または第２参照レベル決定工程において、前記複数のメモリセルの全部または一部に対して、前記第１または第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、前記印加毎の前記所定の統計値の１回前の印加時からの変化量に基づいて、前記第１または第２参照レベルを決定することを第１の特徴とする。
【００１９】
上記第１の特徴を備えた不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、２以上の記憶状態の内の何れか一方の記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第１または第２記憶状態に対応する物理量の分布が異なっても、不揮発性半導体記憶装置毎の物理量の分布特性に応じた、第１または第２記憶状態を設定するための適正な第１参照レベルを決定することができる。
【００２０】
更に、本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的ストレスの印加によって所定の物理量の大きさが変化することによって２以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第１記憶状態であることを検証するための前記物理量の第１参照レベルを決定するための第１参照レベル決定工程を有し、前記第１参照レベル決定工程において、前記複数のメモリセルに対して、前記第１記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、前記印加毎の前記所定の統計値の１回前の印加時からの変化量に基づいて前記物理量の変化が飽和したことを検出すると、飽和検出時の前記物理量の分布に基づいて、前記第１参照レベルを決定することを第２の特徴とする。
【００２１】
上記第２の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第１参照レベル決定工程において、前記所定の統計値が中央値または平均値であり、前記分布の中央値または平均値に、前記分布の標準偏差と所定の誤差余裕を加算または減算した値を前記第１参照レベルとすることを第３の特徴とする。
【００２２】
上記第１乃至第３の何れか１つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記メモリセルが、ＦＥＴ構造を有するとともに、電荷を保持可能なメモリ機能部を有し、前記メモリ機能部の電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記メモリ機能部が、電荷蓄積量を前記電気的ストレスの印加によって変化させることで前記２以上の記憶状態を設定可能であり、前記物理量が前記メモリ機能部の電荷蓄積量によって規定される閾値電圧であることを第４の特徴とする。
【００２３】
上記第１乃至第３の何れか１つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記メモリセルが、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記２つのメモリ機能部の各電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記第１メモリ機能部と前記第２メモリ機能部の夫々が、各電荷蓄積量を前記電気的ストレスの印加によって変化させることで個別に前記２以上の記憶状態を設定可能であり、前記第１メモリ機能部に対する前記物理量が、前記第１メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であり、前記第２メモリ機能部に対する前記物理量が、前記第２メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であることを第５の特徴とする。
【００２４】
上記第２乃至第５の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、２以上の記憶状態の内の第１記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第１記憶状態に対応する物理量の分布が異なっても、不揮発性半導体記憶装置毎に、第１記憶状態を設定するための適正な第１参照レベルを決定することができる。
【００２５】
特に、第４または第５の特徴の不揮発性半導体記憶装置のテスト方法で規定されるメモリセル（例えば、フラッシュメモリセル、サイドウォールメモリセル等）のメモリ機能部の電荷蓄積量の多寡によって記憶状態を決定する不揮発性半導体記憶装置においては、メモリ機能部から電荷を放出して記憶状態を第１記憶状態に設定する場合には、電荷の放出に伴って、記憶状態に対応する物理量、例えば、閾値電圧が一定値に収束して飽和状態となってくるため、当該飽和状態を検出することで、不揮発性半導体記憶装置毎の物理量の分布のばらつきを正確に把握でき適正な第１参照レベルを決定することができる。
【００２６】
上記何れかの１つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程を有し、前記第２参照レベル決定工程において、前記複数のメモリセルを、前記第１記憶状態から前記第２記憶状態に遷移させるために前記第２記憶状態に設定するための前記電気的ストレスを印加する第１グループと、前記電気的ストレスを印加せずに前記第１記憶状態を維持する第２グループに分割し、前記第１グループのメモリセルに対して、前記第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記第１グループのメモリセル内での前記物理量の分布と、前記第２グループのメモリセル内での前記物理量の分布を測定して、前記第１グループの分布内の前記第２グループの分布に対する最近値と、前記第２グループの分布内の前記第１グループの分布に対する最近値との間の差分を計算し、前記差分が所定値以上となったことを検出すると、当該差分検出時の前記第１グループの前記物理量の分布に基づいて、前記第２参照レベルを決定することを第６の特徴とする。
【００２７】
上記第６の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第２参照レベル決定工程において、前記第１グループの前記物理量の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第２参照レベルとすることを第７の特徴とする。
【００２８】
上記第６乃至第７の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、２以上の記憶状態の内の第２記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第１及び第２記憶状態に対応する物理量の夫々の分布が異なっても、更に、複数のメモリセルの一部の第１グループのメモリセルを第２記憶状態に設定する過程で、他の一部の第２グループのメモリセルの第１記憶状態、或いは、既に第２記憶状態に設定された第１グループのメモリセルの記憶状態に対する影響を考慮して、不揮発性半導体記憶装置毎に、所定の読み出しマージンを確保可能な第２記憶状態を設定するための適正な第２参照レベルを決定することができる。従って、フラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセル等を備えた不揮発性半導体記憶装置に対して、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等による影響を考慮した第２参照レベルを決定することができる。
【００２９】
上記第６または第７の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記差分が所定値以上となったことを検出した時の、前記第１グループの前記物理量の分布の前記最近値と前記第２グループの前記物理量の分布の前記最近値の中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを第８の特徴とする。
【００３０】
上記第８の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部を第１記憶状態に設定し、他の一部を第２記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第１及び第２記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第３参照レベルとして決定することができる。
【００３１】
上記第５の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記不揮発性半導体記憶装置に対して、前記２以上の記憶状態の内の第２記憶状態であることを検証するための前記物理量の第２参照レベルを決定するための第２参照レベル決定工程を有し、前記第２参照レベル決定工程において、前記複数のメモリセルが、前記２つのメモリ機能部の両方が前記第１記憶状態である状態において、前記複数のメモリセルに対して、前記２つのメモリ機能部の一方側の選択メモリ機能部のみを前記第２記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内の前記第１メモリ機能部と前記第２メモリ機能部の前記各閾値電圧の分布を測定して、前記第１メモリ機能部の分布内の前記第２メモリ機能部の分布に対する最近値と、前記第２メモリ機能部の分布内の前記第１メモリ機能部の分布に対する最近値との間の差分を計算し、前記差分が所定値以上となったことを検出すると、当該差分検出時の前記選択メモリ機能部の前記閾値電圧の分布に基づいて、前記第２参照レベルを決定することを第９の特徴とする。
【００３２】
上記第９の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第２参照レベル決定工程において、前記選択メモリ機能部の前記閾値電圧の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第２参照レベルとすることを第１０の特徴とする。
【００３３】
上記第９乃至第１０の特徴の不揮発性半導体記憶装置のテスト方法によれば、サイドウォールメモリセル等の１つのメモリセル内に２つのメモリ機能部を有する場合において、複数のメモリセルに対して、少なくとも一方のメモリ機能部を２以上の記憶状態の内の第２記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第１及び第２記憶状態に対応する物理量の夫々の分布が異なっても、更に、２つのメモリ機能部間の干渉の影響を考慮して、不揮発性半導体記憶装置毎に、所定の読み出しマージンを確保可能な第２記憶状態を設定するための適正な第２参照レベルを決定することができる。従って、サイドウォールメモリセル、及び、ミラービットメモリセル等を備えた不揮発性半導体記憶装置に対して、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等による影響を考慮した第２参照レベルを決定することができる。
【００３４】
上記第９または第１０の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記差分が所定値以上となったことを検出した時の、前記第１メモリ機能部の前記閾値電圧の分布の前記最近値と前記第２メモリ機能部の前記閾値電圧の分布の前記最近値の中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを第１１の特徴とする。
【００３５】
上記第１１の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部または全部の少なくとも一方のメモリ機能部を第１記憶状態に設定し、その他を第２記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第１及び第２記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第３参照レベルとして決定することができる。
【００３６】
上記第６、第７、第９及び第１０の何れかの１つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第１参照レベル決定工程において決定した前記第１参照レベルと、前記第２参照レベル決定工程において決定した前記第２参照レベルの中間値を、前記第１記憶状態と前記第２記憶状態を判別するための第３参照レベルとして決定することを第１２の特徴とする。
【００３７】
上記第１２の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部を第１記憶状態に設定し、他の一部を第２記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第１及び第２記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第３参照レベルとして決定することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る不揮発性半導体記憶装置のテスト方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３９】
先ず、本実施形態において、本発明方法の対象となる不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）について説明する。本発明装置は、１つのメモリセルに夫々１ビットを記憶可能なメモリ機能部を２つ備えたマルチビットメモリセルを、マトリクス状に複数配列したメモリセルアレイを備える。
【００４０】
当該メモリセルは、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が、第１メモリ機能部と第２メモリ機能部の各電荷蓄積量により変化するサイドウォールメモリセルである。より具体的には、当該メモリセルは、図１０に示す通りであり、重複して説明すれば、Ｐ型半導体基板上１０に形成されたゲート絶縁膜１３を介してゲート電極１４が形成され、Ｐ型半導体基板１０には、ゲート電極１４の下部領域の両側に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域１１、１２が形成されている。拡散領域１１、１２は、オフセット構造を有している。即ち、拡散領域１１、１２はゲート電極１４の下部領域には達しておらず、電荷保持膜下のオフセット領域２０がチャネル領域の一部を構成している。ゲート電極１４の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜１７が、シリコン酸化膜１５、１６に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部１８、１９となっている。
【００４１】
ここで、第１及び第２メモリ機能部が各別に記憶可能な２つ（１ビット）の記憶状態の一方を消去状態（第１記憶状態に相当）、他方を書き込み状態（第２記憶状態に相当）とする。消去状態は、各メモリ機能部の電荷蓄積量が少ない状態で、具体的には、電子が放出された状態で、書き込み状態は、各メモリ機能部の電荷蓄積量が多い状態で、具体的には、電子が注入された状態である。よって、第１または第２メモリ機能部が消去状態では、当該消去状態のメモリ機能部に対応するドレイン・ソース間電流が大きく、閾値電圧が低い状態となっており、逆に、第１または第２メモリ機能部が書き込み状態では、当該書き込み状態のメモリ機能部に対応するドレイン・ソース間電流が小さく、閾値電圧が高い状態となっている。
【００４２】
次に、サイドウォールメモリセルの何れか一方のメモリ機能部の記憶状態を消去状態に設定する動作（消去動作）において、当該消去動作が成功裏に完了しているかを検証する読み出し動作（消去検証動作）で使用する消去参照レベル（第１参照レベルに相当）を決定する消去参照レベル決定処理（第１参照レベル決定工程に相当）の処理手順について説明する。
【００４３】
消去参照レベル決定処理は、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図１に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
【００４４】
図１に示すように、先ず、消去対象の全てのメモリセルの各メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布における中央値（メジアン）Ｍ（０）を算出して、テスター内に一時的に記憶する（ステップ＃１０）。次に、消去対象の全てのメモリセルの各メモリ機能部を消去するために、メモリセルの各端子に所定の消去電圧パルスを印加する（ステップ＃１１）。消去電圧パルスを印加する毎に、印加後の消去対象の全てのメモリセルの各メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布における中央値Ｍ（ｉ）を算出して、テスター内に一時的に記憶する（ステップ＃１２）。ここで、引数ｉは、消去電圧パルスの印加回数を示す。次に、算出した中央値Ｍ（ｉ）と１回前の消去電圧パルスの印加時に算出した中央値Ｍ（ｉ−１）との差分の絶対値｜Ｍ（ｉ−１）−Ｍ（ｉ）｜が所定の誤差範囲内で一致しているか、或いは、当該差分｛Ｍ（ｉ−１）−Ｍ（ｉ）｝が０Ｖ以下となって、消去電圧パルスの印加に伴う中央値Ｍ（ｉ）の単調減少傾向が終了しているかの判定により、閾値電圧の減少が飽和したか否かを判断する（ステップ＃１３）。ステップ＃１３の判定で、閾値電圧の減少が飽和していない場合は、ステップ＃１１に戻り、消去電圧パルスを再度印加して、閾値電圧の減少が飽和していると判定されるまで、同じ処理を繰り返す。
【００４５】
図２に、図１に示す消去参照レベル決定処理のステップ＃１１の消去電圧パルスの印加に伴って閾値電圧分布ＶＴＨＥ（ｉ）が、低電圧側に移動していく様子を模式的に示している。図１中、ＶＴＨＥ（ｉ）が飽和状態での閾値電圧分布を示している。
【００４６】
図３に、図１に示す消去参照レベル決定処理のステップ＃１１の消去電圧パルスの印加に伴って、中央値Ｍ（ｉ）が単調に減少してやがて飽和状態に至る様子を模式的に示している。図３の横軸の消去時間は、消去電圧パルスの累積印加時間である。
【００４７】
ステップ＃１３の判定で、閾値電圧の減少が飽和していると判定されると、その時点での閾値電圧分布ＶＴＨＥ（ｉ）に基づいて、所定の誤差余裕ΔＥを考慮して消去参照レベルＶＲＥＦＥを算出する（ステップ＃１４）。ここで、誤差余裕ΔＥは、テスター等のバラツキを考慮したマージンである。消去参照レベルＶＲＥＦＥは、例えば、閾値電圧分布ＶＴＨＥ（ｉ）の平均値Ｅ（ｉ）と標準偏差σ（ｉ）と誤差余裕Δを用いて、ＶＲＥＦＥ＝Ｅ（ｉ）＋σ（ｉ）＋ΔＥとして算出する、或いは、閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸ（ｉ）を用いて、ＶＲＥＦＥ＝ＭＡＸ（ｉ）＋ΔＥとして算出する。
【００４８】
次に、サイドウォールメモリセルの何れか一方のメモリ機能部の記憶状態を消去状態に設定したまま、他方のメモリ機能部の記憶状態を消去状態から書き込み状態に設定する動作（書き込み動作）において、当該書き込み動作が成功裏に完了しているかを検証する読み出し動作（書き込み検証動作）で使用する書き込み参照レベル（第２参照レベルに相当）を決定する書き込み参照レベル決定処理（第２参照レベル決定工程に相当）の処理手順について説明する。尚、本実施形態では、書き込み参照レベル決定処理の最後に、通常の読み出し動作で使用する読み出し参照レベルＶＲＥＦＲ（第３参照レベルに相当）の決定処理（第３参照レベル決定工程に相当）が実行される。
【００４９】
書き込み参照レベル決定処理は、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図４に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
【００５０】
図４に示すように、先ず、テスト対象の全てのメモリセルの書き込み対象側のメモリ機能部を書き込むために、メモリセルの各端子に所定の書き込み電圧パルスを印加する（ステップ＃２０）。本実施形態では、第１メモリ機能部を書き込み対象として想定する。次に、全てのメモリセルの第１メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）を抽出する（ステップ＃２１）。ここで、引数ｉは、書き込み電圧パルスの印加回数を示す。引き続き、全てのメモリセルの消去状態の第２メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）を抽出する（ステップ＃２２）。第１メモリ機能部の閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）は、第２メモリ機能部の閾値電圧分布ＶＴＨＥ（ｉ）に対する最近値であり、第２メモリ機能部の閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）は、第１メモリ機能部の閾値電圧分布ＶＴＨＰ（ｉ）に対する最近値である。従って、両者の差分（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））は、ｉ番目の書き込み電圧パルス印加後における読み出しマージンの電圧幅ＶＲＭ（ｉ）を与える。そして、当該電圧幅（ＶＲＭ（ｉ）＝ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））が所定の読み出しマージン下限値ＶＲＭＬ以上であるかを判定する（ステップ＃２３）。ステップ＃２３の判定で、（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））＜ＶＲＭＬの場合は、読み出しマージンが不十分であるとして、ステップ＃２０に戻り、書き込み電圧パルスを再度印加して、電圧幅（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））が所定の読み出しマージン下限値ＶＲＭＬ以上となるまで、同じ処理を繰り返す。
【００５１】
図５に、図４に示す書き込み参照レベル決定処理のステップ＃２０の書き込み電圧パルスの印加に伴って、閾値電圧分布ＶＴＨＰ（ｉ）が高電圧側に移動するとともに、低電圧側に逆戻りする様子と、閾値電圧分布ＶＴＨＥ（ｉ）が僅かに高電圧側に移動していく様子を模式的に示している。図５より、読み出しマージンの電圧幅ＶＲＭ（ｉ）は、書き込み電圧パルスの印加に伴って、増加した後に減少する傾向のあることが分かる。
【００５２】
図６に、図４に示す書き込み参照レベル決定処理のステップ＃２０の書き込み電圧パルスの印加に伴って、読み出しマージンの電圧幅（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））が単調に増加し、極大値を取った後に減少していく様子を模式的に示している。図５の横軸の書き込み時間は、書き込み電圧パルスの累積印加時間である。電圧幅（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））
【００５３】
ステップ＃２３の判定で、（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））≧ＶＲＭＬの場合は、その時点での閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）に基づいて、所定の誤差余裕ΔＰを考慮して書き込み参照レベルＶＲＥＦＰを、ＶＲＥＦＰ＝ＭＩＮＰ（ｉ）＋ΔＰとして算出する（ステップ＃２４）。ここで、誤差余裕ΔＰは、テスター等のバラツキを考慮したマージンである。
【００５４】
引き続き、検証動作ではなく通常の読み出し動作で使用する読み出し参照レベルＶＲＥＦＲ（第３参照レベルに相当）を、閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）と閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）の中間値、つまり、ＶＲＥＦＲ＝（ＭＩＮＰ（ｉ）＋ＭＡＸＥ（ｉ））／２として算出する（ステップ＃２５：第３参照レベル決定工程に相当）。
【００５５】
〈別実施形態〉
以下に、本発明方法の別実施形態について説明する。
【００５６】
〈１〉上記実施形態では、本発明装置のメモリセルとして、１つのメモリセル内に２つのメモリ機能部を備えたサイドウォールメモリセルを想定して、消去、書き込み、読み出しの３種類の参照レベルの決定方法について説明したが、本発明装置のメモリセルはサイドウォールメモリセルに限定されるものではなく、特許文献２に開示されているミラービットメモリセル等であってもよく、更に、１つのメモリセル内に１つのメモリ機能部を備えた従来型のメモリセルであってもよい。後者の従来型のメモリセルの一例として、メモリ機能部がフローティングゲートで構成されたＦＥＴ構造を有するフラッシュメモリセルがある。
【００５７】
また、メモリセルは、ＦＥＴ構造を有し、記憶状態に応じて変化する物理量がソース・ドレイン間のメモリセル電流、或いは、メモリセル電流のオンオフを規定する閾値電圧で規定されるメモリセルに限定されるものではない。例えば、電気的ストレスの印加によって電気抵抗が変化することによって２以上の記憶状態を設定可能な不揮発性メモリセルであってもよい。
【００５８】
上記実施形態の消去参照レベル決定処理は、１つのメモリセル内に１つのメモリ機能部を備えた従来型のメモリセルのメモリセルアレイに対しても、同じ要領で適用できる。但し、上記実施形態の書き込み参照レベル決定処理は、当該従来型のメモリセルのメモリセルアレイに対しては、若干の修正が必要である。以下、当該従来型のメモリセルのメモリセルアレイに対する書き込み参照レベル決定処理について説明する。この書き込み参照レベル決定処理は、上記実施形態と同様に、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図７に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
【００５９】
図７に示すように、先ず、全てのメモリセルが消去状態にあるテスト対象のメモリセルアレイを、書き込み対象のメモリセル（第１グループ）と、書き込み電圧パルスを印加せずに消去状態を維持するメモリセル（第２グループ）に分割する（ステップ＃３０）。ここで、第１グループと第２グループのメモリセルの配列パターンは、第１グループの書き込み動作によって、第１グループの閾値電圧分布と第２グループの閾値電圧分布が、隣接メモリセル間のカップリングやディスターブ現象によって影響を受けるようなパターンが好ましく、例えば、メモリセルアレイの１行或いは１列置きのストライプパターン、或いは、チェッカーボードパターン等が好ましい。
【００６０】
引き続き、書き込み対象の第１グループのメモリセルを書き込むために、メモリセルの各端子に所定の書き込み電圧パルスを印加する（ステップ＃３１）。次に、第１グループの全てのメモリセルの閾値電圧を測定し、その閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）を抽出する（ステップ＃３２）。ここで、引数ｉは、書き込み電圧パルスの印加回数を示す。引き続き、第２グループの全てのメモリセルの閾値電圧を測定し、その閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）を抽出する（ステップ＃３３）。第１グループの閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）は、第２グループの閾値電圧分布ＶＴＨＥ（ｉ）に対する最近値であり、第２グループの閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）は、第１グループの閾値電圧分布ＶＴＨＰ（ｉ）に対する最近値である。従って、両者の差分（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））は、ｉ番目の書き込み電圧パルス印加後における読み出しマージンの電圧幅を与える。そして、当該電圧幅（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））が所定の読み出しマージン下限値ＶＲＭＬ以上であるかを判定する（ステップ＃３４）。ステップ＃３４の判定で、（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））＜ＶＲＭＬの場合は、読み出しマージンが不十分であるとして、ステップ＃３１に戻り、書き込み電圧パルスを再度印加して、電圧幅（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））が所定の読み出しマージン下限値ＶＲＭＬ以上となるまで、同じ処理を繰り返す。
【００６１】
ステップ＃３４の判定で、（ＭＩＮＰ（ｉ）−ＭＡＸＥ（ｉ））≧ＶＲＭＬの場合は、その時点での閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）に基づいて、所定の誤差余裕ΔＰを考慮して書き込み参照レベルＶＲＥＦＰを、ＶＲＥＦＰ＝ＭＩＮＰ（ｉ）＋ΔＰとして算出する（ステップ＃３５）。ここで、誤差余裕ΔＰは、テスター等のバラツキを考慮したマージンである。
【００６２】
引き続き、検証動作ではなく通常の読み出し動作で使用する読み出し参照レベルＶＲＥＦＲ（第３参照レベルに相当）を、閾値電圧分布ＶＴＨＰ（ｉ）の最小値ＭＩＮＰ（ｉ）と閾値電圧分布ＶＴＨＥ（ｉ）の最大値ＭＡＸＥ（ｉ）の中間値、つまり、ＶＲＥＦＲ＝（ＭＩＮＰ（ｉ）＋ＭＡＸＥ（ｉ））／２として算出する（ステップ＃３６：第３参照レベル決定工程に相当）。
【００６３】
〈２〉更に、上記実施形態では、書き込み参照レベル決定処理の最後に、読み出し参照レベル決定処理を設け、書き込み参照レベル決定処理で生成されたデータを用いて、読み出し参照レベルＶＲＥＦＲを、ＶＲＥＦＲ＝（ＭＩＮＰ（ｉ）＋ＭＡＸＥ（ｉ））／２として算出したが、読み出し参照レベルＶＲＥＦＲの決定処理は、これに限定されるものではない。例えば、読み出し参照レベルＶＲＥＦＲを、消去参照レベル決定処理で決定した消去参照レベルＶＲＥＦＥと書き込み参照レベル決定処理で決定した書き込み参照レベルＶＲＥＦＰの中間値、つまり、ＶＲＥＦＲ＝（ＶＲＥＦＰ＋ＶＲＥＦＥ）／２として算出するようにしてもよい。
【００６４】
〈５〉上記各実施形態において、本発明装置として、不揮発性メモリセルのメモリセルアレイを備えた専ら記憶装置として機能する不揮発性半導体記憶装置を例示したが、本発明装置は、当該専用の不揮発性半導体記憶装置に限定されるものではない。例えば、不揮発性メモリセルのメモリセルアレイを内蔵するロジックデバイスであっても構わない。
【産業上の利用可能性】
【００６５】
本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的に書き込み及び消去可能な不揮発性メモリセルを複数備えてなる不揮発性半導体記憶装置のテスト方法に利用でき、不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る不揮発性半導体記憶装置のテスト方法における消去参照レベル決定処理の処理手順を示すフローチャート
【図２】消去電圧パルスの印加に伴う閾値電圧分布の変化を模式的に示す閾値電圧分布図
【図３】消去電圧パルスの印加に伴う閾値電圧分布の中央値の変化を模式的に示す図
【図４】本発明に係る不揮発性半導体記憶装置のテスト方法における書き込み参照レベル決定処理の処理手順を示すフローチャート
【図５】書き込み電圧パルスの印加に伴う閾値電圧分布の変化を模式的に示す閾値電圧分布図
【図６】書き込み電圧パルスの印加に伴う読み出しマージンの閾値電圧幅の変化を模式的に示す図
【図７】本発明に係る不揮発性半導体記憶装置のテスト方法における書き込み参照レベル決定処理の他の処理手順を示すフローチャート
【図８】フラッシュメモリにおけるセル数と閾値電圧との関係を示す閾値電圧分布図
【図９】不揮発性半導体記憶装置における一般的な読み出し回路の回路図（ａ）、及び、メモリセルと抵抗の関係を示す図（ｂ）
【図１０】サイドウォールメモリの構造を模式的に示す素子断面図
【図１１】ミラービットメモリセルの構造を模式的に示す素子断面図
【図１２】従来の一般的な消去動作の処理手順を示すフローチャート
【図１３】ＦＥＴ構造の不揮発性メモリセルにおけるセル数と閾値電圧との関係を模式的に示す閾値電圧分布図
【図１４】従来の一般的な書き込み動作の処理手順を示すフローチャート
【図１５】ＦＥＴ構造の不揮発性メモリセルにおけるセル数と閾値電圧との関係と、書き込み動作に伴う閾値電圧分布の変動を模式的に示す閾値電圧分布図
【図１６】書き込み動作における書き込み時間と読み出しマージンの閾値電圧幅の関係を模式的に示す図
【符号の説明】
【００６７】
１０：      Ｐ型半導体基板上
１１、１２：拡散領域
１３：      ゲート絶縁膜
１４：      ゲート電極
１５、１６：シリコン酸化膜
１７：      シリコン窒化膜
１８、１９：メモリ機能部
２０：      オフセット領域
２１、２２：メモリ機能部
１００：    差動増幅器
Ｒ１  ：    抵抗負荷
Ｒ２  ：    抵抗負荷
ＶＲＥＦＥ：消去参照レベル
ＶＲＥＦＰ：書き込み参照レベル
ＶＲＥＦＲ：読み出し参照レベル
【図１】
2007250133.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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