(57)【要約】【課題】  本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子のＭＯＳＦＥＴと同期整流用素子のＭＯＳＦＥＴのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。【解決手段】  主スイッチング素子としてのハイサイドＭＯＳＦＥＴ１と同期整流用素子としてのローサイドＭＯＳＦＥＴ２０とを備えるスイッチング回路において、ローサイドＭＯＳＦＥＴ２０に流れる電流を検出する第１の電流検出手段と、ローサイドＭＯＳＦＥＴ２０の寄生ダイオード９に流れる電流を検出する第２の電流検出手段とを備え、第１の電流検出手段により検出される貫通電流と第２の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、ハイサイドＭＯＳＦＥＴ１及びローサイドＭＯＳＦＥＴ２０に対するゲート信号を出力することを特徴とするスイッチング回路。【選択図】  図１
2007014059.tif 000002
【特許請求の範囲】
【請求項１】
主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチとを備えるスイッチング回路において、
第２のスイッチに流れる電流を検出する第１の電流検出手段と、
第２のスイッチの寄生ダイオードに流れる電流を検出する第２の電流検出手段とを備え、
第１の電流検出手段により検出される貫通電流と第２の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第１のスイッチ及び第２のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路。
【請求項２】
前記第１の電流検出手段により第１の閾値以上の貫通電流が検出された場合はデッドタイムを大きくする側に調整し、前記第２の電流検出手段により第２の閾値以上のリカバリー電流が検出された場合はデッドタイムを小さくする側に調整する請求項１記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路に関し、より詳細には、スイッチングのタイミングを制御可能なスイッチング回路に関する。
【背景技術】
【０００２】
従来から、主スイッチング素子のハイサイドＭＯＳＦＥＴをオフした還流期間における同期整流用素子のローサイドＭＯＳＦＥＴに寄生するボディダイオードの導通期間を短縮し、導通損失を低減する技術が知られている（例えば、特許文献１参照）。
【０００３】
図８は特許文献１に記載の回路をはじめとする従来技術の回路を、図９はその回路の動作波形を示す図である。図８のような回路を動作させる場合、主スイッチング素子のハイサイドＭＯＳＦＥＴ１と同期整流用素子のローサイドＭＯＳＦＥＴ２が同時にオンして大きな貫通電流が流れないようにするため、電圧検出器１０により検出されるローサイドＭＯＳＦＥＴ２の両端電圧Ｖ１に基づいて、図９に示す如くゲート電圧信号Ｖｇ１とＶｇ２間にデッドタイムＴｄ１とＴｄ２を設けながらハイサイドＭＯＳＦＥＴ１とローサイドＭＯＳＦＥＴ２を交互にオンオフさせている。上述の従来技術は、これらのデッドタイムが短くなるよう制御することによって、ハイサイドＭＯＳＦＥＴ１をオフした還流期間におけるローサイドＭＯＳＦＥＴ２に寄生するボディダイオード９の導通期間を短縮し、導通損失を低減している。
【特許文献１】特開２００４−３１２９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図９に示されるように、ハイサイドＭＯＳＦＥＴ１がオンする際にローサイドＭＯＳＦＥＴ２のボディダイオード９に印加される電圧Ｖ１が順電圧から逆電圧に切り替わることによって、カソードからアノードへの逆電流、すなわちリカバリー電流がボディダイオード９に一瞬流れ、リカバリー損失が生じる。このリカバリー損失を低減するために、ハイサイドＭＯＳＦＥＴ１とローサイドＭＯＳＦＥＴ２のスイッチタイミングをクロスすることが有効であることはよく知られている。
【０００５】
しかしながら、スイッチタイミングをクロスしすぎると貫通電流が大きく流れてしまうという問題が生じる。この点、上述の従来技術では、貫通電流を一切流さないように制限しているため、リカバリー損失を低減するためにスイッチングをクロスすることができない。
【０００６】
そこで、本発明は、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチのスイッチングをクロスさせ、リカバリー損失を低減するスイッチング回路の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一局面によれば、
主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチとを備えるスイッチング回路において、
第２のスイッチに流れる電流を検出する第１の電流検出手段と、
第２のスイッチの寄生ダイオードに流れる電流を検出する第２の電流検出手段とを備え、
第１の電流検出手段により検出される貫通電流と第２の電流検出手段により検出されるリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、第１のスイッチ及び第２のスイッチに対するゲート信号を出力することを特徴とするスイッチング回路が提供される。
【０００８】
これにより、貫通電流とリカバリー電流を独立に検出可能なため貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムを設定することができるので、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。
【０００９】
また、本局面において、前記第１の電流検出手段により第１の閾値以上の貫通電流が検出された場合はデッドタイムを大きくする側に調整し、前記第２の電流検出手段により第２の閾値以上のリカバリー電流が検出された場合はデッドタイムを小さくする側に調整することが好適である。つまり、貫通電流がある閾値以上の場合クロスタイムが大きいと考えられるので、クロスタイムを小さくするためにデッドタイムを大きくする側に設定し、リカバリー電流がある閾値以上の場合デッドタイムが大きいと考えられるので、デッドタイムを小さくする側に設定する。
【００１０】
なお、貫通電流及びリカバリー電流の閾値は、閾値の前回値を記憶し、前回値より小さくなるように調整してもよい。
【発明の効果】
【００１１】
本発明によれば、貫通電流が大きく流れるのを防ぎつつ、主スイッチング素子としての第１のスイッチと同期整流用素子としての第２のスイッチのスイッチングをクロスさせ、リカバリー損失を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。図１は、本発明のスイッチング回路の一形態を示す図である。本形態のスイッチング回路は、主スイッチング素子のハイサイドＭＯＳＦＥＴ１（以下、「ＭＯＳＦＥＴ１」という）、同期整流用素子の電流検知機能付ローサイドＭＯＳＦＥＴ２０（以下、「ＭＯＳＦＥＴ２０」という）、インダクタンス５、平滑コンデンサ６からなる回路群と、これらの回路群を制御するデッドタイム制御回路４と、デッドタイム制御回路４に対しＰＷＭ信号を送信するＰＷＭ回路３とを有する。
【００１３】
ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０との直列回路が直流電源７に対して並列に接続されている。また、ＭＯＳＦＥＴ２０のドレイン−ソース間にインダクタンス５と平滑コンデンサ６が直列に接続されている。デッドタイム制御回路４がＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０を交互にオンオフさせることにより、直流電源７の電圧が降圧され平滑された出力電圧ＶＯＵＴが負荷（図示しない）に供給される。
【００１４】
図３は、ＭＯＳＦＥＴ２０の構成を示す図である。ワンパッケージのＭＯＳＦＥＴ２０は、主素子である同期整流用素子のＭＯＳＦＥＴ２ａ、センスＭＯＳＦＥＴ２ｂ及びセンスダイオード９ｂを内蔵している。センスＭＯＳＦＥＴ２ｂは、主素子ＭＯＳＦＥＴ２ａの寄生ダイオード９ａ及びセンスダイオード９ｂから影響を受けることなく、主素子ＭＯＳＦＥＴ２ａに流れる電流を検出できる。一方、センスダイオード９ｂは、主素子ＭＯＳＦＥＴ２ａ及びセンスＭＯＳＦＥＴ２ｂから影響を受けることなく、寄生ダイオード９ａに流れる電流を検出できる。このように、主素子ＭＯＳＦＥＴ２ａに流れる電流と寄生ダイオード９ａに流れる電流を独立に検出できる点について、図１０を参照しながら説明する。
【００１５】
図１０は、ＭＯＳＦＥＴ２０の構造の断面図である。なお、図１０の左端に位置する半導体素子１２には、半導体素子１２の動作電流Ｉ２と寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）とが流れている状態を模式的に示す。
【００１６】
ＭＯＳＦＥＴ２０は、基板１１に複数の半導体素子１２を設けた構成とされている。ＭＯＳＦＥＴ２０は、プレーナゲート構造の半導体装置である。基板１１は、半導体素子１２を製造するための基材であり、例えば、ｎ−シリコン基板を用いることができる。
【００１７】
半導体素子１２は、第１導電型領域１３と、第２導電型領域であるＮ＋ソース領域１７Ａ，１７Ｂと、ゲート絶縁膜１８と、ゲート電極１９と、第１の電極であるダイオード電極２２と、第２の電極であるセンス電極２４Ａ，２４Ｂと、絶縁膜２５と、Ｎ＋領域２７と、ドレイン電極２８とを有する。
【００１８】
第１導電型領域１３は、Ｐ型領域であり、基板１１の表面層内に設けられている。第１導電型領域１３は、ボディ領域１４とチャネル領域１５とを有する。ボディ領域１４は、第１導電型領域１３の中央付近に設けられている。チャネル領域１５は、第１導電型領域１３の外周付近に設けられている。
【００１９】
第２導電型領域であるＮ＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３とは異なる導電型を有する。Ｎ＋ソース領域１７Ａ，１７Ｂは、第１導電型領域１３と接合されると共に、ボディ領域１４とチャネル領域１５との間に位置するよう基板１１の表面層内に設けられている。
【００２０】
ゲート絶縁膜１８は、基板１１の表面に形成されており、ゲート電極１９を内包すると共に、隣接するセンス電極２４Ａ，２４Ｂ間を絶縁する。ゲート電極１９は、隣接する半導体素子１２に亘って設けられると共に、ゲート絶縁膜１８に覆われている。
【００２１】
第１の電極であるダイオード電極２２は、Ｎ＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するよう基板１１上に設けられている。ダイオード電極２２は、絶縁膜２５によりセンス電極２４Ａ，２４Ｂと電気的に絶縁されている。
【００２２】
このように、Ｎ＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２を設けることにより、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）やその後のリカバリー電流）を独立して検出することができる。
【００２３】
第２の電極であるセンス電極２４Ａ，２４Ｂは、ボディ領域１４と接触することなく、Ｎ＋ソース領域１７Ａ，１７Ｂと接触するようゲート絶縁膜１８と絶縁膜２５との間に設けられている。
【００２４】
このように、ボディ領域１４と接触することなく、Ｎ＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂを設けることにより、半導体素子１２の動作電流Ｉ２を独立して検出することができる。
【００２５】
絶縁膜２５は、ボディ領域１４とＮ＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うと共に、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間を絶縁するよう基板１１上に設けられている。
【００２６】
このように、ボディ領域１４とＮ＋ソース領域１７Ａ，１７Ｂとの境界部分Ｂを覆うよう絶縁膜２５を、ダイオード電極２２とセンス電極２４Ａ，２４Ｂとの間に設けることにより、ダイオード電極２２がＮ＋ソース領域１７Ａ，１７Ｂと接触することを防止できると共に、センス電極２４Ａ，２４Ｂがボディ領域１４と接触することを防止できる。絶縁膜２５としては、例えば、ＣＶＤ法や蒸着法により形成されたＳｉＯ２膜やＳｉＮ膜等を用いることができる。
【００２７】
Ｎ＋領域２７は、基板１１の裏面層内に設けられている。ドレイン電極２８は、Ｎ＋領域２７を覆うように設けられている。
【００２８】
以上説明したように、図１０に示される構造を有するＭＯＳＦＥＴ２０によれば、Ｎ＋ソース領域１７Ａ，１７Ｂと接触することなく、ボディ領域１４と接触するダイオード電極２２と、ボディ領域１４と接触することなく、Ｎ＋ソース領域１７Ａ，１７Ｂと接触するセンス電極２４Ａ，２４Ｂとを半導体素子１２に設けることにより、半導体素子１２の動作電流Ｉ２と、寄生ダイオードに流れる電流（寄生ダイオードのターンオンに伴う順電流（電流Ｉ１）やその後のリカバリー電流）とをそれぞれ独立して検出することができる。
【００２９】
したがって、図３に示される構成を有するＭＯＳＦＥＴ２０にするためには、複数のセルのうち一部に作り込んだ半導体素子１２をセンスＭＯＳＦＥＴ２ｂとセンスダイオード９ｂとして用い、残りのセルを寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるようにすればよい。
【００３０】
ここで、流れる電流は、その用いたセルの比率（セル比）により定まるので、寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるセルとセンスＭＯＳＦＥＴ２ｂ及びセンスダイオード９ｂとして用いるセルとの数の比が、例えば１，０００対１であれば、センスＭＯＳＦＥＴ２ｂを流れる電流の１，０００倍の電流が主素子ＭＯＳＦＥＴ２ａに流れることになり、センスダイオード９ｂを流れる電流の１，０００倍の電流が寄生ダイオード９ａに流れることになる。
【００３１】
そこで、センスＭＯＳＦＥＴ２ｂとセンスダイオード９ｂとして用いるセルのセンス電極２４Ａ，Ｂ及びダイオード電極２２は、それぞれ独立にデッドタイム制御回路４に接続される（図１，３，１０参照）。これにより、上述のセル比に基づいて、デッドタイム制御回路４は、センスＭＯＳＦＥＴ２ｂを流れる電流を検出することによって主素子ＭＯＳＦＥＴ２ａを流れる電流を検出できるとともに、センスダイオード９ｂを流れる電流を検出することによって寄生ダイオード９ａに流れる電流を検出できる。
【００３２】
なお、図１に示されるＭＯＳＦＥＴ２０のゲート端子Ｇ，ドレイン端子Ｄ、ソース端子Ｓのそれぞれは、ゲート電極１９、ドレイン電極２８、寄生ダイオード９ａの寄生する主素子ＭＯＳＦＥＴ２ａとして用いるセルのセンス電極２４に相当する。
【００３３】
次に、図１の形態のスイッチング回路の動作について説明する。図２は、図１の形態のスイッチング回路の動作波形を示す図である。ゲート電圧信号Ｖｇ２によりＭＯＳＦＥＴ２０がＯＦＦした後、デッドタイムＴｄ１後にゲート電圧信号Ｖｇ１によりＭＯＳＦＥＴ１がＯＮする。そのとき、寄生ダイオード９にリカバリー電流Ｉｒ１が流れるので、デッドタイムをＴｄ１より短いＴｄ３に設定する。したがって、寄生ダイオード９に流れる順電流の通電時間が短くなることにより、寄生ダイオード９に流れるリカバリー電流はＩｒ１より小さいＩｒ２となる。さらにデッドタイムを短くしていくと、ゲート電圧信号Ｖｇ１とゲート電圧信号Ｖｇ２がクロスする（クロスタイムＴｄ５）ことにより、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０に貫通電流Ｉｐ１が流れはじめる。そこで、クロスタイムをＴｄ５より短くして貫通電流Ｉｐ１が減少するようにデッドタイムを調整する（Ｔｄ７）。
【００３４】
一方、ゲート電圧信号Ｖｇ１によりＭＯＳＦＥＴ１がＯＦＦした後、デッドタイムＴｄ２後にゲート電圧信号Ｖｇ２によりＭＯＳＦＥＴ２０がＯＮする。そして、デッドタイムをＴｄ２より短いＴｄ４に設定する。さらにデッドタイムを短くしていくと、ゲート電圧信号Ｖｇ１とゲート電圧信号Ｖｇ２がクロスする（クロスタイムＴｄ６）ことにより、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２０に貫通電流Ｉｐ２が流れはじめる。そこで、クロスタイムをＴｄ６より短くして貫通電流Ｉｐ２が減少するようにデッドタイムを調整する（Ｔｄ８）。
【００３５】
このように、貫通電流が生じた場合にはその貫通電流が減少するようにデッドタイムを設定する制御を実行し、リカバリー電流が生じた場合にはそのリカバリー電流が減少するようにデッドタイムを設定する制御を実行する。最終的には、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整がなされる。これにより、貫通電流が大きく流れるのを防ぎつつリカバリー損失を低減させる最適なスイッチタイミングとなる。なお、貫通電流によるＭＯＳＦＥＴのチャネル損失とリカバリー電流によるリカバリー損失の合計が小さくなるようなデッドタイムが設定されるようにしてもよい。
【００３６】
それでは、上述の図２の動作波形となるように制御する制御回路について説明する。図４は、デッドタイム制御回路４の内部構成の一形態を詳細に示す図である。
【００３７】
調整回路１０１は、貫通電流及びリカバリー電流を検出すると、これらが減少するようにレベルシフト回路１０２，１０３を調整する。すなわち、所定の閾値（第１の閾値）以上の貫通電流が検出された場合はクロスタイムが大きいと考えられるので、調整回路１０１はクロスタイムを小さくする側（デッドタイムを大きくする側）に制御する。一方、所定の閾値（第２の閾値）以上のリカバリー電流が検出された場合はデッドタイムが大きいと考えられるので、調整回路１０１はデッドタイムを小さくする側（クロスタイムを大きくする側）に制御する。なお、デッドタイムやクロスタイムは、レベルシフト回路１０２，１０３によるＰＷＭ回路３が出力するランプ波ｉのレベルシフト量によって調整される。
【００３８】
ここで、調整回路１０１に、貫通電流を検出するための第１の閾値とリカバリー電流を検出するための第２の閾値を調整可能な回路を設けてもよい。例えば、貫通電流を検出するための第１の閾値は、貫通電流を前回検出したときの値より小さい値となるように調整され、リカバリー電流を検出するための第２の閾値は、リカバリー電流を前回検出したときの値より小さい値となるように調整される。図２の動作波形の場合、調整回路１０１は、リカバリー電流Ｉｒ２を検出するときの閾値は、リカバリー電流Ｉｒ１を検出したときの閾値より小さくなるように調整する。同様に、調整回路１０１０は、貫通電流Ｉｐ１についても調整する。
【００３９】
また、調整回路１０１が出力するＯＮ切替ｍは、ローサイドのＭＯＳＦＥＴ２０のターンオンを進めるか遅らせるかを選択するための信号である。ＯＮ切替ｍがＬｏレベルのときＭＯＳＦＥＴ２０のターンオンを遅らせることを示し、ＯＮ切替ｍがＨｉレベルのときＭＯＳＦＥＴ２０のターンオンを進めることを示す。一方、調整回路１０１が出力するＯＦＦ切替ｎは、ローサイドのＭＯＳＦＥＴ２０のターンオフを進めるか遅らせるかを選択するための信号である。ＯＦＦ切替ｎがＬｏレベルのときＭＯＳＦＥＴ２０のターンオフを遅らせることを示し、ＯＦＦ切替ｎがＨｉレベルのときＭＯＳＦＥＴ２０のターンオフを進めることを示す。
【００４０】
レベルシフト回路１０２，１０３は、調整回路１０１からのレベルシフト制御指令に基づいて、ランプ波ｉをレベルシフトする回路である。反転回路１０４は、入力された波形を反転して出力する回路であり、例えば２．５Ｖを基準に入力波形を反転させる。コンパレータ１０５，１０６，１０７，１０８，１２２は、内部にヒスを持ちオフセットの少ないものが望ましい。
【００４１】
ＰＷＭ回路３は、互いに同期するランプ波とパルス波を出力する。直流電源７の電圧を所定の出力電圧ＶＯＵＴに降圧させる指令パルスが、所定周波数で出力される。図７は、ＰＷＭ回路３の一形態を示す。２０１，２０２は定電流源を、２０３，２０４，２０５，２０６はダイオードを、２０７はコンデンサを、２０８，２０９は抵抗を、２１０はコンパレータを表す。なお、ＰＷＭ回路３は、周知の回路のため、回路定数設定等の詳細な説明は省略する。また、ＰＷＭ出力する手段であればよいので、ＰＷＭ回路３の形態に限るものではない。
【００４２】
次に、図４に示されるデッドタイム制御回路４のデッドタイム制御の回路動作について説明する。図５，６は、デッドタイム制御のタイミングチャートである。図５において、コンパレータ１０５は、パルス波ｃを反転したパルス波ｄとレベルシフト（アップ）したランプ波ａを比較して、ターンオン遅れ（Ｔｏｎ１，Ｔｏｎ２）した信号ｅを出力する。コンパレータ１０６は、パルス波ｃとレベルシフト（アップ）したランプ波ａを比較して、ターンオン進み（Ｔｏｎ３，Ｔｏｎ４）した信号ｆを出力する。コンパレータ１０７は、パルス波ｃとレベルシフト（ダウン）したランプ波ｂを比較して、ターンオフ遅れ（Ｔｏｆｆ１，Ｔｏｆｆ２）した信号ｇを出力する。コンパレータ１０８は、パルス波ｃを反転したパルス波ｄとレベルシフト（ダウン）したランプ波ｂを比較して、ターンオフ進み（Ｔｏｆｆ３，Ｔｏｆｆ４）した信号ｈを出力する。
【００４３】
図６において、ＡＮＤ回路１１９は、ローサイドのＭＯＳＦＥＴ２０のターンオンを進めるか遅らせるかを選択するための信号であるＯＮ切替ｍがＬｏレベルのときターンオン遅れした信号ｅの立ち上がりエッジを検出すると反転し、ＯＮ切替ｍがＨｉレベルのときターンオン進みした信号ｆの立ち上がりエッジを検出すると反転する信号ｋを出力する。一方、ＮＯＲ回路１２０は、ローサイドのＭＯＳＦＥＴ２０のターンオフを進めるか遅らせるかを選択するための信号であるＯＦＦ切替ｎがＬｏレベルのときターンオフ遅れした信号ｇの立下りエッジを検出すると反転し、ＯＦＦ切替ｎがＨｉレベルのときターンオフ進みした信号ｈの立下りエッジを検出すると反転する信号ｌを出力する。
【００４４】
ＲＳフリップフロップ１２１は、信号ｋと信号ｌの入力関係に基づいて、ゲート電圧信号Ｖｇ２を出力する。
【００４５】
一方、コンパレータ１２２は、ＰＷＭ回路３が出力したランプ波ｉとパルス波ｃとを比較して、ゲート電圧信号Ｖｇ１を出力する。
【００４６】
ＲＳフリップフロップ１２１が出力するゲート電圧信号Ｖｇ２とコンパレータ１２２が出力するゲート電圧信号Ｖｇ１がこのように制御されることによって、上述の図２の動作波形が実現可能になる。
【００４７】
したがって、本発明のスイッチング回路によれば、貫通電流とリカバリー電流がいずれも小さくなるようにデッドタイムが設定されるように調整が可能となるため、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。そして、理想的には貫通電流もリカバリー電流も流れないデッドタイムが設定されたスイッチタイミングとすることができる。
【００４８】
また、本発明のスイッチング回路によれば、リカバリー電流発生時に配線などのインダクタンスによるサージ電圧がローサイドのＭＯＳＦＥＴに印加されることをリカバリー電流の減少により抑えることができるので、ローサイドのＭＯＳＦＥＴを耐圧の低いものにすることができ、コスト削減をすることもできる。
【００４９】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００５０】
上述の実施形態は、電圧を降圧させる降圧型のスイッチング回路であるが、降圧型のスイッチング回路に限らず同様の回路構成のスイッチング回路に本発明を適用しても同様の効果がある。例えば、電圧を昇圧させる昇圧型のスイッチング回路やモータ等の負荷駆動回路が挙げられる。
【００５１】
また、リカバリー電流と貫通電流を独立に検出可能な上述のような構造のＭＯＳＦＥＴ２０を使わずに、ローサイドＭＯＳＦＥＴのソースとＧＮＤ間に検出抵抗を直列に挿入し、リカバリー電流が流れるべきタイミングに検出される検出電圧と貫通電流が流れるべきタイミングに検出される検出電圧を区別することによって、リカバリー電流と貫通電流を独立に検出するようにしてもよい。
【００５２】
すなわち、デッドタイム制御回路４は、デッドタイムが大きくなる側に制御しているタイミングで検出される電圧はリカバリー電流が流れたことにより生じた検出電圧と予測することができ、クロスタイムが大きくなる側に制御しているタイミングで検出される電圧は貫通電流が流れたことにより生じた検出検圧と予測することができ、リカバリー電流と貫通電流を独立に検出することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明のスイッチング回路の一形態を示す図である。
【図２】図１の形態のスイッチング回路の動作波形を示す図である。
【図３】ＭＯＳＦＥＴ２０の構成を示す図である。
【図４】デッドタイム制御回路４の内部構成の一形態を詳細に示す図である。
【図５】デッドタイム制御のタイミングチャート（その１）である。
【図６】デッドタイム制御のタイミングチャート（その２）である。
【図７】ＰＷＭ回路３の一形態を示す図である。
【図８】従来技術の回路を示す図である。
【図９】図８の回路の動作波形を示す図である。
【図１０】ＭＯＳＦＥＴ２０の構造の断面図である。
【符号の説明】
【００５４】
１  ハイサイドＭＯＳＦＥＴ
２  ローサイドＭＯＳＦＥＴ
２ｂ  センスＭＯＳＦＥＴ
３  ＰＷＭ回路
４  デッドタイム制御回路
５  インダクタンス
６  平滑コンデンサ
７  電源
８，９，９ａ  寄生ダイオード（ボディダイオード）
９ｂ  センスダイオード
１２  半導体素子
１９  ゲート電極
２０  電流検知機能付ローサイドＭＯＳＦＥＴ
２２  ダイオード電極
２４，２４Ａ，２４Ｂ  センス電極
２８  ドレイン電極
【図１】
2007014059.tif 000003
【図２】
2007014059.tif 000004
【図３】
2007014059.tif 000005
【図４】
2007014059.tif 000006
【図５】
2007014059.tif 000007
【図６】
2007014059.tif 000008
【図７】
2007014059.tif 000009
【図８】
2007014059.tif 000010
【図９】
2007014059.tif 000011
【図１０】
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