(57)【要約】【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。【選択図】図１
2007228044.tif 000002
【特許請求の範囲】
【請求項１】
信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタと、
信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタと、
信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路と、
上記可変遅延回路の立ち上がり側遅延と立ち下がり側遅延をそれぞれ上記第１レジスタの第１遅延指定値および上記第２レジスタの第２遅延指定値に維持するよう制御を行う制御回路と
を有するデジタルＤＬＬ回路。
【請求項２】
上記制御回路は、基準となる信号と上記第１遅延指定値およびの第２遅延指定値を基に上記可変遅延回路に対する信号の立ち上がり側と下がり側それぞれの遅延制御値を計算して当該可変遅延回路に与える
請求項１記載のデジタルＤＬＬ回路。
【請求項３】
遅延目標値を保持する第３レジスタと、
デジタル制御の第２可変遅延回路と、をさらに有し、
上記制御回路は、基準となる信号と上記第３レジスタの遅延目標値をデジタル演算して、当該演算結果を上記第２可変遅延回路に遅延制御値として与える
請求項１記載のデジタルＤＬＬ回路。
【請求項４】
遅延目標値を保持する第３レジスタと、
デジタル制御の第２可変遅延回路と、をさらに有し、
上記制御回路は、基準となる信号と上記第３レジスタの遅延目標値をデジタル演算して、当該演算結果を上記第２可変遅延回路に遅延制御値として与える
請求項２記載のデジタルＤＬＬ回路。
【請求項５】
上記第２可変遅延回路の遅延出力が上記デジタル制御可変遅延回路の入力として供給される
請求項３記載のデジタルＤＬＬ回路。
【請求項６】
上記第２可変遅延回路の遅延出力が上記デジタル制御可変遅延回路の入力として供給される
請求項４記載のデジタルＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等のメモリのインタフェース回路などに適用可能なデジタルＤＬＬ(Delay locked loop)回路に関するものである。
【背景技術】
【０００２】
ＬＳＩ内部の回路遅延は電源電圧や温度、製造時のプロセスばらつきによって変動する。
その変動を抑制し所望の安定した遅延を実現するためにＤＬＬ(Delay lock loop)回路が用いられる。
【０００３】
ＤＬＬは、チップ外部からのクロック信号と内部のクロック信号との間に生じる遅延量（時間差）を回路的に調整し、高速なクロックアクセス時間や高い動作周波数を実現可能な技術である。ＤＬＬ回路は、ＤＲＡＭのインタフェース回路などに用いられる。
この種のＤＬＬ回路としては種々の回路が提案されている（たとえば、特許文献１、特許文献２参照）。
【０００４】
特許文献１や特許文献２に記載されているＤＬＬ回路は、あらかじめ決められた、またはレジスタで指定された遅延値を常に保持するよう可変遅延回路に対しフィードバック制御を行っている。
【特許文献１】特開２００５-１４２８５９号公報の図１、図８
【特許文献２】特表２００４-５３１９８１号公報の図１、図３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、既存のＤＬＬ回路は、あらかじめ決められた、またはレジスタで指定された遅延値を常に保持するよう可変遅延回路に対しフィードバック制御を行っている。
しかしながら、このようなＤＬＬ回路においては、信号の立ち上がり側と下がり側の遅延は個別に制御できない。
したがって、クロックのデューティー({High/lowのパルス幅比率}ずれやデータ信号の立ち上がり（rise）/立ち下がり（fall）の遅延差をＤＬＬで補償することはできない。
【０００６】
本発明は、信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の観点のデジタルＤＬＬ回路は、信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタと、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタと、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路と、上記可変遅延回路の立ち上がり側遅延と立ち下がり側遅延をそれぞれ上記第１レジスタの第１遅延指定値および上記第２レジスタの第２遅延指定値に維持するよう制御を行う制御回路とを有する。
【０００８】
好適には、上記制御回路は、基準となる信号と上記第１遅延指定値および第２遅延指定値を基に上記可変遅延回路に対する信号の立ち上がり側と下がり側それぞれの遅延制御値を計算して当該可変遅延回路に与える。
【０００９】
好適には、遅延目標値を保持する第３レジスタと、デジタル制御の第２可変遅延回路と、をさらに有し、上記制御回路は、基準となる信号と上記第３レジスタの遅延目標値をデジタル演算して、当該演算結果を上記第２可変遅延回路に遅延制御値として与える。
【００１０】
好適には、上記第２可変遅延回路の遅延出力が上記デジタル制御可変遅延回路の入力として供給される。
【発明の効果】
【００１１】
本発明によれば、信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００１３】
＜第１実施形態＞
図１は、本発明の第１の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
本第１の実施形態のデジタルＤＬＬ回路は、ＰＬＬ(位相比較回路)を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができることはもとより、信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるように構成されている。
【００１４】
本デジタルＤＬＬ回路１０は、図１に示すように、第１レジスタ１１、第２レジスタ１２、可変遅延回路１３、および制御回路１４を有する。
【００１５】
第１レジスタ１１は、信号の立ち上がりエッジ側(Rise)遅延指定のための第１遅延指定値ＲＤＶを保持する。
【００１６】
第２レジスタ１２は、信号の立ち下がりエッジ側(Fall)遅延指定のための第２遅延指定値ＦＤＶを保持する。
【００１７】
可変遅延回路１３は、デジタル制御、かつ、制御回路１４により与えられる立ち上がり遅延制御値ＲＤＣＶと立ち下がり遅延制御値ＦＤＣＶに応じて、信号の立ち上がり側と下がり側の遅延を個別に制御可能に構成されている。
【００１８】
図２は、本実施形態に係る信号の立ち上がり側と下がり側の遅延を個別に制御可能な可変遅延回路の第１の構成例を示す回路図である。
また、図３（Ａ）〜（Ｅ）は、図２の可変遅延回路のタイミングチャートである。
【００１９】
図２の可変遅延回路１３Ａは、可変遅延回路１３１，１３２、およびＮＡＮＤゲート１３３，１３４を有する。
【００２０】
可変遅延回路１３１は、制御回路１４から与えられる立ち上がり遅延制御値ＲＤＣＶに応じた遅延量をもって入力信号（データ）ＩＮを遅延させて信号Ｓ１３１としてＮＡＮＤゲート１３３に出力する。
ＮＡＮＤゲート１３３は、可変遅延回路１３１の出力信号Ｓ１３１と入力信号ＩＮとの否定的論理積をとり、その結果を信号Ｓ１３３として可変遅延回路１３２およびＮＡＮＤゲート１３４に出力する。
可変遅延回路１３２は、制御回路１４から与えられる立ち下がり遅延制御値ＦＤＣＶに応じた遅延量をもってＮＡＮＤゲート１３３の出力信号Ｓ１３３を遅延させて信号Ｓ１３２としてＮＡＮＤゲート１３４に出力する。
ＮＡＮＤゲート１３４は、可変遅延回路１３２の出力信号Ｓ１３２とＮＡＮＤゲート１３３の出力信号Ｓ１３３との否定的論理積をとり、その結果を遅延出力ＤＯＵＴとして出力する。
【００２１】
図４は、本実施形態に係る信号の立ち上がり側と下がり側の遅延を個別に制御可能な可変遅延回路の第２の構成例を示す回路図である。
また、図５（Ａ）〜（Ｆ）は、図４の可変遅延回路のタイミングチャートである。
【００２２】
図４の可変遅延回路１３Ｂは、可変遅延回路１３１Ｂ，１３２Ｂ、ＮＡＮＤゲート１３３Ｂ，１３４Ｂ、ＳＲ型フリップフロップ１３５、およびインバータＩＮＶ１３１〜ＩＮＶ１３７を有する。
【００２３】
可変遅延回路１３１Ｂは、制御回路１４から与えられる立ち上がり遅延制御値ＲＤＣＶに応じた遅延量をもって入力信号（データ）ＩＮを遅延させて信号Ｓ１３１ＢとしてＮＡＮＤゲート１３３Ｂ、およびインバータＩＮＶ１３１の入力端子に出力する。インバータＩＮ１３１の出力側にインバータＩＮＶ１３２、ＩＮＶ１３３が直列に接続されている。
ＮＡＮＤゲート１３３Ｂは、可変遅延回路１３１Ｂの出力信号Ｓ１３１ＢとインバータＩＮＶ１３１〜ＩＮＶ１３３により遅延された信号の否定的論理積をとり、その結果をパルス信号Ｓ１３３Ｂとしてフリップフロップ１３５のＳ端子に出力する。
可変遅延回路１３２Ｂは、制御回路１４から与えられる立ち下がり遅延制御値ＦＤＣＶに応じた遅延量をもって入力信号（データ）ＩＮを遅延させて信号Ｓ１３２ＢとしてインバータＩＮＶ１３４の入力端子に出力する。
インバータＩＮＶ１３４は、可変遅延回路１３２Ｂの出力信号Ｓ１３２Ｂを反転させてＮＡＮＤゲート１３４Ｂ、およびインバータＩＮＶ１３５の入力端子に出力する。インバータＩＮＶ１３５の出力側にインバータＩＮＶ１３６、ＩＮＶ１３７が直列に接続されている。
ＮＡＮＤゲート１３４Ｂは、可変遅延回路１３１Ｂの出力信号Ｓ１３２ＢをインバータＩＮＶ１３４で反転させた信号と、インバータＩＮＶ１３５〜ＩＮＶ１３７により遅延された信号の否定的論理積をとり、その結果をパルス信号Ｓ１３４Ｂとしてフリップフロップ１３５のＲ端子に出力する。
ＳＲ型フリップフロップ１３５は、ＮＡＮＤゲート１３３Ｂの出力パルスＳ１３３ＢとＮＡＮＤゲート１３４Ｂの出力パルスＳ１３４Ｂにより立ち上がりおよび下がりが制御された遅延出力ＤＯＵＴをＱ端子から出力する。
【００２４】
これら２例では、立ち上がりと下がり遅延が同時に変化する可変遅延回路を２つ用いて遅延を個別に制御し、それぞれの遅延がその外側のゲートによって立ち上がり側と下がり側のみに影響するように波形を合成している。
【００２５】
図２の可変遅延回路１３１，１３２、および図４の可変遅延回路１３１Ｂ，１３２Ｂは、たとえば図６に示すような構成を有する。
【００２６】
図６は、図２および図４の可変遅延回路の構成例を概念的に示す図である。
図６の可変遅延回路１３１（１３２，１３１Ｂ，１３２Ｂ）は、入力に対して縦続接続された複数の遅延素子１３１１−１〜１３１１−ｎ、および制御回路１４から与えられる遅延制御値ＤＣＶに応じて遅延素子１３１１−１〜１３１１−ｎのいずれかの出力を選択し、遅延出力ＤＯＵＴを得るセレクタ１３１２により構成されている。
【００２７】
制御回路１４は、可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値ＲＤＶおよび第２レジスタ１２の第２遅延指定値ＦＤＶに維持するよう制御を行う。
より具体的には、制御回路１４は、第１レジスタ１１、第２レジスタ１２から遅延目標値として、第１遅延指定値ＲＤＶおよび第２遅延指定値ＦＤＶを受け取り、また、遅延検出の基準となるクロックＣＬＫまたはタイミング信号ＴＭを入力し、その信号ＣＬＫまたはＴＭと遅延目標値として遅延指定値ＲＤＶ，ＦＤＶから可変遅延回路１３に対する信号の立ち上がり側と下がり側それぞれの遅延制御値ＲＤＣＶとＦＤＣＶを計算して可変遅延回路１３に与える。
【００２８】
制御回路１４内でのフィードバック制御値算出には、上述したように、外部から入力される基準クロックＣＬＫまたは基準タイミング信号ＴＭと、制御回路１４内に設けたそのチップの温度、電源電圧、プロセスバラツキによる遅延変動を検出するためのリングオシレータまたは被測定遅延回路の出力を比較して行う。
【００２９】
別な構成においては、リングオシレータや被測定遅延回路を内蔵する代わりに、ＤＬＬ回路の入出力信号やその遅延差を基準クロックと比較しても良い。
【００３０】
図１のデジタルＤＬＬ回路１０においては、第１レジスタ１１に保持されている信号の立ち上がりエッジ側(Rise)遅延指定のための第１遅延指定値ＲＤＶと、第２レジスタ１２に保持されている信号の立ち下がりエッジ側(Fall)遅延指定のための第２遅延指定値ＦＤＶが制御回路１４に読み出される。
制御回路１４においては、たとえば第１レジスタ１１、第２レジスタ１２から読み出した第１遅延指定値ＲＤＶおよび２第２遅延指定値ＦＤＶ、遅延検出の基準となるクロックＣＬＫまたはタイミング信号ＴＭを入力し、その信号ＣＬＫまたはＴＭと遅延目標値として遅延指定値ＲＤＶ，ＦＤＶから可変遅延回路１３に対する信号の立ち上がり側と下がり側それぞれの遅延制御値ＲＤＣＶとＦＤＣＶが計算されて可変遅延回路１３に与えられる。
そして、可変遅延回路１３においては、制御回路１４により与えられる立ち上がり遅延制御値ＲＤＣＶと立ち下がり遅延制御値ＦＤＣＶに応じて、信号の立ち上がり側と下がり側の遅延が個別に制御された遅延出力ＤＯＵＴが得られる。
【００３１】
以上説明したように、本第１の実施形態によれば、信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有することから、ＤＬＬ回路に入力される信号の立ち上がり側と下がり側の遅延を個別に制御できる。
これにより、クロック信号のデューティー補正やデータ信号のHigh/Lowパルス幅の補正を、通常のＤＬＬ遅延付加と同時に高精度に行うことができる。
【００３２】
＜第２実施形態＞
図７は、本発明の第２の実施形態に係るデジタルＤＬＬ回路を示すブロック図である。
【００３３】
本第２の実施形態のデジタルＤＬＬ回路１０Ａが第１の実施形態のデジタルＤＬＬ回路１０と異なる点は、遅延目標値を保持する第３レジスタ１５と、デジタル制御の第２可変遅延回路１６を、さらに設け、制御回路１４Ａの機能として、第１の実施形態の機能に追加してレジスタの遅延目標値ＤＶと遅延検出の基準となるクロックＣＬＫまたはタイミング信号ＴＭを基にデジタル演算して、この演算結果を第２可変遅延回路１６に遅延制御値ＤＣＶとして与え、この第２可変遅延回路１６の遅延出力を可変遅延回路１３の入力として与えるシリアル接続としたことにある。
【００３４】
新たに追加した可変遅延回路１６は立ち上がりと下がり共通の、たとえば図６と同様の回路により構成することが可能である。
【００３５】
本第２の実施形態では、立ち上がりと下がり共通の遅延調整回路部に第１の実施形態で説明した立ち上がりと下がりの個別調整回路をシリアルに接続した構成を採用していることから、信号の立ち上がりと下がりの遅延調整量の差が小さくてよい場合に、可変遅延回路の回路規模を小さくできる。
【００３６】
ここで、第２実施形態で追加した立ち上がりと下がり共通の遅延調整回路部の構成例について説明する。
図８は、第２の実施形態に係る立ち上がりと下がり共通の遅延調整回路部の具体的な構成例を説明するための図である。
なお、図８はあくまでも一例であって、これに限定されるものではない。
【００３７】
図８の立ち上がりと下がり共通の遅延調整回路部２０は、図８に示すように、制御回路１４Ａ、第３レジスタ１５、デジタル制御の可変遅延回路１６、リングオシレータ（発振器）２１、第１カウンタ２２、および第２カウンタ２３を有する。
【００３８】
第３レジスタ１５は、あらかじめ設定される遅延目標値を保持する。
【００３９】
リングオシレータ２１は、所定周波数のクロックＣＬＫを発振し、第２カウンタ２３に出力する。
【００４０】
第１カウンタ２２は、測定周期を決めるために、ＩＣ外部の基準クロックＲＣＬＫをカウントし、カウント値Ｃ１を制御回路１４Ａに出力する。
【００４１】
第２カウンタ２３は、第１カウンタ２２で決まる測定周期ごとにリングオシレータ２１の発振出力クロックＣＬＫをカウントし、カウント値Ｃ２を制御回路１４Ａに出力する。
【００４２】
デジタル制御の可変遅延回路１６は、制御回路１４Ａから与えられる遅延制御値ＤＣＶに応じた遅延量をもって入力データＩＮを遅延させて遅延出力ＤＯＵＴを得る。この遅延出力が図７の可変遅延回路１３の入力として供給される。
【００４３】
制御回路１４Ａは、第１の実施形態の機能に加えて、第１カウンタ２２のカウント値Ｃ１を基に、第１カウンタ２２および第２カウンタ２３のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ２３のカウント値Ｃ２と第３レジスタ１５の遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１６に遅延制御値ＤＣＶとして与える。
【００４４】
以上の構成を有する遅延調整回路部２０（デジタルＤＬＬ回路１０Ａ）は、リングオシレータと可変遅延回路とを同一ＬＳＩ内に近接配置し、さらにリングオシレータと可変遅延回路内部の遅延用ゲートを似た構成とすれば、ＬＳＩ内部の電源電圧や温度、さらに製造時に決まるプロセスバラツキの遅延への影響はリングオシレータ２１と可変遅延回路１６でほぼ同等となる。
そのため、リングオシレータ２１の発振周期と可変遅延回路１６の遅延量の比率は常にほぼ一定となる。
したがって、リングオシレータ２１の発振周期またはその逆数である発振周波数を測定すれば、比例計算で可変遅延回路１６の遅延値が分る。
目標遅延値ＤＶと現在の可変遅延回路１６の遅延値から可変遅延回路１６に与える遅延制御値（フィードバック量）ＤＣＶが算出可能となる。
ここでは、リングオシレータ２１の発振周期または発振周波数測定には第１カウンタ２２および第２カウンタ２３を用いている。
【００４５】
次に、本第２の実施形態に係る遅延調整回路部２０（デジタルＤＬＬ回路１０Ａ）の動作を、制御回路１４Ａの制御動作を中心に、図９のフローチャートに関連付けて説明する。
【００４６】
まず、測定ループを開始し（ＳＴ１０）、制御信号ＣＴＬ１、ＣＴＬ２により第１カウンタ２２および第２カウンタ２３を初期化する（ＳＴ１１）。
次に、第１カウンタ２２で外部の基準クロックＲＣＬＫのカウントを開始し、第２カウンタ２３でリングオシレータ２１の発振出力クロックＣＬＫのカウントを開始する（ＳＴ１２）。
次に、第１カウンタ２２のカウント値Ｃ１が最大値（ｍａｘ）に達したか否かの判別を行い（ＳＴ１３）、達したと判別すると、第１カウンタ２２および第２カウンタ２３のカウント動作を停止させる（ＳＴ１４）。
そして、第２カウンタ２３のカウントＣ２を読み出す（ＳＴ１５）。
【００４７】
次に、遅延制御値（フィードバック量）ＤＣＶの計算処理を開始し（ＳＴ２０）、レジスタ１１の遅延目標値ＤＶと第２カウント値Ｃ２を取り込む（ＳＴ２１）。
そして、取り込んだ遅延目標値ＤＶと第２カウント値Ｃ２をデジタル計算して可変遅延回路１５の遅延制御値ＤＣＶを求め（ＳＴ２２）、この遅延制御値ＤＣＶを可変遅延回路１５に設定する（与える）。
【００４８】
図９の動作フローに従い、第１カウンタ２２のカウント値Ｃ１で測定周期を決め、その１周期内での第２カウンタ２３のカウント値Ｃ２を読み出せば、外部から入力した基準クロックＲＣＬＫとリングオシレータ２１の発振クロックＣＬＫの周期または周波数の比率が分る。
その比率と基準クロックＲＣＬＫの周期または周波数からリングオシレータ２１の発振クロックＣＬＫの周期または周波数が分る。
リングオシレータ２１の発振クロックＣＬＫの周期と可変遅延回路の遅延の比率はＬＳＩ設計時の遅延解析等で分るので、結果として可変遅延回路１６の遅延が分る。
【００４９】
以上説明したように、本第２の実施形態によれば、第１の実施形態の効果に加えて、可変遅延回路１６の現時点での遅延値と遅延目標を比べてそれを一致させるように制御回路１４Ａでデジタル演算によるフィードバックをかければ可変遅延回路１６の遅延は常に目標遅延近傍に保たれ、精度の高いＤＬＬ回路として機能する。
換言すれば、位相比較回路等を用いることなく、簡単な構成で、遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができる。
【００５０】
なお、遅延制御の精度を向上させるには、測定に用いるクロック周波数を高めるか、１回の測定期間を長くしてカウント値を大きくすれば良い。
また、応答速度を上げるには、精度を一定としてクロック周波数を上げるか、クロック周波数は同じで精度を下げればよい。
【００５１】
＜第３実施形態＞
図１０は、本発明の各実施形態に係るデジタルＤＬＬ回路をＬＳＩに集積化した構成例を示す図である。
【００５２】
本第３の実施形態においては、第１または第２の実施形態のデジタルＤＬＬ回路１０，１０ＡをＬＳＩ３０内のデータ入力ラインとクロック入力ラインに配置し、データ側のデジタルＤＬＬ回路１０−１の出力をフリップフロップ３１のＤ入力に供給し、クロック側のデジタルＤＬＬ回路１０−２の出力をフリップフロップ３１のクロック入力としている。
【００５３】
また、以上のような特徴を有するデジタルＤＬＬ回路１０，１０Ａは、たとえば図１１に示すような、ＤＤＲ(Double Data Rate) ＤＲＡＭのインタフェース回路として用いることが可能である。
図１１において、４０はＤＤＲ同期型ＤＲＡＭ（ＳＤＲＡＭ）を示し、３０Ａが所定のＬＳＩを示している。また、３２，３３はＤ型フリップフロップを、３４はインバータを示している。
図１１において、電源系統は省略して示している。
【００５４】
図１２（Ａ）〜（Ｄ）は、ＤＤＲインタフェースとして機能するＤＬＬ回路の動作を説明するためのタイミングチャートである。
【００５５】
ＤＤＲ  ＳＤＲＡＭ４０からデータを読み出す場合、リードデータＤＱ＊のあるグループ毎（たとえば８ビット毎）にリードデータの変化タイミングを示す信号ＤＱＳ＊が出力される。
このリードデータをＬＳＩ３０Ａ内部でラッチするためには、その信号ＤＱＳ＊をクロック周期の約１／４だけ遅延させて取り込みクロックとして用いる必要がある。
デジタルＤＬＬ回路１０，１０Ａは、そのための安定な遅延させた信号ＤＱＳを生成する。
【００５６】
このように、ＤＤＲインタフェースとして適用でき、遅延振動の少ない安定なクロック用信号を生成することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係るデジタルＤＬＬ回路の第１の実施形態を示すブロック図である。
【図２】本実施形態に係る信号の立ち上がり側と下がり側の遅延を個別に制御可能な可変遅延回路の第１の構成例を示す回路図である。
【図３】図２の可変遅延回路のタイミングチャートである。
【図４】本実施形態に係る信号の立ち上がり側と下がり側の遅延を個別に制御可能な可変遅延回路の第２の構成例を示す回路図である。
【図５】図４の可変遅延回路のタイミングチャートである。
【図６】図２、図４の可変遅延回路の構成例を概念的に示す図である。
【図７】本発明の実施形態に係るデジタルＤＬＬ回路の第２の実施形態を示すブロック図である。
【図８】第２の実施形態に係る立ち上がりと下がり共通の遅延調整回路部の具体的な構成例を説明するための図である。
【図９】図８の回路の制御動作を説明するためのフローチャートである。
【図１０】本発明の各実施形態に係るデジタルＤＬＬ回路をＬＳＩに集積化した構成例を示す図である。
【図１１】ＤＤＲインタフェースを説明するための図である。
【図１２】ＤＤＲインタフェースとして機能するＤＬＬの動作を説明するためのタイミングチャートである。
【符号の説明】
【００５８】
１０，１０Ａ・・・デジタルＤＬＬ回路、１１、・・・第１レジスタ、１２・・・第２レジスタ、１３・・・デジタル制御可変遅延回路、１４，１４Ａ・・・制御回路、１５・・・遅延目標値用第３レジスタ、１６・・・第２可変遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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