(57)【要約】【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。【解決手段】表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。【選択図】図１５
2007250652.tif 000002
【特許請求の範囲】
【請求項１】
表面に１以上の島状半導体層を有する半導体基板と、
各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、
１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。
【請求項２】
各島状半導体層の高さ方向あるいは周方向に沿って複数の素子が形成され、前記導電部が、一つの島状半導体層に形成された複数の素子を互いに接続する請求項１記載の半導体装置。
【請求項３】
各島状半導体層に１つの素子が形成され、前記導電部が、複数の島状半導体層の各素子を互いに接続する請求項１記載の半導体装置。
【請求項４】
表面の一部領域に島状半導体層を有する半導体基板と、
各島状半導体層の側壁に形成されトランジスタもしくは抵抗体として動作する１以上の素子からなる第１素子群と、
半導体基板表面の他の領域に形成されトランジスタもしくは抵抗体として動作する１以上の素子からなる第２素子群と、
第１素子群の素子と第２素子群の素子とが組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。
【請求項５】
前記素子が、島状半導体層の側壁の周囲の全部又は一部に形成されるゲート電極と該ゲート電極を挟んで島状半導体層の側壁部に形成される２つの拡散層とを有するトランジスタを含む請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記素子が、島状半導体層に所定の不純物濃度を有する不純物拡散層を形成してなる抵抗体を含む請求項１〜４のいずれか一つに記載の半導体装置。
【請求項７】
前記論理回路が、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤもしくはＯＲの少なくともいずれかの論理回路である請求項１または４記載の半導体装置。
【請求項８】
前記半導体基板が第１導電型であり、前記拡散層が第２導電型であり、前記トランジスタが、第２導電型の２つの拡散層の一方をソースとし他方をドレインとするＭＯＳトランジスタである請求項１〜４のいずれか一つに記載の半導体装置。
【請求項９】
前記論理回路が、前記ＭＯＳトランジスタと抵抗体とから構成される請求項８記載の半導体装置。
【請求項１０】
前記論理回路が、複数の前記ＭＯＳトランジスタから構成される請求項８記載の半導体装置。
【請求項１１】
前記島状半導体層が、その側壁に段差部を有する１〜４のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１つ以上の島状半導体層を有する半導体装置に関する。
【背景技術】
【０００２】
集積回路を構成する回路素子として、プレーナトランジスタが多用されている。プレーナトランジスタはチャネル領域によって分離されたソース電極およびドレイン電極となる拡散層を有する。チャネル領域の上には該チャネル領域からゲート酸化膜によって絶縁されたゲート電極が配置されている。プレーナトランジスタは、数多くの集積回路に使用され、かつ有用であるが基板の表面部に各トランジスタが配置され、かつ各トランジスタが大きな基板面積を占有する。
【０００３】
集積回路の基本設計寸法がサブミクロンの領域にまで微細化されるにつれて、プレーナトランジスタはその特性上、種々の課題を持つことになった。従来よりも形状が小さくなり、ゲート酸化膜が薄くなるため、ホットキャリア注入、リーク電流、素子分離不良、短チャネル効果およびチャネル長の変動といったような課題が顕在化してきた。
上述の課題のいくつかを克服するため、たとえば低ドープドレイン（ＬＤＤ）トランジスタのような改良品が開発された。しかし、各トランジスタの基板占有面積を縮小して高集積度を実現し、かつ前述の特性上の課題を克服できるような手法が望まれている。
【０００４】
これらの課題に対し、半導体基板上に形成された島状半導体層の側壁を利用したトランジスタ（三次元構造のトランジスタ）が提案されている（例えば、特許文献１参照）。図３６は、その一例を示す断面図である。このような三次元構造を有するトランジスタでは、ゲート長の方向が半導体基板の表面に垂直な方向（高さ方向）であるため、微細化に伴う短チャネル効果から自由である。また、部分空乏型もしくは完全空乏型構造の素子を形成することが比較的容易であるので、高速デバイスや低消費電力の素子に適している。
【０００５】
さらにまた、島状半導体層の側壁にメモリ素子、抵抗体、ＭＯＳキャパシタ、ダイオードを形成するもの（三次元構造をそれぞれ有するメモリ素子、抵抗体、ＭＯＳキャパシタならびにダイオード）が知られている。
【特許文献１】特開平２−７１５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の三次元構造をそれぞれ有するトランジスタ、メモリ素子、抵抗体、キャパシタ、ダイオードは、高集積度と微細化に伴う特性上の課題を同時に解決し得るものとして優れた特性を有している。
【０００７】
島状半導体層の側壁に前述の三次元構造の素子をそれぞれ形成するものは知られているが、それらの素子を組み合わせて、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路を側壁上に形成するものは知られていない。しかし、実用的な半導体装置の多くは、その回路の少なくとも一部に前記論理回路を含むものであり、当該論理回路を三次元構造のトランジスタを用いて形成することができなければ、設計の自由度が制約されて用途が限られるばかりでなく、三次元構造の素子が持つ優れた特性を生かしきれない。
【０００８】
本発明は、上記課題に鑑みなされたものであり、島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供するものである。
【課題を解決するための手段】
【０００９】
この発明は、表面に１以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する１以上の素子と、１以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置を提供する。
【００１０】
また、この発明は、表面の一部領域に島状半導体層を有する半導体基板と、各島状半導体層の側壁に形成されトランジスタもしくは抵抗体として動作する１以上の素子からなる第１素子群と、半導体基板表面の他の領域に形成されトランジスタもしくは抵抗体として動作する１以上の素子からなる第２素子群と、第１素子群の素子と第２素子群の素子とが組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置を提供する。
【発明の効果】
【００１１】
この発明の半導体装置は、
（１）島状半導体層の側壁部に形成される複数の素子で論理回路が構成されているので、微細化が可能である。また、島状半導体層の側壁部に形成される三次元構造のトランジスタは、高速、低消費電力など優れた特性を有している。したがって、そのトランジスタを含む、優れた特性の論理回路を実現することができる。
【００１２】
（２）島状半導体層の側壁に形成される第１素子群と、半導体基板表面の他の領域に形成される第２素子群とで論理回路が構成されているので、素子配置の自由度が高く、かつ微細化が可能である。また、島状半導体層の側壁部に形成される三次元構造のトランジスタは、高速、低消費電力など優れた特性を有している。したがって、そのトランジスタを含む、優れた特性の論理回路を実現することができる。
【００１３】
前記（１）の半導体装置において、各島状半導体層の高さ方向あるいは周方向に沿って複数の素子が形成され、前記導電部が、一つの島状半導体層に形成された複数の素子を互いに接続してもよい。このようにすれば、一つの島状半導体にひとつの素子だけを形成する場合に比べて、各素子あたりの半導体表面の占有面積を低減することができ、より高い集積度の半導体装置が実現される。
また、各島状半導体層に１つの素子が形成され、前記導電部が、複数の島状半導体層の各素子を互いに接続してもよい。
【００１４】
前記（１）または（２）の半導体装置において、前記素子が、島状半導体層の側壁の周囲の全部又は一部に形成されるゲート電極と該ゲート電極を挟んで島状半導体層の側壁部に形成される２つの拡散層とを有するトランジスタを含んでいてもよい。
【００１５】
あるいは、前記素子が、島状半導体層に所定の不純物濃度を有する不純物拡散層を形成してなる抵抗体を含んでいてもよい。
【００１６】
また、前記論理回路が、インバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤもしくはＯＲの少なくともいずれかの論理回路であってもよい。
【００１７】
前記半導体基板が第１導電型であり、前記拡散層が第２導電型であり、前記トランジスタが、第２導電型の２つの拡散層の一方をソースとし他方をドレインとするＭＯＳトランジスタであってもよい。
【００１８】
さらに、前記論理回路が、前記ＭＯＳトランジスタと抵抗体とから構成されてもよい。
あるいは、前記論理回路が、複数の前記ＭＯＳトランジスタから構成されてもよい。
また、前記島状半導体層が、その側壁に段差部を有していてもよい。
【００１９】
本発明の半導体装置によれば、島状半導体層に形成したＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、抵抗体などを組み合わせて用いることにより、動作速度、消費電力、占有面積に優れた論理回路を形成することが可能となる。
【００２０】
本発明によれば、第１導電型の半導体基板と、少なくとも１つの島状半導体層を有する半導体装置であって、１つ以上の島状半導体層に形成した２つ以上のトランジスタ、もしくは１つ以上のトランジスタと１つ以上の抵抗体とによりインバータやＮＡＮＤなどの論理回路が提供される。
【００２１】
さらに具体的には、島状半導体層の側壁に形成したゲート電極と該島状半導体層とゲート電極に挟まれて配置されたゲート絶縁膜と該ゲート電極を挟むように配置された不純物拡散層とによりトランジスタが形成され、該トランジスタを少なくとも１つ有することにより動作速度や消費電力などに優れた論理回路を得ることができる。
【００２２】
さらに、本発明によれば、トランジスタのゲート長方向が島状半導体層の高さ方向となるのでゲート長の増加による面積増加が無い。そのため、ゲート長を短縮することから生じる種々の問題を回避することが可能である。
【００２３】
また、同一の島状半導体層にトランジスタもしくは抵抗体などの素子を複数形成することにより、素子数よりも少ない数の島状半導体層で論理回路を形成することができる。このために、論理回路１つあたりの占有面積を縮小することができる。さらに、いかなる入力数の論理回路をも１つの島状半導体層内に形成することが可能である。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明は、すべての点で例示であって、限定的なものではないと考えられるべきである。
【００２５】
図２０〜図２６は、この発明の半導体装置で実現されるＭＯＳインバータの等価回路の例を示す回路図である。図２０は、ＮＭＯＳトランジスタであるＴｒ１とＰＭＯＳトランジスタであるＴｒ２とを用いたＣＭＯＳ型のインバータの等価回路図である。図２１は、抵抗Ｒを負荷抵抗としたインバータの等価回路図である。図２２は、ＮＭＯＳトランジスタＴｒ２を負荷抵抗として用いるインバータの等価回路図である。図２２において、該ＮＭＯＳトランジスタＴｒ２がエンハンスメントモードのトランジスタであれば破線のＣ１が接続され、ディプレッションモードのトランジスタであれば破線のＣ２が接続される。インバータは、入力に”１”（ここではＨｉｇｈとする）が入力されると”０”（ここではＬｏｗとする）が出力され、”０”が入力された場合には”１”が出力される論理回路である。
【００２６】
また、図２３〜図２５は、ＮＡＮＤ論理回路の等価回路を示す回路図である。図２３は、ＮＭＯＳトランジスタであるＴｒ１とＴｒ２およびＰＭＯＳトランジスタであるＴｒ３とＴｒ４を用いたＣＭＯＳ型のＮＡＮＤ回路の等価回路図である。図２４は、抵抗Ｒを負荷抵抗としたＮＡＮＤ回路の等価回路図である。図２５は、ＮＭＯＳトランジスタＴｒ３を負荷抵抗として用いる場合のＮＡＮＤ回路の等価回路図である。該ＮＭＯＳトランジスタＴｒ３がエンハンスメントモードのトランジスタであれば破線のＣ３が接続され、ディプレッションモードのトランジスタであれば破線のＣ４が接続される。ＮＡＮＤ回路は、全ての入力に”１”が入力されたときのみ”０”が出力され、それ以外の場合は”１”が出力される論理回路である。
【００２７】
さらに、図２６は、ＮＯＲ論理回路の等価回路を示す回路図である。
以下の説明では、ｐ型半導体基板を用いる場合を例に、この発明の半導体装置の構造例について説明する。
【００２８】
（実施の形態１）
図１は、図２０の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図および断面図である。図１は、２つの島状半導体層にそれぞれ形成されたＮＭＯＳトランジスタとＰＭＯＳとが互いに接続され、図２０に示すＣＭＯＳ型のインバータ回路が構成された構造を示している。図１（ａ）は平面図、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’の断面図である。
【００２９】
より詳細には、図１（ａ）及び（ｂ）において、半導体基板１００上に２つの島状半導体層１１０、１１１が配置され、島状半導体層１１０と１１１との間に素子分離２１０が配置されている。
【００３０】
一方の島状半導体層１１０とその近傍の半導体基板１００には、ＮＭＯＳトランジスタＴｒ１が形成されている。トランジスタＴｒ１は、ｎ型の不純物拡散層３１０と３１１とがチャネル層となるｐ型の不純物拡散層４００挟むように配置されてなる。さらに、島状半導体層１１０の側壁には、例えば多結晶シリコンからなるゲート電極５００が島状半導体層１１０を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００との間には例えばシリコン酸化膜からなるゲート絶縁膜２００が配置される。
【００３１】
他方の島状半導体層１１１には、ＰＭＯＳトランジスタＴｒ２が形成されている。島状半導体層１１１の底部には、ｐ型不純物拡散層４００が形成されている。ｐ型不純物拡散層４００は、ウェルとして形成されたｎ型の不純物拡散層３００内に形成されている。また、島状半導体層１１１の上端部に、ｐ型不純物拡散層４０１が形成されている。そして、ｐ型不純物拡散層４００と４０１とに挟まれて、ｎ型の不純物拡散層３０１が配置され、チャネル層となっている。さらに、島状半導体層１１１の側壁には、例えば多結晶シリコンからなるゲート電極５０１が島状半導体層１１０を取り囲むように配置されている。またさらに、島状半導体層１１１とゲート電極５０１との間には例えばシリコン酸化膜からなるゲート絶縁膜２０１が配置される。
【００３２】
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。即ち、不純物拡散層３１０は、コンタクト６００ａとメタル配線６１０ａとを介して図示しない第１の電極に接続されている。また、不純物拡散層３１１は、コンタクト６００ｂとメタル配線６１０ｂとを介して、図示しない第２の電極に接続されている。さらに、不純物拡散層４０１は、コンタクト６００ｃとメタル配線６１０ｂとを介して第２の電極に接続されている。また、不純物拡散層４００は、コンタクト６００ｄとメタル配線６１０ｃとを介して図示しない第３の電極に接続されている。以降、コンタクトを総称するときは、コンタクト６００と、メタル配線を総称するときはメタル配線６１０と記す。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００３３】
なお、理解し易いように図示を省略しているが、図１（ａ）及び（ｂ）において、ゲート電極５００および５０１は、図示しないメタル配線に接続される。また、図１（ａ）において、島状半導体層１１０および１１１の拡散層３１０、３１１、４００、４０１は、それぞれコンタクトを介してメタル配線に接続される。
【００３４】
図１（ａ）及び（ｂ）は、島状半導体層の断面形状が、半導体基板の表面に沿う水平方向において円形となる場合を図示したが、前記断面形状は円形に限定されるものではなく、楕円形や多角形でも構わない。以降の実施例においても同様である。
【００３５】
（実施の形態２）
図２は、図２０の等価回路に対応するこの発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図２の半導体装置は、１つの島状半導体層に形成されたＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とが互いに接続されてなるインバータ回路を実現する。図２（ａ）は平面図、図２（ｂ）は、図２（ａ）におけるＡ−Ａ’の断面図である。
【００３６】
ＮＭＯＳトランジスタＴｒ１は、実施の形態１のトランジスタＴｒ１と同様の構造である。図２では、ＮＭＯＳトランジスタＴｒ１が形成された島状半導体層１１０の上方にＰＭＯＳトランジスタＴｒ２が直列に接続されている。さらに、ｎ型不純物拡散層３１１には、導電膜５２０が接続され、導電膜５２０、コンタクト６００ｆおよびメタル配線６１０ｆを介して図示しない出力端子に接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がＴｉ（チタン）やＣｏ（コバルト）などを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００３７】
尚、導電膜５２０はｐ型不純物拡散層４００に接続されても構わない。また、変形例として、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２との位置を入れ替え、かつＧＮＤと出力の端子とを入れ替えても構わない。
【００３８】
また、理解し易いように図示を省略しているが、図２（ａ）及び（ｂ）において、ゲート電極５００および５０１は、図示しないメタル配線に接続される。また、図２（ａ）において、島状半導体層１１０の拡散層３１０、４０１は、それぞれコンタクトを介してメタル配線に接続される。
【００３９】
（実施の形態３）
図４は、図２１の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図及び断面図である。図２１の回路は、負荷抵抗型のインバータ回路である。図４の半導体装置は、２つの島状半導体の一方の側壁部にＮＭＯＳトランジスタが形成され、他方の側壁部に高抵抗体が形成され、前記ＮＭＯＳトランジスタと前記高抵抗体とが互いに接続されている。図４（ａ）は平面図、図４（ｂ）は、図４（ａ）におけるＡ−Ａ’の断面図である。
【００４０】
より詳細には、図４（ａ）及び（ｂ）において、半導体基板１００上に２つの島状半導体層１１０、１１１が配置されている。一方の島状半導体層１１０とその近傍の半導体基板１００にはＮＭＯＳトランジスタＴｒ１が形成されている。トランジスタＴｒ１は、ｎ型の不純物拡散層３１０と３１１とがチャネル層となるｐ型の不純物拡散層４００を挟むように配置されてなる。さらに、島状半導体層１１０の側壁には、例えば多結晶シリコンからなるゲート電極５００が島状半導体層１１０を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００との間には例えばシリコン酸化膜からなるゲート絶縁膜２００が配置される。
【００４１】
他方の島状半導体層１１１には抵抗体Ｒが形成されている。抵抗体Ｒは、所定の抵抗が得られるようにその不純物濃度が調整されたｎ型不純物拡散層３２０を形成し、さらに島状半導体層１１１の上端部に、コンタクト６００と良好な接続が得られるようにその濃度が調整されたｎ型不純物拡散層３１３を配置してなる。
【００４２】
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。
【００４３】
なお、理解し易いように図示を省略しているが、図４（ａ）及び（ｂ）において、ゲート電極５００は、図示しないメタル配線に接続される。また、図４（ａ）において、島状半導体層１１０および１１１の拡散層３１０、３１１、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００４４】
また、変形例として、抵抗体Ｒを次のようにして形成してもよい。島状半導体１１１の側壁にトランジスタＴｒ１を形成した後、島状半導体１１１を埋め込むように埋め込み膜７００を形成し、その後、埋め込み膜７００に所定の径とｎ型拡散層３１０に到達する深さとを有する溝部を形成する。形成した溝部に、所定の抵抗値が得られるようにその不純物濃度を調整した導電膜５１０を埋め込む。導電膜５１０は、例えば、多結晶シリコンからなる。さらに、導電膜５１０の上端部に、不純物拡散層５１１を配置する。不純物拡散層５１１は、コンタクト６００と良好な接続が得られるようにその不純物濃度が調整されてなる。さらに、不純物拡散層５１１に、コンタクト６００とメタル配線６１０とを接続し、図示しない電極と接続する。図５（ａ）及び（ｂ）は、このようにして抵抗体Ｒを形成した半導体装置の構造例を示す。
【００４５】
なお、理解し易いように図示を省略しているが、図４（ａ）、（ｂ）、図５（ａ）及び（ｂ）において、ゲート電極５００は、図示しないメタル配線に接続される。また、図４（ａ）および図５（ａ）において、島状半導体層１１０および１１１の不純物拡散層３１０、３１１、３１３、５１１は、それぞれコンタクトを介してメタル配線に接続される。
【００４６】
尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００４７】
（実施の形態４）
次に、図２１の等価回路に対応する本発明の半導体装置の異なる構造の一例として、１つの島状半導体層にＮＭＯＳトランジスタＴｒ１と抵抗体Ｒとが形成された場合を図６（ａ）及び（ｂ）に示す。図６（ａ）は平面図、図６（ｂ）は、図６（ａ）におけるＡ−Ａ’の断面図である。
【００４８】
ＮＭＯＳトランジスタＴｒ１は、実施の形態３と同様の構造である。図６では、ＮＭＯＳトランジスタＴｒ１が形成された島状半導体層１１０の上方に抵抗体Ｒが直列に接続されている。さらに、ｎ型不純物拡散層３１１には、導電膜５２０が接続され、導電膜５２０、コンタクト６００ｆおよびメタル配線６１０ｆを介して図示しない出力端子に接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がＴｉ（チタン）やＣｏ（コバルト）などを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００４９】
尚、抵抗体Ｒは、島状半導体層１１０に不純物拡散層を形成してもよいし、多結晶シリコン膜などの導電膜を溝部に埋め込んで形成しても構わない。また、変形例として、ＮＭＯＳトランジスタＴｒ１と抵抗体Ｒとの位置を入れ替え、かつＧＮＤと出力の端子とを入れ替えても構わない。
【００５０】
また、理解し易いように図示を省略しているが、図６（ａ）及び（ｂ）において、ゲート電極５００は、図示しないメタル配線に接続される。また、図６（ａ）において、島状半導体層１１０の拡散層３１０、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００５１】
（実施の形態５）
図７は、図２２の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図７の半導体装置は、２つの島状半導体層にそれぞれ形成されたＮＭＯＳトランジスタが互いに接続されてなるインバータ回路を実現する。図７（ａ）は平面図、図７（ｂ）は図７（ａ）におけるＡ−Ａ’の断面図である。
【００５２】
より詳細には、図７（ａ）及び（ｂ）において、半導体基板１００上に２つの島状半導体層１１０、１１１が配置される。
【００５３】
一方の島状半導体層１１０とその近傍の半導体基板１００には、ＮＭＯＳトランジスタＴｒ１が形成されている。トランジスタＴｒ１は、ｎ型の不純物拡散層３１０と３１１とがチャネル層となるｐ型の不純物拡散層４００を挟むように配置されてなる。さらに、島状半導体層１１０の側壁には、例えば多結晶シリコンからなるゲート電極５００が島状半導体層１１０を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００との間には、例えばシリコン酸化膜からなるゲート絶縁膜２００が配置される。
【００５４】
他方の島状半導体層１１１には、ＮＭＯＳトランジスタＴｒ２が形成されている。トランジスタＴｒ２は、ｎ型の不純物拡散層３１０と３１３とがチャネル層となるｐ型の不純物拡散層４０２をように挟むように配置されてなる。さらに、島状半導体層１１１の側壁には、例えば多結晶シリコンからなるゲート電極５０１が島状半導体層１１１を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００および島状半導体層１１１とゲート電極５０１との間には、例えばシリコン酸化膜からなるゲート絶縁膜２０１が配置される。
【００５５】
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００５６】
なお、理解し易いように図示を省略しているが、図７（ａ）及び（ｂ）において、ゲート電極５００もしくは５０１は、図示しないメタル配線に接続される。また、図７（ａ）において、島状半導体層１１０および１１１の拡散層３１０、３１１、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００５７】
（実施の形態６）
次に、図２２の等価回路に相当する本発明の半導体装置の異なる構造の一例として、１つの島状半導体層にＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２とが形成された場合を図８（ａ）及び（ｂ）に示す。図８（ａ）は平面図、図８（ｂ）は、図８（ａ）におけるＡ−Ａ’の断面図である。
【００５８】
ＮＭＯＳトランジスタＴｒ１は、実施の形態５と同様の構造である。図８では、ＮＭＯＳトランジスタＴｒ１が形成された島状半導体層１１０の上方にＮＭＯＳトランジスタＴｒ２が直列に接続されている。さらに、ｎ型不純物拡散層３１１には、導電膜５２０が接続され、導電膜５２０、コンタクト６００ｆおよびメタル配線６１０ｆを介して図示しない出力端子に接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がＴｉ（チタン）やＣｏ（コバルト）などを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００５９】
また、変形例として、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２との位置を入れ替え、かつＧＮＤと出力の端子とを入れ替えても構わない。
【００６０】
また、理解し易いように図示を省略しているが、図８（ａ）及び（ｂ）において、ゲート電極５００および５０１は、図示しないメタル配線にそれぞれ接続される。また、図８（ａ）において、島状半導体層１１０、１１１の拡散層３１０、３１１、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００６１】
（実施の形態７）
図１１は、図２３の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図及び断面図である。図１１の半導体装置は、３つの島状半導体層に形成されたＮＭＯＳ及びＰＭＯＳトランジスタが互いに接続されたＣＭＯＳ型のＮＡＮＤ論理回路を実現する。図１１（ａ）が平面図、図１１（ｂ）は、図１１（ａ）におけるＡ−Ａ’の断面図である。
【００６２】
より詳細には、図１１に示すように、半導体基板１００上に３つの島状半導体層１１０、１１１および１１２が配置され、島状半導体層１１０と１１１との間に素子分離２１０が配置されている。一つの島状半導体層１１０とその近傍の半導体基板１００にはＮＭＯＳトランジスタＴｒ１とＴｒ２とが形成される。
【００６３】
トランジスタＴｒ１は、ｎ型の不純物拡散層３１０と３１１とが、チャネル層となるｐ型の不純物拡散層４００をように挟むように配置されてなる。また、トランジスタＴｒ２は、ｎ型の不純物拡散層３１１と３１２とが、チャネル層となるｐ型の不純物拡散層４０１を挟むように配置されてなる。さらに、島状半導体層１１０の側壁には、例えば多結晶シリコンからなるゲート電極５００、５０３が島状半導体層１１０を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００、５０１との間には、例えばシリコン酸化膜からなるゲート絶縁膜２００がそれぞれ配置される。
【００６４】
残る２つの島状半導体層１１１、１１２にはＰＭＯＳトランジスタＴｒ３およびＴｒ４がそれぞれ形成されている。島状半導体層１１１と１１２との底部には、ｐ型不純物拡散層４００が形成されている。ｐ型不純物拡散層４００は、ウェルとして形成されたｎ型の不純物拡散層３００内に形成されている。
【００６５】
島状半導体層１１１と１１２との上端部には、ｐ型不純物拡散層４０１および４０２がそれぞれ形成されている。ｐ型不純物拡散層４００と４０１との間に挟まれて、Ｔｒ３のチャネル層となるｎ型の不純物拡散層３０１が配置されている。また、ｐ型不純物拡散層４００と４０２との間に挟まれて、Ｔｒ４のチャネル層となるｎ型の不純物拡散層３０２が配置されている。さらに、島状半導体層１１１の側壁には、例えば多結晶シリコンからなるゲート電極５０２が配置されている。さらにまた、島状半導体層１１１とゲート電極５０２との間には、例えばシリコン酸化膜からなるゲート絶縁膜２０１が配置されている。島状半導体層１１２の側壁には、例えば多結晶シリコンからなるゲート電極５０３が配置されている。さらにまた、島状半導体層１１２とゲート電極５０３との間には、例えばシリコン酸化膜からなるゲート絶縁膜２０２が配置されている。
【００６６】
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。例えば、不純物拡散層３１０は、コンタクト６００ａとメタル配線６１０ａとを介して図示しない第１の電極に接続されている。また、不純物拡散層３１２は、コンタクト６００ｂとメタル配線６１０ｂとを介して、図示しない第２の電極に接続されている。さらに、不純物拡散層４０１は、コンタクト６００ｃとメタル配線６１０ｂとを介して第２の電極に接続されている。さらにまた、不純物拡散層４０２は、コンタクト６００ｄとメタル配線６１０ｂとを介して第２の電極に接続されている。また、不純物拡散層４００は、コンタクト６００ｅとメタル配線６１０ｃとを介して図示しない第３の電極に接続されている。尚、各コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００６７】
なお、理解し易いように図示を省略しているが、図１１（ａ）及び（ｂ）において、ゲート電極５００および５０１は、図示しないメタル配線に接続される。また、図１１（ａ）において、島状半導体層１１０、１１１および１１２の拡散層３１０、３１２、４００、４０１、４０２は、それぞれコンタクトを介してメタル配線に接続される。
【００６８】
（実施の形態８）
図１２は、図２３の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図１２（ａ）が平面図、図１２（ｂ）は、図１２（ａ）におけるＡ−Ａ’の断面図、図１２（ｃ）は、図１２（ａ）におけるＢ−Ｂ’の断面図である。
【００６９】
実施の形態７においては、２つの島状半導体層１１１、１１２にそれぞれＰＭＯＳトランジスタを形成したが、この実施形態に係る図１２の半導体装置は、１つの島状半導体層１１１上に２つのＰＭＯＳトランジスタを形成してなる。島状半導体層１１１は、矩形の水平断面形状を有する。そして、島状半導体層１１１の対向する側壁のそれぞれの上に、互いに電気的に絶縁されたゲート電極５０１と５０２とが形成されている。島状半導体層１１１の底部には、ｐ型不純物拡散層４００が形成されている。ｐ型不純物拡散層４００は、ウェルとして形成されたｎ型の不純物拡散層３００内に形成されている。また、島状半導体層１１１の上端部に、ｐ型不純物拡散層４０１が形成されている。そして、ｐ型不純物拡散層４００と４０１とに挟まれて、ｎ型の不純物拡散層３０１が配置され、トランジスタＴｒ３とＴｒ４とのチャネル層となっている。トランジスタＴｒ３は、不純物拡散層４００、４００１とゲート電極５０１からなり、トランジスタＴｒ４は、不純物拡散層４００、４００１とゲート電極５０２からなる。トランジスタＴｒ３とＴｒ４とは並列に接続されている。
【００７０】
このような形状とすることでＣＭＯＳ型ＮＡＮＤ論理回路において並列に接続されるＰＭＯＳトランジスタを面積効率よく形成することが可能となる。
【００７１】
尚、図１２では、島状半導体層１１１の水平断面形状が矩形の場合を示したが、ゲート電極５０１及び５０２が電気的に絶縁されていればその断面形状は矩形に限定されず、円形や楕円形でも構わない。
【００７２】
（実施の形態９）
図１３は、図２４の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図１３の半導体装置は、２つの島状半導体層に形成されたＮＭＯＳトランジスタ及び高抵抗体が互いに接続された負荷抵抗型のインバータ回路を実現する。図１３（ａ）が平面図、図１３（ｂ）が図１３（ａ）におけるＡ−Ａ’の断面図である。
【００７３】
この実施の形態に係る図１３の半導体装置は、実施の形態３で述べた図６の半導体装置に対して、その島状半導体層１１０の側壁上に、さらにトランジスタＴｒ２を形成し、トランジスタＴｒ１とＮＡＮＤ論理回路をなしたものである。その他の構造は同様である。トランジスタＴｒ２は、島状半導体層１１０の側壁上のトランジスタＴｒ１の上に形成され、ゲート電極５０１とｎ型拡散層３１１、３１２、ｐ型拡散層４０１からなるＮＭＯＳトランジスタである。
【００７４】
また、図１３の半導体装置の変形例として、図５の半導体装置のように、例えば多結晶シリコン膜を溝部に埋め込んで抵抗体Ｒを形成してもよい。図１４は、このようにして抵抗体Ｒを形成した半導体装置の構造例を示す。
【００７５】
尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば、多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００７６】
（実施の形態１０）
次に、図２４の等価回路に対応する本発明の半導体装置のさらに異なる構造の一例として、１つの島状半導体層にＮＭＯＳトランジスタＴｒ１とＴｒ２と抵抗体Ｒとが形成された場合を図１５（ａ）及び（ｂ）に示す。図１５において、ＮＭＯＳトランジスタＴｒ１及びＴｒ２は実施の形態９と同様の構造である。そして、ＮＭＯＳトランジスタＴｒ１およびＴｒ２が形成された島状半導体層１１０の上方に抵抗体Ｒが形成され、トランジスタＴｒ２と直列に接続されている。さらに、ｎ型不純物拡散層３１１には、導電膜５２０が接続され、導電膜５２０、コンタクト６００ｆおよびメタル配線６１０ｆを介して図示しない出力端子に接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がＴｉ（チタン）やＣｏ（コバルト）などを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００７７】
尚、抵抗体Ｒは、島状半導体層１１０に不純物拡散層を形成してもよいし、多結晶シリコン膜などの導電膜を溝部に埋め込んで形成しても構わない。また、変形例として、ＮＭＯＳトランジスタＴｒ１と抵抗体Ｒとの位置を入れ替え、かつＧＮＤと出力の端子とを入れ替えても構わない。
【００７８】
また、理解し易いように図示を省略しているが、図１５（ａ）及び（ｂ）において、ゲート電極５００は、図示しないメタル配線に接続される。また、図１５（ａ）において、島状半導体層１１０の拡散層３１０、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００７９】
（実施の形態１１）
図１７は、図２５の等価回路に相当する本発明の半導体装置の構造の一例を示す平面図および断面図である。図１７の半導体装置は、３つの島状半導体層に形成されたＮＭＯＳトランジスタが互いに接続されてＮＡＮＤ回路を実現する。図１７（ａ）が平面図、図１７（ｂ）が図１７（ａ）におけるＡ−Ａ’の断面図である。
【００８０】
この実施の形態に係る図１７の半導体装置は、半導体基板１００上に２つの島状半導体層１１０、１１１が配置されている。一方の島状半導体層１１０とその近傍の半導体基板１００には、ＮＭＯＳトランジスタＴｒ１とＴｒ２が形成されている。島状半導体層１１０には、ｎ型の不純物拡散層３１０、３１１および３１２が形成される。また、不純物拡散層３１０と３１１とに挟まれて、トランジスタＴｒ１のチャネル層となるｐ型の不純物拡散層４００が配置される。さらに、不純物拡散層３１１と３１２とに挟まれて、トランジスタＴｒ２のチャネル層となるｐ型の不純物拡散層４０１が配置される。
【００８１】
島状半導体層１１１には、ＮＭＯＳトランジスタＴｒ３が形成される。島状半導体層１１１には、ｎ型の不純物拡散層３１０と３１３とがトランジスタＴｒ３のチャネル層となるｐ型の不純物拡散層４０２をように挟むように配置される。さらに島状半導体層側壁には、例えば多結晶シリコンからなるゲート電極５００と５０１とが島状半導体層１１０を取り囲むように配置される。またさらに、島状半導体層１１０とゲート電極５００、５０１との間には、例えばシリコン酸化膜からなるゲート絶縁膜２００がそれぞれ配置される。
【００８２】
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がＴｉやＣｏなどを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００８３】
なお、理解し易いように図示を省略しているが、図１７（ａ）及び（ｂ）において、ゲート電極５００および５０１は、図示しないメタル配線に接続される。また、図１７（ａ）において、拡散層３１０、３１２、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００８４】
（実施の形態１２）
次に、図２５の等価回路に対応する本発明の半導体装置の異なる構造の一例として、１つの島状半導体層にＮＭＯＳトランジスタＴｒ１とＴｒ２とＴｒ３とが形成された場合を図１８（ａ）及び（ｂ）に示す。図１８（ａ）は平面図、図１８（ｂ）は、図１８（ａ）におけるＡ−Ａ’の断面図である。
【００８５】
図１８において、ＮＭＯＳトランジスタＴｒ１およびＴｒ２は、実施の形態１１に係る図１７と同様の構造である。そして、ＮＭＯＳトランジスタＴｒ１およびＴｒ２を形成した島状半導体層１１０の上方に、さらにＮＭＯＳトランジスタＴｒ３が形成され、トランジスタＴｒ２と直列に接続されている。さらに、ｎ型不純物拡散層３１１には、導電膜５２０が接続され、導電膜５２０、コンタクト６００ｆおよびメタル配線６１０ｆを介して図示しない出力端子に接続されている。尚、コンタクト６００と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がＴｉ（チタン）やＣｏ（コバルト）などを用いてシリサイド化され、コンタクト６００との接触抵抗が低減されたものであっても構わない。
【００８６】
尚、変形例として、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ３との位置を入れ替え、かつＧＮＤと出力の端子を入れ替えても構わない。
【００８７】
また、理解し易いように図示を省略しているが、図１８（ａ）及び（ｂ）において、ゲート電極５００、５０１および５０２は、図示しないメタル配線にそれぞれ接続される。また、図１（ａ）において、拡散層３１０、３１３は、それぞれコンタクトを介してメタル配線に接続される。
【００８８】
（その他の変形例）
実施の形態１〜１２では、一例として、インバータとＮＡＮＤ論理回路について説明した。しかし、島状半導体層の側壁部に形成されたＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、抵抗体などを互いに接続することによりＮＯＲやＯＲやＡＮＤなど、インバータやＮＡＮＤ以外の論理回路を作ることができるのはいうまでもない。
【００８９】
ＮＯＲ論理回路の一例として、図２６に等価回路を示す。図２６の等価回路に対応する半導体装置の構造を、図１９（ａ）〜（ｂ）に示す。図１９（ａ）は平面図、図１９（ｂ）は、図１９（ａ）におけるＡ−Ａ’の断面図である。
【００９０】
図１９の半導体装置は、島状半導体層１１０の側壁部に形成されたＮＭＯＳトランジスタＴｒ１、Ｔｒ２および抵抗体Ｒの構造が、実施の形態１０に係る図１５の半導体装置と同様である。また、ｎ型拡散層３１２に導電膜５２０が接続されている点も同様である。さらにｎ型拡散層３１１には、導電膜５２１が接続されている。トランジスタＴｒ１、Ｔｒ２と抵抗体Ｒとは、コンタクト６００とメタル配線６１０によって互いに接続され、図２６の等価回路を実現する。
【００９１】
また、ＡＮＤ回路は、ＮＡＮＤ回路とインバータ回路とを組み合わせて実現できる。即ち、ＮＡＮＤ回路の出力をインバータ回路の入力に接続すれば、ＡＮＤ回路が実現できる。さらに、ＯＲ回路は、ＮＯＲ回路とインバータ回路とを組み合わせて実現できる。即ち、ＮＯＲ回路の出力をインバータ回路の入力に接続すれば、ＯＲ回路が実現できる。
【００９２】
またさらに、実施の形態１〜１２で述べたインバータやＮＡＮＤ論理回路などを配線により互いに接続すれば、リングオシレータやフリップフロップ回路なども形成することが可能である。
【００９３】
さらに、島状半導体層１１０の形状の変形例として、島状半導体層１１０が高さ方向に段差を有する場合の構造の例を図９（ａ）及び（ｂ）に示す。島状半導体層１１０は、その段差よりも高い位置の水平断面の断面積が段差よりも低い位置の水平断面の断面積と異なる。より詳細には、段差よりも高い位置の断面積が、低い位置の断面積よりも小さい。図９の半導体装置は、図８の半導体装置の変形例であるが、段差を有する島状半導体層１１０の形状は、図９の半導体装置に限定されるものではない。
【００９４】
また、図１０（ａ）及び（ｂ）は、図９の半導体装置のさらなる変形例であって、島状半導体層１１０に形成された段差を利用して、出力端子に接続しているコンタクト６００ｆを導電膜５２０を介さず島状半導体層１１０に直接接続した例を示している。なお、島状半導体層１１０の側壁は、半導体の基板表面に対して垂直である必要はない。例えば、図３（ａ）及び（ｂ）に示す様に、半導体の基板表面に対して斜めになっていてもよく、垂直な面に限定されない。前述したような、島状半導体層の形状の変形例は、前述の全ての実施の形態について適応可能である。
【００９５】
また、論理回路を構成する一部のトランジスタや抵抗体を、既知のプレーナ技術により形成しても構わない。実施の形態９に対応する一例を図１６（ａ）〜（ｂ）に示す。図１６において、抵抗体Ｒが、素子分離２１０上に配置された導電膜５１０により形成されている。そのほかは、実施の形態９に係る図１３の半導体装置と同じである。尚、抵抗体Ｒは直線状に形成される必要はない。また、前述のように導電膜により形成されるのでなく、拡散層を使用して抵抗体Ｒを形成されてもよい。尚、論理回路を構成する一部のトランジスタや抵抗体を既知のプレーナ技術により形成することは、前述の全ての実施の形態に適応可能である。
【００９６】
また、実施の形態７〜１２においては、入力線が２本の場合を述べた。しかし、入力線の本数は、２本に限定されない。ただし、トランジスタの数が入力線の数に応じて増加することはいうまでもない。
【００９７】
尚、ｐ型半導体基板を使用した場合について説明したが、ｎ型半導体基板を使用しても構わなく、ｎ型拡散層３１０を取り囲むようにｐ型拡散層をウェルとして形成する必要がある。
【００９８】
また、前述の実施の形態では、ｎ型拡散層３１０もしくはｐ型拡散層４００によって島状半導体層に形成されたトランジスタのチャネルが、基板に対してフローティングになっている。このことにより、前記チャネルが基板に対してフローティングになっていない場合に比べて、動作が高速化され、基板バイアスフリーであるといったメリットがある。ただし、本発明は、前記チャネルが基板に対してフローティングである態様に限定されない。
【００９９】
（製造方法）
次にこの発明の半導体装置の製造方法の例について説明する。ここでは、実施の形態２で示した構造の半導体装置を代表例に挙げてその製造方法を説明する。
【０１００】
図２７〜図３５は、この実施の形態に係る製造方法の各工程を示す製造工程図である。この実施の形態に係る製造方法によれば、まず、ｐ半導体基板１００上にｎ型不純物拡散層３０１および３１１、ｐ型不純物拡散層４００および４０１をそれぞれ所望の不純物濃度、厚さでエピタキシャル成長法により堆積させる（図２７）。
【０１０１】
続いて既知の技術により各不純物拡散層が堆積した半導体基板１００上にフォトレジストをパターニングする。その後、パターニングされたレジストをマスクとして、たとえばＲＩＥ（反応性イオンエッチング法）により、前記半導体基板１００をエッチングし、島状半導体層１１０を形成する。その後、島状半導体層１１０が形成された半導体基板１００上にさらにフォトレジストをパターニングし、前記フォトレジストをマスクにして、例えばイオン注入法によりｐ型不純物拡散層３１０を形成する（図２８）。
【０１０２】
次に、例えばＣＶＤ法により絶縁膜を堆積させた後、堆積した絶縁膜をエッチバックするなどして島状半導体層１１０を除く半導体基板１００の表面に絶縁膜９０１を形成する。その後、例えば熱酸化法により、島状半導体層１１０の露出部に例えばＣＶＤ法により３〜１００ｎｍ程度の絶縁膜を堆積させる。島状半導体層１１０の側壁部に堆積した前記絶縁膜は、ゲート絶縁膜２００となる。さらに、後述するゲート電極５００を形成するために、例えば多結晶シリコン膜からなる導電膜５３０を堆積させる（図２９）。
【０１０３】
続いて、ゲート電極を引き出すためのパターニングを既知のフォト技術とＲＩＥなどの異方性エッチングにて行った後、絶縁膜９０１と同様の方法を用いるなどして、所望の高さまで絶縁膜９０２を堆積させる。堆積した絶縁膜９０２をマスクに多結晶シリコンを等方性エッチングなどによりエッチングしてゲート電極５００を形成する。
【０１０４】
さらに、絶縁膜９０３を絶縁膜９０２と同様の方法で堆積させ、絶縁膜９０３をマスクにゲート絶縁膜２００を除去する。この除去のため、例えばゲート絶縁膜２００が酸化膜であれば、絶縁膜９０３はシリコンナイトライドなどの酸化膜以外の膜であることが望ましい。
【０１０５】
次に、絶縁膜９０３とは異なる材質の絶縁膜９０４を絶縁膜９０３上に堆積させる。さらに絶縁膜９０４とは異なる材質の絶縁膜９０５を、例えばＣＶＤ法により絶縁膜９０４上に堆積させる（図３０）。
【０１０６】
次に絶縁膜９０５を異方性エッチングによりエッチバックした後、ウェットエッチングなどの等方性エッチングにより絶縁膜９０４を除去する（図３１）。
【０１０７】
続いて、導電膜５２０を堆積したのち、既知のフォト技術によりパターニングし、異方性エッチングにより加工した後、絶縁膜９０６を形成する（図３２）。
【０１０８】
さらに、絶縁膜９０６をマスクに例えばＣＤＥ（ケミカルドライエッチング）により等方性エッチングを行った後、絶縁膜９０７を形成する（図３３）。
【０１０９】
次に、Ｔｒ２のゲート絶縁膜２０１およびゲート電極５０１を、Ｔｒ１と同様の方法で形成する（図３４）。
【０１１０】
さらに、コンタクト６００およびメタル配線６０１を既知の技術により形成することで図３５の半導体装置を得ることができる。
【０１１１】
この実施形態においては、代表例として、実施の形態２で説明した素子を形成するための製造方法の一例を述べた。しかし、そのほかの実施の形態で説明した素子においても、本製造例の手法を組み合わせることで形成することが可能である。
【０１１２】
最後に、前述した実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更とが含まれることが意図される。
【図面の簡単な説明】
【０１１３】
【図１】図２０の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図および断面図である。（実施の形態１）
【図２】図２０の等価回路に対応するこの発明の半導体装置の異なる構造の一例を示す平面図および断面図である。（実施の形態２）
【図３】図２０の等価回路に対応するこの発明の半導体装置の構造のさらに異なる構造の一例を示す平面図及び断面図である。
【図４】図２１の等価回路に対応するこの発明の半導体装置の構造の異なる一例を示す平面図及び断面図である。（実施の形態３）
【図５】図２１の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図１１図及び断面図である。（実施の形態３）
【図６】図２１の等価回路に対応する本発明の半導体装置のさらに異なる構造の一例を示す平面図および断面図である。（実施の形態４）
【図７】図２２の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。（実施の形態５）
【図８】図２２の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。（実施の形態６）
【図９】本発明の半導体装置において、島状半導体層１１０が高さ方向に段差を有する場合の構造の例を示す平面図および断面図である
【図１０】図９の半導体装置のさらなる変形例を示す平面図および断面図である。
【図１１】図２３の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図及び断面図である。（実施の形態７）
【図１２】図２３の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。（実施の形態８）
【図１３】図２４の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。（実施の形態９）
【図１４】図１３の半導体装置の変形例を示す平面図および断面図である。（実施の形態９）
【図１５】図２５の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。（実施の形態１０）
【図１６】図１３の半導体装置の変形例を示す平面図および断面図である。
【図１７】図２５の等価回路に相当する本発明の半導体装置の構造の一例を示す平面図および断面図である。（実施の形態１１）
【図１８】図２５の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。（実施の形態１２）
【図１９】図２６の等価回路に対応する半導体装置の構造の一例を示す平面図および断面図である。
【図２０】この発明の半導体装置に係るインバータの等価回路の一例である。
【図２１】この発明の半導体装置に係るインバータの等価回路の異なる例である。
【図２２】この発明の半導体装置に係るインバータの等価回路のさらに異なる例である。
【図２３】この発明の半導体装置に係るＮＡＮＤ論理回路の等価回路の一例である。
【図２４】この発明の半導体装置に係るＮＡＮＤ論理回路の等価回路の異なる例である。
【図２５】この発明の半導体装置に係るＮＡＮＤ論理回路の等価回路のさらに異なる例である。
【図２６】この発明の半導体装置に係るＮＯＲ論理回路の等価回路の一例である。
【図２７】本発明の半導体装置における製造方法の一例を説明するための第１の断面図である。
【図２８】本発明の半導体装置における製造方法の一例を説明するための第２の断面図である。
【図２９】本発明の半導体装置における製造方法の一例を説明するための第３の断面図である。
【図３０】本発明の半導体装置における製造方法の一例を説明するための第４の断面図である。
【図３１】本発明の半導体装置における製造方法の一例を説明するための第５の断面図である。
【図３２】本発明の半導体装置における製造方法の一例を説明するための第６の断面図である。
【図３３】本発明の半導体装置における製造方法の一例を説明するための第７の断面図である。
【図３４】本発明の半導体装置における製造方法の一例を説明するための第８の断面図である。
【図３５】本発明の半導体装置における製造方法の一例を説明するための第９の断面図である。
【図３６】島状半導体層の側壁に半導体装置を形成した従来の半導体装置における断面図である。
【符号の説明】
【０１１４】
１００  ｐ型半導体基板
１１０、１１１  島状半導体層
２００  ゲート絶縁膜
２１０  素子分離
３００、３０１，３１１、３１２，３１３、３２０  ｎ型の不純物拡散層
４００、４０１，４０２，４１０，４１１    ｐ型の不純物拡散層
５００、５０１、ゲート電極
５１０  高抵抗多結晶シリコン膜
５１１  低抵抗多結晶シリコン膜
５２０、５２１、５３０  導電膜
６００  コンタクト
６１０  メタル配線
９０１，９０２，９０３，９０４，９０５，９０６，９０７  絶縁膜
【図１】
2007250652.tif 000003
【図２】
2007250652.tif 000004
【図３】
2007250652.tif 000005
【図４】
2007250652.tif 000006
【図５】
2007250652.tif 000007
【図６】
2007250652.tif 000008
【図７】
2007250652.tif 000009
【図８】
2007250652.tif 000010
【図９】
2007250652.tif 000011
【図１０】
2007250652.tif 000012
【図１１】
2007250652.tif 000013
【図１２】
2007250652.tif 000014
【図１３】
2007250652.tif 000015
【図１４】
2007250652.tif 000016
【図１５】
2007250652.tif 000017
【図１６】
2007250652.tif 000018
【図１７】
2007250652.tif 000019
【図１８】
2007250652.tif 000020
【図１９】
2007250652.tif 000021
【図２０】
2007250652.tif 000022
【図２１】
2007250652.tif 000023
【図２２】
2007250652.tif 000024
【図２３】
2007250652.tif 000025
【図２４】
2007250652.tif 000026
【図２５】
2007250652.tif 000027
【図２６】
2007250652.tif 000028
【図２７】
2007250652.tif 000029
【図２８】
2007250652.tif 000030
【図２９】
2007250652.tif 000031
【図３０】
2007250652.tif 000032
【図３１】
2007250652.tif 000033
【図３２】
2007250652.tif 000034
【図３３】
2007250652.tif 000035
【図３４】
2007250652.tif 000036
【図３５】
2007250652.tif 000037
【図３６】
2007250652.tif 000038