(57)【要約】【課題】ドライバートランジスタについて寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ、電流駆動能力の低下を抑制する。【解決手段】第１導電型の半導体基板１に互いに間隔をもって形成された第２導電型のソース７ｓ及びドレイン７ｄが形成されている。ソース７ｓ、ドレイン７ｄ間の半導体基板１上にゲート絶縁膜９を介してゲート電極１１が形成されている。ソース７ｓ内に、半導体基板１に接して形成された島状の第１導電型のバックゲート拡散層７ｂｓが複数形成されている。複数のバックゲート拡散層７ｂｓはソース７ｓ内に複数の互いに間隔をもって配列されている。複数のバックゲート拡散層７ｂｓ上及びソース７ｓ上にまたがって溝状のコンタクトホール１５ｂｓが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に互いに間隔をもって形成された第２導電型のソース及びドレインと、ソース、ドレイン間の半導体基板上にゲート絶縁膜を介してゲート電極をもつドライバートランジスタを備えた半導体装置において、
前記ソース内に、前記半導体基板に接して形成された島状の第１導電型のバックゲート拡散層を複数備え、
複数の前記バックゲート拡散層は前記ソース内に複数の互いに間隔をもって配列されており、
それぞれの前記バックゲート拡散層の上に前記ソースにまたがって形成されたコンタクトホールが形成されていることを特徴とする半導体装置。
【請求項２】
前記コンタクトホールは複数の前記バックゲート拡散層の上及び前記ソースの上にまたがって溝状に形成されている請求項１に記載の半導体装置。
【請求項３】
前記バックゲート拡散層は平面形状が略長方形であり、前記ソースの長手方向に直交する方向に長手方向をもつ請求項１又は２に記載の半導体装置。
【請求項４】
前記バックゲート拡散層はその長手方向が前記ソースの幅と同じ寸法をもつ請求項３に記載の半導体装置。
【請求項５】
入力電圧の出力を制御する出力ドライバーと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバーの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記出力ドライバーとして請求項１から４のいずれかに記載のドライバートランジスタを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなるドライバートランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタとしてドライバートランジスタと呼ばれるトランジスタが知られている。本願特許請求の範囲及び本明細書においてドライバートランジスタを「次段の素子を駆動するためのチャネル幅が比較的大きいトランジスタ」という意味で用いている。ドライバートランジスタの一例として携帯電話で多用されている充電回路を用いて説明する。
【０００３】
図９は充電機器の概略回路図である。充電池３１が充電スイッチ３３を介して電源３５（家庭用ＡＣコンセントに相当）に接続されている。（Ａ）は充電実施前を表しており、トランジスタ３７はＯＦＦ状態である。充電を行なうためにはトランジスタ３７をＯＮ状態にする。すると電極パッド２３を介して接続されている充電スイッチ３３がＯＮ状態になり、電源３５から電流Ａが充電池に流れ込み充電が行われる（（Ｂ）を参照。）。
【０００４】
この回路ではトランジスタ３７がドライバートランジスタを構成する。すなわちトランジスタ３７が次段の素子である充電スイッチ３３を駆動している。また、電流Ａが大きければ大きいほど短時間で充電が完了するため、それを駆動するトランジスタ３７の電流Ｂも大きいことが要求される。トランジスタを流れる電流はそのチャネル幅に比例するので、ドライバートランジスタとしてのトランジスタ３７のチャネル幅は大きい値で設計される。
【０００５】
次にドライバートランジスタのレイアウトについて説明する。図１０は一般的なドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図であり、（Ａ）は平面図、（Ｂ）は概略的に示す平面図、（Ｃ）は（Ｂ）のＸ−Ｘ位置での断面図である。
【０００６】
Ｐ型シリコン基板１上にドライバートランジスタ形成領域５を画定するためのＬＯＣＯＳ酸化膜３が形成されている。ドライバートランジスタ形成領域５のシリコン基板１にＮ型不純物拡散層からなるソース７ｓとドレイン７ｄが形成されている。ソース７ｓとドレイン７ｄは短手方向に互いに間隔をもって交互に配置されている。
【０００７】
ソース７ｓ、ドレイン７ｄ間のシリコン基板１上にゲート酸化膜９を介してポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は複数のソース７ｓ、ドレイン７ｄ間の領域にそれぞれ形成されている。（Ｂ）及び（Ｃ）ではゲート電極１１が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極１１は数十本以上用いられるのが一般的である。
【０００８】
シリコン基板１に、ソース７ｓ及びドレイン７ｄの形成領域を囲んでＰ型不純物拡散層からなるバックゲート拡散層７ｂが形成されている。バックゲート拡散層７ｂは基板電位を取り出すためのものである。
ソース７ｓ、ドレイン７ｄ、ゲート電極１１及びバックゲート拡散層７ｂの形成領域を含んでシリコン基板１上全面に層間絶縁膜１３（（Ａ）及び（Ｂ）での図示は省略）が形成されている。ソース７ｓ上の層間絶縁膜１３にコンタクトホール１５ｓが形成されている。ドレイン７ｄ上の層間絶縁膜１３にコンタクトホール１５ｄが形成されている。バックゲート拡散層７ｂ上の層間絶縁膜１３にコンタクトホール１５ｂが形成されている。図示しない領域でゲート電極１１上の層間絶縁膜１３にコンタクトホールが形成されている。
【０００９】
ソース７ｓ上のコンタクトホール１５ｓの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｓが形成されている。複数のソース７ｓはコンタクトホール１５ｓ及びメタル配線層１７ｓを介して電気的に接続されている。メタル配線層１７ｓはドライバートランジスタ形成領域の近傍に設けられた電極パッド形成領域の層間絶縁膜１３上に形成されている電極パッド２３ｓに接続されている。
ドレイン７ｄ上のコンタクトホール１５ｄの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｄが形成されている。複数のドレイン７ｄはコンタクトホール１５ｄ及びメタル配線層１７ｄを介して電気的に接続されている。メタル配線層１７ｄは電極パッド形成領域の層間絶縁膜１３上に形成されている電極パッド２３ｄに接続されている。
【００１０】
バックゲート拡散層７ｂ上のコンタクトホール１５ｂの形成領域を含んで層間絶縁膜１３上にメタル配線層１７ｂが形成されている。
図示しない領域でゲート電極１１上のコンタクトホールの形成領域を含んでメタル配線層が形成されている。複数のゲート電極１１は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
層間絶縁膜１３上に最終保護膜１９が形成されている。最終保護膜１９は電極パッド２３ｓ，２３ｄ上にパッド開口部２１ｓ，２１ｄを備えている。
図１０では１層メタル配線層構造のものを例に挙げているが、現在は２層以上の多層配線化が主流である。
【００１１】
図１０に示したように、ゲート電極１１の両側にソース７ｓとドレイン７ｄが交互に配置されているのがドライバートランジスタの特徴である。ドライバートランジスタがオンすると、図１０（Ｃ）に示すように矢印の向きに電流が流れる。つまり１つのソース７ｓ及びドレイン７ｄが両側のゲート電極１１に対して機能することになり、小面積で大電流を流すレイアウトが可能となる。
また、バックゲート拡散層７ｂがドライバートランジスタ形成領域５の周縁部に枠状に形成されていることもドライバートランジスタの特徴である。
【００１２】
ここでバックゲート拡散層７ｂの役割について考える。バックゲート拡散層７ｂはＰ型シリコン基板１に所定の電位を与えるために配置されている。この例では、バックゲート拡散層７ｂ及びＰ型シリコン基板１にＧＮＤ電位（ゼロボルト電位）を与える場合について説明する。
バックゲート拡散層７ｂにＧＮＤ電位が与えられた場合、理想的にはバックゲート拡散層７ｂ及びＰ型シリコン基板１の全てがＧＮＤ電位になるはずである。しかし、現実のドライバートランジスタでは以下の現象が発生する。
【００１３】
先に説明したように、ドライバートランジスタは大電流を流す必要性からチャネル幅が極めて大きく、例えばチャネル幅が１０万μｍ（マイクロメートル）以上で設計される場合もある。この場合、チャネル幅方向（図１０では紙面縦方向）が大きくなるだけでなく、チャネル長方向（図１０では紙面横方向）も大きくなり、その結果、ドライバートランジスタのレイアウト領域が巨大化する。
【００１４】
ドライバートランジスタのレイアウト領域が大きくなった場合、バックゲート拡散層７ｂから距離が離れた部分ではその基板電位が理想状態からずれることがわかっている。これはＰ型シリコン基板１の不純物濃度が低く、その抵抗値が大きいことが主原因である。図１１は従来のドライバートランジスタの不具合を説明するための図である。図１１（Ａ）では便宜上ドライバートランジスタ形成領域５のバックゲート拡散層７ｂのみを図示している。
つまり、図１１（Ａ），（Ｂ）に示すように、基板抵抗２１が大きいためにバックゲート拡散層７ｂから遠い部分でその電位が浮き上がってしまうわけである。容易に想像できるように、この現象はバックゲート拡散層７ｂから最も離れた部分、すなわち、ドライバートランジスタ形成領域５の中央部付近で最も顕著になる。
【００１５】
基板電位の固定が不完全でその電位が上昇するとドライバートランジスタの寄生バイポーラが動作を開始して、ソース、ドレイン間がショートモードになることがわかっている。この場合、ソース、ドレイン間に大電流が一気に流れるのでドライバートランジスタは熱的破壊を起こす。図１１（Ｃ）は評価用パターンで確認されたドライバートランジスタの熱的破壊の様子である。先に説明したように破壊がドライバートランジスタ形成領域の中央部で起こっていることがわかる。
【００１６】
この寄生バイポーラによる熱的破壊現象はトランジスタにとっては致命的な不具合である。この場合、素子の破壊のみでなくＩＣからの発火や発煙の危険性があり、重大事故に発展する虞れがある。そのためＩＣメーカーには寄生バイポーラが決して動作しないような対処が必須となる。
寄生バイポーラの動作を抑制するためには、いくつかの方法があるがトランジスタ構造を変えずに対処する方法としては回路レイアウトによる対策が挙げられる。その例を以下で説明する。
【００１７】
図１２を参照してバックゲート拡散層をドライバートランジスタの内部にも作り込む方法（例えば特許文献１を参照。）を説明する。特許文献１ではバックゲート拡散層をサブストレートコンタクトとなる拡散層と呼んでいる。図１２（Ａ）ではシリコン基板と不純物拡散層とコンタクトホールのみを図示している。
図１２に示すように、ドライバートランジスタ形成領域５の中央部のソースを７ｓ−１，７ｓ−２のように２つに分け、その間の領域にバックゲート拡散層７ｂ−１を追加する。これにより、ドライバートランジスタ形成領域５の周縁部から距離の離れた中央部領域でも基板電位の固定が可能となる。
【００１８】
図１３を参照してバックゲート拡散層をソースの内部にも作り込む方法（例えば特許文献２を参照。）を説明する。特許文献２ではバックゲート拡散層に相当する拡散層を備えた構造をバッテドコンタクト構造と呼んでいる。図１３（Ａ）ではシリコン基板と不純物拡散層とコンタクトホールのみを図示している。
図１３に示すように、ソース７ｓと同一領域内にバックゲート拡散層７ｂ−２が形成されている。図１２に示した従来例との違いは、本来のソース７ｓ（Ｎ型拡散層領域）とバックゲート拡散層７ｂ−２（Ｐ型拡散層領域）が接している点にある。このようにＮ型拡散層領域とＰ型拡散層領域が同じ領域内に隣接して形成されたソースを「バッティングソース」と呼ぶ。
【００１９】
（Ｂ）に示すように、バックゲート拡散層７ｂ−２は、コンタクトホール１５ｂを介して、ソース７ｓが電気的に接続されているメタル配線層１７ｓに接続されている。すなわち、ソース７ｓとバックゲート拡散層７ｂ，７ｂ−２は同電位にされている。図９に示したように、ソース７ｓはＧＮＤ電位に接続されているので、とバックゲート拡散層７ｂ，７ｂ−２と同一メタルで接続することができる。
【００２０】
しかし、図１２に示した従来例では、ドライバートランジスタ形成領域５の内部にバックゲート拡散層７ｂ−１を追加するので、レイアウト面積が大きくなるという問題があった。これは、元々巨大な領域を占有するドライバートランジスタが更に巨大化することを意味しており、チップ面積の増大、ひいてはチップ単価の上昇につながる。
また、図１３に示した従来例では、適切なバッティングソースのレイアウトを採用しないと別の不具合が発生してしまうという問題があった。
【００２１】
図１４は従来のバッティングソース構造のドライバートランジスタのＰ型バックゲート拡散層とゲート電極との距離（スペース）に対する電流駆動能力（Ｉｄｓａｔ）の依存性を表すグラフである。縦軸は電流駆動能力（ｍＡ）、横軸はＰ型バックゲート拡散層、ゲート電極間の距離（μｍ）を示す。
【００２２】
このグラフが示すように、Ｐ型バックゲート拡散層とゲート電極の距離が２.０μｍ以下になると電流駆動能力の低下が起こっている。バッティングソースを採用することで周縁部から距離の離れた内部領域でも基板電位の固定が可能となった反面、ドライバートランジスタに最も必要な電流駆動能力が低下してしまうわけである。この電流駆動能力低下を補うためには低下分だけチャネル幅を大きくする必要があり、結局、レイアウト面積の増大を招いてしまうという問題があった。
【００２３】
【特許文献１】特開平６−２７５８０２号公報
【特許文献２】特開平８−２８８４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明はこのような事情に鑑みてなされたものである。すなわち、本特許の目的とするところは、ドライバートランジスタの寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ、電流駆動能力の低下のないドライバートランジスタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、第１導電型の半導体基板に互いに間隔をもって形成された第２導電型のソース及びドレインと、ソース、ドレイン間の半導体基板上にゲート絶縁膜を介してゲート電極をもつドライバートランジスタを備えた半導体装置であって、上記ソース内に、上記半導体基板に接して形成された島状の第１導電型のバックゲート拡散層を複数備え、複数の上記バックゲート拡散層は上記ソース内に複数の互いに間隔をもって配列されており、それぞれの上記バックゲート拡散層の上に上記ソースにまたがって形成されたコンタクトホールが形成されているものである。
【００２６】
本発明の半導体装置において、上記コンタクトホールは複数の上記バックゲート拡散層の上及び上記ソースの上にまたがって溝状に形成されている例を挙げることができる。
【００２７】
さらに、上記バックゲート拡散層は平面形状が略長方形であり、上記ソースの長手方向に直交する方向に長手方向をもつようにしてもよい。ここで略長方形とは角部が丸まっているものを含む。例えば、写真製版技術の解像度の低下により、角部の丸みが大きくなって楕円形になっているものも含む。
【００２８】
さらに、平面形状が略長方形の上記バックゲート拡散層はその長手方向が上記ソースの幅と同じ寸法をもつようにしてもよい。
【００２９】
本発明が適用される半導体装置の一例は、入力電圧の出力を制御する出力ドライバーと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバーの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置であり、上記出力ドライバーとして本発明のドライバートランジスタを備えている。
ただし、本発明が適用される半導体装置は定電圧回路を備えたものに限定されるものではなく、ドライバートランジスタを備えた半導体装置であれば適用することができる。
【発明の効果】
【００３０】
本発明の半導体装置では、ドライバートランジスタのソース内に、半導体基板に接して形成された島状の第１導電型のバックゲート拡散層を複数備え、複数の上記バックゲート拡散層は上記ソース内に複数の互いに間隔をもって配列されており、それぞれの上記バックゲート拡散層の上に上記ソースにまたがって形成されたコンタクトホールが形成されているようにしたので、ドライバートランジスタの寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ、電流駆動能力の低下のないドライバートランジスタを形成することができる。
【００３１】
本発明の半導体装置において、上記コンタクトホールは複数の上記バックゲート拡散層の上及び上記ソースの上にまたがって溝状に形成されているようにすれば、寄生バイポーラのブレイクダウン電圧を高くすることができる。
【００３２】
また、上記バックゲート拡散層は平面形状が略長方形であり、上記ソースの長手方向に直交する方向に長手方向をもつようにすれば、寄生バイポーラのブレイクダウン電圧を高くすることができる。
【００３３】
さらに、平面形状が略長方形の上記バックゲート拡散層はその長手方向が上記ソースの幅と同じ寸法をもつようにすれば、寄生バイポーラのブレイクダウン電圧をさらに高くすることができる。
【００３４】
本発明の他の態様では、出力ドライバーと、分割抵抗回路と、基準電圧発生回路と、比較回路をもつ定電圧発生回路を備えた半導体装置であって、上記出力ドライバーとして本発明のドライバートランジスタを備えているようにしたので、本発明を構成するドライバートランジスタにより寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ電流駆動能力の低下を抑制することができ、高信頼性かつ高電流駆動能力をもつ定電圧発生回路を備えた半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００３５】
図１は一実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。（Ａ）において、ゲート電極、層間絶縁膜、メタル配線層及び最終保護膜の図示は省略している。
【００３６】
Ｐ型シリコン基板１上にドライバートランジスタ形成領域５を画定するためのＬＯＣＯＳ酸化膜３が形成されている。ドライバートランジスタ形成領域５のシリコン基板１にＮ型不純物拡散層からなるソース７ｓとドレイン７ｄが形成されている。ソース７ｓとドレイン７ｄは短手方向に互いに間隔をもって交互に配置されている。
【００３７】
ソース７ｓ、ドレイン７ｄ間のシリコン基板１上にゲート酸化膜９を介してポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は複数のソース７ｓ、ドレイン７ｄ間の領域にそれぞれ形成されている。図１ではゲート電極１１が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極１１は数十本以上用いられるのが一般的である。
【００３８】
シリコン基板１に、ソース７ｓ及びドレイン７ｄの形成領域を囲んでＰ型不純物拡散層からなるバックゲート拡散層７ｂが形成されている。
ソース７ｓ内に、シリコン基板１に接して形成された島状のＰ型のバックゲート拡散層７ｂｓが複数形成されている。複数のバックゲート拡散層７ｂｓはソース７ｓ内に複数の互いに間隔をもって配列されている。バックゲート拡散層７ｂｓは平面形状が略長方形であり、ソース７ｓの長手方向に直交する方向に長手方向をもつ。そしてバックゲート拡散層７ｂｓの長手方向の寸法Ｔはソース７ｓの幅と同じ寸法をもち、例えば１.０μｍである。バックゲート拡散層７ｂｓの短手方向の寸法Ｌは例えば０.４μｍである。図１では、バックゲート拡散層７ｂｓの平面形状は長方形であるが、これは写真製版時のレチクルの形状であり、写真製版によるレジストパターン形成、イオン注入及び熱拡散により形成された実際のバックゲート拡散層７ｂｓの平面形状は角部が丸まっている形状もしくは楕円形になっている。
【００３９】
ソース７ｓ、ドレイン７ｄ、バックゲート拡散層７ｂ，７ｂｓ及びゲート電極１１の形成領域を含んでシリコン基板１上全面に層間絶縁膜１３が形成されている。複数のバックゲート拡散層７ｂｓ上及びソース７ｓ上にまたがって溝状のコンタクトホール１５ｂｓが形成されている。コンタクトホール１５ｂｓの幅寸法は例えば０.４μｍである。ドレイン７ｄ上の層間絶縁膜１３にコンタクトホール１５ｄが形成されている。バックゲート拡散層７ｂ上の層間絶縁膜１３にコンタクトホール１５ｂが形成されている。図示しない領域でゲート電極１１上の層間絶縁膜１３にコンタクトホールが形成されている。
【００４０】
ソース７ｓ上及びバックゲート拡散層７ｂｓ上のコンタクトホール１５ｂｓの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｂｓが形成されている。複数のソース７ｓ及びバックゲート拡散層７ｂｓはコンタクトホール１５ｂｓ及びメタル配線層１７ｓを介して電気的に接続されている。
周縁部のバックゲート拡散層７ｂ上のコンタクトホール７ｂの形成領域を含んで層間絶縁膜１３上にメタル配線層１７が形成されている。そのメタル配線層はメタル配線層１７ｓと接続されている。
【００４１】
ドレイン７ｄ上のコンタクトホール１５ｄの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｄが形成されている。複数のドレイン７ｄはコンタクトホール１５ｄ及びメタル配線層１７ｄを介して電気的に接続されている。
図示しない領域でゲート電極１１上のコンタクトホールの形成領域を含んでメタル配線層が形成されている。複数のゲート電極１１は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
層間絶縁膜１３上に最終保護膜１９が形成されている。
【００４２】
図２は他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例は、図１に示した実施例に比べて、バックゲート拡散層７ｂｓの長手方向の寸法Ｔがソース７ｓの幅（１.０μｍ）よりも小さく形成されており、寸法Ｔは例えば０.８μｍである。バックゲート拡散層７ｂｓの短手方向の寸法Ｌは０.４μｍである。このように、バックゲート拡散層７ｂｓのソース７ｓの幅方向に対応する寸法Ｔはソース７ｓの幅寸法よりも小さくてもよい。
【００４３】
図３はさらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例は、図３に示した実施例に比べて、バックゲート拡散層７ｂｓの長手方向の寸法Ｔをさらに小さくしたものであり、寸法Ｔは例えば０.６μｍである。
【００４４】
図４はさらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例は、図１の実施例と比べてバックゲート拡散層７ｂｓの長手方向と短手方向が入れ替わっており、短手方向の寸法Ｔがソース７ｓの幅（１.０μｍ）よりも小さく形成されており、寸法Ｔは例えば０.４μｍである。バックゲート拡散層７ｂｓの長手方向の寸法Ｌは１.０μｍである。バックゲート拡散層７ｂｓは０.４μｍの間隔をもって配列されている。
【００４５】
ソース７ｓ上に複数のコンタクトホール１５ｂｓが形成されている。各コンタクトホール１５ｂｓはバックゲート拡散層７ｂｓ上とソース７ｓ上にまたがって配置されている。例えば、コンタクトホール１５ｂｓの幅寸法は長手方向Ｌｃが０.８μｍ、短手方向がバックゲート拡散層７ｂｓの短手方向の寸法Ｔと同じであり０.４μｍである。（Ａ）では便宜上、バックゲート拡散層７ｂｓの短手方向をコンタクトホール１５ｂｓの短手方向よりも大きく図示している。
【００４６】
このように、バックゲート拡散層７ｂｓはソース７ｓの長手方向に対して長手方向をもつようにしてもよい。さらに、コンタクトホール１５ｂｓは図１に示した溝状のものではなく、１つのソース７ｓに対して複数のコンタクトホール１５ｂｓを備えているようにしてもよい。
【００４７】
図５及び図６はさらに他の実施例をそれぞれ示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１及び図５と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４８】
図５に示した実施例は、図５に示した実施例に比べて、バックゲート拡散層７ｂｓの長手方向の寸法Ｌが小さく形成されており、寸法Ｌは例えば０.８μｍである。
図６に示した実施例は、図５及び図６に示した実施例に比べて、バックゲート拡散層７ｂｓの長手方向の寸法Ｌが小さく形成されており、寸法Ｌは例えば０.６μｍである。
なお、両実施例において、バックゲート拡散層７ｂｓの短手方向の寸法Ｌは０.４μｍである。
【００４９】
図７は本発明の実施例と従来例について寄生バイポーラの動作開始電圧（ブレイクダウン電圧）及び電流駆動能力を調べた結果を示す図であり、（Ａ）はブレイクダウン電圧、（Ｂ）は電流駆動能力を示す。（Ａ）において縦軸の単位はボルト［Ｖ］、（Ｂ）において縦軸の単位はアンペア［Ａ］である。本発明のサンプルは図１から図６に示した構造のもの、従来例のサンプルは図１０に示した構造のものを用いた。
【００５０】
図７からわかるように、本発明のドライバートランジスタによれば、従来例に比べて寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ、電流駆動能力の低下を抑制することができる。さらに、このテスト結果によれば、従来例に比べて電流駆動能力を向上させることもできる。
【００５１】
また、図７の結果から、コンタクトホール７ｂｓが溝状で、かつバックゲート拡散層７ｂｓがソース７ｓの幅方向に長手方向をもつもの（図１から図３に示した実施例）が高いブレイクダウン電圧を得ることができることがわかった。その中でも、バックゲート拡散層７ｂｓの長手方向の寸法がソース７ｓの幅寸法と同じであるもの（図１に示した実施例）がもっとも高いブレイクダウン電圧を得ることができることがわかった。
【００５２】
図１から図３に示した実施例では、複数のバックゲート拡散層７ｂｓ上及びソース７ｓ上にまたがって形成された溝状のコンタクトホール１５ｂｓを備えているが、図４から図６に示したように、ソース７ｓ上に複数のコンタクトホール１５ｂｓが形成されており、各コンタクトホール１５ｂｓはバックゲート拡散層７ｂｓ上とソース７ｓ上にまたがって配置されているようにしてもよい。
【００５３】
また、図４から図６に示した実施例では、ソース７ｓ上に複数のコンタクトホール１５ｂｓが形成されており、各コンタクトホール１５ｂｓはバックゲート拡散層７ｂｓ上とソース７ｓ上にまたがって配置されているが、図１から図３に示したように、複数のバックゲート拡散層７ｂｓ上及びソース７ｓ上にまたがって形成された溝状のコンタクトホール１５ｂｓを備えているようにしてもよい。
【００５４】
また、図１から図６に示した実施例では、略長方形のバックゲート拡散層７ｂｓを備えているが、バックゲート拡散層７ｂｓは略正方形であってもよい。
また、図１から図６に示した実施例では、本発明をＮチャネル型ＭＯＳトランジスタに適用しているが、Ｐチャネル型ＭＯＳトランジスタにも適用することができることは言うまでもない。
また、上記の実施例ではＰ型シリコン基板を用いているが、Ｎ型シリコン基板を用いることもできる。
【００５５】
図８はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源２１からの電源を負荷２３に安定して供給すべく、定電圧発生回路２５が設けられている。定電圧発生回路２５は、直流電源２３が接続される入力端子（Ｖbat）２７、基準電圧発生回路（Ｖref）２９、演算増幅器（比較回路）３１、出力ドライバーを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）３３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）３５を備えている。ＰＭＯＳ３３に本発明を構成するドライバートランジスタが適用されている。ここでは、ドライバートランジスタのソースと基板電位は入力端子２７に接続されている。
【００５６】
定電圧発生回路２５の演算増幅器３１では、出力端子がＰＭＯＳ３３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路２９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
本発明を構成するドライバートランジスタによれば、寄生バイポーラのブレイクダウン電圧を高くしつつ、かつ電流駆動能力の低下を抑制することができるので、高信頼性かつ高電流駆動能力をもつ定電圧発生回路２５を形成することができる。
【００５７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】一実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２】他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図３】さらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図４】さらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図５】さらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図６】さらに他の実施例を示す図であり、（Ａ）はドライバートランジスタ形成領域の平面図、（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図７】本発明の実施例と従来例について寄生バイポーラの動作開始電圧（ブレイクダウン電圧）及び電流駆動能力を調べた結果を示す図であり、（Ａ）はブレイクダウン電圧、（Ｂ）は電流駆動能力を示す。
【図８】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図９】ドライバートランジスタが使用される充電機器の概略回路図である。
【図１０】従来のドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図であり、（Ａ）は平面図、（Ｂ）は概略的に示す平面図、（Ｃ）は（Ｂ）のＸ−Ｘ位置での断面図である。
【図１１】従来のドライバートランジスタの不具合を説明するための図である。
【図１２】ドライバートランジスタの従来例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。
【図１３】ドライバートランジスタの他の従来例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。
【図１４】図１３に示した従来例について、ドライバートランジスタのＰ型バックゲート拡散層とゲート電極との距離（スペース）に対する電流駆動能力の依存性を表すグラフである。
【符号の説明】
【００５９】
１    Ｐ型シリコン基板
３    ＬＯＣＯＳ酸化膜
５    ドライバートランジスタ形成領域
７ｓ  ソース
７ｄ  ドレイン
７ｂ，７ｂｓ  バックゲート拡散層７ｂ
９    ゲート酸化膜
１１    ゲート電極
１３    層間絶縁膜
１５ｄ，１５ｂ，１５ｂｓ  コンタクトホール
１７ｂｓ，１７ｄ  メタル配線層
１９    最終保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１１】
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