(57)【要約】【課題】  集積回路装置が静電気雑音により誤って初期化されるのを効果的に防止する。【解決手段】  集積回路装置である制御用ＬＳＩ１００において、入出力回路用電源電圧発生回路１３０は、コア回路１１０用の電源電圧ＶＤＤ１から入出力回路１２０用の電源電圧ＶＤＤ２を発生する。パワーオン時、電源電圧ＶＤＤ２は電源電圧ＶＤＤ１より遅れて立ち上がり、これによりリセット信号発生回路１４０は、リセット信号ＲＥＳ２をコア回路１１０の制御回路１１２に供給する。その後は、マイクロコンピュータ２００からのリセットコマンドのみにより制御回路１１２の初期化が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から供給される第１の電源電圧により動作するコア回路と、
第２の電源電圧により動作し、前記コア回路と外部の回路との間の信号の授受を中継する入出力回路と、
前記第１の電源電圧から前記第２の電源電圧を発生する回路であって、前記第１の電源電圧の立ち上がり時、前記第１の電源電圧の立ち上がりより遅れて前記第２の電源電圧を立ち上げる入出力回路用電源電圧発生回路と、
前記第１の電源電圧により動作し、前記第１の電源電圧の立ち上がり時における前記第２の電源電圧の立ち上がりの遅れにより、前記コア回路を初期化するリセット信号を出力するリセット信号発生回路と
を具備することを特徴とする集積回路装置。
【請求項２】
前記入出力回路を介して初期化を指示するコマンドを外部から受け取った場合に前記コア回路を初期化するリセット信号を出力するコマンド解釈部を具備することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
第１および第２の電源電圧を出力する電源であって、前記第１および第２の電源電圧の立ち上げ時、前記第１の電源電圧の立ち上がりより遅れて前記第２の電源電圧を立ち上げる電源と、
前記第１および第２の電源電圧の供給を受ける集積回路装置とを具備し、
前記集積回路装置は、
前記第１の電源電圧により動作するコア回路と、
前記第２の電源電圧により動作し、前記コア回路と外部の回路との間の信号の授受を中継する入出力回路と、
前記第１の電源電圧により動作し、前記第１の電源電圧の立ち上がり時における前記第２の電源電圧の立ち上がりの遅れにより、前記コア回路を初期化するリセット信号を出力するリセット信号発生回路と
を具備することを特徴とする電子機器。
【請求項４】
前記集積回路装置は、前記入出力回路を介して初期化を指示するコマンドを外部から受け取った場合に前記コア回路を初期化するリセット信号を出力するコマンド解釈部を具備することを特徴とする請求項３に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リセット機能を備えた集積回路装置およびこの集積回路装置を備えた電子機器に関する。
【背景技術】
【０００２】
静電気雑音の発生し易い環境において稼動する電子機器においては、静電気雑音の影響により、機器内部の集積回路装置のリセット入力端子のレベルが一時的にアクティブレベルとされる場合がある。この場合、リセット入力端子に発生した偽のリセット信号が集積回路装置内のフリップフロップなどの順序回路に伝播し、集積回路装置が誤って初期化されるおそれがある。従来、このような静電気雑音により誤って集積回路装置が初期化されるのを防ぐため、雑音除去用のフィルタをリセット入力端子に外付けするのが一般的であった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、一般的にリセット機能を有する集積回路装置では、リセット入力端子が内部のフリップフロップ等の順序回路の非同期リセット端子に直結されている。このため、外付けの雑音除去フィルタを用いたとしても、集積回路装置が誤って初期化されるのを確実に防止することは困難である。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、その目的は、集積回路装置が静電気雑音により誤って初期化されるのを効果的に防止することにある。
【課題を解決するための手段】
【０００５】
この発明において、集積回路装置は、コア回路と、入出力回路と、リセット信号発生回路とを有する。ここで、コア回路は、第１の電源電圧により動作し、入出力回路は、パワーオン時に第１の電源電圧より遅れて立ち上がる第２の電源電圧により動作する。リセット信号発生回路は、第１の電源電圧により動作し、第１の電源電圧の立ち上がり時における第２の電源電圧の立ち上がりの遅れにより、コア回路を初期化するリセット信号を出力する。
かかる発明によれば、集積回路装置は、外部からリセット信号を受け取るリセット入力端子を有しない。従って、静電気雑音の影響により、コア回路が誤って初期化される可能性は極めて低い。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１はこの発明の第１実施形態による電子機器の構成を示すブロック図である。この電子機器は、静電気雑音の発生し易い環境において稼動する装置であり、機器内の各部を制御する制御用ＬＳＩ（大規模集積回路）１００と、この制御用ＬＳＩ１００の上位装置であるマイクロコンピュータ２００と、機器内の各部に電源電圧を供給する電源３００とを有している。本実施形態において、制御用ＬＳＩ１００およびマイクロコンピュータ２００は、電源３００から電源電圧ＶＤＤの供給を受ける。
【０００７】
制御用ＬＳＩ１００は、周知のＬＳＩと同様、電子回路の形成された半導体チップと、この半導体チップを収容するケースとにより構成されている。そして、ケースの周囲には複数のリード端子が設けられており、これらのリード端子はケース内の半導体チップに形成された電子回路と電気的に接続されている。
【０００８】
制御用ＬＳＩ１００の半導体チップに形成された電子回路として、コア回路１１０と、入出力回路１２０と、入出力回路用電源電圧発生回路１３０と、リセット信号発生回路１４０とがある。
【０００９】
電源３００から出力される電源電圧ＶＤＤは、制御用ＬＳＩ１００内において、電源電圧ＶＤＤ１として、コア回路１１０、入出力回路用電源電圧発生回路１３０およびリセット信号発生回路１４０に供給される。コア回路１１０、入出力回路用電源電圧発生回路１３０およびリセット信号発生回路１４０は、この電源電圧ＶＤＤ１により動作する。
【００１０】
入出力回路１２０は、コア回路１１０と、マイクロコンピュータ２００を含む外部の回路との間の信号の授受の中継を行う回路である。入出力回路用電源電圧発生回路１３０は、電源電圧ＶＤＤ１から電源電圧ＶＤＤ２を発生し、入出力回路１２０に供給する。入出力回路１２０は、この電源電圧ＶＤＤ２により動作する。
【００１１】
本実施形態における入出力回路用電源電圧発生回路１３０は、電源電圧ＶＤＤ１の立ち上がり時、この電源電圧ＶＤＤ１の立ち上がりより遅れて電源電圧ＶＤＤ２を立ち上げる。入出力回路用電源電圧発生回路１３０は、トランジスタなどの能動素子により構成してもよいが、コア回路１１０の消費電力が少ない場合には、図２に例示するような抵抗ＲおよびキャパシタＣからなる回路により構成してもよい。
【００１２】
リセット信号発生回路１４０は、電源電圧ＶＤＤ１により動作し、電源電圧ＶＤＤ２のレベルを判定する回路であり、例えばインバータにより構成されている。このリセット信号発生回路１４０は、電源電圧ＶＤＤ１の立ち上がり直後の電源電圧ＶＤＤ２のレベルがリセット信号発生回路１４０の閾値よりも低い期間、Ｈレベルのリセット信号ＲＥＳ１を出力する。
【００１３】
コア回路１１０は、コマンド解釈部１１１と、制御回路１１２と、ＯＲゲート１１３とを有する。制御回路１１２は、電子機器の各部からの信号を入出力回路１２０を介して受け取り、電子機器の各部を制御する信号を入出力回路１２０を介して出力する回路であり、フリップフロップ、レジスタ、カウンタなどの各種の順序回路を含んでいる。
【００１４】
コマンド解釈部１１１は、マイクロコンピュータ２００から入出力回路１２０を介して複数ビットからなるコマンドを受け取ってその解釈を行い、コア回路１１０内の各部を制御する信号を発生する回路である。本実施形態では、マイクロコンピュータ２００から制御用ＬＳＩ１００にリセットコマンドが与えられる場合がある。コマンド解釈部１１１は、このリセットコマンドを入出力回路１２０を介して受け取った場合、リセット信号ＲＥＳ２を発生する。
【００１５】
ＯＲゲート１１３は、このリセット信号ＲＥＳ２とリセット信号発生回路１４０から出力されるリセット信号ＲＥＳ１の論理和をとり、初期化用のリセット信号ＲＥＳとして、制御回路１１２内の各種の順序回路の非同期リセット端子に供給する。
【００１６】
以上の構成において、電源３００の電源スイッチがオンとなり、電源電圧ＶＤＤが立ち上がると、制御用ＬＳＩ１００ではコア回路１１０のパワーオンリセットが行われる。図３は、その場合における制御用ＬＳＩ１００内の各部の波形を示す波形図である。
【００１７】
電源電圧ＶＤＤ（＝ＶＤＤ１）が立ち上がると、制御用ＬＳＩ１００の入出力回路用電源電圧発生回路１３０は、図示のように、入出力回路１２０に対する電源電圧ＶＤＤ２を電源電圧ＶＤＤ１より遅らせて立ち上げる。リセット信号発生回路１４０は、この電源電圧ＶＤＤ１の立ち上がり直後の電源電圧ＶＤＤ２のレベルがリセット信号発生回路１４０の閾値よりも低い期間、Ｈレベルのリセット信号ＲＥＳ１を出力する。このリセット信号ＲＥＳ１は、ＯＲゲート１１３を介し、リセット信号ＲＥＳとして制御回路１１２内の各種の順序回路の非同期リセット端子に供給され、順序回路の初期化が行われる。
【００１８】
以上のようにしてパワーオンリセットが行われた後は、マイクロコンピュータ２００から制御用ＬＳＩ１００にリセットコマンドが与えられた場合に限り、制御用ＬＳＩ１００のコア回路１１０の初期化が行われる。ここで、リセットコマンドは、複数ビットにより構成されている。静電気雑音の影響によりこのようなリセットコマンドと同じ内容のデータが制御用ＬＳＩ１００に与えられる確率は極めて低い。
【００１９】
以上説明したように、本実施形態による制御用ＬＳＩ１００は、そもそもリセット入力端子を有していないので、静電気雑音の影響による偽のリセット信号を外部から受け取ることがない。制御用ＬＳＩ１００におけるコア回路１１０の初期化は、電源電圧ＶＤＤ（＝ＶＤＤ１）の立ち上がり時に内部のリセット信号発生回路１４０によりリセット信号ＲＥＳ２が発生された場合、上位装置であるマイクロコンピュータ２００から複数ビットからなるリセットコマンドが制御用ＬＳＩ１００に与えられた場合に限って実行される。従って、本実施形態によれば、静電気雑音の影響によりコア回路１１０が誤って初期化されるのを効果的に防止することができる。
【００２０】
＜第２実施形態＞
図４は、この発明の第２実施形態である電子機器の構成を示すブロック図である。なお、この図において、上記第１実施形態（図１）の各部と対応する部分には同一の符号を付し、その説明を省略する。
【００２１】
本実施形態において、電源３００Ａは、電源スイッチがオンになったときに直ちに立ち上がる電源電圧ＶＤＤ１と、この電源電圧ＶＤＤ１よりも少し遅れて立ち上がる電源電圧ＶＤＤ２を出力する。
【００２２】
制御用ＬＳＩ１００Ａは、上記第１実施形態における制御用ＬＳＩ１００から入出力回路用電源電圧発生回路１３０を削除した構成となっている。また、制御用ＬＳＩ１００Ａは、電源電圧ＶＤＤ１を受け取る電源端子と電源電圧ＶＤＤ２を受け取る電源端子を有している。そして、電源電圧ＶＤＤ１は、コア回路１１０およびリセット信号発生回路１４０に供給され、電源電圧ＶＤＤ２は、入出力回路１２０に供給される。
【００２３】
本実施形態においても、電源３００Ａの電源スイッチがオンになったとき、リセット信号発生回路１４０は、電源電圧ＶＤＤ１の立ち上がり直後の電源電圧ＶＤＤ２のレベルがリセット信号発生回路１４０の閾値よりも低い期間、Ｈレベルのリセット信号ＲＥＳ１を出力する。また、このようにしてパワーオンリセットが行われた後は、マイクロコンピュータ２００から制御用ＬＳＩ１００Ａにリセットコマンドが与えられた場合に限り、コア回路１１０の初期化が行われる。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】この発明の第１実施形態である電子機器の構成を示すブロック図である。
【図２】同実施形態における入出力回路用電源電圧発生回路の構成例を示す回路図である。
【図３】同実施形態におけるパワーオンリセット時の各部の波形を示す波形図である。
【図４】この発明の第２実施形態である電子機器の構成を示すブロック図である。
【符号の説明】
【００２５】
１００，１００Ａ……制御用ＬＳＩ、２００……マイクロコンピュータ、１１０……コア回路、１２０……入出力回路、１３０……入出力回路用電源電圧発生回路、１４０……リセット信号発生回路、１１１……コマンド解釈部、１１２……制御回路、１１３……ＯＲゲート。
【図１】
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【図２】
2007227524.tif 000004
【図３】
2007227524.tif 000005
【図４】
2007227524.tif 000006