(57)【要約】【課題】４を超えるチャネルを同時に稼動する場合、四チャネル方式の出力間で生じる同期による下流の回路網負担を軽減すること。【解決手段】プログラマブルロジックデバイス（ＰＬＤ）などの集積回路は、データ通信回路網の多数のチャネル（３０−０〜３０−３）を含む。回路網（５４、６０）は、様々なサイズでグループ化しているこれらチャネル間で、選択的に信号をシェアするために提供される。これは、様々なチャネル数を要求する通信プロトコルを、デバイスがより良く支援できるようにするためである。シェアされる信号には、クロック信号、ＦＩＦＯ書き込み／読み出し許可信号を含み得る。回路配置は、回路設計と回路チェックなどを容易にするために、モジュールであることが好ましい（すなわち、あるチャネルとその隣のチャネルが、および／または、あるグループのチャネルとその隣のグループのチャネルが、同等または実質的に同等）。【選択図】図１
2007028614.tif 000002
【特許請求の範囲】
【請求項１】
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該サブ複数のそれぞれと関連付けられ、該関連サブ複数内のチャネルの全てに隣接して拡がる、第一と第二の信号分配コンダクタと、
該サブ複数のそれぞれと関連付けられた該第一のコンダクタを、隣接するサブ複数の該第二のコンダクタに接続する回路網と、
各サブ複数内の各チャネルが、そのサブ複数と関連付けられた該第一のコンダクタまたは該第二のコンダクタのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
【請求項２】
前記第一のコンダクタのそれぞれが、前記関連サブ複数内のチャネルと、隣接してのみ拡がる、請求項１に記載の集積回路。
【請求項３】
前記第二のコンダクタのそれぞれが、前記関連サブ複数内のチャネルと、隣接してのみ拡がる、請求項２に記載の集積回路。
【請求項４】
前記第一のコンダクタが、前記複数内のチャネルの全てに隣接して拡がる第一のコンダクタトラック内の個別のコンダクタセグメントであり、前記第二のコンダクタが、前記複数内のチャネルの全てに隣接して拡がる第二のコンダクタトラック内の個別のコンダクタセグメントである、請求項１に記載の集積回路。
【請求項５】
前記接続用回路網が、バッファ回路網を備える、請求項１に記載の集積回路。
【請求項６】
前記サブ複数と関連付けられる前記第一のコンダクタに信号を適用するための、該サブ複数のそれぞれと関連付けられる信号源回路網を、さらに備える、請求項１の集積回路。
【請求項７】
前記信号源回路網が、前記チャネルに加えて、前記関連サブ複数内にある、請求項６に記載の集積回路。
【請求項８】
前記信号源回路網が、前記関連サブ複数内のチャネルの１つにある回路網である、請求項６に記載の集積回路。
【請求項９】
前記信号源回路網が、クロック信号源回路網を備える、請求項６に記載の集積回路。
【請求項１０】
前記信号源回路網が、書き込み許可信号源回路網を備える、請求項６に記載の集積回路。
【請求項１１】
前記信号源回路網が、読み出し許可信号源回路網を備える、請求項６に記載の集積回路。
【請求項１２】
前記書き込み許可信号源回路網が、リセット解除のイベントに続くクロック信号の所定サイクル数の後に、書き込み許可信号を生成する回路網を備える、請求項１０に記載の集積回路。
【請求項１３】
前記読み出し許可信号源回路網が、リセット解除のイベントに続くクロック信号の所定サイクル数の後に、読み出し許可信号を生成する回路網を備える、請求項１１に記載の集積回路。
【請求項１４】
前記可能とする回路網が、各チャネルにそのチャネルの回路網から前記信号を交互に得ることをさらに可能とする、請求項１に記載の集積回路。
【請求項１５】
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該サブ複数のそれぞれと関連付けられ、該関連サブ複数内のチャネルの全てに隣接して拡がる、第一の信号分配コンダクタと、
一対の隣接するサブ複数と関連付けられ、該関連一対内のチャネルの全てに隣接して拡がる、第二の信号分配コンダクタと、
該サブ複数のそれぞれと関連づけられる信号源回路網あって、そのサブ複数と関連付けられる該第一のコンダクタおよび該第二のコンダクタに信号を選択的に適応するための信号源回路網と、
各サブ複数内の各チャネルが、そのサブ複数と関連付けられる該第一のコンダクタまたは該第二のコンダクタのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
【請求項１６】
前記サブ複数のそれぞれと関連付けられる信号源回路網は、該関連サブ複数内のチャネルの１つにある回路網である、請求項１５に記載の集積回路。
【請求項１７】
前記可能とする回路網は、各チャネルが、そのチャネルの回路網からの信号を交互に得ることをさらに可能とする、請求項１５に記載の集積回路。
【請求項１８】
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該チャネルの全てと隣接して拡がる、第一と第二のコンダクタトラックと、
該第一のトラック内の複数の個別の第一のコンダクタセグメントであって、これらセグメントのそれぞれは、該サブ複数の各サブ複数内にあるチャネルの全てに隣接して拡がる、複数の個別の第一のコンダクタセグメントと、
該第二のトラック内の複数の個別の第二のコンダクタセグメントであって、これらセグメントのそれぞれは、該サブ複数の各サブ複数内にあるチャネルの全てに隣接して拡がる、複数の個別の第二のコンダクタセグメントと、
該サブ複数のそれぞれと関連付けられる接続回路網であって、そのサブ複数と関連付けられる第一のコンダクタセグメントを、隣接するサブ複数と関連付けられる第二のコンダクタセグメントへ接続するための、接続回路網と、
該サブ複数のそれぞれの各チャネルが、そのサブ複数と関連する該第一のコンダクタセグメントまたは該第二のコンダクタセグメントのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
【請求項１９】
前記サブ複数のそれぞれが、そのサブ複数と関連付けられる前記第一のコンダクタセグメントに信号を適用するための信号源回路網を含む、請求項１８に記載の集積回路。
【請求項２０】
前記サブ複数のそれぞれと関連付けられる前記信号源回路網が、該関連サブ複数内のチャネルの１つにある回路網である、請求項１９に記載の集積回路。
【請求項２１】
前記可能とする回路網は、各チャネルが、そのチャネルの回路網からの信号を交互に得ることを、さらに可能とする、請求項１８に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、米国仮特許出願第６０／７００，８４３号（２００５年７月１９日出願）、および、米国仮特許出願第６０／７０５，５３６号（２００５年８月３日出願）の利益を主張するものである。両者は本明細書にて、その全体が援用される。
【０００２】
本発明は、プログラマブルロジックデバイス（「ＰＬＤ」）などの集積回路用マルチチャネル通信回路網に関する。より特定的には、このようなチャネル数の異なる動作の同期を容易にする回路網に関する。
【背景技術】
【０００３】
Ａｕｎｇらによる米国特許出願第０９／８０５，８４３号（２００１年３月１３日出願）、Ｌｅｅらによる特許文献１、Ｖｅｎｋａｔａらによる特許文献２、Ｖｅｎｋａｔａらによる特許文献３、Ｌｕｉらによる特許文献４、Ｖｅｎｋａｔａらによる米国特許出願第１０／３１７，２６４号（２００２年１２月１０日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／６３７，９８２号（２００３年８月８日出願）、Ｌａｍらによる米国特許出願第１０／６２１，０７４号（２００３年７月１５日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／６７０，８１３号（２００３年９月２４日出願）、Ｓｈｕｍａｒａｙｅｖらによる米国特許出願第１１／２１１，９８９号（２００５年８月２４日出願）、Ｓｈｕｍａｒａｙｅｖらによる米国特許出願第１１／２３０，００２号（２００５年９月１９日出願）などの参考文献は、ＰＬＤ、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）などの集積回路に、マルチチャネルトランシーバ回路網が含まれることを示している。本明細書では、簡便のために、本発明が適用されている、あるいは、適用され得る全ての集積回路は、一般に、ＰＬＤと称する。このように称するのは、簡便にすることを目的にするだけであって、限定することは意図していない。
【０００４】
通信プロトコルが異なれば、同時に稼動するチャネル数が異なるものを利用する必要がある。従来、ある種のＰＬＤにおいては、このような通信のため、チャネルを４つでグループとして（いわゆる、四チャネル方式（ｑｕａｄ））提供してきた。四チャネル方式において、同時に使われる四チャネル方式内チャネル数を様々にできる回路網が、提供されてきた。しかし、４を超えるチャネルを同時に稼動することが必要とされる場合、四チャネル方式の出力間で同期が生じ、四チャネル方式から下流の回路網（例えば、デバイスのプログラマブルロジックコア回路網）で、負担となる傾向があった。
【０００５】
用いるチャネル数が４を超えるマルチチャネル通信（例えば、８つのチャネル）への関心は、ますます高まっている。このため、用いるチャネル数が４つを超える通信リンク提供に使われている２つ（あるいは３つ以上）の四チャネル方式の出力を同期化するコアロジック回路網の使用に対する要求は、次第に減ってきている。一方で、ＰＬＤ製品の他のユーザには、任意の特定の通信リンクで、チャネル数を４つ以下だけ使うことに、相変わらず関心を抱いている者もいる。したがって、デバイス上で四チャネル方式に、４つを超すチャネル（例えば、８チャネル）を含むように拡張することは、無駄が多い。その代わりに、用いるチャネル数が４つを超える（例えば、８チャネル）通信リンクを、ユーザが実行したいとき、２つ（あるいは３つ以上）の四チャネル方式が同時に稼動できるように、より優れた方法が必要とされている。
【０００６】
上記を達成するために、回路網のモジュール性を維持することが望ましい。モジュール性といえば、回路網の２つ（あるいは３つ以上）が、同等あるいは実質的に同等であることを意味する。モジュール性は、回路設計とチェックとを容易にし、さらに、回路の利用を容易にすらし得る（例えば、なぜなら、タイミングは、モジュール間で均一である傾向があるから）。モジュール性は、望ましくは、チャネルベース（すなわち、あるチャネルと隣のチャネルで）、および／または、四チャネル方式ベース（例えば、ある四チャネル方式と隣の四チャネル方式で）であり得る。
【特許文献１】米国特許第６，６５０，１４０号明細書
【特許文献２】米国特許第６，７５０，６７５号明細書
【特許文献３】米国特許第６，８５４，０４４号明細書
【特許文献４】米国特許第６，７２４，３２８号明細書
【発明の開示】
【課題を解決するための手段】
【０００７】
（発明の概要）
本発明に従う集積回路は、データ通信回路網の複数のチャネルを含み得る。チャネルは、複数のサブ複数のチャネル（ａ  ｐｌｕｒａｌｉｔｙ  ｏｆ  ｓｕｂｐｌｕｒａｌｉｔｉｅｓ  ｏｆ  ｃｈａｎｎｅｌｓ）にグループ分けされ得る。信号分配回路網は、サブ複数のそれぞれと関連付けされているので、信号は、１つのサブ複数内のチャネル、または、２つの隣接するサブ複数内のチャネルに分配される。各チャネルは、そのチャネルで使う信号の代替源であり得る。
【０００８】
各サブ複数と関連付けされる信号分配回路網に適応された信号の源は、そのサブ複数内のチャネルの１つであり得る。こうして、分配回路網でどのように使われたかによって、そのチャネルは、サブ複数内の全てのチャネルに対して、マスターチャネルであり得る。さらに、そのチャネルは、隣接するサブチャネル内の全てのチャネルに対して、マスターチャネルでもあり得る。
【０００９】
分配回路網によって扱われ得る信号の例は、クロック信号、書き込み許可信号、読み出し許可信号などである。書き込み許可信号、読み出し許可信号の一方または双方は、リセット解除のイベントに続く所定の数のクロック信号の後にのみ、生成され得る。
【００１０】
本発明の更なる特徴、その性質および様々な利点が、添付図面および以下の詳細な記述から、より明らかにされる。
【００１１】
本発明は、さらに以下の手段を提供する。
（項目１）
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該サブ複数のそれぞれと関連付けられ、該関連サブ複数内のチャネルの全てに隣接して拡がる、第一と第二の信号分配コンダクタと、
該サブ複数のそれぞれと関連付けられた該第一のコンダクタを、隣接するサブ複数の該第二のコンダクタに接続する回路網と、
各サブ複数内の各チャネルが、そのサブ複数と関連付けられた該第一のコンダクタまたは該第二のコンダクタのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
（項目２）
上記第一のコンダクタのそれぞれが、上記関連サブ複数内のチャネルと、隣接してのみ拡がる、項目１に記載の集積回路。
（項目３）
上記第二のコンダクタのそれぞれが、上記関連サブ複数内のチャネルと、隣接してのみ拡がる、項目２に記載の集積回路。
（項目４）
上記第一のコンダクタが、上記複数内のチャネルの全てに隣接して拡がる第一のコンダクタトラック内の個別のコンダクタセグメントであり、上記第二のコンダクタが、上記複数内のチャネルの全てに隣接して拡がる第二のコンダクタトラック内の個別のコンダクタセグメントである、項目１に記載の集積回路。
（項目５）
上記接続用回路網が、バッファ回路網を備える、項目１に記載の集積回路。
（項目６）
上記サブ複数と関連付けられる上記第一のコンダクタに信号を適用するための、該サブ複数のそれぞれと関連付けられる信号源回路網を、さらに備える、項目１の集積回路。
（項目７）
上記信号源回路網が、上記チャネルに加えて、上記関連サブ複数内にある、項目６に記載の集積回路。
（項目８）
上記信号源回路網が、上記関連サブ複数内のチャネルの１つにある回路網である、項目６に記載の集積回路。
（項目９）
上記信号源回路網が、クロック信号源回路網を備える、項目６に記載の集積回路。
（項目１０）
上記信号源回路網が、書き込み許可信号源回路網を備える、項目６に記載の集積回路。
（項目１１）
上記信号源回路網が、読み出し許可信号源回路網を備える、項目６に記載の集積回路。
（項目１２）
上記書き込み許可信号源回路網が、リセット解除のイベントに続くクロック信号の所定サイクル数の後に、書き込み許可信号を生成する回路網を備える、項目１０に記載の集積回路。
（項目１３）
上記読み出し許可信号源回路網が、リセット解除のイベントに続くクロック信号の所定サイクル数の後に、読み出し許可信号を生成する回路網を備える、項目１１に記載の集積回路。
（項目１４）
上記可能とする回路網が、各チャネルにそのチャネルの回路網から上記信号を交互に得ることをさらに可能とする、項目１に記載の集積回路。
（項目１５）
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該サブ複数のそれぞれと関連付けられ、該関連サブ複数内のチャネルの全てに隣接して拡がる、第一の信号分配コンダクタと、
一対の隣接するサブ複数と関連付けられ、該関連一対内のチャネルの全てに隣接して拡がる、第二の信号分配コンダクタと、
該サブ複数のそれぞれと関連づけられる信号源回路網あって、そのサブ複数と関連付けられる該第一のコンダクタおよび該第二のコンダクタに信号を選択的に適応するための信号源回路網と、
各サブ複数内の各チャネルが、そのサブ複数と関連付けられる該第一のコンダクタまたは該第二のコンダクタのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
（項目１６）
上記サブ複数のそれぞれと関連付けられる信号源回路網は、該関連サブ複数内のチャネルの１つにある回路網である、項目１５に記載の集積回路。
（項目１７）
上記可能とする回路網は、各チャネルが、そのチャネルの回路網からの信号を交互に得ることをさらに可能とする、項目１５に記載の集積回路。
（項目１８）
データ通信回路網の複数のチャネルであって、複数のサブ複数のチャネルにグループ化される、複数のチャネルと、
該チャネルの全てと隣接して拡がる、第一と第二のコンダクタトラックと、
該第一のトラック内の複数の個別の第一のコンダクタセグメントであって、これらセグメントのそれぞれは、該サブ複数の各サブ複数内にあるチャネルの全てに隣接して拡がる、複数の個別の第一のコンダクタセグメントと、
該第二のトラック内の複数の個別の第二のコンダクタセグメントであって、これらセグメントのそれぞれは、該サブ複数の各サブ複数内にあるチャネルの全てに隣接して拡がる、複数の個別の第二のコンダクタセグメントと、
該サブ複数のそれぞれと関連付けられる接続回路網であって、そのサブ複数と関連付けられる第一のコンダクタセグメントを、隣接するサブ複数と関連付けられる第二のコンダクタセグメントへ接続するための、接続回路網と、
該サブ複数のそれぞれの各チャネルが、そのサブ複数と関連する該第一のコンダクタセグメントまたは該第二のコンダクタセグメントのいずれかから、信号を得ることを可能とする、回路網と
を備える、集積回路。
（項目１９）
上記サブ複数のそれぞれが、そのサブ複数と関連付けられる上記第一のコンダクタセグメントに信号を適用するための信号源回路網を含む、項目１８に記載の集積回路。
（項目２０）
上記サブ複数のそれぞれと関連付けられる上記信号源回路網が、該関連サブ複数内のチャネルの１つにある回路網である、項目１９に記載の集積回路。
（項目２１）
上記可能とする回路網は、各チャネルが、そのチャネルの回路網からの信号を交互に得ることを、さらに可能とする、項目１８に記載の集積回路。
【００１２】
（摘要）
プログラマブルロジックデバイス（「ＰＬＤ」）などの集積回路は、データ通信回路網の多数のチャネルを含む。回路網は、様々なサイズでグループ化しているこれらチャネル間で、選択的に信号（例えば、制御タイプ信号）をシェアするために提供される。これは、様々なチャネル数（例えば、比較的独立して動作する１つのチャネル、同時に稼動する４つのチャネル、同時に稼動する８つのチャネルなど）を要求する通信プロトコルを、デバイスがより良く支援できるようにするためである。シェアされる信号には、クロック信号、ＦＩＦＯ書き込み許可信号、ＦＩＦＯ読み出し許可信号なども含み得る。回路配置は、回路設計と回路チェックなどを容易にするために、モジュールであることが好ましい（すなわち、あるチャネルとその隣のチャネルが、および／あるいは、あるグループのチャネルとその隣のグループのチャネルが、同等または実質的に同等）
【発明を実施するための最良の形態】
【００１３】
図１に示される本発明で可能な特徴は、４つ（または４未満）の通信チャネル（四チャネル方式１つ）または４つを超す通信チャネル（例えば、最大８チャネルまで、四チャネル方式２つ）に必要とされ得るタイプの信号の分配と関連する。このような信号の例は、クロック信号である。
【００１４】
図１は、２つの代表的な四チャネル方式２０−０と２０−１を示す。これらは互いに、ＰＬＤ上で隣接している。四チャネル方式２０−０と２０−１とが同時に使われるとき、四チャネル方式２０−０はマスター四チャネル方式で、四チャネル方式２０−１はスレーブ四チャネル方式である。しかしながら、四チャネル方式２０−０と２０−１とは、必ずしも一緒に使われる必要はない。一方または双方が他方と独立して使われ得るし、そのような場合は、双方の間に、マスター／スレーブの関係はない。
【００１５】
四チャネル方式２０のそれぞれは、データ信号通信回路網の４つのチャネル３０−０〜３０−３を含む。例えば、各チャネル３０は、いわゆる高速シリアルインターフェーストランシーバ回路網であり得る。このような回路網は、直列データ入力信号を受け取ること、その入力信号からデータとクロック信号とを回復すること、回復されたデータを並列形式に変換すること、および、並列データをＰＬＤのコアロジック回路網に出力することができ得る。各チャネル３０は、並列データをコアロジック回路網から受け取ること、並列データを直列形式に変換すること、および、その結果得られた直列データを直列データ出力信号として出力することができ得る。各チャネル３０は、他にも８ビット／１０ビット符号化、１０ビット／８ビット復号化のようなタスクも実行し得る。この仕様については、前述の参考文献を参照されたい。
【００１６】
一方では、通信プロトコルで使用に関わり得るのが、１つのチャネル３０のみのこともある。他方では、通信プロトコルで使用に関わり得るのが、幾つかのチャネル３０のこともある。後者の場合、その幾つかのチャネルで受け取られたデータの間で「スキュー（ｓｋｅｗ）」があり得る。また、そのデータ（チャネル３０内が好ましい）が正しく解釈されるためには、そのデータのデスキュー（ｄｅ−ｓｋｅｗ）が必要とされ得る。マルチチャネル通信プロトコルの送信器側においては、幾つかのデータ出力信号をこれら信号間のスキューとともに送信することを避けるため、注意を払わなくてはならない。このような要求があるので、同時に稼動しているチャネル３０にとって、共通のクロック信号をシェアすることは、重要なことになっている。図１は、これを可能とする回路配置を示す。それは、いずれかの四チャネル方式２０にあるチャネル３０を最大４つまで、あるいは、双方の四チャネル方式２０にあるチャネル３０を最大８つまで用いてである。さらに、図１に示されるクロック分配回路網は、モジュール（すなわち、双方（あるいは、全て）の四チャネル方式２０が同じ、または、実質的に同じ）であり得る。
【００１７】
上述の４つのチャネル３０に加え、四チャネル方式２０のそれぞれは、クロック増倍（管理）ユニット（「ＣＭＵ」）回路網４０を有する。各ＣＭＵ４０は、そのＣＭＵを含む四チャネル方式２０内のチャネル３０を使って、クロック信号源となり得る。さらに、４つを超えるチャネル３０が、通信プロトコルが実行される上で必要とされるイベントにおいて、マスター四チャネル方式２０−０内のＣＭＵ４０は、四チャネル方式２０−０と２０−１の双方のチャネル３０によって使われるクロック信号源になり得る。
【００１８】
図１は、２つの並列コンダクタトラック５０ａと５０ｂを示す。これらのトラックは、ＣＭＵ４０によって出力されたクロック信号の分配用に使われるコンダクタセグメントに提供されている。トラック５０ａは、クロック信号分配コンダクタセグメント５２をその内部に有する。そのセグメント５２は四チャネル方式のそれぞれと関連している。換言すれば、四チャネル方式２０−０のために、トラック５０ａはコンダクタセグメント５２−０を有し、このセグメント５２−０は、四チャネル方式２０−０内の回路構成要素３０と４０を過ぎてのみ（ｏｎｌｙ  ｐａｓｔ）拡がる。同様に、四チャネル方式２０−１のために、トラック５０ａはコンダクタセグメント５２−１を有し、このセグメント５２−１は、四チャネル方式２０−１内の回路構成要素３０と４０を過ぎてのみ拡がる。コンダクタセグメント５２−０と５２−１とは、同じトラック５０ａ内で互いに軸に沿って並んでいるが、両者は互いに接続していない。四チャネル方式２０それぞれにおいて、関連付けられたコンダクタセグメント５２は、その四チャネル方式内のＣＭＵ４０からクロック信号を受け取り、その信号をその四チャネル方式内のチャネル３０のそれぞれと関連付けられているマルチプレクサ（「ｍｕｘ」）６０の１つの入力端子に分配する。
【００１９】
各コンダクタセグメント５２の上端の近くで、そのコンダクタセグメントは、駆動回路またはバッファ回路網５４とタップされている。この回路網５４は、上述の四チャネル方式２０内のトラック５０ｂのコンダクタセグメント５６を駆動し得る。各コンダクタセグメント５６は、関連する四チャネル方式２０内において、チャネル３０の全てに過ぎて拡がり、そのコンダクタセグメント上のクロック信号を、その四チャネル方式のチャネル３０それぞれと関連付けられるｍｕｘ６０の第二の入力端子に分配する。
【００２０】
上記から、四チャネル方式２０それぞれは、関連付けられるコンダクタセグメント５２を介して分配されたそれ自身のＣＭＵ４０からのそれ自身のクロック信号を有し得ることが分かる。その場合、全てのｍｕｘ６０は、その上部入力を、関連付けられるチャネル３０に適応されたクロック信号源として、選択するように制御される。代替的に、通信プロトコルが、４を超すチャネルの同時稼動を必要とするなら、スレーブ四チャネル方式２０−１内のチャネル３０は、マスター四チャネル方式２０−０内のＣＭＵ４０からクロック信号を受け得る。特に、ＣＭＵ４０からのクロック信号は、コンダクタセグメント５２−０、バッファ５４−０、および、コンダクタセグメント５６−１を介して流れる。マスター四チャネル方式２０−０内のｍｕｘ６０は、マスター四チャネル方式内のチャネル３０に適用するその上部入力を選択するように制御される。スレーブ四チャネル方式２０−１内のｍｕｘ６０は、スレーブ四チャネル方式内のチャネル３０に適用するその下部入力を選択するように制御される。このようにして、双方の四チャネル方式の全てのチャネル３０は、同じクロック信号をマスター四チャネル方式２０−０のＣＭＵ４０から受け取ることができる。さらに、双方（あるいは全て）の四チャネル方式２０において、構成要素５２、５４、５６、および、６０のパターンは同じであり得るので、たとえ、クロック分配回路網が「４による」モード（すなわち、４つのチャネル３０が同時稼動）で、あるいは、「８による」モード（すなわち、８つのチャネル３０が同時稼動）で動作し得るにせよ、クロック分配回路網は有利なモジュールとなり得る。
【００２１】
図１の四チャネル方式２０の配置は、図１に示される方式の上および／または下に、無制限に連続的にされ得る。このような全ての四チャネル方式は、図示されているようなモジュールであり得る。また、任意の２つの隣接する四チャネル方式は、上述したように、「８による」モードで、動作され得る。
【００２２】
本発明の他の可能な側面は、図２に示される。（図２は、構成要素が図１と異なる配置をしており、図面の複雑化を避けるためにＣＭＵ４０を省略している。しかし、双方の図とも、同様なタイプの回路網に関する。）図２に示すように、各チャネル３０は、ローカルクロッキング回路網１１０、クロック源選択マルチプレクサ（「ｍｕｘ」）１２０、および、クロッキングモジュール回路網１３０を含み得る。各チャネル３０は、さらに、ＦＩＦＯ制御回路網１４０、ＦＩＦＯ制御選択ｍｕｘ回路網１５０、および、ＦＩＦＯ回路網１６０を含み得る。各チャネル３０のローカルクロッキング回路網１１０は、そのチャネル全体を使うための最終クロック信号を生成し得る。各チャネル３０のクロッキングモジュール回路網１３０は、直列ビットレートのクロック信号の周波数を分配する機能などを実行して、そのチャネル内で使うための並列バイトレートのクロック信号を生成する。各チャネル３０内のＦＩＦＯ回路網１６０は、データがそのチャネルに入る速度と時間、および、データがそのチャネルを出る速度と時間との間のデータをバッファする機能などを実行する。チャネル３０内のＦＩＦＯ制御回路網１４０は、そのチャネル内のＦＩＦＯ回路網１６０が、データを書き（受け入れ）始めるとき、および、データを読み（出力し）始めるときに（例えば、データのリセット後）、制御する機能などを実行する。
【００２３】
図２に示すように、チャネル３０のそれぞれは、「１による」（「Ｘ１」）、「４による」（「Ｘ４」）、あるいは、「８による」（「Ｘ８」）モードの動作が可能である。Ｘ１モードにおいて、各チャネル３０は、その最終クロッキング信号（回路網１１０から）、および、そのＦＩＦＯ制御（回路網１４０から）に対応して、独立に動作する。Ｘ４モードにおいては、四チャネル方式２０内の４つのチャネル３０全てが、最終クロッキングとＦＩＦＯ制御に対応して、一緒に動作する。Ｘ８モードにおいては、２つの隣接する四チャネル方式２０内の８つのチャネル３０全てが、最終クロッキングとＦＩＦＯ制御に対応して、同時に動作する。
【００２４】
図２に示されるタイプを動作する回路網の様々な可能なモード（特に、Ｘ４、Ｘ８モード）の以下の記述において(議論を簡便にするため）、四チャネル方式内の４つ全てのチャネルが、その四チャネル方式のＸ４動作に関与する、あるいは、２つの隣接する四チャネル方式内の８つ全てのチャネルが、これらの四チャネル方式のＸ８動作に関与するものと一般にみなす。しかしながら、実情は必ずしもこの通りではなく、Ｘ４またはＸ８モードで動作している四チャネル方式内の任意の（１つまたは複数の）チャネルは、必要に応じて、（Ｘ１モードで）他のチャネルと独立して動作され得る。例えば、通信プロトコルがチャネル３０を６つ使うことが必要な場合、２つの隣接する四チャネル方式は、そのプロトコルを支援するために、Ｘ８モードで動作され得る。これら四チャネル方式内の２つのチャネルの一方または双方は、Ｘ６プロトコルを支援することに関与せずに、他の目的のため、Ｘ１モードで独立して使われ得る。
【００２５】
Ｘ１モードにおいて、チャネル３０のリード線１７０上の信号は、そのチャネル内のｍｕｘ１２０と１５０が自身の出力として、その最ボトム（ｂｏｔｔｏｍ−ｍｏｓｔ）入力を選択する原因となる。したがって、Ｘ１モードにおいて、チャネル３０内のクロッキングモジュール１３０は、自身のクロック信号をそのチャネル内のローカルクロッキング回路網１１０から得る。同様に、Ｘ１モードのチャネル３０のＦＩＦＯ１６０は、自身の読み出し許可信号および書き込み許可信号をそのチャネル内のＦＩＦＯ制御回路網１４０から得る。
【００２６】
Ｘ４モードにおいて、そのモードで動作している各四チャネル方式２０内のチャネル３０−０は、その四チャネル方式内の他のチャネル用のマスターチャネルとして機能する。特に、マスターチャネル３０−０のローカルクロッキング回路網１１０の出力信号は、四チャネル方式全体にわたるクロック信号分配コンダクタ２１０ａに適応される。コンダクタ２１０ａ上の信号は、四チャネル方式内の各チャネル３０のｍｕｘ１２０のミドル入力に適応される。四チャネル方式のｍｕｘ１２０の全ては、関連コンダクタ１７０上のＸ４で評価された信号によって制御され、関連クロッキングモジュール回路網１３０に適応されるクロック信号源として、自身のミドル入力を選択する。このようにして、Ｘ４モードで動作する四チャネル方式２０内のモジュール３０の全ては、同じクロック信号（すなわち、その四チャネル方式内のマスターチャネル３０−０のローカルクロッキング回路網１１０からのクロック信号）で動作する。このことは、Ｘ４モードで動作する四チャネル方式２０のチャネル３０間でのクロックスキューの除去に、少なくとも実質的削減に役立つ。
【００２７】
Ｘ４モードで動作している四チャネル方式２０内の全てのチャネル３０用のマスタークロック信号を提供することに加え、このような四チャネル方式内のマスターチャネル３０−０は、四チャネル方式内の全てのチャネル用の書き込み許可信号および読み出し許可信号を提供する。マスターチャネル３０−０のＦＩＦＯ制御回路網１４０の書き込み許可出力信号および読み出し許可出力信号は、四チャネル方式全体にわたる書き込みおよび読み出し許可信号分配コンダクタ２２０ａに適応される。コンダクタ２２０ａから、これらの信号は、四チャネル方式内の全てのチャネル３０のｍｕｘ１５０のミドル入力に適応される。各チャネルのリード線１７０上のＸ４で評価された信号によって、全てのｍｕｘ１５０は、関連ＦＩＦＯ１６０に適応されるｍｕｘ出力信号源として、自身のミドル入力を選択する。したがって、Ｘ４モードで動作している四チャネル方式２０において、四チャネル方式内のＦＩＦＯ１６０の全ては、同じ源（関連マスターチャネル３０−０のＦＩＦＯ制御回路網１４０）から、同じ書き込み許可信号および読み出し許可信号を、実質的に同じ時間に受け取る。これは、Ｘ４モードで動作する四チャネル方式２０内の全てのチャネル３０が、リセット解除のイベントに適切に応答することを確実にするのに役立つ。特に、全てのチャネルは、リセット解除のイベント後、所望の時間に、書き込みと読み込みを開始する。リセット解除信号が、四チャネル方式内の様々なチャネル３０に異なる時間に到達することで生じ得る問題は、マスターチャネル３０−０のみが、このような信号に応答し、それ自身のために書き込み許可信号および読み出し許可信号を生成するようにし、四チャネル方式内の他のチャネル全てがＸ４モードで動作することで、避けられる。
【００２８】
次いで、Ｘ８モードに移る。クロック分配コンダクタ２１０ｂは、２つの隣接する四チャネル方式２０−０および２０−１のチャネル３０全てを過ぎて拡がる。同様に、書き込みおよび読み出し許可信号分配コンダクタ２２０ｂは、２つの隣接する四チャネル方式内のチャネル全てを過ぎて拡がる。また、これらのコンダクタ２１０ｂおよび２２０ｂは、マスター四チャネル方式２０−０内のマスターチャネル３０−０からも、四チャネル方式２０−０のコンダクタ２１０ａおよび２２０ａに適応され得る同じ信号を受け取る。したがって、コンダクタ２１０ｂおよび２２０ｂは、四チャネル方式２０−０および２０−１のＸ８モード動作において、使われる。
【００２９】
コンダクタ２１０ｂ上の信号は、四チャネル方式２０−０および２０−１内のチャネル３０の全てにおいて、ｍｕｘ１２０への最トップ（ｔｏｐ−ｍｏｓｔ）入力に適応される。Ｘ８モードにおいて、双方の四チャネル方式２０−０および２０−１内のチャネル３０全てにあるリード線１７０上のＸ８で評価された信号は、これら８つのチャネルのｍｕｘ１２０が、関連クロッキングモジュール回路網１３０の適用に対して、自身の最トップ入力を選択する。したがって、四チャネル方式２０−０と２０−１にある８つのチャネル３０全ては、（マスター四チャネル方式内のマスターチャネル３０−０のローカルクロッキング回路網１１０からの）同じクロック信号で動作する。なぜなら、８つのチャネル全ては、同じ源からの同じクロック信号で動作するので、チャネル間のクロック信号スキューは、除去されるか、あるいは、少なくとも大幅に減少する。（完全に明確にするために、この実施形態において、スレーブ四チャネル方式２０−１内のマスターチャネル３０−０のローカルクロッキング回路網１１０の出力信号は、コンダクタ２１０ｂに適応されていないことは注目される。回路網は、双方の四チャネル方式において同じでもあり得るが、ローカルクロッキング回路網１１０からコンダクタ２１０ａと２１０ｂへの接続２１２ａと２１２ｂは、制御可能であり得る（例えば、プログラマブル）。このようにして、２０−０内の３０−０の１１０の出力信号のみが、２１０ｂに接続され、信号の競合は起こらない。なぜなら、２０−１内の３０−０の１１０は、２１０ｂに接続されていないからである。）
マスター四チャネル方式２０−０内のマスターチャネル３０−０のＦＩＦＯ制御回路網１４０の書き込み許可出力信号と読み出し許可出力信号は、Ｘ８モードにおいて、これと全く同じような方法で扱われる。これらの信号は、コンダクタ２２０ｂに適応され、コンダクタ２２０ｂは、四チャネル方式２０−０および２０−１内の８つのチャネル３０全てにあるｍｕｘ１５０の最トップ入力に接続する。８つのチャネル全てのリード線１７０上のＸ８で評価された信号は、８つのｍｕｘ１５０全てが、関連ＦＩＦＯ１６０への適応のため、最トップ入力を選択する。したがって、８つのチャネル全てが、マスター四チャネル方式２０−０内のマスターチャネル３０−０の単一の源１４０からの書き込み許可信号および読み出し許可信号で動作する。（ここで再び、各マスターチャネル３０−０源からコンダクタ２２０ａと２２０ｂへの接続２２２ａと２２２ｂは、制御可能とされ得る（例えば、プログラマブル）。これは、２つの四チャネル方式の回路網がモジュールであり得ても、コンダクタ２２０ｂへの信号競合を生成しないためである。このような競合は、四チャネル方式２０−０と関連付けられる２２２ｂを有効にすることによってのみ避けられるのであり、四チャネル方式２０−１と関連付けられる２２２ｂを有効にすることによって避けられるのではない。）
再び、ここで指摘されることは、以上には一般的に述べていないが、Ｘ４モード四チャネル方式のチャネル３０で、その四チャネル方式の他のＸ４動作に実際は必要とされていないチャネル３０、または、一対のＸ８モード四チャネル方式のチャネル３０で、その一対の四チャネル方式の他のＸ８動作に実際は必要とされていないチャネル３０は、必要に応じて、他の目的のため、独立にＸ１モードで動作し得ることである。
【００３０】
図２に示されるような本発明で可能な更なる特徴は、源１４０から目的地１６０へのシングルビット書き込み許可信号および／またはシングルビット読み出し許可信号の使用である。これは、コンダクタリソース２２０を保持し、書き込みと読み出しとをいつ開始すべきかについて、目的地１６０によって、より素早い瞬時認識を促進する。
【００３１】
図２に示されるような本発明で可能な更なる別の特徴は、マスターチャネル３０−０を、書き込み許可信号および／または読み出し許可信号を生成する前のリセット解除後に、ある程度のクロックサイクル数、待たせることである。これが役に立つことで、書き込み許可信号の最初の立ち上がりエッジと読み出し許可信号の最初の立ち上がりエッジが、スレーブチャネルに到達するとき、全てのチャネル（特に、スレーブチャネル）が解除される準備と、動作する準備とが整う。次いで、このことが役立って、全てのチャネルが、同じクロックサイクルで、書き込み／読み出しを開始し、常に同じＦＩＦＯアドレスを指し示す。
【００３２】
前段で述べた特徴を実行するための説明的な回路網が図３に示される。これは、適切なＦＩＦＯ制御回路網１４０の一部であり得る。この図３に示される説明的な実施形態において、各チャネル３０にあるＦＩＦＯ制御回路網は、カウンタ回路網３１０、デコーダ回路網３２０、および、ラッチ回路網３３０を含む。各チャネルのカウンタ３１０とラッチ３３０は、そのチャネルに適応されるリセット信号で、リセットされる。リセット解除のイベント後、各カウンタ３１０は、そのチャネルに適応されたクロック信号のサイクルのカウントを開始する。各カウンタ３１０のカウント指示出力信号は、関連デコーダ３２０に適応される。デコーダに適応されたカウント指示出力信号が、そのデコーダによって確立された閾値に到達すると、デコーダは、関連クロック信号によって、関連ラッチ３３０にラッチされ得る信号を出力する。その後、関連リセット信号によって、ラッチが再びリセットされるまで、ラッチ３３０は書き込み許可信号を出力する。
【００３３】
前段で述べた観点で、Ｘ１モードにおいて、各チャネル３０は独立して作動する。これは、各チャネルのｍｕｘ１５０は、関連ラッチ３３０に適応するために、関連（ローカル）デコーダ３２０の出力を選択することを意味する。Ｘ４またはＸ８モードにおいて、同時に稼動している全てのチャネル３０は、同じ源から自身のラッチ３３０の入力（すなわち、マスターチャネル３０−０のデコーダ３２０の出力）を得る。これが達成されるのは、各スレーブチャネル３０−１などにおけるｍｕｘ１５０が、上部ｍｕｘ入力から出力を得ることによってである。こうして、同時に稼動しているチャネルの全てが、同期化された書き込み許可信号を有する。
【００３４】
各回路網３２２は、関連デコーダ３２０によって用いられる閾値を提供し得る。各回路網３２２は、閾値が任意の所望の値に設定され得るように、プログラマブルであり得る。
【００３５】
図３に示されるのと同じ配置が、図３において書き込み許可信号について述べたのと同様の特徴を有する読み出し許可信号を生成するために、使用（複製または補充）され得る。唯一の違いは、図３におけるラベル「書き込み許可」を「読み出し許可」に代えることである。
【００３６】
図４は、図１のｍｕｘ６０のそれぞれが、プログラマブルであり得る回路網６２によって制御され得る（その入力の中で、どれを出力するかを選択する）ことを示す。同じタイプの制御が、１２０や１５０など他のｍｕｘでも使われ得る。
【００３７】
図５は、図２の２１２や２２２などの接続の説明的な実行を示す。このような接続のそれぞれは、横コンダクタを関連縦コンダクタに選択的に接続するためのスイッチ５１０（例えば、トランジスタ）を含み得る。各スイッチ５１０は、プログラマブルであり得る関連制御回路網５１２によって、オンまたはオフにされる。
【００３８】
図６は、コンダクタ１７０上の信号源が、プログラマブルであり得る制御回路網６１０であり得ることを示す。
【００３９】
上記で、プログラマブルとして記載した構成要素は、多くの異なる可能な方法のいずれによっても、例えば、他の回路網を含む集積回路上のコンフィギュレーションランダムアクセスメモリ（「ＣＲＡＭ」）セルなどによって、実行され得る。
【００４０】
図７は、図１に示される原理のような原理において、図２に示される特徴のような特徴がいかに適用されているかを示す。図７において、各四チャネル方式２０内のマスターチャネル３０−０（図２）の回路網１１０または１４０からの信号が、その四チャネル方式と関連付けられる「ａ」コンダクタセグメントに適応される。このような「ａ」コンダクタセグメントは、図２におけるタイプ２１０またはタイプ２２０のいずれかであり得る。「ａ」コンダクタセグメントは、そのコンダクタセグメントと関連付けられる四チャネル方式２０の４つのチャネルを過ぎて拡がるが、その隣接する四チャネル方式２０には（同じコンダクタトラック内で）拡がらない。「ａ」コンダクタセグメントは、関連四チャネル方式２０内の各チャネルのｍｕｘ１２０または１５０のミドル入力への接続を有する。各四チャネル方式２０のボトム近くで、その四チャネル方式と関連付けられる「ａ」コンダクタセグメントは、バッファ５４を介し、別のトラックにあり、下の四チャネル方式と関連付けられる「ｂ」コンダクタセグメントへの接続を有する。各「ｂ」コンダクタセグメントは、そのコンダクタセグメントと関連付けられる四チャネル方式２０内の４つのチャネルを過ぎて拡がるが、その隣接する四チャネル方式２０には（同じコンダクタトラック内で）拡がらない。各「ｂ」コンダクタセグメントは、関連付けられる四チャネル方式２０内の各チャネルのｍｕｘ１２０または１５０の最トップ入力への接続を有する。
【００４１】
図７に示されるように構築された回路網のＸ１動作は、図２に対して、上記で述べたのと同様である。
【００４２】
図７に示される代表的な四チャネル方式２０の一方または双方は、ｍｕｘ１２０または１５０を制御することによって、関連付けられる「ａ」コンダクタセグメント上の信号を選択するために、Ｘ４モードで動作され得る。Ｘ４モードで動作している任意の四チャネル方式において、「ｂ」コンダクタ信号は、無視される。
【００４３】
図７に示される代表的な四チャネル方式２０は、以下のように、Ｘ８モードで同時に動作され得る。マスター四チャネル方式２０−０において、ｍｕｘ１２０または１５０は、関連付けられる「ａ」コンダクタセグメント上の信号を選択するために、制御される。スレーブ四チャネル方式２０−１において、ｍｕｘ１２０または１５０は、関連付けられる「ｂ」コンダクタセグメント上の信号を選択するために、制御される。図７および上述から、四チャネル方式２０−０の「ａ」コンダクタセグメント上の信号は、四チャネル方式２０−１の「ｂ」コンダクタセグメント上の信号と同じであり、こうして、これら２つの四チャネル方式の所望のＸ８動作を達成できることは、明らかである。さらに、図２に示すように、このＸ８モードマスター信号源は、マスター四チャネル方式２０−０内のマスターチャネル３０−０の回路網１１０または１４０である。これは、再び、図２におけるＸ８モードマスター信号源と同じである。
【００４４】
図２の場合のように、図７のチャネル３０で、１つの四チャネル方式または一対の四チャネル方式のＸ４またはＸ８動作には実際には必要とされないチャネルはいずれも、必要に応じて、他の目的のため、独立にＸ１モードで動作され得る。
【００４５】
（図１のように）図７に示される実施形態は、任意の数の隣接する四チャネル方式２０にわたるモジュールであり得る。さらに、このような拡張アレイにおいては、任意の２つの隣接する四チャネル方式は、Ｘ８モードで同時に動作され得る。図７に示される配置は、図２のマスターチャネル構成要素１１０と１４０の出力信号のいずれにも、あるいは全部にも使われ得る。なぜなら、図７に示される形態の多くは、所望の数の信号の扱いをサポートするという要求に応じて、繰り返して、使用されるからである。
【００４６】
以上の記述は、本発明の原理を説明するだけであること、および、本発明の範囲と精神から逸脱することなく、当業者によって、様々な変更がなされ得ることは、理解されるべきである。例えば、図示され、記載された実施形態の中で用いられた様々なタイプの回路構成要素の個数は、説明用に示すだけであって、望むなら、他の個数（より多い、または、より少ない）の様々な構成要素も使われ得る。この特定の例の一つとして、４つのチャネル３０からなる四チャネル方式２０は、ある他の（複数の）個数のチャネル３０のグループ、ブロック、あるいは、サブ複数２０であり得る。本明細書で示される特定の幾何学的配置も、また説明用に示すだけで、必要に応じて、変更され得る。例えば、四チャネル方式２０の他の配置（例えば、縦型の列の代わりに、横型の行）であることも、同様に可能である。四チャネル方式内のマスターチャネル３０−０の位置は任意である（Ｘ８モードのスキューを減らすという観点からは、マスターチャネル３０−０は、そのマスターチャネルから、自身のＸ８マスター信号を得るスレーブ四チャネル方式の近くにある方が有利である）。Ｘ８モードにおけるマスターおよびスレーブ四チャネル方式２０の相対的位置は、任意である。
【図面の簡単な説明】
【００４７】
【図１】本発明で可能な側面を説明する実施形態の簡単な回路ブロック図である。
【図２】本発明で可能な別の側面を説明する実施形態の簡単な回路ブロック図である。
【図３】本発明に従う図２で示されるもので、更なる可能な特徴を実行するための回路網の説明的な実施形態の簡単な回路ブロック図である。
【図４】本発明に従う図１で示されるタイプの回路網の代表的な部分を説明する実施形態の簡単な回路ブロック図である。
【図５】本発明に従う図２で示されるタイプの回路網の代表的な部分を説明する実施形態の簡単な回路ブロック図である。
【図６】本発明に従う図２で示されるタイプの回路網の別の代表的な部分を説明する実施形態の簡単な回路ブロック図である。
【図７】本発明に従って、図１で示されるタイプの原理が、図２で示されるタイプの特徴に、どのように適用され得るかを示す簡単な回路ブロック図である。
【符号の説明】
【００４８】
２０−０、２０−１  四チャネル方式
３０−０、３０−１、３０−２、３０−３：チャネル
４０  クロック増倍（管理）ユニット（ＣＭＵ）回路網
５０ａ、５０ｂ  コンダクタトラック
５２−０、５２−１、５６−０、５６−１  コンダクタセグメント
５４  バッファ回路網
６０  マルチプレクサ（ｍｕｘ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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