(57)【要約】      （修正有）【課題】ストレージノードを形成するポリシリコンの過エッチングを防止できるＤＲＡＭの製造方法を提供する。【解決手段】ストレージコンタクトプラグ１０８を含んで第１絶縁膜１０４上に第２絶縁膜１１０、物質層１１２、第３絶縁膜１１４を順次形成する段階と、物質層１１２は第３絶縁膜１１４のエッチング物質が第２絶縁膜１１０に浸透することを防止し、ストレージノード形成用マスクを使用して第３絶縁膜１１４、物質層１１２、第２絶縁膜１１０を順次にエッチングし、ストレージコンタクトプラグ１０８及び第１絶縁膜１０４一部の上部表面を露出させる開口部を形成する段階と、開口部に導電膜を充填してストレージノード１１６を形成する段階と、第３絶縁膜１１４をエッチングする段階と、ストレージノード両側の第２絶縁膜１１０の上部表面が露出されるときまで、物質層１１０をエッチングする段階とを含む。【選択図】図９
2007227944.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが形成された半導体基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に上部表面が第１絶縁膜と別のエッチング選択比を有する第２絶縁膜で覆われたビットラインを形成する段階と、
前記第２絶縁膜及びビットラインの両側壁に前記第１絶縁膜と別の選択比を有するスペーサを形成する段階と、
前記ビットラインを含んで前記第１絶縁膜上に第２絶縁膜及びスペーサと相異なるエッチング選択比を有する第３絶縁膜を形成する段階と、
前記ストレージコンタクト領域を定義するためのマスクを使用して前記第３絶縁膜と前記第１絶縁膜をエッチングして前記ビットラインとビットラインとの間を通過する自己整列型ストレージコンタクトホールを形成する段階と、
前記ストレージコンタクトホールを導電膜で充填してストレージコンタクトプラグを形成する段階と、
前記第３絶縁膜と前記ストレージコンタクトプラグ上に前記ストレージコンタクトプラグと電気的に連結されるように、粗い表面層を有するストレージノードを形成する段階とを含むことを特徴とするＤＲＡＭ装置の製造方法。
【請求項２】
前記第１絶縁膜は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項３】
前記第２絶縁膜は、ＳｉＮ及びＳｉＯＮのうち、いずれか１つで形成されることを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項４】
前記スペーサは、ＳｉＮ及びＳｉＯＮのうち、いずれか１つで形成されることを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項５】
前記第３絶縁膜は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項６】
前記ストレージコンタクトプラグを形成した後、前記ストレージコンタクトプラグを結晶化する段階をさらに含むことを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項７】
前記結晶化段階は、熱処理工程で実施されることを特徴とする請求項６に記載のＤＲＡＭ装置の製造方法。
【請求項８】
前記熱処理工程は、５５０℃以上の温度で実施されることを特徴とする請求項７に記載のＤＲＡＭ装置の製造方法。
【請求項９】
前記粗い表面層を有するストレージノードを形成する段階は、前記ストレージコンタクトプラグを含んで第３絶縁膜上に第４絶縁膜、物質層、そして第５絶縁膜を順次形成する段階と、ストレージノード形成用マスクを使用して前記第５絶縁膜、物質層、そして第４絶縁膜を順次エッチングして前記ストレージコンタクトプラグ及び第３絶縁膜一部の上部表面を露出させる開口部を形成する段階と、前記開口部を導電膜で充填してストレージノードを形成する段階と、前記ストレージノード両側の物質層の上部表面が露出されるときまで、第５絶縁膜をエッチングする段階と、前記ストレージノード両側の第４絶縁膜の上部表面が露出されるときまで前記物質層をエッチングする段階と、前記ストレージノード両側の第３絶縁膜の上部表面が露出されるときまで前記第４絶縁膜をエッチングする段階と、前記ストレージノード表面上に粗い表面層を形成する段階とをさらに含むことを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
【請求項１０】
前記第４絶縁膜は、ＳｉＮ及びＳｉＯＮのうち、いずれか１つで形成されることを特徴とする請求項９に記載のＤＲＡＭ装置の製造方法。
【請求項１１】
前記物質層は、ポリシリコンで形成されることを特徴とする請求項９に記載のＤＲＡＭ装置の製造方法。
【請求項１２】
前記第５絶縁膜は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることを特徴とする請求項９に記載のＤＲＡＭ装置の製造方法。
【請求項１３】
前記粗い表面層は、ＨＳＧで形成されることを特徴とする請求項９に記載のＤＲＡＭ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、ＤＲＡＭの製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ装置は、スタック型（ｓｔａｃｋ）とトレンチ型（ｔｒｅｎｃｈ）に区分され、ＤＲＡＭ装置が高集積化されることによって、トレンチ型よりは、スタック型のキャパシタが主にＤＲＡＭ装置に適用されることに期待される。従って、以後本発明を、スタック型のキャパシタに観点をおいて述べる。  
【０００３】
ＤＲＡＭ装置が高集積化されることによって、ＤＲＡＭ装置を構成する素子は、スケールダウン（ｓｃａｌｉｎｇ  ｄｏｗｎ）されている。ＤＲＡＭ装置の高集積化によってそれを構成する素子のスケールダウンは、キャパシタのキャパシタンスを維持させることにおいて、多くの難しさを発生させるだけではなく、素子を形成するために行われるフォト及びエッチング工程でも多くの難点と問題を発生させている。
【０００４】
図１乃至図２は、誤整列のとき、従来ＤＲＡＭ装置の製造工程を順序に示す図面である。まず、図１及び図２を参照すると、半導体基板１０上にビットライン１６を含んで形成された層間絶縁膜１４を貫通して素子隔離領域、即ちＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１２の間の半導体基板１０と電気的に連結される障壁コンタクト（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ）、即ちストレージコンタクトプラグ１８が形成される。続いて層間絶縁膜１４上にストレージノード形成のためのポリシリコン膜２０が形成される。
【０００５】
図３を参照すると、フォトリソグラフィ工程でポリシリコン膜上にストレージノード形成領域を定義するためのマスク（未図示）が形成された後、マスクを使用するポリシリコン膜工程でストレージノード２０ａが形成される。そして、ストレージノードの有効表面積を増加させるために、ストレージノード表面上にＨＳＧ（ｈｅｍｉｓｐｈｒｉｃａｌ  ｇｌａｓｓ）（未図示）膜が形成される。続いて、ストレージノードを含んで絶縁膜上にキャパシタ形成用誘電膜（未図示）が蒸着され、上部電極用導電膜（未図示）が形成されてセルキャパシタが形成される。
【０００６】
しかし、このようなＤＲＡＭ装置のキャパシタ形成方法では、マスクがストレージコンタクトプラグ１８に誤整列された場合、次のような問題がある。通常、ポリシリコン膜２０のエッチング工程は、ストレージノード２０ａの間の電気的ブリッジ（ｂｒｉｄｇｅ）を防止するためにポリシリコンの過エッチング工程を含む。この過エッチング工程で誤整列されたストレージコンタクトプラグ１８の上部領域のポリシリコン膜が過エッチングされ、又後続洗浄物質によってストレージノードと接する層間絶縁膜１４が過エッチングされて、ストレージノード２０ａがストレージコンタクトプラグ１８及び層間絶縁膜１４と接する面積が非常に小さくなる。
【０００７】
ストレージノード２０ａとストレージコンタクトプラグ１８との接触面の減少は、抵抗の増加を招き、又後続工程でストレージノード２０ａが倒れたり、折れたりする問題が生じる。このような問題は、ＤＲＡＭ装置が高集積度化されることによって、より深刻になり、１Ｇ  ＤＲＡＭ級以上高集積装置では避けられない問題になる。
【０００８】
従って、このような問題を解決するために提案された方法のうち、１つがストレージノードをリバース型で形成する方法である。即ち、ダマシン工程（ｄａｍａｓｃｅｎｅ  ｐｒｏｃｅｓｓ）を応用してストレージノードを形成する方法である。まず、半導体基板５０上に形成されたビットライン５６を含む第１絶縁膜５４を貫いてＳＴＩ５２の間の半導体基板５０と電気的に連結されるストレージコンタクトプラグ６０が形成される。
【０００９】
続いて、第１絶縁膜５４上に第２絶縁膜６２が形成される。第２絶縁膜６２が部分的にエッチングされて、ストレージコンタクトプラグ６０の上部表面が露出されるストレージノード形成領域である開口部が形成される。続いて、開口部がポリシリコンで充填されてストレージノード６４が形成された後、ストレージノード６４両側の第２絶縁膜６２がエッチングされて露出されるストレージノードの表面積を制御することによって必要とするキャパシタのキャパシタンスを確保するようになる。
【００１０】
しかし、この方法は、ストレージノード両側の第２絶縁膜６２エッチング工程で通常的に利用される湿式や乾式エッチング工程でエッチングされる第２絶縁膜６２の量によってキャパシタのキャパシタンスが変わる問題があるし、又第２絶縁膜６２が過度にエッチングされると、ＤＲＡＭ装置の周辺回路領域にビットラインが露出されて後続上部電極形成のとき、ビットラインが損傷される問題が生じる。
【００１１】
図４乃至図６は、誤整列のとき、他の従来のＤＲＡＭ装置の製造工程を順序に示す図面である。図４を参照すると、前述の問題を解決するためにシリコン窒化膜のような酸化膜に対するエッチング選択比が高いエッチング停止膜がストレージコンタクトプラグ６０の形成前や後に第１絶縁膜５４上に形成されることが普通である。
【００１２】
図５及び図６を参照すると、ストレージノード形成領域とストレージコンタクトプラグ６０が誤整列された場合、ストレージノードが形成された後、第２絶縁膜６２のエッチング工程のうち、ストレージコンタクトプラグの上部領域にある第１絶縁膜５４の一部がエッチングされたり、又は第２絶縁膜５８工程で使用されるエッチング物質がストレージノード６４とシリコン窒化膜との界面に沿って浸透して第１絶縁膜をエッチングして、図６に図示されたようなリセス領域を発生するようになる。これにより、キャパシタの誘電膜漏洩（ｄｉｅｌｅｃｔｒｉｃ  ｌｅａｋａｇｅ）が発生し、上部電極のステップカバレージ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）不良等のようにＤＲＡＭ装置の信頼性に多くの問題が発生される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上述の問題点を解決するために提案されたものとして、ストレージノードがストレージコンタクトプラグに誤整列されてもストレージコンタクトプラグを含む絶縁膜とストレージコンタクトプラグを形成するポリシリコンの過エッチングを防止することができ、又ストレージノードとストレージコンタクトプラグとの間の接触面積を増加させることができるため、より向上された性能を発揮することができるＤＲＡＭ装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上述の目的を達成するために提案された本発明の特徴によると、ＤＲＡＭ装置の製造方法は、半導体基板上に形成された第１絶縁膜を通過して半導体基板と電気的に接続されるようにストレージコンタクトプラグを形成する段階と、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜、物質層、そして第３絶縁膜を順序形成する段階と、物質層は、第３絶縁膜のエッチング物質が第２絶縁膜を浸透することを防止し、ストレージノード形成用マスクを使用して第３絶縁膜、物質層、そして第２絶縁膜を順序エッチングしてストレージコンタクトプラグ及び第１絶縁膜一部の上部表面を露出させる開口部を形成する段階と、開口部を導電膜で充填してストレージノードを形成する段階と、ストレージノード両側の物質層の上部表面が露出されるときまで、第３絶縁膜をエッチングする段階と、ストレージノード両側の第２絶縁膜の上部表面が露出されるときまで、物質層をエッチングする段階とを含む。
【００１５】
上述の目的を達成するために提案された本発明の特徴によると、ゲートが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜上に上部表面が第１絶縁膜と他のエッチング選択比を有する第２絶縁膜で覆われたビットラインを形成する段階と、第２絶縁膜及びビットラインの両側壁に第１絶縁膜と他の選択比を有するスペーサを形成する段階と、ビットラインを含んで第１絶縁膜上に第２絶縁膜及びスペーサと相異なるエッチング選択比を有する第３絶縁膜を形成する段階と、ストレージコンタクト領域を定義するためのマスクを使用して第３絶縁膜と第１絶縁膜をエッチングしてビットラインとビットラインとの間を通過する自己整列型ストレージコンタクトホールを形成する段階と、ストレージコンタクトホールを導電膜で充填してストレージコンタクトプラグを形成する段階とを含む。
【発明の効果】
【００１６】
本発明は、従来のＤＲＡＭ装置の製造方法で、誤整列のとき、ストレージノードの下部領域でストレージノードを形成するポリシリコンの過エッチングを防止することができ、領域で絶縁膜の過エッチングで発生される誘電膜漏洩及び上部電極のステップカバレージ不良等の問題を防止することができる。又、ストレージコンタクトプラグ、即ち障壁コンタクトの上部直径を広げることができるため、誤整列のとき、ストレージノードとのオーバーラップマージンを十分に確保することができ、ストレージノードと障壁コンタクトとの接触面積を従来製造方法でより大きく確保することができるため、素子の接触抵抗を減少させることができる効果がある。
【発明を実施するための最良の形態】
【００１７】
図１０及び図１１を参照すると、本発明の実施形態による新たなＤＲＡＭ装置の製造方法は、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜、第３絶縁膜のエッチング物質が第２絶縁膜に浸透することを防止する物質層、そして第３絶縁膜が順次形成され、ストレージノード形成用マスクを使用して第３絶縁膜、物質層、そして第２絶縁膜が順次エッチングされて開口部が形成され、開口部が導電膜であるポリシリコン膜で充填されてストレージノードが形成される。
【００１８】
このようなＤＲＡＭ装置の製造方法によって、ストレージノードの下部領域でストレージノードを形成するポリシリコンの過エッチングを防止することができ、領域で絶縁膜の過エッチングで発生される誘電膜漏洩及び上部電極のステップカバレージ不良等の問題を防止することができる。又、第１絶縁膜上に上部表面が第１絶縁膜と他のエッチング比を有する第２絶縁膜で覆われたビットラインが形成され、第２絶縁膜及びビットラインの両側壁に第１絶縁膜と他のエッチング選択比を有するスペーサが形成される。
【００１９】
ビットラインを含んで第１絶縁膜上に第３絶縁膜が形成され、ストレージコンタクト領域を定義するためのマスクを使用して第３絶縁膜と第１絶縁膜をエッチングしてビットラインとビットラインとを通過する自己整列型ストレージコンタクトホールが形成される。このようなＤＲＡＭ装置の製造方法によって、導電膜でストレージコンタクトホールが充填されて形成されるストレージコンタクトプラグ、即ち障壁コンタクトの上部直径を広げることができるため、ストレージノードとのオーバーラップマージンを十分に確保することができ、ストレージノードと障壁コンタクトの接触面積を従来の製造方法でより大きく確保することができるため、素子の接触抵抗も減少させることができる。
【００２０】
（第１実施形態）以下、図７乃至図１０を参照して、本発明の第１実施例を詳細に説明する。図７乃至図１０は、本発明によるＤＲＡＭセルキャパシタの製造方法を順序に示す流れ図である。図７を参照すると、本発明の第１実施形態によるＤＲＡＭセルキャパシタの製造方法では、まず半導体基板１００上に活性領域と非活性領域を定義して素子隔離領域１０２が形成され、活性領域上にセルトランジスター（未図示）が形成される。
【００２１】
セルトランジスターは、半導体基板上にゲート酸化膜を間に置いて形成されたゲート電極とゲート電極の両側にある半導体基板内に形成されたソース／ドレーン拡散層を含む。続いてセルトランジスターのゲート電極の間にはソース／ドレーン拡散層と電気的に連結されるパッドが形成される。セルトランジスターを含んで半導体基板上にビットライン１０６を含んで第１絶縁膜１０４が形成される。例えば、第１絶縁膜１０４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることができる。
【００２２】
第１絶縁膜１０４上にフォトレジスト膜（未図示）が形成され、公知のフォトリソグラフィ工程によって、フォトレジスト膜がパターニングされてストレージコンタクトホール形成領域を定義する第１フォトレジストパターンが形成される。
【００２３】
第１フォトレジストパターンがマスクとして使用されて第１絶縁膜１０４が部分的にエッチングされてパッドの上部表面を露出させるストレージコンタクトホールが形成され、続いて第１フォトレジストパターンが除去される。第１絶縁膜上にストレージコンタクトホールが充填されるように第１導電膜が形成された後、ストレージコンタクトホール両側の第１絶縁膜上にある不必要な第１導電膜が除去されてストレージコンタクトプラグ１０８が形成される。例えば、第１導電膜は、不純物イオンでドーピングされたポリシリコン膜で形成されることができる。第１導電膜のエッチングは、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程やポリシリコンエッチバック（ｅｔｃｈｂａｃｋ）工程で実施されることができる。
【００２４】
続いて、ストレージコンタクトプラグ１０８の結晶化のための熱処理が行われる。熱処理工程は、約５５０℃以上の温度で実施されるが、これはストレージコンタクトプラグと後続工程で形成されるストレージノードが誤整列された場合、ストレージノードの有効表面積を増加させるために形成されるＨＳＧ膜がストレージコンタクトプラグ上部表面に形成されてストレージノードの間に電気的ブリッジを発生させることを防止するためのものである。これは、結晶化されたポリシリコン膜上にはＨＳＧ膜が成長されないためである。ストレージコンタクトプラグ１０８が形成された後、ＨＳＧ（ＨＳＧ）膜形成前に行われる工程のうち、約５５０℃以上の温度で行われる工程があると、熱処理工程は、排除されることができる。
【００２５】
第１絶縁膜１０４上に第２絶縁膜１１０が形成される。例えば、第２絶縁膜は、シリコン窒化膜で形成されることができるが、望ましくは、ＳｉＮやＳｉＯＮで形成されることができる。第２絶縁膜は、後続工程で形成されるストレージノードとストレージコンタクトプラグ１０８が誤整列された場合、後続工程で形成される後続工程で形成される物質層エッチングのとき、ストレージコンタクトプラグの上部領域がエッチングされることを防止する。第２絶縁膜１１０は、約１００〜５００Å範囲内の厚さを有するように形成されることができる。
【００２６】
第２絶縁膜１１０上に、後続工程で形成される第４絶縁膜のエッチングのとき、使用されるエッチング物質が第１絶縁膜で浸透することを防ぐことによって、第１絶縁膜がエッチングされることを防止することができる物質層１１２が形成される。例えば、物質層１１２は、約３００〜１０００Å範囲内の厚さを有するポリシリコン膜で形成されることができる。
【００２７】
物質層１１２上に、第３絶縁膜１１４が形成される。例えば、第３絶縁膜１１２は、約６０００〜１５０００Å範囲内の厚さを有するＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることができる。第３絶縁膜１１４上に第２フォトレジスト膜が形成される。公知のフォトリソグラフィ工程によって第２フォトレジスト膜がパターニングされて第２フォトレジストパターンが形成される。第２フォトレジストパターンがマスクとして使用されて第３絶縁膜１１４、物質層１１２、そして第２絶縁膜１１０が順次エッチングされて第１絶縁膜１０４の一部上部表面とストレージコンタクトプラグ１０８の上部表面を露出させる開口部が形成される。第２フォトレジストパターンが除去された後、開口部が充填されるように第３絶縁膜１１４上に第２導電膜が形成される。開口部両側の第３絶縁膜上にある不必要な第２導電膜が除去されてストレージノード１１６が形成される。
【００２８】
次に、ストレージノード１１６両側の物質層１１２が露出されるときまで、第３絶縁膜１１４がエッチングされる。この場合、前述のように、物質層１１２は、第３窒化膜１１４のエッチング工程で使用されるエッチング物質が第２絶縁膜１１０、即ち、シリコン窒化膜とストレージノード側壁との界面に沿って浸透することを防止して第１絶縁膜１０４である酸化膜系列の絶縁膜がエッチングされることを防止する。又、エッチング工程で物質層１１２は、エッチング停止層として作用して第３絶縁膜１１４のエッチング工程が安定的に行われることができるようにする。
【００２９】
続いて、第３絶縁膜１１４がエッチングされた後、物質層１１２がエッチングされる。ストレージノード１１６間の電気的ブリッジを防止するためポリシリコンで形成された物質層１１２は除去されなければならない。この工程から、第２絶縁膜１１０は、ストレージのノード１１６とストレージコンタクトプラグ１０８が誤整列された場合、物質層１１２エッチング工程のうち、ストレージコンタクトプラグ１０８がエッチングされることを防止する。
【００３０】
物質層１１２がエッチングされた後、第１絶縁膜１０４の上部表面が露出されるときまで第２絶縁膜１１０がエッチングされる。この場合、後続工程でストレージノード１１６の表面積を増加させるためのＨＳＧ膜形成工程がなかったら、第２絶縁膜１１０のエッチング工程は、排除されることができる。続いて、ストレージノード１１６の有効表面積を増加させるためにストレージノード表面上に粗い表面層１１８が形成される。例えば粗い表面層１１８は、ＨＳＧ膜で形成されることができる。これにより、より大きいキャパシタのキャパシタンス、即ちより大きい定電用量が確保されることができる。
【００３１】
（第２実施形態）以下、図１１を参照して本発明の第２実施例を詳細に説明する。図１１は、誤整列のとき、他の本発明によるＤＲＡＭ装置を示す図面である。図１１を参照すると、本発明の第２実施形態によるＤＲＡＭ装置の製造方法は、まず、半導体基板１５０上に活性領域と非活性領域を定義して素子隔離領域１５２が形成され、活性領域の半導体基板にセルトランジスター（未図示）が形成される。続いて、セルトランジスターのゲート電極の間に活性領域の半導体基板と電気的に連結されるパッドが形成される。
【００３２】
セルトランジスターを含んで半導体基板１５０上に第１絶縁膜１５４が形成される。例えば、第１絶縁膜１５４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうちいずれか１つで形成されることができる。続いて、第１絶縁膜１５４上に導電膜と第２絶縁膜が順次形成される。例えば、第２絶縁膜は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができる。
【００３３】
第２絶縁膜１５６上に第１フォトレジスト膜が形成される。第１フォトレジスト膜が公知のフォトリソグラフィ工程でパターニングされて第１フォトレジストパターンが形成される。第１フォトレジストパターンをマスクとして使用して第２絶縁膜と第１導電膜が順次エッチングされて第２絶縁膜１５６で上部表面が覆われたビットライン１５８が形成される。続いて、第１フォトレジストパターンが除去された後、ビットライン１５８を含んで第１絶縁膜１５４上にスペーサ形成用絶縁膜が形成される。スペーサ形成用絶縁膜が異方性エッチングされてビットライン１５８及び第２絶縁膜１５６の両側壁にスペーサ１５７を形成する。スペーサ１５７は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができる。これにより、ビットライン１５８は、第１絶縁膜１５４とエチング選択比が他の第２絶縁膜１５６とスペーサ１５７で囲まれている。
【００３４】
次に、第１絶縁膜１５４上にビットラインを含んで第３絶縁膜１６０が形成される。例えば、第３絶縁膜１６０は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ３−ＴＥＯＳのうち、いずれか１つで形成されることができる。
【００３５】
第３絶縁膜１６０上に第２フォトレジスト膜が形成される。第２フォトレジスト膜が公知のフォトリソグラフィ工程によってエッチングされて第２フォトレジストパターンが形成される。第２フォトレジストパターンをマスクとして使用して第３絶縁膜１６０及び第１絶縁膜１５４がエッチングされてパッドの一部上部表面が露出される自己整列型ストレージコンタクトホール１６２が形成される。この場合、ストレージコンタクトホール１６２は、ビットライン１５８の間を通過して形成されるが、ストレージコンタクトホール形成のための第２フォトレジストパターンが誤整列されて形成されてもビットラインを覆っている第３絶縁膜１６０及び第１絶縁膜１５４と別のエッチング選択比を有する第２絶縁膜１５６及びスペーサによって露出されることが防止される。
【００３６】
又、第２フォトレジストパターンは、ビットラインの露出を防止することができる第２絶縁膜及びスペーサのための従来のフォトレジストパターンより相対的に大きく形成されることができるために、このフォトレジストパターンを使用して形成されるストレージコンタクトホールは、大きい上部直径を有するように形成されることができる。これにより、後続工程で形成されるストレージノードとの接触面積を増加させることができる。
【００３７】
例えば、０．３０μｍのピッチ（ｐｉｔｃｈ）である場合、従来の方法では、ストレージコンタクトプラグの直径の大きさを０．１μｍとする場合、誤整列マージン０．０５μｍを確保するためには、ビットラインの線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｔｉｏｎ、以下ＣＤと称する）は、０．１μｍにならなければならない。即ち、ストレージコンタクトプラグ及びビットラインのＣＤを小さく有しなければならない。しかし、ビットラインのＣＤが小さい場合、フォトエッチング工程でビットラインが切られる可能性があり、ビットラインの抵抗が大きくなる問題点が発生するようになる。そして、ストレージコンタクトプラグのサイズを小さく有しなければならないと、ストレージコンタクトプラグの抵抗が大きくなったり、ストレージコンタクトプラグのための絶縁膜エッチングのとき、スロップエッチ（ｓｌｏｐ  ｅｔｃｈ）特性のため、半導体基板の上部表面が露出されない問題点が発生するようになる。
【００３８】
従って、前述のように自己整列によってストレージコンタクトホールが形成される場合、ストレージコンタクホールの上部直径は、誤整列マージンを考慮してストレージノード直径より相対的に大きくすることができ、下部直径は、ビットラインの間の空間がストレージコンタクトプラグの下部直径になる。
【００３９】
例えば、０．３０μｍピッチの本発明ではストレージノードの直径を０．１μｍとし、誤整列マージンを０．０５μｍとすると、ストレージコンタクトプラグの上部直径の大きさは、０．２０μｍになり、ビットラインの間の空間は、約０．１０μｍ程度になる。ビットライン側壁のシリコン窒化膜スペーサの長さを０．０３μｍとすると、実際ビットラインのＣＤは、０．１４μｍで形成される。前述の従来の方法よりフォト及びエッチング工程がより容易に行われることができる。このように障壁コンタクトが形成された後、第１実施形態で技術した方法と同一の方法でストレージコンタクトプラグの結晶化のための熱処理工程、ストレージノード形成工程、そしてＨＳＧ膜形成工程が行われる。
【図面の簡単な説明】
【００４０】
【図１】誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図２】誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図３】誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図４】誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図５】誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図６】誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図７】誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図８】誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図９】誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図１０】誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図１１】誤整列のとき、他の本発明によるＤＲＡＭ装置を示す図面である。
【符号の説明】
【００４１】
１００，１５０  半導体基板
１０２，１５２  素子隔離領域
１０６，１５８  ビットライン
１０４，１１４，１５４，１６０  絶縁膜
１０８，１６２，障壁コンタクト（ストレージコンタクトプラグ）
１１０，１５６，１５７  シリコン窒化膜
１１２  ポリシリコン膜
１１６，１６４  ストレージノード
１１８，１６６  ＨＳＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007227944.tif 000007
【図６】
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【図７】
2007227944.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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