(57)【要約】【課題】バルクＣＭＯＳデバイスにおけるラッチアップを抑制するための半導体方法およびデバイス構造を提供すること。【解決手段】この方法は、基板の半導体材料内にトレンチを形成するステップであって、このトレンチが、やはり基板の半導体材料内に画定された一対のドープされたウェル間に配置された第１の側壁を有するステップを含む。この方法はさらに、トレンチ内にエッチング・マスクを形成してトレンチの基底面を部分的にマスクするステップと、これに続いて、部分的にマスクされた基底面の露出した基板の半導体材料を除去して、トレンチを深くする狭められた第２の側壁を画定するステップとを含む。ドープされたウェル内に構築するデバイスのトレンチ分離領域を画定するために、深くしたトレンチに誘電材料を充てんする。この深くしたトレンチの延長部分を埋める誘電材料がラッチアップの抑制を向上させる。【選択図】図１１
2007227920.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料の基板内に半導体構造を製造する方法であって、
前記基板の前記半導体材料内にトレンチを形成するステップであって、前記トレンチが、前記トレンチの基底面と前記基板の上面との間に延びる第１の側壁を有するステップと、
前記基板の前記半導体材料をマスクを使用せずにエッチングして、前記基底面から前記基板内へ延びる前記第１の側壁に比べて狭められた第２の側壁を有する垂直トレンチ延長部分を画定することにより前記トレンチを深くするステップと
を含む方法。
【請求項２】
前記基板の前記半導体材料内に、ドープされた第１のウェルを形成するステップと、
前記ドープされた第１のウェルのすぐ近くの前記基板の前記半導体材料内に、ドープされた第２のウェルを、前記ドープされた第１のウェルと前記ドープされた第２のウェルの間に前記トレンチの前記第２の側壁が配置されるように形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
第１のトランジスタのソースおよびドレイン領域を画定するために、前記ドープされた第１のウェル内に、第１の導電型の第１および第２の拡散領域を形成するステップと、
第２のトランジスタのソースおよびドレイン領域を画定するために、前記ドープされた第２のウェル内に、第２の導電型の第１および第２の拡散領域を形成するステップと
をさらに含む、請求項２に記載の方法。
【請求項４】
前記トレンチの前記第１の側壁の表面にはスペーサが形成され、前記スペーサが、前記垂直トレンチ延長部分の前記第２の側壁を、前記トレンチの前記第１の側壁に対して自己整合させる、請求項１に記載の方法。
【請求項５】
前記トレンチの前記第１の側壁の表面にスペーサを形成するステップを含み、
前記スペーサを形成する前記ステップがさらに、
前記トレンチの前記側壁および前記基底面に誘電材料の共形層を付着させるステップと、
前記共形層の前記誘電材料を異方性エッチングして前記スペーサを画定するステップと
を含む、請求項１に記載の方法。
【請求項６】
前記トレンチの前記第１の側壁の表面にスペーサを形成するステップを含み、
前記スペーサを形成する前記ステップがさらに、
前記トレンチの前記側壁および前記基底面に、化学蒸着プロセスによって、酸化シリコンの共形層を付着させるステップと、
前記共形層の前記酸化シリコンを異方性エッチングして前記スペーサを画定するステップと
を含む、請求項１に記載の方法。
【請求項７】
前記垂直トレンチ延長部分および前記トレンチに酸化シリコンを充てんするステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記垂直トレンチ延長部分および前記トレンチに誘電材料を充てんするステップをさらに含む、請求項１に記載の方法。
【請求項９】
半導体材料の基板内に半導体構造を製造する方法であって、
前記基板の前記半導体材料内に第１のトレンチを形成するステップであって、前記第１のトレンチが、前記第１のトレンチの第１の基底面と前記基板の上面との間に延びる第１の側壁を有するステップと、
前記基板の前記半導体材料内に第２のトレンチを形成するステップであって、前記第２のトレンチが、前記第２のトレンチの第２の基底面と前記基板の上面との間に延びる第２の側壁を有するステップと、
前記第１のトレンチ内に、前記第１の基底面が部分的に露出するように間隙によって分離された誘電材料のスペーサを形成するステップと、
前記スペーサを形成するのと同時に、前記第２のトレンチに前記誘電材料を充てんして、前記第２の基底面を完全に覆うステップと
を含む方法。
【請求項１０】
前記スペーサ間の前記半導体材料を異方性エッチングして、前記第１のトレンチの深さを前記基板内へ延長するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記基板の前記半導体材料内に、ドープされた第１のウェルを形成するステップと、
前記ドープされた第１のウェルのすぐ近くの前記基板の前記半導体材料内に、ドープされた第２のウェルを、前記ドープされた第１のウェルと前記ドープされた第２のウェルの間に前記トレンチの前記第２の側壁が配置されるように形成するステップと
をさらに含む、請求項１０に記載の方法。
【請求項１２】
第１のトランジスタのソースおよびドレイン領域を画定するために、前記ドープされた第１のウェル内に、第１の導電型の第１および第２の拡散領域を形成するステップと、
第２のトランジスタのソースおよびドレイン領域を画定するために、前記ドープされた第２のウェル内に、第２の導電型の第１および第２の拡散領域を形成するステップと
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記スペーサを形成する前記ステップがさらに、
前記トレンチの前記側壁および前記基底面に誘電材料の共形層を付着させるステップと、
前記共形層の前記誘電材料を異方性エッチングして前記スペーサを画定するステップと
を含む、請求項９に記載の方法。
【請求項１４】
前記スペーサを形成する前記ステップがさらに、
前記トレンチの前記側壁および前記基底面に、化学蒸着プロセスによって、酸化シリコンの共形層を付着させるステップと、
前記共形層の前記酸化シリコンを異方性エッチングして前記スペーサを画定するステップと
を含む、請求項９に記載の方法。
【請求項１５】
上面を有する半導体材料の基板と、
前記基板の前記半導体材料内に画定された第１のトレンチであって、基底面と、前記基底面から前記上面に向かって延びる側壁とを含むトレンチと、
前記第１のトレンチの前記側壁の表面に配置され、前記第１のトレンチの前記基底面が部分的に露出するように間隙によって互いから分離された誘電材料のスペーサと、
前記第１のトレンチの前記基底面から、前記上面から遠ざかる方向に、前記基板の前記半導体材料内へ延びる側壁を有する垂直トレンチ延長部分であって、前記垂直トレンチ延長部分の前記側壁が前記スペーサを分離する前記間隙と実質的に整合した垂直トレンチ延長部分と
を含む半導体構造。
【請求項１６】
前記基板の前記半導体材料内に形成されたドープされた第１のウェルと、
前記基板の前記半導体材料内に形成され、前記ドープされた第１のウェルに隣接して配置されたドープされた第２のウェルと
をさらに含み、
前記第１のトレンチの前記側壁が、前記ドープされた第１のウェルと前記ドープされた第２のウェルの間に配置された、
請求項１５に記載の半導体構造。
【請求項１７】
第１のトランジスタのソースおよびドレイン領域を画定するための、前記ドープされた第１のウェル内の第１の導電型の第１および第２の拡散領域と、
第２のトランジスタのソースおよびドレイン領域を画定するための、前記ドープされた第２のウェル内の第２の導電型の第１および第２の拡散領域と、
前記基板から電気的に分離され、前記第１の導電型の前記第１の拡散領域と第２の拡散領域の間に配置された、第１のゲート電極と、
前記基板から電気的に分離され、前記第２の導電型の前記第１の拡散領域と第２の拡散領域の間に配置された、第２のゲート電極と、
をさらに含む、請求項１６に記載の半導体構造。
【請求項１８】
前記垂直トレンチ延長部分および前記スペーサ間の前記間隙を埋めるある量の前記誘電材料をさらに含む、請求項１５に記載の半導体構造。
【請求項１９】
前記基板の前記半導体材料内に画定された第２のトレンチをさらに含み、前記第２のトレンチが、基底面と、前記第２のトレンチの前記基底面から前記上面に向かって延びる側壁とを含む、請求項１５に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体構造および半導体デバイス構造を製造するための方法に関し、詳細には、ラッチアップ（ｌａｔｃｈ−ｕｐ）が起こりにくい相補型金属−酸化物−半導体デバイス構造を製造する方法、および該方法によって形成されたバルク相補型金属−酸化物−半導体デバイス構造に関する。
【背景技術】
【０００２】
相補型金属−酸化物−半導体（ＣＭＯＳ）技術は、Ｐチャネル電界効果トランジスタ（ＦＥＴ）とＮチャネル電界効果トランジスタとを統合して、単一の半導体基板上に集積回路を形成する。バルクＣＭＯＳ技術の重大問題は、バルクＣＭＯＳデバイスに元々存在する寄生バイポーラ・トランジスタの不必要なトランジスタ作用によって引き起こされるラッチアップである。さまざまなことが引き金となって起こるこの不必要な寄生トランジスタ作用は、バルクＣＭＯＳデバイスの故障の原因となることがある。宇宙を基盤とする応用では、高エネルギーの電離放射線および電離粒子（例えば宇宙線、中性子、陽子、α粒子）の衝突によってラッチアップが引き起こされる可能性がある。宇宙航行システムにおいてこの集積回路を取り替えることは容易ではないので、このチップ故障は破局的な故障となる可能性がある。したがって、ラッチアップに対する高い抵抗性を有するバルクＣＭＯＳデバイスを設計することは、自然宇宙放射線環境、軍用システムおよび高信頼性商業応用における回路動作にとって重要な考慮事項である。
【０００３】
バルクＣＭＯＳ装置設計を調整して、ラッチアップ・イミュニティ（ｌａｔｃｈ−ｕｐ  ｉｍｍｕｎｉｔｙ）を増大させることができる。例えば、０．２５ミクロン・デバイス技術では、エピタキシャル基板（例えば濃くドープされたｐ型基板ウェーハ上のｐ型エピタキシャル層）上にバルクＣＭＯＳデバイスを構築することによって、ラッチアップ・イミュニティを増大させることができる。濃くドープされた基板ウェーハは、衰えていない場合にラッチアップを開始させる可能性がある電流に対する優れた電流シンク（ｓｉｎｋ）となる。しかし、エピタキシャル基板は製造コストが高く、静電放電（ＥＳＤ）保護装置などの重要ないくつかの回路の設計の複雑さを増大させる可能性がある。
【０００４】
保護環拡散領域は、ラッチアップを抑制するための他の従来法を表す。しかし、保護環拡散領域はかなりの量の活性領域シリコン・リアル・エステートを占有するため、コスト高になる。さらに、保護環拡散領域は基板内の大半の少数キャリアを捕集するが、保護環拡散領域の下を伝わり、それによって保護環拡散領域を迂回することによって、かなりの部分が捕集を逃れる可能性がある。
【０００５】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板は、半導体業界において、概してラッチアップが起こらない基板として認識されている。しかし、ＣＭＯＳデバイスをＳＯＩ基板上に製造すると、バルク基板上に製造するのに比べてコストが高くなる。さらに、ＳＯＩ基板は、ラッチアップ以外にも放射線によって誘発されるさまざまな故障機構を有する。他の欠点は、ＳＯＩデバイスが一般に、低コスト設計の単純な組立てを可能にするであろうＡＳＩＣ書籍群を持たないことである。
【０００６】
従来のＣＭＯＳデバイスは、一般にＮチャネル電界効果トランジスタとＰチャネル電界効果トランジスタが近接しているために、ラッチアップを起こしやすい。例えば、ｐ型基板上に製造された一般的なＣＭＯＳデバイスは、短い距離しか隔たっておらず、ウェル接合部を介して隣接した導電性が反対のＮウェルおよびＰウェルを含む。ｐチャネル・トランジスタはＮウェル内に製造され、同様にＮチャネル・トランジスタはＰウェル内に製造される。この高密度に実装されたバルクＣＭＯＳ構造は、不要な寄生トランジスタ作用を起こしやすい寄生水平バイポーラ（ＰＮＰ）構造および寄生垂直バイポーラ（ＮＰＮ）構造を元から形成する。これらのＰＮＰ構造とＮＰＮ構造の間の再生フィードバックによってラッチアップが起こることがある。
【０００７】
図１を参照すると、標準トリプル・ウェル・バルクＣＭＯＳ構造３０（すなわちＣＭＯＳインバータ）の一部分が、基板１１のＮウェル１２内に形成されたｐチャネル・トランジスタ１０、埋没Ｎバンド１８の上に横たわる基板１１のＰウェル１６内に形成されたＮチャネル・トランジスタ１４、およびＮウェル１２をＰウェル１６から分離する浅いトレンチ分離（ＳＴＩ）領域２０を含む。基板１１全体に他のＳＴＩ領域２１が分布している。Ｎチャネル・トランジスタ１４は、ソース２４およびドレイン２５を表すｎ型拡散領域を含む。Ｐチャネル・トランジスタ１０は、ソース２７およびドレイン２８を表すｐ型拡散領域を有する。Ｎウェル１２は、コンタクト１９によって標準電源電圧（Ｖｄｄ）に電気的に結合されており、Ｐウェル１６は、コンタクト１７によって基板大地電位に電気的に結合されている。ＣＭＯＳ構造３０の入力は、Ｐチャネル・トランジスタ１０のゲート１３およびＮチャネル・トランジスタ１４のゲート１５に接続されている。ＣＭＯＳ構造３０の出力は、Ｐチャネル・トランジスタ１０のドレイン２８およびＮチャネル・トランジスタ１４のドレイン２５に接続されている。Ｐチャネル・トランジスタ１０のソース２７はＶｄｄに接続されており、Ｎチャネル・トランジスタ１４のソース２４は大地に結合されている。保護環拡散領域３４、３６がＣＭＯＳ構造３０を取り巻いている。
【０００８】
Ｎチャネル・トランジスタ１４のソース２４およびドレイン２５を構成するｎ型拡散領域、分離されたＰウェル１６、およびその下のＮバンド１８はそれぞれ、垂直寄生ＮＰＮ構造２２のエミッタ、ベースおよびコレクタを構成する。Ｐチャネル・トランジスタ１０のソース２７およびドレイン２８を構成するｐ型拡散領域、Ｎウェル１２、および分離されたＰウェル１６はそれぞれ、水平寄生ＰＮＰ構造２６のエミッタ、ベースおよびコレクタを構成する。ＮＰＮ構造２２のコレクタを構成するＮバンド１８とＰＮＰ構造２６のベースを構成するＮウェル１２は共有されており、Ｐウェル１６は、ＮＰＮ構造２２のベースおよびＰＮＰ構造２６のコレクタを構成しているので、寄生ＮＰＮおよびＰＮＰ構造２２、２６は配線されて、正のフィードバック構成をとる。
【０００９】
電離放射線の衝突、Ｐチャネル・トランジスタ１０のソース２７における電圧オーバシュート、Ｎチャネル・トランジスタ１４のソース２４における電圧アンダシュートなどの外乱は再生作用（ｒｅｇｅｎｅｒａｔｉｖｅ  ａｃｔｉｏｎ）の始まりとなる可能性がある。これは負性微分抵抗挙動に帰着し、ついにはバルクＣＭＯＳ構造３０のラッチアップを引き起こす。ラッチアップでは、バイポーラ・ベースがキャリアで満ちあふれた結果として、垂直寄生ＮＰＮ構造２２のエミッタと水平寄生ＰＮＰ構造２６のエミッタの間に超低インピーダンス経路が形成される。この低インピーダンス状態が集積回路の関連部分の破局故障を引き起こす可能性がある。電源電圧を取り去るか、または電源電圧を保持電圧未満に急激に低下させること以外に、このラッチされた状態を脱する方法はない。残念なことに、集積回路に対する不可逆的損傷は、外乱の開始とほぼ同時に起こる可能性があり、そのためラッチされた状態を脱するためのどんな対応も間に合わない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、標準バルクＣＭＯＳ装置設計を修正するための半導体構造および製造方法であって、ラッチアップを抑制し、同時に高いコスト有効度でプロセス・フローに組み込まれ、従来のバルクＣＭＯＳ半導体構造および該バルクＣＭＯＳ半導体構造を製造する従来の方法の欠点を解決する、半導体構造および製造方法が求められている。
【課題を解決するための手段】
【００１１】
本発明は一般に、標準バルクＣＭＯＳデバイス設計におけるラッチアップ・イミュニティないしラッチアップの抑制を向上させる半導体構造および方法であって、同時に、バルクＣＭＯＳデバイスの特徴とであるＰチャネルおよびＮチャネル電界効果トランジスタを形成するプロセス・フローに組み込んでもコスト有効度が維持される半導体構造および方法を対象とする。本発明の一態様によれば、半導体材料の基板内に半導体構造を製造するための方法が提供される。この方法は、基板の半導体材料内にトレンチを形成するステップであって、このトレンチが、トレンチの基底面と基板の上面との間に延びる第１の側壁を有するステップと、トレンチの第１の側壁にスペーサを形成するステップとを含む。この方法はさらに、スペーサ間に露出した基板の半導体材料の一部分をエッチングして、基底面から基板内へ延びる第１の側壁に比べて狭められた第２の側壁を有する垂直トレンチ延長部分を画定することによりトレンチを深くするステップを含む。スペーサを利用して垂直トレンチ延長部分をエッチングすることによって、従来のリソグラフィ・プロセスによって形成されるパターン形成されたレジストの必要性が排除され、さらに、第２の側壁垂直トレンチ延長部分をトレンチの第１の側壁と自己整合させることができる。
【００１２】
本発明の他の態様によれば、半導体材料の基板内に半導体構造を製造するための方法が提供される。この方法は、基板の半導体材料内に第１のトレンチを形成するステップであって、この第１のトレンチが、第１の基底面と基板の上面との間に延びる第１の側壁を有するステップを含む。この方法はさらに、基板の半導体材料内に第２のトレンチを形成するステップであって、この第２のトレンチが、第２の基底面と基板の上面との間に延びる第２の側壁を有するステップを含む。第１のトレンチ内に、第１の基底面が部分的に露出するように間隙によって分離された誘電材料のスペーサを形成する。スペーサを形成するのと同時に、第２のトレンチに誘電材料を充てんして、第２の基底面を完全に覆う。第２のトレンチに誘電材料を充てんすることによって、第２の基底面を保護することによって第１のトレンチの第１の基底面を変更する後続のプロセス中に第２のトレンチをマスクする必要性が排除される。
【００１３】
本発明の他の態様によれば、半導体構造は半導体材料の基板を含み、この基板は、上面と、基底面を含むトレンチとを有する。基板の半導体材料内に画定されたこのトレンチは、基底面から上面に向かって延びる側壁を有する。トレンチの側壁に誘電材料のスペーサが配置され、これらのスペーサは、基底面が部分的に露出するように間隙によって互いから分離される。垂直トレンチ延長部分は、トレンチの基底面から、基板の上面から遠ざかる方向に、基板の半導体材料内へ延びる側壁を有する。垂直トレンチ延長部分の側壁はスペーサを分離する間隙と実質的に整合する。
【００１４】
図面は本発明の実施形態を例示し、上記の本発明の全般的な説明および以下の実施形態の詳細な説明とともに、本発明の原理を説明する役目を果たす。
【発明を実施するための最良の形態】
【００１５】
本発明は、トリプル・ウェル・バルクＣＭＯＳデバイスにおけるラッチアップの原因となる垂直寄生ＮＰＮ構造および水平寄生ＰＮＰ構造の効果を制限する分離領域を提供する。本発明は、Ｎチャネル電界効果トランジスタおよびＰチャネル電界効果トランジスタがそれぞれＰウェルおよびＮウェル内に互いに隣接して対として形成され、浅いトレンチ分離（ＳＴＩ）領域によってＰウェルがＮウェルから分離されたバルクＣＭＯＳデバイスの設計に有利に実装される。具体的には、ウェル接合部のＳＴＩ領域のジオメトリを、誘電体が充てんされた幅の狭い垂直延長領域またはピグテール（ｐｉｇｔａｉｌ）を有するように変更することによって、標準バルクＣＭＯＳ構造のラッチアップ・イミュニティを向上させる。このピグテールによって提供されるジオメトリの変更は、従来のリソグラフィ・プロセスによって形成されるパターン形成されたレジスト・マスクの助けなしで達成され、より幅が広くより浅いＳＴＩ領域に対して自己整合される。次に、本出願に添付の図面を参照して本発明をより詳細に説明する。
【００１６】
図２、３を参照する。単結晶半導体材料のバルク基板４０を例えば基板供給業者から得る。基板４０は、シリコン原料ガス（例えばシラン）を使用した化学蒸着（ＣＶＤ）などのエピタキシャル成長プロセスによってはるかに厚い単結晶または単結晶ウェーハ上に成長させたデバイス製造用の低欠陥エピタキシャル層を含むことができる。基板４０は、ｐ型導電性を提供する比較的に薄い濃度のドーパントを含む単結晶シリコン・ウェーハとすることができる。例えば基板４０は、このエピタキシャル層を形成するＣＶＤ成長プロセス中のｉｎ  ｓｉｔｕドーピングによって、５×１０１５ｃｍ−３から１×１０１７ｃｍ−３のホウ素で薄くドープすることができる。
【００１７】
基板４０の上面４１に、より薄い第２のパッド層４６によって基板４０から分離された第１のパッド層４４を含むパッド構造４２を形成する。第２のパッド層４６は、第１のパッド層４４の構成材料内の応力が基板４０の単結晶半導体材料内の転位を引き起こすことを防ぐ緩衝層として機能することができる。パッド層４４、４６を形成する材料は、基板４０の構成半導体材料よりも選択的に（すなわち基板４０の構成半導体材料よりもかなり大きなエッチング速度で）エッチングされると有利である。第１のパッド層４４は、低圧化学蒸着（ＬＰＣＶＤ）、プラズマＣＶＤプロセスのような熱ＣＶＤプロセスによって形成された窒化物（Ｓｉ３Ｎ４）の共形層とすることができる。第２のパッド層４６は、基板４０を加熱環境で乾燥酸素雰囲気または水蒸気に暴露することによって成長させた酸化シリコン（ＳｉＯ２）、あるいは熱ＣＶＤプロセスによって付着させた酸化シリコンとすることができる。パッド構造４２はさらに、例えば酸化物からなる任意選択の第３のパッド層（図示せず）を第１のパッド層４４の上面に含むことができる。この第３のパッド層は、垂直トレンチ延長部分７０（図６、７）の形成時に有利なことがある。
【００１８】
パッド層４４上にレジスト層４８を塗布し、次いでこのレジスト層を、レジスト層４８の構成材料内に浅いトレンチの潜像パターンを生み出すのに有効な放射パターンで露光する。次いでレジスト層４８の露光したレジストを現像して、この浅いトレンチの潜像パターンを、レジスト層４８内の相対的に幅の狭い複数の開口５０および相対的に幅の広い複数の開口に変換する。図２には、相対的に幅の広い複数の開口のうちの１つの開口５２が示されている。やはり図２に示されているように、開口５０、５２は互いに接続され連続していてもよい。
【００１９】
次いで、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチングなどの異方性ドライ・エッチング・プロセスを使用して、パターン形成されたレジスト層４８の浅いトレンチのパターンをパッド層４４、４６に転写することができる。さまざまなエッチング・ケミストリを用いて単一のエッチング・ステップまたは複数のエッチング・ステップで実施することができるこのエッチング・プロセスは、パターン形成されたレジスト層４８内の開口５０、５２を通して露出した部分のパッド構造４２を垂直方向に除去し、基板４０の表面で停止する。エッチング終了後、例えばプラズマ・アッシングによってまたは化学剥離剤に暴露することによって、パッド構造４２からレジスト層４８を剥離する。
【００２０】
図４、５を参照する。これらの図では、同様の参照符号が、図２、３の同様の特徴および後続の製造段階の同様の特徴を指す。基板４０の半導体材料内に、異方性ドライ・エッチング・プロセスによって、相対的に幅の狭い複数の浅いトレンチ５４および幅の広い浅いトレンチ５６を画定する。浅いトレンチ５４は、パッド構造４２内の浅いトレンチのパターンの相対的に幅の狭い開口５０（図２、３）と同じ位置にあり、浅いトレンチ５６は、パッド構造４２内の浅いトレンチのパターンの相対的に幅の広い開口５２（図２、３）と同じ位置にある。この異方性ドライ・エッチング・プロセスは、例えばＲＩＥ、イオン・ビーム・エッチング、またはパッド層４４、４６を構成する材料よりも基板４０の構成半導体材料を選択的に除去するエッチング・ケミストリを使用したプラズマ・エッチング（例えば標準シリコンＲＩＥプロセス）によって構成することができる。浅いトレンチ５６を形成するこの異方性ドライ・エッチング・プロセスによって、基板４０の半導体材料内に、幅の広い浅いトレンチ５６と同様の追加の幅の広い浅いトレンチ（図示せず）を画定する。
【００２１】
浅いトレンチ５６の対向する側壁５８、６０は互いに実質的に平行であり、基板４０の上面４１に対して実質的に垂直である。側壁５８、６０は、基板４０の半導体材料中を底面または基底面６２まで垂直に延びる。浅いトレンチ５４もそれぞれ、互いに実質的に平行で、基板４０の上面４１に対して実質的に垂直な対向する側壁５７、５９を含む。側壁５７、５９は、基板４０の半導体材料中を垂直に延び、底面または基底面６１が側壁５７、５９をつなぐ。この処理法のこの製造段階では基底面６１と基底面６２の深さがほぼ等しい。
【００２２】
図６、７を参照する。これらの図では、同様の参照符号が、図４、５の同様の特徴および後続の製造段階の同様の特徴を指す。浅いトレンチ５６の側壁５８、６０にそれぞれ、基板４０の上面４１から基底面６２まで延びるスペーサ６４、６６を形成する。スペーサ６４、６６は、ＣＶＤプロセスによって付着させた酸化シリコンなどの誘電材料の共形層（図示せず）を付着させ、ＲＩＥまたはプラズマ・エッチング・プロセスを使用して異方性エッチングして、主として水平面の誘電材料を、基板４０の構成半導体材料よりも選択的に除去することによって形成することができる。
【００２３】
スペーサ６４、６６は浅いトレンチ５６を狭めはするが完全には塞がず、そのため、浅いトレンチ５６の基底面６２の一部分がスペーサ６４、６６間に露出する。基板４０内に画定された浅いトレンチ５６と同様の追加の浅いトレンチ（図示せず）がスペーサ６４、６６と同様のスペーサ（図示せず）を含むことを当業者は理解しよう。トレンチ５６内にスペーサ６４、６６を形成した共形層の誘電材料はさらに、それぞれのトレンチ５４を、エッチング・マスク・プラグ６８によって実質的に埋める。
【００２４】
異方性エッチング・プロセスを使用して、浅いトレンチ５６およびトレンチ５６と同様の他の浅いトレンチを深くし、深いトレンチとも呼ぶピグテールまたは垂直トレンチ延長部分７０を画定する。この異方性エッチング・プロセスは、スペーサ６４、６６間に露出した部分の基底面６２全体の基板４０の構成半導体材料を除去する。垂直トレンチ延長部分７０は、底面または基底面７２と、基底面７２と浅いトレンチ５６の基底面６２との間に位置する側壁７４、７６とを有する。スペーサ６４は間隙によってスペーサ６６から分離されており、この間隙は、その基底面６２付近の幅が、垂直トレンチ延長部分７０の垂直側壁７４、７６間の幅にほぼ等しい。パッド構造４２およびスペーサ６４、６６は、基板４０の上面４１の覆われた領域の半導体材料を保護するエッチング・マスクとして機能する。浅いトレンチ５６および垂直トレンチ延長部分７０をエッチングする絶対的な深さは、具体的なデバイス設計に応じて変更することができる。基板４０の半導体材料内に画定された浅いトレンチ５６と同様の追加の浅いトレンチ（図示せず）が垂直トレンチ延長部分７０と同様の垂直トレンチ延長部分を含むことを当業者は理解しよう。浅いトレンチ５４はそれぞれ、対応する１つのエッチング・マスク・プラグ６８によってマスクされ、したがって、垂直トレンチ延長部分７０を形成する異方性エッチング・プロセスの影響を受けない。したがって、垂直トレンチ延長部分７０が形成されるときに浅いトレンチ５４は深くならない。
【００２５】
スペーサ６４は、基底面６２付近の水平面において、側壁５８と基底面６２に近いスペーサ６４の遠方の縁または角との間の距離として測定される幅を有する。スペーサ６６は、基底面６２付近の水平面において、側壁５８と基底面６２に近いスペーサ６６の遠方の縁または角との間の距離として測定される幅を有する。スペーサ６４とスペーサ６６はほぼ等しい幅を有する。対照的にトレンチ５４の幅は同一である必要はない。側壁５７、５９（図５）間で水平に測定した最も幅の広いトレンチ５４の幅は、スペーサ６４の幅の２倍またはスペーサ６６の幅の２倍よりも狭い。側壁５８、６０間で水平に測定したトレンチ５６の幅は、スペーサ６４（またはスペーサ６６）の幅の２倍に、側壁７４、７６間の水平距離として測定した垂直トレンチ延長部分７０の幅を加えたものである。
【００２６】
図８、９を参照する。これらの図では、同様の参照符号が、図６、７の同様の特徴および後続の製造段階の同様の特徴を指す。浅いトレンチ５６と垂直トレンチ延長部分７０の連続した空間に絶縁または誘電材料を充てんする。この材料がスペーサ６４、６６を構成する材料と同じ材料であると有利である。この誘電材料は、ＣＶＤ酸化物、高密度プラズマ（ＨＤＰ）酸化物またはオルトケイ酸テトラエチル（ＴＥＯＳ）とすることができる。例えば化学機械研摩（ＣＭＰ）プロセスによってパッド構造４２の上面を平坦化することによって、誘電材料の過充てん部を除去することができる。高温プロセス・ステップを使用してＴＥＯＳ充てん物を高密度化してもよい。次いで、適当なプロセスを使用してパッド構造４２を除去することにより基板４０の上面４１を露出させ、次いで別のＣＭＰプロセスで上面４１を平坦化する。
【００２７】
平坦化後、それぞれの浅いトレンチ５４内に残ったエッチング・マスク・プラグ６８（図６、７）の材料は、複数の浅いトレンチ分離（ＳＴＩ）領域８０のうちの１つを画定する。同じ誘電材料から形成される場合には図８、９に示すように１つに合体する、浅いトレンチ５６および垂直トレンチ延長部分７０内の誘電材料と、スペーサ６４、６６とは、集合的にＳＴＩ領域８２を構成する。ＳＴＩ領域８２の垂直延長部分８５は垂直トレンチ延長部分７０内に位置し、基底面６２よりも深い深さのところに上面４１に対して垂直に配置され、基底面６２の深さと基底面７２の深さの間に垂直に配置される。延長部分８５は、基底面６２とほぼ同じ深さの基底面をそれぞれが有する他のどのＳＴＩ領域８０よりも深く延びる。一実施形態では、基底面６２の深さが約０．４μｍ、基底面７２の深さが約１μｍである。この充てんプロセス中に、垂直トレンチ延長部分７０に誘電材料を不完全にしか充てんしないことができる。これに応じて、延長部分８５は空気またはガスで満たされたボイドを含むことができる。
【００２８】
有利には、パターン形成された別のレジストおよび追加のリソグラフィを使用することなく、ＳＴＩ領域８２の垂直延長部分８５が形成される。その代わりに、スペーサ６４、６６が、垂直トレンチ延長部分７０を形成するためのエッチング・マスクを、浅いトレンチ５６と自己整合するように有益に画定する。スペーサ６４、６６を構成する材料はさらに他の浅いトレンチ５４を埋め、それにより、垂直トレンチ延長部分７０を形成するプロセスによってトレンチ５４の深さが増大しないようにする。
【００２９】
続いて、基板４０を選択的にドープして、Ｎウェル８４およびＰウェル８６からなるデュアル・ウェル構造を形成する。Ｎウェル８４ならびに基板４０上に散らばる他のＮウェル（図示せず）は、当技術分野で知られている技法を用いて上面４１に適用された遮断層（図示せず）にパターンを形成し、基板４０の被覆されていない領域にｎ導電型の適当な不純物を注入することによって形成する。Ｐウェル８６ならびに基板４０上に散らばる他のＰウェル（図示せず）も同様に、上面４１に適用された別の遮断層（図示せず）にパターンを形成し、基板４０の被覆されていない一連の領域にｐ導電型の適当な不純物を注入することによって形成する。一般に、Ｎウェル８４のドーパント濃度は約５．０×１０１７ｃｍ−３から約７．０×１０１８ｃｍ−３であり、Ｐウェル８６のドーパント濃度は約５．０×１０１７ｃｍ−３から約７．０×１０１８ｃｍ−３である。ｐ型およびｎ型ドーパントの働きをする注入不純物を電気的に活性化するために熱アニールが必要となる場合がある。
【００３０】
本発明は、ＮおよびＰウェル８４、８６を形成するために使用されるマスキングおよび注入プロセスが不正確であることには寛大である。具体的には、Ｎウェル８４とＰウェル８６の接合部にはＳＴＩ領域８２の延長部分８５が位置する。Ｎウェル８４とＰウェル８６の間には垂直トレンチ延長部分７０の側壁７４、７６が位置し、基底面７２は、基板４０の半導体材料内のＮウェル８４およびＰウェル８６の最も深くドープされた深さよりも、基板４０の半導体材料内の深い位置にある。スペーサ６４、６６がエッチング・マスクを有利に提供するため、垂直延長部分７０は、浅いトレンチ５６の側壁５８、６０のほぼ中央に（すなわち自己整合して）形成される。従来のリソグラフィ・マスクを使用して垂直延長部分７０を形成した場合、マスクの重ね合せの不良位置合せが垂直延長部分７０の位置に影響する可能性がある。有利には、デバイス設計において延長部分８５の幅を最小化することができる。
【００３１】
本発明は、Ｐウェル８６の電気的な分離を提供する深い埋没ＮウェルまたはＮバンド（図示せず）を基板４０内にさらに含むトリプル・ウェル構造に有利に実装することができる。Ｐウェル８６は、Ｎバンド１８（図１）と基板４０の上面４１との間に配置される。Ｎバンド１８ならびに基板４０上に散らばる他のＮバンド（図示せず）は、上面４１に適用されたフォトレジストなどの遮断層（図示せず）にパターンを形成し、基板４０の被覆されていない一連の領域にｎ導電型の適当な不純物を注入することによって形成する。Ｎバンドのドーパント濃度は一般に約５．０×１０１７ｃｍ−３から約７．０×１０１８ｃｍ−３である。この場合、垂直延長部分７０の基底面７２の深さは、側壁７４、７６がＮバンド１８を完全に貫通しない、Ｎウェル８４とＮバンド１８の間の連続性を維持する深さに制限する。
【００３２】
図１０、１１を参照する。これらの図では、同様の参照符号が、図８、９の同様の特徴および後続の製造段階の同様の特徴を指す。デュアル・ウェル構造の形成に続いて標準バルクＣＭＯＳプロセスを実施する。バルクＣＭＯＳデバイスを画定するため、Ｐウェル８６を使用してＮチャネル・トランジスタ８８を構築し、Ｎウェル８４を使用してＰチャネル・トランジスタ９０を構築する。Ｎチャネル・トランジスタ８８は、基板４０の半導体材料内のチャネル領域の両側に位置するソース領域９２およびドレイン領域９４を表す基板４０の半導体材料内のｎ型拡散領域と、チャネル領域の上にあるゲート電極９６と、ゲート電極９６を基板４０から電気的に分離するゲート誘電体９８とを含む。同様にＰチャネル・トランジスタ９０は、基板４０の半導体材料内のチャネル領域の両側に位置するソース領域１００およびドレイン領域１０２を表す基板４０の半導体材料内のｐ型拡散領域と、チャネル領域の上にあるゲート電極１０４と、ゲート電極１０４を基板４０から電気的に分離するゲート誘電体１０６とを含む。このＮチャネル・トランジスタ８８およびＰチャネル・トランジスタ９０の構築には、側壁スペーサ（図示せず）など、他の構造を含めることができる。
【００３３】
ソースおよびドレイン領域９２、９４ならびにソースおよびドレイン領域１００、１０２は、適当な導電型を有する適当なドーパント種のイオン注入によって、基板４０の半導体材料内に形成することができる。ゲート電極９６、１０４を形成するために使用する導体は例えば、ポリシリコン、シリサイド、金属、またはＣＶＤプロセスによって付着される他の適当な材料などである。ゲート誘電体９８、１０６は、二酸化シリコン、酸窒化シリコン、高ｋ誘電体またはこれらの誘電体の組合せのような、適当な誘電または絶縁材料を含むことができる。誘電体９８、１０６を構成する誘電材料の厚さは約１ｎｍから約１０ｎｍとすることができ、誘電体９８、１０６は、基板４０の半導体材料と反応物との熱反応、ＣＶＤプロセス、物理蒸着（ＰＶＤ）技法またはこれらの組合せによって形成することができる。
【００３４】
半導体構造を完成させるために、ゲート電極９６、１０４、ソース領域９２、ドレイン領域９４、ソース領域１００およびドレイン領域１０２への電気コンタクト（図示せず）の形成を含む処理を続ける。ただし処理はこれに限定されるわけではない。コンタクトは、ダマシン・プロセスなどの適当な技法を使用して形成することができる。ダマシン・プロセスは、当業者には理解されるとおり、絶縁体を付着させ、この絶縁体にパターンを形成してバイアを開け、次いでそれらのバイアに適当な導電材料を充てんするプロセスである。Ｎチャネル・トランジスタ８８およびＰチャネル・トランジスタ９０を、基板４０上の他のデバイスおよび周辺デバイスとのコンタクトを使用して、導電性配線およびレベル間誘電体（図示せず）からなるマルチレベル相互接続構造と結合する。Ｎウェル８４は標準電源電圧（Ｖｄｄ）に電気的に結合され、Ｐウェル８６は基板大地電位に電気的に結合される。
【００３５】
本発明の原理によれば、ＳＴＩ領域８２の延長部分８５は、ＮチャネルおよびＰチャネル・トランジスタ８８、９０の保持電圧を高めて、ラッチアップに対するバルクＣＭＯＳ装置の抵抗性を増大させる働きをする。垂直トレンチ延長部分７０の基底面７２はＮウェル８４の最も深い境界よりも深いので、Ｐチャネル・トランジスタ８８のソース領域９２から放出された正孔は、延長部分８５の側面に位置する基板４０の半導体材料に向けられる。これらの正孔は基板４０内の電子と急速に再結合する。Ｐウェル８６によって集められる正孔電流はごくわずかなので、これによって水平寄生ＰＮＰ構造２６（図１）の利得が低減または排除され、それによってラッチアップが抑制される。
【００３６】
垂直トレンチ延長部分７０は、垂直トレンチ延長部分７０を画定するために使用する異方性エッチング・プロセスの予備ステップとしてパターン形成されたレジスト層を提供するためのリソグラフィ・マスク（またはレチクル）およびリソグラフィ・プロセスを使用しないマスクレス法で、基板４０の半導体材料内に画定される。本明細書で使用するとき、マスクまたはレチクルは、基板表面のレジスト層の選択照射を可能にする透明領域と不透明領域のパターンを有するフォトマスクなどの任意の装置である。存在しないパターン形成されたレジスト層の代わりに、スペーサ６４、６６が、垂直トレンチ延長部分７０を形成するためのエッチング・マスクとして有利に使用される。
【００３７】
「垂直」、「水平」などの用語への言及は、基準系を確立するために例として行ったものであり、限定のためにしたことではない。本明細書で使用される用語「水平」は基板４０の上面４１に平行な平面と定義され、空間内でのその実際の方向とは無関係である。用語「垂直」は、上で定義した水平に対して垂直な方向を指す。「上」、「の上方」、「の下方」、（「側壁」などの）「側」、「よりも高い」、「よりも低い」、「の上」、「の下」および「の真下」などの用語は水平面に対して定義される。本発明を説明するために、本発明の趣旨および範囲から逸脱することなく、他のさまざまな基準系を使用することができることを理解されたい。
【００３８】
本明細書では、半導体構造の製造を、特定の順序の製造段階および製造ステップによって説明した。しかし、その順序が、説明した順序とは異なっていてもよいことを理解されたい。例えば、２つの以上の製造ステップの順序を、示した順序から入れ換えることができる。さらに、２つ以上の製造ステップを同時にまたは一部並行して実施することもできる。さらに、さまざまな製造ステップを省略し、他の製造ステップを追加することができる。このような変更は全て本発明の範囲に含まれることを理解されたい。本発明の特徴は図面上で必ずしも一様な尺度で示されているとは限らないことを理解されたい。
【００３９】
さまざまな実施形態の説明によって本発明を例示し、それらの実施形態をかなり詳細に説明したが、添付の請求項の範囲をこのような詳細に制限しまたは限定することは、本出願の出願人の意図するところではない。追加の利点および変更は当業者には明白であろう。したがって、そのより幅広い態様において本発明は、特定の詳細、代表的な装置および方法、ならびに図示し説明した例に限定されない。したがって、本出願の出願人の全般的な発明の概念の趣旨または範囲から逸脱することなく、このような詳細から逸脱することができる。
【図面の簡単な説明】
【００４０】
【図１】従来技術に従って構築されたバルクＣＭＯＳデバイスを有する基板の一部分の概略図である。
【図２】本発明の一実施形態に基づく処理方法の最初の製造段階における基板の一部分の概略上面図である。
【図３】概ね図２の線図３−図３に沿って切った断面図である。
【図４】図２に続く製造段階における基板部分の概略上面図である。
【図５】概ね図４の線図５−図５に沿って切った断面図である。
【図６】図４に続く製造段階における基板部分の概略上面図である。
【図７】概ね図６の線図７−図７に沿って切った断面図である。
【図８】図６に続く製造段階における基板部分の概略上面図である。
【図９】概ね図８の線図９−図９に沿って切った断面図である。
【図１０】図８に続く製造段階における基板部分の概略上面図である。
【図１１】概ね図１０の線図１１−図１１に沿って切った断面図である。
【符号の説明】
【００４１】
１０  ｐチャネル・トランジスタ
１１  基板
１２  Ｎウェル
１３  ゲート
１４  Ｎチャネル・トランジスタ
１５  ゲート
１６  Ｐウェル
１７  コンタクト
１８  埋没Ｎバンド
１９  コンタクト
２０  浅いトレンチ分離（ＳＴＩ）領域
２１  ＳＴＩ領域
２２  垂直寄生ＮＰＮ構造
２４  ソース
２５  ドレイン
２６  水平寄生ＰＮＰ構造
２７  ソース
２８  ドレイン
３０  標準トリプル・ウェル・バルクＣＭＯＳ構造
３４  保護環拡散領域
３６  保護環拡散領域
４０  バルク基板
４１  基板の上面
４２  パッド構造
４４  第１のパッド層
４６  第２のパッド層
４８  レジスト層
５０  幅の狭い開口
５２  幅の広い開口
５４  幅の狭い浅いトレンチ
５６  幅の広い浅いトレンチ
５７  側壁
５８  側壁
５９  側壁
６０  側壁
６１  基底面
６２  基底面
６４  スペーサ
６６  スペーサ
６８  エッチング・マスク・プラグ
７０  垂直トレンチ延長部分
７２  基底面
７４  側壁
７６  側壁
８０  ＳＴＩ領域
８２  ＳＴＩ領域
８４  Ｎウェル
８５  垂直延長部分
８６  Ｐウェル
８８  Ｎチャネル・トランジスタ
９０  Ｐチャネル・トランジスタ
９２  ソース領域
９４  ドレイン領域
９６  ゲート電極
９８  ゲート誘電体
１００  ソース領域
１０２  ドレイン領域
１０４  ゲート電極
１０６  ゲート誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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