(57)【要約】【課題】マルチフェーズ方式ＤＣ−ＤＣコンバータのコンバータ部の相数が異なっていても、コンバータ部を制御する制御装置を汎用性よく構成する。【解決手段】発振回路120とカウント回路130とリセット回路140と同期パルス発生回路(リニアデコーダ)150と電源制御ＩＣ160を基板110上に搭載した制御基板100を用意しておく。マルチフェーズ方式ＤＣ−ＤＣコンバータのコンバータ部の相数が、例えば4相であれば、4枚の制御基板100を用意し、相互接続することにより、4相のＤＣ−ＤＣコンバータ部を制御する制御装置500を簡単に構成することができる。【選択図】図１
2007228739.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置を構成する制御基板であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、
を基板上に配置してなることを特徴とする制御基板。
【請求項２】
前記同期パルス発生回路は、リニアデコーダであることを特徴とする請求項１に記載の制御基板。
【請求項３】
前記同期パルス発生回路は、ディレイ回路であることを特徴とする請求項１に記載の制御基板。
【請求項４】
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、
を基板上に配置してなる制御基板を複数備え、
任意の一の制御基板では、当該一の制御基板に配置した同期パルス発生回路の１つの出力端子と当該一の制御基板に配置した電源制御ＩＣとが接続され、
他の制御基板では、前記任意の一の制御基板に配置した同期パルス発生回路の他の出力端子と当該他の制御基板に配置した電源制御ＩＣとが接続されていることを特徴とする制御装置。
【請求項５】
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、
を基板上に配置してなる１つの主の制御基板と、
同期パルス信号が入力されるとこの同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣを基板上に配置してなる複数の従の制御基板とを備え、
主の制御基板では、主の制御基板に配置した同期パルス発生回路の１つの出力端子と主の制御基板に配置した電源制御ＩＣとが接続され、
従の制御基板では、主の制御基板に配置した同期パルス発生回路の他の出力端子と当該従の制御基板に配置した電源制御ＩＣとが接続されていることを特徴とする制御装置。
【請求項６】
前記同期パルス発生回路は、リニアデコーダであることを特徴とする請求項４または請求項５に記載の制御装置。
【請求項７】
前記同期パルス発生回路は、ディレイ回路であることを特徴とする請求項４または請求項５に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフェーズ方式ＤＣ−ＤＣコンバータの制御装置及び制御基板に関するものである。
【背景技術】
【０００２】
空調装置やマイクロプロセッサ（ＭＰＵ）等の電源として、マルチフェーズ方式ＤＣ−ＤＣコンバータが使用されている。このマルチフェーズ方式ＤＣ−ＤＣコンバータは、複数のＤＣ−ＤＣコンバータを並列接続し、各ＤＣ−ＤＣコンバータをスイッチング動作させ、各ＤＣ−ＤＣコンバータの出力電流を加算して大電流を出力する回路である。なお、このＤＣ−ＤＣコンバータの出力部には、リアクトルとコンデンサとからなる平滑回路が接続されており、出力電流を平滑化してリップルの発生を防止している。
【０００３】
このマルチフェーズ方式ＤＣ−ＤＣコンバータの出力電流を大きくするには、フェーズ（相、つまり、ＤＣ−ＤＣコンバータの並列設置数）を増やせばよい。この場合、単にフェーズを増加するだけでは、大きなリップルが発生するため、各フェーズ（各ＤＣ−ＤＣコンバータ）のオン期間の位相をずらしてオン／オフさせている。このようにすることにより、リップルの小さい安定した電流が得られ、また、所望の大電流が得られる。
【０００４】
ここで、従来のマルチフェーズ方式ＤＣ−ＤＣコンバータの一例を図９を参照して説明する。図９に示すように、この例では、コンバータ部１０は、３台のＤＣ−ＤＣコンバータ１１，１２，１３を並列接続して構成されている。コンバータ部１０の各ＤＣ−ＤＣコンバータ１１，１２，１３はスイッチング回路を有しており、直流電源２０から送られてきた入力電流を、スイッチング動作によりオン／オフして、平滑回路３０に出力する。
【０００５】
平滑回路３０は、コンデンサ３１〜３４及びリアクトル３５により構成されている。なお、平滑回路３０を、コンデンサ３４とリアクトル３５のみで構成することもできる。
【０００６】
平滑回路３０により平滑された電圧は、所要の負荷（図示省略）に向けて出力されると共に、電圧検出部４０により出力電圧の電圧値が検出される。検出された検出電圧Ｖｄは、制御装置５０に送られる。
【０００７】
制御装置５０は、ＤＣ−ＤＣコンバータ１１，１２，１３に対して、ＰＷＭ（Pulse  Width  Modulation）制御信号Ｐ１，Ｐ２，Ｐ３を送出する。このＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３は同周期であるが、位相が３６０／３度（即ち１２０度）ずつずれている。またこの制御装置５０には、負荷に応じた設定電圧Ｖｒが設定されている。
制御装置５０は、検出電圧Ｖｄが設定電圧Ｖｒに等しくなるように、ＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３のパルス幅（またはデューティー比）を制御する。
【０００８】
コンバータ部１０の各ＤＣ−ＤＣコンバータ１１，１２，１３は、同周期であるが、位相が３６０／３度（即ち１２０度）ずつずれているＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３により、スイッチング回路をオン／オフ動作する。このため、各ＤＣ−ＤＣコンバータ１１，１２，１３から出力される電流の位相が１２０度ずつずれるため、ＤＣ−ＤＣコンバータ１１，１２，１３から出力される電流リップルが小さくなる。また、ＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３のパルス幅（またはデューティー比）を制御することにより、検出電圧Ｖｄ（即ち、このマルチフェーズ方式ＤＣ−ＤＣコンバータの出力電圧）が設定電圧Ｖｒに等しくなる。
【０００９】
【特許文献１】特開２００２−４４９４１
【特許文献２】特開２００５−４５９８３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで上述した従来技術では、制御装置５０は、コンバータ部１０に合わせて専用に設計したものである。このためＤＣ−ＤＣコンバータの設置台数が異なる別のコンバータ部を制御するには、そのコンバータ部に対応して、再設計をして新たな制御装置を作らなければならなかった。
つまり従来技術では、コンバータ部を制御する制御装置に汎用性がなかった。
【００１１】
本発明は、上記従来技術に鑑み、ＤＣ−ＤＣコンバータの設置台数が異なるコンバータ部になっても、設計・製造が簡単にできる汎用性のある、マルチフェーズ方式ＤＣ−ＤＣコンバータの制御装置及び制御基板を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決する本発明の制御基板の構成は、
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置を構成する制御基板であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、を基板上に配置してなることを特徴とする。
【００１３】
この制御基板において、
前記同期パルス発生回路は、リニアデコーダであったり、
前記同期パルス発生回路は、ディレイ回路であったりしてもよい。
【００１４】
また本発明の制御装置の構成は、
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、を基板上に配置してなる制御基板を複数備え、
任意の一の制御基板では、当該一の制御基板に配置した同期パルス発生回路の１つの出力端子と当該一の制御基板に配置した電源制御ＩＣとが接続され、
他の制御基板では、前記任意の一の制御基板に配置した同期パルス発生回路の他の出力端子と当該他の制御基板に配置した電源制御ＩＣとが接続されていることを特徴とする。
【００１５】
また本発明の制御装置の構成は、
Ｎ台（ただしＮは２以上の整数）のＤＣ−ＤＣコンバータを並列接続してなるコンバータ部と、同周期で位相が３６０／Ｎ度ずつずれているＰＷＭ制御信号を前記各ＤＣ−ＤＣコンバータに送出する制御装置と、を備えたマルチフェーズ方式ＤＣ−ＤＣコンバータの前記制御装置であって、
発振信号を発生する発振回路と、
複数段のフリップフロップからなり、前記発振信号が入力されると各段のフリップフロップの出力端子からそれぞれカウント信号が出力されるカウント回路と、
前記カウント回路から出力されるカウント信号が入力されて前記カウント信号の値が所定のカウント値に達すると前記フリップフロップをリセットするデバイスを有しており、ジャンパ線による配線の組み変えにより前記所定のカウント値を変更でき、且つ、ジャンパ線の接続により前記フリップフロップの出力端子及び前記フリップフロップのクリア端子に接続されるリセット回路と、
前記カウント回路からカウント信号が入力されると、複数の出力端子から、同周期で位相の異なる同期パルス信号を出力する同期パルス発生回路と、
前記同期パルス信号が入力されると、この同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣと、を基板上に配置してなる１つの主の制御基板と、
同期パルス信号が入力されるとこの同期パルス信号に同期したＰＷＭ制御信号を発生する電源制御ＩＣを基板上に配置してなる複数の従の制御基板とを備え、
主の制御基板では、主の制御基板に配置した同期パルス発生回路の１つの出力端子と主の制御基板に配置した電源制御ＩＣとが接続され、
従の制御基板では、主の制御基板に配置した同期パルス発生回路の他の出力端子と当該従の制御基板に配置した電源制御ＩＣとが接続されていることを特徴とする。
【００１６】
この制御装置において、
前記同期パルス発生回路は、リニアデコーダであったり、
前記同期パルス発生回路は、ディレイ回路であったりしてもよい。
【発明の効果】
【００１７】
本発明では、発振回路とカウント回路とリセット回路と同期パルス発生回路と電源制御ＩＣを基板上に搭載した制御基板を用意しておけば、マルチフェーズ方式ＤＣ−ＤＣコンバータのコンバータ部の相数に応じて、制御基板を前記相数に応じた枚数だけ使用して相互に接続すると共に、リセット回路の開路をジャンパ線により必要に応じて接続するだけで、コンバータ部を制御する制御装置を汎用性良く簡単に構成することができる。
【発明を実施するための最良の形態】
【００１８】
以下に本発明を実施するための最良の形態を実施例に基づき詳細に説明する。
【実施例１】
【００１９】
＜制御基板の説明＞
まず初めに、マルチフェーズ方式ＤＣ−ＤＣコンバータの制御装置を構成する制御基板について説明する。この制御基板を複数用意して接続することにより、ＤＣ−ＤＣコンバータの設置台数に応じた制御装置を、汎用性良く製造することができるものである。
【００２０】
図１は本発明の実施例１に係る制御基板１００を示す。この制御基板１００は、基板１１０上に、発振回路１２０と、カウント回路１３０と、リセット回路１４０と、同期パルス発生回路として機能するリニアデコーダ１５０と、電源制御ＩＣ１６０を備えたものである。
【００２１】
発振回路１２０は、発振信号Ｓ１を発生するものである。
カウント回路１３０は、２段のＪＫフリップフロップ１３１，１３２を接続して構成されている。１段目のＪＫフリップフロップ１３１の出力端子Ｑからは、第１のカウント信号Ｓ２が出力され、２段目のＪＫフリップフロップ１３２の出力端子Ｑからは、第２のカウント信号Ｓ３が出力される。
【００２２】
リセット回路１４０は、ＮＡＮＤゲート１４１や抵抗により構成されている。このリセット回路１４０には、意図して、入力側の開路部１４２，１４３と出力側の開路部１４４を形成している。各開路部１４２，１４３，１４４は、ジャンパ線により接続して閉路にすることができる。
開路部１４２〜１４４が開路している場合には、カウント回路１３０は、２2までカウントアップすると０に戻る。一方、各開路部１４２〜１４４をジャンパ線により接続して閉路すると、カウント回路１３０が２2までカウントアップ前に、リセット回路１４０から、ＪＫフリップフロップ１３１，１３２のリセット端子ＣＬＲにリセット信号が送られて、カウント回路１３０のカウント値が０に戻る。
【００２３】
同期パルス発生回路として機能するリニアデコーダ１５０は、３つの入力端子Ａ，Ｂ，Ｃと、８つの出力端子Ｙ０〜Ｙ７を有している。この例では、入力端子Ａ，Ｂにカウント信号Ｓ２，Ｓ３が入力される。詳細は後述するが、このように、入力端子Ａ，Ｂにカウント信号Ｓ２，Ｓ３が入力されると、出力端子Ｙ０〜Ｙ４、または、出力端子Ｙ０〜Ｙ３からは、同周期で位相が異なる同期パルス信号Ｓ４〜Ｓ７、または、同期パルス信号Ｓ４〜Ｓ６が出力される。
【００２４】
電源制御ＩＣ１６０は、同期パルス信号Ｓ４〜Ｓ７のいずれかが入力されると、この同期パルス信号に同期したＰＷＭ制御信号Ｐを出力する。この電源制御ＩＣは市販されている半導体素子である。
【実施例２】
【００２５】
＜制御装置の第１の例＞
次に、４相のマルチフェーズ方式ＤＣ−ＤＣコンバータに使用する制御装置を、図１に示す制御基板１１０により構成した例を、図２〜図４を参照して説明する。
図２は、図１に示す制御基板１００を４枚使用して構成した制御装置５００であり、４枚の制御基板を符号１００−１〜１００−４として示している。この例では制御基板１００−１を主の制御基板とし、制御基板１００−２〜１００−４を従の制御基板としている。
図３は４相のマルチフェーズ方式ＤＣ−ＤＣコンバータに、この制御装置５００を組み込んだ例を示している。
図４は、主の制御基板１００−１における各信号の信号タイミング状態を示している。
【００２６】
図２に示すように、この制御装置５００は、４枚の制御基板１００−１〜１００−４を接続して構成したものである。
また開路部１４２，１４３，１４４は開路のままにしている。このため、制御基板１００−１における各信号の信号状態は、図４に示すようになっている。即ち、カウント信号Ｓ２は発振信号Ｓ１を１／２分周した信号となっており、カウント信号Ｓ３は発振信号Ｓ１を１／４分周した信号となっており、同期パルス信号Ｓ４〜Ｓ７は、同周期で位相が３６０／４度（即ち９０度）ずつずれている。
【００２７】
この制御装置５００では、図２に示すように、次のような接続が行われている。
（１）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ０と、主の制御基板１００−１の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ４が入力されるようになっている。
（２）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ１と、従の制御基板１００−２の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ５が入力されるようになっている。
（３）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ２と、従の制御基板１００−３の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ６が入力されるようになっている。
（４）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ３と、従の制御基板１００−４の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ７が入力されるようになっている。
【００２８】
このような接続をしているため、位相が９０度ずつずれている同期パルス信号Ｓ４〜Ｓ７が入力される制御基板１００−１〜１００−４の各電源制御ＩＣ１６０からは、位相が９０度ずつずれているＰＷＭ制御信号Ｐ１〜Ｐ４が出力される。
また各制御基板１００−１〜１００−４の電源制御ＩＣ１６０には、負荷に応じた設定電圧Ｖｒと、電圧検出部４１〜４４（図３参照）で検出した検出電圧Ｖｄ１〜Ｖｄ４が入力されており、検出電圧Ｖｄ１〜Ｖｄ４が設定電圧Ｖｒに等しくなるようにＰＷＭ制御信号Ｐ１〜Ｐ４のパルス幅（またはデューティー比）が制御されている。
【００２９】
図３に示すように、４相のマルチフェーズ方式ＤＣ−ＤＣコンバータのコンバータ部１０Ａは、４台のＤＣ−ＤＣコンバータ１１，１２，１３，１４を並列接続して構成されている。コンバータ部１０Ａの各ＤＣ−ＤＣコンバータ１１，１２，１３，１４はスイッチング回路を有しており、直流電源２０Ａから送られてきた入力電流を、スイッチング動作によりオン／オフして、平滑回路３０Ａに出力する。
【００３０】
平滑回路３０Ａは、コンデンサ３１〜３４，３６及びリアクトル３５により構成されている。
平滑回路３０Ａにより平滑された電圧は、所要の負荷（図示省略）に向けて出力される。また各ＤＣ−ＤＣコンバータ１１〜１４から出力された電圧は、電圧検出部４１〜４４により検出される。検出された検出電圧Ｖｄ１〜Ｖｄ４は、制御装置５００の各制御基板１００−１〜１００−４の電源制御基板１６０に送られる。
【００３１】
制御装置５００は、ＤＣ−ＤＣコンバータ１１，１２，１３，１４に対して、ＰＷＭ（Pulse  Width  Modulation）制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４を送出する。このＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４は同周期であるが、位相が３６０／４度（即ち９０度）ずつずれている。
【００３２】
コンバータ部１０Ａの各ＤＣ−ＤＣコンバータ１１，１２，１３，１４は、同周期であるが、位相が３６０／４度（即ち９０度）ずつずれているＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４により、スイッチング回路をオン／オフ動作する。このため、各ＤＣ−ＤＣコンバータ１１，１２，１３，１４から出力される電流の位相が９０度ずつずれるため、ＤＣ−ＤＣコンバータ１１，１２，１３，１４から出力されて合波した電流のリップルが小さくなる。また、ＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４のパルス幅（またはデューティー比）を制御することにより、検出電圧Ｖｄ１〜Ｖｄ４が設定電圧Ｖｒに等しくなる。
【００３３】
制御装置５００は、４枚の制御基板１００を用いて所要の接続をするだけで、簡単に構成することができる。つまり、制御基板１００を予め用意しておけば、コンバータ部１０Ａの相に応じた制御装置５００を簡単に製造することができる。
【００３４】
なお上記例では、従の制御基板にも発振回路１２０、カウント回路１３０、リセット回路１４０、リニアデコーダ１５０を備えているが、従となる制御基板には、電源制御ＩＣ１６０のみを備えるようにしてもよい。
【実施例３】
【００３５】
＜制御装置の第２の例＞
次に、３相のマルチフェーズ方式ＤＣ−ＤＣコンバータに使用する制御装置を、図１に示す制御基板１１０により構成した例を、図５〜図７を参照して説明する。
図５は、図１に示す制御基板１００を３枚使用して構成した制御装置５５０であり、３枚の制御基板を符号１００−１〜１００−３として示している。この例では制御基板１００−１を主の制御基板とし、制御基板１００−２，１００−３を従の制御基板としている。
図６は３相のマルチフェーズ方式ＤＣ−ＤＣコンバータに、この制御装置５５０を組み込んだ例を示している。
図７は、主の制御基板１００−１における各信号の信号タイミング状態を示している。
【００３６】
図５に示すように、この制御装置５５０は、３枚の制御基板１００−１〜１００−３を接続して構成したものである。
主の制御基板１００−１の開路部１４２，１４３，１４４をジャンパ線により接続して閉路している。このため、制御基板１００−１では、クリア回路１４０は、カウント回路１３０のカウント値が「００」、「０１」、「１０」とカウントアップしてくると、カウント回路１３０のフリップフロップ１３１，１３２をリセットする。このためカウント回路１３０は３進カウンタとして機能する。
【００３７】
この結果、制御基板１００−１における各信号の信号状態は、図７に示すようになっている。即ち、カウント信号Ｓ２は発振信号Ｓ１を１／２分周した信号となっており、カウント信号Ｓ３は発振信号Ｓ１を１／２分周した信号となっており、同期パルス信号Ｓ４〜Ｓ６は、同周期で位相が３６０／３度（即ち１２０度）ずつずれている。
【００３８】
この制御装置５５０では、図５に示すように、次のような接続が行われている。
（１）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ０と、主の制御基板１００−１の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ４が入力されるようになっている。
（２）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ１と、従の制御基板１００−２の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ５が入力されるようになっている。
（３）主の制御基板１００−１のリニアデコーダ（同期パルス発生回路）１５０の出力端子Ｙ２と、従の制御基板１００−３の電源制御ＩＣ１６０とが接続され、この電源制御ＩＣ１６０には同期パルス信号Ｓ６が入力されるようになっている。
【００３９】
このような接続をしているため、位相が１２０度ずつずれている同期パルス信号Ｓ４〜Ｓ６が入力される制御基板１００−１〜１００−３の各電源制御ＩＣ１６０からは、位相が１２０度ずつずれているＰＷＭ制御信号Ｐ１〜Ｐ３が出力される。
また各制御基板１００−１〜１００−３の電源制御ＩＣ１６０には、負荷に応じた設定電圧Ｖｒと、電圧検出部４１〜４３（図６参照）で検出した検出電圧Ｖｄ１〜Ｖｄ３が入力されており、検出電圧Ｖｄ１〜Ｖｄ３が設定電圧Ｖｒに等しくなるようにＰＷＭ制御信号Ｐ１〜Ｐ３のパルス幅（またはデューティー比）が制御されている。
【００４０】
図６に示すように、３相のマルチフェーズ方式ＤＣ−ＤＣコンバータのコンバータ部１０Ｂは、３台のＤＣ−ＤＣコンバータ１１，１２，１３を並列接続して構成されている。コンバータ部１０Ｂの各ＤＣ−ＤＣコンバータ１１，１２，１３はスイッチング回路を有しており、直流電源２０Ｂから送られてきた入力電流を、スイッチング動作によりオン／オフして、平滑回路３０Ｂに出力する。
【００４１】
平滑回路３０Ｂは、コンデンサ３１〜３４及びリアクトル３５により構成されている。
平滑回路３０Ｂにより平滑された電圧は、所要の負荷（図示省略）に向けて出力される。また各ＤＣ−ＤＣコンバータ１１〜１３から出力された電圧は、電圧検出部４１〜４３により検出される。検出された検出電圧Ｖｄ１〜Ｖｄ３は、制御装置５５０の各制御基板１００−１〜１００−３の電源制御基板１６０に送られる。
【００４２】
制御装置５５０は、ＤＣ−ＤＣコンバータ１１，１２，１３に対して、ＰＷＭ（Pulse  Width  Modulation）制御信号Ｐ１，Ｐ２，Ｐ３を送出する。このＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３は同周期であるが、位相が３６０／３度（即ち１２０度）ずつずれている。
【００４３】
コンバータ部１０Ｂの各ＤＣ−ＤＣコンバータ１１，１２，１３は、同周期であるが、位相が３６０／３度（即ち１２０度）ずつずれているＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３により、スイッチング回路をオン／オフ動作する。このため、各ＤＣ−ＤＣコンバータ１１，１２，１３から出力される電流の位相が１２０度ずつずれるため、ＤＣ−ＤＣコンバータ１１，１２，１３から出力されて合波された電流のリップルが小さくなる。また、ＰＷＭ制御信号Ｐ１，Ｐ２，Ｐ３のパルス幅（またはデューティー比）を制御することにより、検出電圧Ｖｄ１〜Ｖｄ３が設定電圧Ｖｒに等しくなる。
【００４４】
制御装置５５０は、３枚の制御基板１００を用いて所要の接続をするだけで、簡単に構成することができる。つまり、制御基板１００を予め用意しておけば、コンバータ部１０Ｂの相に応じた制御装置５５０を簡単に製造することができる。
【００４５】
なお上記例では、従の制御基板にも発振回路１２０、カウント回路１３０、リセット回路１４０、リニアデコーダ１５０を備えているが、従となる制御基板には、電源制御ＩＣ１６０のみを備えるようにしてもよい。
【実施例４】
【００４６】
＜制御基板の他の例の説明＞
次に、制御基板の他の例を説明する。この制御基板を複数用意して接続することにより、ＤＣ−ＤＣコンバータの設置台数に応じた制御装置を、汎用性良く製造することができるものである。
【００４７】
図８は、他の例に係る制御基板１００Ａを示す。この制御基板１００Ａは、基板１１０上に、発振回路１２０と、カウント回路１３０と、リセット回路１４０と、同期パルス発生回路として機能するディレイ回路１５０Ａと、電源制御ＩＣ１６０を備えたものである。
つまり、図１に示す制御基板１００におけるリニアデコーダ１５０を、ディレイ回路１５０Ａに置き換えたものであり、他の部分の構成は、図１に示すものと同じである。
【００４８】
ディレイ回路１５０Ａは、アンドゲート１５１と、ディレイ素子１５２〜１５３から構成されている。このディレイ回路１５０Ａは、２つの入力端子Ａ，Ｂと、４つの出力端子Ｙ０〜Ｙ３を有している。入力端子Ａ，Ｂにカウント信号Ｓ２，Ｓ３が入力されると、出力端子Ｙ０〜Ｙ４、または、出力端子Ｙ０〜Ｙ３からは、同周期で位相が異なる同期パルス信号Ｓ４〜Ｓ７、または、同期パルスＳ４〜Ｓ６が出力される。
【００４９】
この制御基板１００Ａは、図１に示す制御装置１００と同じ出力特性を有している。このため、この制御基板１００Ａを、図２や図５に示すのと同様に構成することにより、４相や３相のマルチフェーズ方式ＤＣ−ＤＣコンバータに用いる制御装置とすることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例に係る制御基板の第１の例を示す構成図。
【図２】本発明の実施例に係る制御装置の第１の例を示す構成図。
【図３】本発明を適用したマルチフェーズ方式ＤＣ−ＤＣコンバータの第１の例を示す構成図。
【図４】本発明の実施例に係る制御装置の第１の例において、主の制御基板での信号状態を示す説明図。
【図５】本発明の実施例に係る制御装置の第２の例を示す構成図。
【図６】本発明を適用したマルチフェーズ方式ＤＣ−ＤＣコンバータの第２の例を示す構成図。
【図７】本発明の実施例に係る制御装置の第２の例において、主の制御基板での信号状態を示す説明図。
【図８】本発明の実施例に係る制御基板の第２の例を示す構成図。
【図９】マルチフェーズ方式ＤＣ−ＤＣコンバータの従来例を示す構成図。
【符号の説明】
【００５１】
１０，１０Ａ，１０Ｂ  コンバータ部
２０，２０Ａ，２０Ｂ  直流電源
３０，３０Ａ，３０Ｂ  平滑回路
４０〜４４  電圧検出部
１００，１００Ａ、１００−１〜１００−４  制御基板
１１０  基板
１２０  発振回路
１３０  カウント回路
１４０  リセット回路
１５０  リニアデコーダ
１５０Ａ  ディレイ回路
１６０  電源制御ＩＣ
５０，５００，５５０  制御装置
【図１】
2007228739.tif 000003
【図２】
2007228739.tif 000004
【図３】
2007228739.tif 000005
【図４】
2007228739.tif 000006
【図５】
2007228739.tif 000007
【図６】
2007228739.tif 000008
【図７】
2007228739.tif 000009
【図８】
2007228739.tif 000010
【図９】
2007228739.tif 000011