(57)【要約】【課題】ＨＢＴの動作の信頼性向上と動作の高速性向上とを同時に実現する。【解決手段】  半絶縁性基板１１上にコレクタコンタクト層１２、コレクタ層１３、ベース層１４、エミッタ層１５，１６、エミッタコンタクト層１７、エミッタ電極１８，１９が形成され、ベース層上、コレクタコンタクト層上にベース電極２１、コレクタ電極２５を取付けたＨＢＴにおいて、エミッタ層を、ベース層側の第１のエミッタ層１５とエミッタコンタクト層側の第２のエミッタ層１６とで形成し、第１のエミッタ層の延設部２３に空乏化されたリッジを形成する。さらに、第２のエミッタ層、エミッタコンタクト層及びエミッタ電極は、エミッタ電極に対するアンダーカット３１を有したエミッタメサ２２を形成し、ベース電極をエミッタメサに対してセルフアライン形成する。【選択図】      図１
2007273538.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上にコレクタコンタクト層が形成され、このコレクタコンタクト層の上にコレクタ電極及びコレクタ層が形成され、前記コレクタ層の上にベース層が形成され、このベース層の上にベース電極及びエミッタ層が形成され、前記エミッタ層の上にエミッタコンタクト層が形成され、このエミッタコンタクト層の上にエミッタ電極が形成されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層は前記ベース層上に形成された第１のエミッタ層と当該第１のエミッタ層上に形成された第２のエミッタ層とからなり、当該第２のエミッタ層及び前記エミッタコンタクト層は前記エミッタ電極に対するアンダーカットを有したエミッタメサを形成し、前記ベース電極が前記エミッタ電極を用いてセルフアラインで形成されていて、
前記第１のエミッタ層は前記第２のエミッタ層がその上面に乗らない部分を有し、当該乗らない部分が空乏化してリッジとして前記ベース層を覆って前記ベース電極まで形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記第１のエミッタ層の延設部に形成された前記リッジは絶縁膜で被覆されていることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記絶縁膜は窒化シリコン又は酸化シリコンであることを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
半絶縁性基板上に、コレクタコンタクト層、コレクタ層、ベース層、第１のエミッタ層、第２のエミッタ層、及びエミッタコンタクト層を順次積層した半導体エピタキシャルウエハを作成する工程と、
前記エミッタコンタクト層の上面にエミッタ電極を形成する工程と、
前記エミッタ電極をマスクとして、エミッタコンタクト層及び第２のエミッタ層をエッチングにより側面にアンダーカットを有するエミッタメサを形成するとともに前記第１のエミッタ層を露出する工程と、
前記第１のエミッタ層の上面及び前記エミッタメサの上面、側面に絶縁膜を形成する工程と、
前記絶縁膜で被覆されたエミッタメサのアンダーカットにフォトレジストを充填した状態で、前記エミッタメサのアンダーカットが形成された側面以外の絶縁膜を除去する工程と、
前記第１のエミッタ層の前記絶縁膜が除去された部分を除去しベース層を露出させ、このベース層上にベース電極を前記エミッタメサに対してセルフアライン形成する工程と
を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作の信頼性向上と動作の高速性向上とを図ることができるヘテロ接合バイポーラトランジスタ、及びヘテロ接合バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（Hetero junction Bipolar Transistor ；ＨＢＴ  以下、ＨＢＴと略記する）は、複数の異なる半導体結晶の接合を用いたバイポーラトランジスタである。
【０００３】
代表的な２種類の半導体であるInP、InGaAsを用いたＨＢＴの断面構造を図８に示す。
【０００４】
InPからなる半絶縁性基板１上に、高濃度のｎ型不純物を含むｎ+-InGaAsからなるコレクタコンタクト層２が形成され、このコレクタコンタクト層２の上側にアンドープ状態又は低濃度のｎ型不純物を含むｎ-InGaAsからなるコレクタ層３が形成されている。
【０００５】
このコレクタ層３の上側に高濃度のｐ型不純物を含むｐ+-InGaAsからなるベース層４が形成され、このベース層４の上側にｎ型不純物を含むN-InPからなるエミッタ層５が形成され、このエミッタ層５の上側に、高濃度のｎ型不純物を含むｎ+-InGaAsからなるエミッタコンタクト層６が形成されている。
【０００６】
そして、エミッタコンタクト層６の上面にエミッタ電極７が取付られ、ベース層４の上面における前記エミッタ層５の近傍にベース電極８が取付けられ、コレクタコンタクト層２の上面にコレクタ電極９が取付けられている。
【０００７】
このような基本的な構成を有したＨＢＴに対して、高温通電試験を行うと、短時間のうちにベース電流が増大して、電流増幅率が低下してしまい、動作の信頼性が低下する問題が生じる。このベース電流の増加は主にエミッタメサの周縁部におけるキャリアの再結合によるリーク電流が増大することに起因すると考えられる。
【０００８】
このようなＨＢＴが有するベース電流増大に起因する動作の信頼性低下を未然に防止する手法として、特許文献１に記載されているように、エミッタ層とエミッタコンタクト層とエミッタ電極とでエミッタメサを形成し、このエミッタメサのベース層に接するエミッタ層のエミッタメサ周縁部を、上面に何も形成されていない空乏化したリッジとして残すことが提唱されている。
【０００９】
より具体的には、バンドギャップエネルギーの大きい材料でエミッタ層を形成すると共に、エミッタ層を、下側のベース層の大きな不純物のドーピングに対して、不純物のドーピングを小さく設定し、かつ、エミッタ層を薄く設定することによって、エミッタ層のエミッタメサ周縁部を空乏化できる。
【００１０】
このように、エミッタメサの周縁部に空乏化したリッジを形成することにより、エミッタメサの周縁部におけるキャリアの再結合によるリーク電流の増大が抑制され、ＨＢＴ全体の特性としての電流増幅率が低下することが防止され、ＨＢＴにおける動作の信頼性を向上できる。
【００１１】
また、近年、情報処理分野や通信分野においては、ＧHzのオーダまで処理の高速化が要求されている。ＨＢＴにおける処理動作の高速化を阻害する大きな要因は、ベース電極とエミッタメサ下の真性ベース領域との間の抵抗、及びベースとコレクタとの間の容量の増大である。これに起因して、処理の高速性を実現できない。
【００１２】
このようなＨＢＴが有するベース抵抗及びベースーコレクタ間容量増大に起因する動作の高速性低下を未然に防止する手法として、特許文献２に記載されているように、ベース電極をエミッタメサに対してセルフアライン形成することが提唱されている。
【００１３】
より具体的には、エミッタ層とエミッタコンタクト層とエミッタ電極とで側面にアンダーカットが形成されたエミッタメサを形成し、エミッタメサの上面及びベース電極の形成位置を含む領域に電極材を全面蒸着することによって、ベース電極―エミッタ電極間距離を、両者が接しない状態で、最小限に短縮させる。すなわち、ベース電極−エミッタメサ間の距離が短縮され、結果として、ベース抵抗とベースーコレクタ間の容量が低減されて、処理の高速化が実現できる。
【特許文献１】特開２００３―２０９１１７号公報
【特許文献２】特開２００５―１２３２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した特許文献１に記載されたエミッタメサの周縁部にリッジを形成する技術的構成、及び特許文献２に記載されたベース電極をエミッタメサに対してセルフアライン形成する技術的構成は、互いに独立した技術的特徴及び構成上の制約条件を有しており、一つのＨＢＴ上で同時に２つの制約条件を満たす構造は容易に得られない。例えば、ベース層上に形成されたエミッタ層の側方に突出した周縁部にリッジを形成した状態で、ベース電極をエミッタメサに対してセルフアライン形成することは困難であった。
【００１５】
したがって、一つのＨＢＴ上で同時に２つの制約条件を満たすＨＢＴの製造も困難性が想定される。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、簡単な構成で、動作の信頼性向上と動作の高速性向上と図ることができるヘテロ接合バイポーラトランジスタ、及びヘテロ接合バイポーラトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解消するために、本発明は、半絶縁性基板上にコレクタコンタクト層が形成され、このコレクタコンタクト層の上にコレクタ電極及びコレクタ層が形成され、コレクタ層の上にベース層が形成され、このベース層の上にベース電極及びエミッタ層が形成され、エミッタ層の上にエミッタコンタクト層が形成され、このエミッタコンタクト層の上にエミッタ電極が形成されたヘテロ接合バイポーラトランジスタにおいて、
エミッタ層はベース層上に形成された第１のエミッタ層と第１のエミッタ層上に形成された第２のエミッタ層とからなり、第２のエミッタ層及びエミッタコンタクト層はエミッタ電極に対するアンダーカットを有したエミッタメサを形成し、ベース電極が前記エミッタ電極を用いてセルフアラインで形成されている。第１のエミッタ層は第２のエミッタ層がその上面に乗らない部分を有し、乗らない部分が空乏化してリッジとしてベース層を覆ってベース電極まで形成されている。
【００１８】
このように構成されたＨＢＴにおいては、第２のエミッタ層、エミッタコンタクト層及びエミッタ電極は、エミッタ電極に対するアンダーカットを有したエミッタメサを形成している。したがって、アンダーカットを有したエミッタメサの最下層の第２のエミッタ層の下側に位置し、ベース層の上面に接する第１のエミッタ層の延設部をエミッタ電極より内側でかつ第２のエミッタ層の端より外側に位置させることが可能である。よって、この、第１のエミッタ層の延設部にリッジを形成できる。
【００１９】
また、この第１のエミッタ層の延設部はエミッタ電極の端より内側であるので、ベース電極をエミッタメサに対してセルフアライン形成する場合に支障を与えることはない。
【００２０】
したがって、一つのＨＢＴに対して、エミッタメサの周縁部にリッジを形成することと、ベース電極をエミッタメサに対してセルフアライン形成することを同時に実現でき、動作の信頼性向上と動作の高速性向上とを同時に実現することができる。
【００２１】
また別の発明は、上述した発明のＨＢＴにおいて、第１のエミッタ層の延設部に形成されたリッジは絶縁膜で被覆されている。また、この絶縁膜は窒化シリコン又は酸化シリコンであることが好ましい。
【００２２】
さらに、別の発明は、ＨＢＴの製造方法である。この製造方法においては、半絶縁性基板上に、コレクタコンタクト層、コレクタ層、ベース層、第１のエミッタ層、第２のエミッタ層、及びエミッタコンタクト層を順次積層した半導体エピタキシャルウエハを作成する工程と、エミッタコンタクト層の上面にエミッタ電極を形成する工程と、エミッタ電極をマスクとして、エミッタコンタクト層及び第２のエミッタ層をエッチングにより側面にアンダーカットを有するエミッタメサを形成するとともに第１のエミッタ層を露出する工程と、第１のエミッタ層の上面及びエミッタメサの上面、側面に絶縁膜を形成する工程と、絶縁膜で被覆されたエミッタメサのアンダーカットにフォトレジストを充填した状態で、エミッタメサのアンダーカットが形成された側面以外の絶縁膜を除去する工程と、第１のエミッタ層の絶縁膜が除去された部分を除去しベース層を露出させ、このベース層上にベース電極をエミッタメサに対してセルフアライン形成する工程とを含む。
【００２３】
このように構成されたＨＢＴの製造方法においては、上述したエミッタ層の延設部にリッジを形成することと、ベース電極をエミッタメサに対してセルフアライン形成することを同時に実現できるＨＢＴを少ない工程数で高い寸法精度で製造できる。
【発明の効果】
【００２４】
本発明においては、エミッタ層の延設部にリッジを形成することと、ベース電極をエミッタメサに対してセルフアライン形成することを同時に実現している。したがって、エミッタメサの周縁部におけるキャリアの再結合によるリーク電流の増大が抑制され、ＨＢＴ全体の特性としての電流増幅率が低下することが防止され、ＨＢＴにおける動作の信頼性を向上できる。さらに、ＨＢＴにおける処理の高速性を実現できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の各実施形態を図面を用いて説明する。
【００２６】
（第１実施形態）
図１（ａ）は本発明の第１実施形態に係わるＨＢＴの断面図であり、図１（ｂ）は同ＨＢＴの平面図である。図１（ａ）は、図１（ｂ）の同ＨＢＴの平面図のＡ―Ａ’線における断面図である。
【００２７】
InPからなる６００μｍの厚みを有した半絶縁性基板１１上に、高濃度のｎ型不純物を含むｎ+-InGaAsからなる３００ｎｍの厚みを有したコレクタコンタクト層１２が形成され、このコレクタコンタクト層１２の上面の中央部に、アンドープ状態又は低濃度のｎ型不純物を含むｎ-InGaAsからなる２５０ｎｍの厚みを有したコレクタ層１３が形成されている。
【００２８】
このコレクタ層１３の上面一杯に例えば４×１０19ｃｍ-3の高濃度の炭素Ｃのｐ型不純物を含むｐ+-InGaAsからなる５０ｎｍの厚みを有したベース層１４が形成されている。このベース層１４の上面の中央部にこのベース層１４より大きいバンドギャップエネルギーの材料で形成された、例えば３×１０17ｃｍ-3の濃度のｎ型不純物を含むN-InPからなる５０ｎｍの厚みを有した第１のエミッタ層１５が形成されている。
【００２９】
第１のエミッタ層１５の上側に、高濃度のｎ型不純物を含むN+-InPからなる２０ｎｍの厚みを有した第２のエミッタ層１６が形成されている。この第２のエミッタ層１６の上面に高濃度のｎ型不純物を含むｎ+-InGaAsからなる７０ｎｍの厚みを有したエミッタコンタクト層１７が形成されている。なお、第２のエミッタ層１６は、第１のエミッタ層１５とエミッタコンタクト層１７との間における急激な抵抗変化を緩和する機能を有する。
【００３０】
そして、このエミッタコンタクト層１７の上面にタングステンシリサイドWSiからなる１２０ｎｍの厚みを有した第１のエミッタ電極１８が取付けられ、この第１のエミッタ電極１８の上側に、Ti/Pt/Auの複数層からなる第２のエミッタ電極１９が形成されている。なお、タングステンシリサイドWSiからなる第１のエミッタ電極１８は、半導体であるエミッタコンタクト層１７と電極との反応を阻止する機能を有する。さらに、この第２のエミッタ電極１９の上面に、ベース電極２１と同一材料で形成されたPt/Ti/Pt/Au/Pt/Tiの複数層からなる導体２０が蒸着されている。
【００３１】
第２のエミッタ層１６、エミッタコンタクト層１７、第１のエミッタ電極１８、第２のエミッタ電極１９は、第２のエミッタ電極１９に対するアンダーカット３１を有するエミッタメサ２２を形成する。このエミッタメサ２２においては、図２の部分拡大図に示すように、最上段の第２のエミッタ電極１９をマスクしてエッチングを実施することにより、第２のエミッタ電極１９より下方に位置する第１のエミッタ電極１８、エミッタコンタクト層１７、第２のエミッタ層１６の各端部のアンダーカット量（最上段の第２のエミッタ電極１９の端からの内側への引込み量）を順次大きくして、逆メサ形状にしている。
【００３２】
このエミッタメサ２２の側面及び第１のエミッタ層１５における第２のエミッタ層１６の側方に露出している延設部２３の上面は、窒化シリコンSi3N4又は酸化シリコンSi3O4からなる絶縁膜２４で被覆されている。なお、第１のエミッタ層１５における第２のエミッタ層１６の側方に露出している延設部２３は空乏化されたリッジが形成される。
【００３３】
さらに、ベース層１４の上面における中央部の第１のエミッタ層１５の隣接位置にPt/Ti/Pt/Au/Pt/Tiの複数層で形成されたベース電極２１が蒸着されている。さらに、コレクタコンタクト層１２の上面に、Ti/Pt/Au/Pt/Tiの複数層で形成されたコレクタ電極２５が取付けられている。
【００３４】
図１（ｂ）に示すように、コレクタ電極２５、ベース電極２１、第２のエミッタ電極２０の上面の導体２０の各上面には、それぞれ、スルーホール２６ａ、２７ａ，２８ａを介して、リード線２６、２７、２８の一端が接続されている。
【００３５】
このように構成された第１実施形態のＨＢＴにおいては、図８の従来のＨＢＴにおけるエミッタ層５に代えて、図２の拡大図に示すように、ベース層１４上に形成されるエミッタ層を、ベース層１４の上面に接する第１のエミッタ層１５と、この第１のエミッタ層１５の上面に接する第２のエミッタ層１６で構成している。
【００３６】
そして、第２のエミッタ層１６、エミッタコンタクト層１７、第１のエミッタ電極１８、第２のエミッタ電極１９は、第２のエミッタ電極１９に対するアンダーカット３１を有するエミッタメサ２２を形成している。第１のエミッタ層１５はベース電極２１までベース層１４の上面を覆って形成されており、第２のエミッタ層１６と重ならない部分を有している。重なっている部分はエミッタの機能を有し、重ならない部分（延設部）は空乏化してリッジの機能を有する。
【００３７】
したがって、側面にアンダーカット３１を有したエミッタメサ２２の最下層の第２のエミッタ層１６の下側に位置し、ベース層１４の上面に接する第１のエミッタ層１５の延設部２３を、第２のエミッタ電極１９の端より内側でかつ第２のエミッタ層１６の端より外側に位置させることが可能である。よって、この第１のエミッタ層１５の延設部２３に空乏化したリッジを形成できる。
【００３８】
すなわち、前述したように、ベース層１４の材料（ｐ+-InGaAs）に比較してバンドギャップエネルギーの大きい材料（N-InP）で第１のエミッタ層１５を形成し、この第１のエミッタ層１５を、下側のベース層１４の大きな不純物のドーピング（不純物濃度：４×１０19ｃｍ-3）に対して、不純物のドーピング（不純物濃度：３×１０17ｃｍ-3）を小さく設定し、かつ、第１のエミッタ層１５の厚み５０ｎｍを、下側のベース層１４の厚み５０ｎｍと同程度に薄く設定している。
【００３９】
このように、ベース層１４に接する第１エミッタ層１５の延設部２３に空乏化したリッジが形成されるので、このＨＢＴを例えば増幅素子として動作させた場合に、エミッタメサ２２の周縁部におけるキャリアの再結合によるリーク電流の増大が抑制され、ＨＢＴ全体の特性としての電流増幅率が低下することが防止され、ＨＢＴにおける動作の信頼性を向上できる。
【００４０】
さらに、この第１実施形態のＨＢＴにおいては、図２に示すように、ベース電極２１をエミッタメサ２２に対してセルフアライン形成している。具体的には、エミッタメサ２２とベース層１４との両面に亘ってPt/Ti/Pt/Au/Pt/Tiの複数層を境目無く蒸着することによって、図２に示すように、ベース層１４の上面と第２のエミッタ電極１９の上面に、水平方向には接しているが、垂直方向には離間しているベース電極２１及び導体２０が形成される。
【００４１】
このように、ベース電極２１をエミッタメサ２２に対してセルフアライン形成しているので、ベース電極２５―エミッタ電極１８、１９間の距離を、両者が接しない状態で、最小限に短縮させる。すなわち、このＨＢＴを例えば増幅素子として動作させた場合における帰還容量ＣRを低減でき、処理の高速化が実現できる。
【００４２】
したがって、一つのＨＢＴに対して、第１のエミッタ層１５の延設部２３にリッジを形成することと、ベース電極２１をエミッタメサ２２に対してセルフアライン形成することを同時に実現でき、ＨＢＴとしての動作の信頼性向上と動作の高速性向上とを同時に実現することができる。
【００４３】
（第２実施形態）
図３〜図７は本発明の第２実施形態に係わるＨＢＴの製造方法を示す工程図である。図１、図２に示す第１実施形態のＨＢＴと同一部分には、同一符号を付して重複する部分の詳細説明を省略する。以下、各製造工程を順番に説明していく。
【００４４】
（ａ）  先ず、図３（ａ）に示すように、InPからなる６００μｍの厚みを有した半絶縁性基板１１の（１００）面上に、高濃度のｎ型不純物を含むｎ+-InGaAsからなる３００ｎｍの厚みを有したコレクタコンタクト層１２、アンドープ状態又は低濃度のｎ型不純物を含むｎ-InGaAsからなる２５０ｎｍの厚みを有したコレクタ層１３、４×１０19ｃｍ-3の高濃度の炭素Ｃのｐ型不純物を含むｐ+-InGaAsからなる５０ｎｍの厚みを有したベース層１４、このベース層１４のバンドギャップエネルギーより格段に大きいバンドギャップエネルギーの材料で形成された、３×１０17ｃｍ-3の濃度のｎ型不純物を含むN-InPからなる５０ｎｍの厚みを有した第１のエミッタ層１５、高濃度のｎ型不純物を含むN+-InPからなる２０ｎｍの厚みを有した第２のエミッタ層１６、高濃度のｎ型不純物を含むｎ+-InGaAsからなる７０ｎｍの厚みを有したエミッタコンタクト層１７を順番にエピタキシャル成長させた半導体エピタキシャルウエハである半導体ブロック３０を作成する。
【００４５】
（ｂ）  図４（ｂ）に示すように、作成された半導体ブロック３０のエミッタコンタクト層１７の上面に、スパッタリング手法を用いて、タングステンシリサイドWSiからなる１２０ｎｍの厚みを有した第１のエミッタ電極１８を堆積する。
【００４６】
（ｃ）  図４（ｃ）に示すように、第１のエミッタ電極１８の上面の中央部に、蒸着・リフトオフ手法を用いて、Ti/Pt/Auの複数層からなる１９０ｎｍの厚みを有した第２のエミッタ電極１９を蒸着する。具体的には、第１のエミッタ電極１８の上面の全面にフォトレジストを塗布し、第２のエミッタ電極１９のパターンを露光して現像して、露光した第２のエミッタ電極１９のパターン部分を洗い流し、Ti/Pt/Auの複数層を全面に真空蒸着する。そして、残りのフォトレジストを薬品で洗浄して除去する。
【００４７】
（ｄ）  図４（ｄ）に示すように、第２のエミッタ電極１９をマスクとして、ＳＦ6（六フッ化硫黄）ガスを用いてドライエッチングを行う。ＳＦ6ガスは金属以外にタングステンシリサイドWSiからなる第１のエミッタ電極１８をエッチングするが、金属であるｎ+-InGaAsのエミッタコンタクト層１７はエッチングしない。したがって、第１のエミッタ電極１８は第２のエミッタ電極１９で覆われている部分以外は除去されて、半導体ブロック３０のエミッタコンタクト層１７の上面が露出する。また、第１のエミッタ電極１８の側面も一部エッチングされ、第２のエミッタ電極１９が「ひさし」となるアンダーカット３１が形成される。さらに、アンダーカット量を任意に制御することができる。
【００４８】
（ｅ）  図４（ｅ）に示すように、第２のエミッタ電極１９以外の領域のｎ+-InGaAsのエミッタコンタクト層１７をクエン酸を用いたウエットエッチングで除去し、続いて、燐酸・塩素酸混合液を用いたウエットエッチングで、N+-InPの第２のエミッタ層１６をエッチングする。
【００４９】
なお、次工程におけるプラズマＣＶＤ法による絶縁膜２４の堆積によって、半導体表面近傍のキャリア濃度は減少するので、必ずしも、確実に第２のエミッタ層１６のみをエッチングして、第１のエミッタ層１５をエッチングしないようにする必要はない。つまり、第２のエミッタ層１６のエッチング程度に関する許容範囲は大きい。
【００５０】
そして、図４（ｅ）に示すように、第１のエミッタ電極１８の下方のエミッタコンタクト層１７及び第２のエミッタ層１６の側面にはアンダーカット３１が形成される。
【００５１】
このように、第２のエミッタ層１６、エミッタコンタクト層１７、第１のエミッタ電極１８、第２のエミッタ電極１９は、第２のエミッタ電極１９に対するアンダーカット３１を有するエミッタメサ２２を形成する。
【００５２】
（ｆ）  図５（ｆ）に示すように、第１のエミッタ層１５上にエミッタメサ２２が形成された状態の半導体ブロック３０の表面に、プラズマＣＶＤ法を用いて、窒化シリコンSi3N4又は酸化シリコンSiO2からなる絶縁膜２４を成長させる。その結果、エミッタメサ２２の上面、アンダーカット３１が形成されたエミッタメサ２２の側面、第１のエミッタ層１５の上面に絶縁膜２４が形成される。
【００５３】
（ｇ）  図５（ｇ）に示すように、絶縁膜２４で覆われたエミッタメサ２２の側面に形成されているアンダーカット３１部分にフォトレジスト３２を充填する。具体的には、図５（ｆ）の状態の半導体ブロック３０の全面に亘ってフォトレジストを塗布する。この状態では、エミッタメサ２２のアンダーカット３１部分にもフォトレジストが入込む。そして、上方から全面露光する。アンダーカット３１部分のフォトレジストは第２のエミッタ電極１９の「ひさし」に遮られて露光されない。露光したフォトレジストを現像して、洗い流す。その結果、アンダーカット３１部分のフォトレジスト３２のみが残留する。
【００５４】
（ｈ）  図５（ｈ）に示すように、反応性イオンエッチング手法（ドライエッチング）により、エミッタメサ２２の側面のアンダーカット３１部分のフォトレジスト３２で覆われた部分以外の窒化シリコンSi3N4又は酸化シリコンSi3O4からなる絶縁膜２４を除去する。具体的には、上方から半導体ブロック３０の上面の全面に亘って例えばCF4等のプラズマ化した反応性ガスに曝す。
【００５５】
（ｉ）  図５（ｉ）に示すように、燐酸・塩酸混合液からなるエッチング液に図５（ｈ）の状態の半導体ブロック３０を浸して、表面に露出しているN-InPからなる第１のエミッタ層１５をウエットエッチング手法で除去する。燐酸・塩酸混合液はInPを溶かすが、InGaAsは溶かさない。よって、ｐ+-InGaAsからなるベース層１４が露出する。第１のエミッタ層１５におけるエミッタメサ２２の側面のアンダーカット３１部分の絶縁膜２４で覆われた部分はエッチングされなく延設部２３として残る。この延設部２３が空乏化されたリッジとなる。
【００５６】
（ｊ）  図６（ｊ）に示すように、エミッタメサ２２の側面のアンダーカット３１部分に充填されている、未露光のフォトレジスト３２を溶剤で洗い流す。
【００５７】
（ｋ）  図６（ｋ）に示すように、ベース層１４の上面に、Pt/Ti/Pt/Au/Pt/Tiの複数層で形成されたベース電極２１を、エミッタメサ２２に対してセルフアライン成形する。具体的には、図６（ｊ）の状態の半導体ブロック３０の全上面にフォトレジストを塗布し、エミッタメサ２２の第２のエミッタ電極１９及びベース電極２１予定位置を含む領域のパターンを露光して現像して、露光したパターン部分を洗い流し、Pt/Ti/Pt/Au/Pt/Tiの複数層を全面に真空蒸着する。そして、残りのフォトレジストを薬品で洗浄する。
【００５８】
その結果、図６（ｋ）に示すように、ベース層１４の上面のエミッタメサ２２に水平方向に接した位置に、Pt/Ti/Pt/Au/Pt/Tiの複数層で形成されたベース電極２１が形成されると共に、エミッタメサ２２の第２のエミッタ電極１９の上面に、ベース電極２１と同一のPt/Ti/Pt/Au/Pt/Tiの複数層で形成された導体２０が形成される。
【００５９】
したがって、ベース層１４の上面と第２のエミッタ電極１９の上面に形成されたベース電極２１と導体２０は、水平方向には接しているが垂直方向には離間している。このようにベース電極２１をエミッタメサ２２に対してセルフアライン形成しており、かつ両者の間のベース層１４は延設部２３のリッジに覆われており、両者の間隔（リッジ幅）は任意に設定できる。
【００６０】
（ｍ）  次に、半導体ブロック３０の上面全体に、ＢＣＢ等の絶縁材３６を塗布し、この絶縁材３６の上面にフォトレジスト３４を塗布する。フォトレジスト３４におけるベース電極２１の上面及びエミッタメサ２２の上面以外の部分を露光して現像して、露光したベース電極２１及びエミッタメサ２２の上面以外の部分を洗い流し、露出したＢＣＢ等の絶縁材３６を薬品で除去する。
【００６１】
そして、上面がＢＣＢ３６及びフォトレジスト３４で覆われたエミッタメサ２２及びベース電極２１以外の領域のベース層１４及びコレクタ層１３をウエットエッチング手法を用いて除去して、コレクタコンタクト層１２を露出させる。
【００６２】
（ｎ）  図７（ｎ）に示すように、ＢＣＢ等の絶縁材３６の上面のフォトレジスト３４を薬品で洗い流した後、コレクタコンタクト層１２の上面に、Pt/Ti/Pt/Au/Pt/Tiの複数層からなるコレクタ電極２５を蒸着する。
【００６３】
（ｏ）  そして、図７（ｏ）に示すように、半導体ブロック３０の各部材の相互間を例えばＢＣＢ等の絶縁材３５を充填して、上面に保護膜３３を形成する。その後、コレクタ電極２５、ベース電極２１、第２のエミッタ電極２０の上面の導体２０の各上面に、それぞれ、図１（ｂ）に示すスルーホール２６ａ、２７ａ、２８ａを形成し、それらに各リード線２６、２７、２８を接続する。
【００６４】
このように構成されたＨＢＴの製造方法においては、ベース層１４の上面に形成するエミッタ層を、ベース層１４側の第１のエミッタ層１５とエミッタコンタクト層１７側の第２のエミッタ層１６との二層に分けて製造している。そして、側面にアンダーカット３１が形成されたエミッタメサ２２を作る過程で、第１のエミッタ層１５に空乏化されたリッジとして働く延設部２３を形成している。空乏化されたリッジが形成される延設部２３は、エミッタメサ２２におけるアンダーカット３１部分に入れている。このように、アンダーカット３１部分に空乏化されたリッジが形成される延設部２３が入るエミッタメサ２２に対してベース電極２１をセルフアライン成型している。
【００６５】
したがって、第１のエミッタ層１５の延設部２３にリッジを形成することと、ベース電極２１をエミッタメサ２２に対してセルフアライン形成することを同時に実現できるＨＢＴを通常の製造工程を組合せることによって簡単に製造できる。よって、動作の信頼性向上と動作の高速性向上とを同時に実現することができるＨＢＴを製造できる。
【００６６】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態においては、InPを半絶縁性基板１１として、エミッタコンタクト層１７、エミッタ層１６，１５、ベース層１４、コレクタ層１３、コレクタコンタクト層１２が、それぞれ、InGaAs、InP、InGaAs、InGaAs、InGaAsである場合の例を記載した。しかしながら、これらの半導体材料を限定する要因は何もない。
【００６７】
したがって、コレクタ耐圧を増大させるためにダブルへテロ接合構造として、コレクタ層１３にベース層１４よりもバンドギャップエネルギーの大きい材料を使うダブルヘテロ接合構造に適応できることはもとより、エミッタ層１６，１５にInAlAsを使う構造、またはベース層１４にGaAsSbを使う構造、さらには、半絶縁性基板１１をGaAsとして、典型的にはエミッタコンタクト層１７、エミッタ層１６，１５、ベース層１４に、それぞれInGaAs、InGaP、GaAsを用いるいわゆるGaAs系ＨＢＴに適用できることは当然である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係わるヘテロ接合バイポーラトランジスタの概略構成を示す断面図及び平面図
【図２】同実施形態ヘテロ接合バイポーラトランジスタの要部の拡大図
【図３】本発明の第２実施形態に係わるヘテロ接合バイポーラトランジスタの製造方法を示す図
【図４】同じく第２実施形態に係わるヘテロ接合バイポーラトランジスタの製造方法を示す図
【図５】同じく第２実施形態に係わるヘテロ接合バイポーラトランジスタの製造方法を示す図
【図６】同じく第２実施形態に係わるヘテロ接合バイポーラトランジスタの製造方法を示す図
【図７】同じく第２実施形態に係わるヘテロ接合バイポーラトランジスタの製造方法を示す図
【図８】従来のヘテロ接合バイポーラトランジスタの概略構成を示す断面図
【符号の説明】
【００６９】
１１…半絶縁性基板、１２…コレクタコンタクト層、１３…コレクタ層、１４…ベース層、１５…第１のエミッタ層、１６…第２のエミッタ層、１７…エミッタコンタクト層、１８…第１のエミッタ電極、１９…第２のエミッタ電極、２０…導体、２１…ベース電極、２２…エミッタメサ、２３…延設部、２４…絶縁膜、２５…コレクタ電極、２６，２７，２８…リード線、３０…半導体ブロック、３１…アンダーカット、３２，３４…フォトレジスト、３３…保護膜、３５，３６…絶縁材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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