(57)【要約】【課題】III族窒化物半導体HEMTを構成するキャリア注入層の、表面保護膜と接する面が製造工程の過程において酸化、汚染及び損傷されない。【解決手段】単結晶基板をMOCVD装置に装填して室温から1,000℃まで20分かけて昇温する。そのまま10分間表面クリーニング工程を行ない、単結晶基板を1100℃まで3分間かけて昇温し格子緩和層を形成する。続いて、単結晶基板の温度を1100℃から1,070℃まで5分かけて降下させてチャネル層とキャリア注入層とを形成する。次に単結晶基板の温度を1,070℃から700℃まで降下させ、キャリア注入層を大気に触れさせないで表面保護膜20を熱CVD法で形成する。このことによって、キャリア注入層の表面からキャリア注入層を構成する構成原子が脱離すること及び酸化や汚染に起因する、キャリア注入層と表面保護膜との界面に形成される界面準位の密度を低減できる。【選択図】図2
2007227449.tif 000002
【特許請求の範囲】
【請求項１】
（a）単結晶基板の表面に格子緩和層をエピタキシャル成長する第1工程と、
（b）該格子緩和層上にチャネル層をエピタキシャル成長する第2工程と、
（c）該チャネル層上にキャリア注入層をエピタキシャル成長する第3工程と、
（d）該キャリア注入層上に、熱CVD法を実行できる温度を下まわらない温度に前記単結晶基板、前記格子緩和層、前記チャネル層及び前記キャリア注入層の温度を保ったまま、前記キャリア注入層の表面を大気に曝すことなく、表面保護膜を熱CVD法で形成する第4工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。
【請求項２】
請求項1に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、更に前記表面保護膜を熱CVD法で形成する前記第４工程に引き続いて
（e）素子分離のための高抵抗層をイオン注入法によって形成する第5工程と、
（f）オーミック電極を形成する第6工程と、
（g-1）ゲート電極を前記キャリア注入層上に形成する第7の1工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。
【請求項３】
請求項1に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、更に前記表面保護膜を熱CVD法で形成する前記第４工程に引き続いて
（e）素子分離のための高抵抗層をイオン注入法によって形成する第5工程と、
（f）オーミック電極を形成する第6工程と、
（g-2）ゲート電極を前記表面保護膜上に形成する第7の2工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。
【請求項４】
請求項1から3のいずれか一項に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、前記第4工程が、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸窒化アルミニウム膜、酸化ガリウム膜、窒化ガリウム膜、酸窒化ガリウム膜から選択された何れか一つあるいは複数を表面保護膜として熱CVD法で形成する工程であることを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体（窒化ガリウム：GaN、窒化アルミニウム：AlNあるいは窒化インジウム：InN）を素材として形成される、高電子移動度トランジスタ（HEMT：High Electron Mobility Transistor）の製造方法に関する。
【背景技術】
【０００２】
III族窒化物半導体を素材として形成される電界効果型トランジスタ（FET：Field-Effect Transistor）の一種であるHEMTにおいて、高周波の大出力動作時に電流が低下するといった、いわゆる電流コラプス効果（current collapse effect）が発生することが知られている。そこで、HEMTのキャリア注入層の上面に表面保護膜を設けて、キャリア注入層の表面に形成される界面準位を低減させて、電流コラプス効果の発生を抑圧することが行なわれている（例えば、非特許文献1参照）。
【０００３】
上記表面保護膜の素材は、窒化シリコン(SiN)、酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)、窒化アルミニウム(AlN)、酸窒化アルミニウム(AlON)、酸化ガリウム(Ga2O3)、窒化ガリウム(GaN)、酸窒化ガリウム(GaON)等が利用される。従来は、これらの保護膜を形成するために次のような手法がとられていた。
【０００４】
まず、単結晶基板表面に、HEMTを構成するチャネル層やキャリア注入層を、有機金属気相成長（MOCVD: Metal Organic Chemical Vapor Deposition)法や分子線結晶成長(MBE: Molecular beam epitaxy)法で形成した後、単結晶基板の温度を室温に戻して、この単結晶基板をエピタキシャル成長装置から大気中に取り出す。そして、ソース電極及びドレイン電極となるオーミック電極を形成した後、電子サイクロトン共鳴を利用した反応性イオンエッチング(ECR-RIE: Electron Cyclotron Resonance-Reactive Ion Etching)や、プラズマ-化学気相成長 (PE-CVD: Plasma enhanced-Chemical Vapor Deposition)法によって表面保護膜を形成していた。
【０００５】
以後、チャネル層やキャリア注入層等をエピタキシャル成長層ということもある。また、チャネル層やキャリア注入層等を形成することをエピタキシャル成長するということもある。また、III族窒化物半導体を素材として形成されるHEMTをIII族窒化物半導体HEMTということもある。
【非特許文献１】Tamotsu Hashizume, Shinya Ootomo, and Hideki Hasegawa, "Suppression of current collapse in insulated gate AlGaN/GaN heterostructure field-effect transistors using ultrathin Al2O3 dielectric," Applied Physics Letters, vol. 83, pp. 2952-2954, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、エピタキシャル成長層が形成されている基板をその温度を室温まで下げて、エピタキシャル成長装置から大気中に取り出した後、p-CVD（Plasma-Chemical Vapor Deposition）装置にこの基板を装着してp-CVD法によって表面保護膜を形成する手法を用いてIII族窒化物半導体FETを製造すると次の問題が発生する。
（1）エピタキシャル成長層が大気に触れることによって、汚染されたり酸化されたりする。
（2）p-CVD法によって保護膜が形成される工程で、エピタキシャル成長層がプラズマイオンによる損傷を受ける。
【０００７】
エピタキシャル成長層がプラズマイオンによる損傷を受けることを防ぐには、p-CVD法に替えて、熱反応下において原料ガスと酸化剤または還元剤を混合し製膜する方法である熱CVD法を表面保護膜形成のために採用すればよい。しかしながら、熱CVD法を実行するために、エピタキシャル成長層が形成されている単結晶基板の温度を、エピタキシャル成長時と同程度の高温に再度設定しなければならない。
【０００８】
すなわち、単結晶基板の温度をエピタキシャル成長から室温まで下げる工程と、室温から熱CVD法が実行できる程度の温度にまで上昇させる工程とにおいて、エピタキシャル成長層の組成原子の一部が放出され、エピタキシャル成長層に損傷が発生する。したがって、熱CVD法によって保護膜を形成するには、エピタキシャル成長層の形成工程終了後短時間の間に、熱CVD法による保護膜の形成工程を開始しなければならない。
【０００９】
エピタキシャル成長層が、汚染され、酸化され、またプラズマイオンや高温度にさらされることによる損傷を受けると、上述の工程を経て製造されるHEMTの電気的な特性、例えば閾値電圧が設計値から大きくずれる等の、悪影響が現れる。また、上述の工程を経て製造されるHEMTを長期間利用する観点から、エピタキシャル成長層の汚染、酸化、損傷に起因する経時劣化の促進性から、その信頼性が損なわれる。
【課題を解決するための手段】
【００１０】
そこで、この出願に係る発明者が実験を繰り返して検討したところ、キャリア注入層の形成に引き続いて、同一結晶成長装置内でエピタキシャル成長層の形成工程終了後短時間で表面保護膜を形成する工程を開始する方法を採用すれば、上述の問題点が解消されるとの結論に達した。
【００１１】
すなわち、この発明のIII族窒化物半導体HEMTの製造方法は、キャリア注入層を形成する工程が終了後、エピタキシャル成長層が形成されている単結晶基板を、エピタキシャル成長中の温度から熱CVD法が実行できる温度を下まわらない温度まで降下させて、キャリア注入層の上面に熱CVD法によって表面保護膜を形成する工程を採用した。
【００１２】
従って、この発明は以下の（a）から（d）の工程を含んで構成されるIII族窒化物半導体HEMTの製造方法である。なお、以後混乱が生じない限り、「エピタキシャル成長層が形成されている単結晶基板」を、単に「単結晶基板」ということもある。
【００１３】
（a）単結晶基板の表面に格子緩和層をエピタキシャル成長する工程(以後「第1工程」ということもある。)：
この工程は、サファイア、シリコンあるいは炭化シリコン等の単結晶基板にAlN層等を格子緩和層としてエピタキシャル成長する工程である。
【００１４】
（b）格子緩和層上にチャネル層をエピタキシャル成長する工程(以後「第2工程」ということもある。)：
この工程は、GaN層等のチャネル層をエピタキシャル成長する工程である。
【００１５】
（c）チャネル層上にキャリア注入層をエピタキシャル成長する工程(以後「第3工程」ということもある。)：
この工程は、AlGaN層等をキャリア注入層としてエピタキシャル成長する工程である。チャネル層とキャリア注入層が形成されることによって、HEMTとして動作する際に、チャネル層とキャリア注入層とを構成する半導体材料のバンドギャップの差及びピエゾ電荷によって、チャネル層とキャリア注入層との界面に近いチャネル層内の薄い層状の範囲に2次元電子ガスが閉じ込められる。
【００１６】
（d）キャリア注入層上に、熱CVD法が実行可能な温度を下まわらない温度に単結晶基板、格子緩和層、チャネル層及びキャリア注入層の温度を保ったまま、キャリア注入層の表面を大気に曝すことなく、表面保護膜を熱CVD法で形成する表面保護膜形成工程(以後「第4工程」ということもある。)：
この工程は、III族窒化物半導体HEMTの製造方法を構成する工程として、この発明において新たに導入された新規な工程である。なお、単結晶基板の温度と格子緩和層、チャネル層及びキャリア注入層の温度は常に等しいので、以後、キャリア注入層の温度というべきところを単結晶基板の温度ということもある。
【００１７】
従来例の製造方法と異なる第1の点は、p-CVD法ではなく熱CVD法を利用して表面保護膜を形成する点にある。このためには単結晶基板の温度を、エピタキシャル成長層からその構成原子が離脱する程度の高温に設定しなければならない。そして、単結晶基板がチャネル層上にキャリア注入層をエピタキシャル成長する工程終了後、第4工程開始までの間、単結晶基板が高温状態に設定されたままの状態であるので、この状態を長く続けることはできない。
【００１８】
すなわち、エピタキシャル成長層の形成工程終了後、短時間の間に熱CVD法による保護膜の形成工程を開始しなければならない。詳細は後述するが、単結晶基板の温度を、エピタキシャル成長中の温度から熱CVD法が実行できる温度まで降下させるために必要とされる時間は、エピタキシャル成長層から放出される組成原子の量が無視できる程度の短時間である。
【００１９】
また、従来例の製造方法と異なる第2の点は、キャリア注入層形成工程終了後、エピタキシャル成長装置から単結晶基板を取り出さず、エピタキシャル成長装置内で表面保護膜を熱CVD法で形成する点にある。すなわち、キャリア注入層の表面を大気に曝すことなく、キャリア注入層の上面に表面保護膜を熱CVD法で形成する点である。
【発明の効果】
【００２０】
この発明のIII族窒化物半導体HEMTの製造方法によれば、p-CVD法ではなく熱CVD法を利用して表面保護膜を形成するので、エピタキシャル成長層がプラズマイオンから受ける損傷を防ぐことができる。因みに、キャリア注入層形成後室温まで温度を下げて、エピタキシャル成長層が形成された単結晶基板をエピタキシャル成長装置から取り出して、熱CVD装置にこの単結晶基板を設置して、熱CVD法を利用して表面保護膜を形成することも原理的には可能である。しかしながら、熱CVD装置において、室温から熱CVDが実施できる温度まで単結晶基板の温度を上昇させる過程で、エピタキシャル成長層を構成しているNやGaあるいはAl等の原子がエピタキシャル成長層から脱離するという問題が発生する。これによって、キャリア注入層と表面保護膜との界面において界面準位が発生する。
【００２１】
これに対して、この発明の方法によれば、キャリア注入層が形成された後、エピタキシャル成長温度である1,000℃程度から数百℃程度低い温度で、熱CVDによる表面保護膜を形成できる。したがって、キャリア注入層が形成されてから熱CVDによる第4工程が開始されるまでの間、従来の方法のように長時間キャリア注入層が露出した状態で高温の状態におかれることがない。
【００２２】
すなわち、単結晶基板を、エピタキシャル成長温度である1,000℃程度から室温まで降下させて、再び室温から熱CVDによる表面保護膜の形成が可能となる温度（700℃程度）まで上昇させるのに必要とされる時間と、1,000℃程度から700℃程度まで下降させるのに必要とされる時間とを比較すると、後者の時間が圧倒的に短い。
【００２３】
したがって、キャリア注入層が形成されてから熱CVDによる第4工程に移るまでの間に、エピタキシャル成長層を構成しているNやGaあるいはAl等の原子がエピタキシャル成長層から脱離するという問題が発生しない。
【００２４】
また、第4工程が終了するまで、エピタキシャル成長層が大気に触れることはない。そのため、エピタキシャル成長層（キャリア注入層）が大気に触れることによる酸化や汚染がなされないまま、表面保護膜が形成されるので、キャリア注入層と表面保護膜との界面において、酸化や汚染に起因する界面準位の発生を抑えることができる。
【００２５】
以上説明したように、この発明のIII族窒化物半導体HEMTの製造方法によれば、エピタキシャル成長層を構成しているNやGaあるいはAl等の原子がエピタキシャル成長層から脱離することに起因する界面準位の発生、及び酸化や汚染に起因する界面準位の発生を抑えることができる。すなわち、界面準位に起因するIII族窒化物半導体HEMTの電気的特性劣化が起こりにくい。
【発明を実施するための最良の形態】
【００２６】
以下、図を参照して、この発明の実施の形態例につき説明する。なお、これらの図は、この発明が理解できる程度に構成要素の形状、大きさおよび配置関係を概略的に示してあるにすぎず、また、以下に説明する数値的およびその他の条件は単なる好適例であり、この発明はこの実施の形態にのみ何等限定されるものではない。また、以下、各実施例について製造工程図を参照して説明するが、工程中の各図は各工程の途中あるいは終了した段階で得られる構造体の断面切り口で示してある。
【００２７】
（第1実施例）
図1(A)から(F)を参照して、この発明の第1実施例のIII族窒化物半導体HEMTの製造方法を説明する。図1(A)から(F)は、第1実施例のHEMTの製造方法の各工程段階で得られる構造体の概略的断面を工程ごとに示す図である。
【００２８】
図1(A)は、単結晶基板10の表面に、この発明の第1から第4工程を経て、格子緩和層12、チャネル層14、キャリア注入層16及び表面保護膜20が形成された構造体の概略的切り口断面を示している。
【００２９】
この発明の第1から第4工程について、図1(A)と図2(A)及び(B)とを参照して説明する。図2(A)及び(B)の横軸はエピタキシャル成長層及び表面保護膜の成長時間を分単位で目盛ってあり、縦軸は成長温度を℃で目盛ってある。図2(A)は、この発明の第1から第4工程における成長温度と成長時間の関係を示した図である。図2(B)は、比較のために、従来の製造方法によるエピタキシャル成長層及び表面保護膜の形成工程における成長温度と成長時間の関係を示した図である。
【００３０】
単結晶基板の表面に格子緩和層をエピタキシャル成長する第1工程は、サファイア、シリコンあるいは炭化シリコン等の単結晶基板10に、格子緩和層12としてAlN層等をエピタキシャル成長する工程である。III族窒化物に対しては、格子整合する基板材料が知られていないので、単結晶基板10とこの単結晶基板10の上面にエピタキシャル成長されるIII族窒化物との格子不整合を緩和するために格子緩和層12を設ける必要がある。この格子緩和層12は、緩衝層あるいはバッファ層（buffer layer）と呼称されることもある。格子緩和層12の役割は、単結晶基板10とエピタキシャル成長層（ここではチャネル層14に対応する。）との間に挿入されて、両者の格子定数の差や熱膨張係数の違いによる歪を緩和する働きをする。
【００３１】
図2(A)を参照して第1工程から第4工程を説明する。単結晶基板10として炭化珪素（SiC）単結晶基板を利用する場合を一例として取り上げる。
【００３２】
SiC単結晶基板をMOCVD装置に装填して室温から1,000℃までの温度まで20分かけて昇温する。1,000℃に到達したら、そのまま10分間、高純度H2雰囲気中で放置する。この工程は、SiC単結晶基板表面に室温の大気中で付着した付着物等を除去するための表面クリーニング工程である。図2(A)において、この表面クリーニング工程をCleaningと表示してある。
【００３３】
クリーニング工程が終了したら、SiC単結晶基板を1100℃まで3分間かけて昇温する。SiC単結晶基板の温度が1100℃に到達したら、トリメチルガリウム（TMG: trimethyl-gallium）及びトリメチルアルミニウム（TMA: trimethyl-aluminum）を原料ガスとして用い、H2ガスをキャリアガスとしたMOCVD法によって、格子緩和層12としてAlN層を形成する。この工程が第1工程である。この実施例では、この第1工程は30分かけて行ない、100から200 nmの厚みの格子緩和層12を形成する。図2(A)において、この第1工程をAlN bufferと表示してある。
【００３４】
第1工程が終了したら、SiC単結晶基板10の温度を1100℃から1,070℃まで5分かけて降下させて、チャネル層14としてGaN層を形成する。GaN層は、TMA及びアンモニア（NH3）を原料ガスとして用いたMOCVD法によって形成する。この工程が第2工程である。この実施例では、この第2工程は40分かけて行おこない、2μmの厚みのチャネル層14を形成する。図2(A)において、この第2工程をGaNと表示してある。
【００３５】
キャリア注入層16としてのAlGaN層を形成する第3工程は、第2工程で用いた原料ガスであるTMA及びNH3をMOCVD反応槽から除去できたらすぐに開始される。この実施例では、キャリア注入層16としてのAlGaN層の成長温度は、チャネル層14としてGaN層の成長温度と等しい1,070℃とした。AlGaN層は、TMG、TMA及びNH3を原料ガスとして用いたMOCVD法によって形成する。この第3工程は3分かけて行ない、30 nmの厚みのキャリア注入層16を形成する。図2(A)において、この第3工程をAlGaNと表示してある。
【００３６】
この発明の特徴的な工程である第4工程は、次のようにして行なわれる。上述した第3工程が終了したら、原料ガスであるTMG、TMA及びNH3をMOCVD反応槽から除去してMOCVD反応槽内に存在するガスはH2もしくはN2だけにする。この間に単結晶基板10の温度をGaN層の成長温度である1,070℃から、表面保護膜20の形成温度である700℃まで降下させる。1,070℃から700℃まで降下するまでの時間は、できる限り短い時間であることが望ましい。ただし、原料ガスであるTMG、TMA及びNH3をMOCVD反応槽から除去しきるために十分な長さであることが必要である。また、MOCVD装置の単結晶基板10を保持するためのベンチの熱容量の大きさに依存するので、このベンチの熱容量ができるだけ小さくなるように工夫する必要がある。1,070℃から700℃まで降下するまでの時間T0は、一般に、10分程度必要である。
【００３７】
単結晶基板10の温度が700℃に達したら、表面保護膜20であるSiN膜を熱CVD法で形成する。具体的には、反応ガスの圧力が10〜1000Pa（パスカル）である減圧CVD法を採用し、反応ガスとしてジクロルシラン（SiH2Cl2）とNH3とを用いた。この第4工程は10分かけて行ない、表面保護膜20としてのSiN膜が3 nmから5nm範囲内の厚みとなるように形成した。表面保護膜20の厚みは、3 nmから5nmが好ましく、空乏層がキャリア注入層16に形成されるように、厚くとも20 nm以内としなければならない。図2(A)において、この第4工程をSiNと表示してある。
【００３８】
以上説明したように、この発明の第1工程から第4工程を経て形成される表面保護膜20は、熱CVD法で形成される。したがって、熱CVD法で表面保護膜20の形成が開始される初期の段階でキャリア注入層16の上面が損傷されない。また、上述したように、キャリア注入層16の形成が終了する第3工程が終了してから、表面保護膜20を形成するための第4工程が開始されるまでの時間は10分である（図2(A)においてT0と示してある。）。この間、単結晶基板10であるSiC基板は、1070℃から700℃まで変化しているので、キャリア注入層16の表面からは、その構成原子であるAl、Ga及びN原子が一部離脱しているはずである。しかしながら、第3工程が終了してから第4工程が開始されるまでの時間が10分と短いため、キャリア注入層16の表面から構成原子が離脱することに起因するキャリア注入層16と表面保護膜20との界面に形成される界面準位の密度は、HEMTの特性に悪影響を与える程度に達しないものと推察される。
【００３９】
ここで、従来の方法で単結晶基板10に、格子緩和層12、チャネル層14、キャリア注入層16及び表面保護膜20を形成する例を、図2(B)を参照して説明する。格子緩和層12、チャネル層14及びキャリア注入層16を形成する工程は、この第1実施例と同様である。
【００４０】
異なる点は、キャリア注入層16であるAlGaN層を形成し終えた後20分（図2(B)においてT1と示してある。）かけて室温25℃まで下げた上で、MOCVD装置から格子緩和層12、チャネル層14及びキャリア注入層16が形成されている単結晶基板10を取り出している点である。そして、格子緩和層12、チャネル層14及びキャリア注入層16が形成されている単結晶基板10を、熱CVDを実施するための減圧CVD装置に装填して、10分（図2(B)においてT2と示してある。）かけてSiN膜の形成温度である700℃まで昇温して、表面保護膜20であるSiN膜を形成している点である。
【００４１】
図2(B)において、単結晶基板10を取り出してから減圧CVD装置に装填するまでの間に相当する時間軸の部分を切断して示してある。これは、単結晶基板10を取り出してから熱CVDを実施するための減圧CVD装置に装填するまでの時間は任意に設定できるからである。また、表面保護膜20を形成する工程は、キャリア注入層16を形成し終えて、MOCVD装置から単結晶基板10を取り出すまでの工程とは独立した工程であるからである。そのため、表面保護膜20を形成する工程を開始する時刻を0分として、表面保護膜20を形成する工程時間軸(横軸)の目盛りは括弧を付して表現してある。
【００４２】
図2(B)を参照して説明した従来方法のように、キャリア注入層16の形成が終了した後、単結晶基板10の温度を室温まで下げてから取り出して、熱CVD装置に装着して再度室温から熱CVDが実現可能な温度700℃まで昇温して表面保護膜20の形成を開始するまでの時間は、図2(B)に示したように30分である。即ち、この時間は図2(B)においてT1+ T2で与えられる時間に等しい。この時間は、上述の本願の第1実施例における第3工程が終了してから第4工程が開始されるまでの時間T0が10分であったことと比較すると4倍の長さである。
【００４３】
キャリア注入層16の表面からその構成原子が離脱することに起因するキャリア注入層16と表面保護膜20との界面に形成される界面準位の密度は、HEMTの特性に悪影響を与える程度に十分達するものと推察される。また、この発明のIII族窒化物半導体HEMTの製造方法によれば、上述したように、第4工程が終了するまでキャリア注入層16が大気に触れることはない。
【００４４】
したがって、既述したように、AlGaN膜を構成しているNやGaあるいはAl等の原子がエピタキシャル成長層から脱離することに起因する界面準位の発生、及び酸化や汚染に起因する界面準位の発生を抑えることができる。すなわち、この実施例に示した製造方法で製造されたHEMTは、界面準位に起因する電気的特性劣化が起こりにくい。
【００４５】
次に、格子緩和層12、チャネル層14、キャリア注入層16及び表面保護膜20が形成されている単結晶基板10を加工してHEMTを形成するための工程について説明する。以下で説明する工程は、既に知られているHEMTの製造方法に則った方法であるので、HEMTの製造技術に関して通常の知識を有する者にとって周知である、フォトリソグラフィ工程あるいはイオンインプランテーション工程等を実施するための従来技術に属する説明は省略する。
【００４６】
図1(B)を参照して、素子分離のための高抵抗層をイオン注入法によって形成する第5工程を説明する。図1(B)に示すようにHEMTを形成する領域を覆うように第1フォトレジスト膜24を形成する。それに引き続いて第1フォトレジスト膜24で覆われていない領域を、Arイオンを用いたイオンインプランテーションによって高抵抗領域22を形成する。高抵抗領域22は素子分離層として機能する部分である。高抵抗領域22を形成し終えたら、第1フォトレジスト膜24を除去して洗浄を行なう。
【００４７】
図1(C)及び(D)を参照して、オーミック電極を形成する第6工程を説明する。図１(C)に示すように、ゲート電極を中心とするチャネルが形成される領域の直上の表面保護膜20、及び素子分離のための高抵抗領域22の直上に形成されている表面保護膜20の一部を覆うように第2フォトレジスト膜28を形成する。そして第2フォトレジスト膜28で覆われていない領域の表面保護膜20としてのSiN膜をフッ化水素酸等のエッチング液でエッチングして除去する。その後、オーミック電極材料である、TiとAlとが交互に積層された多層膜を真空蒸着法で形成し、第2フォトレジスト膜28を除去する。第2フォトレジスト膜28を除去すると、第2フォトレジスト膜28の表面に形成されたTiとAlとが交互に積層された多層膜も同時に除去される（リフトオフ法)。引き続いてアニール処理をして、オーミック電極が形成される。即ち、以上の工程を終了することによって、図1(D)に示すようにオーミック電極30が形成される。
【００４８】
次に、図1(E)及び(F)を参照して、ゲート電極をキャリア注入層上に形成する第7の1工程を説明する。図1(E)に示すように、ゲート電極を形成する表面保護膜20の表面部分を除き、これ以外の部分を覆うように第3フォトレジスト膜34を形成する。そして、第3フォトレジスト膜34で覆われていない領域の表面保護膜20をフッ化水素酸等のエッチング液でエッチングするか、反応性イオンエッチング（RIE: Reactive Ion Etching）で除去する。続いてゲート電極材料であるNiを真空蒸着する。こうすると、第3フォトレジスト膜34の上面及びエッチング除去された表面保護膜20が形成されていた領域の直下のキャリア注入層16の上面にNi薄膜が形成される。
【００４９】
この後、第3フォトレジスト膜34を除去すると、第3フォトレジスト膜34の上面に形成されたNi薄膜も同時に除去され（リフトオフ法）、図1(F)に示すようにゲート電極36が形成される。図3に、第1実施例の方法で製造されたHEMTの概略的断面図を示す。図3に示されているように、第1実施例で説明した方法で作成されるHEMTは、ゲート電極36がキャリア注入層16に接して形成されているので、ショットキー接合のゲートとなっている。この実施例でチャネル層14の素材として採用したGaNはバンドギャップがSiやGaAsに比べて大きいので、絶縁破壊電界強度が高い。
【００５０】
また、チャネル層14とキャリア注入層16とのヘテロ接合では自発分極と界面応力に起因するピエゾ分極によって、高濃度の高い移動度を有する2次元電子ガス18がチャネル層14内に形成される。すなわち、チャネル層14とキャリア注入層16が形成されることによって、HEMTとして動作する際にチャネル層14とキャリア注入層16との界面に近いチャネル層内の薄い層状の範囲18に2次元電子ガスが閉じ込められる。このことによって、III族窒化物半導体HEMTは、高電圧高電流でしかも高周波動作が実現される。
【００５１】
この発明の方法で製造すれば、上述のキャリア注入層16と表面保護膜20との界面に形成される界面準位に起因する電気的特性劣化が起こりにくく、しかも上述した高電圧高電流でしかも高周波動作が実現されるという特長を具えたIII族窒化物半導体HEMTを製造できる。
【００５２】
（第2実施例）
図4(A)から(F)を参照して、この発明の第2実施例のIII族窒化物半導体HEMTの製造方法を説明する。上述の第1実施例の方法と異なる点は、ゲート電極を形成する工程だけである。すなわち、第1実施例では第7の1工程において、ゲート電極をキャリア注入層上に形成したが、第1実施例では第7の2工程において、ゲート電極を表面保護膜上に形成する点である。このことによって、第1実施例で製造されたHEMTがショットキー接合構造のゲート電極を有するHEMTであったのに対して、第2実施例で製造されるHEMTは金属-絶縁体-半導体(MIS: Metal-Insulator-Semiconductor)構造のゲート電極を有することが特徴である。ショットキー接合構造のゲート電極にくらべてMIS構造のゲート電極は、ゲートリーク電流が少ない点が特長である。
【００５３】
図4(A)から(D)に示す、第1工程から第4工程に関しては、第1実施例の方法と同一であるので、その説明を省略する。
【００５４】
図4(E)及び(F)を参照して、ゲート電極を表面保護膜20上に形成する第7の2工程を説明する。図4(E)に示すように、ゲート電極を形成する表面保護膜20の表面部分を除き、これ以外の部分を覆うように第3フォトレジスト膜34を形成する。続いてゲート電極素材32であるNi膜を真空蒸着する。こうすると、第3フォトレジスト膜34の上面及び第3フォトレジスト膜34が形成されていない領域の表面保護膜20の上面にNi薄膜が形成される。
【００５５】
この後、第3フォトレジスト膜34を除去すると、第3フォトレジスト膜34の上面に形成されたNi薄膜も同時に除去され（リフトオフ法）、図4(F)に示すようにゲート電極36が形成される。図5に、第1実施例の方法で製造されたHEMTの概略的断面図を示す。図5に示されているように、第2実施例で説明した方法で作成されるHEMTは、ゲート電極36が表面保護膜20に接して形成されているので、MIS構造のゲート電極となっている。
【００５６】
以上説明したように、この発明のIII族窒化物半導体HEMTの製造方法によれば、ショットキー接合構造のゲート電極を有するHEMTでも、MIS構造のゲート電極を有するHEMTでも、製造することが可能である。
【００５７】
なお、第1及び第2実施例において、第4工程で形成した表面保護膜としてSiN膜を採用したが、SiN膜に限らず酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸窒化アルミニウム膜、酸化ガリウム膜、窒化ガリウム膜、酸窒化ガリウム膜等から選択された何れか一つあるいは複数を表面保護膜として採用してもよい。これらの膜は、その形成方法が広く知られているからである。
【産業上の利用可能性】
【００５８】
この発明の表面保護膜形成工程で形成される表面保護膜は、化学反応を阻止するために表面を覆う封止層としての役割を果たすパッシベーション膜(passivation layer)としても利用可能である。したがって、この発明の表面保護膜形成工程は、MESトランジスタ(MESFET: Metal-Semiconductor-Field-Effect-Transistor)、ジャンクション型電界効果トランジスタ（J-FET: Junction Field Effect Transistor）及び静電誘導トランジスタ（SIT: Static-Induction Transistor）等の半導体素子が具えるパッシベーション膜を形成するための製造工程として利用することが可能である。また、この発明の表面保護膜形成工程で形成される表面保護膜は絶縁体であるので、表面保護膜形成工程は、MIS構造半導体素子が有する絶縁体膜を形成するための工程としても利用可能である。
【図面の簡単な説明】
【００５９】
【図１】第1実施例のHEMTの製造方法の各工程段階で得られる構造体の概略的断面図である。
【図２】エピタキシャル成長層及び表面保護膜の成長温度と成長時間の関係を表す図である。
【図３】第1実施例の方法で製造されたHEMTの概略的断面図である。
【図４】第2実施例のHEMTの製造方法の各工程段階で得られる構造体の概略的断面図である。
【図５】第2実施例の方法で製造されたHEMTの概略的断面図である。
【符号の説明】
【００６０】
10：単結晶基板
12：格子緩和層
14：チャネル層
16：キャリア注入層
18：2次元電子ガス
20：表面保護膜
22：高抵抗領域
24：第1フォトレジスト膜
26：イオン流
28：第2フォトレジスト膜
30：オーミック電極
32：ゲート電極素材
34：第3フォトレジスト膜
36：ゲート電極
【図１】
2007227449.tif 000003
【図２】
2007227449.tif 000004
【図３】
2007227449.tif 000005
【図４】
2007227449.tif 000006
【図５】
2007227449.tif 000007