(57)【要約】【課題】  ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路、情報再生装置、電子機器等を提供する。【解決手段】  クロック生成回路２００は、周波数ｆＨを有する入力クロックiclkに基づいて、第１の出力クロック及び周波数ｆ０を有する第２の出力クロックを生成する。クロック生成回路２００は、前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含む。【選択図】      図３
2007300450.tif 000002
【特許請求の範囲】
【請求項１】
周波数ｆＨを有する入力クロックに基づいて、第１の出力クロック及び周波数ｆ０を有する第２の出力クロックを生成するためのクロック生成回路であって、
前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、
前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、
前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含むことを特徴とするクロック生成回路。
【請求項２】
請求項１において、
ｄ１×ｄ２が、［ｆＨ／ｆ０］（［ｘ（ｘは実数）］はｘを超えない最大の整数値）又は（［ｆＨ／ｆ０］＋１）であり、（１／ｆ０−（ｄ１×ｄ２）／ｆＨ）＝Ｍ／Ｎ（Ｎ、Ｍは正の整数）で、（ｄ１×ｄ２）／ｆＨ・Ｎ／Ｍ＝ｎ／ｍ（ｎ、ｍは正の整数）としたとき、
前記間引き制御部が、
前記入力クロックを、ｎ×（ｄ１×ｄ２）クロックごとに、ｍ×（ｄ１×ｄ２）クロックを間引くように制御することを特徴とするクロック生成回路。
【請求項３】
請求項１又は２において、
前記第１の分周カウンタから出力されるクロック、又は前記第１の分周カウンタから出力されるクロックを間引いたクロックを、前記第１の出力ロックとして出力するクロック間引き部を含むことを特徴とするクロック生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の分周カウンタが、
前記間引き制御部からの制御に基づいて前記入力クロックを間引き、間引き後のクロックを分周比ｅ１（ｅ１は２以上の整数）で分周する間引き分周カウンタと、
前記間引き分周カウンタで分周されたクロックを、分周比ｅ２（ｅ２＝ｄ１／ｅ１）で分周する分周回路とを含むことを特徴とするクロック生成回路。
【請求項５】
請求項４において、
前記間引き制御部が、
前記第２の出力ロックに基づいて間引き周期に対応するカウント数をカウントする間引きカウンタと、
前記間引きカウンタにより間引き周期に対応するカウント数がカウントされたことを条件に間引きパルスを発生させる間引きパルス発生回路とを含み、
前記間引き分周カウンタが、
前記間引きパルスが入力されない状態では、分周比ｅ１で分周されるクロックを生成し、
前記間引きパルスが入力された状態では、分周比（ｅ１−１）で分周されたクロックを生成すること特徴とするクロック生成回路。
【請求項６】
請求項５において、
前記間引き分周カウンタが、
前記入力クロックに基づいてカウントアップし、カウント値がｅ１となったときにカウント値が初期化されるカウンタを含み、
前記間引きパルスが入力されない状態では、前記カウンタのカウント値に１を加算し、
前記間引きパルスが入力された状態では、前記カウンタのカウント値に２を加算することを特徴とするクロック生成回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第２のクロックが、サンプリングクロックであり、
前記第１のクロックが、前記サンプリングクロックによりサンプリングされたデータの転送同期クロックとなる基本クロックであることを特徴とするクロック生成回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
ｄ２が、３２以上５０の範囲の整数であることを特徴とするクロック生成回路。
【請求項９】
受信した放送信号に含まれる音声データの再生処理を行うための情報再生装置であって、
所与の入力クロックに基づいて前記第１及び第２の出力クロックを出力する請求項１乃至８のいずれか記載のクロック生成回路と、
前記音声データを前記第２の出力クロックでサンプリングしたデータを、前記第１の出力クロックに同期して音声出力部に出力する音声再生処理部とを含むことを特徴とする情報再生装置。
【請求項１０】
前記放送信号から希望信号を抽出するためのチューナと、
前記チューナによって抽出された希望信号が供給される請求項９記載の情報再生装置とを含むことを特徴とする電子機器。
【請求項１１】
周波数ｆＨを有する入力クロック又は該入力クロックを間引いたクロックを第１の分周比で分周した第１の出力クロックを生成する第１の分周カウンタと、
前記第１の出力クロックを第２の分周比で分周し前記第２の出力クロックを生成する第２の分周カウンタと、
前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される入力クロックの間引き制御を行う間引き制御部とを含み、周波数ｆＡを有する第１の出力クロック及び周波数ｆ０を有する第２の出力クロックを生成するためのクロック生成回路の設計方法であって、
［ｆＨ／ｆ０］（［ｘ（ｘは実数）］はｘを超えない最大の整数値）である全体分周比パラメータＤｆ（Ｄｆは正の整数）を求め、
［ｆＨ／ｆａ］を前記第１の分周比ｄ１（ｄ１は正の整数）として前記第１の分周カウンタの分周比を決定し、
Ｄｆ／ｄ１を前記第２の分周比として前記第２の分周カウンタの分周比を決定することを特徴とするクロック生成回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路、情報再生装置、電子機器及びクロック生成回路の設計方法に関する。
【背景技術】
【０００２】
地上アナログ放送に替わって登場する地上デジタル放送では、画像及び音声の高品質化に加えて種々の新サービスの提供に期待が寄せられている。地上デジタル放送の導入によって新たに提供されるサービスの１つに、携帯端末向けサービスとして、いわゆる「１セグメント放送」がある。「１セグメント放送」では、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式で変調されたデジタル変調波をＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調方式で多重化することで、携帯端末の移動時でも安定した放送受信が可能となる。
【０００３】
「１セグメント放送」では、音声データの符号化方式として、ＭＰＥＧ（Moving Picture Experts Group）−２ＡＡＣ（Advanced Audio Coding：高能率オーディオ符号化方式）が採用されている。ＭＰＥＧ−２ＡＡＣのパラメータのうち「１セグメント放送」で用いられるパラメータとして、例えばサンプリング周波数が４８ｋＨｚ（キロヘルツ）、４４．１ｋＨｚ、３２ｋＨｚ等が規格化されている。そのため、「１セグメント放送」の受信を行う携帯電話機等の電子機器では、複数の周波数のサンプリングクロックを生成する必要がある。
【０００４】
通常のシステムでは上記のサンプリング周波数に誤差が生じていても、それほど問題になることはない。ところが、「１セグメント放送」のような放送の場合、サンプリングクロックの周波数の誤差が蓄積されてしまい、所定のタイミングで辻褄を合わせるためのタイミング調整が必要になってしまう。そのため、制御及び構成を複雑化させてしまう。
【０００５】
そこで、一般的には、上述のような複数のサンプリング周波数を高精度で生成するためにＰＬＬ（Phase Locked Loop：位相同期回路）が用いられる。例えば特許文献１には、ＰＬＬを用いてクロックを生成するシステムが開示されている。
【特許文献１】特開平８−２３７２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＰＬＬは消費電流が多い。また、１つのＰＬＬで上記の複数のサンプリング周波数を生成することは困難であり、上記のサンプリング周波数毎に設けると、消費電流の増大及びコスト高を招く。更に、上記の複数のサンプリングクロックを生成するために、高い周波数を有する複数の逓倍用のクロックを用意する必要があり、より一層の消費電流の増大及びコスト高を招くことになる。
【０００７】
以上のように、ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路の提供が望まれる。このようなクロック生成回路は、「１セグメント放送」を受信する携帯電話機に限らず、現在ＰＬＬを用いる携帯端末のすべてに共通する課題である。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路、情報再生装置、電子機器及びクロック生成回路の設計方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、
周波数ｆＨを有する入力クロックに基づいて、第１の出力クロック及び周波数ｆ０を有する第２の出力クロックを生成するためのクロック生成回路であって、
前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、
前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、
前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含むクロック生成回路に関係する。
【００１０】
また本発明に係るクロック生成回路では、
ｄ１×ｄ２が、［ｆＨ／ｆ０］（［ｘ（ｘは実数）］はｘを超えない最大の整数値）又は（［ｆＨ／ｆ０］＋１）であり、（１／ｆ０−（ｄ１×ｄ２）／ｆＨ）＝Ｍ／Ｎ（Ｎ、Ｍは正の整数）で、（ｄ１×ｄ２）／ｆＨ・Ｎ／Ｍ＝ｎ／ｍ（ｎ、ｍは正の整数）としたとき、
前記間引き制御部が、
前記入力クロックを、ｎ×（ｄ１×ｄ２）クロックごとに、ｍ×（ｄ１×ｄ２）クロックを間引くように制御することができる。
【００１１】
また本発明に係るクロック生成回路では、
前記第１の分周カウンタから出力されるクロック、又は前記第１の分周カウンタから出力されるクロックを間引いたクロックを、前記第１の出力ロックとして出力するクロック間引き部を含むことができる。
【００１２】
また本発明に係るクロック生成回路では、
前記第１の分周カウンタが、
前記間引き制御部からの制御に基づいて前記入力クロックを間引き、間引き後のクロックを分周比ｅ１（ｅ１は２以上の整数）で分周する間引き分周カウンタと、
前記間引き分周カウンタで分周されたクロックを、分周比ｅ２（ｅ２＝ｄ１／ｅ１）で分周する分周回路とを含むことができる。
【００１３】
また本発明に係るクロック生成回路では、
前記間引き制御部が、
前記第２の出力ロックに基づいて間引き周期に対応するカウント数をカウントする間引きカウンタと、
前記間引きカウンタにより間引き周期に対応するカウント数がカウントされたことを条件に間引きパルスを発生させる間引きパルス発生回路とを含み、
前記間引き分周カウンタが、
前記間引きパルスが入力されない状態では、分周比ｅ１で分周されるクロックを生成し、
前記間引きパルスが入力された状態では、分周比（ｅ１−１）で分周されたクロックを生成することができる。
【００１４】
また本発明に係るクロック生成回路では、
前記間引き分周カウンタが、
前記入力クロックに基づいてカウントアップし、カウント値がｅ１となったときにカウント値が初期化されるカウンタを含み、
前記間引きパルスが入力されない状態では、前記カウンタのカウント値に１を加算し、
前記間引きパルスが入力された状態では、前記カウンタのカウント値に２を加算することができる。
【００１５】
また本発明に係るクロック生成回路では、
前記第２のクロックが、サンプリングクロックであり、
前記第１のクロックが、前記サンプリングクロックによりサンプリングされたデータの転送同期クロックとなる基本クロックであってもよい。
【００１６】
また本発明に係るクロック生成回路では、
ｄ２が、３２以上５０の範囲の整数であってもよい。
【００１７】
上記のいずれかの発明によれば、ＰＬＬを用いることなく、低コスト且つ低消費電力で、第１及び第２の出力クロックを生成するクロック生成回路を提供することができるようになる。また、入力クロックを単純に分周するだけでは生成できないような周波数を有する第１及び第２の出力クロックを、低コスト且つ低消費電力で生成できる。
【００１８】
また本発明は、
受信した放送信号に含まれる音声データの再生処理を行うための情報再生装置であって、
所与の入力クロックに基づいて前記第１及び第２の出力クロックを出力する上記のいずれか記載のクロック生成回路と、
前記音声データを前記第２の出力クロックでサンプリングしたデータを、前記第１の出力クロックに同期して音声出力部に出力する音声再生処理部とを含む情報再生装置に関係する。
【００１９】
本発明によれば、ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路を含む情報再生装置を提供できる。
【００２０】
また本発明は、
前記放送信号から希望信号を抽出するためのチューナと、
前記チューナによって抽出された希望信号が供給される上記記載の情報再生装置とを含む電子機器に関係する。
【００２１】
本発明によれば、ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路を有する情報再生装置が適用された電子機器を提供できる。
【００２２】
また本発明は、
周波数ｆＨを有する入力クロック又は該入力クロックを間引いたクロックを第１の分周比で分周した第１の出力クロックを生成する第１の分周カウンタと、
前記第１の出力クロックを第２の分周比で分周し前記第２の出力クロックを生成する第２の分周カウンタと、
前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される入力クロックの間引き制御を行う間引き制御部とを含み、周波数ｆＡを有する第１の出力クロック及び周波数ｆ０を有する第２の出力クロックを生成するためのクロック生成回路の設計方法であって、
［ｆＨ／ｆ０］（［ｘ（ｘは実数）］はｘを超えない最大の整数値）である全体分周比パラメータＤｆ（Ｄｆは正の整数）を求め、
［ｆＨ／ｆａ］を前記第１の分周比ｄ１（ｄ１は正の整数）として前記第１の分周カウンタの分周比を決定し、
Ｄｆ／ｄ１を前記第２の分周比として前記第２の分周カウンタの分周比を決定するクロック生成回路の設計方法に関係する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２４】
１．  情報再生装置
図１に、本実施形態における情報再生装置が適用された放送受信端末の構成例のブロック図を示す。
【００２５】
例えば携帯電話機に適用される携帯型の放送受信端末１０（広義には電子機器）は、チューナ２０、情報再生装置１００、ＤＡＣ（Digital-to-Audio Converter）２２、スピーカ２４、表示ドライバ２６、表示パネル２８を含む。ＤＡＣ２２及びスピーカ２４は、音声出力部ということができる。表示ドライバ２６及び表示パネル２８は、映像出力部ということができる。
【００２６】
チューナ２０は、図示しないアンテナを介して受信された放送信号から希望する信号を抽出し、該信号を放送信号として情報再生装置１００に対して供給する。
【００２７】
情報再生装置１００は、チューナ２０からの放送信号に含まれる音声データの再生処理を行う。また情報再生装置１００は、チューナ２０からの放送信号に含まれる映像データの再生処理を行うことができる。
【００２８】
このような情報再生装置１００は、信号解析部１１０、クロック生成回路２００、入力クロック生成回路１２０、ＣＰＵ（Central Processing Unit）１３０、メモリ１４０、音声再生処理部１５０、映像再生処理部（画像再生処理部）１６０を含むことができる。
【００２９】
信号解析部１１０は、チューナ２０からの放送信号であるＴＳ（Transport Stream）から、映像データを生成するための映像用ＴＳパケット、音声データを生成するための音声用ＴＳパケット、映像用ＴＳパケット及び音声用ＴＳパケットを除くＴＳパケットを抽出し、メモリ１４０にバッファリングさせる。
【００３０】
クロック生成回路２００は、音声データをサンプリングするためのサンプリングクロックsclk（第１のクロック）と、サンプリングクロックsclkによりサンプリングされた音声データをＤＡＣ２２に転送するための転送同期クロックとなる基本クロックaclk（第２のクロック）を生成する。ここで、サンプリングクロックは、例えば４８ｋＨｚ、４４．１ｋＨｚ、又は３２ｋＨｚの周波数を有することができる。
【００３１】
入力クロック生成回路１２０は、入力クロックiclkを生成する。クロック生成回路２００は、ＰＬＬを用いることなく、入力クロックiclkに基づいて、上記の周波数を有するサンプリングクロックsclk及び基本クロックaclkを生成する。
【００３２】
音声再生処理部１５０は、メモリ１４０の記憶領域のうち音声用ＴＳパケット専用に設けられた記憶領域から音声用ＴＳパケットを読み出し、該音声用ＴＳパケットに基づいて音声データを生成する音声デコード処理を行う。より具体的には、音声再生処理部１５０は、ＭＰＥＧ−２ＡＡＣ（Advanced Audio Coding）の規格に従ったデコード処理を行う音声デコーダと、Ｉ２Ｓ（inter-IC sound）回路とを含むことができる。音声デコーダは、音声用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケットを生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を音声用ＥＳデータとし、該音声用ＥＳデータに対して上記のデコード処理を行う。
【００３３】
Ｉ２Ｓ回路は、Ｉ２Ｓバス規格に従ったシリアルクロックＳＣＫ、選択信号ＷＳ、シリアルデータＳＤを生成する。このＩ２Ｓ回路では、音声データをサンプリングクロックsclkでサンプリングしてシリアル化されたシリアルデータＳＤが、基本クロックaclkであるシリアルクロックＳＣＫに同期して転送される。
【００３４】
このような音声再生処理部１５０の機能は、図示しないメモリに格納されたプログラムを読み込んで実行するＣＰＵや専用のハードウェア回路によって実現される。
【００３５】
映像再生処理部１６０は、メモリ１４０の記憶領域のうち映像用ＴＳパケット専用に設けられた記憶領域から映像用ＴＳパケットを読み出し、該映像用ＴＳパケットに基づいて映像データを生成する映像デコード処理を行う。より具体的には、映像再生処理部１６０は、Ｈ．２６４／ＡＶＣ（Advanced Video Coding）の規格に従ったデコード処理を行う映像デコーダを含む。映像デコーダは、映像用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケットを生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を映像用ＥＳデータとし、該映像用ＥＳデータに対して上記のデコード処理を行う。
【００３６】
このような映像再生処理部１６０の機能は、図示しないメモリに格納されたプログラムを読み込んで実行するＣＰＵや専用のハードウェア回路によって実現される。
【００３７】
ＣＰＵ１３０は、例えばメモリ１４０に格納されたプログラムを読み込んで、該プログラムに従って情報再生装置１００の各部の機能の制御を司る。
【００３８】
ＤＡＣ２２は、デジタル信号である音声データをアナログ信号に変換し、スピーカ２４に供給する。スピーカ２４は、ＤＡＣ２２からのアナログ信号に対応した音声出力を行う。
【００３９】
表示ドライバ２６は、映像データに基づいて表示パネル（広義には電気光学装置）２８を駆動する。より具体的には、表示パネル２８は、複数の走査線、複数のデータ線、各画素が各走査線及び各データ線により特定される複数の画素を有し、表示パネル２８として液晶表示（Liquid Crystal Display）パネルを採用できる。表示ドライバ２６は、複数の走査線を走査する走査ドライバの機能と、該映像データに基づいて複数のデータ線を駆動するデータドライバの機能とを有する。
【００４０】
以上のように、情報再生装置１００は、入力クロックiclkに基づいて基本クロックaclk及びサンプリングクロックsclkを出力するクロック生成回路２００と、音声データをサンプリングクロックsclkでサンプリングしたデータを、基本クロックaclkに同期して音声出力部に出力する音声再生処理部１５０とを含むことができる。
【００４１】
更に、放送受信端末１０は、情報再生装置１００と、チューナ２０とを含むことができる。
【００４２】
図２に、図１の入力クロック生成回路１２０の構成例のブロック図を示す。
【００４３】
入力クロック生成回路１２０は、発振回路１２２と、ＰＬＬ回路１２４とを含む。発振回路１２２には、発振振動子１２６が接続される。発振回路１２２の発振出力は、ＰＬＬ回路１２４に供給される。ＰＬＬ回路１２４は、発振回路１２２からの発振出力を所定の逓倍比で逓倍した後に分周等を行って、周波数ｆＨを有する入力クロックiclkを生成することができる。
【００４４】
こうして生成される入力クロックｆＨは、クロック生成回路２００に供給される。
【００４５】
図３に、図１のクロック生成回路２００の構成例のブロック図を示す。
【００４６】
図３において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００４７】
クロック生成回路２００は、周波数制御分周カウンタ（広義には第１の分周カウンタ）２１０と、分周カウンタ（広義には第２の分周カウンタ）２２０と、クロック間引き部２３０と、間引き制御部２４０とを含む。
【００４８】
周波数制御分周カウンタ２１０は、入力クロックiclk又は該入力クロックiclkを間引いたクロックを第１の分周比ｄ１（ｄ１は正の実数）で分周した基本クロックaclkを生成する。なお、第１の分周比ｄ１は、正の整数であることが望ましい。
【００４９】
分周カウンタ２２０は、基本クロックaclkを第２の分周比ｄ２（ｄ２は正の実数）で分周しサンプリングクロックsclkを生成する。なお、第２の分周比ｄ２は、正の整数であることが望ましい。ここで、経験則から、基本クロックaclkとサンプリングクロックsclkの周波数の関係と回路規模との関係で、ｄ２は、３２〜５０の間であることが望ましい。
【００５０】
間引き制御部２４０は、サンプリングクロックsclkに基づいて、周波数制御分周カウンタ２１０で分周される入力クロックiclkの間引き制御を行う。より具体的には、ｄ１×ｄ２が［ｆＨ／ｆ０］（［ｘ（ｘは実数）］はｘを超えない最大の整数値）又は（［ｆＨ／ｆ０］＋１）であり、（１／ｆ０−（ｄ１×ｄ２）／ｆＨ）＝Ｍ／Ｎ（Ｎ、Ｍは正の整数）で、（ｄ１×ｄ２）／ｆＨ・Ｎ／Ｍ＝ｎ／ｍ（ｎ、ｍは正の整数）としたとき、間引き制御部２４０が、入力クロックiclkを、ｎ×（ｄ１×ｄ２）クロックごとに、ｍ×（ｄ１×ｄ２）クロックを間引くように制御する。
【００５１】
ここで、Ｄｆ＝ｄ１×ｄ２の値は［ｆＨ／ｆ０］である。また、基本クロックaclkの周波数をｆａとすると、第１の分周比ｄ１は［ｆＨ／ｆａ］として求められる。その結果、第２の分周比ｄ２は、Ｄｆ／ｄ１として求められる。
【００５２】
こうすることで、周波数ｆＨを有する１つの入力クロックiclkに基づいて、周波数ｆ０を有するサンプリングクロックsclkを生成すると共に、周波数ｆＨ、ｆ０以外の周波数を有する基本クロックoclkを生成することができる。しかも、サンプリングクロックsclkによりサンプリングされたデータを転送する場合に、該データの転送同期クロックとなる基本クロックaclkとして生成できる。
【００５３】
なお、転送同期クロックは、例えば周波数ｆ０よりも高い周波数を有し、所定の期間内に任意のパルスを有していればよい。
【００５４】
そのため、本実施形態では、クロック生成回路２００が、クロック間引き部２３０を含むことができる。この場合、クロック間引き部２３０で間引きされたクロックが、基本クロックaclkとして出力される。このようなクロック間引き部２３０は、周波数制御分周カウンタ２１０からクロックoclk、又は周波数制御分周カウンタ２１０から出力されるクロックoclkを間引いたクロックを、基本クロックaclkとして出力する。なお、クロック間引き部２３０の機能を、周波数制御分周カウンタ２１０又は分周カウンタ２２０に持たせてもよい。
【００５５】
これにより、サンプリングクロックsclkによりサンプリングされたデータの転送同期クロックとして、所定の期間内に任意のパルスを有する基本クロックaclkを生成することができる。
【００５６】
このようなクロック生成回路２００によって生成される基本クロックaclk及びサンプリングクロックsclkは、音声再生処理部１５０に供給される。
【００５７】
音声再生処理部１５０は、出力データラッチ部１５２と、Ｉ２Ｓ回路１５４とを含むことができる。出力データラッチ部１５２は、音声再生処理部１５０の音声デコーダのデコード処理によって生成された音声データを、サンプリングクロックsclkによりデータラッチする。Ｉ２Ｓ回路１５４は、シリアルクロックＳＣＫとして基本クロックaclkを用いて、出力データラッチ部１５２でラッチされたデータを音声出力部に転送する制御を行う。
【００５８】
Ｉ２Ｓ回路１５４は、Ｉ２Ｓバス規格に従ったシリアルクロックＳＣＫ、選択信号ＷＳ、シリアルデータＳＤを生成する。このＩ２Ｓ回路は、少なくとも音声データをサンプリングクロックsclkで受け取り、Ｉ２Ｓバス規格に従ったシリアルクロックＳＣＫ、選択信号ＷＳ、シリアルデータＳＤを出力する。
【００５９】
図４に、図３のＩ２Ｓ回路１５４の構成例のブロック図を示す。
【００６０】
Ｉ２Ｓ回路１５４は、出力制御部１７０と、左用データレジスタ１７２と、右用データレジスタ１７４と、シフトレジスタ１７６とを含む。
【００６１】
出力制御部１７０は、基本クロックaclkであるシリアルクロックＳＣＫと選択信号ＷＳに基づいて左用データレジスタ１７２又は右用データレジスタ１７４のデータを読み出す制御を行う。左用データレジスタ１７２には、音声の左側の音声データが保持される。右用データレジスタ１７４には、音声の右側の音声データが保持される。シフトレジスタ１７６には、左用データレジスタ１７２又は右用データレジスタ１７４の音声データを、シリアルクロックＳＣＫに同期してシフトし、そのシフト出力をシリアルデータＳＤとして出力する。
【００６２】
図５に、図４のＩ２Ｓ回路１５４の動作例のタイミング図を示す。
【００６３】
このように左用データレジスタ１７２又は右用データレジスタ１７４のデータがサンプリングクロックsclkによりサンプリングされ、選択信号ＷＳにより選択されたいずれか一方のデータが基本クロックaclkに同期してシリアルデータＳＤとして順次出力される。
【００６４】
２．  クロック生成回路
以下では、本実施形態におけるクロック生成回路２００の詳細な構成例について説明する。以下では、入力クロック生成回路１２０が、例えば放送局から２７ＭＨｚの精度で記述されるＰＣＲ（Program Clock Reference）と呼ばれる番組の基準時間情報を逓倍した５４ＭＨｚ（＝ｆＨ）の周波数を有する入力クロックiclkを生成するものとする。そして、クロック生成回路２００が、周波数４８ｋＨｚ、４４．１ｋＨｚ、３２ｋＨｚ（＝ｆ０）を有するサンプリングクロックsclkを生成するものとする。
【００６５】
また、以下では、ｄ１×ｄ２が［ｆＨ／ｆ０］であるものとして説明するが、ｄ１×ｄ２が（［ｆＨ／ｆ０］＋１）であっても同様である。
【００６６】
図６に、本実施形態におけるクロック生成回路２００の第１の構成例の構成の概要を示す。図６において、図３と同一部分には同一符号を付し、適宜説明を省略する。
【００６７】
クロック生成回路２００は、周波数５４ＭＨｚを有する１種類の入力クロックiclkから、３種類の周波数を有するサンプリングクロックsclkを生成するために、サンプリングクロックsclkの周波数毎に、周波数制御分周カウンタ２１０、分周カウンタ２２０、クロック間引き部２３０及び間引き制御部２４０の各部が区分されている。そして、出力するサンプリングクロックsclkの周波数に対応したモード制御信号ＭＯＤＥに基づいて、周波数制御分周カウンタ２１０、分周カウンタ２２０、クロック間引き部２３０及び間引き制御部２４０の各部が動作するようになっている。このようなモード制御信号ＭＯＤＥは、例えば情報再生装置１００内のＣＰＵ１３０がクロック生成回路２００に対して設定する。
【００６８】
即ち、周波数制御分周カウンタ２１０が、４８ｋＨｚ用周波数制御分周カウンタ２１０−１、４４．１ｋＨｚ用周波数制御分周カウンタ２１０−２、３２ｋＨｚ用周波数制御分周カウンタ２１０−３を有し、モード制御信号ＭＯＤＥにより指定された１つの周波数制御分周カウンタが動作する。また分周カウンタ２２０が、４８ｋＨｚ用分周カウンタ２２０−１、４４．１ｋＨｚ用分周カウンタ２２０−２、３２ｋＨｚ用分周カウンタ２２０−３を有し、モード制御信号ＭＯＤＥにより指定された１つの分周カウンタが動作する。更に、クロック間引き部２３０は、４８ｋＨｚ用クロック間引き部２３０−１、４４．１ｋＨｚ用クロック間引き部２３０−２、３２ｋＨｚ用クロック間引き部２３０−３を有し、モード制御信号ＭＯＤＥにより指定された１つのクロック間引き部が動作する。
【００６９】
更に、間引き制御部２４０は、４４．１ｋＨｚ用間引き制御部２４０−２、３２ｋＨｚ用間引き制御部２４０−３を有し、モード制御信号ＭＯＤＥにより指定された１つの間引き制御部２４０が動作する。なお、４８ｋＨｚのサンプリングクロックsclkを生成する場合、後述するように入力クロックiclkを間引く必要がないため、間引き制御部２４０は、４８ｋＨｚ用間引き制御部２４０−１が省略された構成となっている。
【００７０】
本実施形態におけるクロック生成回路２００は、図６に示す第１の構成例の構成に限定されるものではない。
【００７１】
図７に、本実施形態におけるクロック生成回路２００の第２の構成例の構成の概要を示す。図７において、図３と同一部分には同一符号を付し、適宜説明を省略する。
【００７２】
第２の構成例では、クロック生成回路２００は、周波数５４ＭＨｚを有する１種類の入力クロックiclkから、３種類の周波数を有するサンプリングクロックsclkを生成するために、サンプリングクロックsclkの周波数毎に、図３のクロック生成回路が設けられている。そして、出力するサンプリングクロックsclkの周波数に対応したモード制御信号ＭＯＤＥに基づいて、各クロック生成回路で生成された基本クロックaclk及びサンプリングクロックsclkが１つずつ選択されるようになっている。
【００７３】
即ち、クロック生成回路２００は、４８ｋＨｚ用クロック生成回路２００−１、４４．１ｋＨｚ用クロック生成回路２００−２、３２ｋＨｚ用クロック生成回路２００−３を有する。４８ｋＨｚ用クロック生成回路２００−１、４４．１ｋＨｚ用クロック生成回路２００−２及び３２ｋＨｚ用クロック生成回路２００−３の各クロック生成回路は、図３に示すクロック生成回路と同様の構成を有している。
【００７４】
更にクロック生成回路２００は、セレクタＳＥＬ１、ＳＥＬ２を含む。セレクタＳＥＬ１は、４８ｋＨｚ用クロック生成回路２００−１、４４．１ｋＨｚ用クロック生成回路２００−２及び３２ｋＨｚ用クロック生成回路２００−３により生成されたサンプリングクロックの１つを、モード制御信号ＭＯＤＥに基づいて選択出力する。セレクタＳＥＬ２は、４８ｋＨｚ用クロック生成回路２００−１、４４．１ｋＨｚ用クロック生成回路２００−２及び３２ｋＨｚ用クロック生成回路２００−３により生成された基本クロックの１つを、モード制御信号ＭＯＤＥに基づいて選択出力する。
【００７５】
以下では、第２の構成例の各クロック生成回路の構成及び動作を説明する。
【００７６】
２．１  サンプリングクロック（４８ｋＨｚ）
図８に、周波数が４８ｋＨｚのサンプリングクロックを生成するクロック生成回路２００−１の構成例を示す。
【００７７】
図３の周波数制御分周カウンタ２１０に対応する周波数制御分周カウンタ２１０−１は、間引き分周回路（広義には、間引き分周カウンタ）２１２−１、分周回路２１４−１を含む。間引き分周回路２１２−１は、入力クロックiclkを分周比５（＝ｅ１（ｅ１は２以上の整数））で分周し、１０．８ＭＨｚの周波数を有するクロックを出力する。分周回路２１４−１は、間引き分周回路２１２−１の出力クロックを、分周比５（＝ｅ２＝ｄ１／ｅ１）で分周し、２１．６ＭＨｚの周波数を有するクロックを出力する。
【００７８】
図３の分周カウンタ２２０に対応する分周カウンタ２２０−１は、分周回路２２２−１、２２４−１を含む。分周回路２２２−１は、分周比５で、周波数制御分周カウンタ２１０−１からのクロックを分周し、４３２ｋＨｚの周波数を有するクロックを生成する。分周回路２２４−１は、分周比９で、分周回路２２２−１からのクロックを分周し、４８ｋＨｚの周波数を有するサンプリングクロックsclkを生成する。
【００７９】
このように、図８の構成では、周波数制御分周カウンタ２１０−１において入力クロックiclkを間引くことなく、４８ＭＨｚの周波数を有するサンプリングクロックsclkを生成することができる。
【００８０】
図３のクロック間引き部２３０に対応するクロック間引き部２３０−１は、周波数制御分周カウンタ２１０−１からの２．１６ＭＨｚの周波数を有するクロックを間引き、間引き後のクロックを基本クロックaclkとして出力する。
【００８１】
図９に、図８のクロック間引き部２３０−１の動作説明図を示す。
【００８２】
基本クロックaclkとサンプリングクロックsclkとの関係に着目すると、基本クロックaclkの１クロックの期間に、サンプリングクロックsclkが４５クロック存在する。図５に示すように、Ｉ２Ｓ回路１５４では、左用データ及び右用データの各データを１６ビットずつ転送するものとする。
【００８３】
クロック間引き部２３０−１は、図９に示すように、４５クロックのうち前半の１６パルスと後半の１６パルスのみを残し、残りのパルスを間引くように、周波数制御分周カウンタ２１０−１からのクロックを間引く制御を行う。
【００８４】
これにより、４８ｋＨｚの周波数を有するサンプリングクロックsclkでサンプリングされたデータを、Ｉ２Ｓ回路１５４において、基本クロックaclkに同期させて転送させることができる。
【００８５】
２．２  サンプリングクロック（４４．１ｋＨｚ）
図１０に、周波数が４４．１ｋＨｚのサンプリングクロックを生成するクロック生成回路２００−２の構成例を示す。
【００８６】
図３の周波数制御分周カウンタ２１０に対応する周波数制御分周カウンタ２１０−２は、間引き分周回路（広義には、間引き分周カウンタ）２１２−２、分周回路２１４−２を含む。間引き分周回路２１２−２は、入力クロックiclkを分周比４（＝ｅ１）で分周する。分周回路２１４−２は、間引き分周回路２１２−２の出力クロックを、分周比９（＝ｅ２＝ｄ１／ｅ１）で分周する。
【００８７】
図３の分周カウンタ２２０に対応する分周カウンタ２２０−２は、分周回路２２２−２、２２４−２を含む。分周回路２２２−２は、分周比１７で、周波数制御分周カウンタ２１０−２からのクロックを分周する。分周回路２２４−２は、分周比２で、分周回路２２２−２からのクロックを分周する。
【００８８】
ここで、分周カウンタ２２０−２の出力がサンプリングクロックsclkとなるが、入力クロックiclkを上記の通り分周しても、４４．１ｋＨｚの周波数を得ることができない。
【００８９】
図１０において、周波数制御分周カウンタ２１０−２及び分周カウンタ２２０−２による分周比は、１２２４（＝４×９×１７×２）である。４４．１ｋＨｚのサンプリングクロックsclkの周波数をws、５４ＭＨｚの入力クロックiclkを１２２４分周した分周クロックの周波数をwsxとすると、各周波数は、以下のようになる。
【００９０】
ws = 44.1kHz      ・・・（１）
wsx= 54000k/1224 ≒ 44.1176kHz      ・・・（２）
従って、サンプリングクロックsclkと分周クロックとの周期の差Δwsは、次のように表される。
【００９１】
Δws = 1/ws-1/wsx = 1/(7×3×7×3×100)―17/(5×5×3×10k)
= 1/(7×7×3×3×5×5×10k）      ・・・（３）
そのため、ws/Δws=2500、wsx/Δws=2499となり、wsx/ws=2499/2500となる。
【００９２】
図１１に、サンプリングクロックと分周クロックの関係を示す。
【００９３】
図１１に示すように、分周クロックの２４９９クロック毎に、分周クロックを１クロック分だけ間引くことで、サンプリングクロックsclkの２５００クロック分のクロックパルスを発生させることができる。ここで、分周クロックの１クロックは、入力クロックiclkの１２２４クロック分に相当する。
【００９４】
このとき、入力クロックiclkのパルスのうち、間引きされるパルスは時間的に離れている方が好ましいので、パルスを間引きする周期を設定し、該周期ごとに、パルスを間引くことが望ましい。
【００９５】
ここで、ｄ１＝４×９＝３６、ｄ２＝１７×２＝３４とすると、Ｄｆ＝ｄ１×ｄ２＝１２２４となる。従って、（１／ｆ０−Ｄｆ／ｆＨ）は、以下の通りとなる。
【００９６】
１／ｆ０−Ｄｆ／ｆＨ＝Ｍ／Ｎ＝１／（７×７×３×３×５×５×１０ｋ）
そして、Ｄｆ／ｆＨ・Ｎ／Ｍ＝ｎ／ｍとすると、ｎ＝２４９９、ｍ＝１となる。そのため、５４ＭＨｚの周波数を有する入力クロックiclkを、２４９９×１２２４クロック毎に、１×１２２４回の割合で間引くということができる。
【００９７】
本実施形態では、間引き制御部２４０−２の制御により入力クロックiclkを間引くことで、５４ＭＨｚの周波数を有するクロックを単純に分周するだけでは得ることができない４４．１ｋＨｚの周波数を有するサンプリングクロックsclkを生成する。
【００９８】
そのため間引き制御部２４０−２は、間引きカウンタ２４２−２と、間引きパルス発生回路２４４−２を含む。
【００９９】
間引きカウンタ２４２−２は、入力クロックiclkのパルスを間引く周期をカウントする。間引きカウンタ２４２−２では、サンプリングクロックsclkをカウントし、そのカウント値が２４９９となるたびに出力パルスを発生させる。このカウント値は、２４９９となった後に初期化される。
【０１００】
間引きパルス発生回路２４４−２は、間引きカウンタ２４２−２により間引き周期に対応するカウント数がカウントされたことを条件に間引きパルスを発生させる。そして、間引きパルス発生回路２４４−２は、間引きカウンタ２４２−２でカウントされた周期で、所定の数の間引きパルスを発生させる。間引きパルス発生回路２４４−２では、間引きカウンタ２４２−２からの出力パルスが２回来る毎に１２２４回の割合で間引きパルスを発生させる。間引き分周回路２１２−１は、間引きパルス発生回路２４４−２からの間引きパルスを受けるたびに、入力クロックiclkを１クロック間引きする。
【０１０１】
そして間引き分周回路２１２−２は、間引きパルスが入力されない状態では、分周比ｅ１で分周されるクロックを生成し、間引きパルスが入力された状態では、分周比（ｅ１−１）で分周されたクロックを生成する。
【０１０２】
図１２に、間引きパルスに基づいてパルスを間引きする間引き分周カウンタの動作例のフロー図を示す。
【０１０３】
まず、間引き分周回路２１２−２は、分周比４（＝ｅ１）に対応した４進カウンタを有し、入力クロックiclkの入力（入力クロックiclkのパルスの立ち上がりエッジ又は立ち下がりエッジ）を待つ（ステップＳ１０：Ｎ）。間引き分周回路２１２−２は、入力クロックiclkが入力され（ステップＳ１０：Ｙ）、間引きパルス発生回路２４４−２からの間引きパルスが入力されないとき（ステップＳ１１：Ｎ）、４進カウンタのカウント値を１だけ進める（ステップＳ１２）。
【０１０４】
一方、ステップＳ１１において、間引きパルス発生回路２４４−２からの間引きパルスが入力されたとき（ステップＳ１１：Ｙ）、４進カウンタのカウント値を２だけ進める（ステップＳ１３）。４進カウンタのカウント値が０のときにカウント値を２に設定し、カウント値が１のときにカウント値を３に設定し、カウント値が２のときにカウント値を０に設定し、カウント値が３のときにカウント値を１に設定する。
【０１０５】
ステップＳ１２又はステップＳ１３の後、間引き分周回路２１２−２は、４進カウンタのカウントアップ後のカウント値が４以上であるか否かを判別する（ステップＳ１４）。カウントアップ後のカウント値が４以上であるとき（ステップＳ１４：Ｙ）、間引き分周回路２１２−２は、出力クロックを発生させ（ステップＳ１５）、４進カウンタのカウント値を初期化し（ステップＳ１６）、ステップＳ１０に戻る（リターン）。
【０１０６】
ステップＳ１４において、４進カウンタのカウント値が３以下のとき（ステップＳ１４：Ｎ）、ステップＳ１０に戻り（リターン）、次の入力クロックiclkの入力を待つ。
【０１０７】
このようにすれば、４進カウンタは、間引きパルスが入力されないとき、入力クロックiclkに基づいて、カウント値を０、１、２、３、０、１、・・・と進む。また、間引きパルスが入力されたとき、入力クロックiclkに基づいて、例えばカウント値を０、１、３、０、１、２、３、０、・・・と進めることができる。
【０１０８】
即ち、間引き分周回路２１２−２が、入力クロックiclkに基づいてカウントアップし、カウントアップ後のカウント値がｅ１となったときにカウント値が初期化されるカウンタを含むことができる。そして、間引きパルスが入力されない状態では、カウンタのカウント値に１を加算し、間引きパルスが入力された状態では、カウンタのカウント値に２を加算するということができる。
【０１０９】
なお図１２では、間引き分周カウンタの分周比が４であるものとして説明したが、該分周比が任意の整数であってもよい。
【０１１０】
このように間引き分周回路２１２−２を動作させることで、間引き制御部２４０−２は、間引きパルス発生回路２４４−２により発生させた間引きパルスを用いて入力クロックiclkを間引く制御を行うことができる。
【０１１１】
図１３に、図１０の間引きパルス発生回路２４４−２の構成例のブロック図を示す。
【０１１２】
間引きパルス発生回路２４４−２は、Ｄ型フリップフロップＤＦＦと、間引き周期レジスタ３００−２、周期カウンタ３０２−２、コンパレータ３０４−２、パルス発生回路３０６−２、間引き回数カウンタ３０８−２、間引き回数レジスタ３１０−２、コンパレータ３１２−２を含む。
【０１１３】
Ｄ型フリップフロップＤＦＦのデータ端子Ｄには、高電位側電源電圧ＶＤＤが供給されている。Ｄ型フリップフロップＤＦＦのクロック端子Ｃには、間引きカウンタ２４２−２からの出力パルスがスタートパルスＳＰとして入力される。Ｄ型フリップフロップＤＦＦの出力端子Ｑからはカウントイネーブル信号が出力される。
【０１１４】
周期カウンタ３０２−２は、Ｄ型フリップフロップＤＦＦからのカウントイネーブル信号がＨレベルのときに、入力クロックiclkに同期してカウント値をカウントアップする。周期カウンタ３０２−２のカウント値は、コンパレータ３０４−２に入力されると共に、該カウント値は間引きパルスにより初期化される。
【０１１５】
間引き周期レジスタ３００−２には、図１のＣＰＵ１３０により、間引き周期に対応した設定値ＲＡが設定される。コンパレータ３０４−２は、間引き周期レジスタ３００−２に設定された設定値ＲＡと周期カウンタ３０２−２のカウント値とを比較し、両者の値が一致したとき一致パルスをパルス発生回路３０６−２に出力する。
【０１１６】
パルス発生回路３０６−２は、コンパレータ３０４−２からの一致パルスが入力されたときに、所定のパルス幅を有する間引きパルスを発生させる。間引きパルスは、図１０の間引き分周回路２１２−２に供給されると共に、間引きパルス発生回路２４４−２の間引き回数カウンタ３０８−２にも供給される。
【０１１７】
間引き回数カウンタ３０８−２は、間引きパルスのパルス数をカウントする。
【０１１８】
間引き回数レジスタ３１０−２には、図１のＣＰＵ１３０により、間引き回数に対応した設定値ＲＢが設定される。コンパレータ３１２−２は、間引き回数レジスタ３１０−２に設定された設定値ＲＢと間引き回数カウンタ３０８−２のカウント値とを比較し、両者の値が一致したとき一致パルスをＤ型フリップフロップＤＦＦのリセット端子Ｒに出力する。
【０１１９】
なお、コンパレータ３１２−２は、図１のＣＰＵ１３０により制御されるイネーブル信号により、上述の機能のイネーブル制御が行われる。イネーブル信号によりディスエーブルが設定されたとき、コンパレータ３１２−２の出力は、常に非アクティブとなる。
【０１２０】
このような構成において、間引き周期レジスタ３００−２に「２」、間引き回数レジスタ３１０−２に「１２２４」を設定することで、間引きパルス発生回路２４４−２は、間引きカウンタ２４２−２からの出力パルスが２回来る毎に１２２４回の割合で間引きパルスを発生させることができる。
【０１２１】
図３のクロック間引き部２３０に対応する図１０のクロック間引き部２３０−２は、周波数制御分周カウンタ２１０−２からのクロックを間引き、間引き後のクロックを基本クロックaclkとして出力する。
【０１２２】
クロック間引き部２３０−２は、３４（＝１７×２）クロックのうち前半の１６パルスと後半の１６パルスのみを残し、残りのパルスを間引くように、周波数制御分周カウンタ２１０−２からのクロックを間引く制御を行う。
【０１２３】
これにより、４４．１ｋＨｚの周波数を有するサンプリングクロックsclkでサンプリングされたデータを、Ｉ２Ｓ回路１５４において、基本クロックaclkに同期させて転送させることができる。
【０１２４】
なお、図１０では、分周クロックの２４９９クロック毎に、分周クロックを１クロック分だけ間引いていたが、これに限定されるものではない。即ち、図１０では、分周クロックの２４９９（＝７×７×３×１７）クロック毎に、入力クロックiclkの１２２４（＝１７×３×８×３）クロックを間引く。そのため、分周クロックのクロック数と入力クロックiclkのクロック数との最大公約数である５１（＝１７×３）を考慮に入れると、分周クロック４９クロック毎に、入力クロックiclkを２４クロックだけ間引いてもよい。
【０１２５】
図１４に、周波数が４４．１ｋＨｚのサンプリングクロックを生成するクロック生成回路２００−２の他の構成例を示す。
【０１２６】
図１４において、図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１２７】
図１４のクロック生成回路２００−２が、図１０のクロック生成回路２００−２と異なる点は、間引き制御部２４０−２の構成である。間引き制御部２４０−２は、間引きカウンタ２４６−２と、間引きパルス発生回路２４８−２とを含む。
【０１２８】
間引きカウンタ２４６−２は、入力クロックiclkのパルスを間引く周期をカウントする。間引きカウンタ２４６−２では、サンプリングクロックsclkをカウントし、そのカウント値が４９となるたびに出力パルスを発生させる。このカウント値は、４９となった後に初期化される。
【０１２９】
間引きパルス発生回路２４８−２は、間引きカウンタ２４６−２でカウントされた周期で、所定の数の間引きパルスを発生させる。間引きパルス発生回路２４８−２では、間引きカウンタ２４６−２からの出力パルスが２回来る毎に２４回の割合で間引きパルスを発生させる。間引き分周回路２１２−１は、間引きパルス発生回路２４８−２からの間引きパルスを受けるたびに、入力クロックiclkを１クロック間引きする。
【０１３０】
間引きパルス発生回路２４８−２の機能は、図１３の構成において、間引き周期レジスタ３００−２に「２」を設定し、間引き回数レジスタ３１０−２に「２４」を設定することで実現される。
【０１３１】
２．３  サンプリングクロック（３２ｋＨｚ）
図１５に、周波数が３２ｋＨｚのサンプリングクロックを生成するクロック生成回路２００−３の構成例を示す。
【０１３２】
図３の周波数制御分周カウンタ２１０に対応する周波数制御分周カウンタ２１０−３は、間引き分周回路（広義には、間引き分周カウンタ）２１２−３を含む。間引き分周回路２１２−３は、入力クロックiclkを分周比７（＝ｅ１）で分周する。
【０１３３】
図３の分周カウンタ２２０に対応する分周カウンタ２２０−３は、分周回路２２２−３を含む。分周回路２２２−３は、分周比２４１で、周波数制御分周カウンタ２１０−３からのクロックを分周する。そして、分周回路２２２−３の内部ノードから基本クロックaclkが出力されるようになっている。
【０１３４】
ここで、分周カウンタ２２０−３の出力がサンプリングクロックsclkとなるが、入力クロックiclkを上記の通り分周しても、３２ｋＨｚの周波数を得ることができない。
【０１３５】
図１５において、周波数制御分周カウンタ２１０−３及び分周カウンタ２２０−３による分周比は、１６８７（＝７×２４１）である。３２ｋＨｚのサンプリングクロックsclkの周波数をws1、５４ＭＨｚの入力クロックiclkを１６８７分周した分周クロックの周波数をwsx1とすると、各周波数は、以下のようになる。
【０１３６】
Ws1 = 32kHz      ・・・（４）
Wsx1= 54000k/1687 ≒ 32.009kHz      ・・・（５）
従って、サンプリングクロックsclkと分周クロックとの周期の差Δws1は、次のように表される。
【０１３７】
Δws1 = 1/ws1-1/wsx1 = 1/(8×4×1000)―1687/(6×9×1000k)
= 8/(8×2×6×9×1000k）      ・・・（６）
そのため、ws1/Δws1=27000、wsx1/Δws1=26992となり、wsx1/ws1=26992/27000となる。
【０１３８】
図１６に、サンプリングクロックと分周クロックの関係を示す。
【０１３９】
図１６に示すように、分周クロックの２６９９２クロック毎に、分周クロックを８クロック分だけ間引くことで、サンプリングクロックsclkの２７０００クロック分のクロックパルスを発生させることができる。ここで、分周クロックの１クロックは、入力クロックiclkの１６８７クロック分に相当する。
【０１４０】
このとき、入力クロックiclkのパルスのうち、間引きされるパルスは時間的に離れている方が好ましいので、パルスを間引きする周期を設定し、該周期ごとに、パルスを間引くことが望ましい。
【０１４１】
ここで、ｄ１＝７、ｄ２＝２４１とすると、Ｄｆ＝ｄ１×ｄ２＝１６８７となる。従って、（１／ｆ０−Ｄｆ／ｆＨ）は、以下の通りとなる。
【０１４２】
１／ｆ０−Ｄｆ／ｆＨ＝Ｍ／Ｎ＝８／（８×２×６×９×１０００ｋ）
そして、Ｄｆ／ｆＨ・Ｎ／Ｍ＝ｎ／ｍとすると、ｎ＝３３７４、ｍ＝１となる。そのため、５４ＭＨｚの周波数を有する入力クロックiclkを、３３７４×１６８７クロック毎に、１×１６８７回の割合で間引くということができる。
【０１４３】
本実施形態では、間引き制御部２４０−３の制御により入力クロックiclkを間引くことで、５４ＭＨｚの周波数を有するクロックを単純に分周するだけでは得ることができない３２ｋＨｚの周波数を有するサンプリングクロックsclkを生成する。
【０１４４】
２６９９２は（１６８７×８）×２であるため、間引きパルス発生回路２４４−３は、サンプリングクロックsclkのパルスをスタートパルスＳＰとして、サンプリングクロックsclkの２クロック毎に、入力クロックiclkを１クロック間引くための間引きパルスを発生させる。間引き分周回路２１２−３は、間引きパルス発生回路２４４−３からの間引きパルスを受けるたびに、入力クロックiclkを１クロック間引きする。
【０１４５】
間引きパルス発生回路２４４−３の機能は、図１３において、間引き周期レジスタに「２」、イネーブル信号によりコンパレータ３１２をディスエーブル状態に設定することで実現される。
【０１４６】
図１７に、図１５の分周回路２２２−３の構成例のブロック図を示す。
【０１４７】
分周回路２２２−３は、７進カウンタ４００、３４進カウンタ４０２、コンパレータ４０４、３進カウンタ４０６、コンパレータ４０８、Ｄ型フリップフロップＤＦＦ１を含む。
【０１４８】
７進カウンタ４００は、周波数制御分周カウンタ２１０−３の出力クロックに同期してカウント値をカウントアップし、カウントアップ後のカウント値が７になったときにそのカウント値が０に戻るカウンタである。７進カウンタ４００の出力が、基本クロックaclkとなる。
【０１４９】
３４進カウンタ４０２は、基本クロックaclkに同期してカウント値をカウントアップする。３４進カウンタ４０２のカウント値は６ビットデータであり、上位５ビット目の信号がサンプリングクロックsclkとなる。
【０１５０】
コンパレータ４０４は、３４進カウンタ４０２のカウント値と「３４」とを比較し、両者の値が一致したときに一致パルスを発生させる。この一致パルスは、３進カウンタ４０６のイネーブル端子ＥＮに入力されると共に、Ｄ型フリップフロップＤＦＦ１のクロック端子Ｃに入力される。
【０１５１】
３進カウンタ４０６は、周波数制御分周カウンタ２１０−３からのクロックに同期してカウント値をカウントアップする。３進カウンタ４０６のカウント値は、コンパレータ４０８に入力される。
【０１５２】
コンパレータ４０８は、３進カウンタ４０６のカウント値と「３」とを比較し、両者の値が一致したときに一致パルスを発生させる。この一致パルスは、Ｄ型フリップフロップＤＦＦ１のリセット端子Ｒに入力される。
【０１５３】
Ｄ型フリップフロップＤＦＦ１のデータ端子Ｄには、高電位側電源電圧ＶＤＤが供給される。Ｄ型フリップフロップＤＦＦ１の出力端子Ｑからの出力信号は、７進カウンタ４００、３４進カウンタ４０２、３進カウンタ４０６の初期化信号として用いられる。
【０１５４】
図１８に、図１５の分周回路２２２−３の動作例のタイミング図を示す。
【０１５５】
周波数制御分周カウンタ２１０−３からの出力クロックは７進カウンタ４００に入力されて、７進カウンタ４００の出力クロックは基本クロックaclkとして出力される。この結果、基本クロックaclkは、入力クロックiclkの４９分周したクロックとなる。
【０１５６】
３４進カウンタ４０２は、基本クロックaclkに同期してカウント値をカウントし、６ビットのカウントデータのうち上位５ビット目の信号をサンプリングクロックsclkとして取り出すため、基本クロックaclkが１６クロックになると、サンプリングクロックsclkの論理レベルを反転させる。
【０１５７】
３４進カウンタ４０２でカウントが終了すると３進カウンタ４０６のカウントが開始されるため、周波数制御分周カウンタ２１０−３からの出力クロックの２４１（＝７×３４＋３）クロックで、７進カウンタ４００、３４進カウンタ４０２、３進カウンタ４０６が初期化される。
【０１５８】
この結果、３２ｋＨｚのサンプリングクロックsclkが生成されると共に、サンプリングクロックsclkの１周期内に３２個のパルスを有する基本クロックaclkを生成することができる。
【０１５９】
これにより、３２ｋＨｚの周波数を有するサンプリングクロックsclkでサンプリングされたデータを、Ｉ２Ｓ回路１５４において、基本クロックaclkに同期させて転送させることができる。
【０１６０】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１６１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１６２】
【図１】本実施形態における情報再生装置が適用された放送受信端末の構成例のブロック図。
【図２】図１の入力クロック生成回路の構成例のブロック図。
【図３】図１のクロック生成回路の構成例のブロック図
【図４】図３のＩ２Ｓ回路の構成例のブロック図。
【図５】図４のＩ２Ｓ回路の動作例のタイミング図。
【図６】本実施形態におけるクロック生成回路の第１の構成例の構成の概要の図。
【図７】本実施形態におけるクロック生成回路の第２の構成例の構成の概要の図。
【図８】周波数が４８ｋＨｚのサンプリングクロックを生成するクロック生成回路の構成例を示す図。
【図９】図８のクロック間引き部の動作説明図。
【図１０】周波数が４４．１ｋＨｚのサンプリングクロックを生成するクロック生成回路の構成例を示す図。
【図１１】サンプリングクロックと分周クロックの関係を示す図。
【図１２】間引きパルスに基づいてパルスを間引きする間引き分周カウンタの動作例のフロー図。
【図１３】図１０の間引きパルス発生回路の構成例のブロック図。
【図１４】周波数が４４．１ｋＨｚのサンプリングクロックを生成するクロック生成回路の他の構成例を示す図。
【図１５】周波数が３２ｋＨｚのサンプリングクロックを生成するクロック生成回路の構成例を示す図。
【図１６】サンプリングクロックと分周クロックの関係を示す図。
【図１７】図１５の分周回路の構成例のブロック図。
【図１８】図１５の分周回路の動作例のタイミング図。
【符号の説明】
【０１６３】
１０  放送受信端末、  ２０  チューナ、  ２２  ＤＡＣ、  ２４  スピーカ、
２６  表示ドライバ、  ２８  表示パネル、  １００  情報再生装置、
１１０  信号解析部、  １２０  入力クロック生成回路、  １２２  発振回路、
１２４  ＰＬＬ回路、  １３０  ＣＰＵ、  １４０  メモリ、
１５０  音声再生処理部、  １５２  出力データラッチ部、  １５４  Ｉ２Ｓ回路、
１６０  映像再生処理部、  １７０  出力制御部、  １７２  左用データレジスタ、
１７４  右用データレジスタ、  １７６  シフトレジスタ、
２００  クロック生成回路、  ２００−１  ４８ｋＨｚ用クロック生成回路、
２００−２  ４４．１ｋＨｚ用クロック生成回路、
２００−３  ３２ｋＨｚ用クロック生成回路、  ２１０  周波数制御分周カウンタ、
２１０−１  ４８ｋＨｚ用周波数制御分周カウンタ、
２１０−２  ４４．１ｋＨｚ用周波数制御分周カウンタ、
２１０−３  ３２ｋＨｚ用周波数制御分周カウンタ、
２１２−１、２１２−２、２１２−３  間引き分周回路
２１４−１、２１４−２、２２２−１、２２２−２、２２２−３、２２４−１、２２４−２  分周回路
２２０  分周カウンタ、  ２２０−１  ３２ｋＨｚ用分周カウンタ、
２２０−２  ４４．１ｋＨｚ用分周カウンタ、
２２０−３  ４８ｋＨｚ用分周カウンタ、  ２３０  クロック間引き部、
２３０−１  ４８ｋＨｚ用クロック間引き部、
２３０−２  ４４．１ｋＨｚ用クロック間引き部、
２３０−３  ３２ｋＨｚ用クロック間引き部、  ２４０  間引き制御部、
２４２−２、２４６−２  間引きカウンタ、
２４４−２、２４４−３、２４８−２  間引きパルス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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