(57)【要約】【課題】水平同期信号からドットクロックを再生するとジッタ特性が悪化したり、コストが高くなる課題があった。またＤＬＬによって位相調整を行うと、精度が悪いという課題があった。【解決手段】少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、位相周波数比較手段により検出された周波数検出結果によって発振手段が制御される構成としたことで、低逓倍率のＰＬＬを用いルことが可能となり、安価にかつ低ジッタ特性のドットクロック再生回路を実現することが可能となり、さらに、位相周波数比較手段に位相調整回路を組み込むことによりＤＬＬを用いずに位相調整することが可能となる【選択図】図１
2007108289.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、
前記同期信号入力端子から入力された同期信号が前記Ａ／Ｄ変換手段に入力され、前記Ａ／Ｄ変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、
さらに、前記クロック逓倍手段より出力されるクロック信号が前記Ａ／Ｄ変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、
前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成であることを特徴とする、ドットクロック再生回路。
【請求項２】
前記クロック逓倍手段は低逓倍ＰＬＬであることを特徴とする請求項１に記載のドットクロック再生回路。
【請求項３】
前記位相周波数比較手段は、再生するクロックの位相調整機能を有することを特徴とする請求項１に記載のドットクロック再生回路。
【請求項４】
前記位相周波数比較手段は加算器とリミッタにて構成されることを特徴とする請求項１に記載のドットクロック再生回路。
【請求項５】
少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、
さらにローパスフィルタも具備し、
前記同期信号入力端子からの同期信号が前記ローパスフィルタに入力され、前記ローパスフィルタの出力が前記Ａ／Ｄ変換手段に入力され、前記Ａ／Ｄ変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、
さらに、前記クロック逓倍手段より出力されるクロック信号が前記Ａ／Ｄ変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、
前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成であることを特徴とする、ドットクロック再生回路。
【請求項６】
前記クロック逓倍手段は低逓倍ＰＬＬ手段であることを特徴とする請求項５に記載のドットクロック再生回路。
【請求項７】
前記位相周波数比較手段は、再生するクロックの位相調整機能を有することを特徴とする請求項５に記載のドットクロック再生回路。
【請求項８】
前記位相周波数比較手段は加算器とリミッタにて構成されることを特徴とする請求項５に記載のドットクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種パソコンやワークステーションの映像信号を表示することが可能な、マルチスキャンディスプレイやテレビジョンの信号処理回路に係り、特にマトリクス表示装置などのサンプリング回路系を持つ映像表示装置のドットクロック再生に関する。
【背景技術】
【０００２】
パソコンやワークステーションの映像信号は、内部のビデオクロックによって生成されており、このクロックの一周期の整数倍の周期で映像信号レベルが変化しており、マトリクス表示素子やメモリに書込んで信号処理を行うには、ビデオクロックの周期に一致したサンプリングクロックが必要になるが、一般にパソコン等の映像信号の出力端子には、ビデオクロックは出力されていない。一方、映像信号と同時に発生する水平同期信号と垂直同期信号は出力されているが、これはパソコン等の内部で、ビデオクロックを分周して生成したものなので、通常、表示装置側でＰＬＬ（（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ））回路によって水平同期信号を逓倍することによって、サンプリングクロックを再生していた。
【０００３】
図９に従来の回路構成を示した。図９において、９０１は同期信号入力端子、９０２はクロック逓倍手段、９０３は位相調整手段、９０４はクロック信号出力端子である。
【０００４】
このように従来では、入力される同期信号から直接クロック信号を生成する構成であった。従来例を記載した文献としては、例えば特開平９−６２２２２などがある。
【特許文献１】特開平９−６２２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、先述した構成では水平同期信号から直接ドットクロック周波数にまで逓倍する必要がある。通常水平同期信号は数十〜百数十ｋＨｚオーダーであるのに対しドットクロックは数十ＭＨｚオーダーであるため、ＰＬＬの逓倍率は数千倍になる。
【０００６】
一般的にＰＬＬは逓倍率が高くなればなるほどジッタが大きくなる（ジッタ特性が悪くなる）ため、高逓倍率かつ低ジッタのＰＬＬを実現するには高い技術力が必要であり、高価である。
【０００７】
また位相調整手段としてＤＬＬを用いていたため、位相調整精度が悪いという課題があった。あるいは精度のよいＤＬＬを用いるとコストが高くなるという課題があった。
【０００８】
本発明は、上記した従来技術の問題点に鑑みてなされたもので、安価でジッタ特性の良い低逓倍ＰＬＬを用いたドットクロック再生回路を提供することを目的とするものである。
【０００９】
また、ＤＬＬを用いずに位相調整を実現するドットクロック再生回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本願第１の発明は、少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記同期信号入力端子から入力された同期信号が前記Ａ／Ｄ変換手段に入力され、前記Ａ／Ｄ変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、
さらに、前記クロック逓倍手段より出力されるクロック信号が前記Ａ／Ｄ変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成としたものである。
【００１１】
また本願第２の発明は、少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、さらにローパスフィルタも具備し、前記同期信号入力端子からの同期信号が前記ローパスフィルタに入力され、前記ローパスフィルタの出力が前記Ａ／Ｄ変換手段に入力され、前記Ａ／Ｄ変換手段の出力が前記位相周波数比較手段に入力され、前記位相周波数比較手段の出力が前記発振手段に入力され、前記発振手段により生成されたクロック信号が前記クロック逓倍手段に入力される構成であり、さらに、前記クロック逓倍手段より出力されるクロック信号が前記Ａ／Ｄ変換手段と前記位相周波数比較手段に接続される構成であるクロック再生回路において、前記位相周波数比較手段により検出された周波数比較結果によって前記発振手段が制御される構成としたものである。
【発明の効果】
【００１２】
本願第１の発明によれば、少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記位相周波数比較手段により検出された周波数検出結果によって前記発振手段が制御される構成としたことで、低逓倍率のＰＬＬを用いルことが可能となり、安価にかつ低ジッタ特性のドットクロック再生回路を実現することが可能となる。さらに、位相周波数比較手段に位相調整回路を組み込むことによりＤＬＬを用いずに位相調整することが可能となる。
【００１３】
また、本願第２の発明によれば、本願第１の発明の構成に加えローパスフィルタをＡ／Ｄ変換手段の前段に配置することで、Ａ／Ｄ変換手段におけるサンプリング数が増加し、再生するドットクロックの周波数精度が向上するという効果がある。また本願第１の発明と同様の効果も同時に実現可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１から図９を用いて説明する。
【００１５】
（実施の形態１）
図１に本願発明によるドットクロック再生回路の構成図を示す。
【００１６】
図１において、１０１は同期信号入力端子、１０２はアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換手段、１０３はクロックの位相を比較するための比較手段、１０４は１０３からの信号に応じて周波数を変化することのできる発振手段、１０５は入力されたクロック信号を元に、より高い周波数のクロックを生成するためのクロック逓倍手段である。発振手段１０４としては、ＶＣＯ（電圧制御発振器）などがあり、またクロック逓倍手段１０５としてはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などがある。また、１０６は発振制御信号、１０７は本願回路にて生成されるクロック信号である。また１０８は生成したクロック信号の出力端子であり、１０９は、後述する各種設定信号を入力するための入力端子である。設定信号は図１のように外部から入力してもよいし、内部に内臓させてもよい。
【００１７】
図１において同期信号入力端子１０１より入力された同期信号はＡ／Ｄ変換手段１０２に入力される。Ａ／Ｄ変換手段１０２は、入力された同期信号をデジタル信号に変換する。その際のサンプリングクロックはクロック逓倍手段１０５により生成されたクロックを用いる。
【００１８】
Ａ／Ｄ変換手段１０２からの信号は位相周波数比較手段１０３に入力される。位相周波数比較手段１０３は入力された同期信号と、内部で生成した位相比較用信号とを比較する。より具体的に説明するために、図２に位相周波数比較手段１０３の一例を示して説明する。
【００１９】
まず図２に示す位相周波数比較手段の構成要素について、簡単に説明する。
【００２０】
２０１は、同期信号からノイズを除去するためのスライス回路であり、スライス基準信号との大小関係によりスライス処理を行う。
【００２１】
２０２はカウンタ回路であり、クロック信号が入力されるとカウントアップする。カウンタ回路にはクロックの他にクロック数設定値が入力される。クロック数設定値とは、ある同期信号から次の同期信号までに生成するかを設定するものである。たとえばクロック数設定値を１０００と設定すれば、ある同期信号から次の同期信号までに１０００個のクロックが生成される。またカウンタ回路は、カウンタ値がクロック数設定値に達するごとに１クロック幅のパルス（以後ランプリセットパルスと呼ぶ）を出力する。この様子を図３に示した。図３において、（Ａ）はクロック数設定値、（Ｂ）入力クロック信号、（Ｃ）は出力パルス（ランプリセットパルス）を表している。ここでｘはクロック数設定値である。このようにカウンタ回路は１クロックごとにカウントアップしてゆき、クロック設定値で設定した値に達すると１クロック幅のランプリセットパルスを出力し、カウンタ値を０にリセットする。
【００２２】
２０３は、ランプ波形生成回路である。図４にランプ波形生成回路の動作を示した。図４において、（Ａ）はランプリセットパルス、（Ｂ）は出力波形（ランプ波形）である。ランプリセットパルスはカウンタ回路で生成されたものである。図４に示すように、ランプ波形生成回路２０３はランプリセットパルスが入力されると出力をリセットし、次のランプリセットパルスが入力されるまで単調増加する波形を生成するものである。図４の例ではリセット時の値が０になる場合を示しているが、回路構成によってはこの限りではないことは言うまでもない。
【００２３】
２０４は、位相調整回路である。位相調整回路２０４はランプ波形生成回路２０３で生成されたランプ波形の位相をずらすものであり、外部から入力される位相制御信号により位相が決定される。位相調整回路２０４の内部構成については後述する。
【００２４】
２０５は、乗算器である。乗算器２０５にははスライス回路２０１から出力された同期信号と、位相調整回路２０４から出力されたランプ波形が入力され、それぞれを乗算する。
【００２５】
２０６は、ローパスフィルタであり、高周波成分を除去する。
【００２６】
２０７は、反転回路である。２０８は、オフセット回路である。
【００２７】
次に、図２に示す回路の動作を説明する。
【００２８】
まず、入力されるクロック信号からカウンタ回路２０２によって、ランプ生成タイミングを決定するためのランプリセットパルスを生成する。
【００２９】
次に、ランプ生成回路２０３によって、前記カウンタ回路にて生成されたリセットパルスに基づいて、ランプ波形を生成する。
【００３０】
次に、ランプ生成回路２０３によって生成されたランプ波形の位相を、位相調整回路２０４により調整する。調整する大きさは位相制御信号をランプ波形に加算することにより実現できる。位相制御信号は正負の値にすれば、位相を正負のどちらの方向にも調整することが可能である。
【００３１】
一方、外部より入力される同期信号は、スライス回路２０１によりスライス処理される。スライス処理された同期信号は乗算器２０５に入力される。
【００３２】
乗算器２０５は、前記スライス処理された同期信号と前記位相調整回路２０４により位相調整されたランプ波形を乗算する。
【００３３】
次に、乗算器の出力がローパスフィルタ２０６に入力され、ローパスフィルタにより高周波成分が除去される。
【００３４】
次に、ローパスフィルタ２０６の出力が反転回路２０７により反転され、さらにオフセット回路２０８によりＤＣオフセットが加算され、発振器制御信号として出力される。オフセット回路２０８により、本回路のプルインレンジを調整することが可能である。
【００３５】
以上、図２に示す位相周波数比較手段の動作を述べた。
【００３６】
再び図１の説明に戻る。
【００３７】
位相周波数比較手段１０３から出力される発振器制御信号は、発振手段１０４に入力される。発振手段１０４は入力される値の大きさに比例して、出力周波数を変化することのできる機能を有するものである。図５に、発振手段１０４の入出力特性を示した。発振手段１０４としては電圧制御発振器（ＶＣＯ）や、デジタル電圧制御発振器（ＤＶＣＯ）などがある。ここでＶＣＯは入力値がアナログ信号であるものを表し、ＤＶＣＯは入力値がデジタル信号であるものを表す。本願の例では位相周波数調整回路をデジタル回路にて実現しているのでデジタル電圧制御発振器（ＤＶＣＯ）を使用するものとし以後説明を述べるが、デジタル信号をアナログ信号に変換するＤ／Ａ変換器を用いれば、電圧制御発振器（ＶＣＯ）を使用することができることは言うまでもない。
【００３８】
発振手段１０４は、位相周波数比較手段１０３からの発振器制御信号に基づいて、クロック信号を出力する。
【００３９】
最後にクロック逓倍手段１０５が所定の逓倍率で発振手段１０４からのクロック信号の周波数を逓倍する。クロック逓倍手段１０５から出力されたクロック信号が、同期信号から再生されたドットクロック信号となる。またクロック逓倍手段１０５から出力されたクロック信号は、Ａ／Ｄ変換手段１０２と位相周波数比較手段１０３にも入力される。
【００４０】
以上、図１に示すクロック再生回路の接続関係及び各構成要素の基本動作説明を述べた。
【００４１】
次に、本回路の動作原理を説明する。時系列的に説明するため、任意の連続した期間の概念を用いる。
【００４２】
ここで初期状態におけるクロック信号の周波数を周波数ｆ０とする。
【００４３】
まず、第１のタイミングにおいて、Ａ／Ｄ変換手段１０２および位相周波数比較手段１０３には、周波数ｆ０のクロック信号（これを「１０７（ｆ０）」と呼ぶ）が入力される。また、クロック信号１０７（ｆ０）により外部より入力される同期信号がＡ／Ｄ変換され、位相周波数比較手段１０３に入力される。
【００４４】
位相周波数比較手段１０３の内部では、前記クロック信号１０７（ｆ０）によって生成されたランプ波形と前記同期信号とに前述の処理が施され、第１の発振制御信号（これを「１０６（１）」と呼ぶ）が得られる。さらに、１０６（１）により発振手段１０４及びクロック逓倍手段１０５を経て、第１の周波数（これをｆ１とする）の第１のクロック信号（これを「１０７（ｆ１）」と呼ぶ）が得られる。ここでクロック信号の周期（Ｔｃｌｏｃｋ）と同期信号の周期（Ｔｓｙｎｃ）と前記クロック数設定値は、式（１）を満たす。
【００４５】
Ｔｓｙｎｃ  ＝  Ｔｃｌｏｃｋ  ×  クロック数設定値  （１）
次に、第１のタイミングに後続する第２のタイミングにおいて、前述の第１のタイミングの動作と同様の処理が行われ、第２の発振制御信号（これを１０６（２）とする）、第２の周波数（これをｆ２とする）の第２のクロック信号（これを１０７（ｆ２）と呼ぶ）が得られる。
【００４６】
ここで、１０６（２）＞１０６（１）であった場合は、ｆ２とｆ１の関係はｆ２＞ｆ１となり、１０６（１）＞１０６（２）の場合は、ｆ２とｆ１の関係はｆ１＞ｆ２となる。
【００４７】
第ｎのタイミングにおいても同様に、任意の発振制御信号１０６（ｎ）が出力されると同時にある周波数ｆｎのクロック信号１０７（ｆｎ）が生成される。このクロック信号１０７（ｆｎ）により再び位相周波数比較手段にて周波数比較が行われ、発振制御信号１０６（ｎ＋１）が得られる。
【００４８】
もしｆｎの周波数が高すぎた場合、発振制御信号１０６（ｎ＋１）は発振制御信号１０６（ｎ）よりも小さな値となって出力されるため、次に生成されるクロック信号１０７（ｆｎ＋１）はクロック信号１０７（ｆｎ）よりも低い周波数となる。
【００４９】
逆にｆｎの周波数が低すぎた場合、発振制御信号１０６（ｎ＋１）は発振制御信号１０６（ｎ）よりも大きな値となって出力されるため、次に生成されるクロック信号１０７（ｆｎ＋１）はクロック信号１０７（ｆｎ）よりも高い周波数となる。
【００５０】
こうして、位相周波数比較手段からの出力結果が一定の値に収束するようなループが形成され、クロック信号１０７の周波数は、式（１）を満たすように安定する。
【００５１】
ここでクロック逓倍手段として逓倍率が小さいＰＬＬを用いれば、発生するジッタを小さく抑えることができ、なおかつ安価に実現することができる。例えば逓倍率が１００倍以下のものを使用すれば、ジッタを小さく抑えることができる。
【００５２】
次に、同期信号とクロック信号の位相を調整する方法について述べる。クロック信号の位相を調整する理由については従来例に記述されているため、ここでは省略する。クロック信号の位相調整を行う際、従来はＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いていた。この方法では、ＤＬＬ内部に複数存在する遅延素子の個々のばらつきによって位相調整精度が影響を受けるため、高精度な位相調整性能を得るにはコストが高くなる。そこで本願発明では、位相周波数比較手段内部に位相調整機構を内蔵した。位相周波数比較手段の内部構成を図６及び図７を用いて具体的に説明する。
【００５３】
図６において、６０１は加算器、６０２はリミッタ回路である。入力されるランプ波形と位相制御信号は加算器６０１にて加算され、その結果がリミッタ回路６０２によりリミットされた後に出力される。図７に、図６の回路の出力波形を示した。図７において、（Ｂ）が元のランプ波形、（Ａ）と（Ｃ）がオフセットされた後のランプ波形である。（Ａ）は（Ｂ）の波形に位相制御信号を加算することにより得られ、（Ｃ）は（Ｂ）の波形から位相制御信号を減算することにより得られる。ここでＬと（―Ｌ）はそれぞれ、リミット回路によりリミットされる正側のリミット値、負側のリミット値を表している。このように加算器とリミッタ回路によりランプ波形の位相を調整することが可能となる。そして本位相調整回路にて生成されたランプ波形を用いれば、前記同期信号と前記クロック信号１０７との位相調整を正確に行うことが可能となる。よって、本回路を用いれば、位相調整の精度を安価かつ高精度に実現することが可能となる。
【００５４】
以上述べたように、本願第１の構成によれば、Ａ／Ｄ変換手段と、電圧発振器（またはデジタル電圧発振器）と低逓倍ＰＬＬを用いて、安価にかつ低ジッタ特性のドットクロック再生回路を実現することができる。
【００５５】
また、記同期信号と前記クロック信号の位相調整も、高精度かつ安価に実現可能である。
【００５６】
また、本文中の同期信号は、水平同期信号でもよいし垂直同期信号でもよいが、より好ましくは水平同期信号である。
【００５７】
（実施の形態２）
図８に本願第２の発明によるドットクロック再生回路のブロック図を示す。図８において、１０１〜１０７はすでに述べたとおりであるので、説明は省略する。８０１はローパスフィルタ（以後ＬＰＦと記載する）である。ローパスフィルタの動作はすでに述べたとおりであるので、説明は省略する。
【００５８】
本願の特徴は、Ａ／Ｄ変換手段１０２の前にＬＰＦ８０１を配置した点である。これにより、入力される同期信号のエッジをなまらせることになり、Ａ／Ｄ変換手段によりサンプリングされるポイントが増えることになる。これにより位相比較手段１０３においてランプ波形と乗算する際のサンプルポイントが増えるため発振制御信号１０６の精度が向上し、本回路の動作安定性と精度が向上する。
【産業上の利用可能性】
【００５９】
本発明にかかるドットクロック再生回路によれば、少なくとも同期信号入力端子と、Ａ／Ｄ変換手段と、位相周波数比較手段と、発振手段と、クロック逓倍手段を具備し、前記位相周波数比較手段により検出された周波数検出結果によって前記発振手段が制御される構成としたことで、低逓倍率のＰＬＬを用いルことが可能となり、安価にかつ低ジッタ特性のドットクロック再生回路を実現することが可能となり、さらに、位相周波数比較手段に位相調整回路を組み込むことによりＤＬＬを用いずに位相調整することが可能となるものであり、各種パソコンやワークステーションの映像信号を表示することが可能な、マルチスキャンディスプレイ、特にマトリクス表示装置などのサンプリング回路系を持つ映像表示装置のドットクロック再生において有用である。
【図面の簡単な説明】
【００６０】
【図１】本願実施の形態１におけるドットクロック再生回路のブロック図
【図２】本願実施の形態１，２における位相周波数比較手段のブロック図
【図３】本願実施の形態１，２における位相周波数比較手段内部のカウンタ回路の動作図
【図４】本願実施の形態１，２における位相周波数比較手段内部のランプ波形生成回路の動作図
【図５】本願実施の形態１，２における発振手段の入出力特性図
【図６】本願実施の形態１，２における位相周波数比較手段内部の位相調整回路のブロック図
【図７】本願実施の形態１，２における位相周波数比較手段内部の位相調整回路の動作図
【図８】本願実施の形態２におけるドットクロック再生回路のブロック図
【図９】従来例のブロック図
【符号の説明】
【００６１】
１０１    同期信号入力端子
１０２    Ａ／Ｄ変換手段
１０３    位相周波数比較手段
１０４    発振手段
１０５    クロック逓倍手段
１０６    発振制御信号
１０７    クロック信号
１０８    クロック信号出力端子
１０９    設定値入力端子
【図１】
2007108289.tif 000003
【図２】
2007108289.tif 000004
【図３】
2007108289.tif 000005
【図４】
2007108289.tif 000006
【図５】
2007108289.tif 000007
【図６】
2007108289.tif 000008
【図７】
2007108289.tif 000009
【図８】
2007108289.tif 000010
【図９】
2007108289.tif 000011