(57)【要約】【課題】  高速かつ低消費電力の高速動的周波数分周器を提供する。【解決手段】  周波数分周器は、バッファ３０、機能セレクタ３１、及び、インバータ３２を含む。機能セレクタ３１の出力は、バッファ３０に入力される。バッファ３０の出力は、機能セレクタ３１に２つの経路でフィードバックされる。１つの経路はインバータを含み、他方は、含まない。機能セレクタ３１は、入力クロックＣＫに同期して１つの経路を選択する。あるタイミングで、バッファ３０の出力は、インバータ３２によって判定される。次のタイミングで、バッファ３０の出力は、機能セレクタ３１がインバータ３２を含まない経路を選択することで、同じ値に保持される。【選択図】図５
2007267034.tif 000002
【特許請求の範囲】
【請求項１】
２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、
該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、
該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、
信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットと、
を備えることを特徴とする周波数分周器。
【請求項２】
前記機能セレクタは、
２つのフィードバック経路の１つに設けられ、２つのフィードバック経路の１つを開いたり閉じたりするために、前記クロック信号に同期して、オン、オフする第１のスイッチユニットと、
２つのフィードバック経路の他方に設けられ、２つのフィードバック経路の他方を開いたり閉じたりするために、第１のスイッチユニットとは反対のタイミングでオン、オフする第２のスイッチユニットと、
を備えることを特徴とする請求項１に記載の周波数分周器。
【請求項３】
前記機能セレクタは、
前記クロック信号に同期してオン、オフするスイッチユニットを備え、
前記２つのフィードバック経路の１つがスイッチユニットによって開閉され、前記２つのフィードバック経路のインバータユニットを含む他方は、常に閉じられていることを特徴とする請求項１に記載の周波数分周器。
【請求項４】
前記インバータユニットの動作遅延は、調整可能であることを特徴とする請求項１に記載の周波数分周器。
【請求項５】
前記周波数分周器が動作していないときには、前記インバータユニットをオフにするオフユニットを更に備えることを特徴とする請求項１に記載の周波数分周器。
【請求項６】
前記周波数分周器の出力の電圧レベルを検出するＤＣレベルモニタと、
前記可調整インバータの遅延を制御する調整ユニットと、
を更に備えることを特徴とする請求項４に記載の周波数分周器。
【請求項７】
前記周波数分周器の出力の電圧レベルを検出するＤＣレベルモニタと、
前記可調整インバータの遅延を制御する調整ユニットと、
を更に備えることを特徴とする請求項５に記載の周波数分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動的周波数分周器の構成に関する。
【背景技術】
【０００２】
周波数分周器（FD; Frequency Divider)は、フェーズロックトループ（ＰＬＬ）、クロック逓倍ユニット（ＣＭＵ）、クロック生成器（ＣｋＧｅｎ）を含む、論理システム及び伝送システムにおいて広く使用されている重要な構成要素である。マスタ−スレーブトグルフリップフロップ（ＴＦＦ）構成は、動的及び静的周波数分周器の両方に使用されるもっとも良くある種類のものの１つである。しかし、ＴＦＦの論理ゲート及びスイッチの伝搬遅延は、最大動作周波数を制限する。特に、ＣＭＯＳ及びＢｉＣＯＭＳプロセスにおいては、４０Ｇｂｐｓ伝送システムのような高データレートへの応用のための十分に高い動作周波数範囲を有していない。
【０００３】
図１〜図４は、従来の周波数分周器を示す。
従来のＦＤ（conv. FD1）は、マスタ−スレーブバッファ素子を使用するが、最高動作周波数は限定されている。他の従来のＦＤ（conv. FD2）は、アナログミキサ（あるいは、アナログ乗算器）を使用するが、回路構成は、標準のＣＭＯＳプロセスを使った場合、高速に動作することができない。
【０００４】
図１に示された回路は、入力クロック信号（ＣＫ）によって交互に制御される、２つのスイッチｓｗ１とｓｗ２を有する従来の周波数分周器（ＦＤ１）である。いくつかの論文においては、この周波数分周器は、エッジトリガトマスタ／スレーブトグルフリップフロップ（ＴＦＦ）と呼ばれている。同じクロックが両方のレベルトリガトＴＦＦを反対の論理で駆動するのに使用される。
【０００５】
ＦＤ１の動作は、他のバッファが前のＣＫ周期の電圧レベルを保持しているときに、主に、ＣＫ信号の電圧レベルをシャッフルし、一時期に１つのみのバッファ１０あるいは１１をオンすることによって決定される。インバータ１２によって反転された出力は、入力ポート「ｏｕｔｂ」にフィードバックされる。（換言すると、インバータ１２は、「ｏｕｔ」が、次の周期においてその値をかえるように、「ｏｕｔ」値を反転する。）第１のバッファ１０は、通常マスタバッファと呼ばれ、第２のもの１１は、通常、スレーブバッファと呼ばれる。マスタバッファ１０あるいはスレーブバッファ１１は、各半周期でオンされ、同時に、両方のバッファがその出力を変えないようにされる（これらの間のスイッチによって）。図２に示されるように、［ｏｕｔ」は、ＣＫが１から０に変化する間に、その値を一回変える。換言すると、出力クロック信号「ｏｕｔ」は、「ＣＫ」の半分の周波数である。
【０００６】
図２のタイミング図に示されるように、Ｔ（ＣＫ＝１）は、（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）よりも大きく、Ｔ（ＣＫ＝０）は、（ｔ＿ｓｗ＋ｔ＿ｂｕｆ＋ｔ＿ｉｎｖ）よりも大きくなくてはならないという時間的制限が上記の回路にはある。ここで、ｔ＿ｓｗは、スイッチｓｗ１とｓｗ２の遅延時間であり、ｔ＿ｂｕｆは、バッファ１０と１１の遅延時間であり、ｔ＿ｉｎｖは、インバータ１２の遅延時間である。結果として、最高周波数は、１／(２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）＋ｔ＿ｉｎｖ）より小さくなくてはならない。入力クロック周波数は、この値より高くすることはできない。さもなければ、出力（ｋ’とｏｕｔ）は、反転するのに十分な時間が得られず、出力は、初期値あるいは、前のＣＫ周期の値にとどまってしまう。
【０００７】
図３は、ミキサ／乗算器１５、ローパスフィルタ（ＬＰＦ）１６及び増幅器（ＡＭＰ）１７を含む他の従来のＦＤ、従来のＦＤ２を示す図である。入力ＣＫ信号、ミキサ／乗算器１５の出力、ＬＰＦ１６の出力、従来のＦＤ２の出力の周波数値は、それぞれ、ｆｃ、ｆｃ±ｆｏ、ｆｃ−ｆｏ及びｆｏとあらわしている。この回路では、アナログミキサあるいは乗算器１５は、ミキサの出力がｆｃ＋ｆｏとｆｃ−ｆｏの周波数高周波を含むように、入力ＣＫを出力で偏重するのに用いられる。ＬＰＦ１６を用いることによって、低いほうの高周波（ｆｃ−ｆｏ）のみが、信号を増幅して出力とするＡＭＰ１７に渡される。この回路の安定条件（ロック条件）は、ｆｃを入力ＣＫの周波数、ｆｏをＦＤの出力の周波数とすると、
ｆｏ＝ｆｃ−ｆｏ・・・・・式（１）
であらわされる。
【０００８】
上記式は、
ｆｏ＝ｆｃ／２・・・・・・式（２）
を示し、周波数分周器の機能を示している（上記回路は、ある論文では、「ミラー分周器」と呼ばれる）。
【０００９】
ＧａＡｓバイポーラトランジスタを使った、この回路の実装例を図４に示す。内部ノードを含むすべての信号経路は、差分モードであり、ｆｃｂをｆｃの論理反転、ｆｏｂをｆｏの論理反転とした場合、クロック入力に｛ｆｃ、ｆｃｂ｝があり、出力に｛ｆｏ、ｆｏｂ｝がある。まず、差分入力｛ｆｃ、ｆｃｂ｝は、ＤＣバイアス回路の一部である、２つの抵抗器２０と２１に接続される。このバイアス回路は、高速ミキサ（あるいは「Gilbert」乗算器）２２へのちょうどいいレベルに、｛ｆｃ、ｆｃｂ｝の電圧を調整する。このＦＤは、「Gilbert」型乗算器２２の高性能のおかげで、高周波数動作を達成することができる。ノード「ｘ」と「ｙ」の寄生容量（Ｑ３〜Ｑ６のコレクタノードとＱ７〜Ｑ８のベースノードから発生する）と負荷抵抗器（ＲｘとＲｙ）は、ローパスフィルタを形成する。３つのカスケード接続されたエミッタフォロワ２３は、更に、増幅と、波形整形を行う。「ｆｏ」と「ｆｏｂ」は、それぞれ、トランジスタＱ１とＱ２にフィードバックされる。このＦＤの高速動作は、高速ミキサ及び高ゲイン増幅器によるものであって、バイポーラトランジスタを使えば、この回路が高周波数「入力ＣＫ」で動作可能なように、容易に実装することができる。標準的なＣＭＯＳプロセスを使用した場合は、そのような構成を設計するのは難しく、高速動作が実現できない。
【００１０】
「入力」における入力周波数は、Ｃｘをノード「ｘ」の全寄生容量とし、ＲｘをＲＸの抵抗値とした場合、ｆ＿ｍｉｌｌｅｒ＝１／（Ｒｘ＊Ｃｘ）ぐらいに高くすることができる。典型的なバイポーラ回路では、ＣｘとＲｘの典型的な値は、それぞれ、０．５０ｐＦと５０ｏｈｍである。したがって、バイポーラ実装のｆ＿ｍｉｌｌｅｒ値は、４０ＧＨｚである。しかし、典型的なＣＭＯＳ回路では、ＣｘとＲｘの典型的な値は、それぞれ、１．００ｐＦと２００ｏｈｍである。（「Gilbert」乗算器の十分なゲインを確保するには、Ｒｘの値が大きくなくてはならない。）したがって、ＣＭＯＳ実装のｆ＿ｍｉｌｌｅｒ値は、５ＧＨｚである。
【００１１】
小型の伝送システムあるいは携帯端末への応用の場合、電力消費は、重要な問題であり、しばしば、ＣＭＯＳ  ＬＳＩが好まれる。４０Ｇｂｐｓ伝送システムのような高データレートへの応用の場合には、２０ＧＨｚで動作するＦＤが要求される。ＦＤが標準的なＣＭＯＳプロセスで実装される場合には、電力消費と製造コストの両方を下げることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のマスタ−スレーブ型周波数分周器（ＦＤ）においては、全内部伝搬遅延が大きく、最高動作周波数が限定される。他方、高速周波数分周器は、バイポーラトランジスタで実装された場合には、電力消費が大きく、標準的なＣＭＯＳプロセスを使用した場合には、高周波数を達成するのは難しい。
【００１３】
本発明の課題は、より高速に、低消費電力で、動作する高速動的周波数分周器を提供することである。
【課題を解決するための手段】
【００１４】
本発明の周波数分周器は、２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットとを備えることを特徴とする周波数分周器である。
【発明の効果】
【００１５】
本発明のＦＤは、全内部伝搬遅延を短くし、最大入力クロック周波数を大きくする。本発明のＦＤ回路は、高速動作、ＣＭＯＳ構成の応用、小さな回路サイズという利点を有している。また、将来、４０Ｇｂｐｓ伝送システムあるいは携帯端末などの小型の高データレートへの応用が約束されるものである。
【発明を実施するための最良の形態】
【００１６】
本発明のＦＤは、集積回路に搭載し、あるいは、ディスクリートな素子で構成することができる。本発明のＦＤは、また、周期クロック及び／あるいは信号が入力データあるいは内部データを同期させる（リタイムする）のに使われる、クロックデータリカバリ（ＣＤＲ）システム、論理システム（リップルカウンタあるいはリングカウンタ）、及び／あるいは、トランシーバに応用可能である。本発明の周波数分周器においては、入力クロック信号（ＣＫ）が論理「ｈｉｇｈ」であるとき、スイッチの１つが閉じ、回路は、リングオシレータとして動作する（１回振動する、あるいは、フリップする）。ある時間の後、出力値は、トグルをはじめ、前の「出力」値の論理的否定である値に完全に変化する。入力クロック信号（ＣＫ）が論理「ｌｏｗ」であるときは、対応するスイッチは、オフされ、更新された出力値が保持される。しかし、ＣＫ信号は、回路が１回より多く振動する、あるいは、一回より多くフリップする前に、スイッチをオフするためにＣＫ信号は変化しなければならないので、「ｌｏｗ」ＣＫの周期は、本発明のＦＤにおける全伝搬遅延より小さくなくてはならないという制限がある。他言すると、ＣＫの最小周波数は、本発明のＦＤの本来の振動周波数の半分より大きくなくてはならない。
【００１７】
今述べた本来の振動周波数を調整して、全体の動作周波数レンジを広げるためにモニタ回路も提案する。
本発明のＦＤ回路は、出力値の有効性を確保するため、連続的なＣＫ信号が入力されなければならない動的周波数分周器であるが、「スタンバイ」モード中に出力値をモニタし、制御する論理回路が実装されれば、電力節約「スタンバイ」モードも可能である。
【００１８】
本発明のＦＤは、回路中のバッファとインバータを有する信号経路を切り替える機能セレクタの概念を使用する。（機能セレクタは、両方向に信号を切り替えることも可能である。）
図５（ａ）及び５（ｂ）は、（ｉ）１つだけバッファ３０を使っており、（ｉｉ）機能セレクタ（スイッチあるいはＭＯＳＦＥＴトランジスタ）３１が、バッファへの入力（図５（ａ）の「ｍ」、図５（ｂ）の「ｊ」）のための信号経路を変えるために使用される本発明の実施形態の周波数分周器（新ＦＤ１及び新ＦＤ２）を示す。
【００１９】
図６（ａ）〜６（ｄ）は、機能セレクタの４つの構成例を示す。図６（ａ）の例１は、ＣＫ信号で制御される２つのスイッチ、「ｓｗ１」と「ｓｗ２」を使っている。ＣＫが論理的に「ｈｉｇｈ」（あるいは、ＣＫ＝１）のとき、「ｓｗ１」は、閉じ（オン）「ｓｗ２」は、開く（オフ）。ＣＫが論理的に「ｌｏｗ」（あるいはＣＫ＝０）のとき、「ｓｗ１」は、開き（オフ）、「ｓｗ２」は、閉じる（オン）。この例では、一度に１つのスイッチのみが閉じられる。
【００２０】
例１の機能セレクタを用いて、図５（ａ）に示される回路の動作を説明する。ＣＫが「ｈｉｇｈ」のとき、ｓｗ１は閉じられ、ｓｗ２が開かれる。機能セレクタ３１は、入力ｊ、出力ｍ、及びバッファ３０からなる経路を選択する。この経路はインバータを含んでいないので、バッファ３０の値がロックされる。ＣＫが「ｌｏｗ」になると、機能セレクタ３１は、インバータ３２、入力ｋ、出力ｍ、及び、バッファ３０からなる経路を選択する。この経路はインバータ３２を含んでいるので、バッファ３０の出力「ｏｕｔ」は、インバータ３２により反転され、「ｏｕｔｂ」となる。このｏｕｔｂは、バッファ３０に入力される。この動作は、バッファ３０の値を反転させる。ＣＫがバッファ３０の値が再び反転される前に、「ｈｉｇｈ」に戻ると、機能セレクタ３１は、インバータを含まない経路を選択するように変化する。これは、バッファ３０の一回反転された値がロックされることを意味する。上記説明から明らかなように、ＣＫの１周期で、バッファ３０の値は、「ｈｉｇｈ」から「ｌｏｗ」へ、あるいは、「ｌｏｗ」から「ｈｉｇｈ」へ１回変化する。したがって、ＣＫの２周期で、バッファ３０の値は、１回いったりきたりする。これは、図５（ａ）の回路が、ＣＫの周波数を２で割る周波数分周器であることを意味する。図６（ａ）の機能セレクタを有する図５（ｂ）の回路の動作も同様である。
【００２１】
例２は、ＣＫ＝０のとき開き、ＣＫ＝１のとき閉じる１つのスイッチ「ｓｗ１」を用いている。「ｓｗ１」が開かれると、信号経路は、「ｋ」から「ｍ」であり、図５のＦＤは、振動子として動作する。「ｓｗ１」が閉じられると、「ｍ」の電圧レベルは、略「ｊ」のものと同じになり、ＦＤはバッファとして動作する。インバータの入力電圧レベルが、「ｊ」のものと同じ間、その出力電圧レベルは、「ｍ」のそれと同じである。
【００２２】
図６（ｃ）及び６（ｄ）は、図６（ａ）及び６（ｂ）のスイッチとしてＣＭＯＳトランジスタを用いる機能セレクタの２つの構成例を示している。例３では、ＣＫ＝１のとき、「ｓｗ１」はオンされ、「ｓｗ２」は、オフされる。ＣＫ＝０のときは、逆である。例４では、ＣＫ＝１のとき、「ｓｗ１」は、オンされ、ＣＫ＝０のとき、「ｓｗ１」は、オフされる。この例では、「ｊ」と「ｍ」の間の電圧差は、ＣＫ＝１のときの「ｓｗ１」のＭＯＳＦＥＴ閾値電圧に略等しい。他方、ＣＫ＝０のとき、電圧差は、回路の供給電圧Ｖｄｄと同じぐらいである。
【００２３】
図７及び８は、例１の機能セレクタを有する本発明の実施形態の周波数分周器の動作を示す。ＣＫが論理「０」であるとき、スイッチｓｗ２は、閉じ、回路は、リングオシレータとして動作する。（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）の時間後、出力値（ｏｕｔ）は、トグルをはじめ、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の時間後、「ｏｕｔ」は、完全に、前の「ｏｕｔ」の値の反転論理の値になる。ＣＫ信号は、信号「ｍ」がその値を再び変える前に、ｓｗ２をオフしなければならない。結果として、Ｔ（ＣＫ＝０）をＣＫが論理「０」の間の時間とすると、Ｔ（ＣＫ＝０）は、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）より小さくなければならないという制約がある。
【００２４】
ＣＫが論理「１」のとき、ｓｗ１は、オンされ、回路は、安定化されたループとして動作する。信号「ｍ」の値は、「ｏｕｔ」にそのまま出され、「ｏｕｔ」の新しい値は、更に、「ｍ」を安定化させる。適切な動作のための条件は、Ｔ（ＣＫ＝１）をＣＫが論理「１」の間の時間とすると、Ｔ（ＣＫ＝１）が（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）より大きくなければならないというものである。
【００２５】
数学的には、
（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）＜Ｔ（ＣＫ＝０）＜（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・・式（３）
ここで、ｔ＿ｉｎｖ＝インバータの伝搬遅延
ｔ＿ｓｗ＝スイッチの伝搬遅延
ｔ＿ｂｕｆ＝バッファの伝搬遅延
である。
【００２６】
１／（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の値は、ＦＤの本質的振動周波数ということができる。入力クロック信号は、５０％のデューティサイクルを有しており、ＣＫの最小周波数は、適切な動作を補償するためには、本発明の実施形態のＦＤの本質的振動周波数の半分より大きくなくてはならない。
【００２７】
数学的には、
１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ））・・・・式（４）
ここで、ｆ＝クロック信号ＣＫの周波数
である。
【００２８】
上記例では、ｔ＿ｂｕｆは、略、ｔ＿ｉｎｖの２倍に略等しい。入力クロック信号が５０％のデューティサイクルを持っているとすると、動作周波数は、約１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ））から１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））の範囲がある。この周波数レンジは、ｔ＿ｓｗとｔ＿ｉｎｖの値が略等しい場合、従来のマスタ−スレーブＴＦＦ周波数分周器の約２倍である。
【００２９】
ｔ＿ｓｗは、スイッチの遅延時間であるが、機能セレクタは主にスイッチで構成されているので、ｔ＿ｓｗは、また、機能セレクタの遅延時間であると考えられることに注意されたい。
【００３０】
図９及び１０は、例２の機能セレクタを有する本発明の一実施形態の周波数分周器（ＦＤ１）の動作を示す。図７と同様に、回路は、振動子とバッファの機能を繰り返す。ＣＫ＝０のとき、ｓｗ１は、開かれ、回路の状態は、図７と同じである。
【００３１】
ＣＫ＝１のとき、ｓｗ１は閉じられる。このとき、インバータの入力と出力は、閉ループを構成するが、ｓｗ１の両端子｛ｊ、ｍ｝における電圧差Ｖｓｗ１により、「ｏｕｔ」と「ｍ」間に電圧差が存在する。ノード「ｍ」の電圧レベルは、
Ｖｍ＝Ｖｏｕｔ＋Ｖｓｗ１・・・式（５）
で与えられ、これは、
Ｖｏｕｔ＝Ｖｍ−Ｖｓｗ１・・・式（６）
を示す。ここで、
Ｖｍは、ノード「ｍ」での電圧
Ｖｏｕｔ＝ノード「ｏｕｔ」での電圧
Ｖｓｗ１＝ｓｗ１の両端子における電圧差
である。
【００３２】
ＦＤ１の典型的なＤＣ特性曲線を図１０に示す。ｘ軸は、ノード「ｍ」における電圧レベルを、ｙ軸は、ノード「ｏｕｔ」における電圧レベルを示す。「バッファ」の特性曲線は、太線でプロットされており、Ｖｔｈ（ｂｕｆ）は、バッファの閾値電圧である。Ｖｍは、Ｖｔｈ（ｂｕｆ）より小さいとき、Ｖｏｕｔは、電圧「０」である。ＶｍがＶｔｈ（ｂｕｆ）より大きいとき、Ｖｏｕｔは、電圧「Ｖｄｄ」である。
【００３３】
「ｓｗ１」が開いており、式（３）は満たされているとき、インバータは、制限なしに、Ｖｍが、「０」か「Ｖｄｄ」のいずれかの電圧レベルであるように動作する。したがって、ＦＤ１の解の点は、「Ａ」あるいは「Ｂ」である。式（３）が満たされる限り、インバータは、「Ｖｏｕｔ」の論理的反転（反転）である「Ｖｍ」値を生成する。
【００３４】
他方、「ｓｗ１」が閉じているときは、インバータは、ノード「ｍ」に反転値を生成しない。むしろ、「ｍ」の電圧は、図９で議論したように、式（５）あるいは式（６）で与えられる。式（６）を、図１０（ｂ）の線としてプロットすると、ＤＣ特性曲線との３つの交点が現われる。第１の点は、「Ａ」であり、Ｖｍ＝Ｖｓｗ１及びＶｏｕｔ＝０を示す。第２の点は、「Ｂ」であり、Ｖｍ＝Ｖｄｄ−Ｖｓｗ１及びＶｏｕｔ＝Ｖｄｄを示す。第３の点は、「Ｃ］であり、Ｖｍ＝Ｖｔｈ（ｂｕｆ）及びＶｏｕｔ＝Ｖｄｄ／２を示す。
【００３５】
機能的には、点「Ａ」、あるいは、「Ｂ」のいずれの点における動作も「ｓｗ１」が開いているときと同様である。しかし、点「Ｃ」における動作は、ＦＤ１の入力「ｍ」と出力「ｏｕｔ」が、一瞬に、Ｖｔｈ（ｂｕｆ）及びＶｄｄ／２にそれぞれ安定化されることを示している。（この現象は、ある論文では、「メタスタビリティ」と呼ばれている。）このような安定状態が、Ｔに比べて無視できない時間継続するなら、「ｏｕｔ」値は、決まることができず、エラーが発生する。
【００３６】
いわゆる「メタスタビリティ」現象を避けるために、バッファのゲイン（駆動力とも呼ばれる）は、インバータのそれより大きく設計しなければならず、これにより、「ｏｕｔ」の電圧値は、「Ｖｍ」の値にわずかな変化があったとしても、「０」あるいは「Ｖｄｄ」のいずれかになる。換言すれば、バッファのゲインが十分大きければ、ＦＤ１回路は、解の点「Ａ」あるいは「Ｂ」のみで動作する。
【００３７】
例４の機能セレクタの動作機構及びＤＣ特性は、例２の機能セレクタのものと同様である。しかし、例４の機能セレクタを使用するなら、Ｖｓｗ１の値は、電界効果型トランジスタ「ｓｗ１」のドレイン−ソース間電圧の飽和値（オンの時の値）に略等しくなる。
【００３８】
図１１は、従来の周波数分周器と本発明の実施形態でのクロック周期（遅延）を比較した様子を示す。
ｔ＿ｉｎｖ＠ｔ＿ｂｕｆ＠ｔ＿ｓｗを仮定すると、従来のマスタ−スレーブＦＤの遅延は、略（５＊ｔ＿ｉｎｖ）であり、提案しているＦＤのそれは、約（３＊ｔ＿ｉｎｖ）である。図１において、２つのバッファ、２つのスイッチ、１つのインバータがあるので、従来のマスタ−スレーブＦＤの遅延は、５＊ｔ＿ｉｎｖである。更に、図５に示される本発明の実施形態においては、１つのバッファ、１つのインバータ及び１つのスイッチのみがあるので、遅延は、３＊ｔ＿ｉｎｖである。クロック周期の４０％の圧縮が可能であることを示し、これは、最大動作周波数の速度の１．７倍の増加に等しい。
【００３９】
図１２は、本発明の一実施形態の動作レンジを示す。
図１２（ａ）は、本発明の実施形態の周波数分周器（新ＦＤ）と、従来のマスタ−スレーブ周波数分周器（Ｍ−Ｓ  ＦＤ）の、Ｔ（ＣＫ＝０）＝Ｔ（ＣＫ＝１）＝２／ｆの条件の下での理論的動作範囲の比較を示したものである。ｘ軸は、電力供給電圧（Ｖｄｄ）を示し、ｙ軸は、入力クロック周波数（ｆ）を示す。Ｖｔｈは、インバータの閾値電圧を示している。両タイプの回路は、供給電圧がＶｔｈより大きい場合にのみ動作する。しかし、インバータの遅延は、ＶｄｄがちょっとＶｔｈより大きい場合には、比較的大きい。通常、インバータは、ＶｄｄがＶｔｈの約２倍より大きい時に、より速い速度で動作を開始する。
【００４０】
従来のＭ−Ｓ  ＦＤは、下限値はないが、上限値１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））の制限の下のクロック周波数でのみ動作する。
数学的には、ｆ（Ｍ−Ｓ  ＦＤ）、Ｍ−Ｓ  ＦＤの動作周波数範囲、が、
０＜ｆ（Ｍ−Ｓ  ＦＤ）＜１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））・・・式（７）
他方、本発明のＦＤ回路の動作範囲には、上限と下限があるものの、全体の周波数は、従来のＭ−Ｓ  ＦＤ回路より高い。
【００４１】
図１２（ｂ）は、図６（ｃ）に示される例３の機能セレクタを有する図５（ａ）の周波数分周器のシミュレーション結果を示す。各軸は、図１２（ａ）と同じものを示す。このグラフの値は、カリフォルニア大学バークレー校の、Berkeley Predictive Technology Model(BPTM)のＳＰＩＣＥ  ＢＳＩＭ４パラメータのような、標準の９０ｎｍＣＭＯＳパラメータを用いた典型的なトランジスタ遅延を用いて計算した。Ｖｄｄが１．５Ｖより大きいとき、動作周波数は、２２ＧＨｚより高い。４０Ｇｂｐｓ伝送システムのクロック周波数は、約２０ＧＨｚであるので、本発明の回路は、次世代通信システムに広く応用できる。
【００４２】
図１３は、標準９０ｎｍＣＭＯＳプロセスパラメータを使った、Ｓｐｉｃｅ  Ｂｓｉｍ４シミュレーションを示す。Ｖｄｄ＝１．２Ｖにおける本発明の回路（図７）の瞬間的な（時間領域の）波形を示す。回路は、１６ＧＨｚで動作し、ＣＫの振幅は、Ｖｐｐ（ＣＫ）＝０．９５Ｖｐｐである。入力信号のふり幅が小さいことにより、より多くの電力を節約できるので、回路の電力消費をさらに削減することができる。「内部ｖ」は、図７の「ｍ」に等しく、ピークツーピークの電圧のふり幅は、約Ｖｐｐ（ＣＫ）／４である。
【００４３】
本発明のＦＤの周波数範囲には、下限が存在するが、図１４の回路は、動作範囲を拡大することができる。
図１４は、本発明の他の実施形態に従った周波数分周器の構成を示す。
【００４４】
この回路は、ＤＣレベルモニタ３５と調整ユニット３６を含む。ＤＣレベルモニタ３５は、「ｏｕｔ」のＤＣ電圧を検出し、このＤＣレベルにしたがって、調整ユニット３６は、可調整インバータ３３の遅延値「ｔ＿ｉｎｖ」を調整するか否かを決定する。
【００４５】
図１５は、可調整遅延器を有するＣＭＯＳインバータの２つの例を示す。
図１５（ａ）の可調整インバータにおいては、可変抵抗器４０が、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴトランジスタ４１と４２の間に挿入されており、インバータの伝搬遅延を調整する。図１５（ｂ）の可調整インバータにおいては、可変抵抗器４０はその伝搬遅延を調整するためのｎＭＯＳインバータのアクティブロードとして使用される。
【００４６】
図１６は、可調整遅延器を有するインバータのタイミング図を示す。
「ＶＨ」と「ＶＬ」は、それぞれ、「ｈｉｇｈ」レベル、「ｌｏｗ」レベル電圧を示すものとする。式（３）が満たされていると、全遅延は、動作範囲に入っており、正常な周波数分周が実行される。出力「ｏｕｔ」が、５０％デューディサイクルであり、ＤＣ電圧が略「ＶＨ／２」、論理的「ｈｉｇｈ」レベル電圧の半分、に等しい。調整ユニットは、正常な動作が続くように、Ｖ＿ａｄｊの値を維持する。
【００４７】
全遅延（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）がＴ（ＣＫ＝０）より小さい場合には、「ｏｕｔ」は、２回トグルし、（ＣＫ＝０）の期間に元の値に戻る。ＤＣレベルモニタ３５で検出される結果のＤＣ電圧は、「ＶＨ／２」でなくなる。Ｖ＿ａｄｊを可変することにより、調整ユニット３６は、正常動作が達成されるまで、可調整インバータの遅延を増加することができる。
【００４８】
他方、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）が、（ＣＫ＝０）期間にトグルが起こらないほどに大きすぎる場合には、「ｏｕｔ」は、「ＶＨ」あるいは「ＶＬ」にとどまってしまうだろう。これらの電圧は、ＤＣレベルモニタ３５によって容易に検出できる。Ｖ＿ａｄｊを使って、可調整インバータの遅延を短くすることにより、動作は最後には、正常状態に戻る。
【００４９】
図１７は、インバータに可調整遅延器を有する本発明の実施形態の拘束条件を説明する図である。
図１７のタイミング図に示されるように、Ｔ（ＣＫ＝０）は、以下の式によって拘束される。
ｔ＿ｓｗ＋ｔ＿ｂｕｆ＜Ｔ（ＣＫ＝０）＜ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ・・・式（８）
ここで、ｔ＿ｉｎｖ２＝可調整インバータの伝搬遅延
ｔ＿ｓｗ＝スイッチの伝搬遅延
ｔ＿ｂｕｆ＝バッファの伝搬遅延
である。
【００５０】
５０％のデューティサイクルのＣＫを用いている場合、Ｔ（Ｃ＝０）＝Ｔ（ＣＫ＝１）したがって、ｆ＝１／（２＊Ｔ（ＣＫ＝０））である。以下の式が導かれる。
１／［２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］＜ｆ＜１／［２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］・・・式（９）
他方、可調整インバータの遅延「ｔ＿ｉｎｖ２」が大きいとき、（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の全伝搬遅延が、クロック周期Ｔよりも大きい可能性がある。したがって、Ｔ＝Ｔ（ＣＫ＝０）＋Ｔ（ＣＫ＝１）のとき、回路は、以下の式によって拘束される。
ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ＜Ｔ（ＣＫ＝０）＋Ｔ（ＣＫ＝１）＜２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・式（１０）
周波数ｆであらわすと、
１／［２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］＜ｆ＜１／（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・式（１１）
式（９）と式（１１）を組み合わせると、
１／（２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜ＵＢ、・・・式（１２）
ここで、ＵＢ＝ｍｉｎ｛１／（２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ））、１／（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝。
【００５１】
ｔ＿ｉｎｖが、より大きな値「ｔ＿ｉｎｖ２」に増加されると、上限値は、図１８に示されるように、正常な動作を確保するためのより厳密な条件の下の値である、ＵＢに変更されなくてはならない。
【００５２】
結果として、ＤＣレベルモニタ３５と調整ユニット３６を実装することにより、ＦＤ回路の全体の動作周波数範囲は、以下のように、式（５）と式（１２）をあわせたものに広げることができる。
１／（２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜１／（２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ））・・・式（１３）
図１８は、本発明の実施形態に従ったＤＣレベルモニタを有する周波数分周器の理論的動作範囲を示す図である。
【００５３】
図１２（ａ）及び（ｂ）と同様に、ｘ軸は、Ｖｄｄを、ｙ軸は、ｆをあらわす。この図では、ｔ＿ｉｎｖ２とｔ＿ｉｎｖは、それぞれ、可調整インバータの最大及び最小伝搬遅延を表す。直線で網掛けされた領域は、可調整インバータが「ｔ＿ｉｎｖ」の遅延値を有する場合の、透過範囲を示す。点線で網掛けされた領域は、遅延が「ｔ＿ｉｎｖ２」である場合の透過範囲を示す。遅延値は、ＤＣレベルモニタと調整ユニットのループによって自動的に調整されるので、本発明の実施形態のＦＤは、網掛けの部分の全領域にわたって動作することができる。定量的には、ＦＤ回路は、式（１３）であらわされる「全動作範囲」において機能し、全動作範囲は、図７あるいは９に示されるＦＤのものよりも広い。
【００５４】
ＬＳＩ技術においては、これらの動作条件は、Ｖｄｄ、温度、プロセスパラメータなどによって影響を受ける。ＤＣレベルモニタを用いると、ＦＤ回路は、素子（スイッチ、バッファ、インバータ）がよい動作条件にあるか否かにかかわらず正常に動作する。良い動作条件は、（通常の条件の「通常ケース」及び、悪条件の「最悪ケース」に対して）「最良ケース」あるいは、「高速ケース」と呼ぶこともできる。短いゲート長（たとえば、約０．５ｕｍよりゲート長が短い）場合のＣＭＯＳプロセスのように、本質的パラメータ変位を起こす製造プロセスで回路が製造された場合に、広い動作範囲は、特に有効である。
【００５５】
図１９は、（図６（ａ）の例１の機能セレクタを用いた）図７の周波数分周器のスタンバイ（スリープ）モードを有する構成を示す。この構成では、ＤＣレベルモニタ３５と調整ユニット３６を設けることは任意である。この２つの任意のユニットは、より広い動作周波数範囲が望まれるときには、付け加える必要がある。図２０は、図１９の構成に使用される可調整インバータを示す。
【００５６】
ゲートが「スリープ」信号に接続されたｎＭＯＳトランジスタ「ＦＥＴ１」３７がＦＤ回路に加えられている。ＤＣレベルモニタと調整ユニットの両者は、任意である。「スリープ」信号が「ｈｉｇｈ」電圧レベルにある場合、Ｖ＿ａｄｊは、略０Ｖである。Ｖ＿ａｄｊが可調整インバータ３３に接続されると、たとえば、図２０（ａ）及び２０（ｂ）に示されるように、「ＦＥＴ２」３８（あるいは、「ＦＥＴ３」３９）のドレイン−ソース間抵抗が非常に大きくなり、リーク電流はほぼ「０」になる。
【００５７】
更に、スタンバイモードの間、ＣＫ＝１であるように、ＣＤの値を制御する論理回路を使用することにより、出力「ｏｕｔ」は、安定に保たれ、非常に少ない電力しか消費しない。換言すると、本発明のＦＤ回路は、半静的周波数分周器にアップグレードすることができる。（ここで、「静的」周波数分周器は、入力クロック信号が長い時間、特に、スタンバイモードの間、変化しなくても、出力値が変化しないような周波数分周器を指している。）
本発明の実施形態によれば、以下の特徴が得られる。
（１）提案する周波数分周器（新ＦＤ１及び新ＦＤ２）では、１ステージのみのバッファが用いられてる。
（２）信号経路を切り替えるのに、機能セレクタ（スイッチの組み合わせ）を使っている。
（３）短いスイッチング周期、これは、高い動作周波数を示す。
（４）ＦＤ回路により少ない素子しか使っていない。
（５）小型。高い動作周波数範囲を有している一方、実施形態の回路は、従来の周波数分周器より小型である。
（６）より少ない数の論理ゲートしか使っていないので、実施形態の回路は、電力消費が少ない。
（７）ＤＣレベルモニタと調整ユニットが本発明のＦＤに実装されれば、より広い動作周波数範囲が実現できる。
（８）ＦＥＴトランジスタと「スタンバイ」モード制御信号が追加されると、リーク電流を小さくすることができる。
（９）「スタンバイ」モードの間に出力値をモニタし、制御するように論理回路を実装すれば、電力を節約する「スタンバイ」モードが可能である。換言すると、ＦＤは、半静的周波数分周器（図１９において記載したように）にアップグレード可能である。
【００５８】
以下に、本発明の応用例を説明する。
図２１は、３つのマルチプレクサ（５１、５２、５３）、１つの１／２周波数分周器「Ｄｉｖ／２」４３、及び、１つの１／ｎ周波数分周器「Ｄｉｖ／ｎ」４４（ここで、ｎは整数）を含む、高速マルチプレキシング（ＭＵＸ）システムを示す。２ｎ個の「低データレート」の、「高データレート」信号に多重されるために、３つの連なったマルチプレクサ（ＭＵＸ１（５１）、ＭＵＸ２（５２）、ＭＵＸ３（５３））を介してマルチプレクサＭＵＸ１に入力される入力信号がある（ここで、２ｎは、偶数である）。ＭＵＸ１、ＭＵＸ２、ＭＵＸ３へのクロック信号は、それぞれ、Ｃｋ（ｆ／２ｎ）、Ｃｋ（ｆ／２）、及び、Ｃｋ（ｆ）であり、Ｃｋ（ｆ）は、ＶＣＯあるいはクロック生成器（ＣｋＧｅｎ）あるいは、基準クロック（ＣｋＲｅｆ）であり、最大の周波数ｆを有している。Ｃｋ（ｆ／２）は、１／２クロック信号であり、周波数は、ｆ／２である。Ｃｋ（ｆ／２ｎ）は、１／２ｎクロック信号であり、周波数は、ｆ／２ｎである。「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が、それぞれ、Ｃｋ（ｆ／２）及びＣｋ（ｆ／２ｎ）を生成するのに使用される。本発明の周波数分周器は、Ｃｋ（ｆ／２）を生成するのに利用でき、また、ほとんどの場合、ｎは、２のべき乗であるので、周波数分周器を直列に接続することにより、Ｃｋ（ｆ／２）からＣｋ（ｆ／２ｎ）を生成するのにも利用できる。
【００５９】
Ｃｋ（ｆ／２ｎ）は、また、周波数検出器あるいはＰＬＬのための信号として使用することもできる。「Ｄｉｖ／２」、「Ｄｉｖ／ｎ」、ＶＣＯ、及び、ＰＬＬの組み合わせは、いくつかの論文では、クロック逓倍ユニット（ＣＭＵ）と呼ばれる。Ｃｋ（ｆ）信号は、もっとも高速の周波数を持っているので、高速の「Ｄｉｖ／２」周波数分周器が通常必要となる。電力消費が問題となる場合には、低消費電力の「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が必要となるが、本発明は、この条件を満たすことができる。
【００６０】
図２２は、ｎ＝４のときの図２１のＭＵＸ及びＰＬＬシステムのタイミング図を示している。ＴはＣｋ（ｆ）のクロック周期である。図に示されているように、Ｃｋ（ｆ／２）のクロック周期は、２Ｔに等しく、Ｃｋ（ｆ／２ｎ）のそれは、８Ｔである。ここで、ｎ＝４である。
【００６１】
図２３は、２つの周波数分周器、位相検出器（ＰＤ）６０、チャージポンプ（ＣＰ）あるいは、ローパスフィルタ（ＬＰＳ）あるいは両方であるブロック６１、及び、ＶＣＯ６２を含む、高速フェーズロックトロープ（ＰＬＬ）を示す。このＰＬＬでは、「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器は、それぞれ、Ｃｋ（ｆ／２）及びＣｋ（ｆ／２ｎ）を生成するために使用される。上記例と同様に、Ｃｋ（ｆ）信号は、最大の周波数を有しているので、高速「Ｄｉｖ／２」周波数分周器が通常要求される。「Ｄｉｖ／２」４３と「Ｄｉｖ／ｎ」４４周波数分周器の組み合わせは、しばしは、いくつかの論文において、プレスカラーと呼ばれる。この回路及び、その変形は、有線及び無線の通信回路に広く使われる。
【００６２】
電力消費が問題となる場合には、低消費電力の「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が必要であるが、本発明は、これを満たすことができる。
再び、図２２は、ｎ＝４のときの、図２３のＰＬＬシステムのタイミング図を示している。説明は、図２１の時と同様であるので、省略する。
【００６３】
図２４は、高速２−位相クロック生成器への実施形態の応用例を示す。
図２４（ａ）において、クロック生成器は、１つのインバータ６５と、２つの「Ｄｉｖ／２」周波数分周器６３及び６４を有している。Ｉはインフェーズクロック、Ｑは、直交クロックであり、両クロック信号は、ＰＬＬ、プロセッサ、データリタイマ（いくつかの論文では、合成器あるいはＣＤＲと呼ばれる）などに使用することができる。この例では、ＩとＱの位相差は、９０度である。
【００６４】
図２４（ｃ）は、図２４（ａ）における高速クロック生成器のタイミング図を示している。
Ｃｋｂは、Ｃｋ（ｆ）の反転クロックである。つまり、Ｃｋ（ｆ）とＣｋｂの位相差は、１８０度であることを示している。Ｃｋ（ｆ）とＣｋｂの周波数を２で分周すると、ＩとＱクロックが、それぞれ生成され、ＩとＱのクロックの位相差は、９０度、１８０度の半分となる。この回路とその変形は、有線及び無線の通信回路に広く使われる。
【００６５】
図２４（ｂ）は、高速２−位相クロック生成器の他の実装例を示す図である。
基本構成は、上記例のものと同様である。しかし、インバータの変わりに、この例では、「位相シフタ」６６が使われている。「位相シフタ」は、Ｃｋ（ｆ）を１８０度シフトし、「Ｃｋｂ」信号を生成する。この「位相シフタ」は、遅延ユニットあるいは、位相補間器でよい。２つの「Ｄｉｖ／２」ＦＤ及び信号｛Ｉ、Ｑ｝の説明は、図２４（ａ）のものと同様であり、したがって、省略する。
【００６６】
再び、図２４（ｃ）は、図２４（ｂ）の高速クロック生成器のタイミング図を示している。この回路及びその変形は、有線及び無線の通信回路に広く使われている。説明は、図２４（ａ）の場合と同様であるので、省略する。
【００６７】
図２５は、１つの位相シフタ、２つの「Ｄｉｖ／２」周波数分周器及び、２つの位相補間器（phase interpol）が４位相クロックを生成するために使用される高速多位相クロック生成器を示す。図２５（ｂ）は、ＣＫ１〜ＣＫ４間の位相シフトが４５度であるクロック生成器３のタイミング図を示している。
【００６８】
図２５（ａ）において、高速クロックＣｋ（ｆ）は、Ｃｋ１を生成するためにＣｋ（ｆ）を２で分周する「Ｄｉｖ／２」４５へ入力される。高速クロックＣｋ（ｆ）は、Ｃｋ（ｆ）の位相を１８０度シフトし、Ｃｋｂとして出力する位相シフタ４７にも入力され、Ｃｋｂは、「Ｄｉｖ／２」４６によって２で分周されてＣｋ３を生成する。Ｃｋ３の位相は、Ｃｋ１に対して９０度シフトされている。位相補間器４９は、Ｃｋ１とＣｋ３を受信し、Ｃｋ１とＣｋ３の位相差の半分、４５度だけ、Ｃｋ１に対して位相がシフトしているＣｋ２を生成する。位相補間器５０は、反転されたＣｋ１とＣｋ３を受信し、Ｃｋ１とＣｋ３の位相差の半分、４５度だけＣｋ３に対して、位相がシフトされたＣｋ４を生成する。これは、Ｃｋ４は、非反転Ｃｋ１に対して、１３５度の位相を持っていることを意味する。
【００６９】
ＰＬＬあるいは位相補間器の組み合わせで、提案のＦＤは２位相クロック生成器および多位相クロック生成器のずべてにおいて、正確なクロック信号を生成するのに使用できる。
【００７０】
図２６は、多位相クロック生成器への本発明の他の応用を示す。
図２６（ａ）は、１つの位相シフタ、２つの「Ｄｉｖ／２」周波数分周器、２つのインバータが４位相クロックを生成するのに使用される他の高速多位相クロック生成器を示す。図２６（ａ）において、位相シフタ５９は、Ｃｋ（ｆ）の位相を１８０度シフトし、Ｃｋｂを生成する。Ｃｋ（ｆ）は、「Ｄｉｖ／２」５６によって、２で分周され、Ｃｋ１を生成する。Ｃｋ１は、インバータ５７に入力され、Ｃｋ１に対して、位相が１８０度シフトしたＣｋ３を生成する。Ｃｋｂは、「Ｄｉｖ／２」５５によって２で分周されＣｋ１に対し、位相が９０度シフトしたＣｋ２を生成する。Ｃｋ２は、インバータ５８に入力され、Ｃｋ１に対し、位相が２７０度シフトしたＣｋ４を生成する。
【００７１】
図２６（ｂ）は、各ＣＫ１〜ＣＫ４間の位相シフトが９０度である、クロック生成器４のタイミング図を示す。ＰＬＬあるいは位相補間器の組み合わせにより、本発明のＦＤは、すべての２位相クロック生成器及び多位相クロック生成器において、正確なクロック信号を生成するのに利用可能である。
【００７２】
図２７は、本発明の応用として、１／２ｍ周波数分周器を説明する図である。
図２７は、１／２ｍ周波数分周器の構成を示している。通常使われる１／ｎ分周期においては、ｎは、ｍを整数として、２ｍに等しい。換言すると、図２１、２３の「Ｄｉｖ／ｎ」ブロックは、「２ｍ分周」あるいは、「１／２ｍ」周波数分周器とも呼ばれる。「１／２ｍ」周波数分周器は、図２７（ａ）に示されるように、「２分周」（Ｄｉｖ／２）周波数分周器を数個カスケード接続することにより、構成される。「１／２ｍ」周波数分周器への入力は、通常、最大周波数を有しているので、第１の「Ｄｉｖ／２」ブロック６８は、本発明の周波数分周器であるべきである。最初の周波数分周の後、Ｃｋ（ｆ／２）のクロック周波数は、半分になる。「Ｄｉｖ／２」ブロック６９による２番目の周波数分周の後、Ｃｋ（ｆ／４）のクロック周波数は、４分の１、などである。ある応用においては、従来のマスタ−スレーブ周波数分周器は、分周されたクロック信号を扱うことができる。回路設計者は、速度と電力消費の条件にしたがって、従来と、提案している周波数分周器から選択することができる。換言すると、「Ｄｉｖ／２」ブロック６９、７０、７１は、提案の、あるいは、従来の分周器とすることができる。
【００７３】
図２７（ｂ）に、「２ｍ分周」周波数分周器の典型的なタイミング図が示されている。図２７（ｂ）に明らかに示されているように、Ｃｋ（ｆ／２）は、Ｃｋ（ｆ）の１／２の周波数を持っており、Ｃｋ（ｆ／４）は、Ｃｋ（ｆ／２）の１／２の周波数を持っており、これは、Ｃｋ（ｆ）の１／４を意味し、Ｃｋ（ｆ／２ｍ）は、Ｃｋ（ｆ）の１／２ｍの周波数を持っている。
【００７４】
本発明の提案している周波数分周器は、クロックデータリカバリ（ＣＤＲ）システム、高速トランシーバ、有線及び無線通信システムに応用可能である。周波数分周器は、大規模集積回路（ＬＳＩ）あるいは、プリント回路ボード（ＰＣＢ）あるいは、これらの組み合わせのいずれの形でも実装可能である。これは、ＭＵＸシステム、ＰＬＬシステムに応用が可能である。図２４〜２６の高速クロック生成器の例で記載したような、多位相クロック生成器及び、図２７に示された「２ｍ分周」周波数分周器を構成するのに使用可能である。
【００７５】
（付記１）
２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、
該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、
該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、
信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットと、
を備えることを特徴とする周波数分周器。
【００７６】
（付記２）
前記機能セレクタは、
２つのフィードバック経路の１つに設けられ、２つのフィードバック経路の１つを開いたり閉じたりするために、前記クロック信号に同期して、オン、オフする第１のスイッチユニットと、
２つのフィードバック経路の他方に設けられ、２つのフィードバック経路の他方を開いたり閉じたりするために、第１のスイッチユニットとは反対のタイミングでオン、オフする第２のスイッチユニットと、
を備えることを特徴とする付記１に記載の周波数分周器。
【００７７】
（付記３）
前記機能セレクタは、
前記クロック信号に同期してオン、オフするスイッチユニットを備え、
前記２つのフィードバック経路の１つがスイッチユニットによって開閉され、前記２つのフィードバック経路のインバータユニットを含む他方は、常に閉じられていることを特徴とする付記１に記載の周波数分周器。
【００７８】
（付記４）
第１のスイッチユニット、第２のスイッチユニット及びスイッチユニットは、トランジスタで構成されていることを特徴とする付記２または３に記載の周波数分周器。
【００７９】
（付記５）
前記インバータユニットの動作遅延は、調整可能であることを特徴とする付記１に記載の周波数分周器。
【００８０】
（付記６）
前記インバータユニットは、可変抵抗器を備え、該インバータユニットの動作遅延は、該可変抵抗器の抵抗値を帰ることにより調整することを特徴とする付記５に記載の周波数分周器。
【００８１】
（付記７）
前記周波数分周器が動作していないときには、前記インバータユニットをオフにするオフユニットを更に備えることを特徴とする付記１に記載の周波数分周器。
【００８２】
（付記８）
前記所定の条件は、
ｔ＿ｉｎｖを前記インバータユニットの遅延時間とし、ｔ＿ｓｗを前記機能セレクタユニットの遅延時間と子、ｔ＿ｂｕｆを前記バッファユニットの遅延時間とし、ｍｉｎ｛Ａ、Ｂ｝がＡとＢの小さいほうを意味するとしたとき、
１／｛２＊(ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝＜クロック信号の周波数＜ｍｉｎ｛１／｛２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝、１／（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝
と表されることを特徴とする付記１に記載の周波数分周器。
【００８３】
（付記９）
付記１に記載の周波数分周器を使ったマルチプレキシングシステム。
（付記１０）
付記１に記載の周波数分周器を使ったフェーズロックトループシステム。
【００８４】
（付記１１）
付記１に記載の周波数分周器を使ったクロック生成器。
【図面の簡単な説明】
【００８５】
【図１】従来の周波数分周器を説明する図（その１）である。
【図２】従来の周波数分周器を説明する図（その２）である。
【図３】従来の周波数分周器を説明する図（その３）である。
【図４】従来の周波数分周器を説明する図（その４）である。
【図５】本発明の実施形態の周波数分周器を示す図である。
【図６】機能セレクタの４つの構成例を示す図である。
【図７】例１の機能セレクタを備えた本発明の実施形態の周波数分周器の動作を示す図（その１）である。
【図８】例１の機能セレクタを備えた本発明の実施形態の周波数分周器の動作を示す図（その２）である。
【図９】例２の機能セレクタを備えた本発明の実施形態の周波数分周器（ＦＤ１）の動作を示す図（その１）である。
【図１０】例２の機能セレクタを備えた本発明の実施形態の周波数分周器（ＦＤ１）の動作を示す図（その２）である。
【図１１】従来の周波数分周器と本発明の実施形態のクロック周期（遅延）の比較を示す図である。
【図１２】本発明の実施形態の動作範囲を示す図である。
【図１３】標準９０ｎｍＣＭＯＳプロセスパラメータを使った、Ｓｐｉｃｅ  Ｂｓｉｍ４シミュレーション結果を示す図である。
【図１４】本発明の他の実施形態に従った周波数分周器の構成を示す図である。
【図１５】可調整遅延器を備えるＣＭＯＳインバータの２つの例を示す図である。
【図１６】可調整遅延器を備えるインバータのタイミング図を示す図である。
【図１７】インバータに可調整遅延器を備える、本発明の実施形態の制約を説明する図である。
【図１８】本発明の実施形態に従ったＤＣレベルモニタを有する周波数分周器の理論的動作範囲を示す図である。
【図１９】（図６（ａ）の例１の機能セレクタを備える）図７の周波数分周器のスタンバイ（スリープ）モードを有する構成を示す図である。
【図２０】図１９の構成に使用される可調整インバータを示す図である。
【図２１】本発明の応用としての、高速マルチプレキシング（ＭＵＸ）システムを示す図である。
【図２２】ＭＵＸとＰＬＬシステムのタイミング図である。
【図２３】本発明の応用としての、高速フェーズロックトループ（ＰＬＬ）システムを示す図である。
【図２４】高速２位相クロック生成器への実施形態の応用例を示す図である。
【図２５】多位相クロック生成器への本発明の応用を説明する図である。
【図２６】多位相クロック生成器への本発明の他の応用を示す図である。
【図２７】本発明の応用としての、「２ｍ分周」周波数分周器を説明する図である。
【符号の説明】
【００８６】
１０、１１、３０        バッファ
１２、３２、４８、５７、５８、６５        インバータ
１５        ミキサ／乗算器
１６        ローパスフィルタ
１７、２３        増幅器
２０、２１        抵抗器
２２        Gilbert乗算器
３１        機能セレクタ
３３        可調整インバータ
３５        ＤＣレベルモニタ
３６        調整ユニット
３７、３８、３９        電界効果型トランジスタ（ＦＥＴ）
４０        可変抵抗器
４１        ｐ型電界効果型トランジスタ（ＦＥＴ）
４２        ｎ型電界効果型トランジスタ（ＦＥＴ）
４３、４５、４６、５５、５６、６３、６４        「２分周」周波数分周器
４４        「ｎ分周」周波数分周器
４７、５９、６６        位相シフタ
４９、５０        位相補間器
５１        ２ｎビットツー４ビットマルチプレクサ
５２        ４ビットツー２ビットマルチプレクサ
５３        ２ビットツー１ビットマルチプレクサ
５４        クロック逓倍ユニット（ＣＭＵ）
６０        位相検出器
６１        チャージポンプあるいは、ローパスフィルタあるいは、両方
６２        電圧制御振動子（ＶＣＯ）
６８、６９、７０、７１        「２分周｝周波数分周器
７２        「２ｍ分周」周波数分周器
【図１】
2007267034.tif 000003
【図２】
2007267034.tif 000004
【図３】
2007267034.tif 000005
【図４】
2007267034.tif 000006
【図５】
2007267034.tif 000007
【図６】
2007267034.tif 000008
【図７】
2007267034.tif 000009
【図８】
2007267034.tif 000010
【図９】
2007267034.tif 000011
【図１０】
2007267034.tif 000012
【図１１】
2007267034.tif 000013
【図１２】
2007267034.tif 000014
【図１３】
2007267034.tif 000015
【図１４】
2007267034.tif 000016
【図１５】
2007267034.tif 000017
【図１６】
2007267034.tif 000018
【図１７】
2007267034.tif 000019
【図１８】
2007267034.tif 000020
【図１９】
2007267034.tif 000021
【図２０】
2007267034.tif 000022
【図２１】
2007267034.tif 000023
【図２２】
2007267034.tif 000024
【図２３】
2007267034.tif 000025
【図２４】
2007267034.tif 000026
【図２５】
2007267034.tif 000027
【図２６】
2007267034.tif 000028
【図２７】
2007267034.tif 000029
【手続補正書】
【提出日】平成18年6月9日(2006.6.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１１は、従来の周波数分周器と本発明の実施形態でのクロック周期（遅延）を比較した様子を示す。
2007267034.tif 000030
を仮定すると、従来のマスタ−スレーブＦＤの遅延は、略（５＊ｔ＿ｉｎｖ）であり、提案しているＦＤのそれは、約（３＊ｔ＿ｉｎｖ）である。図１において、２つのバッファ、２つのスイッチ、１つのインバータがあるので、従来のマスタ−スレーブＦＤの遅延は、５＊ｔ＿ｉｎｖである。更に、図５に示される本発明の実施形態においては、１つのバッファ、１つのインバータ及び１つのスイッチのみがあるので、遅延は、３＊ｔ＿ｉｎｖである。クロック周期の４０％の圧縮が可能であることを示し、これは、最大動作周波数の速度の１．７倍の増加に等しい。
【外国語明細書】
[Title of the invention] A High Speed Dynamic Frequency Divider
[Technical field]
The present invention relates to a structure of a dynamic frequency divider. 
[Background art]
Frequency Divider (FD) is an important building block which is widely used in logic systems and transmission systems, including phase locked loop (PLL), Clock Multiplication Unit (CMU), and clock generators (CkGen). The master-slave Toggle flip-flop (TFF) configuration is one of the most common types used in both dynamic and static frequency dividers. However, propagation delays of logic gates and switches in the TFF limits the maximum operation frequency.  Especially in CMOS and BiCMOS processes, there is not yet a high enough operating frequency range for high data rate applications like the 40Gbps transmission systems.
Figs. 1 through 4 depict the conventional frequency divider.
A conventional FD (conv. FD1) uses master-slave buffer elements, but the highest operation frequency is limited. Another conventional FD (conv. FD2) uses an analog mixer (or analog multiplier), but the circuit configuration cannot operate very fast if standard CMOS process is used.
Circuit shown in Fig. 1 is a conventional frequency divider (FD1) with two switches sw1 and sw2 that are alternatively controlled by an input clock signal (CK). In some articles, the frequency divider is called an edge-triggered master/slave Toggle flip-flop (TFF). The same clock is used to drive both level-triggered TFF with opposite logic.
The operation of FD1 is mainly determined by shuffling the voltage level of CK signal, activating only one buffer, 10 or 11, at the same moment, while another buffer holds the voltage level in the previous CK period. The inverted output by the inverter 12 is fed back to the input port “outb”. (In other words, the inverter 12 is to invert “out” value such that  “out” will change its value in the next period.) The first buffer 10 is commonly called the master buffer and the second one 11 is normally referred to as the slave buffer. Either the master buffer 10 or the slave buffer 11 is activated in each half-clock cycle, ensuring that not both buffers will change their output values at the same time (because of the switches between them). As shown in Fig. 2, “out” will change its value once while CK changes from 1 to 0. In other words, the output clock signal “out” is a frequency that is half that of “CK”.
As shown in the timing diagram in Fig. 2, there is time restriction to the above circuit such that T(CK=1) should be larger than (t_sw+t_buf), and T(CK=0) should be larger than (t_sw+t_buf+t_inv). Wherein t_sw is a delay time of switches sw1 and sw2, t_buf is a delay time of buffers 10 and 11 and t_inv is a delay time of the inverter 12. As a result, the maximum frequency must be less than 1/ (2 *(t_sw + t_buf) + t_inv). The input clock frequency cannot be higher than this value. Otherwise, the outputs (k’ and out) do not have enough time to toggle, and the output will be stuck to the initial value or the value in the previous CK period.
Fig. 3 shows another conventional FD, conventional FD2, which contains a mixer/multiplier 15, a low pass filter (LPF) 16 and an amplifier (AMP) 17. Frequency values of the input CK signal, output of the mixer/multiplier 15, output of the LPF 16, and output of the conventional FD2 are denoted by fc, fc±fo, fc-fo, and fo, respectively. In this circuit, an analog mixer, or multiplier 15, is used to modulate the input CK with the output such that mixer’s output contains frequency harmonics of (fc+fo) and (fc-fo). By using the LPF 16, only the lower harmonic (fc-fo) is passed to the AMP 17, which amplifies the signal as output.
The stable condition (or lock condition) of this circuit can be expressed by
fo = fc-fo            ------------------ equation (1),
where fc is frequency of input CK, and fo is frequency of output of the FD.
The above equation implies that 
fo = fc/2             ------------------ equation (2),
which indicates function of a frequency divider (The above circuit is called “Miller divider” in some articles.).
An example of implementation of this circuit is shown in Fig. 4, in which GaAs bipolar transistors are used. All signal paths, including internal nodes, are in differential mode, such that there are {fc, fcb} at the clock input and {fo, fob} at the output, where fcb is a negation of fc and fob is a negation of fo. Firstly, the differential inputs {fc, fcb} are connected to two resistors 20 and 21, which are part of a DC biasing circuit. This biasing circuit adjusts {fc, fcb}’s voltage to a suitable level for the high speed mixer (or “Gilbert” multiplier) 22. This FD can achieve high frequency operation due to the high performance of the “Gilbert” style multiplier 22. The parasitic capacitances at nodes “x” and “y” (resulting from collector nodes of Q3-Q6 and base nodes of Q7-Q8), along with load resistors (Rx and Ry), form the low pass filter. The three cascaded emitter followers 23 further perform amplification and wave-shaping. “fo” and “fob” are fed back to transistors Q1 and Q2, respectively.  High speed operation of this FD comes from that high speed mixer and high gain amplifier and can be implemented readily with bipolar transistors such that this circuit can operate at high frequency “Input CK”. If standard CMOS process is used, such configuration is difficult to design, and high speed operation cannot be achieved.
The input frequency at “Input” can be as high as f_miller = 1 / (Rx*Cx), where Cx is the total parasitic capacitance at node “x”, and Rx is the resistance value of RX. For typical bipolar circuits, typical values of Cx and Rx are 0.50pF and 50 ohm, respectively. Thus, the f_miller value of bipolar implementation is 40GHz.  However, for a typical CMOS circuit, typical values of Cx and Rx are 1.00pF and 200 ohm, respectively. (The higher value of Rx is necessary to maintain adequate gain of the “Gilbert” multiplier.) Thus, the f_miller value of CMOS implementation is 5GHz.
In the application of compact transmission systems or portable terminals, power consumption becomes an important concern such that CMOS LSI is often preferred. In cases of high data rate applications like 40Gbps transmission systems, a FD which operates at 20GHz is required. If the FD is implemented in standard CMOS process, both the power consumption and the fabrication cost can be lowered.
[Disclosure of the invention]
[The problem to be solved by the invention]
The total internal propagation delay is large in conventional master-slave type frequency divider (FD) such that maximum operating frequency is limited. On the other hand, high speed frequency dividers consume high power if fabricated with bipolar transistors and high frequency is difficult to acheive when using standard CMOS process.
The object of the present invention is to provide a high speed dynamic frequency divider which operates faster and at a low power consumption.
[Means to solve the problem]
The frequency divider of the present invention is a frequency divider comprising: a function selector unit selecting a signal so that the selected signal in one of two feedback paths is dominantly input to a buffer unit, in synchronous with a clock signal frequency of which satisfies a certain condition; the buffer unit buffering the signal input from the function selector unit and outputting the buffered signal; the two feedback paths feeding back the output signal of the buffer unit to an input of the buffer unit; and an inverter unit provided in one of the two feedback paths and inverting a signal value.
[Effect of the invention]
The FDs of the present invention shorten the total internal propagation delay such that the maximum input clock frequency is extended. The FD circuits of the present invention have the advantages of high speed operation, applicability in CMOS configuration, and small circuit size. It is also promising in future compact high data rate applications like 40Gbps transmission systems or portable terminals.
[Best mode to carry out the invention]
The FD of the present invention may be embedded in integrated circuits or be built with discrete elements. The FD of the present invention is also applicable to Clock Data Recovery (CDR) systems, logic systems (like ripple counters or ring counters), and/or transceivers, in which periodic clocks and/or signals are used to synchronize (retime) input data or internal data. In the frequency divider of the present invention, when the input clock signal (CK) is of logical “high”, one of the switches will close and the circuit will perform as a ring oscillator (oscillates once or flips). After a certain time period, the output value will begin to toggle and then completely change to a value that is the negation of the previous “output” value. When the input clock signal (CK) is of logical “low”, the corresponding switch will be turned off such that the updated output value can be held. However, since the CK signal should change to turn off the switch before the circuit oscillates more than once or flips more than once, there is a limitation that the period of “low” CK must be less than the total propagation delay in the FD of the present invention. In other words, the minimum frequency of CK must be larger than half of the intrinsic oscillating frequency of the FD of the present invention. 
A monitor circuit is also proposed to adjust the mentioned intrinsic oscillating frequency such that the overall operating frequency range can be widened.
Although the FD circuit of the present invention is a dynamic frequency divider to which continual CK signal should be inputted to ensure validity of its output value, power saving “stand-by” mode is possible if a logic circuit is installed to monitor and to control the output value during the “stand-by” mode. 
The FD of the present invention uses the concept of a function selector that switches signal paths with a buffer and an inverter in a circuit. (The function selector can also switch a signal bi-directionally.)
Figs. 5(a) and 5(b) show the frequency dividers of the embodiments of the present invention (New FD1 and New FD2) in which (i) only one buffer 30 is used, and (ii) function selector (switches or MOSFET transistors) 31 is used to change signal path for the input (“m” in Fig. 5(a), “j” in Fig. 5(b)) to the buffer.
Figs. 6(a) through 6(d) show four example structures of the function selector. Example 1 of Fig. 6(a) uses two switches, “sw1”and “sw2”, which are controlled by the CK signal. When CK is logically “high” (or CK=1), “sw1” will be closed (turned on) and “sw2” will be opened (turned off). When CK is logically “low” (or CK=0), “sw1” will be opened (turned off) and “sw2” will be closed (turned on). In this example, only one switch will be closed at a time. 
Using the function selector of Example 1, the operation of the circuit shown in Fig. 5(a) is explained. When CK is "high" sw1 is closed and sw2 is opened. The function selector 31 selects the path comprising input j, output m, and the buffer 30. This path does not include the inverter, which means the value of the buffer 30 is locked. When CK turns to "low", the function selector 31 selects the path comprising the inverter 32, input k, output m and the buffer 30. As this path includes the inverter 32, the output of the buffer 30 “out” is inverted by the inverter 32 to “outb”. This outb is input to the buffer 30. This operation inverts the value of the buffer 30. If CK turns back to "high" before the value of the buffer 30 is inverted again, the function selector 31 changes to select the path not including the inverter. This means, the once inverted value of the buffer 30, is locked. As apparent from the above explanation, with one cycle of the CK, the value of the buffer 30 changes from "high" to "low" or "low" to "high" once. Therefore, with the two cycles of the CK, the value of the buffer 30 turns back and forth once, which means the circuit of the Fig. 5(a) is the frequency divider which divides the frequency of the CK by 2. The operation of the circuit of Fig. 5(b) with the function selector shown in Fig. 6(a) is the same.
Example 2 uses one switch, “sw1”, which will be opened when CK=0 and be closed when CK =1. When “sw1” is opened, the signal path is from “k” to “m”, and the FDs of Fig. 5 work as oscillators. When “sw1” is closed, the voltage level of “m” will approximately equal to that of “j”, and the FD functions as a buffer. While the inverter’s input voltage level will equal that of “j”, its output voltage level will equal that of “m”.
Figs. 6(c) and 6(d) show two example structures of the function selector which uses CMOS transistors as switches of Figs. 6(a) and 6(b). In Example 3, when CK=1, “sw1” will be turned on and “sw2” will be turned off; and when CK=0, vice versa. In Example 4, when CK=1, “sw1” will be turned on; and when CK=0, “sw1” will be turned off. In this example, voltage difference between “j” and “m” will be approximately equal to the MOSFET threshold voltage of sw1, when CK=1. On the other hand, when CK=0, the voltage difference can be as high as Vdd, the supply voltage of the circuit.
Figs. 7 and 8 show the operation of the frequency divider of the embodiment of the present invention with the function selector of Example 1. When CK is of logical “0”, the switch sw2 closes and the circuit operates as a ring oscillator. After a time period of (t_inv + t_sw), the output value (out) begins to toggle and after a time of (t_inv + t_sw + t_buf), “out” will completely change to a value that is the negation of the previous “out” value. The CK signal should turn off sw2 before signal “m” changes its value again. As a result, there is a limitation that T(CK=0) must be less than (t_inv + t_sw + t_buf) , where T(CK=0) is the time period while CK is logically “0”.
When CK is of logically “1”, sw1 will be turned on and the circuit operates as a stabilized loop. The value of signal “m” is duplicated to “out”, and the new value of “out” further stabilizes “m”. The condition for proper operation is that T(CK=1) must be larger than (t_sw + t_buf) , where T(CK=1) is the time period while CK is logically “1”.
Mathematically, 
t_sw + t_buf  <  T(CK=0)  < t_inv + t_sw + t_buf      --------------------- equation (3),
where t_inv = propagation delay of inverter,
t_sw= propagation delay of switch,
t_buf= propagation delay of buffer.
The value of 1/(t_inv + t_sw + t_buf) can be termed as the intrinsic oscillating frequency of the FD. If the input clock signal has a 50% duty cycle, the minimum frequency of CK must be larger than half of the intrinsic oscillating frequency of the FD of the embodiment of the present invention to ensure proper operation.
Mathematically,
1/(2*( t_inv + t_sw + t_buf))  <  f  <   1/(2*( t_sw + t_buf))       --------------------- equation (4),
where f = frequency of clock signal CK.
In the above example, t_buf is approximately equal to 2 times t_inv.  If the input clock signal has a 50% duty cycle, the operating frequency ranges from about 1/(2*(t_sw + t_buf)) to 1/(2*(t_inv + t_sw + t_buf)).  This frequency range is about twice the value of a conventional master-slave TFF frequency divider, if the values of t_sw and t_inv are approximately equal.
Note that although t_sw is a delay time of the switch, because the function selector is mainly configured by the switches, t_sw can also be considered as the delay time of the function selector.
Figs. 9 and 10 show the operation of the frequency divider (FD1) of one embodiment of the present invention with the function selector of Example 2. Similarly to Fig. 7, the circuit repeats the functions of an oscillator and a buffer. When CK=0, sw1 is opened and the condition of the circuit is the same as in Fig. 7.  
When CK=1, sw1 is closed. At this point, even though the input and output of the inverter form a closed loop, there is voltage difference between “out” and “m”, due to voltage difference, Vsw1, at both terminals {j, m} of sw1. The voltage level at node “m” is given by 
Vm = Vout +Vsw1                   --------------------- equation (5),
which implies that
Vout = Vm - Vsw1                   --------------------- equation (6),
where Vm is voltage at node “m”,
Vout = voltage at node “out”, and
Vsw1 = voltage difference at both terminals of sw1.
A typical DC characteristic curve of the FD1 is shown in Fig. 10. The x-axis denotes voltage level at node “m” and the y-axis denotes voltage level at node “out”. The characteristic curve of the “buffer” is plotted with bold line, and Vth(buf) is the threshold voltage of the buffer. As Vm is smaller than Vth(buf), Vout will be at voltage “zero”; and as Vm is larger than Vth(buf), Vout will be at voltage “Vdd”.
When “sw1” is opened and equation (3) is satisfied, the inverter will operate without restriction such that Vm will be at voltage level of either “zero” or “Vdd”. Thus, the solution point of the FD1 will be at either “A” or “B”. As long as equation (3) is satisfied, the inverter will generate a “Vm” value that is the negation (or inversion) of “Vout”. 
On the other hand, when “sw1” is closed, the inverter will not generate the negation value at node “m”. Instead, voltage at “m” is given by equation (5) or equation (6), as discussed in regards to Fig. 9. When equation (6) is plotted as a line in Fig. 10(b), three intersection points with the DC characteristic curve appear. The first point is “A”, which indicates that Vm=Vsw1 and Vout=0. The second point is “B”, which indicates that Vm=Vdd-Vsw1 and Vout=Vdd. The third point is “C”, which indicates that Vm=Vth(buf) and Vout=Vdd/2.
Functionally, operation at either points “A” or “B” is similar to that as “sw1” is opened. The only difference is that Vm does not reach full swing of Vdd. Nonetheless, operation at point “C” indicates that the FD1’s input “m” and output “out” will be instantaneously stabilized at Vth(buf) and Vdd/2, respectively. (This phenomenon is called “meta-stability” in some articles.) If such stability situation lasts for an un-negligible period as compared with T, “out” value cannot be determined and an error may occur.
To avoid the so-called “meta-stability” phenomenon, the gain (sometimes called the driving capability) of the buffer should be designed to be larger than that of the inverter, such that the voltage value of “out” will be at either “0” or “Vdd” even though there is slight variation in value of “Vm”. In other words, if the gain of the buffer is large enough, the FD1 circuit will only operate at either solution points “A” or “B”. 
The operation mechanism and DC characteristics of the function selector of Example 4 is similar to those of the function selector of Example 2. However, if the function selector of Example 4 is used, the value of Vsw1 will be approximately equal to the “saturated” (or “turned on”) drain-to-source voltage of the field effect transistor “sw1”.
Fig. 11 shows a comparison of clock periods (delays) between the conventional frequency divider and an embodiment of the present invention.
By assuming that t_inv @ t_buf @ t_sw, the delay in the conventional master-slave FD is approximately (5*t_inv), while that of proposed FD is about (3*t_inv). Because, in Fig. 1, there are two buffers, two switches and one inverter, the delay of the conventional master-slave FD is 5*t_inv. Additionally, in the embodiment of the present invention shown in Fig. 5, because there is only one buffer, one inverter and one switch, the delay is 3*t_inv. It implies a possible shrinkage of 40% in the clock period, which is equivalent to a 1.7 times increase in speed of the maximum operating frequency.
Fig. 12 shows an operation range of one embodiment of the present invention.
Fig. 12(a) shows a comparison of the theoretical operation ranges of the frequency divider of the embodiment of the present invention (New FD) and conventional master-slave frequency divider (M-S FD), under the condition of T(CK=0) = T(CK=1) = 2/f. The x-axis represents the power supply voltage (Vdd) and the y-axis represents the input clock frequency (f). Vth denotes the threshold voltage of the inverter. Both types of circuits operate only if the supply voltage is larger than Vth. However, the delay of inverter is relatively large when Vdd is just larger than Vth. Usually, the inverter begins to operate at a faster speed when Vdd is larger than about twice of Vth.
The conventional M-S FD operates only at clock frequency under a constrained upper value, 1/(2*(t_inv+t_sw+t_buf), even though there is no lower bound limit.
Mathematically, f(M-S FD), the operating frequency range of M-S FD, is given by
0  <  f(M-S FD)  <   1/(2*( t_inv + t_sw + t_buf))       --------------------- equation (7)
On the other hand, even though there are upper bounds and lower bounds on the operation range of the FD circuit of the present invention, the overall frequency is higher than the conventional M-S FD circuit.
Fig. 12(b) shows the simulation result of the frequency divider in Fig. 5(a) with function selector of Example 3 shown in Fig. 6(c). Axes’ representation is the same as Fig. 12(a). Values in this graph are calculated with typical transistor delays using standard 90nm CMOS parameters, like the SPICE BSIM4 parameters of Berkeley Predictive Technology Model (BPTM), University of California at Berkeley. When Vdd is higher than 1.5V, the operation frequency is higher than 22GHz. Since the clock frequency of a 40Gbps transmission system is of about 20GHz, the circuit of the present invention will be of wide application in next generation communication systems.
Fig. 13 shows the Spice Bsim4 simulation result with standard 90nm CMOS process parameters. It shows the transient (time domain) waveforms of the circuit of the present invention (Fig. 7) at Vdd=1.2V. The circuit operates at 16GHz while the amplitude of CK is Vpp(CK)=0.95Vpp. It further reduces power consumption of the circuit because low swing in input signal saves more power. “internal v” is equivalent to “m” in Fig.7 and the peak-to-peak voltage swing is of about Vpp(CK)/4.
Although there is a lower bound limit to the frequency range of the FD of the present invention, the circuit shown in Fig. 14 can extend the operation range.
Fig. 14 shows a configuration of the frequency divider according to another embodiment of the present invention.
This circuit contains a DC level monitor 35 and an adjustment unit 36. The DC level monitor 35 detects the DC voltage of “out”, and according to this DC level, the adjustment unit 36 determines whether to adjust the delay values “t_inv” of the adjustable inverter 33 or not.
Fig. 15 shows two examples of CMOS inverters with adjustable delay.
In the adjustable inverter of Fig. 15(a), a variable resistor 40 is inserted between the pMOSFET and nMOSFET transistors 41 and 42 to adjust the propagation delay of the inverter. In the adjustable inverter of Fig. 15(b), a variable resistor 40 is used as an active load of an nMOS inverter to adjust its propagation delay.
Fig. 16 shows the timing diagram of the inverter with adjustable delay.
Let us denote “VH” and “VL” to be the “high” level and “low” level voltages, respectively. When equation (3) is satisfied, the total delay is within operation range and normal frequency division is performed. The output “out” is of 50% duty cycle and its DC voltage is approximately equal to “VH/2”, half of logical “high” level voltage. The adjustment unit will maintain the value of “V_adj” such that the normal operation will continue.
When the total delay (t_inv + t_sw + t_buf) is smaller than T(CK=0), “out” will toggle twice and return to the original value during the (CK=0) period. The resulting DC voltage detected by DC level monitor 35 would not be at “VH/2”. By varying V_adj, the adjustment unit 36 can increase the delay of the adjustable inverter until normal operation is achieved.
On the other hand, if (t_inv + t_sw + t_buf) is too large such that no toggling occurs during the (CK=0) period, “out” will be stuck at either “VH” or “VL”, both of which can be readily detected by the DC level monitor 35. By shortening the delay of the adjustable inverter through V_adj, the operation can return to normal eventually.
Fig. 17 explains the constraint of the embodiment of the present invention, with adjustable delay in the inverter.
As shown in the timing diagram Fig.17, T(CK=0) is restricted by the following equation
t_sw + t_buf <  T(CK=0) < t_inv2 + t_sw + t_buf      --------------------- equation (8)
where t_inv2 = propagation delay of the adjustable inverter,
t_sw= propagation delay of switch,
t_buf= propagation delay of buffer.
When CK with 50% duty cycle is used, T(CK=0) = T(CK=1), and then f=1/(2*T(CK=0)). The following equation is derived.
1/[2*(t_inv2 + t_sw + t_buf)]  <  f  <  1/[2*( t_sw + t_buf)]    -------------- equation (9)
On the other hand, when the adjustable inverter’s delay “t_inv2” is large, there is a possibility that the total propagation delay of (t_inv2 + t_sw + t_buf) may be larger than the clock period T. Thus, when T= T(CK=0)+ T(CK=1) the circuit is restricted by the following equation
t_inv2 + t_sw + t_buf  <  T(CK=0)+T(CK=1)  < 2*(t_inv2 + t_sw + t_buf)      --------------------- equation (10)
Expressed in frequency f,
1/[2*(t_inv2 + t_sw + t_buf)]  <  f  <  1/( t_inv2 + t_sw + t_buf)    ------------- equation (11)
Combining equation (9) and equation (11), we get
1/(2*( t_inv2 + t_sw + t_buf))  <  f  <   UB,           --------------------- equation (12)
where UB=min{ 1/(2*( t_sw + t_buf)) , 1/( t_inv2 + t_sw + t_buf) }.
When t_inv is increased to a larger value “t_inv2”, the value of the upper bound should be modified as UB, which is a value with stricter conditions to ensure proper operation, as shown in Fig.18.
As a result, by installing the DC Level monitor 35 and adjustment unit 36, the overall operating frequency range of the FD circuit will be extended to the union of equation (5) and equation (12), as follows,
1/(2*( t_inv2 + t_sw + t_buf))  <  f  <   1/(2*( t_sw + t_buf))   --------------------- equation (13)
Fig. 18 shows the theoretical operating range of the frequency divider with DC Level monitor according to an embodiment of the present invention.
Similar to Figs. 12(a) and (b), the x-axis represents Vdd while the y-axis represents f. In this figure, t_inv2 and t_inv denotes the maximum and minimum propagation delays of the adjustable inverter, respectively. The solid line shaded region denotes the pass region while there is a delay value of “t_inv” in the adjustable inverter. The dotted line shaded region denotes the pass region while the delay is “t_inv2”. Since the delay value is automatically adjusted by the loop of DC level monitor and Adjustment unit, the FD of the embodiment of the present invention operates at the whole region of the shaded parts. Quantitatively, the FD circuit functions in the “overall operating range” as expressed by equation (13), and the overall operation range is wider than those of FD’s as shown in Fig. 7 or 9.
In LSI technology, those operational conditions are affected by Vdd, temperature, and process parameters, etc. With DC Level monitoring, the FD circuit can operate properly regardless of whether the elements (switches, buffer, and inverter) are in good operational condition or not. Good operational conditions are also termed as “Best case” or “Fast case”. (as contrast to “Normal case” in ordinary condition, and “Worst case” in bad condition.) The widened operation range is especially useful while the circuit is implemented with fabrication processes that generate intrinsic parameter deviation, like CMOS process with short gate length (say, gate length less than about 0.5um).
Fig. 19 shows the configuration with the Stand-by (Sleep) mode of frequency divider of Fig. 7 (with function selector of Example 1 in Fig. 6(a)). In this configuration, the DC level monitor 35 and the adjustment unit 36 are optional. This two optional units should be added if a wider operating frequency range is desired. Fig. 20 shows the adjustable inverter used for the configuration of Fig. 19.
An nMOS transistor “FET1” 37 with gate connected to a “Sleep” signal is added to the FD circuit. Both of the DC level monitor and Adjustment unit are optional. When the “Sleep” signal is at “high” voltage level, V_adj will be approximately equal to 0V. As V_adj is connected to the adjustable inverter 33, as shown in Fig. 20(a) and 20(b) for examples, the drain-to-source resistance of “FET2” 38 (or “FET3” 39) becomes very large such that the leak current tends to be “0”.
Furthermore, by using logic circuit to control the value of CK such that CK=1 during Stand-by mode, output “out” can be kept stable while consuming very small power. In other words, the FD circuit of the present invention can be upgraded to a semi-static frequency divider. (Here, “static” frequency divider refers to those frequency dividers whose output value will not change even though the input clock signal does not change for a long period, especially during Stand-by mode.)
According to an embodiment of the present invention the features as below are obtained.
(1)Only one stage of buffer is used in the proposed frequency divider (New FD1 and New FD2).
(2)Using function selector (a combination of switches) to change signal path
(3)Shorter switching period, which implies higher operating frequency.
(4)Less number of elements used in the FD circuit.
(5)Smaller size. Besides having a higher operation frequency range, the circuit of the embodiment is of smaller size than conventional frequency divider.
(6)Using less number of logic gates, the circuit of the embodiment consumes less electric power.
(7)When a DC Level monitor and an adjustment unit are installed to the FD of the present invention, a wider operating frequency range can be achieved.
(8)The leak current can be kept small while a FET transistor and “Stand-by” mode control signal are added.
(9)Power saving “stand-by” mode is possible if a logic circuit is installed to monitor and to control the output value during the “stand-by” mode. In other words, the FD can be upgraded to a semi-static frequency divider. (as described in Fig. 19)
Some examples of application of the present invention are described below.
Fig. 21 shows a high speed multiplexing （MUX） system, which contains three multiplexers (51, 52, 53), one divide-by-2 frequency divider “Div/2” 43 and one divide-by-n frequency divider “Div/n” 44, where n is an integer. There are 2n “low data rate” input signals to the multiplexer MUX1 to be multiplexed into a “high data rate” signal, through 3 consecutive multiplexers (MUX1(51), MUX2(52), MUX3(53)), where 2n is an even integer. The clock signals to MUX1, MUX2, and MUX3 are Ck(f/2n), Ck(f/2), and Ck(f), respectively, where Ck(f) is from a VCO or Clock Generator (CkGen) or Reference Clock (CkRef) and is of the highest frequency f. The Ck(f/2) is the divided-by-2 clock signal, and of a frequency of f/2. The Ck(f/2n) is the divided-by-2n clock signal, and of a frequency of f/2n. The “Div/2” and “Div/n” frequency dividers are used to generate Ck(f/2) and Ck(f/2n), respectively. The frequency divider of the present invention is applicable to generate Ck(f/2) and also to generate Ck(f/2n) from Ck(f/2) by connecting the frequency dividers in series, because in almost all cases, n is a power of 2.
The Ck(f/2n) is also used as a signal for a frequency detector or PLL. The combination of “Div/2”, “Div/n”, VCO and PLL is called a Clock Multiplication Unit (CMU) in some articles. Since the Ck(f) signal is of the highest frequency, a high speed “Div/2” frequency divider is usually required. In cases where power consumption is a concern, “Div/2” and “Div/n” frequency dividers with low power consumption are required and the present invention satisfies this requirement.
Fig. 22 shows the timing diagram for the MUX and PLL systems in Fig. 21 when n=4. T is the clock period of Ck(f). As shown in the diagram, clock period of Ck(f/2) is equal to 2T and that of Ck(f/2n) is 8T, when n=4.
Fig. 23 shows a high speed phase locked loop （PLL） system, which contains two frequency dividers, a Phase Detector (PD) 60, the block 61 which is a Charge Pump(CP) or a Low Pass Filter (LPF) or both, and a VCO 62. In this PLL, “Div/2” and “Div/n” frequency dividers are used to generate Ck(f/2) and Ck(f/2n), respectively. Similarly to the above example, since the Ck(f) signal is of the highest frequency, a high speed “Div/2” frequency divider is usually required. The combination of “Div/2” 43 and “Div/n” 44 frequency dividers is often called PRESCALAR in some articles. This circuit and its alternatives are widely used in both wire-line and wireless communication circuits.
In cases where power consumption is a concern, “Div/2” and “Div/n” frequency dividers with low power consumption are required and the present invention satisfies this requirement.
Again, Fig. 22 shows the timing diagram for the PLL systems in Fig. 23 when n=4. Explanation is similar to the case of Fig. 21 and therefore omitted. 
Fig. 24 shows an example of application of the embodiment to a High Speed 2-Phase Clock Generator.
In Fig. 24(a), the clock generator contains one inverter 65 and two “Div/2” frequency dividers 63 and 64. I is the in-phase clock and Q is the quadrature clock, and both clock signals can be used by a PLL, processor, or data retimer (also called synchronizer or CDR in some articles), etc. In this example, the phase difference between I and Q is 90 degrees.
Fig. 24(c) shows the timing diagram of the High Speed Clock Generatorin Fig. 24(a). Ckb is an inverted clock of Ck(f). This means the phase difference between Ck(f) and Ckb is 180 degrees. By dividing frequency of Ck(f) and Ckb by 2, I and Q clocks are generated respectively and the phase difference between I and Q clocks becomes 90 degrees, half of 180 degrees. This circuit and its alternatives are widely used in both wire-line and wireless communication circuits.
Fig. 24(b) shows another implementation of a High Speed 2-Phase Clock Generator.
The basic structure is similar to that in the above example. However, instead of an inverter, a “phase shifter” 66 is used in this example. The “phase shifter” shifts Ck(f) by 180 degrees and produces the “Ckb” signal. This “phase shifter” can be a delay unit or a phase interpolator. Explanations of the two “Div/2” FDs and the signals {I, Q} are similar to those in Fig. 24(a) and therefore omitted.
Again, Fig. 24(c) shows the timing diagram of the High Speed Clock Generatorin Fig. 24(b). This circuit and its alternatives are widely used in both wire-line and wireless communication circuits. Explanation is similar to the cases of Fig. 24(a) and therefore omitted.
Fig. 25 explains the application of the present invention to a multi-phase clock generator.
Fig. 25(a) shows a High speed Multi-Phase Clock Generator, in which one phase shifter and two “Div/2” frequency dividers, and two phase interpolators (phase interpol) are used to generate 4-phase clocks. Fig. 25(b) shows the timing diagram of Clock Generator 3, in which the phase shift among each of CK1-CK4 is 45 degrees.
In Fig. 25(a), a high speed clock Ck(f) is input to "Div/2" 45 which divides Ck(f) by 2 to generate Ck1. The high speed clock Ck(f) is also input to the phase shifter 47, shifts the phase of Ck(f) by 180 degrees and outputs it as Ckb. Ckb is divided by 2 by "Div/2" 46 to generate Ck3. Ck3' phase is shifted by 90 degrees relative to Ck1. The phase interpolator 49 receives Ck1 and Ck3 generating Ck2 phase of which is shifted relative to Ck1 by a half of the phase difference between Ck1 and Ck3, 45 degrees. The phase interpolator 50 receives inverted Ck1 and Ck3 generating Ck4 phase of which is shifted relative to Ck3 by a half of the phase difference between inverted Ck1 and Ck3, 45 degrees. This means Ck4 has a phase of 135 degrees relative to non-inverted Ck1.
With combination of PLL or phase interpolator, the proposed FDs are applicable to generate accurate clock signals in all of 2-Phase Clock Generator and Multi-Phase Clock Generators.
Fig. 26 shows another application of the present invention to a multi-phase clock generator.
Fig. 26(a) shows another High speed Multi-Phase Clock Generator, in which one phase shifter and two “Div/2” frequency dividers, and two inverters are used to generate 4-phase clocks. In Fig. 26(a), the phase shifter 59 shifts phase of Ck(f) by 180 degrees to generate Ckb. Ck(f) is divided by 2 by "Div/2" 55 to generate Ck1. Ck1 is input to the inverter 57 to generate Ck3 phase of which is shifted by 180 degrees relative to Ck1. Ckb is divided by 2 by "Div/2" 56 to generate Ck2 phase of which is shifted by 90 degrees relative to Ck1. Ck2 is input to the inverter 58 to generate Ck4 phase of which is shifted by 270 degrees relative to Ck1.
Fig. 26(b) shows the timing diagram of Clock Generator 4, while the phase shift among each of CK1-CK4 is 90 degrees. With combination of PLL or phase interpolator, the FDs of the present invention are applicable to generate accurate clock signals in all of 2-Phase Clock Generators and Multi-Phase Clock Generators.
Fig. 27 explains a “Divide-by-2m ” frequency divider as an application of the present invention.
Fig. 27 shows the configuration of a "Divide-by-2m " frequency divider. In commonly used (1/n) divider, n is equal to 2m, where m is an integer. In other words, the “Div/n” blocks in Figs. 21 and 23 are also called “ divide-by-2m ” or “1/2m ”frequency dividers. A “1/2m ” frequency divider can be constructed by cascading several “divide-by-2” (Div/2) frequency dividers, as shown in Fig. 27(a). Since input to the “1/2m ” frequency divider is usually of the highest frequency, the first “Div/2” block 68 should be the frequency divider of the present invention. After first frequency division, the clock frequency of Ck(f/2) is a half. After second frequency division by “Div/2” block 69, the clock frequency of Ck(f/4) is a quarter, and so on. In some applications, conventional master-slave frequency dividers can handle the divided clock signals. Circuit designers can choose among those conventional and proposed frequency dividers, depending on speed and power consumption requirements. In other words, “Div/2” blocks 69, 70, 71 may be proposed or conventional frequency dividers.
A typical timing diagram of “Divide-by-2m ” frequency divider is shown in Fig. 27(b). As is clearly shown in Fig. 27(b), Ck(f/2) has a frequency of 1/2 of Ck(f), Ck(f/4) has a frequency of 1/2 of Ck(f/2) which means 1/4 of Ck(f) and Ck(f/2m) has a frequency of 1/2m of Ck(f).
The proposed frequency divider of the present invention is applicable to Clock Data Recovery (CDR) systems, high speed transceivers, wire line and wireless communication systems. The frequency divider can be built on any form of Large Scale Integrated (LSI) circuit or Printed Circuit Board (PCB) or a combination of both. It is applicable to MUX systems, PLL systems. It can also be used to build a Multi-Phase Clock Generator, as described in examples of a High Speed Clock Generator in Figs. 24 through 26, and a “Divide-by-2m ” frequency divider shown in Fig. 27.  
[Appendix 1]
A frequency divider comprising:
a function selector unit selecting a signal so that the selected signal in one of two feedback paths is dominantly input to a buffer unit, in synchronous with a clock signal frequency of which satisfies a certain condition;
the buffer unit buffering the signal input from the function selector unit and outputting the buffered signal;
the two feedback paths feeding back the output signal of the buffer unit to an input of the buffer unit; and
an inverter unit provided in one of the two feedback paths and inverting a signal value.
[Appendix 2]
The frequency divider according to Appendix 1, wherein
the function selector comprises:
a first switch unit provided in one of the two feedback paths and turning on and off in synchronous with the clock signal in order to open and close one of the two feedback paths; and
a second switch unit provided in the other of the two feedback paths and turning on and off in an opposite timing to the first switch unit in order to open and close the other of the two feedback paths.
[Appendix 3]
The frequency divider according to Appendix 1, wherein
the function selector comprises:
a switch unit turning on and off in synchronous with the clock signal, wherein
one of the two feedback paths is opened and closed by the switch unit while another of the two feedback paths including the inverter unit is always closed.
[Appendix 4]
The frequency divider according to Appendix 2 or 3, wherein
the first switch unit, the second switch unit and the switch unit are configured by a transistor.
[Appendix 5]
The frequency divider according to Appendix 1, wherein
an operational delay of the inverter unit is adjustable.
[Appendix 6]
The frequency divider according to Appendix 5, wherein
the inverter unit comprises a variable resistor and the operational delay of the inverter unit is adjusted by changing the resistance of the variable resistor.
[Appendix 7]
The frequency divider according to Appendix 1, further comprising:
a turn off unit turning off the inverter unit when the frequency divider does not work.
[Appendix 8]
The frequency divider according to claim 1, wherein
the certain condition is expressed by
1/{2*(t_inv + t_sw + t_buf)} < the frequency of the clock signal < min{1/{2*(t_sw + t_buf)}, 1/(t_inv + t_sw + t_buf)},
where t_inv is a delay time of the inverter unit, t_sw is a delay time of the function selector unit, t_buf is a delay time of the buffer unit and min{ A, B} means smaller one of A and B.
[Appendix 9]
A multiplexing system using the frequency divider according to claim 1.
[Appendix 10]
A phase locked loop system using the frequency divider according to claim 1.
[Appendix 11]
A clock generator using the frequency divider according to claim 1.
[Brief description of the drawings]
[Fig. 1] explains the conventional frequency divider (1)
[Fig. 2] explains the conventional frequency divider (2)
[Fig. 3] explains the conventional frequency divider (3)
[Fig. 4] explains the conventional frequency divider (4)
[Fig. 5] shows the frequency dividers of the embodiments of the present invention
[Fig. 6] shows four example structures of the function selector
[Fig. 7] shows the operation of the frequency divider of the embodiment of the present invention with the function selector of Example 1 (1)
[Fig. 8] shows the operation of the frequency divider of the embodiment of the present invention with the function selector of Example 1 (2)
[Fig. 9] shows the operation of the frequency divider (FD1) of the embodiment of the present invention with the function selector of Example 2 (1)
[Fig. 10] shows the operation of the frequency divider (FD1) of the embodiment of the present invention with the function selector of Example 2 (2)
[Fig. 11] shows a comparison of clock periods (delays) between conventional frequency divider and the embodiment of the present invention
[Fig. 12] shows operation range of the embodiment of the present invention
[Fig. 13] shows the Spice Bsim4 simulation result with standard 90nm CMOS process parameters
[Fig. 14] shows the configuration of the frequency divider according to another embodiment of the present invention
[Fig. 15] shows two examples of CMOS inverter with adjustable delay
[Fig. 16] shows the timing diagram of the inverter with adjustable delay
[Fig. 17] explains the constraint of the embodiment of the present invention, with adjustable delay in the inverter
[Fig. 18] shows the theoretical operating range of the frequency divider with DC Level monitor according to the embodiment of the present invention
[Fig. 19] shows the configuration with the Stand-by (Sleep) mode of frequency divider of Fig. 7 (with function selector of Example 1 in Fig. 6(a))
[Fig. 20] shows the adjustable inverter used for the configuration of Fig. 19
[Fig. 21] shows a high speed multiplexing （MUX） system as an application of the present invention
[Fig. 22] shows the timing diagram for the MUX and PLL systems
[Fig. 23] shows a high speed phase locked loop （PLL） system as an application of the present invention
[Fig. 24] shows an example of application of the embodiment to a High Speed 2-Phase Clock Generator
[Fig. 25] explains the application of the present invention to a multi-phase clock generator
[Fig. 26] shows another application of the present invention to a multi-phase clock generator
[Fig. 27] explains a “Divide-by-2m ” frequency divider as an application of the present invention
[Explanation of codes]
10, 11, 30      buffer
12, 32, 48, 57, 58, 65      inverter
15      mixer/multiplier
16      low pass filter
17, 23      amplifier
20, 21      resistor
22      Gilbert multiplier
31      function selector
33      adjustable inverter
35      DC level monitor
36      adjustment unit
37, 38, 39      Field Effect Transistor (FET)
40      variable resistor
41      p-type Field Effect Transistor (FET)
42      n-type Field Effect Transistor (FET)
43, 45, 46, 55, 56, 63, 64      "divide-by-2" frequency divider
44      "divide-by-n" frequency divider 
47, 59 , 66      phase shifter
49, 50      phase interpolator
51      2n-bit to 4-bit multiplixer
52      4-bit to 2-bit multiplixer
53      2-bit to 1-bit multiplixer
54      Clock Multiplication Unit (CMU)
60      phase detector
61      charge pump or low pass filter or both
62      voltage controlled oscillator (VCO)
67      prescalar
68, 69, 70, 71      "divide-by-2" frequency divider
72      "divide-by-2m" frequency divider
[Claim 1]
A frequency divider comprising:
a function selector unit selecting a signal so that the selected signal in one of two feedback paths is dominantly input to a buffer unit, in synchronous with a clock signal frequency of which satisfies a certain condition;
the buffer unit buffering the signal input from the function selector unit and outputting the buffered signal;
the two feedback paths feeding back the output signal of the buffer unit to an input of the buffer unit; and
an inverter unit provided in one of the two feedback paths inverting a signal value.
[Claim 2]
The frequency divider according to claim 1, wherein
the function selector comprises:
a first switch unit provided in one of the two feedback paths and turning on and off in synchronous with the clock signal in order to open and close one of the two feedback paths; and
a second switch unit provided in the other of the two feedback paths turning on and off in an opposite timing to the first switch unit in order to open and close the other of the two feedback paths.
[Claim 3]
The frequency divider according to claim 1, wherein
the function selector comprises:
a switch unit turning on and off in synchronous with the clock signal, wherein
one of the two feedback paths is opened and closed by the switch unit while another of the two feedback paths including the inverter unit is always closed.
[Claim 4]
The frequency divider according to claim 1, wherein
an operational delay of the inverter unit is adjustable.
[Claim 5]
The frequency divider according to claim 1, further comprising:
a turn off unit turning off the inverter unit when the frequency divider does not work.
[Claim 6] 
The frequency divider according to claim 4, further comprising:
a DC level monitor which detects the voltage level of output of the frequency divider; and 
an adjustment unit which controls the delay of the adjustable inverter.
[Claim 7] 
The frequency divider according to claim 5, further comprising:
a DC level monitor which detects the voltage level of output of the frequency divider; and 
an adjustment unit which controls the delay of the adjustable inverter.
[Summary]
[Problem] to provide a high speed dynamic frequency divider which operates faster and power consumption of which is low.
[Means to solve the problem] The frequency divider includes the buffer 30, the function selector 31 and the inverter 32. The output of the function selector 31 is input to the buffer 30. The output of the buffer 30 is fed back to the function selector 31 by two paths. One path includes the inverter 32 and the other does not. The function selector 31 selects one of the paths in synchronous with input clock CK. At one timing the output of the buffer 30 is flipped by the inverter 32. At the next timing the output of the buffer 30 is held the same by the function selector 31 selecting the path not including the inverter 32.
[Selected figure]Fig. 5
【図１】
2007267034.tif 000031
【図２】
2007267034.tif 000032
【図３】
2007267034.tif 000033
【図４】
2007267034.tif 000034
【図５】
2007267034.tif 000035
【図６】
2007267034.tif 000036
【図７】
2007267034.tif 000037
【図８】
2007267034.tif 000038
【図９】
2007267034.tif 000039
【図１０】
2007267034.tif 000040
【図１１】
2007267034.tif 000041
【図１２】
2007267034.tif 000042
【図１３】
2007267034.tif 000043
【図１４】
2007267034.tif 000044
【図１５】
2007267034.tif 000045
【図１６】
2007267034.tif 000046
【図１７】
2007267034.tif 000047
【図１８】
2007267034.tif 000048
【図１９】
2007267034.tif 000049
【図２０】
2007267034.tif 000050
【図２１】
2007267034.tif 000051
【図２２】
2007267034.tif 000052
【図２３】
2007267034.tif 000053
【図２４】
2007267034.tif 000054
【図２５】
2007267034.tif 000055
【図２６】
2007267034.tif 000056
【図２７】
2007267034.tif 000057