(57)【要約】【課題】フラッシュメモリ装置のリペア及びトリミング方法及び装置を提供する。【解決手段】本発明はフラッシュメモリ装置に係り、非揮発性メモリセルアレイ、前記非揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、前記第２フューズデータが貯蔵されるフューズレジスタを含む。本発明によると、フューズデータをセルアレイに反復的にプログラムし、エラー訂正演算を実行して欠陥セルの救済と内部電圧のトリミングに信頼性を改善することができる。【選択図】図１
2007035245.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイと
前記不揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して第２フューズデータで出力するエラー訂正回路と、
前記第２フューズデータが貯蔵されるフューズレジスタとを含むことを特徴とするメモリ装置。
【請求項２】
前記第１フューズデータは、欠陥救済と電圧トリミングのための第１データフィールドと、前記第１データフィールドのエラーを訂正するためのコードである第２データフィールドとを含むことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第１フューズデータは、前記不揮発性メモリセルアレイの互いに異なるアドレスに複数回プログラムされることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記エラー訂正回路は、１ビット以下のエラーを検出して訂正するエラー訂正回路であることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記エラー訂正回路は、複数の同一な前記第１フューズデータ中に２ビット以上のエラーを有するデータを無視し、１ビット以下のエラーを有するデータを処理することを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記第１フューズデータは、進行性欠陥セルの発生の時に更新されることを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記フューズレジスタは、外部から入力されているアドレスと前記第２フューズデータに含まれた欠陥セル情報とを比較して、外部から入力されているアドレスが欠陥セルを含むアドレスである場合に、そのアドレスを代替するやめの信号を出力する比較器をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記フューズレジスタは、前記第２フューズデータに含まれるトリミング情報を前記メモリ装置の内部電圧発生回路の調整情報として供給することを特徴とする請求項７に記載のメモリ装置。
【請求項９】
不揮発性メモリ装置の欠陥セル救済方法において、
テストの時に欠陥セルに対するフューズデータを不揮発性メモリセルアレイに貯蔵するフューズデータプログラム段階と、
前記フューズデータを読み出してエラーを検出し、検出されたエラーを訂正するエラー訂正段階と、
前記エラー訂正段階を経たフューズデータをフューズレジスタで貯蔵するフューズデータロード段階と、
前記フューズデータを参照して前記欠陥セルが含まれるアドレスの入力の時に、そのアドレスをリダンダンシーセルのアドレスで置き換える救済段階を含むことを特徴とする欠陥セル救済方法。
【請求項１０】
前記フューズデータは、エラー訂正のためのエラー訂正用のコードを含むことを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１１】
前記フューズデータは、前記欠陥セルのアドレス情報を含むことを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１２】
前記フューズデータは、前記欠陥セルを代替するリダンダンシーセルのアドレス情報を含むことを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１３】
前記フューズデータプログラム段階では、前記フューズデータが互いに異なるアドレスに複数回プログラムされることを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１４】
前記エラー訂正段階は、前記不揮発性メモリセルアレイの互いに異なるアドレスに貯蔵された複数の同一の前記フューズデータ中の１ビット以下のエラーを有するデータを取ることを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１５】
前記救済段階は、スイッチ回路によるアドレス転換を含むことを特徴とする請求項９に記載の欠陥セル救済方法。
【請求項１６】
不揮発性メモリ装置の内部電圧のトリミング方法において、
テストの時にトリミングのためのフューズデータを不揮発性メモリセルアレイに貯蔵するフューズデータプログラム段階と、
前記フューズデータを読み出してエラーを検出し、検出されたエラーを訂正するエラー訂正段階と、
前記エラー訂正段階を経たフューズデータをフューズレジスタに貯蔵するフューズデータのロード段階と、
前記フューズデータを参照して前記内部電圧を最適に調整するトリミング段階とを含むことを特徴とする内部電圧トリミング方法。
【請求項１７】
前記フューズデータは、エラー訂正のためのエラー訂正用のコードを含むことを特徴とする請求項１６に記載の内部電圧トリミング方法。
【請求項１８】
前記フューズデータは、前記不揮発性メモリ装置の最適の電圧供給のための調整情報を含むことを特徴とする請求項１６に記載の内部電圧トリミング方法。
【請求項１９】
前記フューズデータプログラム段階は、前記フューズデータが貯蔵されたセルに進行性欠陥に対して、互いに異なるアドレスに、前記フューズデータを複数回プログラムすることを特徴とする請求項１６に記載の内部電圧トリミング方法。
【請求項２０】
前記エラー訂正段階では、前記不揮発性メモリセルアレイの互いに異なるアドレスに貯蔵された複数の同一な前記フューズデータ中に１ビット以下のエラーを有するデータを処理することを特徴とする請求項１６に記載の内部電圧トリミング方法。
【請求項２１】
前記トリミング段階はスイッチ回路によって実現されることを特徴とする請求項１６に記載の内部電圧トリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに詳細にはフラッシュメモリ装置のリペア（Ｒｅｐａｉｒ）と電圧トリミング（Ｔｒｉｍｍｉｎｇ）に関する。
【背景技術】
【０００２】
半導体メモリ装置は次第に高集積化及び大容量化、そしてチップサイズの増加によって高機能化が実現されている。しかし、それと比例して、回路線幅の減少、工程数及び複雑度の増加などが後に従い、これはチップの収率を減少させる要因になっている。このような問題を解決するために、半導体メモリ装置は欠陥が発生したメモリセルを代替するための余分のメモリセル（Ｒｅｄｕｎｄａｎｃｙ  Ｍｅｍｏｒｙ  Ｃｅｌｌ：以下リダンダンシーセル）を備えている。また、欠陥セルのアドレスを余分のメモリセルに転換するためのアドレスプログラムが行われるフューズボックス（Ｆｕｓｅ  ｂｏｘ）を含む。テストの時、メモリセルの欠陥を感知したら、フューズボックスにあるフューズを切断（ｃｕｔ）する一連のプログラム過程を通じて欠陥セルのアドレスを余分のリダンダンシーセルで置き換える。このような方法で、欠陥セルが発生しても、全体チップは欠陥がない良品として供給されうる。しかし、予備のリダンダンシーセルよりも欠陥セルが多い場合には、これ以上の欠陥を代替できなので、チップは不良処理して廃棄される。
【０００３】
一方、半導体メモリ装置は内部で多様なレベルの直流電圧を用いる。このような直流電圧は半導体メモリ装置内部に具備された電圧発生器で生成される。メモリ内部で使われる直流定電圧のレベルは設計当時に最適の規程電圧が決定される。最適のメモリ動作のためには、設計の時に決定された基準電圧が電圧発生器で生成すべきである。しかし、製造プロセスにおける多様な変数に起因して、メモリ内部で生成される基準電圧は、設計の時に決定された基準電圧と一致しない場合がある。テストの時、このような適正水準以上の誤差が発生する直流電圧を基準電圧で調整（ｔｒｉｍ）するためにフューズボックスを用いる。直流電圧発生器に連結されたフューズボックスのフューズをプログラムして最適の直流電圧が選択されるようにすることができる。予備の多様な電圧レベル中で最適のレベルを示す電圧が選択されるようにフューズが切断される。
【０００４】
しかし、上述の欠陥セルに対する救済と直流電圧のトリミングのためのフューズボックスは次のような問題がある。フューズボックスの運用のためには追加的なフューズプログラムのための追加工程がさらに必要であり、フューズボックスが占める面積はチップの集積化を制限する。また、パッケージ工程以後、または実装環境での進行性欠陥に対しては救済方法がないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述の問題を解決するために提案されたものであり、本発明の目的は、フューズボックスを使わない欠陥セルの救済方法及び装置を提供することにある。
【０００６】
本発明の他の目的は、フューズボックスを使わない内部発生電圧のトリミング方法及び装置を提供することにある。
【０００７】
本発明の更に他の目的は、進行性欠陥に対しても救済能力を具備する欠陥セル救済と内部電圧をトリミングすることができる高信頼性を提供する装置及び方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の一実施形態によると、本発明の不揮発性メモリ装置は、不揮発性メモリセルアレイ、前記不揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、第２フューズデータが貯蔵されるフューズレジスタを含む。
【０００９】
望ましい実施形態において、前記第１フューズデータは、欠陥救済と電圧トリミングのための第１データフィールドと、前記第１データフィールドのエラーを訂正するためのコードである第２データフィールドを含む。
【００１０】
望ましい実施形態において、前記第１フューズデータは、前記不揮発性メモリセルアレイの互いに異なるアドレスに複数回プログラムされる。
【００１１】
望ましい実施形態において、前記エラー訂正回路は、１ビット以下のエラーを検出して訂正する。
【００１２】
望ましい実施形態において、前記エラー訂正回路は、複数の同一の前記第１フューズデータ中に２ビット以上のエラーを有するデータは無視し、１ビット以下のエラーを有するデータを処理する。
【００１３】
望ましし実施形態において、前記第１フューズデータは、進行性欠陥セルの発生の時に更新されることができる。
【００１４】
望ましい実施形態において、前記フューズレジスタは、外部から入力されているアドレスと前記第２フューズデータに含まれる欠陥セル情報とを比較して、外部から入力されているアドレスが欠陥セルを含むアドレスである場合に、それを代替するための信号を出力する比較器をさらに含む。
【００１５】
望ましい実施形態において、前記フューズレジスタは、前記第２フューズデータに含まれたトリミング情報を前記メモリ装置の内部電圧発生回路の調整情報として供給する。
【００１６】
上述の目的を達成するための本発明の他の特徴によると、不揮発性メモリ装置の欠陥セル救済方法において、テストの時に欠陥セルに対するフューズデータを不揮発性メモリセルアレイに貯蔵するフューズデータのプログラム段階、前記フューズデータを読み出してエラーを検出し、検出されたエラービットを訂正するエラー訂正段階、前記エラー訂正段階を経たフューズデータをフューズレジスタで貯蔵するフューズデータロード段階、前記フューズデータを参照して前記欠陥セルが含まれるアドレスの時には、そのアドレスをリダンダンシーセルのアドレスで置き換える救済段階を含むことを特徴とする。
【００１７】
望ましい実施形態において、前記フューズデータは、エラー訂正のためのエラー訂正用のコードを含む。
【００１８】
望ましい実施形態において、前記フューズデータは、前記欠陥セルのアドレス情報を含む。
【００１９】
望ましい実施形態において、前記フューズデータは、前記欠陥セルを代替するリダンダンシーセルのアドレス情報を含む。
【００２０】
望ましい実施形態において、前記フューズデータプログラム段階は、前記フューズデータが貯蔵されたセルに進行性欠陥に対して前記フューズデータが互いに異なるアドレスに複数回プログラムする。
【００２１】
望ましい実施形態において、前記エラー訂正段階は、前記不揮発性メモリセルアレイの互いに異なるアドレスに貯蔵された複数の同一な前記フューズデータ中に２ビット以上のエラーを有するデータは無視し、１ビット以下のエラーを有するデータを処理する。
【００２２】
望ましい実施形態において、前記救済段階はスイッチ回路によるアドレス転換であることを特徴とする。
【００２３】
上述の目的を達成するための本発明のまた他の特徴によると、不揮発性メモリ装置の内部電圧トリミング方法において、テストの時にトリミングのためのフューズデータを不揮発性メモリセルアレイに貯蔵するフューズデータのプログラム段階、前記フューズデータを読み出してエラーを検出し、検出されたエラービットを訂正するエラー訂正段階、前記エラー訂正段階を経たフューズデータをフューズレジスタで貯蔵するフューズデータのロード段階、前記フューズデータを参照して前記内部電圧を最適に調整するトリミング段階を含む。
【００２４】
望ましい十磁形態において、前記フューズデータはエラー訂正のためのエラー訂正用のコードを含む。
【００２５】
望ましい実施形態において、前記フューズデータは、前記不揮発性メモリ装置の最適の電圧供給のための調整情報を含む。
【００２６】
望ましい実施形態において、前記フューズデータプログラム段階は、前記フューズデータが貯蔵されたセルに進行性欠陥に対して互いに異なるアドレスに前記フューズデータを複数回プログラムする。
【００２７】
望ましい実施形態において、前記エラー訂正段階は前記非揮発性メモリセルアレイの互いに異なるアドレスに貯蔵された複数の同一な前記フューズデータ中に２ビット以上のエラーを有するデータは無視し、１ビット以下のエラーを有するデータを取る。
【００２８】
望ましい形態において、前記トリミング段階はスイッチ回路によって実現されることを特徴とする。
【００２９】
以上の構成と方法を通じて、本発明はレーザフューズ切断（Ｃｕｔｔｉｎｇ）工程を含まなく、フラッシュメモリセルに上述のフューズデータを貯蔵してフューズデータによるトリミングと欠陥セルに対する救済が可能するようにする。共に、上述のフラッシュメモリセルに貯蔵されたフューズデータに対するエラー訂正演算を実行してフューズデータに対する信頼性を大幅改善することができる。
【発明の効果】
【００３０】
上述のように、本発明の欠陥セルリペア及び内部電圧のトリミング方法及び装置によると、フューズ切断によるリペア工程を必要しないため、工程時間の短縮が可能する。
【００３１】
また、テストの段階で発生する進行性欠陥に対しても、パッケージ工程以後と実装環境でもリペア及びトリミングが可能で収率を高めることができる。
【００３２】
また、エラー訂正演算を通じてフューズデータに対する信頼性を確保し、工程時間の短縮と収率の増大を通じて原価節減の効果を期待することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の望ましい実施形態を添付する図面を参照して説明する。
【００３４】
図１は本発明の望ましい一実施形態を示すブロック図である。図１を参照すると、本発明の不揮発性メモリ装置は、フューズデータを貯蔵するセルアレイ１０と、セルアレイ１０に貯蔵されたフューズデータのエラーを訂正するエラー訂正回路（ＥＣＣ）２０と、欠陥セルの救済と電圧のトリミングをするフューズレジスタ３０と、内部電源電圧を生成して供給する電源回路４０と、フューズデータに対するエラー訂正及び欠陥セルに対する救済及びトリミングを制御する制御部５０、アドレスレジスタ６０、Ｘ−選択回路７０及びＹ−選択回路８０を含む。
【００３５】
セルアレイ１０は、本発明の好適な実施形態のフューズデータが貯蔵される領域を含む非揮発性メモリセルアレイである。製造工程のウェーハレベルテストの時に、セルアレイ１０の特定領域に欠陥セル及び内部発生電圧のトリミングに対する情報がプログラムされる。本実施形態ではフューズボックスを使わないが、上述の欠陥セル及びトリミング情報をフューズデータ（Ｆｕｓｅ  Ｄａｔａ）と呼ぶ。また、セルアレイの特定領域に含まれるフューズデータを第１フューズデータと呼ぶ。第１フューズデータは、欠陥セルデータとトリミングデータを含むほか、これらのデータに対するエラー訂正ビットも含む。例えば、１ビットのエラーに対する訂正能力があるパリティービットが上述の欠陥セル及びトリミング情報のようにプログラムされる。フューズデータに対する詳細な説明は、後述する図３Ａ、図３Ｂに開示される。第１フューズデータは、全体セルアレイ領域中の特定の一部分に割り当ててプログラムされる。また、フューズデータだけを貯蔵するためのメモリセルアレイブロックを別途に構成してもよい。このようなフューズデータは、それ自体で従来のフューズボックスの役割をする。また、このようなフューズデータは、実装環境で発生する進行性欠陥や追加的なトリミングが必要な時に、更新されうる。このような単純なデータの更新だけで、フューズプログラムのテスト工程のような救済機能を有する利点を提供する。
【００３６】
エラー訂正回路ＥＣＣ２０は、上述のセルアレイ１０から読み出した第１フューズデータに対してエラーが存在するか否かを検出し、検出されたエラーを訂正する回路である。エラー訂正回路２０は、２ビット以上のエラーに対しても訂正能力があるエラー訂正コードを用いることもできる。しかし、１ビットのエラーに対してエラー検出と訂正が可能なエラー訂正回路（例えば、パリティー検出器）が、集積度にあまり影響を及ぼさない点で、望ましい。もし、２ビット以上のエラーに対しても訂正能力があるエラー訂正回路で構成したら、第１フューズデータに含まれるエラー検出及び訂正のためのエラー訂正ビットのビット数がもっと大きくなり、これに従うエラー訂正回路２０がチップ内で占める面積が増加する。従って、１ビット以下のエラーに対して検出及び訂正するエラー訂正回路２０を備え、エラー訂正情報を含む第１フューズデータを互いに異なるアドレスに複数番プログラムして信頼性を確保することができる。同一なデータパターンが反復的にプログラムされているから、いずれか一つが２ビット以上のエラーが発生しても、エラーがなければ、または１ビットのエラーだけが存在するフューズデータだけを選択して使うことができるからである。
【００３７】
フューズレジスタ３０は、エラー訂正回路２０から出力されるエラー訂正された第２フューズデータを欠陥セル救済データとトリミングデータとに区分して貯蔵する。欠陥セル救済データは、製造プロセスで発生した欠陥セルに対するアドレスと欠陥セルに代替するためのリダンダンシーセルのアドレス情報を含む。トリミングデータは、テスト工程で検出された最適の電圧トリミングのためのスイッチ情報を含む。フューズレジスタ３０は、入力されたアドレスとリダンダンシーセルのアドレス情報とを比較して、入力されたアドレスが欠陥セルのアドレスである場合には、その欠陥セルのアドレスをリダンダンシーセルのアドレスで代替するように、Ｙ−選択回路８０に対して代替信号ＲＤを出力する。このような動作のために、フューズレジスタ３０は、アドレス比較器を含む。また、フューズレジスタ３０は、トリミングデータを電源回路４０に含まれたトリミング回路４１に伝送して発生電圧がトリミングされるようにする。
【００３８】
電源回路４０は、半導体メモリ装置で使われる種々の内部定電圧を発生させる回路である。電源回路４０は、一般的に内部で使われるプログラム電圧、消去電圧、検証電圧、及びリード電圧のような電圧の基準になる基準電圧を発生する基準電圧発生回路、増加型ステップパルスプログラム（ＩＳＰＰ）のようなパルスを発生するためのチャージポンプなどを含む。セルアレイのプログラムのためのプログラム電圧は、電源回路４０が発生してＸ−選択回路７０を経て各のワードラインに伝達される。電源回路４０は、その他の内部動作に必要な電圧を生成して各回路に供給する。
【００３９】
一般的なトリミング回路は、直列に連結された一連の抵抗に並列連結されたフューズを含んで構成され、フューズを切断することによって供給電圧の基準レベルを調整することができる。しかし、本発明の好適な実施形態では、フューズに代えて、トランジスタのようなスイッチが使用される。このスイッチのオン‐オフは、上述のフューズレジスタに貯蔵されたトリミングデータによって決定される。従って、製造工程でフューズを切断する別途の工程が不要になり、パッケージ工程の以後の進行性欠陥による内部電圧トリミングも上述のフューズデータの更新を通じて可能である。
【００４０】
制御部５０は、フューズレジスタ３０とエラー訂正回路２０を活性化して、ブーティングの時、またはリセットの動作でフューズデータを読み出して、エラーを訂正し、エラー訂正されたフューズデータがフューズレジスタ３０に提供されるように制御する。また、制御回路５０は、フューズレジスタ３０を活性化して欠陥セルに対する救済動作と内部電圧に対するトリミング動作が行われるように制御する。
【００４１】
アドレスレジスタ６０は、外部から入力されるアドレスが一時貯蔵されるレジスタである。本発明の好適な実施形態では、欠陥セルのリペアのために、外部から入力される全てのアドレスＡＤＤはアドレスレジスタ６０に貯蔵される。アドレスレジスタ６０に貯蔵された入力アドレスＡＤＤは、フューズレジスタ３０に出力されて、フューズデータによって指定された欠陥セルのアドレスと比較される。入力アドレスＡＤＤがフューズレジスタ３０に貯蔵された欠陥セルのアドレスと同一である場合は、フューズレジスタ３０は、現在の入力アドレスＡＤＤをリダンダンシーセルのアドレスで代替するようにＹ−選択回路８０を制御する。しかし、現在の入力アドレスＡＤＤで指定されるアドレスに欠陥セルがない場合には、一般的なアドレス入力経路に従って、入力アドレスＡＤＤがＸ−選択回路７０とＹ−選択回路８０に供給される。
【００４２】
Ｘ−選択回路７０は、入力されたアドレスに応じてセルアレイのワードラインを選択し、電源回路４０から供給されるワードライン電圧を選択されたワードラインに印加する。欠陥の傾向によって列リダンダンシーがフラッシュメモリで一般的に使われているが、もし、行リダンダンシーを使う場合、図示しないが、Ｘ−選択回路７０は、フューズレジスタ３０から代替信号ＲＤを受けて動作すればよい。
【００４３】
Ｙ−選択回路８０は、入力されるアドレスに該当するビットラインを選択する。特に、フューズレジスタ３０から代替信号ＲＤを入力される場合、すなわち、アクセス対象のアドレスに欠陥セルがある場合には、指定されたリダンダンシー列にアドレスが変換されるように制御される。
【００４４】
以上の構成を通じて、本発明の好適な実施形態のメモリ装置は、従来のようなフューズボックスがなくても、欠陥セルを救済し、内部電圧をトリミングすることができる。セルアレイに貯蔵されたフューズデータとフューズレジスタ３０は、フューズ切断という工程なし、欠陥セル救済と内部電圧のトリミングを実行する手段を提供する。また、このような救済及びトリミング動作は、製造工程における特定の段階に限定されず、パッケージ工程の以後にも調整が可能する。特に、本発明の好適な実施形態のメモリ装置は、エラー訂正回路２０を含んでいて、上述のフューズデータに対してエラー訂正を実行することによって、劣化や電圧ストレスによって発生するセルの進行性欠陥に対しても対処することができる。
【００４５】
図２は、本発明の好適な実施形態のフューズデータの構成を説明するための図面である。図２を参照すると、本発明の好適な実施形態のフューズデータは、セルアレイに貯蔵される、エラー訂正前の第１フューズデータ２００と、エラー検出と訂正が行われた後の第２フューズデータ２１０とに区分することができる。
【００４６】
エラー検出と訂正が行われる前の第１フューズデータ２００は、欠陥が発生したセルを代替するためのセルのアドレス情報である欠陥セル救済情報及びトリミング情報を含むフューズデータフィールド（Ｆ＿ＤＡＴＡ０、Ｆ＿ＤＡＴＡ２、．．．、Ｆ＿ＤＡＴＡｋ）と、各フューズデータフィールドに対応するエラー訂正コードフィールド（ＥＣＣ０、ＥＤＤ１、ＥＣＣ２、．．．、ＥＣＣｋ）を含む。フューズデータフィールドは、欠陥セル救済情報及び発生電圧をトリミングするための情報が記録された複数のビット単位データである。そして、エラー訂正コードフィールドは、各フューズデータフィールドに対して、望ましくは最小１ビットのエラー検出と訂正が可能に設定されたデータ、例えば、パリティービットのようなデータである。メモリの複雑性やセルの進行性欠陥、あるいはノイズに起因して、書き込みと読み出しの過程でエラーが発生しうる。上述の第１フューズデータ２００に対するエラーの検出と訂正は、フューズデータに対する信頼性を大きく改善することができる。メモリ装置で使われる最も一般的なエラー訂正コードは、Ｒ.Ｗ.Ｈａｍｍｉｎｇによって提案されたハミングコード（Ｈａｍｍｉｎｇ  Ｃｏｄｅ）である。ハミングコードによるエラー訂正過程は、第１フューズデータ２００をメモリセルアレイから読み出して、その中のフューズデータフィールドのデータから点検ビットを生成する。この時、生成された点検ビットとエラー訂正コードフィールドのビットとを比較してエラーが存在するか否かを点検する。もし、二つのビットが一致したら、エラーが存在しないと意味であるから、この時のフューズデータフィールドをフューズレジスタ３００に伝送する。もし、１ビットのエラーが発生した場合には、点検ビットとエラー訂正コードが一致しなくなる。ハミングコードは、この時に発生する誤証、あるいはシンドローム（Ｓｙｎｄｒｏｍｅ）によってエラーが発生した一つのビットを選択し、そのビットに対して補数をとる演算でエラーを訂正するために使われる。
【００４７】
しかし、２ビット以上のような多重ビットのエラーについても、エラー訂正回路を通じてエラー訂正が可能であるが、これは複雑度の増加とメモリ装置の集積度を制限するので、望ましくないかもしれない。本発明の好適な実施形態のセルアレイに貯蔵された第１フューズデータ２００の互いに異なるアドレスへの反復的多重プログラムは１ビットエラー訂正だけで、充分に救済情報に対する信頼性を保障することができる。従って、２ビット以上のエラーが検出されるデータは捨てて、エラーが発生しないフューズデータや最小１ビットのエラーが発生したデータだけをエラー訂正する。
【００４８】
エラー訂正後の第２フューズデータ２１０は、上述のエラー訂正演算によって信頼性が確保されたフューズデータである。第１フューズデータ２００からエラー訂正回路２０で使われたエラー訂正データフィールドＥＣＣｎは除去され、純粋に救済及びトリミングデータだけで使われるフューズデータフィールド（Ｆ＿ＤＡＴＡｎ）だけ、上述のフューズレジスタ３０に伝送される。
【００４９】
以上の救済情報を含む第１フューズデータ２００の構成は、第１フューズデータ２００がプログラムされたセルアレイ領域での進行性欠陥や、読み出しの時に発生する１ビットエラーに対しても信頼性がある第２フューズデータ２１０の読み出しを可能にする。また、比較的に実現が簡単な１ビットエラー訂正回路を通じてもこのような信頼性を具備することができる手段を提供する。
【００５０】
図３Ａ、３Ｂ、３Ｃは、上述の第１フューズデータ２００がセルアレイ１０にプログラムされる位置を説明するための図面である。メモリセルアレイ１０の欠陥は、一定の方向を有するパターンとして発生する傾向があるから、セルアレイの第１フューズデータの配列方法を適正化することによっても信頼性を改善することができる。ここで、配列される第１フューズデータ０乃至第１フューズデータｎは、図３Ａ〜図３Ｃにおいて同一である。但し、セルアレイ上にプログラムされる位置によって０〜ｎまで区分する。上述の数ｎは、フューズデータに対する信頼性を確保することができる大きさとされる。
【００５１】
図３Ａは、第１フューズデータがセルアレイで一つの行方向アドレスを占有する場合を説明している。これは第１フューズデータの大きさによって、一つのページの単位であることもでき、その以上の単位で構成することもできる。図３Ａの第１フューズデータ配列の場合には、行方向に発生する欠陥に対して一つあるいは二つぐらいの第１フューズデータにエラーが発生しても、残りのフューズデータは影響を受けないようにするための構成である。
【００５２】
図３Ｂは列方向で欠陥が発生するになる場合に対備するための第１フューズデータの配列形態である。この場合、一側の列に欠陥が発生して（ｎ＋１）／２個の第１フューズデータが救済不能になっても、残りの列方向の（ｎ＋１）／２個の第１フューズデータは健在するから、列方向欠陥パターンに対してさらに信頼性を改善することができる。
【００５３】
図３Ｃはセルアレイ領域中の第１フューズデータが貯蔵される領域を行方向及び列方向でさらに細分化して行と列方向に発生する欠陥セルに対してさらに信頼性がある第１フューズデータを提供する。セルアレイ１０の領域で上述したフューズデータが貯蔵された領域に多い欠陥が発生してもｎ＋１個の第１フューズデータ中の単一つでも１ビット以下のエラーが存在したら、セルの救済データの完全な復旧が可能する。
【００５４】
以上の第１フューズデータのセルアレイ上での反復的なプログラムは１ビットのエラーに対して検出と訂正能力を有するエラー訂正回路２０により信頼性がある第１フューズデータを提供する。上述の方式の第１フューズデータの貯蔵方式でフューズデータのエラーに対して救済の性能を具備したフラッシュメモリ装置を実現することができる。
【００５５】
図４はセルアレイ１０から読み出したフューズデータを利用して欠陥セルの救済と内部電圧のトリミングのための方法を各の段階別に説明する流れ図である。以下、本発明の好適な実施形態によるフューズデータの読み出しとエラー訂正、並びに救済とトリミング動作が参照図面によって詳細に説明される。
【００５６】
テスト工程や、フラッシュメモリのブーティングの時、欠陥セル救済とトリミング動作が始まったら、制御部５０は、カウントを初期化する（Ｓ１０）。以後は、初期化されたカウント値に対応する第１フューズデータをセルアレイ１０からエラー訂正回路２０が読み出すように制御する（Ｓ２０）。エラー訂正回路２０に入力された第１フューズデータに含まれたフューズデータフィールドに対してエラー点検ビットを検出する演算をし、この過程で発生したエラー点検ビットとエラー訂正コードフィールドのビット値を比較して、発生したビットエラーの数とビットエラーの位置を検出する（Ｓ３０）。エラー検出演算を通じて発生したビットエラーの数を判別する。検出されたビットエラー数が２ビット以上である場合には段階Ｓ９０に移動し、検出されたビットエラーの数が１ビットやあるいはエラーがない場合には段階Ｓ５０に移動する（Ｓ４０）。ビットエラーの数が１ビットである場合には、段階Ｓ６０に移動し、ビットエラーがない正常的なフューズデータである場合には、すぐ段階Ｓ７０に移動する（Ｓ５０）。１ビットのエラーがある場合、１ビットエラーが発生するビットに対して補数を取るエラー訂正演算以後に、次の段階に移動する（Ｓ６０）。上述の段階を通じて第１フューズデータがエラ訂正された第２フューズデータに転換される。第２フューズデータをフューズレジスタ３０のフューズレジスタで入力する（Ｓ７０）。フューズレジスタに貯蔵された第２フューズデータを基づいてトリミング回路３２とリペア回路３３はトリミング及びリペア動作を実施する。これは、第２フューズデータに含まれた内部電圧トリミング情報と欠陥セルのリペア情報を参照して行われる（Ｓ８０）。トリミングと欠陥セルに対するリペア動作が完了されたら、諸般復旧動作が終了される。
【００５７】
一方、上述の段階Ｓ４０でビットエラーの数が２ビット以上である場合には段階Ｓ９０に移動する。この段階では現在のエラー検出された第１フューズデータが何番目であるかを判断する。もし、反復的にプログラムされたセルアレイ上の第１フューズデータが全ての２ビット以上のエラーが発生した場合であれば、エラー訂正が不可能であるから、不良品であると判断し、テストと復旧動作を終了する（Ｓ１１０）。しかし、まだ、エラー検出する第１フューズデータがセルアレイに残っていたら、エラー検出カウントに１加え、これに対応するカウント値の第１フューズデータをセルアレイ１０から読み出す段階Ｓ２０に帰還する。
【００５８】
上述のテスト段階はテスト工程で行われることが一般的であるが、本発明の好適な実施形態では、実装環境においてブーティングの都度、実行できる。また、上述の第１フューズデータは進行性欠陥が発生するセルアレイ１０に対してそのデータを更新することと救済ができる。共に、長時間の運用と高熱への頻繁な露出による劣化作用に従う内部電圧の変化にも、上述の第１フューズデータのトリミング情報を更新することと最適の内部電圧への調整ができる。
【００５９】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲に外れない限度内で、様々な変形ができる。それで、本発明の範囲は上述の実施形態に極限されてなく、特許請求範囲だけではなくこの発明の特許請求範囲と均等なことによって定める。
【図面の簡単な説明】
【００６０】
【図１】本発明の好適な実施形態のリペア及びトリミング装置を実現するためのブロック図である。
【図２】本発明の好適な実施形態のフューズデータの構成を説明する図面である。
【図３Ａ】セルアレイ上に貯蔵されるフューズデータの配列方法を説明する図面である。
【図３Ｂ】セルアレイ上に貯蔵されるフューズデータの配列方法を説明する図面である。
【図３Ｃ】セルアレイ上に貯蔵されるフューズデータの配列方法を説明する図面である。
【図４】本発明の好適な実施形態の欠陥セル救済とトリミングを実施するための段階を説明する流れ図である。
【符号の説明】
【００６１】
１０  セルアレイ
２０  エラー訂正回路（ＥＣＣ）
３０  フューズレジスタ
４０  電源回路
５０  制御部
６０  アドレスレジスタ
７０  Ｘ−選択回路
８０  Ｙ−選択回路
２００  第１フューズデータ
２１０  第２フューズデータ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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