(57)【要約】【課題】    本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関し、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成されることを目的とする。【解決手段】  クロック信号の周期Ｔの半分に相当する遅延ｄ（＝Ｔ／２）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、前記クロック信号と前記遅延クロック信号との双方の前縁または後縁に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段とを備えて構成される。【選択図】    図１
2007228020.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の周期Ｔの半分に相当する遅延ｄ（＝Ｔ／２）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、
前記クロック信号と前記遅延クロック信号との双方の前縁または後縁に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段と
を備えたことを特徴とする周波数逓倍回路。
【請求項２】
デューティ比が５０パーセントであるクロック信号の立ち上がりおよび立ち下がりを検出する検出手段と、
前記検出手段によって検出された立ち上がりおよび立ち下がりに同期し、パルス幅が前記クロック信号の周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段と
を備えたことを特徴とする周波数逓倍回路。
【請求項３】
クロック信号の周期Ｔとパルス幅ｗとに応じて定まる遅延ｄ（＝Ｔ／２−ｗ）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、
前記クロック信号の前縁と前記遅延クロック信号の後縁との双方に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段と
を備えたことを特徴とする周波数逓倍回路。
【請求項４】
クロック信号の周期Ｔとパルス幅ｗとに応じて定まる遅延ｄ（＝Ｔ／２＋ｗ）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、
前記クロック信号の後縁と前記遅延クロック信号の前縁との双方に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段と
を備えたことを特徴とする周波数逓倍回路。
【請求項５】
請求項１ないし請求項４の何れか１項に記載の周波数逓倍回路において、
前記パルス幅調整手段は、
前記同期のきっかけ毎に計数を開始し、かつ前記パルス信号の列のデューティ比の誤差が許容される程度に高い周波数のクロック信号を計数することによって、前記パルス信号の列を生成するカウンタとして構成された
ことを特徴とする周波数逓倍回路。
【請求項６】
請求項１ないし請求項５の何れか１項に記載された周波数逓倍回路と、
前記周波数逓倍回路によって前記パルス信号の列として生成された２逓倍クロック信号に同期して伝送情報をＣＭＩ符号化し、そのＣＭＩ符号化の結果を伝送路に送出する符号化手段と
を備えたことを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関する。
【背景技術】
【０００２】
光伝送システムでは、伝送情報の列として与えられるＮＲＺ符号のマーク・スペースに原符号の「１」、「０」を単に対応させて伝送が行われる場合には、一般に、クロック信号成分（タイミング情報）の抽出が困難となり、かつ直流成分に不均衡が生じる可能性が高い。
したがって、多くの光伝送システムでは、光ファイバの伝送帯域幅が広いことを積極的に活用することによって、１ビット毎の符号ブロックを２ビット長の符号ブロックに変換するＣＭＩ（Code Mark Inversion)符号化が行われることによって、上記の問題の解決が図られている。また、このようなＣＭＩ符号化は、上述したＮＲＺ符号の速度に周波数が等しいクロック信号を２逓倍する周波数逓倍回路によって生成されるクロック信号に同期して行われる。
【０００３】
図８は、従来の周波数逓倍回路の第一の構成例を示す図である。
図において、フィルタ４１の入力には、周波数がｆ０（＝１／Ｔ）であるクロック信号（以下、「原クロック信号」という。）が入力される。そのフィルタ４１の出力は、タンク回路４２を介して波形整形回路４３の入力に接続される。波形整形回路４３の出力には、周波数が上述したｆ０の２倍であるクロック信号（以下、「逓倍クロック信号」という。）が得られる。
【０００４】
このような構成の周波数逓倍回路では、フィルタ４１は、デューティ比が５０パーセントである矩形波として入力される原クロック信号（図９(1))に含まれる高調波成分を抑圧することによって、正弦波状の波形のアナログ信号（図９(2))を生成する。タンク回路４２は、ｆ０の２倍の周波数の高調波成分である２逓倍信号アナログ信号（図９(3))をこのアナログ信号から抽出する。波形整形回路４３は、この２逓倍アナログ信号の瞬時値を所定の閾値と比較し、その比較の結果を示す２値信号の列として、デューティ比が５０パーセントである２逓倍クロック信号（図９(4))を生成する。
【０００５】
図１０は、従来の周波数逓倍回路の第二の構成例を示す図である。
図において、遅延回路５１の入力および排他的論理和ゲート５２の一方の入力には、既述の原クロック信号が入力される。その遅延回路５１の出力は排他的論理和ゲート５２の他方の入力に接続され、この排他的論理和ゲート５２の出力には、既述の逓倍クロック信号が得られる。
【０００６】
このような構成の周波数逓倍回路では、遅延回路５１の遅延時間は、原クロック信号（図１１(1))の周波数ｆ０に対して下式で示される値ｄに予め設定される。
ｄ＝１／（４・ｆ０）＝Ｔ／４
遅延回路５１は、このような値ｄに等しい遅延を原クロック信号に与えることによって、遅延クロック信号（図１１(2))を生成する。したがって、原クロック信号と遅延クロック信号との倫理値は、上述した値ｄ（＝Ｔ／４）に等しい周期で交互に等しい値と異なる値とになる。排他的論理和ゲート５２は、このような原クロック信号と遅延クロック信号との論理値の異同を示す２値信号の列として、既述の逓倍クロック信号（図１１(3))を生成する。
【特許文献１】特開２００１−５３７３２号公報
【特許文献２】特開平６−７５６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図８に示す周波数逓倍回路では、タンク回路４２は、物理的サイズを必ずしも十分に小さくすることができないにもかかわらず、原クロック信号の２倍の高調波成分を安定に抽出するために、共振周波数の設定が予め精度よく行われなければならなかった。
また、図１０に示す周波数逓倍回路では、生成される２逓倍クロック信号のデューティ比の精度が遅延回路５１の遅延時間ｄの偏差によって大幅に左右される可能性があった。
【０００８】
しかし、２逓倍クロック信号のデューティ比が５０パーセントに高い精度で維持されることは、安定なＣＭＩ符号化には欠くことができない。
なお、既述の２逓倍クロック信号は、多用な周波数合成技術を採用することによって生成可能である。
しかし、ＣＭＩ符号化が行われる装置では、このような周波数合成技術の採用に好適な周波数や位相のクロック信号が生成されているとは限らず、また、そのクロック信号が生成されている場合であっても、実装、布線その他の制約によって用いることが必ずしも可能とは限らなかった。
【０００９】
本発明は、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成される周波数逓倍回路および送信装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の周波数逓倍回路では、遅延手段は、クロック信号の周期Ｔの半分に相当する遅延ｄ（＝Ｔ／２）を前記クロック信号に与え、遅延クロック信号を生成する。パルス幅調整手段は、前記クロック信号と前記遅延クロック信号との双方の前縁または後縁に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成する。
すなわち、パルス幅調整手段が上記パルス信号を生成するきっかけは、上述したクロック信号のデューティ比が５０パーセントではない場合であっても、そのクロック信号の周期Ｔの半分の周期で与えられる。
【００１１】
したがって、パルス幅調整手段によって生成されるパルス信号の列は、そのパルス幅調整手段の前段に配置された遅延手段が無調整で作動する小型のディジタル回路として構成可能であるにもかかわらず、周波数が上述したクロック信号の周波数の２倍であるクロック信号となる。
請求項２に記載の周波数逓倍回路では、検出手段は、デューティ比が５０パーセントであるクロック信号の立ち上がりおよび立ち下がりを検出する。パルス幅調整手段は、前記検出手段によって検出された立ち上がりおよび立ち下がりに同期し、パルス幅が前記クロック信号の周期Ｔの四分の一であるパルス信号の列を生成する。
【００１２】
このようなパルス信号の前縁は、５０パーセントであるクロック信号のデューティ比を基準としてそのクロック信号の周期の半分の周期で安定に維持される。
したがって、パルス幅調整手段によって生成されるパルス信号の列は、そのパルス幅調整手段の前段に配置された検出手段が無調整で作動する小型のディジタル回路として構成可能であるにもかかわらず、周波数が上述したクロック信号の周波数の２倍であるクロック信号となる。
【００１３】
請求項３に記載の周波数逓倍回路では、遅延手段は、クロック信号の周期Ｔとパルス幅ｗとに応じて定まる遅延ｄ（＝Ｔ／２−ｗ）を前記クロック信号に与え、遅延クロック信号を生成する。パルス幅調整手段は、前記クロック信号の前縁と前記遅延クロック信号の後縁との双方に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成する。
【００１４】
すなわち、パルス幅調整手段が上記パルス信号を生成するきっかけは、上述したクロック信号のデューティ比が５０パーセントではない場合であっても、そのクロック信号の周期Ｔの半分の周期で与えられる。
したがって、パルス幅調整手段によって生成されるパルス信号の列は、そのパルス幅調整手段の前段に配置された遅延手段が無調整で作動する小型のディジタル回路として構成可能であるにもかかわらず、周波数が上述したクロック信号の周波数の２倍であるクロック信号となる。
【００１５】
請求項４に記載の周波数逓倍回路では、遅延手段は、クロック信号の周期Ｔとパルス幅ｗとに応じて定まる遅延ｄ（＝Ｔ／２＋ｗ）を前記クロック信号に与え、遅延クロック信号を生成する。パルス幅調整手段は、前記クロック信号の後縁と前記遅延クロック信号の前縁との双方に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成する。
【００１６】
すなわち、パルス幅調整手段が上記パルス信号を生成するきっかけは、上述したクロック信号のデューティ比が５０パーセントではない場合であっても、そのクロック信号の周期Ｔの半分の周期で与えられる。
したがって、パルス幅調整手段によって生成されるパルス信号の列は、そのパルス幅調整手段の前段に配置された遅延手段が無調整で作動する小型のディジタル回路として構成可能であるにもかかわらず、周波数が上述したクロック信号の周波数の２倍であるクロック信号となる。
【００１７】
請求項５に記載の周波数逓倍回路では、請求項１ないし請求項４の何れか１項に記載の周波数逓倍回路において、前記パルス幅調整手段は、前記同期のきっかけ毎に計数を開始し、かつ前記パルス信号の列のデューティ比の誤差が許容される程度に高い周波数のクロック信号を計数することによって、前記パルス信号の列を生成するカウンタとして構成される。
【００１８】
すなわち、パルス幅調整手段によって生成されるパルス信号のパルス幅は、アナログの素子を含むことなく構成可能なカウンタのインターバルの値（≒所望のパルス幅／計数されるクロック信号の周期）として予め設定される。
したがって、遅延手段や検出手段だけではなく、パルス幅調整手段については、調整に要する工数の削減、あるいは無調整化が図られ、しかも、クロック信号の２逓倍が安価に、かつ安定に実現される。
【００１９】
請求項６に記載の送信装置では、周波数逓倍回路は、請求項１ないし請求項５の何れか１項に記載される。符号化手段は、前記周波数逓倍回路によって前記パルス信号の列として生成された２逓倍クロック信号に同期して伝送情報をＣＭＩ符号化し、そのＣＭＩ符号化の結果を伝送路に送出する。
このようにしてＣＭＩ符号化に用いられる２逓倍クロック信号は、既述の請求項１ないし請求項５の何れかに記載された周波数逓倍回路によって生成される。
【００２０】
したがって、２逓倍クロックの生成に好適な周波数、位相およびデューティ比のクロック信号が得られず、あるいはこのようなクロック信号を利用することが実装、布線その他の条件下で阻まれる場合であっても、ＣＭＩ符号化が安定に、かつ安価に実現される。
【発明の効果】
【００２１】
上述したように本発明によれば、多用な構成の機器において、所望のクロック信号を２逓倍することによって、デューティ比が５０パーセントである２逓倍クロック信号が安価に精度よく生成される。
したがって、本発明が適用された機器やシステムでは、基本的な構成が大幅に変更されることなく、所望の機能や性能が柔軟に実現され、かつ移設や改修が容易となる。
【発明を実施するための最良の形態】
【００２２】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
〔第一の実施形態〕
図１は、本発明の第一の実施形態を示す図である。
図において、インバータ１１の入力および排他的論理和ゲート１２の一方の入力には、原クロック信号が入力される。そのインバータ１１の出力は排他的論理和ゲート１２の他方の入力に接続され、この排他的論理和ゲート１２の出力は、単安定マルチバイブレータ１３の入力に接続される。その単安定マルチバイブレータ１３の出力には、２逓倍クロック信号が得られる。
【００２３】
図２は、本発明の第一の実施形態の動作タイムチャートである。
以下、図１および図２を参照して本発明の第一の実施形態の動作を説明する。
インバータ１１は、原クロック信号（図２(1))の論理値を反転させることによってクロック信号（以下、「反転クロック信号」という。）（図２(2))を生成し、その反転クロック信号を排他的論理和ゲート１２に引き渡す。また、インバータ１１は、原クロック信号の周期Ｔ（＝１／ｆ０）に比べて大幅に短い伝搬遅延時間δ（≪１／ｆ０）を有する。したがって、インバータ１１を介して排他的論理和ゲート１２に引き渡される反転クロック信号の立ち上がり（図２(3))および立ち下がり（図２(4))は、原クロック信号の立ち上がりおよび立ち下がりに比べて、それぞれ（Ｔ／２＋δ）遅れた時点となる。
【００２４】
排他的論理和ゲート１２は、これらの原クロック信号と遅延クロック信号との論理値を比較することによって、これらの論理値が同じである期間のみに論理値が「０」となり、かつ周期が（Ｔ／２）であるトリガ信号を生成する。
単安定マルチバイブレータ１３は、予め設定された時定数に等しいパルス幅のパルス信号の列を上述したトリガ信号に同期して出力する。したがって、単安定マルチバイブレータ１３の出力には、周波数が原クロック信号の周波数ｆ０の２倍の値に等しい２逓倍クロック信号（図２(5))が得られる。
【００２５】
すなわち、本実施形態にかかわる周波数逓倍回路は、物理的やサイズが大きい既述のフィルタ４１やタンク回路４２が含まれることなく構成され、そのタンク回路４２の共振周波数や波形整形回路４３によって参照される閾値が人手を介して調整されることなく、安定に作動する。
さらに、本実施形態にかかわる周波数逓倍回路では、インバータ１１の伝搬遅延時間δに偏差があっても、単安定マルチバイブレータ１３は、排他的論理和ゲート１２によって（Ｔ／２）の周期で安定にトリガされるので、図１０に示す従来例に比べて、デューティ比が精度よく５０パーセントに維持される。
【００２６】
したがって、本実施形態によれば、従来例に比べて性能が低下することなく、低廉化および小型化が図られる。
なお、本実施形態では、単安定マルチバイブレータ１３に入力されるトリガ信号は、インバータ１１および排他的論理和ゲート１２から構成される微分回路によって生成されている。
【００２７】
しかし、本実施形態は、このような構成に限定されず、トリガ信号の周期が原クロック信号の周期Ｔの半分に所望の精度で維持されるならば、例えば、原クロック信号と反転クロック信号との双方の立ち上がりの時点で単安定マルチバイブレータ１３がトリガされるように構成されてもよい。
〔第二の実施形態〕
図３は、本発明の第二および第三の実施形態を示す図である。
【００２８】
図において、遅延回路２１の入力およびオアゲート２２の一方の入力には、原クロック信号が入力される。なお、遅延回路２１は、縦属接続された複数のゲート回路として構成される。その遅延回路２１の出力は、オアゲート２２の他方の入力に接続される。オアゲート２２の出力は、単安定マルチバイブレータ２３のトリガ入力に接続され、その単安定マルチバイブレータ２３の出力には、２逓倍クロック信号が得られる。
【００２９】
図４は、本発明の第二の実施形態の動作タイムチャートである。
以下、図３および図４を参照して本発明の第二の実施形態の動作を説明する。
遅延回路２１の遅延時間ｄは、原クロック信号（図４(1))の周期Ｔの半分の値（＝Ｔ／２）に予め設定される。遅延回路２１は、このような遅延時間ｄに等しい遅延を原クロック信号に与えることによってクロック信号（以下、「遅延クロック信号」という。）（図４(2))を生成する。オアゲート２２は、これらの原クロック信号と遅延クロック信号との論理値の論理和をとることによって、パルス幅が原クロック信号のパルス幅に等しく、かつ周期が上記遅延時間ｄ（＝Ｔ／２）に等しいパルス信号の列（以下、「トリガ信号」という。)(図４(3))を生成する。
【００３０】
単安定マルチバイブレータ２３の時定数は、予め（Ｔ／４）に設定される。単安定マルチバイブレータ２３は、上述したトリガ信号の立ち上がりに同期し、かつパルス幅がその時定数（＝Ｔ／４）に等しいパルス信号の列を出力する。
すなわち、単安定マルチバイブレータ２３は、原クロック信号のデューティ比が５０パーセントではない場合であっても、遅延回路２１の遅延時間ｄが既述の値（＝Ｔ／２）に予め設定されることによって、その原クロック信号の周期Ｔの半分の周期でトリガされる（図４(4))。したがって、単安定マルチバイブレータ２３の出力には、原クロック信号の周波数ｆ０の２倍の値に等しい周波数の２逓倍クロック信号（図４(5))が得られる。
【００３１】
このように本実施形態にかかわる周波数逓倍回路は、物理的なサイズが大きい既述のフィルタ４１やタンク回路４２が含まれることなく構成され、そのタンク回路４２の共振周波数や波形整形回路４３によって参照される閾値の人手を介する調整を要することなく、安定に作動する。
さらに、本実施形態にかかわる周波数逓倍回路では、原クロック信号のデューティ比が５０パーセントでない場合であっても、２逓倍クロック信号のデューティ比が安定に５０パーセントに維持される。
【００３２】
したがって、本実施形態によれば、従来例に比べて性能が低下することなく、低廉化および小型化が図られ、かつ多用な機器に対する搭載が可能となる。
〔第三の実施形態〕
以下、本発明の第三の実施形態について説明する。
本実施形態の構成は、既述の遅延回路２１に代えて遅延回路２１Ａが備えられた点を除いて第二の実施形態の構成と同じである。
【００３３】
図５は、本発明の第三の実施形態の動作タイムチャートである。
以下、図３および図５を参照して本発明の第三の実施形態の動作を説明する。
遅延回路２１Ａの遅延時間ｄは、原クロック信号（図５(1))の周期Ｔおよびパルス幅ｗに対して下式で与えられる値に予め設定される。
ｄ＝Ｔ／２−ｗ  ・・・(1)
遅延回路２１Ａは、このような遅延時間ｄに等しい遅延を原クロック信号に与え、かつ論理値を反転させることによってクロック信号（以下、「遅延クロック信号」という。）（図５(2))を生成する。オアゲート２２は、これらの原クロック信号と遅延クロック信号との論理値の論理和をとることによって、周期が上記遅延時間ｄ（＝Ｔ／２）に等しいパルス信号の列（以下、「トリガ信号」という。）を生成する。
【００３４】
したがって、単安定マルチバイブレータ２３は、原クロック信号のデューティ比が５０パーセントではない場合であっても、既述の第二の実施形態と同様に、その原クロック信号の周期Ｔの半分の周期でトリガされる（図５(3))。したがって、単安定マルチバイブレータ２３の出力には、周波数が原クロック信号の周波数ｆ０の２倍の値に等しい２逓倍クロック信号（図５(4))が得られる。
【００３５】
したがって、本実施形態によれば、上述したトリガ信号の生成の方法が既述の第二の実施形態とは異なるが、その第二の実施形態と同様に、従来例に比べて性能が低下することなく、低廉化および小型化が図られ、かつ多用な機器への搭載が可能となる。
なお、上述した第二および第三の実施形態では、原クロック信号の位相と同じ位相の２逓倍クロック信号が生成されている。
【００３６】
しかし、本発明はこのような構成に限定されず、例えば、図６に示すように、遅延回路２１Ａの遅延時間が上式(1) に代わる下式(2) で示される値ｄに設定され、かつトリガ信号の立ち上がりではなく立ち下がりによって単安定マルチバイブレータ２３がトリガされる（図６(2))ことによって、原クロック信号の位相と異なる２逓倍クロック信号が生成されてもよい。
【００３７】
ｄ＝Ｔ／２＋ｗ  ・・・(2)
また、上述した第二および第三の実施形態では、遅延時間ｄが原クロック信号の周期Ｔより小さな値に設定されている。
しかし、このような遅延時間ｄは、上述した第一ないし第四の実施形態が始動後に定常的な稼働状態に移行するまでに、２逓倍クロック信号の周波数やデューティ比が正規の値とはならない状態があってもよい場合には、原クロック信号の周期Ｔより大きな値に設定されてもよい。
〔第四の実施形態〕
図７は、本発明の第四の実施形態を示す図である。
【００３８】
図において、ＣＭＩ符号化回路３１の符号化入力には、伝送情報がＮＲＺ信号として与えられる。そのＣＭＩ符号化回路３１の出力はＥ／Ｏ変換部（ＯＳ）３３の入力に接続され、そのＥ／Ｏ変換部３３の出力は図示されない光伝送路に接続される。また、周波数逓倍回路３２は既述の第一ないし第三の実施形態の何れかにかかわる周波数逓倍回路であり、その周波数逓倍回路３２の入力には原クロック信号が入力される。さらに、周波数逓倍回路３２の出力は、ＣＭＩ符号化回路３１およびＥ／Ｏ変換部３３のクロック端子に接続される。
【００３９】
以下、図７を参照して本発明の第四の実施形態の動作を説明する。
本実施形態では、原クロック信号は、本実施形態にかかわる光伝送装置において先行する伝送区間より受信された信号から再生される。周波数逓倍回路３２は、その原クロック信号を２逓倍することによって、２逓倍クロック信号を生成する。ＣＭＩ符号化回路３１は、この２逓倍クロック信号に同期して、上述した伝送情報をＣＭＩ符号の列に変換する。Ｅ／Ｏ変換部３３は、このＣＭＩ符号の列を光信号に変換し、その光信号を光伝送路に送出する。
【００４０】
また、このようにしてＣＭＩ符号化回路３１に与えられる２逓倍クロック信号は、既述の第一ないし第三の実施形態の何れかにかかわる周波数逓倍回路によって生成される。
すなわち、２逓倍クロックの生成に好適な周波数、位相およびデューティ比のクロック信号が既述の原クロック信号以外に得られず、あるいは実装、布線その他の制約により利用することができない装置であっても、ＣＭＩ符号化が安定に、かつ安価に実現される。
【００４１】
なお、上記の装置には、例えば、原クロック信号がＰＣＭ２４（一次群）の信号から再生され、その原クロック信号の周波数（＝１．５４４メガヘルツ）と、このＰＣＭ２４の個々のタイムスロット当たりの伝送速度８キロヘルツとの比が「２４（多重度を示す。）」の整数倍の値とはならない伝送装置が該当する。
したがって、本実施形態によれば、多用な構成の伝送装置に対するＣＭＩ符号化方式の柔軟な適用が可能となる。
【００４２】
また、上述した各実施形態は、遅延回路２１、２１Ａの伝搬遅延時間が原クロック信号の周期Ｔより十分に短いことを前提として構成されている。
しかし、このような伝搬遅延時間が長いために上述したトリガ信号に生じる周期の変動が回避されるべき場合には、排他的論理和ゲート１２やオアゲート２２に入力される原クロック信号に好適な遅延を与えるバッファゲート等が別途備えられてもよい。
【００４３】
さらに、上述した各実施形態では、単安定マルチバイブレータ１３、２３に設定された時定数によって、２逓倍クロック信号のパルス幅が好適な値（＝Ｔ／４）に設定されている。
しかし、これらの単安定マルチバイブレータ１３、２３は、既述のトリガ信号に応じて計数を開始し、かつ２逓倍クロック信号の周期やパルス幅の偏差が所定の限度内に抑えられる程度に高速のクロック信号を計数するカウンタ回路で代替されてもよい。
【００４４】
また、上述した各実施形態は、例えば、単安定マルチバイブレータ１３、２３の前段にある回路が直列に２つ配置されることによって、トリガ信号の周期が原クロック信号の周期Ｔの４分の１の値に設定され、このようにして生成されたトリガ信号を２分周することによって２逓倍クロック信号を生成する２進カウンタが単安定マルチバイブレータ１３、２３に代えて備えられてもよい。
【００４５】
さらに、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲において多用な実施形態が可能であり、かつ構成装置の全てまたは一部に如何なる改造が施されてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第一の実施形態を示す図である。
【図２】本発明の第一の実施形態の動作タイムチャートである。
【図３】本発明の第二および第三の実施形態を示す図である。
【図４】本発明の第二の実施形態の動作タイムチャートである。
【図５】本発明の第三の実施形態の動作タイムチャートである。
【図６】本発明の第三の実施形態の他の動作タイムチャートである。
【図７】本発明の第四の実施形態を示す図である。
【図８】従来の周波数逓倍回路の第一の構成例を示す図である。
【図９】従来の周波数逓倍回路の第一の構成例の動作タイムチャートである
【図１０】従来の周波数逓倍回路の第二の構成例を示す図である。
【図１１】従来の周波数逓倍回路の第二の構成例の動作タイムチャートである
【符号の説明】
【００４７】
１１  インバータ
１２，５２  排他的論理和ゲート
１３，２３  単安定マルチバイブレータ
２１，２１Ａ，５１  遅延回路
２２  オアゲート
３１  ＣＭＩ符号化回路
３２  周波数逓倍回路
３３  Ｅ／Ｏ変換部（ＯＳ）
４１  フィルタ
４２  タンク回路
４３  波形整形回路
【図１】
2007228020.tif 000003
【図２】
2007228020.tif 000004
【図３】
2007228020.tif 000005
【図４】
2007228020.tif 000006
【図５】
2007228020.tif 000007
【図６】
2007228020.tif 000008
【図７】
2007228020.tif 000009
【図８】
2007228020.tif 000010
【図９】
2007228020.tif 000011
【図１０】
2007228020.tif 000012
【図１１】
2007228020.tif 000013