(57)【要約】【課題】低欠陥ＳＯＩ基板を用いてマイクロチップを製造する技術を提供すること。【解決手段】単結晶Ｓｉ基板１０の表面に水素イオンを注入し、単結晶Ｓｉ基板１０の表層に水素イオン注入層を形成する。水素イオン注入層１１を形成した単結晶Ｓｉ基板１０と石英基板２０のそれぞれの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施して貼り合わせる。そして、貼り合わされた基板に衝撃力を付与し、水素イオン注入層１１に沿ってシリコン薄膜を単結晶Ｓｉのバルク部１３から剥離し、石英基板２０上にＳＯＩ層１２を有するＳＯＩ基板を得る。このようにして得られたＳＯＩ基板の石英基板２０の表面にホールやマイクロ流路などの凹部を形成してＤＮＡチップやマイクロフルイディスクチップとして必要な加工を施し、ＳＯＩ層１２にはこの凹部に付着・保持された試料を分析・評価するためのシリコン半導体素子を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
下記の（１）乃至（４）の工程を備えた方法で製造されたＳＯＩ基板を用いて作製されたマイクロチップ。
（１）シリコン基板の貼り合わせ面にイオン打ち込みして水素イオン注入層を形成する工程
（２）前記シリコン基板及びガラス基板の少なくとも一方の貼り合わせ面に表面活性化処理を施す工程
（３）前記シリコン基板と前記ガラス基板とを貼り合わせる工程
（４）前記水素イオン注入層に沿って前記シリコン基板の表層を剥離してシリコン層を前記ガラス基板上に転写する工程
【請求項２】
前記（２）の工程の表面活性化処理がプラズマ処理又はオゾン処理の少なくとも一方で実行されたものであることを特徴とする請求項１に記載のマイクロチップ。
【請求項３】
前記（３）の工程が前記貼り合わせ後に前記シリコン基板と前記ガラス基板を貼り合わせた状態で熱処理するサブステップを備えていることを特徴とする請求項１又は２に記載のマイクロチップ。
【請求項４】
前記サブステップの熱処理が１００℃以上３００℃以下の温度で実行されたものであることを特徴とする請求項１乃至３の何れか１項に記載のマイクロチップ。
【請求項５】
前記方法は前記（４）の工程に続いて下記の工程を備えているものであることを特徴とする請求項１乃至４の何れか１項に記載のマイクロチップ。
（５）前記シリコン層の剥離面を表面粗さ（ＲＭＳ）が３ｎｍ以下となるように研磨する工程
【請求項６】
請求項１乃至５の何れか１項に記載されたマイクロチップであって、
前記ガラス基板の一方主面は流路やホールなどの凹部を有し、前記ガラス基板の他方主面に設けられた前記シリコン層には前記凹部に付着・保持された試料の分析評価用半導体素子が設けられていることを特徴とするマイクロチップ。
【請求項７】
請求項１乃至５の何れか１項に記載されたマイクロチップであって、
前記シリコン層の表面に形成された絶縁層と、該絶縁層上に設けられた試料保持手段と、前記絶縁層と前記シリコン層の界面に空乏層を形成するバイアス印加手段と、前記試料保持手段に保持された検体により付与された電荷量に応じて変化する前記空乏層の厚さに依存して発生した光電流量を検知する信号検出回路とを備えていることを特徴とするマイクロチップ。
【請求項８】
前記ガラス基板が石英基板であることを特徴とする請求項１乃至７の何れか１項に記載のマイクロチップ。
【請求項９】
下記の（１）乃至（４）の工程を備えた方法で作製されたマイクロチップ製造用ＳＯＩ基板。
（１）シリコン基板の貼り合わせ面にイオン打ち込みして水素イオン注入層を形成する工程
（２）前記シリコン基板及びガラス基板の少なくとも一方の貼り合わせ面に表面活性化処理を施す工程
（３）前記シリコン基板と前記ガラス基板とを貼り合わせる工程
（４）前記水素イオン注入層に沿って前記シリコン基板の表層を剥離してシリコン層を前記ガラス基板上に転写する工程
【請求項１０】
前記ガラス基板が石英基板であることを特徴とする請求項９に記載のマイクロチップ製造用ＳＯＩ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、卓上バイオチップや表面電位センサなどのマイクロチップ及びこれらのマイクロチップ製造用ＳＯＩ基板の技術に関する。
【背景技術】
【０００２】
微量のサンプルを効率よく短時間で分析するための小型バイオチップが近年脚光を浴びている。このようなマイクロチップは、半導体技術として公知のフォトリソグラフィ技術を用いて、幅数１０〜数１００μｍ、深さ数〜数１０μｍのパターンなどをガラスなどの基板上に加工して得られるのが一般的である。
【０００３】
このようなマイクロチップは、μ−ＴＡＳ（Micro-Total Analysis Systems）やＬＯＡＣ(Lab-On-A Chip)、あるいは、Bio-MEMS（Bio-Micro Electro-Mechanical Systems）、Optical-MEMS、Fluidic-MEMSなどと呼ばれる分野への応用が期待されている。
【０００４】
しかし、これらのマイクロチップの従来構造では、被測定試料（主に溶液）を流す、溜める、化学反応を生じさせることなどを目的とする個別の微細加工部をワンチップ（基板としては石英などの透明材料が用いられている）上に集積させて設けた「化学プラント」とでもいうべき部分のみとされるのが通常である。そして、被測定試料の分析・評価のために必要な半導体素子等はこのマイクロチップとは別の装置に搭載されるため、簡便で高効率な分析・評価を行う障害となっている。
【０００５】
このような障害を克服するためには、「化学プラント」部分と被測定試料の分析・評価のために必要な半導体素子等をワンチップに搭載した集積型マイクロチップが求められることとなる。卓上バイオチップを例にとると、被測定試料に光を入射して生じる電気信号を取り出すために、入射光に対して透明な基板と、この透明基板上に半導体素子を形成するための高品質な半導体層が必要であり、このような要求に応えるために、ＳＯＩ基板の１種であるＳＯＳ（Silicon on Sapphire）基板の使用が提案されている(非特許文献１参照)。
【０００６】
しかし、ＳＯＳ基板はシリコン層をサファイア基板上にヘテロエピタキシャル成長させて得られる基板であるため、シリコンとサファイアの格子定数の違いに起因してその界面で高密度の転位（格子欠陥）が発生してシリコン層の高品質化を図ることが容易ではないことに加え、サファイア基板そのものが高価であるためにＳＯＳ基板も高価なものとなってしまうという問題も指摘されている。
【特許文献１】特許第３０４８２０１号公報
【特許文献２】特開平１１−１４５４３８号公報
【非特許文献１】内田秀和ほか、“ＳＯＳ基板を用いた表面光電圧法２次元化学画像センサの特性改善”、（社）電気学会ケミカルセンサ研究会資料 CHS-00-66 (2000) 23.
【非特許文献２】A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS" (Electrochemical Society Proceedings Volume 99-3 (1999) p.93-106).
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＳＯＩ基板を得る方法のひとつとして、基板の貼り合わせによるSmartCut法が知られている。SmartCut法は、貼り合せ面側に水素イオンを注入したシリコン基板とシリコン基板や他の材料の基板とを貼り合わせ、比較的高温の熱処理を施して、注入水素イオンの濃度が最も高い領域からシリコン薄膜を熱剥離させてＳＯＩ基板を得る方法である（例えば、特許文献１や非特許文献２）。
【０００８】
しかしながら、貼り合せ用基板としてシリコン基板とガラス基板が選択される場合には、両基板間の熱的諸特性（例えば、熱膨張率や固有耐熱温度）が相違するために、ＳＯＩ基板の製造工程中に貼り合わせ基板に施される熱処理の温度が高くなると、割れや局所的なクラックなどが生じ易くなる。このような観点からは、シリコン薄膜の剥離に高温を要するSmartCut法は、ガラス基板との貼り合わせによるＳＯＩ基板の製造方法として好ましいものとはいえない。
【０００９】
本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、シリコン基板とガラス基板の熱的諸特性の相違に起因する割れや局所的クラック等の導入を回避して、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供し、このＳＯＩ基板を用いて、ホールやマイクロ流路などと分析・評価用半導体素子とがワンチップに集積されたマイクロチップ（バイオチップ）や、検知された光電流から試料（例えば細胞）の電荷量変化をモニタすることが可能な表面電位センサなどのマクロチップを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、このような課題を解決するために、請求項１に記載の発明は、ＳＯＩ基板を用いて作製されたマイクロチップであって、このマイクロチップは、下記の（１）乃至（４）の工程を備えた方法で製造されたＳＯＩ基板を用いて作製されたことを特徴とする。（１）シリコン基板の貼り合わせ面にイオン打ち込みして水素イオン注入層を形成する工程、（２）前記シリコン基板及びガラス基板の少なくとも一方の貼り合わせ面に表面活性化処理を施す工程、（３）前記シリコン基板と前記ガラス基板とを貼り合わせる工程、（４）前記水素イオン注入層に沿って前記シリコン基板の表層を剥離してシリコン層を前記ガラス基板上に転写する工程。
【００１１】
請求項２に記載の発明は、請求項１に記載のマイクロチップにおいて、前記（２）の工程の表面活性化処理がプラズマ処理又はオゾン処理の少なくとも一方で実行されたものであることを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載のマイクロチップにおいて、前記（３）の工程が前記貼り合わせ後に前記シリコン基板と前記ガラス基板を貼り合わせた状態で熱処理するサブステップを備えていることを特徴とする。
【００１３】
請求項４に記載の発明は、請求項１乃至３の何れか１項に記載のマイクロチップにおいて、前記サブステップの熱処理が１００℃以上３００℃以下の温度で実行されたものであることを特徴とする。
【００１４】
請求項５に記載の発明は、請求項１乃至４の何れか１項に記載のマイクロチップにおいて、前記方法は前記（４）の工程に続いて、（５）前記シリコン層の剥離面を表面粗さ（ＲＭＳ）が３ｎｍ以下となるように研磨する工程を備えているものであることを特徴とする。
【００１５】
請求項６に記載の発明は、請求項１乃至５の何れか１項に記載されたマイクロチップであって、前記ガラス基板の一方主面は流路やホールなどの凹部を有し、前記ガラス基板の他方主面に設けられた前記シリコン層には前記凹部に付着・保持された試料の分析評価用半導体素子が設けられていることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項１乃至５の何れか１項に記載されたマイクロチップであって、前記シリコン層の表面に形成された絶縁層と、該絶縁層上に設けられた試料保持手段と、前記絶縁層と前記シリコン層の界面に空乏層を形成するバイアス印加手段と、前記試料保持手段に保持された検体によって付与された電荷量に応じて変化する前記空乏層の厚さに依存して発生した光電流量を検知する信号検出回路とを備えていることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項１乃至７の何れか１項に記載のマイクロチップにおいて、前記ガラス基板が石英基板であることを特徴とする。
【００１８】
請求項９に記載の発明は、マイクロチップ製造用ＳＯＩ基板であって、下記の（１）乃至（４）の工程を備えた方法で作製されたものであることを特徴とする。（１）シリコン基板の貼り合わせ面にイオン打ち込みして水素イオン注入層を形成する工程、（２）前記シリコン基板及びガラス基板の少なくとも一方の貼り合わせ面に表面活性化処理を施す工程、（３）前記シリコン基板と前記ガラス基板とを貼り合わせる工程、（４）前記水素イオン注入層に沿って前記シリコン基板の表層を剥離してシリコン層を前記ガラス基板上に転写する工程。
【００１９】
請求項１０に記載の発明は、請求項９に記載のマイクロチップ製造用ＳＯＩ基板において、前記ガラス基板が石英基板であることを特徴とする。
【発明の効果】
【００２０】
本発明は、従来法のような高温熱処理（例えば１０００℃程度）を施すことなくＳＯＩ基板を作製することを可能としたので、シリコン基板とガラス基板の熱的諸特性の相違に起因する割れや局所的クラック等の導入が回避され、その結果、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れたＳＯＩ層を有するＳＯＩ基板を提供することが可能となる。
【００２１】
そして、このようにして得られたＳＯＩ基板のガラス基板の表面にホールやマイクロ流路あるいはマイクロミキサなどの凹部を形成したりシランカップリング剤などで表面処理を行うなどしてＤＮＡチップやマイクロフルイディスクチップとして必要な加工を施し、ＳＯＩ層にはこの凹部に付着・保持された試料を分析・評価するための半導体素子部を形成すると、ホールやマイクロ流路などと分析・評価用半導体素子とがワンチップに集積されたマイクロチップ（バイオチップなど）を得ることができる。
【００２２】
また、ＳＯＩ層の表面にシリコン酸化膜やシリコン窒化膜などの絶縁層を形成し、この絶縁層上に被測定試料を付着させたり保持したりする試料保持部を設け、さらに、絶縁層とＳＯＩ層の界面に空乏層を形成するバイアス印加用電極と試料保持部に付与された電荷量により変化する空乏層の厚さに依存して発生した光電流量を検知する信号検出回路とを設けると、検知された光電流から試料（例えば細胞）の電荷量変化をモニタすることが可能な表面電位センサなどのマクロチップを得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下に、図面を参照して本発明を実施するための最良の形態について説明する。なお、以下の説明では、ガラス基板を石英基板として説明する。
【００２４】
〔マイクロチップ製造用基板〕
図１は、本発明のＳＯＩ基板の製造方法のプロセス例を説明するための図で、図１（Ａ）に図示された基板１０は単結晶Ｓｉ基板、基板２０は石英基板である。ここで、単結晶Ｓｉ基板１０は、例えば、ＣＺ法（チョクラルスキ法）により育成された一般に市販されているＳｉ基板であり、その導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、本発明の方法で製造されるＳＯＩ基板のＳＯＩ層（Ｓｉ薄膜層）に形成される半導体素子の設計値やプロセスあるいは個々のマイクロチップの面積などに依存して適宜選択される。また、この単結晶Ｓｉ基板１０はその表面（貼り合せ面）に予め酸化膜が形成された状態のものであってもよい。
【００２５】
なお、これらの基板の直径は実質的に同一であり、後のマイクロチップ形成プロセスの便宜のため、石英基板２０にも単結晶Ｓｉ基板１０に設けられているオリエンテーション・フラット（ＯＦ）と同様のＯＦを設けておき、これらのＯＦ同士を一致させて貼り合わせるようにすると好都合である。
【００２６】
先ず、単結晶Ｓｉ基板１０の表面に水素イオンを注入し（図１（Ｂ））、単結晶Ｓｉ基板１０の表層に水素イオン注入層を形成する。このイオン注入面が後の「接合面（貼り合せ面）」となる。この水素イオン注入により、単結晶Ｓｉ基板１０の表面近傍の所定の深さ（平均イオン注入深さＬ）に均一な水素イオン注入層１１が形成され、単結晶Ｓｉ基板１０の表面領域での平均イオン注入深さＬに対応する領域には、当該領域に局在する「微小気泡層」が形成される（図１（Ｃ））。
【００２７】
水素イオン注入層１１の単結晶Ｓｉ基板１０表面からの深さ（平均イオン注入深さＬ）はイオン注入時の加速電圧により制御され、どの程度の厚さのＳＯＩ層を剥離させるかに依存して決定されるが、例えば、平均イオン注入深さＬを２〜３μｍ程度とし、加速電圧５０〜１００ｋｅＶなどとする。なお、Ｓｉ結晶中へのイオン注入プロセスにおいて注入イオンのチャネリング抑制のために通常行われているように、単結晶Ｓｉ基板１０のイオン注入面に予め酸化膜等の絶縁膜を形成させておき、この絶縁膜を通してイオン注入を施すようにしてもよい。
【００２８】
このようにして水素イオン注入層１１を形成した単結晶Ｓｉ基板１０と石英基板２０のそれぞれの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図１（Ｄ））。なお、このような表面処理は、接合面となる表面の有機物除去や表面上のＯＨ基を増大させて表面活性化を図るなどの目的で行われるものであり、単結晶Ｓｉ基板１０と石英基板２０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよい。
【００２９】
この表面処理をプラズマ処理により実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉ基板および／または石英基板を真空チャンバ内の試料ステージに載置し、当該真空チャンバ内にプラズマ用ガスを所定の真空度となるように導入する。なお、ここで用いられるプラズマ用ガス種としては、単結晶Ｓｉ基板の表面処理用として、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水素ガスとヘリウムガスの混合ガスなどがあり、単結晶Ｓｉ基板の表面状態や目的などにより適宜変更され得る。
【００３０】
また、当該表面処理が単結晶Ｓｉ表面を酸化させることをも目的とするような場合には、少なくとも酸素ガスを含有するものをプラズマ用ガスとして用いる。なお、石英基板はその表面が酸化状態にあるため、このようなプラズマ用ガス種の選定に特別な制限はない。プラズマ用ガスの導入後、１００Ｗ程度の電力の高周波プラズマを発生させ、プラズマ処理される単結晶Ｓｉ基板および／または石英基板の表面に５〜１０秒程度の処理を施して終了する。
【００３１】
表面処理をオゾン処理で実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉ基板および／または石英基板を酸素含有の雰囲気とされたチャンバ内の試料ステージに載置し、当該チャンバ内に窒素ガスやアルゴンガスなどのプラズマ用ガスを導入した後に所定の電力の高周波プラズマを発生させ、当該プラズマにより雰囲気中の酸素をオゾンに変換させ、処理される単結晶Ｓｉ基板および／または石英基板の表面に所定の時間の処理が施される。
【００３２】
このような表面処理が施された単結晶Ｓｉ基板１０と石英基板２０の表面を接合面として密着させて貼り合わせる（図１（Ｅ））。上述したように、単結晶Ｓｉ基板１０と石英基板２０の少なくとも一方の表面（接合面）は、プラズマ処理やオゾン処理などにより表面処理が施されて活性化しているために、室温で密着（貼り合せ）した状態でも後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができるが、より高い貼り合せ強度をもたせる場合には、図１（Ｅ）の「貼り合せ」に続いて、比較的低温で加熱して「接合処理」を施すサブステップを設けてもよい。
【００３３】
このときの接合処理温度は、貼り合せに用いられる基板がシリコン基板と石英基板（ガラス基板）であることを考慮して、３５０℃以下の温度、好ましくは１００〜３００℃の温度範囲とする。このような温度選択とするのは、単結晶Ｓｉと石英との熱膨張係数差と当該熱膨張係数差に起因する歪量、およびこの歪量と単結晶Ｓｉ基板１０ならびに石英基板２０の厚みを考慮したものである。単結晶Ｓｉ基板１０と石英基板２０の厚みが概ね同程度である場合、単結晶Ｓｉの熱膨張係数（２．３３×１０-6）と石英の熱膨張係数（０．６×１０-6）の間に大きな差異があるために、３５０℃を超える温度で熱処理を施した場合には、両基板間の剛性差に起因して、熱歪によるクラックや接合面における剥離などが生じたり、極端な場合には単結晶Ｓｉ基板や石英基板が割れてしまうということが生じ得る。このため、熱処理温度の上限を３５０℃と選択し、好ましくは１００〜３００℃の温度範囲で熱処理を施す。
【００３４】
このような処理に続いて、貼り合わされた基板に何らかの手法により衝撃力を付与すると（図１（Ｆ））、この衝撃により水素イオン注入層１１に沿ってシリコン薄膜が単結晶Ｓｉのバルク部１３から剥離し（図１（Ｆ））、石英基板２０上にＳＯＩ層１２を有するＳＯＩ基板が得られる（図１（Ｈ））。
【００３５】
ここで、シリコン薄膜の剥離のための外部からの衝撃付与の手法としては種々のものがあり得る。
【００３６】
図２は、シリコン薄膜剥離のための種々の手法を例示するための概念図で、図２（Ａ）は熱衝撃により剥離を行う例、図２（Ｂ）は機械的衝撃により剥離を行う例、そして図２（Ｃ）は振動衝撃により剥離を行う例を図示している。
【００３７】
図２（Ａ）において、符号３０は加熱部であり、この図では、ホットプレート３１の上に平滑面を有する加熱板３２を載せ、この加熱板３２の平滑面を、石英基板２０と貼り合わされた単結晶Ｓｉ基板１０の裏面に密着させるようにしている。加熱板３２にはダミーのＳｉ基板を用いているが、平滑面が得られやすいもの（半導体基板やセラミック基板）であれば特に材料的な制限はない。シリコーンゴムなども加熱板材料として用いることも可能ではあるが、耐熱温度は２５０℃程度と考えられるのでそれ以上の温度での使用には適さない。また、ホットプレート３１の面が十分に平滑であれば特別に加熱板３２を用いることなく、ホットプレート３１そのものを「加熱板」としてもよい。
【００３８】
加熱板３２の温度を３００℃以下（例えば２５０〜３００℃）の温度に保持し、この加熱板３２に石英基板２０と貼り合わされた単結晶Ｓｉ基板１０の裏面を密着させると熱伝導により単結晶Ｓｉ基板１０が加熱され、石英基板２０との間に温度差が生じる。上述したように、シリコン基板の熱膨張係数は石英基板の熱膨張係数よりも大きいため、貼り合わされた状態の単結晶Ｓｉ基板１０が裏面から加熱されると、単結晶Ｓｉ基板１０側の急激な膨張によって両基板間で大きな応力が発生し、この応力によってシリコン薄膜の剥離が生じることとなる。
【００３９】
図２（Ｂ）に図示した例では、機械的衝撃付与のために流体の噴出を利用しており、ガスや液体などの流体をノズル４０の先端部４１からジェット状に噴出させて単結晶Ｓｉ基板１０の側面から吹き付けることで衝撃を与えている。この他にも、ブレードの先端部をイオン注入層１１の近傍領域に押し当てるなどして衝撃を付与するなどの手法によることもできる。
【００４０】
さらに、図２（Ｃ）に図示したように、超音波発振器の振動板５０から発振される超音波で振動衝撃を付与してシリコン薄膜の剥離を生じさせるようにしてもよい。
【００４１】
このような一連のプロセスに従って得られたＳＯＩ基板の表面状態を評価したところ、局所的なシリコン薄膜の剥がれや剥離痕あるいは未転写領域といった欠陥もなく、極めて平坦な状態を呈していた。剥離後のＳＯＩ層表面の１０μｍ×１０μｍの領域を原子間力顕微鏡（ＡＦＭ）で測定したところ、ＲＭＳの平均値は５ｎｍ以下と良好であった。また、ＳＯＩ層の基板面内バラつき（ＰＶ：Peak-to-Valley）は４ｎｍ以下であった。
【００４２】
なお、より平坦性の高いＳＯＩ層（例えばＲＭＳ値で３ｎｍ以下のＳＯＩ層）を得るために、図１（Ｈ）の工程に続いて、ＳＯＩ層１２表面を研磨する工程を設けてもよい。このような研磨工程を設ける場合には、研磨により失われる「取りしろ」を予め考慮して水素イオン注入層１１の形成深さ（平均イオン注入深さＬ）を設定することはいうまでもない。
【００４３】
このように、本発明のＳＯＩ基板は、その製造プロセスにおいて一貫して３５０℃以下（好ましくは３００℃以下）の低温の処理のみが施される。従来の「貼り合わせ法」では、十分な接合強度を得る目的やシリコン原子の結合手切断のために高温熱処理を必要とする（例えば、特許文献１および特許文献２を参照）が、本発明においてはこのような高温処理（例えば１０００℃以上）は必要としない。このため、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れた低欠陥のＳＯＩ層を有している。また、上述のプロセスによれば、３００〜３５０℃を越える温度の熱処理を受けることがないので、シリコン基板と石英基板の熱膨張係数の差に起因するワレや欠けなどを生じることなく、ＳＯＩ基板を得ることができる。
【００４４】
このようにして得られたＳＯＩ基板の石英基板２０の表面にホールやマイクロ流路あるいはマイクロミキサなどの凹部を形成したりシランカップリング剤などで表面処理を行うなどしてＤＮＡチップやマイクロフルイディスクチップとして必要な加工を施し、ＳＯＩ層１２にはこの凹部に付着・保持された試料を分析・評価するためのシリコン半導体素子を形成すると、ホールやマイクロ流路などと分析・評価用半導体素子とがワンチップに集積されたマイクロチップ（バイオチップ）を得ることができる。
【００４５】
また、ＳＯＩ層１２の表面にシリコン酸化膜やシリコン窒化膜などの絶縁層を形成し、この絶縁層上に被測定試料を付着させたり保持したりする試料保持部を設け、さらに、絶縁層とＳＯＩ層１２の界面に空乏層を形成するバイアス印加用電極と試料保持部に付与された電荷量により変化する空乏層の厚さに依存して発生した光電流量を検知する信号検出回路とを設けると、検知された光電流から試料（例えば細胞）の電荷量変化をモニタすることが可能な表面電位センサなどのマクロチップを得ることができる。
【００４６】
以下に、実施例により本発明のマイクロチップの構成例を説明する。
【実施例１】
【００４７】
（蛍光・吸収光分析用半導体素子搭載チップ）
図３（Ａ）は、本発明のマイクロチップの第１の構成を説明するための断面図で、この図に示されたマイクロチップは、被測定試料からの蛍光や吸収光を分析する半導体素子が搭載されたチップである。この図において、符号１２および２０はそれぞれ、ＳＯＩ層および石英基板であり、石英基板２０の一方主面には、凹部２１が形成され、この凹部２１に感応膜２２が設けられている。この感応膜２２は、被測定試料そのものであったり被測定試料を付着・保持させる膜であったりするもので、例えば、ＤＮＡ、脂質膜、酵素膜、抗体膜、窒化膜などである。また、被測定試料が抗体である場合は、抗原を予め凹部２１に付着させるようにしてもよい。その場合には抗体が「感応膜」となる。
【００４８】
図３（Ａ）には、感応膜２２が設けられた単一の凹部２１のみが図示されているが、凹部２１は、マイクロチップの用途に応じて種々の形態及び配置のものがあり得、例えば、ポンプ、バルブ、マイクロ流路、注入部、反応部、分離部なども本発明における凹部２１である。なお、このような凹部２１は単結晶Ｓｉ基板１０との貼り合わせの前に形成されていてもよいが、本実施例ではＳＯＩ層１２を転写してＳＯＩ基板とした後に、石英基板２０表面に形成している。
【００４９】
一方、ＳＯＩ層１２の所定の部位には、凹部２１に付着・保持された試料（本実施例の場合には感応膜２２）を分析・評価するための半導体素子部１４が形成されている。図３（Ａ）に図示されたマイクロチップでは、λ＝１．１μｍ以下の波長の光（２３）を被測定試料に照射して、被測定試料(２２)からの蛍光あるいは吸収光（２４）を半導体素子部（１４）で検知して分析評価を行う（図３（Ｂ）参照）。プローブ光の波長を１．１μｍ以下とするのは、これを超える波長の光はシリコン結晶中を透過してしまい、半導体素子部１４で検知することができないためである。
【００５０】
半導体素子部１４には、被測定試料からの蛍光あるいは吸収光を受光するための受光素子や、ブランク光（被測定試料に照射されないで透過してきた参照光）と被測定試料からの光の強度を電流に変換する光電変換素子などが設けられている。この半導体素子部１４は、被測定試料からの光およびブランク光に対応する電気信号を生成し、この信号に基づいて被測定試料の組成や構造の同定が行われる。
【実施例２】
【００５１】
（ＬＡＰＳ搭載チップ）
図４は、本発明のマイクロチップの第２の構成を説明するための断面図で、この図に示されたマイクロチップは、被測定試料のもつ電荷量に応じて変化する表面電位（ＳＯＩ層の表面電位）を検知可能なＬＡＰＳ(Light Addressable Potentiometric Sensor)を搭載したチップである。
【００５２】
この図において、符号１５はＳＯＩ層１２の表面に形成された絶縁層、符号１６は絶縁層１５上に設けられた試料保持部、符号１７ａは被測定試料、符号１７ｂは感応膜、符号１８ａおよび１８ｂは絶縁層１５とＳＯＩ層１２の界面に空乏層を形成するためのバイアス印加用電極、符号１９は被測定試料により感応膜１７ｂ付与された電荷量に応じて変化する空乏層の厚さに依存して発生した光電流量を検知する信号検出回路、そして、符号６０は光照射して空乏層内に電子・正孔対を生成するための半導体レーザである。
【００５３】
このＬＡＰＳ搭載チップは、そのセンサ面が酸化シリコンなどの絶縁層１５を形成したＳＯＩ層１２で、バイアス印加用電極１８ａ、１８ｂから被測定試料１７ａとＳＯＩ層１２との間（実質的には絶縁層１５とＳＯＩ層１２との間）にバイアスを印加して絶縁層１５とＳＯＩ層１２の界面に空乏層を形成する。一方、石英基板２０の裏面からは半導体レーザ６０からのレーザ光が照射され、空乏層内に電子・正孔対が形成される。絶縁層１５とＳＯＩ層１２の界面近傍が蓄積状態にあるバイアス印加環境下では、外部回路に光電流は流れないが、絶縁層１５とＳＯＩ層１２の界面近傍が反転状態となると空乏層の厚みが増大して外部回路へと光電流が流れるようになる。
【００５４】
図４に示した感応膜１７ｂに蓄積される電荷量が変化すると、ＳＯＩ層１２の表面電位が変化するから、光電流が流れるためのバイアス電圧の閾値も変化する。したがって、信号検出回路１９によって空乏層の厚さに依存して発生する光電流量を検知することとすれば、この光電流量から感応膜１７ｂに蓄積された電荷量が求まることとなる。例えば、培養電解液に浸漬させた状態の細胞を試料保持部１６に載置し外部から電気的な刺激等を細胞に付与すると、細胞内の電位が変化して感応膜１７ｂに蓄積される電荷量が変化することとなる。そして、この電荷量の変化は光電流の変調として検知されるので、被測定試料である細胞に起因する電荷量に応じて変化するＳＯＩ層の表面電位を検知することができる。
【産業上の利用可能性】
【００５５】
本発明によれば、膜厚均一性、結晶性、電気的諸特性（キャリア移動度など）に優れた低欠陥のＳＯＩ層を有するＳＯＩ基板を提供することが可能となる。そして、このＳＯＩ基板を用いると、ホールやマイクロ流路などと分析・評価用半導体素子とがワンチップに集積されたマイクロチップ（バイオチップ）や、試料（例えば細胞）の電荷量変化をモニタすることが可能な表面電位センサなどのマクロチップを得ることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明のＳＯＩ基板の製造プロセス例を説明するための図である。
【図２】シリコン薄膜剥離のための処理の様子を説明するための概念図である。
【図３】本発明のマイクロチップの第１の構成を説明するための図である。
【図４】本発明のマイクロチップの第２の構成を説明するための図である。
【符号の説明】
【００５７】
１０  単結晶Ｓｉ基板
１１  水素イオン注入層
１２  ＳＯＩ層
１３  バルク部
１４  半導体素子部
１５  絶縁層
１６  試料保持部
１７ａ  被測定試料
１７ｂ  感応膜
１８ａ、１８ｂ  バイアス印加用電極
１９  光電流量を検知する信号検出回路
２０  石英基板
２１  凹部
２２  感応膜
３０  加熱部
３１  ホットプレート
３２  加熱板
４０  ノズル
４１  ノズル先端部
５０  超音波発振器の振動板
６０  半導体レーザ
【図１】
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【図２】
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【図３】
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【図４】
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