(57)【要約】【課題】針立てコストの増加をできるだけ抑えつつ、できるだけ少ないインデックス数でウェハ上に形成されたすべての半導体チップに対するテストを行うことのできるプローブカードを設計する。【解決手段】単位領域（チップ領域）１１〜１４をインデックス数に等しい数だけ隣接させるようにしてチップ群領域１０を構成し、そのうちの一つの単位領域を構成するチップ領域を特定チップ領域（チップ領域１１）とする。次いで、複数のチップ群領域１０を互いに重ならないように隙間なく配置してウェハ上の半導体チップのすべてを覆うことのできる仮想カバーパターンを構成する。仮想カバーパターン上の各特定チップ領域に対応させるようにしてプローブ針組を配置していけば、適宜間引かれ且つ略円形状の外形を有するプローブ針組の配置パターンを得ることができる。【選択図】図３
2007250691.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に形成されたＭ個（Ｍは自然数）の半導体チップであって各半導体チップが複数のパッドを有するような半導体チップのテストに用いられるプローブカードであって、
前記半導体チップの前記複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えており、
該Ｎ組のプローブ針組に含まれる所定数のプローブ針組は、互いに直交する第１及び第２の方向の少なくとも一方において直近の前記プローブ針組との間に少なくとも前記半導体チップ一つ分のスペースを置くようにして配置され、且つ、全体として、前記第１及び第２の方向により規定される平面上において略円形形状の外形を有する所定パターンを構成するようにして、配置されている、
プローブカード。
【請求項２】
ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップのテストに用いられるプローブカードであって、一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えるプローブカードにおいて、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成し、Ｑ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させ且つ当該Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域としてチップ群領域を構成し、Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを想定した場合に、
前記Ｎ個のプローブ針組は、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれ対応するようにして配置されており、且つ、全体として、略円形形状の外形を有する所定パターンを構成しているプローブカード。
【請求項３】
Ｐ＝１且つＲ＝Ｎを満たす、請求項２記載のプローブカード。
【請求項４】
前記チップ群領域は直交する二軸を有する形状を有しており、
前記仮想カバーパターンは、前記二軸のそれぞれを互いに揃えるようにして前記Ｒ個の前記チップ群領域を配列してなるものである、
請求項２又は３記載のプローブカード。
【請求項５】
前記チップ群領域の形状は、正方形又は長方形である、
請求項２乃至４のいずれかに記載のプローブカード。
【請求項６】
前記Ｎは、当該プローブカードを接続するテスタの信号線組の数以下の数である、
請求項１乃至請求項５のいずれかに記載のプローブカード。
【請求項７】
Ｍ＞（Ｑ−１）×Ｎを満たす、請求項２乃至請求項６のいずれかに記載のプローブカード。
【請求項８】
ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップのテストに用いられるプローブカードであって、一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えるプローブカードの設計方法において、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成した上で、Ｑ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させてチップ群領域を構成し、
Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを構成し、
前記チップ群領域に含まれる前記Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域とし、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれに対して前記Ｎ個のプローブ針組が一組ずつ対応するようにして、かつ、全体として、前記仮想カバーパターン内に含まれるような略円形状の外形を有する所定パターンを構成するようにして、前記Ｎ組のプローブ針組を配置する、
プローブカードの設計方法。
【請求項９】
Ｐを１とし、Ｒ＝Ｎとする、
請求項８記載のプローブカードの設計方法。
【請求項１０】
前記チップ群領域が直交する二軸を有する形状を有することとした場合に、前記二軸のそれぞれを互いに揃えるようにして、前記Ｒ個のチップ群領域を配列して前記仮想カバーパターンを構成する、
請求項８又は請求項９記載のプローブカードの設計方法。
【請求項１１】
当該プローブカードを接続するテスタの信号線組の数以下となるように、前記Ｎを選択する、
請求項８乃至請求項１０のいずれかに記載のプローブカードの設計方法。
【請求項１２】
Ｍ＞（Ｑ−１）×Ｎを満たすように、Ｑ及びＮを選択する、
請求項８乃至請求項１１のいずれかに記載のプローブカードの設計方法。
【請求項１３】
ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップを対象として特定のプローブカードを用いて行うテスト方法であって、
前記特定のプローブカードは、
一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えており、且つ、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成し、想定するインデックス数に等しい数であるＱ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させ且つ当該Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域としてチップ群領域を構成し、Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを想定した場合において、前記Ｎ個のプローブ針組は、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれ対応するようにして配置されており、且つ、全体として、略円形形状の外形を有する所定パターンを構成しているものである場合において、
前記テスト方法は、
前記Ｎ組以上の信号線組を有するテスタに対して前記特定のプローブカードを接続し、
一つの前記チップ群領域を構成する前記Ｑ個の前記単位領域をノードとして有するハミルトンパスに対して前記特定のプローブカードに含まれる特定のプローブ針組を沿わせるようにして前記特定のプローブカードを移動させつつ、前記ハミルトンパスを構成する前記ノードのそれぞれの前記単位領域を構成する前記チップ領域に対応する前記半導体チップの前記複数のパッドに対して前記特定のプローブ針組の有する前記複数のプローブ針を接触させて、前記Ｑ回のインデックスにて、前記Ｎ個の半導体チップのすべてに対するテストを行う、
テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハ上に形成された多数の半導体チップのテストに用いられるプローブカード、当該プローブカードの設計方法、及び当該プローブカードを用いて行うテストに関する。
【背景技術】
【０００２】
同一ウェハ上に形成された多数の半導体チップを同時にテストする際に用いられるプローブカードに関し、従来、さまざまな形状・構成のものが提案されている（例えば、特許文献１乃至特許文献３参照）。
【０００３】
【特許文献１】特開平７−２０１９３５号公報
【特許文献２】特開昭６４−３９５５９号公報
【特許文献３】特開２００１−２９１７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年のウェハの大口径化に伴い、１枚のウェハ上に形成される半導体チップの数が、それら半導体チップのテストに用いられるテスタのリソース、具体的には信号線の組数の約３〜４倍以上となっているケースが多々ある。
【０００５】
そのような状況下においては、例えば、特許文献１の図１や図５に示される例や特許文献２に示される例のようにウェハ上のすべての半導体チップに対応させるようにしてプローブ針を立てたとしても、前述の半導体チップとテスタリソースの数的関係上、すべての半導体チップを同時にテストすることはできないため、テストごとにテスタリソースの割当先を切り替える切替制御装置が別途必要になるという問題がある。加えて、特に特許文献１の図１に示される例の場合、テストに全く関与しないプローブ針が多数あり、プローブ針を立てるコストを考慮すると、経済的無駄が多すぎるという問題もある。
【０００６】
一方、特許文献１の図６及び図７の例や特許文献３の例のように、複数のインデックスによるテストを行う場合にも、各インデックスにおいてテストに使われないプローブ針の個数が多く、針立てコストに配慮しているとはいい難い。
【０００７】
更には、テスト効率を考えると、できるだけ少ないインデックス数ですべての半導体チップに対するテストを行いたいという要望もある。
【０００８】
そこで、本発明は、針立てコストの増加をできるだけ抑えつつ、できるだけ少ないインデックス数でウェハ上に形成されたすべての半導体チップに対するテストを行うことのできるプローブカード、当該プローブカードの設計方法並びに当該プローブカードを用いて行う高効率なテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明によれば、第１のプローブカードとして、ウェハ上に形成されたＭ個（Ｍは自然数）の半導体チップであって各半導体チップが複数のパッドを有するような半導体チップのテストに用いられるプローブカードであって、
前記半導体チップの前記複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えており、
該Ｎ組のプローブ針組に含まれる所定数のプローブ針組は、互いに直交する第１及び第２の方向の少なくとも一方において直近の前記プローブ針組との間に少なくとも前記半導体チップ一つ分のスペースを置くようにして配置され、且つ、全体として、前記第１及び第２の方向により規定される平面上において略円形形状の外形を有する所定パターンを構成するようにして、配置されている、
プローブカードが得られる。
【００１０】
また、本発明によれば、第２のプローブカードとして、ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップのテストに用いられるプローブカードであって、一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えるプローブカードにおいて、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成し、Ｑ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させ且つ当該Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域としてチップ群領域を構成し、Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを想定した場合に、
前記Ｎ個のプローブ針組は、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれ対応するようにして配置されており、且つ、全体として、略円形形状の外形を有する所定パターンを構成しているプローブカードが得られる。
【００１１】
更に、本発明によれば、ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップのテストに用いられるプローブカードであって、一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えるプローブカードの設計方法において、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成した上で、Ｑ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させてチップ群領域を構成し、
Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを構成し、
前記チップ群領域に含まれる前記Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域とし、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれに対して前記Ｎ個のプローブ針組が一組ずつ対応するようにして、かつ、全体として、前記仮想カバーパターン内に含まれるような略円形状の外形を有する所定パターンを構成するようにして、前記Ｎ組のプローブ針組を配置する、
プローブカードの設計方法が得られる。
【００１２】
加えて、本発明によれば、ウェハ上に設けられたＭ個（Ｍは自然数）の半導体チップを対象として特定のプローブカードを用いて行うテスト方法であって、
前記特定のプローブカードは、
一つの半導体チップに設けられた複数のパッドに対応する複数のプローブ針からなるプローブ針組をＮ組（ＮはＭより小さい自然数）備えており、且つ、
Ｐ個（Ｐは自然数）のチップ領域で単位領域を構成し、想定するインデックス数に等しい数であるＱ個（ＱはＱ×Ｎ＞Ｍを満たす自然数）の前記単位領域を隣接させ且つ当該Ｑ個の前記単位領域のうちの特定の一つを構成する前記Ｐ個のチップ領域をそれぞれ特定チップ領域としてチップ群領域を構成し、Ｒ個（ＲはＲ＝Ｎ／Ｐを満たす自然数）の当該チップ群領域を互いに重ならないように隙間なく並べることにより、前記Ｍ個の半導体チップのすべてを覆い得る略円形形状の仮想カバーパターンを想定した場合において、前記Ｎ個のプローブ針組は、前記仮想カバーパターン内に含まれる前記Ｎ個の前記特定チップ領域にそれぞれ対応するようにして配置されており、且つ、全体として、略円形形状の外形を有する所定パターンを構成しているものである場合において、
前記テスト方法は、
前記Ｎ組以上の信号線組を有するテスタに対して前記特定のプローブカードを接続し、
一つの前記チップ群領域を構成する前記Ｑ個の前記単位領域をノードとして有するハミルトンパスに対して前記特定のプローブカードに含まれる特定のプローブ針組を沿わせるようにして前記特定のプローブカードを移動させつつ、前記ハミルトンパスを構成する前記ノードのそれぞれの前記単位領域を構成する前記チップ領域に対応する前記半導体チップの前記複数のパッドに対して前記特定のプローブ針組の有する前記複数のプローブ針を接触させて、前記Ｑ回のインデックスにて、前記Ｎ個の半導体チップのすべてに対するテストを行う、
テスト方法が得られる。
【発明の効果】
【００１３】
上述した本発明による第１及び第２のプローブカードにおいては、一つの半導体チップに対応するプローブ針のセットであるプローブ針組が適宜間引かれた上で略円形形状の外形を呈するように配置されていることから、例えば、プローブ針組の総数をテスタリソース以下とした場合、各インデックスにおいてテストに用いられないプローブ針組の数を比較的抑えつつ、インデックス数を減らすことができる。この点は、半導体チップの総数とテスタリソース数及びインデックス数との関係を踏まえて構成された上述の本発明のテスト方法において、より明確に表現されている。
【００１４】
また、本発明の第２のプローブカードによれば、チップ群領域と仮想カバーパターンという概念を導入し、各チップ群領域にプローブ針組を一組ずつ割り当てることとしているため、設計しやすいという利点がある。この利点は、上述した本発明のプローブカードの設計方法による効果でもある。
【００１５】
ここで、チップ群領域の組み合わせで構成される仮想カバーパターンを可能な限り円形形状に近づけた方がプローブ針組の使用効率を上げることができるが、そのような効果を特に所望する場合には、第２のプローブカードにおいて、Ｐ＝１とすればよい。Ｑはウェハ上の全チップを測定するに必要な測定回数を示す数であることから、Ｑとして最小インデックス数を選択するのは自明であり、且つ、Ｐ＝１とすると、チップ群領域を構成するチップ領域の数を最も小さくすることができ、仮想カバーパターンを比較的円形形状に近づけて最良の使用効率を得ることができる。
【００１６】
また、Ｍ個の半導体チップのテストのうち、部分的にでもコモンドライブを行う場合にも本発明の概念を適用して構成したプローブカードを用いることは可能である。かかる部分的又は全体的なコモンドライブを想定する場合、Ｐ＝１として上述のように最良の使用効率を得ることとしても良いし、コモンドライブされる半導体チップを隣接して配置し、ドライバから半導体チップまでの経路を短くすることで、コモンドライブ時の負荷を軽減することとしても良い。なお、コモンドライブについては、例えば、特開２００１−２９６３３５号公報又は特開２００３−１２１５００号公報を参照されたい。
【発明を実施するための最良の形態】
【００１７】
（第１の実施の形態）
以下、本発明の第１の実施の形態によるプローブカードについて図１乃至図５を用いて詳細に説明する。
【００１８】
図１に示されるように、本実施の形態においてテスト対象として想定しているウェハ１００上には、１枚のウェハ１００上に８９７個の半導体チップ１１０が形成されている。ウェハ１００上に形成された半導体チップ１１０はすべて同一構造を有するものであり、複数のパッドを備えている（図示せず）。
【００１９】
これに対して、本実施の形態に用いられるテスタ装置におけるテスタリソース（同時にテスト可能な信号線組数の最大値）は、２５６である。なお、一組の信号線は一つの半導体チップ上に設けられた複数のパッドに対応している。
【００２０】
プローブカードは、一般に、一つの半導体チップ上に設けられた複数のパッドに対応するプローブ針を１セットとして、複数セットのプローブ針組を有している。このプローブ針組の数が上述したテスタリソース以下であれば、当該プローブカードを用いてプローブ針組の数と等しい数の半導体チップに対してテストを同時に行うことができる。
【００２１】
図２に示されるように、本実施の形態によるプローブカード２００は、２３３個のプローブ針組２１０を、ｘ方向及びｙ方向のいずれにおいても適宜間引きつつ、全体として、略円形形状の外形を有する所定パターンを構成するように配置してなるものである。なお、図２においては、プローブ針組２１０の配置を明確に示すため、各プローブ針についての詳細な描写については省略し、後述するチップ領域（半導体チップ１つ分に相当する略四角形状の領域）と同様なものとして各プローブ針組２１０を描いてある（以下、他の例においても同じ）。
【００２２】
図２に示されるようなプローブカード２００は、図３〜図５を用いて以下に説明するようにして、設計することができる。
【００２３】
まず、テスタリソースの総数とウェハ１００上の半導体チップ１１０の個数とから希望するインデックス数を設定する。本実施の形態においては、上述したようにテスタリソースが２５６であり、１枚のウェハ１００上に形成された半導体チップ１１０の個数は８９７個である。この場合に、仮にインデックス数を３とすると、各インデックスに対してテスタリソースをすべて使っても２５６×３＝７６８個の半導体チップ１１０しかテストし得ない。従って、もっとも効率よくテストを行えたとしてもインデックス数は４である。
【００２４】
次いで、いくつのチップ領域で単位領域を構成するかを決定する。ここで、チップ領域とは半導体チップ１１０の一つ分に相当する略四角形状の領域である。本実施の形態においては、テスト時のプローブ針組の使用効率を高めたいことから、一つのチップ領域を単位領域とする。例えば、多数の半導体チップをコモンドライブにてテストするような場合であって、且つ、プローブ針組の使用効率の向上よりもドライブ負荷の軽減を優先させたい場合などにおいては、複数のチップ領域で単位領域を構成することとしても良い。
【００２５】
次いで、図３に示されるように、単位領域（本実施の形態においてはチップ領域に等しい）１１〜１４をインデックス数に等しい数（本実施の形態においては４）だけ隣接して配置してチップ群領域１０を構成する。本実施の形態においては、４つの単位領域（チップ領域）１１〜１４を正方形状に並べて、チップ群領域１０を形成している。
【００２６】
ここで、このチップ群領域１０に含まれる単位領域１１〜１４のうち、特定の一つの単位領域を構成するチップ領域を特定チップ領域とする。本実施の形態においては、４つの単位領域（チップ領域）１１〜１４のうち、α軸に関しては原点に近く、且つ、β軸に関しては原点から遠いチップ領域１１を特定チップ領域とする。なお、特定チップ領域（チップ領域１１）は他のチップ領域１２〜１４と容易に区別しうるように黒塗りとしてある。
【００２７】
次いで、図４に示されるように、複数のチップ群領域１０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置して、図５に示されるように、できるだけ少ない数のチップ群領域１０を用いて最終的にすべての半導体チップ１１０を覆うことのできる仮想カバーパターン３００を構成する。本実施の形態においては、２３３個のチップ群領域１０を用いて仮想カバーパターン３００を構成した。
【００２８】
かかる仮想カバーパターン３００を構成するチップ群領域１０の総数と一つの単位領域を構成するチップ領域の数との積が最低限必要とされるプローブ針組の数となる。本実施の形態においては単位領域＝チップ領域であるので、プローブ針組の数はチップ分領域１０の総数に等しい。即ち、本実施の形態におけるプローブ針組の数は２３３である。
【００２９】
また、本実施の形態においては単位領域＝チップ領域であることから、当該仮想カバーパターン３００に含まれる特定チップ領域（チップ領域１１）の数も２３３個であるということであり、当該特定チップ領域の配置は、図５に示されるように、チップ群領域１０の形状に応じて適宜間引かれたものとなる。
【００３０】
この仮想カバーパターン３００内における特定チップ領域（チップ領域１１）のそれぞれにプローブ針組を一組ずつ対応させるようにして、２３３組のプローブ針組を配置すると、前述したように、図２に示されるプローブカード２００を得ることができる。
【００３１】
このようにして設計されたプローブカード２００を用いれば、図１に示される８９７個の半導体チップ１１０を４インデックスでテストすることができる。具体的には、図３に示されるようなチップ群領域１０を構成する単位領域１１〜１４をノードとしてハミルトンパス（各ノードを一度だけ通るパス）を想定する一方で、プローブカード２００に含まれるプローブ針組２１０から特定のプローブ針組を選択し、その特定のプローブ針組を対応するチップ群領域１０のハミルトンパスに従って、ノードからノードへと順次移動させつつ、テストを行うことで、４インデックスにて全半導体チップ１１０のテストを行うことができる。本実施の形態におけるハミルトンパスは、図３から理解されるように、チップ領域１１〜１４上（例えば、チップ領域１１〜１４の各中心上）を時計回りに遷移するパスであるので、各インデックス間においてはｘ方向又はｙ方向に半導体チップ１１０一つ分ずつ移動させればよい。
【００３２】
（第２の実施の形態）
図６を参照すると、本発明の第２の実施の形態によるプローブカード２２０は、ｘ方向において様々な長さを有する複数の棒をｙ方向において互いに平行に且つ等間隔に配置してなるようなパターンに従って、プローブ針組２３０を配列してなるものである。図６から明らかなように、本実施の形態においても、プローブ針組２３０の配置パターンは、全体として、略円形形状の外形を有している。なお、本実施の形態では、ウェハ１００上における半導体チップ１１０の構成・配置はそのままとした上で第１の実施の形態とは異なるプローブ針組のパターンを説明する都合上、テスタリソースを第１の実施の形態よりも多い数（例えば、３８４）とし、インデックス数を３とした。また、プローブ針組の使用効率の高い例を示したいため、一つのチップ領域を単位領域とした。即ち、チップ領域＝単位領域とした。
【００３３】
かかるプローブカード２２０は、図７及び図８を用いて以下に説明するようにして、設計することができる。
【００３４】
上述の通り、本実施の形態においてはインデックス数を３としたので、図７に示されるように、チップ群領域２０を構成する単位領域（チップ領域）２１〜２３の数も３とした。図７から明らかなように、本実施の形態におけるチップ群領域２０は、単位領域（チップ領域）２１〜２３を略長方形状又は棒状に並べてなるものであり、第１の実施の形態とは異なり、軸依存性又は方向依存性のある形状となっている。
【００３５】
チップ群領域２０を構成したら、当該チップ群領域２０を構成する単位領域（チップ領域）のうち、β軸上において最も原点から遠い単位領域（チップ領域）２１を選択して特定チップ領域とする。なお、図７において、特定チップ領域（チップ領域２１）を明確に区別しうるように実線で示し、他のチップ領域２２及び２３は破線で示してある。
【００３６】
次いで、複数のチップ群領域２０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置して、図８に示されるように、できるだけ少ない数のチップ群領域２０を用いて最終的にすべての半導体チップ１１０を覆うことのできる仮想カバーパターン３１０を構成する。本実施の形態においては、３２４個のチップ群領域２０を用いて仮想カバーパターン３１０を構成した。
【００３７】
この仮想カバーパターン３１０内における特定チップ領域（チップ領域２１）のそれぞれにプローブ針組２３０を一組ずつ対応させるようにして、３２４組のプローブ針組を配置すると、前述したように、図６に示されるプローブカード２２０を得ることができる。
【００３８】
このようにして設計されたプローブカード２２０を用いると、図１に示される８９７個の半導体チップ１１０を３インデックスでテストすることができる。本実施の形態におけるプローブカード２２０のインデックス用ハミルトンパスは、図７から明らかなように、チップ領域２１、チップ領域２２、チップ領域２３を順に通るような直線状のパスである。従って、具体的には、図８から理解されるように、プローブカード２２０をｙ方向にチップ領域一つ分ずつ順次移動させながら、テストを行うことで、３インデックスにて全半導体チップ１１０のテストを行うことができる。
【００３９】
上述した第１及び第２の実施の形態におけるチップ群領域１０又は２０のように正方形状又は長方形状のものであると、比較的簡単に仮想カバーパターン３００又は３１０を想定することができるが、本発明に適用しうるチップ群領域の形状はこれらに制限されるわけではない。即ち、テストリソース数等を考慮し、適切なインデックス数を設定したのであれば、当該インデックス数と等しい数の単位領域を組み合わせて任意形状のチップ群領域を構成しても良い。
【００４０】
例えば、図９に示されるように、チップ群領域３０をＬ字の鏡像のような形状としても良い。図９に示される例では、インデックス数は３である。なお、図９においては、特定領域のみ実線で示し、他のチップ領域については破線で示してある（図１０において同じ）。
【００４１】
この場合、図１０に示されるように、複数のチップ群領域３０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置することで、上述した第１及び第２の実施の形態の場合と同様にして、仮想カバーパターンを構成することができ、更に、仮想カバーパターン内における特定領域にプローブ針組を対応させて配置するようにして、プローブカードを形成することができる。
【００４２】
また、図１１に示されるように、チップ群領域４０を砲台のような形状としても良い。なお、図１１に示される例では、インデックス数は４である。図１１においても、特定チップ領域のみ実線で示し、他のチップ領域については破線で示してある（図１２において同じ）。
【００４３】
この場合、図１２に示されるように、複数のチップ群領域４０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置することで、上述した第１及び第２の実施の形態の場合と同様にして、仮想カバーパターンを構成することができ、更に、仮想カバーパターン内における特定チップ領域にプローブ針組を対応させて配置するようにして、プローブカードを形成することができる。
【００４４】
また、図１３に示されるように、チップ領域５０を十字状としても良い。図１３に示される例では、インデックス数は５である。なお、図１３においても、特定チップ領域のみ実線で示し、他のチップ領域については破線で示してある（図１４において同じ）。
【００４５】
この場合、図１４に示されるように、複数のチップ群領域５０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置することで、上述した第１及び第２の実施の形態の場合と同様にして、仮想カバーパターンを構成することができ、更に、仮想カバーパターン内における特定チップ領域にプローブ針組を対応させて配置するようにして、プローブカードを形成することができる。
【００４６】
更に、チップ群領域６０を図１５に示されるような８つのチップ領域からなる形状としても良い。図１５に示されるチップ群領域６０によれば、インデックス数は８となる。なお、図１５においても、特定チップ領域のみ実線で示し、他のチップ領域については破線で示してある（図１６において同じ）。
【００４７】
この場合、図１６に示されるように、複数のチップ群領域５０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置することで、上述した第１及び第２の実施の形態の場合と同様にして、仮想カバーパターンを構成することができ、更に、仮想カバーパターン内における特定チップ領域にプローブ針組を対応させて配置するようにして、プローブカードを形成することができる。
【００４８】
第１及び第２の実施の形態によるチップ群領域と、図９乃至図１６を用いて説明したチップ群領域とを比較する明らかなように、チップ群領域の形状が複雑であると、それらを互いに重ならないようにして隙間なく配置して仮想カバーパターンを構成するのが多少煩雑になることから、チップ群領域の形状は、第１及び第２の実施の形態において例示したようにできるだけ単純な正方形又は長方形とすることが好ましい。
【００４９】
なお、第１及び第２の実施の形態並びにその変形例として、チップ領域と単位領域とが同じ場合について説明してきたが、単位領域を複数のチップ領域からなるものとしても良い。
【００５０】
例えば、図１７に示されるように、２つのチップ領域７１１及び７１２，７２１及び７２２，７３１及び７３２，並びに７４１及び７４２にて単位領域７１〜７４を構成し、それをインデックス数に等しい数だけ並べてチップ群領域７０を形成することとしても良い。図１７に示される例においては、インデックス数は４である。なお、図１７においては、単位領域７１〜７４のうち、α軸に関しては原点に近く、且つ、β軸に関しては原点から遠い単位領域７１を構成するチップ領域７１１，７１２を特定チップ領域とし、特定チップ領域７１１，７１２を実線で示し、他のチップ領域については破線で示してある（図１８において同じ）。
【００５１】
この場合、図１８に示されるように、複数のチップ群領域７０を、それぞれのα軸及びβ軸を揃えつつ、互いに重ならないように隙間なく配置することで、上述した第１及び第２の実施の形態の場合と同様にして、仮想カバーパターンを構成することができ、更に、仮想カバーパターン内における特定チップ領域（７１１，７１２）にプローブ針組を対応させて配置するようにして、プローブカードを形成することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態によるプローブカードにてテストする対象である半導体チップの形成されたウェハを模式的に示す図である。
【図２】本発明の第１の実施の形態によるプローブカードを模式的に示す図である。
【図３】本発明の第１の実施の形態におけるチップ群領域を示す図である。
【図４】図３に示されるチップ群領域を並べていく過程を示す図である。
【図５】図３に示されるチップ群領域を用いて構成された仮想カバーパターンを示す図である。
【図６】本発明の第２の実施の形態によるプローブカードを模式的に示す図である。
【図７】本発明の第２の実施の形態におけるチップ群領域を示す図である。
【図８】図７に示されるチップ群領域を用いて構成された仮想カバーパターンを示す図である。
【図９】チップ群領域の他の例を示す図である。
【図１０】図９に示されるチップ群領域を並べていく過程を示す図である。
【図１１】チップ群領域の他の例を示す図である。
【図１２】図１１に示されるチップ群領域を並べていく過程を示す図である。
【図１３】チップ群領域の他の例を示す図である。
【図１４】図１３に示されるチップ群領域を並べていく過程を示す図である。
【図１５】チップ群領域の他の例を示す図である。
【図１６】図１５に示されるチップ群領域を並べていく過程を示す図である。
【図１７】チップ群領域の他の例を示す図である。
【図１８】図１７に示されるチップ群領域を並べていく過程を示す図である。
【符号の説明】
【００５３】
１０          チップ群領域
１１          単位領域（チップ領域：特定領域）
１２          単位領域（チップ領域）
１３          単位領域（チップ領域）
１４          単位領域（チップ領域）
２０          チップ群領域
２１          単位領域（チップ領域：特定領域）
２２          単位領域（チップ領域）
２３          単位領域（チップ領域）
３０          チップ群領域
４０          チップ群領域
５０          チップ群領域
６０          チップ群領域
７０          チップ群領域
７１          単位領域
７１１，７１２    チップ領域
７２          単位領域
７２１，７２２    チップ領域
７３          単位領域
７３１，７３２    チップ領域
７４          単位領域
７４１，７４２    チップ領域
１００        ウェハ
１１０        半導体チップ
２００        プローブカード
２１０        プローブ針組
２２０        プローブカード
２３０        プローブ針組
３００        仮想カバーパターン
３１０        仮想カバーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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