(57)【要約】【課題】容量変化比を大きくしてもエピタキシャル不純物濃度を低下させることなく製造でき、直列抵抗を大きくすることなく、又、Ｃ−Ｖ直線性の良好な可変容量ダイオードを提供する。【解決手段】Ｐ＋半導体領域からなるアノード領域の中心から外側（又は、Ｐ＋アノード領域の外側から中心）に段階的にＰ＋半導体領域からなるアノード領域のトレンチ間隔が広がっていく構造を有し、中心のトレンチ構造のＰ＋アノード領域からその外側にむかって（又は、外側のトレンチ構造のＰ＋半導体領域からなるアノード領域からその中心にむかって）順番に空乏層が繋がっていきＰＮ接合容量を減らしていく。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体領域を有する基板表面に所定の間隔で複数のトレンチを形成するとともに、このトレンチの外壁に沿って、前記半導体領域とは逆導電型を有する第２の導電型の半導体領域を形成して、ＰＮ接合を形成し、ＰＮ接合に印加する電界の大きさを制御することにより、空乏層の伸びを変化させるようにした可変容量ダイオードであって、
前記空乏層の伸びにより、隣接する空乏層との接触が、段階的に起こるように、ＰＮ接合面の間隔を、変化させるようにした可変容量ダイオード。
【請求項２】
請求項１に記載の可変容量ダイオードであって、
前記トレンチの間隔が異なるように形成されたものを含む可変容量ダイオード。
【請求項３】
請求項２に記載の可変容量ダイオードであって、
前記トレンチは、前記基板表面に対して垂直となるように、形成された可変容量ダイオード。
【請求項４】
請求項２または３に記載の可変容量ダイオードであって、
前記トレンチは、基板の中心部から外方に行くに従って次第に間隔が大きくなるように形成された可変容量ダイオード。
【請求項５】
請求項２または３に記載の可変容量ダイオードであって、
前記トレンチは、基板の外側から内側に行くに従って次第に間隔が大きくなるように形成された可変容量ダイオード。
【請求項６】
請求項１に記載の可変容量ダイオードであって、
前記トレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって次第に開口するテーパ面を構成する可変容量ダイオード。
【請求項７】
請求項１に記載の可変容量ダイオードであって、
前記トレンチは、前記基板表面に対して所定の角度をもつ内壁をもつように、形成されており、前記トレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって開口するテーパ面を構成する可変容量ダイオード。
【請求項８】
請求項１乃至７のいずれかに記載の可変容量ダイオードであって、
高不純物濃度を有する前記Ｐ型半導体領域に当接するように配設されたアノード電極と、
低不純物濃度の前記Ｎ型半導体領域に、高濃度のコンタクト領域を介して当接するようにカソード電極が設けられた可変容量ダイオード。
【請求項９】
請求項１乃至８のいずれかに記載の可変容量ダイオードであって、
前記ＰＮ接合面が超階段接合を形成する可変容量ダイオード。
【請求項１０】
第１の導電型の半導体領域を有する基板表面に所定の間隔で複数のトレンチを形成する工程と、
前記トレンチ内に第２の導電型の不純物を含む第２の導電型の半導体層を形成し、前記第１の導電型の半導体領域との間でＰＮ接合面を形成する工程と、
前記第１の導電型の半導体領域および前記第２の導電型の半導体層に、それぞれ電極を形成する工程とを含む可変容量ダイオードの製造方法であって、
前記ＰＮ接合面が、前記半導体領域表面に形成された前記空乏層の伸びにより、隣接する空乏層との接触が、段階的に起こるように、ＰＮ接合面の間隔を、変化させるようにした可変容量ダイオードの製造方法。
【請求項１１】
請求項１０に記載の可変容量ダイオードの製造方法であって、
前記トレンチを形成する工程は、前記トレンチの内壁が、前記基板表面に対して垂直となるように、前記トレンチの間隔が異なるように形成されたレジストパターンを介して、異方性エッチングにより形成する工程である可変容量ダイオードの製造方法。
【請求項１２】
請求項１０に記載の可変容量ダイオードの製造方法であって、
前記トレンチを形成する工程は、前記トレンチの内壁が、前記基板表面に対してテーパ面をもつように、等方性エッチングを行う工程を含む可変容量ダイオードの製造方法。
【請求項１３】
請求項１０乃至１２のいずれかに記載の可変容量ダイオードの製造方法であって、
前記ＰＮ接合面を形成する工程は、
前記トレンチ内に第１導電型の高濃度不純物を充填し、前記トレンチ内壁に第１導電型の高濃度不純物を拡散する工程と、
前記第１導電型の高濃度不純物を除去し、再度前記トレンチ内に前記第２の導電型の半導体層を形成して、ＰＮ接合面を形成する工程を含む可変容量ダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量ダイオードおよびその製造方法にかかり、特に、直列抵抗が小さく、Ｃ−Ｖ直線性の良好な可変容量ダイオードに関するものである。
【背景技術】
【０００２】
近年、可変容量ダイオードは、携帯電話に代表される電子機器でＶＣＯモジュールや、ラジオ受信機、テレビ受像機等のチュナー部に同調用可変容量として多く使用されている。可変容量ダイオードは、これらの機器においてチップ部品として実装されるにあたり、更なる容量変化比の増大、直列抵抗の低減、Ｃ−Ｖ直線性の向上が要求されている。
【０００３】
例えば、従来の可変容量ダイオードの一例として、接合面四角形の可変容量ダイオードがある（特許文献１）。この接合面積四角形の可変容量ダイオードは、図１２に断面説明図、図１３に平面図を示すように、高濃度のＮ＋型半導体基板１表面に低濃度のＮ型エピタキシャル層２および酸化シリコン膜３を形成し、この酸化シリコン膜３に形成された窓からＰ型不純物を導入し、高濃度のＰ＋型半導体層７を形成してＰＮ接合を形成する。その際に、図示はしていないが、Ｎ型エピタキシャル層２のＰＮ接合近傍にＮ型不純物を注入してその不純物濃度を高くし、Ｎ型エピタキャシャル層２内で不純物濃度勾配を形成している。そして、Ｐ＋型半導体層７側にアノード電極８を形成するとともに、パッシべーション膜９を形成して、最後に基板側にカソード電極１０を形成することによってこの可変容量ダイオードが完成する。この構成では、Ｎ型エピタキシャル層２のＰＮ接合近傍にＮ型不純物を注入してその不純物濃度を高くし、Ｎ型エピタキャシャル層２内で不純物濃度勾配を形成することにより、超階段ＰＮ接合を形成し、印加電圧に対する空乏層の伸びを調整することによって、容量変化は急峻になる。図１３は接合面四角形の可変容量ダイオードを示したが、図１４に変形例を示すように接合面円形であってもよい。
【０００４】
また容量変化比を増大するために、基板表面にトレンチを形成し、トレンチ内壁に沿ってＰＮ接合を形成することにより、接合面積を増大し、最大容量を大きくすることにより、容量変化比を増大する方法も提案されている（特許文献２）。
【０００５】
【特許文献１】特開平５−１６７０８８号公報
【特許文献２】特開２００１−１０２５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１２、図１３、図１４に示す特許文献１の可変容量ダイオ−ドにおいては、ＰＮ接合近傍の低濃度側不純物領域つまりＮ型エピタキシャル層２の不純物濃度が相対的に小さくなるように形成してＮ型エピタキシャル層２内に不純物濃度勾配を設け容量変化比を大きくすることになるが、この場合には、Ｎ型エピタキシャル層２の平均不純物濃度の低下が可変容量ダイオ−ドの直列抵抗の増大を招くことがある。また、不純物濃度勾配が急峻になりすぎて、Ｃ−Ｖ直線性が悪くなるという課題を有していた。
【０００７】
また、容量変化比の増大をはかるようにした上記特許文献２の構成においては、空乏層が伸びて、容量変化が生じるが、隣接する凹部から伸びてくる空乏層が接触し、繋がってしまう現象は、各領域で一瞬にしておこるため、この接触する領域の近傍では、Ｃ−Ｖ直線性は、さらに悪くなってしまうという問題があった。
【０００８】
本発明は、前記実情に鑑みてなされたもので、容量変化比を大きくしても、直列抵抗の増大もなく、Ｃ−Ｖ直線性の良好な可変容量ダイオードを提供することを目的とする。
【課題を解決するための手段】
【０００９】
そこで本発明は、第１の導電型の半導体領域を有する基板表面に所定の間隔で複数のトレンチを形成するとともに、このトレンチの外壁に沿って、前記半導体領域とは逆導電型を有する第２の導電型の半導体領域を形成して、ＰＮ接合を形成し、ＰＮ接合に印加する電界の大きさを制御することにより、空乏層の伸びを変化させるようにした可変容量ダイオードであって、前記空乏層の伸びにより、隣接する空乏層との接触が、段階的に起こるように、ＰＮ接合面の間隔を、変化させることを特徴とする。
この構成により、ＰＮ接合に印加する電界の大きさを大きくしていくとき、隣接する空乏層が徐々にふさがって繋がっていく。従って、一度に繋がった場合のように急激な容量変化を生じることなく、容量が変化していくため、Ｃ−Ｖ直線性を得ることが可能となる。
【００１０】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチの間隔が異なるように形成されたものを含む。
この構成により、トレンチの間隔が異なるように形成すれば自らＰＮ接合面の間隔は異なるため、ＰＮ接合に印加する電界の大きさを大きくしていくとき、隣接する空乏層が徐々にふさがって繋がっていくことになり、一度に繋がった場合のように急激な容量変化を生じることなく、容量が変化していくため、Ｃ−Ｖ直線性を得ることが可能となる。
【００１１】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチは、前記基板表面に対して垂直となるように、形成されたものを含む。
この構成により、ＰＮ接合面を最大限に大きくすることができる。
【００１２】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチは、基板の中心部から外方に行くに従って次第に間隔が大きくなるように形成されたものを含む。
この構成により、中心部から次第に空乏層が繋がっていくため、一度に繋がった場合のように急激な容量変化を生じることなく、容量が変化していくため、Ｃ−Ｖ直線性を得ることが可能となる。
【００１３】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチは、基板の外側から内側に行くに従って次第に間隔が大きくなるように形成されたものを含む。
この構成により、基板の外側から内側に行くに従って一度に繋がった場合のように急激な容量変化を生じることなく、容量が変化していくため、Ｃ−Ｖ直線性を得ることが可能となる。
【００１４】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって次第に開口するテーパ面を構成するものを含む。
この構成により、テーパ面に沿って徐々に空乏層が繋がっていくため、一度に繋がった場合のように急激な容量変化を生じることなく、容量が段階的に変化していくことになり、Ｃ−Ｖ直線性を得ることが可能となる。
【００１５】
また本発明は、上記可変容量ダイオードにおいて、前記トレンチは、前記基板表面に対して所定の角度をもつ内壁をもつように、形成されており、前記トレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって開口するテーパ面を構成するものを含む。
この構成により、トレンチの内壁に沿って不純物を導入することにより容易に制御性よ所望のパターン精度を有するデバイスの形成が可能となる。
【００１６】
また本発明は、上記可変容量ダイオードにおいて、高不純物濃度を有する前記Ｐ型半導体領域に当接するように配設されたアノード電極と、低不純物濃度の前記Ｎ型半導体領域に、高濃度のコンタクト領域を介して当接するようにカソード電極が設けられたものを含む。
【００１７】
また本発明は、第１の導電型の半導体領域を有する基板表面に所定の間隔で複数のトレンチを形成する工程と、前記トレンチ内に第２の導電型の不純物を含む第２の導電型の半導体層を形成し、前記第１の導電型の半導体領域との間でＰＮ接合面を形成する工程と、前記第１の導電型の半導体領域および前記第２の導電型の半導体層に、それぞれ電極を形成する工程とを含む可変容量ダイオードの製造方法であって、前記ＰＮ接合面が、前記半導体領域表面に形成された前記空乏層の伸びにより、隣接する空乏層との接触が、段階的に起こるように、ＰＮ接合面の間隔を、調整している。
この構成により、ＰＮ接合面が、前記半導体領域表面に形成された前記空乏層の伸びにより、隣接する空乏層との接触が、段階的に起こるように、ＰＮ接合面の間隔を、調整するようにしているため、若干の形状変更のみで特別の装置を必要とすることなく、Ｃ−Ｖ直線性に優れた可変容量ダイオードを形成することが可能となる。
【００１８】
また本発明は、上記可変容量ダイオードの製造方法において、前記トレンチを形成する工程は、前記トレンチの内壁が、前記基板表面に対して垂直となるように、前記トレンチの間隔が異なるように形成されたレジストパターンを介して、異方性エッチングにより形成する工程であるものを含む。
この構成により、高精度の形状加工が可能となる。
【００１９】
また本発明は、上記可変容量ダイオードの製造方法において、前記トレンチを形成する工程は、前記トレンチの内壁が、前記基板表面に対してテーパ面をもつように、等方性エッチングを行う工程を含む。
この構成により、容易に制御性よく所望の可変容量ダイオードを形成することが可能となる。
【００２０】
また本発明は、上記可変容量ダイオードの製造方法において、前記ＰＮ接合面を形成する工程が、前記トレンチ内に第１導電型の高濃度不純物を充填し、前記トレンチ内壁に第１導電型の高濃度不純物を拡散する工程と、前記第１導電型の高濃度不純物を除去し、再度前記トレンチ内に前記第２の導電型の半導体層を形成し、ＰＮ接合面を形成する工程を含む。
この構成により、超階段接合が容易に形成される。
【００２１】
例えば本発明では、Ｐ＋半導体領域からなるアノード領域の中心から外側（又は、アノード領域の外側から中心）に段階的にアノード領域のトレンチ間隔が広がっていく構造を有し、中心のトレンチ構造のＰ＋半導体領域からなるアノード領域からその外側にむかって（又は、外側のトレンチ構造のアノード領域からその中心にむかって）順番に空乏層が繋がっていきＰＮ接合容量面積を減らしていくことにより、上記課題を解決している。
【発明の効果】
【００２２】
以上のように、本発明によれば、空乏層が徐々に繋がっていくように形成しているため、容量変化比を大きくしても、直列抵抗の増大もなく、Ｃ−Ｖ直線性の良好な可変容量ダイオードを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
本実施の形態では、図１および図２にそれぞれ断面図および平面図を示すように、接合面円形のトレンチ構造をなすものでＰ＋半導体領域からなるアノード領域の中心から外側に段階的にＰ＋半導体領域からなるアノード領域７のトレンチ４の間隔が広がっていくように構成した可変容量ダイオードを示すものである。図１は図２のＡ−Ａ断面図である。また図３は、本実施の形態の詳細説明を示す拡大断面図であり、図４は要部拡大断面図である。すなわち本実施の形態では、Ｎ＋型のシリコン基板１表面に、第１の導電型の半導体領域としてＮ型のエピタキシャル成長層２を形成し、この型のエピタキシャル成長層２の表面に、間隔Ｌが外側に行くほど大きくなるように、複数のトレンチ４を形成し、このトレンチ４の外壁に沿って、第２の導電型の半導体領域としてＰ＋半導体領域からなるアノード領域７を形成して、ＰＮ接合を形成したものである。なおここではトレンチの外壁に第１導電型の不純物を高濃度拡散し、高濃度Ｎ＋半導体領域６を形成し超階段接合を構成している。ここでトレンチ４は、基板表面に対して垂直となるように、形成されている。
【００２４】
なおＰ＋半導体領域からなるアノード領域７には酸化シリコン膜９で構成した保護膜に開口した窓内にアノード電極８を形成している。一方シリコン基板１の裏面側にはカソード電極１０が形成されており、これらカソード電極１０およびアノード電極８間に印加する電圧を制御し、ＰＮ接合に印加する電界の大きさを大きくしていくとき、隣接する空乏層が徐々にふさがって繋がっていく。
【００２５】
すなわち、Ｐ＋半導体領域からなるアノード領域７の中心から外側に段階的にＰ＋半導体領域からなるアノード領域７のトレンチ間隔が、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５＜・・・・Ｌｎと広がっていく構造になっている。ＰＮ接合面積は、Ｐ＋半導体領域からなるアノード領域のトレンチ構造でない場合に比べて、著しく大きくなる。そして、印加電圧が低いときには、図６に示すように空乏層の広がりは小さく空乏層全体がトレンチ構造に沿って存在するので、接合容量は大きくなる。
【００２６】
一方、印加電圧を高くしていくと、空乏層は広がっていく。次第にトレンチ構造の隣同士の間隔の狭いＬ１からＬ２→Ｌ３→Ｌ４→Ｌ５→Ｌｎと順番に、図７に示すように、隣どうしの空乏層が繋がってしまう。この結果、次第にトレンチ構造による効果が少なくなり、トレンチ構造がない場合と同程度に接合容量は小さくなる。
【００２７】
このようにして、一挙にすべてのトレンチが繋がった場合のように急激な容量変化を生じることなく、容量が徐々に変化していくため、Ｃ−Ｖ直線性を得ることが可能となる。なお、トレンチは、前記基板表面に対して垂直となるように、形成されているため、ＰＮ接合面を最大限に大きくすることができる。従って、容量変化はトレンチ構造がない場合より大きくなる。このため、Ｎ型エピタキシャル層２の平均不純物濃度を低下させ容量変化を大きくとる必要もなく、可変容量ダイオ−ドの直列抵抗の増大を招くこともない。又、空乏層がトレンチ構造の隣どうしの間隔の狭い順番に段階的に繋がっていくので、不純物濃度勾配が急峻になりすぎて、Ｃ−Ｖ直線性が低下するなるという不都合も解決できる。
【００２８】
次に本発明の可変容量ダイオードの製造方法について説明する。
図５（ａ）乃至（ｄ）は本発明の可変容量ダイオードの実装工程を示す工程断面図である。
まず、図５（ａ）に示すように、高濃度のＮ＋型半導体基板１上に低濃度のＮ型エピタキシャル層２を形成し、酸化シリコン膜３を形成する。この後フォトリソグラフィにより、レジストパターンを形成し、トレンチ４を形成する。このとき、レジストパターンをマスクとしてシリコン基板１表面に形成されたエピタキシャル成長層２をエッチングしてトレンチを形成する。あるいは酸化シリコン膜２をハードマスクとして、ドライエッチング（異方性エッチング）によりトレンチ４を形成するようにしてもよい。このとき素子領域の中心から外側（又は、素子領域の外側から中心）に向かってトレンチ４を形成する。
【００２９】
次に、Ｎ型エピタキシャル層２表面に形成されたトレンチ４表面に沿って、ＰＮ接合近傍にリンドープトポリシリコン層５を堆積し、このドープトポリシリコン層５からリンを拡散し、不純物濃度を高くし、Ｎ＋型不純物領域６を形成してＮ型エピタキャシャル層２内で不純物濃度勾配を形成する。次に、フォトリソグラフィにより、前工程のリンドープトポリシリコン５をドライエッチングによりエッチングし再度トレンチ４を露呈せしめる。
【００３０】
この後、アノード領域にＣＶＤ法により、高濃度ボロンドープトシリコンを形成しＰ＋型半導体層を形成してＰＮ接合を形成する。次に、アノード電極８を形成し、パシべーション９を形成して、最後にカソード電極１０を形成する。
【００３１】
このようにして、上記実施の形態１の可変容量ダイオードが形成される。
本実施の形態の方法によれば、寸法精度が高く、Ｃ−Ｖ直線性に優れた可変容量ダイオードを提供することが可能となる。
【００３２】
（実施の形態２）
本実施の形態では、トレンチの間隔を変化させることにより、空乏層の伸びに伴う容量変化が段階的に変化するようにしたが、本実施の形態ではトレンチの間隔は一定とし、垂直方向のトレンチの形状をテーパ面をなすようにし、空乏層の伸びによる容量変化が段階的に変化するようにしたことを特徴とする。図８および図９にそれぞれ断面図および平面図を示すように、接合面円形のトレンチ構造をなすものでＰ＋半導体領域からなるアノード領域の中心から外側に同心円をなすように、同一間隔でＰ＋半導体領域からなるアノード領域７となるトレンチ４がもうけられている。そしてトレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって次第に開口するテーパ面を構成する。なおこのトレンチは、前記基板表面に対して所定の角度をもつ内壁をもつように、形成されており、前記トレンチの内壁に沿って形成されるＰＮ接合面が、Ｐ型半導体領域を構成するアノード側からＮ型半導体領域を構成するカソード側に向かって開口するテーパ面を構成するようにしている。
したがって、アノードカソード間の電界が大きくなるに従いテーパ面に沿って徐々に空乏層が繋がっていくため、一度に繋がった場合のように急激な容量変化を生じることなく、容量が変化していくことになり、Ｃ−Ｖ直線性を得ることが可能となる。
【００３３】
製造に際しては、トレンチの形成を等方性エッチングで行うようにし、テーパ面を形成するようにした点で前記実施の形態１と異なるのみで他は同様に形成される。
【００３４】
なおＰ＋型半導体領域からなるアノード領域７には酸化シリコン膜９で構成した保護膜に開口した窓内にアノード電極８を形成している。一方シリコン基板１の裏面側にはカソード電極１０が形成されており、これらカソード電極１０およびアノード電極８間に印加する電圧を制御し、ＰＮ接合に印加する電界の大きさを大きくしていくとき、隣接する空乏層が縦方向に徐々にふさがって繋がっていく。これにより極めて滑らかに容量変化を行うことができ、Ｃ−Ｖ直線性がより高いものとなる。
【００３５】
なおトレンチの平面形状については、図１０，１１に示すように、コーナーを丸くした四角形状、ストライプ形状のものなど適宜変更可能である。
【００３６】
又前記実施の形態では、トレンチの形状を調整することにより、ＰＮ接合面の位置を調整したが、トレンチの形状はそのままでＰＮ接合面の位置を調整するために、不純物濃度プロファイルを調整することにより、実質的にＰＮ接合面を調整するようにしてもよい。
【００３７】
さらにまた前記実施の形態では、リン拡散を行い、超階段接合を形成したが、通常のＰＮ接合をもつ可変容量ダイオードにも適用可能であることはいうまでもない。
【産業上の利用可能性】
【００３８】
本発明の可変容量ダイオード及び製造方法は、可変容量ダイオード、特に容量変化比を大きくしてもエピタキシャル不純物濃度を低下させることなく製造できるので、直列抵抗を大きくすることなく、又、Ｃ−Ｖ直線性の良い可変容量ダイオードとして有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る可変容量ダイオードの断面図を示す図
【図２】本発明の実施の形態１に係る可変容量ダイオードの平面図を示す図
【図３】同可変容量ダイオードの説明図
【図４】同可変容量ダイオードの要部拡大断面図
【図５】同可変容量ダイオードの製造工程を示す図
【図６】同可変容量ダイオードの動作を示す説明図
【図７】同可変容量ダイオードの動作を示す説明図
【図８】本発明の実施の形態２に係る可変容量ダイオードの断面図を示す図
【図９】本発明の実施の形態２に係る可変容量ダイオードの平面図を示す図
【図１０】本発明の実施形態の可変容量ダイオードの変形例を示す平面図
【図１１】本発明の実施形態の可変容量ダイオードの変形例を示す平面図
【図１２】従来例の可変容量ダイオードの断面図を示す図
【図１３】従来例の可変容量ダイオードの平面図を示す図
【図１４】従来例の可変容量ダイオードの平面図を示す図
【符号の説明】
【００４０】
１  高濃度のＮ＋型半導体基板
２  Ｎ型エピタキシャル層
３  シリコン酸化膜
４  トレンチ
５  リンドープトポリシリコン層
６  トレンチ（構造）
７  高濃度のＰ＋型半導体層（アノード領域）
８  アノード電極
９  パシべーション
１０  カソード電極
【図１】
2007273886.tif 000003
【図２】
2007273886.tif 000004
【図３】
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【図４】
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【図５】
2007273886.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2007273886.tif 000011
【図１０】
2007273886.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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