(57)【要約】【課題】  消費電力が問題となるＰＲＭＬ信号処理回路の省電力化を実現する。【解決手段】  周波数検出器１１３はアナログ／デジタル変換器１１５から提供される再生信号の周波数と、前記変換用クロックの周波数との周波数誤差を検出する。位相比較器１１２はアナログ／デジタル変換器１１５から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する。ループフィルタ１１４は周波数誤差と位相誤差に基づいて、電圧制御発振器１１５の発振周波数を制御する。適応等化器１１８はアナログ／デジタル変換器１１５から提供される再生信号を予め定めたＰＲクラスの応答となるように波形等化する。ビタビ復号器１１０は波形等化信号を最尤列推定によりバイナリデータに復号する。クロック供給制御回路１１７は前記周波数誤差が指定誤差よりも大きい場合、少なくとも位相比較器１１２、適応等化器１１８及びビタビ復号器１１０へのクロックを停止する。【選択図】    図１
2007035211.tif 000002
【特許請求の範囲】
【請求項１】
ＰＲＭＬ信号処理を用いて光ディスクに記録されたデータを復号する光ディスク装置であって、
レーザ光を光ディスクに照射し、該光ディスクからの反射光を検出することで、再生信号を提供する光ピックアップと、
前記光ピックアップから提供される前記再生信号のレベルをデジタル値に変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器に、変換用クロックを提供する電圧制御発振器と、
前記アナログ／デジタル変換器から提供される再生信号の周波数と、前記変換用クロックの周波数との周波数誤差を検出する周波数検出器と、
前記アナログ／デジタル変換器から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する位相比較器と、
前記周波数検出器からの周波数誤差と、前記位相比較器からの位相誤差に基づいて、前記電圧制御発振器の発振周波数を制御するループフィルタと、
前記アナログ／デジタル変換器から提供される前記再生信号を所望のＰＲ特性に波形等化する適応等化器と、
前記適応等化器から提供される波形等化信号を最尤復号により再生データに変換する最尤復号器と、
前記周波数誤差が指定誤差よりも大きい場合、少なくとも前記位相比較器、適応等化器及び最尤復号器へのクロックを停止するクロック供給制御回路と、
を具備することを特徴とする光ディスク装置。
【請求項２】
前記最尤復号器により復号された再生データ内の同期コードを検出し、前記再生データを復調する同期復調器と、前記同期復調器から提供される復調データのエラーを訂正するエラー訂正回路とを更に具備し、
前記クロック供給制御回路は、前記周波数誤差が指定誤差よりも大きい場合、前記位相比較器、適応等化器及び最尤復号器に加え、前記同期復調器及びエラー訂正回路へのクロックを停止することを特徴とする請求項１記載の光ディスク装置。
【請求項３】
前記アナログ／デジタル変換器の出力信号に対して各々目的の異なる波形整形を施す複数の波形整形回路を更に具備し、
前記クロック供給制御回路は、前記周波数誤差が指定誤差よりも大きい場合、前記複数の波形整形回路のうち、前記アナログ／デジタル変換器から前記周波数検出器までの信号経路に含まれない波形整形回路へのクロックを停止することを特徴とする請求項１記載の光ディスク装置。
【請求項４】
ＰＲＭＬ信号処理を用いて光ディスクに記録されたデータを復号する光ディスク装置であって、
レーザ光を光ディスクに照射し、該光ディスクからの反射光を検出することで、再生信号を提供する光ピックアップと、
前記光ピックアップから提供される前記再生信号を波形等化するＦＩＲフィルタと、
前記ＦＩＲフィルタの出力信号を最尤復号により再生データに変換する最尤復号器と、
前記最尤復号器により生成される理想再生信号と、前記ＦＩＲフィルタ出力信号との差を等化誤差として生成する等化誤差生成回路と、
前記等化誤差生成回路により生成された前記等化誤差に基づいて、前記ＦＩＲフィルタの等化係数を制御する等化係数制御回路と、
前記等化誤差生成回路により生成された前記等化誤差を加工して生成した評価指標値が指定指標値よりも小さい場合、前記等化係数制御回路へのクロックを停止し、前記評価指標値が指定指標値よりも大きい場合、前記等化係数制御回路へのクロック供給を再開するクロック供給制御回路と、
を具備することを特徴とする光ディスク装置。
【請求項５】
前記等化誤差生成回路により生成された前記等化誤差を使用して、前記光ピックアップから提供される前記再生信号のオフセットを制御するオフセット制御回路と、前記等化誤差を使用して前記光ピックアップから提供される前記再生信号のアシンメトリを制御するアシンメトリ制御回路とを更に具備し、
前記クロック供給制御回路は、前記評価指標値が前記指定指標値ＤＩよりも小さい場合、前記オフセット制御回路及びアシンメトリ制御回路へのクロックを停止し、前記評価指標値が前記指定指標値ＤＩよりも大きい場合、前記オフセット制御回路及びアシンメトリ制御回路へのクロック供給を再開することを特徴とする請求項３記載の光ディスク装置。
【請求項６】
ＰＲＭＬ信号処理を用いて光ディスクに記録されたデータを復号する光ディスク装置であって、
レーザ光を光ディスクに照射し、該光ディスクからの反射光を検出することで、再生信号を提供する光ピックアップと、
前記光ピックアップから提供される前記再生信号のレベルをデジタル値に変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器に、変換用クロックを提供する電圧制御発振器と、
前記アナログ／デジタル変換器から提供される前記再生信号の周波数と、前記変換用クロックの周波数との周波数誤差を検出する周波数検出器と、
前記アナログ／デジタル変換器から提供される前記再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する位相比較器と、
前記周波数検出器からの周波数誤差と、前記位相比較器からの位相誤差に基づいて、前記電圧制御発振器の発振周波数を制御するループフィルタと、
前記ＰＲＭＬ信号処理により復号された信号を用いて適応的に制御され、前記アナログ／デジタル変換器から提供される前記再生信号を波形等化する適応等化器と、
前記光ディスク装置の再生状態の動作安定度を判定し、判定した安定度レベルを提供する安定再生判定器と、
前記安定再生判定器から提供される前記安定度レベルが、指定レベルより大きくなった場合に前記周波数検出器へのクロック供給を停止し、指定レベル以下になった場合に周波数検出器へのクロック供給を再開するクロック供給制御回路と、
を具備することを特徴とする光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＲＭＬ（Partial Response Maximum Likelihood）信号処理を用いて光ディスクに記録されたデータを復号する光ディスク装置に関する。
【背景技術】
【０００２】
デジタルデータを記録および再生することが可能な記録媒体として、ＤＶＤに代表される光ディスクが挙げられる。たとえば、ＤＶＤの一つであるＤＶＤ−ＲＡＭでは、信号記録層を備えており、この信号記録層に適切なエネルギーを持つレーザー光を照射することで記録層の結晶状態を変化させる。この記録層に再度適切なエネルギーのレーザー光を照射すると、記録層の結晶状態に応じた量の反射光が得られる。この反射光を検出することでデジタルデータの記録再生を行う。
【０００３】
ところで近年、高い密度で記録された情報を再生するためにＰＲＭＬ技術が採用されている。ＰＲＭＬ技術については、例えば下記特許文献１等の文献にその技術内容が公開されているが、理解容易のために簡単に内容を説明すると以下のような技術である。
【０００４】
パーシャルレスポンス（ＰＲ）は、符号間干渉（隣り合って記録されているビットに対応する再生信号同士の干渉）を積極的に利用して、必要な信号帯域を圧縮しつつデータ再生を行う方法である。この時の符号間干渉の発生のさせかたによって更に複数種類クラスに分類できるが、例えばクラス１の場合、記録データ“１”に対して再生データが“１１”の２ビットデータとして再生され、後続の１ビットに対して符号間干渉を発生させる。また、ビタビ復号方式（ＭＬ）は、いわゆる最尤系列推定方式の一種であって、再生波形のもつ符号間干渉の規則を有効に利用し、複数時刻にわたる信号振幅の情報に基づいてデータ再生を行う。この処理を行うために、記録媒体から得られる再生波形に同期した同期クロックを生成し、このクロックによって再生波形自身をサンプルし振幅情報に変換する。その後適切な波形等化を行うことによって、あらかじめ定めたパーシャルレスポンスの応答波形に変換し、ビタビ復号部において過去と現在のサンプルデータを用い、最も確からしいデータ系列を再生データとして出力する。以上のパーシャルレスポンス方式とビタビ復号方式（最尤復号）を組み合わせる方式をＰＲＭＬ方式とよぶ。このＰＲＭＬ技術を実用化するためには、再生信号が目的のＰＲクラスの応答となるようにする高精度の適応等化技術およびこれを支える高精度のクロック再生技術を必要とする。
【０００５】
次にＰＲＭＬ技術で用いられるラン長制限符号について説明する。ＰＲＭＬ再生回路では、記録媒体から再生された信号自身から、これに同期したクロックを生成する。安定したクロックを生成するために、記録信号は予め定めた時間以内で極性が反転する必要がある。同時に、記録信号の最高周波数を下げるために予め定めた時間中では記録信号の極性が反転しないようにする。ここで、記録信号の極性が反転しない最大データ長を最大ラン長と呼び、極性が反転しない最小データ長を最小ラン長と呼ぶ。最大ラン長が８ビットで、最小ラン長が２ビットである変調規則を（１，７）ＲＬＬと呼び、最大ラン長が８ビットで、最小ラン長が３ビットである変調規則を（２，７）ＲＬＬと呼ぶ。光ディスクで用いられる代表的な変調・復調方式として（１，７）ＲＬＬやＥＦＭ  Ｐｌｕｓ（特許文献２参照）が挙げられる。
【０００６】
このようにＰＲＭＬ技術を導入した再生回路は従来のスライス型の再生回路と比較して再生性能の向上が見込まれる。特に近年になって青紫色レーザを用いて大容量を実現する光ディスク装置が提案されているが、その１つであるＨＤ  ＤＶＤではこのＰＲＭＬ技術を採用することによって線記録密度を上げ、更にデータ記録フォーマットにも工夫を加えて大容量を実現している。
【特許文献１】特開２００１−１９５８３０号公報
【特許文献２】米国特許第５，６９６，５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＲＭＬ信号処理回路はその構成の複雑さにより、従来のスライス回路と比較して回路規模が大きくなるため、動作中の消費電力をどう抑えるかが大きな技術的課題となっている。
【０００８】
そこで本発明では、消費電力が問題となるＰＲＭＬ信号処理回路において、各制御回路へのクロック供給を再生処理の動作状況に応じて適応的に制御することにより、省電力化を図ることを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の１実施例に係る光ディスク装置は、ＰＲＭＬ信号処理を用いて光ディスクに記録されたデータを復号する光ディスク装置であって、レーザ光を光ディスクに照射し、該光ディスクからの反射光を検出することで、再生信号を提供する光ピックアップと、前記光ピックアップから提供される前記再生信号のレベルをデジタル値に変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器に、変換用クロックを提供する電圧制御発振器と、前記アナログ／デジタル変換器から提供される再生信号の周波数と、前記変換用クロックの周波数との周波数誤差を検出する周波数検出器と、前記アナログ／デジタル変換器から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する位相比較器と、前記周波数検出器からの周波数誤差と、前記位相比較器からの位相誤差に基づいて、前記電圧制御発振器の発振周波数を制御するループフィルタと、前記アナログ／デジタル変換器から提供される前記再生信号を所望のＰＲ特性に波形等化する適応等化器と、前記適応等化器から提供される波形等化信号を最尤復号により再生データに変換する最尤復号器と、前記周波数誤差が指定誤差よりも大きい場合、少なくとも前記位相比較器、適応等化器及び最尤復号器へのクロックを停止するクロック供給制御回路と、を具備する。
【発明の効果】
【００１０】
ＨＤ  ＤＶＤ再生で必須となるＰＲＭＬ信号処理回路において、低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の具体的な実施例を図を用いて説明する。図１は、本発明に係るＰＲＭＬ信号処理回路の構成を示す図である。
【００１２】
符号１００は光ディスク媒体である。ＰＵＨ(Pick up Head)１０１は適切なレーザ光を光ディスク媒体に照射し、光ディスク媒体からの反射光を検出することで、再生信号を出力する。
【００１３】
ＰＵＨ１０１から出力された再生信号は、プリアンプ１０２に送られて信号増幅等の処理が施され、プリイコライザ１０３で事前の波形等化がなされ、振幅制御回路１０４で信号振幅の調整がなされ、アナログ／デジタル変換器(ＡＤＣ: Analog to Digital Converter)１０５で入力信号レベル値がデジタル値に変換される。
【００１４】
このときの変換クロックは、サンプリングタイミングが適切となるように、再生波形自体からクロックを抽出して生成される。すなわち、再生波形から周波数検出器１１３により再生波形と信号周波数との周波数誤差を検出し、また位相比較器１１２により、理想サンプリングタイミング（サンプリング位相）との位相誤差を検出し、ＡＤＣ１０５のサンプリングタイミングが制御される。これは、一般にＰＬＬ(Phase Locked Loop)と呼ばれる部分であり、周波数制御および位相制御ともに、同一のループフィルタ１１４によって制御がなされ、電圧制御発振器(ＶＣＯ: Voltage Controlled Oscillators)１１５により変換クロックが提供される。
【００１５】
ＡＤＣ１０５の出力再生信号はオフセット調整、アシンメトリ調整のデジタル波形整形がなされる。オフセット制御回路１０６は、ＡＤＣ１０５から入力される再生信号のオフセットがなくなるように入力信号を処理する。アシンメトリ制御回路１０７は、オフセット制御回路１０６から入力される再生信号のアシンメトリがなくなるように入力信号を処理する。デジタル波形整形がなされた再生信号は、予め定めたＰＲクラス、代表例としてはＰＲ（３４４３）の応答となるように、適応等化器１１８において波形等化が行われる。この時の等化特性が適切となるように適応学習処理を行う。これらの適応等化器と適応学習処理部の具体的な構成については、特開２００１−３４４９０３号公報他多数の文献にてその内容が開示されているが、後ほど更に説明する。
【００１６】
適応等化器１１８により、予め定めたＰＲクラスに波形等化された信号を、ビタビ復号器１１０において最尤列推定（ビタビ復号）を行うことによってバイナリデータが得られる。ここで、記録データ列はフレームと呼ばれる１１１６ｂｉｔ毎のデータとして記録される。同期復調回路１１１は各フレームの開始位置を表す２４ｂｉｔのバイナリデータ列（ＳＹＮＣコード）を検出し、後段の復調処理のための１２ｂｉｔ毎の同期信号を生成する。また同期復調回路１１１は、１２ｂｉｔ毎のバイナリデータを、予め定めた規則に従い８ｂｉｔの復調データへ復調し、更にエラー訂正回路（ＥＣＣ回路）１１９へ復調データを送信する。ＥＣＣ回路１１９ではディフェクトなどにより付加されたエラーをエラー訂正することでディスク上のデータ（訂正済みの復調データ）をユーザー側へ送る。
【００１７】
次に、適応等化器とその学習方法について図２を用いて説明する。図２は適応等化器１１８の詳細を示すブロック図であり、適応等化器１１８はＦＩＲフィルタ１０８、等化係数学習回路１０９から成る。遅延回路２１５、波形合成部２１６、加算器２１７は、ビタビ復号器１１０に含まれる処理回路であって等化誤差を生成する。
【００１８】
この図において、符号２０１，２０２は遅延回路であって、入力信号を１クロック遅延させて出力する。符号２０３，２０４，２０５は乗算回路であり、二つの入力値の積を出力する。符号２０６，２０７，２０８は加算回路であり、二つの入力値の和を出力する。図２では、三つの乗算器を用いる３ｔａｐのデジタルフィルタの例を示したが、乗算器の数が変化しても基本的な動作は同じであり、ここでは３ｔａｐの場合のみ説明する。
【００１９】
時刻ｋにおける適応等化器１１８の入力信号をｘ（ｋ），乗算器２０３，２０４，２０５に入力される乗数をそれぞれｃ１，  ｃ２，  ｃ３とすると、適応等化器１１８の出力Ｙ（ｋ）は以下の式で表現できる。
【００２０】
Ｙ（ｋ）  ＝  ｘ（ｋ）＊ｃ１  ＋ｘ（ｋ−１）＊ｃ２  ＋  ｘ（ｋ−２）＊ｃ３                                                  …  （１）
Ｙ（ｋ）に対してビタビ復号器１１０で得られるバイナリデータをＡ（ｋ）とする。目的とするＰＲのクラスを例えばＰＲ（３  ４  ４  ３）とし、Ａ（ｋ）が正しい再生データであるとすると、時刻ｋでの適応等化器１１８の本来の出力Ｚ（ｋ）は、以下の式となる。
【００２１】
Ｚ（ｋ）  ＝  ３＊Ａ（ｋ）  ＋４＊Ａ（ｋ−１）  ＋４＊Ａ（ｋ−２）  ＋３＊Ａ（ｋ−３）  −７                                    …  （２）
そこで、時刻ｋでの等化誤差  Ｅ（ｋ）を以下の式で定義する。
【００２２】
Ｅ（ｋ）  ＝  Ｙ（ｋ）  −  Ｚ（ｋ）                …  （３）
適応学習では以下の式に従い各乗算器の係数（等化係数）を更新する。
【００２３】
ｃ１（ｋ＋１）  ＝  ｃ１（ｋ）  −α＊ｘ（ｋ）＊Ｅ（ｋ）
…  （４）
ｃ２（ｋ＋１）  ＝  ｃ２（ｋ）  −α＊ｘ（ｋ−１）＊Ｅ（ｋ）
…  （５）
ｃ３（ｋ＋１）  ＝  ｃ３（ｋ）  −α＊ｘ（ｋ−２）＊Ｅ（ｋ）
…  （６）
（４）〜（６）式のαは、更新係数であり正の小さな値（例えば  ０．０１）を設定する。
【００２４】
上記の式（２）に示した処理を行うのが波形合成回路２１６である。このように波形合成回路２１６は、ビタビ復号器１１０で得られるバイナリデータ（１ビットデータ）から、ディスクにデータを記録した時の符号間干渉を想定し、理想的な再生信号波形を例えば１６進データ（４ビットデータ）として出力する。
【００２５】
遅延回路２１５は、加算回路２０８の出力Ｙ（ｋ）をビタビ復号回路１１０での処理時間相当の遅延を行い、加算回路２１７は上記の式（３）に示した処理を行う。係数更新回路２１２では、式（４）に示した演算を行い乗算器２０３の係数を更新する。更新結果は、レジスタ２０９に格納される。係数更新回路２１３では、式（５）に示した演算を行い乗算器２０４の係数を更新する。更新結果は、レジスタ２１０に格納される。係数更新回路２１４では、式（６）に示した演算を行い乗算器２０５の係数を更新する。更新結果は、レジスタ２１１に格納される。以上のようにして、適応等化器１１８の適応学習が行われる。
【００２６】
さて、以上動作説明したＰＲＭＬ信号処理回路内の各制御回路はＡＤＣ１０５のサンプリングクロックで動作する同期回路である。従来技術ではＰＲＭＬ信号処理回路へのクロックは、動作中は常に供給されているため、フリップフロップを多く含む回路構成では多くの電力を消費していた。しかしながら、動作状況においては全ての回路が動作する必要はない。従って本発明ではクロック供給を適応的に制御することで省電力化を実現している。動作状況に応じて各回路へのクロック供給を制御するのが、クロック供給制御回路１１７である。クロック供給制御回路１１７へは各制御回路の動作状況がわかる内部信号（周波数誤差、等化誤差など）が送信されており、クロック供給制御回路１１７はこの内部信号から動作状況を判断して、クロックの供給／停止を制御する。クロック供給制御回路１１７から各部へ供給されるＣＬＫｏｆｆ、ＣＬＫａｓｙｍ等のクロック信号は、全てＶＣＯ１１５により発生されたクロック又はそのクロックを分周したクロック信号であって、全てＶＣＯ１１５により発生されたクロックに同期している。
【００２７】
以下、各動作状況に応じたクロック供給方法を説明する。
【００２８】
（１）サンプリング周波数制御期間かつその周波数誤差値が指定周波数誤差値よりも大きい場合
周波数検出器１１３で検出する周波数誤差値はクロック供給制御回路１１７に送信されており、周波数誤差値が指定周波数誤差値よりも大きいサンプリング周波数制御期間中であった場合、クロック供給制御回路１１７は、位相比較器１１２のクロックＣＬＫｐｈの供給を停止し、ループフィルタへの足しこみを行わないようにする。尚、周波数検出器１１３における周波数の検出は、例えばＡＤＣ１０５から入力される信号中のＶＦＯ領域を用いて行われる。ＶＦＯ領域には単一周期の所定データが繰り返し記録されており、この所定データの例えば周期をクロックＣＬＫｆｒｑを用いて計測することにより、入力されたクロックＣＬＫｆｒｑの周波数を検出することができる。
【００２９】
指定周波数誤差値は位相制御のキャプチャレンジから算出する。周波数誤差値が指定周波数誤差値以上であったならば、位相制御で引き込めないと判断し、位相比較器へのクロックＣＬＫｐｈを停止して動作させない。
【００３０】
またこのような動作状況であれば、信号波形も正常な再生信号ではないため、波形整形回路であるオフセット制御回路１０６へのクロックＣＬＫｏｆｆ、アシンメトリ制御回路１０７へのクロックＣＬＫａｓｙｍ、ＦＩＲフィルタ１０８へのクロックＣＬＫｆｉｒ、等化係数学習回路１０９へのクロックＣＬＫｔａｐも停止する。また信号波形を復号／復調する必要がないので、ビタビ復号器１１０へのクロックＣＬＫｖｉｔ、同期復調部１１１へのクロックＣＬＫｓｙｎｃを停止する。更には、ＥＣＣ回路１１９へのシステムクロック供給を停止すればなおよい。
【００３１】
この動作状況におけるシーケンスを図３に示す。このような動作状況は、例えばトラックシークを行うときに必ず生じる。図３は制御開始周波数ｆ０から目的のチャネル周波数（目標周波数）ｆ１までのタイミングリカバリ動作（正しい変換クロックの生成）を時系列で示した図である。
【００３２】
目標の周波数ｆ１から十分離れた状態で位相制御を開始すると位相制御のドリフト現象が発生する可能性があるため、十分近くなる状態（ｆ１±△ｆ）までは周波数制御のみでＶＣＯを駆動させていく。つまり周波数検出器１１３とループフィルタ１１４以外の回路は、クロック供給制御回路１１７からのクロック供給を停止している期間である。その後、周波数検出器１１３からの周波数誤差値が指定周波数誤差値△ｆよりも小さくなったら、全ての回路へのクロック供給を開始し、位相制御によって目標周波数ｆ１に位相ロックさせる。
【００３３】
図３では、全回路へのクロック供給再開のタイミングは同時のように示されているが、各制御回路について再開タイミングを互いに遅延させてずらすのが有効である。なぜなら、同時に再開させた場合、各制御回路内のフリップフロップ内には期待されないデータが内部に残っている可能性があるため、制御にショックが生まれる可能性が高いからである。また適応等化器の学習条件は位相ロックしていることが前提であるため、位相制御が確立されるまで学習開始を遅延させたほうが学習動作が発散しなくてよい。これらの遅延量はＰＲＭＬ信号処理回路の構成によって決定する値である。
【００３４】
（２）ＡＤＣ１０５から周波数検出器１１３への経路上に波形整形回路が設けられている場合
本発明によるクロック供給方法が適用される信号処理回路は、図１で示したＰＲＭＬ信号処理回路に限定されるものではなく、例えば、図４に示すように波形整形回路（振幅制御回路、オフセット制御回路、アシンメトリ制御回路など）の出力信号を使用してタイミングリカバリ（周波数検出）を行うような構成の回路でもよい。図４の場合では、前記条件に関係なくオフセット制御回路１０６へのクロックは常に供給しておき、アシンメトリ制御回路１０７を含む以降の回路１０８〜１１２がクロック供給制御の対象となる。もちろん波形整形回路は図のものだけに限られたものではなく、振幅制御回路（ＡＧＣ回路）やイコライザなど波形整形するものは全て含む。すなわち、このようにアナログ／デジタル変換器１０５の出力信号に対して、各々目的の異なる波形整形を施す複数の波形整形回路が設けられている場合、クロック供給制御回路１１７は、上記周波数誤差が指定周波数誤差よりも大きい場合、複数の波形整形回路のうち、アナログ／デジタル変換器１０５から周波数検出器１１３までの信号経路に含まれない波形整形回路へのクロックを停止する。
【００３５】
（３）等化誤差値を加工して生成した評価指標値が、指定指標値ＤＩよりも小さくなった場合（信号品位が高い場合）
次に定常再生中の適応等化器１１８でのクロック供給制御を本発明の第２実施例として説明する。
【００３６】
適応等化器１１８は前述したように、等化誤差値をフィードバックすることで、入力信号をＰＲ特性に近づけ、ビタビ復号器１１０におけるエラー率を下げる効果を有する。適応等化器１１８は、特に周波数的なバラツキや、タンジェンシャルチルトなどの非線形歪みを補償することができる。しかしながら入力信号の信号品位が高く、等化誤差値の絶対値が小さい状態ならば、適応等化器１１８の等化係数値を更新する必要がなく、固定等化で出力させてもエラー率が大きく悪化することはない。
【００３７】
クロック供給制御回路１１７はビタビ復号器１１０から等化誤差値を得て、この等化誤差値を加工して生成した評価指標値が指定指標値ＤＩよりも小さくなった場合は、信号品位が高いと判断し、等化係数学習回路１０９へのクロックＣＬＫｔａｐを停止し、クロック停止直前の等化係数で固定等化を行う。この時、ＦＩＲフィルタ１０８へのクロックＣＬＫｆｉｒの供給は停止しない。
【００３８】
ここで評価指標値を、等化誤差値を２乗平均した値（以下、等化誤差２乗平均値）とした場合の具体的動作例を図５を用いて説明する。図５は、適応等化学習がスタートした後の等化誤差２乗平均値の推移を示した図である。図中の区間（Ａ）は、適応学習がスタートした直後の学習期間を示しており、この状態では等化誤差２乗平均値が指定指標値ＤＩよりも非常に悪い状態であり、等化係数学習回路１０９へのクロックＣＬＫｔａｐは常時供給している期間である。
【００３９】
次にある一定時間後の区間（Ｂ）においては、十分に適応等化がなされ、指定指標値ＤＩよりも等化誤差２乗平均値が小さくなったことからＣＬＫｔａｐの供給を停止し、区間（Ａ）における最後の状態の等化係数学習回路１０９の係数で固定等化される。回路的に言えばフリップフロップのクロックを停止してその出力を一定値に固定させる。
【００４０】
信号品位が高い状態であればクロック供給を停止したままでよいが、光ディスクの場合、記録面内での信号特性の違い、ディフェクトの有無などの複数の要因により、同一の等化係数を使用した場合に等化誤差値が悪化することがある。区間（Ｃ）はそれを示しており、等化誤差２乗平均値が指定指標値ＤＩよりも大きくなったら、クロックＣＬＫｔａｐの供給を再開し、再度学習を行い、等化誤差値を小さくするよう制御する。
【００４１】
同様に図６の構成のように、等化誤差値をフィードバックしてオフセット制御やアシンメトリ制御を行う構成の場合でも、指定指標値ＤＩによってクロック供給制御を行うことで省電力化することができる。もちろん、等化誤差値をフィードバックする他の波形整形回路を使う構成においても、この考えは適用される。
【００４２】
ここでは等化誤差値を加工した評価指標として等化誤差２乗平均値について説明したが、評価指標値はこれに限るものではなく、ＨＤ  ＤＶＤ規格で定義されているＳｂＥＲ(Simulated bit Error Rate)、ＰＲＳＮＲ(Partial Response Signal to Noise Ratio)やＰＲＭＬ信号処理方式で一般的な評価指標であるＳＡＭ(Sequence Amplitude Margin)も等化誤差値を加工した評価指標値であり、これらの値を用いてもよい（ただしＰＲＳＮＲのように評価指標値が大きくなるほど信号品位が高くなるものは、クロック供給の条件を反転させる必要がある）。
【００４３】
（４）定常再生状態の安定度をレベル判定し、そのレベルに基づいて周波数検出器へのクロック供給を制御する。
【００４４】
以下、本実施例を第３実施例として説明する。第３実施例では、定常再生状態（ＰＬＬがロックし、適応等化動作が正常）の安定度をレベル判定する安定再生判定器を更に追加し、その出力が、指定レベルより大きくなった（より安定して読めている）場合には、周波数検出器へのクロック供給を停止し、指定レベル以下になったら周波数検出器へのクロック供給を再開する。
【００４５】
図７に第３実施例の構成図を示す。
【００４６】
この図では定常再生状態の安定度をレベル判定するための安定再生判定器１１６が更に追加されている。この安定再生判定器１１６は、同期復調部１１１からのＳｙｎｃ検出結果から安定レベルを判定する。
【００４７】
以下この安定再生判定器１１６の動作について説明する。同期復調部１１１は１１１６ｂｉｔ毎に到来するＳｙｎｃコードが完全一致で検出された場合のみ、Ｓｙｎｃ完全検出パルスＳＤを生成して安定再生判定器１１６に送信する。安定再生判定器１１６はこのＳｙｎｃ完全検出パルスＳＤの連続性をチェックしており、連続的に続くほど再生動作が安定していると判断して判定レベルを上げていく。
【００４８】
途中で、信号品位が悪化した場合はＳｙｎｃコードが完全一致せず、Ｓｙｎｃ完全検出パルスＳＤの連続性が失われ安定レベルが低下する。また再生周波数がずれた場合においても１１１６ｂｉｔ間隔が途切れてしまうため、この場合も安定レベルが低下する。このようにして安定度を安定再生判定器１１６がレベル判定したら、これをクロック供給制御回路１１７へ送信する。
【００４９】
次にクロック供給制御回路１１７はこの安定レベルを指定レベルと比較し、指定レベルより大きくなったら、周波数検出器１１３へのクロックＣＬＫｆｒｑの供給を停止する。つまり安定動作している場合には周波数制御を行う必要がないため、これにより省電力化を図ることができる。そして安定レベルが指定レベルよりも小さくなった場合は、前記したように再生周波数がずれてしまった可能性があるため、周波数検出器へのクロックＣＬＫｆｒｑの供給を開始する。
【００５０】
この動作の様子を図８を用いて説明する。
【００５１】
この図はＳｙｎｃ完全検出パルスＳＤが連続４回続いた場合に１段レベルが上がり、最大レベルをレベル３とした安定再生判定器１１６の例を示し、指定レベル値をレベル１に設定した場合を示している。このため図８では、連続８回Ｓｙｎｃ完全検出パルスＳＤを検出した時点でレベル２となり、周波数検出器１１３へのクロックの供給を停止する。クロック供給停止後、更にＳｙｎｃ完全検出パルスＳＤの検出が続くためレベル３となり、安定再生動作を続けていく。
【００５２】
Ｓｙｎｃ完全検出パルスＳＤの未検出が１回でも発生したらレベルを１つ落とす設定とすると、信号品位の劣化などでｂｉｔ  ｅｒｒｏｒを起こし、Ｓｙｎｃ完全検出パルスＳＤを検出できなかった場合、安定レベルはレベル３からレベル２に落ちる。
【００５３】
図８では次のＳｙｎｃ位置でもＳｙｎｃ完全検出パルスＳＤを検出していないが、レベル１まで落ちる条件を４連続未検出とした場合には、レベル２のまま推移し、その後４回連続して検出すると再度レベル３まで上がる。
【００５４】
図８の最後の期間は、再生周波数や位相同期がずれたことで連続未検出が続く場合の例を示している。ここでは例えレベル３にいたとしても、連続未検出期間が４を超えた場合にはレベル１に落ちる設定とすると、ここで一気にレベル１に安定レベルが低下する。指定レベルがレベル１以下であるため、クロック供給制御回路１１７は周波数検出器１１３にクロックを再供給して、周波数制御への準備を開始する。更に未検出が続き、レベルゼロまで落ち、その状態が一定時間以上続いた場合には、周波数制御を開始して再引き込み動作を行うことでシステム復帰させる。
【００５５】
以上のように本発明は、消費電力が問題となるＰＲＭＬ信号処理回路において、クロック供給を回路の動作状況に応じて適応的に制御することにより、省電力化を図ることが可能となる。
【００５６】
以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明によるＰＲＭＬ信号処理回路に係る第１実施例の構成を示す図である。
【図２】適応等化器の構成を示すブロック図である。
【図３】前記第１実施例の動作を説明するための図である。
【図４】ＰＲＭＬ信号処理回路の前記第１実施例の変形例を示す図である。
【図５】本発明の第２実施例の動作を説明するための図である。
【図６】前記第２実施例に係るＰＲＭＬ信号処理回路の構成を示す図である。
【図７】本発明の第３実施例に係るＰＲＭＬ信号処理回路の構成を示す図である。
【図８】前記第３実施例の動作を説明するための図である。
【符号の説明】
【００５８】
１０１…光ピックアップ、１０５…アナログ／デジタル変換器、１１５…電圧制御発振器、２０１、２０２…遅延回路、２０３、２０４、２０５…乗算回路、２０６、２０７、２０８、２１７…加算回路、２０９、２１０、２１１…レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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