(57)【要約】【課題】回路の遅延時間演算方法及び遅延時間演算装置に関し、ＬＳＩ等を含む半導体集積回路の論理セルにおける演算素子ゲート部の遅延時間を演算するに際し、配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させることを目的とする。【解決手段】演算素子ゲート部Ｉと当該演算素子ゲート部に接続される単位配線群ｈ１〜ｈｎとを含む回路の演算素子ゲート部の遅延時間を演算するに際し、遅延時間判定演算式（１）のＶ（ｔ）値が所定の判定レベルとなった時点で遅延時間Ｔgateを決定し、その際に求められた演算素子ゲート部の可変抵抗値Ｒｄｘを、演算素子ゲート部の抵抗値Ｒｄに所定の補正係数を乗じて補正することで得られる補正後の可変抵抗値Ｒｄｘ’を用いて、遅延時間判定演算式（１）から遅延時間Ｔgate を演算するように構成される。【選択図】図１
2007035067.tif 000002
【特許請求の範囲】
【請求項１】
所定の演算素子ゲート部と前記演算素子ゲート部に接続される一つ又は複数個の単位配線群とを含む回路における当該演算素子ゲート部の遅延時間を演算するための回路の遅延時間演算方法において、
前記演算素子ゲート部の抵抗値をＲｄで表すと共に、前記単位配線群を含む回路をシングルパイ（π）モデルで等価的に表し、
前記単位配線群の等価抵抗の等価抵抗値をＲで表すと共に、当該等価抵抗値（Ｒ）の両端に接続される容量群をＣ１及びＣ２で表し、
前記演算素子ゲート部における遅延時間（ｔ）と前記演算素子ゲート部の出力電圧（Ｖ（ｔ））との関係を、前記演算素子ゲート部の抵抗値（Ｒｄ）と、前記単位配線群をシングルパイ（π）モデルで等価的に表した場合における前記単位配線群の等価抵抗の等価抵抗値（Ｒ）と、前記容量群（Ｃ１及びＣ２）との関数で表した所定の遅延時間判定演算式を用いて、前記単位配線の接続個数毎に前記演算素子ゲート部のそれぞれの遅延時間（Ｔgate) を決定するに際し、
前記遅延時間判定演算式により演算される出力電圧Ｖ（ｔ）の値が、予め定められた所定の判定レベルとなった時刻における前記演算素子ゲート部の可変抵抗値（Ｒｄｘ）を、前記演算素子ゲート部の抵抗値（Ｒｄ）に予め定められた係数を乗じて補正することで得られる補正後の抵抗値Ｒｄｘ’を求め、
さらに、前記補正後の可変抵抗値（Ｒｄｘ’）を用いて、前記遅延時間判定演算式から、前記演算素子ゲート部の遅延時間（Ｔgate) を演算して求めることを特徴とする回路の遅延時間演算方法。
【請求項２】
前記補正係数は、前記演算素子ゲート部に接続されている前記単位配線群の数に対応して、予め定められた値を有していることを特徴とする請求項１記載の回路の遅延時間演算方法。
【請求項３】
前記補正係数は、適宜の記憶手段に格納されていることを特徴とする請求項２記載の回路の遅延時間演算方法。
【請求項４】
前記補正係数は、前記記憶手段内において、前記演算素子ゲート部に接続されている前記単位配線群の数に対応して、予め定められた補正テーブルの形式で格納されていることを特徴とする請求項３記載の回路の遅延時間演算方法。
【請求項５】
前記補正テーブルは、ルックアップテーブルであることを特徴とする請求項４記載の回路の遅延時間演算方法。
【請求項６】
前記補正係数は、前記演算素子ゲート部が有している初期固有抵抗値（Ｒｄｏ）と、前記演算素子ゲート部の可変抵抗値（Ｒｄｘ）との関数として設定されるものであることを特徴とする請求項１から５のいずれか一項に記載の回路の遅延時間演算方法。
【請求項７】
前記演算素子ゲート部の可変抵抗値（Ｒｄｘ）は、当該演算素子ゲート部に接続されている前記単位配線群のそれぞれの個数に対応して予め定められたシミュレーションプログラムに従って個別に測定されるものであることを特徴とする請求項１記載の回路の遅延時間演算方法。
【請求項８】
所定の演算素子ゲート部と前記演算素子ゲート部に接続される一つ又は複数個の単位配線群とを含む回路における当該演算素子ゲート部の遅延時間を演算するための回路の遅延時間演算装置において、
前記演算素子ゲート部の抵抗値をＲｄで表すと共に、前記単位配線群を含む回路をシングルパイ（π）モデルで等価的に表し、
前記単位配線群の等価抵抗の等価抵抗値をＲで表すと共に、当該等価抵抗値（Ｒ）の両端に接続される容量群をＣ１及びＣ２で表し、
前記演算素子ゲート部における遅延時間（ｔ）と前記演算素子ゲート部の出力電圧（Ｖ（ｔ））との関係を、前記演算素子ゲート部の抵抗値（Ｒｄ）と、前記単位配線群をシングルパイ（π）モデルで等価的に表した場合における前記単位配線群の等価抵抗の等価抵抗値（Ｒ）と、前記容量群（Ｃ１及びＣ２）との関数で表した所定の遅延時間判定演算式を用いて、前記単位配線の接続個数毎に前記演算素子ゲート部のそれぞれの遅延時間（Ｔgate) を決定するに際し、
前記遅延時間判定演算式により出力電圧Ｖ（ｔ）の値を演算する出力電圧値演算手段と、
前記遅延時間判定演算式により演算される出力電圧Ｖ（ｔ）の値が、予め定められた所定の判定レベルとなったことを検出する識別手段と、
前記識別手段が、当該出力電圧Ｖ（ｔ）の値が、予め定められた所定の判定レベルに到達したことを識別した後、前記演算素子ゲート部の可変抵抗値（Ｒｄｘ）を演算する可変抵抗値演算手段と、
前記可変抵抗値（Ｒｄｘ）を、前記演算素子ゲート部の抵抗値Ｒｄに予め定められた係数を乗じて補正することで得られる補正後の可変抵抗値（Ｒｄｘ’）を求める補正可変抵抗値演算手段と、
前記補正可変抵抗値演算手段により得られた補正後の可変抵抗値（Ｒｄｘ’）を用いて、前記遅延時間判定演算式から、当該演算素子ゲート部の遅延時間（Ｔgate) を演算する遅延時間演算手段とを備えることを特徴とする回路の遅延時間演算装置。
【請求項９】
前記補正係数を記憶しておく補正係数記憶手段が、さらに設けられていることを特徴とする請求項８記載の回路の遅延時間演算装置。
【請求項１０】
前記補正係数記憶手段は、前記演算素子ゲート部に接続されている前記単位配線群の数に対応して、予め定められた値がそれぞれ記憶されている補正テーブルを有することを特徴とする請求項９記載の回路の遅延時間演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の遅延時間演算方法及び遅延時間演算装置に関するものであって、特に詳しくは、所定の演算素子ゲート部に於けるゲート遅延の飽和現象を考慮しながら当該演算素子ゲート部の正確な遅延時間を演算することが出来る回路の遅延時間演算方法及び遅延時間演算装置に関するものである。
【背景技術】
【０００２】
論理回路が複数個集積されたＬＳＩ等の半導体集積回路は、近年の微細化技術の発達により、より大規模化、より高速化の一途を辿っている。
このように、半導体集積回路のシステムの高速化、微細化が進むにつれてその構成要素であるＬＳＩチップ間のタイミングの制御が重要となって来ると共に、そのタイミング制御に厳しい精度が要求されて来ている。
【０００３】
したがって、例えば一つ一つのＬＳＩを設計するに際して、マスク工程に入る以前の段階で、精度の良い論理シミュレータを用いてそのタイミングに関する検証を行う必要が生じている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、当該半導体集積回路に於いて使用される単位論理セルの構成は、等価的には、図４に示す様に、演算素子ゲート部Ｉと当該演算素子ゲート部Ｉに、複数個の寄生容量を含む単位配線群ｈ１〜ｈｎが、直列的或いは一部分岐状に互いに接続されて構成された線路部Ｈとで構成されているものとして表現される。
【０００５】
そして、かかる構成からなる単位論理セルに於ける演算素子ゲート部の遅延時間は、例えば入力スルーレート（slew rate)、配線抵抗、線路による遅延差、温度、電源電圧、プロセス等の設定環境条件等に複雑に影響される為、精度の良いシミュレーションを行う事が困難になりつつある。
上記した様に、近年の配線微細化技術の進歩及びＬＳＩチップの大規模化により、当該演算素子ゲート部に接続されている線路部Ｈの配線抵抗の影響が大きくなり、無視出来ないレベルにまで到達している。
【０００６】
つまり、配線部の遅延時間は、一般的には抵抗と容量にそれぞれ比例するものであるので、配線の微細化により、ＬＳＩチップ内部の配線幅が小さくなると、配線の単位長さ当たりの抵抗が大きくなりその結果、遅延時間が長くなる。
一方、配線の微細化技術の進歩に伴って、演算素子ゲート部に於けるＬＳＩチップが小さくなるので、遅延時間が高速化され、それによって配線遅延の占める割合も大きくなり、配線部の遅延時間の影響が大きく現れてくる。
【０００７】
又、ＬＳＩチップサイズの大規模化により、ＬＳＩの内部の配線長が長くなるので、配線抵抗も大きくなり、且つ配線容量も大きくなる。
更に、近年では、半導体集積回路を高周波駆動させる事が一般的になってきているので、当該半導体集積回路を製作するに際しては、正確な遅延時間を求める事が必要となり、したがって精度の良い論理シミュレータを開発する必要が生じている。
【０００８】
ここで、上記した等価回路で表される論理セルに於ける配線抵抗を考慮した遅延時間の求め方の例を簡単に説明するならば、図４に於いて、当該演算素子ゲート部Ｉの遅延時間をＴgate、当該線路部Ｈの総合的遅延時間をＴline  とすると、当該論理セルの総合遅延時間ＴＰＤは、
ＴＰＤ＝  Ｔgate  ＋  Ｔline
として表される。
【０００９】
ここで、上記の演算素子ゲート部Ｉの遅延時間Ｔgateは、配線抵抗、他の入力ピンのコンディション、入力スルーレート（slew rate)等の影響を受けるが、後述する様に、演算素子ゲート部Ｉの遅延時間は、配線抵抗の影響を受けて、飽和現象を示すものである。
つまり、演算素子ゲート部Ｉの遅延時間は、そのゲート部の出力端に接続されている単位配線部の配線長がある程度長くなると飽和してそれ以上増加しなくなるという現象を示す。
【００１０】
図５は、図４に例示される様な論理セル部に於ける演算素子ゲート部Ｉの配線負荷による増分Ｔout を、単位配線部の接続個数により当該配線長を変化させた場合の変化として表したものである。
尚、図５に於ける縦軸及び横軸とも対数スケールとなっている。
図５に於いて、グラフ（１）及び（２）は、従来に於いて、上記した微細化が行われていない状態の演算素子ゲート部の負荷による増分Ｔout を示すものであり、グラフ（１）は、負荷が容量のみであり且つ当該演算素子ゲートのインピーダンスが大きく、低速度で駆動させた場合を示しているが、この場合には、負荷による増分Ｔout は略直線的に増加しており、全体の配線負荷による増分Ｔout は大きくなっている。
【００１１】
又、グラフ（２）は、負荷を容量と抵抗で構成させたものであって、配線長が長くなると配線負荷による増分Ｔout は多少減少してくるが、実用上では、（１）の場合と実質的な相違は無いと考えられる。
又グラフ（６）は、従来に於いて、上記した微細化が行われていない状態に於ける配線抵抗の増加による配線遅延Ｔlineを示すものであり、配線抵抗も小さいことから、配線負荷によるＴlineは、略対数スケールで直線的に急激に上昇しているが、全体的な配線負荷によるＴlineのレベルは低く、したがって演算素子ゲート部Ｉの遅延時間に与える配線抵抗の負荷による配線遅延の影響は少ない。
【００１２】
つまり、従来に於いては、容量を中心として遅延時間が行われており、これを抵抗＋容量に置き換えても実質的には相違は無かった。
これに対し、グラフ（３）及び（４）は、上記の様な微細化技術を適用した論理セルに於ける演算素子ゲート部Ｉの遅延時間を求めるものであり、グラフ（３）は負荷が容量のみであり、且つ当該演算素子ゲートのインピーダンスが小さく、高速度で駆動させた場合を示しているが、この場合には、負荷による増分Ｔout は、グラフ（１）に比べてそのレベルは小さくなっているが、略直線的に増加している。
【００１３】
又、グラフ（４）は、負荷を容量と抵抗で構成させたものであって、且つ当該演算素子ゲートのインピーダンスが小さく、高速度で駆動させた場合を示しているが配線長が増加するに従って、該演算素子ゲート部Ｉの配線負荷による増分Ｔout は一定値以上には増加せず、飽和している事が判る。
又グラフ（５）は、従来に於いて、上記の様な微細化技術を適用した論理セルに於ける演算素子ゲート部Ｉの遅延時間に関して、配線抵抗の増加による配線遅延Ｔlineを示すものであり、配線抵抗が大きいことから、配線負荷によるＴlineは、略対数スケース上で直線的に急激に上昇して且つ、全体的な配線負荷によるＴlineの遅延時間も大きく、したがって演算素子ゲート部Ｉの遅延時間に与える配線抵抗の負荷によるＴlineの影響は大きくなる。
【００１４】
つまり、微細化技術が適用されたＬＳＩ等の半導体集積回路に於いては、当該演算素子ゲート部Ｉの負荷による増分Ｔout は、容量だけでは評価する事が出来ない状態となり、正確な遅延時間を演算する事が不可能となって来ている事が理解される。
本発明の目的は、上記した従来技術の欠点を改良し、ＬＳＩ等を含む半導体集積回路の論理セルに於ける演算素子ゲート部の遅延時間を、上記した配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させる為の、回路の遅延時間演算方法及び遅延時間演算装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。即ち、所定の演算素子ゲート部と一つ又は複数個の単位配線又は単位配線群とから構成されている回路に於ける当該演算素子ゲート部の遅延時間を演算するに際し、当該演算素子ゲート部の抵抗値をＲｄ、当該単位配線群で構成されている回路構成を、シングルパイ（π）モデルで等価的に表し、当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び当該等価抵抗値Ｒの両端に接続される容量群をＣ１及びＣ２と表すと共に、当該演算素子ゲート部に於ける遅延時間ｔと当該演算素子ゲート部の出力電圧Ｖ（ｔ）との関係を、当該演算素子ゲート部の抵抗値Ｒｄ、当該単位配線群をシングルパイ（π）モデルで等価的に表した場合に於ける当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２との関数で表した所定の遅延時間判定演算式を用いて、当該単位配線の接続個数毎に当該演算素子ゲート部のそれぞれの遅延時間（Ｔgate) を測定するに当たり、当該遅延時間判定演算式により求められるＶ（ｔ）値が、予め定められた所定の判定レベルとなった時刻に於ける、当該所定の数の単位配線群を有する演算素子ゲート部の可変抵抗値Ｒｄｘを、当該演算素子ゲート部の抵抗値Ｒｄに予め定められた補正係数を乗じて補正する事により修正抵抗値Ｒｄｘ’を求めた後、当該抵抗値Ｒｄｘ’を用いて、前記遅延時間判定演算式から、当該演算素子ゲート部の遅延時間（Ｔgate) を演算して求める回路の遅延時間演算方法であり、又、所定の演算素子ゲート部と一つ又は複数個の単位配線又は単位配線群とから構成されている回路に於ける当該演算素子ゲート部の遅延時間を演算するに際し、当該演算素子ゲート部の抵抗値をＲｄ、当該単位配線群で構成されている回路構成を、シングルパイ（π）モデルで等価的に表し、当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び当該等価抵抗値Ｒの両端に接続される容量群をＣ１及びＣ２と表すと共に、当該演算素子ゲート部に於ける遅延時間ｔと当該演算素子ゲート部の出力電圧Ｖ（ｔ）との関係を、当該演算素子ゲート部の抵抗値Ｒｄ、当該単位配線群をシングルパイ（π）モデルで等価的に表した場合に於ける当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２との関数で表した所定の遅延時間判定演算式を用いて、当該単位配線の接続個数毎に当該演算素子ゲート部のそれぞれの遅延時間（Ｔgate) を測定するに当たり、当該遅延時間判定演算式によりＶ（ｔ）値を演算するＶ（ｔ）値演算手段、当該遅延時間判定演算式に於けるＶ（ｔ）値が、予め定められた所定の判定レベルとなった事を検出する識別手段、当該識別手段が、当該Ｖ（ｔ）値が、予め定められた所定の判定レベルに到達した事を識別した後、当該所定の数の単位配線群を有する演算素子ゲート部の可変抵抗値Ｒｄｘを演算する可変抵抗値演算手段、当該演算素子ゲート部の抵抗値Ｒｄに、予め定められた補正係数を乗じて補正する事により修正抵抗値Ｒｄｘ’を求める修正抵抗値演算手段、当該修正抵抗値演算手段により得られた修正抵抗値Ｒｄｘ’を用いて、前記遅延時間判定演算式から、当該演算素子ゲート部の遅延時間（Ｔgate) を演算する遅延時間演算手段、とから構成され���いる回路の遅延時間演算装置である。
【発明の効果】
【００１６】
本発明に係る回路の遅延時間演算方法及び遅延時間演算装置は、上記した様な技術構成を有しているので、従来、一般的に使用されている演算素子ゲート部の遅延時間の演算に於いて、演算素子ゲート部の抵抗を配線長に応じて予め設定されている共通の係数を用いて補正する様に構成したものであるので、当該補正用の係数を一度、適宜のシミュレーションにより演算して求めておく事によって、異なる種類の論理セルに対しても、当該演算素子ゲート部の配線長に基づく飽和効果を加味した正確な遅延時間を演算する事が可能となり、その結果、高精度の遅延時間管理に基づく高性能の半導体集積回路を製造する事が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係る回路の遅延時間演算方法及び遅延時間演算装置の具体的な構成を図面を参照しながら詳細に説明する。
先ず、本発明に於いては、図４に示される論理セルの等価回路を図６に示す様な等価回路図に変形して遅延時間を演算することとする。
【００１８】
つまり、図４に於ける演算素子ゲート部Ｉ’は、抵抗Ｒｄとして表され、又該演算素子ゲート部Ｉに接続されている、複数個の単位配線ｈ１〜ｈｎが直列的或いは互いに分岐部を形成しながら相互に接続されている線路部Ｈ’は抵抗Ｒ、容量Ｃ１、Ｃ２、抵抗Ｇ及びダイオードＤが図示の様に接続された等価回路を構成するものとする。
【００１９】
ここで、線路部Ｈ’を構成する抵抗Ｒと２つの容量Ｃ１、Ｃ２で形成される等価回路部をシングルパイ（π）モデル部と称している。
かかる図６に示される論理セル部に所定の信号波形であるステップ波形が入力信号として入力された場合、当該演算素子ゲート部Ｉ’の遅延時間ｔは、図６のノード部Ｎの出力電圧Ｖ(t) との関係を規定した以下に示す遅延時間判定演算式（〔数１〕の演算式（１））を用いて演算するものである。
【００２０】
【数１】
2007035067.tif 000003
【００２１】
尚、上記〔数１〕の演算式（１）の中で、α１、α２は定数である。
上記式１の於ける出力電圧Ｖ(t)の値が、所定の出力判定レベルとなる時間を解析的に解く事によって、上記した飽和効果を加味した当該演算素子ゲート部Ｉの抵抗値Ｒｄｘを適正に決定し、遅延時間ｔを正確に求める事が出来る。
本発明に於いては、かかる出力電圧Ｖ(t) の出力判定レベルとしては、例えば１／２Ｖ（ｔ）に設定することが出来る。
【００２２】
ここで、上記した図６に示される様な等価回路による論理セルモデルの妥当性を確認する為、図７及び図８に示す様な検討を行った。
即ち、図７（Ａ）に示す様に、当該論理セルの演算素子ゲート部Ｉを実際の演算素子ゲート部そのものを使用した場合と、図７（Ｂ）に示す様に、当該論理セルの演算素子ゲート部Ｉを抵抗Ｒｄで置換した場合に於いて、同一の波形を有する入力信号を両回路に入力したその演算素子ゲート部Ｉの出力電圧を図中ａ点で測定したものである。
【００２３】
尚、図７（Ａ）及び図７（Ｂ）とも、当該論理セルの線路部Ｈについては、図２に示す様な等価回路を用いて演算した。
その結果を図８に示す。
図８は、上記両回路の演算素子ゲート部Ｉに於ける遅延時間Ｔout (ns)  と配線長(mm)との関係を示すグラフであり、グラフ１は、図７（Ｂ）に於ける抵抗Ｒｄを６５８Ωとした場合の遅延時間Ｔout の変化を示し、又グラフ２は、図７（Ａ）に於ける演算素子ゲート部Ｉをインバータ（Ｖ１Ｎ）とした場合の遅延時間Ｔout の変化を示したものである。
【００２４】
図８から理解される様に、実際の演算素子ゲート部を使用した場合の遅延時間と当該演算素子ゲート部を抵抗Ｒｄに置き換えた場合の遅延時間とは、異なった値を示し、配線長が長くなる程、その誤差が大きくなる傾向がある事が判る。
表１は、上記誤差を配線長の変化に従って求めた表である。
【００２５】
【表１】
2007035067.tif 000004
【００２６】
したがって、上記抵抗Ｒｄは、配線長によって変化する関数と見られる事から、上記演算素子ゲート部の遅延時間を正確に求める場合には、単に一個の抵抗Ｒｄを置換するだけでは演算素子ゲート部の遅延動作を近似させる事は困難である事が判る。
続いて、上記した誤差の原因を更に追求する為、図９〜図１３に示す様なシミュレーションを行った。
【００２７】
即ち、図７（Ａ）および図７（Ｂ）に於ける線路部Ｈを一つの可変容量と置換させ、その容量を変化させながら、同一の波形を有する入力信号を両回路に入力した、その演算素子ゲート部Ｉの出力電圧Ｖ（ｔ）を図中ａ点で測定した。
その結果を経過時間Ｔime (ns)との関係でグラフ化したものを図１０及び図１１に示す。
【００２８】
図１０は、出力電圧Ｖ（ｔ）が、上昇する場合の波形であり、実線１は、図９（Ｂ）に於いて抵抗Ｒｄを１３８８Ωに設定した場合のグラフであり、点線２は、図９（Ａ）における演算素子ゲート部ＩをＣＭＯＳインバータ（Ｖ１Ｎ）とした場合のグラフであり、それぞれ容量を４段階に変化させて測定した場合の結果を示している。
【００２９】
図１０に示す各グラフから判断出来る様に、実際の演算素子ゲート部を用いた場合と、上記の様に当該演算素子ゲート部を抵抗Ｒｄで置換した場合との出力電圧波形には、違いが存在する事が判明する。
つまり、当該演算素子ゲート部を抵抗Ｒｄで置換した場合に於ける出力電圧波形１は、実際の演算素子ゲート部を用いて測定した出力電圧波形２よりも傾斜が鈍く、したがって、駆動速度も遅くなるので、当該演算素子ゲート部に接続されている負荷配線の等価容量が実際の演算素子ゲート部を用いた場合に比べて大きく見える事になり、したがって遅延時間も長くなるが、実際の演算素子ゲート部を用いて測定した出力電圧波形２に於いては、当該グラフの傾斜は大きくなっており、その結果、駆動速度は速くなるので、当該演算素子ゲート部に接続されている負荷配線の等価容量が、抵抗を用いた場合よりも小さく見える事になり、したがって遅延時間も短くなる。
然しながら、図１０から判る様に、当該シミュレーションに於ける出力電圧値Ｖ（ｔ）が１／２Ｖ（ｔ）となる時間Time (ns) は、両グラフとも一致しており、又その傾向は、容量を変化させた場合でも同一となっていることから、当該出力電圧値Ｖ（ｔ）が１／２Ｖ（ｔ）となる状態を遅延時間と判断する場合には、両者略同一の値を示している事から、当該演算素子ゲート部に於ける遅延時間の演算に際して容量負荷のみの場合には、当該演算素子ゲート部を抵抗Ｒｄで置換しても問題ない事が判る。
【００３０】
かかる状況は、図１０に於いて行ったシミュレーションに於いて使用されたものと同一の回路構成を用い、出力電圧波形を降下させる場合の例について同一の測定を行った結果を図１１に示したが、図１０と同一の結果が得られている。
上記の検討から、演算素子ゲート部の遅延時間を演算するに際し、飽和効果の影響を反映させ正確な遅延時間を演算する場合に、演算素子ゲート部を抵抗に置換して求められる事が理解されるが、図１０及び図１１から明らかな様に、抵抗値及び容量値によってかなり変動がある事が判るので、当該論理セルに使用されている演算素子ゲート部の種類により抵抗値も変化させる必要がある。
【００３１】
その為、使用される演算素子ゲート部の抵抗値を、予め定められた所定の補正係数により補正する事により、当該演算素子ゲート部の種類に係わりなく、普遍的に演算素子ゲート部の遅延時間を演算処理を可能にする事も出来る。
そこで先ず、本発明に於ける演算素子ゲート部Ｉ’の遅延時間Ｔgateを演算すると共に、当該論理セルに於いて使用される演算素子ゲート部Ｉ’が置換される抵抗Ｒｄの初期抵抗値Ｒｄｏを求める必要がある。
【００３２】
そこで、本発明に於ける演算素子ゲート部Ｉ’の遅延時間Ｔgateを求める為、所定のシミュレーションを行って、遅延時間Ｔgateを測定すると共に、当該遅延時間Ｔgateから、当該演算素子ゲート部Ｉ’が固有に持っている遅延時間Ｔ０を減算して、当該演算素子ゲート部Ｉ’の配線負荷による増分Ｔout を以下の式により求めるものである。
【００３３】
Ｔout ＝Ｔgate−Ｔ0
一方、本発明に於いて、当該グラフの傾斜値ＫＣＬを求める場合には、例えば図９（Ａ）に示される様な等価回路に於いて容量を変化させる事によって、演算で求める事になる。
つまり、本具体例に於いては、グラフの傾斜値ＫＣＬを求める場合には、配線長を変化させるものではなく、容量値を変化させる事により求めるものである。
【００３４】
そして、該ＫＣＬ値を対数値ｌｎ２で除算する事により当該演算素子ゲート部Ｉ’の初期抵抗値Ｒｄｏを求めるものである。
Ｒｄｏ  ＝  ＫＣＬ／ｌｎ２
次に、当該シミュレーションの結果から、当該演算素子ゲート部Ｉ’の配線負荷による増分Ｔout が求められているので、当該増分Ｔout を、前記した遅延時間判定演算式（１）のｔの値に代入し、出力電圧値Ｖ（ｔ）が、１／２Ｖ（ｔ）となる時点に於ける抵抗値Ｒｄを演算により求め、その値を可変抵抗値Ｒｄｘとする。
【００３５】
当該抵抗値Ｒｄｘは、使用されている演算素子ゲート部の種類、形状、回路構成によりそれぞれ異なるので、可変抵抗値と称する。
本発明に於いては、かかる可変抵抗値Ｒｄｘを、複数種の互いに異なる構成、機能を有する演算素子ゲート部について測定し、その結果を図１２に示す。
つまり、図１２は、それぞれの演算素子ゲート部Ｉに付いて測定した可変抵抗値Ｒｄｘに付いて、図６に示される線路抵抗の等価回路に示される抵抗Ｒと前記初期抵抗値Ｒｄｏとの比Ｒ／Ｒｄｏをパラメータとして表示したグラフであり、図中、グラフＶ１Ｎ（ｄｎ）、グラフＶ１Ｎ（ｕｐ）は、１入力インバータで出力波形が降下する回路と上昇する回路の可変抵抗値Ｒｄｘをそれぞれ示すものであり、又グラフＲ４Ｎ（ｄｎ）、グラフＲ４Ｎ（ｕｐ）は、４入力ＮＯＲ回路で出力波形が降下する回路と上昇する回路の可変抵抗値Ｒｄｘをそれぞれ示すものである。
【００３６】
又、グラフＮ４Ｎ（ｄｎ）、グラフＮ４Ｎ（ｕｐ）は、４入力ＮＡＮＤ回路で出力波形が降下する回路と上昇する回路の可変抵抗値Ｒｄｘをそれぞれ示すものであり、又グラフＶ２Ｂ（ｄｎ）、グラフＶ２Ｂ（ｕｐ）は、パワーインバータで出力波形が降下する回路と上昇する回路の可変抵抗値Ｒｄｘをそれぞれ示すものである。
【００３７】
更に、グラフＲ２Ｎ（ｄｎ）、グラフＲ２Ｎ（ｕｐ）は、２入力ＮＯＲ回路で出力波形が降下する回路と上昇する回路の可変抵抗値Ｒｄｘをそれぞれ示すものであり、又グラフＮ２Ｎ（ｄｎ）、グラフＮ３Ｎ（ｄｎ）は、２入力ＮＡＮＤ回路で出力波形が降下する回路と３入力ＮＡＮＤ回路で出力波形が降下する回路に於ける可変抵抗値Ｒｄｘをそれぞれ示すものである。
【００３８】
図１２から判る様に、各演算素子ゲート部の可変抵抗値Ｒｄｘは、互いに異なっており、このままのデータでは、各演算素子ゲート部毎に個別に遅延時間の演算を実行しなければならず、演算時間が長時間とならざるを得ないが、本発明に於いては、図１３に示す様に、前記した可変抵抗値Ｒｄｘを前記した初期抵抗値Ｒｄｏで除算して得られる比を導入する事により、上記した全ての演算素子ゲート部に於けるＲｄｘ／Ｒｄｏ＝ＫＲｄは、上記したパラメータＲ／Ｒｄｏに対して略同一の値を示す事が判った。
【００３９】
つまり、本発明に於いては、上記したパラメータＲ／Ｒｄｏ（以下第１の係数と言う）と可変抵抗値Ｒｄｘと初期抵抗値Ｒｄｏとの比であるＲｄｘ／Ｒｄｏ＝ＫＲｄ（以下第２の係数と言う）とは、所定の関係によって変化する事が判る。
即ち、本発明に於ける遅延時間の演算に於いては、当該各演算素子ゲート部の可変抵抗値Ｒｄｘは、所定の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の倍率として変化するので、その関係を模式的に図１４に示す。
【００４０】
つまり、本発明に係る第２の係数ＫＲｄは、第１の係数Ｒ／Ｒｄｏの変化に従って、図示の様なグラフで変化するものである。
したがって、今遅延時間を測定しようとする演算素子ゲート部に於ける抵抗をＲｄとすると、その抵抗値Ｒｄに上記した第２の係数ＫＲｄを補正値として乗算する事により、当該演算素子ゲート部の補正抵抗値（可変抵抗値Ｒｄｘの補正値）Ｒｄｘ’を求める事ができ、かかる補正抵抗値Ｒｄｘ’を用いて、正確な当該演算素子ゲート部の遅延時間を求める事が可能となる。
【００４１】
即ち、各セルの抵抗Ｒｄは、それぞれのセル毎に異なっており、又各セルの可変抵抗値Ｒｄｘもそれぞれのセル毎で異なっている。
その為、可変抵抗値ＲｄｘとパラメータＲ／Ｒｄｏとの関係を示すテーブルを各セル毎に作成しておく必要があるが、上記した様に、各セルの可変抵抗値ＲｄｘとパラメータＲ／Ｒｄｏとの関係は、各セルで同一であるので、かかる関係を示すテーブルを一つ用意しておけば、各セルの可変抵抗値Ｒｄｘを容易に算出する事が出来るのである。
【００４２】
以下に、上記した本発明に係る回路の遅延時間演算方法及びその演算装置の具体的手順及び構成の例を図面を参照しながら説明する。
即ち、本発明に係る回路の遅延時間演算方法の一具体例に於ける演算手順を示すと、図６に示される様な、所定の演算素子ゲート部Ｉ’と一つ又は複数個の単位配線又は単位配線群ｈ１〜ｈｎとから構成されている線路部Ｈ’とで構成された回路に於ける当該演算素子ゲート部Ｉ’の遅延時間ｔを、前記した遅延時間判定演算式（１）を用いて演算するに際し、当該演算素子ゲート部Ｉ’の抵抗値をＲｄ、当該単位配線群ｈ１〜ｈｎが直列的或いは分岐状に配列されている回路構成Ｈ’を、図６のＰで示される様なシングルパイ（π）モデルで等価的に表した場合、当該単位配線群ｈ１〜ｈｎの総抵抗値の等価抵抗値Ｒ、及び当該等価抵抗値Ｒの両端に接続される容量群をＣ１及びＣ２と表すと共に、かかる各値を前記の遅延時間判定演算式（１）に代入して、当該演算素子ゲート部のそれぞれの遅延時間（Ｔgate) を測定するものであり、その際に当該遅延時間判定演算式により求められるＶ（ｔ）値が、予め定められた所定の判定レベルとなった時点に於ける、当該演算素子ゲート部Ｉ’の可変抵抗値Ｒｄｘを、当該演算素子ゲート部の抵抗値Ｒｄに、予め定められた補正係数ＫＲｄを乗じて補正する事により当該演算素子ゲート部の修正抵抗値Ｒｄｘ’を求めた後、当該抵抗値Ｒｄｘ’を用いて、同一若しくは異なる演算素子ゲート部Ｉ’に於ける遅延時間Ｔgateを、前記遅延時間判定演算式（１）から、演算して求める回路の遅延時間演算方法である。
【００４３】
したがって、本発明に於いて使用される当該補正係数ＫＲｄは、当該演算素子ゲート部Ｉに接続されている単位配線群ｈ１〜ｈｎの数に対応して、予め定められた値を有している事が望ましい。
更に、本発明に於いて使用される当該補正係数ＫＲｄは、適宜の記憶手段に格納されており、又当該補正係数ＫＲｄは、適宜の記憶手段内に於いて、当該演算素子ゲート部に接続されている単位配線群の数に対応して、補正テーブルの形式、例えばルックアップテーブル等の形式によって格納されている事が好ましい。
【００４４】
更に、本発明に係る当該補正係数ＫＲｄは、例えば前記した様に、当該演算素子ゲート部Ｉが有している固有抵抗Ｒｄｏと、前記した当該演算素子ゲート部Ｉ’の可変抵抗値Ｒｄｘとの関数として設定されるものである。
又、本発明に係る当該演算素子ゲート部Ｉ’の可変抵抗値Ｒｄｘは、当該演算素子ゲート部Ｉ’に接続されている所定の数の単位配線群ｈ１〜ｈｎのそれぞれの個数に対応して、予め定められたシミュレーションプログラムに従って個別に測定されるものである。
【００４５】
本発明に於ける上記回路の遅延時間演算方法の具体的な手順の一例を図１のフローチャートに従って説明する。
先ず、図１（Ａ）は、本発明に於ける上記した補正テーブルを作成する為のフロー（ライブラリ作成フロー）を示すフローチャートであって、
所定の演算素子ゲート部Ｉ’を選択する工程、（ステップ（Ｓ１））
該演算素子ゲート部１’に接続されている単位配線の数を計数する工程、（ステップ（Ｓ２））
当該各単位配線が複数個接続された線路に於ける配線負荷容量を等価的に表した前記シングルパイ（π）モデルに於ける、該演算素子ゲート部に遠い方の容量を第１容量Ｃ１とし、又該演算素子ゲート部に近い方の容量を第２容量Ｃ２とし、それぞれの容量を、当該路線の総容量をＣtotal とした場合に、Ｃ１＝５／６Ｃtotal 、及びＣ２＝１／６Ｃtotal と決定する工程、（ステップ（Ｓ３））
遅延時間ｔと当該演算素子ゲート部の出力電圧Ｖ（ｔ）との関係を、当該演算素子ゲート部の抵抗値Ｒｄ、当該単位配線群をシングルパイ（π）モデルで等価的に表した場合に於ける当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２との関数で表した遅延時間判定演算式（１）を用いて、シミュレーションを実行し、当該単位配線の接続個数毎に当該演算素子ゲート部Ｉ’のそれぞれの遅延時間（Ｔgate) を測定する工程、（ステップ（Ｓ４））
次いで、各単位配線の接続個数毎に於ける当該演算素子ゲート部の遅延時間（Ｔgate) から、当該演算素子ゲート部の固有の遅延時間Ｔo を差し引いて、当該演算素子ゲート部に於ける負荷による遅延時間の増分Ｔout を求める工程、（ステップ（Ｓ５））
前記した様に、当該セル（演算素子ゲート部）の遅延時間Ｔgateと容量値ＣＬとの関係を求めて作成されたグラフの傾斜から、容量負荷依存係数ＫCLを求める工程、（ステップ（Ｓ６））
該各単位配線が複数個接続された線路Ｈ’に於ける前記等価抵抗Ｒを、当該線路の於いて配置されている各単位配線それぞれが持つ抵抗の総和値Ｒtotal より
Ｒ  ＝  １２／２５・Ｒtotal 
の関係式を用いて演算する工程、（ステップ（Ｓ７））
前記傾斜値ＫCL  を対数値ｌｎ２で除算して、当該演算素子ゲート部Ｉの初期固有抵抗値Ｒｄｏを演算する工程、  （ステップ（Ｓ８））
Ｒｄｏ  ＝  ＫＣＬ／  ｌｎ２
前記遅延時間判定演算式（１）に、前記で求めた当該演算素子ゲート部の遅延時間の増分Ｔout 、等価抵抗Ｒ、及び容量Ｃ１、Ｃ２を代入し、当該遅延時間判定演算式（１）中の出力電圧Ｖ（ｔ）の値が、予め定められた所定の判定レベル、例えば１／２Ｖ（ｔ）、となった時点でのＲｄを求め、これを線路長に依存して変化する当該演算素子ゲート部Ｉ’の可変抵抗値Ｒｄｘとする工程、（ステップ（Ｓ９））
上記ステップ（Ｓ７）及びステップ（Ｓ８）の各工程により得られた等価抵抗Ｒと固有抵抗Ｒｄｏを用いて、第１の係数Ｒ／Ｒｄｏの値を演算して求める工程、（ステップ（Ｓ１０））
上記工程により得られた可変抵抗値Ｒｄｘと固有抵抗Ｒｄｏを用いて、第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を演算して求める工程、（ステップ（Ｓ１１））
前記した第１の係数Ｒ／Ｒｄｏの値と第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値とを所定の記憶手段内に格納する工程、（ステップ（Ｓ１２））
を経て、補正テーブルが完成される。
【００４６】
次に、かくして完成された補正テーブルを使用して、実際に所定の演算素子ゲート部の遅延時間を計算する手順を図１（Ｂ）のフローチャートに従って説明する。
即ち、所定の演算素子部の遅延時間を計算する手順としては、例えば、任意に選択された任意の演算素子ゲート部と、該演算素子ゲート部に接続された一つ若しくは複数個の単位配線群からなる回路に対して、前記した各工程に従ってゲートの抵抗Ｒｄを演算し、且つ該第１の係数Ｒ／Ｒｄｏの値に対応する第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を、該記憶手段に格納されている情報から検出する工程、（ステップ（Ｓ１３））
前記工程により検出された第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を用いて、当該演算素子ゲート部の可変抵抗値Ｒｄｘ’を、
Ｒｄｘ’＝Ｒｄ×ＫＲｄ
を演算する事により求める工程、（ステップ（Ｓ１４））
前記工程により求められた当該演算素子ゲート部Ｉ’の可変抵抗値Ｒｄｘ’の値を、前記遅延時間判定演算式（１）に於ける、当該抵抗値Ｒｄに代入し、該遅延時間判定演算式（１）に於けるＶ（ｔ）値が、予め定められた所定の判定レベルとなった時点での時刻Ｔout を求める工程、（ステップ（Ｓ１５））
前記工程に於いて得られたＴout と、当該演算素子ゲート部が無負荷状態に於ける当該演算素子ゲート部の遅延時間Ｔ0 を用いて、当該演算素子ゲート部Ｉ’の遅延時間Ｔgateを、
Ｔgate  ＝Ｔout ＋  Ｔ0
により演算して求める工程、（ステップ（Ｓ１６））
から構成されている回路の遅延時間演算方法である。
【００４７】
本発明に於いて、上記シミュレーションを実行するに際しては、図２に示される遅延時間が測定される演算素子ゲート部Ｉは、Ｔsin ＝０の時、即ち入力がステップ波形の状態に於ける負荷依存性が直線に乗る様なものを採用すると良い。  又、上記シミュレーションを実行する場合には、前記した様に、図２に示す様に、線路部Ｈを構成する複数個の単位配線群ｈ１〜ｈｎのそれぞれを、順次接続した場合について、その遅延時間Ｔgateをそれぞれ測定し、表２に示す様な一覧表を作成する。
【００４８】
【表２】
2007035067.tif 000005
【００４９】
即ち、前記単位配線ｈ１を当該演算素子ゲート部Ｉに接続させた場合に於ける当該遅延時間Ｔgateの測定値を、ｗｉｒｅ長（配線長）１の欄に記載し、次に前記単位配線ｈ１とｈ２とを直列的或いは分岐状に当該演算素子ゲート部Ｉに接続させた場合に於ける当該遅延時間Ｔgateの測定値を、ｗｉｒｅ長３の欄に記載し、以下同様の方法により、遅延時間Ｔgateの測定値が飽和する迄、前記単位配線ｈ１〜ｈｎ迄の全ての単位配線群を直列的に当該演算素子ゲート部Ｉに接続させた場合に於ける当該遅延時間Ｔgateの測定値を、ｗｉｒｅ長ｎの欄に記載する。
【００５０】
その後、当該遅延時間Ｔgateの測定値から当該演算素子ゲート部Ｉの固有の遅延時間Ｔ０を差し引き、当該演算素子ゲート部Ｉの配線負荷による増分Ｔout を求め、該表２に於けるそれぞれの欄に記載する。
【００５１】
【表３】
2007035067.tif 000006
【００５２】
次いで、既に求められている当該線路Ｈに於ける等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２の値を前記遅延時間判定演算式（１）に代入して、前記と同様のシミュレーションを実行し、更に前記した方法で、当該演算素子ゲート部Ｉに於ける可変抵抗値Ｒｄｘをそれぞれに付いて演算し、その結果を等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２の値と共に、表３のそれぞれの欄に記載する。
【００５３】
その後、それぞれの欄に於いて、第１の係数であるＲ／Ｒｄｏの値と、第２の係数であるＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を演算により求めた後、その結果を記入して補正テーブルの作成を終了する。
そして、かかる補正テーブルのデータを、適宜の記憶手段に格納しておく。
次に、別の論理セルに於ける演算素子ゲート部Ｉの遅延時間ｔを演算する場合には、当該演算素子ゲート部Ｉの負荷が、容量負荷であるか否かに係わらず、当該演算素子ゲート部の特性に合う抵抗を使用する事が望ましい。
【００５４】
尚、かかる測定を実行するに際して、図６の等価回路に示されている抵抗Ｇは、当該演算素子ゲート部が、ＣＭＯＳの場合には、ゲートは絶縁されている為、電流は流れないので、抵抗Ｇは０として計算する事が出来る。
次いで、上記演算素子ゲート部について、前記した方法で、当該演算素子ゲート部の配線負荷による増分Ｔout を求め、その結果を遅延時間判定演算式（１）に代入して、Ｖ（ｔ）値が、例えば１／２Ｖ（ｔ）となる場合の当該演算素子ゲート部の抵抗値Ｒｄを解析して求めると共に、当該抵抗値Ｒｄに乗算すべき第２の係数ＫＲｄを第１の係数であるＲ／Ｒｄｏの値に基づいて記憶手段に格納されている前記補正テーブルから検出し、その係数ＫＲｄと前記抵抗値Ｒｄとから、次式により当該演算素子ゲート部の補正抵抗値Ｒｄｘ’を求めるものである。
【００５５】
Ｒｄｘ’＝  Ｒｄ  ×  ＫＲｄ
最後に、かかる演算素子ゲート部に関する補正された抵抗値Ｒｄｘ’を前記した遅延時間判定演算式（１）に於けるＲｄに代入し、Ｖ（ｔ）値が、例えば１／２Ｖ（ｔ）となる場合の遅延時間ｔを解析して求め、当該演算素子ゲート部の負荷による遅延の増分である遅延時間Ｔout とし、当該演算素子ゲート部の総遅延時間Ｔgateは、以下により求められる。
【００５６】
Ｔgate＝Ｔo  +  Ｔout
上記の回路の遅延時間演算方法を実現する為の回路の遅延時間演算装置としての具体例を図３に示す。
図３（Ａ）は、上記した様な補正テーブルを作成する為の操作を実現する為の装置の一例を示すものであり、又図３（Ｂ）は、図３（Ａ）により作成された補正テーブルを用いて、それぞれのセル毎に遅延時間を演算する為の装置の一例を示すものである。
【００５７】
即ち、図３（Ａ）には、所定の演算素子ゲート部と一つ又は複数個の単位配線又は単位配線群とから構成されている回路に於ける当該演算素子ゲート部の遅延時間を演算するに際し、当該演算素子ゲート部の抵抗値をＲｄ、当該単位配線群が直列的或いは分岐状に配列されている回路構成を、シングルパイ（π）モデルで等価的に表し、当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び当該等価抵抗値Ｒの両端に接続される容量群をＣ１及びＣ２と表すと共に、当該演算素子ゲート部に於ける遅延時間ｔと当該演算素子ゲート部の出力電圧Ｖ（ｔ）との関係を、当該演算素子ゲート部の抵抗値Ｒｄ、当該単位配線群をシングルパイ（π）モデルで等価的に表した場合に於ける当該単位配線群の総抵抗値の等価抵抗値Ｒ、及び容量群Ｃ１及びＣ２との関数で表した所定の遅延時間判定演算式を用いて、当該単位配線の接続個数毎に当該演算素子ゲート部Ｉのそれぞれの遅延時間（Ｔgate) を測定するに当たり、選択されたゲート部の基礎データを入力する為の入力手段９、当該入力手段に入力された各種の基礎データを使用し、当該遅延時間判定演算式（１）によりＶ（ｔ）値を演算するＶ（ｔ）値演算手段１０、当該遅延時間判定演算式に於けるＶ（ｔ）値が、予め定められた所定の判定レベルとなった事を検出する識別手段１１、当該識別手段１１が、当該Ｖ（ｔ）値が予め定められた所定の判定レベルに到達した事を識別した後、当該所定の数の単位配線群を有する演算素子ゲート部に於ける上記した各パラメータである、可変抵抗値Ｒｄｘ、第１の係数Ｒ／Ｒｄｏと、第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を演算する可変抵抗値演算手段１２、当該各可変抵抗値Ｒｄｘ、第１の係数Ｒ／Ｒｄｏと、第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）の値を記憶し、所定の補正テーブルを作成する補正係数記憶手段１５とから構成されているものである。
【００５８】
かかる装置の操作は、補正テーブルを作成する場合にのみ実行されるものである。
一方、図３（Ｂ）には、上記補正テーブルを使用して、各セル毎にそれぞれの遅延時間を演算する為の装置の一例が示されている。
つまり、図３（Ｂ）に於いて、前記したと同様の入力手段９、前記した補正係数記憶手段１５とに接続されており、該入力手段９に入力されている情報から、各セル毎に抵抗値Ｒｄを求め、当該抵抗値Ｒｄに、前記補正テーブルにより設定されている補正係数ＫＲｄを乗じて補正する事により修正抵抗値Ｒｄｘ’を求める修正抵抗値演算手段１３、当該修正抵抗値演算手段１３により得られた修正抵抗値Ｒｄｘ’を用いて、前記遅延時間判定演算式（１）から、当該演算素子ゲート部Ｉの遅延時間（Ｔgate) を演算する遅延時間演算手段１４、とから構成されている回路の遅延時間演算装置である。
【００５９】
つまり、図３（Ｂ）の装置は、所定の回路を構成するセルの数だけその演算操作が繰り返して実行されるものである。
又、当該補正係数記憶手段１５は、当該演算素子ゲート部Ｉに接続されている単位配線群の数に対応して、予め定められた値がそれぞれ記憶されている補正テーブル１６を構成している事が望ましい。
【００６０】
又、本発明に於ける回路の遅延時間演算装置に於いては、選択された演算素子ゲート部の前記した抵抗値Ｒ、容量値Ｃ１、Ｃ２、固有遅延時間ＴO 、及び固有抵抗値Ｒ0 等を適宜の記憶手段（図示せず）に記憶させる入力手段を設ける事も可能である。
更に、図３には記載されていないが、かかる回路の遅延時間演算装置を制御する為に、所定のシミュレーションプログラムを内蔵し、又前記遅延時間判定演算式（１）を内蔵するＲＯＭ及び当該ＲＯＭに接続され、且つ前記各手段を制御するＣＰＵからなる制御手段が設けられているものである。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明に係る回路の遅延時間演算方法の一具体例に於ける操作手順を説明するフローチャートであり、図１（Ａ）は、補正テーブルを作成する為の手順の一例を示すフローチャートであり、図１（Ｂ）は、補正テーブルを使用して各セルの遅延時間を演算する為の手順の一例を示すフローチャートである。
【図２】図２は、本発明に於ける回路の遅延時間演算方法を実行する際の当該論理セルの回路構成を等価的にモデル化した図である。
【図３】図３は、本発明に於ける回路の遅延時間演算装置の一具体例の構成を説明する図であり、図３（Ａ）は、補正テーブルを作成する装置の一例を示すブロックダイアグラムであり、図３（Ｂ）は、補正テーブルを使用して各セルの遅延時間を演算する為の装置の一例を示すブロックダイアグラムである。
【図４】図４は、遅延時間を測定する対象となる論理セルの構成例を示すブロックダイアグラムである。
【図５】図５は、従来に於ける論理セルの遅延時間の測定例を示すグラフである。
【図６】図６は、図４に於ける論理セルを等価的に表した回路図である。
【図７】図７（Ａ）及び図７（Ｂ）は、演算素子ゲート部Ｉ’を当該演算素子ゲート部そのものを使用して遅延時間を求めた場合と、当該演算素子ゲート部Ｉ’を抵抗値Ｒｄで置換した遅延時間を求めた場合との相違を説明する図である。
【図８】図８は、図７（Ａ）、（Ｂ）の測定結果である遅延時間の増分Ｔout のグラフを示す図である。
【図９】図９（Ａ）及び図９（Ｂ）は、演算素子ゲート部Ｉ’に接続される負荷を容量負荷のみで構成した場合に於ける出力電圧の相違を説明する図である。
【図１０】図１０は、図９（Ａ）及び図９（Ｂ）に於ける測定結果を示す出力波形図（波形上昇）である。
【図１１】図１１は、図９（Ａ）及び図９（Ｂ）に於ける測定結果を示す出力波形図（波形降下）である。
【図１２】図１２は、複数種の演算素子ゲート部について、本発明で定義する可変抵抗値Ｒｄｘをそれぞれ個別に求めた結果を示すグラフである。
【図１３】図１３は、図１２のグラフを規格化して、第１の係数Ｒ／Ｒｄｏをパラメータとして第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）をプロットしたグラフである。
【図１４】図１４は、本発明に於ける第１の係数Ｒ／Ｒｄｏから第２の係数ＫＲｄ（＝Ｒｄｘ／Ｒｄｏ）を検出する方法を説明するグラフである。
【符号の説明】
【００６２】
１０    Ｖ（ｔ）値演算手段
１１    識別手段
１２    可変抵抗値演算手段
１３    修正抵抗値演算手段
１４    遅延時間演算手段
１５    補正係数記憶手段
１６    補正テーブル
Ｉ，Ｉ’    演算素子ゲート部
Ｈ，Ｈ’    線路部
【図１】
2007035067.tif 000007
【図２】
2007035067.tif 000008
【図３】
2007035067.tif 000009
【図４】
2007035067.tif 000010
【図５】
2007035067.tif 000011
【図６】
2007035067.tif 000012
【図７】
2007035067.tif 000013
【図８】
2007035067.tif 000014
【図９】
2007035067.tif 000015
【図１０】
2007035067.tif 000016
【図１１】
2007035067.tif 000017
【図１２】
2007035067.tif 000018
【図１３】
2007035067.tif 000019
【図１４】
2007035067.tif 000020