(57)【要約】【課題】  不揮発性半導体記憶装置において、第２ビット効果の影響を受けても、適切なリファレンス電流を設定して、大きな動作マージンで読み出し動作ができるようにする。【解決手段】  ２つのリファレンスセルのうちの一方のリファレンスセルの電荷蓄積領域に、最も電流が少ないメモリセル特性と等価な状態となるように電荷が蓄積される。また、他方のリファレンスセルの電荷蓄積領域に、最も電流が多いメモリセル特性と等価な状態となるように電荷が蓄積される。これらのリファレンスセルから出力されたそれぞれの電流が電流平均化回路１０４によって平均されて、リファレンス電流Ｒ＿ＲＥＦ１として出力される。【選択図】  図１
2007035179.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とに電荷を蓄積し、蓄積した電荷レベルに対応させて、それぞれの電荷蓄積領域に情報を記憶するメモリセルと、
前記メモリセルと同一構造を有し、第１の読み出し用リファレンスセルおよび第２の読み出し用リファレンスセルを含む複数の読み出し用リファレンスセルと、
前記第１の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域を第１の電荷量が蓄積された第１の状態に設定し、前記第２の電荷蓄積領域を第２の電荷量が蓄積された第２の状態に設定するとともに、前記第２の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域を前記第１の電荷量よりも多い第３の電荷量が蓄積された第３の状態に設定し、前記第２の読み出し用リファレンスセルにおける第２の電荷蓄積領域を、前記第２の電荷量よりも少ない第４の電荷量が蓄積された第４の状態に設定する読み出し用リファレンスセル設定手段と、
前記第１の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域の蓄積情報である第１の情報と前記第２の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域の蓄積情報である第２の情報との複合情報を、前記メモリセルから情報を読み出す際の基準となる読み出し用リファレンスとして出力するリファレンス情報出力手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置であって、
前記第１の読み出し用リファレンスセルと前記第２の読み出し用リファレンスセルとは、それぞれ複数設けられ、
前記読み出し用リファレンスセル設定手段は、複数の第１の読み出し用リファレンスセルと複数の第２の読み出し用リファレンスセルとに前記設定をするように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１の不揮発性半導体記憶装置であって、
前記第１の情報および第２の情報は、それぞれ前記第１の読み出し用リファレンスセルの読み出し電流値、前記第２の読み出し用リファレンスセルの読み出し電流値であり、
前記複合情報は、前記第１の読み出し用リファレンスセルの読み出し電流値と前記第２の読み出し用リファレンスセルの読み出し電流値との平均値であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２の不揮発性半導体記憶装置であって、
前記第１の情報および第２の情報は、それぞれ前記第１の読み出し用リファレンスセルの読み出し電流値、前記第２の読み出し用リファレンスセルの読み出し電流値であり、
前記複合情報は、複数の第１の読み出し用リファレンスセルの読み出し電流値と複数の第２の読み出し用リファレンスセルの読み出し電流値の平均値であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とに電荷を蓄積し、蓄積した電荷レベルに対応させて、それぞれの電荷蓄積領域に情報を記憶するメモリセルと、
前記メモリセルと同一構造を有し、前記メモリセルにおける前記第１の電荷蓄積領域または前記第２の電荷蓄積領域に情報を書込む際に蓄積すべき電荷レベルの基準となる書込みベリファイ用リファレンスが設定される複数の書込みベリファイ用リファレンスセルと、
同一種類の情報に対して、複数の異なるレベルの書込みベリファイ用リファレンスを前記書込みベリファイ用リファレンスセルに設定するベリファイ用リファレンス設定手段と、
情報書込み後に行われる書込みベリファイ動作時に、前記複数の書込みベリファイ用リファレンスから選択した１つの書き込みベリファイリ用ファレンスを用いて、書込みベリファイを行うベリファイ手段とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５の不揮発性半導体記憶装置であって、
前記第１の電荷蓄積領域と前記第２の電荷蓄積領域とは、一方の電荷蓄積領域からの読み出し電流値が、他方の電荷蓄積領域に蓄積されている電荷に応じて変動するものであり、
前記ベリファイ用リファレンス設定手段は、前記変動の量に応じた大きさのベリファイ用リファレンスを設定するように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とにそれぞれ電荷を蓄積することによって、それぞれの領域に情報を記憶するメモリセルが、アレイ状に配置されたメモリセルアレイと、
前記メモリセルアレイへの書込み情報を保持する書込み情報バッファと、
前記書込み情報バッファが保持している情報を前記第１の電荷蓄積領域に書込む書き込み手段と、
前記第１の電荷蓄積領域に蓄積された電荷量が、設定レベルになるまで、前記書き込み手段が書き込みを行うように制御する書き込みレベル制御手段と、
前記第２の電荷蓄積領域に書込まれるべき情報に応じて、同一種類の情報に対する前記設定レベルを複数段階に切り替えるレベル切り替え手段と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７の不揮発性半導体記憶装置であって、
前記書込み情報バッファは、前記メモリセルアレイに対して一度に書込むことができる情報量よりも多い情報量を保持する記憶容量を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルと同一構造を有し、前記メモリセルにおける前記第１の電荷蓄積領域または前記第２の電荷蓄積領域に情報を書込む際に蓄積すべき電荷レベルの基準となる書込みベリファイ用リファレンスが設定される複数の書込みベリファイ用リファレンスセルを備え、
前記書き込みレベル制御手段は、
同一種類の情報に対して、複数の異なるレベルの書込みベリファイ用リファレンスを前記書込みベリファイ用リファレンスセルに設定するベリファイ用リファレンス設定手段と、
情報書込み後に行われる書込みベリファイ動作時に、前記複数の書込みベリファイ用リファレンスから選択した１つの書き込みベリファイリ用ファレンスを用いて、書込みベリファイを行うベリファイ手段とを有していることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項７および請求項９のうちの何れか１項の不揮発性半導体記憶装置であって、
前記レベル切り替え手段は、前記第１の電荷蓄積領域へ情報が書込まれる際に、前記第２の電荷蓄積領域に書込まれるべきデータを書込み情報バッファから読み出す手段を有していることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項７の不揮発性半導体記憶装置であって、
前記レベル切り替え手段は、最も小さな電荷レベルに対応した情報が前記第１の電荷蓄積領域に書き込まれる場合には、前記切り替えを行わないように構成され、
書き込みレベル制御手段は、最も小さな電荷レベルに対応した情報が前記第１の電荷蓄積領域に書き込まれる場合には、固定的に定められた設定レベルになるまで、前記書き込み手段が書き込みを行うように制御するように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項５および請求項９のうちの１項の不揮発性半導体記憶装置であって、
前記ベリファイ用リファレンス設定手段は、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域、および第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流と、第３の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流との和が、前記第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流の２倍になるように、前記第３の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に対して書込みを行うように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項５および請求項９のうちの１項の不揮発性半導体記憶装置であって、
前記ベリファイ用リファレンス設定手段は、
第１の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域、および第２の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域に目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流と、第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流とが等しくなるように、前記第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に対して電荷を蓄積し、さらに第２の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域に蓄積された電荷を中和するように構成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものであり、特に、ゲート絶縁膜中に電荷蓄積層を有するＭＯＳトランジスタをメモリセルとして、電荷蓄積層内の互いに異なる電荷蓄積領域を用いて複数の情報を記憶する不揮発性半導体記憶装置に関するものでる。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源を切っても記憶情報を保持できることから、情報システムや通信システムへの応用が広がっている。中でもフラッシュＥＥＰＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ、以下、フラッシュメモリと記す）は、チップ全体、あるいはブロック単位で消去を行うようにし、メモリセルサイズを小さくして、低コストを実現したものである。このため、フラッシュメモリは、急速に需要が拡大している。
【０００３】
フラッシュメモリに適用されるメモリセルとしては、フローティングゲートとコントロールゲートとを備える２層ポリシリコン構造のメモリセルやゲート絶縁膜中に電荷蓄積層を有するＭＯＳトランジスタを用いたメモリセル（以下、ＭＯＮＯＳ型メモリセルと記す）等がある。このうちＭＯＮＯＳ型メモリセルは、１つのメモリセルの互いに異なる２つの領域に、それぞれ情報を記憶することにより、低コストかつ大容量が実現可能であることや、微細化が容易である特徴を有している。このため、ＭＯＮＯＳ型メモリセルを用いるものがフラッシュメモリの主流となってきている。（例えば、特許文献１を参照）
ＭＯＮＯＳ型メモリセルが用いられたフラッシュメモリでは、２つの領域のうちの一方の領域から情報を読み出すためには、例えば、メモリセルと同一構造を有するリファレンス用セルから出力した読み出しリファレンス電流と、メモリセルの一方の領域から出力されたメモリセル電流との大小を比較して記憶された情報を読み出す。
【０００４】
書込みをおこなったメモリセルの電流特性は、消去状態のメモリセルの電流特性に対して、同様の電流特性を維持したまましきい値がシフトした特性となる。したがって、リファレンス用セルから出力される読み出しリファレンス電流もメモリセル電流と等価な電流特性を維持したまましきい値がシフトした特性となるように設定することにより、最適なリファレンスをを作成することができる。
【０００５】
この読み出し動作において、情報が消去された状態におけるメモリセルの電流と情報が書込まれた状態におけるメモリセル電流の中間の電流となるように、読み出しリファレンス電流を設定すれば、リファレンス電流と消去状態におけるメモリセル電流との差、およびリファレンス電流と情報が書込まれた状態におけるメモリセル電流との差が等しくなる。すなわち、書込み読み出し時の動作マージンを最大にすることができる。
【０００６】
しかし、ＭＯＮＯＳ型メモリセルは、一方の領域のメモリセル電流特性が、他方の領域の状態に影響されるという特有の効果（以下、第２ビット効果という）を備えている（例えば特許文献２を参照）。
【０００７】
例えば、一方の領域に情報を設定した後に、他方の領域に情報を書込むと、前記一方の領域のメモリセル電流特性が変動してしまう。したがって、上記のようにリファレンス電流を設定していたのでは、リファレンス電流と消去状態におけるメモリセル電流との差と、リファレンス電流と情報が書込まれた状態におけるメモリセル電流との差とが異なることになる。この第２ビット効果はメモリセル内の電荷蓄積領域の物理位置に依存しているのではなく、先に設定をおこなったビットの状態が、後で書込むビットの状態に影響を受けるものである。
【特許文献１】米国特許第６，０１１，７２５号明細書
【特許文献２】米国特許第６，６４３，１７０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、ＭＯＮＯＳ型メモリセルが用いられた従来の不揮発性半導体記憶装置では、前記第２ビット効果によって、メモリセル電流特性が変動するので、リファレンス電流と各記憶状態間の電流差が小さくなり、情報読み出し時の動作マージンが小さくなってしまうという問題を有していた。特に、蓄積する電荷量を変えることによって複数の記憶状態を実現して、多ビットの情報を記憶する場合には、前記第２ビット効果の影響による動作マージンの減少がより顕著になる。
【０００９】
また、ＭＯＮＯＳ型メモリセルでは、読み出し時にメモリセルに所定範囲の電圧が印加されるので、第２ビット効果の影響に対しては、印加される電圧範囲内の中央付近で、第２ビット効果による変動に応じて、リファレンス電流を最適化しておくことが考えられる。しかしこれでは、この電圧範囲の下限側と上限側で読み出しマージンが減少してしまうという問題がある。
【００１０】
したがって、ＭＯＮＯＳ型メモリセルが用いられた従来の不揮発性半導体記憶装置では、多ビット記憶を実現するのは困難であった。また、２値記憶のＭＯＮＯＳ型メモリセルにおいても、動作マージンが小さいと、低電圧動作の実現が困難である。
【００１１】
本発明は、前記の問題に着目してなされたものであり、第２ビット効果の影響を受けても、適切なリファレンス電流を設定して、大きな動作マージンで読み出し動作ができる不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
前記の課題を解決するため、請求項１の発明は、
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とに電荷を蓄積し、蓄積した電荷レベルに対応させて、それぞれの電荷蓄積領域に情報を記憶するメモリセルと、
前記メモリセルと同一構造を有し、第１の読み出し用リファレンスセルおよび第２の読み出し用リファレンスセルを含む複数の読み出し用リファレンスセルと、
前記第１の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域を第１の電荷量が蓄積された第１の状態に設定し、前記第２の電荷蓄積領域を第２の電荷量が蓄積された第２の状態に設定するとともに、前記第２の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域を前記第１の電荷量よりも多い第３の電荷量が蓄積された第３の状態に設定し、前記第２の読み出し用リファレンスセルにおける第２の電荷蓄積領域を、前記第２の電荷量よりも少ない第４の電荷量が蓄積された第４の状態に設定する読み出し用リファレンスセル設定手段と、
前記第１の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域の蓄積情報である第１の情報と前記第２の読み出し用リファレンスセルにおける前記第１の電荷蓄積領域の蓄積情報である第２の情報との複合情報を、前記メモリセルから情報を読み出す際の基準となる読み出し用リファレンスとして出力するリファレンス情報出力手段と、
を備えたことを特徴とする。
【００１３】
これにより、第２ビット効果によりメモリセルの電流特性が変動しても、リファレンス電流を最適化し、読み出し時の動作マージンを最適にすることができる。
【００１４】
また、請求項２の発明は、
請求項１の不揮発性半導体記憶装置であって、
前記第１の読み出し用リファレンスセルと前記第２の読み出し用リファレンスセルとは、それぞれ複数設けられ、
前記読み出し用リファレンスセル設定手段は、複数の第１の読み出し用リファレンスセルと複数の第２の読み出し用リファレンスセルとに前記設定をするように構成されていることを特徴とする。
【００１５】
また、請求項３の発明は、
請求項１の不揮発性半導体記憶装置であって、
前記第１の情報および第２の情報は、それぞれ前記第１の読み出し用リファレンスセルの読み出し電流値、前記第２の読み出し用リファレンスセルの読み出し電流値であり、
前記複合情報は、前記第１の読み出し用リファレンスセルの読み出し電流値と前記第２の読み出し用リファレンスセルの読み出し電流値との平均値であることを特徴とする。
【００１６】
また、請求項４の発明は、
請求項２の不揮発性半導体記憶装置であって、
前記第１の情報および第２の情報は、それぞれ前記第１の読み出し用リファレンスセルの読み出し電流値、前記第２の読み出し用リファレンスセルの読み出し電流値であり、
前記複合情報は、複数の第１の読み出し用リファレンスセルの読み出し電流値と複数の第２の読み出し用リファレンスセルの読み出し電流値の平均値であることを特徴とする。
【００１７】
これにより、第２ビット効果によりメモリセルの電流特性が変動しても、リファレンス電流を最適化し、読み出し時の動作マージンを最適にすることができる。
【００１８】
また、請求項５の発明は、
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とに電荷を蓄積し、蓄積した電荷レベルに対応させて、それぞれの電荷蓄積領域に情報を記憶するメモリセルと、
前記メモリセルと同一構造を有し、前記メモリセルにおける前記第１の電荷蓄積領域または前記第２の電荷蓄積領域に情報を書込む際に蓄積すべき電荷レベルの基準となる書込みベリファイ用リファレンスが設定される複数の書込みベリファイ用リファレンスセルと、
同一種類の情報に対して、複数の異なるレベルの書込みベリファイ用リファレンスを前記書込みベリファイ用リファレンスセルに設定するベリファイ用リファレンス設定手段と、
情報書込み後に行われる書込みベリファイ動作時に、前記複数の書込みベリファイ用リファレンスから選択した１つの書き込みベリファイリ用ファレンスを用いて、書込みベリファイを行うベリファイ手段とを備えたことを特徴とする。
【００１９】
また、請求項６の発明は、
請求項５の不揮発性半導体記憶装置であって、
前記第１の電荷蓄積領域と前記第２の電荷蓄積領域とは、一方の電荷蓄積領域からの読み出し電流値が、他方の電荷蓄積領域に蓄積されている電荷に応じて変動するものであり、
前記ベリファイ用リファレンス設定手段は、前記変動の量に応じた大きさのベリファイ用リファレンスを設定するように構成されていることを特徴とする。
【００２０】
これらにより、先に情報を書込む電荷蓄積領域に対する書き込みレベルが、後から書込む情報に応じて制御される。これにより、第２ビット効果の影響を低減し、読み出し動作マージンの減少を抑えることができる。
【００２１】
また、請求項７の発明は、
ゲート絶縁膜中に電荷蓄積層を有したトランジスタからなり、前記電荷蓄積層内の互いに異なる第１の電荷蓄積領域と第２の電荷蓄積領域とにそれぞれ電荷を蓄積することによって、それぞれの領域に情報を記憶するメモリセルが、アレイ状に配置されたメモリセルアレイと、
前記メモリセルアレイへの書込み情報を保持する書込み情報バッファと、
前記書込み情報バッファが保持している情報を前記第１の電荷蓄積領域に書込む書き込み手段と、
前記第１の電荷蓄積領域に蓄積された電荷量が、設定レベルになるまで、前記書き込み手段が書き込みを行うように制御する書き込みレベル制御手段と、
前記第２の電荷蓄積領域に書込まれるべき情報に応じて、同一種類の情報に対する前記設定レベルを複数段階に切り替えるレベル切り替え手段と、
を備えることを特徴とする。
【００２２】
また、請求項８の発明は、
請求項７の不揮発性半導体記憶装置であって、
前記書込み情報バッファは、前記メモリセルアレイに対して一度に書込むことができる情報量よりも多い情報量を保持する記憶容量を備えていることを特徴とする。
【００２３】
また、請求項９の発明は、
請求項７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルと同一構造を有し、前記メモリセルにおける前記第１の電荷蓄積領域または前記第２の電荷蓄積領域に情報を書込む際に蓄積すべき電荷レベルの基準となる書込みベリファイ用リファレンスが設定される複数の書込みベリファイ用リファレンスセルを備え、
前記書き込みレベル制御手段は、
同一種類の情報に対して、複数の異なるレベルの書込みベリファイ用リファレンスを前記書込みベリファイ用リファレンスセルに設定するベリファイ用リファレンス設定手段と、
情報書込み後に行われる書込みベリファイ動作時に、前記複数の書込みベリファイ用リファレンスから選択した１つの書き込みベリファイリ用ファレンスを用いて、書込みベリファイを行うベリファイ手段とを有していることを特徴とする。
【００２４】
また、請求項１０の発明は、
請求項７および請求項９のうちの何れか１項の不揮発性半導体記憶装置であって、
前記レベル切り替え手段は、前記第１の電荷蓄積領域へ情報が書込まれる際に、前記第２の電荷蓄積領域に書込まれるべきデータを書込み情報バッファから読み出す手段を有していることを特徴とする。
【００２５】
これらにより、第２ビット効果によりメモリセルの電流特性が変動する場合に、リファレンス電流を最適化し、読み出し時の動作マージンを最適な値に設定することができる。
【００２６】
また、請求項１１の発明は、
請求項７の不揮発性半導体記憶装置であって、
前記レベル切り替え手段は、最も小さな電荷レベルに対応した情報が前記第１の電荷蓄積領域に書き込まれる場合には、前記切り替えを行わないように構成され、
書き込みレベル制御手段は、最も小さな電荷レベルに対応した情報が前記第１の電荷蓄積領域に書き込まれる場合には、固定的に定められた設定レベルになるまで、前記書き込み手段が書き込みを行うように制御するように構成されていることを特徴とする。
【００２７】
これらにより、書込みリファレンスの種類を減らすことができる。
【００２８】
また、請求項１２の発明は、
請求項５および請求項９のうちの１項の不揮発性半導体記憶装置であって、
前記ベリファイ用リファレンス設定手段は、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域、および第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流と、第３の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流との和が、前記第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流の２倍になるように、前記第３の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に対して書込みを行うように構成されていることを特徴とする。
【００２９】
また、請求項１３の発明は、
請求項５および請求項９のうちの１項の不揮発性半導体記憶装置であって、
前記ベリファイ用リファレンス設定手段は、
第１の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域、および第２の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域に目標書込みレベルの電荷を蓄積し、
第１の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流と、第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域の読み出し電流とが等しくなるように、前記第２の書込みベリファイ用リファレンスセルにおける第１の電荷蓄積領域に対して電荷を蓄積し、さらに第２の書込みベリファイ用リファレンスセルにおける第２の電荷蓄積領域に蓄積された電荷を中和するように構成されていることを特徴とする。
【００３０】
これらにより、出力すべき書込みリファレンス電流に応じた電荷が書込みベリファイ用リファレンスセルに蓄積される。
【発明の効果】
【００３１】
本発明によれば、第２ビット効果によりメモリセルの電流特性が変動しても、リファレンス電流を最適化し、読み出し時の動作マージンを最適にできる。
【００３２】
また、書込みデータに対して、第２ビット効果の影響に応じた書込みベリファイ用リファレンスを設定するので、第２ビット効果の影響を最小に抑えた書込みを実現でき、読み出し動作でのマージンの減少を最小とすることができる。
【００３３】
さらには、第２ビット効果の影響を抑えた書込みを実現するための、書込みベリファイ用リファレンスの作成において、第２ビット効果を補正するリファレンスの作成とすることにより、精度よく書込みベリファイ用リファレンスを設定することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３５】
《発明の実施形態１》
不揮発性半導体記憶装置の情報用メモリセルから情報が読み出される際に、情報用メモリセルから流れた電流の大きさの判断基準となるリファレンス電流を生成するために用いられるリファレンス電流発生回路を本発明の実施形態１として説明する。
【００３６】
図１は、本発明の実施形態１に係るリファレンス電流発生回路１００の構成を示すブロック図である。リファレンス電流発生回路１００は、図１に示すように、リファレンスセル部１０２と電流平均化回路１０４とを備えて構成されている。
【００３７】
リファレンスセル部１０２は、リファレンスセル１０６とリファレンスセル１０８とを備えて構成されている。リファレンスセル１０６・１０８は、情報用メモリセル（図示されていない）と同一の構成のＭＯＮＯＳ型メモリセルである。そこで、まずＭＯＮＯＳ型メモリセルについて詳しく説明する。
【００３８】
ＭＯＮＯＳ型メモリセルは、具体的には、図２に示す構造を有するＭＯＳトランジスタ１０００によって構成される。ＭＯＳトランジスタ１０００は、Ｐ型半導体基板１００２の表面に形成されたＮ型半導体領域から成るドレイン／ソース領域１００４・１００６と、このドレイン／ソース領域１００４・１００６間のチャネル領域と、このチャネル領域上に設けられたシリコン酸化膜１００８と、シリコン酸化膜１００８上に設けられたシリコン窒化膜１０１０と、シリコン窒化膜１０１０上に設けられたシリコン酸化膜１０１２と、シリコン酸化膜１０１２上に設けられたコントロールゲート電極１０１４から構成されている。
【００３９】
ＭＯＳトランジスタ１０００は、シリコン窒化膜１０１０に電子を蓄積して情報を記憶するようになっている。具体的には、電荷蓄積領域１０１６・１０１８の２箇所を電子の蓄積領域として、これらに電子を蓄積させることによって、１つの電荷蓄積領域で２ビットの情報を記憶するようになっている。
【００４０】
電荷蓄積領域１０１６や１０１８に電子を蓄積させる行為を書込みと称し、例えば電荷蓄積領域１０１６に情報を書き込むには、ドレイン／ソース領域１００６を接地電位とし、ドレイン／ソース領域１００４に５Ｖ程度、コントロールゲート電極１０１４に９Ｖ程度の高電圧を印加することにより、ドレイン／ソース領域１００４からドレイン／ソース領域１００６に向けて電流を流して、ドレイン／ソース領域１００４近傍で発生する電子を電荷蓄積領域１０１６へ注入する。不揮発性半導体記憶装置には、このような書き込みを行う電荷蓄積回路が設けられる。
【００４１】
また、電荷蓄積領域１０１６に記憶された情報を読み出すには、ドレイン／ソース領域１００４を接地電位とし、ドレイン／ソース領域１００６に１Ｖ程度の電位を与え、コントロールゲート電極１０１４に３Ｖ程度の読み出し電位を与える。このようなバイアス条件下では、電荷蓄積領域１０１６への電子の蓄積の有無に応じて、ドレイン／ソース領域１００６からドレイン／ソース領域１００４へ流れる電流値が異なり、電荷蓄積領域１０１６に記憶された情報をこの電流差として読み出す。
【００４２】
また、電荷蓄積領域１０１８に情報を書込むには、ドレイン／ソース領域１００４および１００６に与える電圧を電荷蓄積領域１０１６に書込む場合とは逆にする。つまり、ドレイン／ソース領域１００４を接地電位とし、ドレイン／ソース領域１００６に５Ｖ程度、コントロールゲート電極１０１４に９Ｖ程度の高電圧を印加することにより、ドレイン／ソース領域１００６からドレイン／ソース領域１００４に向けて電流を流して、ドレイン／ソース領域１００６近傍で発生する電子を電荷蓄積領域１０１８へ注入する。
【００４３】
電荷蓄積領域１０１８に記憶された情報を読み出すには、ドレイン／ソース領域１００６を接地電位とし、ドレイン／ソース領域１００４に１Ｖ程度の電位を与え、コントロールゲート電極１０１４に３Ｖ程度の読み出し電位を与える。このようなバイアス条件下では、電荷蓄積領域１０１８への電子の蓄積の有無に応じて、ドレイン／ソース領域１００４からドレイン／ソース領域１００６へ流れる電流値が異なり、電荷蓄積領域１０１８に記憶された情報をこの電流差として読み出す。
【００４４】
また、電荷蓄積領域１０１６や１０１８に蓄積された電子を中和させる行為を消去と称する。例えば電荷蓄積領域１０１６に記憶された情報を消去するには、ドレイン／ソース領域１００６をフローティングとした状態で、ドレイン／ソース領域１００４に７Ｖ程度、コントロールゲート電極１０１４に−５Ｖ程度の負電圧を印加することにより、ドレイン／ソース領域１００４端部に生じるバンド−バンド間トンネリング現象により発生するホールを電荷蓄積領域１０１６へ注入する。
【００４５】
また、電荷蓄積領域１０１８に記憶された情報を消去するには、ドレイン／ソース領域１００４および１００６に与える電圧を、電荷蓄積領域１０１６を消去する場合とは逆にする。つまり、ドレイン／ソース領域１００４をフローティングとした状態で、ドレイン／ソース領域１００６に７Ｖ程度、コントロールゲート電極１０１４に−５Ｖ程度の負電圧を印加することにより、ドレイン／ソース領域１００６端部に生じるバンド−バンド間トンネリング現象により発生するホールを電荷蓄積領域１０１６へ注入する。このように、１つのメモリセル内に備えられた２つの電荷蓄積領域１０１６と１０１８とは独立に制御することができる。
【００４６】
ここで、電荷蓄積領域１０１６に記憶されるビット情報をビットＡとし、電荷蓄積領域１０１８に記憶するビット情報をビットＢとする。
【００４７】
図３は、ビットＡおよびビットＢがともに消去された状態から、まずビットＡに対して書き込みがおこなわれ、このビットＡが読み出される場合のメモリセル特性を示している。図３において横軸は、電荷蓄積領域１０１６に記憶されたビット情報を読み出す際に、ドレイン／ソース領域１００４をソースとし、ドレイン／ソース領域１００６をドレインとして読み出される場合のドレイン／ソース領域１００４とコントロールゲート電極１０１４との間に印加されるゲート・ソース間電圧（コントロール電圧ＶＧＳ）を示している。このコントロール電圧ＶＧＳとしては、例えば読み出し動作での電源電圧（ＶＲで示している電圧範囲の電圧）が印加される。
【００４８】
また縦軸は、前記バイアス条件下で、ドレイン／ソース領域１００６からドレイン／ソース領域１００４に流れるドレイン・ソース間電流（チャネル電流ＩＤＳ）を示している。ＭＯＳトランジスタのチャネル電流ＩＤＳは、コントロール電圧ＶＧＳに対して２乗曲線となるが、説明の便宜のため直線で表している。
【００４９】
ビットＡが消去状態におけるメモリセルの電流特性と情報が書込まれた状態におけるメモリセルの電流特性とは、それぞれ図３に示すようになる。このビットＡの情報を読み出すためには、メモリセルと同一構造を有するリファレンス用セルを用いて、例えば図３に示すような特性の読み出しリファレンス電流Ｒ＿ＲＥＦを作成する。このリファレンス電流Ｒ＿ＲＥＦとメモリセル電流との大小比較をして記憶データを読み出すことができ、リファレンス電流Ｒ＿ＲＥＦを消去状態のメモリセル電流と書き込まれた状態のメモリセル電流の中央に設定することができれば、読み出し動作マージンを最大にすることができる。
【００５０】
図２に示すメモリセルの電荷蓄積領域１０１６・１０１８のそれぞれに、レベルの異なる電荷を蓄積させることによって、例えば４つの記憶状態を実現すれば、２ビットの情報を記憶することができる。本実施形態では、２ビットのデータがともに『１』であるデータ『１１』はメモリセルの消去状態（電荷が蓄積されていない状態）である記憶状態（１）に対応し、２ビットのデータが『１』と『０』であるデータ『１０』はメモリセルの電荷レベルがレベル１である記憶状態（２）に対応し、２ビットのデータがともに『０』であるデータ『００』はメモリセルの電荷レベルがレベル２である記憶状態（３）に対応し、２ビットのデータが『０』と『１』であるデータ『０１』はメモリセルの電荷レベルがレベル３である記憶状態（４）に対応するものとし、電荷レベルは、レベル１＜レベル２＜レベル３であるものとする。図４は、記憶状態（１）〜記憶状態（４）の４つの状態を用いて２ビットの情報を記憶する場合の一般的なしきい値分布を示すものである。前記４状態が記憶されたメモリセルの情報を読み出すためには、４つの状態のしきい値分布の中間に設定された３種類のリファレンス電流Ｒ＿ＲＥＦ１〜Ｒ＿ＲＥＦ３が必要である。図５は、各記憶状態におけるメモリセルの電流特性と、リファレンス電流Ｒ＿ＲＥＦ１〜Ｒ＿ＲＥＦ３との関係を示したものである。図５における横軸は、前記コントロール電圧ＶＧＳである。また、縦軸は、前記チャネル電流ＩＤＳである。
【００５１】
また、ＭＯＳトランジスタ１０００においては、電荷蓄積領域１０１６を４つ状態のうちの何れかに設定した後に、電荷蓄積領域１０１８に書込みを行った場合には、電荷蓄積領域１０１８のデータに応じた第２ビット効果の影響を受ける。例えば電荷蓄積領域１０１８が記憶状態（１）の消去状態である場合には、第２ビット効果による影響は発生しないが、電荷蓄積領域１０１８が記憶状態（２）、記憶状態（３）、または記憶状態（４）に設定された場合には、各状態におけるメモリセルの電流特性が第２ビット効果によって、図６に示すように変動する。
【００５２】
リファレンスセル部１０２におけるリファレンスセル１０６・１０８には、所定の電荷が蓄積され、蓄積された電荷は、後述するように、電流平均化回路１０４によってリファレンス電流Ｒ＿ＲＥＦ１〜Ｒ＿ＲＥＦ３を生成するために用いられる。この場合、リファレンスセル１０６・１０８には、前記電荷蓄積回路を有するリファレンスセル設定部（図示されていない）を設けて電荷を蓄積する。
【００５３】
電流平均化回路１０４は、リファレンスセル１０６に流れた電流値とリファレンスセル１０８に流れた電流値との平均値の電流をリファレンス電流Ｒ＿ＲＥＦ１および、Ｒ＿ＲＥＦ２〜Ｒ＿ＲＥＦ３（後述）として出力するようになっている。電流平均化回路１０４は、具体的には、Ｐチャネルトランジスタ１１０・１１２・１１４、Ｎチャネルトランジスタ１１６・１１８、およびドレイン電圧設定回路１２０を備えて構成されている。Ｐチャネルトランジスタ１１０・１１２・１１４は同一のサイズで構成されている。
【００５４】
ドレイン電圧設定回路１２０は、リファレンスセル１０６・１０８のドレインに１Ｖ程度のバイアスを印加するようになっている。ドレイン電圧設定回路１２０は、前記バイアスを印加した際に流れる電流がＰチャネルトランジスタ１１０・１１２・１１４から供給されるようになっている。
【００５５】
上記のリファレンス電流発生回路１００では、リファレンス電流Ｒ＿ＲＥＦ１を発生する場合には、接地電位に接続されソースとして動作する側の電荷蓄積領域（リファレンス電流発生回路１００ではこちら側をビットＡと呼ぶ）は、リファレンスセル１０６では記憶状態（１）に設定し、リファレンスセル１０８では記憶状態（２）に設定する。また、ドレインとして動作する側の電荷蓄積領域（リファレンス電流発生回路１００ではこちら側をビットＢと呼ぶ）は、リファレンスセル１０６では第２ビット効果が最も大きくなる記憶状態（４）に設定し、リファレンスセル１０８では第２ビット効果の影響がない記憶状態（１）の消去状態に設定する。なお、図１等では、リファレンスセルの電荷蓄積領域の記憶状態を丸印で囲んだ数字で示している。例えば数字１を丸で囲んだ箇所は、記憶状態（１）であることを示している。
【００５６】
上記の設定によりリファレンスセル１０６は、図６に示すビットＡの記憶状態（１）のうちで、最も電流が少ないメモリセル特性と等価な状態となる。また、リファレンスセル１０８は、ビットＡの記憶状態（２）のうちで、最も電流が多いメモリセル特性と等価な状態となる。
【００５７】
次に、ドレイン電圧設定回路１２０によって、リファレンスセル１０６・１０８のドレインに１Ｖ程度のバイアスを印加して、ダイオード接続されたＰチャネルトランジスタ１１０・１１２から、リファレンスセル１０６・１０８に電流を供給すると、リファレンスセル１０６・１０８の合計電流がＰチャネルトランジスタ１１０・１１２から供給される。Ｐチャネルトランジスタ１１０・１１２が同一サイズで構成されているので、Ｐチャネルトランジスタ１１０・１１２のそれぞれに流れる電流は等しくなり、リファレンスセル１０６・１０８の合計電流の半分の電流が流れることになる。Ｐチャネルトランジスタ１１０・１１２とカレントミラーを構成するＰチャネルトランジスタ１１４とは同一サイズで構成されているので、Ｐチャネルトランジスタ１１４は、Ｐチャネルトランジスタ１１０・１１２に流れる電流と等しい電流をＮチャネルトランジスタ１１６に供給することになる。
【００５８】
Ｐチャネルトランジスタ１１４の電流がＮチャネルトランジスタ１１６に供給されると、Ｎチャネルトランジスタ１１６とカレントミラーを構成するＮチャネルトランジスタ１１８には、Ｎチャネルトランジスタ１１６に流れる電流と等しいが流れる。Ｎチャネルトランジスタ１１８の電流値はリファレンスセル１０６・１０８の合計電流の半分の値であり、この電流を読み出しリファレンス電流Ｒ＿ＲＥＦ１として設定する。
【００５９】
リファレンス電流Ｒ＿ＲＥＦ１を用いて、ビットＡに記憶された記憶状態（１）と記憶状態（２）とを判定する読み出しは、図７に示すように、第２ビット効果が最も大きく、電流値として最も少なくなる記憶状態（１）と、第２ビット効果の影響がなく、電流値として最も多くなる記憶状態（２）を正しく判定できなければならない。
【００６０】
上記のようにリファレンス電流発生回路１００によれば、リファレンス電流Ｒ＿ＲＥＦ１は、図７に示すように、印加されるコントロール電圧がどのような値の場合においても、２つの記憶状態（１）・（２）の電流値の中央に設定される。
【００６１】
また、記憶状態（２）と記憶状態（３）を判定するためのリファレンス電流Ｒ＿ＲＥＦ２は、図８に示すリファレンス電流発生回路１２８により発生する。リファレンス電流発生回路１２８は、リファレンスセル部１２２と電流平均化回路１０４とを備えて構成されている。リファレンス電流発生回路１２８は、回路としてはリファレンス電流発生回路１００と等価な回路である。
【００６２】
リファレンス電流発生回路１２８では、リファレンスセル部１０２内のリファレンスセル状態が図８に示すように設定されている。すなわち、リファレンスセル部１２２においては、ソースとして動作する側の電荷蓄積領域は、リファレンスセル１２４では記憶状態（２）に設定し、リファレンスセル１２６では記憶状態（３）に設定する。また、ドレインとして動作する側の電荷蓄積領域は、リファレンスセル１２４では第２ビット効果が最も大きくなる記憶状態（４）に設定し、リファレンスセル１２６では第２ビット効果の影響がない記憶状態（１）の消去状態とする。
【００６３】
これにより、リファレンスセル１２４は、図６に示すビットＡの記憶状態（２）うちで、最も電流が少ないメモリセル特性と等価な状態となる。また、リファレンスセル１２６は、ビットＡの記憶状態（３）うちで、最も電流が多いメモリセル特性と等価な状態となる。
【００６４】
電流平均化回路１０４からは、リファレンスセル１２４・１２６の合計電流の半分の電流値のリファレンス電流Ｒ＿ＲＥＦ２が出力される。すなわち、印加されるコントロール電圧がどのような値でも、電流特性が異なる２つの記憶状態の電流値の中央にリファレンス電流を設定することができる。
【００６５】
また、記憶状態（３）と記憶状態（４）を判定するためのリファレンス電流Ｒ＿ＲＥＦ３は、図９に示すリファレンス電流発生回路１３０により発生する。リファレンス電流発生回路１３０は、リファレンスセル部１３２と電流平均化回路１０４とを備えて構成されている。リファレンス電流発生回路１３０は、回路としてはリファレンス電流発生回路１００と等価な回路である。
【００６６】
リファレンス電流発生回路１３０では、リファレンスセル部１３２内のリファレンスセル状態が図９に示すように設定されている。すなわち、リファレンスセル部１３２においては、ソースとして動作する側の電荷蓄積領域は、リファレンスセル１３４では記憶状態（３）に設定し、リファレンスセル１３６では記憶状態（４）に設定する。また、ドレインとして動作する側の電荷蓄積領域はリファレンスセル１３４では第２ビット効果が最も大きくなる記憶状態（４）に設定し、リファレンスセル１３６では第２ビット効果の影響がない記憶状態（１）の消去状態に設定する。
【００６７】
電流平均化回路１０４からは、リファレンスセル１３４・１３６の合計電流の半分の電流値のリファレンス電流Ｒ＿ＲＥＦ３が出力される。すなわち、印加されるコントロール電圧がどのような値でも、電流特性が異なる２つの記憶状態の電流値の中央に読み出しリファレンス電流を設定することができる。
【００６８】
上記のように本実施形態によれば、第２ビット効果によりメモリセルの電流特性が変動しても、リファレンス電流を最適化し、読み出し時の動作マージンを最適な値に設定することができる。
【００６９】
なお、例えばリファレンスセル部１０２において、同一状態に設定された複数のリファレンスセル１０６（リファレンスセル部１２２においてはリファレンスセル１２４、またリファレンスセル部１３２においてはリファレンスセル１３４）、および同一状態に設定された複数のリファレンスセル１０８（リファレンスセル部１２２においてはリファレンスセル１２４、またリファレンスセル部１３２においてはリファレンスセル１３６）を設け、これらの電流の平均値をリファレンス電流として出力するようにしてもよい。これにより、リファレンスセル１０６・１０８が製造上のバラツキを有していても、より精度の高いリファレンス電流を設定することができる。
【００７０】
《発明の実施形態２》
実施形態１のリファレンス電流発生回路１００では、第２ビット効果の影響による読み出し動作マージンの減少そのものを回避することはできないが、実施形態２は、書き込み動作において、情報用メモリセルへの書き込みレベルを調整することによって、読み出し動作マージンの減少を最小とする例である。
【００７１】
図１０は、本発明の実施形態２に係る書込み動作を説明するための図である。図１０において、特性Ａは、第２ビット効果がない状態での目標とする電流特性である。
【００７２】
例えば電荷蓄積領域１０１６（ビットＡ）に、特性Ａとなるようなレベル（目標書込みレベル）で書込んだ場合には、後から書込みが行われる電荷蓄積領域１０１８（ビットＢ）の書込みデータに応じて変動を受ける。もっとも変動が大きな場合は、図１０の特性Ｂで示す特性となる。
【００７３】
そこで、ビットＡの書込み時に、後から書込みが行われるビットＢの書込みデータを参照し、書込み後の特性が特性ＣとなるようにビットＡの書込みを行う。その後、ビットＢを書込みを行うと、ビットＡは第２ビット効果の影響を受けて、例えば図１０の特性Ｄに示す特性へと変化する。
【００７４】
ビットＡおよびビットＢを４つの状態を用いた２ビット記憶とする場合には、後から書込みを行うビットＢの影響度合いは４状態ある。そこで、４種類のビットＢの書込みデータに応じて、それぞれ図１１に示すように書込みレベルを変えてビットＡの書込みを行う。例えば、ビットＢがデータ『０１』で、第２ビット効果の影響がもっとも大きな場合には、特性ＥとなるようにビットＡの書込みレベルを設定する。ビットＢがデータ『００』であり、第２ビット効果の影響がデータ『０１』に次いで大きな場合には、特性ＦとなるようにビットＡの書込みレベルを設定する。ビットＢがデータ『１０』であり、第２ビット効果の影響がデータ『００』に次いで大きな場合には、特性ＧとなるようにビットＡの書込みレベルを設定する。ビットＢがデータ『１１』であり、第２ビット効果の影響がない場合には、特性ＨとなるようにビットＡの書込みレベルを設定する。このようにビットＡの書込みを行った後に、ビットＢの書込みを行うと、ビットＡの特性はそれぞれ特性Ｉに示す特性となる。すなわち、コントロールゲート電圧ＶＧＳの読み出し電圧範囲内でもっとも変動幅が小さくなるようにできる。
【００７５】
ビットＡへの書込み動作時に、書込みデータの４種類全てに対してビットＢの書込みデータに応じた書込みレベル制御を行い、その後ビットＢの書込みを行った場合のビットＡのメモリセル特性を図１２に示している。
【００７６】
ビットＡが消去状態の記憶状態Ｊを除く、記憶状態Ｋ、記憶状態Ｌおよび記憶状態Ｍにおいては、前述のビットＡでの書込みレベル制御により、コントロールゲート電圧ＶＧＳの読み出し電圧範囲ＶＲで特性変動をもっとも小さく抑えることができる。ただし、ビットＡが消去状態の記憶状態Ｊにおいては、消去動作時にビットＢの書込みデータが不確定であるためレベル制御ができない。すなわち、第２ビット効果の影響を削減することができないため、図１２に示すように変動幅を抑制することはできない。
【００７７】
上記のように本実施形態によれば、ビットＢの書込み動作後に各記憶状態の間隔が等しくなるように、書込みレベルの制御を行うことにより、第２ビット効果の影響を低減し、読み出し動作マージンの減少を抑えることができる。
【００７８】
なお、上記のような書き込みレベルの制御は、例えば、書込みが目標レベルに達したかどうかを判定する書込みベリファイ動作時のベリファイ用リファレンス電流を切り替えることによりできる。具体的な構成は実施形態３で説明する。
【００７９】
《発明の実施形態３》
前記ベリファイ用リファレンス電流を生成する回路を実施形態３として説明する。図１３に示すベリファイ用リファレンス電流生成回路４００は、書き込みベリファイ用のリファレンスセル４０２〜４０８、および比較回路４１０を備えて構成されている。
【００８０】
リファレンスセル４０２〜４０８は、情報用メモリセルと同一の構成のＭＯＮＯＳ型メモリセルである。ベリファイ用リファレンス電流生成回路４００では、リファレンスセル４０２〜４０８に対して蓄積された電荷に応じた書込みベリファイ用リファレンス電流を発生させる。なお、リファレンスセル４０２〜４０８には、前記電荷蓄積回路を有するベリファイ用リファレンス設定部（図示されていない）を設けて電荷を蓄積する。
【００８１】
比較回路４１０は、リファレンスセル４０２・４０４の合計電流値と、リファレンスセル４０６・４０８の合計電流値とを比較するようになっている。
【００８２】
書込みベリファイ用リファレンス電流としては複数種類が必要となる。そこで、ベリファイ用リファレンス電流生成回路４００では、４つのリファレンスセル４０２・４０４・４０６・４０８を用いて、２種類の書込みベリファイ用リファレンス電流を発生するようになっている。
【００８３】
以下、情報用メモリセルを図１１に示す特性Ｈや特性Ｇに設定するために、ベリファイ用リファレンス電流生成回路４００が、２種類の書込みベリファイ用リファレンス電流を発生させる例を説明する。ここで、リファレンスセル４０２等において、書き込みが行われた電荷蓄積領域は、例えば図１４等に示すように、丸印を付して図示することにする。
【００８４】
まず、図１５に示すように、全てのリファレンスセル４０２〜４０６における全ての電荷蓄積領域を消去状態とする。次に、図１４に示すように、リファレンスセル４０２、４０４および４０６の一方の電荷蓄積領域に対して書込む。この状態では、リファレンスセル４０２・４０４・４０６には、情報用メモリセルを図１１での特性Ｈに設定するための書込みレベル設定用リファレンス電流が設定される。
【００８５】
次に図１６に示すように、リファレンスセル４０６の他方の電荷蓄積領域に対して、図１１での特性Ｈを目標とした書込みを行う。この場合の書込みベリファイリファレンスとしては、図１４で示すように設定したリファレンスセル４０２または４０４を用いることにより書込みレベルの設定が可能である。
【００８６】
このように、リファレンスセル４０６の他方の電荷蓄積領域に対して書込みをおこなったため、第２ビット効果の影響を受けて、リファレンスセル４０６のセル電流は、リファレンスセル４０２および４０４に比べて減少した値となる。
【００８７】
引き続いて、リファレンスセル４０２・４０４の合計電流が、リファレンスセル４０６・４０８の合計電流に等しくなるよう、比較回路４１０で比較しながら、リファレンスセル４０８の一方に電荷蓄積領域に対して書込む。
【００８８】
リファレンスセル４０６・４０８の合計電流がリファレンスセル４０２・４０４の合計電流と等しくなるように、リファレンスセル４０８の状態が設定されたならば、このリファレンスセル４０８には、第２ビット効果により電流が減少したリファレンスセル４０６の減少電流を補うように、リファレンスセル４０２・４０４よりも多い電流が設定されたことになる。したがって、このリファレンスセル４０８に流れる電流を書込みベリファイ用リファレンス電流として用いて、情報用メモリセルに対する書込みを行うことにより、図１１で示す特性Ｇの書込みを行うことができる。
【００８９】
なお、リファレンスセル４０８に状態設定するための回路は、上記の回路構成には限定されない。例えば２つのリファレンスセル４０２・４０４のうちのどちらか１つを用いて、逓倍回路によって２倍に設定された電流が、リファレンスセル４０６・４０８の合計電流と等しくなるよう、リファレンスセル４０８の書込みレベルを設定するようにしても同等の効果を実現できる。
【００９０】
図１１に示す読み出し特性を実現する書込みを行うためには、さらに特性Ｅおよび特性Ｆに設定するための書込みベリファイ用リファレンス電流を設定する必要がある。
【００９１】
これには、リファレンスセル４０６・４０８に相当するリファレンスセルを他に２組用いる。そして、図１６で示すリファレンスセル４０６に相当するリファレンスセルの前記他方の電荷蓄積領域に対する書込みレベルが異なる条件で、図１３で示すリファレンスセル４０８に相当するリファレンスセルへの書込みを行う。このようにして、４種類の書き込みベリファイ用リファレンス電流を設定することにより、図１１に示すセル特性Ｅ、Ｆ、ＧおよびＨのメモリセル特性を実現する書込み状態を設定することができる。
【００９２】
さらに、図１２に示す４状態の記憶状態の設定を行うためには、３種類の記憶状態Ｋ、ＬおよびＭのそれぞれで、４種類の書き込みベリファイ用リファレンス電流を設定し、ビットＡのデータ書込み時に、ビットＢの書込みデータを参照して、書き込みベリファイ用リファレンス電流を選択する。これにより、図１２に示す特性の書込みを実現することができる。
【００９３】
上記のように本実施形態によれば、書込みベリファイ用リファレンス電流設定において、リファレンス電流設定段階で実際に生じる第２ビット効果による変動を補うよう書込みベリファイ用リファレンスセルの書込みレベルが設定される。これにより、ビットＡの書込みにおける第２ビット効果を補正する書込みベリファイ用リファレンスセルを精度良く設定することができる。
【００９４】
《発明の実施形態３の変形例》
ベリファイ用リファレンス電流生成回路４００よりも簡単な回路構成で、書き込みベリファイ用リファレンス電流を設定することが可能なベリファイ用リファレンス電流生成回路５００を説明する。ベリファイ用リファレンス電流生成回路５００は、図１７に示すように、書き込みベリファイ用のリファレンスセル５０２・５０４、および比較回路５０６を備えて構成されている。
【００９５】
リファレンスセル５０２・５０４は、情報用メモリセルと同一の構成のＭＯＮＯＳ型メモリセルである。
【００９６】
比較回路５０６は、リファレンスセル５０２の電流値とリファレンスセル５０４の電流値とを比較するようになっている。
【００９７】
以下、ベリファイ用リファレンス電流生成回路５００において、図１１に示す特性Ｈと特性Ｇを設定するための、書込みベリファイ用リファレンス電流設定方法を例として説明する。
【００９８】
まず、両方のリファレンスセル５０２および５０４の全ての電荷蓄積領域を消去状態とする（図１８を参照）。次に図１９に示すように、リファレンスセル５０２のソース側の電荷蓄積領域に対して、図１１に示す特性Ｈとなる書き込みを行うと同時に、リファレンスセル５０４のドレイン側の電荷蓄積領域に対して、同様に特性Ｈとなる書込みを行い、第２ビット効果を引き起こす。
【００９９】
次に図１７に示すように、リファレンスセル５０２のソース側の電荷蓄積領域を読み出したセル電流と、ドレイン側の電荷蓄積領域に対して書込みがなされたリファレンスセル５０４のソース側の電荷蓄積領域を読み出したセル電流とが等しくなるように、比較回路５０６で比較を行いながら、リファレンスセル５０４のソース側の電荷蓄積領域に対する書き込みを行う。そして、リファレンスセル５０２・５０４のセル電流を等しく設定した後に、図２０に示すように、リファレンスセル５０４におけるドレイン側の電荷蓄積領域に書込まれたデータを消去する。
【０１００】
このようにして、リファレンスセル５０２・５０４の状態設定を行うと、リファレンスセル５０２には、図１１で示す特性Ｈを設定するための書込みベリファイ用リファレンス電流が設定される。リファレンスセル５０４には、第２ビット効果により減少する電流量と等価な電流量分だけ、リファレンスセル５０２に対して多い電流を設定することができる。すなわち、図１１に示す特性Ｇを設定するための書込みベリファイ用リファレンス電流が設定される。
【０１０１】
図１１に示す書込みを行うためには、さらに特性Ｅおよび特性Ｆに設定するための書込みベリファイ用リファレンス電流を設定する必要がある。これには、図１７で示すリファレンスセル５０４に相当するリファレンスセルを他に２つ用い、図１９に示す、ドレイン側の電荷蓄積領域への書込みレベルが異なる条件で、リファレンスセル５０４に相当するリファレンスセルのドレイン側電荷蓄積領域に対する書込みを行う。そして、比較回路５０６での比較を行いながら、リファレンスセル５０４に相当するリファレンスセルのソース側電荷蓄積領域に対する書込みを行い、図２０に示す、リファレンスセル５０４に相当するリファレンスセルのドレイン側電荷蓄積領域を消去する。
【０１０２】
このようにして４種類の書き込みベリファイ用リファレンス電流を設定することにより、図１１に示す一つの書込み状態における特性として特性Ｉを実現することができる。図１２に示す４状態の状態設定を行うためには、３種類の記憶状態Ｋ、ＬおよびＭのそれぞれで、４種類の書き込みベリファイ用リファレンス電流を設定し、ビットＡのデータ書込み時に、ビットＢの書込みデータを参照して、書き込みベリファイ用リファレンス電流を選択する。これにより、図１２に示す特性の書込みを実現することができる。
【０１０３】
上記のように、本変形例によれば、少ないリファレンスセルの数でビットＡの書込みにおける第２ビット効果を補正する書込みベリファイ用リファレンスセルを設定することができる。
【０１０４】
なお、ベリファイ用リファレンス電流生成回路４００やベリファイ用リファレンス電流生成回路５００において、同一状態に設定された複数のリファレンスセルを用いて、書き込みベリファイ用リファレンス電流を複数のリファレンスセルの平均としてもよい。これにより、前述の読み出し用リファレンス電流の設定と同様に、製造上のバラツキを考慮して、より精度の高いリファレンス電流を設定することができる。
【０１０５】
《発明の実施形態４》
図２１は、本発明の実施形態４に係るフラッシュメモリ６００の構成例を示すブロック図である。図２１において、６０２はＭＯＮＯＳ型メモリセルがアレイ状に配置されたメモリセルアレイ、６１０はアドレス入力端子６２８から入力されるアドレス受け取るアドレスバッファ、６０４はアドレスバッファ６１０からのロウアドレス出力を受け、メモリセルアレイ６０２内の特定ワード線を選択するロウデコーダである。６０６はアドレスバッファ６１０からのカラムアドレス出力を受け、ビット線を選択するためのカラム選択ゲート６０８へ選択信号を出力するカラムデコーダである。
【０１０６】
また、６１２は、実施形態１で示したリファレンス電流発生回路１００、および実施形態３で示したベリファイ用リファレンス電流生成回路４００（またはベリファイ用リファレンス電流生成回路５００）を備えて構成されている。
【０１０７】
データ読み出し動作においては、カラム選択ゲート６０８により選択されたビット線に接続されるメモリセルの読み出し電流と、リファレンス回路６１２内の読み出しリファレンス電流とが読み出し・ベリファイ回路６１４内の判定回路７０４（後述）により比較される。そして、比較結果は、データ出力バッファ６２０を介してデータ入出力端子６３０へ出力される。
【０１０８】
データ書込み動作においては、データ入出力端子６３０から入力されるデータは、書込みバッファ６１８により受け取られる。書込みバッファ６１８は、メモリセルアレイ６０２に対して一度に書込むことができるデータよりも多いデータ量を保持する記憶容量を備えている。書込みバッファ６１８の出力は、書き込み回路６１６によって、カラム選択ゲート６０８を介して、メモリセルに対して書き込まれる。書込みベリファイ動作時には、メモリセルの読み出し電流と、リファレンス回路６１２が出力する書込みベリファイリファレンス電流とが読み出し・ベリファイ回路６１４内の判定回路７０４で比較される。この比較結果と、書込みバッファからの書込みデータとが一致するまで書込みと書込みベリファイ動作が繰り返され、一致した時点で書込みが完了する。
【０１０９】
６３２はフラッシュメモリの動作モードを制御するための制御信号入力端子である。制御信号発生回路６２４は、制御信号入力端子６３２からの信号を受けて、動作モードに応じたフラッシュメモリ内部の制御をおこなうための各種制御信号を発生する。６２６は電圧発生回路であり、電源電圧入力端子６３４からの電圧をもとに、動作モードに応じてフラッシュメモリ内部回路に必要となる電圧を発生する。
【０１１０】
先に説明したように、本発明に用いるメモリセルは、第２ビット効果を有している。すなわち、先に書き込まれた一方の電荷蓄積領域（ビットＡ）のメモリセル特性が、後から書込まれる電荷蓄積領域（ビットＢ）の影響によって変動する。フラッシュメモリ６００において、この第２ビット効果による変動を考慮して、読み出し動作マージンの減少を最小とするビットＡに対する書き込みについて以下に説明する。
【０１１１】
図２２は、カラム選択ゲート６０８、読み出し・ベリファイ回路６１４、書き込み回路６１６、および書込みバッファ６１８のより具体的な説明のための回路構成例を示すものである。書込みバッファ６１８は、メモリセルアレイ６０２に対する１回の書き込みで同時に書込みをおこなうことができるビット数よりも多いデータが取り込まれる。書込みバッファ６１８は、メモリセルアレイ６０２に対する書込み動作時において、書込みアドレス毎に書込み動作と、書込みベリファイ動作を切り替えるのではなく、複数の書込みアドレスで単位で動作を切り替えるようにして、書込み動作と、書込みベリファイ動作とでの内部電位の切り換えに要する時間を短縮する目的で、一般的に用いられているものである。
【０１１２】
書込みバッファ６１８内に取り込まれた書込みデータは、同一メモリセル内の２つの電荷蓄積領域に書込まれるようアドレスのマッピングがなされている。メモリセルに対して書込みをおこなう場合には、書込みバッファ６１８からの書込みデータがポート１（Ｐ１）に出力される。そして、書き込み回路６１６内の書込みアンプ７１０により、カラム選択ゲート６０８内のゲート７０２を介して、メモリセルアレイ６０２内の選択されたメモリセルの一方の電荷蓄積領域に書込むように、書込み電圧が与えられる。このとき、読み出し・ベリファイ回路６１４内の読み出しゲート７０８は、制御信号ＲＥＤにより制御され、遮断状態とされている。
【０１１３】
書込みベリファイ動作時には、制御信号ＲＥＤの制御により、読み出し・ベリファイ回路６１４内の読み出しゲート７０８が導通状態とされ、メモリセルの読み出しデータが読み出しゲート７０８を介して判定回路７０４の一方の入力へ与えられる。判定回路７０４の他方の入力には、リファレンス回路６１２からの書込みベリファイ用リファレンス電流が、選択回路により選択されて与えられる。選択されるメモリセルの一方の電荷蓄積領域に書込むデータが、ポート１（Ｐ１）に出力されているときには、ポート２（Ｐ２）には、選択されるメモリセルの他方の電荷蓄積領域に書込むべきデータが出力される構成となっている。このような構成は、書込みバッファ６１８を２ポートのメモリで構成し、この２ポートに与えるアドレスを前記メモリセルの電荷蓄積領域となるよう設定することにより実現できる。
【０１１４】
したがって、書込みベリファイ時に選択する書込みベリファイ用リファレンス電流は、メモリセルの一方の電荷蓄積領域に書込むデータと、後で同一のメモリセルの他方の電荷蓄積領域に書込まれるべきデータをもとに選択することができる。読み出し・ベリファイ回路６１４内の７１２は書込み判定回路であり、書込みデータと、判定回路７０４の出力の一致を検出し、一致した場合に書込み動作を完了させるための信号を出力する。
【０１１５】
図２３は、リファレンス回路６１２から出力されるのリファレンス電流の種類と、選択回路７０６の動作を説明するものである。メモリセルの２つの電荷蓄積領域のそれぞれに、４状態を用いて２ビットを記憶する場合には、読み出し用リファレンスＲ＿ＲＥＦとして４状態を判定するための３種類のリファレンス、消去ベリファイ用リファレンスＥ＿ＲＥＦとして１種類のリファレンス、メモリセルの２つの電荷蓄積領域において先に書込みをおこなうビットＡに対する書込みベリファイリファレンスＰＶ＿ＲＥＦ（Ａ）として９種類のリファレンス、およびメモリセルの２つの電荷蓄積領域において後から書込みをおこなうビットＢに対する書込みベリファイリリファレンスＰＶ＿ＲＥＦ（Ｂ）として３種類のリファレンスをドレイン電圧設定回路１２０から出力し、それぞれの動作モードに応じて、選択回路７０６選択して判定回路へ与える。
【０１１６】
ビットＡに対する９種類の書込みベリファイリファレンスＰＶ＿ＲＥＦ（Ａ）は、たとえば、ベリファイ用リファレンス電流生成回路４００またはベリファイ用リファレンス電流生成回路５００により設定される。
【０１１７】
上記の構成とすることにより、メモリセルの２つの電荷蓄積領域のそれぞれに、４状態を用いて２ビットを記憶する場合において、図１２に示すメモリセル特性を実現することができる。すなわち、リファレンス電流Ｒ＿ＲＥＦ１〜３を同図に示すように設定することにより、読み出し動作マージンの広い、安定な読み出し動作を実現することができる。
【０１１８】
図１２からも分かるように、ビットＡの最も書込みが深い記憶状態Ｍにおいては、コントロールゲートの読み出し電圧範囲内での電流値は小さな値となる。したがって、ビットＡを記憶状態Ｍに書込む場合における第２ビット効果の影響は、読み出し動作においては小さな値となる。
【０１１９】
図２４は、ビットＡを記憶状態Ｍに書込む場合における書込みベリファイリファレンス電流を一定の値（単一書き込みレベル）とし、第２ビット効果の補正をしない場合におけるビットＡの読み出し特性を示すものである。ビットＡの記憶状態Ｍは、図２４の特性Ｓで示すようになり、読み出し特性に与える影響は少ない。それゆえ、このような制御とすることで、書込みベリファイリファレンス電流の数を減らした状態で、同様の効果を実現することができる。この場合は、選択回路７０６で設定するビットＡに対する書込みリファレンスＰ＿ＲＥＦ（Ａ）の数は減少する。選択回路７０６によりリファレンスを選択するための信号線数が減少する以外は、図２１〜図２３の構成と何ら変わるところはない。
【産業上の利用可能性】
【０１２０】
本発明にかかる不揮発性半導体記憶装置は、第２ビット効果によりメモリセルの電流特性が変動しても、リファレンス電流を最適化し、読み出し時の動作マージンを最適にできるという効果等を有し、ゲート絶縁膜中に電荷蓄積層を有するＭＯＳトランジスタをメモリセルとし、電荷蓄積層内の互いに異なる電荷蓄積領域を用いて複数の情報を記憶する不揮発性半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施形態１に係るリファレンス電流発生回路の構成を示すブロック図である。
【図２】ＭＯＮＯＳ型メモリセルに用いられるＭＯＳトランジスタの構成を示す図である。
【図３】ビットＡが消去状態におけるメモリセルの電流特性と情報が書込まれた状態におけるメモリセルの電流特性を示す図である。
【図４】記憶状態（１）〜（４）の４つの状態を用いて２ビットの情報を記憶する場合の一般的なしきい値分布を示す図である。
【図５】各記憶状態におけるメモリセルの電流特性と、リファレンス電流Ｒ＿ＲＥＦ１〜Ｒ＿ＲＥＦ３との関係を示す図である。
【図６】第２ビット効果を影響を受けた場合の各記憶状態におけるメモリセルの電流特性を示す図である。
【図７】記憶状態（１）、（２）におけるメモリセルの電流特性とリファレンス電流Ｒ＿ＲＥＦ１との関係を示す図である。
【図８】リファレンス電流Ｒ＿ＲＥＦ２を発生するリファレンス電流発生回路の構成を示すブロック図である。
【図９】リファレンス電流Ｒ＿ＲＥＦ３を発生するリファレンス電流発生回路の構成を示すブロック図である。
【図１０】本発明の実施形態２に係る書込み動作を説明するための図である。
【図１１】４種類のビットＢの書込みデータに応じて、書込みレベルを変えて書込まれたビットＡの電流特性を示す図である。
【図１２】ビットＡへの書込み動作時に書込みレベル制御を行った後、ビットＢの書込みを行った場合のビットＡの電流特性を示す図である。
【図１３】本発明の実施形態２に係るベリファイ用リファレンス電流生成回路の構成を示すブロック図である。
【図１４】実施形態３におけるリファレンスセルに対する電荷の蓄積状態を示す図である。
【図１５】実施形態３におけるリファレンスセルに対する電荷の蓄積状態（消去状態）を示す図である。
【図１６】実施形態３におけるリファレンスセルに対する電荷の蓄積状態を示す図である。
【図１７】発明の実施形態３の変形例に係るベリファイ用リファレンス電流生成回路の構成を示すブロック図である。
【図１８】実施形態３の変形例におけるリファレンスセルに対する電荷の蓄積状態（消去状態）を示す図である。
【図１９】実施形態３の変形例におけるリファレンスセルに対する電荷の蓄積状態を示す図である。
【図２０】実施形態３の変形例におけるリファレンスセルに対する電荷の蓄積状態を示す図である。
【図２１】本発明の実施形態４に係るフラッシュメモリの構成例を示すブロック図である。
【図２２】カラム選択ゲート、読み出し・ベリファイ回路、書き込み回路、および書込みバッファのより詳しい構成例を示すブロック図である。
【図２３】リファレンス回路から出力されるのリファレンス電流の種類を示す図である。
【図２４】第２ビット効果の補正をしない場合のビットＡの読み出し特性を示す図である。
【符号の説明】
【０１２２】
１００      リファレンス電流発生回路
１０２      リファレンスセル部
１０４      電流平均化回路
１０６      リファレンスセル
１０６・１０８    リファレンスセル
１１０・１１２・１１４  Ｐチャネルトランジスタ
１１６・１１８    Ｎチャネルトランジスタ
１２０      ドレイン電圧設定回路
１２２      リファレンスセル部
１２４・１２６    リファレンスセル
１２８      リファレンス電流発生回路
１３０      リファレンス電流発生回路
１３２      リファレンスセル部
１３４・１３６    リファレンスセル
１３６      リファレンスセル
４００      ベリファイ用リファレンス電流生成回路
４０２・４０４・４０６・４０８      リファレンスセル
４１０      比較回路
５００      ベリファイ用リファレンス電流生成回路
５０２・５０４    リファレンスセル
５０６      比較回路
６００      フラッシュメモリ
６０２      メモリセルアレイ
６０８      カラム選択ゲート
６１０      アドレスバッファ
６１２      リファレンス回路
６１４      読み出し・ベリファイ回路
６１６      書き込み回路
６１８      バッファ
６２０      データ出力バッファ
６２４      制御信号発生回路
６２８      アドレス入力端子
６３０      データ入出力端子
６３２      制御信号入力端子
６３４      電源電圧入力端子
７０２      ゲート
７０４      判定回路
７０６      選択回路
７０８      読み出しゲート
７１０      アンプ
１０００      ＭＯＳトランジスタ
１００２      Ｐ型半導体基板
１００４      ドレイン／ソース領域
１００６      ドレイン／ソース領域
１００８      シリコン酸化膜
１０１０      シリコン窒化膜
１０１２      シリコン酸化膜
１０１４      コントロールゲート電極
１０１６      電荷蓄積領域
１０１８      電荷蓄積領域
【図１】
2007035179.tif 000003
【図２】
2007035179.tif 000004
【図３】
2007035179.tif 000005
【図４】
2007035179.tif 000006
【図５】
2007035179.tif 000007
【図６】
2007035179.tif 000008
【図７】
2007035179.tif 000009
【図８】
2007035179.tif 000010
【図９】
2007035179.tif 000011
【図１０】
2007035179.tif 000012
【図１１】
2007035179.tif 000013
【図１２】
2007035179.tif 000014
【図１３】
2007035179.tif 000015
【図１４】
2007035179.tif 000016
【図１５】
2007035179.tif 000017
【図１６】
2007035179.tif 000018
【図１７】
2007035179.tif 000019
【図１８】
2007035179.tif 000020
【図１９】
2007035179.tif 000021
【図２０】
2007035179.tif 000022
【図２１】
2007035179.tif 000023
【図２２】
2007035179.tif 000024
【図２３】
2007035179.tif 000025
【図２４】
2007035179.tif 000026