(57)【要約】【課題】ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置において、マイクロパイプだけでなく基底面内転位及び積層欠陥も低減すること。【解決手段】マイクロパイプを有するＳｉＣ単結晶基板１上に、ＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法であって、ＳｉＣエピタキシャル成長層２の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層２ａを成長する閉塞層成長工程と、第１のエピタキシャル成長層２ａの途中に不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層２ｂを少なくとも一層成長する歪み層成長工程と、を有している。【選択図】      図１
2007250693.tif 000002
【特許請求の範囲】
【請求項１】
マイクロパイプを有するＳｉＣ単結晶基板上に、ＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、
前記ＳｉＣエピタキシャル成長層の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層を成長する閉塞層成長工程と、
前記第１のエピタキシャル成長層の途中に不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層を少なくとも一層成長する歪み層成長工程と、を有していることを特徴とするＳｉＣ基板の製造方法。
【請求項２】
請求項１に記載のＳｉＣ基板の製造方法によって作製されたことを特徴とするＳｉＣ基板。
【請求項３】
マイクロパイプを有するＳｉＣ単結晶基板と、
前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、
前記ＳｉＣエピタキシャル成長層が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層と、
前記第１のエピタキシャル成長層の途中に少なくとも一層成長され不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層と、を備えていることを特徴とするＳｉＣ基板。
【請求項４】
請求項２又は３に記載のＳｉＣ基板において、
前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成したことを特徴とするＳｉＣ基板。
【請求項５】
請求項２から４のいずれか一項に記載のＳｉＣ基板を用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイス等の形成用基板に好適なＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置に関する。
【背景技術】
【０００２】
近年、電力制御用のパワーデバイスや高周波デバイス等の形成用基板として、シリコンよりも大きなバンドギャップ、高い飽和ドリフト速度、高い熱伝導度、大きい絶縁破壊電界強度等を有するＳｉＣ（炭化珪素）が注目されている。例えば、このＳｉＣを用いたパワーデバイスでは、低損失化、高性能化及び小型化が可能であり、電源電力変換の省エネルギー化、ハイブリット車、電気自動車の性能向上等に大いに寄与するものと考えられている。
【０００３】
パワーデバイスに用いられるＳｉＣ単結晶基板は、種基板を用いた昇華成長技術であるいわゆる改良レーリー法によって成長させた単結晶ＳｉＣインゴットから作製されるものが知られている。
パワーデバイス等をＳｉＣを用いて作製する場合、ＳｉＣ単結晶基板上にデバイス形成領域としてＳｉＣエピタキシャル成長層を成長するが、バルク移動度が高い４Ｈ−ＳｉＣ等のα−ＳｉＣの市販基板には、結晶のｃ軸に沿ってマイクロパイプと呼ばれる中空の貫通欠陥が多数存在し、その基板上に成長したＳｉＣエピタキシャル成長層にも、欠陥が生じてしまっていた。作製したパワーデバイスのデバイス領域に、一つでもこのマイクロパイプが存在すると、大幅な素子特性の低下が生じてしまう不都合があった。
【０００４】
従来、例えば特許文献１には、マイクロパイプを閉塞する方法として液相成長法（ＬＰＥ）でＳｉＣエピタキシャル成長層を成長する方法が提案されている。
また、特許文献２には、炭化珪素単結晶の表面を被覆し、炭化珪素蒸気種で飽和状態にした雰囲気で、熱処理工程を昇温、降温を繰り返し行うことによりマイクロパイプを閉塞する方法が提案されている。
【０００５】
さらに、特許文献３には、ＣＶＤ（化学的気相成長）炉により、マイクロパイプを閉塞する方法として、Ｃ（炭素）原料とＳｉ（珪素）原料との供給比Ｃ／Ｓｉを炭素供給律速の条件でＳｉＣエピタキシャル成長層（マイクロパイプ閉塞層）の成長を行うことで、マイクロパイプの１００％近くが閉塞されたことが記載されている。この方法によれば、同一炉を用いて、マイクロパイプの閉塞層とデバイス活性層とを連続して作製することが可能になる。
【０００６】
また、特許文献４には、面方位（１１−２０）方向に結晶成長させることにより、マイクロパイプを結晶表面に継承しない方法が提案されている。
また。特許文献５には、高濃度の不純物を含む少なくとも一つの高濃度ＳｉＣ層を含みマイクロパイプの引き継ぎを抑制する機能を持つ抑制層と、この抑制層の上に形成された活性領域とを備えた半導体装置が提案されている。この半導体装置では、高濃度ＳｉＣ層により生じた歪みがマイクロパイプの成長を抑制する点が記載されている。なお、この半導体装置では、窒素をドープした高濃度ＳｉＣ層における不純物濃度が１×１０１８ｃｍ−３に設定され、さらに、高濃度ＳｉＣ層の不純物濃度を１×１０１８ｃｍ−３程度に濃くすることができるとされている。
【０００７】
【特許文献１】米国特許第５６７９１５３号明細書
【特許文献２】特開２０００−３４１９９号公報
【特許文献３】国際公開０３／０７８７０２号パンフレット
【特許文献４】特開２０００−３１９０９９号公報
【特許文献５】特開２００２−３２９６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来の技術には、以下の課題が残されている。
すなわち、従来の特許文献１に記載の技術では、マイクロパイプが閉塞される代わりに試料表面の凹凸が非常に大きくなってしまう問題があった。また、大面積の基板には適用が困難であった。
また、特許文献２に記載の技術では、被覆工程及び熱処理工程等の追加の工程が必要になり、また、被覆するＳｉＣ結晶が、基板と異なる多形となるため、積層欠陥を形成し易く、電子素子に適用する事が困難であった。
また、特許文献４に記載の技術では、マイクロパイプと直交する向きに成長させるため、マイクロパイプを低減させることができるが、新たに積層欠陥を形成し易いという問題がある。このような積層欠陥もデバイスの電気特性に悪影響を及ぼす不都合があった。
一方、特許文献３に記載の技術では、十分なマイクロパイプ閉塞率が得られると報告されている。しかし、T.Ohno等、J.Crys.Growth 271(2004)1-7.によれば、基底面内転位が結晶表面に多く残留する問題が指摘されている。この転位中には、炭素供給律速の雰囲気で多く発生するエピタキシャル成長中欠陥である基底面内転位−貫通刃状転位ペアが発生したことによる基底面内転位が含まれている。このような基底面内転位もまた、デバイスの電気特性に悪影響を及ぼす不都合があった。さらに、特許文献１および３に記載された技術に関しては、マイクロパイプを閉塞した箇所に作製した素子が通電中に劣化する事が報告されている（R.Rupp, et al., 5th European Conference on Silicon Carbide and Related Materials (ECSCRM2004), Aug 31 - Sept 4 , Bologna (Italy), Sa11-03）。
また、特許文献５に記載の技術では、不純物濃度が１×１０１８ｃｍ−３から１×１０１９ ｃｍ−３までの高濃度ＳｉＣ層を形成してマイクロパイプの成長を抑制しようとしているが、実際にはこの不純物濃度ではマイクロパイプの成長を効果的に抑制することができなかった。
【０００９】
本発明は、前述の課題に鑑みてなされたもので、マイクロパイプだけでなく基底面内転位及び積層欠陥も低減することができるＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは、不純物濃度と歪みとの相関関係について鋭意研究を進めたところ、格子歪みの非線形性から一定以上の不純物濃度でなければ効果的に結晶格子に歪みを生じさせることができないことを突き止めた。したがって、本発明は、上記知見から得られたものであり、前記課題を解決するために以下の構成を採用した。
すなわち、本発明のＳｉＣ基板の製造方法は、マイクロパイプを有するＳｉＣ単結晶基板上に、ＳｉＣエピタキシャル成長層を化学的気相成長させるＳｉＣ基板の製造方法であって、前記ＳｉＣエピタキシャル成長層の成長工程が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層を成長する閉塞層成長工程と、前記第１のエピタキシャル成長層の途中に不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層を少なくとも一層成長する歪み層成長工程と、を有していることを特徴とする。
【００１１】
また、本発明のＳｉＣ基板は、マイクロパイプを有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に形成されたＳｉＣエピタキシャル成長層と、を備えたＳｉＣ基板であって、前記ＳｉＣエピタキシャル成長層が、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層と、前記第１のエピタキシャル成長層の途中に少なくとも一層成長され不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層と、を備えていることを特徴とする。
【００１２】
これらのＳｉＣ基板の製造方法及びＳｉＣ基板では、第１のエピタキシャル成長層の途中に、結晶歪みが急激に大きくなる不純物濃度として３×１０１９ｃｍ−３以上の濃度の第２のエピタキシャル成長層を少なくとも一層成長するので、急激な歪みが生じた第２のエピタキシャル成長層内及び第１のエピタキシャル成長層と第２のエピタキシャル成長層との界面に高密度の欠陥が発生し、マイクロパイプの閉塞により生じたストレスをこれら欠陥発生領域で緩和させることができる。
【００１３】
特に、上記界面に欠陥が集中してストレスが緩和され、ストレスに起因する基底面内転位の積層欠陥への拡張を低減させることができる。また、上記界面において転位の方向性が変わって異なる種類の転位に変換され、その後に成長した第１のエピタキシャル成長層において、基底面内転位をデバイスの電気特性に悪影響を及ぼし難い転位に変更することができる。
【００１４】
本発明のＳｉＣ基板は、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されたことを特徴とする。すなわち、このＳｉＣ基板では、上記本発明のいずれかのＳｉＣ基板の製造方法によって作製されているので、ＳｉＣエピタキシャル成長層内のストレスが緩和され、マイクロパイプ密度が低減されていると共に基底面内転位密度が低い良好な結晶性を有することができる。
【００１５】
また、本発明のＳｉＣ基板は、前記ＳｉＣエピタキシャル成長層上に、さらにＳｉＣ層をエピタキシャル成長により形成したことを特徴とする。
また、本発明の半導体装置は、上記本発明のいずれかのＳｉＣ基板を用いたことを特徴とする。
すなわち、このＳｉＣ基板では、上記本発明のＳｉＣ基板の製造方法によって作製されているため、全てのマイクロパイプが閉塞され基底面内転位及び積層欠陥が低減された良好な表面状態を有しており、この基板上にＳｉＣ層をエピタキシャル成長することで良好な結晶状態のＳｉＣ層が得られる。そこで、このＳｉＣ基板を用いることで、素子特性に優れた半導体装置（半導体デバイス）を得ることができる。
【発明の効果】
【００１６】
本発明によれば、以下の効果を奏する。
すなわち、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板によれば、第１のエピタキシャル成長層の途中に、結晶歪みが急激に大きくなる不純物濃度として３×１０１９ｃｍ−３以上の濃度の第２のエピタキシャル成長層を少なくとも一層成長するので、第２のエピタキシャル成長層と第１のエピタキシャル成長層との界面でストレスが緩和され、基底面内転位及び積層欠陥を低減させることができると共に、転位の方向性を変えて電気特性に悪影響を及ぼし難い転位に変更することができる。
したがって、このＳｉＣ基板では、マイクロパイプ閉塞のストレスを軽減すると共に転位の方向性を変え、その後に成長したＳｉＣエピタキシャル成長層において、マイクロパイプの閉塞が行われると共に基底面内転位及び積層欠陥が低減される。さらに、これらのＳｉＣ基板を用いて形成した半導体装置では、デバイスの良好な電気特性を得ることができ、特性劣化が少なく優れた信頼性を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係るＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置の一実施形態を、図１から図３を参照しながら説明する。
【００１８】
本実施形態のＳｉＣ基板の製造方法は、電力制御用のパワーデバイスや高周波デバイス等の形成用基板を作製する方法であって、図１に示すように、マイクロパイプ（図示略）を有するＳｉＣ単結晶基板１上に、マイクロパイプを閉塞させるＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法である。このＳｉＣ基板の製造方法では、ＳｉＣ単結晶基板１として、α−ＳｉＣのＳｉ面（０００１）及びＣ面（０００−１）の０°から１５°のオフ角を持つ基板を用いる。例えば、４Ｈ−ＳｉＣの＜０００１＞軸が＜１１−２０＞方向に８°傾いたオフ角を有するＳｉ面鏡面基板を用いる。
【００１９】
このＳｉＣ単結晶基板１上に、横型減圧ＨＷ−ＣＶＤ（ホットウォール化学的気相成長）炉によりマイクロパイプ閉塞層であるＳｉＣエピタキシャル成長層２を形成する。このＳｉＣエピタキシャル成長層２は、積層に伴ってマイクロパイプが閉塞される第１のエピタキシャル成長層２ａと、第１のエピタキシャル成長層２ａの途中に挿入状態で成膜され、不純物濃度が３×１０１９ｃｍ−３以上の第２のエピタキシャル成長層２ｂと、を備えて構成されている。
【００２０】
上記第１のエピタキシャル成長層２ａは、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、炭素供給律速の条件である供給比Ｃ／Ｓｉ＝１．２に設定して成膜する（閉塞層成長工程）。また、窒素添加により、例えば不純物濃度を５×１０１７ｃｍ−３としたｎ型半導体になるように成膜する。この成膜条件では、第２のエピタキシャル成長層２ａの積層により閉塞されるマイクロパイプの大きさと膜厚との関係は、およそ１：１である。例えば、内径３μｍのマイクロパイプは、第１のエピタキシャル成長層２ａを３μｍ成膜することで、ほぼ閉塞させることができる条件である。
【００２１】
また、上記第２のエピタキシャル成長層２ｂは、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝３．０ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．８に設定して成膜する（歪み層成長工程）。また、第２のエピタキシャル成長層２ｂは、窒素添加により不純物濃度を３×１０１９ｃｍ−３以上、例えば５×１０１９ｃｍ−３としたｎ型半導体になるように成膜する。
本実施形態では、第２のエピタキシャル成長層２ｂは、第１のエピタキシャル成長層２ａを０．５μｍの層厚で成膜した後、０．５μｍの層厚で成膜し、その後、残りの第１のエピタキシャル成長層２ａを２．５μｍの層厚で成膜した。
【００２２】
なお、比較例として、上記初期アニール後に３μｍまで第１のエピタキシャル成長層２ａだけを上記成膜条件で成膜してＳｉＣエピタキシャル成長層２とした従来の製法による試料も作製した。
また、使用したＳｉＣ単結晶基板１は、いずれも表面に２００個ほどのマイクロパイプが存在し、最大で内径２．５μｍの大きさのマイクロパイプを有していた。
【００２３】
上記第２のエピタキシャル成長層２ｂの不純物濃度を３×１０１９ｃｍ−３以上に設定した理由を以下に説明する。
例えば、ｎ型不純物として通常用いられる窒素（Ｎ）及びｐ型不純物として通常用いられるアルミニウム（Ａｌ）の濃度とｃ軸方向の歪みとの関係を、図２に示す。この図２からわかるように、不純物の種類に関係なく、いずれの不純物でも、３×１０１９ｃｍ−３以上の濃度で急激に格子の歪みが生じている。
【００２４】
通常、ホスト結晶のＡ原子サイトに不純物原子Ｂがｘの割合で置換した場合、Ａ原子、Ｂ原子のイオン半径をおのおのＲａ、Ｒｂとすると、元の結晶格子定数ｒが、
ｒ｛１−ｘ｝Ｒａ＋ｘＲｂ｝／Ｒａ
だけ変形することが予想される。これは、Vegard's Lawと呼ばれる線形則である。しかしながら、図２の関係において、Vegard's Lawに従うような線形の変形領域は３×１０１９ｃｍ−３よりも低い濃度領域で見られ、この領域での歪みは、図２の縦軸のようにＬｏｇスケールではなく、線形スケールで図示した場合、ほとんど横軸に接してしまうほどの小さなものである。
【００２５】
したがって、ＳｉＣ結晶のｃ軸方向における結晶歪みは、不純物の種類に関係なく、３×１０１９ｃｍ−３以上の不純物濃度で、線形則に従わずに急激に大きくなることがわかる。そして、窒素とアルミニウムとでは、α−ＳｉＣ中での不純物準位の深さに大きな違いがあるため、室温での活性なキャリア数は同じ不純物濃度でも大きな違いがある。したがって、本現象は、キャリア濃度ではなく、ＳＩＭＳ（二次イオン質量分析）、ＲＢＳ（ラザフォード後方散乱分析）等で検出できる不純物濃度そのものに従った格子歪みの非線形性であることがわかる。
なお、上記格子定数に関する文献として、窒素については、「H.J.Chung et al.,J.Crys.Growth 259(2003) 52.」を参照し、アルミニウムについては、「S.W.Huh, et al., J.Appl.Phys. 96 (2004) 4637.」を参照した。
【００２６】
次に、本実施形態の半導体装置を作成するため、上記ＳｉＣ基板上に、図３に示すように、さらに活性層（半導体層）３を成膜する。この活性層３は、例えば、成膜条件として、温度Ｔ＝１５８５℃、水素（キャリアガス）流量４５ｓｌｍ、圧力Ｐ＝１００ｍｂａｒ、ＳｉＨ４＝７．２ｓｃｃｍ、供給比Ｃ／Ｓｉ＝１．８に設定し、５μｍの層厚で成膜する。また、窒素添加により不純物濃度を５×１０１５ｃｍ−３としたｎ型半導体になるように成膜する。なお、上記比較例のＳｉＣ基板についても、同様に活性層３を積層した。
このように成膜した基板の表面観察を行ったところ、本実施形態及び比較例のいずれの基板でも全てのマイクロパイプが閉塞されていた。
【００２７】
さらに、このＳｉＣ基板の表面側（活性層３側）にショットキー電極４を形成すると共に、裏面側にオーミック電極５を形成し、ショットキー電極４と活性層３との間にショットキー障壁部（半導体素子）が形成されたショットキーバリアダイオード（半導体装置）６を作製した。
なお、上記比較例についても、同様に表裏面に電極（ショットキー電極４、オーミック電極５）を形成し、ショットキーバリアダイオードを作製した。
【００２８】
作製したショットキーバリアダイオード６のうち、ショットキー電極４にマイクロパイプの閉塞した後の部分が含まれている５０個のダイオードに対して逆方向耐圧に対する耐久試験を行い、リーク電流を比較した。その結果、比較例は実施例に比べてリーク電流の増加が多く耐性が低いことが分かった。
【００２９】
このように、本実施形態のＳｉＣ基板の製造方法及びこれにより作製されたＳｉＣ基板では、第１のエピタキシャル成長層２ａの途中に、結晶歪みが急激に大きくなる不純物濃度として３×１０１９ｃｍ−３以上の濃度の第２のエピタキシャル成長層２ｂが中間緩和層として成長されるので、急激な歪みが生じた第２のエピタキシャル成長層２ｂ内及び第１のエピタキシャル成長層２ａと第２のエピタキシャル成長層２ｂとの界面に高密度の欠陥が発生し、マイクロパイプの閉塞により生じたストレスをこれら欠陥発生領域で緩和させることができる。
【００３０】
特に、上記界面に欠陥が集中してストレスが緩和され、ストレスに起因する基底面内転位の積層欠陥への拡張を低減させることができる。また、上記界面において転位の方向性が変わって異なる種類の転位に変換され、その後に成長した第１のエピタキシャル成長層２ａにおいて、基底面内転位をデバイスの電気特性に悪影響を及ぼし難い転位に変更することができる。
【００３１】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３２】
例えば、上記実施形態のように第１のエピタキシャル成長層２ａの結晶成長は、炭素供給律速の雰囲気で行っても良いが、珪素供給律速での成膜と炭素供給律速での成膜とを連続して繰り返すことで成膜しても構わない。また、成長レイトを、１μｍ／ｈ以下の極めて遅い状態から適宜原料ガスを増量して目的の成長レイトにして成膜しても良い。
また、上記実施形態では、第２のエピタキシャル成長層２ｂを一層だけ第１のエピタキシャル成長層２ａに挿入させた状態で成長させたが、２層以上の第２のエピタキシャル成長層２ｂを第１のエピタキシャル成長層２ａの途中に成長させても構わない。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る一実施形態のＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置において、ＳｉＣ基板を示す要部断面図である。
【図２】不純物濃度とｃ軸の歪みとの関係を示すグラフである。
【図３】本実施形態の半導体装置を示す断面図である。
【符号の説明】
【００３４】
１…ＳｉＣ単結晶基板、２…ＳｉＣエピタキシャル成長層、２ａ…第１のエピタキシャル成長層、２ｂ…第２のエピタキシャル成長層、３…活性層（半導体層）、４…ショットキー電極、５…オーミック電極、６…ショットキーバリアダイオード（半導体装置）
【図１】
2007250693.tif 000003
【図２】
2007250693.tif 000004
【図３】
2007250693.tif 000005