(57)【要約】      （修正有）【課題】２つのトレンチ間の島領域に高濃度拡散層を短時間で深く形成することを可能にし、もって生産性の向上とエネルギー損失の低減に寄与する半導体装置の製造方法を提供する。【解決手段】ＳＯＩ基板１を、埋込み酸化膜３に達するトレンチ７，７により複数のデバイス領域８に分離した後、前記トレンチ８の壁面より不純物（ドーパント）をシリコン層４，５に拡散させて、相隣接する２つのトレンチ７間の島領域９に電位固定用高濃度拡散層１０を形成すると同時に、トレンチ７の外側のデバイス領域８に、ＮＰＮトランジスタ１４のコレクタ層として共用される高濃度拡散層１１を形成し、しかる後、前記トレンチ７にＣＶＤ法により絶縁物６を埋込む。【選択図】図１
2007227538.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板を、埋込み酸化膜に達するトレンチにより複数のデバイス領域に分離する第１工程、前記トレンチの壁面より不純物をシリコン層に拡散させて、相隣接する２つのトレンチ間の島領域に電位固定用高濃度拡散層を形成する第２工程および前記トレンチの少なくとも壁面に絶縁物の膜を形成する第３工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第２工程において、相隣接する２つのトレンチ間の島領域に電位固定用高濃度拡散層を形成すると同時に、デバイス領域に基板表面から埋込み酸化膜直上の埋込み拡散層に達するコレクタ用高濃度拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第３工程において、ＣＶＤ法によりトレンチ内に絶縁物を埋込むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の素子分離技術に関する。
【背景技術】
【０００２】
この種の素子分離技術としては、ＳＯＩ基板を、埋込み酸化膜に達するトレンチにより複数のデバイス領域に分離し、相隣接する２つのトレンチ間の島領域に一定電位（接地電位または電源電位）を固定する方法があり（例えば、特許文献１参照）、トレンチによる絶縁分離性を高めるため、トレンチ内壁面に絶縁物の膜（シリコン酸化膜）を形成する場合もある（例えば、特許文献２参照）。
【０００３】
ところで、相隣接する２つのトレンチ間の島領域を一定電位に固定するには、該島領域を低抵抗化する必要がある。そこで従来は、例えば、前記特許文献１に示されるように、トレンチ形成後、２つのトレンチ間の島領域のシリコン層に不純物を高濃度に拡散させて高濃度拡散層（Ｎ+層）を形成し、この高濃度拡散層から接地または電源へのコンタクトをとるようにしている。
【０００４】
【特許文献１】特開平４−２３９１５４号公報
【特許文献２】特開２０００−２２３６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、トレンチによる絶縁分離性を高めるには、上記した２つのトレンチ間の島領域に形成する高濃度拡散層をできるだけ深く形成するのが望ましい。しかしながら、従来、前記島領域に対する高濃度拡散層の形成には、基板表面から熱拡散させる方法が採用されており、該高濃度拡散層を深く形成しようとすると、熱拡散処理に長時間を要し、エネルギー損失も大きい、という問題があった。
【０００６】
本発明は、上記した従来技術の問題点に鑑みてなされたもので、その課題とするところは、２つのトレンチ間の島領域に高濃度拡散層を短時間で深く形成することを可能にし、もって生産性の向上とエネルギー損失の低減とに寄与する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は、ＳＯＩ基板を、埋込み酸化膜に達するトレンチにより複数のデバイス領域に分離する第１工程、前記トレンチの壁面より不純物をシリコン層に拡散させて、相隣接する２つのトレンチ間の島領域に電位固定用高濃度拡散層を形成する第２工程および前記トレンチの少なくとも壁面に絶縁物の膜を形成する第３工程を含むことを特徴とする。
【０００８】
上記のように行う半導体装置の製造方法においては、トレンチの壁面を通して不純物をシリコン層に拡散させるので、２つのトレンチ間の島領域に高濃度拡散層を短時間で深く形成することが可能になる。
【０００９】
本発明は、上記第２工程において、相隣接する２つのトレンチ間の島領域に電位固定用高濃度拡散層を形成すると同時に、デバイス領域に基板表面から埋込み酸化膜直上の埋込み拡散層に達するコレクタ用高濃度拡散層を形成するようにしてもよく、この場合は、別途ＮＰＮトランジスタを構成するコレクタを形成する工程が不要になる。
【００１０】
本発明は、上記第３工程において、トレンチ内にＣＶＤ法により絶縁物を埋込むようしてもよいもので、この場合は、絶縁物の埋込みにより絶縁分理性が向上する。また、ＣＶＤ法の採用によりシリコン層に生じる応力が緩和され、結晶欠陥の発生も抑えられる。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、２つのトレンチ間の島領域に高濃度拡散層を短時間で深く形成することができるので、生産性の向上とエネルギー損失の低減とを達成できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を添付図面に基づいて説明する。
【００１３】
図１は、本発明の１つの実施形態により製造された半導体装置を示したものである。同図において、１は、Ｐ-型支持基板２上に埋込み酸化膜３、埋込みＮ+拡散層４およびＮ-活性層５を積層してなるＳＯＩ基板であり、ＳＯＩ基板１は、絶縁物（シリコン酸化物）６を埋込んだトレンチ７により複数のデバイス領域８に分離されている。本実施形態において、相隣接する２つのトレンチ７，７間の島領域９と前記デバイス領域８の、トレンチ７に接する部分（トレンチ外側部分）には、前記ＳＯＩ基板１の表面から埋込みＮ+拡散層４に達するＮ+型拡散層１０、１１が形成されている。一方、デバイス領域８にはＰ+型ベース層１２と、Ｎ+型エミッタ層１３と前記トレンチ外側のＮ+型拡散層１１をコレクタ層として共用するＮＰＮトランジスタ１４が形成されており、また、各層１２、１３、１１の上には、電極１５、１６、１７がそれぞれ形成されている。
【００１４】
上記した半導体装置において、２つのトレンチ７，７間の島領域９（Ｎ+型拡散層１０）は一定電位（ここでは、接地電位）に固定されるようになっており、これによって隣接するデバイス領域８，８の相互間に容量が形成されず、絶縁物６を埋込んだトレンチ７によって各デバイス領域８が確実に絶縁分離されていることもあって、各ＮＰＮトランジスタ１４の機能は安定して発揮される。上記した構造の半導体装置においては特に、２つのトレンチ７，７間の島領域９に、アースコンタクトとしてのＮ+型拡散層１０が十分深く形成されているので、電位の固定が安定し、デバイス領域８の相互間での容量結合が確実に防止される。また、ＮＰＮトランジスタ１４として共用されるトレンチ７の外側のＮ+型拡散層１１は、埋込みＮ+拡散層４まで達しているので、静電気による素子破壊に対する耐性も十分となり、装置に対する信頼性は著しく向上する。
【００１５】
図２は、上記した構造の半導体装置を得るための製造工程を示したものである。半導体装置の製造に際しては、同図（ａ）に示されるように、上記したと同じＰ-型支持基板２上に埋込み酸化膜３、埋込みＮ+拡散層４およびＮ-活性層５を積層してなるＳＯＩ基板１を用意する。Ｐ-型支持基板２の不純物濃度は、一例として１０15〜１０16ｃｍ-3程度となっており、また、埋込み酸化膜３、埋込みＮ+拡散層４、Ｎ-活性層５の厚さは、一例としてそれぞれ約１μｍ、約５μｍ、約１２μｍとなっている。また、埋込みＮ+拡散層４のピーク濃度は、一例として３×１０19ｃｍ-3に設定される。
【００１６】
そして先ず、図２（ｂ）に示されるように、上記ＳＯＩ基板１上に、トレンチエッチングマスクとなる酸化膜２０を熱酸化法またはＣＶＤ法により１μｍ程度の厚さに形成し、続いて、同図（ｃ）に示されるように、前記酸化膜２０上に、所定の開口幅（一例として、約０．５μｍ）およびパターン間距離（一例として、約１μｍ）のトレンチパターン２１ａを有するフォトレジスト２１を形成する。次に、同図（ｄ）に示されるように、前記酸化膜２０に異方性ドライエッチング法によりトレンチパターン２２を形成し、続いてフォトレジスト２１を除去する。このように酸化膜２０をトレンチエッチングマスクとするのは、次工程のドライエッチング法に対する耐性を高めるためである。次に、図２（ｅ）に示されるように、上記酸化膜２０をマスクとして、異方性ドライエッチング法によりトレンチ７を埋込み酸化膜３に達する深さまで形成する。これにより、ＳＯＩ基板１は、トレンチ７により複数のデバイス領域８，８に分離され、一方、隣接する２つのトレンチ７，７間には島領域９が形成される。したがって、（ａ）〜（ｅ）の一連の工程は、ＳＯＩ基板１を、埋込み酸化膜３に達するトレンチ７により複数のデバイス領域８に分離する第１工程を構成する。
【００１７】
次に、トレンチ７の壁面のエッチングダメージ処理を行い、続いて、例えば、リンなどのＮ型ドーパントを気相拡散法などによりトレンチ７の壁面からシリコン層（埋込みＮ+拡散層４、Ｎ-活性層５）に拡散させる。すると、同図（ｆ）に示されるように、２つのトレンチ７，７間の島領域９に高濃度な（低抵抗な）Ｎ+型拡散層１０が形成され、これと同時に、デバイス領域８の、トレンチ７に接する部分（トレンチの外側部分）に高濃度なＮ+型拡散層１１，１１が形成される。したがって、この（ｆ）工程は、相隣接する２つのトレンチ７，７間の島領域９に電位固定用高濃度拡散層１０を形成する第２工程を構成する。
【００１８】
次に、図２（ｇ）に示されるように、各トレンチ７内にＣＶＤ法により絶縁物（シリコン酸化物）６を埋込む。このとき、トレンチエッチングマスクとしての酸化膜２０にも絶縁物の膜（ＣＶＤ膜）２３が形成される。なお、この絶縁物６は、後工程のエッチバック時に前記トレンチエッチングマスク用酸化膜２０と同等のエッチングレートを有するものとするのが望ましく、ＨＴＯ（High Temperature Oxide）であっても、ＳＯＧ(Spin-On-Glass)膜であってもよい。次に、図２（ｈ）に示されるように、エッチバックにより表層のＣＶＤ膜２３とその下層の酸化膜２０とを同時に除去する。この場合、平坦化技術の１つである化学的機械的研磨法（ＣＭＰ法）を用いてもよい。したがって、この（ｇ）および（ｆ）工程は、トレンチ７の少なくとも壁面に絶縁物の膜を形成する第３工程を構成する。
【００１９】
その後は、前記図１に示したように、デバイス領域８に、Ｐ+型ベース層１２と、Ｎ+型エミッタ層１３を形成すると共に、前記トレンチ７の外側のＮ+型拡散層１１をコレクタ層として共用してＮＰＮトランジスタ１４を形成し、さらに、各層１２、１３、１１の上に電極１５、１６、１７をそれぞれ形成し、これにて半導体装置は完成する。
【００２０】
このように行う半導体装置の製造方法によれば、トレンチ７の壁面を通して不純物をシリコン層に拡散させて、２つのトレンチ７，７間の島領域９に電位固定用の高濃度Ｎ+型拡散層１０を形成するので、基板表面からマスクパターンを介してイオン注入や熱拡散などの方法で形成する場合に比べて、短時間でしかも深く形成することができ、これによって生産性の向上とエネルギーコストの低減とを達成できる。
【００２１】
また、２つのトレンチ７、７間の島領域９に電位固定用の高濃度Ｎ+型拡散層１０が形成されると同時に、トレンチ７の外側部分にコレクタ用の高濃度Ｎ+型拡散層１１が形成されるので、別途コレクタ層を形成する工程が不要になる。また、このコレクタ用の高濃度Ｎ+型拡散層１１は、トレンチ７に接する部分に形成されるので、Ｐ+型ベース層１２およびＮ+型エミッタ層１３を含むＮＰＮトランジスタ１４の全体をトレンチ７側へ寄せることができ、その分、半導体装置の小型化を図ることができる。しかも、トレンチ７の壁面を通して不純物をシリコン層に拡散させるので、高濃度Ｎ+型拡散層１１の横方向の広がりを抑えることができ、これにより素子の微細化も可能になる。さらに、ＣＶＤ法によりトレンチ７内に絶縁物６を埋込むので、シリコン層（埋込みＮ+拡散層４、Ｎ-活性層５）に生じる応力が緩和され、結晶欠陥の発生も防止される。また、ＣＶＤ法の採用によりエッチバックによる平坦化も簡単となる。
【００２２】
なお、上記実施形態においては、ＣＶＤ法によりトレンチ７内に絶縁物６を埋込むようにしたが、これに代えて、例えば、熱酸化法によりトレンチ７の内壁に絶縁膜（シリコン酸化膜）を形成するようにしてもよい。
【００２３】
ここで、図１に示したと同様の半導体装置は、図３に示す方法によっても得ることができる。この図３に示す方法では、別途用意したＳＯＩ基板１（ａ）に対し、同図（ｂ）に示されるように、先ず基板１の上面に所定の開口３０を有するフォトレジストパターン３１を形成し、イオン注入法などにより前記開口３０を通して上層のＮ-活性層５にＮ型ドーパント（ｘ印で表す）を注入する。そして、前記フォトレジストパターン３１を除去した後、同図（ｃ）に示されるように、熱拡散法によりシリコン層（埋込みＮ+拡散層４、Ｎ-活性層５）に、埋込みＮ+拡散層４に達する高濃度Ｎ+型拡散層３２を形成する。
【００２４】
その後は、図３（ｄ）に示されるように、ＳＯＩ基板１上に、トレンチエッチングマスクとなる酸化膜２０を熱酸化法またはＣＶＤ法により形成し、以降、上記実施形態と同様に、酸化膜２０上へのフォトレジスト２１の形成（ｅ）、酸化膜２０へのトレンチパターン２２の形成（ｆ）、トレンチ７、７の形成（ｇ）を行う。トレンチ７の形成により上記高濃度Ｎ+型拡散層３２が分離され、２つのトレンチ７、７間の島領域９に電位固定用の高濃度Ｎ+型拡散層１０´として残ると同時に、トレンチ７の外側部分にコレクタ用の高濃度Ｎ+型拡散層１１´として残る。なお、その後は、トレンチ７内への絶縁物６の埋込み（ｈ）、上面の酸化膜２３および２０の除去（ｉ）、デバイス領域８へのＮＰＮトランジスタ１４の形成（ｊ）を順に行い、これにて、上記実施形態におけると同様の半導体装置が完成する。
【図面の簡単な説明】
【００２５】
【図１】本発明の１つの実施形態により得られた半導体装置の構造を模式的に示す断面図である。
【図２】図１に示した半導体装置の製造工程を模式的に示す断面図である。
【図３】本発明の他の実施形態としての半導体装置の製造工程を模式的に示す断面図である。
【符号の説明】
【００２６】
１    ＳＯＩ基板
３    埋込み酸化膜
４    埋込みＮ+拡散層
６    絶縁物
７    トレンチ
８    デバイス領域
９    ２つのトレンチ間の島領域
１０  島領域のＮ+拡散層（電位固定用）
１１  トレンチ外側のＮ+拡散層（コレクタ用）
１２  ベース層
１３  エミッタ層
１４  ＮＰＮトランジスタ
【図１】
2007227538.tif 000003
【図２】
2007227538.tif 000004
【図３】
2007227538.tif 000005