(57)【要約】【課題】  ファセットに起因した特性の悪化を防止することが可能な半導体装置を提供する。【解決手段】  素子分離領域１２と、素子分離領域によって規定された半導体素子領域１１であって、チャネル形成部１１ａと、素子分離領域とチャネル形成部との間に形成された凹部とを有する半導体素子領域１１と、凹部に形成されたエピタキシャル半導体部１９と、を備え、半導体素子領域は、素子分離領域とエピタキシャル半導体部との間に壁部１１ｂを有する。【選択図】      図１２
2007220808.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と、
前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、
前記凹部に形成されたエピタキシャル半導体部と、
を備え、
前記半導体素子領域は、前記素子分離領域と前記エピタキシャル半導体部との間に壁部を有する
ことを特徴とする半導体装置。
【請求項２】
素子分離領域と、
前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、
前記凹部に形成されたエピタキシャル半導体部であって、前記凹部の底面上にコンフォーマルに形成され且つ前記素子分離領域に接する下層エピタキシャル部と、前記下層エピタキシャル部上に形成され且つファセットを有する上層エピタキシャル部とを含むエピタキシャル半導体部と、
を備えたことを特徴とする半導体装置。
【請求項３】
素子分離領域と、
前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、
前記凹部の底面上にコンフォーマルに形成され且つ前記素子分離領域に接するエピタキシャル半導体部と、
前記エピタキシャル半導体部を覆い、前記チャネル形成部にストレスを与えるストレス発生膜と、
を備えたことを特徴とする半導体装置。
【請求項４】
前記エピタキシャル半導体部上に形成された導電部をさらに備えた
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、
前記半導体素子領域の一部を異方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成するとともに、前記素子分離領域と前記凹部との間に壁部を形成する工程と、
前記凹部にエピタキシャル半導体部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、
前記半導体素子領域の一部を等方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成する工程と、
前記凹部の底面上にコンフォーマルに、前記素子分離領域に接する下層エピタキシャル部を形成する工程と、
前記下層エピタキシャル部上に、ファセットを有する上層エピタキシャル部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、
前記半導体素子領域の一部を等方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成する工程と、
前記凹部の底面上にコンフォーマルに、前記素子分離領域に接するエピタキシャル半導体部を形成する工程と、
前記エピタキシャル半導体部を覆い、前記チャネル形成部にストレスを与えるストレス発生膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳトランジスタのチャネル領域に歪みを与えて、ＭＩＳトランジスタのチャネル移動度を増加させる技術が注目されている。そのような技術の１つとして、シリコン基板のソース／ドレイン形成用の領域をエッチングして凹部を形成し、凹部内にエピタキシャルＳｉＧｅ層を形成する方法が提案されている（特許文献１参照）。ＳｉＧｅはシリコンよりも格子定数が大きく、エピタキシャルＳｉＧｅ層によってチャネル領域にストレスを与えることができる。その結果、チャネル領域に歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度を増加させることが可能である。
【０００３】
しかしながら、上述した技術では、以下のような問題点が生じる。図１及び図２を参照して、問題点を説明する。図１は平面図、図２（ａ）は図１のＡ−Ａ’線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ’線に沿った断面図である。
【０００４】
図１及び図２において、１１１はシリコン基板、１１２は素子分離領域、１１３はソース／ドレインとなるエピタキシャルＳｉＧｅ層、１１４はゲート絶縁膜（図示せず）、ゲート電極１１５及び側壁スペーサ１１６で形成されたゲート構造を示している。
【０００５】
エピタキシャルＳｉＧｅ層１１３は、シリコン基板に形成された凹部にＳｉＧｅを選択エピタキシャル成長させることによって形成される。選択性の高いエピタキシャル成長条件では、シリコン基板１１１の露出表面上にのみＳｉＧｅ層１１３が形成される。そのため、図２（ａ）に示すように、素子分離領域１１２の側面にはＳｉＧｅ層１１３は形成されず、ＳｉＧｅ層１１３にはファセット１１３ａが形成される。その結果、素子分離領域１１２とエピタキシャルＳｉＧｅ層１１３との間に空隙１１７が生じることとなる。このように空隙１１７が生じると、エピタキシャルＳｉＧｅ層１１３上にシリサイドを形成したときに、ファセット１１３ａ上にもシリサイドが形成される。ファセット１１３ａ上に形成されたシリサイドとシリコン基板１１１との距離は極めて近いため、接合リーク特性が悪化するという問題が生じる。また、ファセットによって実効的なチャネル幅が狭くなり、トランジスタ特性が悪化するという問題も生じる。
【０００６】
なお、上述した問題は、シリコン基板の凹部にＳｉＧｅ層をエピタキシャル成長させる場合のみならず、一般的に半導体基板の凹部に半導体層をエピタキシャル成長させる場合にも生じ得るものである。
【０００７】
このように、従来は、半導体基板（半導体素子領域）の凹部にエピタキシャル半導体部を形成する場合に、エピタキシャル半導体部に形成されたファセットに起因して、トランジスタの特性が悪化するという問題があった。
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ファセットに起因した特性の悪化を防止することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る半導体装置は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、前記凹部に形成されたエピタキシャル半導体部と、を備え、前記半導体素子領域は、前記素子分離領域と前記エピタキシャル半導体部との間に壁部を有する。
【００１０】
本発明の第２の視点に係る半導体装置は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、前記凹部に形成されたエピタキシャル半導体部であって、前記凹部の底面上にコンフォーマルに形成され且つ前記素子分離領域に接する下層エピタキシャル部と、前記下層エピタキシャル部上に形成され且つファセットを有する上層エピタキシャル部とを含むエピタキシャル半導体部と、を備える。
【００１１】
本発明の第３の視点に係る半導体装置は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域であって、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間に形成された凹部とを有する半導体素子領域と、前記凹部の底面上にコンフォーマルに形成され且つ前記素子分離領域に接するエピタキシャル半導体部と、前記エピタキシャル半導体部を覆い、前記チャネル形成部にストレスを与えるストレス発生膜と、を備える。
【００１２】
本発明の第４の視点に係る半導体装置の製造方法は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、前記半導体素子領域の一部を異方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成するとともに、前記素子分離領域と前記凹部との間に壁部を形成する工程と、前記凹部にエピタキシャル半導体部を形成する工程と、を備える。
【００１３】
本発明の第５の視点に係る半導体装置の製造方法は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、前記半導体素子領域の一部を等方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成する工程と、前記凹部の底面上にコンフォーマルに、前記素子分離領域に接する下層エピタキシャル部を形成する工程と、前記下層エピタキシャル部上に、ファセットを有する上層エピタキシャル部を形成する工程と、を備える。
【００１４】
本発明の第６の視点に係る半導体装置の製造方法は、素子分離領域と、前記素子分離領域によって規定された半導体素子領域を形成する工程と、前記半導体素子領域の一部を等方性エッチングして、チャネル形成部と、前記素子分離領域と前記チャネル形成部との間の凹部を形成する工程と、前記凹部の底面上にコンフォーマルに、前記素子分離領域に接するエピタキシャル半導体部を形成する工程と、前記エピタキシャル半導体部を覆い、前記チャネル形成部にストレスを与えるストレス発生膜を形成する工程と、を備える。
【発明の効果】
【００１５】
本発明によれば、ファセットに起因した特性の悪化を防止することができ、特性に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
（実施形態１）
図３〜図１２は、第１の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。図３（ａ）〜図１２（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図３（ｂ）〜図１２（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。
【００１８】
まず、図３に示すように、シリコン基板（半導体基板）に素子分離溝を形成し、この素子分離溝をシリコン酸化膜等の絶縁膜で埋める。これにより、ＳＴＩ（shallow trench isolation）型の素子分離領域１２と、素子分離領域１２に囲まれた半導体素子領域１１が形成される。
【００１９】
次に、図４に示すように、素子領域１１上にゲート絶縁膜（図示せず）、ゲート電極１３及び保護部１４を形成する。ゲート電極１３はポリシリコン膜で形成され、保護部１４はシリコン窒化膜で形成される。続いて、図５に示すように、全面にＴＥＯＳを用いたシリコン酸化膜１５を形成する。なお、ＴＥＯＳを用いたシリコン酸化膜１５の代わりにシリコン窒化膜を用いてもよい。
【００２０】
次に、図６に示すように、ｎ型ＭＩＳトランジスタ領域を覆うフォトレジストパターン１６を形成する。続いて、ｐ型ＭＩＳトランジスタ領域のシリコン酸化膜１５をＲＩＥ（reactive ion etching）によって異方性エッチングすることにより、ゲート電極１３及び保護部１４の側面に側壁スペーサ１５を形成する。これにより、ゲート絶縁膜（図示せず）、ゲート電極１３、保護部１４及び側壁スペーサ１５で形成されたゲート構造１７が得られる。さらに、半導体素子領域１１をＲＩＥによって異方性エッチングする。これにより、ゲート構造１７下にチャネル形成部１１ａが形成され、素子分離領域１２とチャネル形成部１１ａとの間に凹部（リセス部）１８が形成される。また、異方性エッチングによって凹部１８を形成するため、素子分離領域１２と凹部１８との間に壁部１１ｂが形成される。すなわち、素子分離領域１２の側面に、テーパー状の壁部１１ｂが形成される。この壁部１１ｂの側面の傾斜角は、９０度以下である。
【００２１】
次に、図７に示すように、フォトレジストパターン１６を除去した後、半導体素子領域１１の表面に形成された自然酸化膜（図示せず）を除去する。続いて、選択エピタキシャル成長により、凹部１８内にボロン（Ｂ）がドープされたＳｉＧｅ層（エピタキシャル半導体部）１９を形成する。ＳｉＧｅはシリコンよりも格子定数が大きいため、エピタキシャルＳｉＧｅ層１９によってチャネル形成部１１ａにストレスを与えることができる。その結果、チャネル領域に歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度を増加させることが可能である。ＳｉＧｅの選択エピタキシャル成長の際に、素子分離領域１２の側面には壁部１１ｂが形成されているため、壁部１１ｂからもエピタキシャル成長が始まる。そのため、素子分離領域１２とＳｉＧｅ層１９との間には、従来のような深い空隙１１７（図２参照）が形成されることはない。すなわち、従来のような大きなファセット１１３ａ（図２参照）が形成されることはない。
【００２２】
次に、図８に示すように、ｐ型ＭＩＳトランジスタ領域を覆うフォトレジストパターン２０を形成する。続いて、ｎ型ＭＩＳトランジスタ領域のシリコン酸化膜１５をＲＩＥによって異方性エッチングすることにより、ゲート電極１３及び保護部１４の側面に側壁スペーサ１５を形成する。さらに、ゲート電極１３、保護部１４及び側壁スペーサ１５をマスクとして用いて、ｎ型ＭＩＳトランジスタ領域の半導体素子領域１１にｎ型不純物（リン（Ｐ）又はヒ素（Ａｓ））をイオン注入し、イオン注入層２１を形成する。
【００２３】
次に、図９に示すように、フォトレジストパターン２０を除去した後、不純物の活性化アニールを行う。これにより、ＳｉＧｅ層１９に含有されたｐ型不純物（Ｂ）と、イオン注入層２１に含有されたｎ型不純物（Ｐ又はＡｓ）が活性化され、ソース／ドレイン領域が形成される。また、活性化アニールの際に、ｐ型ＭＩＳトランジスタ領域では、ＳｉＧｅ層１９に含有されたｐ型不純物（Ｂ）が半導体素子領域（シリコン基板）１１に拡散し、ｐ型不純物層２２が形成される。ｐ型不純物層２２のｐ型不純物濃度は、ＳｉＧｅ層１９のｐ型不純物濃度と同程度になるようにする。また、ｎ型ＭＩＳトランジスタ領域では、イオン注入層２１に含有されたｎ型不純物（Ｐ又はＡｓ）が半導体素子領域（シリコン基板）１１に拡散し、ｎ型不純物層２３が形成される。ｐ型ＭＩＳトランジスタ領域では、壁部１１ｂにもｐ型不純物が拡散してｐ型不純物層２２となる。壁部１１ｂの厚さは薄い（幅が狭い）ため、壁部１１ｂの少なくとも上部分は、ｐ型不純物層２２によって占められる。
【００２４】
次に、図１０に示すように、保護部１４及び側壁スペーサ１５を除去し、ゲート電極１３を露出させる。続いて、ソース／ドレインのエクステンション領域を形成した後、図１１に示すように、露出したゲート電極１３の側面に、シリコン酸化膜（ＴＥＯＳシリコン酸化膜）２４及びシリコン窒化膜２５を形成する。
【００２５】
次に、図１２に示すように、ゲート電極（ポリシリコン膜）１３、ＳｉＧｅ層１９及びイオン注入層２１の露出表面に自己整合的にシリサイド膜２６（サリサイド（self aligned silicide）膜）を形成する。シリサイド膜２６には、例えばＮｉシリサイドを用いることができる。このようにして、ｐ型ＭＩＳトランジスタではエピタキシャルＳｉＧｅ層１９をソース／ドレインとして用い、ｎ型ＭＩＳトランジスタではイオン注入層２１をソース／ドレインとして用いた半導体装置が形成される。
【００２６】
以上のように、本実施形態では、素子分離領域１２の側面に壁部１１ｂが形成されている。そのため、素子分離領域１２とエピタキシャルＳｉＧｅ層１９との間には、従来のような深い空隙１１７（図２参照）は形成されておらず、従来のような大きなファセット１１３ａ（図２参照）は形成されていない。また、壁部１１ｂの厚さは薄い（幅が狭い）ため、壁部１１ｂの少なくとも上部分は、ｐ型不純物層２２によって占められる。したがって、シリサイド膜（導電部）２６とｐｎ接合の界面との距離を大きくすることができ、接合リーク特性の悪化を防止することができる。また、従来のような大きなファセットが形成されていないため、ファセットによって実効的なチャネル幅が狭くなるといった問題を防止することができる。よって、本実施形態によれば、ファセットに起因した特性の悪化を防止することができ、特性に優れた半導体装置を得ることができる。
【００２７】
（実施形態２）
図１３〜図１６は、第２の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。また、説明の簡単化のため、本実施形態では、ｐ型ＭＩＳトランジスタ領域での製造工程のみ図示している。
【００２８】
まず、第１の実施形態と同様にして図３〜図６の工程を行い、図１３に示すような構造を形成する。本実施形態においても、第１の実施形態と同様、素子分離領域１２の側面に壁部１１ｂが形成される。
【００２９】
次に、図１４に示すように、第１の実施形態と同様にして、凹部１８内にボロン（Ｂ）がドープされたＳｉＧｅ層（下層エピタキシャル部）１９を形成する。ただし、本実施形態では、チャネル形成部１１ａの上面程度の高さとなるように、ＳｉＧｅ層１９を形成する。
【００３０】
次に、図１５に示すように、選択エピタキシャル成長により、ＳｉＧｅ層１９上にＳｉエピタキシャル層（上層エピタキシャル部）３１を形成する。Ｓｉエピタキシャル層３１には、ボロン（Ｂ）がドープされていてもよい。以後、第１の実施形態の図８〜図１１と同様の工程を行う。
【００３１】
次に、図１６に示すように、ゲート電極１３及びＳｉ層３１の露出表面に自己整合的にシリサイド膜（サリサイド膜）２６を形成する。このようにして、図１６に示すような半導体装置が形成される。
【００３２】
本実施形態においても、壁部１１ｂを形成することにより、第１の実施形態と同様、特性に優れた半導体装置を得ることができる。また、本実施形態では、上層エピタキシャル部としてＳｉエピタキシャル層３１を形成している。したがって、ＳｉＧｅ層の表面にシリサイド膜２６を形成する場合に比べて、より良質のシリサイド膜２６を形成することが可能である。
【００３３】
（実施形態３）
図１７〜図１９は、第３の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。また、説明の簡単化のため、本実施形態では、ｐ型ＭＩＳトランジスタ領域での製造工程のみ図示している。
【００３４】
まず、第１の実施形態と同様にして図３〜図６の工程を行う。その後、図１７に示すように、第１の実施形態と同様にして、凹部内にボロン（Ｂ）がドープされたＳｉＧｅ層１９を形成する。ただし、本実施形態では、チャネル形成部１１ａの上面程度の高さとなるように、ＳｉＧｅ層１９を形成する。以後、第１の実施形態の図８〜図１１と同様の工程を行う。
【００３５】
次に、図１８に示すように、ゲート電極１３及びＳｉＧｅ層１９の露出表面に自己整合的にシリサイド膜（サリサイド膜）２６を形成する。
【００３６】
次に、図１９に示すように、ゲート電極１３、ＳｉＧｅ層１９及びシリサイド膜２６等を覆うストレスライナー膜３３を形成する。このストレスライナー膜３３は、チャネル形成部１１ａにストレスを与えるものである。ストレスライナー膜３３には、例えばシリコン窒化膜を用いることができる。このようにして、図１９に示すような半導体装置が形成される。
【００３７】
本実施形態においても、壁部１１ｂを形成することにより、第１の実施形態と同様、特性に優れた半導体装置を得ることができる。また、本実施形態では、ＳｉＧｅ層１９及びストレスライナー膜３３の両者によって、チャネル形成部１１ａにストレスが与えられる。したがって、より強いストレスをチャネル形成部１１ａに与えることができ、ＭＩＳトランジスタのチャネル移動度を効果的に増加させることができる。
【００３８】
（実施形態４）
図２０〜図３１は、第４の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。図２０（ａ）〜図３１（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図２０（ｂ）〜図３１（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。
【００３９】
まず、図２０に示すように、シリコン基板（半導体基板）に素子分離溝を形成し、この素子分離溝をシリコン酸化膜等の絶縁膜で埋める。これにより、ＳＴＩ型の素子分離領域１２と、素子分離領域１２に囲まれた半導体素子領域１１が形成される。
【００４０】
次に、図２１に示すように、素子領域１１上にゲート絶縁膜（図示せず）、ゲート電極１３及び保護部１４を形成する。ゲート電極１３はポリシリコン膜で形成され、保護部１４はシリコン窒化膜で形成される。
【００４１】
次に、図２２に示すように、ゲート電極１３及び保護部１４の側面に、シリコン酸化膜４１及びシリコン窒化膜４２からなる側壁スペーサを形成する。さらに、全面にＴＥＯＳを用いたシリコン酸化膜４３を形成する。なお、ゲート電極１３及び保護部１４の側面には、シリコン窒化膜の単層膜を形成してもよいし、ＴＥＯＳシリコン酸化膜の単層膜を形成してもよい。
【００４２】
次に、図２３に示すように、ｎ型ＭＩＳトランジスタ領域を覆うフォトレジストパターン４４を形成する。続いて、ｐ型ＭＩＳトランジスタ領域のシリコン酸化膜４３を異方性エッチングする。これにより、ゲート絶縁膜（図示せず）、ゲート電極１３、保護部１４、シリコン酸化膜４１、シリコン窒化膜４２及びシリコン酸化膜４３で形成されたゲート構造４５が得られる。続いて、半導体素子領域１１を等方性エッチングする。これにより、ゲート構造４５下にチャネル形成部１１ａが形成され、素子分離領域１２とチャネル形成部１１ａとの間に凹部（リセス部）４６が形成される。
【００４３】
次に、図２４に示すように、フォトレジストパターン４４を除去した後、半導体素子領域１１の表面に形成された自然酸化膜（図示せず）を除去する。続いて、コンフォーマルなエピタキシャル成長により、凹部４６内にボロン（Ｂ）がドープされたＳｉＧｅ層（下層エピタキシャル部）４７を形成する。ＳｉＧｅ層４７の表面が側壁スペーサのシリコン酸化膜４３の表面に一致するまで、ＳｉＧｅ層４７の成膜を行う。これにより、凹部４６の底面（半導体素子領域１１の露出表面）上に、ほぼ均一な厚さでＳｉＧｅ層４７が形成される。また、コンフォーマルなエピタキシャル成長条件を用いることにより、ＳｉＧｅ層４７にはファセットは形成されず、ＳｉＧｅ層４７は素子分離領域１２の側面に接している。コンフォーマルなエピタキシャル成長条件では、エピタキシャル成長の選択性は相対的に低いが、膜厚が薄い段階でＳｉＧｅ層４７の形成を終えるので、半導体素子領域１１の露出表面上にのみ選択的にＳｉＧｅ層４７を形成することができる。
【００４４】
次に、図２５に示すように、選択性の高いエピタキシャル条件で、ＳｉＧｅ層４７上に、ボロン（Ｂ）がドープされたＳｉＧｅ層（上層エピタキシャル部）４８を形成する。選択性の高いエピタキシャル条件でＳｉＧｅ層４８を形成するため、ＳｉＧｅ層４８にはファセット４８ａが形成される。このようにして、ＳｉＧｅ層４７及び４８からなるエピタキシャル半導体部が形成される。ＳｉＧｅはシリコンよりも格子定数が大きいため、エピタキシャルＳｉＧｅ層４７及び４８によってチャネル形成部１１ａにストレスを与えることができる。その結果、チャネル領域に歪みを与えることができ、ＭＩＳトランジスタのチャネル移動度を増加させることが可能である。
【００４５】
なお、ＳｉＧｅ層４７及び４８はいずれも、シリコン（Ｓｉ）ソースガス及びゲルマニウム（Ｇｅ）ソースガスを用いて形成される。Ｓｉソースガス及びＧｅソースガスのうちガス分解温度が高い方のガスの分圧を高め、且つＳｉソースガス及びＧｅソースガスの全圧を高くすることにより、相対的に選択性の低いエピタキシャル成長条件（コンフォーマルなエピタキシャル成長条件）が得られる。逆の場合には、相対的に選択性の高いエピタキシャル成長条件（ファセットが形成されるエピタキシャル成長条件）が得られる。
【００４６】
次に、図２６に示すように、ｐ型ＭＩＳトランジスタ領域を覆うフォトレジストパターン４９を形成する。続いて、ｎ型ＭＩＳトランジスタ領域のシリコン酸化膜４３をＲＩＥによって異方性エッチングすることにより、シリコン酸化膜４３を有する側壁スペーサが形成される。さらに、このようにして形成された側壁スペーサをマスクとして用いて、ｎ型ＭＩＳトランジスタ領域の半導体素子領域１１にｎ型不純物（リン（Ｐ）又はヒ素（Ａｓ））をイオン注入し、イオン注入層２１を形成する。
【００４７】
次に、図２７に示すように、フォトレジストパターン２０を除去した後、不純物の活性化アニールを行う。これにより、ＳｉＧｅ層４７及び４８に含有されたｐ型不純物（Ｂ）と、イオン注入層２１に含有されたｎ型不純物（Ｐ又はＡｓ）が活性化され、ソース／ドレイン領域が形成される。また、活性化アニールの際に、ｐ型ＭＩＳトランジスタ領域では、ＳｉＧｅ層４７及び４８に含有されたｐ型不純物（Ｂ）が半導体素子領域（シリコン基板）１１に拡散し、ｐ型不純物層２２が形成される。また、ｎ型ＭＩＳトランジスタ領域では、イオン注入層２１に含有されたｎ型不純物（Ｐ又はＡｓ）が半導体素子領域（シリコン基板）１１に拡散し、ｎ型不純物層２３が形成される。
【００４８】
次に、図２８に示すように、ゲート電極１３の周囲に形成された保護部１４及び側壁スペーサ等を除去し、ゲート電極１３を露出させる。続いて、図２９に示すように、露出したゲート電極１３の側面に、シリコン酸化膜（ＴＥＯＳシリコン酸化膜）２４及びシリコン窒化膜２５を形成する。
【００４９】
次に、図３０に示すように、ゲート電極（ポリシリコン膜）１３、ＳｉＧｅ層４８及びイオン注入層２１の露出表面に自己整合的にシリサイド膜（サリサイド膜）２６を形成する。シリサイド膜２６には、例えばＮｉシリサイドを用いることができる。
【００５０】
次に、図３１に示すように、全面にストレスライナー膜３３を形成する。このストレスライナー膜３３は、チャネル形成部１１ａにストレスを与えるものである。このようにして、ｐ型ＭＩＳトランジスタではエピタキシャルＳｉＧｅ層４７及び４８をソース／ドレインとして用い、ｎ型ＭＩＳトランジスタではイオン注入層２１をソース／ドレインとして用いた半導体装置が形成される。
【００５１】
以上のように、本実施形態では、コンフォーマルなエピタキシャルＳｉＧｅ層４７を形成した後、選択性の高いエピタキシャル条件でエピタキシャルＳｉＧｅ層４８を形成している。ＳｉＧｅ層４７は素子分離領域１２の側面に接しているため、ＳｉＧｅ層４８がファセット４８ａを有していても、問題はない。すなわち、ＳｉＧｅ層４８下にコンフォーマルなＳｉＧｅ層４７が形成されているため、素子分離領域１２とエピタキシャルＳｉＧｅ層４７及び４８との間には、従来のような深い空隙１１７（図２参照）は形成されておらず、従来のような大きなファセット１１３ａ（図２参照）は形成されていない。したがって、シリサイド膜（導電部）２６とｐｎ接合の界面との距離を大きくすることができ、接合リーク特性の悪化を防止することができる。また、従来のような大きなファセットが形成されていないため、ファセットによって実効的なチャネル幅が狭くなるといった問題を防止することができる。よって、本実施形態によれば、ファセットに起因した特性の悪化を防止することができ、特性に優れた半導体装置を得ることができる。
【００５２】
（実施形態５）
図３２〜図３４は、第５の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は第４の実施形態と同様であるため、第４の実施形態で説明した事項については説明を省略する。また、説明の簡単化のため、本実施形態では、ｐ型ＭＩＳトランジスタ領域での製造工程のみ図示している。
【００５３】
まず、第４の実施形態と同様にして図２０〜図２４の工程を行い、図３２に示すような構造を形成する。すなわち、第４の実施形態と同様に、半導体素子領域１１の露出表面上に、コンフォーマルなＳｉＧｅ層４７が形成される。
【００５４】
次に、図３３に示すように、選択性の高いエピタキシャル条件で、ＳｉＧｅ層４７上にＳｉエピタキシャル層（上層エピタキシャル部）５１を形成する。Ｓｉエピタキシャル層３１には、ボロン（Ｂ）がドープされていてもよい。選択性の高いエピタキシャル条件でＳｉ層５１を形成するため、Ｓｉ層５１にはファセット５１ａが形成される。このようにして、ＳｉＧｅ層４７及びＳｉ層５１からなるエピタキシャル半導体部が形成される。以後、第４の実施形態の図２６〜図２９と同様の工程を行う。
【００５５】
次に、図３４に示すように、ゲート電極（ポリシリコン膜）１３、Ｓｉ層５１の露出表面に自己整合的にシリサイド膜（サリサイド膜）２６を形成する。このようにして、図３４に示すような半導体装置が形成される。
【００５６】
本実施形態においても、コンフォーマルなエピタキシャルＳｉＧｅ層４７を形成することにより、第４の実施形態と同様、特性に優れた半導体装置を得ることができる。また、本実施形態では、上層エピタキシャル部としてＳｉエピタキシャル層５１を形成している。したがって、ＳｉＧｅ層上にシリサイド膜２６を形成する場合に比べて、より良質のシリサイド膜２６を形成することが可能である。
【００５７】
（実施形態６）
図３５〜図３７は、第６の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は第４の実施形態と同様であるため、第４の実施形態で説明した事項については説明を省略する。また、説明の簡単化のため、本実施形態では、ｐ型ＭＩＳトランジスタ領域での製造工程のみ図示している。
【００５８】
まず、第４の実施形態と同様にして図２０〜図２４の工程を行い、図３５に示すような構造を形成する。すなわち、第４の実施形態と同様に、半導体素子領域１１の露出表面上に、コンフォーマルなＳｉＧｅ層４７が形成される。以後、第４の実施形態の図２６〜図２９と同様の工程を行う。
【００５９】
次に、図３６に示すように、ゲート電極（ポリシリコン膜）１３、ＳｉＧｅ層４７の露出表面に自己整合的にシリサイド膜（サリサイド膜）２６を形成する。
【００６０】
次に、図３７に示すように、ゲート電極１３、ＳｉＧｅ層４７及びシリサイド膜２６等を覆うストレスライナー膜３３を形成する。ストレスライナー膜３３には、例えばシリコン窒化膜を用いることができる。このストレスライナー膜３３は、チャネル形成部１１ａにストレスを与えるストレス発生膜として機能する。このようにして、図３７に示すような半導体装置が形成される。
【００６１】
以上のように、本実施形態では、コンフォーマルなエピタキシャルＳｉＧｅ層４７を有している。したがって、第４の実施形態で述べたように、シリサイド膜（導電部）２６とｐｎ接合の界面との距離を大きくすることができ、接合リーク特性の悪化を防止することができる。また、ファセットによって実効的なチャネル幅が狭くなるといった問題を防止することができる。したがって、本実施形態によれば、ファセットに起因した特性の悪化を防止することができ、特性に優れた半導体装置を得ることができる。
【００６２】
また、本実施形態では、コンフォーマルなエピタキシャルＳｉＧｅ層４７上にストレスライナー膜３３を形成しており、ストレスライナー膜３３はチャネル形成部１１ａの表面よりも低い位置に形成された部分を有している。そのため、ストレスライナー膜３３によるストレスをチャネル形成部１１ａに十分に与えることができる。その結果、ＳｉＧｅ層４７及びストレスライナー膜３３の相乗効果により、チャネル形成部１１ａに十分なストレスを与えることができる。したがって、本実施形態によれば、ＭＩＳトランジスタのチャネル移動度を効果的に増加させることができ、特性に優れた半導体装置を得ることができる。
【００６３】
（実施形態７）
図３８及び図３９は、第７の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。図３８（ａ）及び図３９（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図３８（ｂ）及び図３９（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。
【００６４】
第１の実施形態では、ｐ型ＭＩＳトランジスタのソース／ドレインはエピタキシャル半導体部（ボロン（Ｂ）がドープされたＳｉＧｅ層１９）で形成し、ｎ型ＭＩＳトランジスタのソース／ドレインはイオン注入層２１で形成していた。本実施形態では、図３８に示すように、ｎ型ＭＩＳトランジスタのソース／ドレインもエピタキシャル半導体部６１で形成している。このエピタキシャル半導体部６１は、エピタキシャル半導体部１９と同様、選択エピタキシャル成長によって形成される。また、エピタキシャル半導体部６１には、リン（Ｐ）がドープされたＳｉ或いはリン（Ｐ）がドープされたＳｉＣが用いられる。ゲート電極１３、エピタキシャル半導体部１９及びエピタキシャル半導体部６１上にはシリサイド膜２６が形成され、図３９に示すような半導体装置が形成される。
【００６５】
本実施形態では、ｎ型ＭＩＳトランジスタ領域においても、ｐ型ＭＩＳトランジスタ領域と同様に、素子分離領域１２の側面に壁部１１ｂが形成されている。したがって、ｎ型ＭＩＳトランジスタ領域においてもｐ型ＭＩＳトランジスタ領域と同様、ファセットに起因した特性の悪化を防止することができ、特性に優れた半導体装置を得ることが可能である。
【００６６】
また、本実施形態では、不純物が含有されたＳｉ或いはＳｉＣをエピタキシャル成長させることで、ソース／ドレイン（エピタキシャル半導体部６１）が形成される。そのため、イオン注入によってソース／ドレインを形成する場合のような高温熱処理を行う必要がない。したがって、不純物の過剰な拡散を防止することができ、ショートチャネル効果の抑制や寄生容量の低減をはかることが可能である。よって、このような観点からも、特性に優れた半導体装置を得ることが可能である。
【００６７】
（実施形態８）
図４０は、第８の実施形態に係る半導体装置の構成を模式的に示した断面図である。図４０（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図４０（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。
【００６８】
本実施形態では、ｐ型ＭＩＳトランジスタ領域では、第３の実施形態と同様にして、ボロン（Ｂ）がドープされたエピタキシャルＳｉＧｅ層１９及びストレスライナー膜３３等を形成している。また、本実施形態では、ｎ型ＭＩＳトランジスタ領域にも、ｐ型ＭＩＳトランジスタ領域と同様の構成を採用している。すなわち、ｎ型ＭＩＳトランジスタのソース／ドレインをエピタキシャル半導体部６１で形成している。エピタキシャル半導体部６１には、リン（Ｐ）がドープされたＳｉ或いはリン（Ｐ）がドープされたＳｉＣが用いられる。
【００６９】
本実施形態においても、壁部１１ｂを形成することにより、第１の実施形態と同様、特性に優れた半導体装置を得ることができる。また、本実施形態では、ＳｉＧｅ層１９及びストレスライナー膜３３の両者によって、チャネル形成部１１ａにストレスが与えられる。したがって、より強いストレスをチャネル形成部１１ａに与えることができ、ＭＩＳトランジスタのチャネル移動度を効果的に増加させることができる。さらに、本実施形態では、第７の実施形態と同様、不純物が含有されたＳｉ或いはＳｉＣをエピタキシャル成長させることで、ソース／ドレイン（エピタキシャル半導体部６１）が形成される。そのため、第７の実施形態と同様、高温熱処理による不純物の過剰な拡散を防止することができ、ショートチャネル効果の抑制や寄生容量の低減をはかることが可能である。
【００７０】
（実施形態９）
図４１は、第９の実施形態に係る半導体装置の構成を模式的に示した断面図である。図４１（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図４１（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。なお、基本的な構成及び基本的な製造方法は第４の実施形態と同様であるため、第４の実施形態で説明した事項については説明を省略する。
【００７１】
本実施形態では、ｐ型ＭＩＳトランジスタ領域では、第４の実施形態と同様にして、ボロン（Ｂ）がドープされたエピタキシャルＳｉＧｅ層４７及び４８等を形成している。また、本実施形態では、ｎ型ＭＩＳトランジスタ領域にも、ｐ型ＭＩＳトランジスタ領域と同様の構成を採用している。すなわち、ｎ型ＭＩＳトランジスタのソース／ドレインをエピタキシャル半導体部６２及び６３で形成している。エピタキシャル半導体部６２はコンフォーマルなエピタキシャル成長条件で形成され、エピタキシャル半導体部６３は選択性の高いエピタキシャル成長条件（ファセットが形成されるエピタキシャル成長条件）で形成される。エピタキシャル半導体部６２及び６３には、リン（Ｐ）がドープされたＳｉ或いはリン（Ｐ）がドープされたＳｉＣが用いられる。
【００７２】
本実施形態においても、コンフォーマルなエピタキシャル半導体部６２を形成することにより、第４の実施形態と同様、特性に優れた半導体装置を得ることができる。また、第７の実施形態と同様、不純物が含有されたＳｉ或いはＳｉＣをエピタキシャル成長させることで、ソース／ドレイン（エピタキシャル半導体部６２及び６３）が形成される。そのため、第７の実施形態と同様、高温熱処理による不純物の過剰な拡散を防止することができ、ショートチャネル効果の抑制や寄生容量の低減をはかることが可能である。
【００７３】
（実施形態１０）
図４２は、第１０の実施形態に係る半導体装置の構成を模式的に示した断面図である。図４２（ａ）はｐ型ＭＩＳトランジスタ領域の断面図であり、図４２（ｂ）はｎ型ＭＩＳトランジスタ領域の断面図である。なお、基本的な構成及び基本的な製造方法は第４の実施形態と同様であるため、第４の実施形態で説明した事項については説明を省略する。
【００７４】
本実施形態では、ｐ型ＭＩＳトランジスタ領域では、第６の実施形態と同様にして、ボロン（Ｂ）がドープされたエピタキシャルＳｉＧｅ層４７及びストレスライナー膜３３等を形成している。また、本実施形態では、ｎ型ＭＩＳトランジスタ領域にも、ｐ型ＭＩＳトランジスタ領域と同様の構成を採用している。すなわち、ｎ型ＭＩＳトランジスタのソース／ドレインをエピタキシャル半導体部６２で形成するとともに、ｎ型ＭＩＳトランジスタ領域にもストレスライナー膜３３を形成している。エピタキシャル半導体部６２はコンフォーマルなエピタキシャル成長条件で形成される。また、エピタキシャル半導体部６２には、リン（Ｐ）がドープされたＳｉ或いはリン（Ｐ）がドープされたＳｉＣが用いられる。
【００７５】
本実施形態においても、コンフォーマルなエピタキシャル半導体部６２を形成することにより、第４の実施形態と同様、特性に優れた半導体装置を得ることができる。また、本実施形態では、ストレスライナー膜３３を形成することにより、第６の実施形態で述べたように、チャネル形成部１１ａに十分なストレスを与えることができる。したがって、ＭＩＳトランジスタのチャネル移動度を効果的に増加させることができ、特性に優れた半導体装置を得ることができる。また、第７の実施形態と同様、不純物が含有されたＳｉ或いはＳｉＣをエピタキシャル成長させることで、ソース／ドレイン（エピタキシャル半導体部６２）が形成される。そのため、第７の実施形態と同様、高温熱処理による不純物の過剰な拡散を防止することができ、ショートチャネル効果の抑制や寄生容量の低減をはかることが可能である。
【００７６】
以上、第１〜第１０の実施形態について説明したが、以下に述べるような種々の変更が可能である。
【００７７】
上述した第１〜第１０の実施形態では、ｐ型ＭＩＳトランジスタ領域のエピタキシャル半導体部にＳｉＧｅを用いたが、Ｓｉ等の半導体を用いることも可能である。この場合、チャネル形成部にストレスを与えることはできないかもしれないが、第７〜第１０の実施形態で説明したｎ型ＭＩＳトランジスタ領域の場合と同様、高温熱処理による不純物の過剰な拡散を防止することができ、ショートチャネル効果の抑制や寄生容量の低減をはかることができるという効果を得ることはできる。
【００７８】
また、上述した第１〜第１０の実施形態では、半導体基板としてバルクシリコン基板を用いたが、ＳＯＩ基板を用いることも可能である。
【００７９】
また、上述した第１〜第１０の実施形態では、エピタキシャル半導体部上に導電部としてシリサイド膜を形成するようにしたが、金属膜等の導電部をエピタキシャル半導体部上に形成するようにしてもよい。
【００８０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００８１】
【図１】従来技術に係る半導体装置の構成を模式的に示した平面図である。
【図２】従来技術に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２１】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２２】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２３】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２４】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２５】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２６】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２７】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２８】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２９】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３０】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３１】本発明の第４の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３２】本発明の第５の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３３】本発明の第５の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３４】本発明の第５の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３５】本発明の第６の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３６】本発明の第６の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３７】本発明の第６の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３８】本発明の第７の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３９】本発明の第７の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４０】本発明の第８の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図４１】本発明の第９の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図４２】本発明の第１０の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００８２】
１１…半導体素子領域      １１ａ…チャネル形成部      １１ｂ…壁部
１２…素子分離領域      １３…ゲート電極      １４…保護部
１５…側壁スペーサ      １６…フォトレジストパターン
１７…ゲート構造      １８…凹部
１９…ＳｉＧｅ層      ２０…フォトレジストパターン
２１…イオン注入層      ２２…ｐ型不純物層
２３…ｎ型不純物層      ２４…シリコン酸化膜
２５…シリコン窒化膜      ２６…シリサイド膜
３１…Ｓｉエピタキシャル層      ３３…ストレスライナー膜
４１…シリコン酸化膜      ４２…シリコン窒化膜      ４３…シリコン酸化膜
４４…フォトレジストパターン      ４５…ゲート構造
４６…凹部      ４７、４８…ＳｉＧｅ層
４８ａ…ファセット      ４９…フォトレジストパターン
５１…Ｓｉエピタキシャル層      ５１ａ…ファセット
６１、６２、６３…エピタキシャル半導体部
【図１】
2007220808.tif 000003
【図２】
2007220808.tif 000004
【図３】
2007220808.tif 000005
【図４】
2007220808.tif 000006
【図５】
2007220808.tif 000007
【図６】
2007220808.tif 000008
【図７】
2007220808.tif 000009
【図８】
2007220808.tif 000010
【図９】
2007220808.tif 000011
【図１０】
2007220808.tif 000012
【図１１】
2007220808.tif 000013
【図１２】
2007220808.tif 000014
【図１３】
2007220808.tif 000015
【図１４】
2007220808.tif 000016
【図１５】
2007220808.tif 000017
【図１６】
2007220808.tif 000018
【図１７】
2007220808.tif 000019
【図１８】
2007220808.tif 000020
【図１９】
2007220808.tif 000021
【図２０】
2007220808.tif 000022
【図２１】
2007220808.tif 000023
【図２２】
2007220808.tif 000024
【図２３】
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【図２４】
2007220808.tif 000026
【図２５】
2007220808.tif 000027
【図２６】
2007220808.tif 000028
【図２７】
2007220808.tif 000029
【図２８】
2007220808.tif 000030
【図２９】
2007220808.tif 000031
【図３０】
2007220808.tif 000032
【図３１】
2007220808.tif 000033
【図３２】
2007220808.tif 000034
【図３３】
2007220808.tif 000035
【図３４】
2007220808.tif 000036
【図３５】
2007220808.tif 000037
【図３６】
2007220808.tif 000038
【図３７】
2007220808.tif 000039
【図３８】
2007220808.tif 000040
【図３９】
2007220808.tif 000041
【図４０】
2007220808.tif 000042
【図４１】
2007220808.tif 000043
【図４２】
2007220808.tif 000044