(57)【要約】【課題】ＳＴＩ構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、シリコン基板上に絶縁膜を堆積し、上記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における上記シリコン基板の表面を露出させ、露出させた上記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、ことを含む。【選択図】図４
2007220892.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に堆積された絶縁膜を加工して形成された素子分離領域と、
厚さが自体の垂直断面における短辺幅よりも厚くかつ前記素子分離領域の深さ方向寸法よりも薄く、上面に面方位（１１１）が現れたシリコン膜からなり、一の素子分離領域と他の素子分離領域との間に形成された能動素子形成領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記能動素子形成領域の上面部分は、多面体形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、順テーパ形状を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
シリコン基板上に絶縁膜を堆積し、
前記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における前記シリコン基板の表面を露出させ、
露出させた前記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ前記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、
ことを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁膜を加工して前記素子分離領域を形成する際に、前記絶縁膜を順テーパ形状に加工することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、半導体記憶装置を含む半導体装置の能動素子形成領域及び素子分離領域の構造並びにそれらを形成するプロセスに関するものである。
【背景技術】
【０００２】
半導体記憶装置を含む半導体装置の従来の技術において、相互に隣接する素子同士を分離するために能動素子形成領域及び素子分離領域を形成する場合、シリコン基板をエッチングして溝を形成し、その溝に例えば酸化シリコン膜等の絶縁膜を埋め込んで平坦化することによりＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成し、素子分離領域間の領域を能動素子形成領域（ＡＡ：Active Area）としていた。
【０００３】
しかし、今後、素子の微細化がさらに進展すると、ＳＴＩ構造素子分離領域の断面における縦／横寸法比、即ち、アスペクト比（Ａ／Ｒ：aspect ratio）が高くなり、ＳＴＩ構造の溝における絶縁膜の埋め込み構造の品質が劣化する懸念がある。
【０００４】
従って、アスペクト比が高くなっても絶縁膜の埋め込み構造における品質の劣化を防止又は抑制することができる方策が求められている。
【０００５】
この点に関しては、これまでにも構造を改良する提案が行われているが（例えば、特許文献１参照）、さらなる改良や異なった観点での改良を行う余地が残されていると考えられる。
【特許文献１】特開２００４−２６６２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＳＴＩ構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置によれば、シリコン基板と、上記シリコン基板上に堆積された絶縁膜を加工して形成された素子分離領域と、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄く、上面に面方位（１１１）が現れたシリコン膜からなり、一の素子分離領域と他の素子分離領域との間に形成された能動素子形成領域と、を備えていることを特徴とする。
【０００８】
本発明の一態様に係る半導体装置の製造方法によれば、シリコン基板上に絶縁膜を堆積し、上記絶縁膜を加工して素子分離領域を形成するとともに、後に能動素子形成領域となる領域における上記シリコン基板の表面を露出させ、露出させた上記シリコン基板の表面上にシリコン膜を、厚さが自体の垂直断面における短辺幅よりも厚くかつ上記素子分離領域の深さ方向寸法よりも薄くなるようにエピタキシャル成長させて、能動素子形成領域を形成する、ことを含むことを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係る半導体装置及びその製造方法は、上記各構成により、ＳＴＩ構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明に係る半導体装置及びその製造方法の実施の形態について詳細に説明する。尚、以下の各実施の形態においては、半導体装置の一例として半導体記憶装置について説明するが、本発明は、ロジックの半導体装置等、半導体装置全般に適用可能である。
【００１１】
図１乃至図４は、本発明の第一の実施の形態に係る半導体記憶装置の製造方法の各工程における断面構造を示した断面図である。尚、図１（ａ）、図２（ａ）、図３（ａ）、図４（ａ）は、ビット線に垂直な方向における断面図であり、図１（ｂ）、図２（ｂ）、図３（ｂ）、図４（ｂ）は、ワード線に垂直な方向における断面図である。また、図４（ａ）及び図４（ｂ）は、完成した本発明の第一の実施の形態に係る半導体記憶装置の断面構造を示した断面図である。
【００１２】
本発明の第一の実施の形態に係る半導体記憶装置の製造方法においては、図１（ａ）及び図１（ｂ）に示すように、シリコン基板１上に、後に素子分離領域を構成することとなる例えば酸化シリコン膜等の絶縁膜４を適当な膜厚だけ堆積させ、フォトリソグラフィ法により絶縁膜４の上に所定のパターンのフォトレジスト５を形成する。
【００１３】
フォトレジスト５の形成後、図２（ａ）及び図２（ｂ）に示すように、フォトレジスト５と、後に能動素子形成領域となる領域の絶縁膜４とに対して異方性エッチングを行うことにより、能動素子形成領域のシリコン基板１の表面を露出させ、ＳＴＩ素子分離領域２となる絶縁膜４を残存させる。
【００１４】
異方性エッチング後に残存しているフォトレジスト５は、除去する。
【００１５】
その後、図３（ａ）及び図３（ｂ）に示すように、能動素子形成領域のシリコン基板１の露出させた表面上にシリコン膜をエピタキシャル成長させて、能動素子形成領域３を形成する。
【００１６】
このとき、シリコン膜の成長膜厚は、能動素子形成領域３の短辺幅よりも厚く、かつ、絶縁膜４をエッチングした深さよりも薄くすることが重要である。
【００１７】
シリコン膜の成長膜厚を能動素子形成領域３の短辺幅よりも厚くする理由は、不規則な凹凸形状を持って成長し始めたシリコン膜の表面を、さらに成長させて面方位（１１１）を有する一つの山形形状に統合させるためである。即ち、シリコン膜の表面に不規則な凹凸形状が残存していると、複数の素子間で動作の不均一が発生するので、それを防止する意図がある。
【００１８】
尚、能動素子形成領域３となるシリコン膜の上面の山形形状部分は、面方位（１１１）が現れた形状であるため、多面体形状を有する。
【００１９】
また、シリコンの成長膜厚を、絶縁膜４をエッチングした深さよりも薄くする理由は、シリコンの成長膜厚を厚くしすぎると、相互に隣接する能動素子形成領域３のシリコン膜同士が結合してしまい、また、その結合部に空洞が生ずることもあり、構造及び動作の不具合を招くからである。
【００２０】
シリコン膜をエピタキシャル成長させて能動素子形成領域３を形成した後、図４（ａ）及び図４（ｂ）に示すように、必要に応じて絶縁膜４を適当な膜厚だけエッチバックしてＳＴＩ素子分離領域２を所定の形状に形成する。
【００２１】
以上の一連の工程により、絶縁膜からなるＳＴＩ素子分離領域２と、表面に面方位（１１１）を有するシリコン膜からなる能動素子形成領域３とを備えた本発明の第一の実施の形態に係る半導体記憶装置のメモリセル部の基本構造が完成する。
【００２２】
メモリセル部の周辺部の構造は、上記各工程により同時に形成してもよいし、上記一連の工程の後で、従来と同様の絶縁膜埋め込みプロセスを用いて形成してもよい。
【００２３】
その後、必要に応じて所定の構造を従来と同様に形成することにより、半導体記憶装置が完成する。
【００２４】
以上の説明のように、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法においては、ＳＴＩ素子分離領域２の形成に絶縁膜埋め込みプロセスを用いていないので、ＳＴＩ構造素子分離領域のアスペクト比の高さに拘わらず、高品質で信頼性の高い構造を形成することができる。
【００２５】
また、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法においては、異方性エッチングにより露出させたシリコン基板１の表面上にシリコン膜をエピタキシャル成長させて能動素子形成領域３を形成しているので、能動素子形成領域３を形成するシリコン膜の表面には面方位（１１１）が現れている。
【００２６】
従って、ある半導体装置の構造が本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法による構造と同一か否かを識別することは、容易である。
【００２７】
また、本発明の第一の実施の形態に係る半導体記憶装置及びその製造方法による構造においては、能動素子形成領域３を形成するシリコン膜の表面が面方位（１１１）の山形形状を有しているので、能動素子形成領域３の表面積が従来の構造よりも拡大している。従って、図４（ａ）に示すビット線に垂直な方向の断面における能動素子形成領域３の表面部分に相当するゲート幅Ｗが拡大し、従来の構造よりも素子の駆動電流量を増大させることができる。
【００２８】
図５乃至図７は、本発明の第二の実施の形態に係る半導体記憶装置の製造方法の各工程における断面構造を示した断面図である。尚、図５（ａ）、図６（ａ）、図７（ａ）は、ビット線に垂直な方向における断面図であり、図５（ｂ）、図６（ｂ）、図７（ｂ）は、ワード線に垂直な方向における断面図である。また、図７（ａ）及び図７（ｂ）は、完成した本発明の第二の実施の形態に係る半導体記憶装置の断面構造を示した断面図である。
【００２９】
本発明の第二の実施の形態に係る半導体記憶装置の製造方法の工程は、シリコン基板１の上に堆積させた絶縁膜４に対して異方性エッチングを行うことにより、後に能動素子形成領域となる領域のシリコン基板１の表面を露出させる工程までは、第一の実施の形態の工程と同様である。
【００３０】
但し、本発明の第二の実施の形態に係る半導体記憶装置の製造方法においては、図５（ａ）及び図５（ｂ）に示すように、ＳＴＩ素子分離領域２として残存する絶縁膜４を、第一の実施の形態の絶縁膜４よりも順テーパ形状となるようにエッチングを行う。
【００３１】
その後、さらに等方性エッチングを行うことにより、順テーパ形状を有する絶縁膜４（ＳＴＩ素子分離領域２）を加工して、図６（ａ）及び図６（ｂ）に示すように、ＳＴＩ素子分離領域２の間の後に能動素子形成領域となる空間を拡大する。即ち、この後の工程においてシリコン膜をエピタキシャル成長させるための空間を拡大する。
【００３２】
その後、図７（ａ）及び図７（ｂ）に示すように、能動素子形成領域のシリコン基板１の露出させた表面上にシリコン膜をエピタキシャル成長させて、能動素子形成領域３を形成する。
【００３３】
このとき、シリコン膜の成長膜厚は、第一の実施の形態と同様に、能動素子形成領域３の短辺幅よりも厚く、かつ、絶縁膜４をエッチングした深さよりも薄くすることが重要である。
【００３４】
以上の一連の工程により、絶縁膜からなるＳＴＩ素子分離領域２と、表面に面方位（１１１）を有するシリコン膜からなる能動素子形成領域３とを備えた本発明の第二の実施の形態に係る半導体記憶装置のメモリセル部の基本構造が完成する。
【００３５】
メモリセル部の周辺部の構造は、上記各工程により同時に形成してもよいし、上記一連の工程の後で、従来と同様の絶縁膜埋め込みプロセスを用いて形成してもよい。
【００３６】
その後、必要に応じて所定の構造を従来と同様に形成することにより、半導体記憶装置が完成する。
【００３７】
以上の説明のように、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法においても、ＳＴＩ素子分離領域２の形成に絶縁膜埋め込みプロセスを用いていないので、ＳＴＩ構造素子分離領域のアスペクト比の高さに拘わらず、高品質で信頼性の高い構造を形成することができる。
【００３８】
また、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法においても、異方性エッチングにより露出させたシリコン基板１の表面上にシリコン膜をエピタキシャル成長させて能動素子形成領域３を形成しているので、能動素子形成領域３を形成するシリコン膜の表面には面方位（１１１）が現れている。
【００３９】
従って、ある半導体装置の構造が本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法による構造と同一か否かを識別することは、容易である。
【００４０】
また、本発明の第二の実施の形態に係る半導体記憶装置及びその製造方法による構造においては、能動素子形成領域３を形成するシリコン膜の表面が面方位（１１１）の山形形状を有していることに加えて、ＳＴＩ素子分離領域２の間の空間が第一の実施の形態よりも拡大しているので、能動素子形成領域３の表面積が第一の実施の形態よりもさらに拡大している。
【００４１】
従って、図７（ａ）に示すビット線に垂直な方向の断面における能動素子形成領域３の表面部分に相当するゲート幅Ｗがさらに拡大し、第一の実施の形態の構造よりも素子の駆動電流量をさらに増大させることができる。
【００４２】
図８は、本発明の第三の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
【００４３】
本発明の第三の実施の形態に係る半導体記憶装置は、前述の本発明の第一の実施の形態に係る半導体記憶装置の構造に、さらに、ゲート絶縁膜６及びゲート電極７を追加的に形成したＭＯＳＦＥＴの構造を有するものである。
【００４４】
即ち、本発明の第三の実施の形態に係る半導体記憶装置は、シリコン基板１と、シリコン基板１上に堆積された絶縁膜を加工して形成された素子分離領域２と、厚さが自体の垂直断面における短辺幅よりも厚くかつ素子分離領域２の深さ方向寸法よりも薄く、上面に面方位（１１１）が現れたシリコン膜からなり、一の素子分離領域２と他の素子分離領域２との間に形成された能動素子形成領域３と、能動素子形成領域３上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、を備えている。
【００４５】
ゲート電極７に電圧を印加すると、チャネル８が形成されて、ＭＯＳＦＥＴは導通状態となる。
【００４６】
能動素子形成領域３となるシリコン膜の上面の山形形状部分は、面方位（１１１）が現れた形状であるため、多面体形状、即ち、ファセット（facet）形状を有しており、能動素子形成領域３の表面積が従来の構造よりも拡大している。
【００４７】
従って、図８に示すビット線に垂直な方向の断面における能動素子形成領域３の表面部分に相当するゲート幅Ｗが拡大し、従来の構造よりもＭＯＳＦＥＴの駆動電流量を増大させることができる。
【００４８】
図９は、本発明の第四の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
【００４９】
本発明の第四の実施の形態に係る半導体記憶装置は、前述の本発明の第一の実施の形態に係る半導体記憶装置の構造に、さらに、トンネル絶縁膜９、フローティングゲート（ＦＧ）１０、二重ゲート間絶縁膜１１及びコントロールゲート（ＣＧ）１２を追加的に形成したＥＰＲＯＭ、ＥＥＰＲＯＭ等のメモリの構造を有するものである。この本発明の第四の実施の形態に係る半導体記憶装置を用いて、例えばＮＡＮＤ論理回路等の論理回路を構成することができる。
【００５０】
コントロールゲート１２に電圧を印加すると、チャネル８が形成されて、フローティングゲート１０への電子の出入りが可能な状態となる。
【００５１】
能動素子形成領域３となるシリコン膜の上面の山形形状部分は、面方位（１１１）が現れた形状であるため、多面体形状、即ち、ファセット形状を有しており、能動素子形成領域３の表面積が従来の構造よりも拡大している。
【００５２】
従って、図９に示すビット線に垂直な方向の断面における能動素子形成領域３の表面部分に相当するゲート幅Ｗが拡大し、従来の構造よりもＥＰＲＯＭ、ＥＥＰＲＯＭ等のメモリの制御電流量を増大させることができる。
【００５３】
本発明の第四の実施の形態に係る半導体記憶装置の製造工程においては、能動素子形成領域３を形成する工程の都合上、フローティングゲート（ＦＧ）１０は、能動素子形成領域３の形成後に形成する必要がある。いわば「ゲート後作り」プロセスを採用する必要がある。
【００５４】
以上の各実施の形態においては、半導体装置の一例として半導体記憶装置について説明したが、本発明は、ロジックの半導体装置等、半導体装置全般に適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第一の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図２】本発明の第一の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図３】本発明の第一の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図４】本発明の第一の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図５】本発明の第二の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図６】本発明の第二の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図７】本発明の第二の実施の形態に係る半導体記憶装置の製造方法の一工程におけるビット線に垂直な方向及びワード線に垂直な方向の断面構造を示した断面図である。
【図８】本発明の第三の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
【図９】本発明の第四の実施の形態に係る半導体記憶装置のビット線に垂直な方向における断面構造を示した断面図である。
【符号の説明】
【００５６】
１  半導体基板（シリコン基板）
２  素子分離領域（ＳＴＩ構造素子分離領域）
３  能動素子形成領域
４  絶縁膜（酸化シリコン膜）
５  フォトレジスト
６  ゲート絶縁膜
７  ゲート電極
８  チャネル
９  トンネル絶縁膜
１０  フローティングゲート（ＦＧ）
１１  二重ゲート間絶縁膜
１２  コントロールゲート（ＣＧ）
【図１】
2007220892.tif 000003
【図２】
2007220892.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007220892.tif 000008
【図７】
2007220892.tif 000009
【図８】
2007220892.tif 000010
【図９】
2007220892.tif 000011