(57)【要約】    【課題】  回路規模の小さい強誘電体メモリ装置を提供する。    【解決手段】  所定の領域に配置された複数のメモリキャパシタを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線と、ワード線に第１の電圧を供給して、当該ワード線を選択するワード線制御部と、各ワード線に対応して設けられ、選択されたワード線の電圧が第１の電圧に変化したときに、当該第１の電圧を昇圧する複数の第１の昇圧キャパシタを有する昇圧部と、を備え、複数の第１の昇圧キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ及び複数の第１の昇圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置。【選択図】  図３
2007052845.tif 000002
【特許請求の範囲】
【請求項１】
所定の領域に配置された複数のメモリキャパシタを有する複数のメモリセルと、
前記複数のメモリセルに接続された複数のワード線と、
ワード線に第１の電圧を供給して、当該ワード線を選択するワード線制御部と、
各ワード線に対応して設けられ、選択されたワード線の電圧が前記第１の電圧に変化したときに、当該第１の電圧を昇圧する複数の第１の昇圧キャパシタを有する昇圧部と、
を備え、
前記複数の第１の昇圧キャパシタは前記所定の領域の外側に配置され、かつ、前記複数のメモリキャパシタ及び前記複数の第１の昇圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記昇圧部は、各ワード線に対応して設けられ、選択されたワード線に前記第１の電圧が供給されたときに、当該第１の電圧を昇圧する複数の第２の昇圧キャパシタをさらに有し、
前記複数の第２の昇圧キャパシタは前記所定の領域の外側に配置され、かつ、前記複数のメモリキャパシタ、前記複数の第１の昇圧キャパシタ、及び前記複数の第２の昇圧キャパシタは格子状に配置されたことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記複数の第２の昇圧キャパシタは、前記所定の領域を挟んで前記複数の第１の昇圧キャパシタと対向して配置されたことを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項４】
前記昇圧部は、選択されたワード線における前記第１の電圧を、第１の昇圧キャパシタ及び第２の昇圧キャパシタの一方が昇圧するか、双方が昇圧するかを切り換える切換部をさらに有することを特徴とする請求項２又は３記載の強誘電体メモリ装置。
【請求項５】
前記複数の第１の昇圧キャパシタは、一方端が前記複数のワード線に接続されており、
前記昇圧部は、
選択されたワード線に前記第１の電圧が供給されたタイミングに遅延して、当該選択されたワード線に対応する第１の昇圧キャパシタの他方端に第２の電圧を供給して当該他方端の電圧を上昇させる遅延部をさらに有することを特徴とする請求項１から４のいずれか１項記載の強誘電体メモリ装置。
【請求項６】
前記遅延部は、前記第２の電圧を前記第１の昇圧キャパシタに供給する経路に所定の容量を与える複数の遅延キャパシタを有し、
前記複数の遅延キャパシタは前記所定の領域の外側に配置され、かつ、前記複数のメモリキャパシタ、前記複数の第１の昇圧キャパシタ、及び前記複数の遅延キャパシタは格子状に配置されたことを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項７】
前記昇圧部は、前記遅延部と前記複数の第１の昇圧キャパシタとの間に設けられ、対応するワード線の電圧に基づいて、前記第２の電圧を前記他方端に供給するか否かを切り換える複数のスイッチをさらに有することを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項８】
前記スイッチは、ソース・ドレイン経路が前記遅延部と前記複数の第１の昇圧キャパシタとの間に形成され、ゲートが対応するワード線に接続されたＭＯＳトランジスタであることを特徴とする請求項７記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の半導体集積回路装置として、特開昭６１−２１４５５９号公報（特許文献１）に開示されたものがある。上記従来の半導体集積回路装置は、単位セルが配置された領域とそれ以外の領域との境界部に設けられた、回路動作をしないダミーセルを有して構成されている。
【特許文献１】特開昭６１−２１４５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の半導体集積回路装置では、ダミーセルを設ける上に、さらに昇圧回路等のキャパシタを有する回路を形成しなければならないため、半導体集積回路装置のチップ面積が大きくなってしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一形態によれば、複数のメモリセルに接続された複数のワード線と、ワード線に第１の電圧を供給して、当該ワード線を選択するワード線制御部と、各ワード線に対応して設けられ、選択されたワード線の電圧が第１の電圧に変化したときに、当該第１の電圧を昇圧する複数の第１の昇圧キャパシタを有する昇圧部と、を備え、複数の第１の昇圧キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ及び複数の第１の昇圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記形態によれば、所定の領域において格子状に形成された複数のメモリキャパシタから連続して昇圧キャパシタが配置されるので、複数のメモリキャパシタの平面形状を均一化させるためのダミーキャパシタを配置しなくとも、複数のメモリキャパシタの平面形状を均一化させることができる。つまり、上記形態によれば、従来、回路動作をしないダミーキャパシタとして設けられていたものを、昇圧キャパシタとして利用することができるので、複数のメモリキャパシタの平面形状を均一化させることができるとともに、昇圧部を極小規模で形成することができる。ひいては、チップ面積が小さく、安定して動作する強誘電体メモリ装置を提供することができる。
【０００７】
上記強誘電体メモリ装置において、昇圧部は、各ワード線に対応して設けられ、選択されたワード線に第１の電圧が供給されたときに、当該第１の電圧を昇圧する複数の第２の昇圧キャパシタをさらに有し、複数の第２の昇圧キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ、複数の第１の昇圧キャパシタ、及び複数の第２の昇圧キャパシタは格子状に配置されたことが好ましい。
【０００８】
上記形態によれば、選択されたワード線の電圧が、複数の昇圧キャパシタによって昇圧されることとなる。従って、上記形態によれば、選択されたワード線の電圧をさらに高くすることができるので、さらに動作の安定した強誘電体メモリ装置を提供することができる。
【０００９】
上記強誘電体メモリ装置において、複数の第２の昇圧キャパシタは、所定の領域を挟んで複数の第１の昇圧キャパシタと対向して配置されたことが好ましい。
【００１０】
上記形態によれば、所定の領域における対向する２辺において昇圧キャパシタが設けられることとなるので、所定の領域の外側に複数列の昇圧キャパシタを設けなくとも、各ワード線の電圧を複数の昇圧キャパシタによって昇圧させることができる。従って、上記形態によれば、所定の領域の外側に配置されるダミーキャパシタの数を減らすことができるので、チップ面積の小さい強誘電体メモリ装置を提供することができる。
【００１１】
昇圧部は、選択されたワード線における第１の電圧を、第１の昇圧キャパシタ及び第２の昇圧キャパシタの一方が昇圧するか、双方が昇圧するかを切り換える切換部をさらに有することが好ましい。
【００１２】
上記形態によれば、選択されたワード線の電圧を適切な電圧に調整することができるので、さらに動作が安定した強誘電体メモリ装置を提供することができる。
【００１３】
上記強誘電体メモリ装置において、複数の第１の昇圧キャパシタは、一方端が複数のワード線に接続されており、昇圧部は、選択されたワード線に第１の電圧が供給されたタイミングに遅延して、当該選択されたワード線に対応する第１の昇圧キャパシタの他方端に第２の電圧を供給して当該他方端の電圧を上昇させる遅延部をさらに有することが好ましい。ここで、第１の電圧は、第２の電圧と同じ電圧値であってよい。
【００１４】
遅延部は、第２の電圧を第１の昇圧キャパシタに供給する経路に所定の容量を与える複数の遅延キャパシタを有し、複数の遅延キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ、複数の第１の昇圧キャパシタ、及び複数の遅延キャパシタは格子状に配置されたことが好ましい。
【００１５】
上記形態によれば、所定の領域の外側に格子状に形成された複数のメモリキャパシタから連続して遅延キャパシタを配置させることができるので、複数のメモリキャパシタの平面形状を均一化させるためのダミーキャパシタを配置しなくとも、複数のメモリキャパシタの平面形状を均一化させることができる。つまり、上記形態によれば、従来、回路動作をしないダミーキャパシタとして設けられていたものを、遅延キャパシタとして利用することができるので、複数のメモリキャパシタの平面形状を均一化させることができるとともに、遅延部を極小規模で形成することができる。
【００１６】
昇圧部は、遅延部と複数の第１の昇圧キャパシタとの間に設けられ、対応するワード線の電圧に基づいて、第２の電圧を他方端に供給するか否かを切り換える複数のスイッチをさらに有することが好ましい。
【００１７】
上記形態によれば、選択されたワード線の電圧のみを昇圧させることができるので、さらに動作が安定した強誘電体メモリ装置を提供することができる。
【００１８】
上記強誘電体メモリ装置において、スイッチは、ソース・ドレイン経路が遅延部と複数の第１の昇圧キャパシタとの間に形成され、ゲートが対応するワード線に接続されたＭＯＳトランジスタであってもよい。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の強誘電体メモリ装置の第１実施形態を示す回路図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、昇圧部２００とを備えて構成される。また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎとを備えて構成される。
【００２１】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセル１１２を有する。メモリセル１１２は、ｎ型ＭＯＳトランジスタ１１４と、メモリキャパシタ１１６とを有して構成される。
【００２２】
ｎ型ＭＯＳトランジスタ１１４は、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがビット線ＢＬ１〜ｎのいずれかに接続され、ドレインがメモリキャパシタ１１６の一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１１４は、ワード線ＷＬ１〜ｍの電圧に基づいて、メモリキャパシタ１１６の一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
【００２３】
メモリキャパシタ１１６は、強誘電体キャパシタであって、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されている。また、メモリキャパシタ１１６は、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をビット線ＢＬ１〜ｎに放出する。本実施形態において、メモリキャパシタ１１６は、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合に“１”を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に“０”を記憶する。
【００２４】
ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。ワード線制御部１２０は、ｐ型ＭＯＳトランジスタ１２２と、ｎ型ＭＯＳトランジスタ１２２とを有して構成されており、これらのゲートに供給される信号ＭＷＬ１〜ｍに基づいて、対応するワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、信号ＭＷＬ１〜ｍに基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線に、第１の電圧の一例である電圧ＶＤＤを供給し、当該所定のワード線ＷＬの電圧を他のワード線ＷＬの電圧より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセル１１２を選択する。
【００２５】
プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。
【００２６】
昇圧部２００は、ワード線制御部１２０がワード線ＷＬ１〜ｍに供給した電圧ＶＤＤを昇圧する。昇圧部２００は、第１の昇圧キャパシタの一例である昇圧キャパシタ２０２と、ｐ型ＭＯＳトランジスタ２１０と、遅延回路２２０及び２３０と、ＮＡＮＤ回路２４０とを有して構成される。
【００２７】
ＮＡＮＤ回路２４０は、入力として信号ＭＷＬ１〜ｍが供給されており、これらの否定論理積を遅延回路２２０に供給する。すなわち、ＮＡＮＤ回路２４０は、信号ＭＷＬ１〜ｍの電圧が全て電圧ＶＤＤである場合、遅延回路２２０に接地電圧を供給し、信号ＭＷＬ１〜ｍの少なくとも一つの電圧が接地電圧である場合、遅延回路２２０に電圧ＶＤＤを供給する。
【００２８】
遅延回路２２０は、ＮＡＮＤ回路２４０の出力（ＮＤ１）の変化を遅延して、遅延回路２３０及びｐ型ＭＯＳトランジスタ２１０に供給する。遅延回路２３０は、遅延回路２２０の出力（ＮＤ２）の変化を遅延して、昇圧キャパシタ２０２に供給する。遅延回路２２０及び２３０の構成については、図２において後述する。
【００２９】
ｐ型ＭＯＳトランジスタ２１０は、遅延回路２２０の出力に基づいて、ワード線制御部１２０に電圧ＶＤＤを供給するか否かを切り換える。具体的には、ｐ型ＭＯＳトランジスタ２１０は、ソースに電圧ＶＤＤが供給されており、ドレインがワード線制御部１２０を構成するｐ型ＭＯＳトランジスタ１２２のソースにそれぞれ接続されている。また、ｐ型ＭＯＳトランジスタ２１０は、ゲートに遅延回路２２０の出力（ＮＤ２）が供給されており、当該出力の電圧に基づいて、各ｐ型ＭＯＳトランジスタ１２２のソースに電圧ＶＤＤを供給するか否かを切り換える。
【００３０】
昇圧キャパシタ２０２は、ワード線ＷＬ１〜ｍの電圧を昇圧する。昇圧キャパシタ２０２は、強誘電体キャパシタであって、一方端がワード線ＷＬ１〜ｍに接続されており、他方端が遅延回路２３０の出力（ＮＤ３）に接続されている。そして、昇圧キャパシタ２０２は、その他方端に供給される遅延回路２３０の出力に基づいて、カップリングによってワード線ＷＬ１〜ｍの電圧を昇圧する。
【００３１】
図２は、遅延回路２２０及び２３０の構成の一例を示す図である。遅延回路２２０及び２３０は、インバータ２２２及び２２４と、遅延キャパシタ２２６とを有して構成される。
【００３２】
インバータ２２２の出力は、所定の経路を介してインバータ２２４の入力に接続されている。遅延キャパシタ２２６は、一方端に電圧ＶＤＤが供給されており、他方端がインバータ２２２の出力とインバータ２２４の入力との間の経路に接続されており、当該経路に所定の容量を付加する。これにより、インバータ２２２の入力に供給された電圧が変化すると、インバータ２２４の出力電圧は、上記所定の容量に基づいて、所定の時間遅延されて変化する。
【００３３】
図３は、第１実施形態におけるメモリキャパシタ１１６、昇圧キャパシタ２０２、遅延キャパシタ２２６及びダミーキャパシタ２５０の配置を示す平面レイアウト図である。同図を参照して、本実施形態における各キャパシタの配置について説明する。
【００３４】
メモリキャパシタ１１６は、所定の領域の一例である、強誘電体メモリ装置においてメモリセル１１２が配置される領域１１８において、格子状に配置されている。具体的には、本実施形態において、メモリキャパシタ１１６は、図中、ワード線ＷＬ１〜ｍが延在するｘ方向にｍ本の列を形成し、ビット線ＢＬ１〜ｎが延在する、ｘ方向と交差するｙ方向にｎ本の列を形成するように配置されている。
【００３５】
各昇圧キャパシタ２０２は、メモリキャパシタ１１６の列に対応して配置されており、領域１１８の外側において、対応するメモリキャパシタ１１６の列から連続して、メモリキャパシタ１１６とともに列を構成するように配置されている。また、各昇圧キャパシタ２０２は、ワード線ＷＬ１〜ｍが延在するｘ方向においてメモリキャパシタ１１６と列を構成するように、領域１１８の一辺に沿って配置されている。
【００３６】
各昇圧キャパシタ２０２とメモリキャパシタ１１６との距離ａは、各メモリキャパシタ１１６間の距離ｂと略等しい距離であってもよく、また、異なる距離であってもよい。各昇圧キャパシタ間の距離ｃは、各メモリキャパシタ１１６間の距離ｂと略同一であることが望ましい。
【００３７】
遅延キャパシタ２２６は、メモリキャパシタ１１６の列に対応して配置されており、領域１１８の外側において、対応するメモリキャパシタの列から連続して、メモリキャパシタ１１６とともに列を形成するように配置されている。また、遅延キャパシタ２２６は、ビット線ＢＬ１〜ｎが延在するｙ方向においてメモリキャパシタ１１６と列を構成するように、領域１１８の一辺に配置されている。つまり、本実施形態において、遅延キャパシタ２２６の列は、昇圧キャパシタ２０２の列と交差する方向に配置されている。
【００３８】
本実施形態において、遅延キャパシタ２２６は、領域１１８の一辺に沿って（ｎ＋２）個配置されているが、その個数は遅延回路２２０及び／又は２３０の遅延量に応じて任意に設定される。遅延キャパシタ２２６が領域１１８の一辺に沿って配置し得る数である（ｎ＋２）個まで必要ない場合には、そのうちのいくつかを後述するダミーキャパシタ２５０に置き換えてもよい。また、遅延キャパシタ２２６が（ｎ＋２）個よりも多く必要な場合には、遅延キャパシタ２２６を、領域１１８の他の辺に沿ってさらに配置してもよい。
【００３９】
各遅延キャパシタ２２６とメモリキャパシタ１１６との距離ｄは、各メモリキャパシタ１１６間の距離ｂと略等しい距離であってもよく、また、異なる距離であってもよい。各遅延キャパシタ２２６間の距離ｅは、各メモリキャパシタ間の距離ｂと略同一であることが望ましい。
【００４０】
ダミーキャパシタ２５０は、メモリキャパシタ１１６の列に対応して配置されており、領域１１８の外側において、対応するメモリキャパシタ１１６の列から連続して、メモリキャパシタ１１６並びに／又は昇圧キャパシタ２０２及び／若しくは遅延キャパシタ２２６と列を形成するように配置されている。また、ダミーキャパシタ２５０は、領域１１８の周囲において、昇圧キャパシタ２０２及び遅延キャパシタ２２６が配置されない位置に配置されている。本実施形態において、ダミーキャパシタ２５０とは、強誘電体メモリ装置の回路動作に寄与しない強誘電体キャパシタであって、メモリキャパシタ１１６の平面形状を均一にすべく配置されたものをいう。
【００４１】
各ダミーキャパシタ２５０とメモリキャパシタ１１６との距離ｆは、各メモリキャパシタ１１６間の距離ｂと略等しい距離であってもよく、また、異なる距離であってもよい。各ダミーキャパシタ２５０間の距離ｇは、各メモリキャパシタ間の距離ｂと略同一であることが望ましい。
【００４２】
メモリキャパシタ１１６、昇圧キャパシタ２０２、遅延キャパシタ２２６及びダミーキャパシタ２５０は、全体として格子状に配置されている。本実施形態では、各キャパシタが全て一定の間隔で配置された状態を格子状としているが、格子状とはこれに限られるものではない。例えば、各キャパシタが異なる間隔で配置された状態や、千鳥状に配置された状態等、一定のルールで配置されたものも格子状に含まれる。
【００４３】
図４は、第１実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１、図２及び図４を参照して、ワード線ＷＬ１が選択されるときの強誘電体メモリ装置の動作について説明する。
【００４４】
本実施形態において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の駆動電圧であるＶＤＤである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００４５】
まず、初期状態において、各信号ＭＷＬ１〜ｍはＨ論理を示しており、ワード線制御部１２０において、ｐ型ＭＯＳトランジスタ１２２はオフし、ｎ型ＭＯＳトランジスタ１２４はオンするので、各ワード線ＷＬ１〜ｍの電圧は接地電圧である。また、ＮＡＮＤ回路２４０の出力（ＮＤ１）はＬ論理となるので、遅延回路２２０及び２３０の出力（ＮＤ２及びＮＤ３）もＬ論理となり、ｐ型ＭＯＳトランジスタ２１０はオンしている。
【００４６】
次に、強誘電体メモリ装置の外部から、ワード線ＷＬ１に接続されたメモリセル１１２のいずれかを示すアドレス信号が供給されると、信号ＭＷＬ１がＨ論理からＬ論理に変化する（時刻Ｔ１）。信号ＭＷＬ１がＬ論理に変化すると、ワード線ＷＬ１に接続されたｐ型ＭＯＳトランジスタ１２２がオンし、ｎ型ＭＯＳトランジスタ１２４がオフするので、ワード線ＷＬ１の電圧が、接地電圧から電圧ＶＤＤに上昇する。また、信号ＭＷＬ１がＬ論理に変化すると、ＮＡＮＤ回路２４０の入力の一つがＬ論理となるので、その出力（ＮＤ１）はＬ論理からＨ論理に変化する。
【００４７】
ＮＤ１が時刻Ｔ１においてＨ論理に変化すると、遅延回路２２０は、時刻Ｔ１から所定の時間遅延した時刻Ｔ２において、その出力（ＮＤ２）をＬ論理からＨ論理に変化させる。これにより、ワード線ＷＬ１に接続されたｐ型ＭＯＳトランジスタ２１０は、ゲートに電圧ＶＤＤが供給されてオフし、ワード線ＷＬ１はその電圧がＶＤＤのまま浮遊状態となる。
【００４８】
また、ＮＤ２がＨ論理に変化すると、遅延回路２３０は、時刻Ｔ２から所定の時間遅延した時刻Ｔ３において、その出力（ＮＤ３）をＬ論理からＨ論理に変化させる。これにより、昇圧キャパシタ２０２の他方端の電圧が、接地電圧から第２の電圧の一例である電圧ＶＤＤに上昇し、昇圧キャパシタ２０２は、カップリングによりその一方端、すなわち、ワード線ＷＬ１の電圧を昇圧させる。これにより、浮遊状態にあったワード線ＷＬ１は、その電圧がＶＤＤからさらに上昇し、ワード線ＷＬ１に接続されたｎ型ＭＯＳトランジスタ１１４のゲートに十分な電圧が供給される。
【００４９】
本実施形態によれば、領域１１８において格子状に形成された複数のメモリキャパシタ１１６から連続して昇圧キャパシタ２０２が配置されるので、複数のメモリキャパシタ１１６の平面形状を均一化させるためのダミーキャパシタを配置しなくとも、複数のメモリキャパシタ１１６の平面形状を均一化させることができる。つまり、本実施形態によれば、従来、回路動作をしないダミーキャパシタとして設けられていたものを、昇圧キャパシタ２０２として利用することができるので、複数のメモリキャパシタ１１６の平面形状を均一化させることができるとともに、昇圧部２００を極小規模で形成することができる。ひいては、チップ面積が小さく、安定して動作する強誘電体メモリ装置を提供することができる。
【００５０】
図５は、強誘電体メモリ装置の第２実施形態を示す回路図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。
【００５１】
本実施形態において、昇圧部２００は、第２の昇圧キャパシタの一例である、ワード線ＷＬ１〜ｍの電圧を昇圧する昇圧キャパシタ２０４をさらに有する。昇圧キャパシタ２０２は、強誘電体キャパシタであって、一方端がワード線ＷＬ１〜ｍに接続されており、他方端が遅延回路２３０の出力（ＮＤ３）に接続されている。そして、昇圧キャパシタ２０２は、その他方端に供給される遅延回路２３０の出力に基づいて、カップリングによってワード線ＷＬ１〜ｍの電圧を昇圧する。すなわち、本実施形態の強誘電体メモリ装置は、各ワード線ＷＬ１〜ｍに複数の昇圧キャパシタ２０２及び２０４が接続されている。
【００５２】
図６は、第２実施形態におけるメモリキャパシタ１１６、昇圧キャパシタ２０２、遅延キャパシタ２２６及びダミーキャパシタ２５０の配置を示す平面レイアウト図である。同図を参照して、本実施形態における昇圧キャパシタ２０４の配置について説明する。
【００５３】
昇圧キャパシタ２０４は、メモリキャパシタ１１６の列に対応して配置されており、領域１１８の外側において、対応するメモリキャパシタ１１６の列から連続して、メモリキャパシタ１１６とともに列を構成するように配置されている。また、各昇圧キャパシタ２０４は、ワード線ＷＬ１〜ｍが延在するｘ方向においてメモリキャパシタ１１６と列を構成するように、領域１１８の一辺に沿って配置されている。
【００５４】
また、昇圧キャパシタ２０４は、領域１１８を挟んで、昇圧キャパシタ２０２と対向して配置されている。すなわち、本実施形態では、ｘ方向におけるメモリキャパシタ１１６の列の一端に昇圧キャパシタ２０２が配置されており、他端に昇圧キャパシタ２０４が配置されている。
【００５５】
図７は、第２実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。本実施形態の強誘電体メモリ装置では、各ワード線ＷＬ１〜ｍに複数の昇圧キャパシタ２０２及び２０４が接続されているので、ワード線ＷＬ１の電圧（実線）は、第１実施形態におけるワード線ＷＬ１の電圧（点線）よりも高く上昇する。
【００５６】
本実施形態によれば、選択されたワード線ＷＬ１〜ｍの電圧が、昇圧キャパシタ２０２及び２０４によって昇圧されることとなる。従って、本実施形態によれば、選択されたワード線ＷＬ１〜ｍの電圧をさらに高くすることができるので、さらに動作の安定した強誘電体メモリ装置を提供することができる。
【００５７】
また、本実施形態によれば、領域１１８における対向する２辺において昇圧キャパシタ２０２及び２０４が設けられることとなるので、領域１１８の外側に複数列の昇圧キャパシタ２０２又は２０４を設けなくとも、各ワード線ＷＬ１〜ｍの電圧を複数の昇圧キャパシタによって昇圧させることができる。従って、上記形態によれば、領域１１８の外側に配置される、ダミーキャパシタを含むキャパシタの数を減らすことができるので、チップ面積がさらに小さい強誘電体メモリ装置を提供することができる。
【００５８】
図８は、強誘電体メモリ装置の第３実施形態を示す回路図である。以下において、第１実施形態及び第２実施形態と異なる点を中心に第３実施形態の強誘電体メモリ装置について説明する。なお、第１実施形態及び／又は第２実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。
【００５９】
本実施形態において、昇圧部２００は、ｎ型ＭＯＳトランジスタ２０６及び２０８と、プログラム回路２３２、２３４、２３６及び２３８とをさらに有する。本実施形態の昇圧部２００は、ワード線ＷＬ１〜ｍの電圧の昇圧量を制御することができる。
【００６０】
ｎ型ＭＯＳトランジスタ２０６及び２０８は、それぞれ遅延回路２３０と昇圧キャパシタ２０２及び２０４との間にソース・ドレイン経路が形成されており、ゲートにそれぞれプログラム回路２３２及び２３４の出力が供給されている。すなわち、ｎ型ＭＯＳトランジスタ２０６及び２０８は、それぞれ、プログラム回路２３２及び２３４の出力に基づいて、遅延回路２３０の出力をそれぞれ昇圧キャパシタ２０２及び２０４の他方端に供給するか否かを切り換える。
【００６１】
プログラム回路２３２及び２３４は、切換部の一例であって、ワード線ＷＬ１〜ｍの電圧を、昇圧キャパシタ２０２及び２０４の一方によって昇圧するか、双方によって昇圧するか、又は昇圧しないかを予め記憶している。プログラム回路２３２及び２３４は、強誘電体キャパシタを用いたものであることが好ましい。当該強誘電体キャパシタは、昇圧キャパシタ２０２及び２０４並びに遅延キャパシタ２２６と同様に、領域１１８（図３及び図６参照）の外側に配置されてもよい。
【００６２】
例えば、プログラム回路２３２がその出力がＨ論理となるようにプログラムされている場合、ワード線ＷＬ１〜ｍは昇圧キャパシタ２０２によって昇圧される。また、さらにプログラム回路２３４がその出力がＨ論理となるようにプログラムされている場合、ワード線ＷＬ１〜ｍは昇圧キャパシタ２０２及び２０４の双方によって昇圧される。このようにプログラム回路２３２及び２３４をプログラムすることにより、本実施形態の昇圧部２００は、ワード線ＷＬ１〜ｍの昇圧量を制御することができる。
【００６３】
プログラム回路２３６及び２３８は、それぞれ遅延回路２２０及び２３０の遅延量を予め記憶している。具体的には、図９において後述するように、プログラム回路２３６及び２３８には、それぞれ、遅延回路２２０及び２３０を構成する経路に接続する遅延キャパシタ２２６の数が予めプログラムされている。プログラム回路２３６及び２３８は、強誘電体キャパシタを用いたものであることが好ましい。当該強誘電体キャパシタは、昇圧キャパシタ２０２及び２０４並びに遅延キャパシタ２２６と同様に、領域１１８（図３及び図６参照）の外側に配置されてもよい。
【００６４】
図９は、遅延回路２２０及び２３０の構成の一例を示す図である。遅延回路２２０及び２３０は、ｎ型ＭＯＳトランジスタ２２８をさらに有して構成される。ｎ型ＭＯＳトランジスタ２２８は、それぞれ、インバータ２２２とインバータ２２４との間の経路と、遅延キャパシタ２２６との間に、ソース・ドレイン経路が形成されている。また、ｎ型ＭＯＳトランジスタ２２８は、ゲートがプログラム回路２３６及び２３８に接続されており、その出力に基づいて、遅延キャパシタ２２６を上記経路に接続するか否かを切り換える。そして、プログラム回路２３６及び２３８のプログラム内容によって、上記経路に接続される遅延キャパシタ２２６の数が制御され、遅延回路２２０及び２３０の遅延量が制御される。
【００６５】
図１０は、第３実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。本実施形態の強誘電体メモリ装置では、プログラム回路２３２及び２３４のプログラム内容に応じて、各ワード線ＷＬ１〜ｍに昇圧キャパシタ２０２及び２０４の一方又は双方が接続される。従って、ワード線ＷＬ１の電圧は、ワード線ＷＬ１に昇圧キャパシタ２０２及び２０４の一方が接続されている場合（実線）よりも、双方が接続されている場合（一点鎖線）場合の方が高く上昇する。このように、プログラム回路２３２及び２３４のプルグラム内容を調整することによって、ワード線ＷＬ１〜ｍの電圧を制御することができる。
【００６６】
また、本実施形態の強誘電体メモリ装置では、プログラム回路２３６及び２３８のプルグラム内容に応じて、時刻Ｔ２及びＴ３を、それぞれ時刻Ｔ１及びＴ２に対して調整することができるので、各強誘電体メモリ装置の特性に応じて適切な遅延時間を設定することができる。
【００６７】
本実施形態によれば、領域１１８において格子状に形成された複数のメモリキャパシタ１１６から連続して遅延キャパシタ２２６を配置させることができるので、複数のメモリキャパシタ１１６の平面形状を均一化させるためのダミーキャパシタを配置しなくとも、複数のメモリキャパシタ１１６の平面形状を均一化させることができる。つまり、本実施形態によれば、従来、回路動作をしないダミーキャパシタとして設けられていたものを、遅延キャパシタ２２６として利用することができるので、複数のメモリキャパシタ１１６の平面形状を均一化させることができるとともに、遅延回路２２０及び２３０を極小規模で形成することができる。
【００６８】
図１１は、第４実施形態の強誘電体メモリ装置の構成を示す回路図である。以下において、第１実施形態乃至第３実施形態と異なる点を中心に第４実施形態の強誘電体メモリ装置について説明する。なお、各実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。
【００６９】
本実施形態において、昇圧部２００を構成するｎ型ＭＯＳトランジスタ２０６及び２０８は、ゲートが対応するワード線ＷＬ１〜ｍにそれぞれ接続されている。すなわち、ｎ型ＭＯＳトランジスタ２０６及び２０８は、それぞれ対応するワード線ＷＬ１〜ｍが選択されたときに、ゲートに電圧ＶＤＤが供給されてオンすることとなる。本実施形態の強誘電体メモリ装置は、第２実施形態の強誘電体メモリ装置と同様のタイミングで動作するが（図７参照）、本実施形態では、選択されたワード線ＷＬ１〜ｍに接続された昇圧キャパシタ２０２及び２０４のみに遅延回路２３０の出力が供給される。本実施形態によれば、選択されたワード線ＷＬ１〜ｍのみ電圧を昇圧することができるので、強誘電体メモリ装置の動作をさらに安定させることができる。
【００７０】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７１】
【図１】本発明の強誘電体メモリ装置の第１実施形態を示す回路図である。
【図２】遅延回路２２０及び２３０の構成の一例を示す図である。
【図３】第１実施形態の各キャパシタの配置を示す平面レイアウト図である。
【図４】第１実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。
【図５】強誘電体メモリ装置の第２実施形態を示す回路図である。
【図６】第２実施形態の各キャパシタの配置を示す平面レイアウト図である。
【図７】第２実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。
【図８】強誘電体メモリ装置の第３実施形態を示す回路図である。
【図９】遅延回路２２０及び２３０の構成の一例を示す図である。
【図１０】第３実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。
【図１１】第４実施形態の強誘電体メモリ装置の構成を示す回路図である。
【符号の説明】
【００７２】
１１０・・・メモリセルアレイ、１１２・・・メモリセル、１１６・・・メモリキャパシタ、１１８・・・領域、１２０・・・ワード線制御部、１３０・・・プレート線制御部、２００・・・昇圧部、２０２、２０４・・・昇圧キャパシタ、２２０・・・遅延回路、２２６・・・遅延キャパシタ、２３０・・・遅延回路、２３２、２３４、２３６、２３８・・・プログラム回路、２５０・・・ダミーキャパシタ、２５０・・・各ダミーキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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