(57)【要約】【課題】マスク数を減らせるイメージセンサの製造方法が提供される。【解決手段】イメージセンサの製造方法は集光領域と非集光領域が定義された基板を提供し、非集光領域上に多数のゲートを形成し、集光領域内に第１導電型の不純物をイオン注入し、ＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）第１不純物領域を形成し、基板全面に多数のゲートをマスクとして利用し第１導電型と異なる第２導電型の不純物を第１イオン注入し、多数のゲートの両側壁にスペーサを形成し、基板全面にスペーサが形成された多数のゲートをマスクとして利用して第２導電型の不純物を第２イオン注入し、集光領域の表面にＰＰＤ第２不純物領域を完成することを含む。【選択図】図５Ｄ
2007311803.tif 000002
【特許請求の範囲】
【請求項１】
集光領域と非集光領域が定義された基板を提供し、
前記非集光領域上に多数のゲートを形成し、
前記集光領域内に第１導電型の不純物をイオン注入してＰＰＤ第１不純物領域を形成し、
前記基板全面に前記多数のゲートをマスクとして利用して前記第１導電型と異なる第２導電型の不純物を第１イオン注入し、
前記多数のゲートの両側壁にスペーサを形成し、
前記基板全面に前記スペーサが形成された前記多数のゲートをマスクとして利用して前記第２導電型の不純物を第２イオン注入し、前記集光領域の表面にＰＰＤ第２不純物領域を完成することを含むイメージセンサの製造方法。
【請求項２】
前記第１および第２イオン注入は、前記第２導電型の不純物を角度なしにイオン注入することを含む請求項１に記載のイメージセンサの製造方法。
【請求項３】
前記第１および第２イオン注入する第２導電型の不純物のドース量は、同一である請求項１に記載のイメージセンサの製造方法。
【請求項４】
前記第１および第２イオン注入時に、第２導電型の不純物を同一なエネルギーでイオン注入する請求項１に記載のイメージセンサの製造方法。
【請求項５】
前記多数のゲートの形成は、伝送ゲートを形成することを含み、
前記ＰＰＤ第１不純物領域を形成する段階は、前記第１導電型の不純物を所定角度に傾斜するようにイオン注入して前記ＰＰＤ第１不純物領域の一部が前記伝送ゲートとオーバーラップされるようにする請求項１に記載のイメージセンサの製造方法。
【請求項６】
前記多数のゲートの形成は、前記基板上にゲート用導電膜とハードマスクパターンを形成し、前記ハードマスクパターンをマスクとして利用しパターニングして前記多数のゲートを形成することを含む請求項１に記載のイメージセンサの製造方法。
【請求項７】
前記ＰＰＤ第１不純物領域を形成した後に前記ハードマスクパターンを除去することをさらに含む請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記ハードマスクパターンを除去して前記第１イオン注入する前に前記基板を熱酸化することをさらに含む請求項７に記載のイメージセンサの製造方法。
【請求項９】
前記スペーサを形成する前に前記非集光領域内に前記不純物をイオン注入し、前記多数のゲートに整列されたＬＤＤ低濃度不純物領域を形成し、前記スペーサを形成した後に前記非集光領域内に前記不純物をイオン注入し前記スペーサに整列されたＬＤＤ高濃度不純物領域を形成することをさらに含む請求項１に記載のイメージセンサの製造方法。
【請求項１０】
前記ＬＤＤ低濃度不純物領域形成時にイオン注入される不純物のドース量は、前記第１イオン注入によって第２導電型を補正することができる請求項９に記載のイメージセンサの製造方法。
【請求項１１】
前記ＬＤＤ高濃度不純物領域形成時にイオン注入される不純物のドース量は、前記第２イオン注入によって第２導電型を補正することができる請求項９に記載のイメージセンサの製造方法。
【請求項１２】
集光領域と非集光領域が定義された基板を提供し、
前記基板上にゲート用導電膜とハードマスクパターンを形成し、前記ハードマスクパターンをマスクとして利用しパターニングして前記非集光領域上に多数のゲートを形成し、
前記集光領域内に第１導電型の不純物をイオン注入してＰＰＤ第１不純物領域を形成し、
前記ハードマスクパターンを除去し、
前記基板を熱酸化し、
前記基板全面に前記多数のゲートをマスクとして利用して前記第１導電型と異なる第２導電型の不純物を角度なしで第１イオン注入し、
前記多数のゲートの両側壁にスペーサを形成し、
前記基板全面に前記スペーサが形成された前記多数のゲートをマスクとして利用して前記第２導電型の不純物を角度なしに前記第１イオン注入と同一なエネルギーおよびドース量で第２イオン注入し、前記集光領域の表面にＰＰＤ第２不純物領域を完成することを含むイメージセンサの製造方法。
【請求項１３】
前記スペーサを形成する前に、前記非集光領域内に前記不純物をイオン注入して前記多数のゲートに整列されたＬＤＤ低濃度不純物領域を形成し、前記スペーサを形成した後に、前記非集光領域内に前記不純物をイオン注入して前記スペーサに整列されたＬＤＤ高濃度不純物領域を形成することをさらに含む請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記ＬＤＤ低濃度不純物領域形成時にイオン注入される不純物のドース量は、前記第１イオン注入によって第２導電型を補正することができる請求項１３に記載のイメージセンサの製造方法。
【請求項１５】
前記ＬＤＤ高濃度不純物領域形成時にイオン注入される不純物のドース量は、前記第２イオン注入よって第２導電型を補正することができる請求項１３に記載のイメージセンサの製造方法。
【請求項１６】
集光領域と非集光領域が定義された基板と、
前記非集光領域上に形成された伝送ゲートと、前記伝送ゲート両側壁に各々形成されたスペーサと、
前記集光領域内に形成されたＮ型のＰＰＤ第１不純物領域と、
前記集光領域の表面に形成されたＰ型のＰＰＤ第２不純物領域であって、前記ＰＰＤ第２不純物領域は前記伝送ゲートに整列されて形成された低濃度不純物領域と前記スペーサに整列されて形成された高濃度不純物領域を含むＰＰＤ第２不純物領域と、を含むイメージセンサ。
【請求項１７】
前記非集光領域に形成された多数のＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタのソース／ドレーン領域はＮ型およびＰ型不純物を含み、前記Ｎ型不純物の濃度が前記Ｐ型不純物の濃度より高い請求項１６に記載のイメージセンサ。
【請求項１８】
前記低濃度不純物領域と前記高濃度不純物領域の形成深さは同一である請求項１６に記載のイメージセンサ。
【請求項１９】
前記低濃度不純物領域の濃度は、前記高濃度不純物領域の濃度の約１／２倍である請求項１６に記載のイメージセンサ。
【請求項２０】
前記ＰＰＤ第１不純物領域の一部は、前記伝送ゲートとオーバーラップされる請求項１６に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサの製造方法およびイメージセンサに関するもので、より詳細にはマスク数を減らすことができるイメージセンサの製造方法およびそれにより製造されたイメージセンサに関するものである。
【背景技術】
【０００２】
イメージセンサは光学映像を電気信号に変換させる。最近になって、コンピュータ産業と通信産業の発達にともないデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野で性能が向上されたイメージセンサの需要が増大している。
【０００３】
ＭＯＳイメージセンサは駆動方式が簡便で多様なスキャニング方式で具現が可能である。また、信号処理回路を単一チップに集積することができ、製品の小型化が可能で、ＭＯＳ工程技術を互換して使用することができ、製造単価を低めることができる。電力消耗もまた非常に低く、バッテリー容量が制約的な製品に適用が容易である。したがって、ＭＯＳイメージセンサは技術開発と共に高解像度が具現可能になるにともないその使用が急激に増えている。
【０００４】
このようなＭＯＳイメージセンサの集光素子としては、基板内に形成されたＮ型不純物領域と基板表面に形成されたＰ型不純物領域で構成されるＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）を使用することができる。ここで、Ｎ型不純物領域は入射光を吸収し光量に対応する電荷を蓄積するポテンシャル井戸の役割をし、Ｐ型不純物領域は基板表面の欠陥により発生した電荷がＮ型不純物領域に流入するのを防止するためのポテンシャル障壁の役割をする。
【０００５】
ところで、従来のイメージセンサの製造方法によれば、Ｐ型不純物領域を形成するための別途のマスクを必要とするため、フォトレジスト膜塗布工程、写真工程、フォトレジスト膜除去工程など多数の工程がさらに必要になる。
【特許文献１】大韓民国特許公開２００５−００１８５１２号公開公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、マスク数を減らすことができるイメージセンサの製造方法を提供するものである。
【０００７】
本発明が解決しようとする他の課題は、前記製造方法によって製造されたイメージセンサを提供するものである。
【０００８】
本発明の課題は以上で言及した課題に制限されず、言及されていない更なる他の課題は次の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００９】
前記課題を達成するための本発明のイメージセンサの製造方法の一形態は、集光領域と非集光領域が定義された基板を提供し、非集光領域上に多数のゲートを形成し、集光領域内に第１導電型の不純物をイオン注入し、ＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）第１不純物領域を形成し、基板全面に多数のゲートをマスクとして利用して第１導電型と異なる第２導電型の不純物を第１イオン注入し、多数のゲートの両側壁にスペーサを形成し、基板全面にスペーサが形成された多数のゲートをマスクとして利用して第２導電型の不純物を第２イオン注入し、集光領域の表面にＰＰＤ第２不純物領域を完成することを含む。
【００１０】
前記課題を達成するための本発明のイメージセンサの製造方法の他の形態は、集光領域と非集光領域が定義された基板を提供し、基板上にゲート用導電膜とハードマスクパターンを形成し、ハードマスクパターンをマスクとして利用してパターニングして非集光領域上に多数のゲートを形成し、集光領域内に第１導電型の不純物をイオン注入し、ＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）第１不純物領域を形成し、ハードマスクパターンを除去し、基板を熱酸化し、基板全面には多数のゲートをマスクとして利用して第１導電型と異なる第２導電型の不純物を角度なしで第１イオン注入し、多数のゲートの両側壁にスペーサを形成し、基板全面にスペーサが形成された多数のゲートをマスクとして利用して第２導電型の不純物を角度なしで第１イオン注入と同一なエネルギーおよびドース量で第２イオン注入し、集光領域の表面にＰＰＤ第２不純物領域を完成することを含む。
【００１１】
前記他の課題を達成するための本発明のイメージセンサの一形態は、集光領域と非集光領域が定義された基板と、非集光領域上に形成された伝送ゲートと、伝送ゲート両側壁に各々形成されたスペーサと、集光領域内に形成されたＮ型のＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）第１不純物領域と、集光領域の表面に形成されたＰ型のＰＰＤ第２不純物領域であって、ＰＰＤ第２不純物領域は伝送ゲートに整列して形成された低濃度不純物領域とスペーサに整列して形成された高濃度不純物領域を含むＰＰＤ第２不純物領域と、を含む。
【００１２】
その他、実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１３】
前記したようなイメージセンサの製造方法およびそれによって製造されたイメージセンサによればマスク数を減らすことができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点および特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現され得るものであり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されているもので、本発明は特許請求の範囲によってのみ定義される。明細書全体にかけて、同一参照符号は同一構成要素を意味する。
【００１５】
以下の明細書全体にかけて、同一参照符号は同一構成要素を指し示す。「および／または」は言及されたアイテムの各々および一つ以上のすべての組合せを含む。本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は文言上特別に言及しない限り複数形も含む。明細書で使用される「含む」は言及された構成要素、段階、動作および／または素子が一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００１６】
以下の本発明の実施形態ではイメージセンサの一例としてＣＭＯＳイメージセンサを例示するだろう。しかし、本発明によるイメージセンサはＮＭＯＳまたはＰＭＯＳ工程だけを適用したり、ＮＭＯＳとＰＭＯＳ工程を共に使用するＣＭＯＳ工程を適用して形成したイメージセンサをすべて含み得る。
【００１７】
図１は本発明の一実施形態によるイメージセンサのブロック図である。
【００１８】
図１を参照すれば、本発明の実施形態によるイメージセンサは、集光素子を含むピクセルが二次元的に配列されて構成されたアクティブピクセルセンサ（ＡＰＳ）アレイ１０と、アクティブピクセルセンサアレイ１０を動作させるための周辺回路領域を含む。ここで、周辺回路領域はタイミング発生器（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ；２０）、行デコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ；３０）、行ドライバ（ｒｏｗ  ｄｒｉｖｅｒ；４０）、相関二重サンプラ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ、ＣＤＳ；５０）、アナログデジタルコンバータ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ；６０）、ラッチ部（ｌａｔｃｈ；７０）、列デコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ；８０）等を含み得る。
【００１９】
ＡＰＳアレイ１０は２次元的に配列された複数のピクセルを含む。本発明の一実施例でＡＰＳアレイ１０は読出素子を共有する４個の集光素子を含む４共有ピクセル（４  ｓｈａｒｅｄ  ｐｉｘｅｌ）を反復単位として行列形態でアレイされ得る。４共有ピクセルを使用すれば読出素子面積を減らし、減少した読出素子の面積を集光素子の大きさ増大に使用することができるため集光効率を増加させることができ、光感度、飽和信号量などを向上させることができる。本発明の一実施例としては４共有ピクセルを例にあげたが、これに制限されるものではない。
【００２０】
４共有ピクセルは光学映像を電気信号に変換する役割をする。ＡＰＳアレイ１０は行ドライバ４０からピクセル選択信号（ＳＥＬ）、リセット信号（ＲＸ）、電荷伝送信号（ＴＸ）等多数の駆動信号を受信し駆動される。また、変換された電気的信号は垂直信号ラインを通して相関二重サンプラ（５０）に提供される。
【００２１】
タイミング発生器２０は行デコーダ３０および列デコーダ８０にタイミング信号および制御信号を提供する。
【００２２】
行ドライバ４０は行デコーダ３０でデコーディングされた結果によって多数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサアレイ１０に提供する。一般的に行列形態で単位ピクセルが配列された場合には各行別に駆動信号を提供する。
【００２３】
相関二重サンプラ（５０）はアクティブピクセルセンサアレイ１０に形成された電気信号を、垂直信号ラインを通して受信して維持およびサンプリングする。すなわち、特定の雑音レベルと形成された電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差異に該当する差異レベルを出力する。
【００２４】
アナログデジタルコンバータ６０は差異レベルに該当するアナログ信号をデジタル信号に変換して出力する。
【００２５】
ラッチ部（７０）はデジタル信号をラッチする機能を果たし、ラッチされた信号はコラムデコーダ８０でデコーディング結果によって順次的に映像信号処理部（不図示）に出力される。
【００２６】
図２は本発明の一実施形態によるイメージセンサのＡＰＳアレイの等価回路図である。
【００２７】
図２を参照すれば、４共有ピクセル（Ｐ）が行列形態に配列されてＡＰＳアレイ（図１の１０）を構成する。４共有ピクセル（Ｐ）は４個の集光素子が読出素子を共有する。本明細書で使用する読出素子は集光素子に入射された光信号を読出するための素子で、例えばドライブ素子、リセット素子および／または選択素子を含み得る。
【００２８】
具体的に、４共有ピクセル（Ｐ）は４個の集光素子１１ａ、１１ｂ、１１ｃ、１１ｄを含む。集光素子１１ａ、１１ｂ、１１ｃ、１１ｄは入射光を吸収して光量に対応する電荷を蓄積する。集光素子１１ａ、１１ｂ、１１ｃ、１１ｄとしてはＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）を使用する。
【００２９】
各集光素子１１ａ、１１ｂ、１１ｃ、１１ｄは蓄積された電荷をフローティング拡散領域１３ａ、１３ｂに伝送する各電荷伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄと電気的に連結する。
【００３０】
フローティング拡散領域（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ；ＦＤ）（１３ａ、１３ｂ）は電荷を電圧に転換する領域で、寄生キャパシタンスを有しているため、電荷が累積的に保存される。
【００３１】
４共有ピクセル（Ｐ）は４個の集光素子１１ａ、１１ｂ、１１ｃ、１１ｄが読出素子のドライブ素子１７、リセット素子１８および選択素子１９を共有する。これらの機能に対してはｉ行ピクセル（Ｐ（ｉ、ｊ）、Ｐ（ｉ、ｊ＋１）、・・・）を例にあげて、説明する。
【００３２】
ソースフォロワ増幅器として例示されているドライブ素子１７は、各集光素子１１ａ、１１ｂ、１１ｃ、１１ｄに蓄積された電荷を伝達されたフローティング拡散領域１３の電気的ポテンシャルの変化を増幅してこれを出力ライン（Ｖｏｕｔ）に出力する。
【００３３】
リセット素子１８はフローティング拡散領域１３を周期的にリセットさせる。リセット素子１８は所定のバイアスを印加するリセットライン（ＲＸ（ｉ））により提供されるバイアスによって駆動される１個のＭＯＳトランジスタで構成され得る。リセットライン（ＲＸ（ｉ））により提供されているバイアスによってリセット素子１８がターンオンされればリセット素子１８のドレーンと電気的に連結された所定の電気的ポテンシャル、例えば電源電圧（ＶＤＤ）がフローティング拡散領域１３に伝達される。
【００３４】
選択素子１９は行単位で読み出した４共有ピクセル（Ｐ）を選択する役割をする。選択素子１９は行選択ライン（ＳＥＬ（ｉ））により提供されているバイアスによって駆動される１個のＭＯＳトランジスタで構成され得る。
【００３５】
行選択ライン（ＳＥＬ（ｉ））により提供されているバイアスによって選択素子１９がターンオンされれば、選択素子１９のドレーンと電気的に連結した所定の電気的ポテンシャル、例えば電源電圧（ＶＤＤ）がドライブ素子（１７）のドレーン領域に伝達される。
【００３６】
電荷伝送素子１５ａ、１５ｂ、１５ｃ、１５ｄにバイアスを印加する伝送ライン（ＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂ、ＴＸ（ｉ）ｃ、ＴＸ（ｉ）ｄ）、リセット素子１８にバイアスを印加するリセットライン（ＲＸ（ｉ））、選択素子１９にバイアスを印加する行選択ライン（ＳＥＬ（ｉ））は、行方向に実質的に互いに平行するように延長され配列される。
【００３７】
図３は、本発明の一実施形態によるイメージセンサのＡＰＳアレイのレイアイト図である。
【００３８】
図３を参照すれば、本発明の一実施形態によるイメージセンサのＡＰＳアレイは第１ＦＤ（ＦＤ１）を共有する２個のＰＤ（ＰＤ１、ＰＤ２）が形成される第１アクティブ（Ａ１）と第２ＦＤ（ＦＤ２）を共有する２個のＰＤ（ＰＤ３、ＰＤ４）が形成される第２アクティブ（Ａ２）対が反復単位として行列形態に配列されて、第１および第２アクティブ対（Ａ１、Ａ２）ごとに２個の独立読出素子アクティブの第３および第４アクティブ（Ａ３、Ａ４）が割当てられる方式でＡＰＳアレイ部が構成される。すなわち、第１ないし第４アクティブ（Ａ１、Ａ２、Ａ３、Ａ４）が４共有ピクセルの単位アクティブを構成する。
【００３９】
第１アクティブ（Ａ１）は一軸合併デュアルローブ（ｏｎｅ  ａｘｉｓ  ｍｅｒｇｅｄ  ｄｕａｌ  ｌｏｂｅｓ）型アクティブであり、第２アクティブ（Ａ２）は無軸合併デュアルローブ（ｎｏ  ａｘｉｓ  ｍｅｒｇｅｄ  ｄｕａｌ  ｌｏｂｅｓ）型アクティブである。
【００４０】
具体的に、第１アクティブ（Ａ１）はデュアルローブアクティブ（ａ）が連結アクティブ（ｃ）を通して一つの軸アクティブ（ｂ）に合併される。デュアルローブアクティブ（ａ）は軸アクティブ（ｂ）を中心に列方向で対向する。したがって、一軸合併デュアルローブ型アクティブは全体的な外観が幼い双子葉植物の胚軸（ｈｙｐｏｃｏｔｙｌｓ）と胚軸から分岐された双子葉（ａ  ｄｕａｌ  ｃｏｔｙｌｅｄｏｎ）の外観と実質的に類似する。デュアルローブアクティブ（ａ）は２個のＰＤ（ＰＤ１、ＰＤ２）が形成されるアクティブであり、連結アクティブ（ｃ）は第１ＦＤ（ＦＤ１）アクティブである。
【００４１】
第２アクティブ（Ａ２）は軸なしでデュアルローブアクティブ（ａ）が連結アクティブ（ｃ）を通して一つに合併される。デュアルローブアクティブ（ａ）は列方向で対向する。したがって、無軸合併デュアルローブ型アクティブは全体的な外観が幼い双子葉植物の双子葉の外観と実質的に似ている。デュアルローベアクティブ（ａ）は２個のＰＤが形成されるアクティブであり、連結アクティブ（ｃ）は第２ＦＤ（ＦＤ２）アクティブである。
【００４２】
軸アクティブ（ｂ）にはリセットゲート（ＲＧ）が配列され、リセット素子が形成されるのが配線の効率性の側面で有利であり得る。リセット素子がフローティング拡散領域（ＦＤ）を周期的にリセットさせる機能をするためフローティング拡散領域（ＦＤ）とリセット素子のジャンクションを一つで形成するのが配線の最小化の側面から有利であり得る。しかし、軸アクティブ（ｂ）に形成される素子がリセット素子に限定されるものではない。配列の反復性のために第２アクティブ（Ａ２）の連結部と隣接領域にリセットゲート（ＲＧ）と実質的に同一形状のダミーゲート（ＤＧ）が配列され得る。
【００４３】
第３アクティブ（Ａ３）および第４アクティブ（Ａ４）には読出素子が一つずつ形成される。軸アクティブ（ｂ）にリセット素子が形成された場合、第３アクティブ（Ａ３）にはドライブ素子が第４アクティブ（Ａ４）には選択素子が形成され得る。したがって、第３アクティブ（Ａ３）にはドライブ素子のソースフォロワゲート（ＳＦＧ）が、第４アクティブ（Ａ４）には選択素子の選択ゲート（ＲＳＧ）が配置され得る。しかし、配線をどのように形成するかによって第３アクティブ（Ａ３）に選択素子が、第４アクティブ（Ａ４）にドライブ素子が形成され得るのももちろんである。
【００４４】
図４は、図１ないし図３に図示されているブロック図、回路図およびレイアウト図によって形成されたイメージセンサを示す断面図である。
【００４５】
図４を参照すれば、本発明の一実施形態によるイメージセンサ１００の基板１０１には集光領域（Ｉ）と非集光領域（ＩＩ）が定義されているが、集光領域（Ｉ）は集光素子が形成される領域を意味し、非集光領域（ＩＩ）は集光素子が形成されないそれ以外の領域を意味する。例えば、図３と同じレイアウトを使用する場合、ＡＰＳアレイでは第１および第２アクティブ（Ａ１、Ａ２）のデュアルローブアクティブ（ａ）が集光領域（Ｉ）となり得て、第１および第２アクティブ（Ａ１、Ａ２）の軸アクティブ（ｂ）、連結アクティブ（ｃ）、第３および第４アクティブ（Ａ３、Ａ４）が非集光領域（ＩＩ）となり得る。
【００４６】
本発明の一実施形態で、集光領域（Ｉ）に形成される集光素子としては暗電流およびこれによるノイズを減少させるためのＰＰＤ（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）１１０が使用され得る。また、非集光領域（ＩＩ）内のＡＰＳアレイには伝送素子（図２の１５ａ、１５ｂ、１５ｃ、１５ｄ）、フローティング拡散領域１３０、ドライブ素子（図２の１７）、リセット素子（図２の１８）、選択素子（図２の１９）等が形成され、非集光領域（ＩＩ）内の周辺回路領域には多数のＮＭＯＳおよびＰＭＯＳトランジスタ２００、３００、抵抗、キャパシタなどが形成されて論理回路を構成する。
【００４７】
本発明の一実施形態で、基板１０１はＰ型バルク基板１０１ａ上にＰ型エピ層１０１ｂが形成されたものを使用することができる。
【００４８】
また、基板１０１内にはＰ型ディープウェル１０３が形成され得る。Ｐ型ディープウェル１０３は基板１０１表面から離隔されＰ型エピ層１０１ｂ内に形成されたＰ型不純物層を成す。ディープウェル１０３はバルク基板１０１の深いところで生成された電荷が集光素子に流れて行かないようにポテンシャル障壁を形成し、電荷とホールの再結合現象を増加させて、電荷のランダムドリフトによる画素間のクロストークを減少させる電気的クロストークバリアである。
【００４９】
Ｐ型ディープウェル１０３は例えば、基板１０１の表面から３ないし１２μｍ深さで最高濃度を有し、１ないし５μｍの層の厚さを形成するように形成され得る。ここで、３ないし１２μｍはシリコン内で赤外線または近赤外線の吸収波長の長さと実質的に同一である。ここで、Ｐ型ディープウェル１０３の深さは基板１０１の表面から浅いほど電荷が集光素子に拡散されることを防止することができるのでクロストークは小さくなるが、ＰＰＤ１１０が形成される領域もまた浅くなるため深いところで光電変換比率が相対的に大きい長波長（例えば、赤外線波長）を有する入射光に対する感度が低くなり得る。したがって、入射光の波長領域によりディープウェル１０３の形成位置は必要によって調節され得る。
【００５０】
本発明の一実施形態では、Ｐ型バルク基板１０１ａ上にＰ型エピ層１０１ｂが成長され、Ｐ型エピ層１０１ｂ内にＰ型ディープウェル１０３が形成されている場合のみを説明したが、これに制限されるものではない。整理すれば、次の表１のように色々な組合せの基板１０１がイメージセンサの製造に使用可能である。
【００５１】
【表１】
2007311803.tif 000003
【００５２】
表１に例示されている半導体基板以外にも有機プラスチック基板のような基板も使用され得る。
【００５３】
このような基板１０１上には多数のゲート１２０、２１０、３１０が配置されるが、例えばＡＰＳアレイには伝送ゲート１２０、リセットゲート、ドライブゲート、周辺回路領域にはＮＭＯＳおよびＰＭＯＳトランジスタ２００、３００のゲート（２１０、３１０）が配置される。また、ゲート１２０、２１０、３１０の両側壁にはスペーサ１２６、２１６、３１６が形成される。
【００５４】
ゲート１２０、２１０、３１０は導電性ポリシリコン膜、Ｗ、Ｐｔ、またはＡｌのような金属膜、ＴｉＮのような金属窒化物膜、またはＣｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔのような耐火性金属から得られる金属シリサイド膜、またはそれらの組合膜からなされ得る。または、ゲートは導電性ポリシリコン膜と金属シリサイド膜を順序どおり積層して形成したり、導電性ポリシリコン膜と金属膜を順序どおり積層して形成することもできるが、これに制限されない。スペーサ１２６、２１６、３１６は窒化膜（ＳｉＮ）で形成される。
【００５５】
一方、伝送ゲート１２０の一側に配置されるＰＰＤ１１０は、基板１０１内に形成された第１導電型、例えばＮ型のＰＰＤ第１不純物領域１１２と基板１０１表面に形成された前記第１導電型と異なる第２導電型、例えばＰ型のＰＰＤ第２不純物領域１１４を含む。
【００５６】
ここで、Ｎ型のＰＰＤ第１不純物領域１１２は入射光を吸収して光量に対応する電荷を蓄積し、Ｐ型のＰＰＤ第２不純物領域１１４は熱的に生成されたＥＨＰ（Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  Ｐａｉｒ）を減らすことによって暗電流を防止する役割をする。詳細に説明すれば、暗電流は基板表面の損傷によって発生することがあるが、ここで損傷とはシリコンのダングリング結合や、ゲート、スペーサなどの製造過程中に発生するエッチングストレスによる欠陥であり得る。
【００５７】
したがって、Ｎ型のＰＰＤ第１不純物領域１１２は基板１０１内部に深く形成し表面にはＰ型の第２不純物領域１１４を形成することによって、表面で熱的に生成されたＥＨＰ中からのホールはＰ型の第２不純物領域１１４を通して接地された基板に拡散され、電子はＰ型の第２不純物領域１１４を拡散する過程でホールと再結合して消滅させることができる。
【００５８】
ところで、本発明の一実施形態で、ＰＰＤ第２不純物領域１１４は、伝送ゲート１２０に整列され形成された低濃度不純物領域１１４ａと、伝送ゲート１２０の両側壁に形成されたスペーサ１２６に整列され形成された高濃度不純物領域１１４ｂを含む。例えば、低濃度不純物領域１１４ａと高濃度不純物領域１１４ｂの形成深さは同一であり得て、低濃度不純物領域１１４ａの濃度は高濃度不純物領域１１４ｂの濃度の約１／２倍であり得る。
【００５９】
本発明の一実施例でＰＰＤ第２不純物領域１１４が低濃度不純物領域１１４ａと高濃度不純物領域１１４ｂを含む理由は、ＰＰＤ第２不純物領域１１４を形成するための別途のマスクを使用しないためである。すなわち、基板１０１全面に形成された多数のゲートをマスクとしてＰ型不純物を第１イオン注入し、スペーサを形成した後、基板１０１全面にスペーサが形成された多数のゲートをマスクとしてＰ型不純物を第２イオン注入しＰＰＤ第２不純物領域１１４を完成する。これに関する詳しい説明は図５ａないし図５ｉを参照して後述する。
【００６０】
また、青色光、緑色光および赤色光の基板１０１内での吸収波長が各々約０〜０．４μｍ、約０．１５〜１．５μｍ、および約０．４〜５μｍであるため、ＰＰＤ第１不純物領域１１２の深さは約２μｍ以上になるように形成することができる。さらに吸収される赤色光の大部分をキャプチャーして感度を増加させるためにはＰＰＤ第１不純物領域１１２の深さは可能な５μｍまで深くなった方が好ましい。
【００６１】
また、ＰＰＤ第１不純物領域１１２の一部は伝送ゲート１２０とオーバーラップされるように形成され得る。ＰＰＤ第１不純物領域１１２に蓄積された電荷は伝送ゲート１２０下部のチャンネル領域を通してフローティング拡散領域１３０に伝送される。ところで、ＰＰＤ第１不純物領域１１２はチャンネル領域に比べて深いところに形成されているため、ＰＰＤ第１不純物領域１１２に蓄積された電荷はまず一定の距離を垂直上昇してチャンネル領域に到達しなければならない。ところで、ＰＰＤ第１不純物領域１１２の一部と伝送ゲート１２０がオーバーラップされれば、電荷の移動距離が減り電荷が短い時間内にフローティング拡散領域１３０に伝送され得る。
【００６２】
また、伝送ゲート１２０の他側の基板１０１内に配置されたフローティング拡散領域１３０はＬＤＤ（Ｌｏｗ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造でもあり得て、このような場合フローティング拡散領域１３０は伝送ゲート１２０に整列され形成されたＬＤＤ低濃度不純物領域１３２と、スペーサ１２６に整列され形成されたＬＤＤ高濃度不純物領域１３４を含み得る。
【００６３】
一方、非集光領域（ＩＩ）内の周辺回路領域に形成されたＮＭＯＳおよびＰＭＯＳトランジスタ２００、３００のソース／ドレーン領域２２０、３２０はＬＤＤ構造でもあり得て、このような場合、ＮＭＯＳおよびＰＭＯＳトランジスタ２００、３００のソース／ドレーン領域２２０、３２０は各々ＬＤＤ低濃度不純物領域２２２、３２２とＬＤＤ高濃度不純物領域２２４、３２４を含む。
【００６４】
ところで、ＮＭＯＳトランジスタ２００のソース／ドレーン領域２２０は特にＮ型およびＰ型不純物すべてを含むが、Ｎ型不純物の濃度がＰ型不純物の濃度より高いこともある。ＰＰＤ第２不純物領域１１４を形成する時、基板１０１全面にＰ型不純物をイオン注入するため、周辺回路領域に形成されたＮＭＯＳトランジスタ２００のソース／ドレーン領域２２０にもＰ型不純物がイオン注入されるためである。
【００６５】
図５Ａないし図５Ｉは本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【００６６】
図５Ａを参照すれば、まずＰ型バルク基板１０１ａ上にＰ型エピ層１０１ｂが形成された基板１０１を提供する。続いて、基板１０１内にＰ型不純物をイオン注入しディープウェル１０３を形成する。表面から３ないし１２μｍの深さで最高濃度を有し、１ないし５μｍの層の厚さを形成するように形成される。
【００６７】
続いて、基板１０１上に絶縁膜、ゲート用導電膜、ハードマスク用絶縁膜を順次的に蒸着しパターニングして、非集光領域（ＩＩ）内にゲート絶縁膜１２２、２１２、３１２、ゲート１２０、２１０、３１０、ハードマスクパターン１４０、２３０、３３０を形成する。
【００６８】
具体的に説明すれば、ゲート絶縁膜１２２、２１２、３１２はＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚまたは高誘電率物質などが使用され得る。ここで、高誘電率物質はＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケートまたはこれらの組合膜などを原子層蒸着法で形成され得る。また、ゲート絶縁膜１２２、２１２、３１２は例示された膜質のうちから２種以上の選択された物質を複数層で積層して構成され得る。ゲート絶縁膜１２２、２１２、３１２の厚さは５ないし１００Åで形成することができる。
【００６９】
多数のゲート１２０、２１０、３１０は導電性ポリシリコン膜、Ｗ、Ｐｔ、またはＡｌのような金属膜、ＴｉＮのような金属窒化物膜、またはＣｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔのような耐火性金属から得られる金属シリサイド膜、またはこれらの組合膜で成され得る。または、ゲート１２０、２１０、３１０は導電性ポリシリコン膜と金属シリサイド膜を順序どおり積層して形成したり、導電性ポリシリコン膜と金属膜を順序どおり積層して形成することもできるが、これに制限されるものではない。
【００７０】
ハードマスクパターン１４０、２３０、３３０はＳｉＮ、ＳｉＯＮなどを主に使用することができる。
【００７１】
図５Ｂを参照すれば、ゲート１２０、２１０、３１０が形成された基板１０１上に集光領域（Ｉ）がオープンされたフォトレジストパターン１９１を形成し、第１導電型、例えばＮ型不純物１６１をイオン注入しＰＰＤ第１不純物領域１１２を形成する。
【００７２】
具体的に説明すれば、青色光、緑色光、赤色光をよく吸収できるようにＰＰＤ第１不純物領域１１２の深さは約２μｍ以上であり得る。さらに、赤色光の大部分をキャプチャーして感度を増加させようとするならば、ＰＰＤ第１不純物領域１１２の深さは５μｍ以上深くなり得る。
【００７３】
このようなＰＰＤ第１不純物領域１１２を形成しようとするならば、例えば、Ｎ型不純物（例えば、Ａｓの場合）１６１を約１００〜５００ＫｅＶのエネルギー、約１Ｅ１２〜１Ｅ１４イオン／ｃｍ２のドース量でイオン注入しＰＰＤ第１不純物領域１１２を形成し得る。それだけでなく、Ｎ型不純物１６１を所定角度で、例えば約０〜１５°の傾斜をするようにイオン注入し、ＰＰＤ第１不純物領域１１２の一部が伝送ゲート１２０とオーバーラップされるように形成し得る。
【００７４】
図５Ｃを参照すれば、フォトレジストパターン（図５Ｂの１９１）を除去して、ハードマスクパターン（図５Ｂの１４０、２３０、３３０）を除去する。
【００７５】
具体的に、ＰＰＤ第１不純物領域１１２は高いエネルギーで、所定の傾斜を与え、イオン注入し形成するため、Ｎ型不純物（図５Ｂの１６１）が伝送ゲート１２０下部のチャンネル領域に意図したものでなく注入される。したがって、これを防止するために、伝送ゲート１２０上のハードマスクパターン１４０はＰＰＤ第１不純物領域１１２を形成した後に除去し得る。
【００７６】
続いて、基板１０１を熱酸化する。ここで、熱酸化工程はＧＰＯＸ（Ｇａｔｅ  Ｐｏｌｙ  ＯＸｉｄａｔｉｏｎ）工程とも呼ばれる。
【００７７】
具体的に、基板１０１を熱酸化すれば、図面には図示しなかったが、ゲート１２０、２１０、３１０下部の両側エッジのゲート絶縁膜１２２、２１２、３１２の厚さが増加し、鳥のくちばし形態となる。これで、トランジスタ動作時ゲート１２０、２１０、３１０下部の両側エッジにフィールドが小さくなるためゲート絶縁膜１２２、２１２、３１２の信頼性が劣化しない。また、ゲート１２０、２１０、３１０形成時、エッチングによる損傷を復旧し信頼性が向上するようになる。
【００７８】
図５Ｄを参照すれば、別途のマスクを蒸着せず、基板１０１全面に多数のゲート１２０、２１０、３１０をマスクとして利用し第１導電型と異なる第２導電型、例えば、Ｐ型不純物１６２を第１イオン注入する。
【００７９】
具体的に、Ｐ型不純物１６２を所定エネルギーで（例えば、Ｂの場合は約５〜２０ＫｅＶで、ＢＦ２の場合には約２０〜１００ＫｅＶで）、約５Ｅ１２〜５Ｅ１３イオン／ｃｍ２のドース量でイオン注入できる。
【００８０】
ところで、Ｐ型不純物１６２は基板１０１全面にもイオン注入されるため、非集光領域（ＩＩ）に形成されるＮＭＯＳおよびＰＭＯＳトランジスタのソース／ドレーンが形成される領域（図４の１３０、２２０、３２０）にもＰ型不純物１６２が注入され得る（図面符号１３６、２２６、３２６参照）。したがって、Ｐ型不純物を角度を大きく与えイオン注入すれば、非集光領域（ＩＩ）に形成されるＮＭＯＳおよびＰＭＯＳトランジスタ２００、３００の非対称動作が問題になり得る。
【００８１】
したがって、Ｐ型不純物１６２はこのような非対称動作が問題にならないほどの角度で、例えば、約−３°〜０°でイオン注入し得る。工程条件が許諾するなら、Ｐ型不純物１６２は角度なしで（すなわち、０°）イオン注入し得る。
【００８２】
図５Ｅおよび図５Ｆを参照すれば、非集光領域（ＩＩ）内にＮＭＯＳトランジスタ２００にはＮ型不純物（１６３）をイオン注入し、ＰＭＯＳトランジスタ３００にはＰ型不純物（１６４）をイオン注入して各々ゲート１２０、２１０、３１０に整列されたＬＤＤ低濃度不純物領域（１３２、２２２、３２２）を形成する。
【００８３】
具体的に、ＬＤＤ低濃度不純物領域（１３２、２２２、３２２）を形成する時のＮ型およびＰ型不純物１６３、１６４のドース量は、図５Ｄでの第１イオン注入によるＰ型を補正できる程度でなければならない。本明細書で、「Ｐ型を補正する」という意味は、あらかじめイオン注入されたＰ型不純物（図５Ｄの１６２）のドース量を考慮して、以後のＮ型およびＰ型不純物１６３、１６４のドース量を調節してイオン注入することによって、あらかじめイオン注入されたＰ型不純物１６２の効果を消去することを意味する。具体的に、フローティング拡散領域１３０、ＮＭＯＳトランジスタ２００のＬＤＤ低濃度不純物領域１３２、２２２には通常の場合よりさらに多く、例えば、１．５Ｅ１３〜５．５Ｅ１４イオン／ｃｍ２のドース量でイオン注入する。ＰＭＯＳトランジスタ３００のＬＤＤ低濃度不純物領域（３２２）には通常の場合よりさらに少なく、例えば、０．５Ｅ１３〜４．５Ｅ１４イオン／ｃｍ２のドース量でイオン注入する。
【００８４】
一方、ＬＤＤ低濃度不純物領域（１３２、２２２、３２６）を形成するのはスペーサを形成する前にだけすれば良いため、図５Ｄの工程とは順序が変わってもさしつかえない。
【００８５】
図５Ｇを参照すれば、多数のゲート１２０、２１０、３１０の両側壁にスペーサ１２６、２１６、３１６を形成する。続いて、別途のマスクを蒸着せず、基板１０１全面にスペーサ１２６、２１６、３１６が形成された多数のゲート１２０、２１０、３１０をマスクとして利用し、第２導電型、例えばＰ型不純物（１６５）を第２イオン注入し、ＰＰＤ第２不純物領域１１４を完成する。
【００８６】
具体的に、第２イオン注入時は図５Ｄの第１イオン注入時と同一なエネルギーと同一なドース量でイオン注入することができるが、これに制限されるものではない。例えば、第１および第２イオン注入時、ドース量の比を７：３または３：７等ですることもできる。
【００８７】
ＰＰＤ第２不純物領域１１４は第１イオン注入時にだけＰ型不純物（図５Ｄの１６２）がイオン注入された低濃度不純物領域１１４ａと、第１および第２イオン注入時、すべてＰ型不純物（１６２、１６５）がイオン注入された高濃度不純物領域１１４ｂを含む。ところで、前述したように、第１および第２イオン注入が同一なエネルギーおよび同一なドース量でイオン注入される場合、低濃度不純物領域１１４ａは高濃度不純物領域１１４ｂの形成深さは同一で、低濃度不純物領域１１４ａの濃度は高濃度不純物領域１１４ｂの濃度の約１／２倍となる。
【００８８】
図５Ｈおよび図５Ｉを参照すれば、非集光領域（ＩＩ）内のＮＭＯＳトランジスタ２００にはＮ型不純物１６６をイオン注入し、ＰＭＯＳトランジスタ３００にはＰ型不純物１６７をイオン注入して各々スペーサ１２６、２１６、３１６に整列されたＬＤＤ高濃度不純物領域１３４、２２４、３２４を形成する。具体的に、ＬＤＤ高濃度不純物領域１３４、２２４、３２４を形成する時のＮ型およびＰ型不純物（１６６、１６７）のドース量は、図５Ｇでの第１イオン注入によるＰ型を補正できる程度であり得る。
【００８９】
一方、ＬＤＤ高濃度不純物領域１３４、２２４、３２４を形成するのはスペーサ１２６、２１６、３１６を形成した後にだけすれば良いため、図５Ｇの工程とは順序が変わってもさしつかえない。
【００９０】
以後、半導体素子の技術分野で通常の知識を有する者に広く知られた工程段階によってトランジスタなどに電気的信号の入出力が可能なようにする配線を形成する段階、基板上にパッシベーション層を形成する段階および前記基板をパッケージする段階をさらに遂行してイメージセンサを完成する。
【００９１】
ここで、図４、図６Ａおよび図６Ｂを参照し、ＰＰＤ第２不純物領域１１４をスペーサ１２６、２１６、３１６の形成前後に各々Ｐ型不純物をイオン注入し形成する理由を説明する。
【００９２】
図６Ａのように、別途のマスクを使用せずスペーサ１２６形成前に１回だけイオン注入しＰＰＤ第２不純物領域１１５を形成する場合、ＰＰＤ第２不純物領域１１５は伝送ゲート１２０に整列され形成される。このような場合、ＰＰＤ第２不純物領域１１５と伝送ゲート１２０がとても近づき（図面符号１７１参照）、伝送ゲート１２０下部のチャンネル領域を通して伝達される電荷がＰＰＤ第２不純物領域１１５の影響を受け、フローティング拡散領域１３０によく伝達されないことがある。したがって、イメージラグおよびこれによるノイズなどが発生し得る。
【００９３】
また、図６Ｂのように、別途のマスクを使用せずスペーサ１２６形成後に１回だけイオン注入しＰＰＤ第２不純物領域１１６を形成する場合、ＰＰＤ第２不純物領域１１６はスペーサ１２６に整列され形成される。このような場合、スペーサ１２６下部にはＰＰＤ第２不純物領域１１６が形成されないため（図面符号１７２参照）、基板１０１の表面で発生する暗電流をよく抑制することができない。
【００９４】
したがって、図４のように、本発明の一実施形態では、ゲート１２０に整列されスペーサ１２６下部まで延長された低濃度不純物領域１１４ａを形成するが、イメージラグを発生させずに基板１０１の表面で発生した暗電流を最大限抑制できる範囲の濃度で形成するものである。
【００９５】
図７は、本発明の実施形態によるイメージセンサを含むプロセッサ基盤システムを示す概略図である。
【００９６】
図７を参照すれば、プロセッサ基盤システム４０１はイメージセンサ４１０の出力イメージを処理するシステムである。システム４０１はコンピュータ・システム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システムなどを例示することができるが、これに制限されるものではない。
【００９７】
コンピュータ・システムなどのようなプロセッサ基盤システム４０１はバス４０５を通して、入出力（Ｉ／Ｏ）素子４３０とコミュニケーションできるマイクロプロセッサなどのような中央情報処理装置（ＣＰＵ）４２０を含む。イメージセンサ４１０はバス４０５または他の通信リンクを通してシステムとコミュニケーションすることができる。また、プロセッサ基盤システム４０１はバス４０５を通してＣＰＵ４２０とコミュニケーションできるＲＡＭ４４０、フロッピー（登録商標）ディスクドライブ４５０および／またはＣＤ−ＲＯＭドライブ４５５、およびポート４６０をさらに含み得る。
【００９８】
ポート４６０はビデオカード、サウンドカード、メモリカード、ＵＳＢ素子などをカップリングしたり、また他のシステムとデータを通信できるポートであり得る。イメージセンサ４１０はＣＰＵ、デジタル信号処理装置（ＤＳＰ）またはマイクロプロセッサなどと共に集積され得る。また、メモリが共に集積され得る。もちろん場合によってはプロセッサと別個のチップに集積され得る。
【００９９】
本明細書でイメージセンサは４個のＰＰＤが読出素子を共有する４共有ピクセルを例にあげたが、２共有ピクセルや、共有しないピクセルを適用できることは本発明が属する技術分野で通常の知識を有する者には自明である。
【０１００】
以上、添付された図面を参照し、本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せずとも他の具体的な形態で実施され得るということを理解するはずである。そのため以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【図面の簡単な説明】
【０１０１】
【図１】本発明の一実施形態によるイメージセンサのブロック図である。
【図２】本発明の一実施形態によるイメージセンサのＡＰＳアレイの等価回路図である。
【図３】本発明の一実施形態によるイメージセンサのＡＰＳアレイのレイアイト図である。
【図４】図１ないし図３に図示されているブロック図、回路もおよびレイアウトドにより形成されたイメージセンサを示す断面図である。
【図５Ａ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｂ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｃ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｄ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｅ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｆ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｇ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｈ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図５Ｉ】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図６Ａ】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。
【図６Ｂ】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。
【図７】本発明の実施形態によるイメージセンサを含むプロセッサ基盤システムを示す概略図である。
【符号の説明】
【０１０２】
１０  ＡＰＳアレイ
１１ａ、１１ｂ、１１ｃ、１１ｄ  集光素子
１３  フローティング拡散領域
１５ａ、１５ｂ、１５ｃ、１５ｄ  電荷伝送素子
１７  ドライブ素子
１８  リセット素子
１９  選択素子
１１０  ＰＰＤ
１１２  ＰＰＤ第１不純物領域
１１４  ＰＰＤ第２不純物領域
１１４ａ  低濃度不純物領域
１１４ｂ  高濃度不純物領域
【図１】
2007311803.tif 000004
【図２】
2007311803.tif 000005
【図３】
2007311803.tif 000006
【図４】
2007311803.tif 000007
【図５Ａ】
2007311803.tif 000008
【図５Ｂ】
2007311803.tif 000009
【図５Ｃ】
2007311803.tif 000010
【図５Ｄ】
2007311803.tif 000011
【図５Ｅ】
2007311803.tif 000012
【図５Ｆ】
2007311803.tif 000013
【図５Ｇ】
2007311803.tif 000014
【図５Ｈ】
2007311803.tif 000015
【図５Ｉ】
2007311803.tif 000016
【図６Ａ】
2007311803.tif 000017
【図６Ｂ】
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【図７】
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