(57)【要約】【課題】閾値電圧のばらつきの防止と短チャネル効果の改善を図る。【解決手段】本発明の例に関わる半導体装置は、第１導電型の第１半導体領域１１と、第１半導体領域１１内に形成される第２導電型の第１ＭＩＳトランジスタＨＶ−ＮＭＯＳと、第２導電型の第２半導体領域１４と、第２半導体領域１４内に形成される第１導電型の第２ＭＩＳトランジスタＬＶ−ＰＭＯＳとを備え、第１ＭＩＳトランジスタＨＶ−ＮＭＯＳの第１ゲート絶縁層１６は、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳの第２ゲート絶縁層２３よりも厚く、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳのチャネル領域２５における第１導電型の不純物のプロファイルは、複数のピークを有する。【選択図】図１１
2007220736.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、前記第１半導体領域内に形成される第２導電型の第１ＭＩＳトランジスタと、第２導電型の第２半導体領域と、前記第２半導体領域内に形成される第１導電型の第２ＭＩＳトランジスタとを具備し、前記第１ＭＩＳトランジスタの第１ゲート絶縁層は、前記第２ＭＩＳトランジスタの第２ゲート絶縁層よりも厚く、前記第２ＭＩＳトランジスタのチャネル領域における第１導電型の不純物のプロファイルは、複数のピークを有することを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体領域と、前記第１半導体領域内に形成される第２導電型の第１ＭＩＳトランジスタと、第２導電型の第２半導体領域と、前記第２半導体領域内に形成される第１導電型の第２ＭＩＳトランジスタとを具備し、前記第１ＭＩＳトランジスタの第１ゲート絶縁層は、前記第２ＭＩＳトランジスタの第２ゲート絶縁層よりも厚く、前記第１ＭＩＳトランジスタは、そのチャネル領域における第１導電型の不純物のプロファイルのピークが前記第１ゲート絶縁層内に存在することを特徴とする半導体装置。
【請求項３】
第２導電型の第３半導体領域内に形成される第１導電型の第３ＭＩＳトランジスタをさらに具備し、前記第３ＭＩＳトランジスタの第３ゲート絶縁層は、前記第２ＭＩＳトランジスタの前記第２ゲート絶縁層よりも厚く、前記第３ＭＩＳトランジスタは、そのチャネル領域における第１導電型の不純物のプロファイルのピークが前記第３ゲート絶縁層内に存在することを特徴とする半導体装置。
【請求項４】
第１導電型の第１半導体領域上に第１絶縁層を形成する工程と、第２導電型の第２半導体領域上に前記第１絶縁層よりも薄い第２絶縁層を形成する工程と、第１導電型の第１不純物のプロファイルのピークが前記第１及び第２半導体領域内に形成される条件で前記第１及び第２半導体領域に対して同時に前記第１不純物のイオン注入を行う工程と、第１導電型の第２不純物のプロファイルのピークが前記第１絶縁層内に形成される条件で前記第１及び第２半導体領域に対して同時に前記第２不純物のイオン注入を行う工程と、前記第１半導体領域内に前記第１絶縁層をゲート絶縁層とする第２導電型の第１ＭＩＳトランジスタを形成し、前記第２半導体領域内に第１導電型の第２ＭＩＳトランジスタを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１絶縁層は、第２導電型の第３半導体領域上にも形成され、前記第３半導体領域内には、前記第１絶縁層をゲート絶縁層とする第１導電型の第３ＭＩＳトランジスタが形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、不揮発性半導体メモリに使用される。
【背景技術】
【０００２】
半導体集積回路のなかには、１チップ内で複数の電圧値（０Ｖを除く）を使用するものがある（例えば、特許文献１参照）。
【０００３】
例えば、フラッシュメモリでは、高速動作のため、イレーズ時には、ウェルに、１５Ｖ以上、４０Ｖ以下の電圧を与える一方、リード／ライト時には、そのウェルを０Ｖにする。また、ウェルの電圧値を切り替えるための周辺回路は、低消費電力のため、１Ｖ以上、５Ｖ以下の電圧で駆動する。
【０００４】
このため、フラッシュメモリでは、ゲートに１５Ｖ以上の電圧が印加される高電圧トランジスタと、ゲートに、１Ｖ以上、５Ｖ以下の電圧が印加される低電圧トランジスタとが必要になる。
【０００５】
しかし、１チップ内に、このような複数のトランジスタを形成する場合、製造工程が複雑化すると共に、その製造工程に起因して、閾値電圧のばらつきや、短チャネル効果の悪化などの問題が発生する。
【特許文献１】特開２００３−３７２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の例では、製造工程の複雑化なく、閾値電圧のばらつきの防止と短チャネル効果の改善とを実現する。
【課題を解決するための手段】
【０００７】
本発明の例に関わる半導体装置は、第１導電型の第１半導体領域と、第１半導体領域内に形成される第２導電型の第１ＭＩＳトランジスタと、第２導電型の第２半導体領域と、第２半導体領域内に形成される第１導電型の第２ＭＩＳトランジスタとを備え、第１ＭＩＳトランジスタの第１ゲート絶縁層は、第２ＭＩＳトランジスタの第２ゲート絶縁層よりも厚く、第２ＭＩＳトランジスタのチャネル領域における第１導電型の不純物のプロファイルは、複数のピークを有する。
【０００８】
本発明の例に関わる半導体装置は、第１導電型の第１半導体領域と、第１半導体領域内に形成される第２導電型の第１ＭＩＳトランジスタと、第２導電型の第２半導体領域と、第２半導体領域内に形成される第１導電型の第２ＭＩＳトランジスタとを備え、第１ＭＩＳトランジスタの第１ゲート絶縁層は、第２ＭＩＳトランジスタの第２ゲート絶縁層よりも厚く、第１ＭＩＳトランジスタは、そのチャネル領域における第１導電型の不純物のプロファイルのピークが第１ゲート絶縁層内に存在する。
【０００９】
本発明の例に関わる半導体装置の製造方法は、第１導電型の第１半導体領域上に第１絶縁層を形成する工程と、第２導電型の第２半導体領域上に第１絶縁層よりも薄い第２絶縁層を形成する工程と、第１導電型の第１不純物のプロファイルのピークが第１及び第２半導体領域内に形成される条件で第１及び第２半導体領域に対して同時に第１不純物のイオン注入を行う工程と、第１導電型の第２不純物のプロファイルのピークが第１絶縁層内に形成される条件で第１及び第２半導体領域に対して同時に第２不純物のイオン注入を行う工程と、第１半導体領域内に第１絶縁層をゲート絶縁層とする第２導電型の第１ＭＩＳトランジスタを形成し、第２半導体領域内に第１導電型の第２ＭＩＳトランジスタを形成する工程とを備える。
【発明の効果】
【００１０】
本発明の例によれば、製造工程の複雑化なく、閾値電圧のばらつきの防止と短チャネル効果の改善とを実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１２】
１．  概要  
本発明の例では、異なる電圧値で動作する複数のＭＩＳトランジスタを有する半導体装置において、低い電圧値で動作するＭＩＳトランジスタ(以下、低電圧トランジスタ)のチャネル領域における不純物プロファイルが複数のピークを有する構造について提案する。
【００１３】
また、本発明の例では、高い電圧値で動作するＭＩＳトランジスタ(以下、高電圧トランジスタ)のゲート絶縁層内に不純物プロファイルのピークが存在する構造について提案する。
【００１４】
このような構造は、少なくとも高電圧トランジスタのゲート絶縁層を形成した後に、低電圧トランジスタのチャネル領域と高電圧トランジスタのチャネル領域とに対して同時に閾値制御のためのイオン注入(以下、チャネルインプラ)を行うプロセスを採用することにより実現される。
【００１５】
このような構造及びプロセスによれば、少なくとも高電圧トランジスタのゲート絶縁層を形成した後にチャネルインプラを行うため、そのゲート絶縁層を形成するときの高温熱処理に起因するいわゆるチャネル領域の不純物(例えば、ボロン)の吸い出しによる閾値電圧のばらつきの防止と不純物の拡散による短チャネル効果の改善とを実現できる。
【００１６】
また、低電圧トランジスタと高電圧トランジスタのゲート絶縁層の厚さの差を利用して、両トランジスタに対して同時にチャネルインプラを行うため、ＰＥＰ(photo engraving process)数を減らすことができ、製造工程の簡略化による製造コストの低減を実現できる。
【００１７】
本発明の例は、不純物の吸い出しによる閾値電圧の変動が顕著であるｐチャネル型の低電圧トランジスタに対して有効である。また、本発明の例は、高電圧トランジスタと低電圧トランジスタとから構成される周辺回路を有する不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリに適用される。
【００１８】
２．  参考例  
まず、本発明の例の前提となる参考例を説明する。
【００１９】
(1)   構造  
図１は、参考例としての半導体装置を示している。  
ｐ型半導体基板１１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた半導体基板１１は、アクティブ領域となる。アクティブ領域の一部には、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂが形成される。
【００２０】
半導体基板１１内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層１５、ゲート酸化層１６及びゲート電極１７を有する。
【００２１】
不純物領域１８は、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。Ａ−Ａ’線に沿う不純物(例えば、ボロン)のプロファイルは、例えば、図２に示すように、ピークの濃度値が低く、なだらかな曲線となる。
【００２２】
ｐ型ウェル領域１３内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層１９、ゲート酸化層２０及びゲート電極２１を有する。ゲート酸化層２０は、ゲート酸化層１６よりも薄い。
【００２３】
ｎ型ウェル領域１４Ａ内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層２２、ゲート酸化層２３及びゲート電極２４を有する。
【００２４】
不純物領域２５は、低電圧トランジスタＬＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。Ｂ−Ｂ’線に沿う不純物(例えば、ボロン)のプロファイルは、例えば、図３に示すように、ピークの濃度値が高く、シャープな曲線となる。
【００２５】
また、ｎ型ウェル領域１４Ｂ内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層２６、ゲート酸化層２７及びゲート電極２８を有する。ゲート酸化層２７は、ゲート酸化層２３よりも厚い。
【００２６】
(2)   プロセス  
図１の半導体装置の製造方法を説明する。
【００２７】
まず、図４に示すように、ｐ型半導体基板１１内にＳＴＩ構造の素子分離絶縁層１２を形成した後、熱酸化法により半導体基板１１上に犠牲酸化層２９を形成する。また、フォトリソグラフィにより、犠牲酸化層２９上にレジストパターン３０を形成する。
【００２８】
ここで、犠牲酸化層２９は、レジストによる半導体基板１１の汚染防止、レジストの剥がれ防止などを目的に形成される。
【００２９】
そして、レジストパターン３０をマスクにして、半導体基板１１内に、ｐ型不純物(例えば、Ｂ、ＢＦ２)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｐ型ウェル領域１３を形成する。この後、レジストパターン３０を除去する。
【００３０】
次に、図５に示すように、フォトリソグラフィにより、犠牲酸化層２９上に再びレジストパターン３１を形成する。そして、レジストパターン３１をマスクにして、半導体基板１１内に、ｎ型不純物(例えば、Ｐ、Ａｓ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｎ型ウェル領域１４Ａ，１４Ｂを形成する。この後、レジストパターン３１を除去する。
【００３１】
尚、ｐ型ウェル領域１３の形成とｎ型ウェル領域１４Ａ，１４Ｂの形成とについては、その順序を入れ替えてもよい。
【００３２】
次に、図６に示すように１回目のチャネルインプラを行う。  
１回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される領域に対して行う。
【００３３】
まず、フォトリソグラフィ（１回目のＰＥＰ）により犠牲酸化層２９上にレジストパターン３２を形成し、このレジストパターン３２をマスクにして、半導体基板１１内に、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１１〜１×１０１３ｃｍ−２、加速電圧３０〜１５０ｋｅＶでイオン注入し、不純物領域１８を形成する。この後、レジストパターン３２を除去する。
【００３４】
次に、図７に示すように２回目のチャネルインプラを行う。  
２回目のチャネルインプラは、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域に対して行う。
【００３５】
まず、フォトリソグラフィ（２回目のＰＥＰ）により犠牲酸化層２９上にレジストパターン３３を形成し、このレジストパターン３３をマスクにして、半導体基板１１内に、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２、加速電圧１２〜５０ｋｅＶでイオン注入し、不純物領域２５を形成する。この後、レジストパターン３３を除去する。
【００３６】
この後、チャネルインプラによる不純物領域１８，２５の活性化のため、温度８００〜１２００℃のアニールを行う。また、犠牲酸化層２９を除去する。
【００３７】
ここで、２回目のチャネルインプラのドーズ量については、１回目のチャネルインプラのそれよりも大きく、加速電圧については、１回目のチャネルインプラのそれよりも小さくする。
【００３８】
その結果、不純物領域１８のｐ型不純物のプロファイルは、図２に示すようになり、不純物領域２５のｐ型不純物のプロファイルは、図３に示すようになる。
【００３９】
尚、１回目のチャネルインプラと２回目のチャネルインプラについては、その順序を入れ替えてもよい。
【００４０】
次に、図８に示すように、熱酸化法により、半導体基板１１上に高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのための厚いゲート酸化層３４を形成する。ゲート酸化層３４の厚さは、高電圧に耐え得るように、２０〜８０ｎｍにする。
【００４１】
次に、図９に示すように、ゲート酸化層３４上にマスク材（ハードマスク）３５を形成する。マスク材３５は、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳが形成される領域上を覆う。
【００４２】
そして、マスク材３５をマスクにして、ＲＩＥ(reactive ion etching)により、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に存在する厚いゲート酸化層３４を除去する。
【００４３】
続けて、熱酸化法により、半導体基板１１上に低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳのための薄いゲート酸化層３６を形成する。ゲート酸化層３６の厚さは、５〜１４ｎｍにする。この後、マスク材３５を除去する。
【００４４】
次に、図１０に示すように、ポリシリコン層を形成し、このポリシリコン層を加工することによりゲート電極１７，２１，２４，２８を形成すると共に、ゲート電極１７，２１，２４，２８の直下にゲート酸化層１６，２０，２３，２７を形成する。
【００４５】
この後、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳを覆うレジストパターンを形成し、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳに対して、ゲート電極１７，２１をマスクに、自己整合的に、ｎ型不純物をイオン注入し、ソース／ドレイン拡散層１５，１９を形成する。
【００４６】
また、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳを覆うレジストパターンを形成し、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳに対して、ゲート電極２４，２８をマスクに、自己整合的に、ｐ型不物をイオン注入し、ソース／ドレイン拡散層２２，２６を形成する。
【００４７】
以上のプロセスにより、図１の半導体装置が完成する。
【００４８】
(3)   考察  
参考例における構造及びプロセスでは、チャネルインプラを行った後に、高電圧トランジスタのゲート酸化層を形成するための高温熱処理を行っている。
【００４９】
この場合、特に、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳでは、図８に示すように、高温熱処理によって不純物領域（チャネル領域）２５内の不純物(例えば、ボロン)がゲート酸化層３４に吸い出される結果、チャネル領域の表面における不純物濃度にばらつきが発生する。
【００５０】
この不純物濃度のばらつきは、閾値電圧のばらつきの原因となるため、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳの特性を劣化させる。このような現象については、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳにおいても同様に発生していると考えられる。
【００５１】
また、ゲート酸化層を形成するための高温熱処理によって、特に、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳの不純物領域（チャネル領域）２５内の不純物(例えば、ボロン)の熱拡散が発生し、チャネル領域における浅い接合の形成が困難となる。その結果、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳのチャネル領域が深くなり、短チャネル効果が悪化する。
【００５２】
これらの現象が発生すると、結果として、半導体装置内に形成される複数のトランジスタの電流駆動力のばらつき、カットオフ電流のばらつきなどの問題が生じる。また、チャネル領域の不純物の吸い出しは、トランジスタの耐圧の低下などの性能の劣化を招くため、信頼性も悪化する。
【００５３】
また、トランジスタの性能の劣化によって、集積回路が動作しない、といった回路動作上の問題も発生する。
【００５４】
さらに、参考例におけるプロセスでは、全てのトランジスタに対してチャネルインプラを行うに当たり、少なくとも２回のＰＥＰが必要となるため、製造工程が複雑化し、製造コストが増加する。
【００５５】
３．  実施の形態  
以下、本発明の例に関わる実施の形態を説明する。
【００５６】
(1)   第１実施の形態  
A.  構造  
図１１は、第１実施の形態としての半導体装置を示している。  
ｐ型半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた半導体基板１１は、アクティブ領域となる。アクティブ領域の一部には、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂが形成される。
【００５７】
半導体基板１１内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層１５、ゲート酸化層１６及びゲート電極１７を有する。
【００５８】
不純物領域１８は、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。高電圧トランジスタＨＶ−ＮＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【００５９】
ここで、Ａ−Ａ’線に沿うｐ型不純物のプロファイルのピークのうちの１つは、例えば、図１２に示すように、ゲート酸化層１６内に存在する。
【００６０】
ｐ型ウェル領域１３内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層１９、ゲート酸化層２０及びゲート電極２１を有する。ゲート酸化層２０は、ゲート酸化層１６よりも薄い。
【００６１】
ｎ型ウェル領域１４Ａ内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層２２、ゲート酸化層２３及びゲート電極２４を有する。
【００６２】
不純物領域２５は、低電圧トランジスタＬＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。低電圧トランジスタＬＶ−ＰＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【００６３】
ここで、Ｂ−Ｂ’線に沿うｐ型不純物のプロファイルは、例えば、図１３に示すように、不純物領域１８，２５により複数のピークを有する。
【００６４】
また、ｎ型ウェル領域１４Ｂ内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層２６、ゲート酸化層２７及びゲート電極２８を有する。ゲート酸化層２７は、ゲート酸化層２３よりも厚い。
【００６５】
B.  プロセス  
図１１の半導体装置の製造方法を説明する。
【００６６】
まず、図１４に示すように、ｐ型半導体基板１１内にＳＴＩ構造の素子分離絶縁層１２を形成した後、熱酸化法により半導体基板１１上に犠牲酸化層２９を形成する。また、フォトリソグラフィにより、犠牲酸化層２９上にレジストパターン３０を形成する。
【００６７】
ここで、犠牲酸化層２９は、参考例で説明したように、レジストによる半導体基板１１の汚染防止、レジストの剥がれ防止などを目的に形成される。犠牲酸化層２９の厚さは、２〜２０ｎｍとする。
【００６８】
そして、レジストパターン３０をマスクにして、半導体基板１１内に、ｐ型不純物(例えば、Ｂ、ＢＦ２)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｐ型ウェル領域１３を形成する。この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３０を除去する。
【００６９】
次に、図１５に示すように、フォトリソグラフィにより、犠牲酸化層２９上に再びレジストパターン３１を形成する。そして、レジストパターン３１をマスクにして、半導体基板１１内に、ｎ型不純物(例えば、Ｐ、Ａｓ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｎ型ウェル領域１４Ａ，１４Ｂを形成する。この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３１を除去する。
【００７０】
この後、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂの活性化のため、温度８００〜１２００℃のアニールを行う。また、犠牲酸化層２９を除去する。
【００７１】
尚、ｐ型ウェル領域１３の形成とｎ型ウェル領域１４Ａ，１４Ｂの形成とについては、その順序を入れ替えてもよい。
【００７２】
次に、図１６に示すように、熱酸化法又はＣＶＤ法により、半導体基板１１上に高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのための厚いゲート酸化層３４を形成する。ゲート酸化層３４の厚さは、高電圧に耐え得るように、２０〜８０ｎｍにする。
【００７３】
このように、チャネルインプラを行う前に、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのための厚いゲート酸化層３４を形成しておくことで、チャネルインプラされた不純物の吸い出しによる閾値電圧のばらつきを防止できると共に、不純物の拡散による短チャネル効果を改善できる。
【００７４】
次に、図１７に示すように、フォトリソグラフィにより、ゲート酸化層３４上に、例えば、窒化シリコンからなるマスク材（ハードマスク）３５を形成する。マスク材３５は、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳが形成される領域上を覆う。
【００７５】
そして、マスク材３５をマスクにして、ＲＩＥ又は薬液により、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に存在する厚いゲート酸化層３４を除去する。
【００７６】
続けて、硫酸過水処理又はオゾン処理により、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に犠牲酸化層３６’を形成する。犠牲酸化層３６’の厚さは、０．５〜５ｎｍにする。犠牲酸化層３６’の目的は、犠牲酸化層２９のそれと同じである。この後、マスク材３５を除去する。
【００７７】
次に、図１８に示すように１回目のチャネルインプラを行う。  
１回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳの閾値制御のために行う。
【００７８】
まず、フォトリソグラフィ（ＰＥＰ）により、ゲート酸化層３４上及び犠牲酸化層３６’上にレジストパターン３７を形成し、このレジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１１〜１×１０１３ｃｍ−２、加速電圧１２〜１５０ｋｅＶでイオン注入し、不純物領域１８を形成する。
【００７９】
ここで、このプロセスが参考例と異なる点は、高電圧トランジスタＨＶ−ＮＭＯＳに対する１回目のチャネルインプラを、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳに対しても行っている点にある。
【００８０】
従って、１回目のチャネルインプラによる不純物領域１８は、高電圧トランジスタＨＶ−ＮＭＯＳが形成される半導体基板１１内と、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内にそれぞれ形成される。
【００８１】
ｎ型ウェル領域１４Ａ内の不純物領域１８は、ｎ型ウェル領域１４Ａ内にｐ型不純物のピークを形成するが、このピーク値（濃度値）は、後述する２回目のチャネルインプラによるｐ型不純物のピーク値よりも１桁以上小さいため、閾値電圧を制御するに当たって大きな問題とはならない。
【００８２】
次に、図１９に示すように２回目のチャネルインプラを行う。  
２回目のチャネルインプラは、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳの閾値制御のために行う。
【００８３】
２回目のチャネルインプラは、１回目のチャネルインプラで用いたマスク材、即ち、レジストパターン３７をそのまま使用して実行する。このため、参考例に比べて、ＰＥＰ数が１回減少し、製造工程の簡略化と製造コストの低減に貢献できる。
【００８４】
２回目のチャネルインプラは、レジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２、加速電圧１〜１０ｋｅＶでイオン注入することにより行う。その結果、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内には、不純物領域２５が形成される。
【００８５】
従って、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内のｐ型不純物のプロファイルのピークは、不純物領域１８によるものと不純物領域２５によるものとの２つとなる。
【００８６】
また、低電圧トランジスタＬＶ−ＰＭＯＳに対する２回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳに対しても行われる。
【００８７】
しかし、２回目のチャネルインプラは、加速電圧が１〜１０ｋｅＶに設定されると共に、高電圧トランジスタＨＶ−ＮＭＯＳのゲート酸化層３４が十分に厚いために、ｐ型不純物のプロファイルのピークがゲート酸化層３４内に存在する形となり、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧に与える影響を抑制できる。
【００８８】
このように、本例では、１回目のチャネルインプラと２回目のチャネルインプラとを、同一マスクを用いて、高電圧トランジスタＨＶ−ＮＭＯＳが形成される領域と低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域との双方についてそれぞれ行うが、不純物領域１８，２５の濃度差とゲート酸化層３４の厚さとを利用することで、両トランジスタの閾値電圧については、それぞれ独立に制御できる。
【００８９】
尚、不純物領域２５のプロファイルのピーク値（濃度値）を不純物領域１８のプロファイルのそれよりも大きくするため、２回目のチャネルインプラのドーズ量については、１回目のチャネルインプラのそれよりも大きくする。
【００９０】
また、１回目のチャネルインプラと２回目のチャネルインプラについては、その順序を入れ替えてもよい。
【００９１】
この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３７を除去する。
【００９２】
また、チャネルインプラによる不純物領域１８，２５の活性化のため、温度８００〜１２００℃のアニールを行う。
【００９３】
さらに、希弗酸又は弗化アンモニウム水溶液を用いて、犠牲酸化層３６’を除去する。この時、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのゲート酸化層３４が大きくエッチングされないように、犠牲酸化層３６’のエッチング条件を制御する。
【００９４】
次に、図２０に示すように、熱酸化法又はＣＶＤ法により、低電圧トランジスタＬＶ−ＮＭＯＳが形成されるｐ型ウェル領域１３上及び低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４上に、それぞれ薄いゲート酸化層２０，２３を形成する。
【００９５】
また、ポリシリコン層を形成し、このポリシリコン層を加工することによりゲート電極１７，２１，２４，２８を形成すると共に、ゲート電極１７，２１，２４，２８の直下にゲート酸化層１６，２０，２３，２７を形成する。
【００９６】
ここで、ゲート酸化層２０，２３の厚さは、５〜１４ｎｍとし、ゲート酸化層１６，２７の厚さの約１／３又はそれ以下とする。
【００９７】
この後、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳを覆うレジストパターンを形成し、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳに対して、ゲート電極１７，２１をマスクに、自己整合的に、ｎ型不純物をイオン注入し、ソース／ドレイン拡散層１５，１９を形成する。
【００９８】
また、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳを覆うレジストパターンを形成し、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳに対して、ゲート電極２４，２８をマスクに、自己整合的に、ｐ型不物をイオン注入し、ソース／ドレイン拡散層２２，２６を形成する。
【００９９】
以上のプロセスにより、図１１の半導体装置が完成する。
【０１００】
C.  まとめ  
第１実施の形態の構造及びプロセスによれば、チャネルインプラを行う前に、高電圧トランジスタのゲート酸化層を形成している。このため、特に、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳでは、チャネル領域における不純物(例えば、ボロン)の吸い出し及び熱拡散が発生し難く、閾値電圧のばらつきの防止及び短チャネル効果の改善を実現できる。
【０１０１】
また、これに伴い、半導体装置内に形成される複数のトランジスタの電流駆動力のばらつき及びカットオフ電流のばらつきを防止でき、トランジスタの性能と信頼性の向上を図ることができる。
【０１０２】
さらに、第１実施の形態のプロセスでは、全てのトランジスタに対して同一のマスクを用いてチャネルインプラを行うため、参考例に比べてＰＥＰ数を１回減らすことができ、製造工程の簡略化による製造コストの低下を実現できる。
【０１０３】
尚、同一のマスクを使用しても、チャネルインプラによる不純物プロファイルのピーク値（濃度値）と高電圧トランジスタＨＶ−ＮＭＯＳのゲート酸化層の厚さを利用することで、全てのトランジスタに対して独立に閾値電圧を制御できる。
【０１０４】
(2)   第２実施の形態  
第２実施の形態は、第１実施の形態の変形例に関わる。
【０１０５】
A.  構造  
図２１は、第２実施の形態としての半導体装置を示している。  
ｐ型半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた半導体基板１１は、アクティブ領域となる。アクティブ領域の一部には、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂが形成される。
【０１０６】
半導体基板１１内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層１５、ゲート酸化層１６及びゲート電極１７を有する。
【０１０７】
不純物領域１８Ａ，１８Ｂは、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。高電圧トランジスタＨＶ−ＮＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【０１０８】
ここで、Ａ−Ａ’線に沿うｐ型不純物のプロファイルのピークのうちの１つは、例えば、図２２に示すように、ゲート酸化層１６内に存在する。
【０１０９】
ｐ型ウェル領域１３内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層１９、ゲート酸化層２０及びゲート電極２１を有する。ゲート酸化層２０は、ゲート酸化層１６よりも薄い。
【０１１０】
ｎ型ウェル領域１４Ａ内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層２２、ゲート酸化層２３及びゲート電極２４を有する。
【０１１１】
不純物領域２５は、低電圧トランジスタＬＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。低電圧トランジスタＬＶ−ＰＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【０１１２】
ここで、Ｂ−Ｂ’線に沿うｐ型不純物のプロファイルは、例えば、図２３に示すように、不純物領域１８Ａ，１８Ｂ，２５により複数のピークを有する。
【０１１３】
また、ｎ型ウェル領域１４Ｂ内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層２６、ゲート酸化層２７及びゲート電極２８を有する。ゲート酸化層２７は、ゲート酸化層２３よりも厚い。
【０１１４】
B.  プロセス  
図２１の半導体装置の製造方法を説明する。
【０１１５】
この製造方法の特徴は、チャネルインプラを３回行う点にあり、その他については、第１実施の形態の製造方法と同じである。
【０１１６】
まず、図２４に示すように、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのゲート酸化層３４を形成し、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に犠牲酸化層３６’を形成するまでを、上述の第１実施の形態のプロセスと同様のプロセスにより実行する。
【０１１７】
この後、１回目のチャネルインプラを行う。  
１回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳの閾値制御のために行う。
【０１１８】
即ち、フォトリソグラフィ（ＰＥＰ）により、ゲート酸化層３４上及び犠牲酸化層３６’上にレジストパターン３７を形成し、このレジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１１〜１×１０１３ｃｍ−２、加速電圧３０〜１５０ｋｅＶでイオン注入し、不純物領域１８Ａを形成する。
【０１１９】
続けて、図２５に示すように、２回目のチャネルインプラを行う。  
２回目のチャネルインプラも、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳの閾値制御のために行う。
【０１２０】
即ち、レジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１１〜１×１０１３ｃｍ−２、加速電圧１２〜１５０ｋｅＶでイオン注入し、不純物領域１８Ｂを形成する。
【０１２１】
尚、不純物領域１８Ａ，１８Ｂによる不純物プロファイルは、それぞれ独立しているため、これらによりｐ型不純物の２つのピークが形成される。
【０１２２】
ここで、第１実施の形態と同様に、高電圧トランジスタＨＶ−ＮＭＯＳに対する１回目及び２回目のチャネルインプラは、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳに対しても行われる。
【０１２３】
従って、１回目及び２回目のチャネルインプラによる不純物領域１８Ａ，１８Ｂは、高電圧トランジスタＨＶ−ＮＭＯＳが形成される半導体基板１１内に加えて、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内にも形成される。
【０１２４】
ｎ型ウェル領域１４Ａ内の不純物領域１８Ａ，１８Ｂは、ｎ型ウェル領域１４Ａ内にｐ型不純物の２つのピークを形成するが、このピーク値（濃度値）は、後述する３回目のチャネルインプラによるｐ型不純物のピーク値よりも１桁以上小さいため、閾値電圧を制御するに当たって大きな問題とはならない。
【０１２５】
次に、図２６に示すように３回目のチャネルインプラを行う。  
３回目のチャネルインプラは、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳの閾値制御のために行う。
【０１２６】
３回目のチャネルインプラは、１回目及び２回目のチャネルインプラで用いたマスク材、即ち、レジストパターン３７をそのまま使用して実行する。このため、参考例に比べて、ＰＥＰ数が１回減少し、製造工程の簡略化と製造コストの低減に貢献できる。
【０１２７】
３回目のチャネルインプラは、レジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２、加速電圧１〜１０ｋｅＶでイオン注入することにより行う。その結果、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内には、不純物領域２５が形成される。
【０１２８】
従って、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内のｐ型不純物のプロファイルのピークは、不純物領域１８Ａ，１８Ｂによるものと不純物領域２５によるものとの３つとなる。
【０１２９】
また、低電圧トランジスタＬＶ−ＰＭＯＳに対する３回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳに対しても行われる。
【０１３０】
しかし、３回目のチャネルインプラは、加速電圧が１〜１０ｋｅＶに設定されると共に、高電圧トランジスタＨＶ−ＮＭＯＳのゲート酸化層３４が十分に厚いために、ｐ型不純物のプロファイルのピークがゲート酸化層３４内に存在する形となり、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧に与える影響を抑制できる。
【０１３１】
このように、本例では、３回のチャネルインプラを、同一マスクを用いて、高電圧トランジスタＨＶ−ＮＭＯＳが形成される領域と低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域との双方についてそれぞれ行うが、不純物領域１８Ａ，１８Ｂ，２５の濃度差とゲート酸化層３４の厚さとを利用することで、両トランジスタの閾値電圧については、それぞれ独立に制御できる。
【０１３２】
尚、不純物領域２５のプロファイルのピーク値（濃度値）を不純物領域１８Ａ，１８Ｂのプロファイルのそれよりも大きくするため、３回目のチャネルインプラのドーズ量については、１回目及び２回目のチャネルインプラのそれよりも大きくする。
【０１３３】
また、３回のチャネルインプラの順序については特に限定されないため、その順序を入れ替えても構わない。
【０１３４】
この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３７を除去する。
【０１３５】
また、チャネルインプラによる不純物領域１８Ａ，１８Ｂ，２５の活性化のため、温度８００〜１２００℃のアニールを行う。
【０１３６】
さらに、希弗酸又は弗化アンモニウム水溶液を用いて、犠牲酸化層３６’を除去する。この時、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのゲート酸化層３４が大きくエッチングされないように、犠牲酸化層３６’のエッチング条件を制御する。
【０１３７】
この後は、第１実施の形態と同様のプロセス（図２０の説明を参照）を経ることにより、図２１の半導体装置が完成する。
【０１３８】
C.  まとめ  
第２実施の形態の構造及びプロセスによれば、第１実施の形態と同様の効果を得ることができる。即ち、製造工程の複雑化なく、閾値電圧のばらつきの防止と短チャネル効果の改善とを実現できる。
【０１３９】
また、これに伴い、半導体装置内に形成される複数のトランジスタの電流駆動力のばらつき及びカットオフ電流のばらつきを防止でき、トランジスタの性能と信頼性の向上を図ることができる。
【０１４０】
尚、３回のチャネルインプラに関し、同一のマスクを使用しても、不純物プロファイルのピーク値（濃度値）と高電圧トランジスタのゲート酸化層の厚さとを利用することで、全てのトランジスタに対して独立に閾値電圧を制御できる。
【０１４１】
第２実施の形態では、ｎチャネル型高電圧トランジスタの閾値電圧の制御を２回のイオン注入により行っているため、閾値電圧の制御性を向上させることができる。
【０１４２】
(3)   第３実施の形態  
第３実施の形態は、第１実施の形態と比べると、低閾値型又はデプレッション型の高電圧トランジスタＨＶ−ＰＭＯＳ（低閾値）が追加されている点にあり、その他は、第１実施の形態と同じである。
【０１４３】
A.  構造  
図２７は、第３実施の形態としての半導体装置を示している。  
ｐ型半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた半導体基板１１は、アクティブ領域となる。アクティブ領域の一部には、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂが形成される。
【０１４４】
半導体基板１１内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層１５、ゲート酸化層１６及びゲート電極１７を有する。
【０１４５】
不純物領域１８は、高電圧トランジスタＨＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。高電圧トランジスタＨＶ−ＮＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【０１４６】
ｐ型ウェル領域１３内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層１９、ゲート酸化層２０及びゲート電極２１を有する。ゲート酸化層２０は、ゲート酸化層１６よりも薄い。
【０１４７】
ｎ型ウェル領域１４Ａ内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層２２、ゲート酸化層２３及びゲート電極２４を有する。
【０１４８】
不純物領域２５は、低電圧トランジスタＬＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。低電圧トランジスタＬＶ−ＰＭＯＳに対するチャネルインプラは、例えば、ｐ型不純物(例えば、ボロン)を用いて行われる。
【０１４９】
ｎ型ウェル領域１４Ｂ内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層２６、ゲート酸化層２７及びゲート電極２８を有する。ゲート酸化層２７は、ゲート酸化層２３よりも厚い。
【０１５０】
ｎ型ウェル領域１４Ｃ内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ(低閾値)が形成される。高電圧トランジスタＨＶ−ＰＭＯＳ(低閾値)は、高電圧トランジスタＨＶ−ＰＭＯＳよりも閾値電圧が低く設定される低閾値型又はデプレッション型トランジスタである。
【０１５１】
高電圧トランジスタＨＶ−ＰＭＯＳ(低閾値)は、ソース／ドレイン拡散層２６’、ゲート酸化層２７’及びゲート電極２８’を有する。ゲート酸化層２７’は、ゲート酸化層２３よりも厚い。
【０１５２】
B.  プロセス  
図２７の半導体装置の製造方法を説明する。
【０１５３】
まず、図２８に示すように、ｐ型半導体基板１１内にＳＴＩ構造の素子分離絶縁層１２を形成した後、熱酸化法により半導体基板１１上に犠牲酸化層２９を形成する。また、フォトリソグラフィにより、犠牲酸化層２９上にレジストパターン３０を形成する。
【０１５４】
そして、レジストパターン３０をマスクにして、半導体基板１１内に、ｐ型不純物(例えば、Ｂ、ＢＦ２)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｐ型ウェル領域１３を形成する。この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３０を除去する。
【０１５５】
次に、図２９に示すように、フォトリソグラフィにより、犠牲酸化層２９上に再びレジストパターン３１を形成する。そして、レジストパターン３１をマスクにして、半導体基板１１内に、ｎ型不純物(例えば、Ｐ、Ａｓ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２でイオン注入し、ｎ型ウェル領域１４Ａ，１４Ｂ，１４Ｃを形成する。この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３１を除去する。
【０１５６】
この後、ｐ型ウェル領域１３及びｎ型ウェル領域１４Ａ，１４Ｂ，１４Ｃの活性化のため、温度８００〜１２００℃のアニールを行う。また、犠牲酸化層２９を除去する。
【０１５７】
尚、ｐ型ウェル領域１３の形成とｎ型ウェル領域１４Ａ，１４Ｂ，１４Ｃの形成とについては、その順序を入れ替えてもよい。
【０１５８】
次に、図３０に示すように、熱酸化法又はＣＶＤ法により、半導体基板１１上に高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳのための厚いゲート酸化層３４を形成する。ゲート酸化層３４の厚さは、高電圧に耐え得るように、２０〜８０ｎｍにする。
【０１５９】
次に、図３１に示すように、フォトリソグラフィにより、ゲート酸化層３４上に、例えば、窒化シリコンからなるマスク材（ハードマスク）３５を形成する。マスク材３５は、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ，ＨＶ−ＰＭＯＳ(低閾値)が形成される領域上を覆う。
【０１６０】
そして、マスク材３５をマスクにして、ＲＩＥ又は薬液により、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に存在する厚いゲート酸化層３４を除去する。
【０１６１】
続けて、硫酸過水処理又はオゾン処理により、低電圧トランジスタＬＶ−ＰＭＯＳ，ＬＶ−ＮＭＯＳが形成される領域上に犠牲酸化層３６’を形成する。犠牲酸化層３６’の厚さは、０．５〜５ｎｍにする。この後、マスク材３５を除去する。
【０１６２】
次に、図３２に示すように１回目のチャネルインプラを行う。  
１回目のチャネルインプラは、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ(低閾値)の閾値制御のために行う。
【０１６３】
まず、フォトリソグラフィ（ＰＥＰ）により、ゲート酸化層３４上及び犠牲酸化層３６’上にレジストパターン３７を形成し、このレジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１１〜１×１０１３ｃｍ−２、加速電圧１２〜１５０ｋｅＶでイオン注入し、不純物領域１８を形成する。
【０１６４】
ここで、１回目のチャネルインプラによる不純物領域１８は、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＮＭＯＳ(低閾値)が形成される領域内と、低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域内に形成される。
【０１６５】
低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域内の不純物領域１８は、ｎ型ウェル領域１４Ａ内にｐ型不純物のピークを形成するが、このピーク値（濃度値）は、後述する２回目のチャネルインプラによるｐ型不純物のピーク値よりも１桁以上小さいため、閾値電圧を制御するに当たって大きな問題とはならない。
【０１６６】
次に、図３３に示すように２回目のチャネルインプラを行う。  
２回目のチャネルインプラは、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳの閾値制御のために行う。
【０１６７】
２回目のチャネルインプラは、１回目のチャネルインプラで用いたマスク材、即ち、レジストパターン３７をそのまま使用して実行する。このため、参考例に比べて、ＰＥＰ数が１回減少し、製造工程の簡略化と製造コストの低減に貢献できる。
【０１６８】
２回目のチャネルインプラは、レジストパターン３７をマスクにして、ｐ型不純物(例えば、Ｂ)を、例えば、ドーズ量１×１０１２〜１×１０１４ｃｍ−２、加速電圧１〜１０ｋｅＶでイオン注入することにより行う。その結果、低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ内には、不純物領域２５が形成される。
【０１６９】
本例においても、１回目と２回目のチャネルインプラを、同一マスクを用いて高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ(低閾値)が形成される領域と低電圧トランジスタＬＶ−ＰＭＯＳが形成される領域との双方についてそれぞれ行うが、不純物領域１８，２５の濃度差とゲート酸化層３４の厚さとを利用することで、これらのトランジスタの閾値電圧については、それぞれ独立に制御できる。
【０１７０】
尚、不純物領域２５のプロファイルのピーク値（濃度値）を不純物領域１８のプロファイルのそれよりも大きくするため、２回目のチャネルインプラのドーズ量については、１回目のチャネルインプラのそれよりも大きくする。
【０１７１】
また、１回目のチャネルインプラと２回目のチャネルインプラについては、その順序を入れ替えてもよい。
【０１７２】
この後、アッシング又は硫酸過酸化水素混合薬液によりレジストパターン３７を除去する。
【０１７３】
また、チャネルインプラによる不純物領域１８，２５の活性化のため、温度８００〜１２００℃のアニールを行う。
【０１７４】
次に、図３４に示すように、ゲート酸化層３４上にマスク材３９を形成する。そして、マスク材３９をマスクにして、例えば、希弗酸又は弗化アンモニウム水溶液により犠牲酸化層３６’を除去する。
【０１７５】
この場合、上述の第１及び第２実施の形態とは異なり、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ，ＨＶ−ＰＭＯＳ(低閾値)のゲート酸化層３４がマスク材３９により覆われているため、ゲート酸化層３４が大きくエッチングされることはなく、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ，ＨＶ−ＰＭＯＳ(低閾値)の特性が向上する。
【０１７６】
次に、図３５に示すように、熱酸化法又はＣＶＤ法により、低電圧トランジスタＬＶ−ＮＭＯＳが形成されるｐ型ウェル領域１３上及び低電圧トランジスタＬＶ−ＰＭＯＳが形成されるｎ型ウェル領域１４Ａ上に、それぞれ薄いゲート酸化層３６を形成する。
【０１７７】
次に、図３６に示すように、ポリシリコン層を形成し、このポリシリコン層を加工することによりゲート電極１７，２１，２４，２８，２８’を形成すると共に、ゲート電極１７，２１，２４，２８，２８’の直下にゲート酸化層１６，２０，２３，２７，２７’を形成する。
【０１７８】
ここで、ゲート酸化層２０，２３の厚さは、５〜１４ｎｍとし、ゲート酸化層１６，２７，２７’の厚さの約１／３又はそれ以下とする。
【０１７９】
この後、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ，ＧＶ−ＰＭＯＳ(低閾値)及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳを覆うレジストパターンを形成し、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳに対して、ゲート電極１７，２１をマスクに、自己整合的に、ｎ型不純物をイオン注入し、ソース／ドレイン拡散層１５，１９を形成する。
【０１８０】
また、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳ及びｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳを覆うレジストパターンを形成し、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳ，ＨＶ−ＰＭＯＳ(低閾値)及びｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳに対して、ゲート電極２４，２８，２８’をマスクに、自己整合的に、ｐ型不物をイオン注入し、ソース／ドレイン拡散層２２，２６，２６’を形成する。
【０１８１】
以上のプロセスにより、図２７の半導体装置が完成する。
【０１８２】
C.  まとめ  
第３実施の形態の構造及びプロセスによれば、第１実施の形態と同様の効果を得ることができる。即ち、製造工程の複雑化なく、閾値電圧のばらつきの防止と短チャネル効果の改善とを実現できる。
【０１８３】
また、これに伴い、半導体装置内に形成される複数のトランジスタの電流駆動力のばらつき及びカットオフ電流のばらつきを防止でき、トランジスタの性能と信頼性の向上を図ることができる。
【０１８４】
尚、２回のチャネルインプラに関し、同一のマスクを使用しても、不純物プロファイルのピーク値（濃度値）と高電圧トランジスタのゲート酸化層の厚さとを利用することで、全てのトランジスタに対して独立に閾値電圧を制御できる。
【０１８５】
第３実施の形態は、１つのマスクにより、導電型、動作電圧、閾値電圧などが異なる複数種類のトランジスタ（ＭＩＳＦＥＴ）に対するチャネルインプラを実行できることを示唆している。
【０１８６】
つまり、本発明の例によれば、トランジスタの種類の多少にかかわらず、１回のフォトリソグラフィ（ＰＥＰ）により、全てのトランジスタの閾値電圧を制御できる。このため、本発明の例は、特に、複数種類のトランジスタを必要とする多機能、高性能なＬＳＩや、高集積、高性能が要求される半導体メモリに有効である。
【０１８７】
(4)   第４実施の形態  
第４実施の形態は、不揮発性半導体メモリの周辺回路を構成するＣＭＯＳ回路の製造方法に関する。
【０１８８】
まず、図３７及び図３８に示すように、ｐ型半導体基板(p-sub)１１内に、酸化シリコン又は窒化シリコンからなるＳＴＩ構造の素子分離絶縁層１２を形成する。素子分離絶縁層１２の深さは、例えば、０．１〜０．４μｍとする。
【０１８９】
この後、例えば、上述の第１又は第２実施の形態に示す製造方法により、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ及び低電圧トランジスタＬＶ−ＮＭＯＳ，ＬＶ−ＰＭＯＳを形成する。
【０１９０】
ここで、これらトランジスタのゲート電極１７，２１，２４，２８は、不純物(リン、砒素又はボロン)を１×１０１７〜１×１０２１ｃｍ−３含むポリシリコン、又は、ポリシリコンとシリサイド(例えば、WSi, NiSi, MoSi, TiSi, CoSi)とのスタック構造とし、その厚さは、１０〜５００ｎｍに設定される。
【０１９１】
ｎチャネル型トランジスタＨＶ−ＮＭＯＳ，ＬＶ−ＮＭＯＳのソース／ドレイン拡散層１５，１９は、例えば、リン又は砒素を、加速電圧１〜５０ｋｅＶ、ドーズ量１×１０１４〜１×１０１６ｃｍ−２でイオン注入することにより形成する。
【０１９２】
同様に、ｐチャネル型トランジスタＨＶ−ＰＭＯＳ，ＬＶ−ＰＭＯＳのソース／ドレイン拡散層２２，２６は、例えば、ボロンを、加速電圧１〜５０ｋｅＶ、ドーズ量１×１０１４〜１×１０１６ｃｍ−２でイオン注入することにより形成する。
【０１９３】
そして、半導体基板１１上の全面に、高電圧トランジスタＨＶ−ＮＭＯＳ，ＨＶ−ＰＭＯＳ及び低電圧トランジスタＬＶ−ＮＭＯＳ，ＬＶ−ＰＭＯＳを覆うバリア層４０を形成する。
【０１９４】
バリア層４０は、窒化シリコン、酸窒化シリコン、酸化アルミニウムなどの絶縁体から構成され、その厚さは、０．５〜５０ｎｍに設定される。
【０１９５】
尚、バリア層４０を形成する前に、熱酸化法又はＣＶＤ法により、半導体基板１１の表面に１〜５０ｎｍの酸化シリコンを形成してもよい。
【０１９６】
この後、ＣＶＤ法により、バリア層４０上に層間絶縁層４１を形成する。層間絶縁層４１は、例えば、酸化シリコン、窒化シリコン、ＢＰＳＧ若しくはＰＳＧなどのシリケードガラス、ＨＳＱ(hydrogen silsequioxane)、ＭＳＱ(methyl silsesquioxane)、ＳｉＬＫ(塗布型低誘電率層間絶縁材料)などから構成され、その厚さは、１０〜１０００ｎｍに設定される。
【０１９７】
次に、図３９及び図４０に示すように、層間絶縁層４１上にレジストパターンを形成し、このレジストパターンをマスクに層間絶縁層４１をＲＩＥによりエッチングし、層間絶縁層４１に配線溝４２Ａを形成する。この後、このレジストパターンを除去する。
【０１９８】
また、層間絶縁層４１上に再びレジストパターンを形成し、このレジストパターンをマスクに層間絶縁層４１及びバリア層４０をＲＩＥによりエッチングし、層間絶縁層４１及びバリア層４０にソース／ドレイン拡散層１５，１９，２２，２６に達するコンタクトホール４２Ｂを形成する。
【０１９９】
ここで、コンタクトホール４２Ｂを形成するに当たって、バリア層４０をエッチングストッパとして使用する。
【０２００】
従って、バリア層４０は、層間絶縁層４１に対してエッチング選択比を有する材料から構成される。バリア層４０が存在することにより、コンタクトホール４２Ｂの形成時にオーバーエッチングによるトランジスタの耐圧低下や短絡などの不良を防止できる。
【０２０１】
即ち、コンタクトホール４２Ｂの形成を、層間絶縁層４１のエッチング(第１段階)とバリア層４０のエッチング(第２段階)とに分けて行うことにより、半導体基板１１又は素子分離絶縁層１２が大きくエッチングされることを防止できる。また、逆に、コンタクトホール４２の底部がソース／ドレイン拡散層１５，１９，２２，２６まで達しない、という接触不良も発生し難くなる。
【０２０２】
尚、バリア層４０のエッチングは、半導体基板１１及び層間絶縁層１２に対してエッチング選択比を有する条件のＲＩＥで行うのが好ましい。
【０２０３】
この場合、バリア層４０をウェットエッチングで除去するプロセスに比べて、コンタクトホール４２Ｂ内の層間絶縁層１２の横方向の侵食を抑制できるため、コンタクトホール４２Ｂの順テーパ形状を維持しつつ、コンタクトホールのサイズを小さくできる。
【０２０４】
コンタクトホール４２Ｂを形成した後、このコンタクトホール４２Ｂを介してｎチャネル型トランジスタＨＶ−ＮＭＯＳ，ＬＶ−ＮＭＯＳのソース／ドレイン拡散層１５，１９に対して、リン又は砒素を、例えば、ドーズ量１×１０１３〜１×１０１６ｃｍ−２でイオン注入し、コンタクト抵抗の低下を図る。
【０２０５】
同様に、コンタクトホール４２Ｂを介してｐチャネル型トランジスタＨＶ−ＰＭＯＳ，ＬＶ−ＰＭＯＳのソース／ドレイン拡散層２２，２６に対して、ボロンを、例えば、ドーズ量１×１０１３〜１×１０１６ｃｍ−２でイオン注入し、コンタクト抵抗の低下を図る。
【０２０６】
この後、レジストパターンを除去する。
【０２０７】
次に、図４１に示すように、スパッタ法又はＣＶＤ法により、層間絶縁層４１上に、配線溝４２Ａ及びコンタクトホール４２Ｂを完全に満たす導電層４３Ａ，４３Ｂを形成する。導電層４３Ａ，４３Ｂは、例えば、厚さ１〜１００ｎｍのバリアメタルと厚さ１０〜１０００ｎｍの金属とのスタック構造から構成される。
【０２０８】
バリアメタルは、例えば、Ti, Ta, TaN, TiNなどの材料から構成され、金属は、例えば、タングステン、アルミ、銅などの材料から構成される。
【０２０９】
この後、ＣＭＰ(chemical mechanical polishing)法により、導電層４３Ａ，４３Ｂの表面を、層間絶縁層４１の表面が露出するまで研磨（平坦化）する。
【０２１０】
次に、図４２に示すように、ＣＶＤ法により、層間絶縁層４１上に層間絶縁層４４を形成する。層間絶縁層４４は、例えば、酸化シリコン、窒化シリコン、ＢＰＳＧ若しくはＰＳＧなどのシリケードガラス、ＨＳＱ、ＭＳＱ、ＳｉＬＫなどから構成され、その厚さは、１０〜１０００ｎｍに設定される。
【０２１１】
この後、層間絶縁層４４に、導電層４３Ａに達するビアホール(via hole)を形成し、さらに、スパッタ法又はＣＶＤ法を用いて導電層４６を形成し、ＣＭＰ法により導電層４６をビアホール内のみに残存させる。導電層４６は、導電層４３Ａ，４３Ｂと同様に、例えば、厚さ１〜１００ｎｍのバリアメタルと厚さ１０〜１０００ｎｍの金属とのスタック構造から構成される。
【０２１２】
また、スパッタ法により、層間絶縁層４４上に、例えば、Al、AlCuからなる金属層４５を１０〜１０００ｎｍの厚さで形成する。ＲＩＥにより、金属層４５を短冊状に加工し、データ転送線を形成する。この後、層間絶縁層４４上に、金属層４５を覆う層間絶縁層４７を形成する。
【０２１３】
層間絶縁層４７は、層間絶縁層４１，４４と同様に、例えば、酸化シリコン、窒化シリコン、ＢＰＳＧ若しくはＰＳＧなどのシリケードガラス、ＨＳＱ、ＭＳＱ、ＳｉＬＫなどから構成される。
【０２１４】
さらに、スパッタ法により、層間絶縁層４７上に、例えば、Al、AlCuからなる金属層４８を１０〜１０００ｎｍの厚さで形成する。ＲＩＥにより、金属層４８を短冊状に加工し、データ転送線を形成する。
【０２１５】
以降のプロセスについての詳細は割愛するが、一般的には、プラズマＣＶＤ法により、窒化シリコン又はポリイミドからなるパッシベーション層を、厚さ０．０５〜２．０μｍで形成し、アルファ線、紫外線、大気などのチップ外部からのストレスを低減する。
【０２１６】
以上のプロセスにより、不揮発性半導体メモリの周辺回路を構成するＣＭＯＳ回路が完成する。
【０２１７】
(5)   第５実施の形態  
第５実施の形態は、上述の第１乃至第４実施の形態において、チャネルインプラに使用する不純物の導電型をｐ型からｎ型に変えたものである。
【０２１８】
即ち、同一チップ内に形成される複数種類のトランジスタの閾値電圧は、ｎ型不純物(例えば、P, As)により制御することもできる。
【０２１９】
図４４は、第５実施の形態としての半導体装置の第１例を示している。  
ｎ型半導体基板５１内には、ＳＴＩ構造の素子分離絶縁層５２が形成される。素子分離絶縁層５２により取り囲まれた半導体基板５１は、アクティブ領域となる。アクティブ領域の一部には、ｎ型ウェル領域５３及びｐ型ウェル領域５４Ａ，５４Ｂが形成される。
【０２２０】
半導体基板５１内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層５５、ゲート酸化層５６及びゲート電極５７を有する。
【０２２１】
不純物領域５８は、高電圧トランジスタＨＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。高電圧トランジスタＨＶ−ＰＭＯＳに対するチャネルインプラは、例えば、ｎ型不純物(例えば、リン、砒素)を用いて行われる。
【０２２２】
ここで、Ａ−Ａ’線に沿うｎ型不純物のプロファイルのピークのうちの１つは、例えば、図４５に示すように、ゲート酸化層５６内に存在する。
【０２２３】
ｎ型ウェル領域５３内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層５９、ゲート酸化層６０及びゲート電極６１を有する。ゲート酸化層６０は、ゲート酸化層５６よりも薄い。
【０２２４】
ｐ型ウェル領域５４Ａ内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層６２、ゲート酸化層６３及びゲート電極６４を有する。
【０２２５】
不純物領域６５は、低電圧トランジスタＬＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。低電圧トランジスタＬＶ−ＮＭＯＳに対するチャネルインプラは、例えば、ｎ型不純物(例えば、リン、砒素)を用いて行われる。
【０２２６】
ここで、Ｂ−Ｂ’線に沿うｎ型不純物のプロファイルは、例えば、図４６に示すように、不純物領域５８，６５により複数のピークを有する。
【０２２７】
また、ｐ型ウェル領域５４Ｂ内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層６６、ゲート酸化層６７及びゲート電極６８を有する。ゲート酸化層６７は、ゲート酸化層６３よりも厚い。
【０２２８】
尚、図４４の半導体装置の製造方法については、上述の第１実施の形態で説明した製造方法(図４〜図１０)をそのまま使用できる。但し、導電型については、ｎ→ｐ、ｐ→ｎに変更する必要がある。
【０２２９】
図４７は、第５実施の形態としての半導体装置の第２例を示している。  
ｎ型半導体基板５１内には、ＳＴＩ構造の素子分離絶縁層５２が形成される。素子分離絶縁層５２により取り囲まれた半導体基板５１は、アクティブ領域となる。アクティブ領域の一部には、ｎ型ウェル領域５３及びｐ型ウェル領域５４Ａ，５４Ｂが形成される。
【０２３０】
半導体基板５１内には、ｐチャネル型高電圧トランジスタＨＶ−ＰＭＯＳが形成される。高電圧トランジスタＨＶ−ＰＭＯＳは、ソース／ドレイン拡散層５５、ゲート酸化層５６及びゲート電極５７を有する。
【０２３１】
不純物領域５８Ａ，５８Ｂは、高電圧トランジスタＨＶ−ＰＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。高電圧トランジスタＨＶ−ＰＭＯＳに対するチャネルインプラは、例えば、ｎ型不純物(例えば、リン、砒素)を用いて行われる。
【０２３２】
ここで、Ａ−Ａ’線に沿うｎ型不純物のプロファイルのピークのうちの１つは、例えば、図４８に示すように、ゲート酸化層５６内に存在する。
【０２３３】
ｎ型ウェル領域５３内には、ｐチャネル型低電圧トランジスタＬＶ−ＰＭＯＳが形成される。低電圧トランジスタＬＶ−ＰＭＯＳは、ソース／ドレイン拡散層５９、ゲート酸化層６０及びゲート電極６１を有する。ゲート酸化層６０は、ゲート酸化層６６よりも薄い。
【０２３４】
ｐ型ウェル領域５４Ａ内には、ｎチャネル型低電圧トランジスタＬＶ−ＮＭＯＳが形成される。低電圧トランジスタＬＶ−ＮＭＯＳは、ソース／ドレイン拡散層６２、ゲート酸化層６３及びゲート電極６４を有する。
【０２３５】
不純物領域６５は、低電圧トランジスタＬＶ−ＮＭＯＳの閾値電圧を制御するチャネルインプラが行われた領域である。低電圧トランジスタＬＶ−ＮＭＯＳに対するチャネルインプラは、例えば、ｎ型不純物(例えば、リン、砒素)を用いて行われる。
【０２３６】
ここで、Ｂ−Ｂ’線に沿うｎ型不純物のプロファイルは、例えば、図４９に示すように、不純物領域５８Ａ，５８Ｂ，６５により複数のピークを有する。
【０２３７】
また、ｐ型ウェル領域５４Ｂ内には、ｎチャネル型高電圧トランジスタＨＶ−ＮＭＯＳが形成される。高電圧トランジスタＨＶ−ＮＭＯＳは、ソース／ドレイン拡散層６６、ゲート酸化層６７及びゲート電極６８を有する。ゲート酸化層６７は、ゲート酸化層６３よりも厚い。
【０２３８】
尚、図４７の半導体装置の製造方法については、上述の第２実施の形態で説明した製造方法(図１４〜図２０)をそのまま使用できる。但し、導電型については、ｎ→ｐ、ｐ→ｎに変更する必要がある。
【０２３９】
４．  その他  
上述の第１乃至第５実施の形態においては、以下の変更が可能である。
【０２４０】
素子分離絶縁層及び層間絶縁層については、ＣＶＤ法などにより酸化シリコンを直接作る方法の他、シリコンを酸化する方法、シリコンに酸素イオンを注入した後にアニールにより酸化シリコンに変換する方法などを使用できる。
【０２４１】
半導体基板としては、シリコン単結晶の他、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶などのシリコンを含む結晶から構成できる。
【０２４２】
ＭＩＳＦＥＴのゲート電極及び配線層は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、シリサイド、ポリサイド、金属、又は、これらの積層を使用できる。
【０２４３】
シリサイド又はポリサイドとしては、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどが好ましく、金属としては、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどが好ましい。これらは、単結晶でも、多結晶でもよい。
【０２４４】
ＭＩＳＦＥＴのゲート電極は、アモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣから構成することもでき、この場合、ゲート電極は、これらと他の材料との積層構造にすることが好ましい。
【０２４５】
本発明の例を不揮発性半導体メモリに適用する場合、ＭＩＳＦＥＴは、スタックゲート構造を有するメモリセルと同時に形成するプロセスを採用できる。
【０２４６】
本発明の例は、複数種類のＭＩＳＦＥＴを有する半導体集積回路全般に適用可能であるが、そのなかでも、特に、ＮＡＮＤ型フラッシュメモリの周辺回路に適用すると効果的である。
【０２４７】
５．  まとめ  
本発明の例によれば、製造工程の複雑化なく、閾値電圧のばらつきの防止と短チャネル効果の改善とを実現できる。
【０２４８】
即ち、例えば、ボロンのチャネルインプラによって得られるｐチャネル型低電圧トランジスタ及びｎチャネル型高電圧トランジスタに関し、ゲート酸化層の酸化プロセスで発生するボロンの吸い出しによる閾値電圧の変動を抑制でき、所望の閾値電圧を得ることが可能となる。
【０２４９】
特に、埋め込みチャネルであるｐチャネル型低電圧トランジスタでは、不純物の拡散を抑制し、正確で急峻な不純物プロファイルを得ることができるため、短チャネル効果が改善され、高性能・高精度の半導体装置を実現できる。
【０２５０】
また、これにより、ｐチャネル型低電圧トランジスタの電流駆動力ばらつきを抑制し、カットオフ電流のばらつきを低減できる。ｎチャネル型高電圧トランジスタのチャネル領域における不純物プロファイルについては、半導体基板の表面において急峻な形となるため、バックゲートバイアス効果が小さく、カットオフ特性の良いＭＩＳＦＥＴを提供できる。
【０２５１】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２５２】
【図１】参考例としての半導体装置を示す断面図。
【図２】図１のＡ−Ａ’線に沿う不純物プロファイルを示す図。
【図３】図１のＢ−Ｂ’線に沿う不純物プロファイルを示す図。
【図４】図１の半導体装置の製造方法の一工程を示す断面図。
【図５】図１の半導体装置の製造方法の一工程を示す断面図。
【図６】図１の半導体装置の製造方法の一工程を示す断面図。
【図７】図１の半導体装置の製造方法の一工程を示す断面図。
【図８】図１の半導体装置の製造方法の一工程を示す断面図。
【図９】図１の半導体装置の製造方法の一工程を示す断面図。
【図１０】図１の半導体装置の製造方法の一工程を示す断面図。
【図１１】第１実施の形態の半導体装置を示す断面図。
【図１２】図１１のＡ−Ａ’線に沿う不純物プロファイルを示す図。
【図１３】図１１のＢ−Ｂ’線に沿う不純物プロファイルを示す図。
【図１４】図１１の半導体装置の製造方法の一工程を示す断面図。
【図１５】図１１の半導体装置の製造方法の一工程を示す断面図。
【図１６】図１１の半導体装置の製造方法の一工程を示す断面図。
【図１７】図１１の半導体装置の製造方法の一工程を示す断面図。
【図１８】図１１の半導体装置の製造方法の一工程を示す断面図。
【図１９】図１１の半導体装置の製造方法の一工程を示す断面図。
【図２０】図１１の半導体装置の製造方法の一工程を示す断面図。
【図２１】第２実施の形態の半導体装置を示す断面図。
【図２２】図２１のＡ−Ａ’線に沿う不純物プロファイルを示す図。
【図２３】図２１のＢ−Ｂ’線に沿う不純物プロファイルを示す図。
【図２４】図２１の半導体装置の製造方法の一工程を示す断面図。
【図２５】図２１の半導体装置の製造方法の一工程を示す断面図。
【図２６】図２１の半導体装置の製造方法の一工程を示す断面図。
【図２７】第３実施の形態の半導体装置を示す断面図。
【図２８】図２７の半導体装置の製造方法の一工程を示す断面図。
【図２９】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３０】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３１】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３２】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３３】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３４】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３５】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３６】図２７の半導体装置の製造方法の一工程を示す断面図。
【図３７】第４実施の形態の製造方法の一工程を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】第４実施の形態の製造方法の一工程を示す断面図。
【図４０】図３９のＸＬ−ＸＬ線に沿う断面図。
【図４１】第４実施の形態の製造方法の一工程を示す断面図。
【図４２】第４実施の形態の製造方法の一工程を示す断面図。
【図４３】第４実施の形態の製造方法の一工程を示す断面図。
【図４４】第５実施の形態の半導体装置の第１例を示す断面図。
【図４５】図４４のＡ−Ａ’線に沿う不純物プロファイルを示す図。
【図４６】図４４のＢ−Ｂ’線に沿う不純物プロファイルを示す図。
【図４７】第５実施の形態の半導体装置の第２例を示す断面図。
【図４８】図４７のＡ−Ａ’線に沿う不純物プロファイルを示す図。
【図４９】図４７のＢ−Ｂ’線に沿う不純物プロファイルを示す図。
【符号の説明】
【０２５３】
１１：  半導体基板、  １２：  素子分離絶縁層、  １３：  ｐ型ウェル領域、  １４Ａ，１４Ｂ，１４Ｃ：  ｎ型ウェル領域、  １５，１９：  ｎ型ソース／ドレイン拡散層、  ２２，２６：  ｐ型ソース／ドレイン拡散層、  １６，２０，２３，２７，３４，３６：  ゲート酸化層、  １７，２１，２４，２８：  ゲート電極、  １８，２５：  不純物領域(チャネル領域)、  ２９，３６’：  犠牲酸化層、  ３０，３１，３２，３３，３７：  レジストパターン、  ３５，３９：  マスク材、  ４０：  バリア層、  ４１，４４，４７：  層間絶縁層、  ４２Ａ：  配線溝、  ４２Ｂ：  コンタクトホール、  ４３Ａ，４３Ｂ，４６：  導電層、  ４５，４８：  金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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