(57)【要約】【課題】  特定の期間に検出期間が限られることなく、回路動作中に発生するソフトエラーを検出することのできるソフトエラー検出回路を提供する。【解決手段】  ソフトエラー検出回路１は、ラッチ信号が入力されたときに、フューズ１００１の状態を読み込むｎビットラッチ１１と、ｎビットラッチ１１から転送されたデータを書き込むｎビットレジスタ１２と、ｎビットラッチ１１に保持されたデータとｎビットレジスタ１２に保持されたデータをビットごとに比較し、入力データ間の値の不一致を検出する比較器１３と、比較器１３により不一致が検出されたビットの数を計数するカウンタ１４と、カウンタ１４の計数値に応じてアラートレベルの異なるアラート信号であるアラート弱信号、アラート中信号、アラート強信号を出力するアラート信号生成部１５とを備える。【選択図】  図１
2007052596.tif 000002
【特許請求の範囲】
【請求項１】
ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、
前記ラッチから転送されたデータを書き込むレジスタと、
前記ラッチに保持されたデータと前記レジスタに保持されたデータをビットごとに比較し、入力データ間の値の不一致を検出する比較器と、
前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部と
を備えたことを特徴とするソフトエラー検出回路。
【請求項２】
記憶ノードのキャパシタの容量値が所定のビットごとに段階的に大きくなるラッチであって、ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、
前記ラッチから転送されたデータを書き込むレジスタと、
前記ラッチに保持されたデータと前記レジスタに保持されたデータを前記所定のビットずつに分けて比較し、入力データ間の値の不一致を検出する複数の比較器と、
前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部と
を備えたことを特徴とするソフトエラー検出回路。
【請求項３】
前記アラート信号生成部は、前記比較器により不一致が検出されたビットの数を計数するカウンタを有し、前記カウンタの計数値に応じてアラートレベルの異なるアラート信号を出力することを特徴とする請求項１または２に記載のソフトエラー検出回路。
【請求項４】
前記ラッチ信号を繰り返し入力し、その度に前記比較器による比較を行うことを特徴とする請求項１または２に記載のソフトエラー検出回路。
【請求項５】
前記ラッチ信号を繰り返し入力する間隔が任意に設定できることを特徴とする請求項４に記載のソフトエラー検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトエラー検出回路に関し、特にα線の入射などにより記憶素子に発生するレベル反転のソフトエラーを検出するソフトエラー検出回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路チップでは、論理動作回路にＤＲＡＭやＳＲＡＭなどのメモリ回路を混載することが多くなっている。このようなメモリセルの記憶ノードのキャパシタに電荷を保持することによってデータを記憶するメモリ回路では、α線の入射により記憶ノードのキャパシタの電荷が変動し、メモリ回路が誤動作するソフトエラーの発生が従来から知られている。このソフトエラーは、記憶ノードのキャパシタの容量値が小さいほど発生しやすい。
【０００３】
また、半導体集積回路チップには、チップの固体識別や混載のメモリ回路のリダンダンシ情報のプログラムなどのために、フューズ素子を混載することが多い。フューズ素子が切断されているかいないかの情報（フューズデータ）は、半導体集積回路チップの電源投入時に専用ラッチに書き込まれる。
【０００４】
このフューズデータの専用ラッチへの書き込みは電源投入時にだけ行なわれるため、チップ面積の利用効率上、フューズデータの専用ラッチは、チップ内のほかのラッチに比べ小面積で形成される。そのため、フューズデータを書き込む記憶ノードのキャパシタの容量値も小さく、チップ内の通常のラッチ、レジスタに比べて、ソフトエラーが発生しやすい。そこで、この専用ラッチへ書き込まれたデータは、直ちにチップ内のレジスタへ転送され、このチップ内のレジスタに記憶するようにされている。
【０００５】
従来、このような半導体集積回路チップ内の記憶素子で発生したソフトエラーを検出する回路として、通常動作に使用されるレジスタファイルを利用して、そのレジスタファイルのメモリセルが非選択の状態であるときのメモリセル内の記憶ノードをモニタし、データ反転が生じたような場合は、データ反転の有無と回数を記憶保持し、ソフトエラーが発生したステータスをチップ外へ出力する回路が提案されていた（例えば、特許文献１参照。）。
【０００６】
しかし、このような通常動作に使用されるレジスタファイルを利用する場合、ソフトエラーを検出できる期間が、そのレジスタファイルのメモリセルが非選択である期間に限られるという問題があった。
【特許文献１】特開２００４−１６４７５９号公報  （第３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、特定の期間に検出期間が限られることなく、回路動作中に発生するソフトエラーを検出することのできるソフトエラー検出回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、前記ラッチから転送されたデータを書き込むレジスタと、前記ラッチに保持されたデータと前記レジスタに保持されたデータをビットごとに比較し、入力データ間の値の不一致を検出する比較器と、前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部とを備えたことを特徴とするソフトエラー検出回路が提供される。
【０００９】
また、本発明の別の一態様によれば、記憶ノードのキャパシタの容量値が所定のビットごとに段階的に大きくなるラッチであって、ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、前記ラッチから転送されたデータを書き込むレジスタと、前記ラッチに保持されたデータと前記レジスタに保持されたデータを前記所定のビットずつに分けて比較し、入力データ間の値の不一致を検出する複数の比較器と、前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部とを備えたことを特徴とするソフトエラー検出回路が提供される。
【発明の効果】
【００１０】
本発明によれば、特定の期間に限られることなく、回路動作中に発生するソフトエラーを検出することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態では、従来、フューズデータを読み込むために半導体集積回路チップの電源投入時にのみ使用されていたラッチを通常動作時にも使用することにより、ソフトエラーの検出を行なう。
【００１２】
フューズデータを読み込むためのラッチは、チップ内のほかのラッチに比べ小面積で形成されているため、ソフトエラーが発生しやすい。換言すれば、フューズデータを読み込むためのラッチは、ソフトエラーに対する感度が高い。そこで、本実施の形態では、フューズデータを読み込むラッチのソフトエラーに対する感度の高さを利用して、ソフトエラーの発生を検出する回路を構成する。
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係るソフトエラー検出回路の構成の例を示すブロック図である。
【００１５】
本実施例のソフトエラー検出回路１は、プリセット信号でプリセットされ、ラッチ信号が入力されたときに、フューズ群１０００に含まれるｎ個のフューズ１００１のそれぞれのデータを読み込むｎビットラッチ１１と、ロード信号が入力されたときに、ｎビットラッチ１１から転送されたｎビットのデータを書き込むｎビットレジスタ１２と、ソフトエラー検知モードであることを示すモニタ信号が入力されたときに、ｎビットラッチ１１に保持されたｎビットのデータＱ１とｎビットレジスタ１２に保持されたｎビットのデータＱ２をビットごとに比較する比較器１３と、モニタ信号が入力されたときに、比較器１３で不一致が検出されたビットの数を計数するカウンタ１４と、カウンタ１４の計数値に応じてアラートレベルの異なるアラート信号を出力するアラート信号生成部１５とを有する。
【００１６】
図２は、ｎ個のラッチからなるｎビットラッチ１１の個々のラッチをラッチ１１Ａとして、その回路構成の例を示す回路図である。
【００１７】
ラッチ１１Ａは、電源端子と記憶ノードＮＤとの間に接続されるＰチャネルＭＯＳＦＥＴＴＰ１と、記憶ノードＮＤとフューズ１００１との間に接続されるＮチャネルＭＯＳＦＥＴＴＮ１と、記憶ノードＮＤに接続されるインバータＩＶ１と、インバータＩＶ１の出力に接続されるインバータＩＶ２と、電源端子と記憶ノードＮＤとの間に接続されるＰチャネルＭＯＳＦＥＴＴＰ２と、記憶ノードＮＤと接地端子との間に直列に接続されるＮチャネルＭＯＳＦＥＴＴＮ２およびＮチャネルＭＯＳＦＥＴＴＮ３とからなり、記憶ノードＮＤには記憶ノードのキャパシタＣが形成される。
【００１８】
ＰチャネルＭＯＳＦＥＴＴＰ１のゲート端子には、記憶ノードＮＤの初期状態を‘１’にプリセットするプリセット信号が入力され、ＮチャネルＭＯＳＦＥＴＴＮ１のゲート端子には、ラッチ１００１のデータの読み込みを行なうためのラッチ信号が入力される。
【００１９】
また、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２のゲート端子には、インバータＩＶ１の出力信号が入力され、ＮチャネルＭＯＳＦＥＴＴＮ３のゲート端子には、プリセット信号が入力される。
【００２０】
インバータＩＶ２の出力がラッチ１１Ａの出力Ｑ１となる。
【００２１】
図３は、図２に示したラッチ１１Ａの動作の例を示す波形図である。
【００２２】
図３（ａ）は、ラッチ１１ＡのＮチャネルＭＯＳＦＥＴＴＮ１に接続されるフューズ１００１が切断されているときのラッチ１１Ａの動作を示す波形図である。
【００２３】
ラッチ信号を‘０’として、プリセット信号に‘０’を入力すると、記憶ノードＮＤはＰチャネルＭＯＳＦＥＴＴＰ１を介して電源端子に接続され、記憶ノードのキャパシタＣは‘１’レベルに充電される。すなわち、ラッチ信号が‘０’のときにプリセット信号を‘０’にすることにより、ラッチ１１Ａの記憶ノードＮＤは‘１’にプリセットされる。
【００２４】
次に、プリセット信号を‘１’に変化させ、ラッチ信号を‘１’に変化させると、ＰチャネルＭＯＳＦＥＴＴＰ１はオフし、ＮチャネルＭＯＳＦＥＴＴＮ１がオンする。これにより、ＮチャネルＭＯＳＦＥＴＴＮ１を介してフューズ１００１の状態がラッチ１１Ａに読み込まれる。
【００２５】
このとき、フューズ１００１が切断されている場合、ＮチャネルＭＯＳＦＥＴＴＮ１のソース端子の電位が不定になり、ＮチャネルＭＯＳＦＥＴＴＮ１はハイインピーダンス状態になる。すなわち、ＰチャネルＭＯＳＦＥＴＴＰ１、ＮチャネルＭＯＳＦＥＴＴＮ１がともにハイインピーダンス状態になるため、記憶ノードＮＤのレベルは記憶ノードのキャパシタＣに保持されている‘１’レベルとなる。
【００２６】
この記憶ノードのキャパシタＣに保持されている‘１’は、インバータＩＶ１、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２で形成されるフィードバック回路で保持される。
【００２７】
その後、ラッチ信号を‘０’に変化させてＮチャネルＭＯＳＦＥＴＴＮ１をオフにすることにより、記憶ノードのキャパシタＣのレベルはそのまま保持される。
【００２８】
図３（ｂ）は、ラッチ１１ＡのＮチャネルＭＯＳＦＥＴＴＮ１に接続されるフューズ１００１が切断されていないときのラッチ１１Ａの動作を示す波形図である。
【００２９】
この場合、ラッチ１１Ａを‘１’にプリセットした後、プリセット信号を‘１’に変化させ、ラッチ信号を‘１’に変化させると、ＰチャネルＭＯＳＦＥＴＴＰ１はオフし、ＮチャネルＭＯＳＦＥＴＴＮ１がオンする。これにより、ＮチャネルＭＯＳＦＥＴＴＮ１を介してフューズ１００１の状態がラッチ１１Ａに読み込まれる。
【００３０】
このとき、フューズ１００１が切断されていない場合、ＮチャネルＭＯＳＦＥＴＴＮ１のソース端子は接地端子に接続される。これにより、記憶ノードＮＤのレベルは‘０’に変化する。この記憶ノードのレベル‘０’は、インバータＩＶ１、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２で形成される回路により、記憶ノードのキャパシタＣにフィードバックされる。
【００３１】
その後、ラッチ信号を‘０’に変化させてＮチャネルＭＯＳＦＥＴＴＮ１をオフにすることにより、記憶ノードのキャパシタＣのレベルはそのまま保持される。
【００３２】
上述したように、ラッチ１１Ａに読み込まれたフューズ１００１の状態は、記憶ノードのキャパシタＣに保持される。この記憶ノードのキャパシタＣは、インバータＩＶ１のゲート容量や配線容量、ＰチャネルＭＯＳＦＥＴＴＰ１、ＴＰ２、ＮチャネルＭＯＳＦＥＴＴＮ１、ＴＮ２それぞれのソース−ドレイン間容量などで形成される。
【００３３】
通常、フューズのデータを読み込むラッチは、電源投入直後しか使用されないため、チップ面積効率などを考慮して、小さなサイズのトランジスタで形成される。本実施例のラッチ１１Ａも、小さなサイズのトランジスタで形成されている。そのため、記憶ノードのキャパシタＣの容量も小さなものとなる、したがって、ラッチ１１Ａの記憶ノードのキャパシタＣはα線入射による電荷量変動の影響を受けやすく、時間の経過とともにソフトエラーの発生確率が高くなる。
【００３４】
そこで、図１に示すように、ラッチ１１Ａで構成されるｎビットラッチ１１のデータは、チップ内の通常サイズのトランジスタで構成されるｎビットレジスタ１２へ転送される。このとき、ｎビットラッチ１１へのフューズデータの読み込み終了直後にｎビットレジスタ１２へロード信号を入力し、ｎビットレジスタ１２への書き込みを行なう。これにより、ソフトエラー発生前のデータをｎビットレジスタ１２に保持することができる。
【００３５】
そのまま、時間が経過し、ｎビットラッチ１１にソフトエラーが発生すると、ｎビットラッチ１１に保持されているデータとｎビットレジスタ１２のデータに不一致が生じる。
【００３６】
そこで、比較器１３により、ｎビットラッチ１１の出力Ｑ１とｎビットレジスタ１２の出力Ｑ２の値をビットごとに比較する。ただし、ラッチ信号およびロード信号が入力されている期間は比較動作の対象外とする必要があるため、モニタ信号を入力して、比較動作を行なう期間を指定する。例えば、モニタ信号に‘１’が入力されたときに比較器１３が比較動作を行うようにする。
【００３７】
α線の入射量が多い場合、ｎビットラッチ１１の多くのビットでソフトエラーが発生するものと考えられる。
【００３８】
そこで、カウンタ１４により、比較器１３の比較により不一致の発生したビットの数を計数する。このカウンタ１４にもモニタ信号を入力し、モニタ信号に‘１’が入力されたときに計数動作を行なうようにする。その後、モニタ信号が‘０’に変化したときに、カウント値をクリアする。
【００３９】
モニタ信号に‘０’が入力されている期間に、再びプリセット信号を入力し、さらにラッチ信号を入力して、再度フューズデータのｎビットラッチ１１への読み込みを行なうと、ソフトエラーが発生した後でも、ｎビットラッチ１１のデータを元のデータに戻すことができる。これにより、新たなソフトエラーの発生を検出できるようになる。
【００４０】
図４は、ソフトエラー検出回路１へ入力される信号の相互の関係を示す波形図である。
【００４１】
まず、プリセット信号‘０’を入力する。これにより、ｎビットラッチ１１の記憶ノードに‘１’がプリセットされる。なお、このときモニタ信号は‘０’にしておく。
【００４２】
その後、プリセット信号を‘１’にした後、ラッチ信号を入力する。これにより、フューズ群１０００のｎ個のフューズ１００１のデータがｎビットラッチ１１に読み込まれる。
【００４３】
その後、ロード信号を入力する。これにより、ｎビットラッチ１１のデータがｎビットレジスタ１２へ転送される。
【００４４】
転送が終了すると、ソフトエラー検知対象期間となる。このソフトエラー検知対象期間に発生したソフトエラーの数が計数される。そのために、ロード信号の入力から一定時間経過後、モニタ信号を‘１’にする。モニタ信号が‘１’の間に、比較器１３によるｎビットラッチ１１の出力Ｑ１とｎビットレジスタ１２の出力Ｑ２の値のビットごとの比較およびカウンタ１４による不一致発生ビット数の計数が行なわれ、ソフトエラーの発生数が計数される。
【００４５】
ソフトエラー発生数の計数後、モニタ信号を‘０’にし、プリセット信号‘０’を入力することにより、ｎビットラッチ１１の記憶ノードを再度‘１’にプリセットする。その後、ラッチ信号を入力すると、ｎビットラッチ１１のデータは元のデータに戻る。
【００４６】
あるいは、ソフトエラーの発生がなくても一定期間ごとにモニタ信号およびプリセット信号を‘０’にし、その後ラッチ信号を入力することにより、ｎビットラッチ１１にフューズ群１０００のデータを定期的に書き直すようにしてもよい。
【００４７】
図５は、カウンタ１４のカウント値とアラートレベルとの関係を示す図である。
【００４８】
カウンタ１４のカウント値が大きいほど、ｎビットラッチ１１においてソフトエラーの発生したラッチが多いことを意味し、それだけα線の入射量が多いことを意味する。そこで、カウンタ１４のカウント値が一定値を超えるごとにアラートレベルを強くするようにする。
【００４９】
アラート信号生成部１５は、カウンタ１４のカウント値が各アラートレベルの境界を超えるごとに、どのアラートレベルを超えたかがわかるようなアラート信号を出力する。
【００５０】
例えば、アラートレベルを弱、中、強の３段階に分けたとき、カウンタ１４のカウント値がそれぞれのレベルの設定値を超えるごとに、アラート信号生成部１５は、順次、アラート弱信号、アラート中信号、アラート強信号を出力する。
【００５１】
このようなアラート信号の利用法の一例として、半導体集積回路チップに内蔵されるＤＲＡＭのリフレッシュレートの制御に利用することが挙げられる。例えば、アラート中信号が出力されるほどアラートレベルが上がったときはリフレッシュレートを通常より上げ、その後アラートレベルが下がったことを示すアラート弱信号が出力されたときはリフレッシュレートを通常に戻すようにリフレッシュレートを制御する。これにより、ＤＲＡＭに発生するソフトエラーを一定のレベル以下に抑えることができる。
【００５２】
また、アラート強信号が出力されたときは、半導体集積回路チップを強制的にシャットダウンさせるようにする。これにより、半導体集積回路チップに致命的な誤動作が発生することを防ぐことができる。
【００５３】
なお、比較器１４で不一致が検出された場合、カウンタ１４を用いずに、比較器１４の出力をアラート信号生成部１５で受け、アラート信号を出力するようにしてもよい。この場合、アラートレベルの異なるアラート信号は出せないが、比較器１４で不一致が検出されたら、ＤＲＡＭのリフレッシュレートを変化させたり、半導体集積回路チップを強制的にシャットダウンさせたりするような処理を行うことはできる。
【００５４】
このような本実施例によれば、回路動作中に発生するソフトエラーを常に検出することができる。また、α線の入射量に応じたアラートレベルのアラート信号を出力することができる。
【実施例２】
【００５５】
図６は、本発明の実施例２に係るソフトエラー検出回路の構成の例を示すブロック図である。
【００５６】
本実施例のソフトエラー検出回路２は、入射するα線の強度に応じてアラートレベルが段階的に異なるアラート信号を出力するソフトエラー検出回路である。
【００５７】
一般的にメモリ素子の記憶ノードのキャパシタの容量が大きいほどα線の強度が高くてもソフトエラーが発生しにくいといわれている。このことは、記憶ノードのキャパシタの容量を段階的に大きくした複数のメモリ素子が、α線の強度を検出するセンサとなることを示している。
【００５８】
そこで、本実施例のソフトエラー検出回路２では、フューズ群１０００のｎ個のフューズ１００１のデータを読み込むｎビットラッチをｋ個のｍビットラッチ２１１〜２１ｋに分割し、記憶ノードのキャパシタの容量をｍビットラッチ２１１からｍビットラッチ２１ｋに向かって段階的に大きくし、ｍビットラッチごとにｋ段階の容量を有するようにする。これにより、ｍビットラッチ２１１〜２１ｋは、α線の強度をｋ段階で検出するセンサとなる。なお、記憶ノードのキャパシタの容量をｍビットずつ同じにするのは、ソフトエラーの検出精度を高めるためである。
【００５９】
図６に示す本実施例のソフトエラー検出回路２は、プリセット信号でプリセットされ、ラッチ信号が入力されたときに、フューズ群１０００のｎ個のフューズ１００１のデータをｍビットずつ読み込むｋ個のｍビットラッチ２１１、２１２、・・・、２１ｋと、ロード信号が入力されたときに、ｍビットラッチ２１１、２１２、・・・、２１ｋから転送されたｎビットのデータを書き込むｎビットレジスタ２２と、ソフトエラー検出モードであることを示すモニタ信号が入力されたときに、ｍビットラッチ２１１、２１２、・・・、２１ｋに保持されたｍビットずつのデータＱ２１１、Ｑ２１２、・・・、Ｑ２１ｋとｎビットレジスタ２２に保持されたｎビットのデータをｍビットずつに分割したＱ２２１、Ｑ２２２、・・・、Ｑ２２ｋをｍビット単位でビットごとに比較するｋ個の比較器２３１、２３２、・・・、２３ｋと、モニタ信号が入力されたときに、比較器２３１、２３２、・・・、２３ｋのそれぞれで不一致が検出されたビットの数を計数するｋ個のカウンタ２４１、２４２、・・・、２４ｋと、カウンタ２４１、２４２、・・・、２４ｋの計数値に応じてアラートレベルの異なるアラート信号を出力するアラート信号生成部２５とを有する。
【００６０】
図７に、ｍビットラッチ２１ｉ（ｉ=１〜ｋ）を構成するラッチ２１ｉＡの回路構成を示す。ラッチ２１ｉＡの回路構成は、図２に示した実施例１のラッチ１１Ａの回路構成と同じである。異なるのは、それぞれの記憶ノードのキャパシタの容量の大きさである。
【００６１】
ｍビットラッチ２１１を構成するラッチ２１１Ａの記憶ノードのキャパシタＣ１の容量値をＣ１、ｍビットラッチ２１２を構成するラッチ２１２Ａの記憶ノードのキャパシタＣ２の容量値をＣ２、ｍビットラッチ２１ｋを構成するラッチ２１ｋＡの記憶ノードのキャパシタＣｋの容量値をＣｋとすると、各容量値の間には、Ｃ１＜Ｃ２＜・・・＜Ｃｋの関係がある。
【００６２】
したがって、ラッチ２１１Ａのみでしかソフトエラーが発生しないときはα線の強度が低く、ラッチ２１ｋＡにおいてもソフトエラーが発生するような場合はα線の強度がかなり高いということになる。
【００６３】
そこで、図６に示す比較器２３１とカウンタ２４１の組み合わせ、比較器２３２とカウンタ２４２の組み合わせ、・・・、比較器２３ｋとカウンタ２４ｋの組み合わせで、ｍビットラッチ２１１、２１２、・・・、２１ｋのそれぞれでソフトエラーが発生しているビット数を計数する。
【００６４】
アラート信号生成部２５は、カウンタ２４１、２４２、・・・、２４ｋのカウント値にもとづいて、入射するα線の強度に応じたアラートレベル、例えば、弱、中、強の３段階のアラートレベルに対応した、アラート弱信号、アラート中信号、アラート強信号を出力する。
【００６５】
このような本実施例によれば、入射したα線の強度に応じたアラートレベルのアラート信号を出力することができる。
【実施例３】
【００６６】
図８は、本発明の実施例３に係るソフトエラー検出回路の構成の例を示すブロック図である。
【００６７】
本実施例のソフトエラー検出回路１Ａは、図１に示した実施例１のソフトエラー検出回路１にタイミング制御部３００を追加したものである。そこで、図８において、図１と同じブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００６８】
タイミング制御部３００は、プリセット信号、ラッチ信号、ロード信号、モニタ信号を出力する回路であり、その出力タイミングが、入力信号の検出感度調整信号により変えられる回路である。
【００６９】
半導体集積回路チップは、その使用される環境によりα線の入射頻度が異なる。α線の入射頻度が低い場合は、ソフトエラー検出感度が低くてもよい。しかし、α線の入射頻度が高い場合は、ソフトエラー検出感度を高める必要がある。
【００７０】
そこで、本実施例のソフトエラー検出回路１Ａでは、検出感度調整信号によりソフトエラー検出感度を調整する。ソフトエラー検出感度を高くしたいときは、タイミング制御部３００から出力されるプリセット信号、ラッチ信号、モニタ信号の出力間隔を短くする。これにより、ソフトエラーの発生をきめ細かく検出することができる。
【００７１】
例えば、半導体集積回路チップに内蔵されるＤＲＡＭのリフレッシュレートよりもプリセット信号、ラッチ信号、モニタ信号の出力間隔を短く設定し、アラート信号生成部１５から出力されるアラート信号のレベルによりＤＲＡＭのリフレッシュレートを制御するようにすれば、ソフトエラーによるＤＲＡＭの誤動作を防止することができる。
【００７２】
図９に、検出感度調整信号の調整により、タイミング制御部３００から出力されるプリセット信号、ラッチ信号、モニタ信号の出力間隔が変化する様子を示す。
【００７３】
図９（ａ）を、ソフトエラー検出感度が低くてもよい場合のプリセット信号、ラッチ信号、ロード信号、モニタ信号の出力波形とする。
【００７４】
これに対して、図９（ｂ）は、ソフトエラー検出感度を高くしたい場合のプリセット信号、ラッチ信号、ロード信号、モニタ信号の出力波形である。図９（ａ）に比べて、プリセット信号、ラッチ信号、モニタ信号の出力間隔が短くなっている。これにより、α線の入射頻度が高くてソフトエラーの発生頻度が高い場合にも、ソフトエラーの発生を十分に検出することができる。
【００７５】
このような本実施例によれば、ソフトエラーを検出する感度を任意に調整することができる。
【００７６】
なお、本実施例のタイミング調整部３００を図６に示した実施例２のソフトエラー検出回路２に追加することも可能である。その場合、本実施例と同様、検出感度調整信号の調整により、実施例２のソフトエラー検出回路２のソフトエラー検出感度を任意に調整することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係るソフトエラー検出回路の構成の例を示すブロック図。
【図２】本発明の実施例１に係るソフトエラー検出回路で使用するラッチの構成の例を示す回路図。
【図３】図２に示すラッチの動作の例を示す波形図。
【図４】本発明の実施例１に係るソフトエラー検出回路へ入力される信号相互の関係を示す波形図。
【図５】図１に示すカウンタとアラートレベルとの関係を説明するための図。
【図６】本発明の実施例２に係るソフトエラー検出回路の構成の例を示すブロック図。
【図７】本発明の実施例２に係るソフトエラー検出回路で使用するラッチの構成の例を示す回路図。
【図８】本発明の実施例３に係るソフトエラー検出回路の構成の例を示すブロック図。
【図９】本発明の実施例３に係るソフトエラー検出回路へ入力される信号相互の関係を示す波形図。
【符号の説明】
【００７８】
１、１Ａ、２  ソフトエラー検出回路
１１  ｎビットラッチ、
２１１〜２１ｋ  ｍビットラッチ
１２、２２  ｎビットレジスタ
１３、２３１〜２３ｋ  比較器
１４、２４１〜２４ｋ  カウンタ
１５、２５  アラート信号生成部
３００  タイミング制御部
ＴＰ１、ＴＰ２  ＰチャネルＭＯＳＦＥＴ
ＴＮ１、ＴＮ２、ＴＮ３  ＮチャネルＭＯＳＦＥＴ
ＩＶ１、ＩＶ２  インバータ
ＮＤ  記憶ノード
Ｃ、Ｃｉ  記憶ノードのキャパシタ
【図１】
2007052596.tif 000003
【図２】
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【図３】
2007052596.tif 000005
【図４】
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【図５】
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【図６】
2007052596.tif 000008
【図７】
2007052596.tif 000009
【図８】
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【図９】
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