(57)【要約】【課題】特殊な駆動制御装置を用いることなく、シフトレジスタ回路の誤動作を防止し動作信頼性を向上させる。【解決手段】単位シフトレジスタ回路ＳＲは、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１と間に接続するトランジスタＱ２を備える。クロック端子ＣＫとトランジスタＱ２のゲートとの間には、ＭＯＳ容量素子として機能するトランジスタＱ８が設けられる。即ち、トランジスタＱ２のゲートにはトランジスタＱ８のゲートが接続し、クロック端子ＣＫにはトランジスタＱ８のソース・ドレインが接続する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、
第１電源端子の電位を前記出力端子に供給する第２トランジスタとを備えるシフトレジスタ回路において、
前記第１トランジスタの制御電極が接続するノードを第１ノードとし、
前記第２トランジスタの制御電極が接続するノードを第２ノードとし、
前記第２ノードと所定の第２クロック端子との間に接続した第１容量素子を備える
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記第１クロック端子と前記第２クロック端子とが、同一の端子により構成されている
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記第１容量素子は、
第３トランジスタにより構成されたＭＯＳ（Metal-Oxide Semiconductor）容量素子である
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
前記第３トランジスタは、
前記第２クロック端子に接続した制御電極と、
前記第２ノードに接続した主電極とを備えている
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項４記載のシフトレジスタ回路であって、
前記第２ノードと所定の第２電源端子と間に接続し、ダイオード接続された第４トランジスタと、
前記第２ノードと前記第１電源端子との間に接続し、前記第１ノードに接続した制御電極を有する第５トランジスタとをさらに備え、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第３トランジスタのしきい値電圧と前記第４トランジスタのしきい値電圧との和以上である
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第２クロック端子に入力される第２クロック信号のＨ（High）レベルの電位よりも小さい
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記第２ノードと所定の第２電源端子と間に接続し、ダイオード接続された第４トランジスタと、
前記第２ノードと前記第１電源端子との間に接続し、前記第１ノードに接続した制御電極を有する第５トランジスタとをさらに備え、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第２クロック端子に入力される第２クロック信号のＨ（High）レベルの電位よりも小さい
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記第１ノードに前記第１電源端子の電位を供給し、前記第２ノードに接続した制御電極を有する第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項１から請求項８のいずれか記載のシフトレジスタ回路であって、
前記第１ノードと前記出力端子との間に接続する第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項１から請求項９のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
【請求項１１】
請求項１０記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
【請求項１２】
第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、
第１電源端子の電位を前記第１トランジスタの制御電極に供給する第２トランジスタとを備えるシフトレジスタ回路において、
前記第１トランジスタの制御電極が接続するノードを第１ノードとし、
前記第２トランジスタの制御電極が接続するノードを第２ノードとし、
前記第２ノードと所定の第２クロック端子との間に接続した第１容量素子を備える
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２記載のシフトレジスタ回路であって、
前記第１クロック端子と前記第２クロック端子とが、同一の端子により構成されている
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１２または請求項１３記載のシフトレジスタ回路であって、
前記第１容量素子は、
第３トランジスタにより構成されたＭＯＳ（Metal-Oxide Semiconductor）容量素子である
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１４記載のシフトレジスタ回路であって、
前記第３トランジスタは、
前記第２クロック端子に接続した制御電極と、
前記第２ノードに接続した主電極とを備えている
ことを特徴とするシフトレジスタ回路。
【請求項１６】
請求項１５記載のシフトレジスタ回路であって、
前記第２ノードと所定の第２電源端子と間に接続し、ダイオード接続された第４トランジスタと、
前記第２ノードと前記第１電源端子との間に接続し、前記第１ノードに接続した制御電極を有する第５トランジスタとをさらに備え、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第３トランジスタのしきい値電圧と前記第４トランジスタのしきい値電圧との和以上である
ことを特徴とするシフトレジスタ回路。
【請求項１７】
請求項１６記載のシフトレジスタ回路であって、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第２クロック端子に入力される第２クロック信号のＨ（High）レベルの電位よりも小さい
ことを特徴とするシフトレジスタ回路。
【請求項１８】
請求項１２または請求項１３記載のシフトレジスタ回路であって、
前記第２ノードと所定の第２電源端子と間に接続し、ダイオード接続された第４トランジスタと、
前記第２ノードと前記第１電源端子との間に接続し、前記第１ノードに接続した制御電極を有する第５トランジスタとをさらに備え、
前記第１電源端子を基準にしたとき、前記第２電源端子に印加される電位は、
前記第２クロック端子に入力される第２クロック信号のＨ（High）レベルの電位よりも小さい
ことを特徴とするシフトレジスタ回路。
【請求項１９】
請求項１２から請求項１８のいずれか記載のシフトレジスタ回路であって、
前記出力端子に前記第１電源端子の電位を供給し、前記第１クロック信号とは逆相の第３クロック信号が入力される制御電極を有する第６トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２０】
請求項１２から請求項１８のいずれか記載のシフトレジスタ回路であって、
前記出力端子に接続した一の主電極、前記第１クロック信号が供給される他の主電極、および前記第１クロック信号とは逆相の第３クロック信号が入力される制御電極を有する第７トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２１】
請求項１２から請求項２０のいずれか記載のシフトレジスタ回路であって、
前記第１ノードと前記出力端子との間に接続する第２容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２２】
請求項１２から請求項２１のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
【請求項２３】
請求項２２記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１，２）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ回路」と称する。
【０００５】
【特許文献１】特開２００４−２４６３５８号公報
【特許文献２】特開２００１−３５０４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的なシフトレジスタ回路は、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続するプルアップトランジスタ（プルアップＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続するプルダウントランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。
【０００７】
そのようなシフトレジスタ回路では、所定の入力信号（前段の出力信号ＧＯＵＴ［Ｎ−１］）に応じてプルアップトランジスタがオン、プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって、出力信号が出力される。逆に、上記の入力信号が入力されない期間は、プルアップトランジスタがオフ、プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。
【０００８】
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００９】
その反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、プルダウントランジスタのゲートが約１フレーム期間（約１６ｍｓ）、直流的に正バイアスされる動作が行われるため、その間プルダウントランジスタの駆動能力が低下する。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれをプルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じる。
【００１０】
上記の特許文献１の単位シフトレジスタ回路では、プルダウントランジスタがオンになる期間に、そのゲート・ソース間電圧を一定周期でスイングさせている。それにより、プルダウントランジスタのゲートが直流的にバイアスされなくなるため、上記の誤動作が解消される。特許文献１ではその動作を実現するために、プルダウントランジスタのゲートを充電する電源の出力電圧を一定周期でスイングさせている。
【００１１】
しかし、従来から用いられている汎用的なゲート線駆動回路の制御装置（以下「駆動制御装置」）は、一定周期でスイングする電源出力を有するものではない。そのため、特許文献１の技術を実施するためには、特殊仕様の駆動制御装置が必要になり、それによるコストの上昇が懸念される。また、電源電圧がスイングすることによって、電源配線の寄生容量に交流電流が流れ、消費電力が増大することも問題となる。
【００１２】
本発明は上記の課題を解決するためのものであり、特殊な駆動制御装置を用いることなく、シフトレジスタ回路の誤動作を防止して動作信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の局面に係るシフトレジスタ回路は、第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、第１電源端子の電位を前記出力端子に供給する第２トランジスタとを備えるシフトレジスタ回路において、前記第１トランジスタの制御電極が接続するノードを第１ノードとし、前記第２トランジスタの制御電極が接続するノードを第２ノードとし、前記第２ノードと所定の第２クロック端子との間に接続した第１容量素子を備えるものである。
【００１４】
本発明の第２の局面に係るシフトレジスタ回路は、第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、第１電源端子の電位を前記第１トランジスタの制御電極に供給する第２トランジスタとを備えるシフトレジスタ回路において、前記第１トランジスタの制御電極が接続するノードを第１ノードとし、前記第２トランジスタの制御電極が接続するノードを第２ノードとし、前記第２ノードと所定の第２クロック端子との間に接続した第１容量素子を備えるものである。
【発明の効果】
【００１５】
本発明によれば、第２トランジスタのゲート電位は、第２クロック端子に入力される第２クロック信号の周期で昇圧されるので、交流的に変化する。よって、第２トランジスタのしきい値電圧のシフトは、当該しきい値電圧が第２トランジスタのゲート電位の最大レベルよりも小さい値で飽和する。従って、第２トランジスタのしきい値電圧のシフトが進行してもそれらを確実にオンさせることができ、当該シフトレジスタ回路の駆動能力を保持することができる。また、第２クロック端子に入力するクロック信号としては、従来のシフトレジスタ回路で使用されていたクロック信号を利用すればよいので、従来の汎用的な駆動制御装置を用いて動作させることができる。つまり、特殊仕様の駆動制御装置は不要であり、コストの上昇も抑制される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１７】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００１８】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００１９】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００２０】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２１】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２２】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２３】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２４】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００２５】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００２６】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００２７】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００２８】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００２９】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３０】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。
【００３１】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３２】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３３】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタ回路ＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・で構成されるシフトレジスタから成っている。（以下、単位シフトレジスタ回路ＳＲ1，ＳＲ2・・・を「単位シフトレジスタ回路ＳＲ」と総称する）。単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００３４】
また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものである。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。
【００３５】
それぞれの単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子ＣＫおよびリセット端子ＲＳＴには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか供給される。単位シフトレジスタ回路ＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。
【００３６】
第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスが入力される。第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮにはその前段の出力信号が入力される。即ち、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続されている。
【００３７】
この構成のゲート線駆動回路３０においては、各単位シフトレジスタ回路ＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタ回路ＳＲへと伝達する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００３８】
ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタ回路ＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタ回路ＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。
【００３９】
図３の如く、従来の単位シフトレジスタ回路ＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１、高電位側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子ｓ２および第３電源端子ｓ３を有している。高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。例えば高電位側電源電位ＶＤＤ１，ＶＤＤ２を共に同一レベルとする場合には、第１電源端子ｓ１と第２電源端子ｓ２とを両者を同一の端子で構成してもよい。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤ１、ＶＤＤ２は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００４０】
単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２とにより構成されている。以下、単位シフトレジスタ回路ＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートノードをノードＮ２（第２ノード）と定義する。
【００４１】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。またノードＮ１と第２電源端子ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ１と第１電源端子ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続する。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ５のゲートはノードＮ２に接続する。
【００４２】
ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。
【００４３】
図３の単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタ回路ＳＲnの動作を代表的に説明する。
【００４４】
簡単のため、当該単位シフトレジスタ回路ＳＲnのクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ1，ＳＲ4などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲnの出力信号をＧn、その前段（第ｎ−１段）の単位シフトレジスタ回路ＳＲの出力信号をＧn-1と定義する。また単位シフトレジスタ回路ＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【００４５】
まず初期状態として、ノードＮ１がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ）であるとする（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇn）は、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタ回路ＳＲnが接続するゲート線ＧＬnは非選択状態にある。
【００４６】
その状態から、前段の単位シフトレジスタ回路ＳＲn-1の出力信号Ｇn-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲnの入力端子ＩＮに入力されトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。
【００４７】
それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その後、前段の出力信号Ｇn-1はＬレベルに戻り、トランジスタＱ３はオフするが、ノードＮ１はフローティング状態になるのでこのセット状態は維持される。
【００４８】
セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるため、次いでクロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルは特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持されるので、出力信号Ｇnのレベルはクロック端子ＣＫのレベルに追随して素早く変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルにまで上昇する。よって、クロック信号ＣＬＫ１がＨレベルの期間だけ、出力信号ＧnがＨレベルになり、ゲート線ＧＬnを活性化して選択状態にする。そして、クロック信号ＣＬＫ１がＬレベルに戻ると、それに追随して出力信号Ｇnも素早くＬレベルになり、ゲート線ＧＬnは放電され非選択状態に戻る。
【００４９】
その後、リセット端子ＲＳＴのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルになり、それに伴ってトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る（このためノードＮ２は「リセットノード」と称されることもある）。
【００５０】
以上の動作をまとめると、単位シフトレジスタ回路ＳＲは、入力端子ＩＮに信号（スタートパルスまたは前段の出力信号Ｇn-1）が入力されない間はリセット状態にあり、トランジスタＱ１がオフ、トランジスタＱ２がオンに保たれるため、出力端子ＯＵＴ（ゲート線ＧＬn）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタ回路ＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、クロック端子ＣＫの信号（クロック信号ＣＬＫ１）がＨレベルになる期間、出力端子ＯＵＴ（出力信号Ｇｎ）がＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（クロック信号ＣＬＫ３）が入力されると、元のリセット状態に戻る。
【００５１】
このように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ1の入力端子ＩＮに入力された入力信号（スタートパルス）は、図４に示すタイミング図のように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ2，ＳＲ3・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・を順に駆動することができる。
【００５２】
上の例では、複数の単位シフトレジスタ回路ＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。
【００５３】
この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。即ち、各単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、スタートパルスが入力信号として入力される。
【００５４】
この場合におけるクロック発生器３１は、互いに逆相の２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタ回路ＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタ回路ＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタ回路ＳＲのリセット端子ＲＳＴには、その後段（この例では次段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続される。
【００５５】
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタ回路ＳＲの動作を説明する。ここでも、第ｎ段目の単位シフトレジスタ回路ＳＲnの動作を代表的に説明する。簡単のため、当該単位シフトレジスタ回路ＳＲnのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタ回路ＳＲ1，ＳＲ3などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲnの出力信号をＧn、その前段（第ｎ−１段目）の単位シフトレジスタ回路ＳＲn-1および次段（第ｎ＋１段目）の単位シフトレジスタ回路ＳＲn+1の出力信号をそれぞれＧn-1およびＧn+1と定義する。
【００５６】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。
【００５７】
その状態から、前段の出力信号Ｇn-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲnの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。
【００５８】
そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧だけ昇圧される。従って、出力信号Ｇnのレベルはクロック端子ＣＫのレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号ＧnもＨレベルになってゲート線ＧＬnが活性化される（選択状態になる）。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号ＧnもＬレベルに戻り、ゲート線ＧＬnは非選択状態に戻る。
【００５９】
出力信号Ｇnが単位シフトレジスタ回路ＳＲn+1に伝達された後、次段の出力信号Ｇn+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタ回路ＳＲnはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。
【００６０】
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタ回路ＳＲの動作は、リセット端子ＲＳＴに入力される信号が前段の出力信号Ｇn-1であることを除けば図２のように構成した場合とほぼ同じである。
【００６１】
以上の動作を、図５のように縦続接続された単位シフトレジスタ回路ＳＲ1，ＳＲ2，・・・が順に行う。それによって、第１段目の単位シフトレジスタ回路ＳＲ1の入力端子ＩＮに入力された入力信号（スタートパルス）が、クロック信号ＣＬＫ，／ＣＬＫに同期してシフトされながら、単位シフトレジスタ回路ＳＲ2，ＳＲ3，・・・と順番に伝達される。その結果、ゲート線駆動回路３０は図６に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ1，ＧＬ2，ＧＬ3，・・・を順に駆動することができる。
【００６２】
但し、図５の構成では、各単位シフトレジスタ回路ＳＲは、リセット端子ＲＳＴに次段の単位シフトレジスタ回路ＳＲの出力信号Ｇn+1が入力されるので、次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタ回路ＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路ＳＲのノードＮ２と第３電源端子ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００６３】
ここで、先に述べた従来の単位シフトレジスタ回路ＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタ回路ＳＲを構成する各トランジスタはａ−Ｓｉ ＴＦＴであるとする。
【００６４】
図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタ回路ＳＲ1のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスあるいは前段の出力信号Ｇn-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐにリセット端子ＲＳＴの信号（次段の出力信号Ｇn+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまりトランジスタＱ２およびトランジスタＱ５のゲートは、約１フレーム期間継続的（直流的）に正バイアスされる。よって単位シフトレジスタ回路ＳＲがａ−Ｓｉ ＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。
【００６５】
リセット状態におけるトランジスタＱ５の駆動能力が低下すると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因してノードＮ１に生じたノイズ等による電荷を素早く放電することができず、ノードＮ１のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタＱ１の抵抗値が下がり、クロック信号ＣＬＫがＨレベルになったときに不要に出力端子ＯＵＴに電荷が供給されるようになる。さらにこのときトランジスタＱ２の駆動能力が低下していると、ノイズにより生じた出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇してしまう。つまり、非選択状態にあるべきゲート線が選択状態になってしまうという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。
【００６６】
先に述べたように、特許文献１の駆動方法を用いればこの問題を回避することが可能であるが、そのためには特殊仕様の駆動制御装置を用いる必要がある。以下、特殊仕様の駆動制御装置を用いることなく上記の問題を解決可能であることを特徴とする、本発明に係るシフトレジスタ回路について説明する。
【００６７】
図７は、実施の形態１に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２とにより構成されている。また、トランジスタＱ１のゲート（制御電極）とソースとの間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。ノードＮ１と第２電源端子ｓ２との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続しており、ノードＮ１と第１電源端子ｓ１との間には、ゲートがリセット端子ＲＳＴに接続するトランジスタＱ４と、ゲートがトランジスタＱ２のゲート（ノードＮ２）に接続したトランジスタＱ５とが接続している。また、トランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータ（プルダウン駆動回路）を備えている。以上の構成は図３に示した従来の単位シフトレジスタ回路ＳＲと同様である。
【００６８】
本実施の形態に係る単位シフトレジスタ回路ＳＲは、以上の構成に加え、ゲートがノードＮ２に接続し、ソースおよびドレイン（即ち２つの主電極）が共にクロック端子ＣＫに接続したトランジスタＱ８を有している。
【００６９】
ＴＦＴを含む電界効果トランジスタは、半導体基板上のゲート電極にしきい値電圧以上の電圧が印加されたとき、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下のチャネル領域に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量を有することとなる。即ち、半導体基板内のチャネルとゲート電極とを両電極とし、その間のゲート絶縁膜を誘電体層とする容量素子としても機能することができる。このような容量素子は「ＭＯＳ（Metal-Oxide Semiconductor）容量素子」と呼ばれる。
【００７０】
つまり図７のトランジスタＱ８は、ノードＮ２とクロック端子ＣＫとの間に接続したＭＯＳ容量素子を構成している。但しこのトランジスタＱ８は、ノードＮ２がＨレベルのときはチャネル領域にチャネルが形成されるため通常の容量素子と同様に機能するが、ノードＮ２がＬレベルのときにはチャネルは形成されず、容量素子としては機能しない。
【００７１】
以下、図７に示した本実施の形態に係る単位シフトレジスタ回路ＳＲの動作を説明する。図７の単位シフトレジスタ回路ＳＲも、上に示した図２および図５のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図５のように接続してゲート線駆動回路３０を構成している場合の動作を示す。
【００７２】
なお、ここでも第ｎ段目の単位シフトレジスタ回路ＳＲnの動作を代表的に説明し、当該単位シフトレジスタ回路ＳＲnのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとして説明を行う。また当該単位シフトレジスタ回路ＳＲnの出力信号をＧn、その前段（第ｎ−１段目）の単位シフトレジスタ回路ＳＲn-1および次段（第ｎ＋１段目）の単位シフトレジスタ回路ＳＲn+1の出力信号をそれぞれＧn-1およびＧn+1とする。
【００７３】
また説明の簡単のため、クロック信号ＣＬＫ，／ＣＬＫのＨレベルは全て等しいものと仮定し、そのレベルをＶＤＤと表すことにする。さらにこのレベルＶＤＤは高電位側電源電位ＶＤＤ１のレベルと等しいものとする（即ち、ＶＤＤ＝ＶＤＤ１）。また単位シフトレジスタ回路ＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【００７４】
図８は、当該単位シフトレジスタ回路ＳＲnの動作を示すタイミング図である。実際の各信号は所定の時定数をもってレベルが遷移するが、説明の簡単のため以下では時定数は０として説明する。
【００７５】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。このときトランジスタＱ１はオフ、トランジスタＱ２がオンであるので、ゲート線ＧＬnは低インピーダンスのＬレベルである。
【００７６】
その状態から、時刻ｔ１で入力端子ＩＮに入力される前段の出力信号Ｇn-1がＨレベルになるとトランジスタＱ３がオンしてノードＮ１がＨレベルになる。応じてトランジスタＱ７がオンしてノードＮ２のレベルがＬレベルになり、トランジスタＱ２，Ｑ５がオフになる。その結果、単位シフトレジスタ回路ＳＲnはノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）、ノードＮ２（ＶＳＳ）がＬレベルのセット状態になり、トランジスタＱ１がオン、トランジスタＱ２がオフとなる。時刻ｔ２で前段の出力信号Ｇn-1はＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態になり、またトランジスタＱ５，Ｑ７がフリップフロップの働きをするので、このリセット状態は維持される。
【００７７】
そして時刻ｔ３でクロック端子ＣＫに入力されるクロック信号ＣＬＫがＨレベルになると、それに追随して出力端子ＯＵＴ（出力信号Ｇｎ）のレベルがＨレベルになる。その結果、出力端子ＯＵＴに接続するゲート線ＧＬnが活性化される（選択状態になる）。またこのとき、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量による結合により、ノードＮ１のレベルは特定の電圧（図８に示すΔＶ１）だけ昇圧される。
【００７８】
この昇圧量ΔＶ１は、容量素子Ｃ１、トランジスタＱ１のゲート・チャネル間容量、およびノードＮ１に付随する寄生容量それぞれの値によって決まる。容量素子Ｃ１の容量値とトランジスタＱ１のゲート・チャネル間の容量値の和を、ノードＮ１に付随する寄生容量よりも充分大きくすることにより、昇圧量ΔＶ１はクロック信号ＣＬＫの振幅とほぼ等しくなる。その場合、トランジスタＱ１のソース・ゲート間電圧が高く保たれるので、当該トランジスタＱ１は非飽和動作を行う。よって、出力端子ＯＵＴ（出力信号Ｇｎ）のレベルは、トランジスタＱ１のしきい値電圧の損失なくＶＤＤにまで上昇する。
【００７９】
また時刻ｔ３には、ＭＯＳ容量素子であるトランジスタＱ８のソース・ドレインもＨレベルになる。しかしこのときノードＮ２はＬレベルであるため、トランジスタＱ８にはチャネルが形成されておらず容量素子として機能しない。従って、クロック端子ＣＫとノードＮ２とは結合せず、時刻ｔ３ではノードＮ２は昇圧されない。
【００８０】
その後時刻ｔ４でクロック信号ＣＬＫがＬレベルに戻ると、出力信号ＧnもＬレベルに戻り、ゲート線ＧＬnは非選択状態になる。このときノードＮ１も昇圧前のレベル（ＶＤＤ−Ｖｔｈ）に戻る。
【００８１】
その次にクロック信号／ＣＬＫがＨレベルなる時刻ｔ５で、次段の出力信号Ｇn+1がＨレベルになり、それがリセット端子ＲＳＴに入力される。よってトランジスタＱ４がオンし、ノードＮ１がＬレベル（ＶＳＳ）になり、応じてトランジスタＱ７がオフになるのでノードＮ２はＨレベル（ＶＤＤ２−Ｖｔｈ）になる。即ち、当該単位シフトレジスタ回路ＳＲnはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになるのでゲート線ＧＬnは低インピーダンスのＬレベルとなる。
【００８２】
続く時刻ｔ６で次段の出力信号Ｇn+1がＬレベルに戻るとトランジスタＱ４はオフするが、ノードＮ１はＬレベル、ノードＮ２はＨレベルになり、またトランジスタＱ５，Ｑ７がフリップフロップの働きをするので、単位シフトレジスタ回路ＳＲnのリセット状態は維持される。
【００８３】
ここまでの動作は上述した従来の単位シフトレジスタ回路ＳＲと同様である。従って、本実施の形態に係る単位シフトレジスタ回路ＳＲを用いて図５のように構成したゲート線駆動回路３０も、図６に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ1，ＧＬ2，ＧＬ3，・・・を順に駆動することができる。
【００８４】
但し、本実施の形態に係る単位シフトレジスタ回路ＳＲにおいては、続く時刻ｔ７以降に、次の如く動作する。
【００８５】
即ち、時刻ｔ７にてクロック信号ＣＬＫがＨになると、このときノードＮ２はＨレベル（ＶＤＤ２−Ｖｔｈ）であり、トランジスタＱ８にチャネルが形成されているので、当該トランジスタＱ８が通常の容量素子と同様に機能する。よってクロック信号ＣＬＫがＨレベルになると、ＭＯＳ容量素子としてのトランジスタＱ８を介する結合によりノードＮ２が所定の電圧（図８に示すΔＶ２）だけ昇圧される。
【００８６】
昇圧量ΔＶ２は、トランジスタＱ８のゲート・チャネル間容量およびノードＮ２に付随する寄生容量の値によって決まる。ノードＮ２の寄生容量はほぼトランジスタＱ２およびトランジスタＱ５のゲート・チャネル間容量の和であるので、昇圧量ΔＶ２は、
ΔＶ２≒（ＶＤＤ−ＶＳＳ）・ＣQ8／（ＣQ8＋ＣQ2＋ＣQ5）  ・・・（１）
となる。式（１）において、ＣQ2，ＣQ5，ＣQ8はそれぞれトランジスタＱ２，Ｑ５，Ｑ８のゲート・チャネル間容量である（本実施の形態では低電位側電源電位ＶＳＳを基準電位としており、ＶＳＳ＝０である）。式（１）から分かるように、トランジスタＱ８のゲート・チャネル間容量すなわちトランジスタＱ８から成るＭＯＳ容量素子の容量が充分大きければ、ΔＶ２はほぼクロック信号ＣＬＫの振幅（＝ＶＤＤ）に等しくなり、昇圧によるノードＮ２の最大レベルはほぼ２×ＶＤＤ−Ｖｔｈとなる。
【００８７】
その後時刻ｔ８でクロック信号ＣＬＫがＬレベルになると、ノードＮ２は昇圧前のレベル（ＶＤＤ−Ｖｔｈ）に戻る。それ以降は、単位シフトレジスタ回路ＳＲが次にセット状態になるまで、クロック信号ＣＬＫのレベルがＨレベルに成る度にノードＮ２が昇圧される。つまりクロック信号ＣＬＫのレベルの遷移に応じて上記の時刻ｔ７〜ｔ８の動作が繰り返され、ノードＮ２のレベルが遷移する。
【００８８】
このように、本実施の形態に係る単位シフトレジスタ回路ＳＲでは、時刻ｔ５以降のリセット状態にあってはトランジスタＱ８が容量素子として機能するため、ノードＮ２のレベルがクロック信号ＣＬＫに応じて昇圧される。つまり、トランジスタＱ２，Ｑ５がオンで維持されつつ、そのゲート電位がクロック信号ＣＬＫの周期で交流的に変化する。よって、トランジスタＱ２，Ｑ５のゲートのＨレベルがクロック信号ＣＬＫの周期でスイングし、トランジスタＱ２，Ｑ５のしきい値電圧のシフトは、当該しきい値電圧がノードＮ２の最大レベル（≒２×ＶＤＤ−Ｖｔｈ）よりも小さい値で飽和する。
【００８９】
従って、トランジスタＱ２，Ｑ５のしきい値電圧のシフトが進行してもそれらを確実にオンさせることができ、駆動能力を保持することができる。よって単位シフトレジスタ回路ＳＲのリセット状態にノイズ等に起因してノードＮ１に電荷が供給されても、それを充分に放電することができるので、上述の誤動作の問題を解決することができる。その結果、単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を有する表示装置における表示不具合を防止できる。
【００９０】
このように本実施の形態に係る単位シフトレジスタ回路ＳＲは、直流の電源電圧および２相（あるいは３相）のクロック信号に基づいて駆動することが可能なため、従来の汎用的な駆動制御装置を用いて動作させることができる。つまり、特殊仕様の駆動制御装置は不要であり、コストの上昇も抑制される。
【００９１】
なお、図７の回路においては、トランジスタＱ８のソースおよびドレイン（主電極）の両方をクロック端子ＣＫに接続した構成を示したが、いずれもＭＯＳ容量素子の同じ側の電極として機能しており、両者のうちいずれか一方のみがクロック端子ＣＫに接続させても同様に機能する。即ち、クロック端子ＣＫに、トランジスタＱ８のソース・ドレインの片方だけが接続するよう構成してもよく、上記と同様の効果を得ることができる。
【００９２】
＜実施の形態２＞
実施の形態１においては、トランジスタＱ１のドレインとＭＯＳ容量素子を構成するトランジスタＱ８のソース・ドレインとに共に同じクロック信号ＣＬＫが入力されるよう構成し、そのため両者を同一の端子（図７のクロック端子ＣＫ）に接続していた。しかし、その両者に互いに異なる位相のクロック信号を入力することも可能である。
【００９３】
図９は、実施の形態２に係る単位シフトレジスタ回路ＳＲの構成を示す図である。同図の如く、トランジスタＱ１のドレインが接続するクロック端子ＣＫに加え、専らトランジスタＱ８のソースドレインが接続するためのクロック端子ＣＫ１が別途設けられている。そのことを除いては図７の回路と同様の構成を有している。クロック端子ＣＫには、図５に示すように所定のクロック信号が入力される必要があるが、クロック端子ＣＫ１には、任意のクロック信号が入力されればよい（但し、クロック端子ＣＫ，ＣＫ１に共に同じクロック信号を入力した場合には、実質的に実施の形態１と同じになる）。なお図９においては、クロック端子ＣＫにクロック信号ＣＬＫが入力され、クロック端子ＣＫ１にはクロック信号／ＣＬＫが入力される例を示している。
【００９４】
図１０は、実施の形態２に係る単位シフトレジスタ回路の動作を示すタイミング図であり、図９の如く、クロック端子ＣＫ，ＣＫ１にそれぞれクロック信号ＣＬＫ，／ＣＬＫが入力される例を示している。図８と比較して分かるように、実施の形態１の場合とは、ノードＮ２が昇圧されるタイミングが異なるのみで、それ以外の動作は同様である。つまり実施の形態１では、ノードＮ２はクロック信号ＣＬＫに同期してノードＮ２が昇圧されていたが、本実施の形態ではそれとは逆相のクロック信号／ＣＬＫに同期してノードＮ２が昇圧される。
【００９５】
従って、本実施の形態においても実施の形態１と同様の効果が得られる。但し実施の形態１のように、トランジスタＱ１のドレインに接続する端子とトランジスタＱ８のソース・ドレインに接続する端子とを同一の端子により構成し、クロック端子の数を少なくした場合には、クロック信号供給のための配線の占有面積が削減されるという利点がある。
【００９６】
なお、本発明に係る単位シフトレジスタ回路ＳＲも、３相のクロック信号により駆動することが可能である。その場合クロック端子ＣＫには、図２に示すように所定のクロック信号が入力される必要があるが、トランジスタＱ８が接続するクロック端子ＣＫ１には、３相のうちの任意のものが入力されればよい。
【００９７】
＜実施の形態３＞
図１１は、本発明の実施の形態３に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。本実施の形態では、トランジスタＱ３のドレインを電源ではなく入力端子ＩＮに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子ＩＮにはその前段の出力端子ＯＵＴが接続するため、各単位シフトレジスタ回路ＳＲの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。
【００９８】
＜実施の形態４＞
図１２は実施の形態４に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態１では、ノードＮ１の昇圧を効率よく行うためにトランジスタＱ１のドレイン・ソース間に容量素子Ｃ１を設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１２の回路図の如く容量素子Ｃ１は不要になる。
【００９９】
導通状態の電界効果トランジスタが、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができることは上述のとおりである。通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。
【０１００】
即ち、図１２においてトランジスタＱ１のゲート幅を相当分広くすることで、実施の形態１に係る図７の回路と同等の動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという利点もある。
【０１０１】
＜実施の形態５＞
例えば図７の単位シフトレジスタ回路ＳＲにおいて、ノードＮ１と第１電源端子ｓ１（低電位側電源電位ＶＳＳ）との間には、トランジスタＱ４，Ｑ５の２つが接続している。そのうちトランジスタＱ４は、ＨレベルにあるノードＮ１の電荷を放電してＬレベルに遷移させる働きを主にしており、トランジスタＱ５は、ＬレベルになったノードＮ１を低電位側電源電位ＶＳＳに固定する働きを主にしている。
【０１０２】
よって、仮に単位シフトレジスタ回路ＳＲからトランジスタＱ５が省略されたとしても、Ｌレベルになった後のノードＮ１がフローティング状態になるだけであるので、理論的な動作は可能である。そのため、トランジスタＱ５を有していない構造の単位シフトレジスタ回路も存在している（上記の特許文献２）。
【０１０３】
そこで実施の形態５では、ランジスタＱ５を有していない構造の単位シフトレジスタ回路に本発明を適用する。
【０１０４】
図１３は、実施の形態５に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路ＳＲは、図７の回路に対して、トランジスタＱ５が省略された構造を有している（言い換えれば、特許文献２の単位シフトレジスタ回路に対して本発明を適用した例である）。図７の回路では、実施の形態４が適用されており、昇圧容量Ｃも省略している。さらに第２電源端子ｓ２と第３電源端子ｓ３とを同一の端子で構成することにより、電源供給のための配線の削減も図っている。
【０１０５】
本実施の形態に係る単位シフトレジスタ回路ＳＲは、実施の形態１と同様に動作する。即ち、図８で説明した動作と同様に、リセット状態においてトランジスタＱ２がオンで維持されつつ、そのゲート電位がクロック信号ＣＬＫの周期でスイングする。従って、実施の形態１と同様の効果が得られる。
【０１０６】
また、トランジスタＱ５が省略されているため、ノードＮ２の寄生容量にトランジスタＱ５のゲート・チャネル間容量（ＣQ2）が寄与しなくなるので、式（１）から分かるように実施の形態１よりも昇圧量ΔＶ２を効率よく大きくできるという効果もある。また、トランジスタＱ５を省略された分、回路に含まれるトランジスタの数が少なくなるため、装置の縮小化、並びに寄生容量の低減による低消費電力化が可能になるという効果もある。
【０１０７】
但し、図７の回路におけるトランジスタＱ５はＬレベルにあるノードＮ１のノイズの放電経路になっていたため、それが省略されると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因するノイズの影響が大きくなり、それが原因となる誤動作が生じやすくなるという点に留意すべきである。
【０１０８】
＜実施の形態６＞
以上の実施の形態では、説明の簡単のため、クロック信号ＣＬＫ，／ＣＬＫのＨレベルＶＤＤを、高電位側電源電位ＶＤＤ１と等しいものと仮定したが、本実施の形態においてはそれぞれ独立したものとして考える。
【０１０９】
例えば実施の形態１の単位シフトレジスタ回路ＳＲ（図７）においては、クロック信号ＣＬＫ（あるいはクロック信号／ＣＬＫ）によるノードＮ２の昇圧量ΔＶ２は、上記の式（２）で表される。よって、ノードＮ２の最大レベルＶ２maxは、
Ｖ２max＝ＶＤＤ２−Ｖｔｈ＋ΔＶ２  ・・・（２）
で表される。
【０１１０】
トランジスタＱ８のチャネル容量（ＣQ8）がノードＮ２の寄生容量（ＣQ2＋ＣQ5）よりも充分大きいと仮定すると、式（１）より、昇圧量ΔＶ２はほぼクロック信号ＣＬＫの振幅（ＶＤＤ）に等しくなるので、
Ｖ２max≒ＶＤＤ２−Ｖｔｈ＋ＶＤＤ  ・・・（３）
とできる。ノードＮ２の最大レベルＶ２maxの値が大きいと、トランジスタＱ２，Ｑ５のゲートはノードＮ２の昇圧時に高電圧でバイアスされることとなり、単位シフトレジスタ回路ＳＲの動作が長時間継続された場合にトランジスタＱ２，Ｑ５のゲート絶縁膜に絶縁破壊が起こる可能性がある。このような観点からは、Ｖ２maxは必要以上に大きくすべきでない。
【０１１１】
一方、単位シフトレジスタ回路ＳＲの出力信号によりゲート線を高速に充電するためにはクロック信号ＣＬＫのＨレベル（ＶＤＤ）の値は大きい方が好ましい。式（３）より、クロック信号ＣＬＫの振幅ＶＤＤの値を大きくしつつノードＮ２の最大レベルＶ２maxの値を適当に保つには、高電位側電源電位ＶＤＤ２を小さくすればよいため、本発明においては、
ＶＤＤ２＜ＶＤＤ  ・・・（４）
であることが望ましい。そうすることにより、トランジスタＱ２，Ｑ５のゲート絶縁膜の破壊を防止しつつ、ゲート線を高速に充電することができる。
【０１１２】
またリセット状態のノードＮ２のレベルをトランジスタＱ８を介して昇圧するためには、ノードＮ２の昇圧直前（例えば図８における時刻ｔ７）にトランジスタＱ８にチャネルが形成されて容量素子として機能する状態となっている必要がある。即ち、トランジスタＱ６，Ｑ８のしきい値電圧をそれぞれＶｔｈ（Ｑ６），Ｖｔｈ（Ｑ８）とすると、昇圧直前におけるノードＮ２のＨレベル（ＶＤＤ２−Ｖｔｈ（Ｑ６））と、トランジスタＱ８のしきい値電圧（Ｖｔｈ（Ｑ８））との関係が、
ＶＤＤ２−Ｖｔｈ（Ｑ６）≧Ｖｔｈ（Ｑ８）  ・・・（５）
であればよい。式（５）より、
ＶＤＤ２≧Ｖｔｈ（Ｑ８）＋Ｖｔｈ（Ｑ６）  ・・・（６）
となる。つまり、高電位側電源電位ＶＤＤ２のレベルが、トランジスタＱ６のしきい値電圧と、トランジスタＱ８のしきい値電圧との和以上であればよい。
【０１１３】
ここでも、単位シフトレジスタ回路ＳＲを構成する各トランジスタのしきい値電圧は全て等しく、その値をＶｔｈと仮定すると、
ＶＤＤ２≦２×Ｖｔｈ  ・・・（７）
となる。即ち、本発明における高電位側電源電位ＶＤＤ２のレベルの目安としては、単位シフトレジスタ回路ＳＲを構成するトランジスタのしきい値電圧のおよそ２倍程度以上の大きさを確保するようにすればよいことが分かる。
【０１１４】
なお、ここでは実施の形態１の単位シフトレジスタ回路ＳＲ（図７）を例に挙げて説明したが、実施の形態２〜５についても同様のことが言える。
【０１１５】
＜実施の形態７＞
以上の実施の形態では、ノードＮ２のレベルをクロック信号ＣＬＫ（あるいはクロック信号／ＣＬＫ）に応じて昇圧する手段として、トランジスタＱ８が用いられていた。即ち、トランジスタＱ８はそのゲートがノードＮ２に接続され、ソース・ドレインの両方（あるいは片方）がノードＮ２に接続されて、それによりＭＯＳ容量素子として機能していた。但し、本発明の適用はそのような構成に限られるものではない。そこで実施の形態７では、ノードＮ２を昇圧させる手段の変形例を示す。
【０１１６】
例えば、上記の各実施の形態に係る単位シフトレジスタ回路ＳＲにおいて、トランジスタＱ８から成るＭＯＳ容量素子に代え、通常の昇圧容量Ｃ２を用いてもよい。例えば図１４は、実施の形態１（図７）の回路に対して当該変形例を適用した場合の図である。
【０１１７】
但し、このようにノードＮ２の昇圧手段として容量素子Ｃ２を用いた場合には、ノードＮ２がＬレベルのセット状態（ゲート線ＧＬnの選択時）であっても、クロック端子ＣＫとノードＮ２とは容量素子Ｃ２を介して容量結合することになる。つまり、ノードＮ２がＬレベルであるべき期間（図８における時刻ｔ１〜ｔ５）にも、クロック信号ＣＬＫのレベル上昇に応じてノードＮ２に電荷が供給され、当該ノードＮ２のレベルも上昇しようとする。セット状態ではトランジスタＱ７がオンしておりノードＮ２の電荷はそれによって放電されるため、ノードＮ２のレベル上昇は抑制される。
【０１１８】
しかし、その放電時にはトランジスタＱ７のオン抵抗に起因する電圧降下により、ノードＮ２のＬレベルが完全に低電位側電源電位ＶＳＳにはならずに、若干の上昇を伴う場合もある。また同様にトランジスタＱ５も導通してノードＮ１のＨレベルが低下する。このような現象が生じると、ゲート線ＧＬnの選択時におけるトランジスタＱ１の駆動能力の低下並びにトランジスタＱ２の導通が生じ、当該単位シフトレジスタ回路ＳＲがゲート線ＧＬnを高速に充電することが困難になり、問題となる。
【０１１９】
従って、図１４のようにノードＮ２の昇圧手段として容量素子Ｃ２を用いる場合には、トランジスタＱ７の駆動能力を充分大きく確保することが必要である点に留意すべきである。トランジスタＱ７の駆動能力が適切に設定されれば、上記の問題を伴うことなく、トランジスタＱ８から成るＭＯＳ容量素子を用いた場合と同様の効果を得ることができる。
【０１２０】
なお、図１４では、本実施の形態を実施の形態１の単位シフトレジスタ回路ＳＲ（図７）に適用した例を示したが、実施の形態２〜５に示した単位シフトレジスタ回路ＳＲ（図９、図１１〜図１３）に適用してもよい。
【０１２１】
＜実施の形態８＞
本実施の形態においては、ノードＮ２を昇圧させる手段の別の変形例を示す。
【０１２２】
例えば、上記の各実施の形態に係る単位シフトレジスタ回路ＳＲ（図７、図９、図１１〜図１３）において、トランジスタＱ８から成るＭＯＳ容量素子を逆向きに接続してもよい。即ち、トランジスタＱ８のゲートをクロック端子ＣＫに接続し、トランジスタＱ８のソース・ドレインの両方あるいは片方を、ノードＮ２に接続してもよい。例えば図１５は、図７の回路に対して当該変形例を適用した場合の図である。
【０１２３】
但し、トランジスタＱ８をそのように接続した場合、ノードＮ２がＬレベルのセット状態（ゲート線ＧＬnの選択時）であっても、クロック信号ＣＬＫのレベルがトランジスタＱ８のしきい値電圧を超えると当該トランジスタＱ８にチャネルが形成されるため、クロック端子ＣＫとノードＮ２とが容量結合することになる。
【０１２４】
つまりこの場合も実施の形態７と同様に、ノードＮ２がＬレベルであるべき期間（図８における時刻ｔ１〜ｔ５）に、ノードＮ２のレベル上昇およびノードＮ１のレベルが低下の問題が生じやすいため、トランジスタＱ７の駆動能力を充分大きく確保することが必要である点に留意すべきである。トランジスタＱ７の駆動能力が適切に設定されれば、上記の問題を伴うことなく、実施の形態１と同様の効果を得ることができる。
【０１２５】
また、本実施の形態では、クロック信号ＣＬＫの電圧レベルのうち、トランジスタＱ８のしきい値電圧分（Ｖｔｈ）は、トランジスタＱ８にチャネルを形成するために消費される。よって、トランジスタＱ８のゲート・チャネル間容量すなわちトランジスタＱ８から成るＭＯＳ容量素子の容量が充分大きいと仮定すると、ノードＮ２の昇圧量ΔＶ２は、ほぼクロック信号ＣＬＫの振幅よりもしきい値電圧分だけ小さい値となり（即ち、ΔＶ２≒ＶＤＤ−Ｖｔｈ）となり、昇圧によるノードＮ２の最大レベルはほぼ２×ＶＤＤ−２×Ｖｔｈとなる。
【０１２６】
なお、図１５では、本実施の形態を実施の形態１の単位シフトレジスタ回路ＳＲ（図７）に適用した例を示したが、実施の形態２〜５に示した単位シフトレジスタ回路ＳＲ（図９、図１１〜図１３）に適用してもよい。
【０１２７】
＜実施の形態９＞
以上の実施の形態の単位シフトレジスタ回路ＳＲは、トランジスタＱ２，Ｑ５が、共にトランジスタＱ６，Ｑ７から成るインバータにより駆動される構成であった。実施の形態９では本発明を、クロック端子ＣＫに入力されるクロック信号（ＣＬＫ）とは逆相のクロック信号（／ＣＬＫ）によりトランジスタＱ２が駆動される構成の単位シフトレジスタ回路ＳＲに適用する。
【０１２８】
図１６は、本実施の形態に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。当該単位シフトレジスタ回路ＳＲでは、トランジスタＱ２のゲート（ノードＮ２）は、クロック信号／ＣＬＫが入力されるクロック端子ＣＫ１に接続しており、トランジスタＱ５のゲートと共通ノードではない。トランジスタＱ５のゲート（以下「ノードＮ３」）は、実施の形態１と同様にトランジスタＱ６，Ｑ７から成るインバータの出力端となっている。即ち図１６のように、ダイオード接続されたトランジスタＱ６は、ノードＮ３と第３電源端子ｓ３との間に接続し、ゲートがノードＮ１に接続したトランジスタＱ７はノードＮ３と第１電源端子ｓ１との間に接続している。そして、ＭＯＳ容量素子として機能するトランジスタＱ８は、ノードＮ３とクロック端子ＣＫとの間に接続する。
【０１２９】
本実施の形態のようにトランジスタＱ２のゲートにクロック信号／ＣＬＫが入力されるように構成した場合、当該ゲートは直流的にバイアスされないため、当該トランジスタＱ２のしきい値電圧のシフトは低減される。
【０１３０】
また、この構成ではゲート線ＧＬnの非選択期間においてクロック信号／ＣＬＫがＬレベルになるときに、出力端子ＯＵＴがフローティング状態になるため、その間Ｌレベルに維持されるべき出力端子ＯＵＴの電位が上昇することが懸念される。しかしゲート線駆動回路においては、通常、出力端子ＯＵＴの出力負荷容量が大きいため、出力端子ＯＵＴがＬレベルにされた後に、当該出力端子ＯＵＴがフローティング状態になっても、その出力負荷容量によって実質的にＬレベルが維持されるため問題とはならない。
【０１３１】
また本実施の形態の単位シフトレジスタ回路ＳＲでは、ノードＮ３がＨレベルの期間にあってはトランジスタＱ８が容量素子として機能するため、Ｈレベルになった後のノードＮ３がクロック信号ＣＬＫに応じて昇圧される。つまり、トランジスタＱ５がオンで維持されつつ、そのゲート電位がクロック信号ＣＬＫの周期で交流的に変化する。よって、トランジスタＱ５のゲートのＨレベルがクロック信号ＣＬＫの周期でスイングし、トランジスタＱ５のしきい値電圧のシフトは、当該しきい値電圧がノードＮ３の最大レベル（≒２×ＶＤＤ−Ｖｔｈ）よりも小さい値で飽和する。
【０１３２】
このように本実施の形態においても、トランジスタＱ２，Ｑ５のしきい値電圧のシフトを抑制でき、それらの駆動能力を保持することができる。従って、実施の形態１と同様の効果を得ることができる。
【０１３３】
また、本実施の形態に係る単位シフトレジスタ回路ＳＲに対しても、上記した各実施の形態を適用可能である。例えば実施の形態２を適用し、ＭＯＳ容量素子であるトランジスタＱ８のソース・ドレインに、クロック端子ＣＫと異なる信号（例えばクロック信号／ＣＬＫ）が入力されるように構成してもよい。また例えば、実施の形態３のように、トランジスタＱ３のドレインを電源ではなく入力端子ＩＮに接続させてもよい。さらに、実施の形態４のように、トランジスタＱ１のドレイン・ソース間の容量素子Ｃ１を省略し、それをトランジスタＱ１のゲート容量に置き換えてもよい。
【０１３４】
また実施の形態６での説明は、本実施の形態でも当てはまる。つまり、実施の形態９の単位シフトレジスタ回路ＳＲ（図１６）においても、クロック信号ＣＬＫの振幅ＶＤＤの値を大きくしつつノードＮ３の最大レベルＶ３maxの値を適当に保つために、上記の式（４）の条件を満たすことが望ましい。またＨレベルであるノードＮ３をトランジスタＱ８を介して昇圧するためには、昇圧直前におけるノードＮ３のＨレベル（ＶＤＤ２−Ｖｔｈ（Ｑ６））と、トランジスタＱ８のしきい値電圧（Ｖｔｈ（Ｑ８））との関係が、式（６）を満たすことが望ましい。
【０１３５】
また実施の形態７のように、トランジスタＱ８から成るＭＯＳ容量素子に代え通常の昇圧容量を用いてもよいし、実施の形態８のようにトランジスタＱ８を図１６とは逆向きに接続してもよい。
【０１３６】
また図１６においては、出力端子ＯＵＴにドレイン（一の主電極）が接続したトランジスタＱ２のソース（他の主電極）には実施の形態１と同様に低電位側電源電位ＶＳＳが供給されていたが、本実施の形態においては図１７の如く、トランジスタＱ２のソースをクロック端子ＣＫに接続し、クロック信号ＣＬＫが入力されるようにしてもよい。この場合、トランジスタＱ２のゲートに入力されるクロック信号／ＣＬＫがＬレベルになって当該トランジスタＱ２がオフになるとき、ソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。その結果、しきい値電圧の正方向へのシフトがさらに抑制され、トランジスタＱ２の駆動能力の低下が少なくなる。従って、トランジスタＱ２の駆動能力を大きく保つことができるため、トランジスタＱ２のサイズを小さくできるようになり、単位シフトレジスタ回路ＳＲの形成面積の縮小化にも寄与できる。
【図面の簡単な説明】
【０１３７】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。
【図３】従来の単位シフトレジスタ回路の構成を示す回路図である。
【図４】ゲート線駆動回路の動作を示すタイミング図である。
【図５】単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。
【図６】ゲート線駆動回路の動作を示すタイミング図である。
【図７】実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。
【図８】実施の形態１に係る単位シフトレジスタ回路の動作を示すタイミング図である。
【図９】実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１０】実施の形態２に係る単位シフトレジスタ回路の動作を示すタイミング図である。
【図１１】実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１２】実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１３】実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１４】実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１５】実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１６】実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１７】実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。
【符号の説明】
【０１３８】
３０  ゲート線駆動回路、ＳＲ  単位シフトレジスタ回路、Ｑ１〜Ｑ８  トランジスタ、Ｃ１，Ｃ２  容量素子、Ｎ１，Ｎ２  ノード、ＣＫ  クロック端子、ＲＳＴ  リセット端子、ＩＮ  入力端子、ＯＵＴ  出力端子、ｓ１〜ｓ４  電源端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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