(57)【要約】【課題】Ｔ型電極部の寄生容量を小さくする。【解決手段】基板１１上に半導体結晶層１２を形成し、半導体結晶層１２上に膜厚が５０ｎｍの第１のＳｉＯ２膜１３を形成し、ＳｉＯ２膜１３上に膜厚が１００ｎｍの第２のＳｉＯ２膜１４を形成し、開口部１５ａを有するレジスト１５を形成し、第１の反応性イオンエッチングにより開口部１５ａの直下のＳｉＯ２膜１４、１３をエッチングし、第２の反応性イオンエッチングにより、ＳｉＯ２膜１３のエッチングを進行させず、ＳｉＯ２膜１４のエッチングを横方向に進行させて、ＳｉＯ２膜１３、１４にＴ型開口部を形成し、レジスト１５を除去したのち、ＳｉＯ２膜１３、１４のＴ型開口部にＴ型電極１６を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層上に第１のＳｉＯ２膜を形成し、上記第１のＳｉＯ２膜上に上記第１のＳｉＯ２膜とは化学組成の異なる第２のＳｉＯ２膜を形成し、上記第２のＳｉＯ２膜上に開口部を有するレジストを形成し、エッチングを異方的に進行させる第１の反応性イオンエッチングを行ない、上記レジストの上記開口部の直下の上記第２のＳｉＯ２膜、上記第１のＳｉＯ２膜を除去し、つぎにエッチングを等方的に進行させる第２の反応性イオンエッチングを行ない、上記第２のＳｉＯ２膜のエッチングを横方向に進行させることにより、上記第１、第２のＳｉＯ２膜にＴ型開口部を形成し、上記Ｔ型開口部にＴ型電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体層上に第１のＳｉＯ２膜を形成し、上記第１のＳｉＯ２膜上に上記第１のＳｉＯ２膜とは化学組成の異なる第２のＳｉＯ２膜を形成し、上記第２のＳｉＯ２膜の上記開口部を有するレジストを形成し、エッチングを等方的に進行させる第３の反応性イオンエッチングを行ない、上記開口部の直下の第２のＳｉＯ２膜を除去するとともに、上記第２のＳｉＯ２膜のエッチングを横方向に進行させ、つぎにエッチングを異方的に進行させる第４の反応性イオンエッチングを行ない、上記開口部の直下の上記第１のＳｉＯ２膜を除去することにより、上記第１、第２のＳｉＯ２膜にＴ型開口部を形成し、上記Ｔ型開口部にＴ型電極を形成することを特徴とする半導体装置の製造方法。
【請求項３】
電界効果型トランジスタの半導体結晶層上に上記第１のＳｉＯ２膜を形成し、また上記Ｔ型開口部にゲート電極である上記Ｔ型電極を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
電界効果型トランジスタの半導体結晶層上にキャップ層を形成し、上記キャップ層上に上記第１のＳｉＯ２膜を形成し、また上記第１、第２のＳｉＯ２膜に上記Ｔ型開口部を形成し、上記キャップ層をリセスエッチングしたのち、上記Ｔ型開口部にゲート電極である上記Ｔ型電極を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴ型電極を有する半導体装置、たとえばショットキ接合型の電界効果型トランジスタ（ＦＥＴ）を製造する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来のＴ型電極を有する電界効果型トランジスタを製造する半導体装置の製造方法を図６、図７により説明する。まず、図６(ａ)に示すように、基板１上に半導体結晶層（ショットキ障壁層）２を形成し、半導体結晶層２上にキャップ層３を形成し、キャップ層３上にＳｉＯ２膜４を形成する。つぎに、図６(ｂ)に示すように、ＳｉＯ２膜４上にＳｉＮ膜５を形成する。つぎに、図６(ｃ)に示すように、ＳｉＮ膜５上に開口部６ａを有するレジスト６を形成する。つぎに、図６(ｄ)に示すように、エッチングを等方的に進行させて、ＳｉＮ膜５を除去したのち、エッチングを異方的に進行させて、ＳｉＯ２膜４を除去して、ＳｉＯ２膜４、ＳｉＮ膜５にＴ型開口部を形成する。つぎに、図７(ａ)に示すように、レジスト６を除去する。つぎに、図７(ｂ)に示すように、キャップ層３をリセスエッチングする。つぎに、図７(ｃ)に示すように、ＳｉＯ２膜４、ＳｉＮ膜５のＴ型開口部にゲート電極すなわちＴ型電極７を形成する。
【０００３】
この半導体装置の製造方法においては、ＳｉＯ２膜４、ＳｉＮ膜５のＴ型開口部を介してキャップ層３のリセスエッチングを実施し、露出した半導体結晶層２に接触するようにＴ型電極７を形成することで、寄生容量の低減と寄生抵抗の低減とを両立させている。
【非特許文献１】T. Enoki, H. Ito, K. Ikuta and Y. Ishii: Proc. Int. Conf. Indium Phosphideand Related Materials,1995, pp. 81-84
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このような半導体装置の製造方法においては、ＳｉＮ膜５は比誘電率が高い（〜７．５）ため、ゲート微細化の際には寄生容量の寄与が相対的に大きくなり、電界効果型トランジスタの高周波性能の向上が阻害されてしまう。
【０００５】
本発明は上述の課題を解決するためになされたもので、Ｔ型電極部の寄生容量を小さくすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を達成するため、本発明においては、半導体層上に第１のＳｉＯ２膜を形成し、上記第１のＳｉＯ２膜上に上記第１のＳｉＯ２膜とは化学組成の異なる第２のＳｉＯ２膜を形成し、上記第２のＳｉＯ２膜上に開口部を有するレジストを形成し、エッチングを異方的に進行させる第１の反応性イオンエッチングを行ない、上記レジストの上記開口部の直下の上記第２のＳｉＯ２膜、上記第１のＳｉＯ２膜を除去し、つぎにエッチングを等方的に進行させる第２の反応性イオンエッチングを行ない、上記第２のＳｉＯ２膜のエッチングを横方向に進行させることにより、上記第１、第２のＳｉＯ２膜にＴ型開口部を形成し、上記Ｔ型開口部にＴ型電極を形成する。
【０００７】
また、半導体層上に第１のＳｉＯ２膜を形成し、上記第１のＳｉＯ２膜上に上記第１のＳｉＯ２膜とは化学組成の異なる第２のＳｉＯ２膜を形成し、上記第２のＳｉＯ２膜の上記開口部を有するレジストを形成し、エッチングを等方的に進行させる第３の反応性イオンエッチングを行ない、上記開口部の直下の第２のＳｉＯ２膜を除去するとともに、上記第２のＳｉＯ２膜のエッチングを横方向に進行させ、つぎにエッチングを異方的に進行させる第４の反応性イオンエッチングを行ない、上記開口部の直下の上記第１のＳｉＯ２膜を除去することにより、上記第１、第２のＳｉＯ２膜にＴ型開口部を形成し、上記Ｔ型開口部にＴ型電極を形成する。
【０００８】
これらの場合、電界効果型トランジスタの半導体結晶層上に上記第１のＳｉＯ２膜を形成し、また上記Ｔ型開口部にゲート電極である上記Ｔ型電極を形成してもよい。
【０００９】
また、電界効果型トランジスタの半導体結晶層上にキャップ層を形成し、上記キャップ層上に上記第１のＳｉＯ２膜を形成し、また上記第１、第２のＳｉＯ２膜に上記Ｔ型開口部を形成し、上記キャップ層をリセスエッチングしたのち、上記Ｔ型開口部にゲート電極である上記Ｔ型電極を形成してもよい。
【発明の効果】
【００１０】
本発明に係る半導体装置の製造方法においては、ＳｉＯ２膜の比誘電率はＳｉＮ膜の比誘電率よりも小さいから、Ｔ型電極部の寄生容量を小さくすることができ、またＴ型電極を形成するために異なる種類の絶縁膜を形成する必要がない。
【発明を実施するための最良の形態】
【００１１】
本発明に係るＴ型電極を有する電界効果型トランジスタを製造する半導体装置の製造方法を図１、図２により説明する。まず、図１(ａ)に示すように、基板１１上に半導体層である半導体結晶層（ショットキ障壁層、キャリア供給層、チャネル層から構成される結晶層）１２を形成し、半導体結晶層１２上に膜厚が５０ｎｍの第１のＳｉＯ２膜１３をスパッタ法により形成（堆積）し、連続して製膜条件（スパッタパワー、チャンバ内圧力など）を適宜変更してＳｉＯ２膜１３上に膜厚が１００ｎｍの第２のＳｉＯ２膜１４を形成（堆積）する。この結果、ＳｉＯ２膜１４はその組成において酸素欠損を生じており、ＳｉＯ２膜１４とＳｉＯ２膜１３とは化学組成が異なり、反応性イオンエッチング（ＲＩＥ）耐性が異なる。つぎに、図１(ｂ)に示すように、ＳｉＯ２膜１４上にレジストを塗布し、フォトリソグラフィ法または電子線描画によりゲートパタンを転写し、開口部１５ａを有するレジスト１５を形成する。このときのゲート長寸法を例えば５０ｎｍとする。つぎに、図１(ｃ)に示すように、エッチングを異方的に（垂直方向に）進行させる第１の反応性イオンエッチングを行ない、開口部１５ａの直下のＳｉＯ２膜１４、１３を除去する。つぎに、図２(ａ)に示すように、エッチングガスおよびチャンバ内圧力を変更して、エッチングを等方的に（横方向に）進行させる第２の反応性イオンエッチングを行ない、ＳｉＯ２膜１４のエッチングを横方向に進行させる。すなわち、ＳｉＯ２膜１４の反応性イオンエッチング耐性とＳｉＯ２膜１３の反応性イオンエッチング耐性とが異なることを利用することにより、ＳｉＯ２膜１３のエッチングを進行させずに、ＳｉＯ２膜１４のエッチングを横方向に進行させて、ＳｉＯ２膜１３、１４にＴ型開口部を形成する。つぎに、図２(ｂ)に示すように、レジスト１５を除去する。つぎに、図２(ｃ)に示すように、ＳｉＯ２膜１３、１４のＴ型開口部に例えば蒸着、リフトオフ法により金属からなるゲート電極すなわちＴ型電極１６を形成する。
【００１２】
この半導体装置の製造方法においては、ＳｉＯ２膜１３上にＳｉＯ２膜１４を形成しており、ＳｉＯ２膜の比誘電率は約４であり、ＳｉＮ膜の比誘電率の半分程度の値であることから、Ｔ型電極１６部の寄生容量を小さくすることができ、ゲート微細化の際にも寄生容量の寄与が大きくなることがないので、電界効果型トランジスタの高周波性能の向上が阻害されることがない。また、Ｔ型電極１６を形成するためにＳｉＯ２膜１３とＳｉＯ２膜１４とを形成しており、異なる種類の絶縁膜を形成する必要がないから、製造に必要な装置の削減、製造時間の短縮を簡便に実現することができる。また、Ｔ型電極１６をゲート電極として用いることで、寄生容量低減と寄生抵抗低減との両立が可能なゲート電極を得ることができ、微細化された電界効果型トランジスタの特性向上を図ることができる。
【００１３】
つぎに、本発明に係る他のＴ型電極を有する電界効果型トランジスタを製造する半導体装置の製造方法を図３により説明する。まず、図１(ａ)で説明した工程を行なったのち、図３(ａ)に示すように、ＳｉＯ２膜１４上に開口部１５ａを有するレジスト１５を形成する。つぎに、図３(ｂ)に示すように、エッチングを等方的に進行させる第３の反応性イオンエッチングを行ない、開口部１５ａの直下のＳｉＯ２膜１４を除去するとともに、ＳｉＯ２膜１４のエッチングを横方向に進行させる。つぎに、図３(ｃ)に示すように、エッチングガスおよびチャンバ内圧力を変更して、エッチングを異方的に進行させる第４の反応性イオンエッチングを行ない、開口部１５ａの直下のＳｉＯ２膜１３を除去することにより、ＳｉＯ２膜１３、１４にＴ型開口部を形成する。つぎに、図２(ｂ)、(ｃ)で説明した工程を行なう。
【００１４】
つぎに、本発明に係る他のＴ型電極を有する電界効果型トランジスタを製造する半導体装置の製造方法を図４、図５により説明する。まず、図４(ａ)に示すように、基板１１上に半導体結晶層１２を形成し、半導体結晶層１２上にキャップ層２１を形成し、キャップ層２１上（半導体結晶層１２上）にＳｉＯ２膜１３を形成し、ＳｉＯ２膜１３上にＳｉＯ２膜１４を形成する。つぎに、図４(ｂ)に示すように、ＳｉＯ２膜１４上に開口部１５ａを有するレジスト１５を形成する。つぎに、図４(ｃ)に示すように、エッチングを異方的に進行させる第３の反応性イオンエッチングを行ない、開口部１５ａの直下のＳｉＯ２膜１４、１３膜を除去する。つぎに、図５(ａ)に示すように、エッチングガスおよびチャンバ内圧力を変更して、エッチングを等方的に進行させる第４の反応性イオンエッチングを行ない、ＳｉＯ２膜１４のエッチングを横方向に進行させることにより、ＳｉＯ２膜１３、１４にＴ型開口部を形成する。つぎに、図５(ｂ)に示すように、レジスト１５を除去したのち、キャップ層２１をリセスエッチングする。つぎに、図５(ｃ)に示すように、ＳｉＯ２膜１３、１４のＴ型開口部に露出した半導体結晶層１２に接触するようにＴ型電極１６を形成する。
【００１５】
なお、上述実施の形態においては、ゲート長を５０ｎｍとした場合について説明したが、ゲート長に依らず、寄生容量の寄与は一定であることから、ゲート長を短縮すればするほど、本発明の効果はより顕著になるので、ゲート長を２００ｎｍ以下にするのが望ましい。また、第１、第２のＳｉＯ２膜の厚みについては、Ｔ型電極用の金属の開口部の埋め込み状況がゲート長とのアスペクト比に依存することを勘案すると、可能な限り薄くすることが望ましいが、薄くなると寄生容量の増大を招くことから、電極埋め込み技術の許す限り厚くすることが素子性能向上の観点から要求される。実際のＴ型電極用の金属の開口部への埋め込みを考慮すると、第１のＳｉＯ２膜の膜厚はゲート長と同程度、第２のＳｉＯ２膜の膜厚はゲート長の３倍程度の膜厚とすることが望ましい。また、上述実施の形態においては、レジスト１５を除去したのち、キャップ層２１をリセスエッチングしたが、キャップ層２１をリセスエッチングしたのち、レジスト１５を除去してもよい。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体装置の製造方法の説明図である。
【図２】本発明に係る半導体装置の製造方法の説明図である。
【図３】本発明に係る他の半導体装置の製造方法の説明図である。
【図４】本発明に係る他の半導体装置の製造方法の説明図である。
【図５】本発明に係る他の半導体装置の製造方法の説明図である。
【図６】従来の半導体装置の製造方法の説明図である。
【図７】従来の半導体装置の製造方法の説明図である。
【符号の説明】
【００１７】
１１…基板
１２…半導体結晶層
１３…第１のＳｉＯ２膜
１４…第２のＳｉＯ２膜
１５…レジスト
１５ａ…開口部
１６…Ｔ型電極
２１…キャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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