(57)【要約】【課題】  定電圧電源回路において、基準電圧と出力電圧の差が小さい領域でも位相余裕を大きくする。【解決手段】  シリーズレギュレータ１には、抵抗分割部３、差動増幅部４及び出力段５が設けられ、基準電圧発生回路２から発生される基準電圧Ｖｒｅｆ１を入力し、出力段５から出力電圧Ｖｏｕｔを出力する。抵抗分割部３は、縦続接続された抵抗Ｒ１及び抵抗Ｒ２から構成され、抵抗分割部３に入力された基準電圧Ｖｒｅｆ１は、抵抗Ｒ１及び抵抗Ｒ２により抵抗分割され、抵抗Ｒ１と抵抗Ｒ２の間から基準電圧Ｖｒｅｆ１を降圧した基準電圧Ｖｒｅｆ２が出力される。差動増幅部４は入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段５から出力される帰還電圧としての抵抗分割電圧Ｖａを入力し、差動増幅した信号を出力する。出力段５は Ｐｃｈ  ＭＯＳトランジスタである出力トランジスタＰＴ１、抵抗Ｒ３、及び抵抗Ｒ４から構成されている。【選択図】  図１
2007219856.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生する基準電圧降圧手段と、
高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のトランジスタが設けられ、増幅動作する差動入力段を有する１段或いは複数段から構成される差動増幅部と、
前記高電位側電源側に設けられ、前記差動増幅部から出力される信号を入力して増幅動作する出力トランジスタと、前記出力トランジスタと前記低電位側電源の間に縦続接続され、抵抗分割した電圧を前記差動入力段の入力側に帰還電圧として出力する複数の抵抗とを有し、前記出力トランジスタと前記複数の抵抗の間から出力電圧を出力する出力段と、
を具備することを特徴とする定電圧電源回路。
【請求項２】
基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生する基準電圧降圧手段と、
高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のトランジスタが設けられ、差動増幅動作する差動入力段と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力される信号を入力して増幅動作する増幅段と、
前記高電位側電源側に設けられ、前記増幅段から出力される信号を入力して増幅動作する出力トランジスタと、前記出力トランジスタと前記低電位側電源の間に縦続接続され、抵抗分割した電圧を前記差動入力段の入力側に帰還電圧として出力する複数の抵抗とを有し、前記出力トランジスタと前記複数の抵抗の間から出力電圧を出力する出力段と、
を具備することを特徴とする定電圧電源回路。
【請求項３】
前記基準電圧降圧手段は、縦続接続された複数の抵抗から構成されていることを特徴とする請求項１又は２に記載の定電圧電源回路。
【請求項４】
前記基準電圧降圧手段は、レベルシフト回路から構成されていることを特徴とする請求項１又は２に記載の定電圧電源回路。
【請求項５】
基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生するレベルシフト回路と、
高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタが設けられ、差動増幅動作する差動入力段と、
前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力される信号を入力して増幅動作するＰｃｈ  ＭＯＳトランジスタが設けられた増幅段と、
前記高電位側電源側に設けられ、前記増幅段から出力される信号を入力して増幅動作する出力Ｐｃｈ  ＭＯＳトランジスタと、前記出力Ｐｃｈ  ＭＯＳトランジスタと前記低電位側電源の間に縦続接続された第１及び第２の抵抗と、前記出力Ｐｃｈ  ＭＯＳトランジスタ及び第１の抵抗の間と前記第１及び第２の抵抗の間に縦続接続されたコンデンサ及び第３の抵抗とを有し、前記コンデンサと前記第３の抵抗の間から抵抗分割された電圧が帰還電圧として前記差動入力段の入力側に出力され、前記出力Ｐｃｈ  ＭＯＳトランジスタと前記第１の抵抗の間から出力電圧を出力する出力段と、
を具備することを特徴とする定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力信号が入力される定電圧電源回路に関する。
【背景技術】
【０００２】
近年、リニアレギュレータ、ＬＤＯ（Low  Drop  Out）レギュレータ、シリーズレギュレータなどの定電圧電源回路は、各種機器に搭載されている（例えば、特許文献１参照。）。そして、移動体通信機器などの用途では、リップルリジェクション特性の向上やノイズ特性の低減が求められ、帰還回路のトータルループゲインの増加に対応するために帰還回路の３段増幅構成が主流となっている。３段増幅構成では、２段増幅構成の場合と比べ、極周波数の数が増加して位相補正が困難となる。また、移動体通信機器などに搭載されるＬＳＩの高集積度化、低消費電力化に伴い、定電圧電源回路には、低飽和で、且つ出力電圧の低いものが要求されている。
【０００３】
ところが、定電圧電源回路の電源電圧としての入力電圧の低下に伴い、定電圧電源回路の出力電圧と入力される基準電圧とが近づくと、位相余裕が低下して位相補正がより困難となる問題点がある。
【特許文献１】米国特許第６５２２１１２号明細書（Ｐａｇｅ２、Ｆｉｇ．１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、基準電圧と出力電圧の差が小さい領域でも位相余裕を大きくできる定電圧電源回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の定電圧電源回路は、基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生する基準電圧降圧手段と、高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のトランジスタが設けられ、差動増幅動作する差動入力段を有する１段或いは複数段から構成される差動増幅部と、前記高電位側電源側に設けられ、前記差動増幅部から出力される信号を入力して増幅動作する出力トランジスタと、前記出力トランジスタと前記低電位側電源の間に縦続接続され、抵抗分割した電圧を前記差動入力段の入力側に帰還電圧として出力する複数の抵抗とを有し、前記出力トランジスタと前記複数の抵抗の間から出力電圧を出力する出力段とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の定電圧電源回路は、基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生する基準電圧降圧手段と、高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のトランジスタが設けられ、差動増幅動作する差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力される信号を入力して増幅動作する増幅段と、前記高電位側電源側に設けられ、前記増幅段から出力される信号を入力して増幅動作する出力トランジスタと、前記出力トランジスタと前記低電位側電源の間に縦続接続され、抵抗分割した電圧を前記差動入力段の入力側に帰還電圧として出力する複数の抵抗とを有し、前記出力トランジスタと前記複数の抵抗の間から出力電圧を出力する出力段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、基準電圧と出力電圧の差が小さい領域でも位相余裕を大きくできる定電圧電源回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る定電圧電源回路について、図面を参照して説明する。図１は定電圧電源回路としてのシリーズレギュレータを示す回路図である。本実施例では、シリーズレギュレータの出力部の出力トランジスタにＰｃｈ  ＭＯＳトランジスタを用いている。
【００１０】
図１に示すように、シリーズレギュレータ１には、抵抗分割部３、差動増幅部４、及び出力段５が設けられ、基準電圧発生回路２から発生される基準電圧Ｖｒｅｆ１を入力し、出力段５から出力電圧Ｖｏｕｔを出力する。
【００１１】
基準電圧発生回路２は、高電位側電源Ｖｃｃ１と低電位側電源Ｖｓｓの間に設けられ、例えば、ＢＧＲ（Band  Gap  Reference）回路から構成され、電圧変動が少なく、且つ温度変化の少ない安定した、例えば、１．２Ｖの基準電圧Ｖｒｅｆ１を発生する。ここで、シリーズレギュレータ１の通常使用時、低電位側電源Ｖｓｓは、一般的に接地電位と同電位に設定される。
【００１２】
抵抗分割部３は、基準電圧発生回路２と差動増幅部４の間に配置され、縦続接続された抵抗Ｒ１及び抵抗Ｒ２から構成されている。抵抗Ｒ１は、一端が基準電圧発生回路２の基準電圧Ｖｒｅｆ１を出力する出力側に接続され、他端が抵抗Ｒ２の一端に接続されている。抵抗Ｒ２は、他端が低電位側電源Ｖｓｓに接続されている。抵抗分割部３に入力された基準電圧Ｖｒｅｆ１は、抵抗Ｒ１及び抵抗Ｒ２により抵抗分割され、抵抗Ｒ１と抵抗Ｒ２の間から基準電圧Ｖｒｅｆ１を降圧した、例えば、０．６Ｖの基準電圧Ｖｒｅｆ２（この場合、抵抗Ｒ１と抵抗Ｒ２は同じ抵抗値）が出力される。ここで、抵抗分割部３を抵抗Ｒ１及び抵抗Ｒ２で構成しているが、適宜3つ以上の複数の抵抗で構成してもよい。
【００１３】
差動増幅部４は、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）と低電位側電源Ｖｓｓの間に設けられ、抵抗分割部３と出力段５の間に配置され、入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段５から出力される帰還電圧としての抵抗分割電圧Ｖａを入力し、差動増幅した信号を出力する。ここで、差動増幅部４は、差動増幅動作する差動入力段を含め、１段或いは複数段で構成される。
【００１４】
出力段５は、Ｐｃｈ  ＭＯＳトランジスタである出力トランジスタＰＴ１、抵抗Ｒ３、及び抵抗R４から構成されている。出力トランジスタＰＴ１は、ソースが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ゲートに差動増幅部４から出力される信号を入力して増幅動作する。抵抗Ｒ３は、一端が出力トランジスタＰＴ１のドレインに接続され、他端が抵抗Ｒ４の一端に接続されている。抵抗Ｒ４は、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ３と抵抗Ｒ４の間から抵抗分割電圧Ｖａが帰還電圧として差動増幅部４の入力側の（＋）側に入力される。出力トランジスタＰＴ１のドレインと抵抗Ｒ３の間から出力電圧Ｖｏｕｔが出力される。ここで、出力トランジスタＰＴ１及び抵抗Ｒ３の間と低電位側電源Ｖｓｓの間に出力電圧Ｖｏｕｔを安定化するための安定化コンデンサＣｏｕｔが設けられている。ここで、帰還電圧としての抵抗分割電圧Ｖａを抵抗Ｒ３及びＲ４を用いて発生させているが、適宜3つ以上の複数の抵抗で構成してもよい。
【００１５】
ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ここで、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor））を用いてもよい。
【００１６】
ここで、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、帰還電圧として抵抗分割電圧Ｖａを発生させる抵抗Ｒ３及びＲ４の関係は、一般的に、
R4／(R3＋R4)≒Vref／Vout・・・・・・・・・・・・式（１）
で表され、出力電圧Ｖｏｕｔは抵抗Ｒ３と抵抗Ｒ４の抵抗比により調整される。
【００１７】
次に、シリーズレギュレータの周波数に対する利得及び位相特性について、図面を参照して説明する。図２は本実施例のシリーズレギュレータの周波数に対する利得及び位相の関係を示す図、図中の実線（ａ）は本実施例の周波数と利得の関係を示し、図中の破線（ｂ）は本実施例の周波数と位相の関係を示し、図３は従来のシリーズレギュレータの周波数に対する利得及び位相の関係を示す図、図中の実線（ａ）は従来の周波数と利得の関係を示し、図中の破線（ｂ）は従来の周波数と位相の関係を示す。ここで、差動増幅部は差動入力段と差動入力段の信号を入力して増幅動作する増幅段の２段構成である。また、従来のシリーズレギュレータでは、抵抗分割部を設けずに基準電圧発生回路から出力される基準電圧を直接入力している。
【００１８】
図２に示すように、本実施例では、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が、例えば、３Ｖから１．５Ｖに低下した場合、利得０ｄＢの周波数における位相余裕は２０゜である。この理由は、基準電圧Ｖｒｅｆ１（１．２Ｖ）を抵抗分割部３により基準電圧Ｖｒｅｆ２（０．６Ｖ）と降圧して使用しているので、基準電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔの差を大きくでき、シリーズレギュレータ１が３段構成であっても出力電圧Ｖｏｕｔが３Ｖ仕様の場合と同様に位相余裕を確保することができる。ここで、位相が−１８０゜での利得余裕は３０ｄＢである。なお、出力電圧Ｖｏｕｔが３Ｖ仕様での特性は図示及び説明を省略する。
【００１９】
一方、図３に示すように、従来（抵抗分割部３が設けられていない場合）では、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が、例えば、３Ｖから１．５Ｖに低下した場合、利得０ｄＢの周波数における位相余裕は２゜である。この理由は、基準電圧Ｖｒｅｆ１（１．２Ｖ）を使用しているので、基準電圧Ｖｒｅｆ１（１．２Ｖ）と出力電圧Ｖｏｕｔ（１．５Ｖ）の差が小さくなり、出力電圧Ｖｏｕｔが３Ｖ仕様の場合の位相余裕と比較してシリーズレギュレータ１が、例えば、３段構成の場合、位相余裕を確保することが困難となる。ここで、位相が−１８０゜での利得余裕は２０ｄＢである。
【００２０】
上述したように、本実施例の定電圧電源回路では、抵抗分割部３、差動増幅部４及び出力段５が設けられている。抵抗分割部３に入力された基準電圧Ｖｒｅｆ１は、抵抗Ｒ１及び抵抗Ｒ２により抵抗分割され、抵抗Ｒ１と抵抗Ｒ２の間から基準電圧Ｖｒｅｆ１を降圧した基準電圧Ｖｒｅｆ２が出力される。差動増幅部４は入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段５から出力される帰還電圧としての抵抗分割電圧Ｖａを入力し、増幅した信号を出力する。出力段５は Ｐｃｈ  ＭＯＳトランジスタである出力トランジスタＰＴ１、抵抗Ｒ３、及び抵抗Ｒ４から構成されている。出力トランジスタＰＴ１は、ゲートに差動増幅部４から出力される信号を入力して増幅動作する。抵抗Ｒ３と抵抗Ｒ４の間から抵抗分割電圧Ｖａが帰還電圧として差動増幅部４の入力側の（＋）側に入力される。
【００２１】
このため、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が低下した場合でも、基準電圧Ｖｒｅｆ１を抵抗分割部３により基準電圧Ｖｒｅｆ２に降圧して使用しているので、基準電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔの差を大きくでき、位相余裕を確保することができる。
【００２２】
なお、本実施例では、入力側に抵抗分割部を設けて基準電圧を下げたシリーズレギュレータについて説明したが、リニアレギュレータやＬＤＯレギュレータなどにも適用できる。
【実施例２】
【００２３】
次に、本発明の実施例２に係る定電圧電源回路について、図面を参照して説明する。図４は定電圧電源回路としてのシリーズレギュレータを示す回路図である。本実施例では、３段増幅のシリーズレギュレータをＭＯＳトランジスタで構成している。
【００２４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２５】
図４に示すように、シリーズレギュレータ１ａには、レベルシフト回路６、差動入力段１１、増幅段１２、及び出力段１３が設けられ、基準電圧発生回路２から発生される基準電圧Ｖｒｅｆ１を入力し、出力段１３から出力電圧Ｖｏｕｔを出力する。
【００２６】
レベルシフト回路６は、基準電圧発生回路２と差動入力段１１の間に配置され、基準電圧Ｖｒｅｆ１を出力する基準電圧発生回路２の出力側と低電位側電源Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆ１を降圧した、例えば、Ｖ＝０．６Ｖの基準電圧Ｖｒｅｆ２を発生する。
【００２７】
差動入力段１１は、レベルシフト回路６と増幅段１２の間に配置され、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）と低電位側電源Ｖｓｓの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＭＰ２、及びＮｃｈ  ＭＯＳトランジスタＭＮ１乃至ＭＮ３から構成されている。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＭＰ１は、ソースが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ゲートがドレインに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ１のドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＭＰ２は、ソースが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＭＰ１のゲートに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ２のドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＭＰ１及びＭＰ２はカレントミラー回路を構成し、負荷として一定電流をＮｃｈ  ＭＯＳトランジスタＭＮ１及びＭＮ２に供給する。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＭＮ１は、ゲートに基準電圧Ｖｒｅｆ２を入力する（差動入力段１１の入力側の（−）側として入力する）。Ｎｃｈ  ＭＯＳトランジスタＭＮ２は、ゲートに出力段１３の抵抗分割された電圧を帰還電圧として入力する（差動入力段１１の入力側の（＋）側として入力する）。Ｐｃｈ  ＭＯＳトランジスタＭＰ２のドレインとＮｃｈ  ＭＯＳトランジスタＭＮ２のドレインの間から差動増幅された信号が出力される。
【００３０】
Ｎｃｈ  ＭＯＳトランジスタＭＮ３は、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ１及びＭＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂが入力される。バイアス電圧Ｖｂは、Ｐｃｈ  ＭＯＳトランジスタＭＰ１、Ｐｃｈ  ＭＯＳトランジスタＭＰ２、Ｎｃｈ  ＭＯＳトランジスタＭＮ１、Ｎｃｈ  ＭＯＳトランジスタＭＮ２、及びＮｃｈ  ＭＯＳトランジスタＭＮ３が飽和領域で動作するように所定の電圧に設定されている。
【００３１】
増幅段１２は、差動入力段１１と出力段１３の間に配置され、高電位側電源Ｖｃｃ２（Ｖｉｎ）と低電位側電源Ｖｓｓの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＭＰ３とＮｃｈ  ＭＯＳトランジスタＭＮ４から構成されている。
【００３２】
Ｐｃｈ  ＭＯＳトランジスタＭＰ３は、ソースが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ゲートに差動入力段１１から出力された信号を入力して増幅動作する。Ｎｃｈ  ＭＯＳトランジスタＭＮ４は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ３のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂが入力される。ここで、バイアス電圧Ｖｂは、Ｐｃｈ  ＭＯＳトランジスタＭＰ３とＮｃｈ  ＭＯＳトランジスタＭＮ４が飽和領域で動作するように所定の電圧に設定されている。
【００３３】
出力段１３は、高電位側電源Ｖｃｃ２（Ｖｉｎ）と低電位側電源Ｖｓｓの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＭＰ４、コンデンサＣ１、及び抵抗Ｒ１１乃至Ｒ１３から構成されている。
【００３４】
Ｐｃｈ  ＭＯＳトランジスタＭＰ４は、ソースが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ゲートに増幅段１２から出力された信号を入力して増幅動作する。抵抗Ｒ１１は、一端がＰｃｈ  ＭＯＳトランジスタＭＰ４のドレインに接続され、他端が抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１２は、他端が低電位側電源Ｖｓｓに接続されている。コンデンサＣ１は、一端がＰｃｈ  ＭＯＳトランジスタＭＰ４のドレインに接続され、他端が抵抗Ｒ１３の一端に接続されている。抵抗Ｒ１３は、他端が抵抗Ｒ１１と抵抗Ｒ１２の間に接続されている。
【００３５】
Ｐｃｈ  ＭＯＳトランジスタＭＰ４のドレインと抵抗Ｒ１１の間から出力電圧ＶｏｕＴが出力される。コンデンサＣ１と抵抗Ｒ１３の間から抵抗分割された電圧が帰還電圧として差動入力段１１のＮｃｈ  ＭＯＳトランジスタＭＮ２のゲートに入力される。ここで、コンデンサＣ１及び抵抗Ｒ１３は、シリーズレギュレータ１ａの高周波領域での位相余裕を向上させるために設けられたものであり、例えば、抵抗Ｒ１３は抵抗Ｒ１１乃至Ｒ１３とコンデンサＣ１から構成される回路部のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離す役割をする。
【００３６】
次に、図１に示すコンデンサＣ１と抵抗Ｒ１３間の電圧であるＶ１、抵抗Ｒ１１と抵抗Ｒ１２間の電圧であるＶ２、出力電圧Ｖｏｕｔの関係について説明する。  
抵抗Ｒ１１と抵抗Ｒ１２間の電圧であるＶ２は、
R12／(R11＋R12)≒Vref2／Vout・・・・・・・・・・・・・・式（２）
で表されるので、
V2≒Vref2・・・・・・・・・・・・・・・・・・・・・・・・式（３）
となる。
【００３７】
また、Ｖ１／Ｖｏｕｔの利得ＡＶは、
AV＝R12／(R11＋R12) ・・・・・・・・・・・・・・・・・式（４）
で表されるので、利得ＡＶは出力分割抵抗比となっている。そして、Ｖ１／Ｖｏｕｔの伝達関数で発生するゼロ周波数ｆＺ１とポール周波数ｆP１は、Ｖ１と低電位側電源Ｖｓｓ間の容量がコンデンサＣ１の容量であるＣ１に比べて十分小さく設定されているので、それぞれ、
fZ1＝R12／{2πC1(R11・R12＋R12・R13＋R11・R13)} ・・・・式（５）
fP1＝(R11＋R12)／{2πC1(R11・R12＋R12・R13＋R11・R13)}・・・・式（６）
と表され、式（５）と式（６）から、
fZ1／fP1＝R12／(R11＋R12)・・・・・・・・・・・・・・・・・・式（７）
で表され、ゼロ周波数ｆＺ１とポール周波数ｆＰ１の関係は、
fZ1＜fP1・・・・・・・・・・・・・・・・・・・・・・・・・・・式（８）
であることがわかる。また、低い出力電圧Ｖｏｕｔの場合、式（７）からｆＺ１／ｆＰ１が１に近づくことがわかる。
【００３８】
次に、シリーズレギュレータの周波数に対する位相特性について、図面を参照して説明する。図５はシリーズレギュレータの周波数に対するＶ１／Ｖｏｕｔ位相特性を示す図、図中の実線（ａ）は本実施例の特性を示し、図中の破線（ｂ）は従来の特性を示す。ここで、従来のシリーズレギュレータでは、レベルシフト回路を設けずに基準電圧発生回路から出力される基準電圧を直接入力している。
【００３９】
図５に示すように、従来（レベルシフト回路６が設けられていない場合）では、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が、例えば、３Ｖから１．５Ｖに低下した場合、位相回復が７．８゜しかない。この理由は、位相余裕を向上させるためにコンデンサＣ１及び抵抗Ｒ１３を設けているが、基準電圧Ｖｒｅｆ１（１．２Ｖ）を使用しているので、基準電圧Ｖｒｅｆ１（１．２Ｖ）と出力電圧Ｖｏｕｔ（１．５Ｖ）の差が小さくなり、位相補正の効果が少ないことがわかる。
【００４０】
一方、本実施例では、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が、例えば、３Ｖから１．５Ｖに低下した場合でも、位相回復が２６．５゜ある。この理由は、基準電圧Ｖｒｅｆ１（１．２Ｖ）をレベルシフト回路６により基準電圧Ｖｒｅｆ２（０．６Ｖ）と降圧して使用しているので、基準電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔの差を大きくでき、シリーズレギュレータ１が３段構成であっても出力電圧Ｖｏｕｔが３Ｖ仕様の場合と同様に位相補正の効果が大きくできることがわかる。
【００４１】
上述したように、本実施例の定電圧電源回路では、レベルシフト回路６、差動入力段１１、増幅段１２、及び出力段１３が設けられている。レベルシフト回路６に入力された基準電圧Ｖｒｅｆ１は、降圧され基準電圧Ｖｒｅｆ２が出力される。差動入力段１１は入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段１３から出力される帰還電圧としての抵抗分割電圧を入力し、差動増幅した信号を出力する。増幅段１２は、差動入力段１１から出力した信号を入力し、増幅した信号を出力する。出力段１３は、Ｐｃｈ  ＭＯＳトランジスタＭＰ４、コンデンサＣ１、及び抵抗Ｒ１１乃至Ｒ１３から構成されている。Ｐｃｈ  ＭＯＳトランジスタＭＰ４は、増幅段１２から出力した信号を入力し、増幅した信号を出力する。
【００４２】
このため、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が低下した場合でも、基準電圧Ｖｒｅｆ１をレベルシフト回路６により基準電圧Ｖｒｅｆ２に降圧して使用しているので、基準電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔの差を大きくでき、実施例１と同様に位相余裕を確保することができる。また、レベルシフト回路６により基準電圧Ｖｒｅｆ１を降圧しているので、コンデンサＣ１及び抵抗Ｒ１３を設け、レベルシフト回路６を設けない場合よりも、位相回復を大きくすることができる。
【００４３】
なお、本実施例では、シリーズレギュレータを３段増幅構成にしているが、２段増幅構成や４段増幅構成などにしてもよい。また、位相補正用のコンデンサＣ１及び抵抗Ｒ１３を出力段１３に設けているが、更に増幅段１２にも設けてもよく、また増幅段１２のみに設けてもよい。
【実施例３】
【００４４】
次に、本発明の実施例３に係る定電圧電源回路について、図面を参照して説明する。図６は定電圧電源回路としてのシリーズレギュレータを示す回路図である。本実施例では、シリーズレギュレータをバイポーラトランジスタで構成している。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図６に示すように、シリーズレギュレータ１ｂには、抵抗分割部３、差動増幅部４ａ、及び出力段５ａが設けられ、基準電圧発生回路２から発生される基準電圧Ｖｒｅｆ１を入力し、出力段５ａから出力電圧Ｖｏｕｔを出力する。
【００４７】
差動増幅部４ａは、図示しないバイポーラトランジスタから回路構成され、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）と低電位側電源Ｖｓｓの間に設けられ、抵抗分割部３と出力段５ａの間に配置され、入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段５ａから出力される帰還電圧としての抵抗分割電圧Ｖａを入力し、増幅した信号を出力する。ここで、差動増幅部４ａは、差動増幅動作する差動入力段を含め、１段或いは複数段で構成される。
【００４８】
出力段５ａは、ＰＮＰトランジスタである出力トランジスタＢＰＴ１、抵抗Ｒ３、及び抵抗ｒ４から構成されている。出力トランジスタＢＰＴ１は、エミッタが高電位側電源Ｖｃｃ２（Ｖｉｎ）に接続され、ベースに差動増幅部４ａから出力された信号を入力して増幅動作する。抵抗Ｒ３は、一端が出力トランジスタＢＰＴ１のコレクタに接続され、他端が抵抗Ｒ４の一端に接続されている。抵抗Ｒ４は、他端が低電位側電源Ｖｓｓに接続されている。出力トランジスタＢＰＴ１のコレクタと抵抗Ｒ３の間から出力電圧Ｖｏｕｔが出力される。
【００４９】
ここで、シリーズレギュレータ１ｂの差動増幅部４ａ及び出力段５ａは、バイポーラトランジスタから構成され、バイポーラトランジスタはＭＯＳトランジスタよりもトランジスタの特性バラツキを抑制することができるので、ＣＭＯＳ構成のシリーズレギュレータよりも回路面積を縮小することができる。
【００５０】
上述したように、本実施例の定電圧電源回路では、抵抗分割部３、差動増幅部４ａ及び出力段５ａが設けられている。抵抗分割部３に入力された基準電圧Ｖｒｅｆ１は、抵抗Ｒ１及び抵抗Ｒ２により抵抗分割され、抵抗Ｒ１と抵抗Ｒ２の間から基準電圧Ｖｒｅｆ１を降圧した基準電圧Ｖｒｅｆ２が出力される。差動増幅部４ａはバイポーラトランジスタから回路構成され、入力側の（―）側に基準電圧Ｖｒｅｆ２を入力し、入力側の（＋）側に出力段５ａから出力される帰還電圧としての抵抗分割電圧Ｖａを入力し、増幅した信号を出力する。出力段５はＰＮＰトランジスタである出力トランジスタＢＰＴ１、抵抗Ｒ３、及び抵抗Ｒ４から構成されている。出力トランジスタＢＰＴ１は、ベースに差動増幅部４ａから出力された信号を入力して増幅動作する。抵抗Ｒ３と抵抗Ｒ４の間から抵抗分割電圧Ｖａが帰還電圧として差動増幅部４の入力側の（＋）側に入力される。
【００５１】
このため、入力電源としての高電位側電源Ｖｃｃ２（Ｖｉｎ）電圧仕様が下がり、出力電圧Ｖｏｕｔの仕様が低下した場合でも、基準電圧Ｖｒｅｆ１を抵抗分割部３により基準電圧Ｖｒｅｆ２に降圧して使用しているので、基準電圧Ｖｒｅｆ２と出力電圧Ｖｏｕｔの差を大きくでき、実施例１と同様に位相余裕を確保することができる。
【００５２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５３】
例えば、実施例２では、定電圧電源回路としてのシリーズレギュレータをＣＭＯＳ構成にし、実施例３では定電圧電源回路としてのシリーズレギュレータをバイポーラトランジスタで回路を構成しているが、定電圧電源回路としてのシリーズレギュレータをＢｉＣＭＯＳ構成或いは接合型トランジスタ（Ｊ−ＦＥＴ）構成にしてもよい。また、オペアンプなどの増幅器やコンパレータなどに適用できる。
【００５４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  基準電圧発生回路から出力される第１の基準電圧を入力し、前記第１の基準電圧よりも低電圧の第２の基準電圧を発生する縦続接続された複数の抵抗が設けられた抵抗分割部と、高電位側電源と低電位側電源の間に設けられ、入力側に前記第２の基準電圧を入力し、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタが設けられ、差動増幅動作する差動入力段と、前記高電位側電源と前記低電位側電源の間に設けられ、前記差動入力段から出力される信号を入力して増幅動作するＰｃｈ  ＭＯＳトランジスタが設けられた増幅段と、前記高電位側電源側に設けられ、前記増幅段から出力される信号を入力して増幅動作する出力Ｐｃｈ  ＭＯＳトランジスタと、前記出力Ｐｃｈ  ＭＯＳトランジスタと前記低電位側電源の間に縦続接続された第１及び第２の抵抗と、前記出力Ｐｃｈ  ＭＯＳトランジスタ及び第１の抵抗の間と前記第１及び第２の抵抗の間に縦続接続されたコンデンサ及び第３の抵抗とを有し、前記コンデンサと前記第３の抵抗の間から抵抗分割された電圧が帰還電圧として前記差動入力段の入力側に出力され、前記出力Ｐｃｈ  ＭＯＳトランジスタと前記第１の抵抗の間から出力電圧を出力する出力段とを具備する定電圧電源回路。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る定電圧電源回路としてのシリーズレギュレータを示す回路図。
【図２】本発明の実施例１に係るシリーズレギュレータの周波数に対する利得及び位相の関係を示す図。
【図３】本発明の実施例１に係る従来のシリーズレギュレータの周波数に対する利得及び位相の関係を示す図。
【図４】本発明の実施例２に係る定電圧電源回路としてのシリーズレギュレータを示す回路図。
【図５】本発明の実施例２に係るシリーズレギュレータのＶ１／Ｖｏｕｔ位相特性を示す図。
【図６】本発明の実施例３に係る定電圧電源回路としてのシリーズレギュレータを示す回路図。
【符号の説明】
【００５６】
１、１ａ、１ｂ  シリーズレギュレータ
２  抵抗分割部
３  基準電圧発生回路
４、４ａ  差動増幅部
５、５ａ、１３  出力段
６  レベルシフト回路
１１  差動入力段
１２  増幅段
ＢＰＴ１  出力トランジスタ
Ｃ１  コンデンサ
Ｃｏｕｔ  安定化コンデンサ
ＭＮ１〜ＭＮ４  Ｎｃｈ  ＭＯＳトランジスタ
ＭＰ１〜ＭＰ４  Ｐｃｈ  ＭＯＳトランジスタ
ＰＴ１  出力トランジスタ
Ｒ１〜Ｒ４、Ｒ１１〜Ｒ１３  抵抗
Ｖ１  Ｃ１とＲ１３間電圧
Ｖ２  Ｒ１１とＲ１２間電圧
Ｖａ  抵抗分割電圧
Ｖｂ  バイアス電圧
Ｖｃｃ１、Ｖｃｃ２（Ｖｉｎ）  高電位側電源
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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