(57)【要約】【課題】  配線間容量の低減が図れるだけでは無く、リーク電流が有るにしても少ない配線技術を提供することである。【解決手段】  ポーラス構造の絶縁膜上に非ポーラス構造の絶縁膜を設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法であって、  前記成膜工程で設けられた絶縁膜に対して、前記ＣＭＰ工程の前において、酸化処理を施す酸化工程を有する。【選択図】  図１
2007220920.tif 000002
【特許請求の範囲】
【請求項１】
ポーラス構造の絶縁膜上に非ポーラス構造の絶縁膜を設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法であって、
前記成膜工程で設けられた絶縁膜に対して、前記ＣＭＰ工程の前において、酸化処理を施す酸化工程
を有することを特徴とする配線膜形成方法。
【請求項２】
比誘電率が２．５以下の絶縁膜ａ上にＳｉ，Ｏ，Ｃ，Ｈを含有する比誘電率が前記絶縁膜ａの比誘電率より大きな値の絶縁膜ｂを設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法であって、
前記成膜工程で設けられた絶縁膜ｂに対して、前記ＣＭＰ工程の前において、酸化処理を施す酸化工程
を有することを特徴とする配線膜形成方法。
【請求項３】
酸化処理はＯを構成元素として有するガスのプラズマによる酸化処理であることを特徴とする請求項１又は請求項２の配線膜形成方法。
【請求項４】
成膜工程で設けられた絶縁膜を、酸化処理に先立って、希ガスのプラズマで処理する改質工程を有することを特徴とする請求項１〜請求項３いずれかの配線膜形成方法。
【請求項５】
成膜工程で成膜された絶縁膜に対して電磁波を照射する電磁波照射工程を有することを特徴とする請求項１〜請求項４いずれかの配線膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子における配線膜形成方法、特に低誘電率（low-k)絶縁膜を用い、かつ、ＣＭＰ（化学機械研磨法：Chemical Mechanical Polishing）を用いて配線膜を形成するダマシン配線膜形成方法に関する。
【背景技術】
【０００２】
半導体集積回路装置では、その処理能力の向上の為、素子の高集積化および信号処理の高速化が必要となっている。この要求を満たす為、微細化されたパターンによる半導体装置が製造されている。この微細化は、現在では、最小パターン幅が９０ｎｍ、更には６５ｎｍにまで進んでいる。ところで、パターンの微細化に伴い、集積回路の配線の抵抗および配線間の容量が増大し、信号速度の遅延、消費電力の増大を招いている。従って、配線抵抗や配線間容量を低減することが重要である。
【０００３】
上記目的を達成する為、配線材料はＡｌからＣｕに転換されて来ており、又、絶縁材料としてもＳｉＯ２とＳｉＯ２より誘電率が低い、所謂、low-k絶縁膜との積層膜を用いることが提案されている。
【０００４】
図６に上記の構造例を示す。すなわち、下地絶縁膜となるＳｉＣ膜１１をプラズマＣＶＤによって厚さ３０ｎｍだけ設けた後、ポーラス構造のlow-k絶縁膜１２を厚さ１５０ｎｍだけ設ける。このlow-k絶縁膜１２は、例えば膜中に空孔（平均ポアサイズ２〜３ｎｍ）が３０％程度含まれるポーラスＭＳＱ系材料の塗料をスピンコート法などの手段で塗布し、そして硬化処理（例えば、４００℃で１時間のベーキング）を行うことによって得られる。尚、このようにして得られたポーラス構造のlow-k絶縁膜１２は、比誘電率が約２．１である。絶縁膜１２が設けられると、この絶縁膜１２表面にキャップ膜１３が設けられる。例えば、プラズマＣＶＤ手段によって、厚さ６０ｎｍのＳｉＯ２膜（キャップ膜）１３が設けられる。このキャップ膜１３を設ける理由は、後述するＣＭＰプロセスにおいて、ポーラス構造のlow-k絶縁膜１２を保護する為である。キャップ膜１３が設けられると、例えばＡｒＦエキシマーレーザを用いたフォトリソグラフィ技術でレジストパターンを形成し、そしてリアクティブイオンエッチング（ＲＩＥ）によりドライエッチングを行う。そして、レジスト膜が剥離され、積層構造絶縁膜（ポーラス構造のlow-k絶縁膜１２とキャップ膜１３との積層構造絶縁膜）中に配線膜用溝が形成される。配線膜用溝が形成された後、スパッタ手段により、バリアメタル膜（例えば、１０ｎｍ厚さのＴａＮ膜と１０ｎｍ厚のＴａ膜）１４を設ける。そして、バリアメタル膜１４上に、先ず、６０ｎｍ厚のＣｕシード膜をスパッタ手段により設け、続いて湿式メッキ法により８００ｎｍ厚のＣｕ膜１５を設ける。この後、ＣＭＰ手段により、Ｃｕ／Ｔａ／ＴａＮ膜およびキャップ膜（ＳｉＯ２膜）の一部（３０ｎｍ程度）を除去する。これによって、ダマシン配線膜が形成される。
【０００５】
ところで、上記のようにして構成されたものは、キャップ膜１３としてＳｉＯ２膜が用いられており、ＳｉＯ２膜はlow-k絶縁膜１２に比べて誘電率が４．３程度と大きく、配線間容量が増大し、配線間容量低減が十分でない。
【０００６】
そこで、ＳｉＯ２膜の代わりに、膜中に空孔が実質上含まれてない（非ポーラス構造：デンス）ＭＳＱを用いることが提案されている。このデンスＭＳＱの誘電率は３．０程度であり、ＳｉＯ２に比べると誘電率が小さい。従って、ＳｉＯ２膜の代わりにデンスＭＳＱを用いた場合には、配線間容量を１０％程度低減させることが期待できる。
【０００７】
又、例えば特開２００１−３５１９７６号公報では、半導体材料上の低誘電率層を、半導体材料の処理の際に保護する方法であって、半導体材料よりなる基板と、前記基板上に任意のエッチング停止層とを設ける工程と、前記半導体材料上にバルク低誘電率材料を付着する工程と、前記バルク低誘電率材料上に低誘電率材料よりなる第１のハードマスク層を付着する工程と、前記第１のハードマスク層上に設けられる犠牲的な第２のハードマスク層を付着する工程と、前記半導体材料，前記ハードマスク層および前記バルク低誘電率材料を連続処理する工程と、前記第２のハードマスク層を除去し、前記バルク低誘電率材料上の前記第１のハードマスク層を永久に残す工程とを含み、前記第１のハードマスク層の材料が、前記バルク低誘電体材料を保護して、連続処理の際にその誘電率の変化を実質的に防ぐようにする方法が提案されている。ここで、ハードマスク層は、シリコンナイトライド、シリコンカーバイド、アモルファス水素化シリコンカーバイド、シリコンカーバイドナイトライド、有機シリケートガラス、シリコンリッチオキサイド、二酸化シリコン、テトラエチルオルトシリケート、ホスホシリケート、有機シロキサンポリマー、炭素ドープシリケートガラス、水素ドープシリケートガラス、シルセスキオキサンガラス、スピンオンガラス、又はフッ素化シリケートガラスで構成されることも提案されている。
【特許文献１】特開２００１−３５１９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記提案の技術では、新たな問題が起きて来た。
例えば、キャップ膜１３をデンスＭＳＱで構成させた場合、配線間に流れるリーク電流が増加したのである。
【０００９】
この問題についての検討を鋭意推し進めて行く中に、ＣＭＰに際して、砥粒による物理的な研磨が相対的に増大し、ミクロ的に見た場合に、スクラッチ欠陥と呼ばれるダメージがキャップ膜１３に引き起こされており、この箇所を介してリーク電流が発生したのであろうと考えられるに至った。
【００１０】
従って、配線容量を低減する為にキャップ膜として低誘電率のものを用いるにしても、キャップ膜はＣＭＰプロセスに対する良好な耐性を持ち、損傷を受けないものを選定しなければならない。
すなわち、本発明が解決しようとする課題は、配線間容量の低減が図れるだけでは無く、リーク電流が有るにしても少ない配線技術を提供することである。
【課題を解決するための手段】
【００１１】
前記問題点に対する検討を更に推し進めて行く中に、上記例の場合において、ＣＭＰに先立ってデンスＭＳＱ（キャップ膜）を酸化処理しておくと、キャップ膜のＣＭＰ耐性が向上し、リーク電流の原因となるスクラッチ欠陥が起き難いものとなっていたことを見出すに至った。
【００１２】
この理由の理論的解明は完全になされたと言う訳では無いが、リーク電流の原因となるスクラッチ欠陥が少なくなったのは、デンスＭＳＱ膜をＮ２Ｏプラズマ等によって酸化すると、ＣＭＰプロセスにおけるスラリーとの親和性が改善されて濡れ性が向上し、微視的にも均一性に優れた研磨が行われ、スクラッチ欠陥が少なくなったのであろうと考えている。
【００１３】
尚、酸化処理によって、デンスＭＳＱ膜の中の酸化された部分（デンスＭＳＱ膜の上層部分）の誘電率は増加するものの、この上層部分はＣＭＰによって除去されるようにもなるので、悪影響は少なくなる。
【００１４】
上記知見を基にして本発明が達成されたものである。
【００１５】
すなわち、前記の課題は、ポーラス構造の絶縁膜上に非ポーラス構造の絶縁膜を設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法であって、
前記成膜工程で設けられた絶縁膜に対して、前記ＣＭＰ工程の前において、酸化処理を施す酸化工程
を有することを特徴とする配線膜形成方法によって解決される。
【００１６】
又、比誘電率が２．５以下の絶縁膜ａ上にＳｉ，Ｏ，Ｃ，Ｈを含有する比誘電率が前記絶縁膜ａの比誘電率より大きな値の絶縁膜ｂを設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法であって、
前記成膜工程で設けられた絶縁膜ｂに対して、前記ＣＭＰ工程の前において、酸化処理を施す酸化工程
を有することを特徴とする配線膜形成方法によって解決される。
【００１７】
上記本発明の配線膜形成方法における酸化処理は、例えばＯを構成元素として有するガスのプラズマによる酸化処理である。勿論、酸化処理として他の手法をも採用できるが、半導体素子への熱影響や、他の膜への影響を考慮すると、キャップ膜（成膜工程で設けられた絶縁膜）上層部分のみを効率良く酸化せしめる手法としてはプラズマ処理によるのが最も好ましいものであった。
【００１８】
上記本発明の配線膜形成方法における酸化処理は、好ましくは、キャップ膜（成膜工程で設けられた絶縁膜）上層部分のみ（下層部分を除いた部分）が酸化されることである。従って、酸化速度が速いと制御が難しくなる。そこで、下層部分を除いた部分が上手く酸化されるようにする為の検討を推し進めて行った結果、成膜工程で設けられた絶縁膜を、酸化処理に先立って、希ガスのプラズマで処理（改質処理）しておくと好都合であることが判った。すなわち、前記の課題は、上記本発明の配線膜形成方法であって、成膜工程で設けられた絶縁膜を、酸化処理に先立って、希ガスのプラズマで処理する改質工程を有することを特徴とする配線膜形成方法によって解決される。
【００１９】
又、上記本発明の配線膜形成方法であって、成膜工程で成膜された絶縁膜に対して電磁波を照射する電磁波照射工程を有することを特徴とする配線膜形成方法によって解決される。
【発明の効果】
【００２０】
本発明によれば、絶縁膜の誘電率が比較的小さな為、配線間容量が小さな配線膜構造の半導体素子が得られる。従って、半導体素子の信号処理速度が向上し、高性能な半導体素子が得られる。
【００２１】
かつ、ＣＭＰによって配線膜を構成するに際して、絶縁膜に微細なクラックが引き起こされず、微細クラックに起因するリーク電流は有っても少ない。従って、この点からも、高性能な半導体素子が得られる。
【発明を実施するための最良の形態】
【００２２】
本発明になる配線膜形成方法（半導体素子製造方法）は、ポーラス構造の絶縁膜上に非ポーラス構造の絶縁膜を設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法である。或いは、比誘電率が２．５以下の絶縁膜ａ上にＳｉ，Ｏ，Ｃ，Ｈを含有する比誘電率が前記絶縁膜ａの比誘電率より大きな値の絶縁膜ｂを設ける成膜工程と、前記絶縁膜に対して配線膜用溝を形成する溝形成工程と、前記配線膜用溝に導体材料を充填する充填工程と、前記充填工程の後でＣＭＰを行うＣＭＰ工程とを有する配線膜形成方法である。そして、前記成膜工程で設けられた絶縁膜（絶縁膜ｂ）に対して、前記ＣＭＰ工程（特に、溝形成工程）の前において、酸化処理を施す酸化工程を有する。ここで、酸化処理は、特に、Ｏを構成元素として有するガスのプラズマによる酸化処理である。特に、前記成膜工程で設けられた絶縁膜の上層部分（下層部分以外の部分）が酸化されるような酸化処理である。下層部分以外の部分が上手く酸化されるようにする為、成膜工程で設けられた絶縁膜を、酸化処理に先立って、希ガスのプラズマで処理（改質処理）する工程を、特に、有する。又、成膜工程で成膜された絶縁膜に対して電磁波を照射する電磁波照射工程を、特に、有する。
【００２３】
以下、更に詳しく説明する。
図１は、本発明の基本的概念を説明する説明図である。尚、本実施形態では、層間絶縁膜として膜中に空孔（平均ポアサイズ２〜３ｎｍ）が３０％程度含まれるポーラスＭＳＱ系材料を用いて構成すると共に、キャップ膜として膜中に空孔が実質上含まれてない（非ポーラス構造：デンス）ＭＳＱを用いた場合で説明する。
【００２４】
先ず、下地絶縁膜（バリア絶縁膜）となるＳｉＣ膜１をプラズマＣＶＤによって厚さ３０ｎｍ設ける。この後、ＳｉＣ膜１上に、ポーラス構造のlow-k絶縁膜２を厚さ１５０ｎｍ程度設ける。このlow-k絶縁膜２は、例えば膜中に空孔（平均ポアサイズ２〜３ｎｍ）が３０％程度含まれるポーラスＭＳＱ系材料の塗料をスピンコート法などの手段で塗布し、そして硬化処理（例えば、４００℃で１時間の熱処理）を行うことによって得られたものである。尚、このようにして得られたポーラス構造のlow-k絶縁膜２の比誘電率は約２．１である。
【００２５】
次に、ＣＭＰプロセスにおいてポーラス構造のlow-k絶縁膜２を保護する為、low-k絶縁膜２表面にキャップ膜３を厚さ６０ｎｍ程度設ける。このキャップ膜３は、例えば膜中に空孔が実質上含まれない（非ポーラス構造：デンス）ＭＳＱ材料の塗料をスピンコート法などの手段で塗布し、そして硬化処理（例えば、４００℃で１時間の熱処理）を行うことによって得られたものである。尚、このようにして得られたデンスＭＳＱからなるキャップ膜３の比誘電率は約３．０である。
【００２６】
さて、積層絶縁膜（low-k絶縁膜２＋キャップ膜３）が形成された後、先ず、キャップ膜３の上層部分３ａを酸化処理する。キャップ膜３の下層部分３ｂは酸化されないようにする。
【００２７】
この後、例えばＡｒＦエキシマーレーザを用いたフォトリソグラフィ技術でレジストパターンを形成し、そしてＲＩＥ装置によりドライエッチングを行う。そして、レジスト膜が剥離され、積層構造絶縁膜中に配線膜用溝が形成（トレンチ加工）される。
【００２８】
配線膜用溝を形成した後、スパッタ手段などにより、バリアメタル膜（例えば、１０ｎｍ厚さのＴａＮ膜と１０ｎｍ厚のＴａ膜）４を設ける。そして、バリアメタル膜４上に、先ず、６０ｎｍ厚程度のＣｕシード膜をスパッタ手段などにより設け、続いて湿式メッキ法により８００ｎｍ厚程度のＣｕ膜５を設ける。
【００２９】
上記のようにして配線用溝に金属（Ｃｕ）からなる導体材料が埋め込まれた後、ＣＭＰを行い、平坦化処理を行う。すなわち、Ｃｕ／Ｔａ／ＴａＮ膜およびキャップ膜３の一部（厚さ３０ｎｍ程度）を除去する。尚、このＣＭＰ工程によって、誘電率が上昇したデンスＭＳＱ酸化層は殆ど全てが除去される。そして、これによって、ダマシン配線膜が構成される。
【００３０】
図２は本発明の第２の実施形態を説明する説明図である。本実施形態にあっては、酸化処理が上手く行われるようにする為、希ガスによる改質処理を施した場合である。キャップ膜３は、上述した通り、ＣＭＰプロセスにおいてポーラス構造のlow-k絶縁膜２を保護する為に設けられたものである。そして、ＣＭＰプロセスで一部が除去される。従って、除去される部分の誘電率は大きくなっていても差し支え無いが、除去されない部分の誘電率は大きくない方が好ましい。すなわち、本発明の大きな特徴である酸化処理に際して、キャップ膜３の上層部分のみが酸化されるように制御することは大事である。
【００３１】
上層部分のみが上手く酸化されるようにする為、本実施形態では、酸化処理に先立って、希ガスのプラズマ処理を行った。すなわち、積層絶縁膜（low-k絶縁膜２＋キャップ膜３）が形成された後であって、酸化処理が行われる前において、Ｈeなどの希ガスのプラズマに曝してキャップ膜３の上層部分３ａを改質処理した。
【００３２】
この改質処理の後、上記した場合と同様にして酸化処理を行った。すなわち、Ｎ２Ｏプラズマに曝してキャップ膜３の上層部分３ａを酸化処理した。
【００３３】
そして、希ガスプラズマ処理で改質処理した後に酸化処理した場合、キャップ膜３ａの酸化速度が緩やかなものになり、キャップ膜３が必要以上に深い位置まで酸化されないように制御するのは簡単になった。
【００３４】
特に、半導体素子における配線膜形成プロセスでは、既に形成されているトランジスタ等への熱的ダメージなどを回避する為、比較的低温（例えば、４００℃以下）で行われることが好ましい。従って、デンスＭＳＱの酸化プロセスでは、反応性が高いＮ２Ｏ等の酸化ガスのプラズマが用いられるようになる。しかしながら、このような酸化反応性が強いプラズマによる酸化処理では、酸化反応が急激に進行し、酸化反応はデンスＭＳＱの一部に止らず、デンスＭＳＱ全領域、更には下層のlow-k絶縁膜２まで進行する恐れが高い。その結果、比誘電率が大きくなり、好ましく無い。従って、前記のような事態を防ぐことは重要である。その為の一つの手段が上記した希ガスによる改質処理である。
【００３５】
ここで、希ガスのプラズマによる処理が有効な理由の理論的解明が１００％なされたとは考えていないが、ほぼ、次のような理由であろうと考えている。すなわち、酸化層でのＳｉＯ結合のネットワーク形成が十分でない状態で酸化が進行して行くと、Ｓｉの結合手の一部がＯＨ基などにより終端し、表面あるいは上部の酸化層が下層部の保護層として作用しないからであると考えられる。そこで、予め、Ｈｅ等の希ガスを用いたプラズマを照射してＳｉＯ結合のネットワーク形成が元のＭＳＱより幾分進行した改質層を構成しておくと、その後の酸化作用が比較的緩やかに進行し、酸化層を改質層とほぼ同じ領域に抑制できたのであろうと考えた。
【００３６】
図３は本発明の第３の実施形態を説明する説明図である。上記第１実施形態にあっては、キャップ膜３は塗布型の絶縁材料を用いて構成した。このような塗布型の絶縁材料を用いて塗布することによりキャップ膜３を構成させた場合、この塗布型の絶縁材料の一部が下層のlow-k絶縁膜２のポーラス（空孔）部分に侵入（浸み込む）ようになる。そして、このような浸込層（ミキシング領域）が構成されると、デンスＭＳＱ膜（キャップ膜３）とポーラスlow-k絶縁膜２との界面における機械的強度は増大すると共に、ミキシング領域がポーラスlow-k絶縁膜２に対して化学的・機械的な保護作用を有することから、ＣＭＰプロセスに対する耐性が向上する。従って、このような場合には、デンスＭＳＱ膜の殆ど全ての領域を酸化した後、ＣＭＰ工程において酸化層全てを研磨除去することも可能になる。
【００３７】
以下、更に具体的な実施例を挙げて説明する。
図４に示される通り、下地絶縁膜（バリア絶縁膜）である３０ｎｍ厚のＳｉＣ膜１上にポーラスＭＳＱ膜（比誘電率２．１）の塗料をスピンコート法で厚さ１５０ｎｍ塗布し、塗布後２００℃でベーキング処理し、ポーラス構造のlow-k絶縁膜２を設けた。
【００３８】
続いて、デンスＭＳＱ膜（比誘電率２．９）の塗料をスピンコート法で厚さ６０ｎｍ塗布し、そして２００℃でベーキング処理し、更にファーネスで４００℃において１時間の焼き締めを行い、キャップ膜３を設けた。これによって、デンス／ポーラスの積層絶縁膜が形成された。
【００３９】
次に、Ｈｅのプラズマ（出力５００Ｗ、雰囲気６Torr）に２０秒間曝してプラズマ改質処理を施した。これによって、キャップ膜３の下層部分３ｂを除いた部分が改質処理された。尚、この改質処理には、Ｈｅの他、Ｎｅ，Ａｒ，Ｋｒ，Ｘ等を用いても同様である。
【００４０】
改質処理後、Ｎ２Ｏプラズマ（出力８０Ｗ、雰囲気４Torr）に３秒間曝してプラズマ酸化処理を施した。これによって、表面から４０ｎｍの深さの部分まで酸化された。尚、上記改質処理を行わないものについて、同じプラズマ酸化を施すと、表面より６０〜８０ｎｍの深さまで酸化が進行しており、かつ、ケースによるバラツキが大きかった。更には、改質処理しなかった場合の酸化層の比誘電率が７〜８であったのに対して、改質処理した場合の酸化層の比誘電率は４．３であり、このようなことから希ガスのプラズマ処理による改質処理は非常に好ましいことが判る。
【００４１】
改質処理・酸化処理後、上記と同様にして配線膜用溝を形成し、スパッタ法によりバリアメタル膜（１０ｎｍ厚のＴａＮ及び１０ｎｍ厚のＴａ）４を設け、続いてメッキシード膜（Ｃｕ膜）を６０ｎｍ厚さ設けた。
【００４２】
この後、Ｃｕシード膜上に、メッキ手段により、８００ｎｍ厚のＣｕ膜５を成膜し、配線膜用溝部にＣｕを埋め込んだ。
【００４３】
Ｃｕ膜５の形成後、ＣＭＰ装置に装填してＣＭＰを行った。すなわち、このＣＭＰ工程によって、Ｃｕ／Ｔａ／ＴａＮを除去し、更にデンスＭＳＱ（キャップ膜３）の酸化層３ａを厚さ３５ｎｍ除去した。そして、最終的には、デンスＭＳＱ（キャップ膜３）の酸化層３ａが１０ｎｍ厚だけ残るようにＣＭＰを行った。
【００４４】
尚、上記の如く、キャップ膜３が非常に薄くなるまでＣＭＰにより除去しても、配線間リーク電流増大の原因となるスクラッチ欠陥などの不良は認められなかった。かつ、比誘電率が大きな酸化層は非常に薄くなっているので、配線間容量の増大を心配することも無い。
【００４５】
次に、ポーラスＭＳＱ膜（ポーラス構造のlow-k絶縁膜：比誘電率２．１）２上にデンスＭＳＱ膜（キャップ膜３：比誘電率２．９）を形成する際に、ポーラスＭＳＱ膜２中にデンスＭＳＱ膜３の成分を浸み込ませてミキシング領域を形成した場合について説明する（図５参照）。
【００４６】
先ず、下地絶縁膜（バリア絶縁膜）である３０ｎｍ厚のＳｉＣ膜１上に、予め、空孔が含まれた材料、所謂、ノンポロジェンあるいはノンテンプレートタイプのポーラスＭＳＱ膜２の塗料をスピンコート法で厚さ１５０ｎｍ塗布し、２００℃でベークした。尚、このベークは溶剤を飛ばすだけで、固化しないようにする。
【００４７】
次に、ポーラスＭＳＱ膜２の表面より５〜１０ｎｍの深さだけ浸み込むようにデンスＭＳＱ膜の塗料をスピンコート法で厚さ６０ｎｍ塗布し、２００℃でベークした。
【００４８】
続いて、基板温度４００℃，Ａｒ雰囲気中で、紫外線を照射しながらＭＳＱ膜のベークを行った。尚、このベークは通常のベーク炉でも良いが、紫外線を照射しながら処理することにより、浸み込み領域（ミキシング領域）での反応が十分に促進され、デンスＭＳＱ膜３とポーラスＭＳＱ膜２との密着性が、熱だけのベークの場合に比べ、約１．５倍に向上していた。
【００４９】
次に、Ｈｅのプラズマ（出力５００Ｗ、雰囲気６Torr）に４０秒間曝してプラズマ改質処理を施した。これによって、デンスＭＳＱ膜３の下層部分３ｂを除いた部分が改質処理された。
【００５０】
改質処理後、Ｎ２Ｏプラズマ（出力１００Ｗ、雰囲気４Torr）に３秒間曝してプラズマ酸化処理を施した。これによって、表面から６０ｎｍの深さの部分までが酸化された。
【００５１】
改質処理・酸化処理後、上記したのと同様にして配線膜用溝を形成し、そしてスパッタ法によりバリアメタル膜４を設け、続いてメッキシード膜（Ｃｕ膜）を設け、この後、Ｃｕシード膜上にＣｕ膜５を成膜し、配線膜用溝部にＣｕを埋め込んだ。
【００５２】
Ｃｕ膜５の形成後、ＣＭＰ装置に装填してＣＭＰを行った。すなわち、このＣＭＰ工程においては、Ｃｕ／Ｔａ／ＴａＮを除去し、更にデンスＭＳＱ膜３の殆ど全て（６０ｎｍ弱）を除去した。
【００５３】
本実施例では、ＣＭＰによって、キャップ膜３の殆ど全てが除去されている。しかしながら、キャップ膜３を構成するデンスＭＳＱの成分をポーラスＭＳＱ膜であるlow-k絶縁膜２中に侵入させ、そして紫外線照射を併用しながら焼成処理して積層絶縁膜（low-k絶縁膜２＋キャップ膜３）を構成し、更に改質処理・酸化処理したので、キャップ膜（デンスＭＳＱ膜）３の殆ど全てをＣＭＰプロセスで研磨除去しても、膜剥がれ等は無い精巧な配線膜が得られる。そして、本実施例のものでは、比誘電率が大きなキャップ膜（デンスＭＳＱ膜）３の殆ど全てが無くなっているので、上記実施例のものよりも更に配線間容量が低減している。
【００５４】
尚、上記においては、キャップ膜３の材料としてデンスＭＳＱ材料が用いられた場合で説明したが、これに限られるものでは無い。キャップ膜の材料としては酸化処理できるものであれば良い。又、low-k絶縁膜２の材料としてもポーラスＭＳＱ材料で説明したが、他のものでも良い。例えば、低誘電率の有機材料を塗布手段で構成したものでも、或いはプラズマＣＶＤで構成したものでも良い。尚、キャップ膜３の材料が侵入して行くタイプのものは特に好ましいものである。
【図面の簡単な説明】
【００５５】
【図１】本発明の基本的概念の説明図
【図２】本発明の第２の実施形態の説明図
【図３】本発明の第３の実施形態の説明図
【図４】本発明の第１実施例の説明図
【図５】本発明の第２実施例の説明図
【図６】従来の製造工程説明図
【符号の説明】
【００５６】
１        下地絶縁膜（バリア絶縁膜：ＳｉＣ膜）
２        ポーラスlow-k絶縁膜（ポーラスＭＳＱ膜）
３        キャップ膜（デンスＭＳＱ膜）
４        バリアメタル膜
５        Ｃｕ膜
特許出願人  次世代半導体材料技術研究組合
代  理  人    宇    高      克    己
【図１】
2007220920.tif 000003
【図２】
2007220920.tif 000004
【図３】
2007220920.tif 000005
【図４】
2007220920.tif 000006
【図５】
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【図６】
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