(57)【要約】【課題】ＲＩＥによるキャパシタ特性の劣化を防止する半導体装置及びその製造方法を提供すること。【解決手段】半導体基板（１０１）と、前記半導体基板上に形成された下部電極膜（１１４）と、前記下部電極膜上に形成された誘電体膜（１１６）と、前記誘電体膜上に形成された上部電極膜（１１９）と、を備えた半導体装置であって、前記下部電極膜、前記誘電体膜、及び前記上部電極膜は、前記半導体基板上の所定範囲内でキャパシタ（Ａ）を構成し、前記所定範囲外で前記誘電体膜と前記上部電極膜とが分離されており、前記誘電体膜は隣接するセルに対して連続的に形成されている。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された下部電極膜と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極膜と、を備えた半導体装置であって、
前記下部電極膜、前記誘電体膜、及び前記上部電極膜は、前記半導体基板上の所定範囲内でキャパシタを構成し、前記所定範囲外で前記誘電体膜と前記上部電極膜とが分離されており、前記誘電体膜は隣接するセルに対して連続的に形成されていることを特徴とする半導体装置。
【請求項２】
前記上部電極膜のＲＩＥ法による加工面が前記誘電体膜に接しておらず、前記上部電極膜の加工のためのカバー膜に前記上部電極膜が乗り上げていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記所定範囲は前記キャパシタの面積を示す請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上に下部電極膜を形成し、
前記下部電極膜上に誘電体膜を形成し、
前記誘電体膜に絶縁膜を成膜した後、前記半導体基板上の所定範囲内の前記絶縁膜を除去し、
前記誘電体膜及び前記絶縁膜上に上部電極膜を形成することで、前記所定範囲内で前記下部電極膜、前記誘電体膜、及び前記上部電極膜によりキャパシタを構成し、前記所定範囲外で前記誘電体膜と前記上部電極膜とが分離され、前記誘電体膜は隣接するセルに対して連続的に形成されることを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁膜をエッチングエンドカバー膜とし、前記上部電極膜をＲＩＥ法によって加工し、層間絶縁膜を形成することで素子分離領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にキャパシタセル構造に関するものである。
【背景技術】
【０００２】
図６は、従来例に係る半導体装置におけるキャパシタセルの構成を示す断面図である。図６において、シリコン基板２０１には活性領域２０２が形成される。シリコン基板２０１上には、ゲート酸化膜２０３、ゲート電極２０４，２０５、及びゲート側壁・キャップＳｉＮ膜２０６で構成されたゲート２００が形成される。
【０００３】
さらに、ゲート２００を取り囲み平坦化された絶縁膜２０７が形成され、絶縁膜２０７上に多層層間膜２０８，２０９，２１０が形成される。絶縁膜２０７と多層層間膜２０８，２０９，２１０中にはコンタクト・ホールが形成され、このコンタクト・ホール中に、Ｐｏｌｙ−Ｓｉプラグ２１１及びＷプラグ２１３（及びバリア層２１２）が形成される。
【０００４】
多層層間膜２１０上には、Ｗプラグ２１３と接続するようにバリア層（ＴｉＳｉＮ膜やＴｉＡｌＮ膜）２１４とキャパシタ下部電極（Ｉｒ膜）２１５が形成される。これにより、活性領域２０２とキャパシタの下部電極２１５が、Ｐｏｌｙ−Ｓｉプラグ２１１、Ｗプラグ２１３、及びバリア層２１４を介して接続される。
【０００５】
さらに、キャパシタ下部電極２１５上に強誘電体であるキャパシタ絶縁膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）２１６及びキャパシタ上部電極２１７が形成される。キャパシタ上部電極２１７上には、Ａｌ２Ｏ３膜２１８及びＳｉＯ２膜２１９が形成される。Ａｌ２Ｏ３膜２１８及びＳｉＯ２膜２１９は、キャパシタ上部電極２１７、キャパシタ絶縁膜２１６、キャパシタ下部電極２１５、及びバリア層２１４をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）加工するためのマスクとして機能する。
【０００６】
ＲＩＥ加工によりキャパシタが形成されると、キャパシタを取り囲むようにキャパシタカバー膜２２０及び層間絶縁膜２２１が形成される。さらに層間絶縁膜２２１中に、キャパシタカバー膜２２０、第二のマスク膜２１９、及び第一のマスク膜２１８を突き通してキャパシタ上部電極２１７と接続し、隣り合うキャパシタセル間のＴＥとＴＥとを電気接合するように、コンタクト２２２および配線２２３を形成する（所謂デュアル・ダマシン構造）。
【０００７】
この他特記事項として、層間絶縁膜２２１をＲＩＥ加工し、コンタクト２２２のための開口、配線２２３のための溝を形成した後に、キャパシタ絶縁膜２１６に入るプラズマ・ダメージを緩和するための６００〜６５０℃、酸素雰囲気、一時間程度のリカバリー・アニールを行う。
【０００８】
上述した従来のキャパシタ構造では、ＲＩＥ法によるキャパシタ加工面がキャパシタの上部電極／強誘電膜界面、強誘電膜、強誘電膜／下部電極界面に接しているため、エッチング中にキャパシタに与えられるダメージが大きい。このため、デバイスを動かすために必要な信号量が得られない、または信号が減少し、デバイスの信頼性が低下するといった問題が発生する。
【０００９】
また、キャパシタ下部電極をエッチングする際に加工面にフェンスが付着し、これが上部電極と下部電極を短絡したり、キャパシタを流れるリーク電流を増加させたりする原因となり、デバイスの信頼性を低下させるという問題がある。
【００１０】
なお、特許文献１には、トランジスタが形成されている半導体基板上に順次形成された下部電極、強誘電体膜又は高誘電体膜よりなる容量絶縁膜及び上部電極から構成されるデータ記憶用容量素子と、容量絶縁膜への水素の拡散を防止する絶縁性バリア膜と、絶縁性バリア膜の上に形成されたビット線と、下部電極又は上部電極よりなる負荷容量下部電極、絶縁性バリア膜よりなる負荷容量絶縁膜及びビット線よりなる負荷容量上部電極から構成されるビット線負荷容量とを備えた半導体記憶装置が開示されている。
【００１１】
特許文献２には、半導体基板の所定部分に形成される下部配線、下部配線と電気的に連結される下部電極、下部電極の上部に形成された凹状の誘電膜、下部電極より大きく、誘電膜の上部に形成される凹状の上部電極、下部電極と電気的に連結される第１上部配線、及び上部電極と連結される第２上部配線を含む平板形キャパシタが開示されている。
【特許文献１】特開２００４−３４２９７４号公報
【特許文献２】特開２００４−３１１９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ＲＩＥによるキャパシタ特性の劣化を防止する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板上に形成された下部電極膜と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極膜と、を備えた半導体装置であって、前記下部電極膜、前記誘電体膜、及び前記上部電極膜は、前記半導体基板上の所定範囲内でキャパシタを構成し、前記所定範囲外で前記誘電体膜と前記上部電極膜とが分離されており、前記誘電体膜は隣接するセルに対して連続的に形成されている。
【００１４】
本発明の他の形態の半導体装置の製造方法は、半導体基板上に下部電極膜を形成し、前記下部電極膜上に誘電体膜を形成し、前記誘電体膜に絶縁膜を成膜した後、前記半導体基板上の所定範囲内の前記絶縁膜を除去し、前記誘電体膜及び前記絶縁膜上に上部電極膜を形成することで、前記所定範囲内で前記下部電極膜、前記誘電体膜、及び前記上部電極膜によりキャパシタを構成し、前記所定範囲外で前記誘電体膜と前記上部電極膜とが分離され、前記誘電体膜は隣接するセルに対して連続的に形成される。
【発明の効果】
【００１５】
本発明によれば、ＲＩＥによるキャパシタ特性の劣化を防止する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
図１〜図５は、本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図である。以下、ＦｅＲＡＭのスタック型キャパシタセルの製造工程を説明する。
【００１８】
図１に示すように、ｐ型シリコン（Ｓｉ）基板１０１上には、溝型の素子分離膜（図示せず）が形成され、シリコン基板１０１上には、ゲート絶縁膜１０３、ワード線となるゲート電極（例えば、ポリシリコン膜１０４及びＷＳｉ２膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜およびゲート側壁膜１０６、及びソース・ドレイン拡散層１０２が形成され、これによってＭＯＳトランジスタが形成される。
【００１９】
さらに、このトランジスタを取り囲むように層間絶縁膜（ＳｉＯ２膜）１０７が形成されて平坦化される。層間絶縁膜１０７上に層間絶縁膜（ＳｉＯ２膜）１０８とエッチングストッパー膜１０９が形成される。これら層間絶縁膜１０７，１０８、及びエッチングストッパー膜１０９中には、コンタクト・ホールが形成され、このコンタクト・ホール中にコンタクト・プラグ１１０及び１１２が形成される。拡散防止膜１１１はプラグ１１２を取り囲むように形成される。
【００２０】
コンタクト・プラグ１１２を形成した後、エッチングストッパー膜１０９上に、バリア層（ＴｉＡｌＮ膜、ＴｉＳｉＮ膜、ＴａＳｉＮ膜、ＴａＮ膜など）１１３をスパッタ法を用いて形成する。これにより、トランジスタのソース・ドレイン拡散層（活性化領域）１０２とキャパシタのバリア層１１３が、コンタクト・プラグ１１０及び１１２を介して接続される。バリア層１１３上にキャパシタ下部電極（Ｉｒ膜、ＩｒＯｘ膜、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜等）１１４をスパッタ法を用いて堆積する。その後、光リソグラフィ法とＲＩＥ法を用いてキャパシタ下部電極１１４とバリア層１１３を順次エッチングして加工する。
【００２１】
アッシングしてレジストを除去した後、層間絶縁膜（ＳｉＯ２膜）１１５をバリア層１１３と下部電極１１４の中、及び下部電極１１４上に堆積した後、ＣＭＰ法にて下部電極１１４が露出するように層間絶縁膜１１５を平坦化する。ＣＭＰ処理後に表面洗浄処理を行い、キャパシタ誘電体膜１１６をＣＶＤ法またはスパッタ法を用いて全面に堆積する。
【００２２】
続いて図２に示すように、密着層（例えばＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜）１１７、エッチングエンドカバー膜（ＳｉＯ２膜、絶縁膜）１１８を順次堆積する。
【００２３】
その後図３に示すように、光リソグラフィ法とＲＩＥ法により密着層１１７およびエッチングエンドカバー膜１１８をパターニングした後、アッシング処理をしてレジストマスクを除去する。これにより、キャパシタが構成される領域の密着層１１７およびエッチングエンドカバー膜１１８が除去される。
【００２４】
続いて、キャパシタ上部電極（ＩｒＯｘ膜、ＳＲＯ膜、Ｐｔ膜等の単層膜またはそれらを組み合わせた積層膜）１１９をＣＶＤ法またはスパッタ法で堆積する。その後、第一のマスク膜（Ａｌ２Ｏ３膜、Ｔａ２Ｏ５膜など）１２０、第二のマスク膜（ＳｉＯ２膜）１２１を順次堆積する。
【００２５】
続いて図４に示すように、光リソグラフィ法とＲＩＥ法によってエッチングエンドカバー膜１２１および密着層１２０をパターニング加工した後、アッシング処理をしてレジストマスクを除去する。更に、エッチングエンドカバー膜１２１および密着層１２０をマスクにして、ＲＩＥ法によって上部電極１１９を完全にエッチング加工し、上部電極を形成する。このとき、エッチングの終点をエッチングエンドカバー膜１１８表面付近にするのが理想的だが、加工溝は上部電極１１９側の素子分離溝を兼ねているので、エッチングエンドカバー膜１１８表面に上部電極膜が残らないように完全にエッチングすることが必要である。その後、リンス処理をして表面状態を清浄にする。
【００２６】
その後図５に示すように、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法を用いて、キャパシタＡ，Ａ全体を囲むように還元雰囲気拡散防止膜（Ａｌ２Ｏ３膜）１２２を堆積し、その上に層間絶縁膜（ＳｉＯ２膜）１２３を堆積した後ＣＭＰ法にて平坦化する。エッチングエンドカバー膜１１８上の素子分離溝に還元雰囲気拡散防止膜１２２と層間絶縁膜１２３を形成することで、素子分離領域が形成される。
【００２７】
続いて、キャパシタ上部電極１１９に接続するように層間絶縁膜１２３、還元雰囲気拡散防止膜１２２、第二のマスク膜１２１、及び第一のマスク膜１２０中にコンタクトホールを形成して、これに接続する配線溝を形成する。
【００２８】
続いて、配線のバリア層（図示せず）、配線膜を順次全面に堆積し、ＣＭＰ法を使って平坦化することで、コンタクト１２４および配線１２５を形成する。
【００２９】
以上のように構成されたメモリセルでは、キャパシタＡ，Ａは、バリア層１１３、下部電極１１４、キャパシタ誘電体膜１１６、及び上部電極１１９で構成され、エッチングストッパー膜１０９上に形成される。層間絶縁膜１１５は、下部電極１１４側の素子分離領域として働く。また、上部電極１１９上には上部電極１１９加工のための第一のマスク膜１２０および第二のマスク膜１２１が、上部電極加工後にも残るよう形成される。
【００３０】
密着層１１７及びエッチングエンドカバー膜１１８は、キャパシタ誘電体膜１１６上にあって、キャパシタエリア外でキャパシタ誘電体膜１１６と上部電極膜１１９とを分離し、キャパシタエリアを決め、更に上部電極１１９のＲＩＥエッチング時には、エンドポイントをエッチングエンドカバー膜１１８表面付近で取り、加工の終点とする。これら密着層１１７とエッチングエンドカバー膜１１８は、上部電極エッチング時のダメージを直接キャパシタ誘電体膜１１６に与えないことを主な役割としている一方で、上部電極側の素子分離領域として働くと同時に、キャパシタのサイズを決定する重要な役割も果たす。すなわち、密着層１１７とエッチングエンドカバー膜１１８が存在しない領域でキャパシタが構成され、この領域の広さがキャパシタの面積に相当する。上部電極膜１１９は、上部電極膜の加工のためのエッチングエンドカバー膜１１８（絶縁膜）に乗り上げた状態になる。キャパシタ誘電体膜１１６は、隣接するセルに対して連続的に形成される。
【００３１】
従来では、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３などを代表とする強誘電体膜を用いたＦｅＲＡＭや強誘電体を絶縁膜とした強誘電体キャパシタを適用した混載メモリにおいて、ＲＩＥ法を用いたエッチングによる加工時にキャパシタに与えるダメージは、信号量を低下させる重要な問題であった。
【００３２】
本実施の形態では、ＦｅＲＡＭや混載メモリにおけるキャパシタを形成する際に、平坦化された下部電極上のキャパシタ誘電体膜をパターニングせず、上部電極のＲＩＥ加工面が直接キャパシタ誘電膜と接することがない。また、キャパシタ誘電体膜上に上部電極を堆積することでキャパシタの面積が決定される。キャパシタの上部電極を加工するＲＩＥの終点（加工面）がキャパシタ絶縁膜に接することを避けることができることで、ＲＩＥによるキャパシタ絶縁膜へのエッチングダメージを軽減し、十分なキャパシタ信号量を得ることが可能になる。
【００３３】
このように、半導体装置の製造過程におけるＲＩＥ時にキャパシタにかかるダメージやバックエンドダメージによるキャパシタ特性の劣化が防止され、半導体装置の信頼性が向上する。
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図。
【図２】本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図。
【図３】本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図。
【図４】本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図。
【図５】本発明の実施の形態に係る半導体装置におけるメモリセルの製造工程を示す断面図。
【図６】従来例に係る半導体装置におけるキャパシタセルの構成を示す断面図。
【符号の説明】
【００３５】
１０１…ｐ型シリコン基板（半導体基板）  １０２…ソース・ドレイン領域  １０３…ゲート絶縁膜  １０４…ゲート電極（ポリシリコン膜）  １０５…ゲート電極（ＷＳｉｘ膜）  １０６…シリコン窒化膜  １０７…層間絶縁膜  １０８…層間絶縁膜  １０９…エッチングストッパー膜  １１０…コンタクト・プラグ（キャパシタコンタクト）  １１１…拡散防止膜（コンタクトバリア膜）  １１２…コンタクト・プラグ（キャパシタコンタクト）  １１３…バリア層（キャパシタバリア膜）  １１４…キャパシタ下部電極  １１５…層間絶縁膜  １１６…キャパシタ誘電体膜  １１７…密着層  １１８…エッチングエンドカバー膜  １１９…キャパシタ上部電極  １２０…第一のマスク膜  １２１…第二のマスク膜  １２２…還元雰囲気拡散防止膜  １２３…層間絶縁膜  １２４…コンタクト  １２５…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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