(57)【要約】【課題】  高耐圧素子の高耐圧特性を確保しつつ、高耐圧素子と低耐圧素子とが良好な特性を有する半導体装置を提供する。【解決手段】  高耐圧素子と低耐圧素子とを有する半導体装置が、高耐圧素子が形成された高耐圧素子領域と、低耐圧素子が形成された低耐圧素子領域とが規定された半導体基板と、高耐圧素子領域に設けられた第１ＬＯＣＯＳ分離構造と、低耐圧素子領域に設けられた第２ＬＯＣＯＳ分離構造とを含む。第１ＬＯＣＯＳ分離構造は、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜と、その上に形成されたＣＶＤ酸化膜からなり、第２ＬＯＣＯＳ分離構造は、ＬＯＣＯＳ酸化膜からなる。【選択図】図１
2007220766.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧素子と低耐圧素子とを有する半導体装置であって、
該高耐圧素子が形成された高耐圧素子領域と、該低耐圧素子が形成された低耐圧素子領域とが規定された半導体基板と、
該高耐圧素子領域に設けられた第１ＬＯＣＯＳ分離構造と、
該低耐圧素子領域に設けられた第２ＬＯＣＯＳ分離構造とを含み、
該第１ＬＯＣＯＳ分離構造が、該半導体基板の表面に形成されたＬＯＣＯＳ酸化膜と、その上に形成されたＣＶＤ酸化膜からなり、
該第２ＬＯＣＯＳ分離構造が、ＬＯＣＯＳ酸化膜からなることを特徴とする半導体装置。
【請求項２】
上記第１ＬＯＣＯＳ分離構造に含まれるＬＯＣＯＳ酸化膜と、上記第２ＬＯＣＯＳ分離構造に含まれるＬＯＣＯＳ酸化膜とが、ほぼ等しい膜厚であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記ＣＶＤ酸化膜が、少なくとも下層ＣＶＤ酸化膜とその上に形成された上層ＣＶＤ酸化膜との積層構造からなり、該ＣＶＤ酸化膜のエッジ部が、該下層ＣＶＤ酸化膜および該上層ＣＶＤ酸化膜から形成された階段形状であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記階段形状のエッジ部を覆うように、フィールドプレートが設けられたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記第２ＬＯＣＯＳ分離構造が、上記ＬＯＣＯＳ酸化膜の上に、更にＣＶＤ酸化膜を備えたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
高耐圧素子と低耐圧素子とを有する半導体装置の製造方法であって、
該高耐圧素子が形成される高耐圧素子領域と、該低耐圧素子が形成される低耐圧素子領域とが規定された半導体基板を準備する工程、
該高耐圧素子領域と該低耐圧素子領域に、ＬＯＣＯＳ酸化膜を形成する工程と、
該高耐圧素子領域のＬＯＣＯＳ酸化膜の上にＣＶＤ酸化膜を形成し、該ＬＯＣＯＳ酸化膜と該ＣＶＤ酸化膜からなる分離構造を形成するＣＶＤ工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
上記ＣＶＤ工程が、
上記ＬＯＣＯＳ酸化膜を形成する際に、上記半導体基板の表面を覆っていた窒化膜の上に上記ＣＶＤ酸化膜を形成する工程と、
該ＣＶＤ酸化膜上に形成したマスクを用いて該ＣＶＤ酸化膜をエッチングし、周囲が該窒化膜に重なるように該ＣＶＤ酸化膜を残す工程と、
該ＣＶＤ酸化膜をウエットエッチングして、該窒化膜に重なった部分の該ＣＶＤ酸化膜を除去する工程とを含むことを特徴とする請求項６に記載の製造方法。
【請求項８】
上記ＣＶＤ工程が、
上記ＬＯＣＯＳ酸化膜の上に下層ＣＶＤ酸化膜を形成し、該下層ＣＶＤ酸化膜を熱処理する工程と、
該下層ＣＶＤ酸化膜上に上層ＣＶＤ酸化膜を形成する工程と、
該上層ＣＶＤ酸化膜上に形成したマスクを用いて該上層ＣＶＤ酸化膜と該下層ＣＶＤ酸化膜をウエットエッチングし、該上層ＣＶＤ酸化膜と該下層ＣＶＤ酸化膜が階段状になったエッジ部を有する上記ＣＶＤ酸化膜を形成する工程とを含むことを特徴とする請求項６に記載の製造方法。
【請求項９】
更に、上記低耐圧素子領域のＬＯＣＯＳ酸化膜の上にＣＶＤ酸化膜を形成する工程を含むことを特徴とする請求項６に記載の製造方法。
【請求項１０】
上記高耐圧素子領域のＬＯＣＯＳ酸化膜と、上記低耐圧素子領域のＬＯＣＯＳ酸化膜とが、同一工程で形成されることを特徴とする請求項６〜９のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高耐圧素子と低耐圧素子を備えた高耐圧ＩＣ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、高耐圧ＩＣ（HVIC:High Voltage IC）の進歩はめざましい。かかる高耐圧ＩＣでは、高耐圧素子と、制御回路や各種保護回路等の低耐圧素子が同一チップ上に形成されている。高耐圧素子としては、例えば横型ＭＯＳトランジスタ等のリサーフ技術を用いた素子が該当し、低耐圧素子としては、ＣＭＯＳトランジスタやバイポーラトランジスタが該当する。
【０００３】
図５は、全体が５００で表される、高耐圧素子領域５１０と低耐圧素子領域５２０とを含む従来の半導体装置（高耐圧ＩＣ）の断面図で、高耐圧素子として横型ｎ−ｃｈＭＯＳＦＥＴ、低耐圧素子としてＣＭＯＳトランジスタを用いた例である。半導体装置５００は、シリコンからなるｐ−半導体基板１を含む。半導体基板１の上には、ｎ＋埋込み拡散層２、ｎ−エピタキシャル層３が形成されている。エピタキシャル層３中には、ｐ−拡散領域４、ｎ＋拡散領域５、ｐ＋拡散領域６が形成され、エピタキシャル層３の上にはポリシリコン電極７、アルミニウム電極８が形成されている。エピタキシャル層３の上には、また、ＬＯＣＯＳ法で形成されるシリコン酸化膜９ａ、９ｂが形成されている。低耐圧素子領域５２０に形成されたシリコン酸化膜９ｂの膜厚は、高耐圧素子領域５１０に形成されたシリコン酸化膜９ａの膜厚より小さく、十分に薄くなっている。
【特許文献１】特開昭６４−７７９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体装置５００では、高耐圧素子領域５１０と低耐圧素子領域５２０との製造工程が必ずしも同じではないため、製造効率が悪くなったり、高耐圧素子や低耐圧素子の特性が低下するとの問題があった。
【０００５】
具体的には、半導体装置５００において、高耐圧素子領域５１０では、高耐圧素子が安定した高耐圧特性を有するには、半導体基板１の表面の電界強度を緩和する必要があり、比較的厚いシリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａが必要であった。一方で、ＬＯＣＯＳ酸化膜を厚く形成することは、半導体装置の微細化、高集積化に反してチップサイズを増大させる。このため、低耐圧素子領域５２０では、素子間分離用に形成されるＬＯＣＯＳ酸化膜は、半導体基板１の表面で反転電圧が確保できれば十分であり、可能な限りＬＯＣＯＳ酸化膜の膜厚を薄くすることが望まれる。このように、半導体装置５００では、高耐圧素子領域５１０と低耐圧素子領域５２０とで、膜厚の異なるシリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａ、９ｂが必要となる。
【０００６】
しかし、２種類のシリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａ、９ｂを形成するためには、２度の熱酸化工程が必要であり、製造工程が複雑化するという問題があった。また、厚いＬＯＣＯＳ酸化膜を形成する場合には、高温で長時間の熱酸化が必要となり、ＬＯＣＯＳ酸化膜のエッジ部に発生する応力が大きくなるとともに、拡散層中の不純物が拡散し、半導体装置の特性が劣化するという問題もあった。
【０００７】
そこで、本発明は、高耐圧素子領域と低耐圧素子領域とを有する半導体装置において、高耐圧素子の高耐圧特性を確保しつつ、高耐圧素子と低耐圧素子とが良好な特性を有する半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明は、高耐圧素子と低耐圧素子とを有する半導体装置であって、高耐圧素子が形成された高耐圧素子領域と、低耐圧素子が形成された低耐圧素子領域とが規定された半導体基板と、高耐圧素子領域に設けられた第１ＬＯＣＯＳ分離構造と、低耐圧素子領域に設けられた第２ＬＯＣＯＳ分離構造とを含み、第１ＬＯＣＯＳ分離構造が、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜と、その上に形成されたＣＶＤ酸化膜からなり、第２ＬＯＣＯＳ分離構造が、ＬＯＣＯＳ酸化膜からなることを特徴とする半導体装置である。
【０００９】
また。本発明は、高耐圧素子と低耐圧素子とを有する半導体装置の製造方法であって、高耐圧素子が形成される高耐圧素子領域と、該低耐圧素子が形成される低耐圧素子領域とが規定された半導体基板を準備する工程、高耐圧素子領域と低耐圧素子領域に、ＬＯＣＯＳ酸化膜を形成する工程と、高耐圧素子領域のＬＯＣＯＳ酸化膜の上にＣＶＤ酸化膜を形成し、ＬＯＣＯＳ酸化膜と該ＣＶＤ酸化膜からなる分離構造を形成する工程とを含むことを特徴とする半導体装置の製造方法でもある。
【発明の効果】
【００１０】
このように、本発明では、高耐圧素子領域と低耐圧素子領域とを有する半導体装置において、良好な特性を有する半導体装置を提供することができる。また、このような半導体装置を簡単な製造方法で作製することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、横型ＭＯＳトランジスタ（高耐圧素子）が設けられた高耐圧素子領域１１０と、ＣＭＯＳトランジスタ（低耐圧素子）が設けられた低耐圧素子領域１２０とを含む。
【００１２】
半導体装置１００は、ｐ−シリコン基板１を含む。シリコン基板１の上には、ｎ＋埋込み拡散層２、ｎ−エピタキシャル層３が形成されている。
【００１３】
高耐圧素子領域１１０では、エピタキシャル層３中には、ウエル領域となるｐ−拡散領域４が設けられている。拡散領域４の中にｎ＋拡散領域５とｐ＋拡散領域６とが形成されている。ｎ＋拡散領域５とｐ＋拡散領域６はソース領域となる。また、エピタキシャル層３の表面には、ＬＯＣＯＳ法で形成されたシリコン酸化膜９ａが、素子分離用に設けられている。シリコン酸化膜９ａは、後述する低耐圧素子領域１２０のシリコン酸化膜９ｂと同じ膜厚である。
【００１４】
シリコン酸化膜９ａの上には、ＣＶＤ法で形成したシリコン酸化膜（ＣＶＤ酸化膜）１２が設けられている。エピタキシャル層３の上には、酸化膜（図示せず）を介して、フィールドプレート（ＦＰ）となるポリシリコン電極７が形成されている。ポリシリコン電極７の上には、酸化シリコンからなる絶縁層１０が設けられ、その上に、アルミニウム電極８が設けられている。アルミニウム電極８は、ｎ＋拡散領域５およびｐ＋拡散領域６に接続され、ソース電極となる。アルミニウム電極８の上には、窒化シリコンからなる保護膜１１が設けられている。
【００１５】
半導体装置１００では、上述のように、シリコン酸化膜９ａとシリコン酸化膜９ｂとは、略同じ膜厚となっている。更に、シリコン酸化膜９ａの上に別途シリコン酸化膜１２を設け、これら２つの酸化膜の膜厚の合計が、従来の半導体装置５００で高耐圧素子領域に作製していたＬＯＣＯＳ酸化膜の膜厚と同程度またはそれ以上となっている。
【００１６】
次に、半導体装置１００の製造方法について、図２を参照しながら説明する。図２は、半導体装置１００の製造工程の断面図であり、図２中、図１と同一符号は同一又は相当箇所を示す。かかる製造方法は、以下の工程１〜７を含む。
なお、図２において、左側に高耐圧素子領域１１０、右側に低耐圧素子領域１２０を示す。
【００１７】
工程１：図２（ａ）に示すように、ｐ−シリコン基板１の上に、ｎ＋埋込み拡散層２を形成する。続いて、ｎ−エピタキシャル層３を形成する。更に、熱拡散法を用いてｐ−拡散層４を形成する。
【００１８】
工程２：図２（ｂ）に示すように、パッド酸化膜（図示せず）と窒化膜１３を形成した後、写真製版用のフォトレジストを塗布する。更に、フォトレジストの露光、現像を行い、レジストマスク１４を形成する。続いて、レジストマスク１４を用いて窒化膜１３をパターニングする。パターニングにより露出した半導体基板１の表面が、ＬＯＣＯＳ酸化膜の形成領域となる。
【００１９】
工程３：図２（ｃ）に示すように、窒化膜１３をマスクに用いて、シリコン基板１を選択的に酸化し、シリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａ、９ｂを同時に形成する。シリコン酸化膜９ａとシリコン酸化膜９ｂとは、略同一の膜厚となる。
【００２０】
工程４：図２（ｄ）に示すように、窒化膜１３、パッド酸化膜（図示せず）を除去する。この結果、シリコン酸化膜９ａ、９ｂの周囲に、シリコン基板１の表面が露出する。
【００２１】
工程５：図２（ｅ）に示すように、シリコン酸化膜９ａ、９ｂを形成したシリコン基板１の表面を覆うように、シリコン酸化膜（ＣＶＤ酸化膜）１２を形成する。シリコン酸化膜１２は、ＣＶＤ法を用いて形成する。続いて、工程２と同様の工程で、写真製版用のレジストマスク１５を形成する。レジストマスク１５は、シリコン酸化膜９ａの上方の、シリコン酸化膜１２上に形成する。
【００２２】
工程６：図２（ｆ）に示すように、レジストマスク１５を用いてシリコン酸化膜１２をパターニングし、シリコン酸化膜９ａの上にシリコン酸化膜１２を残す。例えば、シリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａ、９ｂの膜厚は、約１００〜８００ｎｍとし、シリコン酸化膜１２の膜厚は、３００〜２０００ｎｍとする。
また、シリコン酸化膜１２のパターニングは、ウエットエッチングを用いて行う。シリコン酸化膜１２とシリコン酸化膜９ａ、９ｂとのエッチングレートの比（シリコン酸化膜１２のエッチング速度／シリコン酸化膜９ａ、９ｂのエッチング速度）が２〜３程度となるようなエッチング条件を用い、シリコン酸化膜９ａ、９ｂのオーバーエッチングを防止する。
【００２３】
工程７：図２（ｇ）に示すように、酸化膜を介してフィールドプレートとなるポリシリコン電極７を形成する。一方、低耐圧素子領域１１０では、ウエル領域を形成するｐ−拡散層４の上と、シリコン基板１の上に形成され、それぞれＣＭＯＳトランジスタを構成するｐ−ｃｈＭＯＳトランジスタおよびｎ−ｃｈＭＯＳトランジスタのゲート電極となる。
【００２４】
続いて、熱拡散法を用いて、ｎ＋拡散領域５とｐ＋拡散領域６とを選択的に形成した後、絶縁層１０、アルミニウム電極７、保護膜１１等を形成し、図１に示す半導体装置１００が完成する。
【００２５】
このように、本実施の形態１にかかる半導体装置１００の製造方法では、ＬＯＣＯＳ法で形成されるシリコン酸化膜９ａ、９ｂの膜厚は非常に薄いため、ＬＯＣＯＳ酸化膜のエッジ部における応力の発生を防止できる。また、高温に保持する時間が短いため、拡散層中の不純物の拡散も防止できる。この結果、良好な素子特性を備えた半導体装置１００の提供が可能となる。
【００２６】
また、２種類のシリコン酸化膜９ａ、９ｂを別々の工程で作製する必要もなく、簡単な工程で、所望の膜厚のシリコン酸化膜を形成することができる。
【００２７】
図３は、本実施の形態１にかかる半導体装置１００の他の製造工程の断面図であり、図３中、図１と同一符号は同一又は相当箇所を示す。かかる製造方法は、以下の工程を含む。
【００２８】
工程１：図３（ａ）に示すように、上述の工程１〜３（図２（ａ）〜（ｃ））と同様の工程により、窒化膜１３をマスクに用いたＬＯＣＯＳ法によりシリコン酸化膜９ａ、９ｂを形成する。続いて、窒化膜１３、パッド酸化膜（図示せず）を残したまま、ＣＶＤ法によりシリコン酸化膜１２を形成する。更に、写真製版用のレジストマスク１５を、シリコン酸化膜９ａの上方の、シリコン酸化膜１２上に形成する。レジストマスク１５は、端部において窒化膜１３と重なるように形成する。
【００２９】
工程２：図３（ｂ）に示すように、レジストマスク１５を用いたウエットエッチングにより、シリコン酸化膜１２をパターニングする。ウエットエッチングは、窒化膜１３に重なったシリコン酸化膜１２がサイドエッチングにより除去されるように行う。
【００３０】
工程３：図３（ｃ）に示すように、レジストマスク１５を除去する。この結果、図３（ｃ）にしめすような形状のシリコン酸化膜１２が形成される。
【００３１】
工程４：図３（ｄ）に示すように、窒化膜１３、パッド酸化膜（図示せず）を除去する。続いて、上記工程７（図２（ｇ））以降の工程を行うことにより、半導体装置１００が完成する。
【００３２】
かかる製造方法によれば、シリコン酸化膜１２をウエットエッチングする際の、シリコン酸化膜（ＬＯＣＯＳ酸化膜）９ａ、９ｂのエッジ部での膜減りを防止できる。また、シリコン基板１の表面を窒化膜１３で覆った状態でシリコン酸化膜１２をエッチングするため、エッチング中に、活性領域（素子形成領域）を保護することも可能となる。
【００３３】
なお、本実施の形態１では、高耐圧素子としてＭＯＳトランジスタを、低耐圧素子としてＣＭＯＳトランジスタを用い他場合について述べたが、高耐圧素子として５０〜１２００Ｖ系のリサーフ技術を使用したＩＧＢＴを用いたり、低耐圧素子として耐圧が３〜４０Ｖ程度のバイポーラトランジスタを用いても構わない（以下の実施の形態においても同じ）。
【００３４】
実施の形態２．
図４は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置の断面図である。半導体装置２００は、ＭＯＳトランジスタ（高耐圧素子）が設けられた高耐圧素子領域２１０と、ＣＭＯＳトランジスタ（低耐圧素子）が設けられた低耐圧素子領域２２０とを含む。図４において、図１と同一符号は、同一又は相当箇所を示す。
【００３５】
半導体装置２００では、ＣＶＤで形成するシリコン酸化膜を多層構造１２ａ、１２ｂとし、エッジ部が階段状になるように形成する。そして、その上に、ポリシリコン電極７が形成されている。この結果、フィールドプレート（ＦＰ）を形成するポリシリコン電極７が階段状となる。他の構造は、上述の半導体装置１００と同様である。
【００３６】
このように、半導体装置２００では、フィールドプレートを形成するポリシリコン電極７が階段状となるため、高耐圧素子の初段のフィールドプレート（左端のフィールドプレート）で、直下のシリコン基板１の表面における電界が段階的に緩和され、局所的な電界集中を緩和することができる。なお、３層以上の多層構造を有すＣＶＤ酸化膜を用いても構わない。
【００３７】
次に、半導体装置２００の製造方法について、図５を参照しながら説明する。図５は、半導体装置２００の製造工程の断面図であり、図５中、図１と同一符号は同一又は相当箇所を示す。かかる製造方法は、以下の工程を含む。
なお、図５において、左側に高耐圧素子領域２１０、右側に低耐圧素子領域２２０を示す。
【００３８】
工程１：上述の図２（ａ）〜（ｄ）と同様の工程の後に、図５（ａ）に示すように、ＣＶＤ法を用いてシリコン酸化膜１２ａを形成する。続いて、例えば、窒素雰囲気中で、９００℃、６０分の熱処理を行う。続いて、シリコン酸化膜１２ａと同様のＣＶＤ条件で、シリコン酸化膜１２ｂを形成する。シリコン酸化膜１２ｂは、熱処理を行わない。シリコン酸化膜１２ａとシリコン酸化膜１２ｂとの膜厚の和が、実施の形態１のシリコン酸化膜１２の膜厚と等しくなるように形成する。シリコン酸化膜１２ａとシリコン酸化膜１２ｂとは、略同じ膜厚であることが好ましい。続いて、写真製版用のレジストマスク１５を形成する。レジストマスク１５は、シリコン酸化膜９ａの上方の、シリコン酸化膜１２ａ、１２ｂ上に形成する。
【００３９】
工程２：図５（ｂ）に示すように、レジストマスク１５を用いてシリコン酸化膜１２ａ、１２ｂをウエットエッチングする。シリコン酸化膜を熱処理（焼締め）した場合、シリコン酸化膜の膜質が変化し、エッチング速度が変わる。ここでは、シリコン酸化膜１２ａとシリコン酸化膜１２ｂでは、熱処理（焼締め）の有無により膜の緻密さが異なり、シリコン酸化膜１２ａのエッチング速度が、シリコン酸化膜１２ｂのエッチング速度より遅くなる。このため、シリコン酸化膜１２ａ、１２ｂのエッジ部は、階段状となる。エッチング工程後に、レジストマスク１４を除去する。
【００４０】
工程３：図５（ｃ）に示すように、ポリシリコン電極７を形成する。シリコン酸化膜１２ａ、１２ｂのエッジ部では、ポリシリコン電極７も階段状となる。続いて、上述の図２（ｇ）以降の工程を行うことにより、半導体装置２００が完成する。
【００４１】
実施の形態３．
図６は、全体が３００で表される、本発明の実施の形態３にかかる半導体装置の断面図である。半導体装置３００は、ＭＯＳトランジスタ（高耐圧素子）が設けられた高耐圧素子領域３１０と、ＣＭＯＳトランジスタ（低耐圧素子）が設けられた低耐圧素子領域３２０とを含む。図６において、図１と同一符号は、同一又は相当箇所を示す。
【００４２】
半導体装置３００では、低耐圧素子領域３２０のシリコン酸化膜（ＬＯＣＯＳ酸化膜）９ｂの上にもＣＶＤ法でシリコン酸化膜１２ｂが形成されている。他の構造は、実施のけ痛い１にかかる半導体装置１００と同じである。
【００４３】
低耐圧素子領域のシリコン酸化膜（ＬＯＣＯＳ酸化膜）９ｂは、その上部に配置された電極や配線に電圧が印加された場合でも、シリコン酸化膜９ｂ下部のシリコン基板１の表面の電位が反転しないような厚さに形成する必要がある。
【００４４】
本実施の形態３にかかる半導体装置３００では、シリコン酸化膜９ｂの上にシリコン酸化膜１２ｂを積層形成するため、例えばアルミニウム電極８とシリコン基板１の表面との距離を十分に大きくでき、シリコン基板１の表面電位の反転を防止できる。特に、過渡的に大きな電圧がアルミニウム電極８に印加された場合でも、十分にシリコン基板１の表面電位の反転を防止できる。この結果、信頼性の高い半導体装置３００を提供することができる。
【００４５】
次に、半導体装置３００の製造方法について、図７を参照しながら説明する。図７は、半導体装置３００の製造工程の断面図であり、図７中、図１と同一符号は同一又は相当箇所を示す。かかる製造方法は、以下の工程を含む。
なお、図７において、左側に高耐圧素子領域３１０、右側に低耐圧素子領域３２０を示す。
【００４６】
工程１：上述の図２（ａ）〜（ｄ）と同様の工程の後に、図７（ａ）に示すように、ＣＶＤ法を用いてシリコン酸化膜１２を形成する。続いて、写真製版用のレジストマスク１５を形成する。レジストマスク１５は、高耐圧素子領域３１０のシリコン酸化膜９ａの上方の、シリコン酸化膜１２上、および低耐圧素子領域３２０のシリコン酸化膜９ｂの上方の、シリコン酸化膜１２上の双方に形成する。
【００４７】
工程２：図７（ｂ）に示すように、レジストマスク１５を用いてシリコン酸化膜１２をウエットエッチングする。この結果、高耐圧素子領域３１０のシリコン酸化膜９ａの上方の、および低耐圧素子領域３２０のシリコン酸化膜９ｂの上方の双方に、シリコン酸化膜１２が形成される。
【００４８】
工程３：図７（ｃ）に示すように、ポリシリコン電極７を形成する。続いて、上述の図２（ｇ）以降の工程を行うことにより、半導体装置３００が完成する。
【００４９】
本実施の形態３にかかる半導体装置３００の製造方法では、低耐圧素子領域３２０において、シリコン酸化膜（ＬＯＣＯＳ酸化膜）９ｂの膜厚は従来通り薄く維持しながら、シリコン酸化膜の総膜厚（シリコン酸化膜９ｂとシリコン酸化膜１２とも膜厚の和）を厚くできる。即ち、シリコン酸化膜（ＬＯＣＯＳ酸化膜）９ｂの膜厚が薄くできるため、微細化、高集積化された半導体装置３００の製造が可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる他の半導体装置の製造工程の断面図である。
【図４】本発明の実施の形態２にかかる半導体装置の断面図である。
【図５】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図６】本発明の実施の形態３にかかる半導体装置の断面図である。
【図７】本発明の実施の形態３にかかる半導体装置の製造工程の断面図である。
【図８】従来の半導体装置の断面図である。
【符号の説明】
【００５１】
１  シリコン基板、２  ｎ＋埋込み拡散層、３  エピタキシャル層、４  ｐ−拡散領域、５  ｎ＋拡散領域、６  ｐ＋拡散領域、７  ポリシリコン電極、８  アルミニウム電極、９  シリコン酸化膜（ＬＯＣＯＳ酸化膜）、１０  絶縁膜、１１  保護膜、１２  シリコン酸化膜（ＣＶＤ酸化膜）、１００  半導体装置、１１０  高耐圧素子領域、１２０  低耐圧素子領域。
【図１】
2007220766.tif 000003
【図２】
2007220766.tif 000004
【図３】
2007220766.tif 000005
【図４】
2007220766.tif 000006
【図５】
2007220766.tif 000007
【図６】
2007220766.tif 000008
【図７】
2007220766.tif 000009
【図８】
2007220766.tif 000010