(57)【要約】【課題】半導体集積回路にリペアセルを配する場合であっても、貫通電流の発生を抑制すると共に、配線性の低下及びセル面積の増加を招かないリペアセルを提供する。【解決手段】  標準セル方式により形成される半導体集積回路において、前記標準セルの機能不良に備えて当該機能不良を補完するために予備的に配されるリペアセル１１１ａであって、電源配線１４１とグランド配線１４２とＰ型トランジスタ１２１及びＮ型トランジスタ１２２とを備え、補完する状態において、電源配線１４１からグランド配線１４２に至る給電路が形成され、Ｐ型トランジスタ１２１及びＮ型トランジスタ１２２は、前記給電路に挿設されており、補完が行われていない未補完状態において、前記給電路の一部が途切れている未接続領域１２１ｇを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
標準セル方式により形成される半導体集積回路において、前記標準セルの機能不良に備えて当該機能不良を補完するために予備的に配される機能補完用標準セルであって、
電源配線とグランド配線と複数のトランジスタとを備え、
前記補完する状態において、前記電源配線から前記グランド配線に至る給電路が形成され、
前記各トランジスタは、前記給電路に挿設されており、
前記補完が行われていない未補完状態において、前記給電路の一部が途切れている未接続領域を有することを特徴とする機能補完用標準セル。
【請求項２】
前記複数のトランジスタには、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが存在しており、
前記未接続領域は、前記給電路における、前記Ｐチャネル型トランジスタのソース端子から前記電源配線までの区間、または、前記Ｎチャネル型トランジスタのソース端子からグランド配線までの区間に配されていることを特徴とする請求項１に記載の機能補完用標準セル。
【請求項３】
前記未接続領域は、前記給電路における、前記Ｐチャネル型トランジスタのソース端子から前記電源配線までの区間に配され、
さらに、前記未補完状態において、前記Ｐチャネル型トランジスタのソース端子と、前記グランド電位となっている経路とを接続する第１バイパス経路を有することを特徴とする請求項２に記載の機能補完用標準セル。
【請求項４】
前記未接続領域は、前記給電路における、前記Ｎチャネル型トランジスタのソース端子から前記グランド配線までの区間に配され、
さらに、前記未補完状態において、前記Ｎチャネル型トランジスタのソース端子と、前記電源電位となっている経路とを接続する第２バイパス経路を有することを特徴とする請求項２に記載の機能補完用標準セル。
【請求項５】
前記未接続領域の近傍に位置する前記ソース端子は、拡散層より上層のレイヤを含んで形成されていることを特徴とする請求項２、３及び４のいずれかに記載の機能補完用標準セル。
【請求項６】
前記第１バイパス経路は、コンタクト層以上のレイヤを含んで形成されていることを特徴とする請求項３に記載の機能補完用標準セル。
【請求項７】
前記第２バイパス経路は、コンタクト層以上のレイヤを含んで形成されていることを特徴とする請求項４に記載の機能補完用標準セル。
【請求項８】
前記複数のトランジスタには、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが存在しており、
前記未接続領域は、前記給電路において、いずれかのトランジスタのドレインから他のトランジスタへと接続する経路に配されている請求項１に記載の機能補完用標準セル。
【請求項９】
前記未接続領域の近傍に位置する前記ドレイン端子は、拡散層より上層のレイヤを含んで形成されていることを特徴とする請求項８に記載の機能補完用標準セル。
【請求項１０】
複数の標準セルを配設して構成される半導体集積回路であって、
少なくとも１つの標準セルにおいて、入力ピンが接続されておらず、かつ、電源配線からグランド配線に至る給電路の一部が途切れていることを特徴とする半導体集積回路。
【請求項１１】
半導体集積回路の構成要素である標準セルであって、
電源配線と、
グランド配線と、
前記電源配線から前記グランド配線に至る給電路に挿設されている複数のトランジスタと、
前記複数のトランジスタのいずれかのゲートに接続されている複数の入力ピンを備え、
前記複数の入力ピンのうち、一部の入力ピンにのみ所定の電位が与えられていることに起因して、前記給電路の全区間が非導通状態となっていることを特徴とする標準セル。
【請求項１２】
前記一部の入力ピンと、前記電源配線及び前記グランド配線のいずれか一方とを接続する接続配線を備え、
前記所定の電位は、前記接続配線が接続している前記電源配線又は前記グランド配線の電位であることを特徴とする請求項１１に記載の標準セル。
【請求項１３】
前記一部の入力ピンは、前記電源配線又は前記グランド配線と同電位になっている外部配線に接続されており、
前記所定の電位は、前記外部配線の電位であることを特徴とする請求項１１に記載の標準セル。
【請求項１４】
前記入力ピンと、前記電源配線又は前記グランド配線とを接続する内部バイパス経路を有し、
前記所定の電位は、前記内部バイパス経路により与えられることを特徴とする請求項１１に記載の標準セル。
【請求項１５】
前記所定の電位は、前記入力ピンと外部の電源電位又は外部のグランド電位とを接続している外部配線により与えられることを特徴とする請求項１１に記載の標準セル。
【請求項１６】
半導体集積回路の構成要素である標準セルであって、
電源配線と、
グランド配線と、
前記電源配線から前記グランド配線に至る給電路に挿設された複数のトランジスタと、
前記トランジスタのゲートに繋がっている入力ピンと、
前記入力ピンといずれかのトランジスタのドレイン出力部とを接続する第３バイパス経路を備え、
前記ドレイン出力部から出力された電圧により前記入力ピンの電位が固定されることにより、前記トランジスタの少なくとも１つが非導通状態に固定され、前記給電路の全区間が非導通状態となっていることを特徴とする標準セル。
【請求項１７】
前記第３バイパス経路は、コンタクト層以上のレイヤを含んで形成されていることを特徴とする請求項１６に記載の標準セル。
【請求項１８】
前記ドレイン出力部は、前記トランジスタのドレイン端子に接続されている出力ピンであることを特徴とする請求項１６記載の標準セル。
【請求項１９】
前記給電路における前記２つのトランジスタに挟まれた特定区間に、経路が途切れている未接続領域を有することを特徴とする請求項１６に記載の標準セル。
【請求項２０】
前記特定区間は、拡散層より上層のレイヤを含んで形成されていることを特徴とする請求項１９に記載の標準セル。
【請求項２１】
前記標準セルは、インバータセルであって、
前記特定区間は、前記インバータセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記インバータセルのＮチャネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２２】
前記標準セルは、インバータセルであって、
前記特定区間は、前記インバータセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記インバータセルのＰチャネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２３】
前記標準セルはＮＡＮＤセルであって、
前記特定区間は、前記ＮＡＮＤセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記ＮＡＮＤセルのＮチャネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２４】
前記標準セルはＮＡＮＤセルであって、
前記特定区間は、前記ＮＡＮＤセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記ＮＡＮＤセルのＰチャネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２５】
前記標準セルはＮＯＲセルであって、
前記特定区間は、前記ＮＯＲセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記ＮＯＲセルのＮチャネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２６】
前記標準セルはＮＯＲセルであって、
前記特定区間は、前記ＮＯＲセルのＰチャネル型トランジスタのドレイン端子とＮチャネル型トランジスタのドレイン端子との間であり、
前記ドレイン出力部は、前記ＮＯＲセルのＰチャ ネル型トランジスタのドレイン端子であることを特徴とする請求項１９に記載の標準セル。
【請求項２７】
請求項１６に記載の標準セルを備えた半導体集積回路。
【請求項２８】
前記標準セルは、半導体集積回路において、機能が与えられた標準セルの機能不良に備えて当該機能不良を補完するために予備的に配されるものであって、
前記補完がされていない場合において、前記給電路の全区間が前記非導通状態となっていることを特徴とする請求項１１、１６から２６のいずれかに記載の標準セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の構成要素である標準セルに関し、特に、設計効率の向上と製造コストの低減を図る技術に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計手法では、半導体集積回路を構成する複数の標準セル内に、将来的に生じる機能不良回路を補完するための標準セル（以下、「リペアセル」という。）をあらかじめ分散配置しておき、マスク作成後に機能不良が生じている標準セル（以下、「不良セル」という。）が発見された場合に、当該不良セルの近傍に配されているリペアセルでこの不良セルを補完することにより、大規模なセルレイアウトの見直しを図るのではなく、部分的なセルレイアウトの見直しを図ることで対処する手法が用いられている。
【０００３】
これにより、大幅な設計変更を防止し、設計工数の増大を防止することができる。
上述のように、大幅な設計変更を要せずとも対処可能となるのは、半導体集積回路が積層構造であることに起因する。
つまり、下層に配設された構成が上層の構成にも影響を及ぼすため、補完状態ではできるだけ上層のみの修正に留めたいという設計的及び製造的な要請があるが、上述のリペアセル内には予め論理回路が形成されており、修正時には上記リペアセルの入力ピン及び出力ピンの接続の見直し、即ち、これらのピンよりもさらに上層に形成される配線層のみのマスクを修正することで、大幅な設計変更を伴わずに前記補完に対処することができる。
【０００４】
これによって、製造面においては、既に出来上がった下地マスクの見直しを行う必要がなく、下地工程を経たウエハをそのまま使用して、上層の配線工程のやり直しのみを行うことができるため、設計的及び製造的に見直す範囲を極力小さくして上記機能不良を解消することができる。つまり、標準セルの機能不良を解消する際における、改善期間の短縮化及びコストアップの抑制、延いては開発期間の削減を図ることができる。
【０００５】
図１７は、従来のリペアセルの回路図である。
このリペアセル２７１１は、インバータ論理回路の補完用として用意される標準セルである。
このリペアセル２７１１には、通常の標準セルと同様に論理回路が形成されており、上記補完が行われない状態では、当該論理回路が機能しないように構成され、上記補完が行われる状態においては、上記論理回路が機能するように構成されている。
【０００６】
また、複数のリペアセル２７１１が半導体集積回路内に配されているが、個々のリペアセル２７１１に着目すると、半導体集積回路の作り込みの段階を経た時点で、上記補完のために使用されて通常の標準セルになっているものと、上記補完のために使用されずに当初のままの状態で残っているものがある。
そこで便宜的に、上記補完のために使用されて通常の標準セルとなっている状態を補完状態といい、上記補完に使用されない当初の状態を未補完状態ということとする。
【０００７】
リペアセル２７１１は、上述したようにインバータ回路の機能を補完するリペアセルであって、インバータ回路を構成する。
このリペアセル２７１１は、電源電圧が印加されている電源配線２７４１と、グランド電位、即ち、接地電圧に保たれているグランド配線２７４２と、Ｐチャネル型トランジスタのＰ型トランジスタ２７２１とＮチャネル型トランジスタのＮ型トランジスタ２７２２とを有する。
【０００８】
Ｐ型トランジスタ２７２１は、ゲート端子２７２１ａと、ドレイン端子２７２１ｂと、ソース端子２７５１とを有しており、また、Ｎ型トランジスタ２７２２は、ゲート端子２７２２ａと、ドレイン端子２７２２ｂと、ソース端子２７５２とを有している。
さらに、リペアセル２７１１は、ゲート端子２７２１ａ及びゲート端子２７２２ａに接続されている入力ピン２７３１と、ドレイン端子２７２１ｂ及びドレイン端子２７２２ｂに接続されている出力ピン２７３２とを有する。
【０００９】
リペアセル２７１１は、未補完状態にあるか補完状態にあるかを問わず、Ｐ型トランジスタ２７２１のソース端子２７５１と電源配線２７４１とが接続され、さらに、Ｎ型トランジスタ２７２２のソース端子２７５２とグランド配線２７４２とが接続されている。
そして、未補完状態のリペアセル２７１１では、入力ピン２７３１は、電位固定用配線２７６２ａを介し、リペアセル２７１１の外部においてグランド配線２７４２に接続されており、また、出力ピン２７３２は、未接続状態のままとなっている。
【００１０】
このとき、未補完状態のリペアセル２７１１は、入力ピン２７３１がゲート端子２７２１ａ及びゲート端子２７２２ａに繋がっているので、これらのゲート端子２７２１ａ及びゲート端子２７２２ａもグランド電位となり、Ｎ型トランジスタ２７２２のソース端子２７５２及びドレイン端子２７２２ｂ間が非道通状態、つまりＯＦＦとなる。
このように、リペアセルの外部から延出された配線と入力ピンとを接続して、トランジスタをＯＦＦすることにより、未補完状態における貫通電流の発生を防止するリペアセルがある。（例えば、特許文献１）
ここで、上記貫通電流とは、リペアセルの入力ピンの電位が、電源電位でもグランド電位でもなく、その中間に存在する電位（以下、「中間電位」という。）になることにより、電源配線からグランド配線に至る給電路に挿設された全てのトランジスタがＯＮすることによって、電源配線からグランド配線へと流れる無駄な電流のことである。
【００１１】
また、上記中間電位とは、ここでは便宜上、貫通電流経路に挿設されているＰ型トランジスタとＮ型トランジスタとにおいて、それぞれを同時にＯＮさせるゲート電位とする。
実際には、トランジスタをＯＮ／ＯＦＦさせるゲート電位は、一義的に決まっている訳ではなく、個体差があるため、上述のようにＰ型トランジスタとＮ型トランジスタを同時にＯＮさせることがない場合もあるが、その場合、貫通電流が流れることがないので、ここでは問題としない。
【００１２】
また、補完状態におけるリペアセル２７１１においては、未補完状態において配されていた電位固定用配線２７６２ａが取り除かれ、さらに、入力ピン２７３１及び出力ピン２７３２が、それぞれ補完を行うために他の標準セルに接続されることとなる。
また、貫通電流を防止する他の例としては、上述のようにリペアセル２７１１の内部構成は同じであっても、入力ピン２７３１の接続先が異なるものもある。
【００１３】
例えば、９０ｎｍ以細の微細プロセスでは、電源配線２７４１やグランド配線２７４２からのノイズがリペアセル２７１１の入力ピン２７３１に伝搬することで、リペアセル２７１１を破壊してしまう危険性があるため、このような危険性を回避するため、図１７ｂに示すように、電位固定用配線２７６２ａを用いて入力ピン２７３１と、電源配線２７４１またはグランド配線２７４２とを接続する代わりに、電源電位またはグランド電位に論理を固定する専用セル２７６１を配置して配線２７６２ｂによって、リペアセル２７１１の入力ピン２７３１と接続している。
【００１４】
リペアセル内に形成される論理回路は、上述したインバータ回路だけでなく、例えば、ＮＡＮＤ回路、ＮＯＲ回路及びバッファ回路などのような様々の種類の論理回路がある。
このように、論理回路に豊富なバリエーションがあるのは、補完対象となる回路に応じて、適合するリペアセルを選択的に使用するためである。
例えば、図１８ａ及び図１８ｂは、従来のＮＡＮＤ回路補完用リペアセル２４１１の回路図である。
【００１５】
このリペアセル２４１１は、ＮＡＮＤ回路内に２つの入力ピン２４３１及び入力ピン２４３２が用意されており、上述のリペアセル２７１１と同様に、貫通電流が発生しないように、これら全ての入力ピンの電位、即ち、入力ピン２４３１及び入力ピン２４３２の両電位が固定されている。
この電位の固定は、例えば、図１８ａに示すように、電位固定用配線２４５１ａ及び電位固定用配線２４５２ａを介し、入力ピン２４３１及び入力ピン２４３２それぞれをリペアセル２４１１外にあるグランド配線２７４２に接続する場合や、また、図１８ｂに示すように、セル内にある電位固定用配線２７５１ｂ及び電位固定用配線２７５２ｂを介し、入力ピン２４３１及び入力ピン２４３２それぞれを同じくセル内にあるグランド配線２７４２に接続することにより行う場合もある。
【００１６】
つまり、従来のリペアセルでは、入力ピンが複数存在する場合、全ての入力ピンを所定の電位に固定している。
以上のような構成のリペアセルを半導体集積回路に配することによって、半導体集積回路のＴＡＴ（Turn Around Time）の短縮化、コスト低減及び設計工数の低減化等のメリットがある。
【特許文献１】特開平３−２５９５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述したように、全てが利用されるとは限らない各リペアセルにおいて、貫通電流の発生を防止する目的のために、入力ピンの電位を固定する電位固定用配線や専用セルをわざわざ設けなくてはならず、当初から機能を発揮するように設けられた標準セルに接続すべき配線の接続が、この電位固定用配線の存在によって設計的制約を受けてしまい、半導体集積回路としての配線性の低下、即ち、設計の自由度の低下を招くという問題がある。
【００１８】
また、わざわざ専用セルを設ける場合には、半導体集積回路におけるセル面積が増加するため、高集積化の妨げになる。
また、リペアセルで上記補完を行う場合、未補完状態において入力ピンに接続されている電位固定用配線を取り除き、かつ、所定の信号配線を接続するという設計変更及びマスク変更を必要とするといった課題があった。
【００１９】
本発明は、標準セル内にリペアセル、即ち、機能補完用標準セルを配する場合であっても、貫通電流の発生を抑制すると共に、配線性の低下及びセル面積の増加を招かない機能補完用標準セルを提供することを目的とし、また、標準セル内に機能補完用標準セルを配する場合であっても、貫通電流の発生を抑制すると共に、配線性の低下及びセル面積の増加を招かない半導体集積回路を提供することを特徴とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る標準セルは、１）標準セル方式により形成される半導体集積回路において、前記標準セルの機能不良に備えて当該機能不良を補完するために予備的に配される機能補完用標準セルであって、電源配線とグランド配線と複数のトランジスタとを備え、前記補完する状態において、前記電源配線から前記グランド配線に至る給電路が形成され、前記各トランジスタは、前記給電路に挿設されており、前記補完が行われていない未補完状態において、前記給電路の一部が途切れている未接続領域を有することを特徴してもよく、または、２）半導体集積回路の構成要素である標準セルであって、電源配線と、グランド配線と、前記電源配線から前記グランド配線に至る給電路に挿設されている複数のトランジスタと、前記複数のトランジスタのいずれかのゲートに接続されている複数の入力ピンとを備え、前記複数の入力ピンのうち、一部の入力ピンにのみ所定の電位が与えられていることに起因して、前記給電路の全区間が非導通状態となっているとしてもよく、その他にも、３）半導体集積回路の構成要素である標準セルであって、電源配線と、グランド配線と、前記電源配線から前記グランド配線に至る給電路に挿設された複数のトランジスタと、前記トランジスタのゲートに繋がっている入力ピンと、前記入力ピンといずれかのトランジスタのドレイン出力部とを接続する第３バイパス経路を備え、前記ドレイン出力部から出力された電圧により前記入力ピンの電位が固定されることにより、前記トランジスタの少なくとも１つが非導通状態に固定され、前記給電路の全区間が非導通状態となっているとしてもよい。
【００２１】
また、上記目的を達成するために、本発明に係る半導体集積回路は、４）複数の標準セルを配設して構成される半導体集積回路であって、少なくとも１つの標準セルにおいて、入力ピンが接続されておらず、かつ、電源配線からグランド配線に至る給電路の一部が途切れていることを特徴とする。
【発明の効果】
【００２２】
上記１）の構成により、標準セルは、予備的に配される機能補完用の標準セルであって、貫通電流の給電路に前記未接続領域があるので、前記給電路に挿設されているトランジスタのゲートがいかなる電位になろうとも貫通電流が流れない。
つまり、トランジスタの動作状態を決定するゲート電位、即ち、入力ピンの電位を固定する構成、より具体的には、入力ピンに接続するための配線やコンタクトなどの電流経路を設ける必要がなく、また、半導体集積回路における本来の機能とは無関係であって、入力ピンの電位を固定するためだけの専用セルをわざわざ設ける必要がなくなるため、当初から機能を発揮すべき通常の標準セルの配線性を阻害することがなく、集積効率の低下なども生じない。
【００２３】
また、前記機能補完用標準セルにおいて前記補完を行う場合、当然のことながら、従来のように入力ピンに当初から接続されている電位固定用配線を除去するための設計上の手間やマスク修正の手間などが生じず、マスク修正を行う必要があるものの、上層だけの修正で対処することも可能なので、設計工数やマスク修正工数が低減される。
また、上記２）の構成により、標準セルは、前記複数の入力ピンのうち、一部の入力ピンにのみ所定の電位が与えられていることに起因して、前記給電路の全区間が非導通状態となっている。つまり、従来のように、前記入力ピンの全てに電位固定用の経路を設けるのではなく、一部の入力ピンに電位固定用の経路を設けるだけでよいため、他の配線にとっては邪魔になるだけの電位固定用の経路の数が従来よりも少なくなり、配線経路に空きスペースが生まれるため、その分、配線性が向上する。
【００２４】
また、上記と同様に、入力ピンの電位固定用配線やコンタクトなどの電流経路の数が従来と比べて少なくなる分、入力ピンに当初から接続されている電位固定用配線を除去するための設計上の手間やマスク修正の手間などが生じず、新たに入力ピンに接続する配線のレイアウトのみを考慮すればよいため、設計工数やマスク修正にかかる工数が低減される。
【００２５】
また、上記３）の構成、即ち、標準セル内に設けられた第３バイパス経路により、前記ドレイン出力部から出力された電圧により前記入力ピンの電位が固定され、前記トランジスタの少なくとも１つが非導通状態に固定され、前記給電路の全区間が非導通状態となるので、貫通電流の発生が抑制される。
つまり、入力ピンに接続される上記第３バイパス経路は、標準セル内部の比較的小さなスペースで実施でき、また、電位固定用の専用セルを設ける必要がないため、他の配線の配線性を阻害することがなく、また集積効率の低下も招かない。
【００２６】
また、上記４）の構成により、半導体集積回路において、少なくとも１つの標準セルにおいて、入力ピンが接続されておらず、かつ、電源配線からグランド配線に至る給電路の一部が途切れている。
出力ピンが接続されていないのは、この標準セルがいわゆるリペアセル、即ち、機能補完用標準セルであることを示すものであって、この機能補完用セルにおいて、上述のトランジスタのゲートに繋がる入力ピンがいかなる電位となろうとも、電源配線からグランド配線に至る給電路の一部が途切れているため前記給電路に貫通電流が流れない。
【００２７】
つまり、４）の構成は、１）の構成を半導体集積回路全体からみた場合の表現に他ならず、１）の構成と同様の効果を奏することは言うまでもない。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について詳細に説明する。
（実施の形態１）
図１ａは、本実施の形態１におけるリペアセル内部の回路図である。
一般にリペアセルは、半導体集積回路の一部を構成し、補完対象とする標準セルの種類に応じて、様々の種類が用意される。
【００２９】
その中でも、図１ａに示すリペアセル１１１は、機能補完用標準セルの一例としてのインバータ回路補完用のリペアセルであって、ゲート端子１２１ａ、ソース端子１２１ｂ及びドレイン端子１２１ｃを有するＰ型トランジスタ１２１と、ゲート端子１２２ａ、ソース端子１２２ｂ及びドレイン端子１２２ｃを有するＮ型トランジスタ１２２と、電源配線１４１と、グランド配線１４２と、入力ピン１３１と、出力ピン１３２とを有し、Ｐ型トランジスタ１２１及びＮ型トランジスタ１２２が、以下のように接続されている。
【００３０】
即ち、リペアセル１１１は、Ｐ型トランジスタ１２１のゲート端子１２１ａとＮ型トランジスタ１２２のゲート端子１２２ａとが入力ピン１３１に接続されており、また、Ｐ型トランジスタ１２１のドレイン端子１２１ｃとＮ型トランジスタ１２２のドレイン端子１２２ｃとが出力ピン１３２に接続されている。
本実施の形態１におけるリペアセル１１１では、従来のリペアセルのように、ソース端子１２１ｂと電源配線１４１とを接続し、さらに、ソース端子１２２ｂとグランド配線１４２とを接続するのではなく、ソース端子１２１ｂ及びソース端子１２２ｂの両端子とも未接続状態のままとし、さらに、入力ピン１３１も未接続状態とする。
【００３１】
図１ｂは、未補完状態におけるリペアセル１１１のセルレイアウト構成を示す平面図(以下、「セルレイアウト図」という。)であり、多層構造のセルにおける上層に配されたメタル配線層から下層側を眺めた状態が描かれている。
なお、これ以降において登場するセルレイアウト図についても同様に、メタル配線層から下層側を眺めた状態が描かれている。
【００３２】
リペアセル１１１は、図１ｂに示すように、標準セルとして用意された矩形の領域において、上記トランジスタ回路が多層膜で形成されている。
図２ａは、リペアセル１１１のＡ−Ａ’断面図であり、また、図２ｃは、リペアセル１１１のＣ−Ｃ’断面図である。
リペアセル１１１は、例えば、その一部にＮウェルが形成されているＰ型シリコン基板１２７において、上記Ｎウェルが形成されている領域（以下、「Ｎウェル領域」という。）１２８にＰ型トランジスタ１２１の拡散層１５１ａ及び拡散層１５１ｂ（以下、この一対を「拡散層１５１」という。）が形成され、上記Ｎウェル領域外にＮ型トランジスタ１２２の拡散層１５２ａ及び拡散層１５２ｂ（以下、この一対を「拡散層１５２」という。）が形成されており、これらを絶縁膜１２９が覆っており、絶縁膜１２９の上面において、拡散層１５１ａ及び拡散層１５１ｂに挟まれる領域と、拡散層１５２ａ及び拡散層１５２ｂに挟まれる領域とをオーバーラップして、ポリシリコン製のゲート端子１２０が形成され、さらにこのゲート端子１２０が形成された絶縁膜１２９全体を絶縁層１３０が覆っており、この絶縁層１３０上において、拡散層１５１ｂの形成されている領域と拡散層１５２ｂの形成されている領域とをオーバーラップしてメタル配線層からなる出力ピン１３２が形成されており、この出力ピン１３２の両端の一方が、コンタクト１６１及びコンタクト１６２を介してそれぞれ拡散層１５１ｂ及び拡散層１５２ｂに接続され、また、ゲート端子１２０に接続する不図示のメタル配線からなる入力ピン１３１が設けられており、さらに、矩形の標準セル領域の対向し合う1対の辺の各辺に沿って、それぞれメタル配線層からなる電源配線１４１及びグランド配線１４２が形成されている。
【００３３】
ここで、拡散層１５１ｂとコンタクト１６１との接触部がドレイン端子１２１ｃとなっており、また、拡散層１５２ｂとコンタクト１６２との接触部がドレイン端子１２２ｃとなっている。
また、拡散層１５１ａと後述するコンタクト１６３との接触部がソース端子１２１ｂとなっており、また拡散層１５２ａと後述するコンタクト１６４との接触部がソース端子１２２ｂとなっている。
【００３４】
なお、入力ピン１３１は、本実施の形態１のセルレイアウト図において不図示としており、上層に位置するメタル配線層において、ポリシリコン製のゲート端子１２０の一部とオーバーラップするように配設された不図示のメタル配線上のどこかのポイントに存在している。そして、上記オーバーラップ部分にはゲート端子１２０と前記メタル配線層とを接続するコンタクトが設けられており、また、未補完状態においては、上記不図示のメタル配線は、上記コンタクト以外のどこにも結線されていない。
【００３５】
従来の未補完状態のリペアセルでは、ソース端子１２１ｂと電源配線１４１、及びソース端子１２２ｂとグランド配線１４２とを接続するために、それぞれコンタクトを設けているが、本実施の形態１のリペアセル１１１では、未補完状態においてこのようなコンタクト（後述するコンタクト１６３及びコンタクト１６４）を設けていない。
このため、上述したように、ソース端子１２１ｂと電源配線１４１とが未接続状態となっており、さらに、ソース端子１２２ｂとグランド配線１４２とが未接続状態となっている。
【００３６】
図１ｃは、補完状態のリペアセル１１１ｓのセルレイアウト図である。
ここで補完状態とは、先にも述べたように、機能不良が生じた別の標準セルを補完する際の状態のことである。
未補完状態との構成上の主な違いは、補完状態では、ソース端子１２１ｂ及びソース端子１２２ｂにおいて、Ｐ型トランジスタ１２１の拡散層１５１ａと電源配線１４１とを接続するコンタクト１６３と、Ｎ型トランジスタ１２２の拡散層１５２ａとグランド配線１４２とを接続するコンタクト１６４とを配設することにより、インバータ回路が機能するようにしていることにある。
【００３７】
したがって、未補完状態の上記構成から補完状態の上記構成へと移行（以下、「論理修正」という。）する場合、図２ｂに示すように、コンタクト１６３及びコンタクト１６４を追加する必要、即ち、コンタクト層形成用マスクを修正する必要があり、さらに、上記機能補完のために、不図示の上記入力ピン１３１及び出力ピン１３２に接続する新たな配線（不図示）が必要となるが、これらのマスクの修正は、コンタクト層やメタル配線層などの比較的上層のマスク修正によって実施可能なため、全体としては修正の手間及び費用が少なくて済む。
【００３８】
何故なら、先にも述べたように、下層のマスクで修正を行うほどその修正の影響が上層へと波及するからである。
以上のように、本実施の形態１におけるリペアセル１１１は、未補完状態において、ソース端子１２１ｂと電源配線１４１とが未接続状態となっており、さらに、ソース端子１２２ｂとグランド配線１４２とが未接続状態となっている。
【００３９】
つまり、電源配線１４１からグランド配線１４２に達する給電路中において経路が途切れている領域（以下、「未接続領域」という。）が２箇所あるため、貫通電流が生じ得ない。
さらに、未補完状態において、不図示の入力ピン１３１及び出力ピン１３２は、どこにも接続されていないので、特に、従来において貫通電流発生を防止するために入力ピン１３１に接続していた電位固定用の配線を設ける必要がなく、その分、配線経路におけるスペースが空き、他の標準セルの配線を行う場合における配線性の低下を招くことなく、設計の自由度が向上される。
【００４０】
なお、補完状態のリペアセル１１１ｓでは、不図示の入力ピン１３１や出力ピン１３２も接続状態となるが、上述したように半導体集積回路内の全てのリペアセル１１１が利用されるわけではないので、補完状態にある一部のリペアセルが存在しても、依然として未補完状態で残っているリペアセルの周囲では配線性の低下を招くことなく、設計の自由度が向上する。
【００４１】
設計段階における論理修正では、ＣＡＤデータとして登録されている半導体集積回路を構成する複数の標準セルのうち、論理修正を行うリペアセルにおいて、図１ｃに示すようなコンタクト１６３及びコンタクト１６４を追加してもよいし、このようにコンタクト１６３及びコンタクト１６４が追加されている代替用のリペアセルを予め用意しておき、このリペアセルごと置き換えることにより論理修正を実施してもよい。
【００４２】
したがって、従来のように、未補完状態から入力ピンに接続されている電位固定用配線を、補完状態において除去するための設計上の手間やマスク修正の手間などが生じず、新たに入力ピンに接続する配線のレイアウトのみを考慮すればよいため、設計工数やマスク修正工数が低減される。
なお、本実施の形態１では、ソース端子１２１ｂと電源配線１４１との間及びソース端子１２２ｂとグランド配線１４２との間の２箇所に接続されていない未接続領域があるとしたが、図３ａに示すように、そのうちの１箇所に未接続領域１２１ｇがあれば、貫通電流の発生は防止されるとともに、入力ピン１３１（不図示）を未接続状態にすることができるため、上記と同様に配線性の低下を招くことなく、設計の自由度が向上される。
【００４３】
図３ａは、このような構成を有するリペアセル１１１ａのリペアセル内部の回路図である。
この図３ａでは、ソース端子１２１ｂと電源配線１４１とを未接続状態とし、ソース端子１２２ｂとグランド配線１４２とを接続状態としている例を示しているが、無論、上記未接続状態と上記接続状態とを入れ替えた構成であっても上記と同様の効果が得られる。
【００４４】
未補完状態におけるリペアセル１１１ａのセルレイアウト構成は、図３ｂに示すとおりであり、補完状態におけるリペアセル１１１ａｓのセルレイアウト構成は、図３ｃに示すとおり、即ち、図１ｃと同様である。
また、本実施の形態１では、リペアセル１１１ａが、インバータ回路の補完用として配されたリペアセルであるとして説明したが、インバータ回路以外の回路を補完するためのリペアセルにおいても、Ｐチャネル型トランジスタのソース端子と電源配線との間及びＮチャネル型トランジスタのソース端子とグランド配線との間の少なくとも一方に未接続領域を設けることにより、上記と同様の効果が得られる。
【００４５】
また、本実施の形態１では、拡散層１５１ａ及び拡散層１５２ａの一部を、それぞれ電源配線１４１およびグランド配線１４２配設位置まで延出していたが、このような拡散層の領域の延出を行う代わりに、図３ｄに示すように、メタル層からなる電源配線１７３及びグランド配線１７４をそれぞれ拡散層１５１ａ及び拡散層１５２ａの領域にまで延出する構成のリペアセル１１１ｂｓとしてもよい。
【００４６】
このようにすることで、リペアセル１１１ｂｓの上層にあるメタル層において配線形状の変更、即ち、電源配線１７３及びグランド配線１７４の延出の有無のみで論理修正可能となり、マスク再作製の費用をさらに削減することが可能である。
（実施の形態２）
図４ａは、実施の形態１において説明したリペアセル１１１及びリペアセル１１１ａと同様に、インバータ回路補完用のリペアセルの回路図であり、未補完状態を示している。
【００４７】
このリペアセル２１１は、上述したリペアセル１１１ａの未補完状態における構成、即ち、図３ａに示す回路に、さらに以下の経路が追加されている。
即ち、図４ａに示すように、リペアセル２１１は、リペアセル１１１ａの未補完状態における構成に、さらに、ソース端子１２１ｂとソース端子１２２ｂとを繋ぐバイパス経路２２２が追加されている。
【００４８】
図４ｂのセルレイアウト図に示すように、バイパス経路２２２はメタル配線２２２ａ、コンタクト２３１及びコンタクト２３２からなり、バイパス経路２２２における両端の実際の接続位置は、ソース端子１２１ｂとゲート端子１２１ａとの間に存する拡散層１５１ａ上における接続部１２１ｄ、及びソース端子１２２ｂとゲート端子１２２ａとの間に存する拡散層１５２ａ上における接続部１２２ｄとなっている。
【００４９】
なお、本実施の形態２において、入力ピン１３１は、上述のリペアセル１１１及びリペアセル１１１ａと同様に、上層に位置するメタル配線層において、ポリシリコン製のゲート端子１２０の一部とオーバーラップするように配設された不図示メタル配線上のどこかのポイントに存在しており、上記オーバーラップ部分にはゲート端子１２０と前記メタル配線層とを接続するコンタクトが設けられており、また、上記不図示のメタル配線は、未補完状態において、このコンタクト以外のどこにも結線されていない。
【００５０】
メタル配線２２２ａは、上層のメタル配線層において、接続部１２１ｄ及び接続部１２２ｄをオーバーラップするように形成されており、さらに、メタル配線２２２ａと拡散層１５１ａの接続部１２１ｄとの間、及びメタル配線２２２ａと拡散層１５２ａの接続部１２２ｄとの間を、それぞれ接続するコンタクト２３１及びコンタクト２３２が配設されている。
【００５１】
このため、ソース端子１２１ｂとソース端子１２２ｂとが同電位になっており、未補完状態において、リペアセル２１１の入力ピン１３１が未接続となっており、また当然に専用セルとの接続もないことから、実施の形態１のリペアセル１１１や１１１ａと同様に、貫通電流が生じず、配線性の低下を招くことなく、設計の自由度が向上される。
図４ｃに示すように、論理修正が実施された状態、即ち、補完状態におけるリペアセル２１１ｓでは、メタル配線２２２ａと拡散層１５２ａの接続部１２２ｄとを接続するコンタクト２３２が削除され、さらに電源配線１４１とソース端子１２１ｂとを接続するコンタクト１６３が追加されている。
【００５２】
実際の補完状態におけるリペアセル２１１ｓでは、図４ｃに示されている配線のほか、インバータのリペアセルとしての補完機能を発揮するために、入力ピン１３１（不図示）及び出力ピン１３２に接続される配線（不図示）がある。
設計段階における論理修正では、ＣＡＤデータとして登録されている半導体集積回路を構成する複数の標準セルのうち、論理修正を行うリペアセルにおいて、図４ｃに示すようにコンタクト２３２を削除したり、コンタクト１６３を追加したりしてもよいし、このようにコンタクト２３２の削除とコンタクト１６３が追加された代替用のリペアセルを予め用意しておき、このリペアセルと置き換えることにより論理修正を実施してもよい。
【００５３】
製造段階における修正については、マスク修正を実施するレイヤをコンタクト層以上、即ち、修正範囲が小さい上層のレイヤとすることができ、マスク再作製に伴う費用を削減することができる。
なお、本実施の形態２の未補完状態におけるリペアセル２１１は、Ｐ型トランジスタ１２１のソース端子１２１ｂが電源配線１４１と未接続状態になっており、Ｎ型トランジスタ１２２のソース端子１２２ｂがグランド配線１４２に接続されているとしたが、図５に示すリペアセル２１１ａのように、ソース端子１２１ｂと電源配線１４１とを接続状態とし、ソース端子１２２ｂとグランド配線１４２とを未接続状態とし、それ以外の構成がリペアセル２１１と同一であるとしても上述した効果に変わりがないことは言うまでもない。
【００５４】
また、本実施の形態２では、リペアセル２１１が、インバータ回路の補完用として配されたリペアセルであるとして説明したが、インバータ回路以外の回路を補完するためのリペアセルにおいても、Ｐチャネル型トランジスタのソース端子と電源配線との間及びＮチャネル型トランジスタのソース端子とグランド配線との間の少なくとも一方に未接続領域を設け、かつ、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタのソース端子同士を接続するバイパス経路を設けることにより、上述した効果と同様の効果を得ることができる。
【００５５】
さらに、本実施の形態２では、補完状態におけるリペアセル２１１ｓでは、メタル配線２２２ａと拡散層１５２ａの接続部１２２ｄとを接続するコンタクト２３２を削除するとしたが、コンタクト２３２を削除する代わりにメタル配線２２２ａを削除してもよい。
このようにすることで、コンタクト層よりもさらに上層のメタル層のみの修正のみで論理修正に対応可能となり、設計工数やマスク再作製の費用をさらに削減することができる。
【００５６】
また、本実施の形態２では、拡散層１５１ａ及び拡散層１５２ａの一部を、それぞれ電源配線１４１およびグランド配線１４２配設位置まで延出していたが、このような拡散層の領域の延出を行う代わりに、本実施の形態１の図３ｄと同様に、メタル層からなる電源配線１７３及びグランド配線１７４をそれぞれ拡散層１５１ａ及び拡散層１５２ａの領域にまで延出する構成としてもよい。
【００５７】
このようにすることで、リペアセルの上層にあるメタル層において配線形状の変更、即ち、電源配線１７３及びグランド配線１７４の延出の有無のみで論理修正可能となり、マスク再作製の費用をさらに削減することが可能である。
（実施の形態３）
図６ａは、実施の形態１において説明したリペアセル１１１ａと同様に、インバータ回路を補完するためのリペアセル３１１内部の回路図であり、未補完状態を示している。
【００５８】
未補完状態のリペアセル３１１は、電源配線１４１からグランド配線１４２に至る電流経路上において、１つの未接続領域が設けられているという点で未補完状態のリペアセル１１１ａと同様であるが、未接続領域の形成位置がリペアセル３１１とリペアセル１１１ａとで異なる。
即ち、リペアセル１１１ａでは、未接続領域が電源配線１４１とＰ型トランジスタ１２１のソース端子１２１ｂとの間に形成されていたが、リペアセル３１１では、図６ａに示すように未接続領域がＰ型トランジスタ１２１のドレイン端子１２１ｃとＮ型トランジスタ１２２のドレイン端子１２２ｃとの間に形成されている。
【００５９】
この図６ａの例では、出力ピン１３２がドレイン端子１２１ｃ側に設けられている。
図６ｂは、リペアセル３１１のセルレイアウト図である。
リペアセル３１１の基本的セルレイアウト構成は、コンタクト部分を除きリペアセル１１１ａと同一である。
未補完状態におけるリペアセル３１１とリペアセル１１１ａとの相違点は、未補完状態におけるリペアセル３１１では、Ｐ型トランジスタ１２１（図６ａ参照）の拡散層１５１ａと電源配線１４１とを接続するコンタクト１６３が設けられている代わりに、Ｎ型トランジスタ１２２（図６ａ参照）の拡散層１５２ｂと出力ピン１３２とのオーバーラップ部分にコンタクト１６２が設けられていない点である。
【００６０】
ここで、入力ピン１３１（不図示）は、上述のリペアセル１１１ａと同様に、上層に位置するメタル配線層において、ポリシリコン製のゲート端子１２０の一部とオーバーラップするように配設されたメタル配線（不図示）上のどこかのポイントに存在しており、上記オーバーラップ部分にはゲート端子１２０と前記メタル配線層とを接続するコンタクトが設けられており、また、上記不図示のメタル配線は、未補完状態において、このコンタクト以外のどこにも結線されていない。
【００６１】
また、図６ｃに示すように補完状態におけるリペアセル３１１ｓでは、上記コンタクト１６２が配されることとなる。
このように、未補完状態のリペアセル３１１は、電源配線１４１からグランド配線１４２に至る電流経路上において、１つの未接続領域が設けられているため、リペアセル１１１ａと同様に貫通電流の発生が防止される。
【００６２】
さらに、未補完状態において、入力ピン１３１（不図示）及び出力ピン１３２は、どこにも接続されていないので、その分、配線経路におけるスペースが空き、他の標準セルの配線を行う場合における配線性の低下を招くことなく、設計の自由度が向上される。
さらに、補完状態のリペアセル３１１ｓでは、実際には入力ピン１３１や出力ピン１３２も接続状態となるが、上述したように半導体集積回路内の全てのリペアセル３１１が利用されるわけではないので、補完状態にある一部のリペアセルが存在しても、依然として未補完状態で残っているリペアセルの周囲では配線性の低下を招くことなく、設計の自由度が向上される。
【００６３】
設計段階における論理修正では、ＣＡＤデータとして登録されている半導体集積回路を構成する複数の標準セルのうち、論理修正を行うリペアセルにおいて、図６ｃに示すコンタクト１６２を追加してもよいし、このようにコンタクト１６２が追加されている代替用のリペアセルを予め用意しておき、このリペアセルと置き換えることにより論理修正を実施してもよい。
【００６４】
したがって、従来のように、未補完状態から入力ピンに接続されている電位固定用配線を、補完状態において除去するための設計上の手間やマスク修正の手間などが生じず、新たに入力ピンに接続する配線のレイアウトのみを考慮すればよいため、設計工数やマスク修正工数が低減される。
さらに、本実施の形態３では、未補完状態におけるリペアセル３１１では、出力ピン１３２と拡散層１５２ｂのオーバーラップ部分にコンタクト１６２を設けないとしたが、このコンタクト１６２を設けない代わりにメタル配線である出力ピン１３２を切断しておいてもよい。
【００６５】
このようにすることで、コンタクト形成層よりもさらに上層のメタル層のみの修正のみで論理修正に対応可能となり、設計工数やマスク再作製の費用をさらに削減することができる。
また、本実施の形態３では、リペアセル３１１が、インバータ回路の補完用として配されたリペアセルであるとして説明したが、インバータ回路以外の回路を補完するためのリペアセルにおいても、その回路に含まれる貫通電流が流れ得る電流経路上に配されたＰチャネル型トランジスタのドレイン端子及びＮチャネル型トランジスタのドレイン端子の少なくとも一ヶ所に未接続領域を設けることにより、上記と同様の効果を得ることができる。
【００６６】
また、本実施の形態３では、Ｎ型トランジスタ１２２の拡散層１５２ｂと出力ピン１３２とのオーバーラップ部分にコンタクト層を形成しないことによって未接続領域を設ける例について説明したが、このオーバーラップ部分にコンタクト層を形成する代わりに、Ｐ型トランジスタ１２１の拡散層１５１ｂと出力ピン１３２とのオーバーラップ部分にコンタクト層を形成しないことによって未接続領域を設けてもよい。
【００６７】
また、本実施の形態３では、出力ピン１３２が、Ｐ型トランジスタ１２１のドレイン端子１２１ｃに接続される構成としているが、これに代えてＮ型トランジスタ１２２ドレイン端子１２２ｃに接続される構成としてもよく、このように出力ピン１３２の配設位置以外についてリペアセル３１１と構成を同じとするリペアセルをここでは便宜上、リペアセル３１１ｍ（不図示）と呼ぶことにする。
（実施の形態４）
これまで、インバータ論理回路の補完用のリペアセルを例に挙げて説明を行なってきたが、図７ａに示すリペアセル４１１は、ＮＡＮＤ回路を補完するためのリペアセルであって、未補完状態における回路図を示す。
【００６８】
リペアセル４１１は、ゲート端子４２１ａ、ソース端子４２１ｂ及びドレイン端子４２１ｃを有するＰチャネル型トランジスタであるＰ型トランジスタ４２１と、ゲート端子５２１ａ、ソース端子５２１ｂ及びドレイン端子５２１ｃを有するＰチャネル型トランジスタであるＰ型トランジスタ５２１と、ゲート端子４２２ａ、ソース端子４２２ｂ及びドレイン端子４２２ｃを有するＮチャネル型トランジスタであるＮ型トランジスタ４２２と、ゲート端子５２２ａ、ソース端子５２２ｂ及びドレイン端子５２２ｃを有するＮチャネル型トランジスタであるＮ型トランジスタ５２２と、電源配線１４１と、グランド配線１４２と、入力ピン４３１及び入力ピン５３１と、出力ピン４３２とを有し、これらが図７ａに示すようにＮＡＮＤ回路を構成するように接続されている。
【００６９】
ここで特筆すべきは、このＮＡＮＤ回路の未補完状態において、仮に貫通電流が流れるとした場合、この貫通電流がＮ型トランジスタ４２２とＮ型トランジスタ５２２とを順次通過する回路構成となっている点である。つまり、貫通電流の発生は防止するためには、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２のいずれか一方がＯＦＦしていれば足り、入力ピン４３１及び入力ピン５３１のいずれか一方をグランド電位に固定すればよい。
【００７０】
一方、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１に着目すると、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１のどちらかを流れても貫通電流が流れるため、この経路において貫通電流の発生を防止するためには、Ｐ型トランジスタ４２１とＰ型トランジスタ５２１とを同時にＯＦＦにする必要があり、そのためには、従来と同様に入力ピン４３１及び入力ピン５３１の両方を電源電位に固定する必要があるので、上述したＮ型トランジスタ４２２及びＮ型トランジスタ５２２のいずれか一方をＯＦＦする方法よりも、非効率的であり、貫通電流の発生を防止する上では望ましくない。つまり、従来のリペアセルと同様に全ての入力ピンの電位を固定する構成が必要となる。
【００７１】
一方、本実施の形態４の未補完状態におけるリペアセル４１１は、入力ピン４３１が外部接続配線４８１を介してリペアセル４１１の外に存するグランド配線１４２に接続されているが、入力ピン５３１がどこにも接続されていない。
上記外部接続配線４８１は、リペアセル４１１の領域と外部の領域との境界を跨いで配設されたメタル層からなる配線であり、未補完状態において、入力ピン４３１に接続されているＰ型トランジスタ４２１のゲート端子４２１ａとＮ型トランジスタ５２２のゲート端子５２２ａの電位がグランド電位となるため、Ｐ型トランジスタ４２１がＯＮとなり、またＮ型トランジスタ５２２がＯＦＦとなるため、貫通電流の電流経路としては、Ｎ型トランジスタ５２２で途切れることとなるので、未接続の入力ピン５３１の電位が仮に中間電位になったとしても、リペアセル４１１に貫通電流が発生することはない。
【００７２】
入力ピン５３１に着目すれば、論理修正する際、従来のように入力ピン５３１に予め接続されている配線の除去から始める必要がなく、入力ピン５３１の接続から始めればよく、その分修正時の工数を削減することができる。
このため入力ピンを固定するための配線が１つ不要となり、また、上述したようにリペアセルの全てが補完状態となる訳ではないので、未補完状態となっているリペアセルの周囲では配線スペースにゆとりが生じるため、半導体集積回路の設計時および製造時における配線性が向上する。
【００７３】
入力ピンに着目すれば、従来のように各リペアセルにおいて全ての入力ピンの電位を固定しているのではなく、一部の入力ピンのみについて、電位を固定しているにすぎず、未補完状態のままとなっているリペアセルの周囲では配線スペースにゆとりが生じるため、外部接続配線の結線などが容易になり、配線性が向上し、設計の自由度が向上されることとなる。
（変形例）
本実施の形態４のリペアセル４１１では、入力ピン４３１が外部接続配線４８１を介してのセル外に存するグランド配線１４２に接続されていたが、図７ｂに示すように、入力ピン４３１が、リペアセル４１１のセル内に配された接続配線４８２を介してセル内に存するグランド配線１４２に接続されていてもよい。つまり、接続配線４８２もリペアセルの一部として形成してもよい。
【００７４】
便宜上、上述したように、セル内に配された接続配線を介してリペアセル内に存する一部の入力ピンの電位のみが固定されるリペアセルをリペアセル４１１ａということとする。
上記外部接続配線４８１と接続配線４８２とは、配線経路が異なっているだけなので、リペアセル４１１ａは、本実施の形態４のリペアセル４１１と同様の効果が得られることは言うまでもない。
【００７５】
また、本実施の形態４のリペアセル４１１は、ＮＡＮＤ回路を補完するためのリペアセルとしたが、例えば、ＮＯＲ回路などのように、複数の入力ピンを備え、その中の一部の入力ピンの電位を電源電位またはグランド電位に固定することにより、貫通電流が流れ得る電流経路上に配されたトランジスタをＯＦＦにし、その結果、全ての上記電流経路において貫通電流が流れない構成を有している回路についても、上記一部の入力ピンを所定の電位に固定にすることにより、同様の効果を得ることができる。
（実施の形態５）
図８ａは、２つのインバータ回路を有し、その一方の出力ピンと他方の入力ピンとが接続されているバッファ回路を備えるリペアセル６１１の未補完状態における回路図である。
【００７６】
このリペアセル６１１は、バッファ回路６００を補完するためのリペアセルであって、未補完状態における回路図を示す。
未補完状態のバッファ回路６００は、２つのインバータ回路、即ち、インバータ回路６０１とインバータ回路７０１とが配設され、インバータ回路６０１の出力ピン６４１がインバータ回路７０１の入力ピン６０３にメタル配線からなる連絡経路６３２を介して接続され、さらに、インバータ回路７０１の出力ピン７３２が、インバータ回路６０１の入力ピン６３１に連絡経路７４４を介して接続されており、また、インバータ回路６０１におけるＰ型トランジスタ６２１のソース端子６２１ｂ及びインバータ回路７０１におけるＰ型トランジスタ７２１のソース端子７２１ｂが電源配線１４１に接続されており、また、インバータ回路６０１におけるＮ型トランジスタ６２２のソース端子６２２ｂ及びインバータ回路７０１におけるＮ型トランジスタ７２２のソース端子７２２ｂがグランド配線１４２に接続されている構成である。
【００７７】
インバータ回路６０１及びインバータ回路７０１は、インバータ回路であることから、同一インバータ回路中における上記Ｐ型トランジスタ及び上記Ｎ型トランジスタのドレイン端子同士が接続され、即ち、インバータ回路６０１におけるドレイン端子６２１ｃとドレイン端子６２２ｃとが接続され、またインバータ回路７０１におけるドレイン端子７２１ｃとドレイン端子７２２ｃとが接続されていることは言うまでもない。
【００７８】
ここで、従来の未補完状態のリペアセル６１１については、どのような構成であったかというと、入力ピン６３１がグランド配線１４２に接続され、出力ピン７３２がどこにも接続されていなかった。
上述のように構成された未補完状態のリペアセル６１１では、入力ピン６３１と出力ピン７３２が接続されているため、入力ピン６３１と出力ピン７３２の論理は同じであり、入力ピン６３１と出力ピン７３２の論理が一度決まると、それ以降バッファのリペアセル６１１内部のトランジスタの動作は固定され、Ｐ型トランジスタ６２１とＮ型トランジスタ６２２のいずれか一方と、Ｐ型トランジスタ７２１とＮ型トランジスタ７２２のいずれか一方がオフになり、貫通電流は発生しない。
【００７９】
以下、具体的に例を挙げて説明する。
図９ａ、図９ｂ及び図１０は、入力ピン６３１の電位と入力ピン６０３の電位の経時的変化と貫通電流の発生状況を示す図である。
初期において、図９ａに示すように、入力ピン６３１の電位及び入力ピン６０３の電位が中間電位となっているため、リペアセル６１１では、電源２系統において貫通電流が流れる。
【００８０】
この貫通電流は、入力ピン６３１の電位及び入力ピン６０３の電位が中間電位である限り流れ続ける可能性があり、入力ピン６３１の電位または入力ピン６０３の電位の揺らぎによりやがて、中間電位から逸脱する。
図９ｂでは、入力ピン６３１の電位が電源電位側にシフトした様子を示しており、シフトした瞬間、先ずＰ型トランジスタ６２１がＯＦＦとなり、かつ、Ｎ型トランジスタ６２２がＯＮとなる。さらにこれによって出力ピン６４１がグランド電位となり、この出力ピン６４１と接続されている入力ピン６０３の電位もグランド電位になるので、Ｐ型トランジスタ７２１がＯＮとなり、Ｎ型トランジスタ７２２がＯＦＦとなる。
【００８１】
このため、出力ピン７３２が電源電位となり、これに繋がる入力ピン６３１の電位も電源電位となりその状態が固定される。
一方、入力ピン６３１の電位が、初期において中間電位となっている状態からグランド電位側にシフトし、中間電位から逸脱した場合には、図１０に示すように、Ｐ型トランジスタ６２１がＯＮとなり、かつ、Ｎ型トランジスタ６２２がＯＦＦとなる。
【００８２】
これにより、出力ピン６４１が電源電位となり、この出力ピン６４１と接続されている入力ピン６０３も電源電位になるので、Ｐ型トランジスタ７２１がＯＦＦとなり、Ｎ型トランジスタ７２２がＯＮとなる。さらにこれによって出力ピン７３２がグランド電位となり、これに繋がる入力ピン６３１もグランド電位となりその状態が固定される。
以上が未補完状態における入力ピン６３１の電位と入力ピン６０３の電位の経時的変化と貫通電流の発生状況である。
【００８３】
一方、リペアセル６１１を未補完状態から補完状態へと移行させる、即ち論理修正する場合には、インバータ回路７０１の出力ピン７３２を経路変更して、インバー回路６０１の入力ピン６３１と接続しないようにして、当該出力ピン７３２及び入力ピン６３１をそれぞれ所定の配線に接続することとなる。
ここで、図８ｂに戻り、さらに説明する。
【００８４】
図８ｂは、未補完状態におけるリペアセル６１１のセルレイアウト構成を示す図である。
リペアセル６１１におけるインバータ回路６０１及びインバータ回路７０１は、実施の形態１のリペアセル１１１ｓの図１ｃの構成、即ちインバータ回路と基本的には同様の構成である。
【００８５】
ここで、リペアセル１１１ｓの図１ｃの構成と、インバータ回路６０１及びインバータ回路７０１の構成とで、それぞれ対応するもの同士を列挙すると、ゲート端子１２０はゲート端子６２０及びゲート端子７２０に、Ｐ型トランジスタ１２１はＰ型トランジスタ６２１及びＰ型トランジスタ７２１に、ソース端子１２１ｂはソース端子６２１ｂ及びソース端子７２１ｂに、ドレイン端子１２１ｃはドレイン端子６２１ｃ及びドレイン端子７２１ｃに、Ｎ型トランジスタ１２２はＮ型トランジスタ６２２及びＮ型トランジスタ７２２に、ソース端子１２２ｂはソース端子６２２ｂ及びソース端子７２２ｂに、ドレイン端子１２２ｃはドレイン端子６２２ｃ及びドレイン端子７２２ｃに、入力ピン１３１は入力ピン６３１及び入力ピン６０３に、出力ピン１３２は出力ピン６４１及び出力ピン７３２に、拡散層１５１は拡散層６５１及び拡散層７５１に、拡散層１５１ａは拡散層６５１ａ及び拡散層７５１ａに、拡散層１５１ｂは拡散層６５１ｂ及び拡散層７５１ｂに、拡散層１５２は拡散層６５２及び拡散層７５２に、拡散層１５２ａは拡散層６５２ａ及び拡散層７５２ａに、拡散層１５２ｂは拡散層６５２ｂ及び拡散層７５２ｂに、コンタクト１６１はコンタクト６４１ａ及びコンタクト７４１に、コンタクト１６２はコンタクト６４２及びコンタクト７４２に、コンタクト１６３はコンタクト６６３及びコンタクト７６３に、コンタクト１６４はコンタクト６６４及びコンタクト７６４にそれぞれ対応する。
【００８６】
なお、電源配線１４１及びグランド配線１４２は、リペアセル１１１ｓ及びリペアセル６１１と同一構成のため同じ符号で記している。
また、リペアセル１１１ｓとリペアセル６１１のインバータ回路６０１及びインバータ回路７０１との間に以下に示す相違点がある。
即ち、出力ピン６４１からメタル配線の連絡経路６３２が延出され、延出先の端部において、コンタクト６０３ａを介してゲート端子７２０と接続されている。さらに、出力ピン７３２からメタル配線の連絡経路７４４が延出され、延出先の端部において、コンタクト６３１ｂを介してゲート端子６２０と接続されている。
【００８７】
上記相違点以外は、インバータ回路６０１及びインバータ回路７０１とリペアセル１１１ｓとで対応しあうもの同士の構成に差異はない。
図８ｃは、未補完状態のリペアセル６１１に対応する補完状態におけるリペアセル６１１ｓの構成を示す図であり、未補完状態のリペアセル６１１（図８ｂ）と異なっている点について説明する。
【００８８】
補完状態では、入力ピン６３１は、他の標準セルの配線に接続されるため、入力ピン６３１の電位を固定するための配線を接続する必要がないので、図８ｃ中のＳ部において設けていたコンタクト６３１ｂが削除されている。
つまり、このコンタクトの削除は、コンタクト層のマスク修正のみを実施するだけでよいため、修正工数が低減される。
【００８９】
この場合、出力ピン７３２が図８ｃに示す形状を維持するとすれば、入力ピン６３１の位置は、入力ピンが設けられないためこれとは異なる位置、例えばポリシリコン製のゲート端子６２０の略中央に、他の標準セルに繋がるメタル配線と接続するための新たな入力ピンを設ける必要がある。
設計段階においては、図８ｃに示す構成のセルを予めデータとして用意しておき、図８ｂに示すセルと入れ替えても良いし、実際にコンタクト６６４をデータから削除することで修正を実施してもよい。
【００９０】
実際に補完機能を果たそうとすれば、入力ピン６３１及び出力ピン７３２は、他の標準セルなどに接続されることとなるが、これらの接続用配線については、図８ｃにおいては図示を省略している。
以上のように、入力ピンと出力ピンとを接続することにより、入力ピンにおける電位の揺らぎを利用して、経時的に入力ピンの電位を固定することにより、未補完状態における貫通電流の発生を防止すると共に、入力ピンの電位を固定するための配線をリペアセル内部で取り回すことによって、配線スペースを小規模化して、他の標準セルの配線性に与える影響を小さくすることができる。
【００９１】
また、このようにすることで、所定の電位を供給する専用セルを設ける必要もなく、集積効率の低下も招かない。
また、本実施の形態５では、リペアセル６１１がバッファ回路を補完するリペアセルとしたが、バッファ回路補完用に限るものではなく、入力ピンの電位と出力ピンの電位が必ず一致するような他の回路を補完するリペアセルにおいても、入力ピンと出力ピンを接続することにより、リペアセル６１１と同様の効果を得られる。
【００９２】
なお、本実施の形態５における補完状態のリペアセル６１１ｓでは、コンタクト６３１ｂを削除するとしたが、これに代わる構成として、コンタクト６３１ｂをそのまま残し、コンタクト６３１ｂの近傍の配線にオーバーラップが生じないように連絡経路７４４の形状変更を行なうとしても構わない。
このようにすることで、コンタクト層のさらに上層のメタル配線層のみで修正を行うことができ、設計変更およびマスク修正における工数の低減が図られる。
（実施の形態６）
本実施の形態６におけるリペアセル８１１は、インバータ回路を補完するための未補完状態のリペアセルであって、図１１に示すように、実施の形態３において説明したリペアセル３１１ｍと略同一の構成を有しており、以下の点がリペアセル３１１ｍと異なる。
【００９３】
即ち、未補完状態のリペアセル８１１は、リペアセル３１１ｍの構成に、さらに、ドレイン端子１２１ｃと入力ピン１３１とを接続する連絡経路８１２が追加されている。
この連絡経路８１２は、少なくともコンタクト及びメタル配線から構成されるものである。
したがって、この連絡経路８１２を非導通状態、即ち、断線状態とするには、上記コンタクトを削除することで実施できる。また、上記メタル配線を削除したり、経路変更したりしても上記断線は実施可能である。
【００９４】
このような構成とすることで、図１２に示すように、例えば、入力ピン１３１がロウレベルになったとすると、Ｐ型トランジスタ１２１がオンになり、入力ピン１３１はハイレベルに変化する。（図１２ａ）そして、一旦入力ピン１３１がハイレベルになると、Ｐ型トランジスタ１２１はオフになり、その後オフの状態を維持し続け、入力ピン１３１の電位はハイレベルで固定され、Ｎ型トランジスタ１２２はオンになり、出力ピン８３２はロウレベルを出力し続け、貫通電流を発生することはない。（図１２ｂ）
このように、本実施の形態６におけるリペアセル８１１は、即座に入力ピン１３１の電位が電源電位に固定され、また、出力ピン８３２の電位がグランド電位に固定される回路構成を有する。
【００９５】
図１３は、未補完状態におけるリペアセル８１１に対応する補完状態におけるリペアセル８１１ｓの回路図である。
補完状態のリペアセル８１１ｓは、未補完状態におけるリペアセル８１１において、Ｂ部に存在していた連絡経路８１２が削除されているため、入力ピン１３１とドレイン端子１２１ｃとの接続が解除され、さらに、ドレイン端子１２１ｃとドレイン端子１２２ｃとを接続するコンタクト１６２が設けられていることにより、インバータ回路が構成される。
【００９６】
さらに、入力ピン１３１及び出力ピン８３２それぞれに、他の標準セルに接続するための不図示の配線が接続されることで、インバータ回路として機能する。
論理修正時においては、連絡経路８１２を構成するコンタクトを抹消し、さらに、ドレイン端子１２１ｃとドレイン端子１２２ｃとを接続するコンタクト１６２を設けるだけ、即ち、コンタクト層の修正でだけで済み、論理修正の手間がかからない構成となっており、延いては、マスク再作製に伴う費用を削減することができる。
【００９７】
設計変更時における論理修正においては、ＣＡＤデータとして登録されている半導体集積回路を構成する複数の標準セルのうち、論理修正を行うリペアセルにおいて、コンタクト１６２を追加し、かつ、連絡経路８１２を構成しているコンタクトを削除してもよいし、既に、このような修正が行われた代替用のリペアセルを予め用意しておき、このリペアセルと置き換えることにより論理修正を実施してもよい。
【００９８】
さらに、リペアセル８１１において、入力ピン１３１の電位を即座に固定するため経路が、従来のように、リペアセル外から引き込まれた配線ではなく、リペアセル８１１内に設けられた連絡経路８１２であることから、配線性が低下することはなく、また、論理を固定するための専用セルを配置する必要もないので、集積効率を低下させることもない。
また、前記機能補完用標準セルにおいて前記補完を行う場合、当然のことながら、従来のように入力ピンに当初から接続されている電位固定用配線を除去するための設計上の手間やマスク修正の手間などが生じず、マスク修正を行う必要があるものの、上層だけの修正で対処することも可能なので、設計工数やマスク修正工数が低減される。
【００９９】
また、本実施の形態６のリペアセル８１１では、出力ピン８３２にグランド電位が出力される構成について説明したが、図１４に示す未補完状態におけるリペアセル８１１ａのように、電源電位が出力される構成としてもよい。
ここで、例えば、入力ピン１３１がハイレベルになったとすると、Ｎ型トランジスタ１２２がオンになり、入力ピン１３１はロウレベルに変化する。そして、一旦入力ピン１３１がロウレベルになると、Ｎ型トランジスタ１２２はオフになり、その後オフの状態を維持し続け、入力ピン１３１の電位はロウレベルで固定され、Ｐ型トランジスタ１２１はオンになり、出力ピン８３２はハイレベルを出力し続け、貫通電流を発生することはない。
【０１００】
実際の論理修正の際は、図１３のようなセルを予め用意しておきセルを入れ替えても良いし、実際にコンタクト１６２の追加や連絡経路を構成しているコンタクトを削除することで修正を実施してもよい。
また、本実施の形態６のリペアセル８１１では、論理修正時において、連絡経路８１２を構成するコンタクトを削除して層間接続を断つことにより、未補完状態におけるリペアセル８１１の構成から補完状態におけるリペアセル８１１ｓの構成へと移行しているが、このようにコンタクト層を形成したりしなかったりすることで上記移行に対応するのではなく、この連絡経路８１２に繋がるメタル配線を短くしたりすることで対応を図ってもよい。また、ドレイン端子１２１ｃとドレイン端子１２２ｃとの接続を、コンタクト１６２の代わりにメタル配線で行ってもよい。
【０１０１】
以上のようにすることで、さらにコンタクト層の上層にあるメタル配線層のマスク修正のみで、上記移行への対応を図ることができるので、マスク再作製の費用をさらに削減することが可能である。
以上は、比較的回路構成が単純なインバータ回路が配されたリペアセルにおいて、ドレイン端子と入力ピンとを接続することで、入力ピンの電位を固定し、貫通電流経路上に配されたトランジスタの出力を固定することで、貫通電流の発生を防止する例を示した。  以下、例えば、ＮＡＮＤ回路やＮＯＲ回路などのようなインバータ回路よりも複雑な回路を備えているリペアセルにおいて、入力ピンとドレイン端子とを繋ぎ、貫通電流経路上に配されたトランジスタの出力を固定し、電流経路を断絶することにより、貫通電流の発生を防止し、かつ、配線性を向上させる構成を適用する場合について説明する。
【０１０２】
図１５ａは、図７ａにおいても示したように、ＮＡＮＤ回路を補完するためのリペアセルの補完状態における、即ち、リペアセル４１１ｓの回路図であり、本来補完のために必要な入力ピン４３１、入力ピン５３１及び出力ピン４３２に接続される配線については省略して不図示としている。
そして、図１５ｂは、リペアセル４１１ｓの未補完状態におけるリペアセル４１１ｂの一例を示す回路図である。
【０１０３】
この図１５ｂに示す未補完状態におけるリペアセル４１１ｂは、ドレイン端子４２２ｃと入力ピン５３１とを繋ぐ接続経路９９３と、入力ピン５３１と入力ピン４３１とを繋ぐ接続経路９９４とが配されており、さらに、ドレイン端子４２２ｃと出力ピン４３２とを接続している電流経路４９２が削除されている点で補完状態におけるリペアセル４１１ｓと異なる。
【０１０４】
ここで、例えば、入力ピン４３１及び入力ピン５３１がハイレベルになったとすると、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２がオンになり、入力ピン４３１及び入力ピン５３１はロウレベルに変化する。そして、一旦入力ピン４３１及び入力ピン５３１がロウレベルになると、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２はオフになり、その後オフの状態を維持し続け、入力ピン４３１及び入力ピン５３１の電位はロウレベルで固定され、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１はオンになり、出力ピン４３２はハイレベルを出力し続け、貫通電流を発生することはない。
【０１０５】
このようにすることで、実施の形態６のリペアセル８１１と同様の効果を奏することは言うまでもない。
（変形例１）
図１５ｃは、補完状態におけるリペアセル４１１ｓにおいて、さらに別の未補完状態の構成を適用した例としてのリペアセル４１１ｃを示す回路図である。
【０１０６】
この未補完状態におけるリペアセル４１１ｃでは、補完状態におけるリペアセル４１１ｓの構成から、Ｐ型トランジスタ４２１のドレイン端子４２１ｃと出力ピン４３２とを接続する接続経路４９１を削除し、さらに、ドレイン端子４２１ｃ及び入力ピン５３１とを接続する接続経路９９７と、入力ピン５３１及び入力ピン４３１を接続する接続経路９９４とを追加した構成となっている。
【０１０７】
ここで、例えば、入力ピン４３１及び入力ピン５３１がロウレベルになったとすると、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１がオンし、入力ピン４３１及び入力ピン５３１はハイレベルに変化する。そして、一旦入力ピン４３１及び入力ピン５３１がハイレベルになると、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１がオフになり、その後オフの状態を維持し続け、入力ピン４３１と入力ピン５３１の電位はハイレベルで固定され、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２はオンになり、出力ピン４３２はロウレベルを出力し続け、貫通電流を発生することはない。
【０１０８】
このようにすることで、実施の形態６のリペアセル８１１と同様の効果を奏することは言うまでもない。
次にＮＯＲ回路補完用リペアセルへの適用例について説明する。
（変形例２）
図１６ａは、ＮＯＲ回路補完用の補完状態におけるリペアセル１４１１ｓの回路図である。
【０１０９】
このリペアセル１４１１ｓは、用いられるトランジスタの種類及び数は、ＮＡＮＤ回路補完用リペアセル４１１ｓと同じであるが、各トランジスタの接続状態が異なる。
より具体的には、リペアセル１４１１ｓは、Ｐ型トランジスタ４２１のドレイン端子１４２１ｃとＰ型トランジスタ５２１ソース端子１５２１ｂとを接続して直列配置したものと、Ｎ型トランジスタ４２２のドレイン端子１４２２ｃとＮ型トランジスタ５２２のドレイン端子１５２２ｃとを接続して並列配置したものとを、接続経路１４９１、接続経路１４９２及びメタル配線からなる出力ピン１４３２を介して接続した構成となっており、また、Ｐ型トランジスタ４２１のソース端子１４２１ｂが電源配線１４１に接続され、Ｎ型トランジスタ４２２のソース端子１４２２ｂ及びＮ型トランジスタ５２２のソース端子１５２２ｂがグランド配線１４２に接続されおり、さらに、Ｐ型トランジスタ４２１のゲート端子１４２１ａとＮ型トランジスタ４２２のゲート端子１４２２ａとが同一の入力ピン１４３１に接続されており、Ｐ型トランジスタ５２１のゲート端子１５２１ａとＮ型トランジスタ５２２のゲート端子１５２２ａとが同一の入力ピン１５３１に接続されてＮＯＲ回路を構成する。
【０１１０】
図１６ｂに示すように、リペアセル１４１１ｓの未補完状態における構成であるリペアセル１４１１ｂは、以下の点でリペアセル１４１１ｓの構成と異なる。
即ち、リペアセル１４１１ｂでは、出力ピン１４３２と、ドレイン端子１４２２ｃ及びドレイン端子１５２２ｃとの間に配される接続経路１４９２が削除され、さらに、ドレイン端子１４２２ｃ及びドレイン端子１５２２ｃと入力ピン１５３１とを接続する接続経路１９９３が追加され、さらに、入力ピン１５３１と入力ピン１４３１とを接続する接続経路１９９４が追加されている。
【０１１１】
ここで、例えば、入力ピン１４３１及び入力ピン１５３１がハイレベルになったとすると、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２がオンし、入力ピン１４３１及び入力ピン１５３１はロウレベルに変化する。そして、一旦入力ピン１４３１及び入力ピン１５３１がロウレベルになると、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２がオフになり、その後オフの状態を維持し続け、入力ピン１４３１と入力ピン１５３１の電位はロウレベルで固定され、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１はオンになり、出力ピン４３２はハイレベルを出力し続け、貫通電流を発生することはない。
【０１１２】
このようにすることで、実施の形態６のリペアセル８１１と同様の効果を奏することは言うまでもない。
（変形例３）
図１６ｃは、補完状態におけるリペアセル１４１１ｓにおいて、さらに別の未補完状態の構成を適用した例としてのリペアセル１４１１ｃを示す回路図である。
【０１１３】
この未補完状態におけるリペアセル１４１１ｃでは、補完状態におけるリペアセル１４１１ｓの構成から、Ｐ型トランジスタ５２１のドレイン端子１５２１ｃと出力ピン１４３２とを接続する接続経路１４９１を削除し、さらに、ドレイン端子１５２１ｃ及び入力ピン１５３１とを接続する接続経路１９９７と、入力ピン１５３１及び入力ピン１４３１を接続する接続経路１９９４とを追加した構成となっている。
【０１１４】
ここで、例えば、入力ピン１４３１及び入力ピン１５３１がロウレベルになったとすると、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１がオンし、入力ピン１４３１と入力ピン１５３１はハイレベルに変化する。そして、一旦入力ピン１４３１及び入力ピン１５３１がハイレベルになると、Ｐ型トランジスタ４２１及びＰ型トランジスタ５２１がオフになり、その後オフの状態を維持し続け、入力ピン１４３１と入力ピン１５３１の電位はハイレベルで固定され、Ｎ型トランジスタ４２２及びＮ型トランジスタ５２２はオンになり、出力ピン４３２はハイレベルを出力し続け、貫通電流を発生することはない。
【０１１５】
このようにすることで、実施の形態６のリペアセル８１１と同様の効果を奏することは言うまでもない。
【産業上の利用可能性】
【０１１６】
本発明の機能補完用標準セルは、貫通電流の発生を防止、配線性向上、集積効率の向上及び修正工数の抑制が要請される半導体集積回路に適用可能である。
【図面の簡単な説明】
【０１１７】
【図１】実施の形態１におけるリペアセルの回路及び構成を説明する図である。
【図２】実施の形態１におけるリペアセルの部分断面図である。
【図３】実施の形態１におけるリペアセルの回路及び構成についての変形例を説明する図である。
【図４】実施の形態２におけるリペアセルの回路及び構成について説明する図である。
【図５】実施の形態２におけるリペアセルの回路についての変形例を説明する図である。
【図６】実施の形態３におけるリペアセルの回路及び構成について説明する図である。
【図７】実施の形態４におけるリペアセルの回路及び構成について説明する図である。
【図８】実施の形態５におけるリペアセルの回路及び構成について説明する図である。
【図９】実施の形態５におけるリペアセルの回路における通電状態の経時変化について説明する図である。
【図１０】実施の形態５におけるリペアセルの回路における通電状態の経時変化について説明する図である。
【図１１】実施の形態６におけるリペアセルの回路及び構成について説明する図である。
【図１２】実施の形態６におけるリペアセルの回路における通電状態の経時変化について説明する図である。
【図１３】実施の形態６における補完状態におけるリペアセルの回路及び構成について説明する図である。
【図１４】実施の形態６におけるリペアセルの回路及び構成についての変形例を説明する図である。
【図１５】実施の形態６におけるインバータ回路補完用リペアセルをＮＡＮＤ回路補完用リペアセルに適用する場合を説明する図である。
【図１６】実施の形態６におけるインバータ回路補完用リペアセルをＮＯＲ回路補完用リペアセルに適用する場合を説明する図である。
【図１７】従来のインバータ回路補完用リペアセルの回路図である。
【図１８】従来のＮＡＮＤ回路補完用リペアセルの回路図である。
【符号の説明】
【０１１８】
１１１，１１１ａ，１１１ａｓ，１１１ｂｓ，１１１ｓ  リペアセル
１２０，１２１ａ，１２２ａ    ゲート端子
１２１    Ｐ型トランジスタ
１２２    Ｎ型トランジスタ
１２１ｂ，１２２ｂ    ソース端子
１２１ｃ，１２２ｃ    ドレイン端子
１２１ｄ，１２２ｄ    接続部
１２１ｇ    未接続領域
１２７    Ｐ型シリコン基板
１２９    絶縁膜
１３０    絶縁層
１３１    入力ピン
１３２    出力ピン
１４１，１７３    電源配線
１４２，１７４    グランド配線
１５１，１５１ａ，１５１ｂ，１５２，１５２ａ，１５２ｂ  拡散層
１６１，１６２，１６３，１６４    コンタクト
２１１，２１１ａ，２１１ｓ  リペアセル
２２２    バイパス経路
２２２ａ  メタル配線
２３１，２３２    コンタクト
３１１，３１１ｍ，３１１ｓ    リペアセル
４１１，４１１ａ，４１１ｂ，４１１ｃ，４１１ｓ  リペアセル
４２１    Ｐ型トランジスタ
４２２    Ｎ型トランジスタ
４２１ａ，４２２ａ    ゲート端子
４２１ｂ，４２２ｂ    ソース端子
４２１ｃ，４２２ｃ  ドレイン端子
４３１    入力ピン
４３２    出力ピン
４８１    外部接続配線
４８２，４９１    接続経路
４９２    電流経路
５２１    Ｐ型トランジスタ
５２２    Ｎ型トランジスタ
５２１ａ，５２２ａ    ゲート端子
５２１ｂ，５２２ｂ    ソース端子
５２１ｃ，５２２ｃ    ドレイン端子
５３１    入力ピン
６００    バッファ回路
６０１    インバー回路
６０３    入力ピン
６０３ａ  コンタクト
６１１，６１１ｓ  リペアセル
６２０    ゲート端子
６２１    Ｐ型トランジスタ
６２２    Ｎ型トランジスタ
６２１ｂ，６２２ｂ    ソース端子
６２１ｃ，６２２ｃ    ドレイン端子
６３１    入力ピン
６３１ｂ  コンタクト
６３２    連絡経路
６４１    出力ピン
６４１ａ，６４２，６６３，６６４    コンタクト
６５１，６５１ａ，６５１ｂ，６５２，６５２ａ，６５２ｂ    拡散層
７０１    インバータ回路
７２０    ゲート端子
７２１    Ｐ型トランジスタ
７２２    Ｎ型トランジスタ
７２１ｂ，７２２ｂ    ソース端子
７２１ｃ，７２２ｃ    ドレイン端子
７３２    出力ピン
７４１，７４２    コンタクト
７４４    連絡経路
７５１，７５１ａ，７５１ｂ，７５２，７５２ａ，７５２ｂ    拡散層
７６３，７６４    コンタクト
８１１，８１１ａ，８１１ｓ  リペアセル
８１２    連絡経路
８３２    出力ピン
９９３，９９４，９９７    接続経路
１４１１ｂ，１４１１ｃ，１４１１ｓ    リペアセル
１４２１ａ，１４２２ａ    ゲート端子
１４２１ｂ，１４２２ｂ    ソース端子
１４２１ｃ，１４２２ｃ    ドレイン端子
１４３１，１５３１    入力ピン
１４３２    出力ピン
１４９１，１４９２    接続経路
１５２１ａ，１５２２ａ    ゲート端子
１５２１ｂ，１５２２ｂ    ソース端子
１５２１ｃ，１５２２ｃ    ドレイン端子
１９９３，１９９４，１９９７    接続経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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