(57)【要約】【課題】電源配線の電位が容量素子により良好に安定化されている半導体装置を提供する。【解決手段】下位レベルおよび上位レベルの少なくとも一方における複数の配線の中の隣接する第一および第二の配線に第一の電位が供給され、これら第一および第二の配線と交差する下位または上位レベルの配線であって第二の電位が供給される第三の配線との間に容量素子１３０が形成され、さらに容量素子１３０の電極１３１，１３３は、第一および第三の配線の交差部分から第二および第三の配線の交差部分に渡って延在形成されている。容量素子１３０は、下部配線１１１と上部配線１２１との線幅に比較して下部電極１３１と上部電極１３２とが大面積に形成されており、充分な容量値を発生することができるので上部配線１２１と下部配線１１１との電位が安定する。【選択図】図１
2007311539.tif 000002
【特許請求の範囲】
【請求項１】
下位レベルとして形成された複数の配線および前記下位レベルの配線と交差するように上位レベルとして形成された複数の配線を有する多層配線構造と、第一および第二の電位が供給される配線の間に接続された容量素子とを含む半導体装置において、
前記下位レベルおよび上位レベルの少なくとも一方における複数の配線の中の隣接する第一および第二の配線に前記第一の電位が供給され、
これら第一および第二の配線と交差する前記下位または上位レベルの配線であって前記第二の電位が供給される第三の配線との間に前記容量素子が形成され、
さらに前記容量素子の電極は、前記第一および第三の配線の交差部分から前記第二および第三の配線の交差部分に渡って延在形成されていることを特徴とする半導体装置。
【請求項２】
前記容量素子は、下部電極と誘電体膜と上部電極とを有しており、
前記容量素子の前記下部電極と前記上部電極とが電位が相違する前記上位レベルの一対の配線に個々に接続されており、
前記下部電極が接続されている前記上位レベルの配線が同一電位の前記下位レベルの配線に接続されている請求項１に記載の半導体装置。
【請求項３】
前記下部電極と前記上部電極とが直上に位置する前記上位レベルの配線にビアで各々接続されており、
前記下部電極が接続されている前記上位レベルの配線が直下に位置する前記下位レベルの配線にビアで接続されている請求項２に記載の半導体装置。
【請求項４】
前記第一の電位と前記第二の電位との一方が接地電位で他方が電源電位である請求項１ないし３の何れか一項に記載の半導体装置。
【請求項５】
下位レベルとして形成された複数の配線および前記下位レベルの配線と交差するように上位レベルとして形成された複数の配線を有する多層配線構造と、第一および第二の電位が供給される配線の間に接続された容量素子とを含む半導体装置において、
前記容量素子は、下部電極と誘電体膜と上部電極とを有しており、
前記容量素子の前記下部電極と前記上部電極とが電位が相違する前記上位レベルの一対の配線に個々に接続されており、
前記下部電極が接続されている前記上位レベルの配線が同一電位の前記下位レベルの配線に接続されていることを特徴とする半導体装置。
【請求項６】
前記下位レベルおよび上位レベルの少なくとも一方における複数の配線の中の隣接する第一および第二の配線に前記第一の電位が供給され、
これら第一および第二の配線と交差する前記下位または上位レベルの配線であって前記第二の電位が供給される第三の配線との間に前記容量素子が形成され、
さらに前記容量素子の電極は、前記第一および第三の配線の交差部分から前記第二および第三の配線の交差部分に渡って延在形成されている請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に回路素子の一つとして容量素子が形成される半導体装置に関する。
【背景技術】
【０００２】
容量素子はトランジスタや抵抗と共に半導体回路を形成する素子として構成されるが、容量素子の中には所謂デカップリング容量として電源配線間に設けられて電源電圧の安定化に用いられるものがある。この種のデカップリング容量としては、従来は特許文献１，２に示すものが知られている。また、配線間に設ける容量素子としては、非特許文献１に開示されたものも知られている。
【特許文献１】ＷＯ００／６７３２４
【特許文献２】ＵＳ６６００２０９Ｂ１
【非特許文献１】"A High Reliability Metal Insulator Metal Capacitor for 0.18μm Copper Technology"M. Armacost, A. Augustin, P. Felsner, Y. Feng, G.Friese, J. Heidenreich, G. Hueckel, O. Prigge, K. stein (2000 IEEE)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これら特許文献に記載の容量素子は、多層配線構造における下位レベルの配線層と上位レベルの配線層との交差構造を利用し、その交差部分に容量素子を形成するものである。しかしながら、その構造では、下位レベルの配線層として形成される第一および第二の電源電位のための配線が交互に配置され、また、上位レベルの配線層として形成される第一および第二の電源電位のための配線も交互に配置される結果、下位レベルの配線層と上位レベルの配線層との交差部分のみが単位容量として形成され、単位容量当たりの容量値が小さなものになってしまう。このため、比較的大容量値が要求されるデカップリング容量のためには多数の単位容量が必要となる。
【課題を解決するための手段】
【０００４】
本発明による第一の半導体装置は、複数の配線層が下位レベルの配線層として並んで形成され、複数の配線層が上位レベルの配線層として下位レベルの配線層と交差する方向に並んで形成されており、これら下位レベルの配線層および上位レベルの配線層の少なくとも一方における複数の配線層のうちの隣接する第一および第二の配線層には同じ第一電位が供給されており、これら隣接する第一および第二の配線層と交差する下位または上位レベルの配線層であって第二電位が供給されている第三の配線層との間に、これら第一および第三の配線層の交差部分から第二および第三の配線層の交差部分に渡って容量素子の電極が延在形成されていることを特徴とする。
【０００５】
本発明による第二の半導体装置は、下位レベルとして形成された複数の配線および下位レベルの配線と交差するように上位レベルとして形成された複数の配線を有する多層配線構造と、第一および第二の電位が供給される配線の間に接続された容量素子とを含む半導体装置において、容量素子は、下部電極と誘電体膜と上部電極とを有しており、容量素子の下部電極と上部電極とが電位が相違する上位レベルの一対の配線に個々に接続されており、下部電極が接続されている上位レベルの配線が同一電位の下位レベルの配線に接続されていることを特徴とする。
【発明の効果】
【０００６】
かくして、本発明の第一の半導体装置では、下位または上位レベルの少なくとも一方における複数の配線層の中で隣接する配線層に同じ電位を供給している。この結果、これら配線層は、これらとは異なる電位が供給される下位または上位レベルの配線層との間で、少なくとも二つの交差部分が並設されることになる。従って、容量素子の電極を、一方の交差部分から他方の交差部分に渡って延在形成することができ、容量値を増大させることができる。
【０００７】
本発明の第二の半導体装置では、容量素子の下部電極と上部電極とが電位が相違する上位レベルの一対の配線に個々に接続されており、下部電極が接続されている上位レベルの配線が同一電位の下位レベルの配線に接続されていることにより、容量素子を配線に接続することと、上位および下位レベルの配線を接続することを、一度の製造工程で実現することができるので、生産性が良好な構造を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の一形態を図面を参照して以下に説明する。なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは本発明の構成要素の相対関係を簡単に説明するために便宜的に規定するものであり、本発明を実施する場合の製造時や使用時の方向を限定するものではない。
【０００９】
本実施の形態の半導体装置１００は、図示するように、下位レベルとして形成された複数の配線１１１および下位レベルの配線１１１と交差するように上位レベルとして形成された複数の配線１２１を有する多層配線構造と、第一および第二の電位が供給される配線の間に接続された容量素子１３０とを含む。
【００１０】
そして、下位レベルおよび上位レベルの少なくとも一方における複数の配線の中の隣接する第一および第二の配線に第一の電位が供給され、これら第一および第二の配線と交差する下位または上位レベルの配線であって第二の電位が供給される第三の配線との間に容量素子１３０が形成され、さらに容量素子１３０の電極１３１，１３３は、第一および第三の配線の交差部分から第二および第三の配線の交差部分に渡って延在形成されている。
【００１１】
さらに、容量素子１３０は、下部電極１３１と誘電体膜１３３と上部電極１３２とを有しており、容量素子１３０の下部電極１３１と上部電極１３２とが電位が相違する上位レベルの一対の配線１２１に個々に接続されており、下部電極１３１が接続されている上位レベルの配線１２１が同一電位の下位レベルの配線１１１に接続されている。
【００１２】
より詳細には、本実施の形態の半導体装置１００は、多層構造に形成されており、例えば、半導体基板の表面などに各種の半導体回路が形成されている(図示せず)。その半導体回路は絶縁膜に埋設されており、その上面に上述の下部配線層１１０と層間膜１０１と上部配線層１２０とが順番に積層されている。
【００１３】
下部配線層１１０には、前後方向に細長い複数の下部配線１１１が左右方向に平行に配列されており、上部配線層１２０には、左右方向に細長い複数の上部配線１２１が前後方向に並列に配列されている。
【００１４】
ただし、本実施の形態の半導体装置１００では、図１および図２に示すように、複数の下部配線１１１には、電源電位からなる第一の電位Ｖと接地電位からなる第二の電位Ｇとが複数である三本ずつ交互に印加され、複数の上部配線１２１にも、第一の電位Ｖと第二の電位Ｇとが複数である三本ずつ交互に印加される。
【００１５】
層間膜１０１は、実際には複数の層間膜からなる多層構造に形成されており(図示せず)、図１および図３に示すように、その内部に複数の容量素子１３０が埋設されている。
【００１６】
本実施の形態の半導体装置１００では、複数の容量素子１３０は全部が同一構造に形成されており、図３に示すように、その下部電極１３１と上部電極１３２とは上部配線１２１にビア１０２で接続されている。
【００１７】
ただし、容量素子１３０の下部電極１３１は、図２に示すように、三本の下部配線１１１に対向するとともに五本の上部配線１２１に対向する方形に形成されている。上部電極１３２は、三本の下部配線１１１に対向するとともに三本の上部配線１２１に対向する方形に形成されている。
【００１８】
このため、容量素子１３０は、下部電極１３１が上部電極１３２より前後に突出した形状に形成されており、図３に示すように、この上部電極１３２より前後に突出した下部電極１３１の両端が直上の上部配線１２１に各々接続されている。
【００１９】
一方、図２に示すように、第二の電位Ｇが印加される三本の下部配線１１１の直上に位置する容量素子１３０では、下部電極１３１の両端が、第二の電位Ｇが印加される直上の三本の上部配線１２１に個々に接続されており、上部電極１３２が、第一の電位Ｖが印加される直上の三本の上部配線１２１に接続されている。
【００２０】
そして、第一の電位Ｖが印加される三本の下部配線１１１の直上に位置する容量素子１３０では、下部電極１３１の両端が、第一の電位Ｖが印加される直上の三本の上部配線１２１に個々に接続されており、上部電極１３２が、第二の電位Ｇが印加される直上の三本の上部配線１２１に接続されている。
【００２１】
本実施の形態の半導体装置１００では、複数の容量素子１３０は、左右方向では短絡しない最小限の間隙を介して配列されている。前後方向では一本の上部配線１２１に相当する間隙を介して配列されている。このため、前後左右では千鳥状に配列されている。
【００２２】
また、本実施の形態の半導体装置１００では、図２および図３に示すように、下部配線１１１と上部配線１２１との交差領域の各々にビア１０２が複数の行列配置で形成されている。
【００２３】
なお、本実施の形態では、一行とは図中の左右方向の配列であり、複数の行が前後方向に配列されているものとする。同様に、一列とは前後方向の配列であり、複数の列が左右方向に配列されているものとする。
【００２４】
より具体的には、下部配線１１１と上部配線１２１との交差領域のビア１０２は、容量素子１３０の上部電極１３２上の位置では前後左右に三行三列に形成されている。容量素子１３０の下部電極１３１の両端上の位置では二行三列に形成されている。
【００２５】
このため、容量素子１３０の下部電極１３１の両端はビア１０２の２列の一方で上部配線１２１に接続されており、この上部配線１２１が複数の行列配置のビア１０２を介して下部配線１１１に接続されている。
【００２６】
そして、容量素子１３０の上部電極１３２は、下部電極１３１と上部配線１２１とを接続しているビア１０２に短絡しない範囲で、ビア１０２で接続されている上部配線１２１の直下の位置よりも前後方向に延長されている。
【００２７】
なお、図１に示すように、容量素子１３０が位置しない下部配線１１１と上部配線１２１との交差領域Ｓにも、ビア１０２は三行三列に形成されている(図示せず)。このため、下部配線１１１と上部配線１２１とは、容量素子１３０が位置しない交差領域Ｓでも三行三列のビア１０２で接続されている。
【００２８】
また、前述のように層間膜１０１は実際には多層構造に形成されている。しかし、図３に示すように、下部配線層１１０と容量素子１３０との間隙に位置する下部層間膜１０１Ｌより、容量素子１３０と上部配線層１２０との間隙に位置する上部層間膜１０１Ｕが、充分に厚膜に形成されている。
【００２９】
より具体的には、本実施の形態の半導体装置１００では、例えば、下部層間膜１０１Ｌの膜厚は２０nm程度、容量素子１３０の層厚は４００nm程度、上部層間膜１０１Ｕの膜厚は５００nm程度、となっている。
【００３０】
上述のような構成において、本実施の形態の半導体装置１００でも、下部配線１１１や上部配線１２１が下方の半導体回路にビアなどで適宜接続されている。このため、その半導体回路は下部配線１１１と上部配線１２１とから供給される電力により動作することができる。
【００３１】
そして、本実施の形態の半導体装置１００では、下部配線１１１と上部配線１２１とが適宜接続されており、上部配線１２１に容量素子１３０が接続されている。このため、この容量素子１３０により上部配線１２１の電位が直接的に安定されるとともに、下部配線１１１の電位も間接的に安定されている。
【００３２】
本実施の形態の半導体装置１００でも、やはり電位が相違する下部配線１１１と上部配線１２１とのリーク電流を解消するため、層間膜１０１が充分な厚膜に形成されている。
【００３３】
しかし、本実施の形態の半導体装置１００では、上述のように容量素子１３０の下部電極１３１および上部電極１３２が、下部配線１１１および上部配線１２１とは別個に形成されている。
【００３４】
このため、上部電極１３２と下部電極１３１とが近接した構造として容量素子１３０が形成されている。従って、容量素子１３０が充分な容量値を発生することができ、上部配線１２１と下部配線１１１との電位を良好に安定させることができる。
【００３５】
本実施の形態の半導体装置１００では、複数の下部配線１１１と上部配線１２１との三本ずつに第一の電位Ｖと第二の電位Ｇとが交互に印加されており、容量素子１３０は同一電位の三本の下部配線１１１と三本の上部配線１２１とに対向する構造に形成されている。
【００３６】
このため、容量素子１３０は、下部配線１１１と上部配線１２１との線幅に比較して下部電極１３１と上部電極１３２とが大面積に形成されており、充分な容量値を発生することができる。このため、上部配線１２１と下部配線１１１との電位を良好に安定させることができる。
【００３７】
特に、容量素子１３０は、複数の下部配線１１１の間隙と複数の上部配線１２１の間隙にも下部電極１３１と上部電極１３２が存在している。このため、下部配線と上部配線との交差領域のみに形成されていた従来の容量素子に比較して、数倍以上の面積を確保することができる。
【００３８】
さらに、容量素子１３０の上部電極１３２は、下部電極１３１と上部配線１２１とを接続しているビア１０２に短絡しない範囲で前後方向に延長されている。このため、さらに容量素子１３０の面積が拡大されている。
【００３９】
また、本実施の形態の半導体装置１００では、図２および図３に示すように、下部配線１１１と上部配線１２１との交差領域の各々にビア１０２が複数の行列配置で形成されている。このため、その複数のビア１０２により上部配線１２１を一個の交差領域で下部配線１１１と容量素子１３０の下部電極１３１とに接続することができる。
【００４０】
さらに、図３に示すように、容量素子１３０の下部電極１３１と直下の下部配線１１１とは、上部配線１２１を形成する以前に層間膜１０１をＣＭＰ(Chemical Mechanical Polishing)により平坦化する製造方法の理由のため、近接している。しかし、これらは電位が同一なので、容量素子１３０の下部電極１３１と下部配線１１１とのリーク電流が問題となることがない。
【００４１】
なお、容量素子１３０の下部電極１３１および上部電極１３２も同一電位の上部配線１２１に対向している。このため、下部電極１３１および上部電極１３２と上部配線１２１とのリーク電流が問題となることもない。
【００４２】
また、上部配線１２１には、直下の下部配線１１１と容量素子１３０の下部電極１３１および上部電極１３２がビア１０２で接続されている。このため、この接続を同一工程で実行することができ、本実施の形態の半導体装置１００は生産性が良好である。
【００４３】
ここで、上述のような半導体装置１００を製造する回路製造方法を以下に簡単に説明する。
【００４４】
まず、従来と同様な公知の手法により金属膜を成膜してパターニングすることにより、前後方向に細長い複数の下部配線１１１が左右方向に配列された下部配線層１１０を形成する。
【００４５】
つぎに、この下部配線層１１０の表面に下部層間膜１０１Ｌを２０(nm)程度の膜厚に一様に成膜し、その上面に金属膜を成膜してパターニングすることにより、複数の容量素子１３０の下部電極１３１を形成する。
【００４６】
つぎに、複数の容量素子１３０で共有される誘電体膜１３３を一様に成膜してから、その上面に金属膜を成膜してパターニングすることにより、複数の容量素子１３０の上部電極１３２を形成する。
【００４７】
つぎに、その上面に上部層間膜１０１Ｕを一様に成膜する。しかし、この上部層間膜１０１Ｕは容量素子１３０のために上面が凹凸となる。さらに、前述のように下部配線１１１と上部配線１２１とのリーク電流を防止するため、上部層間膜１０１Ｕは５００(nm)程度の膜厚に成膜され、その上面はＣＭＰにより平坦化される。
【００４８】
これで平坦となった層間膜１０１の上面に、例えば、下部配線１１１と容量素子１３０の下部電極１３１と上部電極１３２とまで到達するビアホールと、上部配線１２１の形状の凹溝とを、デュアルダマシン法により形成する。つぎに、これらの凹溝とビアホールとに金属などを埋設させてから、その表面の余分な金属をＣＭＰにより除去することにより、上部配線１２１とビア１０２とを形成する。
【００４９】
本実施の形態の回路製造方法では、上述のように下部配線１１１と上部配線１２１とを接続するビア１０２、容量素子１３０の下部電極１３１と上部配線１２１とを接続するビア１０２、容量素子１３０の上部電極１３２と上部配線１２１とを接続するビア１０２、の全部を同時に形成することができるので、その生産性が良好である。
【００５０】
特に、上部配線１２１は、直下に位置する下部配線１１１と下部電極１３１および上部電極１３２と接続される。このため、この接続を垂直なビア１０２のみで実現することができ、その生産性が良好であるとともに構造が複雑であることに起因する接続不良なども防止することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態の半導体装置を示す模式的な平面図である。
【図２】半導体装置の要部を示す模式的な平面図である。
【図３】半導体装置の内部構造を示す模式的な縦断側面図である。
【符号の説明】
【００５２】
１００    半導体装置
１０１    層間膜
１０１Ｌ    下部層間膜
１０１Ｕ    上部層間膜
１０２    ビア
１１０    下部配線層
１１１    下部配線
１２０    上部配線層
１２１    上部配線
１３０    容量素子
１３１    下部電極
１３２    上部電極
１３３    誘電体膜
２００    半導体装置
Ｇ    第二の電位
Ｖ    第一の電位
【図１】
2007311539.tif 000003
【図２】
2007311539.tif 000004
【図３】
2007311539.tif 000005