(57)【要約】【課題】プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図る。【解決手段】メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。このブロック外ソース線ＭＳＬは最上層のメタル層でＹ軸（ビット線方向）に延びるように配線する。プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。【選択図】図７
2007242191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、複数の不揮発性のＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する複数のブロックに区分するとともに各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ブロック内ソース線に導通するとともに、前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置してなる不揮発性半導体記憶装置。
【請求項２】
前記ブロック毎に、ブロック内ソース線と電源または接地との間にソース線ドライバを設けるとともに、前記ブロック内ソース線と前記ブロック外ソース線との間に、前記ブロックを選択するブロックソース線選択素子を設けた請求項１項に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック外ソース線は、前記ブロック内ソース線のうちビット線方向に延びるソース線に沿って設けた請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置した請求項１〜３のうちいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線した請求項１〜４のうちいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込みスループットの向上を実現した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、読み出し時にランダムアクセスが可能なコードストレージ用フラッシュメモリの大容量化に伴い、書き込みスループットの向上に対する要求が高まっている。
【０００３】
従来のコードストレージ用フラッシュメモリ（ＮＯＲ型フラッシュメモリ）では１ビット当たりの書き込み速度が１０μ秒程度、１ビット当たりの書き込み電流が（５Ｖ程度で）１００μＡ程度である。これを書き込み時に８〜３２ビット程度同時に書き込みを行うことにより８〜３２ビット／１０μ秒＝１００ｋバイト〜４００ｋバイト／秒の書き込みスループットを実現している。その際に必要な書き込み電流は８００μＡ〜３．２ｍＡ程度である。この書き込み電流を供給する電源（５Ｖ程度）は外部電源（１．８Ｖ）からチップ内で昇圧して供給する必要があり、大電流を供給することが困難であるため、同時に書き込むビット数を増やす方法で書き込みスループットを向上させることは困難である。また書き込み時の消費電力が大きくなりすぎるという理由でも書き込みスループットを向上させることは困難である。
【０００４】
一方、従来のデータストレージ用フラッシュメモリ（ＮＡＮＤ型フラッシュメモリ）では１ビット当たりの書き込み速度が１ｍ秒程度、１ビット当たりの書き込み電流は１ｐＡ以下である。書き込み時には８ｋバイト程度同時に書き込みを行うことにより８Ｍバイト／秒の高い書き込みスループットを実現している。この８ｋバイトの同時書き込みのために８ｋバイトのデータラッチ（カラムラッチ）を搭載し、８ｋバイト分のデータの取り込みと同時書き込みを実現している。
【０００５】
このようにデータストレージ用フラッシュメモリ（ＮＡＮＤ型フラッシュメモリ）でも書き込みスループットは８Ｍバイト／秒であり、ハードディスクドライブ（ＨＤＤ）の書き込みスループット（〜１００Ｍバイト／秒）に比べれば１／１０以下である。コードストレージフラッシュ（ＮＯＲ型フラッシュ）においてはさらにその１／１０以下であり、書き込みスループットの向上は重要な課題である。
【０００６】
ところで、特許文献１にはコードストレージ用フラッシュメモリ（ＮＯＲ型フラッシュメモリ）に適用可能で且つ書き込み電流の少ない書込み方法が提示されている。この方式を用いれば、書き込み電流が少ない分、同時に書き込むことの出来るビット数をＮＡＮＤ型フラッシュメモリと同等にまで増やすことが可能となり、コードストレージ用フラッシュメモリにおいて書き込みスループットを劇的に向上させることが可能となる。
【０００７】
ここで特許文献１に提示されている不揮発性半導体記憶装置を１ビット／セル動作の条件の下ＮＯＲ型のアレイ構成に配置し、カラムラッチを搭載することで多数ビット同時書き込みを行うように構成すれば、その不揮発性半導体記憶装置全体の構成は図１に示すようなものとなる。
この図１に示す例では、半導体チップ１に２つのメモリセルアレイ１１，１２を備え、それぞれにカラムラッチ４１，４２を設けている。また、ブロックＢＬＫ毎にブロックソース線２１にソース線ドライバ３１を設けている。
【０００８】
ここで１ビット当たりの書き込み速度を１０μ秒、同時に書き込むビット数（カラムラッチの容量）を１ｋバイトとすると、書き込みスループットは１００Ｍバイト／秒を実現できる。但し、この場合書き込みベリファイ動作も１０μ秒中に完了させる必要がある。しかし、書き込みベリファイ（＝読み出し）を読み出しサイクルとして例えば１００ｎ秒で行うとして１ビットずつ１ｋバイトについて実行すると、それだけで８００μ秒も掛ってしまう。従って１０μ秒で１ｋバイトの書き込み動作を完了させるためには、書き込みベリファイ動作（読出し動作）についても１ｋバイト同時に行う必要がある。そのため、同時に書き込むデータをラッチする上記カラムラッチに加えて並列にベリファイを行う回路も搭載する必要がある。
【０００９】
図２は、上記並列にベリファイを行う並列ベリファイ回路を含むカラムラッチと、メモリセル、ソース線、ビット線の関係を示す図である。
ベリファイ時には、メモリセル６１を介してカラムラッチ４１からビット線５１およびブロックソース線２１に電流が流れる。すなわち、カラムラッチ４１→ビット線５１→ブロックソース線２１方向に（あるいはその逆方向に）電流が流れる。（この例ではブロックソース線２１の一端を接地している）。
【００１０】
図３は上記メモリセルアレイ１１の詳細な構成を示す回路図である。メモリセルアレイ１１はＰウェルに構成されていて、ＮＭＯＳ型の不揮発性トランジスタＴｒｍをＮＯＲ型に接続している。ここでは、Ｘ方向（ワード線方向）に２ｍ個×Ｙ方向（ビット線方向）にｎ個のメモリセルを配置している。
【００１１】
メインビットラインＭＢＬはＭＢＬ０からＭＢＬｍまでｍ本あり、セレクトゲートＳＧ０，ＳＧ１を介して２つのサブビットラインＳＢＬ０，ＳＢＬ１に接続している。メインビットラインＭＢＬ０〜ＭＢＬｍには、図２に示したカラムラッチ（並列ベリファイ回路を含む）４１をそれぞれ接続している。不揮発性トランジスタＴｒｍのソース同士はＸ軸方向に延びるソースラインＳＬにそれぞれ接続している。
【００１２】
またゲートはＸ軸方向に延びるワードラインＷＬ０〜ＷＬｎにそれぞれ接続している。各ソースラインＳＬはＹ軸方向に延びるカラムソース線ＣＳＬで接続し、さらにＸ軸方向に延びるブロックソース線ＢＳＬに接続している。このブロックソース線ＢＳＬは図１に示したソース線ドライバ３１に接続している。
【００１３】
従来の不揮発性半導体記憶装置では、ブロック単位で消去を行うように、メモリセルのソースがブロック単位でブロックソース線ＢＳＬに共通に接続されている。
【特許文献１】ＷＯ２００４／０９５５８５Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが上記並列ベリファイ回路を備えた場合、書き込み動作時に以降に述べるような問題が生じる。
図４は書き込み動作の全体の処理手順をフローチャートとして表したものである。不揮発性半導体記憶装置に情報を書き込む際、不揮発性トランジスタに所定電圧を印加してプログラム（書き込み）を行うが、複数のメモリセル（不揮発性トランジスタ）には書き込み速度のばらつきがあるので、書き込み時間を短い時間に区分し、プログラム（書き込み）とプログラムベリファイを行い、書き込みが完了していないメモリセルについて再び書き込みを行う、という動作を繰り返すことによって全体の書き込み動作が完了する。
【００１５】
従って書き込み動作を高速化するためには多数のビットを同時にベリファイする必要があるが、その際にブロックソース線ＢＳＬに多数のメモリセルを介して流れる読み出し電流の総和である大きな電流を流す必要がある。しかしながら各ソース線の遠端からソース線ドライバまでの配線抵抗が高いので、許容される電圧降下の範囲で必要な大電流を流すことができないという問題があった。
【００１６】
たとえば４ｋビットのセルを同時に読み出すものとすると、５μＡ／ビットの読出し電流であっても、トータルで１６ｍＡの大電流が流れる。これを抵抗による電圧降下を１００ｍＶ以下で流すとすると、全経路の配線抵抗を５Ω以下にする必要がある。メモリアレイ領域が例えば５ｍｍ×５ｍｍ程度の大きさである場合、シート抵抗１００ｍΩの配線でメモリアレイ外まで読み出し電流を引き出すとすると、幅１００μｍ程度の配線が必要となる。これを従来用いられているようにワード線方向に引き回すと、（４ｋビット線×１２８ワード線）構成または（８ｋビット線×６４ワード線）構成のワード線方向に長いブロック毎に、そのブロックの長手方向（ワード線方向）に配線幅１００μｍのソース線が必要となる。これではソース線の総配線面積がメモリセルの総面積より大きくなって、全く現実的ではなくなる。
【００１７】
したがって並列ベリファイ回路で同時にベリファイするビット数を抑えてソース線に流れる電流を抑える必要があり、結局、プログラムベリファイに時間が掛かってしまう。そのため全体の書き込み動作を高速化できないという問題があった。
【００１８】
そこで、この発明の目的は、プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図った不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、この発明の不揮発性半導体記憶装置は次のように構成する。
半導体基板上に、複数の不揮発性のＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する複数のブロックに区分するとともに各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ブロック内ソース線に導通するとともに、前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置する。
【００２０】
また、前記ブロック毎に、ブロック内ソース線と電源または接地との間にソース線ドライバを設けるとともに、前記ブロック内ソース線と前記ブロック外ソース線との間に、前記ブロックを選択するブロックソース線選択素子を設ける。
また、前記ブロック外ソース線は、例えば前記ブロック内ソース線のうちビット線方向に延びるソース線に沿って設ける。
また、前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置する。
また、前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線する。
【発明の効果】
【００２１】
この発明によれば、並列ベリファイ回路による複数ビット同時ベリファイ時のセル電流がブロック外ソース線を介してメモリセルから電源または接地へ流れるが、このブロック外ソース線はブロック毎に設ける必要がなく、またビット線方向に通すことができるので、ブロック毎に例えば１００μｍ幅の配線を設ける必要はなく、メモリアレイ全体でトータル１００μｍ幅相当の配線を設ければよいことになり、ソース線として必要な総配線面積を小さくできる。そのため、上記大電流を通電するに要するソース線（ブロック外ソース線）を現実に構成できる。またこのブロック外ソース線と電源または接地との間にソース線ドライバ等の他のドライバ用素子を介さずに直接接続することによりドライバ用素子での電圧降下もない。したがって、前記並列ベリファイ回路を設けるとともに、ブロック外ソース線に必要な大電流を通電することによって、ベリファイに要する時間を短縮化でき、書き込みスループットが大幅に向上する。
【００２２】
また前記ブロック外ソース線を、前記ブロック内ソース線のうちビット線方向に延びるソース線に沿って設けることにより、ビット線の配線スペースを侵害することなくブロック外ソース線を通すことができ、ブロック外ソース線を新たに設けることによりチップ内での占有面積が増大するといったこともない。
【００２３】
また、ブロック外ソース線を半導体基板上の最上層のメタル層で配線すれば、メタル層を配線するビット線（主ビット線）とともにブロック外ソース線を形成でき、ブロック外ソース線のための新たなプロセスは不要であり製造コストが増大することもない。
【００２４】
また、ブロック毎に、ブロック内ソース線と電源または接地との間にソース線ドライバを設けることにより、従来どおりブロック単位でソース線に所望の電圧を印加することが可能である。これにより、例えばブロック一括消去の消去時にソースに電圧を印加することで消去動作を行うことができる。
【発明を実施するための最良の形態】
【００２５】
この発明の実施形態に係る不揮発性半導体記憶装置について各図を基に説明する。
図５（Ａ）はその全体の構成を示す図、図５（Ｂ）は（Ａ）におけるＣ部分の構成を示す図である。図１に示した従来の不揮発性半導体記憶装置と異なり、Ｙ方向（ビット線方向）にブロック外ソース線７１を設けている。ブロックソース線２１，２２は消去時のブロック単位で設けている。ブロック外ソース線７１，７２はビット線１６〜１２８本毎に１本の割合で等間隔に配置し、一端を接地あるいは電源（Ｖｃｃ）に接続している。ブロック外ソース線ＭＳＬ７１，７２はブロックソースセレクトゲートＢＳＳＧを介してブロックソース線（ブロック内ソース線）ＢＳＬ２１，２２に接続している。
【００２６】
図１１は上記ブロックの構成について示している。このようにブロックがＸ軸（ワード線方向）に長く、Ｙ軸（ビット線方向）に短くなるのは次のような理由による。
【００２７】
まず１ブロックの容量は業界標準として５１２ｋｂｉｔ／ブロックまたは１Ｍｂｉｔ／ブロックである。
【００２８】
書き込みサイクルとして１０μｓ（プログラム５μｓ、プログラムベリファイ５μｓ）必要であるものとし、書き込み速度として１００ＭＢ／ｓを実現しようとすると、１ｋバイトを同時書き込みすればよい。これは１ブロックにビット線が１ｋバイト必要であることを意味する。その結果、図１１に示したようにＸ軸方向８ｋビット、Ｙ軸方向６４ビットの５１２ｋビットのブロック単位となる。例えば９０ｎｍルール（Ｆ＝９０）で１セル＝３Ｆ×３Ｆとすると、Ｘ軸方向の長さが２．２ｍｍ、Ｙ軸方向の幅が１７μｍ程度となる。
【００２９】
したがって、ブロックソース線２１，２２は長く（２．２ｍｍ以上）なり、前述したようにその抵抗値および電圧降下が問題となる。このブロックソース線２１，２２はブロック毎に配しているので、それらのブロックソース線２１，２２の抵抗値を下げるために線幅をそれぞれ広くすると、既に述べたように図１１に示したブロックのＹ軸方向の幅が非常に広くなってしまう。例えば前述のとおりブロックソース線幅として１００μｍ必要であるので、Ｙ方向の幅１７μｍのブロック毎に幅１００μｍの配線領域が必要となり、ブロックの面積は、１１７／１７≒７であり、約７倍にもなってしまう。この発明はこの問題を解消している。
【００３０】
図６はプログラムベリファイ時のメモリセルから流れるセル電流の経路について示す回路図である。ここで、破線Ａで囲む部分は従来の不揮発性半導体記憶装置が備える回路であり、プログラムベリファイ時にメモリセルＴｒｍのソース→ブロック内ソース線ＢＳＬ→ソース線ドライバ３１→電源ＳＳの経路でセル電流が流れる。ここで電源ＳＳは接地あるいは外部電源（Ｖｃｃ）である。
【００３１】
この実施形態では、メモリセルＴｒｍのソースから電源ＳＳにセル電流を直接流すバイパス回路としてブロック外ソース線ＭＳＬおよびブロックソースセレクトゲートＢＳＳＧを設けている。このブロック外ソース線ＭＳＬは前述のとおり、ビット線１６〜１２８本毎に１本、すなわちブロック当たり５１２〜６４本配する。所望の抵抗値を得るには、これらブロック外ソース線のトータルとして１００μｍの幅があればよいので、２．２ｍｍのブロックの幅に対して１００μｍの配線領域を追加するだけとなり、０．０１／（２．２＋０．０１）≒０．０５であり、約５％の面積増加で済む。したがって同時ベリファイ時にメモリセルＴｒｍのソースから電源ＳＳへ流すセル電流はブロック外ソース線ＭＳＬおよびブロックソースセレクトゲートＢＳＳＧを経由して流すことで必要な大電流のセル電流を電圧降下なく流すことができる。
【００３２】
図７はメモリセルアレイ１１の詳細な構成を示す回路図である。図３に示した従来の不揮発性半導体記憶装置と異なり、メモリセルの不揮発性トランジスタＴｒｍ、セレクトゲートＳＧ０，ＳＧ１、およびブロックソースセレクトゲートＢＳＳＧはＮ型ウェルに構成し、このＮ型ウェルをＰ型の深いウェルで囲んでいる。この構成により、不揮発性トランジスタが半導体基板に対して電気的に分離され、書込み・消去動作においてＮ型ウェルに電位を印加することが可能となり、動作特性が向上する。
【００３３】
また、図３に示した従来の不揮発性半導体記憶装置と異なり、主ビット線ＭＢＬが通る方向にブロック外ソース線ＭＳＬを配線し、このブロック外ソース線ＭＳＬとブロック内ソース線ＢＳＬとの間にブロックソースセレクトゲートＢＳＳＧを設けている。ブロック外ソース線ＭＳＬは主ビット線ＭＢＬの８〜６４本毎に１本の割合で配線している。またブロックソースセレクトゲートＢＳＳＧはメモリセル消去時のブロック単位で独立したウェル（Ｎウェル）ごとに設けている。サブビット線ＳＢＬ０，ＳＢＬ１は第１層メタル層に配線し、ソース線ＳＬとカラムソース線（ブロック内ソース線）ＣＳＬは第２層のメタル層に配線し、主ビット線ＭＢＬは第３層の（最上層の）メタル層に配線している。ブロック外ソース線ＭＳＬはこの第３層のメタル層に主ビット線ＭＢＬと同様に配線している。その他の構成は図３に示したものと同様である。
【００３４】
このようにブロック外ソース線ＭＳＬを例えば主ビット線８〜６４本毎に１本の割合で配置すればよいので、前述のとおりこのブロック外ソース線を設けてもメモリセルアレイがせいぜい５％増大するだけであり、上記ブロックのＸ軸方向の長さは殆ど長くなることがない。
【００３５】
図８は各モードでの電圧印加条件の例を示す図である。ここでは、スタンバイ、リード、消去ベリファイ、消去、プログラムベリファイ、プログラムの各モードについて選択ブロックと非選択ブロックの各信号線または各部への印加電圧を示している。
【００３６】
プログラム時にはメモリセルのウェルＭＷＥＬＬおよびセレクトゲートのウェルＳＧＷＥＬＬにそれぞれ４．０Ｖを印加する。この２つのウェルは常に同電位であるので共通のウェルとしてもよい。選択されたメモリセルのゲート（ワードライン）ＷＬ０は１０．０Ｖ、非選択のメモリセルのゲート（ワードライン）ＷＬ０には０．０Ｖを印加する。また、ソース線ＳＬには１．８Ｖ（ＶＣＣ）を印加し、選択するセレクトゲートＳＧ０には−１．９Ｖを印加し、非選択のセレクトゲートには１．８Ｖ（ＶＣＣ）を印加する。また、主ビット線ＭＢＬには“０”の書き込み時には０．０Ｖ、“１”の書き込み時には１．８Ｖ（ＶＣＣ）を印加する。ブロック外ソース線ＭＳＬには常に１．８Ｖ（ＶＣＣ）を印加する。
【００３７】
プログラムベリファイ時には、メモリセルのウェルＭＷＥＬＬおよびセレクトゲートのウェルＳＧＷＥＬＬにそれぞれ１．８Ｖ（ＶＣＣ）を印加する。また、ベリファイすべきメモリセルのゲート（ワードライン）ＷＬ０を−０．７Ｖとする。非選択のメモリセルのゲート（ワードライン）ＷＬ０には１．８Ｖ（ＶＣＣ）を印加する。また、ソース線ＳＬには１．８Ｖ（ＶＣＣ）を印加し、選択するセレクトゲートＳＧ０には−１．９Ｖを印加し、非選択のセレクトゲートには１．８Ｖ（ＶＣＣ）を印加する。また、主ビット線ＭＢＬを０．８Ｖとする。
【００３８】
次に、図７に示したＮＯＲ接続の不揮発性半導体記憶装置において、プログラムおよびプログラムベリファイの動作を図９・図１０を参照して説明する。
【００３９】
図１０は各動作時に各部に印加される電圧について示している。ここで、各記号の意味は次のとおりである。
【００４０】
ＭＢＬ：メインビット線
ＳＧ：セレクトゲート
ＳＢＬ：サブビット線
ＷＬ：ワード線
ＳＬ：ソース線
ＷＥＬ：ウェル（メモリセルのウェルおよびセレクトゲートのウェル）
〈プログラム動作〉
この不揮発性半導体記憶装置では、ＢＢＨＥ注入による書き込み時に、ソース電圧をセルウェル電圧（４．０Ｖ）よりも低い（Ｖｃｃ＝１．８Ｖ）にしてドレイン電圧ＧＮＤに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Ｖｔｈ（絶対値）を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を０．１μｍ以下、たとえば６０ｎｍ程度まで短くしたセル構造を実現している。
【００４１】
また、セルウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをＧＮＤ−ＶＣＣで動作させることができるようにしている。これにより、ビットラインの制御回路を高性能の標準的な正のＶＣＣ回路で構成することができ、高速化かつ構成の簡略化を可能にしている。
【００４２】
メモリセルへの書き込み（プログラム）は、メモリセルの電荷トラップ層へ電子を注入することによって行う。電子の注入は、ゲート電極とドレインとの間に正負の高電圧を印加することによるＢＢＨＥ注入で行い、電子を電荷トラップ層あるいはフローティングゲートに注入する。
【００４３】
ＭＯＮＯＳメモリセルでは、電荷トラップ層として導電性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。
【００４４】
電荷トラップ層への電荷の注入は、正電位のゲート電極と負電位のドレインの高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロン（BBHE:Band-to-Band tunneling induced Hot Electron）注入で行う。ただし、ドレイン（＝ビット線）を正電位の範囲で制御できるようにするため、セルウェルに正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
【００４５】
具体的には、既に図８に示したように、セルウェル（ＭＷＥＬＬ，ＳＧＷＥＬＬ）にバックゲート電圧として＋４Ｖを印加し、ビット線ＢＬ（但し、図７の例では、セルウェルごとにビット線を区分するためにメインビット線ＭＢＬおよびセレクトゲートＳＧを設けているので、メインビット線ＭＢＬ）を接地電位ＧＮＤ（＝０Ｖ）またはＶＣＣ（＝１．８Ｖ）とする。そして、ワード線ＷＬにゲート電圧ＶＰとして１０Ｖを印加する。このときソース線ＳＬには、ＶＣＣ（＝１．８Ｖ）を印加しておく。
【００４６】
図９はカラムラッチの構成を示す図である。図１０はプログラム動作時の図９各部の電圧波形図である。
【００４７】
まず、図９に示すカラムラッチには書き込みデータが予めセットされており、書き込むべきビット線（選択ＭＢＬ）に対してはノードＮＡ＝Ｌ、ノードＮＢ＝Ｈ状態（Ｌはローレベル、Ｈはハイレベルである。）であり、書き込まないビット線（非選択ＭＢＬ）に対してはＮＡ＝Ｈ、ＮＢ＝Ｌとする。
【００４８】
スタンバイ状態から、まずｔ１において、選択ＷＥＬを４Ｖにする。これはＷＥＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
【００４９】
また、スタンバイ状態から、ｔ１において、ブロックソースセレクトゲートＢＳＳＧの選択信号ＳＬＳＥＬを０Ｖにする。
【００５０】
ｔ２において、選択ＳＧを−２．２Ｖにする。これはＳＧドライバ回路にディストリビュータを介して接続されている負チャージポンプ回路を活性化することで実現できる。これにより選択ＳＢＬがＭＢＬとつながりＶＣＣに充電される。
【００５１】
ｔ３において、非選択ＷＬをＧＮＤにする。
ｔ４において、選択ＷＬを１０Ｖにする。これは、ＷＬドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
【００５２】
ｔ５において、／ＢＬＨ＝Ｈとし、トランジスタＰ９をＯＦＦにし、ＭＢＬをＨフローティング状態にする。
ｔ６において、ＤＤＲＶ＝Ｈ、／ＤＤＲＶ＝Ｌとする。これにより、書き込むべきビット線に対してはノードＮＢ＝Ｈであるので、ＭＢＬはＬ（ＧＮＤレベル）にセットされる。一方、書き込みしないビット線に対してはＮＢ＝Ｌであるので、ＭＢＬはＨ（ＶＣＣレベル）にセットされる。
【００５３】
ｔ７の状態で、選択メモリセルのセルウェルには４Ｖ、ドレインには０Ｖ、ゲートには１０Ｖ、ソースにはＶＣＣ（＝１．８Ｖ）をそれぞれ印加する。
【００５４】
この電圧配置にすることにより、ドレインとセルウェルの接合面に空乏層の領域が発生するとともに。ドレイン内でバンド間トンネリング（ＢＴＢＴ）によるエレクトロン（電子）／ホールペアが生成される。この電子が前記空乏領域の強電界によって加速され高エネルギを持ったホットエレクトロンとなり、その一部がゲート電極に印加された正電圧に吸引されてトンネル酸化膜を越えて電荷トラップ層あるいはフローティングゲートに注入される。
【００５５】
予め決められた時間ｔ７後半の状態（この状態をプログラムパルス印加という）を保った後、印加電圧を次の手順で戻していく。
【００５６】
ｔ８において、ＤＤＲＶ＝Ｌ、／ＤＤＲＶ＝Ｈとし、トランジスタＰ５、Ｎ５をＯＦＦ状態にする。
ｔ９において、／ＢＬＨ＝Ｌとする。
これにより、ｔ１０の状態で、選択ＭＢＬがＶＣＣに戻る。
【００５７】
ｔ１１において、選択ＷＬをＶＣＣに戻す。これは、ＷＬドライバ回路にディストリビュータを介して接続されている正チャージポンプ回路を非活性化することで実現する。
ｔ１２において、選択ＷＬをＧＮＤにすると共に、非選択ＷＬをＶＣＣにする。
以上のようにしてプログラム動作を行う。
【００５８】
〈プログラムベリファイ動作〉
プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。
【００５９】
高速書き込みを実現するためには、プログラムからベリファイへの動作切り替えおよびベリファイ動作を高速に行う必要がある。通常ベリファイ時にはセルウェルにＶｃｃを印加するが、上記プログラム動作時では、セルウェルにバックゲート電圧（４．０Ｖ）を印加しており、プログラム／ベリファイの切り替え時に寄生容量の大きいセルウェルの電圧を４ＶからＶＣＣへ変化させるためには長時間が必要である。そこで、セルウェル１２にバックゲート電圧（４．０Ｖ）を印加したままベリファイしてもよい。
ベリファイ動作では、セルウェルの電圧が４．０Ｖのままであり、ワード線ＷＬに−０．７Ｖを印加する。この状態で、ソース線ＳＬとビット線ＭＢＬをＶＣＣに充電したのち、ソースラインＳＬをＧＮＤに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットラインＭＢＬは放電されＧＮＤになる。プログラムが完了していない場合にはビットラインＭＢＬはＶＣＣのままである。このビットラインＭＢＬの電位をカラムラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットラインＭＢＬ電圧を決定する。すなわち、ラッチされた電位がＶＣＣのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
【００６０】
このように、セルウェル１２にバックゲート電圧（４．０Ｖ）を印加したままの状態でベリファイを行うようにしたことにより、プログラム／ベリファイの切り替えが高速に行うことができ、ビットの高速書き込みを実現できる。
【００６１】
このプログラムベリファイ動作について図１０を参照して説明する。
先ずｔ１３において、選択ＷＬを−５Ｖにする。これは、ＷＬドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を活性化することで実現する。
【００６２】
ベリファイ動作ではセルウェルの電圧が４Ｖのままであり、ワード線ＷＬに−０．７Ｖを印加する。
【００６３】
ｔ１４において、／ＢＬＨ＝Ｈにし、ＭＢＬをＨフローティング状態にする。
続いてｔ１５において、ＶＲＦＲを＝Ｈにする。このときＮＡがＨならばトランジスタＮ７，Ｎ８を通じてＭＢＬがＧＮＤに放電される。ＮＡ＝Ｈの状態は、カラムラッチが書き込み合格を示しており、該当するＭＢＬは書き込み完了のメモリセルを介して放電される前に、トランジスタＮ７，Ｎ８を通じて放電される。
【００６４】
ｔ１６において、選択ＳＬをＧＮＤにする。
プログラム完了の場合には選択メモリセルのチャネルが導通するためＳＢＬとＭＢＬが放電される。一方、プログラムが完了していない場合には、ＳＢＬとＭＢＬはＶＣＣのままとなる。
【００６５】
ｔ１７において、／ＳＥＮＳＥ＝Ｌとする。
ＭＢＬが放電されていれば、トランジスタＰ３がＯＮ状態になり、ノードＮＡがＨにセットされ、書き込み合格を示す。この状態では、次のプログラムパルス印加時（ｔ７）でＭＢＬはＨになり、プログラムパルスが印加されない。
【００６６】
一方、ＭＢＬが放電されずＨのままであれば、トランジスタＰ３がＯＦＦ状態になり、ノードＮＡはＬのままである。この状態では、次のプログラムパルス印加時（ｔ７）でＭＢＬはＬになり、プログラムパルスが印加される。すなわち、ラッチされた電位により次のプログラムパルス印加時に再度電子の注入を行うか、行わないかを決定する。
【００６７】
ｔ１８において、ＶＲＦＲをＬに戻し、／ＳＥＮＳＥをＨに戻す。
ｔ１９において、／ＢＬＨをＬにする。
これによりｔ２０の状態で、ＭＢＬがＶＣＣに戻る。
【００６８】
ｔ２１において、選択ＷＬをＧＮＤに戻す。これはＷＬドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を非活性化することで実現できる。
【００６９】
これでプログラムベリファイ動作が完了する。このときに、カラムラッチの状態を確認し、プログラムが完了していれば、ｔ２２に進むが、完了していなければｔ３に戻る。
ｔ３からｔ２１の動作をプログラムが完了するまで繰り返す。
【００７０】
ｔ２２において、非選択ＷＬをＶＣＣにする。
ｔ２３において、選択ＳＧをＶＣＣにする。これによりＳＢＬがＭＢＬと電気的に遮断され、ＳＢＬがフローティング状態になる。
【００７１】
ｔ２４において、選択ＷＥＬをＶＣＣにする。これはＷＥＬドライバ回路にディストリビュータ回路を介して接続される正チャージポンプ回路を非活性化することで実現できる。
これでスタンバイ状態に戻る。
以上のようにしてプログラムベリファイ動作を行う。
【００７２】
なお、上述の一連の動作は、ベリファイ時にセルウェルにＶｃｃ（１．８Ｖ）を印加して動作させる場合についても同様である。
【図面の簡単な説明】
【００７３】
【図１】従来の不揮発性半導体記憶装置の構成を示す図である。
【図２】メモリセルからソース線を介して流れるセル電流の経路について示す図である。
【図３】従来の不揮発性半導体記憶装置の内のメモリセルアレイの構成を示す図である。
【図４】書き込み動作の処理内容を示すフローチャートである。
【図５】この発明の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。
【図６】メモリセルから流れるセル電流の経路を示す図である。
【図７】同不揮発性半導体記憶装置のメモリセルアレイの構成を示す図である。
【図８】各状態における各部に印加する電圧の例を示す図である。
【図９】カラムラッチを含む回路の構成を示す図である。
【図１０】プログラム時およびプログラムベリファイ時の電圧波形図である。
【図１１】ブロック単位の構成を示す図である。
【符号の説明】
【００７４】
１−半導体チップ
１１，１２−メモリセルアレイ
２１，２２−ブロックソース線
３１，３２−ソース線ドライバ
４１，４２−カラムラッチ
５１−ビット線
６１−メモリセル
Ｔｒｍ−不揮発性トランジスタ（メモリセル）
７１−ブロック外ソース線
ＳＳ−電源
ＢＬＫ−ブロック
ＢＳＳＧ−ブロックソースセレクトゲート（ブロックソース線選択素子）
ＭＳＬ−ブロック外ソース線
ＢＳＬ−ブロックソース線（ブロック内ソース線）
ＭＢＬ−主ビット線
ＣＳＬ−カラムソース線（ブロック内ソース線）
【図１】
2007242191.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007242191.tif 000012
【図１１】
2007242191.tif 000013
【手続補正書】
【提出日】平成18年10月10日(2006.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に、複数の不揮発性のＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
ブロックソース線選択素子を前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
をそれぞれ構成した不揮発性半導体記憶装置。
【請求項２】
前記メモリセルの消去時に前記メモリセルのソースに与えられる電位は前記ソース線ドライバにより前記ブロック内ソース線を介して印加され、前記メモリセルのベリファイ時に前記メモリセルのソースに与えられる電位は、少なくとも前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して印加されるものである請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置した請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線した請求項１、２または３に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の不揮発性半導体記憶装置の制御方法であって、
消去時に前記ソース線ドライバを駆動して該ソース線ドライバから前記ブロック内ソース線を介して前記メモリセルのソースに消去用の電位を与え、ベリファイ時に前記ブロックソース線選択素子を導通させて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して、前記メモリセルのソースにベリファイ用の電位を与えるように制御する不揮発性半導体記憶装置の制御方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、書き込みスループットの向上を実現した不揮発性半導体記憶装置およびその制御方法に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記課題を解決するために、この発明の不揮発性半導体記憶装置は次のように構成する。
半導体基板上に、複数の不揮発性のＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
ブロックソース線選択素子を前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
をそれぞれ構成したものとする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、前記メモリセルの消去時に前記メモリセルのソースに与えられる電位は前記ソース線ドライバにより前記ブロック内ソース線を介して印加され、前記メモリセルのベリファイ時に前記メモリセルのソースに与えられる電位は、少なくとも前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して印加されるものとする。
また、前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置する。
また、前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線する。
また、消去時に前記ソース線ドライバを駆動して該ソース線ドライバから前記ブロック内ソース線を介して前記メモリセルのソースに消去用の電位を与え、ベリファイ時に前記ブロックソース線選択素子を導通させて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して、前記メモリセルのソースにベリファイ用の電位を与えるように制御する。
【手続補正書】
【提出日】平成19年3月12日(2007.3.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に、複数の不揮発性のＰ型ＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第１の経路と、
ブロックソース線選択素子を前記ブロック毎に前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第２の経路と、
をそれぞれ構成し、
前記メモリセルに対して並列にベリファイを行う際には、前記ベリファイの対象となっているメモリセルが属するブロックに対応するブロックソース線選択素子を導通させて前記第１の経路及び前記第２の経路を経由してソースに選択的にビット線よりも低い電位を供給するとともに、前記ベリファイの対象となっている前記メモリセルが属しないブロックに対応するブロックソース線選択素子を非導通にすることを特徴とし
た不揮発性半導体記憶装置。
【請求項２】
前記メモリセルの消去時には前記一括消去の対象となっているブロックに対応するブロックソース線選択素子を非導通にして前記第２の経路を遮断して前記メモリセルのソースに与えられる電位は前記ソース線ドライバにより前記ブロック内ソース線を介した前記第１の経路によって印加されるものであることを特徴とした請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置したことを特徴とした請求項１または２のいずれかに記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線したことを特徴とした請求項１、２または３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記ブロックソース線選択素子は前記ブロック毎に複数設けられており、前記ブロック毎に前記ブロックソース線選択素子を選択駆動する選択信号線を前記ワード線と平行に配置したことを特徴とした請求項１、２、３または４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、複数の不揮発性のＰ型ＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続し、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第１の経路と、
ブロックソース線選択素子を前記ブロック毎に前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第２の経路と、
をそれぞれ構成してなる不揮発性半導体記憶装置の制御方法において、
前記メモリセルに対して並列にベリファイを行う際には、前記ベリファイの対象となっているメモリセルが属するブロックに対応するブロックソース線選択素子を導通させて前記第１の経路及び前記第２の経路を経由してソースに選択的にビット線よりも低い電位を供給するとともに、前記ベリファイの対象となっている前記メモリセルが属しないブロックに対応するブロックソース線選択素子を非導通にすることを特徴とし
た不揮発性半導体記憶装置の制御方法。
【請求項７】
前記メモリセルの消去時には前記一括消去の対象となっているブロックに対応するブロックソース線選択素子を非導通にして前記第２の経路を遮断して前記メモリセルのソースに与えられる電位は前記ソース線ドライバにより前記ブロック内ソース線を介した前記第１の経路によって印加することを特徴とした請求項６に記載の不揮発性半導体記憶装置の制御方法。
【請求項８】
前記不揮発性半導体記憶装置の前記ブロック外ソース線は前記ビット線の１６〜１２８本毎に１本配置したことを特徴とした請求項６または７のいずれかに記載の不揮発性半導体記憶装置の制御方法。
【請求項９】
前記不揮発性半導体記憶装置の前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線したことを特徴とした請求項６、７または８のいずれかに記載の不揮発性半導体記憶装置の制御方法。
【請求項１０】
前記不揮発性半導体記憶装置の前記ブロックソース線選択素子は前記ブロック毎に複数設けられており、前記ブロック毎に前記ブロックソース線選択素子を選択駆動する選択信号線を前記ワード線と平行に配置したことを特徴とした請求項６、７、８または９のいずれかに記載の不揮発性半導体記憶装置の制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記課題を解決するために、この発明の不揮発性半導体記憶装置は次のように構成する。
半導体基板上に、複数の不揮発性のＰ型ＭＯＳトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第１の経路と、
ブロックソース線選択素子を前記ブロック毎に前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第２の経路と、
をそれぞれ構成し、
前記メモリセルに対して並列にベリファイを行う際には、前記ベリファイの対象となっているメモリセルが属するブロックに対応するブロックソース線選択素子を導通させて前記第１の経路及び前記第２の経路を経由してソースに選択的にビット線よりも低い電位を供給するとともに、前記ベリファイの対象となっている前記メモリセルが属しないブロックに対応するブロックソース線選択素子を非導通にすることを特徴とし
たものとする。