(57)【要約】【課題】内部電源電圧の安定化を実現しながら、遅延条件を満足する半導体集積回路装置を得る。【解決手段】ダミー配線をフローティングで実施後、遅延解析を実施する。遅延量に閾値を設け、解析データに基づき規定量以下の遅延となっている配線に隣接するダミー配線を抽出してグランドに接続する。さらに、それに隣接するダミー配線があれば電源に接続する。グランド配線１１０に隣接する信号配線１０７は、近傍にダミー配線を設置しない状態で指定の信号遅延量以下であり、かつ、ダミー配線が電源もしくはグランドに接続された状態で指定の信号遅延量以下となる信号配線である。【選択図】図１
2007311380.tif 000002
【特許請求の範囲】
【請求項１】
信号配線層に電源配線またはグランド配線を有する半導体集積回路装置であって、
電源配線と、
グランド配線と、
信号配線層にあって信号配線に隣接するダミー配線と、
信号配線層にあって信号配線に隣接するグランド配線または電源配線と、
を備え、
前記ダミー配線に隣接する信号配線は、前記ダミー配線を設置しない状態で指定の信号遅延量以下であり、
前記グランド配線または電源配線に隣接する信号配線は、前記グランド配線または電源配線を設置しない状態で指定の信号遅延量以下であることを特徴とする、
半導体集積回路装置。
【請求項２】
半導体集積回路の設計装置であって、
少なくともコマンド入力手段と、
データ入力手段と、
半導体集積回路装置の設計に必要な設計情報を記憶する設計情報記憶手段と、
入力されたコマンドを解析するコマンド入力解析手段と、
レイアウト情報や配線情報から信号配線の配線遅延を算出する配線遅延算出手段と、
レイアウト情報や信号配線の配線遅延量およびコマンド入力手段により入力された許容配線遅延値とを参照し、許容配線遅延値よりも小さな配線遅延量である信号配線に隣接してダミー配線をフローティングで発生するダミー配線発生手段と、
許容配線遅延値とレイアウト情報とを参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能なダミー配線を電源もしくはグランドに接続する、ダミー配線接続手段と、
を具備することを特徴とする半導体集積回路設計装置。
【請求項３】
半導体集積回路の設計方法であって、
レイアウト情報や配線情報から信号配線の配線遅延を算出する配線遅延算出ステップと、
レイアウト情報や信号配線の配線遅延量および指定された許容配線遅延値とを参照し、ダミー配線を発生するダミー配線発生ステップと、
許容配線遅延値とレイアウト情報とを参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能なダミー配線を電源もしくはグランドに接続する、ダミー配線接続ステップと、
を備えることを特徴とする半導体集積回路設計方法。
【請求項４】
ダミー配線発生手段により発生するダミー配線は、
すべて電源配線に接続されていることを特徴とする、
請求項２記載の半導体集積回路設計装置。
【請求項５】
ダミー配線発生手段により発生するダミー配線は、
すべてグランド配線に接続されていることを特徴とする、
請求項２記載の半導体集積回路設計装置。
【請求項６】
ダミー配線接続手段は、
配線遅延算出手段で算出された信号配線の配線遅延量が遅延エラーとなる配線遅延量となった信号配線に隣接するダミー配線のみ、電源もしくはグランドとの接続を解除することを特徴とする、
請求項２記載の半導体集積回路設計装置。
【請求項７】
ダミー配線接続手段は、
隣接する接続可能なダミー配線が複数本ある場合に、ダミー配線によるグランド配線と電源配線が隣接するようにダミー配線を接続することを特徴とする、
請求項２記載の半導体集積回路設計装置。
【請求項８】
ダミー配線発生手段は、
段階的に設定された複数の許容配線遅延値を参照し、
信号配線と、信号配線に隣接して設置されるダミー配線間の距離が、
配線遅延量が設定した許容配線遅延値よりも小さくなるような最小の許容配線遅延値によって決定されることを特徴とする、
請求項２記載の半導体集積回路設計装置。
【請求項９】
半導体集積回路の設計方法であって、
レイアウト情報や配線情報から信号配線の配線遅延を算出する配線遅延算出ステップと、
レイアウト情報や信号配線の配線遅延量および指定された複数の許容配線遅延値とを参照し、配線遅延量に応じて、信号配線と、信号配線に隣接して発生するダミー配線の距離を配線遅延量が設定した許容配線遅延値よりも小さくなるような最小の許容配線遅延値によって決定される、ダミー配線発生ステップと、
許容配線遅延値とレイアウト情報とを参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能なダミー配線を電源もしくはグランドに接続する、ダミー配線接続ステップと、
を備えることを特徴とする設計方法。
【請求項１０】
半導体集積回路の設計を支援するためにコンピュータに実行されるプログラムであって、
レイアウト情報や配線情報から信号配線の配線遅延を算出する配線遅延算出ステップと、
レイアウト情報や信号配線の配線遅延量および指定された許容配線遅延値とを参照し、ダミー配線を発生するダミー配線発生ステップと、
許容配線遅延値とレイアウト情報とを参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能なダミー配線を電源もしくはグランドに接続する、ダミー配線接続ステップと、
をコンピュータに実現させることを特徴とするプログラム。
【請求項１１】
半導体集積回路の設計を支援するプログラムを記憶したコンピュータ読み取り可能な記録媒体であって、
レイアウト情報や配線情報から信号配線の配線遅延を算出する配線遅延算出ステップと、
レイアウト情報や信号配線の配線遅延量および指定された許容配線遅延値とを参照し、ダミー配線を発生するダミー配線発生ステップと、
許容配線遅延値とレイアウト情報とを参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能なダミー配線を電源もしくはグランドに接続する、ダミー配線接続ステップと、
を特徴とするプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダミー配線を有した半導体集積回路装置およびその設計方法と設計装置に関するものである。
【背景技術】
【０００２】
従来のダミー配線は、同一配線層内での配線密度を均一にするために設置していた。これは、配線密度が部位によって異なる場合、エッチングの際にばらつきが生じ、配線が切断されるなどの不具合が発生するため、これを防ぐためのものであった。また、ダミー配線を誤配線の修正に用いるものがあった。
【０００３】
さらに、ダミー配線を用いて、内部電源電圧の安定化・配線の修正・遅延補正を容易に行える半導体集積回路装置の製造方法があった（特許文献１）。図２は、前記特許文献１に記載された従来のダミー配線を有する半導体集積回路装置を示すものである。
【０００４】
以下、図２により従来の半導体製造方法について説明する。
【０００５】
図２において、電源配線１０１が電源電位を供給し、グランド配線１０２がグランド電位を供給していた。また、第１の配線層に設置された信号配線１０５と、第２の配線層に設置された信号配線１０６は、コンタクトビア１０３で接続され、セル１０４間は信号配線１０９により接続されていた。ダミー配線２０１は、信号配線１０９と同じ配線幅および配線ピッチで形成され、信号配線１０９と電気的に接続されることなく、同じ配線層に設置されていた。また、ダミー配線２０１は、たとえば電源配線１０１に接続されることにより、集積回路基板とダミー配線間で容量が形成され、この容量がバイパスコンデンサの役割を果たすことにより、電源電圧変動を抑制する働きをしていた。また、これらのダミー配線は、信号配線とおなじ配線幅および配線ピッチで設置されているので、このダミー配線を切断または接続することで、再配線や遅延補正を容易に行えるようにしていた。
【特許文献１】特許第２５０７６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成では、ダミー配線を信号配線と同じピッチで配置しているため、ダミー配線に隣接する信号配線に対して、容量発生により信号遅延に大きく影響を与え、遅延エラーを発生させやすいという課題があった。さらに、遅延補正を行う際、手動により修正する必要があるため、ダミー配線により再配線は用意になるが、設計効率は著しく低下するという課題があった。
【０００７】
本発明は、前記従来の課題を解決するもので、ダミー配線間容量による遅延エラーを発生することなく、安価にＬＳＩ内部のバイパスコンデンサ容量を増加し、安定した電圧を内部回路に供給する半導体集積回路装置およびその設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記従来の課題を解決するために、本発明の半導体集積回路装置は、ダミー配線を設置しない状態で指定の信号遅延量以下となる信号配線の近傍にのみ設置されたダミー配線を有し、さらに、前記ダミー配線が電源配線もしくはグランド配線に接続されていない状態で前記ダミー配線近傍の信号配線が指定の信号遅延量以下となるダミー配線のみ電源配線もしくはグランド配線に接続されている。
【０００９】
本構成によって、信号遅延による遅延エラーを発生することなく、ダミー配線をバイパスコンデンサとして使用することが可能となる。
【発明の効果】
【００１０】
ダミー配線によって発生する容量によって生じる信号遅延による遅延エラーを発生することなく、ダミー配線をバイパスコンデンサとして使用することができる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路装置のパターン平面図である。図１において、図２と同じ構成要素については同じ符号を用い、説明を省略する。
【００１３】
図１において、電源配線１１１は、信号配線層にダミー配線として設置された配線を電源配線１０１に接続することによって電源配線としたものであり、グランド配線１１０は、信号配線層にダミー配線として設置された配線をグランド配線１０２に接続することによってグランド配線としたものである。グランド配線１１０に隣接する信号配線１０７は、近傍にダミー配線を設置しない状態で指定の信号遅延量以下であり、かつ、ダミー配線が電源もしくはグランドに接続された状態で指定の信号遅延量以下となる信号配線である。
【００１４】
また、信号配線１０６は、信号配線１０６の近傍に設置されたダミー配線１１２を設置しない状態での信号遅延が指定の信号遅延量以下であるが、近傍に設置したダミー配線１１２が電源配線１０１もしくはグランド配線１０２に接続された場合に、指定の信号遅延量以上となる信号配線である。
【００１５】
また、信号配線１０８は、近傍にダミー配線を設置しない状態で指定の信号遅延量以上となっている。
【００１６】
かかる構成によれば、信号配線層に配線された電源配線とグランド配線間には寄生容量が発生し、この寄生容量が電源配線１０１に接続されたバイパスコンデンサとして機能することにより、電源配線１０１の電源電圧変動が抑制することができる。また、遅延エラーを発生しない信号配線遅延量に対するマージンの少ない信号配線に対しては、近傍にダミー配線が設置されていない、または設置されたダミー配線が電源もしくはグランドに接続されないことにより、遅延エラーが発生することがない。
【００１７】
（実施の形態２）
図３は本発明の実施の形態２における半導体集積回路設計装置の構成を示すブロック図である。
【００１８】
図３の装置は、コマンド入力手段３０１、データ入力手段３０２、設計情報記憶手段３０３、表示手段３０４、コマンド入力解析手段３１０、配線遅延算出手段３１１、ダミー配線発生手段３１２、ダミー配線接続手段３１３を備える。
【００１９】
コマンド入力手段３０１はキーボード、マウスなどユーザ操作による各種設計コマンドの入力を受け付ける。
【００２０】
データ入力手段３０２は、ＣＡＤ装置などにより作成された配線情報やレイアウト情報などを入力する。
【００２１】
設計情報記憶手段３０３はデータ入力手段３０２から入力された配線情報やレイアウト情報、配線層情報、信号接続情報、信号情報、設計基準情報など、半導体集積回路装置の設計に必要な設計情報を記憶する。
【００２２】
表示手段３０４は、設計すべき配線基板の設計過程に応じた表示画面を表示する。
【００２３】
コマンド入力解析手段３１０はコマンド入力手段３０１に入力された設計コマンドを解析して、そのコマンド種別を判定する。設計コマンドには、許容配線遅延値指定コマンドなどがある。
【００２４】
配線遅延算出手段３１１は、入力された配線情報やレイアウト情報から、各信号配線に対する配線遅延量を算出する。
【００２５】
ダミー配線発生手段３１２は、レイアウト情報と、配線遅延算出手段３１１により算出された信号配線の配線遅延量と、許容配線遅延値指定コマンドにより入力された許容配線遅延値と、を参照し、ダミー配線を設置可能な領域を抽出し、ダミー配線を他の配線に接続することなくフローティングで発生させる。ダミー配線設置可能な領域は、信号配線層の配線領域の中で、他の信号配線がなく、隣接する信号配線の配線遅延量が、許容配線遅延値よりも小さいような領域として抽出される。
【００２６】
ダミー配線接続手段は３１３は、ダミー配線発生後に配線遅延算出手段３１１で算出された配線遅延量と、許容配線遅延値と、レイアウト情報と、を参照し、電源もしくはグランドに接続するダミー配線を抽出し、電源配線およびグランド配線と接続する。電源もしくはグランドに接続されるダミー配線は、信号配線層に設置されたダミー配線の中で、隣接する信号配線の配線遅延量が、許容配線遅延値よりも小さいものが抽出される。
【００２７】
図４は実施の形態３の処理の流れを示すものである。同図はコマンド入力手段３０１、データ入力手段３０２により設計情報記憶手段３０３に設計情報が入力された後の処理を表している。図５に例として当該半導体集積回路装置のパターン平面図の一部について示す。図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
【００２８】
配線遅延算出手段３１１は、入力された配線情報やレイアウト情報から、各信号配線に対する配線遅延量を算出する（ステップ４０１）。
【００２９】
ダミー配線発生手段３１２は、レイアウト情報と、配線遅延算出手段３１１により算出された信号配線の配線遅延量と、許容配線遅延値指定コマンドにより入力された許容配線遅延値と、を参照し、信号配線層の配線領域の中で、他の信号配線がなく、隣接する信号配線の配線遅延量が、許容配線遅延値よりも小さいようなダミー配線可能領域５０１を算出し、設計基準情報を参照しながら、ダミー配線をフローティングで設置する。このとき、配線遅延量が許容配線遅延値よりも大きい信号配線１０８に隣接する領域はダミー配線設置不可領域５０３とし、ダミー配線を設置しない（ステップ４０２）。
【００３０】
配線遅延算出手段３１１は、ダミー配線後の配線情報やレイアウト情報から、各信号配線に対する配線遅延量を算出する（ステップ４０３）。
【００３１】
ダミー配線接続手段は３１３は、ダミー配線発生後に配線遅延算出手段３１１で算出された配線遅延量と、許容配線遅延値と、レイアウト情報と、を参照し、ダミー配線の中で、隣接する信号配線の配線遅延量が許容配線遅延値よりも小さいダミー配線となっている、電源・グランド接続可能ダミー配線５０２を抽出し、電源配線およびグランド配線と接続する（ステップ４０４）。
【００３２】
かかる構成によれば、遅延エラーを発生しない信号配線遅延量に対するマージンの少ない信号配線に対しては、近傍にダミー配線が設置されず、また、近傍にダミー配線が設置された信号配線についても、遅延エラーを発生しない信号配線遅延量に対するマージンの少ない信号配線に対しては、ダミー配線が電源もしくはグランドに接続されないことにより、容量増加による遅延エラーが発生することがない設計が容易に可能となる。
【００３３】
また、遅延エラーを発生しない信号配線遅延量に対するマージンが充分にある信号配線については、その近傍にダミー配線として信号配線層に配線され、電源もしくはグランドに接続されることにより電源配線もしくはグランド配線とした配線間には寄生容量が発生し、この寄生容量が電源配線に接続されたバイパスコンデンサとして機能することにより、電源配線の電源電圧変動を抑制する設計が容易に可能となる。
【００３４】
なお、本実施の形態において、ダミー配線発生手段３１２はダミー配線をフローティングで発生し、ダミー配線接続手段３１３でダミー配線を電源もしくはグランドに接続していたが、ダミー配線発生時に電源もしくはグランドに接続した状態でダミー配線を発生し、配線遅延算出手段で算出された信号配線の配線遅延量が遅延エラーとなる配線遅延量となった信号配線に隣接するダミー配線のみ、電源もしくはグランドとの接続を解除するとしても良い。
【００３５】
また、ダミー配線発生手段３１２は、許容配線遅延値を元にダミー配線をフローティングで発生していたが、許容配線遅延値入力コマンドおよび接続許容配線遅延値入力コマンドにより入力された、許容配線遅延値と接続許容配線遅延値と、配線遅延算出手段３１１で算出された遅延量と、を参照し、ダミー配線後の配線遅延算出を行うことなく、接続許容配線遅延値よりも少ない配線に隣接する領域のダミー配線については、ダミー配線を電源もしくはグランドに接続してもよい。
【００３６】
また、ダミー配線接続手段３１３は、ダミー配線を電源もしくはグランドに接続してたが、隣接する接続可能なダミー配線が複数本ある場合に、ダミー配線によるグランド配線と電源配線が隣接するようにダミー配線を接続しても良い。
【００３７】
また、ダミー配線接続手段３１３は、ダミー配線を電源もしくはグランドに接続してたが、すべてのダミー配線を指定した電位に接続しても良い。
【００３８】
また、許容配線遅延入力コマンドにより、複数の許容配線遅延入力を行うことにより、ダミー配線可能領域を複数定義してもよい。
【００３９】
また、本実施の形態における各処理手順を制御プログラムによりコンピュータに実行させてもよい。
【００４０】
また、前記制御プログラムは、コンピュータ読み取り可能な記録媒体に記録しておいてもよい。
【００４１】
いずれも本実施例に限定されるものではない。
【産業上の利用可能性】
【００４２】
本発明にかかる半導体集積回路装置は、電源電位の変動を抑制するという効果が必要な、高速動作が必要とされるデジタルＴＶ用のＬＳＩとして有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１における半導体集積回路装置のパターン平面図
【図２】従来の半導体製造方法による半導体集積回路装置のパターン平面図
【図３】本発明の実施の形態２における半導体集積回路設計装置のブロック図
【図４】本発明の実施の形態２における半導体集積回路設計方法のフローを示す図
【図５】本発明の実施の形態２における半導体集積回路設計方法によるダミー配線領域を説明するパターン平面図
【符号の説明】
【００４４】
１０１    電源配線
１０２    グランド配線
１０３    コンタクトビア
１０４    セル
１０５，１０６，１０７，１０８，１０９    信号配線
１１０    ダミー配線によるグランド配線
１１１，２０１    ダミー配線による電源配線
１１２    ダミー配線
３０１    コマンド入力手段
３０２    データ入力手段
３０３    設計情報記憶手段
３０４    表示手段
３１０    コマンド入力解析手段
３１１    配線遅延算出手段
３１２    ダミー配線発生手段
３１３    ダミー配線接続手段
５０１    ダミー配線可能領域
５０２    電源・グランド接続可能ダミー配線
５０３    ダミー配線設置不可領域
【図１】
2007311380.tif 000003
【図２】
2007311380.tif 000004
【図３】
2007311380.tif 000005
【図４】
2007311380.tif 000006
【図５】
2007311380.tif 000007