(57)【要約】【課題】撮像素子の電子シャッター機能における画質劣化を抑制できるようにする。【解決手段】被写体像を光電変換する画素が２次元的に配列された撮像素子１０４と、撮像素子に第１の電子シャッター動作を行なわせる第１のモードと、撮像素子に第２の電子シャッター動作を行なわせる第２のモードとを備える撮像素子駆動部１１２と、被写体の輝度に応じて、第１のモードと第２のモードを切り替えるように撮像素子駆動部を制御する制御部１１４とを具備する【選択図】      図９
2007028337.tif 000002
【特許請求の範囲】
【請求項１】
被写体像を光電変換する画素が２次元的に配列された撮像素子と、
前記撮像素子に第１の電子シャッター動作を行なわせる第１のモードと、前記撮像素子に第２の電子シャッター動作を行なわせる第２のモードとを備える撮像素子駆動手段と、
被写体の輝度に応じて、前記第１のモードと第２のモードを切り替えるように前記撮像素子駆動手段を制御する制御手段と、
を具備することを特徴とする撮像装置。
【請求項２】
前記第１の電子シャッター動作とは、前記撮像素子の各画素の電荷蓄積を前記撮像素子の画面全体について同時に行ない、前記各画素の信号の読み出しを画素の行ごとに順番に行なう動作であり、前記第２の電子シャッター動作とは、前記撮像素子の各画素の電荷蓄積と前記各画素の信号の読み出しとを画素の行ごとに順番に行なう動作であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像素子は、各画素がフォトダイオードと、フローティングディフュージョンアンプと、前記フォトダイオードのリセットを前記フローティングディフュージョンアンプのゲート部のリセットとは独立に行なうリセット手段とを備えるＣＭＯＳ型撮像素子であることを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記フローティングディフュージョンアンプのゲート部のリセットを、前記フォトダイオードの信号を読み出した直後に行なうことを特徴とする請求項３に記載の撮像装置。
【請求項５】
被写体像を光電変換する画素が２次元的に配列された撮像素子と、該撮像素子に第１の電子シャッター動作を行なわせる第１のモードと、前記撮像素子に第２の電子シャッター動作を行なわせる第２のモードとを備える撮像素子駆動手段とを備える撮像装置を制御する方法であって、
被写体の輝度に応じて、前記第１のモードと第２のモードを切り替えるように前記撮像素子駆動手段を制御する制御工程を具備することを特徴とする撮像装置の制御方法。
【請求項６】
前記第１の電子シャッター動作とは、前記撮像素子の各画素の電荷蓄積を前記撮像素子の画面全体について同時に行ない、前記各画素の信号の読み出しを画素の行ごとに順番に行なう動作であり、前記第２の電子シャッター動作とは、前記撮像素子の各画素の電荷蓄積と前記各画素の信号の読み出しとを画素の行ごとに順番に行なう動作であることを特徴とする請求項５に記載の撮像装置の制御方法。
【請求項７】
前記撮像素子は、各画素がフォトダイオードと、フローティングディフュージョンアンプと、前記フォトダイオードのリセットを前記フローティングディフュージョンアンプのゲート部のリセットとは独立に行なうリセット手段とを備えるＣＭＯＳ型撮像素子であることを特徴とする請求項５に記載の撮像装置の制御方法。
【請求項８】
前記フローティングディフュージョンアンプのゲート部のリセットを、前記フォトダイオードの信号を読み出した直後に行なうことを特徴とする請求項７に記載の撮像装置の制御方法。
【請求項９】
請求項５乃至８のいずれか１項に記載の制御方法をコンピュータに実行させることを特徴とするプログラム。
【請求項１０】
請求項９に記載のプログラムをコンピュータ読み取り可能に記憶したことを特徴とする記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルビデオカメラ等に用いられる固体撮像素子の電子シャッター動作を制御する技術に関するものである。
【背景技術】
【０００２】
固体撮像装置としては、一般にＣＣＤセンサーとＣＭＯＳセンサーがよく知られている。ＣＣＤセンサーは、フォトダイオード（以下ＰＤと表す）で光電変換した電荷を順次バケツリレーのようにして転送し、最終段のフローティングディフュージョンアンプ（以下ＦＤアンプと表す）で電荷量を電圧量に変換する。
【０００３】
最終段の唯一のＦＤアンプまでリレーするので、バケツリレーが途中で途絶えたり、バケツの一つでも次のバケツに中身の全ての信号を渡しきれないような不具合があったり、さらにバケツの一つでも水（電荷）漏れや水の湧き出しがあったりすると、画像信号全体の品質が悪くなってしまう。一般に前者を転送効率、後者を暗電流やリークと呼び、ＣＣＤセンサーの重要な性能指標となっている。
【０００４】
そのため、ＣＣＤセンサーではこのバケツ部の製造品質管理が、性能を決めるきわめて重要な要素になっている。
【０００５】
一方、ＣＭＯＳセンサーの各画素には、主にＰＤとＦＤアンプがペアで存在し、画素部のＦＤアンプで電圧量にまで変換してしまう。各画素で電圧に変換されるので、各画素のばらつきはその画素だけの問題で他の画素の信号に悪影響はない。そのため、ばらつきをシステム的に補正すれば、製造上の難易度はＣＣＤよりも困難であるということはない。
【０００６】
ＣＭＯＳセンサーに関する先行技術文献としては特開２０００−２０１３００号公報（特許文献１）や特開２００２−２０９１４４号公報（特許文献２）等が知られている。
【０００７】
上記のような撮像素子を動画撮影用として使う場合、無くてはならないものに電子シャッター機能がある。これは撮影被写体の明るさに応じてＰＤでの蓄積時間（露光時間）を変更することで、撮影された信号が適正な信号量になるように制御するものである。
【０００８】
ＣＣＤセンサーでは、電子シャッター機能を実現するために、一眼レフカメラの先幕に相当するものとしてＶサブというシリコン基板の深さ方向に電荷を捨てる技術と、後幕に相当するものとして読み出しのための垂直ＣＣＤ（以下ＶＣＣＤと表す）にＰＤから全画素一括して同時刻に電荷をシフトする技術が生み出された。ＶＣＣＤは読み出し時には絶えずバケツリレーしているので、各画素部に隣接するＶＣＣＤセルごとのばらつきは全ての信号に一様に上乗せされ、最終信号では画素ばらつきとしては見えない。例えば、暗電流のばらつきがＶＣＣＤにあったとしても、読み出し時には全ての画素信号電荷は同じ列ならば必ず全てのＶＣＣＤの暗電流の平均値に上乗せされてしまう。正確に言えば、縦方向にはばらつきは平均化されるが各ＶＣＣＤの横方向にはばらつきはあり得る。しかし、もともとの画素部のＶＣＣＤばらつきは縦方向に平均化されそのばらつき量は激減しているので、画面全体としてＶＣＣＤの暗電流ばらつきは軽微になる。
【０００９】
一方、ＰＤとＶＣＣＤは隣接しているため、一種の光漏れがある。これに起因するものとしてＣＣＤではスミアという現象がある。これは例えば、風景を撮影しているときに画面内に太陽の光などが入るとそこでの電荷があふれ、ＶＣＣＤに漏れ込み、その列だけ白く浮き上がり縦線になると言うものである。これは極端な例であるが、最近では遮光の優れたＣＣＤも開発されており、対スミア光量は−１００ｄＢといったデバイスも登場している。
【００１０】
上記のような極端な例ではスミアは縦線になるが、通常では前述の暗電流ばらつきと同様に縦方向に平均化されるので、ＣＣＤセンサーではほとんど問題になることはない。
【００１１】
また、ＶＣＣＤに光感度が存在したとしても転送により平均化されるために、一律に引き算することが可能であり、ＣＭＯＳのような電子シャッターの限界を決めるようなことはない。
【００１２】
一方、ＣＭＯＳセンサーにおいては、電子シャッターを実現するためにローリングという手法があるが、これは画面全体で同じ時刻で画面全体を切り出すのではなく、行や列などの単位でしか同時刻性を持たないため、被写体が流れて写ってしまうという問題がある。そこで、最近、ＣＣＤセンサーと同じように一括電子シャッターあるいはグローバル電子シャッターと言った機能がＣＭＯＳセンサーにも求められてきている。
【００１３】
ところが、ＣＭＯＳセンサーでグローバル電子シャッターを実現しようとすると、画素部に隣接するＦＤ部に撮像電荷を蓄えておき、順次読み出す機能が不可欠となる。すなわち、ＦＤ部では信号が読み出されるまで電荷を待機させる必要がある。しかも、その待機時間は画面内の場所によって異なり、すなわち画素によって待機時間が異なってくる。この待機時間の違いにより画素ごとに撮像信号の品質にばらつきが生じてしまう。また、ＣＣＤとちがって縦に平均化されることもないので、画面内の光漏れのばらつきも撮像信号に影響を与える。
【特許文献１】特開２０００−２０１３００号公報
【特許文献２】特開２００２−２０９１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
一括電子シャッターでは、露光時に各画素ごとに電荷をためておいてから順次読み出すために、後から読み出す画素の信号は迷光や暗電流成分が増加している。その結果、画面の下のほうで輝度のオフセットがついたり、像がぼけたりする。
【００１５】
一方スリットローリング電子シャッターでは、電荷転送から読み出しまでの時間が画面内で一律であるために一括電子シャッターのような問題は発生しない。しかしながら、画面の上下で蓄積している時刻が異なるために、動きのある被写体では上のほうは過去の画像で下のほうが現在に近い画像となる。
【００１６】
また、ＦＤ部にも感度があり、グローバル電子シャッターでは、電子シャッターの時間を短くできる限界があった。すなわち、例えばＦＤ部に４％の感度があったとすると、1フレームの２５分の１の時間が電子シャッターの限界となってしまう。
【００１７】
また、デジタル一眼レフカメラにおいては、オートフォーカスを動作させながら画像を取り込む場合も想定でき、この場合オートフォーカスの原理上絞りこむことができないため、より短い時間の電子シャッターが要求される。
【００１８】
したがって、本発明は上述した課題に鑑みてなされたものであり、その目的は、撮像素子の電子シャッター機能における画質劣化を抑制できるようにすることである。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するために、本発明に係わる撮像装置は、被写体像を光電変換する画素が２次元的に配列された撮像素子と、前記撮像素子に第１の電子シャッター動作を行なわせる第１のモードと、前記撮像素子に第２の電子シャッター動作を行なわせる第２のモードとを備える撮像素子駆動手段と、被写体の輝度に応じて、前記第１のモードと第２のモードを切り替えるように前記撮像素子駆動手段を制御する制御手段と、を具備することを特徴とする。
【００２０】
また、本発明に係わる撮像装置の制御方法は、被写体像を光電変換する画素が２次元的に配列された撮像素子と、該撮像素子に第１の電子シャッター動作を行なわせる第１のモードと、前記撮像素子に第２の電子シャッター動作を行なわせる第２のモードとを備える撮像素子駆動手段とを備える撮像装置を制御する方法であって、被写体の輝度に応じて、前記第１のモードと第２のモードを切り替えるように前記撮像素子駆動手段を制御する制御工程を具備することを特徴とする。
【００２１】
また、本発明に係わるプログラムは、上記の制御方法をコンピュータに実行させることを特徴とする。
【００２２】
また、本発明に係わる記憶媒体は、上記のプログラムをコンピュータ読み取り可能に記憶したことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、撮像素子の電子シャッター機能における画質劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
まず、ＣＭＯＳセンサーの構造を図２を参照して説明する。図２はＰＤ（フォトダイオード）部近傍の縦断面である。
【００２６】
図２において、２０はフォトダイオード（ＰＤ）、２０ａはフォトダイオードの保護膜である。実際の光電変換部は保護幕２０ａの下に形成されている。ＰＤはＰＮ接合であるので、Ｐ＋層２１とＮ層２２とＰウエル層２３との２カ所の接合部分を中心に光電変換と電荷蓄積が行われる。このＰ＋層２１、Ｎ層２２、Ｐウエル層２３を備えるＰＤ２０は電荷を蓄積する領域が埋め込まれており、表層のノイズ電荷が入り込まない構造である。これは、埋め込みフォトダイオードと呼ばれ、暗電流の少ない優れた構造である。２４はＮ基板で電源におとされている。前述したＰウエル層２３はＧＮＤ（グラウンド）におとされている。２６は転送ゲートで電圧を印加するとＮ＋のＦＤ（フローティングディフュージョン）部２５にＰＤ２０から電荷が転送される。２７はアルミ配線でこの図面では３層になっている。ＣＭＯＳセンサーはＣＣＤに比べ画素部に回路素子が多いため、配線量も増えている。
【００２７】
この配線量の増加のため、多層配線が不可欠であり、その多層配線の歩留まりを高めるために、各配線層の間にはＣＭＰと言われる絶縁層を機械化学的に平坦にする高度な技術が使われている。ＦＤ部２５はＦＤアンプといわれるＭＯＳトランジスタのゲート部にあたるが、このＦＤアンプは図２では不図示であり、実際上はこの図の外にあるＦＤアンプまでＦＤ部２５が直上のアルミ配線を通して接続されている。２８はカラーフィルタ（ＣＦ）、２９はマイクロレンズで、被写体からの光はマイクロレンズ２９、カラーフィルタ２８を通過してＰＤ２０に本来到達する。しかし、一部は光線３０のようにアルミ配線２７との隙間を通ってＦＤ部２５に漏れ込む。
【００２８】
ＣＣＤでは、この隙間にＣＭＰ技術を使わないので、比較的うまく遮光の立体構造を使って遮蔽している。また、ＰＤ２０の直下でも、光電変換された電荷３１の一部はＦＤ部２５に漏れ込んでしまい、これも光漏れと同等といえる。これはＦＤ部２５がＰＤ２０と同じＰウエル２３に属していることが原因であり、その両者のウエルを分離することも重要になってきている。すでにＣＣＤでは、ＦＤ部２５に相当するところにＶＣＣＤがあるが、ＶＣＣＤ部とＰＤ部はうまく分離（アイソレート）した構造になっている。これは、今後のＣＭＯＳの分離技術の課題ともなっている。
【００２９】
ところが、ＣＭＯＳの分離がＣＣＤ並みになる時代がきても、ＣＣＤではＶＣＣＤでバケツリレーしていくために多少の光漏れは画素ばらつきにはなりにくいが、ＣＭＯＳでは画素隣接部に信号電荷を待機させておくため、光漏れはそのまま信号のばらつきにつながる。より正確に言うと画素構造のばらつきはセル設計でほぼ決まるので、光束が安定していれば、ほとんどのケースでは、待機時間が画素によって異なることが問題となる。
【００３０】
その仕組みを説明する前にその前提になっているＣＭＯＳセンサーの動作を図１を使って簡単に説明する。
【００３１】
図１において、１はフォトダイオード（以下ＰＤと表す）で光を電荷に変換する。なお、ＰＤ１は図２におけるＰＤ２０に対応する。露光量に応じて光電変換された電荷をＰＤ１に蓄積する。２は転送ゲート（以下ＴＸと表す）で、蓄積終了とともに信号読み出しのために次段のＦＤ部３ａに電荷を転送する。なお、ＦＤ部３ａは図２におけるＦＤ部２５に対応する。３はフローティングディフュージョンアンプ（以下ＦＤと表す）で、ＰＤ１で光電変換された電荷量を電圧量に変換する。４は選択ゲート（以下ＳＥＬと表す）でＦＤ３からの信号を読み出す際の選択スイッチである。５はリセットゲート（以下ＲＳと表す）でＦＤ３やＰＤ１をリセットするために使用される。７は画素部で一つ一つの画素部には１〜５までの素子が集合体として構成され、６００万画素のＣＭＯＳセンサーには６００万セットもの画素部７のブロックが存在する。
【００３２】
ＣＭＯＳセンサーではＦＤアンプ３のばらつきが比較的大きく、これを十分にキャンセルすることにより、ＣＭＯＳセンサーが実用可能となっている。
【００３３】
この動作を次に示す。
【００３４】
まず、蓄積開始前に一度ＰＤ１とＦＤ３をリセットする。これはＴＸ２とＲＳ５をオンにすればよい。次にＴＸ２とＲＳ５をオフにするとＰＤ１への電荷蓄積が始まる。このときのＦＤ部３ａの電荷はゼロになっているので、まずはこの状況に対応した信号をＳＥＬ４をオンにして垂直出力線１０に読み出す。この電圧がリセットノイズレベルである。そして、図３のＳ−ｎ回路ブロック４２に列数だけ存在する回路モジュール８のキャパシタ１７にスイッチ１６を介してリセットノイズレベルを記憶させる。
【００３５】
ＰＤ１の電荷蓄積開始から所定の時間が経過したら、ＴＸ２をオンにし、埋め込みフォトダイオードであるＰＤ１に蓄えられている電荷を、全て転送ゲートＴＸ２を通してＦＤ部３ａに完全転送する。そして、読み出しまでの待機時間経過後にＳＥＬ４をオンにして蓄積電荷に対応した出力が垂直出力線（Ｖ出力線）１０に読み出される。そして、キャパシタ１２にスイッチ１１を介して信号レベルが記憶される。
【００３６】
これでキャパシタＣＴＳ１２とキャパシタＣＴＮ１７には各々信号レベルとリセットレベルが記憶されているので、読み出しスイッチ１３，１８をオンして、差動アンプ１５に入力することで純粋な蓄積信号が導き出される。これにより、リセットノイズのキャンセルが行なわれ、ＣＭＯＳを実用化するうえでのキー技術となっている。
【００３７】
通常はリセットノイズを先に読み、後から信号を読み出しているが、これは逆にすることも可能である。このように順番を逆にすると、ランダムなリセットノイズを完全にとりきることはできないものの、ＦＤアンプ３のゲートとソース間の電圧（Ｖｇｓ）ばらつきのほとんどはキャンセルされる。そのため、電子シャッターモードでは先に信号を読みその直後に再度ＦＤをリセットしてリセットレベルを読むことになる。なお、図１において、１４と１９は、差動アンプ１５の入力線が長くレイアウトされることに起因する配線浮遊容量を示す。
【００３８】
図３は、図１に示すＣＭＯＳセンサーのより広範囲な部分を示す図である。
【００３９】
図３において、４０は開口画素部を表しているが、ここには画素部７のモジュールが６００万個存在すると仮定する。また、画素数の縦横比率が１３５フィルムと同じ比率だとすると横３０００画素、縦２０００画素となり、Ｓ−ｎ回路８は３０００モジュール存在することになる。
【００４０】
また、水平出力部９は１個のみ存在することになる。図３で説明すると、出力部は、Ｓ−ｎ回路＋水平選択線４２と出力アンプ４３とを備える３０００個のモジュール８と１個のモジュール９で構成されているものと考えることができる。
【００４１】
なお、４１は垂直シフトレジスタで、各行の選択信号であるＳＥＬを順次オンしていくことで縦方向に読み出し走査することができる。
【００４２】
また、ＴＸはＭＯＳトランジスタのように見えるが、これはＣＣＤのフォトダイオードと垂直ＣＣＤの間にあるシフトゲートと同じタイプの転送ゲートである。ここでは暗電流の発生しない埋め込みフォトダイオードと、ノイズの少ない完全電荷転送ゲートを例に説明しているが、もちろん通常のフォトダイオードと通常のＭＯＳトランジスタでも機能としては同様のことが可能である。
【００４３】
図４は第２の電子シャッターモードであるスリットローリングシャッターの動作を説明する図である。
【００４４】
横軸は時間であり、連続して動画像を取り込んでいる様子を示している。
【００４５】
上部と下部はそれぞれＰＤの画面の上から下およびＦＤの画面の上から下に向かって順次制御がされていく様子を示している。また制御はラインごとに行われ垂直シフトレジスタとＳＥＬで選択される。
【００４６】
まず「ローリングリセット」が行なわれる。これは、ＰＤ１がＳＥＬ４で選択されながら、ＴＸ２とＲＳ５で行ごとに順次リセットされる動作である。これは読み出し動作に先駆けて所定間隔をもっておこなわれ、任意の「ＰＤ蓄積」時間が得られる。ＦＤ３はＲＳ５により行ごとに読み出し直前までリセットが行われるので、ＦＤ部３ａに発生する暗電流および光線漏れによる不要電荷が削除される。「ＰＤ蓄積」の終了は「ローリング転送」により、下向きの破線矢印で示すようにＰＤ１からＦＤ３に電荷が転送されることで実現される。次に「読み出し」に入ることになるが、転送直前にＦＤ３のリセットを解除してリセットレベルｎをＣＴＮ１７に保持しておく。その後に「ローリング転送」でＰＤ１で蓄積された電荷がＴＸ２によりＦＤ３に転送され、その信号ＳがＣＴＳ１２に保持される。
【００４７】
これら、「ローリングリセット」「ＰＤ蓄積」「ローリング転送」「読み出し」はライン（画素行）ごとに画面の上側から順番に行われ、画面の上下で異なる時刻の画像となる。
【００４８】
図５は第１の電子シャッターモードである、一括電子シャッターの動作を説明する図である。
【００４９】
まずＦＤ３にある前のフレームの画像を全て「読み出し」た直後に「ＰＤ一括リセット」が行われる。
【００５０】
これは図１の構成の場合ＰＤ１のリセットはＦＤ３と同時になるため、読み出しと蓄積を同一時刻ではできないためである。
【００５１】
また、ローリング動作では図中斜めの線で示されたが、一括の場合は「ＰＤ一括リセット」「ＰＤ蓄積」「一括転送」が垂直な線で示され、全てのライン（画素行）に対して同一時刻に行なわれることがわかる。一方、信号の読み出しは、斜めの線で示されるように、ライン（画素行）ごとに画面の上側から順番に行なわれる。
【００５２】
まず、「ＰＤ一括リセット」から任意の「ＰＤ蓄積」時間後、ＰＤ１からＦＤ３に「一括転送」が行われる。ＦＤ３のリセットは「ＰＤ一括リセット」後の「一括転送」直前まで可能である。
【００５３】
ＦＤ３の信号Ｓは垂直シフトレジスタで順次ＣＴＳ１２に読み出される。
【００５４】
ＣＴＮ１７のリセットレベルは、信号ＳのＣＴＳ１２への転送後、ＦＤリセットを行うことで得ることができる。リセットノイズは残ることになるが、そのほかのバラツキはキャンセルすることが可能となる。
【００５５】
図６のフローチャートを使って本実施形態の動作について説明する。
【００５６】
ステップＳ１でＣＭＯＳセンサーより画像の連続取り込みが開始され、ステップＳ２に進む。
【００５７】
ステップＳ２では、図５に示すように第１の電子シャッターモードであるところの一括電子シャッターを選択し、かつ電子シャターの時間をフレームレートで決まる最大蓄積時間に設定するとともに差動アンプ１５を最小ゲインに設定してステップＳ３に進む。
【００５８】
このとき、不図示の輝度を測定するセンサーが在る場合には、あらかじめ輝度に合わせた蓄積時間およびゲインに設定してもよい。
【００５９】
ステップＳ３ではＣＭＯＳセンサーから取り込んだ画像信号のレベルを見て、明るさが適正かオーバーかアンダーかを判定し、適性であればステップＳ３を繰り返す。露出アンダーであればステップＳ４に進む。露出オーバーであればステップＳ９に進む。
【００６０】
ステップＳ４では、すでに蓄積時間が最大となっているために差動アンプ１５のゲインをアップしてステップＳ５に進む。
【００６１】
ステップＳ５では、ゲイン変更後の露出を判定しており、適性ならステップＳ５を繰り返し、アンダーであればステップＳ６に進み差動アンプ１５のゲインをアップしてステップＳ５に戻る。オーバーであればステップＳ７に進む。
【００６２】
ステップＳ７では差動アンプ１５のゲインを下げてステップＳ８に進む。
【００６３】
ステップＳ８では差動アンプ１５の設定ゲインが、最小かどうか判定しており、最小であればステップＳ３に戻る。最小でなければステップＳ５に戻る。
【００６４】
ステップＳ９では、露出がオーバーでかつ差動アンプ１５のゲインも最小となっているために電子シャッターの蓄積時間の設定を短くしてステップＳ１０に進む。蓄積時間は図５の「ＰＤ蓄積」である。
【００６５】
ステップＳ１０では、設定された蓄積時間が所定時間より短いかどうか判定しており、短ければステップＳ１１に進み、短くなければステップＳ３に戻る。
【００６６】
ここでの所定時間とは、次のように決定される。すなわち、ＣＭＯＳセンサーのＦＤ３における感度が一定量常にオフセットとして存在するために、ＰＤ蓄積時間を０にしても露光があることになる。それゆえ一括電子シャッターの場合の蓄積時間は、画像信号が、ＦＤ３の感度により発生する電荷よりも十分大きくなるように設定される必要があるため、ある時間以上短くすることができない。そこでＦＤ３の感度の影響をあまり受けない蓄積時間に設定される。
【００６７】
ステップＳ１１では、上記理由により、より短い蓄積時間設定が可能となる図４に示す第２の電子シャッターであるところのスリットローリングシャッターに制御を切り替え、ステップＳ１２に進む。
【００６８】
ステップＳ１２では、ステップＳ３、ステップＳ５と同様に画像の明るさを判定して、適性ならステップＳ１２を繰り返し、アンダーであればステップＳ１３に、オーバーであればステップＳ１５に進む。
【００６９】
ステップＳ１３では、露出アンダーなので蓄積時間を長く設定してステップＳ１４に進む。
【００７０】
ステップＳ１４では、ステップＳ１３で設定された蓄積時間がステップＳ１０の判定で用いられた所定時間より長いか判定し、長ければステップＳ２に戻り、そうでなければステップＳ１２に戻る。
【００７１】
ステップＳ１５では、露出オーバーなので蓄積時間を短くしてステップＳ１２に進む。
【００７２】
次に、図９は、第１の実施形態にかかわる撮像装置の主要部のブロック構成を示す図である。
【００７３】
撮像装置１００は、被写体からの光を結像させるための撮像レンズ１０２と、撮像レンズ１０２により結像された被写体象を光電変換する撮像素子１０４と、撮像素子１０４から出力されるアナログ画像信号をデジタル信号に変換するＡ／Ｄ変換器１０６と、Ａ／Ｄ変換器１０６から出力されるデジタル画像信号を処理する画像処理部と、画像信号を記録媒体に記録する記録部１１０と、撮像素子１０４を駆動するための駆動部１１２と、Ａ／Ｄ変換器１０６、画像処理部１０８、記録部１１０、駆動部１１４、及びその他の撮像装置各部を制御するシステム制御部１１４とを備えている。
【００７４】
なお、上記の撮像素子１０４は、本実施形態では、図３に示される開口画素部４０、垂直シフトレジスタ４１、Ｓ−ｎ回路４２、出力アンプ４３等を備えるＣＭＯＳセンサーである。
【００７５】
また、図６に示される本実施形態の電子シャッターの制御動作は、システム制御部１１４が駆動部１１４を介して撮像素子１０４を制御することにより行なわれる。
【００７６】
以上説明したように、上記の第１の実施形態によれば、第１の電子シャッターモードと第２の電子シャッターモードを備えた撮像装置において、輝度に応じて電子シャッターのモードを切り替える。これにより、基本は一括電子シャッターで画面の上下の時刻のずれが発生しないようにし、一括電子シャッターでは蓄積量を制御できない高輝度時には、スリットローリングシャッターに切り替えることで高輝度でも適正な露出が得られるようになる。言い換えれば、電子シャッターが高速になり、ＦＤ部の感度で限界になる前にスリットローリングシャッターに切り替えることで高輝度でも適正な露出が得られるようになる。
【００７７】
（第２の実施形態）
図７は第２の実施形態を示す図である。
【００７８】
この第２の実施形態では、図１に示す画素部７にＰＤ１専用のリセット用スイッチＰＤＲＥＳを追加している。この構成では、図８に示すような一括電子シャッターの動作が可能になる。
【００７９】
図１ではＰＤ１のリセットがＦＤ３と共通だったためにＰＤ蓄積と読み出しを排他的に行う必要があったが、本実施形態では、ＦＤ３に電荷転送後の任意の時間にＰＤ１のリセットが可能となり、読み出し中にＰＤ蓄積を同時に行うことが可能となる。
【００８０】
また、本実施形態では、ＦＤ部３ａのリセットは読み出し時のみとすることができるため、画面の上下で同一の蓄積時間に制御することが可能となる。図１では、ＦＤ３の感度や暗電流が画面の上と下で異なり画像として見える可能性があるが、本実施形態ではこれが解消される。
【００８１】
また、ＰＤ１の電荷を確実に捨てることができるため、ＦＤ転送後のＰＤにおける飽和によるＦＤ３への電荷の漏れの可能性も無くなる。
【００８２】
（他の実施形態）
また、各実施形態の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム（ＯＳ）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００８３】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００８４】
本発明を上記記憶媒体に適用する場合、その記憶媒体には、先に説明した手順に対応するプログラムコードが格納されることになる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係わるＣＭＯＳセンサーの回路図である。
【図２】ＣＭＯＳセンサーのフォトダイオード付近の縦断面図である。
【図３】図１に示すＣＭＯＳセンサーのより広範囲の部分を示す図である。
【図４】本発明の第１の実施形態における第２の電子シャッタモードを説明する図である。
【図５】本発明の第１の実施形態における第１の電子シャッタモードを説明する図である。
【図６】本発明の第１の実施形態における撮像装置の動作を示すフローチャートである。
【図７】本発明の第２の実施形態に係わるＣＭＯＳセンサーの回路図である。
【図８】本発明の第２の実施形態における第１の電子シャッタモードを説明する図である。
【図９】本発明の第１の実施形態に係わる撮像装置の主要部のブロック図である。
【符号の説明】
【００８６】
１  ＰＤ
２  ＴＸ
３  ＦＤ
４  ＳＥＬ
５  ＲＳ
１２  ＣＴＳ
１７  ＣＴＮ
１５  出力アンプ
７  画素
８  Ｓ−ｎ部
３０  光漏れ光束
２０  フォトダイオード
２５  ＦＤ
２６  転送ゲート
３１  下からの光漏れ電荷
４１  行選択用垂直シフトレジスタ
４２  Ｓ−ｎ回路および水平選択線
８１  ＰＤリセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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