(57)【要約】【課題】簡単な構成でサージ電圧保護機能を持たせた出力回路を有する半導体集積回路装置を提供する【解決手段】半導体集積回路装置の外部端子に出力ＭＯＳＦＥＴのドレインを接続する。上記出力ＭＯＳＦＥＴのドレインとゲートとの間に、正常動作時での上記外部端子の許容電圧範囲ではオフ状態となり、上記電圧範囲以上の所定電圧を超えるような電圧印加時にオン状態になって上記出力ＭＯＳＦＥＴをオン状態にさせる一方向性素子を設ける。【選択図】図１
2007214158.tif 000002
【特許請求の範囲】
【請求項１】
外部端子にドレインが接続された出力ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのドレインとゲートとの間に設けられ、動作状態時での上記外部端子の許容電圧範囲ではオフ状態となり、上記電圧範囲以上の所定電圧を超える電圧印加時にオン状態になって上記出力ＭＯＳＦＥＴをオン状態にさせる一方向性素子を有する半導体集積回路装置。
【請求項２】
請求項１において、
上記出力ＭＯＳＦＥＴと外部端子は、ＰチャネルＭＯＳＦＥＴと第１外部端子及びＮチャネルＭＯＳＦＥＴと第２外部端子とからなり、
上記ＰチャネルＭＯＳＦＥＴのソースとそれに対応する第１電圧との間には第１ダイオードが設けられ、
上記ＮチャネルＭＯＳＦＥＴのドレインと上記第２外部端子との間には第２ダイオードが設けられ、
２値信号に対応した第１信号出力時には、上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとがオン状態となり、
２値信号に対応した第２信号出力時には、上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが共にオフ状態にされる半導体集積回路装置。
【請求項３】
請求項１において、
上記出力ＭＯＳＦＥＴと外部端子は、第１ＰチャネルＭＯＳＦＥＴ及び第１ＮチャネルＭＯＳＦＥＴと第１外部端子からなる第１回路と、第２ＰチャネルＭＯＳＦＥＴ及び第２ＮチャネルＭＯＳＦＥＴと第２外部端子からなる第２回路からなり、
上記第１及び第２ＰチャネルＭＯＳＦＥＴのソースとそれに対応する第１電圧との間にはそれぞれ第１ダイオードが設けられ、
上記第１及び第２ＮチャネルＭＯＳＦＥＴのドレインとそれに対応した上記第１外部端子と第２外部端子との間にはそれぞれ第２ダイオードが設けられ、
２値信号に対応した第１信号出力時には、上記第１回路の第１ＰチャネルＭＯＳＦＥＴがオン状態、第１ＮチャネルＭＯＳＦＥＴがオフ状態で、上記第２回路の第２ＮチャネルＭＯＳＦＥＴがオン状態、第２ＰチャネルＭＯＳＦＥＴがオフ状態となり、
２値信号に対応した第２信号出力時には、上記第１回路の第１ＮチャネルＭＯＳＦＥＴがオン状態、第１ＰチャネルＭＯＳＦＥＴがオフ状態で、上記第２回路の第２ＰチャネルＭＯＳＦＥＴがオン状態、第２ＮチャネルＭＯＳＦＥＴがオフ状態にされる半導体集積回路装置。
【請求項４】
請求項２又は３において、
第１入力端子と第２入力端子とを有する入力回路を更に備え、
上記第１外部端子と第２外部端子は、上記１入力端子と第２入力端子に接続される半導体集積回路装置。
【請求項５】
請求項４において、
上記一方向性素子は、直列接続された複数個のツェナーダイオードである半導体集積回路装置。
【請求項６】
請求項５において、
上記出力ＭＯＳＦＥＴ及び入力回路は、自動車搭載用ＬＡＮの入出力インターフェイス回路を構成する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば自動車搭載用ＬＡＮの入出力インターフェイス回路におけるサージ保護技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
自動車搭載用ＬＡＮに向けたサージ保護技術の例として、米国特許第６，６３９，７７４号公報がある。同公報では、電磁誘導及び電波により２線出力配線に発生する大きなサージ電圧で、それに接続される入出力インターフェイス回路を構成する半導体素子が破壊されるのを防止するために、ツェナーダイオードと抵抗からなるサージ保護回路が設けられている。
【特許文献１】米国特許第６，６３９，７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献１では、外付素子からなるツェナーダイオードと抵抗からなる回路で上記サージ電圧を吸収して上記半導体素子の保護を行うものである。このため、外部部品点数を増加させる。上記ツェナーダイオードは、それ自体が破壊されてしまうことがないような大きな電流を許容するよう必要があり、半導体集積回路に内蔵させようとするとチップサイズを大きくしてしまう。
【０００４】
この発明の目的は、簡単な構成でサージ電圧保護機能を持たせた出力回路を有する半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子に出力ＭＯＳＦＥＴのドレインを接続する。上記出力ＭＯＳＦＥＴのドレインとゲートとの間に、正常動作時での上記外部端子の許容電圧範囲ではオフ状態となり、上記電圧範囲以上の所定電圧を超える電圧印加時にオン状態になって上記出力ＭＯＳＦＥＴをオン状態にさせる一方向性素子を設ける。
【発明の効果】
【０００６】
出力ＭＯＳＦＥＴは外部端子のサージ電圧の吸収手段としても動作する。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る出力回路の一実施例の回路図が示されている。この実施例は、特に制限されないが、車載ＬＡＮの中でも現在事実上の標準となっているプロトコルであるＣＡＮ（Controller Area Network)に向けられている。一対からなる外部端子ＰとＮは、２線式の信号配線に接続される。この２線間には抵抗Ｒが接続される。
【０００８】
一方の外部端子Ｐは、Ｐチャネル出力ＭＯＳＦＥＴＱ２のドレインに接続される。この出力ＭＯＳＦＥＴＱ２のソースと電源電圧ＶＤＤとの間には、逆流防止のためのダイオードＤ２が設けられる。そして、出力ＭＯＳＦＥＴＱ２のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ２１〜Ｚ２ｎが接続される。外部端子Ｎは、逆流防止のためのダイオードＤ１を介してＮチャネル出力ＭＯＳＦＥＴＱ１のドレインに接続される。出力ＭＯＳＦＥＴＱ１のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ１１〜Ｚ１ｎが接続される。
【０００９】
上記ＭＯＳＦＥＴＱ１とＱ２のゲートには、ドライバＤＲＶからの駆動信号が供給される。上記ＣＡＭ出力回路では、例えば論理１の信号出力を行うときには、上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、上記外部端子ＰとＮとの間に信号配線を介して接続された抵抗Ｒに電流が流れて、外部端子Ｐにはハイレベルの信号が送出され、外部端子Ｎにはロウレベルの信号が送出される。論理０の信号出力を行うときには、上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２が共にオフ状態となり、上記外部端子ＰとＮは、信号配線を介して接続された抵抗Ｒによって同電位にされる。このような外部端子ＰとＮとの間に、上記抵抗Ｒで発生した電位差が存在するか、あるいは同電位であるかの２つの電位状態を出力する。
【００１０】
特に制限されないが、上記外部端子ＰとＮには、入力回路ＩＢの入力端子に接続される。入力回路ＩＢは、外部端子ＰとＮとの間に上記抵抗Ｒで発生した電位差が存在するか、あるいは同電位であるかの２つの電位状態を判定して、上記論理１又は論理０の受信信号を形成する。特に制限されないが、入力回路ＩＢは、差動増幅回路から構成されており、上記論理１の出力信号に対応した入力電圧よりも小さな入力オフセットを持っいる。したがって、入力回路ＩＢは、信号配線に接続された他の半導体集積回路装置から送信された受信信号に対応して外部端子ＰとＮとが同電位のときには上記オフセットに従った一方のレベル（論理０）の出力信号を形成する。上記外部端子ＰとＮに上記抵抗Ｒで発生した電位差は、上記入力オフセットをキャンセルして差動増幅回路の入力電圧を逆転させて、他方のレベル（論理１）の出力信号を形成する。
【００１１】
ＣＡＮにおいては、上記２線からなる信号配線に他の配線が並走して配線され、電磁誘導や電波によって過大なサージ電圧がのり、出力ＭＯＳＦＥＴＱ１、Ｑ２や、上記のように入力回路ＩＢが接続されている場合には、入力素子を破壊される。そこで、この実施例では、出力ＭＯＳＦＥＴＱ１とＱ２に保護機能を兼ねて持たせるように工夫されている。つまり、ＭＯＳＦＥＴＱ１とＱ２のゲートとドレインとの間設けられたツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎがサージ電圧検出素子として作用し、上記ＭＯＳＦＥＴＱ１又はＱ２をオン状態にしてサージ電流を流すようにするものである。
【００１２】
ＣＡＮでは、後述するように電源電圧ＶＤＤが５Ｖで、論理１の信号出力を行うときには、上記外部端子Ｐを３．５Ｖのようなハイレベルにし、外部端子Ｎを１．５Ｖのようなロウレベルにする。そして、論理０の信号出力を行うときには、上記外部端子ＰとＮは、２．５Ｖのような中間レベルにされる。そして、電磁誘導や電波によるサージ電圧は±５０Ｖ程度までは許容電圧として保護機能が動作しないようにされる。上記出力ＭＯＳＦＥＴＱ１、Ｑ２や上記入力回路ＩＢの入力素子は、８０Ｖ程度の耐圧が保証されているので、上記５０Ｖ以上で上記８０Ｖ以下で上記ツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎがオン状態になるようにされる。
【００１３】
上記ツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎは、５Ｖ〜６Ｖの降伏電圧を持つツェナーダイオードが１０個程度上記のように直列接続されて構成される。例えば、５．６Ｖ程度の降伏電圧を持つツェナーダイオードを１０個接続した場合には、ＭＯＳＦＥＴＱ２のゲート電圧が＋５Ｖでオフ状態のとき、外部端子Ｐに上記のように約−５１Ｖを超えるようなサージ電圧が印加されると上記ツェナーダイオードＺ２１〜Ｚ２ｎがオン状態となり、ＭＯＳＦＥＴＱ２のゲートに負電圧を供給する。これによって、ＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、電源電圧ＶＤＤから上記外部端子Ｐに向けて電流を流して負電圧を吸収し、かかるＭＯＳＦＥＴＱ２のドレイン−チャネル間の接合破壊や、入力回路ＩＢの入力素子の破壊を防止する。
【００１４】
また、ＭＯＳＦＥＴＱ１のゲートに０Ｖでオフ状態のときに、外部端子Ｎに上記のように約＋５６Ｖを超えるようなサージ電圧が印加されると上記ツェナーダイオードＺ１１〜Ｚ１ｎがオン状態となり、ＭＯＳＦＥＴＱ１のゲートに正電圧を供給する。これによって、ＮチャネルＭＯＳＦＥＴＱ１がオン状態となり、上記外部端子Ｎから回路の接地電位ＶＳＳに向けて電流を流して上記正のサージ電圧を吸収し、かかるＭＯＳＦＥＴＱ１のドレイン−チャネル間の接合破壊や、入力回路ＩＢの入力素子の破壊を防止する。
【００１５】
上記出力ＭＯＳＦＥＴＱ１、Ｑ２は、それ自体が比較的大きな電流を流すように形成されているので、上記のようなサージ電圧を吸収するための電流を十分に流すことができる。したがって、上記ツェナーダイオードＺ１１〜Ｚ１ｎやＺ２１〜Ｚ２ｎは、ＭＯＳＦＥＴＱ１やＱ２をオン状態にさせるためのゲート電圧を伝えるだけでよいので、前記特許文献１に設けられるツェナーダイオードのように大きな電流を流す必要はない。それ故、半導体集積回路に形成してもチップ面積は小さく形成できる。そして、このようにサージ保護機能を半導体集積回路に内蔵させることによって、ＣＡＮインターフェイスを有する半導体集積回路装置に必要な外部素子数を低減させることができる。
【００１６】
図２には、この発明に係る出力回路の他の一実施例の回路図が示されている。この実施例は、特に制限されないが、次世代の車載ＬＡＮプロトコルであるFlexRay(ダイムラー・クライスラー社の登録商標) に向けられている。一対からなる外部端子ＰとＮは、２線式の信号配線に接続される。この２線間には抵抗Ｒが接続される。
【００１７】
一方の外部端子Ｐは、Ｐチャネル出力ＭＯＳＦＥＴＱ２及びＮチャネル出力ＭＯＳＦＥＴＱ１のドレインに接続される。上記出力ＭＯＳＦＥＴＱ２のソースと電源電圧ＶＤＤとの間には、逆流防止のためのダイオードＤ２が設けられる。上記外部端子Ｐと上記出力ＭＯＳＦＥＴＱ１のドレインとの間には、逆流防止のためのダイオードＤ１が設けられる。そして、出力ＭＯＳＦＥＴＱ２のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ２１〜Ｚ２ｎが接続され、出力ＭＯＳＦＥＴＱ１のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ１１〜Ｚ１ｎが接続される。
【００１８】
他方の外部端子Ｎは、Ｐチャネル出力ＭＯＳＦＥＴＱ４及びＮチャネル出力ＭＯＳＦＥＴＱ５のドレインに接続される。上記出力ＭＯＳＦＥＴＱ４のソースと電源電圧ＶＤＤとの間には、逆流防止のためのダイオードＤ４が設けられる。上記外部端子Ｎと上記出力ＭＯＳＦＥＴＱ３のドレインとの間には、逆流防止のためのダイオードＤ３が設けられる。そして、出力ＭＯＳＦＥＴＱ４のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ４１〜Ｚ４ｎが接続され、出力ＭＯＳＦＥＴＱ３のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ３１〜Ｚ３ｎが接続される。
【００１９】
上記ＭＯＳＦＥＴＱ１〜Ｑ４のゲートには、ドライバＤＲＶからの駆動信号が供給される。この実施例の出力回路では、例えば論理１の信号出力を行うときには、上記ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ３が共にオン状態となり、上記外部端子Ｐから抵抗Ｒを介して外部端子Ｎに向かうよう電流が流れて、外部端子Ｐにはハイレベルの信号が送出され、外部端子Ｎにはロウレベルの信号が送出される。論理０の信号出力を行うときには、上記とは逆に上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ４が共にオン状態となり、上記外部端子Ｎから抵抗Ｒを介して外部端子Ｐに向かうよう電流が流れて、外部端子Ｐにはロウレベルの信号が送出され、外部端子Ｎにはハイレベルの信号が送出される。このように外部端子ＰとＮからその中点電圧を中心にして正電圧と負電圧の２つの電位状態を出力する。特に制限されないが、上記外部端子ＰとＮには、入力回路ＩＢの入力端子に接続される。入力回路ＩＢは、信号配線に接続された他の半導体集積回路装置からの送信信号に対応して上記外部端子ＰとＮとの間に上記抵抗Ｒで発生した電位関係を判定して、上記論理１又は論理０の受信信号を形成する。
【００２０】
車載ＬＡＮの信号配線は他の配線が並走して配線されており、電磁誘導や電波によって過大なサージ電圧がのり、出力ＭＯＳＦＥＴＱ１〜Ｑ４や、上記のように入力回路ＩＢが接続されている場合には、入力素子を破壊される。この実施例でも、出力ＭＯＳＦＥＴＱ１〜Ｑ４に保護機能を兼ねて持たせるように工夫されている。つまり、ＭＯＳＦＥＴＱ１〜Ｑ４のゲートとドレインとの間設けられたツェナーダイオードＺ１１〜Ｚ１ｎないしＺ４１〜Ｚ４ｎがサージ電圧検出素子として作用し、上記ＭＯＳＦＥＴＱ１又はＱ２、あるいはＱ３又はＱ４をオン状態にしてサージ電流を流すようにするものである。
【００２１】
この実施例でも、サージ電圧等の許容電圧範囲内では上記ツェナーダイオードＺ１１〜Ｚ１ｎないしＺ４１〜Ｚ４ｎは、オフ状態を維持している。そして、この電圧以上であって上記出力ＭＯＳＦＥＴや入力回路の入力素子の耐圧以下の電圧になると、上記ツェナーダイオードＺ１１〜Ｚ１ｎないしＺ２１〜Ｚ２ｎがオン状態になって前記同様に出力ＭＯＳＦＥＴＱ１又はＱ２、Ｑ３又はＱ４をオン状態にさせてサージ保護素子として動作させるものである。
【００２２】
図３には、前記入力回路ＩＢの一実施例の回路図が示されている。外部端子ＰとＮは、入力抵抗Ｒ１１、Ｒ１２を介して差動トランジスタＴ１とＴ２のベースに接続される。上記差動トランジスタＴ１とＴ２のベース間には抵抗Ｒ２１とＲ２２が接続され、その中点にはバイアス電圧ＶＢが供給される。バイアス電圧ＶＢは、上記外部端子ＰとＮに供給されるハイレベル／ロウレベルの中点電圧にされる。上記差動トランジスタＴ１とＴ２のエミッタは共通接続され、動作電流を流すバイアス電流源Ｉｏが設けられる。
【００２３】
この実施例では、差動トランジスタＴ１とＴ２のコレクタと電源電圧ＶＤＤとの間には、ダイオード接続されたＰチャネルＭＯＳＦＥＴＱ１０、Ｑ２０が設けられる。これらのＰチャネルＭＯＳＦＥＴＱ１０、Ｑ２０には、電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱ１１とＱ２１がそれぞれ設けられる。そして、上記ＭＯＳＦＥＴＱ１１のドレインのドレイン電流は、ダイオード形態に接続されたＮチャネルＭＯＳＦＥＴＱ１２に流すようにされる。このＭＯＳＦＥＴＱ１２に対して電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ２２が設けられる。そして、このＭＯＳＦＥＴＱ２２と上記ＭＯＳＦＥＴＱ２１のドレイン同士が接続されて出力端子とされる。
【００２４】
上記差動増幅回路は、外部端子ＰとＮから供給された信号電圧を電流信号の形態で出力させる。つまり、外部端子ＰとＮの電圧差に対応して差動トランジスタＴ１とＴ２は、バイアス電流源Ｉｏの分配比率を決める。上記電流ミラー回路Ｑ１０とＱ１１、Ｑ２０とＱ２１により、その素子サイズ比に対応して電流増幅する。ＭＯＳＦＥＴＱ１２とＱ２２は、同じサイズにされており、上記ＭＯＳＦＥＴＱ１１のドレイン電流を押し出し電流から吸い込み電流に変換する動作を行う。これにより、ＭＯＳＦＥＴＱ２１とＱ２２のドレイン同士が接続された出力端子からは、上記電流分配比の差分に対応した電流を出力することになる。
【００２５】
例えば、外部端子Ｐが外部端子Ｎより高い電圧のとき、トランジスタＴ１のコレクタ電流がトランジスタＴ２のコレクタ電流より大きくなり、上記のような電流ミラーを介することにより、ＭＯＳＦＥＴＱ２２のドレイン電流に比べてＭＯＳＦＥＴＱ２１のドレイン電流が小さくなって、ＣＭＯＳインバータ回路のゲート電圧を差分電流により引き下げる。これにより、ＣＭＯＳインバータ回路は、入力信号がロウレベルとなってハイレベルの出力信号ＯＵＴを形成する。逆に、外部端子Ｎが外部端子Ｐより高い電圧のとき、トランジスタＴ２のコレクタ電流がトランジスタＴ１のコレクタ電流より大きくなり、ＭＯＳＦＥＴＱ２１のドレイン電流に比べてＭＯＳＦＥＴＱ２２のドレイン電流が小さくなって、ＣＭＯＳインバータ回路のゲート電圧を差分電流により引き上げる。これにより、ＣＭＯＳインバータ回路は、入力信号がハイレベルとなってロウレベルの出力信号ＯＵＴを形成する。
【００２６】
この構成では、上記のような差動増幅回路に供給される電源電圧ＶＤＤに対して小振幅で中間電位の受信信号を直接的にＣＭＯＳレベルの出力信号ＯＵＴに変換することができる。これにより、例えば、ＥＣＬレベルのような小振幅をＣＭＯＳレベルに変換するようなレベルシフト回路を用いるような場合に比べて、入力回路ＩＢの簡素化及び信号伝達速度の改善を行うことができる。
【００２７】
図４には、前記入力回路ＩＢの他の一実施例の回路図が示されている。この実施例では、上記差動増幅回路では十分な電流利得が得られない場合に向けられている。この実施例では、上記のような差動増幅回路の後段に、同様な差動増幅回路（Ｔ３，Ｔ４及びＱ１３〜Ｑ１５、Ｑ２３〜Ｑ２５）が設けられる。後段の差動増幅回路においては、トランジスタＴ３のベースに前段側の出力信号が供給され、トランジスタＴ４のベースに中点電圧ＶＢが参照電圧として印加される。このような２段構成により十分な利得が得られるので、外部端子ＰとＮ２から入力される入力信号が８００ｍＶ程度のFlexRay(ダイムラー・クライスラー社の登録商標) プロトコルでの入力信号を受信してＣＭＯＳレベルの出力信号ＯＵＴに変換することができる。
【００２８】
図５には、この発明に係る入出力回路の動作を説明するための波形図が示されている。図５（Ａ）は、前記図１のＣＡＮプロトコルによる出力回路の出力信号Ｐ，Ｎと、入力回路ＩＢの出力信号ＯＵＴが例示的に示されている。例えば、前記ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ１が共にオン状態となって上記出力信号ＰとＮを共に２．５Ｖのような中心電圧とする出力状態と、上記ＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ１が共にオフ状態となって上記出力信号Ｐが３．５Ｖのハイレベルで、出力信号Ｎが１．５Ｖのようなロウレベルとなる出力状態となる。
【００２９】
入力回路ＩＢでは、同図に示したようなオフセット電圧Ｖoff を有している。つまり、差動トランジスタＴ１とＴ２のベース入力電圧にオフセット電圧Ｖoff を持たせている。図３の入力回路ＩＢで説明すると、トランジスタＴ１のベースに対して吸い込み定電流源が接続され、トランジスタＴ２のベースに対して押し出し定電流源が接続される。これらの電流は、抵抗Ｒ２１とＲ２２に流れて上記バイアス電圧ＶＢ（２．５Ｖ）を中心にしてトランジスタＴ２のベース電圧を＋ΔＶだけ上昇させ、トランジスタＴ１のベース電位を−ΔＶでけ低下させる。これにより、上記外部端子ＰとＮが同電位のときには、トランジスタＴ２のベース電位がトランジスタＴ１のベース電位より高くなってトランジスタＴ２に流れる電流がトランジスタＴ１に流れる電流よりも多くなり、ＣＭＯＳインバータ回路を通した出力信号ＯＵＴをロウレベルにする。上記外部端子ＰとＮに上記ハイレベル（３．５Ｖ）とロウレベル（１．５Ｖ）が供給されると、トランジスタＴ２のベース電位がトランジスタＴ１のベース電位より低くなってトランジスタＴ１に流れる電流がトランジスタＴ２に流れる電流よりも多くなり、ＣＭＯＳインバータ回路を通した出力信号ＯＵＴをハイレベルにする。
【００３０】
図５（Ｂ）は、前記図２のFlexRay(ダイムラー・クライスラー社の登録商標) プロトコルによる出力回路の出力信号Ｐ，Ｎと、入力回路ＩＢの出力信号ＯＵＴが例示的に示されている。送信信号の論理１と論理０に対応して外部端子ＰとＮは、中点電圧２．５Ｖを中心にしてハイレベル／ロウレベルの差動信号にされる。この差動信号（相補信号）の信号振幅は±８００ｍＶのような小振幅信号とされる。入力回路ＩＢは、入力された差動信号を前記のように増幅して最終的には０Ｖをロウレベルとし、５ＶをハイレベルとするようなＣＭＯＳレベルの出力信号ＯＵＴに変換する。
【００３１】
図６には、この発明が用いられる車載ＬＡＮの一実施例のブロック図が示されている。前記図１のような出力回路及び入力回路をそれぞれ備えたインターフェイス回路を持つ複数のデバイスＤＶＣ１〜ＤＶＣｍが並走して配置された２本の配線に対して並列形態に接続される。外部端子Ｐ同士は上記２本の配線のうちの一方に対して共通に接続される。外部端子Ｎ同士も上記２本の配線のうちの他方に対して共通に接続される。
【００３２】
特に制限されないが、上記２つの配線間の一端側には抵抗Ｒ１が接続され、他端側には２つの抵抗Ｒ２が直列形態に接続される。この抵抗Ｒ２の相互接続点は、抵抗Ｒ３を介してキャパシタＣの一方の電極に接続される。このキャパシタＣの他方の電極は、回路の接地電位が与えられる。この実施例では、デバイスＤＶＣ１〜ＤＶＣｍ間での前記図５（Ａ）に示したような信号伝達動作において、抵抗Ｒ２により中点電圧（２．５Ｖ）が形成され、それがキャパシタＣに保持される。これにより、上記出力回路のＰチャネルＭＯＳＦＥＴＱ１とＱ２が共にオフ状態となったときに、上記２配線を共に２．５Ｖのような中点電圧に安定的に維持させる。
【００３３】
図７には、この発明に係る半導体集積回路装置の一実施例の概略素子レアイウト図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、バイポーラトランジスタとＣＭＯＳ回路を１つの半導体基板上に形成するというＢｉ−ＣＭＯＳプロセスによって形成される。ＰＭＯＳ部には、前記図１、図２に示したような出力回路を構成するＰチャネルＭＯＳＦＥＴＱ２と、前記ダイオードＤ２が形成される。ＮＭＯＳ部には、前記出力回路を構成するＮチャネルＭＯＳＦＥＴＱ１と、前記ダイオードＤ１が形成される。ＩＢ１は、定常的に動作する入力回路である。ＩＢ２は、通常動作時に動作し、低電力モードになると動作が停止させられる入力回路である。これらの入力回路ＩＢ１とＩＢ２は、特に制限されないが、前記図３、図４に示したような回路により構成される。ＯＳＣは、発振回路である。ＢＧＲは、バンド・ギャップ・リファレンス回路であり、基準電圧ないし基準定電流を形成する。そして、ＯＣＤは、過電流検知回路であり、定常動作時に動作し低電力モードになると動作が停止させられる。ＬＯＧは、論理回路部であり、ＣＭＯＳ回路から構成されて、送受信動作の制御信号及び送信データを形成し、受信データの処理を行う。
【００３４】
上記ＰＭＯＳ部及びＮＭＯＳ部の周辺に前記ＭＯＳＦＥＴＱ２、Ｑ１に前記保護機能を持たせるためのツェナーダイオードＺ２１〜Ｚ２ｎ、Ｚ１１〜１ｎが形成されている。これらのツェナーダイオードＺ２１〜Ｚ２ｎ、Ｚ１１〜１ｎは、前記のようにそれぞれ１０個程度設けられるものであるが、前記のように流れる電流が小さくてもよいので、前記ＰＭＯＳ部及びＮＭＯＳ部の周辺の小さな面積の領域内に形成することができる。同図に四角の内部に×を付した部分は、外部端子に接続される電極を示している。
【００３５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記ツェナーダイオードは、ダイオード及びダイオード接続のＭＯＳＦＥＴやトランジスタを用いるものであってもよい。この場合、順方向電圧は０．７Ｖ程度であるので、前記のような保護動作を行うためには１００個程度多数の素子を用いることとなるので、半導体集積回路装置のチップサイズを小さくする観点からは前記ツェナーダイオードを用いることが有利である。インターフェイス回路として、出力専用のデバイスでは、入力回路を省略することができる。出力回路は、前記ＣＡＮのような車載ＬＡＮ向けの他、同様な環境で動作するものに広く利用することができる。この発明は、出力端子に電磁誘導等により大きなノイズがのる可能性を持つ出力回路を有する半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００３６】
【図１】この発明に係る出力回路の一実施例を示す回路図である。
【図２】この発明に係る出力回路の他の一実施例を示す回路図である。
【図３】図１、図２の入力回路ＩＢの一実施例を示す回路図である。
【図４】図１、図２の入力回路ＩＢの他の一実施例を示す回路図である。
【図５】この発明に係る入出力回路の動作を説明するための波形図である。
【図６】この発明が用いられる車載ＬＡＮの一実施例を示すブロック図である。
【図７】この発明に係る半導体集積回路装置の一実施例を示す概略素子レアイウト図である。
【符号の説明】
【００３７】
Ｑ１〜Ｑ３１…ＭＯＳＦＥＴ、Ｄ１〜Ｄ４…ダイオード、Ｚ１１〜Ｚ４ｎ…ツェナーダイオード、Ｔ１〜Ｔ４…トランジスタ、ＤＲＶ…駆動回路、ＩＢ，ＩＢ１，ＩＢ２…入力回路、Ｒ，Ｒ１〜２２…抵抗、Ｃ…キャパシタ、Ｐ，Ｎ…外部端子、ＢＧＲ…バンド・ギャップ・リファレンス回路、ＯＳＣ…発振回路、ＬＯＧ…論理回路、ＯＣＤ…過電流保護回路、ＤＶＣ１〜ＤＶＣｍ…デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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