(57)【要約】【課題】  半導体集積回路装置及びその製造方法に関し、製造工程数及びマスク系列を全く変更しないで低製造コスト及び短期間で回路機能を自由に変更する。【解決手段】  プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域１，２を設け、被覆率が小さい側のプラグ／配線接続領域１におけるプラグの消失／非消失をレチクルを変更しないで制御することにより主信号経路８，９の接続／切断を行って回路機能の切り換えを行う。【選択図】          図１
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【特許請求の範囲】
【請求項１】
プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域を有するとともに、被覆率が小さい側のプラグ／配線接続領域におけるプラグの少なくとも一つの消失を制御していることを特徴とする半導体集積回路装置。
【請求項２】
上記消失しているプラグが、主信号経路を遮断するスイッチ回路のオン／オフ制御回路に存在することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域を設け、被覆率が小さい側のプラグ／配線接続領域におけるプラグの消失／非消失をレチクルを変更しないで制御することにより主信号経路の接続／切断を行って回路機能の切り換えを行うことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
上記被覆率が小さい側のプラグが、電荷を蓄えることが可能な電気的に分離された半導体領域に接続されていることを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【請求項５】
上記被覆率が小さい側のプラグの消失／非消失の制御を、前記被覆率が小さい側のプラグ／配線接続領域の配線のエッチング工程後のアルカリ溶液による後処理工程後の中和処理の実施／不実施により制御することを特徴とする請求項３または４に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置及びその製造方法に関するものであり、特に、製造工程数及びマスク系列を全く変更しないで配線エッチング後処理レシピのみで異なった回路機能を実現させるための構成に特徴のある半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
現在、ＬＳＩウェハ上で個別の回路機能を作り込むには、直描方式を除いてはそれぞれの機能（マクロ）を転写させるマスク（レチクル）を使い分けて製造する方法が一般的である。
【０００３】
具体的には、同一チップ上で回路機能（マクロ／セル）を変更する際には、予め用意した別マクロへの配線（ビアを含む）経路をマスク系列を変更することで実現させている（例えば、特許文献１或いは特許文献２参照）。
【０００４】
例えば、同一チップ上で別な機能（マクロ）を得るためにはそれぞれのマクロに繋がる配線パターンの内、どちらかを選択する分岐点を設け、結線情報（マスク系列）を与えることで機能を選択している。
【０００５】
また、マイコン品であるようなユーザーアプリケーション対応ＲＯＭ（マスクＲＯＭ品）についても同様であり、ＲＯＭの内容変更のためにユーザー別に１層以上の配線マスクを変更して対応している。
【特許文献１】特開平０９−０４５７８１号公報
【特許文献２】特開昭５７−０８５２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、現状のＬＳＩ製造プロセスでは上記の結線変更について個別にマスクを用意して行う方法が一般的であるため、マスク起版が必須となっている。
【０００７】
即ち、結線を変更するためには、現状の配線パターン( ＭｘＬ：ｘは適用する配線階層に相当) か、配線を繋ぐビア( ＭｘＣ：ｘは適用するビア階層に相当）のための個別マスクが必要となるため、製造コストの増大と期間増大の要因となる。
【０００８】
したがって、本発明は、製造工程数及びマスク系列を全く変更しないで低製造コスト及び短期間で回路機能を自由に変更することを目的とする。
【課題を解決するための手段】
【０００９】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号６，７は、機能切り換えの対象となる選択用回路である。
図１参照
上記課題を解決するために、本発明は、半導体集積回路装置であって、プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域１，２を有するとともに、被覆率が小さい側のプラグ／配線接続領域１におけるプラグの少なくとも一つの消失を制御していることを特徴とする。
【００１０】
このように、プラグ／配線接続領域１，２に対してプラグに対する配線の被覆率が異なる２種類の設計ルールを設け、プラグの消失を制御することによって、レチクルレスで信号経路８，９の選択が可能になり、それによって、製造コストの低減及び製造期間の短縮が可能になる。
なお、消失を制御しているプラグが複数存在する場合には、少なくとも一個のプラグが消失していることになる。
【００１１】
即ち、プラグを配線で完全に被覆しないボーダーレス配線技術の開発量産初期に問題となったコンタクト・プラグ（Ｗ）溶出現象（必要ならば、特開平１１−００３８７１号公報参照）を逆に積極的に利用して、個別の回路機能（マクロ）を選択できる分岐点（ビア）での、プラグ（Ｗ）の有無を制御して主信号経路８，９の変更を行うものである。
【００１２】
この場合、消失を制御しているプラグは、主信号経路８，９を遮断するスイッチ回路４，５のオン／オフ制御回路３に存在することが望ましく、それによって、主信号経路８，９が不所望に遮断されるリスクを回避することができる。
【００１３】
また、オン／オフ制御回路３を、３つ以上のスイッチ回路４，５のいずれか１つに接続するように構成することによって、３つ以上の回路機能の選択が可能になり、回路構成の設計自由度が高まる。
【００１４】
また、本発明は、半導体集積回路装置の製造方法であって、プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域１，２を設け、被覆率が小さい側のプラグ／配線接続領域１におけるプラグの消失／非消失をレチクルを変更しないで制御することにより主信号経路８，９の接続／切断を行って回路機能の切り換えを行うことを特徴とする。
【００１５】
このように、プラグ／配線接続領域１，２に対してプラグに対する配線の被覆率が異なる２種類の設計ルールを設け、プラグの消失を制御することによって、レチクル（マスク）を使わず製造プロセス条件で回路機能の切り換えをコントロールでき、それによって、同一の設計データで同一マスク系列品であっても、予め個別のマクロを搭載して配線上でそれぞれを選択できる分岐点（ビア）を用意しておけば、マスクレスによる機能変更が可能となる。
【００１６】
また、消失／非消失を選択するプラブを設けるレイヤー（層準）は、第２層準以降であれば基本的に問題がないため、配線層が多くなるほど選択できるマクロ機能が増える。
即ち、配線層がｎ層からなる半導体装置においては、最大（ｎ−１）のマクロ機能の選択が可能になる。
【００１７】
この場合の２種類の設計ルールとしては、被覆率が１００％以上と７０％以下の２種類が望ましく、より好適には、１００％以上と５０乃至７０％の２種類の被覆率が望ましく、それによって、再現性良くプラグの消失／非消失を制御することができる。
なお、「被覆率１００％以上」とは、配線がプラグを完全に被覆するとともに、配線幅がプラグの径より大きい場合を意味する。
【００１８】
また、プラグの消失は、半導体領域に電荷が蓄えられることに起因する電池効果により発生するので、プラグの消失を確実に行うためには、被覆率が小さい側のプラグが、電荷を蓄えることが可能な電気的に分離された半導体領域に接続されていることは望ましい。
【００１９】
この場合、被覆率が小さい側のプラグの消失／非消失の制御は、被覆率が小さい側のプラグ／配線接続領域１の配線のエッチング工程後のアルカリ溶液、例えば、アミン系溶剤による後処理工程後の中和処理、例えば、炭酸バブリングの実施／不実施により制御することができる。
【００２０】
また、被覆率が小さい側のプラグは、主信号経路８，９を遮断するスイッチ回路４，５のオン／オフ制御回路３に設けられることが望ましく、それによって、配線のエッチング工程において主信号経路８，９が不所望に遮断されるリスクを回避することができる。
【発明の効果】
【００２１】
本発明によれば、同一チップ上に別なマクロ機能を搭載し、それぞれを選択できる主信号経路とスイッチ回路を用意しておけば、製造レシピのみでマスクレスによる異なった機能を持つＬＳＩを作り出す事が可能となる。マスクレスにより製造コストの低減と大幅な期間短縮が同時に可能となる。
特に、配線層数（ビア層数）が多くなれば、選択できる回路機能を層数に応じて増加することができる。
【００２２】
また、同一マスクで汎用品←→ＡＩＳＣ（特定顧客向け）の作り分けが可能になるとともに、入／出力タイプ（駆動能力／ＥＳＤ／トライステート／ＢＵＳ等）の異なるＩ／Ｏセルの選択や、ＲＯＭ／ＲＡＭ（Ｂｉｔサイズ／Ｒｅｖ等）の切り替えやアナログのＡ／Ｄ，Ｄ／Ａセルの変換Ｂｉｔ数切り替えなどがマスクレスで可能となる。
【００２３】
さらに、トリミング回路やＺＡＰ回路の様なプロセス完了後に素子の一部を破壊して論理変更や内部の信号レベル調整を行っているＬＳＩについてはプロセス工程中にレベル調整が可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明は、プラグに対する配線の被覆率が異なる２種類の設計ルール、例えば、被覆率が１００％以上と７０％以下、より好適には、１００％以上と５０乃至７０％の２種類の被覆率のプラグ／配線接続領域を設け、少なくとも、被覆率が小さい側のプラグを電荷を蓄えることが可能な電気的に分離された半導体領域に接続するとともに、被覆率が小さい側のプラグ／配線接続領域におけるプラグの消失／非消失をレチクルを変更しないで被覆率が小さい側のプラグ／配線接続領域の配線のエッチング工程後のアルカリ溶液、例えば、アミン系溶剤による後処理工程後の中和処理、例えば、炭酸バブリングの実施／不実施により制御するものである。
【００２５】
この場合、消失／非消失が制御されるプラグは、主信号経路を遮断するスイッチ回路のオン／オフ制御回路に設けることが望ましく、また、オン／オフ制御回路を、３つ以上のスイッチ回路のいずれか１つに接続するように構成することもできる。
【実施例１】
【００２６】
ここで、本発明の実施例１の回路機能の選択方法を説明するが、その前に本発明の全体技術となるボーダレス配線技術とそれに伴うプラグ消失現象を説明する。
現在主流となっているＬＳＩ設計ルール、例えば、最小寸法が０．２５μｍ〜０．１３μｍクラスの設計ルールでは、配線の製造プロセスとしてボーダーレス配線技術を使用している。
【００２７】
図２参照  
このボーダーレス配線技術は、メタル配線１８とコンタクト・プラグ１７の被りが完全に覆ってなくても結線を保証できるとして設計ルール化（ＣＡＤ）しているものであり、例えば、本出願人の場合には、５０％以上被りがあれば良しとしている。
【００２８】
一方、プラグ消失現象は、ボーダレスＡＬ配線技術で発生する現象であるので、図３を参照して、プラグ消失現象を説明する。
なお、図における符号１３，１６は、それぞれ第１層間絶縁膜及び第２層間絶縁膜である。
図３参照  
図３はプラグ消失現象の説明図であり、被覆率が１００％でない場合には、Ｗからなるコンタクト・プラグ１７がメタル配線１８から露出するが、メタル配線１８のエッチング工程に伴うアルカリ溶剤による後処理によりＷからなるコンタクト・プラグ１７が溶出して消失する現象が見られる。
【００２９】
これは、配線工程のダメージによって発生した電荷がｐｎ接合により一導電型半導体基板１１から分離された逆導電型ウエル領域１２にチャージアップして蓄電池状態となり、この電池効果によりコンタクト・プラグ１７を構成するＷがアルカリ溶剤中に溶出するためである。
【００３０】
なお、コンタクトプラグ１７が、コンタクト・プラグ１４及びメタル配線１５を介して一導電型半導体基板１１に接続されている場合には、一導電型半導体基板１１に電荷は蓄積されないので、プラグ消失現象は見られない。
また、被覆率が１００％以上のコンタクト・プラグ１４においても、アルカリ溶剤に接することがないので、プラグ消失現象は見られない。
【００３１】
そこで、従来においては、アルカリ溶剤による後処理工程の後に、炭酸等を用いたバブリング等の中和処理を行うことによって、プラグの消失を回避している。
【００３２】
以上を前提として、図４及び図５を参照して本発明の実施例１の回路機能の選択方法を説明する。
図４参照  
図４は、本発明の実施例１を適用するスタンダードセル型半導体チップの概念的構成図であり、基本セル２１と、２種類の選択セル２２，２３から構成され、基本セル２１と選択セル２２，２３との間はスイッチ回路２４，２５及び増幅器２６，２７を介して主信号経路２８，２９で接続されている。
【００３３】
このスイッチ回路２４，２５は、オン／オフ制御回路３０でその導通が制御されており、このスイッチ回路２４，２５によって、主信号経路２８，２９を遮断し、それによって、主信号経路２８，２９が製造プロセスにおいて不所望に遮断されるリスクを回避している。
【００３４】
図５参照  
図５は、本発明の実施例１の回路機能の選択方法を説明する概念的回路構成図であり、オン／オフ制御回路３０は、抵抗素子３１と増幅器３２とによって構成されるとともに、電源ＶDDに対する接続部を２層目コンタクト・プラグ／配線接続部として選択用ビア３３を形成している。
なお、この場合の選択用ビア３３は、Ｗからなるビアを被覆率が５０〜７０％、例えば、６０％のＡｌ配線で接続したボーダレス配線とし、他のビアに関しては被覆率１００％とする。
【００３５】
また、スイッチ回路２４，２５は、例えば、それぞれＴＭ（トランスミッション）−Ｇａｔｅ型のアナログスイッチ３４，３５から構成されており、一方のスイッチ回路２４に対してはオン／オフ制御回路３０からの出力が直接入力され、他方のスイッチ回路２５に対してはオン／オフ制御回路３０からの出力がインバータ３６を介して入力され、一方にＨレベルが入力されれば他方はＬレベルとなり、スイッチ回路２４，２５の導通が制御される。
【００３６】
この選択用ビア３３に形成工程において、２層目コンタクト・プラグに接続する２層目配線をエッチングで形成したのち、アミン系溶剤、例えば、モノエタノールアミン＋ヒドロキシルアミン＋水＋カテコール（または、ピロガロール）からなるアルカリ溶液ＡＣＴ９ｘｘ（ＢＡＳＦ社製商品名）を用いて後処理をすることになるが、その時にアミン系溶剤中に炭酸を添加して炭酸バブリングを行うか否かで２層目コンタクト・プラグの消失／非消失を制御する。
この場合の炭酸バブリングによってアルカリ性が弱くなり、Ｗプラグを含む配線パターンへのチャージが緩和されることになる。
【００３７】
なお、アミン系溶剤における組成比は、対象物によって異なるが、例えば、容量比で、モノエタノールアミン：５８．０〜６８．８
ヒドロキシルアミン：    ９．０〜１８．５
水：                  １８．０〜１８．５
カテコール：            ４．５または０
ピロガロール：          ４．０〜４．５または０
のものが好適である。
【００３８】
この場合には、アルカリ溶液を用いた後処理工程において、炭酸バブリングを行って２層目コンタクト・プラグを消失させないで、選択用ビア３３を接続状態にする。
選択用ビア３３が接続状態になることにより、増幅器３２からの出力はＨレベルとなるのでスイッチ回路２４は導通して選択セル２２が選択されるが、インバータ３６からの主力はＬレベルになるのでスイッチ回路２５は非導通になる。
なお、この場合、この選択セルの選択に関しては消失したコンタクト・プラグは存在しないことになる。
【００３９】
一方、選択用ビア３３に形成工程において、炭酸バブリングを行わなければ、２層目コンタクト・プラグは消失して選択用ビア３３がオープンになり、増幅器３２からの出力がＬレベルなり、スイッチ回路２５が導通して選択セル２３が選択されることになる。
【００４０】
このように、本発明の実施例１においては、選択セルを任意に選択する際に、専用のレチクルを用いることなく、通常の配線エッチングプロセスにおける後処理レシピを選択するだけで、一部回路機能を選択することが可能になる。
【実施例２】
【００４１】
次に、図６を参照して、本発明の実施例２の回路機能の選択方法を説明する。
図６参照  
図６は、本発明の実施例２の回路機能の選択方法を説明する概念的回路構成図であり、オン／オフ制御回路４０は、抵抗素子４１と増幅器４２とによって構成されるとともに、増幅器４２とスイッチ回路４４1 〜４４n とを結ぶ配線との間に被覆率が５０〜７０％、例えば６０％のボーダレス配線からなる選択用ビア４３1 〜４３n を設け、スイッチ回路４４1 〜４４n は増幅器４５1 〜４５n を介して選択セル４６1 〜４６n に接続されている。
なお、他のビアに関しては被覆率１００％とする。
【００４２】
この場合、例えば、選択用ビア４３1 は３層目コンタクト・プラグ／配線接続部で構成し、選択用ビア４３2 は４層目コンタクト・プラグ／配線接続部で構成し、順次、選択用ビア４３n は（ｎ＋２）層目コンタクト・プラグ／配線接続部で構成する。
【００４３】
そして、各階層（層準）のエッチング後処理プロセスにおいて、選択しようとする選択用セル４６k に接続されている選択用ビア４３k のみを導通状態とするために、（ｋ＋２）層目配線のエッチング後工程においてのみ炭酸バブリング処理を行い、他の層準の配線のエッチング後工程においてはアルカリ溶液による後処理のみで炭酸バブリング処理を行わずに選択用ビア４３i （ｉ≠ｋ）をオープンにする。
【００４４】
この場合、選択用ビア４３k に接続するスイッチ回路４４k のみＨレベルが印加されて導通して、増幅器４５k を介して選択セル４６k が選択されることになる。
【００４５】
本発明の実施例２においては、多層配線構造を利用して主信号経路の遮断を制御しているので、配線層数に応じて選択セルの種類を半導体チップ内に設けて任意の選択セルを選択することが可能になるとともに、インバータを必要としないので回路構成が簡素化される。
【００４６】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の各実施例においては、オン／オフ制御回路に増幅器を設けているが、増幅器は必ずしも必要がないものであり、直接出力しても良いものである。
【００４７】
また、実施例１においては、オン／オフ制御回路を構成する増幅器の代わりにインバータを設けても良いものであり、その場合には、Ｈ−Ｌレベルが逆になり、選択セルの関係が逆になる。
【００４８】
また、上記の実施例１においては、アナログスイッチをｐチャネル型ＦＥＴとｎチャネル型ＦＥＴとを並列接続したＴＭ−ゲート型アナログスイッチで構成しているが、要求される駆動能力によっては、一個のＦＥＴによりＴＭ−ゲート型アナログスイッチを構成しても良いものである。
【００４９】
また、上記の実施例２においてはｎ個の選択用ビアをｎ個の選択セルの場合を説明しているが、２個のみにも適用されるものであり、選択用ビアを２個のみに限定した場合には、上記実施例１と同じ選択関係が得られる。
【００５０】
また、上記の各実施例においては、エッチングプロセスにおいて主信号経路が不所望に遮断されるリスクを回避するために、主信号経路に接続するスイッチ回路を制御するオン／オフ制御回路に選択用ビアを設けているが、主信号経路に選択用ビアを直接設けることを排除するものではない。
【００５１】
上記の各実施例においては、各選択セルからの出力を別個の出力端子から出力しているが、各選択セルの出力配線を相互に結線して一個の共通の出力端子から出力するようにしても良い。
【００５２】
また、上記の実施例１及び実施例２においては、同一マスクを用いて汎用品←→ＡＩＳＣ（特定顧客向け）の作り分けを前提に説明しているが、この様な用途に限られるものでなく、各種の応用が可能である。
【００５３】
例えば、入／出力タイプ（駆動能力／ＥＳＤ／トライステート／ＢＵＳ等）の異なるＩ／Ｏセルの選択や、ＲＯＭ／ＲＡＭ（Ｂｉｔサイズ／Ｒｅｖ等）の切り替えやアナログのＡ／Ｄ，Ｄ／Ａセルの変換Ｂｉｔ数切り替えなどにも適用されるものである。
【００５４】
さらには、トリミング回路やＺＡＰ回路の様に、従来においては、プロセス完了後に素子の一部を破壊して論理変更や内部の信号レベル調整を行っているＬＳＩについても適用できるものであり、下層配線工程でモニターした結果を上層配線工程にフィードバックすることによって、トリミング／ＺＡＰ等の試験工程が不要となる。
【００５５】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域１，２を有するとともに、被覆率が小さい側のプラグ／配線接続領域１におけるプラグの少なくとも一つの消失を制御していることを特徴とする半導体集積回路装置。
（付記２）  上記消失を制御しているプラグが、主信号経路８，９を遮断するスイッチ回路４，５のオン／オフ制御回路３に存在することを特徴とする付記１記載の半導体集積回路装置。
（付記３）  上記オン／オフ制御回路３が、３つ以上のスイッチ回路４，５のいずれか１つに接続していることを特徴とする付記１または２に記載の半導体集積回路装置。
（付記４）  プラグに対する配線の被覆率が異なる２種類の設計ルールのプラグ／配線接続領域１，２を設け、被覆率が小さい側のプラグ／配線接続領域１におけるプラグの消失／非消失をレチクルを変更しないで制御することにより主信号経路８，９の接続／切断を行って回路機能の切り換えを行うことを特徴とする半導体集積回路装置の製造方法。
（付記５）  上記２種類の設計ルールが、被覆率が１００％以上と７０％以下の２種類からなることを特徴とする付記４記載の半導体集積回路装置の製造方法。
（付記６）  上記被覆率が小さい側のプラグが、電荷を蓄えることが可能な電気的に分離された半導体領域に接続されていることを特徴とする付記４または５に記載の半導体集積回路装置の製造方法。
（付記７）  上記被覆率が小さい側のプラグの消失／非消失の制御を、前記被覆率が小さい側のプラグ／配線接続領域１の配線のエッチング工程後のアルカリ溶液による後処理工程後の中和処理の実施／不実施により制御することを特徴とする付記４乃至６のいずれか１に記載の半導体集積回路装置の製造方法。
（付記８）  上記被覆率が小さい側のプラグが、主信号経路８，９を遮断するスイッチ回路４，５のオン／オフ制御回路３に設けられたことを特徴とする付記４乃至７のいずれか１に記載の半導体集積回路装置の製造方法。
【産業上の利用可能性】
【００５６】
本発明の活用例としては、同一マスクによる汎用品←→ＡＩＳＣ（特定顧客向け）の作り分けが典型的なものであるが、入／出力タイプ（駆動能力／ＥＳＤ／トライステート／ＢＵＳ等）の異なるＩ／Ｏセルの選択や、ＲＯＭ／ＲＡＭ（Ｂｉｔサイズ／Ｒｅｖ等）の切り替えやアナログのＡ／Ｄ，Ｄ／Ａセルの変換Ｂｉｔ数切り替えや、トリミング回路やＺＡＰ回路のプロセス工程中のレベル調整にも適用されるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の原理的構成の説明図である。
【図２】ボーダーレス配線の説明図である。
【図３】プラグ消失現象の説明図である。
【図４】本発明の実施例１を適用するスタンダードセル型半導体チップの概念的構成図である。
【図５】本発明の実施例１の回路機能の選択方法を説明する概念的回路構成図である。
【図６】本発明の実施例２の回路機能の選択方法を説明する概念的回路構成図である。
【符号の説明】
【００５８】
１  プラグ／配線接続領域
２  プラグ／配線接続領域
３  オン／オフ制御回路
４  スイッチ回路
５  スイッチ回路
６  選択用回路
７  選択用回路
８  主信号経路
９  主信号経路
１１  一導電型半導体基板
１２  逆導電型ウエル領域
１３  第１層間絶縁膜
１４  コンタクト・プラグ
１５  メタル配線
１６  第２層間絶縁膜
１７  コンタクト・プラグ
１８  メタル配線
２１  基本セル
２２  選択セル
２３  選択セル
２４  スイッチ回路
２５  スイッチ回路
２６  増幅器
２７  増幅器
２８  主信号経路
２９  主信号経路
３０  オン／オフ制御回路
３１  抵抗素子
３２  増幅器
３３  選択用ビア
３４  アナログスイッチ
３５  アナログスイッチ
３６  インバータ
４０  オン／オフ制御回路
４１  抵抗素子
４２  増幅器
４３1 〜４３n   選択用ビア
４４1 〜４４n   スイッチ回路
４５1 〜４５n   増幅器
４６1 〜４６n   選択セル
【図１】
2007220881.tif 000003
【図２】
2007220881.tif 000004
【図３】
2007220881.tif 000005
【図４】
2007220881.tif 000006
【図５】
2007220881.tif 000007
【図６】
2007220881.tif 000008