(57)【要約】【課題】従来の半導体装置では、チップの全域に亘りグリッド点に基づいてパターニングが行われていたために、チップサイズが増大する問題があった。【解決手段】本発明にかかる半導体装置は、格子状に配列されたグリッド点３０に基づきパターンが形成される第１の領域１２と、外周の形状がグリッド点３０に基づき規定されるレイアウトセルが複数形成される第２の領域１３とを有し、レイアウトセル内のパターンは、配線ルールに基づき形成され、レイアウトセル内のパターンのうち前記第１の領域１２内のパターンと接続されるパターンは、第１の領域１２との境界においてグリッド点に基づき形成されるものである。【選択図】図２
2007311501.tif 000002
【特許請求の範囲】
【請求項１】
格子状に配列されたグリッド点に基づきパターンが形成される第１の領域と、
外周の形状が前記グリッド点に基づき規定されるレイアウトセルが複数形成される第２の領域とを有し、
前記レイアウトセル内のパターンは、配線ルールに基づき形成され、前記レイアウトセル内のパターンのうち前記第１の領域内のパターンと接続されるパターンは、前記第１の領域との境界部分において前記グリッド点に基づき形成される半導体装置。
【請求項２】
前記レイアウトセルは、それぞれ１つの機能回路、あるいは複数の機能回路を１つのレイアウト単位としたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レイアウトセルは、半導体装置において予め回路動作が確認され、設計において再利用可能なデータとして登録される機能回路であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記グリッド点が配置される間隔は、前記配線ルールに規定された値の整数倍の距離、あるいは半分の距離であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記配線ルールには、パターン間の間隔の最小値を規定する最小パターン間距離、あるいはパターンの幅の最小値を規定する最小パターン幅が予め設定されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の領域に配置されるパターンは、隣接する前記グリッド点の中点に前記パターンの外周辺が位置することを特徴とする請求項１に記載の半導体装置。
【請求項７】
所定の間隔で格子状に規定されるグリッド点に基づきパターンが形成される素子を有する半導体装置の設計方法であって、
前記半導体装置は、
前記グリッド点に基づきパターンが形成される第１の領域と、
外周の形状が前記グリッド点に基づき規定されるレイアウトセルが複数形成される第２の領域とを有し、
前記レイアウトセル内のパターンを配線ルールに基づき形成し、
前記レイアウトセル内のパターンのうち前記第１の領域内のパターンと接続されるパターンの前記第１の領域との境界部分を前記グリッド点に基づき形成する半導体装置の設計方法。
【請求項８】
前記レイアウトセルは、それぞれ１つの機能回路、あるいは複数の機能回路１つのレイアウト単位としたものであることを特徴とする請求項７に記載の半導体装置の設計方法。
【請求項９】
前記レイアウトセルは、半導体装置において予め回路動作が確認され、設計において再利用可能なデータとして登録される機能回路であることを特徴とする請求項７又は８に記載の半導体装置の設計方法。
【請求項１０】
前記グリッド点が配置される間隔は、前記配線ルールに規定された値の整数倍の距離、あるいは半分の距離であることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の設計方法。
【請求項１１】
前記配線ルールには、パターン間の間隔の最小値を規定する最小パターン間距離、あるいはパターンの幅の最小値を規定する最小パターン幅が予め設定されることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の設計方法。
【請求項１２】
前記第１の領域に配置されるパターンは、隣接する前記グリッド点の中点に前記パターンの外周辺が位置することを特徴とする請求項１に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその設計方法に関し、特にオングリッド設計された領域とオフグリッド設計された領域とを有する半導体装置及びその設計方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造プロセスは微細化が進んでいる。また、半導体装置は、リソグラフィー技術等の露光技術を用いて、マスク上に形成されたパターンを半導体基板上に転写することで製造される。このとき、露光に用いる光の波長よりもマスクパターンが微細化されると、光の干渉、あるいは回折によって、製造される半導体装置のパターンがマスク上のパターンとずれたものになる問題がある。
【０００３】
近年のマスクパターンの製造においては、光の干渉や回折の影響を考慮して光近接効果補正（ＯＰＣ：Optical Proximity Correction）が施される。このＯＰＣは、パターン同士の距離やパターンの形状の組み合わせを考慮してパターンの形状を補正する。例えば、隣接するパターンが近い場合、半導体基板上に形成されるパターンの幅が小さくなるため、マスク上のパターンを設計データよりも太くすることが行われる。つまり、ＯＰＣは、パターンの形状と間隔との組み合わせに対してそれぞれ個別の補正を行う。マスク上のパターンの形状や間隔を任意に設定可能とすると、補正の種類は、膨大な組み合わせとなる。これによって、ＯＰＣ処理に莫大な処理時間が必要になる。
【０００４】
そこで、微細な製造プロセスで使用されるマスクパターンは、所定間隔で格子状に配置されたグリッド点に基づきパターンを配置するオングリッド設計によって作成される。グリッド点に基づきマスクパターンを作成することで、パターンの間隔や、パターンの幅の種類を削減することが可能である。つまり、ＯＰＣ処理を行う場合の組み合わせを削減することで、ＯＰＣ処理に要する時間を削減することが可能である。このオングリッド設計に関する従来例が特許文献１に開示されている。
【０００５】
従来例で作成されるマスクパターンの一例を図６に示す。図６に示すマスクパターン１００は、ビア１０１をオングリッド設計したものである。図６に示すように、ビア１０１は、格子状に配列されたグリッド点を中心とした領域に形成される。ここで、グリッド点の間隔は、例えば製造プロセスの最小パターン間距離に設定される。
【特許文献１】特開２００５−１８９６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来例のオングリッド設計では、パターン間隔の最小がグリッド間隔に限られる。つまり、本来狭い間隔で作成できるパターンであっても、グリッド点に基づき作成しなければならない。これによって、製造プロセスは微細化されたにもかかわらず、作成されるパターン全体では、大きなパターンとなってしまい、チップ面積が増大する問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、格子状に配列されたグリッド点に基づきパターンが形成される第１の領域と、外周の形状が前記グリッド点に基づき規定されるレイアウトセルが複数形成される第２の領域とを有し、前記レイアウトセル内のパターンは、配線ルールに基づき形成され、前記レイアウトセル内のパターンのうち前記第１の領域内のパターンと接続されるパターンは、前記第１の領域との境界部分において前記グリッド点に基づき形成されるものである。
【０００８】
一方、本発明にかかる半導体装置の設計方法は、格子状に規定されるグリッド点に基づきパターンが形成される素子を有する半導体装置の設計方法であって、前記半導体装置は、前記グリッド点に基づきパターンが形成される第１の領域と、外周の形状が前記グリッド点に基づき規定されるレイアウトセルが複数形成される第２の領域とを有し、前記レイアウトセル内のパターンを配線ルールに基づき形成し、前記レイアウトセル内のパターンのうち前記第１の領域内のパターンと接続されるパターンの前記第１の領域との境界部分を前記グリッド点に基づき形成する方法である。
【０００９】
本発明にかかる半導体装置及びその設計方法は、グリッド点に基づいたパターニングが行われる第１の領域（例えば、オングリッド領域）を有する。これによって、パターンの間隔やパターンの幅の種類が削減されるため、ＯＰＣ処理を削減することが可能である。また、オングリッド領域に加え、外周がグリッド点に基づき規定され、内部のパターンが配線ルールに基づき形成されるレイアウトセルが配置される第２の領域（例えば、オフグリッド領域）を有している。これによって、レイアウトセル内のパターンは、配線ルールにおいてグリッド点の間隔よりも狭い間隔で規定される部分に関して、グリッド点に基づきパターニングする場合よりも狭い間隔でパターニングすることが可能である。つまり、レイアウトセル内にパターニングされる機能回路は、オングリッド領域にパターニングされる機能回路よりもレイアウト面積を小さくすることが可能である。従って、本発明の半導体装置及びその設計方法によれば、ＯＰＣ処理の労力を軽減しながら、チップ面積を削減することが可能である。
【００１０】
また、レイアウトセル内のパターンのうちオングリッド領域内のパターンと接続されるパターンは、オングリッド領域との境界部分においてグリッド点に基づき形成される。これによって、オングリッド領域とオフグリッド領域とのパターンの接続をスムーズに行うことが可能である。
【発明の効果】
【００１１】
本発明の半導体装置及びその設計方法によれば、ＯＰＣ処理の労力を軽減しながら、チップ面積を削減することが可能である。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１の概略図を図１に示す。図１に示すように、半導体装置１は、パッド１０、回路形成領域１１を有している。パッド１０は、半導体装置１の入出力端子である。回路形成領域１１は、半導体装置１の機能を実現する回路、および回路ブロックが形成される。この回路形成領域１１は、さらに第１の領域（例えば、オングリッド領域１２）と第２の領域（例えば、オフグリッド領域１３）を有している。
【００１３】
オングリッド領域１２は、グリッド点に基づきパターンが形成される領域であり、例えば論理回路（Ｌｏｇｉｃ回路）が形成される。オフグリッド領域１３は、外周の形状がグリッド点に基づき規定されるレイアウトセルが複数形成される領域であり、例えばＳＲＡＭ（Static Random Access Memory）などが形成される。なお、レイアウトセルの詳細については後述する。オングリッド領域１２とオフグリッド領域１３とをさらに詳細に説明する。オングリッド領域１２とオフグリッド領域１３との境界部分にあたる領域Ａの拡大図の一例を図２に示す。
【００１４】
図２に示すように、領域Ａは、格子状に配置されたグリッド点３０を有している。図２においては、グリッド点を結ぶようにグリッド線３１が示されている。グリッド点３０は、グリッド線３１が交差する点である。また、グリッド点の間隔（グリッド間隔ａ）は、図２では製造プロセスの最小パターン幅のルールに基づき設定される。グリッド間隔ａは、適宜設定することが可能であり、最小パターン幅ルールの整数倍としてもよく、１／２としてもよい。
【００１５】
領域Ａは、オングリッド領域１２とオフグリッド領域１３を有している。また、領域Ａは、第１層目の金属配線２１、第２層目の金属配線２２と接続配線（ビア）２３とを有している。オングリッド領域１２では、第１層目の金属配線２１、第２層目の金属配線２２、ビア２３は、グリッド点３０に基づき配置される。オングリッド領域１２の第１層目の金属配線２１、第２層目の金属配線２２、ビア２３は、例えばグリッド点３０を中心とし、グリッド点３０とグリッド点３０との中点にパターンの外周辺が位置するように配置される。
【００１６】
オフグリッド領域１３は、略同一のレイアウトパターンを有するレイアウトセルが複数個配置される。レイアウトセル内のパターンは、配線ルールに基づき形成され、レイアウトセル内のパターンのうちオングリッド領域１２内のパターンと接続されるパターンは、オングリッド領域１２との境界部分においてグリッド点に基づき形成される。図２に示す例は、レイアウトセルに形成される機能回路としてＳＲＡＭセル配置したものである。このＳＲＡＭセルのパターンは、製造プロセスにおける配線ルールに基づき配置される。配線ルールについての詳細は後述する。
【００１７】
図２に示すＳＲＡＭセルは、金属配線としてビット線ＢＬ、接地配線ＶＳＳ、電源配線ＶＤＤ、セル内配線ＣＬ、ビア２３を有している。ビット線ＢＬは、ＳＲＡＭの入出力配線であって、例えば第２層目の金属配線として形成される。接地配線ＶＳＳは、ＳＲＡＭに接地電位を供給する配線であって、例えば第１層目の金属配線として形成される。電源配線ＶＤＤは、ＳＲＡＭに電源電位を供給する配線であって、例えば第１層目の金属配線として形成される。セル内配線ＣＬは、ＳＲＡＭ内の素子を接続する配線であって、例えば第１層目の金属配線として形成される。オフグリッド領域１３に配置されるＳＲＡＭセルの詳細については後述する。
【００１８】
ここで、ＳＲＡＭセルのビット線ＢＬ、電源配線ＶＤＤ、接地配線ＶＳＳは、オングリッド領域１２に配置される配線と接続される。オフグリッド領域１３に配置されるレイアウトセル内のパターンは、配線ルールは満足するがグリッド点に基づいた配置はされていない。そこで、オフグリッド領域１３に配置されるレイアウトセルのパターンは、オングリッド領域１２とオフグリッド領域１３との境界となる部分についてはグリッド点に基づいた配置がされる。つまり、ＳＲＡＭセルのビット線ＢＬ、電源配線ＶＤＤ、接地配線ＶＳＳは、ＳＲＡＭセルの外周辺に接する部分ではグリッド点に基づいた配置となる。
【００１９】
オフグリッド領域１３に配置されるレイアウトセルの一例としてＳＲＡＭセルを配置した場合について説明する。図３にレイアウトセル４０（例えば、ＳＲＡＭセル）の概略図を示す。なお、図３では、図面の煩雑さを防ぐため、ビット線ＢＬを図示していない。また、図３のグリッド間隔ａは、最小パターン幅ルールの１／２となっている。
【００２０】
図３に示すように、ＳＲＡＭセルは、最下層の基板層に拡散領域２４が形成され、基板領域の上層のゲート層にワード線ＷＬとゲート電極２５が形成され、ゲート層の上層の金属配線層に電源配線ＶＤＤ、接地配線ＶＳＳ、セル内配線ＣＬが形成される。オフグリッド領域１３に配置されるＳＲＡＭセルは、配線ルールに基づきこれらの配線あるいは領域が配置される。配線ルールは、例えば最小パターン幅ｂ、最小パターン間距離ｃ、包含距離ｄなどが規定されている。最小パターン幅ｂは、パターンの長手方向と直行する方向のパターンの幅の最小値が規定される。最小パターン間距離ｃは、同一層内に形成されるパターン同士の間隔の最小値が規定される。包含距離ｄは、一般的に最小パターン幅ｂ、あるいは最小パターン間距離ｃよりも小さな値が設定され、例えばビア領域と配線領域とが重なる部分における、ビアの外周辺と金属配線の外周辺との間隔が規定される。
【００２１】
図３に示すＳＲＡＭセルの配線、あるいは領域は、最小パターン幅ｂ以上になるようにパターニングされる。また、同一の層に形成されるパターン同士の距離は、最小パターン間距離ｃ以上になるようにパターニングされる。本実施の形態では、ビア２３の一辺は最小パターン幅ｂとなるようにパターニングされる。ビア２３は、金属配線層のパターンとその他のパターンとを接続するために、上面視において金属配線や、拡散領域、ゲート電極と同じ領域に形成される。このとき、最小パターン幅ｂでパターニングされた金属配線とビア２３とが同じ領域に形成された場合、ビア２３と同じ領域に配置される金属配線やその他パターンは、包含距離ｄを満たすように太くパターニングされる。
【００２２】
一方、オフグリッド領域１３に配置されるレイアウトセルを、オングリッド領域１２において形成した場合のレイアウトを図４に示す。なお、図４においても、図３と同様にグリッド間隔ａは、最小パターン幅ルールの１／２である。図４に示すＳＲＡＭセルにおいても、配線ルールは満足される。しかしながら、オングリッド領域１２では、グリッド点に基づいた配置しかできないため、図４に示すＳＲＡＭの包含距離ｄ'は、図３に示すＳＲＡＭセルの包含距離ｄよりも大きくなる。このようなことから、オングリッド領域１２でパターニングされるＳＲＡＭセルは、オフグリッド領域１３でパターニングされるＳＲＡＭセルよりも大きくなる。図３に示すＳＲＡＭセルと図４に示すＳＲＡＭセルとの対比では、図３に示すＳＲＡＭセルは、縦に３０個、横に１９個のグリッド点が必要であるのに対し、図４に示すＳＲＡＭセルは、縦に３４個、横に２３個のグリッド点が必要である。
【００２３】
上記説明より、本実施の形態の半導体装置は、オングリッド領域１２にランダムなパターンを有する回路を形成し、オフグリッド領域１３に規則性のあるパターンを有する回路が形成される。つまり、ランダムなパターンを有する回路をオングリッド設計（グリッドに基づいたパターニング）とすることで、パターンの幅とパターンの間隔との種類を減らすことが可能である。これによって、ＯＰＣ処理の労力を削減し、マスク作成時間を短縮することが可能である。なお、本実施の形態の半導体装置は、例えば、最小パターンが６５ｎｍ以下の製造プロセスによって製造される。最小パターン幅が６５ｎｍ以下の製造プロセスにおいては、ＯＰＣ処理が必要である。従って、このような製造プロセスで用いられるパターンを形成する場合に本発明はより顕著な効果を奏する。
【００２４】
一方、規則性のあるパターンを有する回路をオフグリッド設計（グリッド点によらず、配線ルールに基づいたパターニング）とすることで、回路のレイアウト面積を削減することが可能である。このオフグリッド領域１３に配置するレイアウトセルは、予め実験等によって回路動作が確認されたものであることが好ましい。動作確認されていないレイアウトセルでは、ＯＰＣの不具合等によって、回路が正しく動作しない可能性がある。また、オフグリッド設計によってパターニングされ、回路動作が確認されたレイアウトセルは、ライブラリ等にデータとして登録することで、その他の半導体装置の設計で使用することが可能である。
【００２５】
また、本実施の形態において、オフグリッド領域１３に配置されるパターンにおいて、オングリッド領域１２のパターンと接続される配線は、レイアウトセルの外周部分においてオングリッド設計とされる。これによって、オフグリッド領域１３のパターンとオングリッド領域１２のパターンとをスムーズに接続することが可能である。また、オフグリッド領域１２に形成されるレイアウトセルの外周辺は、グリッド点に基づいた外周辺となっていることが好ましい。オフグリッド設計されたレイアウトセルの外周辺がオングリッド設計となっていることで、オフグリッド設計されたレイアウトセルとオングリッド領域内のパターンとの間に無駄な領域が発生することを防止することが可能である。
【００２６】
ところで、オングリッド領域とオフグリッド領域とが混在する半導体装置を設計する場合においても、ＣＡＤ（Computer Aided Design）ツール等を用いた自動配置配線を行うことが可能である。例えば、グリッド点の間隔とオフグリッド領域に配置するレイアウトセルとを予めＣＡＤツールに登録しておけばよい。この場合、ＣＡＤツールに対して、グリッド点に基づいたレイアウトを実行するような制約を設けることで、グリッド点に基づいて素子を配置する自動配置配線を行うことが可能である。また、レイアウトされる回路中にオフグリッド設計されたレイアウトセルに該当する回路がある場合、登録されたレイアウトセルの中から該当するレイアウトセルを選択し、そのレイアウトセルを回路に基づき配置すればよい。
【００２７】
実施の形態２
実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と実質的に同じである。実施の形態１にかかる半導体装置のオフグリッド領域には、１つの機能回路を１つのレイアウト単位としたレイアウトセルを複数配置していた。これに対し、実施の形態２にかかる半導体装置のオフグリッド領域には、複数の機能回路を１つのレイアウト単位としたレイアウトセルを複数配置する。
【００２８】
実施の形態２にかかるレイアウトセル６０の一例として、４つのＳＲＡＭセルを有するレイアウトセル６０のレイアウトの概略図を図５に示す。図５に示すように、レイアウトセル６０は、電源配線ＶＤＤを中心として対称となる領域にそれぞれ２つのＳＲＡＭセルが配置される。また、レイアウトセル６０においても、レイアウトセルの外に配置される配線と接続されるパターンは、オングリッド設計とされる。さらに、レイアウトセル６０の外周辺は、オングリッド設計となっている。
【００２９】
実施の形態２では、複数の機能回路を１つのレイアウトセルとすることで、複数のセル間で共通して使用できるパターンをまとめることが可能である。また、レイアウトセル内においてはオフグリッド設計が可能であるため、レイアウトセル内の機能回路パターン同士の間隔をオフグリッド設計することが可能である。これによって、実施の形態１と実施の形態２とで同じ数の機能回路をレイアウトする場合、実施の形態２のレイアウトセルは、実施の形態１にかかるレイアウトセルよりも無駄な領域を削減することが可能である。つまり、実施の形態２のレイアウトセルを用いることで、実施の形態２にかかる半導体装置は、実施の形態１よりもチップ面積を削減することが可能である。
【００３０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、レイアウトセルとして登録する回路はＳＲＡＭに限られたものではなく、センスアンプ等をレイアウトセルとして登録することも可能である。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１にかかる半導体装置の概略図である。
【図２】図１の領域Ａの拡大図である。
【図３】実施の形態１においてオフグリッド領域に形成されるレイアウトセルの一例を示す図である。
【図４】実施の形態１においてオングリッド領域に形成されるレイアウトセルの一例を示す図である。
【図５】実施の形態２においてオフグリッド領域に形成されるレイアウトセルの一例を示す図である。
【図６】従来の半導体装置においてグリッド点に基づき配置されるマスクパターンの一例を示す図である。
【符号の説明】
【００３２】
１    半導体装置
１０    パッド
１１    回路形成領域
１２    オングリッド領域
１３    オフグリッド領域
２１、２２    金属配線
２３    ビア
２４    拡散領域
２５    ゲート電極
３０    グリッド点
３１    グリッド線
４０、５０、６０    レイアウトセル
ａ    グリッド間隔
ｂ    最小パターン幅
ｃ    最小パターン間距離
ｄ、ｄ'    包含距離
ＶＤＤ    電源配線
ＶＳＳ    接地配線
ＷＬ    ワード線
ＢＬ    ビット線
ＣＬ    セル内配線
【図１】
2007311501.tif 000003
【図２】
2007311501.tif 000004
【図３】
2007311501.tif 000005
【図４】
2007311501.tif 000006
【図５】
2007311501.tif 000007
【図６】
2007311501.tif 000008