(57)【要約】      （修正有）【課題】寄生容量と寄生インダクタンスのＬＣ共振回路の共振により生じるグランドバウンスの低減に有効なサブユニット基板を提供する。【解決手段】サブユニット基板１は、サブ基板電源パターン３５を有するサブ基板電源層３とグランドパターン２１を有するサブ基板グランド層２とが絶縁層を介して対向する領域を有する。寸法Ｄがサブユニット基板の寸法の半分以上のサブ基板電源パターンについては、サブ基板電源パターンに接続するサブ基板電源端子の数ｎを２．９＊ｈ／ｔ（但し、ｈはサブ基板電源端子の高さ、ｔはサブ基板電源パターンとグランドパターンとの間の間隔）以上にするか、あるいは、サブ基板電源パターンとグランドパターンとが重なる面積を、サブユニット基板の面積の０．２５以下で、かつ、０．３５＊（ｎ＊ｔ／ｈ）以上にした。【選択図】図３
2007242879.tif 000002
【特許請求の範囲】
【請求項１】
サブ基板電源パターンを有するサブ基板電源層とグランドパターンを有するサブ基板グランド層とが絶縁層を介して対向する領域を有するサブユニット基板において、
寸法Ｄが当該サブユニット基板の寸法の半分以上のサブ基板電源パターンについては、前記サブ基板電源パターンに接続するサブ基板電源端子の数を３個以上の所定数ｎ以上とするか、あるいは、前記サブ基板電源パターンと前記グランドパターンとが重なる面積を、当該サブユニット基板の面積の０．２５以下で、かつ、所定値以上にしたことを特徴とするサブユニット基板。
【請求項２】
前記所定数ｎは、２．９＊（ｈ／ｔ）（但し、ｈはサブ基板電源端子の高さ、ｔはサブ基板電源パターンとグランドパターンとの間の間隔）で得られる整数であることを特徴とする請求項１に記載のサブユニット基板。
【請求項３】
前記所定値は、０．３５＊（ｎ＊ｔ／ｈ）で与えられることを特徴とする請求項２に記載のサブユニット基板。
【請求項４】
前記サブ基板電源層は、電源パターンが形成された第１サブ基板電源層と、端子用電源パターンが形成された第２サブ基板電源層とを含み、前記サブ基板電源パターンは前記電源パターンと前記端子用電源パターンとで構成され、前記電源パターン、前記端子用電源パターンの少なくとも一方の中に、電源面導体除去領域を有することを特徴とする請求項１〜３のいずれか１項に記載のサブユニット基板。
【請求項５】
前記グランドパターンの中に、グランド面導体除去領域を有することを特徴とする請求項１〜４のいずれか１項に記載のサブユニット基板。
【請求項６】
前記グランドパターンの中に、それに対向する前記サブ基板電源層に導体パターンが存在する位置であって、かつ、対向する信号層に配線パターンが存在しない位置に、前記グランド面導体除去領域を有することを特徴とする請求項５記載のサブユニット基板。
【請求項７】
当該サブユニット基板が、ＢＧＡ基板であることを特徴とする請求項１〜６のいずれか１項に記載のサブユニット基板。
【請求項８】
当該サブユニット基板が、有機樹脂に埋め込まれたグローバル配線構造を有する半導体集積回路装置であることを特徴とする請求項１〜７のいずれか１項に記載のサブユニット基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＧＡ（ボールグリッドアレイ）基板、ＰＧＡ（ピングリッドアレイ）基板などのサブユニット基板に関し、特に、その構造が、サブ基板電源層とサブ基板グランド層とサブ基板電源端子とサブ基板グランド端子とを有するサブユニット基板およびこのようなサブユニット基板からなる集積回路装置に関する。
【背景技術】
【０００２】
携帯電話やパーソナルコンピュータ等の各種電子機器を構成しているサブユニット基板として、特許文献１には以下のようなものが開示されている。印刷配線板などのマザー基板にＢＧＡ基板やＰＧＡ基板などのサブユニット基板を実装し、サブユニット基板に電子部品を実装している。このサブユニット基板の下側には、ＢＧＡ端子やＰＧＡ端子などの外部端子による、信号端子、サブ基板グランド端子およびサブ基板電源端子を設置している。サブ基板電源端子については、電子部品の電源端子をサブユニット基板に接続し、サブユニット基板内部の配線が、その電源端子からサブ基板電源端子までの間を、サブ基板電源層の電源パターンおよび端子用電源パターンで接続している。
【０００３】
サブ基板電源層およびサブ基板グランド層の各位置の電位は、電子部品が突発電流を流す際に、電位の変動を生じ、その電位の変動がサブ基板電源層の電源パターンおよびサブ基板グランド層のグランドパターンを伝達することで、層の各位置で電位が変動するグランドバウンスを生じていた。
【０００４】
その対策として、特許文献２には以下のような構造が開示されている。同一電位のサブ基板電源端子を複数個近接させ、近接した複数個のサブ基板電源端子を端子用電源パターンで連結し、この端子用電源パターンを介して、基板内各層へ電気的接続を行う。このようにすることにより、従来必要であった電源、グランドの引き出し配線を短縮し、それらの引き出し配線が発生させていたインダクタンスを低減させることで、グランドバウンスを低減している。
【０００５】
なお、上記説明における各部の名称は、以降で説明される本発明を理解し易くするために用いており、特許文献１、２において用いられている名称とは異なるものがある。
【０００６】
【特許文献１】特開２００２−２５２２９８号公報
【特許文献２】特開平１１−２９７８７９号公報
【特許文献３】特開平９−５５４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記の従来技術におけるサブユニット基板では以下の問題があった。すなわち、ＢＧＡなどのある高さを有するサブ基板電源端子もインダクタンスを有する。そして、このインダクタンスが、サブユニット基板におけるサブ基板電源層の電源パターンとサブ基板グランド層のグランドパターンとの重なり領域が成す平行平板の容量とでＬＣ共振回路を形成し、その共振周波数ｆ１でグランドバウンスを発生させていた。
【０００８】
そこで、本発明の課題は、寄生容量と寄生インダクタンスのＬＣ共振回路の共振により生じるグランドバウンスの低減に有効なサブユニット基板を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、サブ基板電源パターンを有するサブ基板電源層とグランドパターンを有するサブ基板グランド層とが絶縁層を介して対向する領域を有するサブユニット基板において、寸法Ｄが当該サブユニット基板の寸法の半分以上のサブ基板電源パターンについては、前記サブ基板電源パターンに接続するサブ基板電源端子の数を３個以上の所定数ｎ以上とするか、あるいは、前記サブ基板電源パターンと前記グランドパターンとが重なる面積を、当該サブユニット基板の面積の０．２５以下で、かつ、所定値以上にしたことを特徴とする。
【００１０】
なお、前記所定数ｎは、２．９＊ｈ／ｔ（但し、ｈはサブ基板電源端子の高さ、ｔはサブ基板電源パターンとグランドパターンとの間の間隔）で得られる整数である。
【００１１】
また、前記所定値は、０．３５＊（ｎ＊ｔ／ｈ）で与えられる。
【００１２】
本発明によるサブユニット基板においては、前記サブ基板電源層は、電源パターンが形成された第１サブ基板電源層と、端子用電源パターンが形成された第２サブ基板電源層とを含み、前記サブ基板電源パターンは前記電源パターンと前記端子用電源パターンとで構成され、前記電源パターン、前記端子用電源パターンの少なくとも一方の中に、電源面導体除去領域を有することが好ましい。
【００１３】
本発明によるサブユニット基板においてはまた、前記グランドパターンの中に、グランド面導体除去領域を有することが望ましい。
【００１４】
本発明によるサブユニット基板においては更に、前記グランドパターンの中に、それに対向する前記サブ基板電源層に導体パターンが存在する位置であって、かつ、対向する信号層に配線パターンが存在しない位置に、前記導体除去領域を有することが望ましい。
【００１５】
本発明によるサブユニット基板においては、当該サブユニット基板として、ＢＧＡ基板を用いることができる。
【００１６】
本発明によるサブユニット基板においてはまた、当該サブユニット基板が、有機樹脂に埋め込まれたグローバル配線構造を有する半導体集積回路装置であっても良い。
【発明の効果】
【００１７】
本発明によるサブユニット基板は、サブ基板グランド層とサブ基板電源層の一方において導体パターンの有る領域には他方において導体の無い領域を重ねるようにして、サブ基板グランド層とサブ基板電源層に導体パターンを互い違いに形成し、サブ基板グランド層とサブ基板電源層の導体パターンの重なりを小さくした構造としている。このようにすることにより、サブユニット基板の寄生容量と寄生インダクタンスのＬＣ共振回路の共振により生じるグランドバウンスが低減され、グランドバウンスを生じる最小の周波数が上昇し、サブユニット基板の適用可能な周波数帯域が高周波数領域まで広げられる効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を図面に基づいて説明する。
【００１９】
（発明の原理）
本発明者らはサブユニット基板において数ＧＨｚの低い周波数でグランドバウンスを生じる原因を鋭意研究の結果、以下のように、その原因を解明した。
【００２０】
図１０に示すように、一辺の寸法９．５ｍｍのグランドパターン２１によるサブ基板グランド層２を有するサブユニット基板１であって、ＢＧＡの外部端子（サブ基板グランド端子４およびサブ基板電源端子５等）が高さ１ｍｍであるサブユニット基板１をマザー基板（後述する）に設置した場合の共振周波数ｆ１をシミュレーションした。なお、３はサブ基板電源層を示し、電源パターン３３が形成されている。また、６はサブ基板グランド層２とサブ基板電源層３の間に電圧を加える励振ポート（１）であり、７はサブ基板グランド層２とマザー基板グランド層９との間の電圧を測定するポート（２）である。
【００２１】
シミュレーションの結果、サブユニット基板１におけるサブ基板グランド層２のグランドパターン２１とサブ基板電源層３の電源パターン３３の成す平行平板による共振点（第２の共振点）の共振周波数ｆ２が約７ＧＨｚで発生したが、その周波数より低い周波数ｆ１の２．１７ＧＨｚにおいて共振を生じるため（第１の共振点）、グランドバウンスを生じた。こうして、サブユニット基板１がグランドバウンスを生じることなく適用可能な周波数帯域が３．６ＧＨｚ以下の周波数帯域に制限されてしまうという問題があった。
【００２２】
このサブユニット基板１の構造を等価回路にモデル化することにより、図１１の等価回路を得た。すなわち、サブ基板グランド端子４およびサブ基板電源端子５が、その高さに比例する寄生インダクタンスを有する。また、サブ基板グランド層２のグランドパターン２１とサブ基板電源層３の電源パターン３３の重なり部分が寄生コンデンサとなり容量（以下、サブ基板Ｇ／Ｖ間容量と呼ぶことがある）を持つ。寄生インダクタンスのうち、サブ基板グランド端子４に起因するグランド端子インダクタンスは無視できるが、サブ基板電源端子５に起因する電源端子インダクタンスと、寄生コンデンサとがマザー基板を介して直列接続されたＬＣ共振回路を構成し、それが、比較的低い共振周波数ｆ１（第１の共振点）で共振を生じ、その周波数で大きなグランドバウンスを生じると考えられる。
【００２３】
このモデルのグランドバウンスを計算した結果を図１２に示し、このモデルの寄生容量であるサブ基板Ｇ／Ｖ間容量を半分にした場合のグランドバウンスを計算した結果を図１３に示す。図１３の場合は、図１２の場合よりもグランドバウンスの共振周波数ｆ１が高くなり、ノイズの無い周波数帯域幅を広げることができる。このことから、サブ基板Ｇ／Ｖ間容量を下げることでサブユニット基板１の有効な周波数帯域を広げることが可能であると考えられる。
【００２４】
なお、従来行われてきたように、寄生容量程度の少ない容量に比べ十分大きな容量を持つコンデンサをサブユニット基板１に実装する場合についても等価回路で評価した結果、十分大きな容量を持つコンデンサの場合は、その容量が大きくなるとともに共振周波数ｆ１が下がるが、その共振の振幅も十分小さい値まで下がるため問題を生じないことがわかった。しかし、サブ基板Ｇ／Ｖ間容量では、図１２のシミュレーション結果が示すように、その容量が十分には大きくないために大きなノイズを発生する問題があった。
【００２５】
本発明は、サブ基板電源端子５の数を増すことにより並列するサブ基板電源端子５の総インダクタンスを下げるか、あるいは、サブ基板Ｇ／Ｖ間容量を下げることにより、第１の共振点の共振周波数ｆ１を上昇させることができるという知見を得て、それを利用してサブユニット基板の動作可能周波数の帯域を広げることで、上記の問題を改善した。
【００２６】
（第１の実施例）
図１〜図５により、本発明の第１の実施例によるサブユニット基板１を説明する。図１（ａ）〜図１（ｄ）はサブユニット基板１の各層の平面図を示し、図２はサブ基板グランド端子４、サブ基板電源端子５、その他の信号端子から成る外部端子がＢＧＡで形成されたサブユニット基板１を、マザー基板８に実装した構造の側面断面図を示す。なお、図２はサブユニット基板１の構造を理解し易くするための図であり、図１の各部と一対一に対応するようには描いていない。また、図９（ａ）〜図９（ｄ）に比較例としてのサブユニット基板の各層の平面図を、図１（ａ）〜図１（ｄ）に対応させて示す。
【００２７】
サブユニット基板１は、エポキシ樹脂、ポリイミド樹脂などの熱硬化性樹脂、ＰＥＥＫ系熱可塑性樹脂、あるいはセラミックスなどによる絶縁層１３を有すると共に、その一方の面側にはサブ基板グランド層２を有し、他方の面側にはサブ基板電源層３を有する。サブユニット基板１には、半田ボールのＢＧＡあるいは導体ピンなどの外部端子から成る、信号端子（図示せず）、サブ基板グランド端子４およびサブ基板電源端子５が接続されている。
【００２８】
サブ基板グランド端子４およびサブ基板電源端子５は、それぞれ、マザー基板８のマザー基板グランド層９およびマザー基板電源層１０に電気接続されている。サブユニット基板１には集積回路やコンデンサなどの電子部品１１を設置する。
【００２９】
図１（ａ）にサブユニット基板１の信号層の平面図を示し、図１（ｂ）にサブユニット基板１のサブ基板グランド層２の平面図を示す。図１（ｃ）にサブユニット基板１の第１サブ基板電源層３−１の平面図を示し、図１（ｄ）にサブユニット基板１の第２サブ基板電源層３−２の平面図を示す。第１サブ基板電源層３−１と第２サブ基板電源層３−２は、まとめてサブ基板電源層３として考えることができる。
【００３０】
図１（ａ）に示す信号層の配線パターン１５の存在する領域の下層のサブ基板グランド層２の位置（ここでは全面）には、図１（ｂ）に示すように、グランドパターン２１を形成する。
【００３１】
図１（ｃ）に示す第１サブ基板電源層３−１の電源パターン３１は、その面積がその下の第２サブ基板電源層３−２における端子用電源パターン２８の面積より少ない面積となるように形成する。ここでは、２種類の電位の電源パターン３１をそれぞれ分断して形成することで面積を減らしている。
【００３２】
図１（ｄ）に示す第２サブ基板電源層３−２の２種類の端子用電源パターン２８は、２種類の電位の電源パターン３１に対応するように形成され、導体を除去した電源面無導体領域１９を形成して端子用電源パターン２８の面積を減らす。
【００３３】
ここで、全層面で電気接続するすべての電源パターン、つまり本実施例では２種類の電位の電源パターン３１とこれに対応する２種類の端子用電源パターン２８を上方または下方から透視図として見た場合の面積を、サブ基板電源パターンの面積と規定し、以下ではサブ基板電源層３のサブ基板電源パターン３５と呼ぶこととする。そして、このサブ基板電源パターン３５の面積をサブユニット基板１の面積の０．２５（２５％）以下にする。
【００３４】
ここで、電源面無導体領域１９は、端子用電源パターン２８の中で、電源パターン３１の領域以外の領域に形成し、端子用電源パターン２８の外周に交差させないようにすることが望ましい。その理由は、端子用電源パターン２８の外周の形状になるべく凹凸を生じさせないことで、その外周に沿った電流による共振モードが強くなることを防ぐためである。また、電源面無導体領域１９は、後にシミュレーションのモデルとして提示する図３のサブ基板電源パターン３５のように、サブ基板電源パターン３５の外周部を帯状に残しその内部の導体を除去する形で形成することもできる。この場合も、サブ基板電源パターン３５の外周部の形状になるべく凹凸を生じさせないように形成する。
【００３５】
比較例の図９では、ある電位のサブ基板電源層３におけるサブ基板電源パターン（図９（ｃ）の第１サブ基板電源層３−１の左下の電源パターン３１と図９（ｄ）の第２サブ基板電源層３−２の左下の端子用電源パターン２８を透視図で重ねて見たサブ基板電源パターン）の面積がサブユニット基板１の面積の半分以上あった。これに対し、第１の実施例では、電位毎に、サブ基板電源パターン３５の面積をサブユニット基板１の面積の２５％以下にした。これにより、第１サブ基板電源層３−１の電源パターン３１と第２サブ基板電源層３−２の端子用電源パターン２８が合わさったサブ基板電源パターン３５が、サブ基板グランド層２のグランドパターン２１との間に形成する容量を減らしている。
【００３６】
本実施例では、このように、サブ基板電源層３のサブ基板電源パターン３５とサブ基板グランド層２のグランドパターン２１間の容量を減らすことで、その容量とサブ基板電源端子５の寄生インダクタンスとが直列ＬＣ共振回路を形成することにより生じる共振周波数ｆ１を上昇させ、サブユニット基板１の適用可能な周波数帯域を広げることができる効果がある。
【００３７】
図３に、第１の実施例のシミュレーションモデルの平面図を示す。図３で、６は、サブ基板グランド層２とサブ基板電源層３の間に電圧を加える励振ポート（１）、７は、サブ基板グランド層２とマザー基板グランド層９との間の電圧を測定するポート（２）である。図３の左にサブユニット基板１のサブ基板グランド層２を示す。その層のグランドパターン２１の存在する領域は９．５ｍｍ×９．５ｍｍの寸法で形成した。そして、このグランドパターン２１は、ＢＧＡのボールから成る、サブ基板グランド端子４でマザー基板８（図２）のマザー基板グランド層９（図２）に接続した。サブ基板グランド端子４は、グランドパターン２１の中央部分に４４個設置し、４つのコーナーに１個ずつ計４個設置し、合計４８個設置した。サブ基板グランド端子４の数は、サブ基板電源端子５の数より多く設置する。
【００３８】
第１の実施例では、以下のようにしてサブ基板電源層３におけるサブ基板電源パターン３５の面積を少なくした。
【００３９】
サブ基板電源パターン３５は、その幅がＷの２本の帯で、サブユニット基板１の中央部を図３の上下方向から取り囲む形状に形成した。サブ基板電源パターン３５の存在する領域は８ｍｍ×８．５ｍｍの寸法で形成した。そして、このサブユニット基板１のサブ基板電源パターン３５は、ＢＧＡのボールから成る、５個のサブ基板電源端子５で、マザー基板８（図２）のマザー基板電源層１０（図２）に接続した。また、サブ基板電源層３には、厚さｔ＝０．０４ｍｍの絶縁層１３（図２の絶縁層１３に対応）を介して、サブ基板グランド層２が対向し、サブ基板電源パターン３５とグランドパターン２１が対向する平行平板領域が容量を持つ。絶縁層の比誘電率εrは４．５とする。
【００４０】
図４に、サブ基板電源端子５の高さｈが１ｍｍの場合のシミュレーション結果を示す。
【００４１】
幅Ｗ＝２ｍｍの場合、サブ基板電源パターン３５の面積は５１ｃｍ２であり、サブユニット基板１の面積の０．５７倍である。この場合、２．１７ＧＨｚの第１の共振点と６ＧＨｚ近くの第２の共振点が発生した。ここで、幅Ｗ＝０．２５ｍｍに狭めた場合、サブ基板電源パターン３５の面積は１１ｃｍ２であり、サブユニット基板１の面積の０．１２倍で、面積が５分の１に減った。このとき、第２の共振点での６ＧＨｚ近くの共振周波数ｆ２はほとんど変わらなかったが、第１の共振点の共振周波数ｆ１は８割上昇し、４ＧＨｚに上昇した。
【００４２】
第１の共振点は、サブ基板電源端子５に起因する寄生インダクタンスと、サブ基板電源パターン３５とグランドパターン２１の平行平板が成す容量とが直列に接続されてＬＣ共振回路を形成し、それが共振する周波数であるため、幅Ｗを変えると容量が変わり、その結果、共振周波数ｆ１が変わった。
【００４３】
第２の共振点は、サブ基板電源パターン３５とグランドパターン２１の平行平板が成すインダクタンスと、これらが成す容量とが形成するＬＣ共振回路の共振周波数ｆ２である。この共振回路では、幅Ｗを変えると容量が変わるが、それとともにインダクタンスがそれを打ち消すように変わるため、結局、共振周波数ｆ２が変わらなかったと考えられる。
【００４４】
こうして、サブ基板電源層３のサブ基板電源パターン３５の幅Ｗを狭めて面積を減らすことで、第１の共振点の共振周波数ｆ１を上昇させて、共振の存在しない周波数帯域を広げることができる。第１の共振点の共振周波数ｆ１を上昇させる限界は、第２の共振点の共振周波数ｆ２まで共振周波数を上昇させることができる。この場合は、幅Ｗを更に０．１２５ｍｍまで狭めるとほぼ限度に達する。
【００４５】
図５に、サブ基板電源端子５の高さｈが３割に低下したｈ＝０．３ｍｍの場合のシミュレーション結果を示す。
【００４６】
幅Ｗ＝２ｍｍの場合には、３．７ＧＨｚの第１の共振点と７ＧＨｚ近くの第２の共振点が発生した。第１の共振点は、サブ基板電源端子５の高さｈの低下にともなうサブ基板電源端子５に起因した寄生インダクタンスの低下の影響で、ｈ＝１ｍｍの場合に比べ共振周波数ｆ１が７割上昇した。一方、第２の共振点は、サブ基板電源端子５に起因した寄生インダクタンスの低下の影響を若干受け、共振周波数ｆ２が約１７％上昇した。ここで、幅Ｗ＝０．５ｍｍに狭めた場合、サブ基板電源パターン３５の面積は１９．３ｃｍ２であり、サブユニット基板１の面積の０．２１倍である。このとき、第２の共振点での７ＧＨｚ近くの共振周波数ｆ２はほとんど変わらなかったが、第１の共振点の共振周波数ｆ１は、ｈ＝１ｍｍの場合に比べ約８割上昇し、５．６ＧＨｚになった。こうして、サブ基板電源層３におけるサブ基板電源パターン３５の幅Ｗを狭めることで、第１の共振点の共振周波数ｆ１を上昇させて、サブユニット基板１の適用可能な周波数帯域が、５．２ＧＨｚまでの周波数帯域に広げられる効果があった。
【００４７】
また、サブ基板電源端子５の高さｈとしては、サブ基板電源端子５のインダクタンスは、その高さｈに比例し、第１の共振点の周波数は、サブ基板電源端子５のインダクタンスの平方根に反比例の関係にあると考えられる。
【００４８】
サブ基板電源層３におけるサブ基板電源パターン３５の幅Ｗを狭める限度は以下のように導出した。
【００４９】
サブ基板電源端子５によるインダクタンスは、サブ基板電源パターン３５に接続するサブ基板電源端子５の数ｎに反比例し、サブ基板電源端子５の高さｈに比例する。
【００５０】
また、サブ基板電源パターン３５とグランドパターン２１の平行平板が成す容量は、サブ基板電源パターン３５の幅Ｗとその存在領域の長さＤ（図３参照）との積をその平行平板の間隔、つまり絶縁層の厚さｔで割り算し、比誘電率εrを掛け算した値に比例する。ここで、サブ基板電源パターン３５の存在領域の長さＤは、その形状が矩形の場合は、その長尺の長さをＤとする。これらから第１の共振点の共振周波数ｆ１が、おおむね、以下の式（１）であらわされる。
【００５１】
（４ＧＨｚ／第１の共振周波数ｆ１）＝√｛（εr／４．５）＊（Ｗ／０．２５ｍｍ）＊（Ｄ／８ｍｍ）＊（０．０４ｍｍ／ｔ）＊（ｈ／１ｍｍ）／ｎ｝・・・・（１）
第２の共振周波数ｆ２は、以下の式（２）であらわされる。
【００５２】
（６ＧＨｚ／第２の共振周波数ｆ２）＝√（εr／４．５）＊Ｄ／８ｍｍ・・・・（２）
ここで、サブ基板電源パターン３５が、その存在領域の長さＤの寸法の正方形の面積を持つ場合は、Ｗ＝Ｄであり、その場合に第１の共振点の周波数ｆ１が第２の共振点の共振周波数ｆ２よりも高い場合は、第１の共振点は十分高い周波数であり問題を生じない。これが成り立つ条件は、以下の式（３）を満たす場合である。
【００５３】
ｎ＞２．９＊ｈ／ｔ・・・・（３）
通常、ｈ＞ｔであるので、所定数ｎは３個以上になる。
【００５４】
また、サブ基板グランド層２に接続するサブ基板グランド端子４の数ｎについても、式（３）を満たす必要がある。サブ基板グランド端子４の数は、サブ基板電源端子５の数よりも多く設置することが望ましい。
【００５５】
サブ基板グランド端子４の数ｎに関して式（３）が満たされない場合、あるいはある電位のサブ基板電源パターン３５に接続するサブ基板電源端子５の数ｎに関して式（３）が満たされない場合は、第１の共振点の周波数ｆ１が第２の共振点の共振周波数ｆ２よりも低くなる。この場合には、サブ基板グランド端子４の数ｎに関して式（３）が満たされない場合は全てのサブ基板電源パターン３５に対して以下のようにする。あるいは、サブ基板グランド端子４の数ｎに関しては式（３）が満たされるが、あるサブ基板電源パターン３５に関しては式（３）が満たされない場合は、そのサブ基板電源パターン３５に対して以下のようにする。すなわち、そのサブ基板電源パターン３５に対して、そのサブ基板電源パターン３５の幅Ｗをその長さＤよりも狭くすることで、第１の共振周波数ｆ１を第２の共振周波数ｆ２近くまで上昇させることができる。そのため、そのサブ基板電源パターン３５で、第１の共振点の共振周波数ｆ１が、サブユニット基板１の動作に支障をきたす周波数帯域にある場合には、そのサブ基板電源パターン３５を、中央部をくりぬき、その外形輪郭線から幅Ｗの帯状の導体パターンを有する形状にすることで、サブユニット基板１の適用可能な周波数帯域を広げることができる。なお、この幅Ｗの帯状のサブ基板電源パターン３５は、図１（ｃ）の２種類の電位の電源パターン３１と電気接続する図１（ｄ）の２種類の端子用電源パターン２８の全導体を透視図で見て重ね合わせた全体の形であり、その全体の面積が、サブ基板電源パターン３５の面積となることは前に説明したとおりである。
【００５６】
ここで、サブ基板電源パターン３５の面積の下限は、以下の式（４）で計算できる。
【００５７】
（第１の共振周波数ｆ１）＜（第２の共振周波数ｆ２）・・・・（４）
式（１）と式（２）を式（４）に代入し、以下の式（５）を得る。
【００５８】
Ｗ＞０．３５＊（ｎ＊ｔ／ｈ）＊Ｄ・・・・（５）
この式（５）から、一辺の寸法がＤの正方形の外周に幅Ｗの帯状に形成されるサブ基板電源パターン３５の面積（近似的にはＷ＊４Ｄ）を、一辺の寸法がＤの正方形の約１．４＊（ｎ＊ｔ／ｈ）以上にすることが、サブ基板電源パターン３５の面積の下限を定める条件である。
【００５９】
複数の電位のサブ基板電源パターン３５の群のうち、特に、第１の共振点の周波数ｆ１も第２の共振点の周波数ｆ２も低く、共振問題を引き起こす電源パターンは、サブユニット基板１の寸法の半分以上の寸法Ｄを有する大きな電源パターンである。この場合、その共振周波数ｆ１を上昇させる必要があるので、以上の条件を利用して、寸法Ｄがサブユニット基板１の寸法の半分以上の電源パターンについては、その面積を、サブユニット基板１の面積の０．２５（＝２５％）以下で０．３５＊（ｎ＊ｔ／ｈ）以上の面積に形成することにより、共振を低減させて第１の共振周波数ｆ１を上昇させる。あるいは、その電源パターンに接続するサブ基板電源端子５の数ｎを２．９＊（ｈ／ｔ）以上とすることで、サブユニット基板１の適用可能な周波数帯域を広げることができる効果がある。
【００６０】
（第２の実施例）
図２と図６により、本発明の第２の実施例によるサブユニット基板１を説明する。図６はサブユニット基板１の平面図を示す。前述したように、図２はサブ基板グランド端子４、サブ基板電源端子５、その他の信号端子から成る外部端子がＢＧＡで形成されたサブユニット基板１を、マザー基板８に実装した構造の側面断面図を示すが、サブユニット基板１の構造を理解し易くするための図であり、図６の各部と一対一に対応するようには描いていない。
【００６１】
サブユニット基板１は、エポキシ樹脂、ポリイミド樹脂などの熱硬化性樹脂、ＰＥＥＫ系熱可塑性樹脂、あるいはセラミックスなどによる絶縁層１３とサブ基板グランド層２とサブ基板電源層３（第１サブ基板電源層３−１および第２サブ基板電源層３−２）を有する。サブユニット基板１は、半田ボールあるいは導体ピンなどのサブ基板グランド端子４とサブ基板電源端子５と信号端子（図示せず）により、マザー基板８の導体パターンに電気接続する。サブユニット基板１には集積回路やコンデンサなどの電子部品１１を設置する。
【００６２】
図６（ａ）にサブユニット基板１の信号層の平面図を示し、図６（ｂ）にサブユニット基板１のサブ基板グランド層２の平面図を示す。図６（ｃ）にサブユニット基板１の第１サブ基板電源層３−１の平面図を示し、図６（ｄ）にサブユニット基板１の第２サブ基板電源層３−２の平面図を示す。
【００６３】
図６（ｂ）に示すように、サブ基板グランド層２におけるグランドパターン２１に、その下層のサブ基板電源パターン３５と重なる領域に、一部の導体を除去したグランド面無導体領域１８を形成する。サブ基板電源パターン３５は図示していないが、前に説明した通り、図６（ｃ）に示す第１サブ基板電源層３−１の電源パターン３１は、２種類の電位の電源パターン３１を形成し、それらの電源パターン３１を、ビアホールにより、図１６（ｄ）に示す第２サブ基板電源層３−２の２種類（２つ）の端子用電源パターン２８に電気接続する。同電位の電源パターン３１と端子用電源パターン２８が合わさり、透視図で重なった領域のサブ基板電源パターン３５を形成する。
【００６４】
ここで、グランド面無導体領域１８は、その下層のサブ基板電源パターン３５に重なる領域の中に形成し、その下層のサブ基板電源パターン３５の外周に交差させないようにすることが望ましい。その理由は、グランドパターン２１とその下層のサブ基板電源パターン３５の重なる領域とが成す平行平板の領域の外周の形状になるべく凹凸を生じさせないことで、その外周に沿った電流による共振モードが強くなることを防ぐためである。
【００６５】
こうして、グランドパターン２１とサブ基板電源パターン３５の重なりを小さくした構造を形成する。この重なり部分の面積は、第１の実施例と同様に、その面積を、サブユニット基板１の面積の０．３５＊（ｎ＊ｔ／ｈ）まで減少させることで、共振を低減させる。
【００６６】
第２の実施例では、サブユニット基板１のサブ基板電源層３におけるサブ基板電源パターン３５の面積を低減することが困難な場合にも、サブ基板電源パターン３５の領域に重なるグランドパターン２１の面積を小さくすることで、両者が重なることで形成される容量を小さくして第１の共振周波数ｆ１を高くし、サブユニット基板１の適用可能な周波数帯域を広げることができる効果がある。
【００６７】
（第３の実施例）
図７に、本発明の第３の実施例によるサブユニット基板１の平面図を示す。
【００６８】
図７（ａ）にサブユニット基板１の信号層の平面図を示し、図７（ｂ）にサブユニット基板１のサブ基板グランド層２の平面図を示す。図７（ｃ）にサブユニット基板１の第１サブ基板電源層３−１の平面図を示し、図７（ｄ）にサブユニット基板１の第２サブ基板電源層３−２の平面図を示す。
【００６９】
図７（ａ）に示す、信号層の配線パターン１５の存在する領域の下層のサブ基板グランド層２には、図７（ｂ）に示すように、サブ基板グランド層２の導体領域を確保し、上層に配線パターン１５が存在しないグランドパターン２１の領域に限って、導体を除去したグランド面無導体領域１８を形成する。
【００７０】
図７（ｃ）に示す第１サブ基板電源層３−１の電源パターン３１は、２種類の電位の電源パターン３１を形成し、それらの電源パターン３１を、ビアホールにより、図１６（ｄ）に示す第２サブ基板電源層３−２の２種類（２つ）の端子用電源パターン２８に電気接続する。同電位の電源パターン３１と端子用電源パターン２８が合わさり、透視図で重なった領域のサブ基板電源パターン３５（図示せず）を形成する。ここで、電位が異なる２種類のサブ基板電源パターン３５の領域中において、それと重なるグランド面パターン２１にグランド面無導体領域１８が形成されない位置には、図７（ｄ）に示すように、導体を設置しない電源面無導体領域１９を形成する。この例では、図７（ｄ）に示す端子用電源パターン２８の形成領域中にグランド面無導体領域１９を形成したが、第１サブ基板電源層３−１の電源パターン３１中に形成しても良い。
【００７１】
このようにして、グランドパターン２１とサブ基板電源パターン３５は、それぞれに、グランド面無導体領域１８と電源面無導体領域１９を、互いに重ならない位置に形成する。また、グランド面無導体領域１８は、信号層の配線パターン１５と重ならない位置に形成する。こうして、サブ基板グランド面２のグランドパターン２１とサブ基板電源層３のサブ基板電源パターン３５の重なりを小さくした構造を形成する。この重なり部分の面積は、第１の実施例と同様に、その面積を、サブユニット基板１の面積の０．３５＊（ｎ＊ｔ／ｈ）まで減少させることで、共振を低減させる。
【００７２】
第３の実施例では、サブユニット基板１におけるサブ基板電源パターン３５とサブ基板グランド層２のグランドパターン２１を、それに隣接する配線パターン１５が存在しない場合に、それらの層の導体面積を減らしつつ、配線パターン１５に隣接する導体面を確保し配線パターン１５の電流のリターン電流を確保できるので、ＥＭＩの発生量が少ないサブユニット基板１を形成できる効果がある。
【００７３】
（第４の実施例）
本発明の第４の実施例を図８に示す。第４の実施例は、サブユニット基板１が半導体集積回路装置１００の場合である。この半導体集積回路装置１００は、特許文献３に示されるように、シリコン基板２０と酸化膜絶縁層２５と絶縁層１３を含む構造の表面側に、ポリイミド樹脂やベンゾシクロブチンなどの樹脂膜３０に銅配線によるサブ基板電源層３とサブ基板グランド層２を埋め込んだグローバル配線構造を有する。
【００７４】
図８（ａ）に、半導体集積回路装置１００、すなわちサブユニット基板１の側面断面図を示し、図８（ｂ）に、サブユニット基板１のサブ基板グランド層２の平面図を示す。また、図８（ｃ）には、サブユニット基板１のサブ基板電源層３の平面図を示す。つまり、ここでは、前述した第１サブ基板電源層３−１と第２サブ基板電源層３−２をまとめてサブ基板電源層３として示している。
【００７５】
図８（ａ）において、シリコン基板２０上に、ソース用半導体膜２２−１及びドレイン用半導体膜２２−２が形成され、その間の電流通路２３上に酸化膜絶縁層２５で隔たれたゲート電極パターン２４が形成されている。そして、ソース用半導体膜２２−１及びドレイン用半導体膜２２−２の上に層間接続導体（ビア）２７が接続される。層間接続導体２７は、ポリイミド等からなる絶縁層１３に埋め込んで形成され、配線パターン１５、サブ基板電源層３のサブ基板電源パターン３５、サブ基板グランド層２のグランドパターン２１に接続される。そして、サブ基板グランド層２のグランドパターン２１は、金バンプやボールはんだ等のサブ基板グランド端子４によりマザー基板８のマザー基板グランド層９に電気接続する一方、サブ基板電源層３のサブ基板電源パターン３５は、金バンプやボールはんだ等のサブ基板電源端子５によりマザー基板８のマザー基板電源層１０に電気接続する。また、サブユニット基板１とマザー基板８の間の間隙に、アンダーフィル樹脂１４を充填する。２６はエッチングストッパ層である。
【００７６】
そして、サブ基板電源層３のサブ基板電源パターン３５の中には、第１の実施例の図１（ｄ）の端子用電源パターン２８のように、導体を除去した電源面無導体領域１９を形成してサブ基板電源パターン３５の面積を減らすことにより、サブ基板電源層３のサブ基板電源パターン３５がサブ基板グランド層２のグランドパターンとの間に形成する容量を減らす。
【００７７】
また、更に、図７の第３の実施例と同様にしても良い。すなわち、サブ基板グランド層２にグランドパターン２１が有る領域では、この領域に対応するサブ基板電源層３のサブ基板電源パターン３５に電源面無導体領域１９を形成する。また、サブ基板グランド層２のグランドパターン２１にもグランド面無導体領域１８（図示せず）を形成し、その形成位置に対応するサブ基板電源層３のサブ基板電源パターン３５には必ず導体を形成するようにする。結果として、サブ基板グランド層２とサブ基板電源層３に、一方の導体パターンの有る領域には他方の導体パターンの無い領域（無導体領域）が重なるように、導体パターンを互い違いに形成することで、サブ基板グランド層２のグランドパターン２１とサブ基板電源層３のサブ基板電源パターン３５の重なりを小さくした構造を形成する。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施例によるサブ基板ユニットを層別に示した平面図である。
【図２】本発明によるサブ基板ユニットの側面断面図である。
【図３】本発明の第１の実施例によるサブ基板ユニットについてシミュレーションを行う場合のシミュレーションモデルを示した平面図である。
【図４】図３のシミュレーションモデルを使用したシミュレーション結果を示した周波数特性図である。
【図５】図３のシミュレーションモデルを使用し条件を変えて行ったシミュレーション結果を示した周波数特性図である。
【図６】本発明の第２の実施例によるサブ基板ユニットを層別に示した平面図である。
【図７】本発明の第３の実施例によるサブ基板ユニットを層別に示した平面図である。
【図８】本発明を半導体集積回路装置に適用した第４の実施例を示し、図８（ａ）は側面断面図、図８（ｂ）および図８（ｃ）は層別の平面図である。
【図９】本発明を理解し易くするために、比較例としてのサブ基板ユニットを図１と同様の層別に示した平面図である。
【図１０】本発明の完成過程において行われたシミュレーションのモデルを示した平面図である。
【図１１】図１０に示されたシミュレーションモデルの等価回路を示した図である。
【図１２】図１０のシミュレーションモデルを使用したシミュレーション結果を示した周波数特性図である。
【図１３】図１０のシミュレーションモデルを使用し条件を変えて行ったシミュレーション結果を示した周波数特性図である。
【符号の説明】
【００７９】
１    サブユニット基板
２    サブ基板グランド層
３    サブ基板電源層
３−１    第１サブ基板電源層
３−２    第２サブ基板電源層
４    サブ基板グランド端子
５    サブ基板電源端子
８    マザー基板
１１    電子部品
１３    絶縁層
１５    配線パターン
１８    グランド面無導体領域
１９    電源面無導体領域
２０    シリコン基板
２２−１    ソース用半導体膜
２２−２    ドレイン用半導体膜
２３    電流通路
２４    ゲート電極パターン
２５    酸化膜絶縁層
２７    層間接続導体
２８    端子用電源パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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