(57)【要約】      （修正有）【課題】マルチビットデータを記憶するフラッシュメモリ装置のプログラム方法を提供する。【解決手段】このプログラム方法は、選択されたメモリセルをマルチビットデータにプログラムする段階と、前記複数の状態のうちの少なくとも２つの状態にそれぞれ対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含む。ここで、前記少なくとも２つの状態それぞれの所定領域は、第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は、前記第１検証電圧より高く、前記読み出し電圧は、前記第１検証電圧より低い。前記プログラム方法は、更に、前記少なくとも２つの状態にそれぞれ対応する第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記少なくとも２つの状態の検出されたメモリセルを同時にプログラムする段階とを含む。【選択図】図７
2007188625.tif 000002
【特許請求の範囲】
【請求項１】
複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルを具備するフラッシュメモリ装置のプログラム方法において、
前記状態のうちのいずれか１つを有するように、選択されたメモリセルをマルチビットデータにプログラムする段階と、
前記状態のうちの少なくとも２つの状態にそれぞれ対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含み、
前記少なくとも２つの状態それぞれの所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とにより選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記プログラム方法は、更に、
前記少なくとも２つの状態にそれぞれ対応する第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように、前記少なくとも２つの状態の検出されたメモリセルを同時にプログラムする段階を含むことを特徴とするプログラム方法。
【請求項２】
前記状態は、消去された状態とプログラムされた状態とを含むことを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記少なくとも２つの状態の検出されたメモリセルを同時にプログラムする場合において、選択されたワードラインに印加されるプログラム電圧は、前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧であることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項３に記載のプログラム方法。
【請求項５】
前記プログラムされた状態は前記少なくとも２つの状態と他の１つの状態とを含むことを特徴とする請求項２に記載のプログラム方法。
【請求項６】
前記他の１つのプログラムされた状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含み、
前記他の１つのプログラムされた状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とにより選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低く、
前記プログラム方法は、前記他の１つのプログラムされた状態に対応する第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記他の１つのプログラムされた状態の検出されたメモリセルをプログラムする段階を更に含むことを特徴とする請求項５に記載のプログラム方法。
【請求項７】
前記他の１つのプログラムされた状態の検出されたメモリセルをプログラムする場合において、
選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧であることを特徴とする請求項６に記載のプログラム方法。
【請求項８】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項７に記載のプログラム方法。
【請求項９】
前記状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータにプログラムされたか否かを判別するのに用いられることを特徴とする請求項６に記載のプログラム方法。
【請求項１０】
少なくとも第１、第２、第３、第４状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルを具備するフラッシュメモリ装置のプログラム方法において、
前記第２乃至第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、
前記第２状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含み、
前記第２状態の所定領域は第１検証電圧と第１読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第１読み出し電圧は前記第１検証電圧より低く、
前記プログラム方法は、
前記第３状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含み、
前記第３状態の所定領域は第３検証電圧と第２読み出し電圧のうちのいずれか１つと第４検証電圧により選択され、前記第４検証電圧は前記第３検証電圧より高く、前記第２読み出し電圧は前記第３検証電圧より低く、
前記プログラム方法は、
前記第２及び第３状態にそれぞれ対応する前記第２及び第４検証電圧と同一、またはそれより高いスレッショルド電圧を有するように前記第２状態の検出されたメモリセルと前記第３状態の検出されたメモリセルとを同時にプログラムする段階を更に含むことを特徴とするプログラム方法。
【請求項１１】
前記第２状態の検出されたメモリセルと前記第３状態の検出されたメモリセルとを同時にプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧であることを特徴とする請求項１０に記載のプログラム方法。
【請求項１２】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
前記プログラム方法は、
前記第４状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含み、
前記第４状態の所定領域は第５検証電圧と第３読み出し電圧のうちのいずれか１つと第６検証電圧により選択され、前記第６検証電圧は前記第５検証電圧より高く、前記第３読み出し電圧は前記第５検証電圧より低く、
前記プログラム方法は、
前記第４状態に対応する第６検証電圧と同一、またはそれより高いスレッショルド電圧を有するように前記第４状態の検出されたメモリセルをプログラムする段階とをさらに含むことを特徴とする請求項１１に記載のプログラム方法。
【請求項１４】
前記第１状態は消去された状態を示し、前記第２乃至第４状態はプログラムされた状態を示すことを特徴とする請求項１０に記載のプログラム方法。
【請求項１５】
前記第１、第３、及び第５検証電圧は前記選択されたメモリセルがマルチビットデータにプログラムされたか否かを判別するのに用いられることを特徴とする請求項１３に記載のプログラム方法。
【請求項１６】
第１、第２、第３、第４状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルを具備するフラッシュメモリ装置のプログラム方法において、
前記第２乃至第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、
前記第２状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含み、
前記第２状態の所定領域は第１検証電圧と第１読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第１読み出し電圧は前記第１検証電圧より低く、
前記プログラム方法は、
前記第３状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含み、
前記第３状態の所定領域は第３検証電圧と第２読み出し電圧のうちのいずれか１つと第４検証電圧により選択され、前記第４検証電圧は前記第３検証電圧より高く、前記第２読み出し電圧は前記第３検証電圧より低く、
前記プログラム方法は、
前記第４状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含み、
前記第４状態の所定領域は第５検証電圧と第３読み出し電圧のうちのいずれか１つと第６検証電圧により選択され、前記第６検証電圧は前記第５検証電圧より高く、前記第３読み出し電圧は前記第５検証電圧より低く、
前記プログラム方法は、
前記第２、第３及び第４状態にそれぞれ対応する前記第２、第４及び第６検証電圧と同一、またはそれより高いスレッショルド電圧を有するように前記第２状態の検出されたメモリセル、前記第３状態の検出されたメモリセル、及び第４状態の検出されたメモリセルを同時にプログラムする段階を更に含むことを特徴とするプログラム方法。
【請求項１７】
前記検出されたメモリセルを同時にプログラムする場合において、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧であることを特徴とする請求項１６に記載のプログラム方法。
【請求項１８】
前記プログラム電圧はプログラムループの繰り返しによって段階的に増加することを特徴とする請求項１７に記載のプログラム方法。
【請求項１９】
前記第１、第３、及び第５検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられることを特徴とする請求項１６に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ装置に係り、さらに具体的にはフラッシュメモリ装置をプログラムする方法に関する。
【背景技術】
【０００２】
最近、揮発性メモリと不揮発性メモリのような記憶装置の応用がＭＰ３プレーヤ、ＰＭＰ、携帯電話、ノート型パソコン、ＰＤＡなどのようなモバイル器機に急速に拡散している。そのようなモバイル器機は、多様な機能（例えば、動画再生機能）を提供するために漸次的に大容量の記憶装置を要求するようになっている。そのような要求を満たすための多様な努力が行われている。そのような努力のうちの１つとして、１つのメモリセルで２ビットデータまたはそれより多くのデータビットを記憶するマルチビットメモリ装置が提案されてきている。１つのメモリセルでマルチビットデータを記憶する例示的なマルチビットメモリ装置が特許文献１及び特許文献２にそれぞれ開示されており、これらは、この出願に参照により組み込まれる。
【０００３】
１つのメモリセルで１ビットデータを記憶する場合、メモリセルは、２つのスレッショルド電圧分布のうちのいずれか１つに属するスレッショルド電圧を有する。すなわち、メモリセルは、データ‘１’とデータ‘０’をそれぞれ示す２つの状態のうちの１つを有する。これとは異なり、１つのメモリセルで２ビットデータを記憶する場合、メモリセルは、４個のスレッショルド電圧分布のうちのいずれか１つに属するスレッショルド電圧を有する。すなわち、１つのメモリセルは、データ‘１１’、データ‘１０’、データ‘００’、及びデータ‘０１’をそれぞれ示す４つの状態のうちの１つを有する。図１には４個の状態に対応するスレッショルド電圧分布が示している。
【０００４】
４つの状態に対応するスレッショルド電圧分布がそれぞれ決められたスレッショルド電圧ウィンドウ内に存在するためには、スレッショルド電圧分布をより正確に制御しなければならない。このために、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）スキームを用いたプログラム方法が提案されている。ＩＳＰＰスキームによれば、スレッショルド電圧がプログラムループの繰り返しによってプログラム電圧の増加分だけ移動される。プログラム電圧の増加分を小さく設定することによって、スレッショルド電圧分布をより正確に制御するのが可能である。これは状態間のマージンを十分に確保することができることを意味する。一方、プログラム電圧の増加分を小さく設定する場合、メモリセルを所望の状態にプログラムするために必要な時間が増加する。したがって、プログラム時間を考慮してプログラム電圧の増加分が決められるであろう。
【０００５】
そのようなＩＳＰＰスキームにもかかわらず、各状態のスレッショルド電圧分布は、多様な原因によって所望のウィンドウよりさらに広く形成される。例えば、図１の点線１０、１１、１２、１３に示したように、スレッショルド電圧分布は、プログラミングの時、隣接したメモリセル間のカップリングにより広くなる。そのようなカップリングは“電界カップリング（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ  ｃｏｕｐｌｉｎｇ）”または“Ｆ−ｐｏｌｙカップリング”と呼ばれる。例えば、図２を参照すれば、メモリセルＭＣＡは、４つの状態のうちのいずれか１つの状態を有するようにプログラムされたセルであり、同様に、メモリセルＭＣＢは４つの状態のうちのいずれか１つの状態を有するようにプログラムされるセルであると仮定すれば、メモリセルＭＣＢがプログラムされることによって、フローティングゲートＦＧには電荷が蓄積されるであろう。この場合において、隣接したメモリセルＭＣＡのフローティングゲートＦＧの電位は、メモリセルＭＣＢをプログラムする時にメモリセルＭＣＢのフローティングゲートＦＧとのカップリングによって高くなるであろう。そのように増加したスレッショルド電圧は、プログラミング以後にもフローティングゲート間のカップリングによって引き続いて維持される。ここで、メモリセルＭＣＢは、メモリセルＭＣＡに対してワードライン方向および／またはビットライン方向に位置したメモリセルを含む。このようなカップリングによってプログラムされたメモリセルＭＣＡのスレッショルド電圧が高くなり、その結果、スレッショルド電圧分布が図１の点線１０、１１、１２、１３に示したように広くなる。各状態のスレッショルド電圧分布が広くなることによって、図１から分かるように、状態間のマージンが減少するようになる。これは読み出しマージンが減少することを意味する。
【０００６】
そのようなカップリング現象によるスレッショルド電圧分布の広くなることを解決するための技術が特許文献３に開示されている。
【０００７】
電界カップリング／Ｆ−ｐｏｌｙカップリングとともに、状態の間の読み出しマージンは、メモリセルのスレッショルド電圧が時間経過に従って低くなる現象によっても減少する。そのような現象のことを以下では高温ストレス（Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ；ＨＴＳ）と言うことにする。ＨＴＳは、メモリセルのフローティングゲートに蓄積された電荷が基板に抜けることを意味する。フローティングゲート内の蓄積された電荷が減少することによって、図３において、点線２０、２１、２２に示したように、各状態に属するメモリセルのスレッショルド電圧が低くなる。したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングによるスレッショルド電圧の増加とＨＴＳによるスレッショルド電圧の減少によって状態の間の読み出しマージンを確保することが難しい。これは、メモリセルがどの状態にプログラムされたかを判別するのが困難であることを意味する。このような問題は、製造工程が微細化することによって、さらに深刻になっている。
【０００８】
結論的に、電界カップリング／Ｆ−ｐｏｌｙカップリングによるスレッショルド電圧の増加とＨＴＳによるスレッショルド電圧の減少にもかかわらず、状態の間の読み出しマージンを確保することができる技術が要求される。
【特許文献１】米国特許第６，０７５，７３４号
【特許文献２】米国特許第５，９２３，５８７号
【特許文献３】米国特許第５，８６７，４２９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、読み出しマージンを安定的に確保することができるフラッシュメモリ装置のプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を解決するために本発明の特徴によれば、複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法が提供される。この方法は、前記状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、前記状態のうちの少なくとも２つの状態にそれぞれ対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含む。ここで、前記少なくとも２つの状態のそれぞれの所定領域は、第１検証電圧と読み出し電圧のうちのいずれか１つと、第２検証電圧とにより選択される。前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低い。前記プログラム方法は、前記少なくとも２つの状態にそれぞれ対応する第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように、前記少なくとも２つの状態の検出されたメモリセルを同時にプログラムする段階を更に含む。
【００１１】
この実施形態において、前記状態は消去された状態とプログラムされた状態とを含む。
【００１２】
この実施形態において、前記少なくとも２つの状態の検出されたメモリセルを同時にプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧である。
【００１３】
この実施形態において、前記プログラム電圧はプログラムループの繰り返しによって段階的に増加する。
【００１４】
この実施形態において、前記プログラムされた状態は前記少なくとも２つの状態と他の１つの状態とを含む。
【００１５】
この実施形態において、前記プログラム方法は、前記他の１つのプログラムされた状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含む。ここで、前記他の１つのプログラムされた状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は前記第１検証電圧より高く、前記読み出し電圧は前記第１検証電圧より低い。前記プログラム方法は、前記他の１つのプログラムされた状態に対応する第２検証電圧と同一またはそれより高いスレッショルド電圧を有するように、前記他の１つのプログラムされた状態の検出されたメモリセルをプログラムする段階をさらに含む。
【００１６】
この実施形態において、前記他の１つのプログラムされた状態の検出されたメモリセルをプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧である。
【００１７】
この実施形態において、前記プログラム電圧はプログラムループの繰り返しによって段階的に増加する。
【００１８】
この実施形態において、前記状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられる。
【００１９】
本発明の他の特徴によれば、少なくとも第１、第２、第３、第４状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備するフラッシュメモリ装置のプログラム方法は、前記第２乃至第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、前記第２状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含む。ここで、前記第２状態の所定領域は第１検証電圧と第１読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第１読み出し電圧は前記第１検証電圧より低い。前記プログラム方法は、前記第３状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含む。ここで、前記第３状態の所定領域は第３検証電圧と第２読み出し電圧のうちのいずれか１つと第４検証電圧によって選択され、前記第４検証電圧は前記第３検証電圧より高く、前記第２読み出し電圧は前記第３検証電圧より低い。前記プログラム方法は、前記第２及び第３状態にそれぞれ対応する前記第２及び第４検証電圧と同一またはそれより高いスレッショルド電圧を有するように前記第２状態の検出されたメモリセルと前記第３状態の検出されたメモリセルとを同時にプログラムする段階とを含む。
【００２０】
この実施形態において、前記第２状態の検出されたメモリセルと前記第３状態の検出されたメモリセルとを同時にプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧である。
【００２１】
この実施形態において、前記プログラム電圧はプログラムループの繰り返しによって段階的に増加する。
【００２２】
この実施形態において、前記プログラム方法は、前記第４状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含む。ここで、前記第４状態の所定領域は第５検証電圧と第３読み出し電圧のうちのいずれか１つと第６検証電圧により選択され、前記第６検証電圧は前記第５検証電圧より高く、前記第３読み出し電圧は前記第５検証電圧より低い。前記プログラム方法は、前記第４状態に対応する第６検証電圧と同一またはそれより高いスレッショルド電圧を有するように、前記第４状態の検出されたメモリセルをプログラムする段階とを更に含む。
【００２３】
この実施形態において、前記第１状態は消去された状態を示し、前記第２乃至第４状態はプログラムされた状態を示す。
【００２４】
この実施形態において、前記第１、第３、及び第５検証電圧は前記選択されたメモリセルがマルチビットデータにプログラムされたか否かを判別するために用いられる。
【００２５】
本発明のさらに他の特徴によれば、第１、第２、第３、第４状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルを具備するフラッシュメモリ装置のプログラム方法は、前記第２乃至第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、前記第２状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階とを含む。ここで、前記第２状態の所定領域は第１検証電圧と第１読み出し電圧のうちのいずれか１つと第２検証電圧により選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第１読み出し電圧は前記第１検証電圧より低い。前記プログラム方法は、前記第３状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含む。ここで、前記第３状態の所定領域は第３検証電圧と第２読み出し電圧のうちのいずれか１つと第４検証電圧により選択され、前記第４検証電圧は前記第３検証電圧より高く、前記第２読み出し電圧は前記第３検証電圧より低い。前記プログラム方法は、前記第４状態に対応するスレッショルド電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階を更に含む。ここで、前記第４状態の所定領域は第５検証電圧と第３読み出し電圧のうちのいずれか１つと第６検証電圧によって選択され、前記第６検証電圧は前記第５検証電圧より高く、前記第３読み出し電圧は前記第５検証電圧より低い。前記プログラム方法は、前記第２、第３及び第４状態にそれぞれ対応する前記第２、第４及び第６検証電圧と同一またはそれより高いスレッショルド電圧を有するように、前記第２状態の検出されたメモリセル、前記第３状態の検出されたメモリセル、及び第４状態の検出されたメモリセルを同時にプログラムする段階を更に含む。
【００２６】
この実施形態において、前記検出されたメモリセルを同時にプログラムする場合、選択されたワードラインに印加されるプログラム電圧は前記マルチビットデータをプログラムする時に用いられた最も低いプログラム電圧である。
【００２７】
この実施形態において、前記プログラム電圧はプログラムループの繰り返しによって段階的に増加する。
【００２８】
この実施形態において、前記第１、第３、及び第５検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられる。
【発明の効果】
【００２９】
本発明によると、１次プログラム動作以後、各状態の特定領域に属するメモリセルを１次プログラム動作の検証電圧と同一またはそれより高いスレッショルド電圧を有するように２次プログラムすることによって、電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳに起因して低下し得る隣接した状態の間の読み出しマージンを十分に確保することが可能である。
【発明を実施するための最良の形態】
【００３０】
上述の一般的な説明及び次の詳細な説明は全て例示的であると理解されなければならず、請求された発明の付加的な説明が提供されると見なされるべきである。
【００３１】
参照符号が本発明の望ましい実施形態に表示されており、それの例が添付図面に表示されている。可能な限り、同一の参照番号が同一または類似の部分を参照するために説明及び図面において用いられる。
【００３２】
以下では、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための例として用いられる。しかし、当業者であれば、ここに記載した内容に基づいて本発明の他の利点及び性能を容易に理解することができるであろう。また、本発明は、他の実施形態を通じて実現、または適用可能である。さらに、詳細な説明は、本発明の範囲、技術的思想、及び他の目的から逸脱しない観点及び応用によって修正、または変更可能である。
【００３３】
図４は、本発明に係るフラッシュメモリ装置を概略的に示すブロック図であり、図５は図４に示したメモリセルアレイを示す回路図である。
【００３４】
まず、図４を参照すれば、本発明に係るフラッシュメモリ装置は、データ情報を記憶するためのメモリセルアレイ１００を含む。メモリセルアレイ１００は、複数のメモリブロックを含み、各メモリブロックは、図５に示したように構成されたメモリセル構造を有しうる。図５に示したように、メモリブロックＭＢは、複数のストリング１０１を含んで構成され、各ストリング１０１は、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルＭＣ３１〜ＭＣ０を含む。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬによって制御され、対応するビットラインに接続されたドレインを有する。接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬによって制御され、共通ソースラインＣＳＬに接続されたソースを有する。メモリセルＭＣ３１〜ＭＣ０は、ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間に直列接続され、対応するワードラインＷＬ３１〜ＷＬ０によってそれぞれ制御される。ワードラインの数がここに記載した例に限られないことは、当業者にとって自明である。メモリセルそれぞれは、フローティングゲートトランジスタで構成されうる。
【００３５】
再度図４を参照すれば、行選択回路１１０（図には“Ｘ−ＳＥＬ”として表記する）は、制御ロジック１５０によって制御される。行選択回路１１０は、入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答してメモリブロックのうちの１つを選択し、選択されたメモリブロックの行（ワードライン及び選択ラインを含み）を制御する。レジスタブロック１２０は、制御ロジック１５０によって制御され、動作モードに応じて、感知増幅器として、又は書き込みドライバとして動作する。レジスタブロック１２０は、図示しないが、ページバッファで構成されうる。各ページバッファは、１つのビットライン、または一対のビットラインのうちのいずれか１つに電気的に接続され、ビットラインを介してメモリセルからデータを読み出すか、ビットラインを介してメモリセルにデータを格納する。列選択回路１３０（図には“Ｙ−ＳＥＬ”として表記する）は、制御ロジック１５０によって制御され、入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答して、レジスタブロック１２０に格納されたデータを入出力インターフェース１４０または制御ロジック１５０に出力する。例えば、正常読み出し動作の時、列選択回路１３０は、レジスタブロック１２０に格納されたデータを入出力インターフェース１４０に出力する。検証読み出し動作の時、列選択回路１３０は、レジスタブロック１２０に格納されたデータを制御ロジック１５０に出力し、制御ロジック１５０は、列選択回路１３０から提供されるデータがパスデータであるか否かを判別する。プログラム動作のデータロード区間の時、列選択回路１３０は、入出力インターフェース１４０を介して伝達されるプログラムデータをレジスタブロック１２０に出力する。制御ロジック１５０は、フラッシュメモリ装置の全般的な動作を制御するように構成される。電圧発生回路１６０は、制御ロジック１５０によって制御され、フラッシュメモリ装置のプログラム／消去／読み出し動作に必要な電圧（例えば、ワードライン電圧、バルク電圧、読み出し電圧、パス電圧などを含み）を発生するように構成される。
【００３６】
以後に説明されるように、本発明に係るフラッシュメモリ装置では、メモリセルが電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳを受けても状態の間の読み出しマージンを十分に確保するための新しいプログラム技術が採用されている。概略的に説明すれば、まず、メモリセルを所望の状態それぞれの目標スレッショルド電圧にプログラムするために、２ビットデータが選択されたページのメモリセルにそれぞれ格納される。この動作を以後では“１次プログラム動作”と言うことにする。１次プログラム動作が完了した後、各状態に属するメモリセルのうち所定のスレッショルド電圧領域に属するメモリセルを検出するための読み出し動作が実行される。そのように検出されたメモリセルは、各状態の目標スレッショルド電圧より高いスレッショルド電圧を有するようにプログラムされうる。この動作を以後では“２次プログラム動作”と言うことにする。
【００３７】
２ビットデータをメモリセルに格納するための１次プログラム動作は、レジスタブロック１２０の構造によって多様に実行されることができる。例えば、ＬＳＢ及びＭＳＢデータビットをともにレジスタブロック１２０にロードした後に、１次プログラム動作が実行されることができる。または、ＬＳＢデータビットをプログラムし（以下、これを“ＬＳＢプログラム動作”と言うことにする）、その次にＭＳＢデータビットをプログラムする（以下、これを“ＭＳＢプログラム動作”と言うことにする）方式で１次プログラム動作が実行されることができる。例示的なプログラム方法として、後者のプログラム方法が図６Ａ及び図６Ｂを参照して概略的に説明される。
【００３８】
１つのメモリセルは、“１１”、“１０”、“００”及び“０１”状態のうちのいずれか１つを有するようにプログラムされる。便宜上、“１１”、“１０”、“００”及び“０１”状態がそれぞれＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３に対応すると仮定すれば、“１１”状態を有するメモリセルは消去されたメモリセルであり、“１０”状態を有するメモリセルのスレッショルド電圧は“１１”状態のメモリセルのスレッショルド電圧より高い。“００”状態を有するメモリセルのスレッショルド電圧は“１０”状態のメモリセルのスレッショルド電圧より高く、“０１”状態を有するメモリセルのスレッショルド電圧は“００”状態のメモリセルのスレッショルド電圧より高い。このような条件下で、ＬＳＢプログラム動作が実行されれば、図６Ａに示したように、メモリセルは、消去された状態または“１０”状態を有する。ＬＳＢプログラム動作の次にＭＳＢプログラム動作が実行されれば、図６Ｂに示したように、“１１”状態を有するメモリセルは消去された状態または“０１”状態を有する一方、“１０”状態のメモリセルは“１０”状態または“００”状態を有する。
【００３９】
図７は本発明の一実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートであり、図８は本発明に係るフラッシュメモリ装置のプログラム動作を実行する時における検証電圧を示す図であり、図９は本発明に係るフラッシュメモリ装置のプログラム動作が実行された後におけるスレッショルド電圧分布を示す図である。以後、本発明に係るプログラム方法を参照図面に基づいて詳細に説明する。
【００４０】
まず、図６Ａ及び図６Ｂを参照して説明したプログラム方法によって１次プログラム動作が実行される（Ｓ１００）。１次プログラム動作が実行される間、選択されたページのメモリセルは図８の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。各状態にプログラムされたか否かは状態ＳＴ１、ＳＴ２、ＳＴ３に対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１（図８参照）を基準に判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別され、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を用いて判別され、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を用いて判別される。
【００４１】
２ビットデータに対する１次プログラム動作が完了すれば、状態ＳＴ１、ＳＴ２、ＳＴ３のそれぞれに対応するスレッショルド電圧分布のうちの特定領域に属するメモリセルが選択される。この実施形態において、これらのスレッショルド電圧分布のうちの特定領域に属するメモリセルを検出するために、連続して３回の読み出し動作が実行される。例えば、まず、図８に示した検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ１１０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。その次に、図８に示した検証電圧Ｖｖｆｙ２１とＶｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ１２０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。最後に、図８に示した検証電圧Ｖｖｆｙ３１とＶｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ１３０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。各状態の検証電圧の間に存在するスレッショルド電圧を有するメモリセルを検出する方法は、レジスタブロック１２０の構造によって多様に変更可能であることは、当業者にとって自明である。
【００４２】
それぞれの状態に対応するスレッショルド電圧分布のうちの特定領域に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が同時に実行される（Ｓ１４０）。ここで、状態ＳＴ１をプログラムする時は、ワードラインに印加されるプログラム電圧が用いられる。選択されたワードラインには低いプログラム電圧が印加されるが、図１０に”２ｎｄ  ＰＧＭ”（２次プログラム動作）として示したように、２次プログラム動作の間において、検出されたメモリセルのスレッショルド電圧は、プログラム電圧の増加に従って増加する。すなわち、選択されたワードラインには低いプログラム電圧が印加されるが、メモリセルのフローティングゲートには電荷が注入される。
【００４３】
プログラム動作が実行された後、それぞれの状態の検出されたメモリセルが対応する検証電圧にまたはそれより高い電圧にプログラムされたか否かを判別するために検証読み出し動作が連続して実行される。さらに具体的に説明すれば、まず、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインに印加された状態で、検証読み出し動作がレジスタブロック１２０を介して実行される（Ｓ１５０）。その次に、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインに印加された状態で、検証読み出し動作がレジスタブロック１２０を介して実行される（Ｓ１６０）。最後に、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で、検証読み出し動作がレジスタブロック１２０を介して実行される（Ｓ１７０）。以後、検出されたメモリセルが正常にプログラムされたか否かが判別される（Ｓ１８０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされてはいないと判別されれば、選択されたワードラインに印加されるべきプログラム電圧を決められた増加分だけ増加される（Ｓ１９０）。以後、プログラム動作は、はＳ１４０段階に進行し、上述した段階（Ｓ１４０〜Ｓ１９０）で構成されたプログラムループが決められた回数だけ繰り返されるまで、または検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００４４】
本発明に係るプログラム動作が終わった後のスレッショルド電圧分布を示す図９を参照すれば、状態ＳＴ１に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ１２またはそれより高い電圧を有するようにプログラムされた。図９及び図３を参照すれば、状態ＳＴ０、ＳＴ１の間のマージンが増加したことが分かる。状態ＳＴ２に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ２１とＶｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ２２またはそれより高い電圧を有するようにプログラムされた。図９及び図３を参照すれば、状態ＳＴ１、ＳＴ２の間のマージンが増加したことが分かる。同様に、状態ＳＴ３に対応するスレッショルド電圧分布において、検証電圧Ｖｖｆｙ３１とＶｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）の間に存在するメモリセルは、検証電圧Ｖｖｆｙ３２またはそれより高い電圧を有するようにプログラムされた。図９及び図３を参照すれば、状態ＳＴ２、ＳＴ３の間のマージンが増加したことが分かる。すなわち、隣接した状態の間の読み出しマージンが図３に示した読み出しマージンとの比較において増加している。したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳに起因してスレッショルド電圧分布が広くなったとしても、本発明に係るプログラム方法を通じて隣接した状態の間の読み出しマージンを十分に確保することが可能である。
【００４５】
図１１Ａ、図１１Ｂは本発明の他の実施形態に係るフラッシュメモリ装置のプログラム動作を説明するためのフローチャートである。
【００４６】
まず、図６Ａ及び図６Ｂを参照して説明したプログラム方法によって１次プログラム動作が実行される（Ｓ２００）。１次プログラム動作が実行される間、選択されたページのメモリセルは、図８の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。各状態にプログラムされたか否かは、状態ＳＴ１、ＳＴ２、ＳＴ３にそれぞれ対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１を基準として判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別し、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を用いて判別し、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を用いて判別する。
【００４７】
２ビットデータに対する１次プログラム動作が完了すれば、状態ＳＴ１、ＳＴ２のそれぞれに対応するスレッショルド電圧分布のうちの特定領域に属するメモリセルが選択される。さらに具体的に説明すれば、まず、図８に示した検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ２１０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。その次に、図８に示した検証電圧Ｖｖｆｙ２１とＶｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ２２０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。状態ＳＴ１、ＳＴ２のそれぞれに対応する検証電圧の間に存在するスレッショルド電圧を有するメモリセルを検出する方法は、レジスタブロック１２０の構造によって多様に変更されることができることは、当業者にとって自明である。
【００４８】
状態ＳＴ１、ＳＴ２にそれぞれ対応するスレッショルド電圧分布のうちの特定領域に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が同時に実行される（Ｓ２３０）。ここで、状態ＳＴ１をプログラムする時は、ワードラインに印加されるプログラム電圧が用いられる。上述したように、選択されたワードラインには低いプログラム電圧が印加されるが、図１０に示したように、スレッショルド電圧がプログラム電圧の増加に従って増加する。すなわち、選択されたワードラインには低いプログラム電圧が印加されるが、メモリセルのフローティングゲートには電荷が注入される。
【００４９】
プログラム動作が実行された後、状態ＳＴ１、ＳＴ２であるとして検出されたメモリセルが対応する検証電圧またはそれより高い電圧にプログラムされたか否かを判別するために検証読み出し動作が連続して実行される。さらに具体的に説明すれば、まず、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインに印加された状態で、検証読み出し動作がレジスタブロック１２０を介して実行される（Ｓ２４０）。その次に、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインに印加された状態で、検証読み出し動作がレジスタブロック１２０を介して実行される（Ｓ２５０）。以後、検出されたメモリセルが正常にプログラムされたか否かが判別される（Ｓ２６０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされてはいないと判別されれば、選択されたワードラインに印加されるべきプログラム電圧を決められた増加分だけ増加させる（Ｓ２７０）。以後、プログラム動作は、Ｓ２３０段階に進行し、上述した段階（Ｓ２３０〜Ｓ２７０）で構成されたプログラムループが決められた回数だけ繰り返されるまで、または検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００５０】
検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされていると判別されれば、状態ＳＴ３に対応するスレッショルド電圧分布の特定領域に属するメモリセルが選択される（Ｓ２８０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、選択されたワードラインに検証電圧Ｖｖｆｙ３１より高い検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。２回の読み出し動作を介して検証電圧Ｖｖｆｙ３１とＶｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）の間に存在するスレッショルド電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ３１とＶｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）の間に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ２９０）。ここで、状態ＳＴ１をプログラムする時は、ワードラインに印加されたプログラム電圧が用いられる。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で、検証読み出し動作が実行される（Ｓ３００）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ３２に対応するスレッショルド電圧を有するようにプログラムされたか否かが判別される（Ｓ３１０）。検出されたメモリセルの全部が要求されるスレッショルド電圧にプログラムされてはいないと判別されれば、選択されたワードラインに印加されるべきプログラム電圧を決められた増加分だけ増加させる（Ｓ３２０）。以後、プログラム動作はＳ２９０段階に進行し、上述した段階（Ｓ２９０〜Ｓ３２０）で構成されたプログラムループが決められた回数だけ繰り返されるまで、または検出されたメモリセルの全てがプログラムされるまで繰り返される。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされたと判別されれば、本発明に係るプログラム手続きは終わる。
【００５１】
図１２Ａ、図１２Ｂは本発明の他の実施形態に係るフラッシュメモリ装置のプログラム動作を説明するためのフローチャートである。
【００５２】
まず、図６Ａ及び図６Ｂを参照して説明したプログラム方法によって１次プログラム動作が実行される（Ｓ４００）。１次プログラム動作が実行される間、選択されたページのメモリセルは、図８の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。各状態にプログラムされたか否かは状態ＳＴ１、ＳＴ２、ＳＴ３に対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１を基準として判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別し、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を用いて判別し、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を用いて判別する。
【００５３】
２ビットデータに対する１次プログラム動作が完了すれば、図８に示した検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ４１０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。２回の読み出し動作を通じて検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間に存在するスレッショルド電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間に存在するスレッショルド電圧を有するメモリセルを検出する方法がレジスタブロック１２０の構造によって多様に変更可能であることは、当業者にとって自明である。
【００５４】
検証電圧Ｖｖｆｙ１１とＶｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２）の間に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が実行される（Ｓ４２０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインに印加された状態で、検証読み出し動作が実行される（Ｓ４３０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ１２に対応するスレッショルド電圧を有するようにプログラムされたか否かが判別される（Ｓ４４０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされてはいないと判別されれば、選択されたワードラインに印加されるべきプログラム電圧を決められた増加分だけ増加させる（Ｓ４５０）。以後、プログラム動作はＳ４２０段階に進行し、上述した段階（Ｓ４２０〜Ｓ４５０）で構成されたプログラムループが決められた回数だけ繰り返されるまで、または検出されたメモリセルの全てがプログラムされるまで繰り返される。
【００５５】
検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされたと判別されれば、状態ＳＴ２、ＳＴ３のそれぞれに対応するスレッショルド電圧分布の特定領域に属するメモリセルが選択される。さらに具体的に説明すれば、まず、図８に示した検証電圧Ｖｖｆｙ２１とＶｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ４６０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。その次に、図８に示した検証電圧Ｖｖｆｙ３１とＶｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）の間のスレッショルド電圧を有するメモリセルからデータが読み出される（Ｓ４７０）。これは、選択されたワードラインに検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を介して読み出し動作を実行し、また、選択されたワードラインに検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を介して読み出し動作を実行することによって達成されることができる。
【００５６】
状態ＳＴ２、ＳＴ２にそれぞれ対応するスレッショルド電圧分布の特定領域に存在するスレッショルド電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作（すなわち、２次プログラム動作）が同時に実行される（Ｓ４８０）。ここで、状態ＳＴ１をプログラムする時は、ワードラインに印加されたプログラム電圧が用いられる。上述したように、選択されたワードラインには低いプログラム電圧が印加されるが、図１０に示したように、スレッショルド電圧がプログラム電圧の増加に従って増加する。すなわち、選択されたワードラインには低いプログラム電圧が印加されるが、メモリセルのフローティングゲートには電荷が注入される。
【００５７】
プログラム動作が実行された後、状態ＳＴ２、ＳＴ３であるとして検出されたメモリセルが対応する検証電圧またはそれより高い電圧にプログラムされたか否かを判別するために検証読み出し動作が連続して実行される。さらに具体的に説明すれば、まず、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ４９０）。その次に、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ５００）。以後、検出されたメモリセルが正常にプログラムされたか否かが判別される（Ｓ５１０）。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされてはいないと判別されれば、選択されたワードラインに印加されるべきプログラム電圧を決められた増加分だけ増加させる（Ｓ５２０）。以後、プログラム動作はＳ４８０段階に進行し、上述した段階（Ｓ４８０〜Ｓ５２０）で構成されたプログラムループが決められた回数だけ繰り返されるまで、または検出されたメモリセルの全てがプログラムされるまで繰り返される。検出されたメモリセルの全てが要求されるスレッショルド電圧にプログラムされたと判別されれば、プログラム手続きは終わる。
【００５８】
本発明によってプログラムされたメモリセルのデータを読み出すために必要な読み出し電圧は、１次プログラム動作のみを実行する時に用いられる読み出し電圧と同一に設定されうる。本発明に係るフラッシュメモリ装置は、プログラムループの繰り返しの時、プログラム電圧が決められた増加分だけ段階的に増加するＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）方式を採用しうる。
【００５９】
本発明の範囲または技術的思想を逸脱せず、本発明の構造が多様に修正、または変更可能であることはこの分野に熟練された者等に自明である。上述した内容を考慮する時、もし本発明の修正及び変更が請求項及び同等物の範疇内に属したら、本発明がこの発明の変更及び修正を含むと見なされる。
【図面の簡単な説明】
【００６０】
【図１】電界カップリング／Ｆ−ｐｏｌｙカップリングに起因してスレッショルド電圧分布の広くなることを説明するための図である。
【図２】メモリセルの間に生ずる電界カップリング／Ｆ−ｐｏｌｙカップリングを説明するための図である。
【図３】高温ストレスによるスレッショルド電圧分布が広くなることを説明するための図である。
【図４】本発明に係るフラッシュメモリ装置を概略的に示すブロック図である。
【図５】図４に示したメモリセルアレイを示す回路図である。
【図６Ａ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図６Ｂ】本発明に係るマルチビットプログラム動作を概略的に説明するための図である。
【図７】本発明の一実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図８】本発明に係るフラッシュメモリ装置のプログラム動作を実行する時検証電圧を示す図である。
【図９】本発明に係るフラッシュメモリ装置のプログラム動作が実行された後、スレッショルド電圧分布を示す図である。
【図１０】１次プログラム動作と２次プログラム動作の時、スレッショルド電圧の変化を示す図である。
【図１１Ａ】本発明の他の実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図１１Ｂ】本発明の他の実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図１２Ａ】本発明の他の実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図１２Ｂ】本発明の他の実施形態に係るフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【符号の説明】
【００６１】
１００  メモリセルアレイ
１１０  行選択回路
１２０  レジスタブロック
１３０  列選択回路
１４０  入出力インターフェース
１５０  制御ロジック
１６０  電圧発生回路
【図１】
2007188625.tif 000003
【図２】
2007188625.tif 000004
【図３】
2007188625.tif 000005
【図４】
2007188625.tif 000006
【図５】
2007188625.tif 000007
【図６Ａ】
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【図６Ｂ】
2007188625.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
2007188625.tif 000013
【図１１Ａ】
2007188625.tif 000014
【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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