(57)【要約】【課題】メモリテスタを用いて、メモリ・ロジック混載ＬＳＩの内蔵メモリと論理ブロックのテストを行う。【解決手段】切替信号ＮＲ／ＴＥでテスト動作を指定して切替スイッチ３〜７を端子Ｔ側に切り替え、切替信号ＴＡ／ＴＢでテストモードＡを指定して切替スイッチ８を端子Ａ側に切り替える。入力端子１１からテスト入力データを入力し、ＦＩＦＯメモリ２に格納する。次に、切替信号ＴＡ／ＴＢでテストモードＢを指定して切替スイッチ８を端子Ｂ側に切り替え、ＦＩＦＯメモリ２からテスト入力データを読み出して論理ブロック１に与え、この論理ブロック１から出力される処理結果をテスト出力データとしてＦＩＦＯメモリ２に格納する。その後、テストモードＡに戻し、ＦＩＦＯメモリ２のテスト出力データを読み出して出力端子１２から出力し、これを期待値データと比較して合否を判定する。【選択図】図１
2007163269.tif 000002
【特許請求の範囲】
【請求項１】
外部入力端子と、
外部出力端子と、
入力端子及び出力端子を有し、該入力端子に与えられる制御信号とデータに従って該データを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該出力端子から出力する内蔵メモリと、
入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ入力端子及びメモリ出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックと、
前記外部入力端子から与えられる信号を、通常動作時には第１出力側に出力し、テスト動作時には第２出力側に出力する第１切替スイッチと、
通常動作時には前記論理ブロックの出力端子から第１入力側に与えられる信号を前記外部出力端子へ出力し、テスト動作時には第２入力側に与えられる信号を該外部出力端子へ出力する第２切替スイッチと、
通常動作時には前記論理ブロックのメモリ出力端子から第１入力側に与えられる信号を前記内蔵メモリの入力端子へ出力し、テスト動作時には第２入力側に与えられる信号を該内蔵メモリの入力端子へ出力する第３切替スイッチと、
前記内蔵メモリの出力端子から与えられる信号を、通常動作時には第１出力側から前記論理ブロックのメモリ入力端子に出力し、テスト動作時には第２出力側から前記第２切替スイッチの第２入力側に与える第４切替スイッチと、
通常動作時には前記第１切替スイッチの第１出力側の信号を前記論理ブロックの入力端子に与え、テスト動作時には前記第４切替スイッチの第２出力側の信号を該論理ブロックの入力端子に与える第５切替スイッチと、
第１テストモード時には前記第１切替スイッチの第２出力側の信号を前記第３切替スイッチの第２入力側に与え、第２テストモード時には前記論理ブロックの出力端子の信号を該第３切替スイッチの第２入力側に与える第６切替スイッチとを、
備えたことを特徴とするメモリ・ロジック混載ＬＳＩ。
【請求項２】
外部入力端子と、
外部出力端子と、
アドレス信号を含む制御信号が与えられる入力端子及びデータを入出力する入出力端子を有し、該入力端子に与えられる制御信号に従って該入出力端子に与えられるデータを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該入出力端子から出力する内蔵メモリと、
入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ制御端子及びデータ入出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックと、
前記外部入力端子から与えられる信号を、通常動作時には第１出力側に出力し、テスト動作時には第２出力側に出力する第１切替スイッチと、
通常動作時には前記論理ブロックの出力端子から第１入力側に与えられる信号を前記外部出力端子へ出力し、テスト動作時には第２入力側に与えられる信号を該外部出力端子へ出力する第２切替スイッチと、
通常動作時には前記論理ブロックのメモリ制御端子から出力される信号を前記内蔵メモリの入力端子へ与え、テスト動作時には前記第１切替スイッチの第２出力側の信号を該内蔵メモリの入力端子へ与える第３切替スイッチと、
通常動作時には前記内蔵メモリの入出力端子を第１入出力側を介して前記論理ブロックのデータ入出力端子に接続し、テスト動作時には該内蔵メモリの入出力端子を第２入出力側に接続する第４切替スイッチと、
通常動作時には前記第１切替スイッチの第１出力側の信号を前記論理ブロックの入力端子に与え、テスト動作時には前記第４切替スイッチの第２入出力側の信号を該論理ブロックの入力端子に与える第５切替スイッチと、
第１テストモード時には前記第１切替スイッチの第２出力側の信号を前記第４切替スイッチの第２入出力側に与え、第２テストモード時には前記論理ブロックの出力端子の信号を該第２切替スイッチの第２入力側に与える第６切替スイッチとを、
備えたことを特徴とするメモリ・ロジック混載ＬＳＩ。
【請求項３】
請求項１または２記載のメモリ・ロジック混載ＬＳＩのテスト方法であって、
第１テストモードに設定して、前記外部入力端子からテストデータを入力して前記内蔵メモリの入力データ格納領域に書き込む処理と、
第２テストモードに設定して、前記入力データ格納領域に書き込んだデータを読み出して前記論理ブロックへ与え、該論理ブロックから出力される処理結果を前記内蔵メモリの出力データ格納領域に書き込む処理と、
第１テストモードに設定して、前記出力データ格納領域に書き込まれたデータを読み出して前記外部出力端子から出力する処理とを、
順次行うことを特徴とするメモリ・ロジック混載ＬＳＩのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリとロジック回路を同一半導体基板上に集積したメモリ・ロジック混載ＬＳＩと、そのテスト方法に関するものである。
【背景技術】
【０００２】
図２は、従来のメモリ・ロジック混載ＬＳＩの構成図である。
このメモリ・ロジック混載ＬＳＩは、入力端子ＬＩに与えられる信号に従って論理動作を行い、その結果を出力端子ＬＯから出力する論理ブロック１と、この論理ブロック１からアクセスされるＦＩＦＯ（先入れ先出し）メモリ２を有している。更に、このメモリ・ロジック混載ＬＳＩは、内蔵されたＦＩＦＯメモリ２をテストするために、切替スイッチ３，４，５，６を有している。これらの切替スイッチ３〜６は、共通端子と端子Ｎ，Ｔを備え、制御端子に与えられる切替信号ＮＲ／ＴＥによって、通常動作が指定されたときは端子Ｎ側に切り替えられ、テスト動作が指定されたときには端子Ｔ側に切り替えられるようになっている。
【０００３】
切替スイッチ３は、外部入力端子１１から入力される入力信号ＩＮを、切り替え接続するもので、端子Ｎが論理ブロック１の入力端子ＬＩに接続され、端子Ｔが切替スイッチ５の端子Ｔに接続されている。切替スイッチ４は、論理ブロック１またはＦＩＦＯメモリ２の出力信号を、外部出力端子１２へ出力信号ＯＵＴとして出力するもので、端子Ｎが論理ブロック１の出力端子ＬＯに接続され、端子Ｔが切替スイッチ６の端子Ｔに接続されている。
【０００４】
切替スイッチ５は、論理ブロック１からの信号または外部入力端子１１から入力される入力信号ＩＮをＦＩＦＯメモリ２に与えるもので、端子Ｎがこの論理ブロック１の端子ＭＯに接続されている。切替スイッチ６は、ＦＩＦＯメモリ２の出力信号を、論理ブロック１または外部出力端子１２へ切り替えて出力するもので、端子Ｎがこの論理ブロック１の端子ＭＩに接続されている。
【０００５】
このメモリ・ロジック混載ＬＳＩでは、外部制御端子１３に与える切替信号ＮＲ／ＴＥでテスト動作を指定することにより、切替スイッチ３〜６が端子Ｔ側に切り替えられる。これにより、外部入力端子１１は、切替スイッチ３，５を介してＦＩＦＯメモリ２の入力端子Ｉに接続され、このＦＩＦＯメモリ２の出力端子Ｏが切替スイッチ６，４を介して外部出力端子１２に接続される。従って、外部入力端子１１と外部出力端子１２にメモリテスタを接続することにより、ＦＩＦＯメモリ２を論理ブロック１から切り離して、単体で試験をすることができる。
【０００６】
一方、切替信号ＮＲ／ＴＥで通常動作を指定することにより、切替スイッチ３〜６が端子Ｎ側に切り替えられる。これにより、外部入力端子１１と外部出力端子１２は、それぞれ切替スイッチ３，４を介して論理ブロック１に接続され、この論理ブロック１は切替スイッチ５，６を介してＦＩＦＯメモリ２に接続される。この状態で、外部入力端子１１と外部出力端子１２にロジックテスタを接続し、外部クロック端子１４から論理ブロック１にクロック信号ＬＣＫを与えることにより、このメモリ・ロジック混載ＬＳＩのテストをすることができる。尚、テスト終了後のメモリ・ロジック混載ＬＳＩは装置に組み込まれ、外部制御端子１３には通常動作を指定する切替信号ＮＲ／ＴＥが与えられるように接続される。
【０００７】
【特許文献１】特開平１１−２１１７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記メモリ・ロジック混載ＬＳＩは、メモリテスタを用いた内蔵メモリ（ＦＩＦＯメモリ２）のテストと、ロジックテスタを用いた通常動作モードでの論理ブロック１のテストを行うため、２種類のテスタが必要となり、かつテストのための工数が大きくなるという課題があった。
【０００９】
本発明は、メモリテスタを用いて内蔵メモリと論理ブロックのテストを行うことができるメモリ・ロジック混載ＬＳＩとそのテスト方法を提供すること目的としている。
【課題を解決するための手段】
【００１０】
本発明のメモリ・ロジック混載ＬＳＩは、外部入力端子と、外部出力端子と、入力端子及び出力端子を有し、該入力端子に与えられる制御信号とデータに従って該データを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該出力端子から出力する内蔵メモリと、入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ入力端子及びメモリ出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックを備えている。
【００１１】
更に、このメモリ・ロジック混載ＬＳＩは、メモリテスタを用いて内蔵メモリと論理ブロックのテストを行うために、外部入力端子から与えられる信号を、通常動作時には第１出力側に出力し、テスト動作時には第２出力側に出力する第１切替スイッチと、通常動作時には論理ブロックの出力端子から第１入力側に与えられる信号を外部出力端子へ出力し、テスト動作時には第２入力側に与えられる信号をこの外部出力端子へ出力する第２切替スイッチと、通常動作時には論理ブロックのメモリ出力端子から第１入力側に与えられる信号を内蔵メモリの入力端子へ出力し、テスト動作時には第２入力側に与えられる信号をこの内蔵メモリの入力端子へ出力する第３切替スイッチと、内蔵メモリの出力端子から与えられる信号を、通常動作時には第１出力側から論理ブロックのメモリ入力端子に出力し、テスト動作時には第２出力側から第２切替スイッチの第２入力側に与える第４切替スイッチと、通常動作時には第１切替スイッチの第１出力側の信号を論理ブロックの入力端子に与え、テスト動作時には第４切替スイッチの第２出力側の信号をこの論理ブロックの入力端子に与える第５切替スイッチと、第１テストモード時には第１切替スイッチの第２出力側の信号を第３切替スイッチの第２入力側に与え、第２テストモード時には論理ブロックの出力端子の信号をこの第３切替スイッチの第２入力側に与える第６切替スイッチとを備えたことを特徴としている。
【発明の効果】
【００１２】
本発明では、テスト動作時に、内蔵メモリの出力信号を論理ブロックの入力端子に与える経路と、この論理ブロックの出力端子を内蔵メモリの入力側に接続する経路を構成するための第５及び第６切替スイッチを有している。
【００１３】
これにより、ロジックテストパターンのサイクル数をメモリテスタのパターンメモリ空間のアドレスに、ロジック入出力ピンをパターンメモリのデータピンにそれぞれ対応させ、このロジックテストパターンをメモリテスタのパターンメモリに読み込ませることにより、ロジックテスタを用いることなく、論理ブロックと内蔵メモリの機能テストを一括して行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
このメモリ・ロジック混載ＬＳＩをテストする場合は、まず、第１テストモードに設定して、外部入力端子からテストデータを入力して内蔵メモリの入力データ格納領域に書き込む。次に、第２テストモードに設定して、入力データ格納領域に書き込んだデータを読み出して論理ブロックへ与え、この論理ブロックから出力される処理結果を内蔵メモリの出力データ格納領域に書き込む。更に、第１テストモードに戻して、出力データ格納領域に書き込まれたデータを読み出して外部出力端子から出力する。そして、外部出力端子から出力された出力データを、期待値データと比較して良否を判定する。
【００１５】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１６】
図１は、本発明の実施例１を示すメモリ・ロジック混載ＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１７】
このメモリ・ロジック混載ＬＳＩは、図２と同様に、入力端子ＬＩに与えられる信号に従って論理動作を行い、その結果を出力端子ＬＯから出力する論理ブロック１と、この論理ブロック１からアクセスされるＦＩＦＯメモリ２を有している。更に、このメモリ・ロジック混載ＬＳＩは、内蔵されたＦＩＦＯメモリ２をテストするために、切替スイッチ３〜８を有している。
【００１８】
切替スイッチ３〜７は、共通端子と端子Ｎ，Ｔを備え、制御端子に与えられる動作モードを切り替えるための切替信号ＮＲ／ＴＥによって、通常動作が指定されたときは端子Ｎ側に切り替えられ、テスト動作が指定されたときには端子Ｔ側に切り替えられるようになっている。
【００１９】
また、切替スイッチ８は、共通端子と端子Ａ，Ｂを備え、制御端子に与えられるテストモードを切り替えるための切替信号ＴＡ／ＴＢによって、テストモードＴＡが指定されたときには端子Ａ側に切り替えられ、テストモードＴＢが指定されたときには端子Ｂ側に切り替えられるようになっている。
【００２０】
切替スイッチ３は、外部入力端子１１から入力される入力信号ＩＮを切り替えて出力するもので、端子Ｎが切替スイッチ７の端子Ｎに接続され、端子Ｔの信号線の内のデータ線Ｄが切替スイッチ８の端子Ａに接続されている。また、信号線の内のアドレス線Ａと制御線Ｃは、切替スイッチ８を介さず切替スイッチ５の端子Ｔに接続され、テスト動作時には常に切替スイッチ３の端子Ｔを介して外部入力端子１１より、ＦＩＦＯメモリ２の制御を行うことができるようになっている。切替スイッチ４は、論理ブロック１またはＦＩＦＯメモリ２の出力信号を、外部出力端子１２へ出力信号ＯＵＴとして出力するもので、端子Ｎが論理ブロック１の出力端子ＬＯに接続され、端子Ｔが切替スイッチ６の端子Ｔに接続されている。
【００２１】
切替スイッチ５は、ＦＩＦＯメモリ２に、データ線Ｄ、アドレス線Ａ及び制御線Ｃを含めた、論理ブロック１からの信号またはテスト動作時の信号を切り替えて与えるもので、端子Ｎがこの論理ブロック１の端子ＭＯに接続され、端子Ｔは切替スイッチ８の出力側に接続されている。切替スイッチ６は、ＦＩＦＯメモリ２の出力信号を切り替えて出力するもので、端子Ｎが論理ブロック１の端子ＭＩに接続され、端子Ｔは切替スイッチ４，７の端子Ｔに共通に接続されている。
【００２２】
切替スイッチ７は、通常動作時に入力信号ＩＮを論理ブロック１に与え、テスト動作時にはＦＩＦＯメモリ２から出力される信号を論理ブロック１に与えるものである。切替スイッチ８は、テスト動作時に、外部入力端子１１から入力される入力信号ＩＮの内のデータ線Ｄまたは論理ブロック１から出力される信号を切り替えてＦＩＦＯメモリ２側へ与えるもので、端子Ａが切替スイッチ３の端子Ｔの内のデータ線Ｄに接続され、端子Ｂは論理ブロックの出力端子ＬＯに接続されている。
【００２３】
このメモリ・ロジック混載ＬＳＩでは、切替信号ＮＲ／ＴＥによって通常動作を指定すると、切替スイッチ３〜７がすべて端子Ｎ側に切り替えられる。これにより、外部入力端子１１から切替スイッチ３，７を介して論理ブロック１の入力端子ＬＩに接続する経路、この論理ブロック１の出力端子ＬＯから切替スイッチ４を介して外部出力端子１２接続する経路、及び切替スイッチ５，６を介して論理ブロック１とＦＩＦＯメモリ２を接続する経路が構成される。
【００２４】
図３は、図１のテスト方法を示す説明図である。このテストは、メモリテスタを用いて論理ブロック１とＦＩＦＯメモリ２の機能をテストするものである。以下、各ステップについて説明する。
【００２５】
（１）  ステップ１
論理ブロック１の入力端子ＬＩの各入力ピンに与えるロジック入力データＤＩ１，ＤＩ２，…，ＤＩｎと、これに対応して論理ブロック１の出力端子ＬＯの各出力ピンから出力が期待されるロジック出力データＤＯ１，ＤＯ２，…，ＤＯｎのロジックテストパターンを、パターンサイクル１〜ｍ毎に作成する。そして、ロジックテストパターンのパターンサイクル番号をメモリテスタのパターンメモリ空間のアドレスに対応させ、ロジック入力データＤＩ１〜ＤＩｎを対応するアドレスのメモリデータピンに対応させてパターンメモリに書き込む。このロジック入力データＤＩ１〜ＤＩｎが書き込まれた領域をロジック入力データ格納領域と呼ぶ。
【００２６】
同様に、ロジックテストパターンのパターンサイクル番号をメモリテスタのパターンメモリ空間のアドレスに対応させ、ロジック出力データＤＯ１〜ＤＯｎを対応するアドレスのメモリデータピンに対応させてパターンメモリに書き込む。このロジック出力データＤＯ１〜ＤＯｎが書き込まれた領域をロジック出力データ格納領域と呼ぶ。なお、ロジック入力データ格納領域とロジック出力データ格納領域は、それぞれ別のアドレス空間に割り振られる。
【００２７】
（２）  ステップ２
テスト対象のメモリ・ロジック混載ＬＳＩをメモリテスタに接続し、切替信号ＮＲ／ＴＥによってテスト動作を指定すると共に、切替信号ＴＡ／ＴＢによってテストモードＴＡを指定する。これにより、外部入力端子１１から切替スイッチ３，８，５を介してＦＩＦＯメモリ２の入力端子Ｉに接続する経路が形成される。この状態で、メモリテスタのロジック入力データ格納領域に格納されたロジック入力データをＦＩＦＯメモリ２に順次書き込む。なお、ＦＩＦＯメモリ２の出力端子Ｏから切替スイッチ６，７を介して論理ブロック１の入力端子ＬＩに接続する経路と、切替スイッチ６，４を介して外部出力端子１２に接続する経路が形成されるが、これらの経路でのデータ転送は行われない。
【００２８】
（３）  ステップ３
メモリテスタのロジック入力データ格納領域の全データがＦＩＦＯメモリ２に書き込まれた時点で、切替信号ＴＡ／ＴＢによってテストモードＴＢを指定する。これにより、ＦＩＦＯメモリ２の出力端子Ｏから切替スイッチ６，７を介して論理ブロック１の入力端子ＬＩに接続する経路と、この論理ブロック１の出力端子ＬＯから切替スイッチ８，５を介してＦＩＦＯメモリ２の入力端子Ｉに接続する経路が形成される。この状態で、ステップ２でＦＩＦＯメモリ２に格納したロジック入力データをアドレス単位に順次読み出して論理ブロック１へ与える。一方、与えられたロジック入力データに基づいて、論理ブロック１から出力されるロジック出力データは、アドレス単位にＦＩＦＯメモリ２に書き込まれる。これにより、論理ブロック１のセルフテストが行われる。
【００２９】
（４）  ステップ４
ＦＩＦＯメモリ２に格納された全ロジック入力データに対するセルフテストが完了した時点で、切替信号ＴＡ／ＴＢによって再びテストモードＴＡを指定する。これにより、外部入力端子１１から切替スイッチ３，８，５を介してＦＩＦＯメモリ２の入力端子Ｉに接続する経路と、ＦＩＦＯメモリ２の出力端子Ｏから切替スイッチ６，４を介して外部出力端子１２に接続する経路が形成される。この状態で、メモリテスタからＦＩＦＯメモリ２のデータを順次読み出すための制御信号を与える。そして、ＦＩＦＯメモリ２から順次読み出された出力信号ＯＵＴと、メモリテスタのロジック出力データ格納領域に格納されている期待値データとを比較する。出力信号ＯＵＴと期待値データが一致していれば、テスト対象のメモリ・ロジック混載ＬＳＩは正常と判定される。
【００３０】
図４は、図１のセルフテスト時の主要信号のタイミング図である。
このメモリ・ロジック混載ＬＳＩ中のＦＩＦＯメモリ２は、アクセス開始の先頭アドレスを制御クロックに同期してシリアルに指定する機能を有しているものとする。また、ＦＩＦＯメモリ２からのデータ読み出しは、読出クロック信号ＲＣＫ、読出イネーブル信号ＲＥ、出力イネーブル信号ＯＥ、読出開始アドレス信号ＲＡＤ、及び読出アドレス設定開始信号ＲＳＴＲによって制御され、このＦＩＦＯメモリ２へのデータ書き込みは、書込クロック信号ＷＣＫ、書込イネーブル信号ＷＥ、入力イネーブル信号ＩＥ、書込開始アドレス信号ＷＡＤ、及び書込アドレス設定開始信号ＷＳＴＲによって制御される。
【００３１】
まず、読出アドレス設定開始信号ＲＳＴＲと書込アドレス設定開始信号ＷＳＴＲを“Ｈ”に設定し、ロジック入力データ格納領域の先頭アドレスを、読出クロック信号ＲＣＫに同期してシリアルに入力すると共に、ロジック出力データ格納領域の先頭アドレスを、書込クロック信号ＷＣＫに同期してシリアルに入力する。読出及び書込の先頭アドレスを設定した後、ステップ３のセルフテスト状態に切り替える。
【００３２】
次に、読出イネーブル信号ＲＥと出力イネーブル信号ＯＥを“Ｈ”に設定し、ＦＩＦＯメモリ２からロジック入力データの読み出しを開始する。
【００３３】
更に、読出クロック信号ＲＣＫよりも１クロック分遅れたタイミングで、外部クロック端子１４から論理ブロック１にクロック信号ＬＣＫを与える。これにより、論理ブロック１では、ＦＩＦＯメモリ２から読み出されたロジック入力データに基づいた論理動作が開始される。更に、クロック信号ＬＣＫより１クロック分遅れたタイミングで、書込イネーブル信号ＷＥと入力イネーブル信号ＩＥを“Ｈ”に設定し、論理ブロック１の出力端子ＬＯから出力される信号ＬＯＵＴをＦＩＦＯメモリ２に書き込む。
【００３４】
以上の動作を、ＦＩＦＯメモリ２の全ロジック入力データに対して順次実行することにより、このＦＩＦＯメモリ２のロジック出力データ格納領域に、論理ブロック１による論理動作の結果のロジック出力データが書き込まれる。
【００３５】
以上のように、この実施例１のメモリ・ロジック混載ＬＳＩは、テスト動作時に、ＦＩＦＯメモリ２の出力信号を論理ブロック１の入力端子ＬＩに与える経路と、この論理ブロック１の出力端子ＬＯをＦＩＦＯメモリ２の入力側に接続する経路を構成するための切替スイッチ７，８を有している。
【００３６】
これにより、ロジックテストパターンのサイクル数をメモリテスタのパターンメモリ空間のアドレスに、ロジック入出力ピンをパターンメモリのデータピンにそれぞれ対応させ、このロジックテストパターンをメモリテスタのパターンメモリに読み込ませることにより、ロジックテスタを用いることなく、論理ブロック１とＦＩＦＯメモリ２の機能テストを、一括して行うことができるという利点がある。
【実施例２】
【００３７】
図５は、本発明の実施例２を示すメモリ・ロジック混載ＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３８】
このメモリ・ロジック混載ＬＳＩは、図１中のＦＩＦＯメモリ２に代えてＳＤＲＡＭ（同期型ダイナミック・ランダムアクセス・メモリ）２Ａを設けると共に、これに対応して入出力機能が若干異なる論理ブロック１Ａを設けている。更に、切替スイッチ８に代えて、入出力の接続先が異なる切替スイッチ９を設けている。
【００３９】
図１のＦＩＦＯメモリ２では、データの入力端子と出力端子が分離され、データの入力と出力を同時に行うことができたが、ＳＤＲＡＭ２Ａでは、データの入出力が共通の端子を介して時分割で行われるようになっている。これに対応して図５では、論理ブロック１ＡとＳＤＲＡＭ２Ａの接続が、双方向のデータ線と、論理ブロック１ＡからＳＤＲＡＭ２Ａにアドレス信号と制御信号を転送する信号線で行われるようになっている。
【００４０】
一方、切替スイッチ９は、共通端子と端子Ａ，Ｂを備え、制御端子にテストモードを切り替えるための切替信号ＴＡ／ＴＢ、及び双方向データ線ＤＱ上での出力データ衝突を防ぐためのデータ出力イネーブル信号ＴＤＩＲが与えられ、テストモードＴＡが指定されたときには端子Ａ側に切り替えられ、テストモードＴＢが指定されたときには端子Ｂ側に切り替えられるようになっている。この切替スイッチ９の端子Ａには、切替スイッチ３の端子Ｔに接続される信号線の内のデータ線が接続され、端子Ｂには論理ブロック１Ａの出力端子ＬＯが接続されている。また、切替スイッチ９の出力側は、切替スイッチ６Ａ，７，４の端子Ｔに共通接続されている。
【００４１】
切替スイッチ３の端子Ｔに接続される信号線の内のアドレス線及び制御線は、切替スイッチ５の端子Ｔに接続され、この切替スイッチ５の端子Ｎには、論理ブロック１Ａからのアドレス線及び制御線が接続されている。そして、この切替スイッチ５の出力側からＳＤＲＡＭ２Ａのアドレス・制御端子ＡＣに、アドレス信号と制御信号が与えられるようになっており、テスト動作時には常に切替スイッチ３の端子Ｔを介して、外部端子１１よりＳＤＲＡＭ２Ａの制御を行うことができるようになっている。
【００４２】
一方、ＳＤＲＡＭ２Ａのデータ端子ＤＴは、双方向の切替スイッチ６Ａの共通端子に接続され、この切替スイッチ６Ａの端子Ｎが論理ブロック１Ａのデータ端子ＭＤに、端子Ｔが切替スイッチ４，７の端子Ｔと切替スイッチ９の共通端子に共通接続されている。その他の構成は、図１と同様である。
【００４３】
このメモリ・ロジック混載ＬＳＩでは、ロジック入力データを内蔵のＳＤＲＡＭ２Ａに書き込む際は、切替信号ＮＲ／ＴＥによってテスト動作を指定し、切替信号ＴＡ／ＴＢによってテストモードＴＡを指定する。これにより、外部入力端子１１から切替スイッチ３，９，６Ａを介してＳＤＲＡＭ２Ａのデータ端子ＤＴに接続するデータ転送用の経路と、切替スイッチ３，５を介してこのＳＤＲＡＭ２Ａのアドレス・制御端子ＡＣに接続するアドレス信号及び制御信号転送用の経路が構成される。この状態で、メモリテスタのロジック入力データ格納領域に格納されたロジック入力データを、ＳＤＲＡＭ２Ａに順次書き込む。
【００４４】
全ロジック入力データをＳＤＲＡＭ２Ａのロジック入力データ格納領域に書き込んだ後、切替信号ＴＡ／ＴＢによってテストモードＴＢを指定する。これにより、ＳＤＲＡＭ２Ａのデータ端子ＤＴから切替スイッチ６Ａ，７を介して論理ブロック１Ａの入力端子ＬＩに接続するデータ読み出し用の経路と、この論理ブロック１Ａの出力端子ＬＯから切替スイッチ９，６Ａを介してＳＤＲＡＭ２Ａのデータ端子ＤＴに接続するデータ書き込み用の経路が構成される。従って、２つの経路の時分割で切り替えることにより、論理ブロック１Ａのセルフテストが行われる。即ち、ＳＤＲＡＭ２Ａに格納されたロジック入力データがアドレス単位に読み出されて論理ブロック１Ａへ与えられる。一方、与えられたロジック入力データに基づいて、論理ブロック１Ａから出力されるロジック出力データは、ＳＤＲＡＭ２Ａのロジック出力データ格納領域に書き込まれる。
【００４５】
全ロジック入力データに対するロジック出力データがＳＤＲＡＭ２Ａに格納された後、外部入力端子１１からＳＤＲＡＭ２Ａのロジック出力データ格納領域のデータを読み出すためのアドレス信号及び制御信号を与る。そして、ＳＤＲＡＭ２Ａのデータ端子ＤＴから出力されるロジック出力データを、切替スイッチ６Ａ，４を介して外部出力端子１２から出力させる。更に、ＳＤＲＡＮ２Ａから順次読み出された出力信号ＯＵＴと、メモリテスタのロジック出力データ格納領域に格納されている期待値データを比較する。出力信号ＯＵＴと期待値データが一致していれば、テスト対象のメモリ・ロジック混載ＬＳＩは正常と判定される。
【００４６】
図６は、図５のセルフテスト時の主要信号のタイミング図である。
このメモリ・ロジック混載ＬＳＩ中のＳＤＲＡＭ２Ａは、Ａ，Ｂの２バンク構成のものとし、Ａバンクがロジック入力データ格納領域、Ｂバンクがロジック出力データ格納領域に割り当てられているとする。また、このＳＤＲＡＭ２Ａは、クロック信号ＭＣＫ、コマンド信号ＣＯＭ、バンクアドレス信号Ｂ−ＡＤＤ、及びアドレス信号ＡＤＤで制御されるようになっている。また、動作としては、Ａバンクの読出動作と、Ｂバンクの書込動作が１サイクルとなり、このサイクルで論理ブロック１Ａに対するクロック信号ＬＣＫを入力することになる。
【００４７】
まず、バンクアドレス信号Ｂ−ＡＤＤを“Ａ”として“ＡＣＴ”コマンドを発行することにより、Ａバンクをアクティブにする。そして、所望のアドレスで読出コマンドＲＤを発行し、データバスＤＱ上にロジック入力データを出力させる。
【００４８】
次に、クロック信号ＬＣＫを“Ｈ”に設定し、データバスＤＱ上のデータを論理ブロック１Ａ内に取り込む。また、クロック信号ＬＣＫの立ち上がりによって、論理ブロック１Ａの出力端子ＬＯから出力データが出力される。この間に、Ａバンクをプリチャージし、Ｂバンクをアクティブにしておく。そして、データ出力イネーブル信号ＴＤＩＲを“Ｌ”にして、データバスＤＱ上に論理ブロック１Ａから出力データを出力させ、これと同時に書込コマンドＷＤを発行する。これにより、論理ブロック１Ａの出力データがＳＤＲＡＭ２Ａに書き込まれる。その後、Ｂバンクをプリチャージし、次のサイクルに備える。
【００４９】
以上の動作をＳＤＲＡＭ２Ａのロジック入力データ格納領域（Ａバンク）の全データに対して実行することにより、このＳＤＲＡＭ２Ａのロジック出力データ格納領域（Ｂバンク）に、論理ブロック１Ａの処理結果のデータが書き込まれる。
【００５０】
以上のように、この実施例２のメモリ・ロジック混載ＬＳＩは、テスト動作時に、ＳＤＲＡＭ２Ａの双方向のデータ端子ＤＴから出力されるデータを論理ブロック１Ａの入力端子ＬＩに与える経路と、この論理ブロック１Ａの出力端子ＬＯをＳＤＲＡＭ２Ａのデータ端子ＤＴに接続する経路を構成するための切替スイッチ７，９を有している。
【００５１】
これにより、双方向のデータ端子ＤＴを有するＳＤＲＡＭ２Ａ等を内蔵メモリとして備えたメモリ・ロジック混載ＬＳＩに対しても、実施例１と同様のテストを行うことができるという利点がある。
【００５２】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、次のようなものがある。
（ａ）  ＦＩＦＯメモリ２やＳＤＲＡＭ２Ａの機能は一例であり、他のメモリに対しても同様に適用することができる。
（ｂ）  内蔵のＦＩＦＯメモリ２やＳＤＲＡＭ２Ａの単体テストについては、特に説明しなかったが、実施例１のステップ２とステップ４を組み合わせることにより、従来通りに行うことができる．
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１を示すメモリ・ロジック混載ＬＳＩの構成図である。
【図２】従来のメモリ・ロジック混載ＬＳＩの構成図である。
【図３】図１のテスト方法を示す説明図である。
【図４】図１のセルフテスト時の主要信号のタイミング図である。
【図５】本発明の実施例２を示すメモリ・ロジック混載ＬＳＩの構成図である。
【図６】図５のセルフテスト時の主要信号のタイミング図である。
【符号の説明】
【００５４】
１，１Ａ    論理ブロック
２    ＦＩＦＯメモリ
２Ａ    ＳＤＲＡＭ
３〜９    切替スイッチ
１１    外部入力端子
１２    外部出力端子
【図１】
2007163269.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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