(57)【要約】【課題】ある割り込み処理実行中にそれとは別の割り込み処理要求が発生しても上記別の割り込み処理要求を認識可能であり，上記別の割り込み処理を実行することができる割り込み制御方法，演算装置を提供すること。【解決手段】ＡＳＩＣ１１０が要因レジスタ１１３に続けて書き込まれる割り込み情報を各々識別するための割り込み識別情報を書き込む割り込み識別情報書き込み工程（１−２）と，該割り込み識別情報とＣＰＵ１２０によりクリアレジスタ１１４に書き込まれた情報との比較に基づいて上記割り込み要求信号の出力を停止させる割り込み要求信号停止工程（１−３，１−４）とを具備してなることを特徴とする演算装置Ｘ２の割り込み制御方法。【選択図】図２
2007219837.tif 000002
【特許請求の範囲】
【請求項１】
割り込み処理を実行する演算手段と，該演算手段に割り込み処理を要求する半導体集積回路とを具備し，
上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる演算装置の割り込み制御方法であって，
上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み工程と，
上記半導体集積回路が，上記要因レジスタに書き込んだ上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止工程と，
上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込工程と，
を具備してなることを特徴とする演算装置の割り込み制御方法。
【請求項２】
割り込み処理を実行する演算手段と，該演算手段に割り込み処理を要求する半導体集積回路とを具備し，
上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる演算装置であって，
上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み手段と，上記割り込み識別情報書き込み手段により上記要因レジスタに書き込まれた上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止手段と，を備え，
上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込手段を備えてなることを特徴とする演算装置。
【請求項３】
割り込み処理を実行する演算手段と，画像形成に用いる１ページ分の画像データが複数に分割されたバンドごとに該演算手段に割り込み処理を要求する半導体集積回路とを具備し，上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し，上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる画像処理装置であって，
上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み手段と，上記要因レジスタに書き込んだ上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止手段と，を備え，
上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく上記バンドごとの割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込手段を備えてなることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，割り込み制御方法とそれを実行する演算装置と画像処理装置に関し，特に，ある割り込み処理実行中にそれとは別の割り込み処理要求が発生しても上記別の割り込み処理要求を認識可能な割り込み制御方法と装置に関するものである。
【背景技術】
【０００２】
従来の一般的な割り込み制御方法について説明する。
まず，従来の一般的な割り込み制御方法がなされている演算装置の概略を説明する。
図１に示すように，従来の一般的な演算装置Ｘ１は，半導体集積回路の一例であるＡＳＩＣ（Application Specific Integrated Circuit）１０と，演算手段の一例でありプログラムを実行するＣＰＵ（Central Processing Unit）２０と，上記ＣＰＵ２０により実行されるプログラムなどを記憶するメモリ３０とを備えて構成されている。上記演算装置Ｘ１には，スキャナなどの周辺装置が接続されている。
上記演算装置Ｘ１が行う処理の概略は次の通りである。
（１）ＡＳＩＣ１０は周辺装置からの割り込み処理の要求があるとＣＰＵ２０に割り込み処理を要求。
（２）ＣＰＵ２０はＡＳＩＣ１０からの割り込み要求に基づいて割り込み処理を実行。
（３）ＣＰＵ２０は割り込み処理が終了すると，ＡＳＩＣ１０に割り込み処理要求を停止させる処理を実行。
上記演算装置Ｘ１の構成詳細は次の通りである。
上記ＡＳＩＣ１０は，上記（１）のＣＰＵ２０に割り込み要求信号を出力する割り込み要求出力手段１２と，割り込み要因と処理内容などの割り込みに関する情報である割り込み情報を記憶する記憶素子である要因レジスタ１３と，上記（３）の割り込み要求信号停止のためのフラグを記憶する記憶素子であるクリアレジスタ１４と，これらを統括的に制御する制御部１１とを備えて構成されている。
上記クリアレジスタ１４に格納されている割り込み要求信号停止のためのフラグは，初期値は０である。
上記メモリ３０には，例えば，上記周辺装置からデータを読み取るプログラムなど，各周辺装置に割り込み処理を実行するためのプログラムが記憶されている。
【０００３】
上記演算装置Ｘ１により実行される割り込み処理を説明する。かっこ（）内の符号は図１中に記載された手順の番号を表す。
（１）ＡＳＩＣ１０は周辺装置からの割り込み処理の要求があるとＣＰＵ２０に割り込み処理を要求。
まず，上記周辺装置により割り込み要求信号が出力され，上記ＡＳＩＣ１０の制御部１１に入力される（１−０）。上記制御部１１により，割り込み要求があった周辺装置の割り込み情報（例えば割り込み情報Ｃとする）が上記要因レジスタ１３に書き込まれる（１−１）。上記割り込み情報Ｃは，例えば，上記メモリ３０に記憶されている周辺装置からデータを読み取るプログラムＣを実行，といったように，上記ＣＰＵ２０により実行されるべき予め定められた割り込み処理内容に関する情報である。
上記要因レジスタ１３に割り込み情報が書き込まれると，上記制御部１１により，上記クリアレジスタ１４のフラグが読み取られる（１−２）。フラグの初期値は「０」である。上記クリアレジスタ１４に格納されているフラグが「０」であれば，上記ＣＰＵ２０から割り込み要求信号停止の要求がされていないと判断され，上記割り込み要求出力手段１２に割り込み要求信号の出力を指示する（１−３）。上記制御部１１により割り込み要求信号の出力が指示されると，上記割り込み要求出力手段１２により割り込み要求信号が出力される（１−４）。出力された割り込み要求信号は，上記ＣＰＵ２０に入力される。
（２）ＣＰＵ２０はＡＳＩＣ１０からの割り込み要求に基づいて割り込み処理を実行。
割り込み要求信号が入力されると，上記ＣＰＵ２０により，上記ＡＳＩＣ１０の要因レジスタ１３に格納された割り込み情報が読み取られる（２−１）。読み取られた割り込み情報に基づいて，上記ＣＰＵ２０により，上記メモリ３０に格納されているプログラムが実行され，割り込み処理（例えば，上記周辺装置からデータを読み取る処理）が行われる（２−２）。
（３）ＣＰＵ２０は割り込み処理が終了すると，ＡＳＩＣ１０に割り込み処理要求を停止させる処理を実行。
割り込み処理が終了すると，上記ＣＰＵ２０により，上記ＡＳＩＣ１０のクリアレジスタ１４のフラグに割り込み要求信号停止を示す「１」が書き込まれる（３−１）。
続いて，上記ＡＳＩＣ１０では，上記ＡＳＩＣ１０の制御部１１により，上記割り込み要求出力手段１２に割り込み要求信号の停止が指示される（３−２）。上記ＡＳＩＣ１０の制御部１１からの割り込み要求信号停止の指示により，上記ＡＳＩＣ１０の割り込み要求出力手段１２からの割り込み要求信号の出力が停止される（３−３）。そして，上記ＡＳＩＣ１０の制御部１１により，上記クリアレジスタ１４のフラグは初期値「０」に戻される（３−４）。
【０００４】
このような割り込み処理は，画像処理装置では，画像形成に用いる１ページ分の画像データが複数に分割されたバンドごとに発生する。
画像処理装置では，１つのバンドのバンド情報を転送する時間内に描画処理が終わらないと思われるバンドについては，先行描画処理を行う。
特許文献１に記載のデータ処理方法では，先行描画処理を減らし，本来ならば先行描画すべきバンドを，確保されるバンド領域に対して調整された制限描画時間内で処理して正常に出力することができる。
【特許文献１】特開平９−２７２２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来は，例えば上記ＡＳＩＣ１０などの半導体集積回路からの割り込み要求が続けて起こることが少なかったが，演算装置の高速化に伴い，同じ半導体集積回路からの割り込み要求が連続して起こることが考えられる。
その場合，ある割り込み処理実行中にそれとは別の割り込み処理要求が発生すると，従来の一般的な割り込み制御方法では，以下に述べる理由により，上記後発の割り込み処理要求を認識できないおそれがある。
具体的には，上記演算装置Ｘ１では，上記ＣＰＵ２０で実行された割り込み処理内容を識別することなく上記ＡＳＩＣ１０のクリアレジスタ１４のフラグに割り込み要求信号停止を示す「１」を格納する（３−１）。上記ＡＳＩＣ１０の制御部１１は，クリアレジスタ１４に割り込み要求信号停止のフラグ「１」が格納されるとすぐに，上記ＡＳＩＣ１０の要因レジスタ１３を確認することなく，すなわち，周辺装置から別の割り込み処理要求が書き込まれたか（１−１）否かを判断することなく，上記割り込み要求出力手段１２に割り込み要求信号の停止が指示される（３−２）。上記ＡＳＩＣ１０の制御部１１からの割り込み要求信号停止の指示により，上記ＡＳＩＣ１０の割り込み要求出力手段１２からの割り込み要求信号の出力が停止される（３−３）。そして，上記ＡＳＩＣ１０の制御部１１により，上記クリアレジスタ１４のフラグは初期値「０」に戻される（３−４）。
つまり，上記ＡＳＩＣ１０の制御部１１は，割り込み要求信号出力停止の前に，上記要因レジスタ１３を確認しない（次の割り込み処理要求の確認をしていない）。さらに，上記要因レジスタ１３を確認したとしても，上記クリアレジスタ１４に書き込まれたフラグだけでは，どのような割り込み処理が実行されたのかが認識できない，という２つの理由から，後発の割り込み処理要求を認識できない場合があった。
基本例としては，「上記周辺装置からの割り込み処理要求」を「バンドごとの描画処理が終了したときに実行されるバンド転送処理要求」に，「上記ＣＰＵ２０により実行される割り込み処理」を「画像処理装置のバンド転送処理」に置き換えて考えてみると，特許文献１に記載のデータ処理方法では，あるバンド転送処理中にバンド描画処理が終了し上記とは別のバンド転送処理要求が発生すると，上記別のバンド転送処理要求が認識されず，上記別のバンド転送処理が実行されないという問題があった。
本発明では，ある割り込み処理実行中にそれとは別の割り込み処理要求が発生しても上記別の割り込み処理要求を認識可能であり，上記別の割り込み処理を実行することができる割り込み制御方法，演算装置を提供することができる。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明は，割り込み処理を実行する演算手段（例えばＣＰＵ）と，該演算手段に割り込み処理を要求する半導体集積回路（例えばＡＳＩＣ）とを具備し，上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる演算装置の割り込み制御方法に適用され，以下の（１）〜（３）に示す各工程を具備することを特徴とする方法である。
（１）上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み工程。
（２）上記半導体集積回路が，上記要因レジスタに書き込んだ上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止工程。
（３）上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込工程。
上記のような構成により，上記半導体集積回路は，割り込み要求信号停止の前に，上記要因レジスタに書き込まれた上記割り込み処理の識別情報を確認することができ，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて上記割り込み要求信号の出力を停止させることができる。従って，ある割り込み処理実行中に別の割り込み処理要求が発生しても，別の割り込み処理要求を確認することなく割り込み要求信号を停止することはないので，上記別の割り込み処理要求を認識することができ，上記別の割り込み処理を実行することができる。
また，本発明を演算装置として把握すると，割り込み処理を実行する演算手段と，該演算手段に割り込み処理を要求する半導体集積回路とを具備し，上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる演算装置であって，上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み手段と，上記割り込み識別情報書き込み手段により上記要因レジスタに書き込まれた上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止手段と，を備え，上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込手段を備えてなることを特徴とする演算装置として把握される。
このような構成により，上記半導体集積回路は，割り込み要求信号停止の前に，上記要因レジスタに書き込まれた上記割り込み処理の識別情報を確認することができ，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて上記割り込み要求信号の出力を停止させることができる。従って，ある割り込み処理実行中に別の割り込み処理要求が発生しても，別の割り込み処理要求を確認することなく割り込み要求信号を停止することはないので，上記別の割り込み処理要求を認識することができ，上記別の割り込み処理を実行することができる演算装置を提供することができる。
一方，本発明を画像処理装置として考えてみると，割り込み処理を実行する演算手段と，画像形成に用いる１ページ分の画像データが複数に分割されたバンドごとに該演算手段に割り込み処理を要求する半導体集積回路とを具備し，上記半導体集積回路が，上記割り込み処理に用いられる割り込み情報を格納し，上記演算手段により参照可能な要因レジスタと，上記演算手段に対して割り込み要求信号を出力する割り込み要求出力手段と，上記演算手段により情報が書き込まれるクリアレジスタと，を備えてなる画像処理装置であって，上記半導体集積回路が，上記要因レジスタに，続けて書き込まれる割り込み情報を各々識別するための識別情報を書き込む割り込み識別情報書き込み手段と，上記要因レジスタに書き込んだ上記割り込み処理の識別情報と，上記演算手段により上記クリアレジスタに書き込まれた情報との比較に基づいて，上記割り込み要求信号の出力を停止させる割り込み要求信号停止手段と，を備え，上記演算手段が，上記要因レジスタに格納された上記割り込み情報に基づく上記バンドごとの割り込み処理の実行後，上記要因レジスタに格納された上記割り込み処理の識別情報を上記クリアレジスタに書き込むクリアレジスタ書込手段を備えてなることを特徴とする画像処理装置として構成される。
上記のような構成の画像処理装置であれば，あるバンドの割り込み処理実行中に別のバンドの割り込み処理要求が発生しても，別のバンドの割り込み処理要求を確認することなく割り込み要求信号を停止することはないので，上記別のバンドの割り込み処理要求を認識することができ，上記別のバンドの割り込み処理を実行することができる画像処理装置を提供することができる。
【発明の効果】
【０００７】
本発明によれば，ある割り込み処理実行中にそれとは別の割り込み処理要求が発生しても上記別の割り込み処理要求を認識可能であり，上記別の割り込み処理を実行することができる割り込み制御方法，演算装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は従来の一般的な演算装置である演算装置Ｘ１のブロック図，図２は本発明の実施の形態に係る演算装置Ｘ２のブロック図，図３は要因レジスタ１１３に書き込まれる予め定められた割り込み識別情報の値と書き込まれるべき順序を示す図，図４は本発明の実施の形態に係る演算装置Ｘ２のＣＰＵ１２０により実行される割り込み処理及びＡＳＩＣ１１０の制御部１１１により実行される割り込み制御処理の手順についてその一例を説明するためのフローチャートである。
【０００９】
まず，図２のブロック図を用いて，本発明の実施の形態に係る演算装置Ｘ２の概略構成について説明する。
図２に示すように，上記演算装置Ｘ２は，半導体集積回路の一例であるＡＳＩＣ１１０と，演算手段の一例であり，プログラムを実行するＣＰＵ１２０と，上記ＣＰＵ１２０により実行されるプログラムなどを記憶するメモリ１３０とを備えて構成されている。上記演算装置Ｘ２には，スキャナなどの周辺装置が接続されている。
ここで，上記演算装置Ｘ２が行う処理の概略を説明する。
（１）ＡＳＩＣ１１０は周辺装置からの割り込み処理の要求があると要因レジスタ１１３に割り込み情報と割り込み識別情報を記憶して，記憶された割り込み識別情報とクリアレジスタ１１４に格納されている割り込み識別情報とに基づいてＣＰＵ１２０に対する割り込み処理の要求，停止の制御を行う。
（２）ＣＰＵ１２０はＡＳＩＣ１１０からの割り込み要求に基づいて割り込み処理を実行。
（３）ＣＰＵ１２０は割り込み処理が終了すると，ＡＳＩＣ１１０に割り込み処理要求を停止させる処理を実行。
本発明は，演算装置の高速化に伴って例えばＡＳＩＣ１１０などの半導体集積回路からの割り込み要求が連続して起こった場合，ある割り込み処理実行中に別の割り込み処理要求が発生しても，上記別の割り込み処理要求を認識できず，上記別の割り込み処理が実行されないという問題が発生しないような割り込み制御方法である。
上記演算装置Ｘ２の構成の詳細は次の通りである。
上記ＡＳＩＣ１１０は，上記（１）のＣＰＵ１２０に割り込み要求信号を出力する割り込み要求出力手段１１２と，上記ＣＰＵ１２０によって読取可能であり各種情報を記憶する記憶素子である要因レジスタ１１３と，上記ＣＰＵ１２０によって書込可能であり各種情報を記憶する記憶素子であるクリアレジスタ１１４と，上記要因レジスタ１１３に書き込まれる予め定められた割り込み識別情報の値と書き込まれるべき順序（図３参照）を記憶する記憶部１１５と，これらを統括的に制御する制御部１１１とを備えて構成されている。
上記ＡＳＩＣ１１０は，上記割り込み要求出力手段１１２から割り込み要求信号を出力することにより，上記ＣＰＵ１２０に割り込み処理を要求する。
上記要因レジスタ１１３は，割り込み要因と処理内容などの割り込みに関する情報である割り込み情報及び割り込み処理を識別する割り込み識別情報を記憶する。上記割り込み情報及び割り込み識別情報は，周辺装置から割り込み要求があると，要求のあった割り込み処理に合わせて，書き換えられる。書き換え処理の詳細は後述する。
ここで，上記要因レジスタ１１３に記憶される割り込み識別情報は，周辺装置から続けて要求のあった割り込み処理を識別するための情報である。具体的には，上記周辺装置からの割り込み要求発生により上記要因レジスタ１１３に格納されたある割り込み情報と，上記周辺装置から続けて別の割り込み要求が発生したことにより上記要因レジスタ１１３に格納された（すなわち上記ある割り込み情報が消去され書き換えられた）別の割り込み情報とを各々識別するための識別情報である。上記割り込み識別情報は，例えば数字や文字などが考えられる。上記割り込み識別情報として書き込まれる値は，一例として，図３に示すように，初期値を「ア」とすると，次に変更される値は「イ」，その次は「ウ」，その次は「エ」であり，「エ」の次は「ア」に戻る。
上記割り込み識別情報は，上記割り込み情報が上記ＡＳＩＣ１１０の制御部１１１により上記要因レジスタ１１３に書き込まれるたびに変更される。従って，上記周辺装置から続けて同じ割り込み要求があり，上記制御部１１１により上記要因レジスタ１１３に書き込まれた割り込み情報と，新たに同じ内容の割り込み情報が上記制御部１１１により上記要因レジスタ１１３に書き込まれたとしても，上記要因レジスタ１１３に書き込まれる割り込み識別情報は変更される。これにより，上記要因レジスタ１１３に格納されている割り込み情報は同じでも，割り込み識別情報が変更されていれば，先ほどの要求（上記周辺装置からの先発の割り込み要求）とは別の要求（上記周辺装置からの後発の割り込み要求）だと識別することができるのである。
また，上記ＣＰＵ１２０による割り込み処理の実行中に，上記ＡＳＩＣ１１０の上記要因レジスタ１１３に別の割り込み情報が書き込まれると，上記要因レジスタ１１３に格納されている割り込み識別情報が変更されるので，上記ＣＰＵ１２０による割り込み処理が終了した際，上記クリアレジスタ１１４に書き込まれる終了した割り込み処理に関する割り込み識別情報と，上記要因レジスタ１１３に格納されている割り込み識別情報とを比べることにより，新たに割り込み処理要求があったか否かを判定することができる。詳しくは後述する。
上記クリアレジスタ１１４は，上記ＣＰＵ１２０により実行された割り込み処理の割り込み識別情報を記憶する。
ここで，上記クリアレジスタ１１４に記憶される割り込み識別情報は，後述のＣＰＵ１２０により実行された割り込み処理を示すための情報である。具体的には，上記ＣＰＵ１２０により実行される割り込み処理に関する割り込み処理情報と共に上記要因レジスタ１１３から取得され，上記ＣＰＵ１２０により割り込み処理が実行されている間上記メモリ１３０に一時的に記憶されていた割り込み識別情報である。
上記クリアレジスタ１１４に格納されている割り込み識別情報の初期値は，上記要因レジスタ１１３に格納されている初期値と同じ値（例えば「ア」）である。
上記要因レジスタ１１３に記憶される割り込み識別情報と，上記クリアレジスタ１１４に格納されている割り込み識別情報は，上述のような意味であるので，これらが違うということは，まだ周辺装置から要求があった割り込み処理がＣＰＵ１２０によって終了されていないということである。また，これらが同じということは，周辺装置から要求があった割り込み処理がＣＰＵ１２０によってすべて終了したということである。従って，上記要因レジスタ１１３に記憶される割り込み識別情報と，上記クリアレジスタ１１４に格納されている割り込み識別情報とが異なれば，上記ＡＳＩＣ１１０の割り込み要求出力手段１１２から割り込み要求信号が出力される（もしくは出力されたまま停止されない）。同じであれば，割り込み要求信号が停止される。詳細は後述する。
このように，上記要因レジスタ１１３と上記クリアレジスタ１１４とが割り込み識別情報を記憶し，これらに基づいてＣＰＵ１２０に対する割り込み処理の要求，停止の制御を行うことが，従来の一般的な割り込み制御方法と異なる点である。
上記ＣＰＵ１２０は，上記ＡＳＩＣ１１０から割り込み要求信号が入力されると，上記ＡＳＩＣ１１０の要因レジスタ１１３に格納されている割り込み情報及び割り込み識別情報を取得し，取得された割り込み情報に基づいて上記メモリ１３０に格納されているプログラムが実行され，割り込み処理が実行される。
上記メモリ１３０は，例えば，上記周辺装置からデータを読み取るプログラムなど，各周辺装置からの要求に対する割り込み処理を実行するためのプログラムが記憶されている。また，上記ＣＰＵ１２０により実行されている割り込み処理に関する割り込み処理情報と共に取得された割り込み識別情報を，一時的に記憶する。
【００１０】
ここで，図４（ａ）は，本発明の実施の形態に係る演算装置Ｘ２のＣＰＵ１２０により実行される割り込み処理の手順についてその一例を説明するためのフローチャート，図４（ｂ）は，本発明の実施の形態に係る演算装置Ｘ２のＡＳＩＣ１１０の制御部１１１により実行される割り込み制御処理の手順についてその一例を説明するためのフローチャートである。
まず，図４（ｂ）を用いて，本発明の実施の形態に係る演算装置Ｘ２のＡＳＩＣ１１０の制御部１１１により実行される割り込み制御処理の手順についてその一例を説明する。
図中のＳ１０，Ｓ２０…は処理手順（ステップ）番号を示し，処理はステップＳ１０より開始される。
かっこ（）内の符号は，図２中に記載された手順の番号を表す。
【００１１】
（１）ＡＳＩＣ１１０は周辺装置からの割り込み処理の要求があると要因レジスタ１１３に割り込み情報と割り込み識別情報を記憶して，記憶された割り込み識別情報とクリアレジスタ１１４に格納されている割り込み識別情報とに基づいてＣＰＵ１２０に対する割り込み処理の要求，停止の制御を行う。
ステップＳ１０では，上記制御部１１１により，上記周辺装置によって割り込み要求があるか否かが判別される。上記周辺装置により割り込み要求信号が入力される（１−０）と，上記周辺装置によって割り込み要求があると判別され（ステップＳ１０のＹｅｓ側），処理はステップＳ２０に移行される。
【００１２】
ステップＳ２０では，上記制御部１１１により，割り込み要求があった周辺装置の割り込み情報（例えば割り込み情報Ａとする）が上記要因レジスタ１１３に書き込まれる（１−１）。上記割り込み情報Ａは，例えば，上記メモリ１３０に記憶されているプログラムＡ（周辺装置からデータを読み取るプログラム）を実行，といったように，ＣＰＵ１２０により実行されるべき予め定められた割り込み処理内容に関する情報である。
続いて，上記制御部１１１により，上記要因レジスタ１１３に，上記割り込み情報Ａが書き込まれたことと連動して，割り込み識別情報が，上記記憶部１１５に記憶されている予め定められた割り込み識別情報の値と書き込まれるべき順序（図３参照）に基づいて変更され（１−２），処理はステップＳ３０に移行される。例えば，上記要因レジスタ１１３に格納されている割り込み識別情報が，初期値「ア」であれば，図３が参照され，「ア」の次の値である「イ」に変更される。ここでは，上記割り込み識別情報は文字であるが，例えば，「１」「２」「３」といった数字が順に書き込まれるものでもよい。
なお，割り込み情報そのものにより識別しないのは，割り込み情報は，割り込み処理の内容であるので，連続して同じ割り込み処理の要求があったときに識別できないからである。
ここで，割り込み要求があった周辺装置の割り込み情報を上記要因レジスタ１１３に書き込むたびに割り込み識別情報を上記要因レジスタ１１３に書き込む処理を実行する制御部１１１が，割り込み識別情報書き込み手段の一例に相当する。
割り込み要求があった周辺装置の割り込み情報を上記要因レジスタ１１３に書き込むたびに割り込み識別情報を上記要因レジスタ１１３に書き込む工程が，割り込み識別情報書込工程の一例に相当する。
【００１３】
ステップＳ３０では，上記要因レジスタ１１３に格納されている割り込み識別情報と，上記クリアレジスタ１１４に格納されている割り込み識別情報とが比較され，上記制御部１１１により，同じか否かが判別され，割り込み要求出力手段１１２から出力される割り込み要求信号制御に関する指示が決定される（１−３）。
後述するように，上記要因レジスタ１１３に格納されている割り込み情報の割り込み処理がまだ上記ＣＰＵ１２０により実行されていない状態では，上記制御部１１１により，上記要因レジスタ１１３に格納されている割り込み識別情報（例えば,上記割り込み識別情報＝「イ」）と，上記クリアレジスタ１１４に格納されている割り込み識別情報（例えば，割り込み識別情報＝初期値「ア」）とが異なると判別される。この場合，上記割り込み要求出力手段１１２に割り込み要求信号出力の指示が出され（ステップＳ３０のＹｅｓ側），処理はステップＳ４０に移行される。
後述するように，上記要因レジスタ１１３に格納されている割り込み情報の割り込み処理が上記ＣＰＵ１２０により実行された後であれば，上記制御部１１１により，上記要因レジスタ１１３に格納されている割り込み識別情報（例えば,上記割り込み識別情報＝「イ」）と，上記クリアレジスタ１１４に格納されている割り込み識別情報（例えば，割り込み識別情報＝「イ」）とが同じであると判別される。この場合には，上記割り込み要求出力手段１１２に割り込み要求信号出力停止の指示が出され（ステップＳ３０のＮｏ側），処理はステップＳ５０に移行される。
【００１４】
ステップＳ４０では，上記制御部１１１により，上記割り込み要求出力手段１１２から割り込み要求信号が出力され（１−４），処理はステップＳ３０戻り，次に割り込み識別情報が同じであると判別されるまで，すなわち割り込み要求信号の出力停止指示がなされるまで上記割り込み要求信号は出力され続ける。
【００１５】
ステップＳ５０では，上記制御部１１１により，上記割り込み要求出力手段１１２から出力されている割り込み要求信号の出力が停止される（１−５）。
ここで，上記制御部１１１により上記要因レジスタ１１３に書き込まれた割り込み識別情報と，後述の様にＣＰＵ１２０により上記クリアレジスタ１１４に書き込まれた割り込み識別情報との比較に基づいて，上記割り込み要求信号の出力を停止させる処理を実行する制御部１１１が，割り込み要求信号停止手段の一例に相当する。
上記制御部１１１により上記要因レジスタ１１３に書き込まれた割り込み識別情報と，後述の様にＣＰＵ１２０により上記クリアレジスタ１１４に書き込まれた割り込み識別情報との比較に基づいて，上記割り込み要求信号の出力を停止させる工程が，割り込み要求信号停止工程の一例に相当する。
このように，上記要因レジスタ１１３に格納された割り込み識別情報と，上記クリアレジスタ１１４に格納されている割り込み識別情報とを比較する（１−３）ことにより，上記ＡＳＩＣ１１０から上記ＣＰＵ１２０への割り込み要求信号を制御する（１−４，１−５）ことができることが，従来の一般的な割り込み制御方法と異なる点である。
【００１６】
（２）ＣＰＵ１２０はＡＳＩＣ１１０からの割り込み要求に基づいて割り込み処理を実行。
続いて，図４（ａ）本発明の実施の形態に係る演算装置Ｘ２のＣＰＵ１２０により実行される割り込み処理の手順についてその一例を説明する。
図中のＳ１００，Ｓ１１０…は処理手順（ステップ）番号を示し，処理はステップＳ１００より開始される。
ステップＳ１００では，上記ＣＰＵ１２０により，割り込み要求信号が入力されたか否かが判別される。上記ＡＳＩＣ１１０の割り込み要求出力手段１１２により出力された割り込み要求信号が，上記ＣＰＵ１２０に入力されると，上記ＣＰＵ１２０により，割り込み要求信号が入力されたと判別され（ステップＳ１００のＹｅｓ側），処理はステップＳ１１０に移行される。
上記ＡＳＩＣ１１０の割り込み要求出力手段１１２により割り込み要求信号の出力が停止されると，上記ＣＰＵ１２０により，割り込み要求信号が入力されていないと判別され，割り込み要求信号が入力されるまで待ちの状態となる。
【００１７】
ステップＳ１１０では，上記ＣＰＵ１２０により，上記ＡＳＩＣ１１０の要因レジスタ１１３に格納されている割り込み情報（例えば割り込み識別情報Ａ）と（該割り込み情報が上記要因レジスタに書き込まれたことと連動して変更された）割り込み識別情報（例えば「イ」）とが取得される（２−１）。上記取得された割り込み情報と割り込み識別情報は，上記メモリ１３０に一時的に記憶され，処理はステップＳ１２０に移行される。
ステップＳ１２０では，上記ＣＰＵ１２０により，上記メモリ１３０に一時的に記憶された割り込み情報に基づいて，上記メモリ１３０に格納されているプログラムが実行され，割り込み処理が行われ（２−２），処理はステップＳ１３０に移行される。
【００１８】
（３）ＣＰＵ１２０は割り込み処理が終了すると，ＡＳＩＣ１１０に割り込み処理要求を停止させる処理を実行。
ステップＳ１３０では，上記ＣＰＵ１２０により，上記メモリ１３０に一時的に記憶された割り込み識別情報が，上記ＡＳＩＣ１１０のクリアレジスタ１１４に書き込まれる（３−１）。例えば，実行された割り込み処理の割り込み情報，すなわち上記メモリ１３０に記憶された割り込み情報が上記割り込み情報Ａであり，上記メモリ１３０に記憶された割り込み識別情報が「イ」であれば，上記クリアレジスタ１１４の割り込み識別情報は「イ」に変更され，処理は終了する。
つまり，上記ＣＰＵ１２０により割り込み処理が実行されている間，上記周辺装置から新たな割り込み処理要求がなければ，上記ＡＳＩＣ１１０の上記要因レジスタ１１３に格納されている割り込み識別情報は変更されない，すなわちメモリ１３０に記憶されている割り込み識別情報と同じままであり，上記ＣＰＵ１２０により上記クリアレジスタ１１４に書き込まれる割り込み識別情報も同じとなる。これは，上記要因レジスタ１１３に格納されている割り込み情報の割り込み処理が上記ＣＰＵ１２０により実行された後であれば，要因レジスタ１１３に格納されている割り込み識別情報とクリアレジスタ１１４に格納されている割り込み識別情報が同じことを意味する。
一方，上記ＣＰＵ１２０により割り込み処理が実行されている間，上記周辺装置から新たな割り込み処理要求があれば，上記ＡＳＩＣ１１０の上記要因レジスタ１１３に格納されている割り込み識別情報が変更される（例えば「イ」→「ウ」）。すなわちメモリ１３０に記憶されている割り込み識別情報（ここでは「イ」）とは別の値になってしまい，上記ＣＰＵ１２０により上記クリアレジスタ１１４に書き込まれる割り込み識別情報（ここでは「イ」）とも別の値となる。これは，上記要因レジスタ１１３に格納されている割り込み情報の割り込み処理が上記ＣＰＵ１２０によりまだ実行されていない状態であれば，要因レジスタ１１３に格納されている割り込み識別情報とクリアレジスタ１１４に格納されている割り込み識別情報が異なることを意味するのである。
ここで，上記要因レジスタ１１３から取得され上記メモリ１３０に一時的に記憶されていた割り込み識別情報を，上記要因レジスタ１１３に格納された割り込み情報に基づく割り込み処理の実行後，上記クリアレジスタ１１４に書き込む処理を実行するＣＰＵ１２０が，クリアレジスタ書込手段の一例に相当する。
上記要因レジスタ１１３から取得され上記メモリ１３０に一時的に記憶されていた割り込み識別情報を，上記要因レジスタ１１３に格納された割り込み情報に基づく割り込み処理の実行後，上記クリアレジスタ１１４に書き込む工程が，クリアレジスタ書込工程の一例に相当する。
このように上記ＣＰＵ１２０によりクリアレジスタ１１４に割り込み識別情報が書き込まれると，上記ＡＳＩＣ１１０では，上記ステップＳ３０以降の処理が行われる。
【００１９】
上述のように，上記要因レジスタ１１３に格納された割り込み識別情報と，上記クリアレジスタ１１４に格納されている割り込み識別情報とを比較することにより，上記ＡＳＩＣ１１０から上記ＣＰＵ１２０への割り込み要求信号を制御することができることが，従来の一般的な割り込み制御方法と異なる点である。そして，ある割り込み処理実行中にそれとは別の割り込み処理要求が発生しても上記別の割り込み処理要求を認識可能であり，上記別の割り込み処理を実行することができる演算装置を提供することができる。
なお，画像処理装置において実行される，画像形成に用いる１ページ分の画像データが複数に分割されたバンドのバンド転送処理を，上記割り込み処理に置き換えて考えてみると，上記のような割り込み制御方法は，割り込み処理を実行するＣＰＵと，バンドごとにＣＰＵに割り込み処理を要求するＡＳＩＣとを備えた画像処理装置にも適用できる。
【図面の簡単な説明】
【００２０】
【図１】従来の一般的な演算装置である演算装置Ｘ１のブロック図。
【図２】本発明の実施の形態に係る演算装置Ｘ２のブロック図。
【図３】要因レジスタ１１３に書き込まれる予め定められた割り込み識別情報の値と書き込まれるべき順序を示す図。
【図４】本発明の実施の形態に係る演算装置Ｘ２のＣＰＵ１２０により実行される割り込み処理及びＡＳＩＣ１１０の制御部１１１により実行される割り込み制御処理の手順についてその一例を説明するためのフローチャート。
【符号の説明】
【００２１】
１０，１１０…ＡＳＩＣ
１１，１１１…制御部
１２，１１２…割り込み要求出力手段
１３，１１３…要因レジスタ
１４，１１４…クリアレジスタ
１１５…記憶部
２０，１２０…ＣＰＵ
３０，１３０…メモリ
【図１】
2007219837.tif 000003
【図２】
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【図３】
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【図４】
2007219837.tif 000006