(57)【要約】【課題】シフトレジスタの動作クロックで一様乱数を生成することが可能な擬似雑音生成回路を提供することを目的とする。【解決手段】一様乱数生成回路６６１は、Ｍ系列生成用シフトレジスタ８１を用いて構成する。シフトレジスタ８１は、例えば１８段構成で、入力クロックにて１段ずつシフトするように構成され、初期値入力ライン８２に１８ビットの初期値が与えられる。シフトレジスタ８１は、ＭＳＢの出力と７段目の出力を排他的論理和回路８３により取り出して１段目に入力する。そして、シフトレジスタ８１の任意のタップからランダムに１０ビットずつ２系統切出して出力ライン８４、８５よりBoxmuller 法による正規乱数生成回路６６２へ出力する。この正規乱数生成回路６６２は、上記一様乱数生成回路６６１から入力された一様乱数をBoxmuller 法により正規乱数に変換し、疑似雑音を生成する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
擬似雑音をデジタル信号にて生成する擬似雑音生成回路において、
Ｍ系列を生成するシフトレジスタを備え、前記シフトレジスタの任意のタップからビットをランダムに一定数切出して一様乱数を生成する一様乱数生成回路と、前記一様乱数生成回路により生成された一様乱数をBoxmuller 法により正規乱数に変換して擬似雑音を生成する正規乱数生成回路とを具備することを特徴とする擬似雑音生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、疑似雑音をデジタル信号にて生成する擬似雑音生成回路に関する。
【背景技術】
【０００２】
従来、携帯電話システムでは、符号分割多元接続（CDMA：Code Division Multiple Access）による無線装置を使用したものがある。この符号分割多元接続（CDMA）による無線装置では、多くのチャネルを多重化することが可能である。
【０００３】
上記符号分割多元接続（CDMA）による無線基地局装置において、他局信号の妨害波や装置の性能評価として、フロントエンドの雑音、増幅器の非線形性による雑音を擬似雑音（ガウス雑音）に置き換えて、無線装置の性能を擬似的に試験することがある。
【０００４】
上記擬似雑音を生成する擬似雑音生成回路は、従来では図１０に示すＭ系列生成による一様乱数生成回路１０及び図１１に示すBoxmuller 法による正規乱数生成回路２１によって構成している。
【０００５】
上記Ｍ系列生成による一様乱数生成回路１０は、図１０に示すようにＭ系列生成用シフトレジスタ１１を用いて構成している。上記シフトレジスタ１１は、例えば１８段構成で、入力クロックにて１段ずつシフトするように構成され、初期値入力ライン１２に１８ビット（ｂｉｔ）の初期値が与えられる。この１８ビットの初期値がＭ系列を生成する種となる。また、シフトレジスタ１１は、１８段目の出力と７段目の出力が排他的論理和１３を介して取り出され、１段目に入力される。すなわち、巡回形のシフトレジスタ構成としている。
【０００６】
そして、シフトレジスタ１１の１８段目の出力がラッチ回路１４に入力されて保持される。このラッチ回路１４のラッチタイミングは、イネーブル生成回路１５で生成されるイネーブル信号によって決定される。すなわち、ラッチ回路１４は、シフトレジスタ１１の１８段目の出力を１８ビット分保持したところで、イネーブル生成回路１５から与えられるイネーブル信号によってラッチする。
【０００７】
上記ラッチ回路１４にラッチされたＭ系列１８ビットのデータは、ＭＳＢ（Most Significant Bit：最上位ビット）から１０ビット分が出力ライン１６から取り出されると共に、ＬＳＢ（Least Significant Bit：最下位ビット）から１０ビット分が出力ライン１７から取り出される。
【０００８】
上記のように構成されたＭ系列生成による一様乱数生成回路１０は、シフトレジスタ１１が１８段構成でＭ系列を生成し、その生成多項式は、「ｙ＝ｘ１８＋ｘ７」である。また、周期は、「２１８−１＝２６２１４３」である。
【０００９】
図１２は、上記一様乱数生成回路１０の出力ライン１６から出力される一様乱数の時間応答を示したもので、横軸にサンプル数、縦軸に一様乱数値を取って示した。
【００１０】
図１３は、上記一様乱数生成回路１０の出力ライン１６から出力される一様乱数のランダム性を示したもので、一様乱数値Ｘ（横軸）に対する一様乱数値Ｘ＋１（縦軸）をプロットして示した。
【００１１】
そして、上記一様乱数生成回路１０の出力ライン１６から取り出される１０ビットのデータは、Boxmuller 法Ｒ値用一様乱数として、また、出力ライン１７から取り出される１０ビットのデータは、Boxmuller 法cosθ値用一様乱数として、図１１に示すBoxmuller 法による正規乱数生成回路２１へ送られる。
【００１２】
図１１はBoxmuller 法による正規乱数生成回路２１の構成例を示したもので、入力部２２及びBoxmuller部２３からなっている。入力部２２は、１０ビットの入力ライン２２ａ、２２ｂを備え、入力ライン２２ａには一様乱数Ｕが入力され、入力ライン２２ｂには一様乱数Ｖが入力される。すなわち、入力ライン２２ａには、上記図１０に示した一様乱数生成回路１０の出力ライン１６から取り出されるBoxmuller 法Ｒ値用一様乱数が入力され、入力ライン２２ｂには、一様乱数生成回路１０の出力ライン１７から取り出されるBoxmuller 法cosθ値用一様乱数が入力される。
【００１３】
また、Boxmuller部２３内には、１０２４＊９ビットのＲ値テーブル２４、１０２４＊１２ビットのcosθ値テーブル２５及び乗算器２６が設けられる。上記Ｒ値テーブル２４は、一様乱数Ｕのルックアップテーブルとして構成され、cosθ値テーブル２５は、一様乱数Ｖに対するルックアップテーブルとして構成される。
【００１４】
上記Ｒ値テーブル２４の参照値とθ値テーブル２５の参照値が乗算器２６によって乗算され、出力ライン２７より疑似雑音（正規乱数）として出力される。
【００１５】
上記Boxmuller部２３では、下記の（１）式に示すBoxmuller 法による正規乱数の算出式により正規乱数が求められる。
【００１６】
正規乱数 ＝ Ｒ×cosθ    ・・・・(１)
Ｒ ＝ √(−２×logｅ(１−Ｕ))
θ ＝ ２×π×Ｖ
但し、ＵＶは一様乱数
ここで、図１０に示した一様乱数生成回路１０によって一様乱数ＵとＶを生成した場合、シフトレジスタ１１の動作クロックが例えば９０ＭＨｚであれば、生成できる擬似雑音（正規乱数）は、９０ＭＨｚ／１８回シフト ＝ ５ＭＨｚとなる。
【００１７】
高速なデータレートの擬似雑音（正規乱数）を必要とする場合には、動作クロックはＭ系列周期（Ｍ系列生成シフトレジスタ数）に応じて更に高速なものを要求されることになる。
【００１８】
また、本発明に関連する公知技術として、自己同期型のデスクランブル回路において、シフトレジスタの各タップの出力を等間隔に間引いて取り出すことにより、スクランブルパタンに同期したデスクランブルパタンを発生する技術（例えば、特許文献１参照。）や、擬似ランダム・パターン生成機構において、位相シフト増強手段によりシフトレジスタの任意タップの出力と排他的論理和を取った後、全タップ並列に取り出すようにした技術（例えば、特許文献２参照。）が知られている。
【特許文献１】特開平７−１５４２０号公報
【特許文献１】特許第２６０３３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
一様乱数生成回路において、図１０に示すように巡回形のシフトレジスタ１１を用いる場合、１つの乱数が生成されるまでにシフトレジスタ１１を１周する必要があり、生成する雑音のデータレート×シフトレジスタ段数の生成クロックが要求される。  
また、長周期の擬似雑音を要求される場合は、シフトレジスタ１１の段数が増加し、さらに高速な生成クロックが要求される。
【００２０】
更に、擬似雑音を生成する一様乱数は、上記２つの課題をクリアし、尚且つ、時間的に周期性がないこと、また、乱数として、十分な広がり（ランダム性）を持っていることが要求される。
【００２１】
本発明は上記の課題を解決するためになされたもので、Ｍ系列を用いて一様乱数を生成する場合、より長周期の一様乱数をシフトレジスタの動作クロックで生成することが可能になり、生成する擬似雑音もシフトレジスタの動作クロックと同等のデータレートで生成可能な擬似雑音生成回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、擬似雑音をデジタル信号にて生成する擬似雑音生成回路において、Ｍ系列を生成するシフトレジスタを備え、前記シフトレジスタの任意のタップからビットをランダムに一定数切出して一様乱数を生成する一様乱数生成回路と、前記一様乱数生成回路により生成された一様乱数をBoxmuller 法により正規乱数に変換して擬似雑音を生成する正規乱数生成回路とを具備することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、Ｍ系列を用いて一様乱数を生成する場合、シフトレジスタの動作クロックで一様乱数を生成でき、低い動作周波数で目的を達成することができる。また、長周期の疑似雑音を要求され、シフトレジスタの段数が増えた場合でも、ビット切出し位置が固定しているため、高速な生成クロックを必要とせず、シフトレジスタの動作クロックで一様乱数を生成することができる。更に、時間的に周期性がなく、乱数として十分な広がりを持たせることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態を説明する。  
（第１実施形態）
図１は、本発明に係る擬似雑音生成回路を備えた受信装置ユニット３０の概略構成例を示すブロック図である。なお、図１は、符号分割多元接続（CDMA）による携帯電話システムの基地局装置に実施した場合の例を示している。
【００２５】
受信装置ユニット３０は、高周波受信部４０及び受信制御部５０を備えている。  
上記高周波受信部４０は、２ブランチ隣接２キャリアのダイバーシチ受信機能を備えたもので、分配器４１ａ、４１ｂ、２キャリアのダウンコンバートを目的としたミキサー４２ａ、４２ｂ、４２ｃ、４２ｄ、及び２キャリアの発振器４３ａ、４３ｂ、バンドパスフィルタ（ＢＰＦ）４４ａ、４４ｂ、４４ｃ、４４ｄ、及びアッテネータ（ＡＴＴ）４５ａ、４５ｂ、４５ｃ、４５ｄからなり、ダイバーシチ受信用のアンテナ３１ａ、３１ｂで受信された信号が入力される。
【００２６】
上記分配器４１ａは、アンテナ３１ａで受信された高周波信号を２分配する。この２分配された高周波信号は、２キャリア分のミキサー４２ａ、４２ｂにてＩＦ帯へダウンコンバートされ、バンドパスフィルタ４４ａ、４４ｂに入力される。このバンドパスフィルタ４４ａ、４４ｂは、ミキサー４２ａ、４２ｂにてＩＦ帯へダウンコンバートされた信号に対して所望周波数帯域の信号を選択し、アッテネータ４５ａ、４５ｂを介して受信制御部５０へ出力する。
【００２７】
また、上記分配器４１ｂは、アンテナ３１ｂで受信された高周波信号を２分配する。この２分配された高周波信号は、２キャリア分のミキサー４２ｃ、４２ｄにてＩＦ帯へダウンコンバートされ、バンドパスフィルタ４４ｃ、４４ｄに入力される。このバンドパスフィルタ４４ｃ、４４ｄは、ミキサー４２ｃ、４２ｄにてＩＦ帯へダウンコンバートされた信号に対して所望周波数帯域の信号を選択し、アッテネータ４５ｃ、４５ｄを介して受信制御部５０へ出力する。
【００２８】
上記受信制御部５０は、Ａ／Ｄ変換回路５１ａ、５１ｂ、受信処理部６０、ＣＰＲＩインターフェース７１により構成される。  
上記Ａ／Ｄ変換回路５１ａは、上記高周波受信部４０のアッテネータ４５ａ、４５ｃから出力されるアナログ信号をデジタル信号に変換して受信処理部６０へ入力し、Ａ／Ｄ変換回路５１ｂは、上記アッテネータ４５ｂ、４５ｄから出力されるアナログ信号をデジタル信号に変換して受信処理部６０へ入力する。
【００２９】
上記受信処理部６０は、例えばＦＰＧＡ（Field Programmable Gate Array）を用いて構成したもので、ＡＤインターフェース６１、加算器６２ａ、６２ｂ、ローパスフィルタ（ＬＰＦ）６３、デジタルＡＧＣ（Auto Gain Control）回路６４、アナログＡＧＣ回路６５、ＡＷＧＮ生成部６６により構成される。
【００３０】
上記ＡＷＧＮ生成部６６は、ＡＷＧＮ（Additive White Gaussian Noise：加法的白色ガウス雑音）を生成するためのもので、一様乱数生成回路６６１、正規乱数生成回路６６２、パワー調整回路６６３により構成される。上記一様乱数生成回路６６１及び正規乱数生成回路６６２は、図２に示すように構成されるもので、その詳細については後述する。上記正規乱数生成回路６６２で生成された正規乱数（疑似雑音）は、パワー調整回路６６３でパワー調整されて、加算器６２ａ、６２ｂに入力される。
【００３１】
上記ＡＤインターフェース６１は、上記Ａ／Ｄ変換回路５１ａ、５１ｂでデジタル信号に変換された受信信号を加算器６２ａ、６２ｂに入力し、上記ＡＷＧＮ生成部６６で生成されたＡＷＧＮ（Additive White Gaussian Noise：加法的白色ガウス雑音）とを合成し、ローパスフィルタ（ＬＰＦ）６３を介してデジタルＡＧＣ回路６４へ出力する。このデジタルＡＧＣ回路６４は、受信処理部６０からＣＰＲＩインターフェース７１へ送られるデジタル信号のレベルが一定となるように自動利得調整を行なうと共に、信号の一部をアナログＡＧＣ回路６５へ出力する。このアナログＡＧＣ回路６５は、高周波受信部４０の出力信号のレベルが一定となるようにアッテネータ４５ａ〜４５ｄの減衰量を自動調整する。
【００３２】
上記のように受信処理部６０は、Ａ／Ｄ変換回路５１ａ、５１ｂでデジタル化された受信信号に、ＡＷＧＮ生成部６６で生成された加法的白色ガウス雑音を重畳してＣＰＲＩインターフェース７１へ出力する。このＣＰＲＩインターフェース７１は、例えばＦＰＧＡ（Field Programmable Gate Array）を用いて構成したもので、その出力信号は基地局本体（図示せず）へ送られる。
【００３３】
次に、上記ＡＷＧＮ生成部６６における一様乱数生成回路６６１及び正規乱数生成回路６６２の詳細について図２を参照して説明する。  
図２（ａ）は、本発明の第１実施形態に係るＭ系列生成回路を用いた一様乱数生成回路６６１の構成例を示し、同図（ｂ）は上記Boxmuller 法による正規乱数生成回路６６２の構成例を示したものである。
【００３４】
上記一様乱数生成回路６６１は、図２（ａ）に示すようにＭ系列生成用シフトレジスタ８１を用いて構成している。上記シフトレジスタ８１は、例えば１８段構成で、入力クロックにて１段ずつシフトするように構成され、初期値入力ライン８２に１８ビットの初期値が与えられる。この１８ビットの初期値がＭ系列を生成する種となる。また、シフトレジスタ８１は、例えば１８段目の出力と７段目の出力が排他的論理和回路（ＥＸＯＲ回路）８３を介して取り出され、１段目に入力される。すなわち、巡回形のシフトレジスタ構成としている。上記シフトレジスタ８１の入力クロック（動作クロック）としては、例えば９０ＭＨｚ、１８０ＭＨｚ等のクロックが使用される。
【００３５】
そして、シフトレジスタ８１の任意のタップからランダムにビットを切出し、例えば１０ビットずつ２系統切出し、それぞれビットの重み、すなわちＭＳＢからＬＳＢの並びをランダムに入れ替えて出力ライン８４、８５より出力する。例えばシフトレジスタ８１の（７）、（３）、（１０）、（５）、（１）、（１７）、（６）、（９）、（１５）、（４）というビット位置を切出して結合し、出力ライン８４からBoxmuller 法Ｒ値用一様乱数として並列に出力する。また、シフトレジスタ８１の（８）、（６）、（１５）、（１２）、（１０）、（０）、（９）、（１４）、（５）、（１３）というビット位置を切出して結合し、出力ライン８５からBoxmuller 法cosθ値用一様乱数として並列に出力する。このシフトレジスタ８１に対するビット切出し方法は、ランダムであればよく、任意に設定することが可能である。
【００３６】
上記のように構成されたＭ系列生成による一様乱数生成回路６６１は、シフトレジスタ８１が１８段構成でＭ系列を生成し、その生成多項式は、「ｙ＝ｘ１８＋ｘ７」である。また、周期は、「２１８−１＝２６２１４３」である。
【００３７】
そして、上記一様乱数生成回路６６１の出力ライン８４、８５から出力される一様乱数は、図２（ｂ）に示すBoxmuller 法による正規乱数生成回路６６２へ送られる。この正規乱数生成回路６６２は、図１１に示した従来の正規乱数生成回路２１と同様の構成であり、入力部２２及びBoxmuller部２３からなっている。
【００３８】
上記入力部２２は、１０ビットの入力ライン２２ａ、２２ｂを備え、入力ライン２２ａには一様乱数Ｕが入力され、入力ライン２２ｂには一様乱数Ｖが入力される。すなわち、入力ライン２２ａには、上記図２（ａ）に示した一様乱数生成回路６６１の出力ライン８４から取り出されるBoxmuller 法Ｒ値用一様乱数が入力され、入力ライン２２ｂには、一様乱数生成回路６６１の出力ライン８５から取り出されるBoxmuller 法cosθ値用一様乱数が入力される。
【００３９】
また、Boxmuller部２３内には、Ｒ値テーブル２４、cosθ値テーブル２５及び乗算器２６が設けられる。上記Ｒ値テーブル２４は、一様乱数Ｕのルックアップテーブルとして構成され、cosθ値テーブル２５は、一様乱数Ｖに対するルックアップテーブルとして構成される。そして、上記Ｒ値テーブル２４の参照値とθ値テーブル２５の参照値が乗算器２６によって乗算され、出力ライン２７より疑似雑音（正規乱数）として出力される。
【００４０】
上記Boxmuller部２３では、前述の（１）式に示したBoxmuller 法による正規乱数の算出式により正規乱数が求められる。すなわち、Boxmuller部２３は、上記一様乱数生成回路６６１で生成された一様乱数Ｕ、ＶをBoxmuller 法により正規乱数に変換し、疑似雑音を生成する。上記Boxmuller部２３から出力される疑似雑音は、図１に示したようにパワー調整回路６６３でパワーが調整されて加算器６２ａ、６２ｂに入力され、受信信号と混合される。
【００４１】
図３は、上記一様乱数生成回路６６１の出力ライン８４から出力される一様乱数Ｕの時間応答を示したもので、横軸にサンプル数、縦軸に一様乱数値を取って示した。
【００４２】
図４は、上記一様乱数生成回路６６１の出力ライン８４から出力される一様乱数Ｕのランダム性を示したもので、一様乱数値Ｘ（横軸）に対する一様乱数値Ｘ＋１（縦軸）をプロットして示した。  
上記第１実施形態によれば、回路構成を簡易化でき、且つ図４からも明らかなように「Ｘ」と「Ｘ＋１」の波形で相関のない一様乱数を生成することができる。
【００４３】
また、一様乱数生成回路６６１で生成される一様乱数は、シフトレジスタ８１の動作クロックで生成でき、従って正規乱数生成回路６６２で生成する擬似雑音もシフトレジスタ８１の動作クロックと同等のデータレートで生成することができる。
【００４４】
また、長周期の疑似雑音を要求され、シフトレジスタ８１の段数が増えた場合でも、ビット切出し位置が固定しているため、シフトレジスタ８１の動作クロックで一様乱数を生成することができ、高速な生成クロックを必要としない。また、時間的に周期性がなく、乱数として十分な広がり、すなわちランダム性を持たせることができる。
【００４５】
（第２実施形態）
次に本発明の第２実施形態について説明する。  
図５は、本発明の第２実施形態に係る一様乱数生成回路６６１の構成例を示したもので、図２（ａ）に示した第１実施形態と同一部分には同一符号を付して詳細な説明は省略する。この第２実施形態に係る一様乱数生成回路６６１は、シフトレジスタ８１の任意のビット位置例えば（３）、（１０）、（５）、（１）、（１７）、（６）、（９）、（１５）、（４）というビット位置の９ビットを切出して出力ライン８４に結合すると共に、任意タップ例えば（７）ビットと（１１）ビットとを排他的論理和回路（ＥＸＯＲ回路）９１に入力し、その出力を出力ライン８５に結合して１０ビットとし、Boxmuller 法Ｒ値用一様乱数として出力する。また、シフトレジスタ８１の例えば（８）、（６）、（１５）、（１２）、（１０）、（０）、（９）、（１４）、（５）、（１３）というビット位置の１０ビットを切出して出力ライン８５に結合し、Boxmuller 法cosθ値用一様乱数として出力する。
【００４６】
図６は、上記のようにシフトレジスタ８１の（７）ビットと（１１）ビットとを排他的論理和回路９１を介して出力ライン８５に結合した場合の一様乱数Ｕのランダム性を示したもので、一様乱数値Ｘ（横軸）に対する一様乱数値Ｘ＋１（縦軸）をプロットして示した。  
上記第２実施形態においても、第１実施形態と同様に簡単な回路構成で「Ｘ」と「Ｘ＋１」の波形で相関のない一様乱数を生成することができる。
【００４７】
なお、上記第２実施形態では、出力ライン８４側に排他的論理和回路９１を設けた場合について示したが、出力ライン８５側に排他的論理和回路を設け、シフトレジスタ８１の任意ビットを排他的論理和回路に入力し、その出力を出力ライン８５に結合するようにしても良い。
【００４８】
また、上記排他的論理和回路９１を各出力ライン８４、８５に複数設け、シフトレジスタ８１の任意のタップからランダムにビットを切出し、それぞれ排他的論理和回路を介して出力ライン８４、８５に結合し、所定のビット数として取り出すようにしても良い。
【００４９】
次に、参考例としてシフトレジスタ８１に対するビット切出しをランダムではなく、図７に示すように、単純にシフトレジスタ８１のＭＳＢあるいはＬＳＢから１０ビット切出した場合の例について説明する。
【００５０】
図７の例では、シフトレジスタ８１の（１７）、（１６）、（１５）、（１４）、（１３）、（１２）、（１１）、（１０）、（９）、（８）というビット位置を切出して結合し、出力ライン８４から一様乱数として出力する。また、シフトレジスタ８１の（９）、（８）、（７）、（６）、（５）、（４）、（３）、（２）、（１）、（０）というビット位置を切出して結合し、出力ライン８５から一様乱数として出力する。
【００５１】
図８は、上記図７に示したようにシフトレジスタ８１に対するビット切出しを単純にＭＳＢから１０ビット切出した場合の出力ライン８４から出力される一様乱数の時間応答を示したもので、横軸にサンプル数、縦軸に一様乱数値を取って示した。
【００５２】
図９は、上記図８の場合と同様にシフトレジスタ８１のＭＳＢから１０ビット切出した場合の出力ライン８４から出力される一様乱数のランダム性を示したもので、一様乱数値Ｘ（横軸）に対する一様乱数値Ｘ＋１（縦軸）をプロットして示した。  
上記のようにシフトレジスタ８１のＭＳＢから１０ビット切出した場合、時間応答波形では図８に示すように類似したタイミングで変化していることが分かり、また、ランダム性を見る「Ｘ」対「Ｘ＋１」のプロット図に関しては、図９に示すように一様乱数としても広がりは全くない。
【００５３】
上記図７乃至図９の参考例からも明らかなように、上記各実施形態で示したようにシフトレジスタ８１に対するビット切出しをランダムに行なうことによって、「Ｘ」と「Ｘ＋１」の波形で相関のない一様乱数を生成することが可能となる。
【００５４】
なお、本発明に係る擬似雑音生成回路は、受信装置だけでなく、その他、例えば送信装置、送信用増幅器、受信用増幅器等において使用し得るものである。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る擬似雑音生成回路を備えた受信装置ユニットの概略構成例を示すブロック図である。
【図２】（ａ）は本発明の第１実施形態に係るＭ系列生成回路を用いた一様乱数生成回路の構成図、同図（ｂ）はBoxmuller 法による正規乱数生成回路の構成図である。
【図３】同実施形態における一様乱数生成回路から出力される一様乱数Ｕの時間応答を示す図である。
【図４】同実施形態における一様乱数生成回路から出力される一様乱数Ｕのランダム性を示す図である。
【図５】本発明の第２実施形態に係る一様乱数生成回路の構成図である。
【図６】同実施形態における一様乱数生成回路から出力される一様乱数Ｕのランダム性を示す図である。
【図７】本発明の参考例として示す一様乱数生成回路の構成図である。
【図８】図７の一様乱数生成回路から出力される一様乱数の時間応答を示す図である。
【図９】図７の一様乱数生成回路から出力される一様乱数Ｕのランダム性を示す図である。
【図１０】従来のＭ系列生成回路を用いた一様乱数生成回路の構成図である。
【図１１】Boxmuller 法による正規乱数生成回路の構成図である。
【図１２】従来の様乱数生成回路から出力される一様乱数Ｕの時間応答を示す図である。
【図１３】従来の一様乱数生成回路から出力される一様乱数Ｕのランダム性を示す図である。
【符号の説明】
【００５６】
２１…正規乱数生成回路、２２…入力部、２２ａ、２２ｂ…入力ライン、２４…Ｒ値テーブル、２５…cosθ値テーブル、２６…乗算器、２７…出力ライン、３０…受信装置ユニット、３１ａ、３１ｂ…アンテナ、４０…高周波受信部、４１ａ、４１ｂ…分配器、４２ａ〜４２ｄ…ミキサー、４３ａ、４３ｂ…発振器、４４ａ〜４４ｄ…バンドパスフィルタ（ＢＰＦ）、４５ａ〜４５ｄ…アッテネータ（ＡＴＴ）、５０…受信制御部、５１ａ、５１ｂ…Ａ／Ｄ変換回路、６０…受信処理部、６１…ＡＤインターフェース、６２ａ、６２ｂ…加算器、６３…ローパスフィルタ（ＬＰＦ）、６４…デジタルＡＧＣ回路、６５…アナログＡＧＣ回路、６６…ＡＷＧＮ生成部、６６１…一様乱数生成回路、６６２…正規乱数生成回路、６６３…パワー調整回路、７１…ＣＰＲＩインターフェース、８１…Ｍ系列生成用シフトレジスタ、８２…初期値入力ライン、８３…排他的論理和回路、８４、８５…出力ライン、９１…排他的論理和回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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