(57)【要約】【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。【解決手段】第１導電型の半導体領域２と、半導体領域２の一部を挟んだ第２導電型のソース領域９ａ及びドレイン領域９ｂと、ソース領域９ａと半導体領域２との間のソース領域９ａより浅い第２導電型のソースエクステンション領域１１ａと、ドレイン領域９ｂと半導体領域２との間のドレイン領域９ｂより浅い第２導電型のドレインエクステンション領域１１ｂと、半導体領域２の上の第１ゲート絶縁膜７１ｎと、この第１ゲート絶縁膜７１ｎの上の窒素濃度２０〜５７％の第２ゲート絶縁膜７２ｎと、この第２ゲート絶縁膜７２ｎの上の第２導電型の半導体多結晶膜からなるゲート電極７７ｎとを備える。【選択図】図１
2007220755.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域となる表面領域を備えた第１導電型の半導体領域と、
前記表面領域を含む前記第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記第１導電型の半導体領域との間に配置され、前記ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、
前記ドレイン領域と前記第１導電型の半導体領域との間に配置され、前記ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、
前記第１導電型の半導体領域の上に設けられたシリコン酸化膜、又は窒素濃度が１５％以下のシリコン酸窒化膜からなる第１ゲート絶縁膜と、
該第１ゲート絶縁膜の上に設けられ、窒素濃度が２０％以上５７％以下の第２ゲート絶縁膜と、
該第２ゲート絶縁膜の上に設けられた第２導電型の半導体多結晶膜からなるゲート電極
とを備えるトランジスタを少なくとも一部に含むことを特徴とする半導体装置。
【請求項２】
チャネル領域となる表面領域を備えた第１導電型の半導体領域と、
前記表面領域を含む前記第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記第１導電型の半導体領域との間に配置され、前記ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、
前記ドレイン領域と前記第１導電型の半導体領域との間に配置され、前記ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、
前記第１導電型の半導体領域の上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上に設けられ、原子状窒素を１×１０18ｃｍ-3〜１×１０20ｃｍ-3含む第２導電型の半導体多結晶膜からなるゲート電極
とを備えるトランジスタを少なくとも一部に含むことを特徴とする半導体装置。
【請求項３】
チャネル領域となる表面領域を備えた第１導電型の半導体領域と、
前記表面領域を含む前記第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記第１導電型の半導体領域との間に配置され、前記ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、
前記ドレイン領域と前記第１導電型の半導体領域との間に配置され、前記ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、
前記第１導電型の半導体領域の上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上に設けられ、第２導電型の不純物元素と、該第２導電型の不純物元素の１０〜７０％の第１導電型の不純物元素とを共に含む、半導体多結晶膜からなるゲート電極
とを備えるトランジスタを少なくとも一部に含むことを特徴とする半導体装置。
【請求項４】
第１チャネル領域となる表面領域を備えたｐ型の半導体領域、前記表面領域を含む前記ｐ型の半導体領域の少なくとも一部を挟んで配置されたｎ型ソース領域及びドレイン領域、前記ｎ型ソース領域と前記ｐ型の半導体領域との間に配置され、前記ｎ型ソース領域より接合深さの浅いｎ型ソースエクステンション領域、前記ｎ型ドレイン領域と前記ｐ型の半導体領域との間に配置され、前記ｎ型ドレイン領域より接合深さの浅いｎ型ドレインエクステンション領域、前記ｐ型の半導体領域の上に設けられたｎチャネル用ゲート絶縁膜、該ｎチャネル用ゲート絶縁膜の上に設けられ、ｎ型の半導体多結晶膜からなるｎチャネル用ゲート電極とを備えるｎチャネル型絶縁ゲートトランジスタと、
第２チャネル領域となる表面領域を備えたｎ型の半導体領域、前記表面領域を含む前記ｎ型の半導体領域の少なくとも一部を挟んで配置されたｐ型ソース領域及びドレイン領域、前記ｐ型ソース領域と前記ｎ型の半導体領域との間に配置され、前記ｐ型ソース領域より接合深さの浅いｐ型ソースエクステンション領域、前記ｐ型ドレイン領域と前記ｎ型の半導体領域との間に配置され、前記ｐ型ドレイン領域より接合深さの浅いｐ型ドレインエクステンション領域、前記ｎ型の半導体領域の上に設けられたｐチャネル用ゲート絶縁膜、該ｐチャネル用ゲート絶縁膜の上に設けられ、ｐ型の半導体多結晶膜からなるｐチャネル用ゲート電極とを備えるｐチャネル型絶縁ゲートトランジスタ
とを含み、前記ｎ型ドレインエクステンション領域と前記ｎチャネル用ゲート電極とのオーバーラップ容量が、前記ｐ型ドレインエクステンション領域と前記ｐチャネル用ゲート電極とのオーバーラップ容量よりも小さいことを特徴とする半導体装置。
【請求項５】
前記第１導電型の半導体領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体多結晶膜を形成する工程と、
前記半導体多結晶膜を選択的にエッチングし、前記半導体多結晶膜からなるゲート電極のパターンを形成する工程と、
前記ゲート電極のパターンをマスクとして、自己整合的に前記第１導電型の半導体領域に第２導電型の第１不純物元素のイオンを注入する工程と、
前記第１不純物元素のイオンを活性化する第１の活性化アニール処理により、前記第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域を形成する工程と、
前記ゲート電極のパターンの側壁に側壁スペーサを形成する工程と、
前記ゲート電極のパターンと側壁スペーサとをマスクとして、自己整合的に前記第１導電型の半導体領域に第２導電型の第２不純物元素のイオンを注入する工程と、
前記第２不純物元素のイオンを活性化する第２の活性化アニール処理により、前記ソース領域と前記第１導電型の半導体領域との間に配置され、前記ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、前記ドレイン領域と前記第１導電型の半導体領域との間に配置され、前記ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域とを形成する工程
とを含み、前記第１及び第２の活性化アニール処理は、熱処理温度１２７３〜１６００Ｋの範囲において、熱処理時間をｔ（秒）、熱処理温度をＴ（Ｋ）として、上限をｔ＝３×１０-15exp（４９０００／Ｔ）、下限をｔ＝３×１０-17exp（４９０００／Ｔ）で示される両対数グラフ上の範囲内の熱処理時間で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、寸法の微細化された半導体装置及びその製造方法に係り、特に多結晶シリコン（Ｓｉ）等の半導体ゲート電極を備えた絶縁ゲート型トランジスタを基本素子とし、この基本素子を多数配列した、高度に微細化された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ集積回路等の、絶縁ゲート型トランジスタを基本素子とし、この基本素子を半導体チップ上に高密度に集積化した半導体装置において、素子寸法が縮小化されるに伴い、絶縁ゲート型トランジスタにおける寄生抵抗及びショートチャネル効果が大きくなる。このため、絶縁ゲート型トランジスタのソース・ドレイン領域を低抵抗且つ浅く形成することが重要になる。不純物拡散領域の抵抗を下げるためには、イオン注入等により不純物拡散領域にドープ（添加）された不純物元素を十分に活性化させる必要がある。その一方で活性化のためのアニール（以下において「活性化アニール処理」という。）によって不純物元素は半導体領域中を拡散してしまうため、活性化アニール処理は、高温且つ超高速である必要がある。
【０００３】
不純物元素の活性化に必要な熱エネルギを瞬時に供給する手法として、キセノン（Ｘｅ）等の希ガスが封入されたフラッシュランプ、或いはレーザを用いた光アニール技術が検討されている。これらの光アニール技術に用いる光源は、ミリ秒のパルス幅で発光させることができるため、注入された不純物イオンをほとんど拡散させずに活性化させることができる。光アニール技術では、照射光エネルギを増加させることによって、不純物拡散層のシート抵抗を大きく低減できるとともに、イオン注入欠陥を回復させることができるため、絶縁ゲート型トランジスタの駆動力向上が期待できる。
【０００４】
しかしながら一方で、瞬時にして高い熱エネルギを供給できるという光アニール技術の特徴が災いし、ゲート絶縁膜上の多結晶Ｓｉでは熱が逃げにくいため高温になりやすい。特にｎＭＯＳＦＥＴ等のｎチャネル型絶縁ゲート型トランジスタでは、光アニール技術を用いた活性化アニール処理において、十分に単結晶Ｓｉ基板に熱エネルギが供給できない内に、ゲート絶縁膜の耐圧が劣化し、ゲートリーク電流が増大するという問題に突き当たる。
【０００５】
この問題を解決するために、多結晶Ｓｉ層にイオン注入する不純物のドーズ量を低減したり、不純物の種類を変更したりすると、多結晶Ｓｉからなるゲート電極の底部で空乏化による容量形成が起こり、これによる絶縁ゲート型トランジスタの駆動能力の低下が生じる（特許文献１参照。）。
【０００６】
即ち、多結晶Ｓｉからなるゲート電極を備えた絶縁ゲート型トランジスタのソース・ドレイン領域及びゲート電極の高不純物密度化（高濃度活性化）と、ゲートリーク電流の抑制とは、互いにトレードオフの関係にあり、現状の光アニール技術を用いた活性化アニール処理では、浅い接合深さの要求される高度に微細化された半導体装置の製造における熱処理工程に係るプロセスウィンドウが確保できない。
【特許文献１】特開２００４−６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、熱処理工程に係るプロセスウィンドウを拡大し、微細化された絶縁ゲート型トランジスタのソース・ドレイン領域及びゲート電極の高不純物密度化と、ゲートリーク電流の抑制とを同時に可能にする半導体装置の製造方法と、この半導体装置の製造方法で製造可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の態様は（イ）チャネル領域となる表面領域を備えた第１導電型の半導体領域と、（ロ）表面領域を含む第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、（ハ）ソース領域と第１導電型の半導体領域との間に配置され、ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、（ニ）ドレイン領域と第１導電型の半導体領域との間に配置され、ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、（ホ）第１導電型の半導体領域の上に設けられたシリコン酸化膜、又は窒素濃度が１５％以下のシリコン酸窒化膜からなる第１ゲート絶縁膜と、（ヘ）この第１ゲート絶縁膜の上に設けられ、窒素濃度が２０％以上５７％以下の第２ゲート絶縁膜と、（ト）この第２ゲート絶縁膜の上に設けられた第２導電型の半導体多結晶膜からなるゲート電極とを備えるトランジスタを少なくとも一部に含む半導体装置であることを特徴とする。
【０００９】
本発明の他の態様は、（イ）チャネル領域となる表面領域を備えた第１導電型の半導体領域と、（ロ）表面領域を含む第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、（ハ）ソース領域と第１導電型の半導体領域との間に配置され、ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、（ニ）ドレイン領域と第１導電型の半導体領域との間に配置され、ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、（ホ）第１導電型の半導体領域の上に設けられたゲート絶縁膜と、（ヘ）このゲート絶縁膜の上に設けられ、原子状窒素を１×１０18ｃｍ-3〜１×１０20ｃｍ-3含む第２導電型の半導体多結晶膜からなるゲート電極とを備えるトランジスタを少なくとも一部に含む半導体装置であることを特徴とする。
【００１０】
本発明の更に他の態様は、（イ）チャネル領域となる表面領域を備えた第１導電型の半導体領域と、（ロ）表面領域を含む第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域と、（ハ）ソース領域と第１導電型の半導体領域との間に配置され、ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、（ニ）ドレイン領域と第１導電型の半導体領域との間に配置され、ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域と、（ホ）第１導電型の半導体領域の上に設けられたゲート絶縁膜と、（ヘ）このゲート絶縁膜の上に設けられ、第２導電型の不純物元素と、この第２導電型の不純物元素の１０〜７０％の第１導電型の不純物元素とを共に含む、半導体多結晶膜からなるゲート電極とを備えるトランジスタを少なくとも一部に含む半導体装置であることを特徴とする。
【００１１】
本発明の更に他の態様は、（イ）第１チャネル領域となる表面領域を備えたｐ型の半導体領域、表面領域を含むｐ型の半導体領域の少なくとも一部を挟んで配置されたｎ型ソース領域及びドレイン領域、ｎ型ソース領域とｐ型の半導体領域との間に配置され、ｎ型ソース領域より接合深さの浅いｎ型ソースエクステンション領域、ｎ型ドレイン領域とｐ型の半導体領域との間に配置され、ｎ型ドレイン領域より接合深さの浅いｎ型ドレインエクステンション領域、ｐ型の半導体領域の上に設けられたｎチャネル用ゲート絶縁膜、このｎチャネル用ゲート絶縁膜の上に設けられ、ｎ型の半導体多結晶膜からなるｎチャネル用ゲート電極とを備えるｎチャネル型絶縁ゲートトランジスタと、（ロ）第２チャネル領域となる表面領域を備えたｎ型の半導体領域、表面領域を含むｎ型の半導体領域の少なくとも一部を挟んで配置されたｐ型ソース領域及びドレイン領域、ｐ型ソース領域とｎ型の半導体領域との間に配置され、ｐ型ソース領域より接合深さの浅いｐ型ソースエクステンション領域、ｐ型ドレイン領域とｎ型の半導体領域との間に配置され、ｐ型ドレイン領域より接合深さの浅いｐ型ドレインエクステンション領域、ｎ型の半導体領域の上に設けられたｐチャネル用ゲート絶縁膜、このｐチャネル用ゲート絶縁膜の上に設けられ、ｐ型の半導体多結晶膜からなるｐチャネル用ゲート電極とを備えるｐチャネル型絶縁ゲートトランジスタとを含み、ｎ型ドレインエクステンション領域とｎチャネル用ゲート電極とのオーバーラップ容量が、ｐ型ドレインエクステンション領域とｐチャネル用ゲート電極とのオーバーラップ容量よりも小さい半導体装置であることを特徴とする。
【００１２】
本発明の更に他の態様は、（イ）第１導電型の半導体領域の上にゲート絶縁膜を形成する工程と、（ロ）ゲート絶縁膜上に半導体多結晶膜を形成する工程と、（ハ）半導体多結晶膜を選択的にエッチングし、半導体多結晶膜からなるゲート電極のパターンを形成する工程と、（ニ）ゲート電極のパターンをマスクとして、自己整合的に第１導電型の半導体領域に第２導電型の第１不純物元素のイオンを注入する工程と、（ホ）第１不純物元素のイオンを活性化する第１の活性化アニール処理により、第１導電型の半導体領域の少なくとも一部を挟んで配置された第２導電型のソース領域及びドレイン領域を形成する工程と、（ヘ）ゲート電極のパターンの側壁に側壁スペーサを形成する工程と、（ト）ゲート電極のパターンと側壁スペーサとをマスクとして、自己整合的に第１導電型の半導体領域に第２導電型の第２不純物元素のイオンを注入する工程と、（チ）第２不純物元素のイオンを活性化する第２の活性化アニール処理により、ソース領域と第１導電型の半導体領域との間に配置され、ソース領域より接合深さの浅い第２導電型のソースエクステンション領域と、ドレイン領域と第１導電型の半導体領域との間に配置され、ドレイン領域より接合深さの浅い第２導電型のドレインエクステンション領域とを形成する工程とを含み、第１及び第２の活性化アニール処理は、熱処理温度１２７３〜１６００Ｋの範囲において、熱処理時間をｔ（秒）、熱処理温度をＴ（Ｋ）として、上限をｔ＝３×１０-15exp（４９０００／Ｔ）、下限をｔ＝３×１０-17exp（４９０００／Ｔ）で示される両対数グラフ上の範囲内の熱処理時間で行うこと半導体装置の製造方法であることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、熱処理工程に係るプロセスウィンドウが拡大され、微細化された絶縁ゲート型トランジスタのソース・ドレイン領域及びゲート電極の高不純物密度化と、ゲートリーク電流の抑制とを同時に可能にする半導体装置の製造方法と、この半導体装置の製造方法で製造可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の第１〜第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
又、以下に示す第１〜第７の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１６】
（第１の実施の形態）
以下に示す本発明の第１の実施の形態の説明において、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１の実施の形態及びその変形例の説明において、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型とし、第２導電型をｐ型としても構わない。
【００１７】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１導電型（ｐ型）のシリコン（Ｓｉ）基板１の表面近傍の上部に設けられた第１導電型の半導体領域（ｐウェル領域）２に形成されたｎＭＯＳＦＥＴと、Ｓｉ基板１の表面近傍の上部に、ｐウェル領域２に隣接して設けられた第２導電型の半導体領域（ｎウェル領域）３に形成されたｐＭＯＳＦＥＴとからなるＣＭＯＳ構造である。ＣＭＯＳ構造は、例えば、ＬＳＩ等の半導体集積回路の基本素子となるものであり、例えば、平面図を省略しているが、図１においてｐウェル領域２及びｎウェル領域３は、それぞれ図１の紙面に垂直方向に延伸している平面パターンがストライプ状の領域として配置され、ゲートアレイのような周期構造を構成しても良く、その他、周期的配置、非周期的配置を問わず、種々の平面レイアウトが可能である。
【００１８】
ｎＭＯＳＦＥＴは、ｐウェル領域２の表面近傍の上部に設けられた素子分離領域４により矩形リング状（額縁状）に四方を囲まれて島状の活性領域（ＡＡ）が定義され、図１の断面図に現れている活性領域は、紙面に垂直方向に隣接する他のｎＭＯＳＦＥＴの活性領域から素子分離されている。一方、ｐＭＯＳＦＥＴは、ｎウェル領域３の表面近傍の上部に設けられた素子分離領域４により矩形リング状（額縁状）に四方を囲まれて、島状の活性領域（ＡＡ）が定義され、図１の断面図に現れている活性領域は、紙面に垂直方向に隣接する他のｐＭＯＳＦＥＴの活性領域から素子分離されている。
【００１９】
矩形リング状（額縁状）の素子分離領域４により四方を囲まれたｐウェル領域２の表面近傍の上部には、ｎＭＯＳＦＥＴを構成する第２導電型（ｎ型）のソース領域９ａ及びドレイン領域９ｂが、チャネル領域となるｐウェル領域２の表面近傍の上部を挟んで互いに対向して配置されている。ソース領域９ａ及びドレイン領域９ｂは、それぞれ図１の紙面に垂直方向に延伸している。チャネル領域に対向するソース領域９ａ及びドレイン領域９ｂの前面には、ソース領域９ａ及びドレイン領域９ｂよりも接合深さの浅い第２導電型（ｎ型）のソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂが形成され、低ドープドレイン・ソース（ＬＤＤ）構造を構成している。このＬＤＤ構造では、ソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂとの間のｐウェル領域２の長さによりｎＭＯＳＦＥＴの実効ゲート長が定義される。ソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂは、それぞれ図１の紙面に垂直方向に延伸している。紙面に垂直方向に延伸するソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂの長さにより、ｎＭＯＳＦＥＴのゲート幅が規定される。ソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂの接合深さは、２０ｎｍ以下に選定される。
【００２０】
一方、矩形リング状（額縁状）の素子分離領域４により四方を囲まれたｎウェル領域３の表面近傍の上部には、ｐＭＯＳＦＥＴを構成する第１導電型（ｐ型）のドレイン領域１０ａ及びソース領域１０ｂが、チャネル領域となるｎウェル領域３の表面近傍の上部を挟んで互いに対向して配置されている。ドレイン領域１０ａ及びソース領域１０ｂは、それぞれ図１の紙面に垂直方向に延伸している。チャネル領域に対向するドレイン領域１０ａ及びソース領域１０ｂの前面には、ドレイン領域１０ａ及びソース領域１０ｂよりも接合深さの浅い第１導電型（ｐ型）のドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂが形成され、ＬＤＤ構造を構成している。このＬＤＤ構造では、ドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂとの間のｎウェル領域３の長さによりｐＭＯＳＦＥＴの実効ゲート長が定義される。ドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂは、それぞれ図１の紙面に垂直方向に延伸している。紙面に垂直方向に延伸するドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂの長さにより、ｐＭＯＳＦＥＴのゲート幅が規定される。ドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂの接合深さも、２０ｎｍ以下に選定される。
【００２１】
ｎＭＯＳＦＥＴのソースエクステンション領域１１ａ及びドレインエクステンション領域１１ｂとの間のチャネル領域となるｐウェル領域２の表面には、ｎＭＯＳＦＥＴのゲート絶縁膜５ｎが形成され、ゲート絶縁膜５ｎの上には、多結晶Ｓｉ膜又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜からなるｎＭＯＳＦＥＴのゲート電極７ｎが形成されている。多結晶Ｓｉ膜又は多結晶ＳｉＧｅ膜（以下において、多結晶Ｓｉ膜及び多結晶ＳｉＧｅ膜を含む概念として「半導体多結晶膜」の用語を用いる。「半導体多結晶膜」には。多結晶Ｓｉ膜と多結晶ＳｉＧｅ膜との複合膜が含まれても良く、更にＳｉＣやＳｉＳｎ等他の半導体の多結晶膜を含むことが可能である。）からなるゲート電極７ｎ中には燐（Ｐ）が不純物密度１×１０20ｃｍ-3〜５×１０20ｃｍ-3程度ドーピングされている。好ましくは、ゲート電極７ｎ中にＰが不純物密度１×１０20ｃｍ-3〜４×１０20ｃｍ-3程度ドーピングされている。更に好ましくは、半導体多結晶膜からなるゲート電極７ｎ中には砒素（Ａｓ）又はアンチモン（Ｓｂ）と共にＰがドーピングされ、そのドーピングの総量が不純物密度１×１０20ｃｍ-3〜５×１０20ｃｍ-3程度、より好ましくは、１×１０20ｃｍ-3〜４×１０20ｃｍ-3程度である。特に、ゲート電極７ｎ中にＡｓ又はＳｂが主成分となるように、Ａｓ又はＳｂの不純物密度がＰの不純物密度より高いことが好ましい。ｎＭＯＳＦＥＴのゲート電極７ｎとゲート絶縁膜５ｎの両側の側面には、ゲート電極７ｎとゲート絶縁膜５ｎを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。
【００２２】
一方、ｐＭＯＳＦＥＴのドレインエクステンション領域１２ａ及びソースエクステンション領域１２ｂとの間のチャネル領域となるｎウェル領域３の表面には、ｐＭＯＳＦＥＴのゲート絶縁膜５ｐが形成され、ゲート絶縁膜５ｐの上には、半導体多結晶膜からなるｐＭＯＳＦＥＴのゲート電極７ｐが形成されている。半導体多結晶膜からなるゲート電極７ｐ中には硼素（Ｂ）が不純物密度１×１０20ｃｍ-3〜５×１０20ｃｍ-3程度、より好ましくは、１×１０20ｃｍ-3〜４×１０20ｃｍ-3程度ドーピングされている。ｐＭＯＳＦＥＴのゲート電極７ｐとゲート絶縁膜５ｐの両側の側面には、ゲート電極７ｐとゲート絶縁膜５ｐを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサの代わりに、酸化シリコン膜のみ、又は窒化シリコン膜のみからなる単層構造の側壁スペーサでも構わない。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサ２１ｎ，２２ｎ；２１ｐ，２２ｐは、サリサイド工程における金属シリサイド反応防止の役目を果たす。
【００２３】
即ち、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属のシリサイド（ＮｉＳｉx，ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx）層３１ａが，ｎＭＯＳＦＥＴのソース領域９ａの表面に、金属シリサイド層３１ｂがｎＭＯＳＦＥＴのドレイン領域９ｂの表面に形成され、金属シリサイド層３２ａがｐＭＯＳＦＥＴのソース領域１０ａの表面に、金属シリサイド層３２ｂがｐＭＯＳＦＥＴのドレイン領域１０ｂの表面に形成されている。更に、金属シリサイド層３３ｎがｎＭＯＳＦＥＴのゲート電極７ｎの頂部、金属シリサイド層３３ｐがｐＭＯＳＦＥＴのゲート電極７ｐの頂部に形成され、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴともにサリサイド構造をなしている。
【００２４】
金属シリサイド層３３ｎを頂部に有するｎＭＯＳＦＥＴのゲート電極７ｎ、及び金属シリサイド層３３ｐを頂部に有するｐＭＯＳＦＥＴのゲート電極７ｐを含むように、Ｓｉ基板１の表面には層間絶縁膜２４が形成されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４１ａを介して、ｎＭＯＳＦＥＴ用配線４３ａが金属シリサイド層３１ａに接続され、したがって、ｎＭＯＳＦＥＴ用配線４３ａはｎＭＯＳＦＥＴのソース領域９ａに電気的に接続されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４１ｂを介して、ｎＭＯＳＦＥＴ用配線４３ｂが金属シリサイド層３１ｂに接続され、したがって、ｎＭＯＳＦＥＴ用配線４３ｂはｎＭＯＳＦＥＴのドレイン領域１０ｂに電気的に接続されている。
【００２５】
層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４２ａを介して、ｐＭＯＳＦＥＴ用配線４４ａが金属シリサイド層３２ａに接続され、したがって、ｐＭＯＳＦＥＴ用配線４４ａはｐＭＯＳＦＥＴのドレイン領域１０ａに電気的に接続されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４２ｂを介して、ｐＭＯＳＦＥＴ用配線４４ｂが金属シリサイド層３２ｂに接続され、したがって、ｐＭＯＳＦＥＴ用配線４４ｂはｐＭＯＳＦＥＴのソース領域１０ｂに電気的に接続されている。
【００２６】
図示を省略しているが、図１の紙面の奥で層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグを介して、ゲート電極７ｎ，７ｐの頂部の金属シリサイド層３３ｎ，３３ｐにもゲート配線が接続されている。
【００２７】
本発明の第１の実施の形態に係る半導体装置では、ｎＭＯＳＦＥＴの半導体多結晶膜からなるゲート電極７ｎ中にＰが５×１０20ｃｍ-3程度以下、好ましくは、４×１０20ｃｍ-3程度以下となるように、ドーピング量を低減しているので、Ｐのゲート絶縁膜５ｎへのパイルアップ及び突き抜けを抑制できる。したがって、以下に説明するような本発明の第１の実施の形態に係る半導体装置の製造方法において超高速光アニールの照射エネルギを上げることが可能となり、ゲートリーク電流を抑えつつ、ソースエクステンション領域１１ａ，１２ｂ及びドレインエクステンション領域１１ｂ，１２ａの高濃度活性化と欠陥回復が可能となる。このため、第１の実施の形態に係る半導体装置の製造方法における熱処理工程に係るプロセスウィンドウが広がり、高性能且つ微細な半導体装置が簡単に提供できる。
【００２８】
図２〜図６を用いて、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であり、例えば、以下の説明ではＮｉシリサイド（Ｎｉ2Ｓｉ，ＮｉＳｉx）を高融点金属のシリサイドの例として用いてサリサイド構造を実現しているが、ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx等、他のシリサイドでも良いことは勿論である。又、ゲート電極７ｎ，７ｐは多結晶Ｓｉ膜からなる場合について説明するが、例示に過ぎず、ゲート電極７ｎ，７ｐは多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜や多結晶ＳｉＳｎ（Ｓｎ濃度が２から１０％）膜等で構成しても構わない。
【００２９】
（イ）まず、図２（ａ）に示すように、ｐ型Ｓｉ基板１のｎＭＯＳＦＥＴ領域内にｐウェル領域２を形成し、ｎＭＯＳＦＥＴ領域に隣接するｐＭＯＳＦＥＴ領域内にｎウェル領域３を形成する。Ｓｉ基板１に形成された素子分離溝（トレンチ）に素子分離絶縁膜を埋め込んで、ｐウェル領域２の周囲とｎウェル領域３の周囲に素子分離領域４を形成する（素子分離領域４の形成後、ｐウェル領域２とｎウェル領域３を形成する順序でも良い。）。そして、Ｓｉ基板１の表面にゲート絶縁膜５になる酸化シリコン膜を形成する。
【００３０】
（ロ）次に、ゲート絶縁膜５上にゲート電極となる多結晶Ｓｉ膜７を厚さ１００ｎｍとなるよう成膜する。そして、図２（ｂ）に図示するように、フォトレジスト膜５１をマスクとしてｎＭＯＳＦＥＴ領域にｎ型不純物となるＶ族原子、例えば燐（Ｐ）を１×１０20ｃｍ-3以上の濃度となるようイオン注入する。次に、図２（ｃ）に図示するように、フォトレジスト膜５２をマスクとしてｐＭＯＳＦＥＴ領域にｐ型不純物となるIII族原子、例えばボロン（Ｂ）を１×１０20ｃｍ-3以上の濃度となるようイオン注入する。
【００３１】
（ハ）その後、図２（ｄ）に示すように、多結晶Ｓｉ膜７及びゲート絶縁膜５を、それぞれ、同一真空チャンバー（反応容器）内における連続的な反応性イオンエッチング（ＲＩＥ）法によって選択的に加工（パターニング）し、ｎＭＯＳ用ゲート電極７ｎ、ｎＭＯＳ用ゲート電極７ｎの下のゲート絶縁膜５ｎ及びｐＭＯＳ用ゲート電極７ｐ、ｐＭＯＳ用ゲート電極７ｐの下のゲート絶縁膜５ｐをそれぞれ形成する。そして、図５４の両対数グラフに斜線で示した、熱処理温度（横軸）と熱処理時間（縦軸）との関係を示す領域内の条件、特に１１００℃以下の条件、例えば１０００℃〜１０５０℃、１０秒以下の保持時間での高速熱アニール(ＲＴＡ)、又は１０００℃〜１０５０℃でのスパイクＲＴＡで熱処理を行ない、図２（ａ）及び(b)の工程でイオン注入された不純物を、ｎＭＯＳ用ゲート電極７ｎ及びｐＭＯＳ用ゲート電極７ｐを構成する多結晶Ｓｉ層全体に均一にかつゲート絶縁膜５ｎ，５ｐの界面まで拡散させる。図５４の斜線で示した領域は、熱処理時間をｔ（秒）、絶対温度で示される熱処理温度をＴ（Ｋ）として、上限を式（１）、下限を式（２）で示される範囲内の領域である：
ｔ＝３×１０-15exp（４９０００／Ｔ）        ・・・・・（１）
ｔ＝３×１０-17exp（４９０００／Ｔ）        ・・・・・（２）
（ニ）次に、窒化シリコン（Ｓｉ3Ｎ4）膜を減圧気相成長（ＬＰＣＶＤ）法により、ｎＭＯＳ用ゲート電極７ｎ及びｐＭＯＳ用ゲート電極７ｐの上に堆積する。ＲＩＥ法により、窒化シリコン膜をエッチングし、ゲート電極７ｎとゲート絶縁膜５ｎの側面及びゲート電極７ｐとゲート絶縁膜５ｐの側面に、それぞれ選択的に残置させる。このことにより、図３（ｅ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。
【００３２】
（ホ）次に、ｎウェル領域３の表面をフォトレジスト膜５３でマスクして、且つゲート電極７ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）をイオン化し、図３（ｆ）に示すように、イオン注入する。このイオン注入により、ゲート電極７ｎ中にもＶ族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜５３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５４でマスクして、且つゲート電極７ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図３（ｇ）に示すように、イオン注入する。このイオン注入により、ゲート電極７ｐ中にもIII族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【００３３】
（ヘ）図３（ｆ）及び（ｇ）のイオン注入が終了した直後の状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂが形成されているが、ハロゲンランプを熱源として、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂの活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件（アニール条件）、例えば１０００℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃となるスパイクＲＴＡとする。この活性化アニール処理により、図４（ｈ）に示すように、ゲート電極７ｎ，７ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂと１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理によりゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、更に、イオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。次に、図４（ｉ）に示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。
【００３４】
（ト）次に、ｐＭＯＳＦＥＴ領域をフォトレジスト膜５５でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図４（ｊ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。フォトレジスト膜５５を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５６でマスクし、且つゲート電極７ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図５（ｋ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。図５（ｌ）は、イオン注入直後の状態を示し、この状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【００３５】
（チ）次に、図５（ｍ）に示すように、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１３をＬＰＣＶＤ法により堆積する。更に、図６（ｎ）に示すように、６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１４をＬＰＣＶＤ法により、酸化シリコン（ＳｉＯ2）膜１３の上に堆積する。
【００３６】
（リ）その後、図６（ｏ）に示すように、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましいが、特に、１１００℃以上の範囲の条件が好ましいが、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱するのが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、浅い接合深さのソースエクステンション領域１１ａ，１２ｂ及びドレインエクステンション領域１１ｂ，１２ａが形成される。以下において、ソースエクステンション領域１１ａ，１２ｂ及びドレインエクステンション領域１１ｂ，１２ａを単に、「エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂ」と略記する。
【００３７】
（ヌ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ゲート電極７ｎとゲート絶縁膜５ｎの側面及びゲート電極７ｐとゲート絶縁膜５ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりゲート電極７ｎ，７ｐとゲート絶縁膜５ｎ，５ｐの側面に選択的に残置させても良い。このことにより、図６（ｐ）に示すような酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第１の実施の形態に係る半導体装置の基本構造が完成する。
【００３８】
（ル）図６（ｐ）以降の製造工程については特に図示しないが、その後更にゲート電極７ｎ，７ｐとソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの上にＮｉを成膜してＲＴＡによりＮｉシリサイド（Ｎｉ2Ｓｉ，ＮｉＳｉx）層３３ｎ，３３ｐ；３１ａ，３１ｂ；３２ａ，３２ｂをゲート電極７ｎ，７ｐの頂部及びソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの表面に形成する。シリサイド化後、硫酸加水を用いて、シリサイド化工程で未反応のＮｉを除去した後、層間絶縁膜２４となる酸化シリコン膜を堆積する。そして、層間絶縁膜２４に、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの表面のＮｉシリサイド層３１ａ，３１ｂ；３２ａ，３２ｂのそれぞれの一部を露出させるコンタクトホールを開口する。図示を省略しているが、図１の紙面の奥で、層間絶縁膜２４にゲート電極７ｎ，７ｐの頂部のＮｉシリサイド層３３ｎ，３３ｐのそれぞれの一部を露出させるコンタクトホールも開口される。層間絶縁膜２４に開口されたコンタクトホールには、コンタクトプラグ４１ａ，４１ｂ；４２ａ，４２ｂが埋め込まれる。Ｎｉシリサイド層３１ａ，３１ｂ及びコンタクトプラグ４１ａ，４１ｂを介して、ｎＭＯＳＦＥＴのソース・ドレイン領域９ａ，９ｂにｎＭＯＳＦＥＴ用配線４３ａ，４３ｂが接続され、Ｎｉシリサイド層３２ａ，３２ｂ及びコンタクトプラグ４２ａ，４２ｂを介して、ｐＭＯＳＦＥＴのソース・ドレイン領域１０ａ，１０ｂにｐＭＯＳＦＥＴ用配線４３ａ，４３ｂ；４４ａ，４４ｂが接続される。このとき、図示を省略しているが、図１の紙面の奥で層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグを介して、ゲート電極７ｎ，７ｐの頂部のＮｉシリサイド層３３ｎ，３３ｐにもゲート配線が接続される。
【００３９】
以上のようにして、図１に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させる。
【００４０】
なお、図６（ｏ）に示す活性化アニール処理におけるフラッシュランプ光の照射は、例えばキセノンフラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。１パルスが有する光のエネルギ密度はパルス幅及び基板補助加熱温度にも依存する。例えば、パルス幅１ｍｓの場合、Ｓｉ基板１の補助加熱温度４００℃及び９００℃に対し、それぞれ約２５Ｊ／cm2から３５Ｊ／cm2及び５Ｊ／cm2から１５Ｊ／cm2の範囲で与えられる。照射されるエネルギが低いと活性化不十分となり好ましくない。又大き過ぎるとＳｉ基板内部に発生する熱応力が増大してしまい、やはり好ましくない。又パルスの持続時間については、半値幅（ピーク値の少なくとも２分の１の強度を保持している時間）が０．１ｍｓから１００ｍｓ程度までであることが望ましい。パルス幅がこれより短ければ、より瞬間的に加熱することになり、Ｓｉ基板１の表面に発生する熱応力が増大してしまい好ましくない。又長過ぎれば不純物が拡散してしまい、やはり好ましくない。第１の実施の形態に係る半導体装置の製造方法では、基板補助加熱温度４００℃、照射エネルギ密度２８Ｊ／cm2の条件にて、活性化アニール処理を行う。
【００４１】
Ｓｉ基板１の表面の上方から照射されたキセノンフラッシュランプ光は、酸化シリコン膜１３、窒化シリコン膜１４からなる絶縁膜を透過し、ゲート電極７ｎ，７ｐとＳｉ基板１内のエクステンション領域１１１ａ，１１１ｂ；１１２ａ，１１２ｂとソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂで吸収される。キセノンフラッシュランプ光を吸収したゲート電極７ｎ，７ｐとエクステンション領域１１１ａ，１１１ｂ；１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂは昇温する。ゲート電極７ｎ，７ｐとエクステンション領域１１１ａ，１１１ｂ；１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの温度は、瞬間的に１２００℃を超えると考えられ、この温度により、ゲート電極７ｎ，７ｐとエクステンション領域１１１ａ，１１１ｂ；１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂに注入された不純物は電気的に活性化される。
【００４２】
図６（ｏ）に示す活性化アニール処理によりゲート電極７ｎ，７ｐとエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂが低抵抗化される。酸化シリコン膜１３、窒化シリコン膜１４を介して、フラッシュランプによるアニールを行うことで、雰囲気層とＳｉ基板１の間の屈折率の差を小さくすることができるために、それぞれの絶縁膜厚を調整することによって、Ｓｉ基板界面での反射率を低減することが可能になる。これにより、パターンの粗密差で異なる反射率を一律にすることが可能になるため、パターン依存性が解消できる。又、酸化シリコン膜も窒化シリコン膜も光学的に透明な膜であるために、加熱効率を損失させず、反射率が小さくなった分、少ない照射エネルギで加熱温度を上げることが可能になる。
【００４３】
＜実験的比較＞
−ゲートリーク電流−
ｎＭＯＳＦＥＴに着目した第１の実施の形態の実施例１として、ｎＭＯＳＦＥＴを完成させた後、図７に示すように配線してゲートリーク電流を測定した。図８は、ｎＭＯＳＦＥＴにおけるゲートリーク電流の面内ばらつきを第１の実施の形態の実施例と第１比較例（比較例１−１）で比較した特性図である。図８の縦軸は、ワイブル分布における累積分布ln(-ln(1-F))を示し横軸はゲートリーク電流である。この比較においては、第１の実施の形態の実施例１では、図２（ｂ）のイオン注入工程で、Ａｓを加速エネルギ２０ｋｅＶ，注入ドーズ量を５×１０15ｃｍ-2として注入する条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。一方、第１比較例（比較例１−１）では、図２（ｂ）のイオン注入工程で、Ｐを加速エネルギ５ｋｅＶ，注入ドーズ量を５×１０15ｃｍ-2として注入する条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。又、第２比較例（比較例１−２）では、図２（ｂ）のイオン注入工程で、Ｐを加速エネルギ５ｋｅＶ，注入ドーズ量を５×１０15ｃｍ-2として注入した後、図６（ｏ）の活性化アニール処理工程で、フラッシュランプアニールを用いずに、従来のハロゲンランプを光源とする１０３０℃でスパイクＲＴＡ処理する条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。
【００４４】
第１の実施の形態の実施例１では、フラッシュランプを用いていない第２比較例（比較例１−２）と同様、面内全てのチップでゲートリーク電流の値が小さく不良チップが発生していない。しかしながら、第１比較例（比較例１−１）では、１桁から３桁に亘ってゲートリーク電流が増大しており、ゲート耐圧が大きく劣化していることが確認された。
【００４５】
−エクステンション領域の接合深さ−
第１の実施の形態の実施例１及び第２比較例（比較例１−２）にて形成したｎＭＯＳＦＥＴにおいて、エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの不純物プロファイルを二次イオン質量分析法（ＳＩＭＳ）にて測定した。結果、第１の実施の形態の実施例１では、図９に示すように拡散層深さ２０ｎｍ以下に抑えられ急峻な不純物プロファイルが形成されているものの、第２比較例（比較例１−２）では、不純物が大きく拡散していることが分かった。
【００４６】
以上の結果から、第１比較例（比較例１−１）ではゲート耐圧が劣化してしまうために、第２比較例（比較例１−２）では、ゲート耐圧の劣化は見られないものの、浅い拡散層を形成することができないため、微細なトランジスタを製造することができないことが分かる。又、第１の実施の形態の実施例１では、Ｐよりも拡散係数の小さいＡｓをドーパントとして用いているが、その後のＲＴＡ処理によって、ゲート多結晶Ｓｉ中を十分に拡散していることが、ＳＩＭＳとＣ−Ｖ測定から確かめられている。即ち、ゲート空乏化により見かけ上のゲート絶縁膜が厚くなったために、ゲートリーク電流が抑制されているわけではない。
【００４７】
＜理論的比較＞
第１比較例（比較例１−１）では、多結晶Ｓｉからなるゲート電極７ｎ中のＰの注入ドーズ量は、ソース・ドレイン領域９ａ，９ｂの形成時に注入されたドーズ量と合わせて８×１０15ｃｍ-2になる。多結晶Ｓｉからなるゲート電極７ｎの厚さは１００ｎｍであり、熱処理により一様に拡散されているのでＰの不純物密度は８×１０20ｃｍ-3にも及ぶことになる。更に、第１比較例（比較例１−１）では、最終的な活性化アニールとして、フラッシュランプアニールを行っている。フラッシュランプアニールやレーザアニールによる超高速アニールでは、Ｓｉ基板１の表面での瞬間到達温度は１２００℃〜１３００℃にも及ぶ。単結晶のＳｉ基板１は、その厚さが７３０ｕｍにもなるため、ソース・ドレイン領域９ａ，９ｂで吸収された熱は、その後Ｓｉ基板１の奥側へと拡散していく。しかしながら、多結晶Ｓｉからなるゲート電極７ｎでは絶縁膜上に成膜されているため、熱が逃げにくく、厚さ１００ｎｍの多結晶Ｓｉからなるゲート電極７ｎに熱が集中するため、１３００℃〜１４００℃程度にまで温度が上昇していると考えられる。
【００４８】
即ち、同じ光エネルギで照射しているにも関わらず、Ｓｉ基板１に比べ多結晶Ｓｉからなるゲート電極７ｎの方が高温になっている。異常加熱された多結晶Ｓｉからなるゲート電極７ｎ中に注入されたＰは拡散し、ゲート絶縁膜界面でパイルアップする。界面で更に高濃度になったＰはゲート絶縁膜５ｎ中に浸透し、ゲート絶縁膜５ｎ中に留まり局所的にリンガラス（ＰＳＧ）を形成する。ＰＳＧが形成されることによる融点降下によって、ゲート絶縁膜５ｎが流動してリークパスを形成すると考えられる。第２比較例（比較例１−２）も同様に、多結晶Ｓｉからなるゲート電極７ｎ中のＰの不純物密度は８×１０20ｃｍ-3にも及ぶが、従来のＲＴＡで処理しているため、多結晶Ｓｉからなるゲート電極７ｎ中で１３００℃を超えるような異常加熱は発生しない。このため、Ｐの不純物密度が高いにも関わらず、ゲートリーク電流が増大することはない。これに対し、第１の実施の形態の実施例では、ゲート加工前のドーピングでＡｓが５×１０15ｃｍ-2で、ソース・ドレイン領域９ａ，９ｂの形成時にＰが３×１０15ｃｍ-2注入されており、Ｐの最大濃度は３×１０20ｃｍ-3に留まる。そのため、フラッシュランプアニールで活性化処理を行っても、ＡｓではＰに比べ拡散係数が小さいことや、たとえゲート絶縁膜５ｎ界面でパイルアップしても、ゲート絶縁膜５ｎ中に浸透するＰの不純物密度が低いために、ＰＳＧが形成しにくくなると考えられる。
【００４９】
図１０は、ｎＭＯＳＦＥＴに着目して、フラッシュランプアニールを適用したときの多結晶Ｓｉからなるゲート電極７ｎ中のＡｓの不純物密度とＰの不純物密度が、ゲートリーク電流に及ぼす関係について示したものである。図１０に示すようにＰの不純物密度を単純に減らすことによっても、大半がＳｉの格子位置に捕らえられ活性化に寄与し、活性化に使われない余分なＰの量が減るため、絶縁膜界面にパイルアップしにくくなると考えられる。但し、あまりにも多結晶Ｓｉ中のドーパント濃度が少ないと活性化密度が小さくなり、ゲート空乏化が起きるため、トランジスタの駆動力は向上しない。少なくとも１×１０20ｃｍ-3以上の活性化密度を確保する必要がある。
【００５０】
図１１は、 ｎＭＯＳＦＥＴに着目して、多結晶Ｓｉからなるゲート電極７ｎのドーパントとしてＰを用いた場合とＡｓを用いた場合とにおける、ゲートリーク電流と浅い接合深さのエクステンション領域１１ａ，１１ｂに注入されたＰ及びＡｓ（加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2）による拡散層シート抵抗との関係を示す。図１１に示すように、同じ不純物密度でもＡｓを使用した方が、ゲートリーク電流が増大しない範囲で、エクステンション領域１１ａ，１１ｂのシート抵抗を低減できることが分かる。即ち、Ａｓを使用した方が、フラッシュランプアニール時の照射光エネルギを上げても、ゲートリーク電流は抑えられており、熱処理工程に係るプロセスウィンドウが拡大していることが分かる。
【００５１】
＜第１の実施の形態の実施例２＞
次に、ｎＭＯＳＦＥＴに着目した第１の実施の形態の実施例２として、図２（ｂ）のイオン注入工程で、Ｐを加速エネルギ５ｋｅＶ，注入ドーズ量を５×１０15ｃｍ-2注入し、図６（ｏ）の活性化アニール処理工程を、Ｓｉ基板１の補助加熱温度７５０℃、照射エネルギ密度１８Ｊ／cm2のフラッシュランプアニール条件下にて行った。
【００５２】
上述した第１比較例（比較例１−１）と第１の実施の形態の実施例２は、フラッシュランプアニール条件が異なる。第１の実施の形態の実施例２の方が、Ｓｉ基板１の補助加熱温度は高いが、照射エネルギ密度は小さい。しかしながら、エクステンション領域１１ａ，１１ｂのシート抵抗は、第１比較例（比較例１−１）の７３０Ω／□に対し、第１の実施の形態の実施例２では６１０Ω／□と低い。即ち、第１の実施の形態の実施例２の方が、第１比較例（比較例１−１）よりも高温になっていることが分かる。にも関わらず、第１の実施の形態の実施例２ではゲートリーク電流が、第１の実施の形態の実施例１と同程度まで抑制できていることが分かった。
【００５３】
図１２は、ゲートリーク電流とエクステンション領域１１ａ，１１ｂのシート抵抗のＳｉ基板１補助加熱依存性を示す。図１２より、多結晶Ｓｉからなるゲート電極７ｎ中のＰの不純物密度は同じにも関わらず、Ｓｉ基板１の補助加熱温度を高くした方が、ゲートリーク電流が増大しない範囲で、エクステンション領域１１ａ，１１ｂのシート抵抗を低減でき、熱処理工程に係るプロセスウィンドウが拡大することが分かる。図１２の結果は、第１の実施の形態の実施例２では、Ｓｉ基板１の補助加熱温度を高くした分、少ない照射エネルギで拡散層の高濃度活性化が実現できたためと考えられる。又、超高速であるフラッシュランプで加熱する寄与が少なくなったため、多結晶Ｓｉの異常高温加熱を抑制でき、Ｐのゲート絶縁膜５ｎへの浸透によるＰＳＧが形成されにくくなったと考えられる。
【００５４】
以上、ｎＭＯＳＦＥＴに着目した第１の実施の形態の実施例にあるように、超高速の高輝度光加熱処理を行う際に、多結晶Ｓｉからなるゲート電極７ｎ中のＰの不純物密度を減らすことによって、或いは、Ａｓを主成分とする多結晶Ｓｉからなるゲート電極を形成することによって、拡散層シート抵抗の低減化とゲートリーク電流の抑制を両立することが可能になる。即ち、第１の実施の形態に係る半導体装置の製造方法によれば、熱処理工程に係るプロセスウィンドウの広いエクステンション領域１１ａ，１１ｂの活性化プロセスを実現することが可能となり、微細なｎＭＯＳＦＥＴを容易に製造することができるようになる。
【００５５】
なお、以上の第１の実施の形態に係る半導体装置及びその製造方法の説明において、ｎＭＯＳＦＥＴに着目して実施例や効果を説明したが、当然のことながら、ｐＭＯＳＦＥＴにも同様に適用し、同様な作用効果を得ることが可能である。
【００５６】
（第１の実施の形態の変形例）
なお、以上述べてきた第１の実施の形態に係る半導体装置の製造方法では、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置の場合について説明したが、第１の実施の形態に係る半導体装置の製造方法はこれに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、或いはアーク放電ランプ、エキシマレーザ、Ａｒレーザ、Ｎ２レーザ、ＹＡＧレーザ、チタンサファイアレーザ、ＣＯレーザ、ＣＯ2レーザのような光源についても適用することが可能である。
【００５７】
又、第１の実施の形態に係る半導体装置の製造方法では、浅い接合深さのエクステンション領域１１ａ，１１ｂを深い接合深さのソース・ドレイン領域９ａ，９ｂの後に形成する方法で説明したが、図１３〜図１５に示すように、先に浅い接合深さのエクステンション領域１１ａ，１１ｂを作り、その後で深い接合深さのソース・ドレイン領域９ａ，９ｂの後に形成しても良い。
【００５８】
本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を、図１３〜図１５を用いて説明する。
【００５９】
（イ）第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）〜図２（ｄ）までの工程は、第１の実施の形態の変形例に係る半導体装置の製造方法においても同様であり、重複した説明を省略する。第１の実施の形態に係る半導体装置の製造方法では、図２（ｄ）の工程の後、図３（ｅ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐを形成したが、第１の実施の形態の変形例に係る半導体装置の製造方法では、側壁スペーサ８ｎ，８ｐを形成しないで、図１３（ａ）に示すように、ｐＭＯＳＦＥＴ領域をフォトレジスト膜５７でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）イオンを注入する。イオン注入の条件は、第１の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。フォトレジスト膜５７を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５８でマスクし、且つゲート電極７ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）イオンを、図１３（ｂ）に示すように、注入する。イオン注入の条件は、第１の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。
【００６０】
（ロ）この状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。次に、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１３をＬＰＣＶＤ法により堆積する。更に、図１３（ｃ）に示すように、６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１４をＬＰＣＶＤ法により、酸化シリコン（ＳｉＯ2）膜１３の上に堆積する。
【００６１】
（ハ）その後、図１４（ｄ）に示すように、フラッシュランプを熱源として、図５４の両対数グラフの斜線の領域内の熱処理条件（そのうち特に１１００℃以上の温度範囲の条件が好ましいが）で活性化アニール処理を行なう。活性化アニール処理は、Ｓｉ基板１がホットプレート上に載置され、Ｓｉ基板１が裏面側から加熱された（補助加熱）状態で、フラッシュランプ光源から放射された光によりＳｉ基板１が表面側から加熱される。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、浅いエクステンション領域１１ａ，１１ｂと１２ａ，１２ｂが形成される。
【００６２】
（ニ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ゲート電極７ｎとゲート絶縁膜５ｎの側面及びゲート電極７ｐとゲート絶縁膜５ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりゲート電極７ｎ，７ｐとゲート絶縁膜５ｎ，５ｐの側面に選択的に残置させても良い。このことにより、図１４（ｅ）に示すように、ゲート電極７ｎとゲート絶縁膜５ｎの側面及びゲート電極７ｐとゲート絶縁膜５ｐの側面に、それぞれ酸化シリコン膜２３ｎ，２３ｐと窒化シリコン膜２４ｎ，２４ｐからなる積層構造の側壁スペーサが形成される。
【００６３】
（ホ）次に、ｎウェル領域３の表面をフォトレジスト膜５９でマスクして、且つゲート電極７ｎと側壁スペーサ２３ｎ，２４ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）イオンを、図１４（ｆ）に示すように、注入する。このイオン注入により、ゲート電極７ｎ中にもＶ族原子の不純物イオンが注入される。イオン注入の条件は、第１の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜５９を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６０でマスクして、且つゲート電極７ｐと側壁スペーサ２３ｐ，２４ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）イオンを、図１５（ｇ）に示すように注入する。このイオン注入により、ゲート電極７ｐ中にもIII族原子の不純物イオンが注入される。イオン注入の条件は、第１の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【００６４】
（ヘ）この状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂが形成されている。次に、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１７をＬＰＣＶＤ法により堆積する。更に、６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１８をＬＰＣＶＤ法により、酸化シリコン（ＳｉＯ2）膜１７の上に堆積する。そして、図１５（ｈ）に示すように、ハロゲンランプを熱源として、Ｓｉ基板１の活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃となるスパイクＲＴＡとする。この活性化アニール処理により、ゲート電極７ｎ，７ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂと１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理によりゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、更に、イオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。
【００６５】
（ト）側壁スペーサ２３ｎ，２４ｎ，２３ｐ，２４ｐは、後工程のＮｉシリサイド反応防止の役目を果たすように残存させる。以上で、第１の実施の形態の変形例に係る半導体装置の基本構造が完成するが、図１５（ｈ）以降の製造工程については第１の実施の形態に係る半導体装置の製造方法と同様であり、説明を省略する。以上のようにして、第１の実施の形態の変形例に係る半導体装置の製造方法によっても、図１に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させることができる。
【００６６】
（第２の実施の形態）
第１の実施の形態の説明と同様に、以下に示す本発明の第２の実施の形態の説明において、第１導電型と第２導電型とは互いに反対導電型である。即ち、第２の実施の形態及びその変形例の説明において、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型とし、第２導電型をｐ型としても構わない。
【００６７】
本発明の第２の実施の形態に係る半導体装置は、図１６に示すように、第１導電型のＳｉ基板（ｐ型Ｓｉ基板）１の表面近傍の上部に設けられた第１導電型の半導体領域（ｐウェル領域）２に形成されたｎＭＯＳＦＥＴと、Ｓｉ基板１の表面近傍の上部に、ｐウェル領域２に隣接して設けられた第２導電型の半導体領域（ｎウェル領域）３に形成されたｐＭＯＳＦＥＴとからなるＣＭＯＳ構造である。平面図を省略しているが、図１６においてｐウェル領域２及びウェル領域３は、それぞれ図１６の紙面に垂直方向に延伸している平面パターンがストライプ状の領域である。ｎＭＯＳＦＥＴは、ｐウェル領域２の表面近傍の上部に設けられた素子分離領域４により矩形リング状（額縁状）に四方を囲まれて島状の活性領域（ＡＡ）が定義され、図１６の断面図に現れている活性領域は、紙面に垂直方向に隣接する他のｎＭＯＳＦＥＴの活性領域から素子分離されている。一方、ｐＭＯＳＦＥＴは、ｎウェル領域３の表面近傍の上部に設けられた素子分離領域４により矩形リング状（額縁状）に四方を囲まれて、島状の活性領域（ＡＡ）が定義され、図１６の断面図に現れている活性領域は、紙面に垂直方向に隣接する他のｐＭＯＳＦＥＴの活性領域から素子分離されている。
【００６８】
矩形リング状（額縁状）の素子分離領域４により四方を囲まれたｐウェル領域２の表面近傍の上部には、ｎＭＯＳＦＥＴを構成する第２導電型（ｎ型）のソース領域９ａ及びドレイン領域９ｂが、チャネル領域となるｐウェル領域２の表面近傍の上部を挟んで互いに対向して配置されている。ソース領域９ａ及びドレイン領域９ｂは、それぞれ図１６の紙面に垂直方向に延伸している。チャネル領域に対向するソース領域９ａ及びドレイン領域９ｂの前面には、ソース領域９ａ及びドレイン領域９ｂよりも接合深さの浅い第２導電型（ｎ型）のエクステンション領域１１ａ及びエクステンション領域１１ｂが形成され、ＬＤＤ構造を構成している。このＬＤＤ構造では、エクステンション領域１１ａ，１１ｂとの間のｐウェル領域２の長さによりｎＭＯＳＦＥＴの実効ゲート長が定義される。エクステンション領域１１ａ，１１ｂは、それぞれ図１６の紙面に垂直方向に延伸している。紙面に垂直方向に延伸するエクステンション領域１１ａ，１１ｂの長さにより、ｎＭＯＳＦＥＴのゲート幅が規定される。エクステンション領域１１ａ，１１ｂの表面濃度は、不純物密度５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度、好ましくは不純物密度１×１０20ｃｍ-3〜８×１０20ｃｍ-3程度に設定されている。ｎＭＯＳＦＥＴのエクステンション領域１１ａ，１１ｂの接合深さは、２０ｎｍ以下に選定される。
【００６９】
一方、矩形リング状（額縁状）の素子分離領域４により四方を囲まれたｎウェル領域３の表面近傍の上部には、ｐＭＯＳＦＥＴを構成する第１導電型（ｐ型）のドレイン領域１０ａ及びソース領域１０ｂが、チャネル領域となるｎウェル領域３の表面近傍の上部を挟んで互いに対向して配置されている。ドレイン領域１０ａ及びソース領域１０ｂは、それぞれ図１６の紙面に垂直方向に延伸している。チャネル領域に対向するドレイン領域１０ａ及びソース領域１０ｂの前面には、ドレイン領域１０ａ及びソース領域１０ｂよりも接合深さの浅い第１導電型（ｐ型）のエクステンション領域１２ａ及びエクステンション領域１２ｂが形成され、ＬＤＤ構造を構成している。このＬＤＤ構造では、エクステンション領域１２ａ，１２ｂとの間のｎウェル領域３の長さによりｐＭＯＳＦＥＴの実効ゲート長が定義される。エクステンション領域１２ａ，１２ｂは、それぞれ図１６の紙面に垂直方向に延伸している。紙面に垂直方向に延伸するエクステンション領域１２ａ，１２ｂの長さにより、ｐＭＯＳＦＥＴのゲート幅が規定される。エクステンション領域１２ａ，１２ｂの表面濃度は、不純物密度５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度、好ましくは不純物密度１×１０20ｃｍ-3〜８×１０20ｃｍ-3程度に設定されている。ｐＭＯＳＦＥＴのエクステンション領域１２ａ，１２ｂの接合深さも、２０ｎｍ以下に選定される。
【００７０】
ｎＭＯＳＦＥＴのエクステンション領域１１ａ，１１ｂとの間のチャネル領域となるｐウェル領域２の表面には、ｎＭＯＳＦＥＴのゲート絶縁膜５ｎが形成され、ゲート絶縁膜５ｎの上には、半導体多結晶膜からなるｎＭＯＳＦＥＴのゲート電極７ｎが形成されている。ｎＭＯＳＦＥＴのゲート電極７ｎとゲート絶縁膜５ｎの両側の側面には、ゲート電極７ｎとゲート絶縁膜５ｎを挟むように、酸化シリコン膜からなる一対のオフセットスペーサ６ｎが形成されている。更に、対向する一対のオフセットスペーサ６ｎの外側を挟んで酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。図１７（ｂ）に示すように、ゲート電極７ｎの右側のオフセットスペーサ６ｎは、エクステンション領域１１ｂの端部とゲート電極７ｐとの間に、図１７（ａ）に示す構造に対しゲート長方向の寸法Δd分のゲートオフセット領域を設け、ゲート電極７ｐとエクステンション領域１１ｂとのオーバーラップ容量Ｃovを減じる機能を果たしている。図示を省略しているが、ゲート電極７ｎの左側のオフセットスペーサ６ｎも同様に、エクステンション領域１１ａの端部とゲート電極７ｐとの間に、寸法Δd分のゲートオフセット領域を設け、ゲート電極７ｐとエクステンション領域１１ａとのオーバーラップ容量Ｃovを減じる機能を果たしている。このため、オフセットスペーサ６ｎの膜厚Δdを１〜１０ｎｍ程度の範囲内で選択することにより、単位ゲート幅当たりのゲートオーバーラップ容量Ｃovを１×１０-15Ｆ／μｍ〜１×１０-16Ｆ／μｍ程度にすることができ、代表的には、例えば４ｎｍ程度の膜厚Δdを採用することができる。
【００７１】
ｐＭＯＳＦＥＴのエクステンション領域１２ａ，１２ｂとの間のチャネル領域となるｎウェル領域３の表面には、ｐＭＯＳＦＥＴのゲート絶縁膜５ｐが形成され、ゲート絶縁膜５ｐの上には、半導体多結晶膜からなるｐＭＯＳＦＥＴのゲート電極７ｐが形成されている。ｐＭＯＳＦＥＴのゲート電極７ｐとゲート絶縁膜５ｐの両側の側面には、ゲート電極７ｐとゲート絶縁膜５ｐを挟むように、酸化シリコン膜からなる一対のオフセットスペーサ６ｐが形成されている。更に、対向する一対のオフセットスペーサ６ｐの外側を挟んで酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。このオフセットスペーサ６ｐは、エクステンション領域１２ａ，１２ｂの端部とゲート電極７ｐとの間にゲートオフセット領域を設け、ゲート電極７ｐとのオーバーラップ容量Ｃovを減じる機能を果たしている。このため、オフセットスペーサ６ｐの膜厚Δdを１〜１０ｎｍ程度の範囲内で選択することにより、単位ゲート幅当たりのゲートオーバーラップ容量Ｃovを１×１０-15Ｆ／μｍ〜１×１０-16Ｆ／μｍ程度にすることができ、代表的には、例えば４ｎｍ程度の膜厚Δdを採用することができる。
【００７２】
酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサの代わりに、酸化シリコン膜のみ、又は窒化シリコン膜のみからなる単層構造の側壁スペーサでも構わない。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサ２１ｎ，２２ｎ；２１ｐ，２２ｐは、サリサイド工程における金属シリサイド反応防止の役目を果たす。即ち、ＮｉＳｉx，ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx等の金属シリサイド層３１ａが，ｎＭＯＳＦＥＴのソース領域９ａの表面に、金属シリサイド層３１ｂがｎＭＯＳＦＥＴのドレイン領域９ｂの表面に形成され、金属シリサイド層３２ａがｐＭＯＳＦＥＴのソース領域１０ａの表面に、金属シリサイド層３２ｂがｐＭＯＳＦＥＴのドレイン領域１０ｂの表面に形成されている。更に、金属シリサイド層３３ｎがｎＭＯＳＦＥＴのゲート電極７ｎの頂部、金属シリサイド層３３ｐがｐＭＯＳＦＥＴのゲート電極７ｐの頂部に形成され、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴともにサリサイド構造をなしている。
【００７３】
金属シリサイド層３３ｎを頂部に有するｎＭＯＳＦＥＴのゲート電極７ｎ、及び金属シリサイド層３３ｐを頂部に有するｐＭＯＳＦＥＴのゲート電極７ｐを含むように、Ｓｉ基板１の表面には層間絶縁膜２４が形成されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４１ａを介して、ｎＭＯＳＦＥＴ用配線４３ａが金属シリサイド層３１ａに接続され、したがって、ｎＭＯＳＦＥＴ用配線４３ａはｎＭＯＳＦＥＴのソース領域９ａに電気的に接続されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４１ｂを介して、ｎＭＯＳＦＥＴ用配線４３ｂが金属シリサイド層３１ｂに接続され、したがって、ｎＭＯＳＦＥＴ用配線４３ｂはｎＭＯＳＦＥＴのドレイン領域１０ｂに電気的に接続されている。
【００７４】
層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４２ａを介して、ｐＭＯＳＦＥＴ用配線４４ａが金属シリサイド層３２ａに接続され、したがって、ｐＭＯＳＦＥＴ用配線４４ａはｐＭＯＳＦＥＴのドレイン領域１０ａに電気的に接続されている。層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグ４２ｂを介して、ｐＭＯＳＦＥＴ用配線４４ｂが金属シリサイド層３２ｂに接続され、したがって、ｐＭＯＳＦＥＴ用配線４４ｂはｐＭＯＳＦＥＴのソース領域１０ｂに電気的に接続されている。図示を省略しているが、図１６の紙面の奥で層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグを介して、ゲート電極７ｎ，７ｐの頂部の金属シリサイド層３３ｎ，３３ｐにもゲート配線が接続されている。
【００７５】
図１８〜図２１を用いて、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、以下において、ゲート電極７ｎ，７ｐは多結晶Ｓｉ膜からなる場合について説明するが、例示に過ぎず、ゲート電極７ｎ，７ｐは多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜で構成しても構わない。
【００７６】
（イ）第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）〜図２（ｄ）までの工程は、第２の実施の形態に係る半導体装置の製造方法においても同様であり、重複した説明を省略する。第１の実施の形態に係る半導体装置の製造方法では、図２（ｄ）の工程の後、直ちに図３（ｅ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐを形成したが、第２の実施の形態に係る半導体装置の製造方法では、側壁スペーサ８ｎ，８ｐを形成する前に、酸化シリコン（ＳｉＯ2）膜を６００℃以下のＬＰＣＶＤ法により、２〜１０ｎｍ程度の範囲内で、例えば４ｎｍの膜厚で堆積する。ＲＩＥ技術を用いた側壁残しの方法により、酸化シリコン膜をエッチングし、ゲート電極７ｎ，７ｐとゲート絶縁膜５ｎ，５ｐの側面に選択的に残置させ、図１８（ａ）に示すような酸化シリコン膜からなるオフセットスペーサ６ｎ，６ｐを形成する。このオフセットスペーサ６ｎ，６ｐは、後に示すＳｉ基板に注入された不純物拡散領域の端部とゲート電極との間にゲートオフセット領域を設け、ゲート電極とのオーバーラップ容量Ｃovを減じる寸法を規定する。
【００７７】
（ロ）次に、窒化シリコン（Ｓｉ3Ｎ4）膜を６００℃以下のＬＰＣＶＤ法により堆積する。ＲＩＥ技術を用いた側壁残しの方法により、窒化シリコン膜をエッチングし、オフセットスペーサ６ｎ，６ｐの側面に選択的に残置させる。このことにより、図１８（ｂ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。なお、オフセットスペーサ６ｎ，６ｐを窒化シリコンとして側壁スペーサ８ｎ，８ｐを酸化シリコン膜としても良い。
【００７８】
（ハ）次に、ｎウェル領域３の表面をフォトレジスト膜６１でマスクして、且つゲート電極７ｎとオフセットスペーサ６ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）をイオン化し、図１８（ｃ）に示すようにイオン注入する。このとき、ゲート電極７ｎ中にもＶ族原子のイオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜６１を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６２でマスクして、且つゲート電極７ｐとオフセットスペーサ６ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図１９（ｄ）に示すようにイオン注入する。このとき、ゲート電極７ｐ中にもIII族原子のイオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【００７９】
（ニ）図１８（ｃ）及び図１９（ｄ）のイオン注入が終了した直後の状態では、オフセットスペーサ６ｎ，６ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂが形成されている。そこで、ハロゲンランプを熱源として、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂの活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃〜１０５０℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃〜１０５０℃となるスパイクＲＴＡとする。この活性化アニール処理により、図１９（ｅ）に示すようなゲート電極７ｎ，７ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理は、更にゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、且つイオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。
【００８０】
（ホ）次に、図１９（ｆ）に示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。次に、ｐＭＯＳＦＥＴ領域をフォトレジスト膜６３でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎとオフセットスペーサ６ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図２０（ｇ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。フォトレジスト膜６３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６４でマスクし、且つゲート電極７ｐとオフセットスペーサ６ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図２０（ｈ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ０．９ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。図２０（ｈ）に示す状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【００８１】
（ヘ）次に、図２１（ｉ）に示すように、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１３及び６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１４をＬＰＣＶＤ法により順次堆積する。その後、図２１（ｊ）に示すように、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理は、図５４の両対数グラフの斜線の領域内の熱処理条件で行うのが好ましいが、そのうち、特に１１００℃以上の範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱するのが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板１の内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板１の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板１が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板１に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板１が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、図２１（ｊ）に示すようなオフセットスペーサ６ｎ，６ｐと素子分離領域４に隣接した浅いエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂが、Ｓｉ基板１内に形成される。
【００８２】
（ト）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、オフセットスペーサ６ｎ，６ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりオフセットスペーサ６ｎ，６ｐの側面に選択的に残置させても良い。このことにより、図２１（ｋ）に示すような酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。オフセットスペーサ６ｎ，６ｐを除いて、最終的に側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐとを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第２の実施の形態に係る半導体装置の基本構造が完成する。
【００８３】
（チ）図２１（ｋ）以降の製造工程については第１の実施の形態に係る半導体装置の製造方法と同様であり、説明を省略する。以上のようにして、図１６に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させることができる。
【００８４】
なお、図２１（ｊ）に示す状態での活性化アニール処理におけるフラッシュランプ光の照射は、例えばキセノンフラッシュランプを用いて、典型的には１回の発光（１パルス）によって行われる。１パルスが有する光のエネルギ密度はパルス幅及び基板補助加熱温度にも依存する。例えば、パルス幅１ｍｓの場合、Ｓｉ基板１の補助加熱温度４００℃及び９００℃に対し、それぞれ約２５Ｊ／cm2から３５Ｊ／cm2及び５Ｊ／cm2から１５Ｊ／cm2の範囲で与えられる。照射されるエネルギが低いと活性化不十分となり好ましくない。又大き過ぎるとＳｉ基板１の内部に発生する熱応力が増大してしまい、やはり好ましくない。又パルスの持続時間については、半値幅（ピーク値の少なくとも２分の１の強度を保持している時間）が０．１ｍｓから１００ｍｓ程度までであることが望ましい。パルス幅がこれより短ければ、より瞬間的に加熱することになり、Ｓｉ基板１の表面に発生する熱応力が増大してしまい好ましくない。又長過ぎれば不純物が拡散してしまい、やはり好ましくない。第２の実施の形態に係る半導体装置の製造方法では、基板補助加熱温度５５０℃、照射エネルギ密度２２Ｊ／cm2の条件にて、活性化アニール処理を行うのが好ましい。
【００８５】
図２１（ｊ）に示す活性化アニール処理において、Ｓｉ基板１の表面の上方から照射されたキセノンフラッシュランプ光は、窒化シリコン膜１４、酸化シリコン膜１３からなる絶縁膜を透過し、ゲート電極７ｎ，７ｐとＳｉ基板１の１内の不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂとソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂで吸収される。キセノンフラッシュランプ光を吸収したゲート電極７ｎ，７ｐと不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂは昇温する。ゲート電極７ｎ，７ｐと不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの温度は、瞬間的に１２００℃を超えると考えられ、この温度により、ゲート電極７ｎ，７ｐと不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂに注入された不純物は電気的に活性化される。この活性化によりゲート電極７ｎ，７ｐとエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂ、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂが低抵抗化される。
【００８６】
図２１（ｊ）に示す活性化アニール処理において、酸化シリコン膜１３、窒化シリコン膜１４を介して、フラッシュランプによるアニールを行うことで、雰囲気層とＳｉ基板１の間の屈折率の差を小さくすることができるために、それぞれの絶縁膜厚を調整することによって、Ｓｉ基板１の界面での反射率を低減することが可能になる。これにより、パターンの粗密差で異なる反射率を一律にすることが可能になるため、パターン依存性が解消できる。又、酸化シリコン膜も窒化シリコン膜も光学的に透明な膜であるために、加熱効率を損失させず、反射率が小さくなった分、少ない照射エネルギで加熱温度を上げることが可能になる。
【００８７】
＜実験的比較＞
−ゲートリーク電流−
図２２は、ｎＭＯＳＦＥＴのゲートリーク電流の面内ばらつきを、第２の実施の形態に係る半導体装置の製造方法の実施例とこれに対応する第１比較例（比較例２−１）と第２比較例（比較例２-２）について、比較して示す図である。ゲートリーク電流の測定は、第１の実施の形態に係る半導体装置の製造方法で説明した図７に示す配線により行う。
【００８８】
ここで、第２の実施の形態に係る半導体装置の製造方法の実施例として、図１８（ａ）のオフセットスペーサ形成工程で、オフセットスペーサ６ｎ，６ｐを厚さ６ｎｍ成膜し、且つ図２０（ｇ）のイオン注入工程で、Ａｓを加速エネルギ５ｋｅＶ，注入ドーズ量を２×１０14ｃｍ-2、図２０（ｈ）のイオン注入工程でＢを加速エネルギ０．９ｋｅＶ，注入ドーズ量を２×１０14ｃｍ-2注入する条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。
【００８９】
一方、この実施例に対する第１比較例（比較例２−１）として、図１８（ａ）のオフセットスペーサ形成工程で、オフセットスペーサ６ｎ，６ｐを設けず、且つ図２０（ｇ）のイオン注入工程で、Ａｓを加速エネルギ２ｋｅＶ，注入ドーズ量を１×１０15ｃｍ-2、図２０（ｈ）のイオン注入工程でＢを加速エネルギ０．３ｋｅＶ，注入ドーズ量を１×１０15ｃｍ-2注入する条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。更に、第２比較例（比較例２-２）として、図１８（ａ）のオフセットスペーサ形成工程で、オフセットスペーサ６ｎ，６ｐを設けず、且つ図２０（ｇ）のイオン注入工程で、Ａｓを加速エネルギ２ｋｅＶ，注入ドーズ量を１×１０15ｃｍ-2、図２０（ｈ）のイオン注入工程でＢを加速エネルギ０．３ｋｅＶ，注入ドーズ量を１×１０15ｃｍ-2注入した後、図２１（ｊ）の工程で、フラッシュランプアニールを用いずに、従来のハロゲンランプを光源とする１０３０℃でスパイクＲＴＡ処理を行った条件によりゲート長３０ｎｍのｎＭＯＳＦＥＴを製造した。
【００９０】
第２の実施の形態の実施例に係るｎＭＯＳＦＥＴでは、フラッシュランプを用いていない比較例２-2に係るｎＭＯＳＦＥＴと同様、面内全てのチップでゲートリーク電流の値が小さく不良チップが発生していない。しかしながら、比較例２−１に係るｎＭＯＳＦＥＴでは、１桁から３桁に亘ってゲートリーク電流が増大しており、ゲート耐圧が大きく劣化していることが確認された。
【００９１】
−エクステンション領域の接合深さとシート抵抗−
第２の実施の形態の実施例に係るｎＭＯＳＦＥＴ及び比較例２-2に係るｎＭＯＳＦＥＴのそれぞれのエクステンション領域１１ａ，１１ｂの不純物密度プロファイルを二次イオン質量分析法（ＳＩＭＳ）にて測定した。結果、いずれもシート抵抗は７００Ω／□以下に抑えられているが、第２の実施の形態の実施例に係るｎＭＯＳＦＥＴや比較例２−１に係るｎＭＯＳＦＥＴでは、図２３に示すように拡散層深さ２０ｎｍ以下に抑えられ浅い不純物密度プロファイルが形成されているものの、比較例２-2に係るｎＭＯＳＦＥＴでは、不純物が大きく拡散していることが分かった。
【００９２】
以上の結果から、比較例２−１に係るｎＭＯＳＦＥＴではゲート耐圧が劣化してしまうために目的とするｎＭＯＳＦＥＴの特性としては不適格である。一方、比較例２-2に係るｎＭＯＳＦＥＴでは、ゲート耐圧の劣化は見られないものの、浅い拡散層を形成することができないため、微細なトランジスタを製造することができないことが分かる。
【００９３】
＜理論的比較＞
比較例２−１に係るｎＭＯＳＦＥＴでは、エクステンション領域１１ａ，１１ｂの基板表面の不純物密度が１×１０21ｃｍ-3以上になるのに加えて、図１７（ａ）に示すようにエクステンション領域１１ａ，１１ｂの端部とゲート電極７ｎがオーバーラップし、そのオーバーラップ容量Ｃovは２×１０-16Ｆ／μｍにも及ぶことになる。更に、比較例２−１に係るｎＭＯＳＦＥＴでは、最終的な活性化アニールとして、フラッシュランプアニールを行っている。フラッシュランプアニールやレーザアニールによる超高速アニールでは、Ｓｉ基板１の表面での瞬間到達温度は１２００℃〜１４００℃にも及ぶ。その結果、異常加熱されたＳｉ基板１の表面に注入された不純物は拡散し、ゲート絶縁膜５ｎの界面でパイルアップする。ゲート絶縁膜５ｎの界面で更に高濃度になった不純物はゲート絶縁膜５ｎ中に浸透し、リークパスを形成すると考えられる。
【００９４】
比較例２-2に係るｎＭＯＳＦＥＴも、同様にＳｉ基板１の表面の不純物密度が１×１０21ｃｍ-3以上になるのに加えて、そのエクステンション領域１１ａ，１１ｂの端部とゲート電極７ｎとのオーバーラップ容量Ｃovは更に増し、そのオーバーラップ容量Ｃovは３×１０-16Ｆ／μｍ以上にもなる。しかしながら、従来のＲＴＡで処理しているため、Ｓｉ基板１の表面で１２００℃を超えるような異常加熱は発生しない。このため、Ｓｉ基板１の表面不純物密度及びオーバーラップ容量Ｃovが高いにも関わらず、ゲート絶縁膜５ｎへの浸透は抑制され、ゲートリーク電流が増大することはない。
【００９５】
これに対し、第２の実施の形態の実施例に係るｎＭＯＳＦＥＴでは、Ｓｉ基板１の表面の不純物密度は３×１０20ｃｍ-3以下に抑えられており、且つ図１７（ｂ）に示すように、そのエクステンション領域１１ａ，１１ｂの端部とゲート電極７ｎとのオーバーラップ容量Ｃovも抑制され、そのオーバーラップ容量Ｃovは１×１０-16Ｆ／μｍ以下にまで減少していることが確かめられた。
【００９６】
これにより、フラッシュランプに代表される超高速アニールを行うことで、たとえＳｉ基板１の表面での瞬間到達温度が１２００℃〜１４００℃にも及んだとしても、ゲート電極７ｎとのオーバーラップ容量Ｃovが少ないため、ゲート絶縁膜５ｎ中に浸透する不純物量は抑制され、ゲートリーク電流が増大することはなかったと考えられる。
【００９７】
図２４は、ｎＭＯＳＦＥＴに着目して、ゲ−トリーク電流とゲートオーバーラップ容量Ｃovとの関係を示す。ゲートオーバーラップ容量Ｃovが小さくなるにつれて、ゲートリーク電流が小さくなっていることが分かる。但し、Ｓｉ基板１の表面の不純物密度が５×１０19ｃｍ-3以下である場合や、そのエクステンション領域１１ａ，１１ｂの端部とゲート電極７ｎとが、あまりにも離れ過ぎることによって、ゲートオーバーラップ容量Ｃovが５×１０-17Ｆ／μｍ以下にまで減少してしまうと、寄生抵抗が高くなり、高い電流駆動力を得ることはできない。
【００９８】
比較例２−１に係るｎＭＯＳＦＥＴと比較例２-2に係るｎＭＯＳＦＥＴでは、チャネル領域近傍にエクステンション領域１１ａ，１１ｂの高不純物密度領域が分布するために、ゲート電極７ｎの制御性が弱まり、短チャネル効果が極めて増大する。これに対し、第２の実施の形態の実施例に係るｎＭＯＳＦＥＴにおいては、急峻な不純物密度分布を有する拡散領域を用いて、ゲート電極７ｎとオフセットしてエクステンション領域１１ａ，１１ｂが形成される。したがって、オフセットバイアスのないオフセットゲート構造を実現できるとともに、側壁スペーサ２１ｎ，２２ｎの直下部分の寄生抵抗を小さくでき、高い電流駆動力を得ることができる。
【００９９】
図２５及び図２６には、第２の実施の形態の実施例に係るｎＭＯＳＦＥＴと比較例２−１に係るｎＭＯＳＦＥＴの場合について、ゲート長３０ｎｍでのドレイン電流―ドレイン電圧の関係とドレイン電流−ゲート電圧の関係を示す。第２の実施の形態の実施例に係るｎＭＯＳＦＥＴでは、オフセット電圧は生じておらず、高いドレイン電流が得られていることが分かる。このように、第２の実施の形態の実施例に係るｎＭＯＳＦＥＴではオフセット領域が存在することによって、実効的にチャネル長が長くなっても、チャネル移動度が高いためにチャネル抵抗は低く、たとえ比較例２−１に係るｎＭＯＳＦＥＴの場合で、より短チャネル効果の弱いチャネル長の長いＭＯＳＦＥＴの場合と比較したとしても、ゲートリーク電流を低くした上で高い電流駆動力を確保することが可能になるのである。
【０１００】
以上、第２の実施の形態に係る半導体装置の製造方法において説明したように、超高速の高輝度光加熱処理を行う際に、エクステンション領域１１ａ，１１ｂをゲート電極７ｎに対してオフセットさせるとともに、Ｓｉ基板１の表面の不純物密度を下げることにより、ゲート絶縁膜５ｎへの不純物の浸透を抑制できるため、ゲートリーク電流が増大することなく、且つエクステンション領域１１ａ，１１ｂの抵抗は増加させないため、寄生抵抗を低減したまま維持でき、短チャネル効果も減少するため、ゲート電極７ｎによるチャネル電流の制御性を増大させ、高い駆動力を得ることができるのである。即ち、第２の実施の形態によれば、熱処理工程に係るプロセスウィンドウの広いエクステンション領域１１ａ，１１ｂの活性化プロセスを実現することが可能となり、微細な高性能ｎＭＯＳＦＥＴを容易に製造することができるようになる。
【０１０１】
なお、以上の第２の実施の形態に係る半導体装置及びその製造方法の説明において、ｎＭＯＳＦＥＴに着目して実施例や効果を説明したが、当然のことながら、ｐＭＯＳＦＥＴにも同様に適用し、同様な作用効果を得ることが可能である。
【０１０２】
（第２の実施の形態の変形例）
なお、以上述べてきた第２の実施の形態では、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置の場合について説明したが、第２の実施の形態に係る半導体装置の製造方法はこれに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、或いはアーク放電ランプ、エキシマレーザ、Ａｒレーザ、Ｎ２レーザ、ＹＡＧレーザ、チタンサファイアレーザ、ＣＯレーザ、ＣＯ2レーザのような光源についても適用することが可能である。
【０１０３】
又、第２の実施の形態に係る半導体装置の製造方法では、浅い接合深さのエクステンション領域１１ａ，１１ｂを深い接合深さのソース・ドレイン領域９ａ，９ｂの後に形成する方法で説明したが、図２７〜図２９に示すように、先に浅い接合深さのエクステンション領域１１ａ，１１ｂを作り、その後で深い接合深さのソース・ドレイン領域９ａ，９ｂを形成しても良い。本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を、図２７〜図２９を用いて説明する。
【０１０４】
（イ）第２の実施の形態に係る半導体装置の製造方法で説明した図１８（ａ）に示す酸化シリコン膜からなるオフセットスペーサ６ｎ，６ｐを形成する工程までは、第２の実施の形態の変形例に係る半導体装置の製造方法においても同様であり、重複した説明を省略する。第２の実施の形態に係る半導体装置の製造方法では、図１８（ａ）に示す工程の後、図１８（ｂ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐを形成したが、第２の実施の形態の変形例に係る半導体装置の製造方法では、側壁スペーサ８ｎ，８ｐを形成しないで、図２７（ａ）に示すように、ｐＭＯＳＦＥＴ領域をフォトレジスト膜６５でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎ及びオフセットスペーサ６ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）イオンを注入する。イオン注入の条件は、第２の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。フォトレジスト膜６５を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６６でマスクし、且つゲート電極７ｐ及びオフセットスペーサ６ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）イオンを、図２７（ｂ）に示すように、注入する。イオン注入の条件は、第２の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。
【０１０５】
（ロ）この状態では、ゲート電極７ｎ，７ｐ及びオフセットスペーサ６ｎ，６ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。次に、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１５をＬＰＣＶＤ法により堆積する。更に、図２８（ｃ）に示すように、６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１６をＬＰＣＶＤ法により、酸化シリコン（ＳｉＯ2）膜１５の上に堆積する。
【０１０６】
（ハ）その後、図２８（ｄ）に示すように、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましいが、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱するのが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板１の内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板１の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板１が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板１に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板１が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、ゲート電極７ｎ，７ｐ、オフセットスペーサ６ｎ，６ｐと素子分離領域４に隣接したＳｉ基板１内には、浅いエクステンション領域１１ａ，１１ｂと１２ａ，１２ｂが形成される。
【０１０７】
（ニ）次に、熱燐酸とフッ酸により窒化シリコン膜１６と酸化シリコン膜１５を完全に除去した後、窒化シリコン（Ｓｉ3Ｎ4）膜を６００℃以下のＬＰＣＶＤ法により堆積する。ＲＩＥ技術を用いた側壁残しの方法により、窒化シリコン膜をエッチングし、オフセットスペーサ６ｎ，６ｐの側面に選択的に残置させる。このことにより、窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。なお、オフセットスペーサ６ｎ，６ｐを窒化シリコンとして側壁スペーサ８ｎ，８ｐを酸化シリコン膜としても良い。次に、ｎウェル領域３の表面をフォトレジスト膜６７でマスクして、且つゲート電極７ｎとオフセットスペーサ６ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）をイオン化し、図２８（ｅ）に示すようにイオン注入する。このとき、ゲート電極７ｎ中にもＶ族原子のイオンが注入される。イオン注入の条件は、第２の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。
【０１０８】
（ホ）フォトレジスト膜６７を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６２でマスクして、且つゲート電極７ｐとオフセットスペーサ６ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図２９（ｆ）に示すようにイオン注入する。このとき、ゲート電極７ｐ中にもIII族原子のイオンが注入される。イオン注入の条件は、第２の実施の形態に係る半導体装置の製造方法と同様に、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。図２８（ｅ）及び図２９（ｆ）のイオン注入が終了した直後の状態では、オフセットスペーサ６ｎ，６ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂが形成されている。
【０１０９】
（ヘ）次に、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１７をＬＰＣＶＤ法により堆積する。更に、６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１８をＬＰＣＶＤ法により、酸化シリコン（ＳｉＯ2）膜１７の上に堆積する。その後、図２９（ｇ）に示すように、ハロゲンランプを熱源として、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂの活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃〜１０５０℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃〜１０５０℃となるスパイクＲＴＡとする。この活性化アニール処理により、図２９（ｇ）に示すような、ゲート電極７ｎ，７ｐの端部からオフセットスペーサ６ｎ、６ｐと側壁スペーサ８ｎ，８ｐの分だけ離間し、素子分離領域４に接したソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理は、更にゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、且つイオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。
【０１１０】
（ト）側壁スペーサ２３ｎ，２４ｎ，２３ｐ，２４ｐは、後工程のＮｉシリサイド反応防止の役目を果たすように残存させる。以上で、第２の実施の形態の変形例に係る半導体装置の基本構造が完成するが、図２９（ｇ）以降の製造工程については第２の実施の形態に係る半導体装置の製造方法と同様であり、説明を省略する。以上のようにして、第２の実施の形態の変形例に係る半導体装置の製造方法によっても、図１６に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させることができる。
【０１１１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図３０に示すように、ＬＤＤ構造のｎチャネル型絶縁ゲートトランジスタ（ｎＭＯＳＦＥＴ）のゲート電極（ｎチャネル用ゲート電極）７ｎとゲート絶縁膜（ｎチャネル用ゲート絶縁）膜５ｎの両側の側面には、ゲート電極７ｎとゲート絶縁膜５ｎを挟むように、酸化シリコン膜からなる一対のオフセットスペーサ６ｎが形成されているが、ＬＤＤ構造のｐチャネル型絶縁ゲートトランジスタ（ｐＭＯＳＦＥＴ）のゲート電極（ｐチャネル用ゲート電極）７ｐとゲート絶縁膜（ｐチャネル用ゲート絶縁膜）５ｐの両側の側面には、オフセットスペーサ６ｐが形成されていず、ｐＭＯＳＦＥＴのゲート電極７ｐとゲート絶縁膜５ｐの両側を直接挟んで酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。
【０１１２】
即ち、ｎＭＯＳＦＥＴ（ｎチャネル型絶縁ゲートトランジスタ）側では、対向する一対のオフセットスペーサ６ｎの外側を挟んで酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。このオフセットスペーサ６ｎは、第２の実施の形態に係る半導体装置で説明したように、エクステンション領域１１ａ，１１ｂの端部とゲート電極７ｐとの間にゲートオフセット領域を設け、ゲート電極７ｐとのオーバーラップ容量Ｃovを減じる寸法を規定するものである。このため、オフセットスペーサ６ｎの膜厚を１〜１０ｎｍ程度の範囲内で選択することにより、単位ゲート幅当たりのゲートオーバーラップ容量Ｃovを１×１０-15Ｆ／μｍ〜１×１０-16Ｆ／μｍ程度にすることができ、代表的には、例えば４ｎｍ程度の膜厚を採用することができる。一方、ｐＭＯＳＦＥＴ（ｐチャネル型絶縁ゲートトランジスタ）には、オフセットスペーサが存在しないので、ｎＭＯＳＦＥＴ（ｎチャネル型絶縁ゲートトランジスタ）のエクステンション領域１１ｂとｎチャネル用ゲート電極７ｎとのオーバーラップ容量Ｃovが、ｐＭＯＳＦＥＴ（ｐチャネル型絶縁ゲートトランジスタ）のエクステンション領域１２ａとｐチャネル用ゲート電極７ｐとのオーバーラップ容量Ｃovよりも小さい。
【０１１３】
エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの表面濃度は、不純物密度５×１０19ｃｍ-3〜１×１０21ｃｍ-3程度、好ましくは不純物密度１×１０20ｃｍ-3〜８×１０20ｃｍ-3程度に設定されている点や、エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの接合深さは、２０ｎｍ以下に選定されている点等は、第２の実施の形態に係る半導体装置と実質的に同様である。図３０に示すように、本発明の第３の実施の形態に係る半導体装置は、オフセットスペーサ６ｎをｎＭＯＳＦＥＴのみに形成している点が、第２の実施の形態に係る半導体装置とは異なる態様であり、他の構造的な特徴は、第２の実施の形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
【０１１４】
図３１は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにおけるゲートリーク電流の面内ばらつきを示す。ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方がゲート耐圧が悪いことが分かる。
【０１１５】
図３２は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにおけるゲートしきい値電圧Ｖthとゲート長との関係(ロールオフ特性)特性を示す。いずれも、エクステンション領域の拡散層深さをＸj＝１５ｎｍに設定した場合であるが、ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方が短チャネル効果が悪いことが分かる。即ち、超高速アニール技術を不純物の活性化工程に使用した場合には、ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方が微細化に伴い、特性の劣化が目立つようになる。
【０１１６】
ｐＭＯＳＦＥＴに比べて、ｎＭＯＳＦＥＴの方がゲート耐圧が低くなる理由は、拡散層を形成する際の不純物を質量の大きいＡｓ或いはＰを用いているため、ｐＭＯＳＦＥＴの硼素（Ｂ）に比べて、注入ダメージが形成されやすくなり、光吸収率が高まることにあると考えられる。光吸収率が高くなった結果、アニール効率が向上し、不純物がゲート絶縁膜へ拡散することでリークパスを形成しゲート耐圧が低くなり、且つ横方向にも拡散することで短チャネル効果が悪くなると考えられる。
【０１１７】
図３３〜図３７を用いて、本発明の第３の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、第１及び第２の実施の形態に係る半導体装置の製造方法にしたがい、以下において、ゲート電極７ｎ，７ｐは多結晶Ｓｉ膜からなる場合について説明するが、例示に過ぎず、ゲート電極７ｎ，７ｐは多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜で構成しても構わない。
【０１１８】
（イ）第２の実施の形態に係る半導体装置の製造方法と同様に、第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）〜図２（ｄ）までの工程は、第３の実施の形態に係る半導体装置の製造方法においても同様であり、重複した説明を省略する。図３３（ａ）は、第１の実施の形態に係る半導体装置の製造方法で説明した図２（ｄ）の工程の終了した段階に相当する。第１の実施の形態に係る半導体装置の製造方法では、図２（ｄ）の工程の後、直ちに図３（ｅ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐを形成したが、第２の実施の形態に係る半導体装置の製造方法では、側壁スペーサ８ｎ，８ｐを形成する前に、６００℃以下のＬＰＣＶＤ法により、図３３（ｂ）に示すように、酸化シリコン（ＳｉＯ2）膜６を２〜１０ｎｍ程度の範囲内で、例えば４ｎｍの膜厚で、ゲート電極７ｎ，７ｐを含んでＳｉ基板１及び素子分離領域４の表面に堆積する。酸化シリコン膜６の代わりに、窒化シリコン（Ｓｉ3Ｎ4）膜を２〜１０ｎｍ程度の範囲内で、例えば４ｎｍの膜厚で、ゲート電極７ｎ，７ｐを含んでＳｉ基板１及び素子分離領域４の表面に堆積しても良い。
【０１１９】
（ロ）次に、図３３（ｃ）に示すように、ｐウェル領域２の表面をフォトレジスト膜４５でマスクして、図３３（ｄ）に示すように、ｐＭＯＳＦＥＴ領域の酸化シリコン膜６のみを希フッ酸によるエッチング処理により除去する。もし、酸化シリコン膜６の代わりに、窒化シリコン膜を用いる場合には、熱燐酸によるエッチング処理により、同様にｐＭＯＳＦＥＴ領域の窒化シリコン膜のみを除去すれば良い。そして、図３４（ｅ）に示すように、フォトレジスト膜４５を除去する。
【０１２０】
（ハ）次に、図３４（ｆ）に示すように、ｎウェル領域３の表面をフォトレジスト膜４６でマスクして、図３４（ｇ）に示すように、ｎＭＯＳＦＥＴ領域の酸化シリコン膜６のみに対し、ＲＩＥ技術を用いた側壁残しの方法を適用し、酸化シリコン膜６の指向性エッチングを行う。即ち、図３４（ｇ）に示すように、ｎＭＯＳＦＥＴ領域のゲート電極７ｎとゲート絶縁膜５ｎの側面に選択的に酸化シリコン膜６残置させ、オフセットスペーサ６ｎを形成する。そして、図３４（ｅ）に示すように、フォトレジスト膜４６を除去すれば、ｎＭＯＳＦＥＴ領域のゲート電極７ｎとゲート絶縁膜５ｎの側面にのみオフセットスペーサ６ｎが形成され、ｐＭＯＳＦＥＴ領域のゲート電極７ｐとゲート絶縁膜５ｐの側面にはオフセットスペーサがない構造が実現される。
【０１２１】
（ニ）次に、窒化シリコン（Ｓｉ3Ｎ4）膜を６００℃以下のＬＰＣＶＤ法により堆積する。ＲＩＥ技術を用いた側壁残しの方法により、窒化シリコン膜をエッチングし、ｎＭＯＳＦＥＴ領域ではオフセットスペーサ６ｎの側面に、ｐＭＯＳＦＥＴ領域ではゲート電極７ｐとゲート絶縁膜５ｐの側面に、選択的に残置させる。このことにより、図３５（ｉ）に示すように、ｎＭＯＳＦＥＴ領域ではオフセットスペーサ６ｎの側面に窒化シリコン膜からなる側壁スペーサ８ｎが、ｐＭＯＳＦＥＴ領域ではゲート電極７ｐとゲート絶縁膜５ｐの側面に窒化シリコン膜からなる側壁スペーサ８ｐが、それぞれ形成される。なお、オフセットスペーサ６ｎを窒化シリコンとして、側壁スペーサ８ｎ，８ｐを酸化シリコン膜としても良い。
【０１２２】
（ホ）次に、ｎウェル領域３の表面をフォトレジスト膜４７でマスクして、且つゲート電極７ｎとオフセットスペーサ６ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）をイオン化し、図３５（ｊ）に示すようにイオン注入する。このとき、ゲート電極７ｎ中にもＶ族原子のイオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜４７を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜４８でマスクして、且つゲート電極７ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図３５（ｋ）に示すようにイオン注入する。このとき、ゲート電極７ｐ中にもIII族原子のイオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【０１２３】
（ヘ）図３５（ｊ）及び（ｋ）のイオン注入が終了した直後の状態では、ゲート電極７ｎの側壁スペーサ８ｎと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂが、ゲート電極７ｐの側壁スペーサ８ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１１０ａ，１１０ｂが形成されている。そこで、ハロゲンランプを熱源として、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂの活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃〜１０５０℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃〜１０５０℃となるスパイクＲＴＡとする。この活性化アニール処理により、図３６（ｌ）に示すようなゲート電極７ｎの端部からオフセットスペーサ６ｎの厚さと側壁スペーサ８ｎの厚さの総和分だけ離間し、素子分離領域４に接したソース・ドレイン領域９ａ，９ｂがＳｉ基板１内に形成され、ゲート電極７ｐの端部から側壁スペーサ８ｐの厚さ分だけ離間し、素子分離領域４に接したソース・ドレイン領域１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理は、更にゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、且つイオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。
【０１２４】
（ト）次に、図３６（ｍ）に示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。次に、ｐＭＯＳＦＥＴ領域をフォトレジスト膜４９でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎとオフセットスペーサ６ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図３６（ｎ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。フォトレジスト膜４９を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５０でマスクし、且つゲート電極７ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図３７（ｏ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ０．９ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。図３７（ｏ）に示す状態では、ゲート電極７ｎと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂが形成され、ゲート電極７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１２ａ，１１２ｂが形成されている。
【０１２５】
（チ）次に、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１３及び６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１４をＬＰＣＶＤ法により順次堆積する。その後、図３７（ｐ）に示すように、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましいが、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱するのが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板１の内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板１の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板１が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板１に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板１が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、図３７（ｐ）に示すように、ゲート電極７ｎと素子分離領域４に隣接したＳｉ基板１内には、ゲート電極７ｎの端部からオフセットスペーサ６ｎの厚さに対応する距離分オフセットして浅いエクステンション領域１１ａ，１１ｂが形成され、ゲート電極７ｐと素子分離領域４に隣接したＳｉ基板１内には、ゲート電極７ｐの端部から意図的なオフセットを伴うことなく、浅いエクステンション領域１２ａ，１２ｂが形成される。
【０１２６】
（リ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ｎＭＯＳＦＥＴ領域ではオフセットスペーサ６ｎの側面に選択的に残置させ、ｐＭＯＳＦＥＴ領域ではゲート電極７ｐとゲート絶縁膜５ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりｎＭＯＳＦＥＴ領域ではオフセットスペーサ６ｎの側面に、ｐＭＯＳＦＥＴ領域ではゲート電極７ｐとゲート絶縁膜５ｐの側面に選択的に残置させても良い。このことにより、図３７（ｑ）に示すように、
ｎＭＯＳＦＥＴ領域ではオフセットスペーサ６ｎの側面に酸化シリコン膜２１ｎと窒化シリコン膜２２ｎからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが、ｐＭＯＳＦＥＴ領域ではゲート電極７ｐとゲート絶縁膜５ｐの側面に酸化シリコン膜２１ｐと窒化シリコン膜２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。オフセットスペーサ６ｎの厚さを除いて、最終的に側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐとを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第３の実施の形態に係る半導体装置の基本構造が完成する。
【０１２７】
（ヌ）図３７（ｑ）以降の製造工程については第１及び第２の実施の形態に係る半導体装置の製造方法と同様であり、説明を省略する。以上のようにして、図３０に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させることができる。
【０１２８】
本発明の第３の実施の形態に係る半導体装置の製造方法によれば、ゲート耐圧が低く、且つロールオフ特性の悪いｎＭＯＳＦＥＴに対して、ゲートオーバーラップ容量Ｃovを優位に低減できるため、ｐＭＯＳＦＥＴの電流駆動力を劣化させずに、ｎＭＯＳＦＥＴの特性を独立して向上させることができる。
【０１２９】
（第４の実施の形態）
第３の実施の形態で説明したように、ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方がゲート耐圧が悪く（図３１参照。）、ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方が短チャネル効果が悪い（図３２参照。）。即ち、超高速アニール技術を不純物の活性化工程に使用した場合には、ｐＭＯＳＦＥＴに比べるとｎＭＯＳＦＥＴの方が微細化に伴い、特性の劣化が目立つようになる。この対策として、図３０に示す第３の実施の形態に係る半導体装置では、オフセットスペーサ６ｎをＬＤＤ構造のｎＭＯＳＦＥＴのみに形成したが、図３８に示すように、本発明の第４の実施の形態に係る半導体装置では、ＬＤＤ構造のｐＭＯＳＦＥＴ（ｐチャネル型絶縁ゲートトランジスタ）のオフセットスペーサ６ｐａの膜厚とＬＤＤ構造のｎＭＯＳＦＥＴ（ｎチャネル型絶縁ゲートトランジスタ）のオフセットスペーサ６ｎａの膜厚が異なり、ｐＭＯＳＦＥＴのオフセットスペーサ６ｐａの膜厚に比べｎＭＯＳＦＥＴのオフセットスペーサ６ｎａの膜厚が厚い。オフセットスペーサ６ｐａとオフセットスペーサ６ｎａの膜厚の関係を除く他の構造的な特徴は、第２の実施の形態に係る半導体装置と実質的に同様であるので、第２の実施の形態に係る半導体装置の説明と重複した記載を省略する。
【０１３０】
図３９〜図４３を用いて、本発明の第４の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、第１及び第２の実施の形態に係る半導体装置の製造方法にしたがい、以下において、ゲート電極７ｎ，７ｐは多結晶Ｓｉ膜からなる場合について説明するが、例示に過ぎず、ゲート電極７ｎ，７ｐは多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜で構成しても構わない。又、第３の実施の形態に係る半導体装置の製造方法で説明した図３４（ｅ）に示すｐＭＯＳＦＥＴ領域の酸化シリコン膜６ｖのみを希フッ酸によるエッチング処理により除去する工程までは、第３の実施の形態の変形例に係る半導体装置の製造方法においても同様であり、重複した説明を省略する。
【０１３１】
（イ）第３の実施の形態に係る半導体装置の製造方法では、図３４（ｅ）に示す工程の後、図３４（ｆ）に示すように、ｎウェル領域３の表面をフォトレジスト膜４６でマスクして、図３４（ｇ）に示すように、ｎＭＯＳＦＥＴ領域の酸化シリコン膜６ｖのみに対し、ＲＩＥ技術を用いた側壁残しの方法を適用し、酸化シリコン膜６ｖの指向性エッチングを行ったが、第４の実施の形態に係る半導体装置の製造方法では、６００℃以下のＬＰＣＶＤ法により、図３９（ａ）に示すように、酸化シリコン（ＳｉＯ2）膜６ｖを１〜５ｎｍ程度の範囲内で、ｎＭＯＳＦＥＴ領域の酸化シリコン膜６の上、及びｐＭＯＳＦＥＴ領域では、ゲート電極７ｐを含んでＳｉ基板１及び素子分離領域４の表面に堆積する。酸化シリコン膜６ｖの代わりに、窒化シリコン（Ｓｉ3Ｎ4）膜を堆積しても良い。例えば、図３３（ｂ）に示す工程での酸化シリコン膜６の膜厚を４ｎｍ程度に設定したとし、図３９（ａ）に示す工程で酸化シリコン膜６ｖを２ｎｍの膜厚で堆積したとすれば、ｎＭＯＳＦＥＴ領域では、酸化シリコン膜６と酸化シリコン膜６ｖの合計で６ｎｍの膜厚の酸化シリコン膜が形成されたことになるが、ｐＭＯＳＦＥＴ領域では、酸化シリコン膜６ｖの厚さのみの２ｎｍとなる。図３９（ａ）では便宜上、ｎＭＯＳＦＥＴ領域での酸化シリコン膜６と酸化シリコン膜６ｖとの複合膜を、あたかも酸化シリコン膜６ｖが形成されているように表現しているが、現実には２層の複合膜である。図３３（ｂ）に示す工程で酸化シリコン膜６を堆積し、図３９（ａ）に示す工程で窒化シリコン膜６ｖを堆積する等、比誘電率の異なる膜を堆積しても構わない。
【０１３２】
（ロ）次に、図３９（ｂ）に示すように、ｐウェル領域２の表面をフォトレジスト膜６９でマスクして、図３９（ｃ）に示すように、ｐＭＯＳＦＥＴ領域の薄い酸化シリコン膜６ｖのみに対し、ＲＩＥ技術を用いた側壁残しの方法を適用し、薄い酸化シリコン膜６ｖの指向性エッチングを行う。即ち、図３９（ｃ）に示すように、ｐＭＯＳＦＥＴ領域のゲート電極（ｐチャネル用ゲート電極）７ｐとゲート絶縁膜（ｐチャネル用ゲート絶縁膜）５ｐの側面に選択的に薄い酸化シリコン膜６ｖ残置させ、オフセットスペーサ６ｐａを形成する。その後、フォトレジスト膜６９を除去する。
【０１３３】
（ハ）次に、図３９（ｄ）に示すように、ｎウェル領域３の表面をフォトレジスト膜７０でマスクして、ｎＭＯＳＦＥＴ領域の厚い酸化シリコン膜６ｖのみに対し、ＲＩＥ技術を用いた側壁残しの方法を適用し、厚い酸化シリコン膜６ｖの指向性エッチングを行う。即ち、ｎＭＯＳＦＥＴ領域のゲート電極（ｎチャネル用ゲート電極）７ｎとゲート絶縁膜（ｎチャネル用ゲート絶縁膜）５ｎの側面に選択的に酸化シリコン膜６ｖ残置させ、オフセットスペーサ６ｎａを形成する。そして、図４０（ｅ）に示すように、フォトレジスト膜７０を除去すれば、ｎＭＯＳＦＥＴ領域のゲート電極７ｎとゲート絶縁膜５ｎの側面に、例えば６ｎｍの厚いオフセットスペーサ６ｎａが形成され、ｐＭＯＳＦＥＴ領域のゲート電極７ｐとゲート絶縁膜５ｐの側面には、例えば２ｎｍの薄いオフセットスペーサ６ｎａが形成された構造が実現される。
【０１３４】
（ニ）次に、窒化シリコン（Ｓｉ3Ｎ4）膜を６００℃以下のＬＰＣＶＤ法により堆積する。ＲＩＥ技術を用いた側壁残しの方法により、窒化シリコン膜をエッチングし、オフセットスペーサ６ｎａ，６ｐaの側面に選択的に残置させる。このことにより、図４０（ｆ）に示すような窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。なお、オフセットスペーサ６ｎａ，６ｐaを窒化シリコンとして側壁スペーサ８ｎ，８ｐを酸化シリコン膜としても良い。
【０１３５】
（ホ）次に、ｎウェル領域３の表面をフォトレジスト膜６１でマスクして、且つゲート電極７ｎと厚いオフセットスペーサ６ｎａと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば燐（Ｐ）をイオン化し、図４０（ｇ）に示すようにイオン注入する。このとき、ゲート電極７ｎ中にもＶ族原子のイオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜６１を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６２でマスクして、且つゲート電極７ｐとオフセットスペーサ６ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図４１（ｈ）に示すようにイオン注入する。このとき、ゲート電極７ｐ中にもIII族原子のイオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【０１３６】
（ヘ）図４０（ｇ）及び図４１（ｈ）のイオン注入が終了した直後の状態では、厚いオフセットスペーサ６ｎａと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１０９ａ，１０９ｂが形成され、薄いオフセットスペーサ６ｐaと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域１１０ａ，１１０ｂが形成されている。そこで、ハロゲンランプを熱源として、不活性なソース・ドレイン領域１０９ａ，１０９ｂと１１０ａ，１１０ｂの活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃〜１０５０℃、１０秒以下のＲＴＡ、又はピーク温度１０００℃〜１０５０℃となるスパイクＲＴＡとする。この活性化アニール処理により、図４１（ｉ）に示すようなゲート電極７ｎ，７ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理は、更にゲート電極７ｎ，７ｐに注入された不純物をゲート絶縁膜５ｎ，５ｐの界面まで拡散させ、且つイオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。
【０１３７】
（ト）次に、図４１（ｊ）に示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。次に、ｐＭＯＳＦＥＴ領域をフォトレジスト膜６３でマスクし、且つｎＭＯＳＦＥＴ領域のゲート電極７ｎと厚いオフセットスペーサ６ｎａをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図４２（ｋ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。フォトレジスト膜６３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜６４でマスクし、且つゲート電極７ｐと薄いオフセットスペーサ６ｐａをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図４２（ｌ）に示すように、イオン注入する。イオン注入の条件は、加速エネルギ０．９ｋｅＶ，注入ドーズ量２×１０14ｃｍ-2である。図４２（ｌ）に示す状態では、ゲート電極７ｎ，７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【０１３８】
（チ）次に、図４３（ｍ）に示すように、６００℃以下の成膜温度で酸化シリコン（ＳｉＯ2）膜１３及び６００℃以下の成膜温度で窒化シリコン（Ｓｉ3Ｎ4）膜１４をＬＰＣＶＤ法により順次堆積する。その後、図４３（ｎ）に示すように、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましいが、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱することが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱温度が低過ぎると表面から加熱するための高い光強度が必要となり、Ｓｉ基板１の内部に発生する熱応力が増大して、スリップや転位等の結晶欠陥を誘発してしまうため好ましくない。逆に補助加熱温度が高過ぎると不純物が拡散してしまうため、やはり好ましくない。又、補助加熱により、Ｓｉ基板１の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、Ｓｉ基板１が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃／ｓ以下であることが望ましい。これよりも、昇温速度が速いと、Ｓｉ基板１に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、Ｓｉ基板１が破損しやすくなるためである。補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの１つであるハロゲンランプ等の他の加熱手段を使用することもできる。この活性化アニール処理により、図４３（ｎ）に示すような厚いオフセットスペーサ６ｎａと素子分離領域４に隣接した浅いエクステンション領域１１ａ，１１ｂがＳｉ基板１内に形成され、薄いオフセットスペーサ６ｐaと素子分離領域４に隣接した浅いエクステンション領域１２ａ，１２ｂがＳｉ基板１内に形成される。
【０１３９】
（リ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、オフセットスペーサ６ｎａ，６ｐaの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりオフセットスペーサ６ｎａ，６ｐaの側面に選択的に残置させても良い。このことにより、図４３（ｏ）に示すような酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。オフセットスペーサ６ｎａ，６ｐaを除いて、最終的に側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐとを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第２の実施の形態に係る半導体装置の基本構造が完成する。
【０１４０】
（ヌ）図４３（ｏ）以降の製造工程については第１〜第３の実施の形態に係る半導体装置の製造方法と同様であり、説明を省略する。以上のようにして、図３８に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させることができる。
【０１４１】
本発明の第４の実施の形態に係る半導体装置の製造方法によれば、ゲート耐圧が低く、且つロールオフ特性の悪いｎＭＯＳＦＥＴに対して、ゲートオーバーラップ容量Ｃovを優位に低減できるため、ｐＭＯＳＦＥＴの電流駆動力を劣化させずに、ｎＭＯＳＦＥＴの特性を独立して向上させることができる。
【０１４２】
（第５の実施の形態）
第１及び第２の実施の形態の説明と同様に、以下に示す本発明の第５の実施の形態の説明において、第１導電型と第２導電型とは互いに反対導電型である。即ち、第５の実施の形態の説明において、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型とし、第２導電型をｐ型としても構わない。  
本発明の第５の実施の形態に係る半導体装置は、図４４に示すように、ＬＤＤ構造のｎチャネル絶縁ゲート型トランジスタを構成する第２導電型（ｎ型）のエクステンション領域１１ａ，１１ｂの間のチャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面には、ＳｉＯ2膜又はシリコン酸窒化膜（ＳｉＯＮ膜）からなる第１ゲート絶縁膜７１ｎが形成され、第１ゲート絶縁膜７１ｎの上には、窒素濃度が第１ゲート絶縁膜７１ｎより高濃度の絶縁膜、例えば、ＳｉＮ膜又はＳｉ3Ｎ4膜又はＳｉＯＮ膜である第２ゲート絶縁膜７２ｎが形成されている。第１ゲート絶縁膜のＳｉＯＮ膜の表層のＮ濃度は、１５％以下が好ましい。
【０１４３】
図４５に示すように、第２ゲート絶縁膜７２ｎ中の窒素濃度は、最大５７％の範囲であり、第１ゲート絶縁膜７１ｎの窒素濃度より高濃度となる。最大窒素濃度５７％は、化学量論的組成のＳｉ3Ｎ4膜の窒素濃度４／（３＋４）＝５７％に対応する。第１ゲート絶縁膜７１ｎ中の窒素濃度が最大１５％とすれば、第２ゲート絶縁膜７２ｎ中の窒素濃度は、２０％〜５７％程度の範囲の値をとることが可能である。第２ゲート絶縁膜７２ｎ中の窒素濃度が２０％を下回ると、ゲートリーク電流が増大するので好ましくない。第２ゲート絶縁膜７２ｎ中の窒素濃度を３０％以上とすると、更にゲートリーク電流が低減され、好ましい。しかし、第２ゲート絶縁膜７２ｎ中の窒素濃度が５７％を越えると、移動度が劣化し、これによりｎチャネル絶縁ゲート型トランジスタの相互コンダクタンスｇmが低下するので好ましくない。
【０１４４】
そして、第２ゲート絶縁膜７２ｎの上には、５０ｎｍから１５０ｎｍの厚みの第２導電型（ｎ型）の多結晶Ｓｉ又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｎチャネル絶縁ゲート型トランジスタのゲート電極７７ｎが形成されている。ｎチャネル絶縁ゲート型トランジスタのゲート電極７７ｎとゲート絶縁膜５ｎの両側の側面には、ゲート電極７７ｎとゲート絶縁膜５ｎを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。
【０１４５】
一方、ＬＤＤ構造のｐチャネル絶縁ゲート型トランジスタを構成する第１導電型（ｐ型）のエクステンション領域１２ａ，１２ｂとの間のチャネル領域となる第２導電型の半導体領域（ｎウェル領域）３の表面には、ＳｉＯ2又はＳｉＯＮ（表層のＮ濃度＜１５％）からなる第１ゲート絶縁膜７１ｐが形成され、第１ゲート絶縁膜７１ｐの上には、窒素濃度が第１ゲート絶縁膜７１ｐより高濃度のＳｉＮ膜又はＳｉ3Ｎ4膜又はＳｉＯＮ膜である第２ゲート絶縁膜７２ｐが形成されている。ｎチャネル絶縁ゲート型トランジスタと同様に、第２ゲート絶縁膜７２ｐ中の窒素濃度が２０％を下回ると、ゲートリーク電流が増大するので好ましくない。第２ゲート絶縁膜７２ｐ中の窒素濃度を３０％以上とすると、更にゲートリーク電流が低減され、好ましい。しかし、第２ゲート絶縁膜７２ｐ中の窒素濃度が５７％を越えると、移動度が劣化し、これによりｐチャネル絶縁ゲート型トランジスタの相互コンダクタンスｇmが低下するので好ましくない。そして、第２ゲート絶縁膜７２ｐの上には、５０ｎｍから１５０ｎｍの厚みの第１導電型（ｐ型）の多結晶Ｓｉ又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｐチャネル絶縁ゲート型トランジスタのゲート電極７７ｐが形成されている。ｐチャネル絶縁ゲート型トランジスタのゲート電極７７ｐとゲート絶縁膜５ｐの両側の側面には、ゲート電極７７ｐとゲート絶縁膜５ｐを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサの代わりに、酸化シリコン膜のみ、又は窒化シリコン膜のみからなる単層構造の側壁スペーサでも構わない。側壁スペーサは、サリサイド工程における金属シリサイド反応防止するためのものであり、その膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。
【０１４６】
第５の実施の形態に係る半導体装置は、第１導電型のＳｉ基板（ｐ型Ｓｉ基板）１の表面近傍の上部に設けられた第１導電型の半導体領域（ｐウェル領域）２に形成されたｎチャネル絶縁ゲート型トランジスタと、Ｓｉ基板１の表面近傍の上部に、ｐウェル領域２に隣接して設けられた第２導電型の半導体領域（ｎウェル領域）３に形成されたｐチャネル絶縁ゲート型トランジスタとからなるＣＭＯＳ構造である点では、第１〜第４の実施の形態に係る半導体装置と同様である。したがって、第１〜第４の実施の形態に係る半導体装置と同様に、矩形リング状の素子分離領域４により四方を囲まれたｐウェル領域２の表面近傍の上部には、ｎチャネル絶縁ゲート型トランジスタを構成する第２導電型のソース領域９ａ及びドレイン領域９ｂが、チャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面近傍の上部を挟んで互いに対向して配置され、ソース領域９ａ及びドレイン領域９ｂの前面には、ソース領域９ａ及びドレイン領域９ｂよりも接合深さの浅いエクステンション領域１１ａ及びエクステンション領域１１ｂが形成されている。一方、矩形リング状の素子分離領域４により四方を囲まれたｎウェル領域３の表面近傍の上部には、ｐチャネル絶縁ゲート型トランジスタを構成する第１導電型のドレイン領域１０ａ及びソース領域１０ｂが、チャネル領域となるｎウェル領域３の表面近傍の上部を挟んで互いに対向して配置され、ドレイン領域１０ａ及びソース領域１０ｂの前面には、ドレイン領域１０ａ及びソース領域１０ｂよりも接合深さの浅いエクステンション領域１２ａ及びエクステンション領域１２ｂが形成されている。エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの接合深さが２０ｎｍ以下に選定される。
【０１４７】
そして、ＮｉＳｉx，ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx等の金属シリサイド層３１ａが，ｎチャネル絶縁ゲート型トランジスタのソース領域９ａの表面に、金属シリサイド層３１ｂがｎチャネル絶縁ゲート型トランジスタのドレイン領域９ｂの表面に、金属シリサイド層３２ａがｐチャネル絶縁ゲート型トランジスタのソース領域１０ａの表面に、金属シリサイド層３２ｂがｐチャネル絶縁ゲート型トランジスタのドレイン領域１０ｂの表面に形成され、更に、金属シリサイド層３３ｎがｎチャネル絶縁ゲート型トランジスタのゲート電極７７ｎの頂部、金属シリサイド層３３ｐがｐチャネル絶縁ゲート型トランジスタのゲート電極７７ｐの頂部に形成され、ｎチャネル絶縁ゲート型トランジスタ及びｐチャネル絶縁ゲート型トランジスタともにサリサイド構造をなしている等、他の構造的な特徴は、第１の実施の形態に係る半導体装置と実質的に同様であるので、第１の実施の形態に係る半導体装置の説明と重複した記載を省略する。
【０１４８】
第１ゲート絶縁膜７１ｎ，７１ｐ及び第２ゲート絶縁膜７２ｎ，７２ｐの形成工程を除けば、本発明の第５の実施の形態に係る半導体装置の製造方法は、図２〜図６を用いて説明した本発明の第１の実施の形態に係る半導体装置の製造方法と大筋で同様である：
（イ）即ち、第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）に示したのと同様に、Ｓｉ基板１に形成された素子分離溝に素子分離絶縁膜を埋め込んで素子分離領域４を形成した後に、チャネル部分に相当する部分に所望の不純物をイオン注入して、電気的に活性化させ、ｐウェル領域２及びｎウェル領域３を形成する。
【０１４９】
（ロ）次に、ｐウェル領域２の表面に熱酸化によりＳｉＯ2又はＣＶＤ法により、ＳｉＯＮ（表層のＮ濃度＜１５％）からなる第１ゲート絶縁膜７１ｎを形成し、同時にｎウェル領域３の表面に第１ゲート絶縁膜７１ｐを形成する。更に、第１ゲート絶縁膜７１ｎ，７１ｐの上にジクロロシラン（ＳｉＨ2Ｃｌ2）ガスとアンモニア（ＮＨ3）ガスの交互導入を用いた原子層堆積（ＡＬＤ）によりＳｉＮ膜又はＳｉ3Ｎ4膜を１〜３原子層積層し、窒素濃度が第１ゲート絶縁膜７１ｎ，７１ｐより高濃度のＳｉＮ膜又はＳｉ3Ｎ4膜である第２ゲート絶縁膜７２ｎ，７２ｐを形成する。或いは、ＳｉＨ2Ｃｌ2ガス，ＮＨ3ガスに更に酸素（Ｏ2）を添加してＳｉＯＮ（Ｎ濃度が２０％以上）膜を１〜３原子層させて、第１ゲート絶縁膜７１ｎ，７１ｐの上に、窒素濃度が第１ゲート絶縁膜７１ｎ，７１ｐより高濃度のＳｉＯＮ膜である第２ゲート絶縁膜７２ｎ，７２ｐを形成する。
【０１５０】
（ハ）その後、第２ゲート絶縁膜７２ｎ，７２ｐの上に、図２（ｂ）と同様に、５０ｎｍから１５０ｎｍの厚みの多結晶Ｓｉ膜又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜等のゲート電極膜７７をＬＰＣＶＤ法で形成する（図２（ｂ）のゲート絶縁膜５が、第５の実施の形態に係る半導体装置の製造方法では第１ゲート絶縁膜７１ｎ，７１ｐ及び第２ゲート絶縁膜７２ｎ，７２ｐからなる複合膜に対応し、図２（ｂ）の多結晶Ｓｉ膜７が、第５の実施の形態に係る半導体装置の製造方法ではゲート電極膜７７に対応する。）。
【０１５１】
（ニ）そして、図２（ｂ）に図示したのと同様に、フォトレジスト膜５１をマスクとしてｎチャネル絶縁ゲート型トランジスタ領域にｎ型不純物となるＶ族原子、例えばＰを４×１０15〜８×１０15ｃｍ-の注入ドーズ量で2イオン注入する。次に、図２（ｃ）に図示したのと同様に、フォトレジスト膜５２をマスクとしてｐチャネル絶縁ゲート型トランジスタ領域にｐ型不純物となるIII族原子、例えばＢを４×１０15〜８×１０15ｃｍ-2の注入ドーズ量でイオン注入する。
【０１５２】
（ホ）その後、図２（ｄ）に示したのと同様に、ゲート電極膜７７、第２ゲート絶縁膜７２ｎ，７２ｐ及び第１ゲート絶縁膜７１ｎ，７１ｐを、それぞれ連続的なＲＩＥ法によって選択的に加工（パターニング）し、ｎチャネル用ゲート電極７７ｎ、ｎチャネル用ゲート電極７７ｎの下の第２ゲート絶縁膜７２ｎ、第２ゲート絶縁膜７２ｎの下の第１ゲート絶縁膜７１ｎを形成すると同時に、ｐチャネル用ゲート電極７７ｐ、ｐチャネル用ゲート電極７７ｐの下の第２ゲート絶縁膜７２ｐ、第２ゲート絶縁膜７２ｐの下の第１ゲート絶縁膜７１ｐを形成する。そして、図５４の両対数グラフの斜線の領域内の熱処理条件、そのうち特に１１００℃以下の温度範囲の条件が好ましく、例えば１０００℃〜１０５０℃、１０秒以下の保持時間でのＲＴＡ、又は１０００℃〜１０５０℃でのスパイクＲＴＡで熱処理を行ない、図２（ａ）及び(b)の工程でイオン注入された不純物を、ｎチャネル用ゲート電極７７ｎ及びｐチャネル用ゲート電極７７ｐを構成するゲート電極層全体に均一にかつ第２ゲート絶縁膜７２ｎ，７２ｐの界面まで拡散させる。
【０１５３】
（ヘ）次に、窒化シリコン膜をＬＰＣＶＤ法によりｎチャネル用ゲート電極７７ｎ及びｐチャネル用ゲート電極７７ｐの上に堆積する。ＲＩＥ法により、窒化シリコン膜をエッチングし、ゲート電極７７ｎ、第２ゲート絶縁膜７２ｎ及び第１ゲート絶縁膜７１ｎの側面及びゲート電極７７ｐ、第２ゲート絶縁膜７２ｐ及び第１ゲート絶縁膜７１ｐの側面に、それぞれ選択的に残置させる。このことにより、図３（ｅ）に示したのと同様な窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。
【０１５４】
（ト）次に、ｎウェル領域３の表面をフォトレジスト膜５３でマスクして、且つゲート電極７７ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン化し、図３（ｆ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７７ｎ中にもＶ族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜５３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５４でマスクして、且つゲート電極７７ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えばＢをイオン化し、図３（ｇ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７７ｐ中にもIII族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【０１５５】
（チ）図３（ｆ）及び（ｇ）のイオン注入が終了した直後の状態では、ゲート電極７７ｎ，７７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域が形成されているが、ハロゲンランプを熱源として、不活性なソース・ドレイン領域の活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃、１０秒以下とする。この活性化アニール処理により、図４（ｈ）に示したのと同様に、ゲート電極７７ｎ，７７ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂと１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理によりゲート電極７７ｎ，７７ｐに注入された不純物を第２ゲート絶縁膜７２ｎ，７２ｐの界面まで拡散させ、更に、イオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。次に、図４（ｉ）に示したのと同様に、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。
【０１５６】
（リ）次に、ｐチャネル絶縁ゲート型トランジスタ領域をフォトレジスト膜５５でマスクし、且つｎチャネル絶縁ゲート型トランジスタ領域のゲート電極７７ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図４（ｊ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。フォトレジスト膜５５を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５６でマスクし、且つゲート電極７７ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図５（ｋ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。図５（ｌ）は、イオン注入直後の状態を示し、この状態では、ゲート電極７７ｎ，７７ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【０１５７】
（ヌ）次に、図５（ｍ）に示したのと同様に、６００℃以下の成膜温度で酸化シリコン膜１３をＬＰＣＶＤ法により堆積する。更に、図６（ｎ）に示したのと同様に、６００℃以下の成膜温度で窒化シリコン膜１４をＬＰＣＶＤ法により、酸化シリコン膜１３の上に堆積する。その後、図６（ｏ）に示したのと同様に、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましく、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱することが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱では、Ｓｉ基板が変形しないように、昇温速度を、例えば、２０℃／ｓ以下程度にすることが望ましい。この活性化アニール処理により、Ｓｉ基板１内には、浅い接合深さのエクステンション領域１１ａ，１２ｂ及びエクステンション領域１１ｂ，１２ａが形成される。
【０１５８】
（ヲ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ゲート電極７７ｎ、第２ゲート絶縁膜７２ｎ及び第１ゲート絶縁膜７１ｎの側面及びゲート電極７７ｐ、第２ゲート絶縁膜７２ｐ及び第１ゲート絶縁膜７１ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりゲート電極７７ｎ，７７ｐ、第２ゲート絶縁膜７２ｎ，７２ｐ及び第１ゲート絶縁膜７１ｎ，７１ｐの側面に選択的に残置させても良い。このことにより、図６（ｐ）に示したのと同様な酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第５の実施の形態に係る半導体装置の基本構造が完成する。
【０１５９】
（ワ）図６（ｐ）以降の製造工程については特に図示しないが、その後ゲート電極７７ｎ，７７ｐとソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの上に１０ｎｍ以下のＮｉ膜、Ｃｏ膜、Ｐｔ膜、Ｐｄ膜又はそれぞれの合金を主とする金属膜を堆積して、ＲＴＡにより、Ｓｉ又はＳｉＧｅの露出部分に選択的に金属シリサイド（ＮｉＳｉ又はＮｉＳｉ2又はＣｏＳｉ又はＣｏＳｉ2又はＰｔＳｉ又はＰｄ2Ｓｉ）層３３ｎ，３３ｐ；３１ａ，３１ｂ；３２ａ，３２ｂを形成する。シリサイド化後、硫酸加水でシリサイド化工程で未反応のＮｉを除去した後、層間絶縁膜２４となる酸化シリコン膜を堆積する。そして、層間絶縁膜２４に、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの表面の金属シリサイド層３１ａ，３１ｂ；３２ａ，３２ｂのそれぞれの一部を露出させるコンタクトホールを開口する。図示を省略しているが、図４４の紙面の奥で、層間絶縁膜２４にゲート電極７７ｎ，７７ｐの頂部の金属シリサイド層３３ｎ，３３ｐのそれぞれの一部を露出させるコンタクトホールも開口される。層間絶縁膜２４に開口されたコンタクトホールには、コンタクトプラグ４１ａ，４１ｂ；４２ａ，４２ｂが埋め込まれる。金属シリサイド層３１ａ，３１ｂ及びコンタクトプラグ４１ａ，４１ｂを介して、ｎチャネル絶縁ゲート型トランジスタのソース・ドレイン領域９ａ，９ｂにｎチャネル絶縁ゲート型トランジスタ用配線４３ａ，４３ｂが接続され、金属シリサイド層３２ａ，３２ｂ及びコンタクトプラグ４２ａ，４２ｂを介して、ｐチャネル絶縁ゲート型トランジスタのソース・ドレイン領域１０ａ，１０ｂにｐチャネル絶縁ゲート型トランジスタ用配線４３ａ，４３ｂ；４４ａ，４４ｂが接続される。このとき、図示を省略しているが、図４４の紙面の奥で層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグを介して、ゲート電極７７ｎ，７７ｐの頂部の金属シリサイド層３３ｎ，３３ｐにもゲート配線が接続される。
【０１６０】
以上のようにして、図４４に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させる。なお、第５の実施の形態に係る半導体装置の製造方法におけるＲＴＡでは、照射する光の光源としてキセノンフラッシュランプの他に、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、或いはアーク放電ランプ、エキシマレーザ、Ａｒレーザ、Ｎ２レーザ、ＹＡＧレーザ、チタンサファイアレーザ、ＣＯレーザ、ＣＯ2レーザのような光源を採用することが可能である。
【０１６１】
ｎチャネル絶縁ゲート型トランジスタに着目して、第５の実施の形態に係る半導体装置の製造方法で形成したゲート電極７７ｎを用いて、ゲートリーク電流とゲート空乏化率との関係を、従来技術と比較したものが図４６である。「ゲート空乏化率」は、チャネルに反転層ができた場合のゲート容量とチャネルに蓄積層（チャネル領域の多数キャリアを蓄積させたもの）を形成した場合のゲート容量の比で定義される。図４６に示すように、従来技術の場合には、ゲートリーク電流を問題ないレベルである１×１０-5Ａ以下にするとゲート空乏化率が５％以上になり、ｎチャネル絶縁ゲート型トランジスタのトランジスタ特性のバラツキやゲート絶縁膜の有効膜厚の増大による電流駆動力低下が起こる。
【０１６２】
本発明の第５の実施の形態に係る半導体装置の製造方法によれば、ｎチャネル絶縁ゲート型トランジスタにおいて、Ｐによる第２ゲート絶縁膜７２ｎ及び第１ゲート絶縁膜７１ｎの劣化が抑えられるため、図４６に示されるように、Ｐの注入ドーズ量が高い場合にもゲートリーク電流が低く、ゲートリーク電流が１×１０-5Ａ以下で、且つゲート空乏化が１％以下の良好な特性が得られる。
【０１６３】
なお、以上の第５の実施の形態に係る半導体装置及びその製造方法の説明において、ｎチャネル絶縁ゲート型トランジスタに着目して実施例や効果を説明したが、当然のことながら、ｐチャネル絶縁ゲート型トランジスタにも同様に適用し、同様な作用効果を得ることが可能である。
【０１６４】
（第６の実施の形態）
第１，第２及び第５の実施の形態の説明と同様に、以下に示す本発明の第６の実施の形態の説明において、第１導電型と第２導電型とは互いに反対導電型である。即ち、第６の実施の形態の説明において、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型とし、第２導電型をｐ型としても構わない。
【０１６５】
本発明の第６の実施の形態に係る半導体装置は、図４７に示すように、第１導電型のＳｉ基板（ｐ型Ｓｉ基板）１の表面近傍の上部に設けられた第１導電型の半導体領域（ｐウェル領域）２に形成されたＬＤＤ構造のｎチャネル絶縁ゲート型トランジスタと、Ｓｉ基板１の表面近傍の上部に、ｐウェル領域２に隣接して設けられた第２導電型の半導体領域（ｎウェル領域）３に形成されたＬＤＤ構造のｐチャネル絶縁ゲート型トランジスタとからなるＣＭＯＳ構造である点では第１〜第５の実施の形態に係る半導体装置と同様である。したがって、第１〜第５の実施の形態に係る半導体装置と同様に、素子分離領域４により四方を囲まれたｐウェル領域２の表面近傍の上部には、ｎチャネル絶縁ゲート型トランジスタを構成する第２導電型（ｎ型）のソース領域９ａ及びドレイン領域９ｂが、チャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面近傍の上部を挟んで互いに対向して配置され、ソース領域９ａ及びドレイン領域９ｂの前面には、ソース領域９ａ及びドレイン領域９ｂよりも接合深さの浅い第２導電型（ｎ型）のエクステンション領域１１ａ及びエクステンション領域１１ｂが形成されている。一方、素子分離領域４により四方を囲まれたｎウェル領域３の表面近傍の上部には、ｐチャネル絶縁ゲート型トランジスタを構成する第１導電型（ｐ型）のドレイン領域１０ａ及びソース領域１０ｂが、チャネル領域となるｎウェル領域３の表面近傍の上部を挟んで互いに対向して配置され、ドレイン領域１０ａ及びソース領域１０ｂの前面には、ドレイン領域１０ａ及びソース領域１０ｂよりも接合深さの浅い第１導電型（ｐ型）のエクステンション領域１２ａ及びエクステンション領域１２ｂが形成されている。エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの接合深さが２０ｎｍ以下に選定される。
【０１６６】
ｎチャネル絶縁ゲート型トランジスタのエクステンション領域１１ａ，１１ｂとの間のチャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面には、ＳｉＯ2又はＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｎが形成され、ゲート絶縁膜７３ｎの上には、５０ｎｍから１５０ｎｍの厚みの窒素（Ｎ）を含む多結晶Ｓｉ又は窒素を含む多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｎチャネル絶縁ゲート型トランジスタのゲート電極７８ｎが形成されている。ゲート電極７８ｎを構成する多結晶Ｓｉ又は多結晶ＳｉＧｅ中には、原子状窒素が１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度含まれている。原子状窒素が１×１０18ｃｍ-3程度以下ではゲートリーク電流が増大し、好ましくない。又、原子状窒素が１×１０20ｃｍ-3程度以上では、ゲート空乏化率が増大し、これによるトランジスタ特性のバラツキやゲート絶縁膜の有効膜厚の増大による電流駆動力低下が起こるため好ましくない。原子状窒素が５×１０18ｃｍ-3〜８×１０19ｃｍ-3程度の範囲では、ゲートリーク電流の抑制がより顕著になり、且つゲート空乏化率も小さいので、更に好ましい。ｎチャネル絶縁ゲート型トランジスタのゲート電極７８ｎとゲート絶縁膜５ｎの両側の側面には、ゲート電極７８ｎとゲート絶縁膜５ｎを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。
【０１６７】
ｐチャネル絶縁ゲート型トランジスタのエクステンション領域１２ａ，１２ｂとの間のチャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面には、ＳｉＯ2又はＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｐが形成され、ゲート絶縁膜７３ｐの上には、５０ｎｍから１５０ｎｍの厚みの窒素を含む多結晶Ｓｉ又は窒素を含む多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｐチャネル絶縁ゲート型トランジスタのゲート電極７８ｐが形成されている。ゲート電極７８ｐを構成する多結晶Ｓｉ又は多結晶ＳｉＧｅ中には、原子状窒素が１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度含まれている。原子状窒素が１×１０18ｃｍ-3程度以下ではゲートリーク電流が増大し、好ましくない。又、原子状窒素が１×１０20ｃｍ-3程度以上では、ゲート空乏化率が増大し、これによるトランジスタ特性のバラツキやゲート絶縁膜の有効膜厚の増大による電流駆動力低下が起こるため好ましくない。原子状窒素が５×１０18ｃｍ-3〜８×１０19ｃｍ-3程度の範囲では、ゲートリーク電流の抑制がより顕著になり、且つゲート空乏化率も小さいので、更に好ましい。ｐチャネル絶縁ゲート型トランジスタのゲート電極７８ｐとゲート絶縁膜５ｐの両側の側面には、ゲート電極７８ｐとゲート絶縁膜５ｐを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサの代わりに、酸化シリコン膜のみ、又は窒化シリコン膜のみからなる単層構造の側壁スペーサでも構わない。側壁スペーサは、サリサイド工程における金属シリサイド反応防止するためのものであり、その膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。
【０１６８】
そして、ＮｉＳｉx，ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx等の金属シリサイド層３１ａが，ｎチャネル絶縁ゲート型トランジスタのソース領域９ａの表面に、金属シリサイド層３１ｂがｎチャネル絶縁ゲート型トランジスタのドレイン領域９ｂの表面に、金属シリサイド層３２ａがｐチャネル絶縁ゲート型トランジスタのソース領域１０ａの表面に、金属シリサイド層３２ｂがｐチャネル絶縁ゲート型トランジスタのドレイン領域１０ｂの表面に形成され、更に、金属シリサイド層３３ｎがｎチャネル絶縁ゲート型トランジスタのゲート電極７８ｎの頂部、金属シリサイド層３３ｐがｐチャネル絶縁ゲート型トランジスタのゲート電極７８ｐの頂部に形成され、ｎチャネル絶縁ゲート型トランジスタ及びｐチャネル絶縁ゲート型トランジスタともにサリサイド構造をなしている等、他の構造的な特徴は、第１の実施の形態に係る半導体装置と実質的に同様であるので、第１の実施の形態に係る半導体装置の説明と重複した記載を省略する。
【０１６９】
ゲート絶縁膜７３ｎ，７３ｐの形成とゲート電極７８ｎ，７８ｐの形成工程を除けば、本発明の第６の実施の形態に係る半導体装置の製造方法は、図２〜図６を用いて説明した本発明の第１の実施の形態に係る半導体装置の製造方法と大筋で同様である：
（イ）即ち、第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）に示すように、Ｓｉ基板１に形成された素子分離溝に素子分離絶縁膜を埋め込んで素子分離領域４を形成した後に、チャネル部分に相当する部分に所望の不純物をイオン注入して、電気的に活性化させ、ｐウェル領域２及びｎウェル領域３を形成する。次に、ｐウェル領域２の表面に熱酸化によりＳｉＯ2又はＬＰＣＶＤ法により、ＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｎを形成し、同時にｎウェル領域３の表面にゲート絶縁膜７３ｐを形成する。
【０１７０】
（ロ）その後、ゲート絶縁膜７３ｎ，７３ｐの上に、図２（ｂ）と同様に、５０ｎｍから１５０ｎｍの厚みの多結晶Ｓｉ膜又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜等のゲート電極膜７８をＬＰＣＶＤ法で形成する（図２（ｂ）のゲート絶縁膜５が、第６の実施の形態に係る半導体装置の製造方法ではゲート絶縁膜７３ｎ，７３ｐに対応し、図２（ｂ）の多結晶Ｓｉ膜７が、第６の実施の形態に係る半導体装置の製造方法ではゲート電極膜７８に対応する。）。その後、窒素イオンを加速エネルギ１〜５ｋｅＶで５×１０13〜５×１０14ｃｍ-2程度、好ましく８×１０13〜３×１０14ｃｍ-2程度の注入ドーズ量で注入し、５００℃〜１０００℃程度の加熱を加えて、窒素を多結晶Ｓｉ又は多結晶ＳｉＧｅ等のゲート電極膜７８の底部に拡散させる。
【０１７１】
（ハ）そして、図２（ｂ）に図示したのと同様に、フォトレジスト膜５１をマスクとしてｎチャネル絶縁ゲート型トランジスタ領域にｎ型不純物となるＶ族原子、例えばＰを４×１０15〜８×１０15ｃｍ-2の注入ドーズ量でイオン注入する。次に、図２（ｃ）に図示したのと同様に、フォトレジスト膜５２をマスクとしてｐチャネル絶縁ゲート型トランジスタ領域にｐ型不純物となるIII族原子、例えばＢを４×１０15〜８×１０15ｃｍ-2の注入ドーズ量でイオン注入する。
【０１７２】
（ニ）その後、図２（ｄ）に示したのと同様に、ゲート電極膜７８、ゲート絶縁膜７３ｎ，７３ｐを、それぞれ連続的なＲＩＥ法によって選択的に加工（パターニング）し、ｎチャネル用ゲート電極７８ｎ、ｎチャネル用ゲート電極７８ｎの下のゲート絶縁膜７３ｎを形成すると同時に、ｐチャネル用ゲート電極７８ｐ、ｐチャネル用ゲート電極７８ｐの下のゲート絶縁膜７３ｐを形成する。そして、図５４の両対数グラフの斜線の領域内の熱処理条件、そのうち特に１１００℃以下の温度範囲の条件が好ましく、例えば１０００℃〜１０５０℃、１０秒以下の保持時間でのＲＴＡ、又は１０００℃〜１０５０℃でのスパイクＲＴＡで熱処理を行ない、図２（ａ）及び(b)の工程でイオン注入された不純物を、ｎチャネル用ゲート電極７８ｎ及びｐチャネル用ゲート電極７８ｐを構成するゲート電極層全体に均一にかつゲート絶縁膜７３ｎ，７３ｐの界面まで拡散させる。
【０１７３】
（ホ）次に、窒化シリコン膜をＬＰＣＶＤ法によりｎチャネル用ゲート電極７８ｎ及びｐチャネル用ゲート電極７８ｐの上に堆積する。ＲＩＥ法により、窒化シリコン膜をエッチングし、ゲート電極７８ｎ及びゲート絶縁膜７３ｎの側面及びゲート電極７８ｐ及びゲート絶縁膜７３ｐの側面に、それぞれ選択的に残置させる。このことにより、図３（ｅ）に示したのと同様な窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。
【０１７４】
（ヘ）次に、ｎウェル領域３の表面をフォトレジスト膜５３でマスクして、且つゲート電極７８ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン化し、図３（ｆ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７８ｎ中にもＶ族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜５３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５４でマスクして、且つゲート電極７８ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えばＢをイオン化し、図３（ｇ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７８ｐ中にもIII族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【０１７５】
（ト）図３（ｆ）及び（ｇ）のイオン注入が終了した直後の状態では、ゲート電極７８ｎ，７８ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域が形成されているが、ハロゲンランプを熱源として、不活性なソース・ドレイン領域の活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃、１０秒以下とする。この活性化アニール処理により、図４（ｈ）に示したのと同様に、ゲート電極７８ｎ，７８ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂと１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理によりゲート電極７８ｎ，７８ｐに注入された不純物をゲート絶縁膜７３ｎ，７３ｐの界面まで拡散させ、更に、イオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。次に、図４（ｉ）に示したのと同様に、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。
【０１７６】
（チ）次に、ｐチャネル絶縁ゲート型トランジスタ領域をフォトレジスト膜５５でマスクし、且つｎチャネル絶縁ゲート型トランジスタ領域のゲート電極７８ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図４（ｊ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。フォトレジスト膜５５を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５６でマスクし、且つゲート電極７８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図５（ｋ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。図５（ｌ）は、イオン注入直後の状態を示し、この状態では、ゲート電極７８ｎ，７８ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【０１７７】
（リ）次に、図５（ｍ）に示したのと同様に、６００℃以下の成膜温度で酸化シリコン膜１３をＬＰＣＶＤ法により堆積する。更に、図６（ｎ）に示したのと同様に、６００℃以下の成膜温度で窒化シリコン膜１４をＬＰＣＶＤ法により、酸化シリコン膜１３の上に堆積する。その後、図６（ｏ）に示したのと同様に、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましく、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱することが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱では、Ｓｉ基板が変形しないように、昇温速度を、例えば、２０℃／ｓ以下程度にすることが望ましい。この活性化アニール処理により、Ｓｉ基板１内には、浅い接合深さのエクステンション領域１１ａ，１２ｂ及びエクステンション領域１１ｂ，１２ａが形成される。
【０１７８】
（ヌ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ゲート電極７８ｎ及びゲート絶縁膜７３ｎの側面及びゲート電極７８ｐ及びゲート絶縁膜７３ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりゲート電極７８ｎ，７８ｐ、ゲート絶縁膜７３ｎ，７３ｐの側面に選択的に残置させても良い。このことにより、図６（ｐ）に示したのと同様な酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第６の実施の形態に係る半導体装置の基本構造が完成する。
【０１７９】
（ル）図６（ｐ）以降の製造工程については特に図示しないが、その後ゲート電極７８ｎ，７８ｐとソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの上に１０ｎｍ以下のＮｉ膜、Ｃｏ膜、Ｐｔ膜、Ｐｄ膜又はそれぞれの合金を主とする金属膜を堆積して、ＲＴＡにより、Ｓｉ又はＳｉＧｅの露出部分に選択的に金属シリサイド（ＮｉＳｉ又はＮｉＳｉ2又はＣｏＳｉ又はＣｏＳｉ2又はＰｔＳｉ又はＰｄ2Ｓｉ）層３３ｎ，３３ｐ；３１ａ，３１ｂ；３２ａ，３２ｂを形成する。シリサイド化後、硫酸加水でシリサイド化工程で未反応のＮｉを除去した後、層間絶縁膜２４となる酸化シリコン膜を堆積する。そして、層間絶縁膜２４に、ソース・ドレイン領域９ａ，９ｂ；１０ａ，１０ｂの表面の金属シリサイド層３１ａ，３１ｂ；３２ａ，３２ｂのそれぞれの一部を露出させるコンタクトホールを開口する。図示を省略しているが、図４７の紙面の奥で、層間絶縁膜２４にゲート電極７８ｎ，７８ｐの頂部の金属シリサイド層３３ｎ，３３ｐのそれぞれの一部を露出させるコンタクトホールも開口される。層間絶縁膜２４に開口されたコンタクトホールには、コンタクトプラグ４１ａ，４１ｂ；４２ａ，４２ｂが埋め込まれる。金属シリサイド層３１ａ，３１ｂ及びコンタクトプラグ４１ａ，４１ｂを介して、ｎチャネル絶縁ゲート型トランジスタのソース・ドレイン領域９ａ，９ｂにｎチャネル絶縁ゲート型トランジスタ用配線４３ａ，４３ｂが接続され、金属シリサイド層３２ａ，３２ｂ及びコンタクトプラグ４２ａ，４２ｂを介して、ｐチャネル絶縁ゲート型トランジスタのソース・ドレイン領域１０ａ，１０ｂにｐチャネル絶縁ゲート型トランジスタ用配線４３ａ，４３ｂ；４４ａ，４４ｂが接続される。このとき、図示を省略しているが、図４７の紙面の奥で層間絶縁膜２４に開口されたコンタクトホールに埋め込まれたコンタクトプラグを介して、ゲート電極７８ｎ，７８ｐの頂部の金属シリサイド層３３ｎ，３３ｐにもゲート配線が接続される。
【０１８０】
以上のようにして、図４７に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させる。なお、第６の実施の形態に係る半導体装置の製造方法におけるＲＴＡでは、照射する光の光源としてキセノンフラッシュランプの他に、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、或いはアーク放電ランプ、エキシマレーザ、Ａｒレーザ、Ｎ２レーザ、ＹＡＧレーザ、チタンサファイアレーザ、ＣＯレーザ、ＣＯ2レーザのような光源を採用することが可能である。
【０１８１】
ｎチャネル絶縁ゲート型トランジスタに着目して、本発明の第６の実施の形態に係る半導体装置の製造方法で形成したゲート電極７８ｎを用いて、ｎチャネル絶縁ゲート型トランジスタのゲートリーク電流とゲート空乏化率との関係を、従来技術と比較して示したのが図４８である。図４８で従来技術の場合には、ゲートリーク電流を問題ないレベルである１×１０-5Ａ以下にするとゲート空乏化率が５％以上になり、トランジスタ特性のバラツキやゲート絶縁膜の有効膜厚の増大による電流駆動力低下が起こる。
【０１８２】
本発明の第６の実施の形態に係る半導体装置の製造方法の場合には、図４８に示されるように、Ｐによるゲート絶縁膜７３ｎの劣化が抑えられるためＰの注入ドーズ量が高い場合にもゲートリーク電流が低いため、ゲートリーク電流が１×１０-5Ａ以下で、且つゲート空乏化率が２％以下の良好な特性が得られることが分かる。
【０１８３】
ｎチャネル絶縁ゲート型トランジスタに着目して説明すれば、本発明の第６の実施の形態に係る半導体装置で用いられたゲート絶縁膜７３ｎの表面の窒素濃度を変化させると、２０％以上の窒素濃度で改善が顕著に見られた。望ましくは３０％以上にするとＭＯＳ特性が安定化して、トランジスタ特性のバラツキも低減できた。この理由は、窒素濃度が高くなることによってＰやＡｓが高濃度で接触しても、ゲート絶縁膜７３ｎの流動化や局所的な薄膜化或いはピンホール形成が起こりにくくなった効果である。したがって、ゲート電極７８ｎを構成する多結晶Ｓｉ中のＰの不純物密度は同じにも関わらず、基板補助加熱温度を高くした方が、ゲートリーク電流が増大しない範囲で、エクステンション領域１１ａ，１１ｂのシート抵抗を低減でき、熱処理工程に係るプロセスウィンドウが拡大する。
【０１８４】
即ち、本発明の第６の実施の形態に係る半導体装置の製造方法によれば、熱処理工程に係るプロセスウィンドウの広いエクステンション領域１１ａ，１１ｂの活性化プロセスを実現することが可能となり、微細な高性能トランジスタを容易に製造することができるようになる。
【０１８５】
なお、以上の第６の実施の形態に係る半導体装置及びその製造方法の説明において、ｎチャネル絶縁ゲート型トランジスタに着目して実施例や効果を説明したが、当然のことながら、ｐチャネル絶縁ゲート型トランジスタにも同様に適用し、同様な作用効果を得ることが可能である。
【０１８６】
（第７の実施の形態）
第１，第２，第５及び第６の実施の形態の説明と同様に、以下に示す本発明の第７の実施の形態の説明において、第１導電型と第２導電型とは互いに反対導電型である。即ち、第６の実施の形態の説明において、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型とし、第２導電型をｐ型としても構わない。
【０１８７】
本発明の第７の実施の形態に係る半導体装置は、図４９に示すように、第１導電型のＳｉ基板（ｐ型Ｓｉ基板）１の表面近傍の上部に設けられた第１導電型の半導体領域（ｐウェル領域）２に形成されたＬＤＤ構造のｎチャネル絶縁ゲート型トランジスタと、Ｓｉ基板１の表面近傍の上部に、ｐウェル領域２に隣接して設けられた第２導電型の半導体領域（ｎウェル領域）３に形成されたＬＤＤ構造のｐチャネル絶縁ゲート型トランジスタとからなるＣＭＯＳ構造である点では第１〜第６の実施の形態に係る半導体装置と同様である。したがって、第１〜第６の実施の形態に係る半導体装置と同様に、素子分離領域４により囲まれたｐウェル領域２の表面近傍の上部には、ｎチャネル絶縁ゲート型トランジスタを構成する第２導電型（ｎ型）のソース領域９ａ及びドレイン領域９ｂが、チャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面近傍の上部を挟んで互いに対向して配置され、ソース領域９ａ及びドレイン領域９ｂの前面には、ソース領域９ａ及びドレイン領域９ｂよりも接合深さの浅い第２導電型（ｎ型）のエクステンション領域１１ａ及びエクステンション領域１１ｂが形成されている。一方、素子分離領域４により囲まれたｎウェル領域３の表面近傍の上部には、ｐチャネル絶縁ゲート型トランジスタを構成する第１導電型（ｐ型）のドレイン領域１０ａ及びソース領域１０ｂが、チャネル領域となるｎウェル領域３の表面近傍の上部を挟んで互いに対向して配置され、ドレイン領域１０ａ及びソース領域１０ｂの前面には、ドレイン領域１０ａ及びソース領域１０ｂよりも接合深さの浅い第１導電型（ｐ型）のエクステンション領域１２ａ及びエクステンション領域１２ｂが形成されている。エクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂの接合深さが２０ｎｍ以下に選定される。
【０１８８】
ｎチャネル絶縁ゲート型トランジスタのエクステンション領域１１ａ，１１ｂとの間のチャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面には、ＳｉＯ2又はＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｎが形成され、ゲート絶縁膜７３ｎの上には、５０ｎｍから１５０ｎｍの厚みの互いに原子半径の異なる複数の不純物元素を含む多結晶Ｓｉ又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｎチャネル絶縁ゲート型トランジスタのゲート電極７９ｎが形成されている。例えば、シリコン中の不純物の原子半径をポーリングにしたがって、四面体配位共有結合半径（単位ｎｍ）で示せば表１のようになる。互いに原子半径の異なる複数の不純物元素の組み合わせとしては、Ｓｉの四面体配位共有結合半径０．１１７ｎｍに比し大きな不純物元素、例えば、四面体配位共有結合半径０．１３６ｎｍのＳｂと四面体配位共有結合半径０．０８８ｎｍのＢのようなＳｉの四面体配位共有結合半径よりも小さな不純物元素の組み合わせが好ましい。ＳｂとＢのような互いに反対導電型の不純物元素の組み合わせの場合は、ｎチャネル絶縁ゲート型トランジスタのゲート電極７９ｎとしてｎ型導電型を主なる導電型とする場合は、反対導電型（ｐ型）の不純物元素を主なる導電型（ｎ型）の不純物元素の１０〜７０％程度にすることが好ましい。図５３に示すように主導電型（ｎ型）に対し、反対導電型（ｐ型）の不純物元素が１０％を下回るとゲートリーク電流が増大し、好ましくない。一方、主導電型（ｎ型）に対し、反対導電型（ｐ型）の不純物元素が７０％を越えると、ゲートリーク電流は低いものの、ゲート空乏化率が増大するので好ましくない。但し、四面体配位共有結合半径０．１３６ｎｍのＳｂと四面体配位共有結合半径０．１１０ｎｍのＰとの組み合わせのような同一導電型の組み合わせでも良い。又、電気的に不活性なIV属元素である四面体配位共有結合半径０．１４６ｎｍのＳｎと四面体配位共有結合半径０．１１０ｎｍのＰとの組み合わせでもｎ型導電型を主なる導電型とすることができる。
【表１】
2007220755.tif 000003
【０１８９】
ｎチャネル絶縁ゲート型トランジスタのゲート電極７９ｎとゲート絶縁膜７３ｎの両側の側面には、ゲート電極７９ｎとゲート絶縁膜７３ｎを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｎが形成され、対向する一対の側壁スペーサ２１ｎの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｎが形成されている。
【０１９０】
ｐチャネル絶縁ゲート型トランジスタのエクステンション領域１２ａ，１２ｂとの間のチャネル領域となる第１導電型の半導体領域（ｐウェル領域）２の表面には、ＳｉＯ2又はＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｐが形成され、ゲート絶縁膜７３ｐの上には、５０ｎｍから１５０ｎｍの厚みの互いに原子半径の異なる複数の不純物元素を含む多結晶Ｓｉ又は互いに原子半径の異なる複数の不純物元素を含む多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）からなるｐチャネル絶縁ゲート型トランジスタのゲート電極７９ｐが形成されている。例えば、四面体配位共有結合半径０．０８８ｎｍのＢと四面体配位共有結合半径０．１１８ｎｍのＡｓのような、互いに反対導電型の不純物元素の組み合わせの場合は、ｐチャネル絶縁ゲート型トランジスタのゲート電極７９ｐとしてｐ型導電型を主なる導電型とする場合は、反対導電型（ｎ型）の不純物元素を主なる導電型（ｐ型）の不純物元素の１０〜７０％程度にすることが好ましい。主導電型（ｐ型）に対し、反対導電型（ｎ型）の不純物元素が１０％を下回るとゲートリーク電流が増大し、好ましくない。一方、主導電型（ｐ型）に対し、反対導電型（ｎ型）の不純物元素が７０％を越えると、ゲートリーク電流は低いものの、ゲート空乏化率が増大するので好ましくない。但し、四面体配位共有結合半径０．０８８ｎｍのＢと四面体配位共有結合半径０．１２６ｎｍのＡｌとの組み合わせのような同一導電型の組み合わせでも良い。又、電気的に不活性なIV属元素である四面体配位共有結合半径０．１４６ｎｍのＳｎと四面体配位共有結合半径０．０８８ｎｍのＢとの組み合わせでもｐ型導電型を主なる導電型とすることができる。ｐチャネル絶縁ゲート型トランジスタのゲート電極７９ｐとゲート絶縁膜７３ｐの両側の側面には、ゲート電極７９ｐとゲート絶縁膜７３ｐを挟むように、酸化シリコン膜からなる一対の側壁スペーサ２１ｐが形成され、対向する一対の側壁スペーサ２１ｐの外側を挟んで、窒化シリコン膜からなる一対の側壁スペーサ２２ｐが形成されている。酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサの代わりに、酸化シリコン膜のみ、又は窒化シリコン膜のみからなる単層構造の側壁スペーサでも構わない。側壁スペーサは、サリサイド工程における金属シリサイド反応防止するためのものであり、その膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。
【０１９１】
そして、ＮｉＳｉx，ＣｏＳｉx，ＰｔＳｉx，ＰｄＳｉx，ＷＳｉx，ＴｉＳｉx，ＭｏＳｉx等の金属シリサイド層３１ａが，ｎチャネル絶縁ゲート型トランジスタのソース領域９ａの表面に、金属シリサイド層３１ｂがｎチャネル絶縁ゲート型トランジスタのドレイン領域９ｂの表面に、金属シリサイド層３２ａがｐチャネル絶縁ゲート型トランジスタのソース領域１０ａの表面に、金属シリサイド層３２ｂがｐチャネル絶縁ゲート型トランジスタのドレイン領域１０ｂの表面に形成され、更に、金属シリサイド層３３ｎがｎチャネル絶縁ゲート型トランジスタのゲート電極７９ｎの頂部、金属シリサイド層３３ｐがｐチャネル絶縁ゲート型トランジスタのゲート電極７９ｐの頂部に形成され、ｎチャネル絶縁ゲート型トランジスタ及びｐチャネル絶縁ゲート型トランジスタともにサリサイド構造をなしている等、他の構造的な特徴は、第１の実施の形態に係る半導体装置と実質的に同様であるので、第１の実施の形態に係る半導体装置の説明と重複した記載を省略する。
【０１９２】
ゲート絶縁膜７３ｎ，７３ｐの形成とゲート電極７９ｎ，７９ｐの形成工程を除けば、本発明の第５の実施の形態に係る半導体装置の製造方法は、図２〜図６を用いて説明した本発明の第１の実施の形態に係る半導体装置の製造方法と大筋で同様である：
（イ）即ち、第１の実施の形態に係る半導体装置の製造方法で説明した図２（ａ）に示すように、Ｓｉ基板１に形成された素子分離溝に素子分離絶縁膜を埋め込んで素子分離領域４を形成した後に、チャネル部分に相当する部分に所望の不純物をイオン注入して、電気的に活性化させ、ｐウェル領域２及びｎウェル領域３を形成する。次に、ｐウェル領域２の表面に熱酸化によりＳｉＯ2又はＬＰＣＶＤ法により、ＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜７３ｎを形成し、同時にｎウェル領域３の表面にゲート絶縁膜７３ｐを形成する。
【０１９３】
る。
【０１９４】
（ロ）その後、ゲート絶縁膜７３ｎ，７３ｐの上に、図２（ｂ）と同様に、５０ｎｍから１５０ｎｍの厚みの多結晶Ｓｉ膜又は多結晶ＳｉＧｅ（Ｇｅ濃度が１０から３０％）膜等のゲート電極膜７９をＬＰＣＶＤ法で形成する（図２（ｂ）のゲート絶縁膜５が、第５の実施の形態に係る半導体装置の製造方法ではゲート絶縁膜７３ｎ，７３ｐに対応し、図２（ｂ）の多結晶Ｓｉ膜７が、第５の実施の形態に係る半導体装置の製造方法ではゲート電極膜７９に対応する。）そして、図２（ｂ）に図示したのと同様に、フォトレジスト膜５１をマスクとしてｎチャネル絶縁ゲート型トランジスタ領域にｎ型不純物となるＶ族原子、例えば、Ｐ或いはＡｓを１×１０15ｃｍ-2〜５×１０15ｃｍ-2の注入ドーズ量でイオン注入し、更に反対導電型の不純物であるＢを例えば２×１０15ｃｍ-2の注入ドーズ量でイオン注入する。
【０１９５】
（ハ）図２（ｃ）に図示したのと同様に、フォトレジスト膜５２をマスクとしてｐチャネル絶縁ゲート型トランジスタ領域にｐ型不純物となるIII族原子、例えばＢを４×１０15〜８×１０15ｃｍ-2の注入ドーズ量でイオン注入し、更に反対導電型の不純物であるＡｓを例えば２×１０15ｃｍ-2の注入ドーズ量でイオン注入する。
【０１９６】
（ニ）その後、図２（ｄ）に示したのと同様に、ゲート電極膜７９、ゲート絶縁膜７３ｎ，７３ｐを、それぞれ連続的なＲＩＥ法によって選択的に加工（パターニング）し、ｎチャネル用ゲート電極７９ｎ、ｎチャネル用ゲート電極７９ｎの下のゲート絶縁膜７３ｎを形成すると同時に、ｐチャネル用ゲート電極７９ｐ、ｐチャネル用ゲート電極７９ｐの下のゲート絶縁膜７３ｐを形成する。そして、図５４の両対数グラフの斜線の領域内の熱処理条件、そのうち特に１１００℃以下の温度範囲の条件が好ましく、例えば１０００℃〜１０５０℃、１０秒以下の保持時間でのＲＴＡ、又は１０００℃〜１０５０℃でのスパイクＲＴＡで熱処理を行ない、図２（ａ）及び(b)の工程でイオン注入された不純物を、ｎチャネル用ゲート電極７９ｎ及びｐチャネル用ゲート電極７９ｐを構成するゲート電極層全体に均一にかつゲート絶縁膜７３ｎ，７３ｐの界面まで拡散させる。
【０１９７】
（ホ）次に、窒化シリコン膜をＬＰＣＶＤ法によりｎチャネル用ゲート電極７９ｎ及びｐチャネル用ゲート電極７９ｐの上に堆積する。ＲＩＥ法により、窒化シリコン膜をエッチングし、ゲート電極７９ｎ及びゲート絶縁膜７３ｎの側面及びゲート電極７９ｐ及びゲート絶縁膜７３ｐの側面に、それぞれ選択的に残置させる。このことにより、図３（ｅ）に示したのと同様な窒化シリコン膜からなる側壁スペーサ８ｎ，８ｐが形成される。
【０１９８】
（ヘ）次に、ｎウェル領域３の表面をフォトレジスト膜５３でマスクして、且つゲート電極７９ｎと側壁スペーサ８ｎをマスクとして、ｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン化し、図３（ｆ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７９ｎ中にもＶ族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ５ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。注入するＶ族原子としては他にＡｓを用いても良いが、Ｐの方がイオン注入欠陥を活性化熱処理によって回復しやく、ｐｎ接合リーク電流が抑制できるという特徴がある。フォトレジスト膜５３を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５４でマスクして、且つゲート電極７９ｐと側壁スペーサ８ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えばＢをイオン化し、図３（ｇ）に示したのと同様に、イオン注入する。このイオン注入により、ゲート電極７９ｐ中にもIII族原子の不純物イオンが注入される。イオン注入の条件は、加速エネルギ２ｋｅＶ，注入ドーズ量３×１０15ｃｍ-2である。
【０１９９】
（ト）図３（ｆ）及び（ｇ）のイオン注入が終了した直後の状態では、ゲート電極７９ｎ，７９ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性なソース・ドレイン領域が形成されているが、ハロゲンランプを熱源として、不活性なソース・ドレイン領域の活性化アニール処理を行う。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域内の熱処理条件、例えば１０００℃、１０秒以下とする。この活性化アニール処理により、図４（ｈ）に示したのと同様に、ゲート電極７９ｎ，７９ｐの端部から離間し素子分離領域４に接したソース・ドレイン領域９ａ，９ｂと１０ａ，１０ｂが、Ｓｉ基板１内に形成される。この活性化アニール処理によりゲート電極７９ｎ，７９ｐに注入された不純物をゲート絶縁膜７３ｎ，７３ｐの界面まで拡散させ、更に、イオン注入でＳｉ基板１に発生した結晶欠陥を消滅させることができる。次に、図４（ｉ）に示したのと同様に、熱燐酸を用いて窒化シリコンからなる側壁スペーサ８ｎ，８ｐを除去する。
【０２００】
（チ）次に、ｐチャネル絶縁ゲート型トランジスタ領域をフォトレジスト膜５５でマスクし、且つｎチャネル絶縁ゲート型トランジスタ領域のゲート電極７９ｎをマスクとして、Ｓｉ基板１の表面のｐウェル領域２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、図４（ｊ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ１．５ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。この結果、最終的にゲート電極７９ｎには主要導電型（ｎ型）の不純物元素が５×１０15ｃｍ-2〜１×１０16ｃｍ-2程度含まれることになる。フォトレジスト膜５５を除去した後、同様にして、ｐウェル領域２の表面をフォトレジスト膜５６でマスクし、且つゲート電極７９ｐをマスクとして、ｎウェル領域３の表面にｐ型不純物となるIII族原子、例えば硼素（Ｂ）をイオン化し、図５（ｋ）に示したのと同様に、イオン注入する。イオン注入の条件は、加速エネルギ０．３ｋｅＶ，注入ドーズ量１×１０15ｃｍ-2である。この結果、最終的には、ゲート電極７９ｐに主要導電型（ｐ型）の不純物元素が５×１０15ｃｍ-2〜１×１０16ｃｍ-2程度含まれることになる。図５（ｌ）は、イオン注入直後の状態を示し、この状態では、ゲート電極７９ｎ，７９ｐと素子分離領域４に隣接したＳｉ基板１内には、不活性な浅いエクステンション領域１１１ａ，１１１ｂと１１２ａ，１１２ｂが形成されている。
【０２０１】
（リ）次に、図５（ｍ）に示したのと同様に、６００℃以下の成膜温度で酸化シリコン膜１３をＬＰＣＶＤ法により堆積する。更に、図６（ｎ）に示したのと同様に、６００℃以下の成膜温度で窒化シリコン膜１４をＬＰＣＶＤ法により、酸化シリコン膜１３の上に堆積する。その後、図６（ｏ）に示したのと同様に、フラッシュランプを熱源として、活性化アニール処理を行なう。活性化アニール処理の条件は、図５４の両対数グラフの斜線の領域として示される熱処理温度と熱処理時間の関係が好ましく、そのうち特に１１００℃以上の温度範囲の条件が好ましく、その際、Ｓｉ基板１をホットプレート上に載置し、Ｓｉ基板１を裏面側から加熱（補助加熱）した状態で、フラッシュランプ光源から放射された光によりＳｉ基板１を表面側から加熱することが好ましい。この場合のＳｉ基板１の補助加熱温度は概ね４００℃から９００℃までの範囲であることが好ましい。補助加熱では、Ｓｉ基板が変形しないように、昇温速度を、例えば、２０℃／ｓ以下程度にすることが望ましい。この活性化アニール処理により、Ｓｉ基板１内には、浅い接合深さのエクステンション領域１１ａ，１２ｂ及びエクステンション領域１１ｂ，１２ａが形成される。
【０２０２】
（ヌ）次に、ＲＩＥ法により窒化シリコン膜１４と酸化シリコン膜１３をエッチングし、ゲート電極７９ｎ及びゲート絶縁膜７３ｎの側面及びゲート電極７９ｐ及びゲート絶縁膜７３ｐの側面に選択的に残置させる。或いは、熱燐酸とフッ酸により窒化シリコン膜１４と酸化シリコン膜１３を完全に除去した後、或いは、最上層の窒化シリコン膜１４を熱燐酸で除去したのち、新たに窒化シリコン膜や酸化シリコン膜を成膜し、ＲＩＥ法によりゲート電極７９ｎ，７９ｐ、ゲート絶縁膜７３ｎ，７３ｐの側面に選択的に残置させても良い。このことにより、図６（ｐ）に示したのと同様な酸化シリコン膜２１ｎ，２１ｐと窒化シリコン膜２２ｎ，２２ｐからなる積層構造の側壁スペーサ、或いは酸化シリコン膜か窒化シリコン膜からなる単層構造の側壁スペーサが形成される。側壁スペーサとなる絶縁膜の膜厚は、酸化シリコン膜及び窒化シリコン膜とを合わせて２０〜４０ｎｍになるように設定される。この側壁スペーサは、後工程のＮｉシリサイド反応防止の役目を果たし、第５の実施の形態に係る半導体装置の基本構造が完成する。
【０２０３】
（ル）図６（ｐ）以降の製造工程については第１〜第６の実施の形態に係る半導体装置の製造方法と大筋で同様であるので重複した説明を省略する。
【０２０４】
以上のようにして、図４７に断面図を示すような、接合深さの２０ｎｍ以下のエクステンション領域１１ａ，１１ｂ；１２ａ，１２ｂを有するＣＭＯＳ構成の半導体装置を完成させる。なお、第７の実施の形態に係る半導体装置の製造方法におけるＲＴＡでは、照射する光の光源としてキセノンフラッシュランプの他に、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、或いはアーク放電ランプ、エキシマレーザ、Ａｒレーザ、Ｎ２レーザ、ＹＡＧレーザ、チタンサファイアレーザ、ＣＯレーザ、ＣＯ2レーザのような光源を採用することが可能である。
【０２０５】
ここで、ｎチャネル絶縁ゲート型トランジスタに着目し、第７の実施の形態に係る半導体装置の製造方法の方法で形成したゲート電極７９ｎを用いて、ゲートリーク電流とゲート空乏化率との関係を、従来技術と比較して示したのが、図５０である。図５０で従来技術の場合には、ゲートリーク電流を問題ないレベルである１×１０-5Ａ以下にするとゲート空乏化率が５％以上になり、トランジスタ特性のバラツキや有効ゲート絶縁膜厚の厚膜化による電流駆動力低下が起こる。
【０２０６】
第７の実施の形態に係る半導体装置の場合には、図５０に示すように、不純物拡散によるゲート絶縁膜７３ｎの劣化が抑えられるため、Ｐの注入ドーズ量が高い場合にもゲートリーク電流が低いため、ゲートリーク電流が１×１０-5Ａ以下で、且つゲート空乏化が１％以下の良好な特性が得られた。
【０２０７】
図５１は、第７の実施の形態に係る半導体装置の製造方法と比較例の方法で形成した場合におけるｎチャネル絶縁ゲート型トランジスタのオン電流対オフ電流（Ｉon−Ｉoff）特性を示し、図５２には、第７の実施の形態に係る半導体装置の製造方法と比較例の方法で形成した場合におけるｎチャネル絶縁ゲート型トランジスタのゲートしきい値電圧Ｖthとゲート長との関係(ロールオフ特性)を示す。第７の実施の形態に係る半導体装置の製造方法の場合の方が駆動力が高く、ロールオフ特性の良い結果が得られたことが分かる。即ち、第７の実施の形態に係る半導体装置の製造方法によれば、微細且つ高性能なトランジスタを形成することができる。
【０２０８】
第７の実施の形態に係る半導体装置の製造方法にあるように、ゲート電極７９ｎ中に反対導電型（ｐ型）の不純物を導入すると、図５３に示すように主導電型（ｎ型）に対し１０％以上且つ７０％以下の不純物密度で、ゲート空乏化率とゲートリーク電流特性において、改善が顕著に見られる。望ましくは３０％以上６０％以下にするとＭＯＳ特性が安定化して、トランジスタ特性のバラツキも低減できる。この理由は、反対導電型であるＢの不純物密度が高くなることによって、Ｐと結合し、III−Ｖ族の化合物を形成することによって安定化し、Ｐが高濃度に存在しても、ゲート絶縁膜への拡散や浸透が抑制されリークパス形成が起こりにくくなった効果と考えられる。したがって、ゲート多結晶Ｓｉ中のＰの不純物密度は同じにも関わらず、活性化温度を高温にすることが可能になるため、ゲートリーク電流が増大しない範囲で、ゲート電極７９ｎ、ソース・ドレイン領域９ａ，９ｂ及びエクステンション領域１１ａ，１１ｂの活性化密度を高めることができ、熱処理工程に係るプロセスウィンドウが拡大できるようになる。
【０２０９】
即ち、第７の実施の形態に係る半導体装置の製造方法によれば、熱処理工程に係るプロセスウィンドウの広いエクステンション領域１１ａ，１１ｂの活性化プロセスを実現することが可能となり、微細な高性能トランジスタを容易に製造することができるようになる。
【０２１０】
なお、以上の第７の実施の形態に係る半導体装置及びその製造方法の説明において、ｎチャネル絶縁ゲート型トランジスタに着目して実施例や効果を説明したが、当然のことながら、ｐチャネル絶縁ゲート型トランジスタにも同様に適用し、同様な作用効果を得ることが可能である。
【０２１１】
（その他の実施の形態）
上記のように、本発明は第１〜第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、第１の実施の形態に係る半導体装置の製造方法の実施例及び運用技術が明らかとなろう。
【０２１２】
既に述べた第１〜第７の実施の形態の説明においては、ＣＭＯＳ構成について説明したが、本発明がＣＭＯＳ構成にのみ限定されるように解釈されるべきではなく、ｐＭＯＳ集積回路のようなｐチャネル絶縁ゲート型トランジスタ単独の構成やｎＭＯＳ集積回路のようなｎチャネル絶縁ゲート型トランジスタ単独の構成にも適用可能なことは勿論であるり、更にバイポーラトランジスタを含む集積回路でも良い。第３及び第４の実施の形態では、微細化に伴うｐチャネル絶縁ゲート型トランジスタとｎチャネル絶縁ゲート型トランジスタの特性の調整に関係する技術であることには留意すべきであるが、この場合も更にバイポーラトランジスタを含む集積回路としても良い。
【０２１３】
又、第５〜第７の実施の形態の説明から理解できるように、第１〜第４の実施の形態の説明も、ｐＭＯＳＦＥＴやｎＭＯＳＦＥＴ のような酸化シリコン膜をゲート絶縁膜に用いた狭義のＭＯＳＦＥＴに限定的に適用される必要はなく、ゲート絶縁膜として、酸化シリコン膜以外の絶縁膜を用いた絶縁ゲート型トランジスタにも適用可能である。そのような絶縁ゲート型トランジスタに用いる絶縁ゲートとしては、第５〜第７の実施の形態で説明したＳｉＮ膜、Ｓｉ3Ｎ4膜やＳｉＯＮ膜の他、種々の絶縁膜が使用可能であり、ＯＮＯ積層膜（酸化シリコン膜（ＳｉＯ2膜）／窒化シリコン膜（Ｓｉ3Ｎ4膜）／酸化シリコン膜（ＳｉＯ2膜））のような３層積層膜等の多層積層膜でも構わない。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が、本発明の実施の形態に係る絶縁ゲート型トランジスタのゲート絶縁膜として使用可能である（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更に、酸化シリコン膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が本発明の実施の形態に係る絶縁ゲート型トランジスタのゲート絶縁膜として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率のゲート絶縁膜材料として使用可能であるが、多結晶Ｓｉとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【０２１４】
又、本発明の実施の形態に係る半導体装置はＬＳＩ等の半導体集積回路に限定されるものではなく、テラヘルツ帯の高周波ＭＯＳトランジスタ等の、微細化されたｐＭＯＳトランジスタやｎＭＯＳトランジスタ等の個別半導体素子にも適用可能で、特に、微細構造のユニットセルを１チップ上に多数並列配置した高周波パワートランジスタの構造及びその製造方法としても採用可能である。
【０２１５】
又、第１〜第７の実施の形態で説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、第２の実施の形態で説明したオフセットスペーサ６ｎ、６ｐ、第３の実施の形態で説明したオフセットスペーサ６ｎ、第４の実施の形態で説明したオフセットスペーサ６ｎａ、６ｐａに係る技術的思想を、第１の実施の形態に係る半導体装置や第５〜第７の実施の形態に係る半導体装置に適用しても良い。或いは、第５の実施の形態で説明した第１ゲート絶縁膜７１ｎ、７１ｐと第２ゲート絶縁膜７２ｎ，７２ｐからなる２層構造のゲート絶縁膜に係る技術的思想を、第１〜第５の実施の形態に係る半導体装置や第６及び第７の実施の形態に係る半導体装置に適用する等、それぞれの技術的思想にそった種々の組み合わせが可能である。
【０２１６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０２１７】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図７】図７（ａ）は、ｎチャネル絶縁ゲート型トランジスタのゲートリーク電流の測定回路を示す図で、図７（ａ）は、被測定対象となるｎチャネル絶縁ゲート型トランジスタの平面的なゲート構造を説明する上面図である。
【図８】ｎチャネル絶縁ゲート型トランジスタにおけるゲートリーク電流の面内ばらつきを、第１の実施の形態の実施例と第１比較例（比較例１−１）で比較して示す図である。
【図９】第１の実施の形態の実施例及び第２比較例（比較例１−２）とを比較しながら、二次イオン質量分析法（ＳＩＭＳ）で測定したｎチャネル絶縁ゲート型トランジスタのエクステンション領域の不純物プロファイルを示す図である。
【図１０】ｎチャネル絶縁ゲート型トランジスタに着目して、フラッシュランプアニールを適用したときのゲート多結晶Ｓｉ中のＡｓの不純物密度とＰの不純物密度とゲートリーク電流との関係を示す図である。
【図１１】ｎチャネル絶縁ゲート型トランジスタに着目して、ゲート多結晶ＳｉのドーパントとしてＰを用いた場合とＡｓを用いた場合とにおける、ゲートリーク電流とエクステンション領域のシート抵抗との関係を示す図である。
【図１２】ゲートリーク電流とエクステンション領域のシート抵抗の関係を、Ｓｉ基板の補助加熱温度をパラメータとして示す図である。
【図１３】本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１４】本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１５】本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１６】本発明の第２の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置におけるオフセットスペーサの機能を説明する模式的な断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図２２】ｎチャネル絶縁ゲート型トランジスタにおけるゲートリーク電流の面内ばらつきを、第２の実施の形態の実施例と第１比較例（比較例２−１）及び第２比較例（比較例２−１）とで比較して示す図である。
【図２３】第２の実施の形態の実施例と第１比較例（比較例２−１）及び第２比較例（比較例２−１）とを比較しながら、二次イオン質量分析法（ＳＩＭＳ）で測定したｎチャネル絶縁ゲート型トランジスタのエクステンション領域の不純物プロファイルを示す図である。
【図２４】ｎチャネル絶縁ゲート型トランジスタに着目して、ゲ−トリーク電流とゲートオーバーラップ容量Ｃovとの関係を示す図である。
【図２５】第２の実施の形態の実施例に係るｎチャネル絶縁ゲート型トランジスタと比較例２−１に係るｎチャネル絶縁ゲート型トランジスタの場合について、ゲート長３０ｎｍでのドレイン電流―ドレイン電圧の関係を示す図である。
【図２６】第２の実施の形態の実施例に係るｎチャネル絶縁ゲート型トランジスタと比較例２−１に係るｎチャネル絶縁ゲート型トランジスタの場合について、ゲート長３０ｎｍでのドレイン電流−ゲート電圧の関係を示す図である。
【図２７】本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２８】本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図２９】本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図３０】本発明の第３の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図３１】ｎチャネル絶縁ゲート型トランジスタとｐチャネル絶縁ゲート型トランジスタにおけるゲートリーク電流の面内ばらつきを累積確率により示す図である。
【図３２】ｎチャネル絶縁ゲート型トランジスタとｐチャネル絶縁ゲート型トランジスタにおけるゲートしきい値電圧Ｖthとゲート長との関係(ロールオフ特性)特性を示す図である。
【図３３】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３４】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３５】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図３６】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図３７】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図３８】本発明の第４の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図３９】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図４０】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４１】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図４２】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図４３】本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図４４】本発明の第５の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図４５】本発明の第５の実施の形態に係る半導体装置の第１ゲート絶縁膜及び第２ゲート絶縁膜中の窒素濃度の分布を示す図である。
【図４６】ｎチャネル絶縁ゲート型トランジスタに着目して、第５の実施の形態に係る半導体装置のゲートリーク電流とゲート空乏化率との関係を、従来技術と比較して示す図である。
【図４７】本発明の第６の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図４８】ｎチャネル絶縁ゲート型トランジスタに着目して、第６の実施の形態に係る半導体装置のゲートリーク電流とゲート空乏化率との関係を、従来技術と比較して示す図である。
【図４９】本発明の第７の実施の形態に係る半導体装置の概略構成の一部を模式的に示す断面図である。
【図５０】ｎチャネル絶縁ゲート型トランジスタに着目して、第７の実施の形態に係る半導体装置のゲートリーク電流とゲート空乏化率との関係を、従来技術と比較して示す図である。
【図５１】第７の実施の形態に係る半導体装置の製造方法と比較例の方法で形成した場合におけるｎチャネル絶縁ゲート型トランジスタのオン電流対オフ電流（Ｉon−Ｉoff）特性を示す図である。
【図５２】第７の実施の形態に係る半導体装置の製造方法と比較例の方法で形成した場合におけるｎチャネル絶縁ゲート型トランジスタのゲートしきい値電圧Ｖthとゲート長との関係(ロールオフ特性)を示す図である。
【図５３】主導電型（ｎ型）に対する反対導電型（ｐ型）の不純物の比率を変えたときの、ゲート空乏化率とゲートリーク電流の変化を示す図である。
【図５４】第１〜第７の実施の形態における活性化アニールに好適な熱処理温度と熱処理時間の関係を示す図である。
【符号の説明】
【０２１８】
１…Ｓｉ基板
２…ｐウェル領域
３…ｎウェル領域
４…素子分離領域
５，５ｎ，５ｐ…ゲート絶縁膜
６，６ｎ，６ｐ，６ｎａ，６ｐa…オフセットスペーサ（酸化シリコン膜）
６ｖ…窒化シリコン膜
６ｖ…酸化シリコン膜
７ｎ…ｎチャネル用ゲート電極（ゲート多結晶Ｓｉ）
７ｐ…ｐチャネル用ゲート電極（ゲート多結晶Ｓｉ）
８ｎ，８ｐ…側壁スペーサ
９ａ，９ｂ；１０ａ，１０ｂ…ソース・ドレイン領域
１１ａ，１１ｂ；１２ａ，１２ｂ…エクステンション領域
１３，１５…酸化シリコン膜
１４，１６…窒化シリコン膜
２１ｎ，２１ｐ…酸化シリコン膜（側壁スペーサ）
２２ｎ，２２ｐ…窒化シリコン膜（側壁スペーサ）
２３ｎ，２４ｎ，２３ｐ，２４ｐ…側壁スペーサ（窒化シリコン膜）
４５〜６７，６９，７０…フォトレジスト膜
７１ｎ…第１ゲート絶縁膜
７２ｎ…第２ゲート絶縁膜
７３ｎ，７３ｐ…ゲート絶縁膜
７７ｎ，７７ｐ，７８ｎ，７８ｐ，７９ｎ，７９ｐ…ゲート電極
１０９ａ，１０９ｂ，１１０ａ，１１０ｂ…不活性なソース・ドレイン領域（イオン注入領域）
１１１ａ，１１１ｂ，１１２ａ，１１２ｂ…不活性なエクステンション領域（イオン注入領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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