(57)【要約】【課題】  従来のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタを用いた静電保護回路では不可能であった動作電圧（トリガ−電圧）および保持電圧をが低く、かつ、自由に設定できる静電保護素子を容易に提供する。【解決手段】  コンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタのＮ型ソース・ドレイン拡散層の間に局所的にＰ型拡散層を形成する。【選択図】  図１
2007214267.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板上に形成されたＰ型ウエル領域と、
前記Ｐ型ウエル領域上に形成され、内部に能動素子領域を有するフィールド酸化膜と、
前記Ｐ型ウエル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記フィールド酸化膜と前記ゲート電極とに囲まれているＮ型ソースおよびドレイン領域と、
前記ドレイン領域に接して、前記Ｎ型ソースおよびドレイン領域の間に形成された前記Ｐ型ウェル領域よりも高濃度のＰ型領域と、
前記Ｎ型ソースおよびドレイン領域と前記ゲート電極の上層に形成される配線とを電気的に絶縁する層間絶縁膜と
前記配線と前記ゲート電極と前記Ｎ型ソースおよびドレインとをそれぞれ電気的に接続するため前記層間絶縁膜に設けられたコンタクト孔とからなる半導体装置。
【請求項２】
Ｎ型半導体基板上に形成されたＰ型ウエル領域と、
前記Ｐ型ウエル領域上に形成され、内部に能動素子領域を有するフィールド酸化膜と、
前記Ｐ型ウエル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記フィールド酸化膜と前記ゲート電極とに囲まれているＮ型ソースおよびドレイン領域と、
前記ドレイン領域に接して、前記Ｎ型ソースおよびドレイン領域の間に形成された前記Ｐ型ウェル領域よりも高濃度のＰ型領域と、
前記Ｎ型ソースおよびドレイン領域と前記ゲート電極の上層に形成される配線とを電気的に絶縁する層間絶縁膜と
前記配線と前記ゲート電極と前記Ｎ型ソースおよびドレインとをそれぞれ電気的に接続するため前記層間絶縁膜に設けられたコンタクト孔とからなる半導体装置。
【請求項３】
前記Ｐ型領域が前記Ｎ型ソースおよびドレイン領域の間の全面に形成された請求項１あるいは２に記載の半導体装置。
【請求項４】
前記Ｐ型領域が前記Ｎ型ソースおよびドレイン領域の間の全面に形成された請求項１あるいは２に記載の半導体装置。
【請求項５】
前記Ｐ型領域に導入する不純物濃度が１Ｅ１６〜１E２０atoms/cm3である請求項１あるいは２に記載の半導体装置。
【請求項６】
前記Ｎ型ソースおよびドレイン領域に導入する不純物をリンとした請求項１あるいは２に記載の半導体装置。
【請求項７】
前記Ｎ型ソースおよびドレイン領域に導入する不純物をリンおよび砒素とし、二重拡散構造にした請求項１あるいは２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にＣＭＯＳ半導体装置の静電気による破壊を防止するために用いられる半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ半導体装置では、静電放電（Electrostatic discharge：以下ＥＳＤと称す）保護素子として、図３に示すようなゲートを基板電位におとしたコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタがよく用いられている。ＣＭＯＳ半導体装置の最大動作電圧以上でかつ通常のＮＭＯＳトランジスタではブレークダウンには至らない電圧範囲にておきるこのトランジスタの表面ブレークダウンを利用して、ドレイン１０３ｂとＰ型基板１０１の間に電流を流すことでＰ型基板１０１の電位の上昇を引き起こし、エミッタとなるソース１０３ａとベースとなるＰ型基板１０１の間に順方向電圧がかかることにより、ＮＰＮバイポーラ動作をスイッチングさせ、大電荷を放出させるのが動作原理である。また、ＮＭＯＳトランジスタのチャネルの長さであるＬ長を調節することにより、ＮＰＮバイポーラ動作時の保持電圧を半導体装置の最大動作電圧以上に容易に設定することが可能であり、全ての電荷を放出し終わった後、定常状態に復帰することができる。ＮＭＯＳトランジスタのブレークダウン時に最も熱が発生するドレイン側Ｎ+層の構造はＥＳＤ保護素子の電流耐性（熱耐性)を決める重要な因子である。発熱を分散させる構造、すなわちより深く均一なプロファイルが得られるリンがＮ+拡散層の不純物として一般的に用いられる。
【特許文献１】特開２００１−１４４１９１号公報
【特許文献２】特表２００２−５２４８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体の微細化、デバイスの小型化が進められ、ＣＭＯＳ半導体装置の低電圧化及びゲート酸化膜の薄膜化により、従来のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタを用いた静電保護回路では、表面ブレークダウンに至る前にゲート酸化膜破壊電圧に達してしまったり、静電保護回路が動作する前にＣＭＯＳ半導体装置が静電気により破壊してしまったりするという問題点を有していた。
【０００４】
本発明は、従来のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタを用いた静電保護回路では不可能であった動作電圧（トリガ電圧）および保持電圧が低く、かつ、自由に設定できる静電保護素子を、小さな占有面積でコストをかけずに提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の半導体装置が採用した手段は次の通りである。
（１）Ｐ型半導体基板上に形成されたＰ型ウエル領域と、前記Ｐ型ウエル領域上に形成されたフィールド酸化膜と、前記Ｐ型ウエル領域上にゲート酸化膜を介して形成されたゲート電極と、前記フィールド酸化膜と前記ゲート電極とに囲まれているＮ型ソース・ドレイン領域と、前記Ｎ型ソース・ドレイン領域の間に局所的に形成されたＰ型ウェル領域よりも高濃度のＰ型領域と、前記ゲート電極と前記Ｎ型ソース・ドレインとそれらの上層に形成される配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記Ｎ型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる半導体装置とした。
（２）前記Ｎ型ソース・ドレイン領域の間、全面にＰ型領域を形成した半導体装置とした。
（３）前記Ｎ型ソース・ドレイン領域の間に形成されたＰ型領域に導入する不純物濃度を１Ｅ１６〜１E２０atoms/cm3とした半導体装置とした。
（４）前記Ｎ型ソース・ドレイン領域に導入する不純物がリンである半導体装置とした。
（５）前記Ｎ型ソース・ドレイン領域に導入する不純物はリンと砒素とし、二重拡散構造にした半導体装置とした。
【発明の効果】
【０００６】
本発明によれば、コンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタを用いた静電保護回路に、Ｐ型の不純物を導入することで、従来のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタを用いた静電保護回路では不可能であったトリガ電圧は低くて、保持電圧が容易に設定可能な素子を得ることができる。これにより、低電圧化したＣＭＯＳトランジスタをＥＳＤから保護可能なＥＳＤ保護回路を実現する事が出来、多くのＩＣにおいて多大な効果が得られる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の好適な実施例を説明する。
【実施例１】
【０００８】
図１は本発明による半導体装置のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタの第一実施例を示す模式的断面図である。
【０００９】
Ｐ型シリコン半導体基板１０１上にＰ型ウェル領域１０２をつくり、Ｐ型ウェル領域上に形成するゲート酸化膜１０６及び多結晶シリコンゲート電極１０５と、ゲート電極両端のシリコン基板表面に形成する高濃度のＮ型ソース拡散層１０３ａとＮ型ドレイン拡散層１０３ｂとの間に局所的に形成される高濃度のＰ型拡散層１０４及び前記Ｐ型ウェル領域１０２の電位を取るための高濃度のＰ型拡散層１０７から構成する。Ｎ型ドレイン拡散層１０３ｂは入出力端子への配線に接続され、Ｎ型ソース拡散層１０３ａとＰ型ウェル領域１０２の電位を取るためのＰ型拡散層１０７及び多結晶シリコンゲート電極は基準電位であるVss配線に接続される。また、配線とゲート電極とＮ型ソース・ドレインとを電気的に接続を行うためのコンタクト孔（図示せず）を堆積された層間絶縁膜（図示せず）に形成する。素子の間に分離を目的としてフィールド酸化膜１０８及びチャネルストップ領域１０９が形成される。尚、必ずしもＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、ＮＭＯＳトランジスタを作ってもよい。
【００１０】
入出力端子にプラス電荷が入ってきた場合、Ｎ型ドレイン拡散層１０３ｂとＮ型ソース・ドレイン拡散層の間に形成されたＰ型拡散層１０４のＮ+Ｐダイオードがブレークダウンし、これがトリガ電圧となり、Ｐ型ウェル層１０２内に電流が流れ、Ｎ型ドレイン拡散層〜Ｐ型ウェル層〜Ｎ型ソース拡散層からなるＮＰＮトランジスタのバイポーラ動作をオンさせ、すばやく電荷を放出できる構造となっている。Ｎ型ドレイン拡散層及びＰ型拡散層の濃度を変えることにより容易にトリガ電圧を最大定格以上でゲート酸化膜破壊電圧以下に設定できる。Ｐ型拡散層を形成するためには、BF2またはボロンをドーズ量１×1012〜１×1016atoms/cm2でイオン注入する。これは濃度に換算すると１×1016〜１×1020atoms/cm3程度である。また、Ｎ型ソース拡散層とＮ型ドレイン拡散層の間にＰ型拡散層を形成することにより、パンチスルーを抑制することができ、L長を縮小することができる。
【００１１】
また、図１で示したように、Ｎ型ソース拡散層とゲート直下に形成されたＰ型拡散層との距離（D1）を変更することにより容易にＮＰＮトランジスタのバイポーラ動作の保持電圧を任意の値に設定することができる。更に、Ｐ型拡散層の濃度を変更することにより、容易に保持電圧を任意の値に設定することもできる。
【００１２】
Ｎ型ドレイン拡散層はＮ+Ｐダイオードのブレークダウン時にもっとも熱が発生するので、深く均一な濃度プロファイルが得られるリンを使用し、発熱を分散させる構造となっている。これにより、ＥＳＤ保護素子の熱耐性を向上することができる。さらに、Ｎ型ソース・ドレイン拡散層を形成する際に導入する不純物をリン・砒素の二重拡散層としてもよい。砒素を注入することにより、Ｎ+Ｐダイオードのブレークダウン耐圧を容易に下げることができる。
【００１３】
また、ゲート電極をVSSに配線しておくことにより、リーク電流を抑制することができる構造となっている。ただし、ゲート電極は必ずしもつける必要はない。
【実施例２】
【００１４】
図２は本発明による半導体装置のコンベンショナル型のドレイン構造を持つＮＭＯＳトランジスタの第２実施例を示す模式的断面図である。
【００１５】
図２で示したように、Ｎ型ソース・ドレイン拡散層間のゲート直下全面にＰ型拡散層を形成してもよい。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の第一実施例を示すコンベンショナル型ＮＭＯＳトランジスタのＥＳＤ保護素子の模式的断面図である。
【図２】本発明の半導体装置の第一実施例を示すコンベンショナル型ＮＭＯＳトランジスタのＥＳＤ保護素子の模式的断面図である。
【図３】従来のリン拡散コンベンショナル型ＮＭＯＳオフトランジスタのＥＳＤ保護素子を示す断面図である。
【符号の説明】
【００１７】
１０１    Ｐ型シリコン半導体基板
１０２    Ｐ型ウェル層
１０３a  Ｎ+型ソース拡散層
１０３b  Ｎ+型ドレイン拡散層
１０４    Ｐ型拡散層
１０５    多結晶シリコンゲート電極
１０６    ゲート酸化膜
１０７    Ｐ＋型拡散層
１０８    フィールド酸化膜
１０９    チャネルストップ
【図１】
2007214267.tif 000003
【図２】
2007214267.tif 000004
【図３】
2007214267.tif 000005