(57)【要約】【課題】同期式メモリ装置のウェーブパイプライン構造の出力回路を提供する。【解決手段】ウェーブパイプライン構造の出力回路では、同期式メモリ装置の高周波モード時にデータを伝達する経路と、同期式メモリ装置の低周波モード時にデータを伝達する経路とが分離される。そして、高周波モード時のデータ出力経路に備えられるレジスタ数が減少し、かつレジスタのデータ入出力に関連する制御信号数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。【選択図】図４
2007052910.tif 000002
【特許請求の範囲】
【請求項１】
ウェーブパイプライン構造を有する同期式メモリ装置の出力回路において、
入力端を通じて入力されるデータを、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを、複数の出力制御信号に応答して出力するデータ出力部と、
前記同期式メモリ装置が高周波モードである時に、メモリセルアレイから読み出された読み出しデータを前記データ出力部の入力端に伝達する第１経路と、
前記同期式メモリ装置が低周波モードである時に、前記読み出しデータを所定のクロックサイクル数だけ遅延させた後、前記データ出力部の入力端に伝達する第２経路と、
を備えることを特徴とする出力回路。
【請求項２】
前記第１経路には、
前記高周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、
前記ラッチ回路にラッチされたデータを受けて、前記データ出力部の入力端に出力する選択器と、
が配置されていることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第２経路には、
前記低周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、
前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを、１クロックサイクルほど遅延させて出力する複数の遅延回路と、
前記複数の遅延回路のうち、最終段の遅延回路の出力信号を受けて前記データ出力部の入力端に出力する選択器と、
が配置されていることを特徴とする請求項１に記載の出力回路。
【請求項４】
前記遅延回路のそれぞれは、
遅延制御クロック信号に応答して、自身の入力端に入力されるデータを保存するレジスタを含むことを特徴とする請求項３に記載の出力回路。
【請求項５】
前記遅延制御クロック信号は、前記同期式メモリ装置の動作クロック信号と同じ周期を有する信号であることを特徴とする請求項４に記載の出力回路。
【請求項６】
前記高周波モードは、前記同期式メモリ装置内に備えられている遅延同期ループ回路が動作するモードであることを特徴とする請求項１に記載の出力回路。
【請求項７】
前記低周波モードは、前記遅延同期ループ回路が動作しないモードであることを特徴とする請求項６に記載の出力回路。
【請求項８】
前記データ出力部は、
複数のレジスタと、
前記第１経路または前記第２経路を経て、前記入力端を通じて入力されるデータを前記複数のラッチ制御信号に応答して、前記複数のレジスタに出力する入力デマルチプレクサと、
前記複数のレジスタにラッチされたデータを、前記複数の出力制御信号に応答して順次に出力する出力マルチプレクサと、
を備えることを特徴とする請求項１に記載の出力回路。
【請求項９】
ウェーブパイプライン構造を有する同期式メモリ装置の出力回路において、
メモリセルアレイから読み出されたデータを入力端を通じて受けて、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを複数の出力制御信号に応答して出力するデータ出力部と、
前記同期式メモリ装置が高周波モードである時に、前記データ出力部から出力されたデータを出力端に伝達する第１経路と、
前記同期式メモリ装置が低周波モードである時に、前記データ出力部から出力されたデータを、所定のクロックサイクル数だけ遅延させた後に前記出力端に伝達する第２経路と、
を備えることを特徴とする出力回路。
【請求項１０】
前記第１経路には、
前記高周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、
前記ラッチ回路にラッチされたデータを受けて前記出力端に出力する選択器と、
が配置されていることを特徴とする請求項９に記載の出力回路。
【請求項１１】
前記第２経路には、
前記低周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、
前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを１クロックサイクルほど遅延させて出力する複数の遅延回路と、
前記複数の遅延回路のうち、最後端の遅延回路の出力信号を受けて前記出力端に出力する選択器と、
が配置されていることを特徴とする請求項９に記載の出力回路。
【請求項１２】
前記遅延回路のそれぞれは、
遅延制御クロック信号に応答して、自身の入力端に入力されるデータを保存するレジスタを備えることを特徴とする請求項１１に記載の出力回路。
【請求項１３】
前記遅延制御クロック信号は、前記同期式メモリ装置の動作クロック信号と同じ周期を有する信号であることを特徴とする請求項１２に記載の出力回路。
【請求項１４】
前記高周波モードは、前記同期式メモリ装置内に備えられている遅延同期ループ回路が動作するモードであることを特徴とする請求項９に記載の出力回路。
【請求項１５】
前記低周波モードは、前記遅延同期ループ回路が動作しないモードであることを特徴とする請求項１４に記載の出力回路。
【請求項１６】
前記データ出力部は、
複数のレジスタと、
前記メモリセルアレイから読み出されたデータを前記入力端を通じて受けて、前記複数のラッチ制御信号に応答して前記複数のレジスタに出力する入力デマルチプレクサと、
前記複数のレジスタにラッチされたデータを、前記複数の出力制御信号に応答して順次に出力する出力マルチプレクサと、
を備えることを特徴とする請求項９に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期式メモリ装置に係り、特に、ウェーブパイプライン構造を有する同期式メモリ装置の出力回路に関する。
【背景技術】
【０００２】
一般的に、同期式メモリ装置では、データ出力経路を高速化するために、多様な形態のパイプライン構造が利用されている。そのうち、出力回路に複数のレジスタを使用するウェーブパイプライン構造は、回路が比較的に単純であり、かつ狭いチップの面積に具現が可能であり、高速化に有利であるという長所があって、同期式メモリ装置に多く利用される。一般的なパイプライン構造を有する従来の同期式メモリ装置の一例が、特許文献１に開示されている。
【０００３】
図１は、ウェーブパイプライン構造を有する従来の同期式メモリ装置を簡略に示すブロック図である。図１に示すように、ウェーブパイプライン構造を有する従来の同期式メモリ装置は、メモリセルアレイ１１、ビットライン感知増幅部１２、カラム選択ゲート部１３、入出力ライン感知増幅部１４、バーストオーダリング部１５、及び、ウェーブパイプライン構造の出力回路１６を備える。
【０００４】
ウェーブパイプライン構造の出力回路１６は、メモリセルアレイ１１から読み出されたデータが、ビットライン感知増幅部１２、カラム選択ゲート部１３、入出力ライン感知増幅部１４、バーストオーダリング部１５を経て並列に入力されるデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３を、複数のラッチ制御信号ＤＬ０ないしＤＬ３に応答してラッチし、ラッチされたデータを複数の出力制御信号ＣＤＱ＿Ｆ／ＣＤＱ＿Ｓに応答して出力データＤＡＴＡ＿ＯＵＴとして出力する。出力データＤＡＴＡ＿ＯＵＴは、出力バッファ（図示せず）及び出力ピン（図示せず）を通じて外部に出力される。
【０００５】
図２は、図１に示すウェーブパイプライン構造の出力回路を詳細に示す回路図であり、図３は、前記出力回路の動作タイミング図である。
【０００６】
図２に示すように、出力回路１６は、入力デマルチプレクサ２１１ないし２１４、レジスタ２３１ないし２４６、及び出力マルチプレクサ２５１ないし２５４を備えて構成される。ここでは、並列に入力されるデータＤＡＴＡ＿ＩＮが４ビットであり、レジスタ数が１６個である場合が示されている。
【０００７】
入力デマルチプレクサ２１１ないし２１４のそれぞれは、それぞれの入力データを受けて４個のラッチ制御信号ＤＬ０ないしＤＬ３に応答して、対応する４個のレジスタに出力する。出力マルチプレクサ２５１ないし２５４のそれぞれは、対応する４個のレジスタにラッチされたデータを、対応する４個の第１出力制御信号ＣＤＱｘ＿Ｆまたは４個の第２出力制御信号ＣＤＱｘ＿Ｓ（ｘは、図示された数字）に応答してノード（ＤＯＦｉまたはＤＯＳｉ）に順次に出力する。例えば、入力デマルチプレクサ２１１は、入力データＤＡＴＡ＿ＩＮ０を受けて、４個のラッチ制御信号ＤＬ０ないしＤＬ３に応答して４個のレジスタ２３１ないし２３４に出力する。出力マルチプレクサ２５１は、４個のレジスタ２３１ないし２３４にラッチされたデータを、４個の第１出力制御信号ＣＤＱ０＿Ｆ、ＣＤＱ２＿Ｆ、ＣＤＱ４＿Ｆ、ＣＤＱ６＿Ｆに応答してノードＤＯＦｉに順次に出力する。
【０００８】
ノードＤＯＦｉのデータは、第１出力クロック信号ＣＬＫＤＱ＿Ｆに応答して出力データＤＡＴＡ＿ＯＵＴとして順次に出力され、ノードＤＯＳｉのデータは、第２出力クロック信号ＣＬＫＤＱ＿Ｓに応答して出力データＤＡＴＡ＿ＯＵＴとして順次に出力される。
【０００９】
一方、前述したようなウェーブパイプライン構造の出力回路内に含まれるレジスタ数は、最大ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシーにより決定される。ＣＡＳレイテンシーは、同期式メモリ装置に読み出し命令が印加されてからデータが外部に出力されるまでの動作クロックＣＬＫのサイクル数を表す。
【００１０】
ところが、ウェーブパイプライン構造の出力回路は、高周波数から低周波数まで広範囲で動作すべきなので、出力回路内に含まれるレジスタ数が急増する。このようなレジスタ数の増加は、出力回路内でデータ出力経路の負荷を増加させ、高周波数の動作を制約し、かつ出力回路のチップの面積を拡大させる要因になる。
【特許文献１】米国特許第５，３８４，７３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、本発明が解決しようとする技術的課題は、例えば、データ出力経路の負荷を減少させて高周波動作を向上させ、かつチップの面積を縮小させるウェーブパイプライン構造の出力回路を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を解決するための本発明の一実施形態に係るウェーブパイプライン構造の出力回路は、入力端を通じて入力されるデータを、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを、複数の出力制御信号に応答して出力するデータ出力部と、前記同期式メモリ装置が高周波モードである時に、メモリセルアレイから読み出された読み出しデータを前記データ出力部の入力端に伝達する第１経路と、前記同期式メモリ装置が低周波モードである時に、前記読み出しデータを所定のクロックサイクル数だけ遅延させた後、前記データ出力部の入力端に伝達する第２経路と、を備えることを特徴とする。
【００１３】
望ましくは、前記第１経路には、前記高周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを受けて、前記データ出力部の入力端に出力する選択器とが配置される。望ましくは、前記第２経路には、前記低周波モード時に活性化される制御信号に応答して前記読み出しデータをラッチするラッチ回路と、前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを、１クロックサイクルだけ遅延させて出力する複数の遅延回路と、前記複数の遅延回路のうち最終段の遅延回路の出力信号を受けて前記データ出力部の入力端に出力する選択器とが配置される。望ましくは、前記遅延回路のそれぞれは、レジスタで構成される。
【００１４】
前記技術的課題を解決するための本発明の他の仕事実施形態に係るウェーブパイプライン構造の出力回路は、メモリセルアレイから読み出されたデータを入力端を通じて受けて、複数のラッチ制御信号に応答してラッチし、ラッチされたデータを複数の出力制御信号に応答して出力するデータ出力部と、前記同期式メモリ装置が高周波モードである時に、前記データ出力部から出力されたデータを出力端に伝達する第１経路と、前記同期式メモリ装置が低周波モードである時に、前記データ出力部から出力されたデータを、所定のクロックサイクル数ほど遅延させた後に前記出力端に伝達する第２経路と、を備えることを特徴とする。
【００１５】
望ましくは、前記第１経路には、前記高周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを受けて前記出力端に出力する選択器とが配置される。望ましくは、前記第２経路には、前記低周波モード時に活性化される制御信号に応答して、前記データ出力部から出力されたデータをラッチするラッチ回路と、前記ラッチ回路の出力端に直列で連結され、それぞれ入力端に入力されるデータを１クロックサイクルだけ遅延させて出力する複数の遅延回路と、前記複数の遅延回路のうち最終段の遅延回路の出力信号を受けて前記出力端に出力する選択器とが配置される。望ましくは、前記遅延回路のそれぞれは、レジスタから構成される。
【００１６】
本発明と、本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００１７】
本発明に係るウェーブパイプライン構造の出力回路では、従来の出力回路に比べて高周波モード時に使用されるレジスタ数が減少し、かつレジスタのデータ入出力に関連する制御信号数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。
【００１９】
図４は、本発明の第１実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【００２０】
図４に示すように、本発明の第１実施形態に係る出力回路は、同期式メモリ装置の高周波モード時にデータを伝達する第１経路４７１、４７２、４７３、４７４、同期式メモリ装置の低周波モード時にデータを伝達する第２経路４９１、４９２、４９３、４９４、及び第１経路４７１、４７２、４７３、４７４または第２経路４９１、４９２、４９３、４９４を経て入力されるデータを、ウェーブパイプライン方式で出力するデータ出力部４００を備える。
【００２１】
第１経路４７１、４７２、４７３、４７４は、同期式メモリ装置が高周波モードである時に、メモリセルアレイ（図示せず）から読み出された読み出しデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３をデータ出力部４００の入力端ＤＩ０ないしＤＩ３に伝達する。第２経路４９１、４９２、４９３、４９４は、同期式メモリ装置が低周波モードである時に、メモリセルアレイから読み出された読み出しデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３を所定のクロックサイクル数だけ遅延させた後、データ出力部４００の入力端ＤＩ０ないしＤＩ３に伝達する。図４には、読み出しデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３が４ビットである場合が示されている。
【００２２】
データ出力部４００は、第１経路４７１、４７２、４７３、４７４または第２経路４９１、４９２、４９３、４９４を経て、入力端ＤＩ０ないしＤＩ３を通じて入力されるデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３を複数のラッチ制御信号ＤＬ０及びＤＬ１に応答してラッチし、ラッチされたデータを複数の出力制御信号ＣＤＱｘ＿Ｆ／ＣＤＱｘ＿Ｓ（ｘは、図示された数字）に応答して、出力データＤＡＴＡ＿ＯＵＴとして出力する。出力データＤＡＴＡ＿ＯＵＴは、出力バッファ（図示せず）及び出力ピン（図示せず）を通じて外部に出力される。
【００２３】
さらに詳細には、第１経路４７１、４７２、４７３、４７４には、高周波モード制御信号ＨＭにより制御されるラッチ４７１１及び選択器４８１１が備えられる。ラッチ４７１１は、高周波モード時に活性化される制御信号ＨＭに応答して、読み出しデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３をラッチする。ラッチされたデータは、選択器４８１１を通じてデータ出力部４００の入力端ＤＩ０ないしＤＩ３に出力される。
【００２４】
第２経路４９１、４９２、４９３、４９４には、低周波モード制御信号ＬＭにより制御されるラッチ４９１１、遅延制御クロック信号ＬＭＣＫにより制御される複数の遅延回路４９１２、４９１３、及び選択器４８１１が備えられる。図４には、第２経路４９１、４９２、４９３、４９４に２個の遅延回路４９１２、４９１３が備えられている場合が示されている。ラッチ４９１１は、低周波モード時に活性化される制御信号ＬＭに応答して、読み出しデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３をラッチする。遅延回路４９１２、４９１３は、直列に連結され、それぞれ入力端に入力されるデータを遅延制御クロック信号ＬＭＣＫに応答して、１クロックサイクルだけ遅延させて出力する。遅延制御クロック信号ＬＭＣＫは、図３に示すクロック信号ＣＬＫと同じ周期を有する信号である。
【００２５】
遅延回路４９１２、４９１３は、遅延制御クロック信号ＬＭＣＫに応答して、自身の入力端に入力されるデータを保存するレジスタで構成されることが望ましい。しかし、遅延回路４９１２、４９１３は、他の多様な形態の回路から構成されうるということは明らかである。
【００２６】
高周波モードは、同期式メモリ装置内に含まれている遅延同期ループ回路が動作するモードと定義され、低周波モードは、遅延同期ループ回路が動作しないモードと定義されうる。しかし、クロック信号ＣＬＫの所定の周波数以上で動作するときを高周波モードと定義し、前記所定の周波数以下で動作するときを低周波モードと定義してもよい。
【００２７】
データ出力部４００は、入力デマルチプレクサ４１１ないし４１４、レジスタ４３１ないし４４４、及び、出力マルチプレクサ４５１ないし４５４を備えて構成される。入力デマルチプレクサ４１１ないし４１４のそれぞれは、それぞれの入力端ＤＩ０ないしＤＩ３を通じて入力されるデータを、２個のラッチ制御信号ＤＬ０、ＤＬ１に応答して対応する２個のレジスタに出力する。
【００２８】
すなわち、入力デマルチプレクサ４１１は、第１経路４７１または第２経路４９１を経て、入力端ＤＩ０を通じて入力されるデータＤＡＴＡ＿ＩＮ０を２個のラッチ制御信号ＤＬ０、ＤＬ１に応答して、２個のレジスタ４３１、４３２に出力する。入力デマルチプレクサ４１２は、第１経路４７２または第２経路４９２を経て、入力端ＤＩ１を通じて入力されるデータＤＡＴＡ＿ＩＮ１を２個のラッチ制御信号ＤＬ０、ＤＬ１に応答して、２個のレジスタ４３５、４３６に出力する。入力デマルチプレクサ４１３は、第１経路４７３または第２経路４９３を経て、入力端ＤＩ２を通じて入力されるデータＤＡＴＡ＿ＩＮ２を２個のラッチ制御信号ＤＬ０、ＤＬ１に応答して、２個のレジスタ４３９、４４０に出力する。そして、入力デマルチプレクサ４１４は、第１経路４７４または第２経路４９４を経て、入力端ＤＩ３を通じて入力されるデータＤＡＴＡ＿ＩＮ３を２個のラッチ制御信号ＤＬ０、ＤＬ１に応答して、２個のレジスタ４４３、４４４に出力する。
【００２９】
出力マルチプレクサ４５１ないし４５４のそれぞれは、対応する２個のレジスタにラッチされたデータを、対応する２個の第１出力制御信号ＣＤＱｘ＿Ｆまたは２個の第２出力制御信号ＣＤＱｘ＿Ｓに応答してノード（ＤＯＦｉまたはＤＯＳｉ）に順次に出力する。すなわち、出力マルチプレクサ４５１は、対応する２個のレジスタ４３１、４３２にラッチされたデータを、対応する２個の第１出力制御信号ＣＤＱ０＿Ｆ、ＣＤＱ２＿Ｆに応答してノードＤＯＦｉに順次に出力する。出力マルチプレクサ４５２は、対応する２個のレジスタ４３５、４３６にラッチされたデータを、対応する２個の第１出力制御信号ＣＤＱ１＿Ｆ、ＣＤＱ３＿Ｆに応答してノードＤＯＦｉに順次に出力する。出力マルチプレクサ４５３は、対応する２個のレジスタ４３９、４４０にラッチされたデータを、対応する２個の第２出力制御信号ＣＤＱ０＿Ｓ、ＣＤＱ２＿Ｓに応答してノードＤＯＳｉに順次に出力する。そして、出力マルチプレクサ４５４は、対応する２個のレジスタ４４３、４４４にラッチされたデータを、対応する２個の第２出力制御信号ＣＤＱ１＿Ｓ、ＣＤＱ３＿Ｓに応答してノードＤＯＳｉに順次に出力する。
【００３０】
ノードＤＯＦｉのデータは、第１出力クロック信号ＣＬＫＤＱ＿Ｆに応答して出力データＤＡＴＡ＿ＯＵＴとして順次に出力され、ノードＤＯＳｉのデータは、第２出力クロック信号ＣＬＫＤＱ＿Ｓに応答して出力データＤＡＴＡ＿ＯＵＴとして順次に出力される。
【００３１】
入力端ＤＩ０ないしＤＩ３を通じて入力されるデータがレジスタ４３１ないし４４４に保存されることを制御するラッチ制御信号ＤＬ０、ＤＬ１と、レジスタ４３１ないし４４４に保存されたデータが出力されることを制御する出力制御信号ＣＤＱｘ＿Ｆ／ＣＤＱｘ＿Ｓとは、同期式メモリ装置のＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシーＣＬと関連する。ＣＡＳレイテンシーＣＬは、同期式メモリ装置に読み出し命令が印加されてからデータが外部に出力されるまでのクロックＣＬＫのサイクル数を表す。
【００３２】
以上のように、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、高周波モード時にデータを伝達する経路と、低周波モード時にデータを伝達する経路とが分離される。そして、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、図２に示す従来のウェーブパイプライン構造の出力回路に比べて、それぞれの入力デマルチプレクサ４１１ないし４１４に対応して備えられるレジスタ数が４個から２個に減少する。したがって、従来の出力回路では、１６個のレジスタが備えられる一方、本発明の好適な実施形態の出力回路では、８個のレジスタのみが備えられる。
【００３３】
以下、本発明に係るウェーブパイプライン構造の出力回路でレジスタ数が減少しうる理由を説明する。ＣＡＳレイテンシーＣＬは、動作クロックＣＬＫの周期ｔＣＣと、読み出し命令の印加後にデータが外部に出力されるまでの時間ｔＡＡとによって決定される。すなわち、ＣＡＳレイテンシーＣＬは、ｔＡＡをｔＣＣで割った値以上でなければならない。ｔＡＡは、同期式メモリ装置で物理的に固定される値であり、ｔＣＣは、ユーザにより変更可能な値である。
【００３４】
このように、ｔＡＡが物理的に固定されている状態で、高速動作のために、動作周波数は次第に増加するため（すなわち、動作クロックＣＬＫの周期ｔＣＣは次第に短くなるため）、ＣＡＳレイテンシーＣＬは次第に増加する。ところが、ウェーブパイプライン構造の出力回路では、低い動作周波数で高いＣＡＳレイテンシーを保証するためにレジスタが必要であり、レジスタ数は、最大ＣＡＳレイテンシーにより決定される。
【００３５】
一般的に、ウェーブパイプライン構造の出力回路は、高周波数から低周波数まで広範囲で動作しなければならないため、出力回路で必要とするレジスタ数が非常に多い。例えば、ｔＡＡが１６ｎｓであり、最大動作周波数に対応するｔＣＣが２ｎｓであれば、最大ＣＡＳレイテンシーは８であり、同期式メモリ装置がＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）型である場合、必要なレジスタ数は、最大ＣＡＳレイターン時の約２倍、すなわち、約１６個である。
【００３６】
ところが、動作周波数によって実際に必要なレジスタ数は、最大ＣＡＳレイテンシーＣＬ＊２から（ｔＡＡ１／実際動作クロックの周期ｔＣＣ）＊２を引いた値に相当する。ここで、ｔＡＡ１は、読み出し命令の印加後にデータがレジスタに保存されるまでの時間を表す。したがって、動作周波数によって実際に必要なレジスタ数は、最大ＣＡＳレイテンシーＣＬ＊２（すなわち、読み出し命令の印加後にデータが外部に出力されるまでの動作クロックＣＬＫのサイクル数の２倍）から、読み出し命令の印加後にデータがレジスタに保存されるまでの動作クロックサイクル数の２倍を引いた値に相当する。
【００３７】
したがって、動作クロックＣＬＫの最低周波数で実際に必要なレジスタ数が最大になり、動作クロックＣＬＫの最高周波数で実際に必要なレジスタ数が最小になる。もし、最大ＣＡＳレイテンシーが８であり、ｔＡＡ１が１２ｎｓであり、実際の動作クロックの周期ｔＣＣが３ｎｓであれば、実際に必要なレジスタ数は約８個であり、約８個のレジスタが減少しうる。
【００３８】
したがって、本発明の好適な実施形態のウェーブパイプライン構造の出力回路では、前記のような原理を利用して、遅延同期ループ回路が動作する高周波モード時にデータを伝達する第１経路４７１、４７２、４７３、４７４と、遅延同期ループ回路が動作していない低周波モード時にデータを伝達する第２経路４９１、４９２、４９３、４９４とが分離される。そして、それぞれの入力デマルチプレクサ４１１ないし４１４に対応して備えられるレジスタ数が４個から２個に減少する。そして、減少したレジスタ数ほどの遅延回路４９１２、４９１３（レジスタから構成される）が、低周波モード時にデータを伝達する第２経路４９１、４９２、４９３、４９４に備えられる。
【００３９】
このような構成により、高周波モード時には、それぞれの入力デマルチプレクサ４１１ないし４１４に対応する２個のレジスタが使用され、合計で８個のレジスタが使用される。それに対し、低周波モード時には、第２経路に備えられる２個の遅延回路４９１２、４９１３（２個のレジスタ）と、それぞれの入力デマルチプレクサ４１１ないし４１４に対応する２個のレジスタとが共に使用される。すなわち、合計で１６個のレジスタが使用される。
【００４０】
これにより、本発明に係る出力回路では、従来の出力回路に比べて高周波モード時に使用されるレジスタ数が減少し、かつラッチ制御信号ＤＬ０、ＤＬ１及び出力制御信号ＣＤＱ＿Ｆ／ＣＤＱ＿Ｓの数も減少する。その結果、高周波モード時のデータ出力経路の負荷が減少し、これにより、高周波動作が向上し、かつ出力回路のチップ面積が縮小しうる。
【００４１】
図５は、本発明の第２実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【００４２】
図５に示すように、本発明の第２実施形態に係る出力回路は、メモリセルアレイ（図示せず）から読み出されたデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３を受けて、ウェーブパイプライン方式で出力するデータ出力部５００、同期式メモリ装置が高周波モードである時にデータ出力部５００の出力データを出力端ＤＯＦｉ、ＤＯＳｉに伝達する第１経路５７１、５７２、５７３、５７４、及び、同期式メモリ装置が低周波モードである時にデータ出力部５００の出力データを所定のクロックサイクル数だけ遅延させた後、出力端ＤＯＦｉ、ＤＯＳｉに伝達する第２経路５９１、５９２、５９３、５９４を備える。
【００４３】
本発明の第２実施形態に係る出力回路では、図４の第１実施形態と異なり、第１経路５７１、５７２、５７３、５７４及び第２経路５９１、５９２、５９３、５９４がデータ出力部５００の後部に配置される。
【００４４】
データ出力部５００は、入力デマルチプレクサ５１１ないし５１４、レジスタ５３１ないし５４４、及び出力マルチプレクサ５５１ないし５５４を備えて構成され、図４の第１実施形態に示すデータ出力部４００の構成と同じである。
【００４５】
第１経路５７１、５７２、５７３、５７４には、高周波モード制御信号ＨＭにより制御されるラッチ５７１１および選択器５８１１が備えられる。そして、第２経路５９１、５９２、５９３、５９４には、低周波モード制御信号ＬＭにより制御されるラッチ５９１１、遅延制御クロック信号ＬＭＣＫにより制御される複数の遅延回路５９１２、５９１３、及び選択器５８１１が備えられる。第１経路５７１、５７２、５７３、５７４及び第２経路５９１、５９２、５９３、５９４の構成は、図４の第１実施形態に示す第１経路４７１、４７２、４７３、４７４及び第２経路４９１、４９２、４９３、４９４の構成と同じである。
【００４６】
以上のように、本発明の第２実施形態に係る出力回路は、第１経路５７１、５７２、５７３、５７４及び第２経路５９１、５９２、５９３、５９４がデータ出力部５００の後部に配置されることのみが図４の第１実施形態に係る出力回路と異なり、全体的な構成及び動作は、図４の第１実施形態に係る出力回路とほぼ同じである。したがって、ここでは、本発明の第２実施形態に係る出力回路の具体的な構成及び動作についての詳細な説明を省略する。
【００４７】
図６は、本発明の第３実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【００４８】
図６に示すように、本発明の第３実施形態に係る出力回路は、メモリセルアレイ（図示せず）から読み出されたデータＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３を受けて、ウェーブパイプライン方式で出力するデータ出力部６００、同期式メモリ装置が高周波モードである時にデータ出力部６００の出力データを出力端ＤＯＦｉ、ＤＯＳｉに伝達する第１経路６７１、６７２、及び、同期式メモリ装置が低周波モードである時にデータ出力部６００の出力データを所定のクロックサイクル数ほど遅延させた後、出力端ＤＯＦｉ、ＤＯＳｉに伝達する第２経路６９１、６９２を備える。
【００４９】
本発明の第３実施形態に係る出力回路では、図５の第２実施形態と同様に、第１経路６７１、６７２及び第２経路６９１、６９２がデータ出力部６００の後部に配置される。そして、図５の第２実施形態に係る出力回路では、それぞれ４個の第１経路５７１、５７２、５７３、５７４及び第２経路５９１、５９２、５９３、５９４が備えられている一方、第３実施形態に係る出力回路では、それぞれ２個の第１経路６７１、６７２及び第２経路６９１、６９２が備えられる。
【００５０】
第１経路６７１、６７２には、高周波モード制御信号ＨＭにより制御されるラッチ６７１１及び選択器６８１１が備えられる。第２経路６９１、６９２には、低周波モード制御信号ＬＭにより制御されるラッチ６９１１、遅延制御クロック信号ＬＭＣＫにより制御される４個の遅延回路６９１２ないし６９１５、及び、選択器６８１１が備えられる。第１経路６７１、６７２の構成は、図５の第２実施形態に示す第１経路５７１、５７２、５７３、５７４と同じである。そして、第２経路６９１、６９２の構成は、内部に４個の遅延回路６９１２ないし６９１５が備えられるということだけが、図５の第２実施形態に示す第２経路５９１、５９２、５９３、５９４の構成と異なる。
【００５１】
データ出力部６００は、入力デマルチプレクサ６１１ないし６１４、レジスタ６３１ないし６４４、及び出力マルチプレクサ６５１ないし６５４を備えて構成され、図５の第２実施形態に示すデータ出力部５００の構成と同じである。
【００５２】
以上のように、本発明の第３実施形態に係る出力回路は、それぞれ２個の第１経路６７１、６７２及び第２経路６９１、６９２が備えられ、第２経路６９１、６９２に４個の遅延回路６９１２ないし６９１５が備えられるということだけが図５の第２実施形態に係る出力回路と異なり、全体的な構成及び動作は、図５の第２実施形態に係る出力回路とほぼ同じである。したがって、ここでは、第３実施形態に係る出力回路の具体的な構成及び動作についての詳細な説明を省略する。
【００５３】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使用されが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００５４】
本発明は、同期式メモリ装置、特に、ウェーブパイプライン構造を有する同期式メモリ装置に利用できる。
【図面の簡単な説明】
【００５５】
【図１】ウェーブパイプライン構造を有する従来の同期式メモリ装置を簡略に示すブロック図である。
【図２】図１に示すウェーブパイプライン構造の出力回路を詳細に示す回路図である。
【図３】図２の出力回路の動作タイミング図である。
【図４】本発明の第１実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【図５】本発明の第２実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【図６】本発明の第３実施形態に係るウェーブパイプライン構造の出力回路を示す回路図である。
【符号の説明】
【００５６】
４００  データ出力部
４１１ないし４１４  入力デマルチプレクサ
４３１ないし４４４  レジスタ
４５１ないし４５４  出力マルチプレクサ
４７１、４７２、４７３、４７４  第１経路
４９１、４９２、４９３、４９４  第２経路
４８１１  選択器
４９１１  ラッチ
４９１２、４９１３  遅延回路
ＤＡＴＡ＿ＩＮ０ないしＤＡＴＡ＿ＩＮ３  読み出しデータ
ＤＩ０ないしＤＩ３  入力端
ＬＭ  低周波モード制御信号
ＬＭＣＫ  遅延制御クロック信号
ＣＬＫ  クロック信号
ＤＯＦｉ  ノード
ＣＤＱ＿Ｆ、ＣＤＱ０＿Ｆ、ＣＤＱ１＿Ｆ、ＣＤＱ２＿Ｆ、ＣＤＱ３＿Ｆ  第１出力制御信号
ＣＤＱ＿Ｓ、ＣＤＱ０＿Ｓ、ＣＤＱ１＿Ｓ、ＣＤＱ２＿Ｓ、ＣＤＱ３＿Ｓ  第２出力制御信号
ＣＬＫＤＱ＿Ｆ  第１出力クロック信号
ＣＬＫＤＱ＿Ｓ  第２出力クロック信号
ＤＡＴＡ＿ＯＵＴ  出力データ
ＤＬ０、ＤＬ１  ラッチ制御信号
ＣＤＱ＿Ｆ／ＣＤＱ＿Ｓ  出力制御信号
ＣＬ  ＣＡＳレイテンシー
ｔＣＣ  周期
ｔＡＡ  時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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