(57)【要約】【課題】  安価な汎用メモリを使用することが可能となり、伝送スループットの向上を図ることができる情報処理システムを提供する。【解決手段】  情報処理システム１は、ホスト装置１０により、誤り訂正符号が付加されたデータを、インターフェース２０の光バス２１を介してメモリ装置５０Ａ，５０Ｂに対する書込みおよび読出しを実施する。メモリ装置５０Ａ，５０Ｂは、前記データを記憶する汎用のメモリ５２Ａ，５２Ｂおよびデータの書込み／読出しを制御するバス・メモリコントローラ５１Ａ，５１Ｂを備える。ホスト装置１０からのデータは、誤り訂正符号を付加したまま汎用メモリ５２Ａ，５２Ｂに格納されるとともに、格納されたデータは汎用メモリ５２Ａ，５２Ｂから誤り訂正符号を付加したまま読み出され、ホスト装置１０へ伝送される。【選択図】    図１
2007052714.tif 000002
【特許請求の範囲】
【請求項１】
ホスト装置と記憶装置との間で誤り訂正符号が付加されたデータをバスを介して伝送する情報処理システムにおいて、
前記記憶装置は、前記データを記憶する記憶部を備え、前記バスから受け取るデータを前記誤り訂正符号が付加されたまま前記記憶部に対して書込みおよび読出しを行うことを特徴とする情報処理システム。
【請求項２】
前記ホスト装置は、データにＤＣバランス変換を施すＤＣバランス変換部と、前記ＤＣバランス変換が施されたデータに前記誤り訂正符号を付加して前記バスを介して前記記憶装置へ伝送する誤り検知ビット付加部と、前記記憶装置側からのデータに対して誤り検知および訂正を行う誤り検知・訂正部と、前記誤り検知・訂正部からのデータに対しＤＣバランス逆変換するＤＣバランス逆変換部とを備えたことを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記記憶装置は、前記データを前記記憶部に対して書込みおよび読出しを行うメモリコントローラと、前記メモリコントローラと前記バスとの信号を相互に変換するバスコントローラと、前記バスから受け取るデータに対して誤り検知および訂正を行う第１の誤り検知・訂正部と、前記記憶部から読み出したデータに対して誤り検知および訂正を行う第２の誤り検知・訂正部とを備えたことを特徴とする請求項１または２に記載の情報処理システム。
【請求項４】
前記ホスト装置および前記記憶装置は、パラレルデータをシリアライズして前記バスを介して伝送することを特徴とする請求項１乃至３のいずれか１項に記載の情報処理システム。
【請求項５】
前記バスは、光信号を用いてデータ伝送を行うことを特徴とする請求項１乃至４のいずれか１項に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト装置と記憶装置の間のデータ伝送を光バスを介して高速に行う情報処理システムに関する。
【背景技術】
【０００２】
半導体技術の向上と共に、ＣＰＵや主記憶メモリの動作周波数が高くなっている。これらＣＰＵや主記憶メモリの性能を最大限に利用するためには、ＣＰＵと主記憶メモリの間をつなぐ伝送路が、ＣＰＵや主記憶メモリの動作周波数に見合った伝送帯域を持つことが求められる。例えば、ＣＰＵを中核とするホスト装置に、半導体メモリを用いて構成される記憶装置が接続された情報処理システムの場合、ホスト装置と記憶装置をつなぐ伝送路の形態の選択によって、システム全体のパフォーマンスを左右することになる。一般的に、伝送帯域を上げるには伝送路のビット幅を増やすか、伝送周波数を上げる手段が考えられるが、近年においては、ＳＣＳＩなどビット幅を大きくして伝送帯域を大きくするパラレルバスに代わって、ビット数を少なくして伝送周波数を高くするシリアルバスが主流になってきている。
【０００３】
シリアルバスなどの伝送周波数が高いデータ伝送においては、伝送エラーを防いで信頼性を向上することが重要である。例えばノイズに弱い直流成分を除去し、シンボル間干渉などの伝送品質の劣化要因を除くために、伝送データが適度に０と１が含まれるようにＤＣバランス調整を行う。８Ｂ１０Ｂとして知れらる方式では、８ビットごとのデータの塊をあらかじめ決められた０と１の割合が５０％に近い１０ビットのデータに変換することによってＤＣバランスを調整している。しかしながら、システムによってそれ以上の伝送品質を要求される場合には、エラー訂正機能は不可欠になる。例えば、ハミング符号のように元のデータにエラー検出用の冗長ビットを付加し、伝送後にエラーの有無を検出し、エラーがあった場合は訂正を行うといった方法が知られている。
【０００４】
特許文献１では、このＤＣバランス調整と、エラー検知が同時に行えるようにした信号伝送システムが開示されている。
【０００５】
また、従来より、半導体メモリへのデータの書込みの信頼性を上げるために、エラー訂正機能を持った半導体メモリが導入されている。この機能は、メモリコントローラと半導体メモリの間でのみ実行されるもので、元のデータに冗長ビットを付加してメモリに書込むとともに、読出し時に冗長ビットを使ってデータを検証するものである。
【０００６】
さらに、一つのシステムで大量のメモリ空間を扱えるようになったため、ＣＰＵからより多くのメモリチップにアクセスできることが要求されるようになってきた。
【０００７】
しかし、従来の記憶装置におけるメモリバスは、メタル配線であるため、高速、大容量化への要求に応えることができない。そこで、メタル配線に代えて、光インターコネクションにより基板間やチップ間の接続を行う方法が注目されている。
【０００８】
図５は、その従来の情報処理システムの一例を示す。この情報処理システム１００は、ホスト装置１０に光バス２１によるインターフェース２０を介して複数のメモリ装置３０Ａ，３０Ｂを接続して構成されている。
【０００９】
ホスト装置１０は、ホスト装置１０内の全体を制御するＣＰＵ１１と、ＣＰＵ１１に接続されてデータの送受信を制御するバスコントローラ１２と、バスコントローラ１２および光バス２１に接続されて電気信号を光信号に変換する電気−光変換部１３と、バスコントローラ１２および光バス２１に接続されて光信号を電気信号に変換する光−電気変換部１４とを備える。
【００１０】
バスコントローラ１２は、ＣＰＵ１１に接続されてＤＣバランス変換を行うＤＣバランス変換部１２１と、ＤＣバランス変換部１２１に接続されて低速のパラレルデータを高速のシリアルデータに変換するパラレル−シリアル変換部１２２と、パラレル−シリアル変換部１２２からのシリアルデータにエラー検知ビットを付加するエラー検知ビット付加部１２３と、光−電気変換部１４からの信号に対してエラーを検知し、必要に応じてエラー訂正を行うエラー検知・訂正部１２４と、エラー検知・訂正部１２４からのデータからエラー検知ビットを除去するエラー検知ビット除去部１２５と、エラー検知ビット除去部１２５からのデータを高速のシリアルデータから低速のパラレルデータに変換するシリアル−パラレル変換部１２６と、シリアル−パラレル変換部１２６によるデータに対してＤＣバランス逆変換を行うＤＣバランス逆変換部１２７とを備える。
【００１１】
インターフェース２０は、光導波路、光ファイバ等により光データを双方向に伝送する光バス２１と、光バス２１とホスト装置１０およびメモリ装置３０Ａ，３０Ｂとの間で光伝送を行う図示しないコネクタとを備えて構成されている。なお、インターフェース２０は、ホスト装置１０から独立した構成にすることも、ホスト装置１０に一体化した構成にすることも可能である。
【００１２】
メモリ装置３０Ａ，３０Ｂは、同一構成であるので、ここではメモリ装置３０Ａの構成についてのみ説明する。メモリ装置３０Ａは、光バス２１に接続されて光バス２１からの光信号を電気信号に変換する光−電気変換部３１Ａと、メモリ側からの電気信号（データ）を光信号に変換する電気−光変換部３２Ａと、光バス２１と光−電気変換部３１Ａおよび電気−光変換部３２Ａとの接続を制御するバスコントローラ３３Ａと、エラー訂正機能を備えたエラー訂正機能付メモリ３４Ａと、バスコントローラ３３Ａおよびエラー訂正機能付メモリ３４Ａに接続されてエラー訂正機能付メモリ３４Ａにデータを読み書きするメモリコントローラ３５Ａとを備える。バスコントローラ３３Ａの詳細は、ホスト装置１０に含まれるバスコントローラ１２と同様の機能を持つ。ホスト装置１０のバスコントローラ１２ではホスト装置１０のＣＰＵ１１とバスのインターフェース機能を提供するが、メモリ装置３０Ａのバスコントローラ３３Ａは、メモリコントローラ３５Ａと光バスとのインターフェース機能を提供する。
【００１３】
（情報処理システムの信号処理の流れ）
次に、情報処理システム１００の動作を図５および図６を参照して説明する。
【００１４】
図６は、図５の情報処理システム１００の信号処理の流れを示す。すなわち、図６は、ホスト装置１０内の記憶部または外部から取り込んだ元データ１５をメモリ装置３０Ａに書き込み、ホスト装置１０がメモリ装置３０Ａからデータを読み出す場合の信号処理の流れを示している。なお、ここでは、ホスト装置１０とメモリ装置３０Ａの間のデータ伝送を示しているが、ホスト装置１０とメモリ装置３０Ｂの間のデータ伝送の場合も同様である。
【００１５】
ホスト装置１０においては、まず、ＣＰＵ１１が、元データ１５に対し、ノイズ耐性を向上させてシンボル間の干渉を減らすことができるように、図５のＤＣバランス変換部１２１を制御して、“０”と“１”が適度に入れ替わるＤＣバランス変換の処理を実行し、パラレルデータ１６を生成する。
【００１６】
ついで、ＣＰＵ１１は、パラレル−シリアル変換部１２２を動作させて、パラレルデータ１６をシリアルデータ１７に変換する。次に、ＣＰＵ１１は、エラー検知ビット付加部１２３を動作させ、シリアルデータ１７にエラー訂正用ビット１８（冗長ビット）を付加したデータ１９を生成し、このデータ１９を電気−光変換部１３へ送出する。電気−光変換部１３は、エラー検知ビット付加部１２３からのデータ１９を光信号に変換し、インターフェース２０を介してメモリ装置３０Ａへ伝送する。
【００１７】
メモリ装置３０Ａでは、インターフェース２０からのデータ１９が、光−電気変換部３１Ａにより電気信号に変換される。バスコントローラ３３Ａは、光−電気変換部３１Ａからのデータ１９に対して、エラー検知、およびこのエラー検知に基づくエラー訂正を実施してシリアルデータ１７を生成した後、このシリルデータ１７をパラレルデータ１６に変換し、パラレルデータ１６に対してＤＣバランス逆変換を施して元データ１５を生成し、メモリコントローラ３５Ａに伝送する。
【００１８】
メモリコントローラ３５Ａは、元データ１５にエラー訂正用ビット４０を追加したデータ４１を生成する。このデータ４１は、エラー訂正機能付メモリ３４Ａに格納される。
【００１９】
次に、ホスト装置１０のＣＰＵ１１からメモリ装置３０Ａにデータ読出しの指示が出されると、エラー訂正機能付メモリ３４Ａに格納されているデータ４１がメモリコントローラ３５Ａによって読み出される。メモリコントローラ３５Ａは、データ４１からエラー訂正用ビット４０を除去して元データ１５を生成する。この元データ１５は、バスコントローラ３３Ａに送られる。
【００２０】
バスコントローラ３３Ａは、元データ１５に対してＤＣバランス変換を実施したパラレルデータ１６を生成する。さらに、バスコントローラ３３Ａは、パラレルデータ１６をシリアルデータ１７に変換した後、エラー訂正用ビット４２を追加したデータ１９を生成する。このエラー訂正用ビット４２が付加されたデータ１９は、電気−光変換部３２Ａで光信号に変換された後、インターフェース２０を介してホスト装置１０へ伝送される。
【００２１】
データ１９が、メモリ装置３０Ａからホスト装置１０に伝送される過程で、データ１７にエラービット４３によるエラーが発生したとする。このデータ１９は、光−電気変換部１４に受光され、電気信号に変換された後、バスコントローラ１２に送られる。
【００２２】
バスコントローラ１２では、まず、エラー検知・訂正部１２４が動作する。エラー検知・訂正部１２４は、エラービット４３を検知すると、エラー訂正を行ってデータ１９を生成する。次に、ＣＰＵ１１は、エラー検知ビット除去部１２５を動作させてデータ１９からエラー訂正用ビット４２を除去した後、シリアル−パラレル変換部１２６によりパラレルデータ１６に変換する。さらに、ＣＰＵ１１は、ＤＣバランス逆変換部１２７を動作させ、データ１６に対するＤＣバランス逆変換を行い、元データ１５を再生する。
【特許文献１】特開２００３−３１８８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかし、従来の情報処理システムによると、メモリ装置３０Ａ，３０Ｂの記憶媒体にエラー訂正機能付メモリを用いる必要があり、さらに、エラー訂正用のビットをメモリ装置３０Ａ，３０Ｂにおいて付加する必要がある。このため、エラー訂正用のビットの付加のための処理時間が必要になり、スループットが犠牲になる。さらに、付加価値の付いたメモリチップを用いるためコストが高くなり、メモリ装置３０Ａ，３０Ｂの低価格化に限度がある。
【００２４】
従って、本発明の目的は、エラー訂正機能を持たない安価な汎用メモリを使用することが可能となり、伝送スループットの向上を図ることができる情報処理システムを提供することにある。
【課題を解決するための手段】
【００２５】
本発明の一態様は、上記目的を達成するため、ホスト装置と記憶装置との間で誤り訂正符号が付加されたデータをバスを介して伝送する情報処理システムにおいて、前記記憶装置は、前記データを記憶する記憶部を備え、前記バスから受け取るデータを前記誤り訂正符号が付加されたまま前記記憶部に対して書込みおよび読出しを行うことを特徴とする情報処理システムを提供する。
【００２６】
上記情報処理システムによれば、データを誤り訂正符号が付加されたまま記憶部に対して書込みおよび読出しを行うので、誤り訂正機能を有していない汎用メモリでも伝送品質を落とすことがなく、システムのパフォーマンスをあげることができる。記憶部は、半導体メモリや磁気ディスク、光磁気ディスク、光ディスク等も含まれる。
【００２７】
前記ホスト装置は、データにＤＣバランス変換を施すＤＣバランス変換部と、前記ＤＣバランス変換が施されたデータに前記誤り訂正符号を付加して前記バスを介して前記記憶装置へ伝送する誤り検知ビット付加部と、前記記憶装置側からのデータに対して誤り検知および訂正を行う誤り検知・訂正部と、前記誤り検知・訂正部からのデータに対しＤＣバランス逆変換するＤＣバランス逆変換部とを備えた構成とすることができる。データにＤＣバランス変換を施すことにより、ノイズ耐性が向上し、シンボル間干渉を減らすことができる。
【００２８】
前記記憶装置は、前記データを前記記憶部に対して書込みおよび読出しを行うメモリコントローラと、前記メモリコントローラと前記バスとの信号を相互に変換するバスコントローラと、前記バスから受け取るデータに対して誤り検知および訂正を行う第１の誤り検知・訂正部と、前記記憶部から読み出したデータに対して誤り検知および訂正を行う第２の誤り検知・訂正部とを備えた構成とすることができる。
【００２９】
前記ホスト装置および前記記憶装置は、パラレルデータをシリアライズして前記バスを介して伝送する構成とすることができる。
【００３０】
前記バスは、光信号を用いてデータ伝送を行う構成とすることができる。データをバスで伝送することにより、高速、長距離伝送が可能となる。
【発明の効果】
【００３１】
本発明によれば、記憶部側でエラー訂正ビットを付加する必要のない構成にしたことにより、安価な汎用メモリを使用することが可能となり、伝送スループットの向上を図ることができる。
【発明を実施するための最良の形態】
【００３２】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る情報処理システムを示す。この情報処理システム１は、ホスト装置１０に光バス２１によるインターフェース２０を介して複数の記憶装置としてのメモリ装置５０Ａ，５０Ｂを接続して構成されている。なお、インターフェース２０に接続するメモリ装置の数は、２つに限定されず、３つ以上でも１つでもよい。
【００３３】
ホスト装置１０は、図５に示したのと同様の構成を有しており、ＣＰＵ１１、バスコントローラ１２、電気−光変換部１３および光−電気変換部１４を備える。
【００３４】
バスコントローラ１２は、図５に示したのと同様の構成を有しており、ＤＣバランス変換部１２１、パラレル−シリアル変換部１２２、エラー検知ビット付加部１２３、エラー検知・訂正部１２４、エラー検知ビット除去部１２５、シリアル−パラレル変換部１２６、およびＤＣバランス逆変換部１２７を備える。
【００３５】
電気−光変換部１３は、例えば、半導体レーザー、ＬＥＤなどの発光素子と、この発光素子を駆動するドライバーとを備えて構成され、“１”、“０”からなる電気の２値信号を光の２値信号に変換する。
【００３６】
光-電気変換部１４は、光の強度レベルを電気の２値信号に変換するもので、例えば、光を電流に変換するフォトダイオードと、このフォトダイオードによる微小電流を電気信号に変換し、増幅するアンプとを備えて構成されている。
【００３７】
インターフェース２０は、光導波路、光ファイバ等により光データを双方向に伝送する光バ２１と、光バス２１とホスト装置１０およびメモリ装置５０Ａ，５０Ｂとの間で光伝送を行う図示しないコネクタとを備えて構成されている。インターフェース２０は、例えば、光カプラ、光シートバス等の技術を用いて高速化することができる。なお、インターフェース２０は、ホスト装置１０から独立した構成にすることも、ホスト装置１０に一体化した構成にすることも可能である。
【００３８】
メモリ装置５０Ａ，５０Ｂは、同一構成であるので、ここではメモリ装置５０Ａについてのみ説明する。メモリ装置５０Ａは、図５に示した前記光−電気変換部３１Ａおよび電気−光変換部３２Ａのほか、前記光−電気変換部３１Ａおよび前記電気−光変換部３２Ａに接続されて外部とのデータ伝送およびデータの書込み／読出しを行うバス・メモリコントローラ５１Ａと、バス・メモリコントローラ５１Ａに接続されてデータを格納するとともにエラー訂正機能を持たない構成の汎用メモリ５２Ａとを備える。
【００３９】
バス・メモリコントローラ５１Ａは、前記光−電気変換部３１Ａと、前記電気−光変換部３２Ａと、光−電気変換部３１Ａからのデータおけるエラー検知に対して訂正を行う第１のエラーチェック部としてのエラー検知・訂正部５１１Ａと、エラー検知・訂正部５１１Ａからのデータをシリアルデータからパラレルデータに変換するシリアル−パラレル変換部５１２Ａと、汎用メモリ５２Ａから読み出したデータに対してエラー検知があったときに訂正を行う第２のエラーチェック部としてのエラー検知・訂正部５１３Ａと、エラー検知・訂正部５１３Ａからのパラレルデータをシリアルデータに変換するパラレル−シリアル変換部５１４Ａとを備える。
【００４０】
（情報処理システムの動作）
次に、情報処理システム１の動作を図１および図２を参照して説明する。図２は、図１の情報処理システムの信号処理の流れを示す。
【００４１】
（１）データ書込み動作
まず、ホスト装置１０からメモリ装置５０Ａへデータを伝送する場合について説明する。この場合、ＣＰＵ１１は、ＤＣバランス変換部１２１を制御し、元データ１５に対して８Ｂ１０ＢによりＤＣバランス変換の処理を実行し、パラレルデータ１６を生成する。具体的には、０”と“１”の混合比率を５０％に近づけたデータに変換する。
【００４２】
ついで、ＣＰＵ１１は、パラレル−シリアル変換部１２２を動作させ、高速駆動が可能な光信号と電気信号の信号差を調整するために、ＤＣバランス変換部１２１からのパラレルデータ１６をシリアルデータ１７に変換する。
【００４３】
次に、ＣＰＵ１１は、エラー検知ビット付加部１２３を動作させ、シリアルデータ１６にＥＣＣ符号であるエラー訂正用ビット１８を付加したデータ１９を生成する。このデータ１９の生成には、汎用的に使われているハミング符号を用いることができる。さらに、データ１９にエラー訂正用ビット１８の反転データを付加する。これで、ＤＣバランスが保たれた状態になる。次に、データ１９は、電気−光変換部１３によって電気−光変換され、その光信号は、インターフェース２０を介してメモリ装置５０Ａへ伝送される。
【００４４】
メモリ装置５０Ａでは、インターフェース２０からのデータ１９が、光−電気変換部３１Ａにより電気信号に変換される。バス・メモリコントローラ５１Ａは、光−電気変換部３１Ａからのデータを検査し、エラー発生に対してはエラー訂正を実施してデータ３６を生成する。このデータ１９は、シリアル−パラレル変換部５１２Ａによってパラレルデータ４４に変換された後、汎用メモリ５２Ａに格納される。
【００４５】
（２）データの読出し動作
次に、メモリ装置５０Ａの汎用メモリ５２Ａからデータを読出してホスト装置１０へ伝送する手順を説明する。まず、ホスト装置１０からの読出しの指示を受けたバス・メモリコントローラ５１Ａは、ＤＣバランス変換され、エラー訂正用ビット１８が付加されたままのデータ４４を汎用メモリ５２Ａから読出し、バス・メモリコントローラ５１Ａのエラー検知・訂正部５１３Ａに入力する。
【００４６】
エラー検知・訂正部５１３Ａは、データ３７を検査し、エラーが発生していれば、エラー訂正を実施する。このデータ３７は、パラレル−シリアル変換部５１４Ａによってシリアルデータ１９に変換される。ＤＣバランス調整がなされ、エラー訂正用ビット１８が付加されたままのデータ１９は、メモリ装置５０Ａからインターフェース２０を介してホスト装置１０へ伝送される。
【００４７】
ホスト装置１０では、インターフェース２０からのデータ１９を光−電気変換部１４で受信し、光信号を電気信号のデータ１９に変換する。この変換されたデータ１９は、バスコントローラ１２のエラー検知・訂正部１２４に送られる。
【００４８】
データ１９がメモリ装置５０Ａからホスト装置１０へ伝送する過程でエラーが発生した場合、そのエラービット４３に対してエラー検知・訂正部１２４により訂正し、データ１９が生成される。ついで、エラー検知ビット除去部１２５によりデータ１９からエラー訂正用ビット１８が除去される。さらに、シリアル−パラレル変換部１２６によりパラレルデータ１６に変換される。最後に、ＤＣバランス逆変換部１２７によりＤＣバランス逆変換が施されて、元データ１５に戻される。
【００４９】
なお、図２においては、ホスト装置１０とメモリ装置５０Ａの間のデータ伝送を示したが、ホスト装置１０とメモリ装置５０Ｂの場合も同様である。
【００５０】
（第１の実施の形態の効果）
第１の実施の形態によれば、下記の効果を奏する。
（イ）メモリ装置５０Ａ，５０Ｂ側でエラー訂正ビットの付加を行う必要がないため、伝送スループットを向上させることができる。
（ロ）従来の高価なエラー訂正機能付きメモリに代えてエラー訂正機能を有していない安価な汎用メモリ５２Ａ，５２Ｂを使用できるため、メモリ装置５０Ａ，５０Ｂの低価格化を図ることができる。
（ハ）光伝送におけるエラー訂正をメモリ装置５０Ａ，５０Ｂのメモリ書込みの際にも実施するため、伝送品質の低下を防止することができる。
【００５１】
［第２の実施の形態］
図３は、本発明の第２の実施の形態に係る情報処理システムを示す。本実施の形態は、第１の実施の形態において、バス・メモリコントローラ５１Ａ，５１Ｂからエラー検知・訂正部５１１Ａ，５１１Ｂおよびエラー検知・訂正部５１３Ａ，５１３Ｂを除去したものであり、その他の構成は第１の実施の形態と同様である。
【００５２】
次に、情報処理システム１の動作を図３および図４を参照して説明する。図４は、図３の情報処理システム１の信号処理の流れを示す。図４において、ホスト装置１０におけるデータの送信処理は、図２に示した第１の実施の形態と同様であるので、説明を省略する。
【００５３】
メモリ装置５０Ａでは、インターフェース２０からのデータ１９を光−電気変換部３１Ａにより電気信号のデータに変換する。このデータ１９は、さらにバス・メモリコントローラ５１Ａのシリアル−パラレル変換部５１２Ａによりパラレルデータ４４に変換される。ここで、ホスト装置１０からメモリ装置５０Ａに至る伝送過程で、データ１９にエラービット４３によるエラーが発生していても、データ４４は、そのまま汎用メモリ５２Ａに書込まれる。
【００５４】
次に、汎用メモリ５２Ａからデータ４４を読出し、ホスト装置１０へ伝送する場合について説明する。まず、ＤＣバランス変換が実施され、エラー訂正用ビット１８が付加されたままのデータ４４が、バス・メモリコントローラ５１Ａによって汎用メモリ５２Ａから読み出される。このデータ４４には、エラービット４３による下りの伝送エラーが含まれている。
【００５５】
バス・メモリコントローラ５１Ａは、パラレルデータ４４をパラレル−シリアル変換部５１４Ａによってシリアルデータ１９に変換する。このシリアルデータ１９には、エラービット４３が含まれたままになっている。エラービット４３を含むデータ１９は、電気−光変換部３２Ａによって光信号に変換された後、インターフェース２０を介してホスト装置１０へ伝送される。
【００５６】
ホスト装置１０は、光−電気変換部１４により電気信号のデータ１９に変換された後、エラー検知・訂正部１２４によってデータ１９が検査され、エラービット４３を訂正したデータ１９が生成される。さらに、エラー検知ビット除去部１２５によって、エラー訂正用ビット１８がデータ１９から除去される。ついで、シリアルデータ１７がシリアル−パラレル変換部１２６によってパラレルデータ１６に変換され、パラレルデータ１６にＤＣバランス逆変換が施され、元データ１５に戻される。
【００５７】
なお、図４では、ホスト装置１０とメモリ装置５０Ａとの間のデータ伝送を示しているが、ホスト装置１０とメモリ装置５０Ｂの間のデータ伝送も同様である。
【００５８】
この第２の実施の形態によれば、第１の実施の形態と同様の効果が得られる他、エラー検知・訂正部５１１Ａ，５１１Ｂ，５１３Ａ，５１３Ｂが不要になるため、メモリ装置５０Ａ，５０Ｂにおけるバス・メモリコントローラ５１Ａ，５１Ｂの構成をさらに簡略にすることができる。
【００５９】
［他の実施の形態］
なお、本発明は、上記各実施の形態に限定されず、本発明の趣旨を逸脱しない範囲内で種々な変形が可能である。例えば、上記実施の形態では、ホスト装置とメモリ装置との間の伝送について説明したが、ホスト装置とネットワーク装置のような双方向にデータ通信を行う装置間にも適用できる。また画像送信装置と画像受信装置等のように一方向に通信を行う他の装置間でもよい。また、上記実施の形態では、ホスト装置に複数のメモリ装置を接続した場合について説明したが、１つのメモリ装置でもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係る情報処理システムを示すブロック図である。
【図２】図１の情報処理システムの信号処理を示す説明図である。
【図３】本発明の第２の実施の形態に係る情報処理システムを示すブロック図である。
【図４】図３の情報処理システムの信号処理を示す説明図である。
【図５】従来の情報処理システムを示すブロック図である。
【図６】図５の情報処理システムの信号処理を示す説明図である。
【符号の説明】
【００６１】
１  情報処理システム
１０  ホスト装置
１２  バスコントローラ
１３  電気−光変換部
１４  光−電気変換部
１５  元データ
１６，１７，１９  データ
１８  エラー訂正用ビット
２０  インターフェース
２１  光バス
３０Ａ，３０Ｂ  メモリ装置
３１Ａ，３１Ｂ  光−電気変換部
３２Ａ，３２Ｂ  電気−光変換部
３３Ａ，３３Ｂ  バスコントローラ
３４Ａ，３４Ｂ  エラー訂正機能付メモリ
３５Ａ，３５Ｂ  メモリコントローラ
４１，４４  データ
４０，４２  エラー訂正用ビット
４３  エラービット
５０Ａ，５０Ｂ  メモリ装置
５１Ａ，５１Ｂ  バス・メモリコントローラ
５２Ａ，５２Ｂ  汎用メモリ
１００  情報処理システム
１２１  ＤＣバランス変換部
１２２  パラレル−シリアル変換部
１２３  エラー検知ビット付加部
１２４  エラー検知・訂正部
１２５  エラー検知ビット除去部
１２６  シリアル−パラレル変換部
１２７  ＤＣバランス逆変換部
５１１Ａ，５１１Ｂ  エラー検知・訂正部
５１２Ａ，５１２Ｂ  シリアル−パラレル変換部
５１３Ａ，５１３Ｂ  エラー検知・訂正部
５１４Ａ，５１４Ｂ  パラレル−シリアル変換部
【図１】
2007052714.tif 000003
【図２】
2007052714.tif 000004
【図３】
2007052714.tif 000005
【図４】
2007052714.tif 000006
【図５】
2007052714.tif 000007
【図６】
2007052714.tif 000008