(57)【要約】      （修正有）【課題】各工程間のハンドリングが容易となり、作業性の向上を図り得る半導体パッケージの製造方法を提供する。【解決手段】インターポーザ用の半導体ウエハ１１２の第１面に複数の半導体チップを積層し、チップ積層体１２０とし、さらにチップ積層体１２０全体を覆うように樹脂モールド１２４を形成する。その後、半導体ウエハ１１２をダイシングすることにより、成形された複数の半導体チップが搭載されたパッケージを個片化する。【選択図】図５
2007214220.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップを貫通電極を有するインターポーザ上に積層してなる半導体パッケージの製造方法において、
インターポーザ用の半導体ウエハの第１面に前記複数の半導体チップを積層し、
前記半導体チップの全体を覆うようにモールド樹脂を形成し、
その後、前記半導体ウエハをダイシングすることにより、個片化された複数の半導体パッケージを成形することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記樹脂モールド工程の後に、前記半導体ウエハの前記第１面と反対の第２面側から前記半導体ウエハを研削することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記複数の半導体チップを前記半導体ウエハ上に積層する前に、前記半導体ウエハの前記第１面と反対の第２面に補強用基材を接着することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
前記補強用基材は、ガラス板であることを特徴とする請求項３に記載の半導体パッケージの製造方法。
【請求項５】
前記樹脂モールド工程の後に、前記補強用基材を除去して前記半導体ウエハの前記第２面に外部端子を形成することを特徴とする請求項３又は４に記載の半導体パッケージの製造方法。
【請求項６】
前記補強用基材を接着する前に、前記半導体ウエハの前記第２面に実装用外部端子を形成しておくことを特徴とする請求項３又は４に記載の半導体パッケージの製造方法。
【請求項７】
前記半導体ウエハの前記第２面に前記補強用基材を接着した後、前記半導体ウエハの前記第１面を研削し、
前記半導体ウエハの研削された前記第１面上に前記複数の半導体チップを積層することを特徴とする請求項３，４，５又は６に記載の半導体パッケージの製造方法。
【請求項８】
前記複数の半導体チップを前記半導体ウエハ上に積層する前に、前記第１面上に再配線層を形成することを特徴とする請求項３，４，５，６又は７に記載の半導体パッケージの製造方法。
【請求項９】
前記半導体ウエハを研削する工程の後に、前記半導体ウエハの前記第２面に外部端子を形成することを特徴とする請求項２に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する複数の半導体チップをインターポーザ上に積層してなる半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されている。特に、複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの要請が多い。このような要請に応える技術として、例えば、特開２００５‐２３６２４５号公報に開示されているように、半導体チップの内部に貫通電極を形成し、インターポーザと呼ばれる実装用のチップに積層した半導体パッケージ構造が提案されている。
【特許文献１】特開２００５‐２３６２４５号公報
【０００３】
上記のような半導体パッケージ構造を製造する際には、従来は、薄化・個片化されたインターポーザを用意し、当該個片化されたインターポーザ上に複数の半導体チップ（機能チップ）を積層している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の製造方法によると、薄化・個片化されたインターポーザの取り扱い（ハンドリング）が難しく、作業性の向上を図ることが困難であった。その結果、半導体チップに割れ不良などが発生しやすく、歩留まりが低下してしまうことがあった。そこで、インターポーザの厚みを大きくすることによりハンドリング性能向上を図ることが考えられるが、パッケージ全体の厚みが増すだけでなく、貫通電極の形成や電極材充填が著しく困難となるという不都合がある。
【０００５】
本発明は、上記のような状況に鑑みて成されたものであり、各工程間のハンドリングが容易となり、作業性の向上を図り得る半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体パッケージの製造方法においては、半導体ウエハ状態の前記半導体ウエハの第１面に前記複数の半導体チップを積層し；前記半導体チップの全体を覆うように樹脂モールドを形成し；その後、前記半導体ウエハをダイシングすることにより、個片化された複数の半導体パッケージを成形する。
【０００７】
好ましくは、前記樹脂モールド工程の後に、前記半導体ウエハの前記第１面と反対の第２面側から研削することにより当該半導体ウエハを薄化し；前記半導体ウエハの研削された第２面に実装用の外部端子を形成する。
【０００８】
あるいは、記複数の半導体チップを前記半導体ウエハ上に積層する前に、前記半導体ウエハ状態の前記半導体ウエハの前記第１面と反対の第２面に補強用基材を接着することが好ましい。補強用基材としては、ガラス板を用いることができる。前記半導体ウエハの前記第２面に前記補強用基材を接着した後、前記半導体ウエハの前記第１面を研削することにより半導体ウエハを薄化し、
前記薄化された半導体ウエハの前記第１面上に前記複数の半導体チップを積層することができる。更に、前記複数の半導体チップを前記半導体ウエハ上に積層する前に、前記第１面上に再配線層を形成することができる。
【０００９】
前記樹脂モールド工程の後に、前記補強用基材を除去して前記半導体ウエハの前記第２面に実装用の外部端子を形成することが好ましい。あるいは、前記補強用基材を接着する前に、前記半導体ウエハの前記第２面に実装用外部端子を形成しておく。
【発明の効果】
【００１０】
本発明によれば、半導体ウエハ状態のインターポーザに複数の半導体チップを積層するとともに、樹脂モールド後にダイシングするため、各工程でのハンドリング及び作業性が向上する。従来は、薄く小さなインターポーザを取り扱わなければならず、ハンドリングが非常に困難であった。
【００１１】
樹脂モールド工程の後（ダイシングの直前）に半導体ウエハを薄化することにより、研削工程におけるハンドリング性が向上する。
【００１２】
一方、半導体ウエハに補強用基材を接着することにより、機械的強度が高くなり、更にハンドリング性が向上する。また、補強用基材に接着された半導体ウエハを薄化することにより、インターポーザの表裏両面に配線層を形成することが可能となる。
【００１３】
半導体ウエハの補強用基材と接着する側の面に予め実装用外部端子を形成しておくことにより、外部端子の形成が容易となる。すなわち、残存した接着剤などの理由により外部端子の形成が困難となる事態を回避することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１は、本発明に係る半導体パッケージに適用可能な半導体チップ（Ａ）及びその積層体（Ｂ）の構成を示す概略断面図である。図２は、本発明に係る半導体パッケージに適用可能なインターポーザ用のシリコンウエハを示す概略平面図である。半導体チップ１００は、貫通電極１０４を設けた半導体基板１０２の表裏両面にバンプ１０６を形成した構造となっている。なお、バンプ１０６は半導体基板１０２の片側にのみ形成する構造であっても良い。半導体基板１０２の厚さは、貫通電極の深さから２０−１００μｍであることが望ましい。説明の便宜上、半導体チップ１００を（Ｂ）図のように積層したものをチップ積層体１２０と呼ぶこととする。チップ積層体１２０は、インターポーザ上に積層されるものである。本発明においては、ウエハＷ状態のインターポーザの上に半導体チップ１００を積層する工法を採用している。
【００１５】
図３〜図５は、本発明の第１実施例に係る半導体パッケージの製造工程を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。以下、本発明の第１実施例に係る製造工程について説明する。まず、図３（１−１）に示すように、インターポーザ形成用のシリコンウエハ１１２（Ｗ）の内部に貫通電極１１４を複数形成する。シリコンウエハ１１２の厚さは５００−１０００μｍ程度である。貫通電極１１４の上端は、シリコンウエハ１１２の表面に露出している。シリコンウエハ１１２の表面には、配線層（再配線）１１８が形成されている。貫通電極１１４の上端にはバンプ１１６が形成されている。図示しないが、配線層１１８の上及び、貫通電極１１４以外の部分の表面上には絶縁膜が形成されている。貫通電極の深さは、２０−１００μｍとすることができる。
【００１６】
バンプ１０６，１１６の材質としては、溶融接続が可能なＳｎＡｇ，ＳｎＰｂ，Ｃｕ＋ＳｎＡｇ，Ａｕ＋ＳｎＡｇなどを使用することができる。貫通電極１０４，１１４の材質としては、Ｃｕ，Ａｌ，Ｗ，Ａｕ，Ａｇ，ＰｏｌｙＳｉなどを使用することができる。また、絶縁膜としては、ＳｉＯ２，ＳｉＮ，ポリイミドなどを使用することができる。
【００１７】
次に、図３（１−２）に示すように、半導体ウエハ１１２の所定の位置に周知の方法により半導体チップ１００を積層し、チップ積層体１２０を成形する。チップ積層体１２０において、各半導体チップ１００は電気的に接続されている。
【００１８】
次に、図４（１−３）に示すように、チップ積層体１２０の側面よりアンダーフィル樹脂１２２を注入し、加熱することで硬化させる。あるいは、半導体チップ１００を積層する前に半導体チップ１００を搭載する中央付近にアンダーフィル樹脂を予め供給しておき、半導体チップ１００の積層時に仮硬化させ、一段ずつ半導体チップ１００を積層、樹脂封止する方法を採用することもできる。アンダーフィル樹脂１２２としては、エポキシ材とシリカ（フィラー）からなる熱硬化樹脂を使用することができる。なお、狭いギャップを封止するために、シリカを混入しない樹脂を使用することもできる。
【００１９】
次に、図４（１−４）に示すように、シリコンウエハ１１２の表面全体をモールド樹脂１２４で一括オーバーモールドする。オーバーモールドは、所定のサイズの金型を使用したトランスファーモールディング方式で成形することができる。モールド樹脂の材料としては、エポキシ樹脂を使用することができる。
【００２０】
次に、図５（１−５）に示すように、シリコンウエハ１１２の裏面を貫通電極１１４の下端が露出するまで研削する。続いて、図５（１−６）に示すように、シリコンウエハ１１２の裏面の所定の位置に外部端子１２６を形成する。外部端子１２６の材料としては、ＳｎＰｂ，ＳｎＡｇなどを使用することができる。その後、ダイシングラインに沿って切断することにより、個片化された複数の半導体パッケージ（ＢＧＡ）が完成する。完成した半導体パッケージは、マザーボード（実装配線基板）上に実装される。
【００２１】
以上のように、本発明の第１実施例によれば、ウエハ標準厚さの状態で半導体チップの積層及びオーバーモールドができるため、各工程間のハンドリングが容易になる。また、オーバーモールド後にシリコンウエハを研削しているため、強度不足による欠陥の発生を抑制でき、薄化が容易となる。
【００２２】
図６〜図９は、本発明の第２実施例に係る半導体パッケージの製造工程を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。以下、本発明の第２実施例に係る製造工程について説明する。なお、本実施例において、上述した第１実施例と同一又は対応する構成要素については、同一の参照符合を付し、重複した説明は省略する。
【００２３】
まず、図６（２−１）に示すように、インターポーザ形成用のシリコンウエハ２１２（Ｗ）の内部に貫通電極２１４を複数形成する。シリコンウエハ２１２の厚さは５００−１０００μｍ程度である。貫通電極２１４の上端は、シリコンウエハ２１２の表面に露出している。シリコンウエハ２１２の表面には、配線層（再配線）２１８が形成されている。貫通電極２１４上には、バンプパッドが形成されている。また、図示しないが、配線層２１８及び貫通電極２１４上には絶縁膜が形成されている。貫通電極の深さは、２０−１００μｍとすることができる。
【００２４】
貫通電極２１４の材質としては、Ｃｕ，Ａｌ，Ｗ，Ａｕ，Ａｇ，ＰｏｌｙＳｉなどを使用することができる。また、絶縁膜としては、ＳｉＯ２，ＳｉＮ，ポリイミドなどを使用することができる。
【００２５】
次に、図６（２−２）に示すように、接着剤２１５を介してガラス板２３２をシリコンウエハ２１２の配線層側表面に貼り合わせる。ガラス板２３２は、外径がシリコンウエハ２１２より５００−２０００μｍ程度大きい又は同径であり、厚さが５００−１０００μｍで平面精度の良好なものを使用する。また、接着剤２１５の厚さとしては、１０−１００μｍ程度が好ましい。
【００２６】
次に、図６（２−３）に示すように、シリコンウエハ２１２の表面を貫通電極２１４が露出するまで研削する。その後、必要に応じて、図７（２−４）に示すように、所定の位置に再配線２１７と、バンプ２１６を形成する。さらに、貫通電極２１４以外の部分の表面及び、再配線の上には絶縁層を形成する。この時、シリコンウエハ２１２の厚さは２０−１００μｍとなる。
【００２７】
次に、図７（２−５）に示すように、シリコンウエハ２１２の所定の位置に周知の方法により半導体チップ１００を積層し、チップ積層体１２０を成形する。チップ積層体１２０において、各半導体チップ１００は電気的に接続されている。
【００２８】
次に、図８（２−６）に示すように、チップ積層体１２０の側面よりアンダーフィル樹脂２２２を注入し、加熱することで硬化させる。あるいは、半導体チップ１００を積層する前に半導体チップ１００を搭載する中央付近にアンダーフィル樹脂を予め供給しておき、半導体チップ１００の積層時に仮硬化させ、一段ずつ半導体チップ１００を積層、樹脂封止する方法を採用することもできる。アンダーフィル樹脂２２２としては、エポキシ材とシリカ（フィラー）からなる熱硬化樹脂を使用することができる。なお、狭いギャップを封止するために、シリカを混入しない樹脂を使用することもできる。
【００２９】
次に、図８（２−７）に示すように、シリコンウエハ２１２の表面全体をモールド樹脂２２４で一括オーバーモールドする。オーバーモールドは、所定のサイズの金型を使用したトランスファーモールディング方式で成形することができる。モールド樹脂の材料としては、エポキシ樹脂を使用することができる。
【００３０】
次に、図９（２−８）に示すように、ガラス板２３２及び接着剤２１５をシリコンウエハ２１２から剥がす。続いて、図９（２−９）に示すように、シリコンウエハ２１２の裏面の所定の位置に外部端子２２６を設ける。外部端子２２６の材料としては、ＳｎＰｂ，ＳｎＡｇなどを使用することができる。その後、ダイシングラインに沿って切断することにより、個片化された複数の半導体パッケージ（ＢＧＡ）が完成する。完成した半導体パッケージは、マザーボード（実装配線基板）上に実装される。
【００３１】
以上のように、本発明の第２実施例によれば、上述した第１実施例の効果に加え、シリコンウエハの表裏両面に再配線が可能になるため、多品種に対応が可能となる。また、シリコンウエハがガラス板で支持されているため、オーバーモールド工程までシリコンウエハの反りを抑えられるという効果がある。なお、シリコンウエハに接着される補強用部材としては、ガラス以外の材質のもの使用することもできる。
【００３２】
図１０〜図１３は、本発明の第３実施例に係る半導体パッケージの製造工程を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。以下、本発明の第２実施例に係る製造工程について説明する。なお、本実施例において、上述した第１及び第２実施例と同一又は対応する構成要素については、同一の参照符合を付し、重複した説明は省略する。
【００３３】
まず、図１０（３−１）に示すように、インターポーザ形成用のシリコンウエハ３１２（Ｗ）の内部に貫通電極３１４を複数形成する。シリコンウエハ３１２の厚さは５００−１０００μｍ程度である。貫通電極３１４の上端は、シリコンウエハ３１２の表面に露出している。シリコンウエハ３１２の表面には、配線層（再配線）３１８、バンプバッド３１６．外部端子３１９が形成されている。また、図示しないが、配線層３１８の上及び、貫通電極３１４以外の部分の表面上には絶縁膜が形成されている。貫通電極の深さは、２０−１００μｍとすることができる。
【００３４】
貫通電極３１４の材質としては、Ｃｕ，Ａｌ，Ｗ，Ａｕ，Ａｇ，ＰｏｌｙＳｉなどを使用することができる。また、絶縁膜としては、ＳｉＯ２，ＳｉＮ，ポリイミドなどを使用することができる。
【００３５】
次に、図１０（３−２）に示すように、接着剤３３０を介してガラス板３３２をシリコンウエハ３１２の外部端子３１９側表面に貼り合わせる。ガラス板３３２は、外径がシリコンウエハ３１２より５００−２０００μｍ程度大きい又は同径であり、厚さが５００−１０００μｍで平面精度の良好なものを使用する。また、接着剤３１５の厚さとしては、１０−１００μｍ程度が好ましい。
【００３６】
次に、図１０（３−３）に示すように、シリコンウエハ３１２の表面を貫通電極３１４が露出するまで研削する。その後、必要に応じて、図１１（３−４）に示すように、所定の位置に再配線３２２と、バンプ３２４を形成する。さらに、貫通電極３１４以外の部分の表面及び、再配線３２２の上には絶縁層を形成する。この時、シリコンウエハ３１２の厚さは２０−１００μｍとなる。
【００３７】
次に、図１１（３−５）に示すように、シリコンウエハ３１２の所定の位置に周知の方法により半導体チップ１００を積層し、チップ積層体１２０を成形する。チップ積層体１２０において、各半導体チップ１００は電気的に接続されている。
【００３８】
次に、図１２（３−６）に示すように、チップ積層体１２０の側面よりアンダーフィル樹脂３２３を注入し、加熱することで硬化させる。あるいは、半導体チップ１００を積層する前に半導体チップ１００を搭載する中央付近にアンダーフィル樹脂を予め供給しておき、半導体チップ１００の積層時に仮硬化させ、一段ずつ半導体チップ１００を積層、樹脂封止する方法を採用することもできる。アンダーフィル樹脂３２３としては、エポキシ材とシリカ（フィラー）からなる熱硬化樹脂を使用することができる。なお、狭いギャップを封止するために、シリカを混入しない樹脂のを使用することもできる。
【００３９】
次に、図１２（３−７）に示すように、シリコンウエハ３１２の表面全体をモールド樹脂３２５で一括オーバーモールドする。オーバーモールドは、所定のサイズの金型を使用したトランスファーモールディング方式で成形することができる。モールド樹脂の材料としては、エポキシ樹脂を使用することができる。
【００４０】
次に、図１３（３−８）に示すように、ガラス板３３２及び接着剤３３０をシリコンウエハ３１２から剥がす。その後、ダイシングラインに沿って切断することにより、個片化された複数の半導体パッケージ（ＢＧＡ）が完成する。完成した半導体パッケージは、マザーボード（実装配線基板）上に実装される。
【００４１】
以上のように、本発明の第３実施例によれば、上述した第１及び第２実施例の効果に加え、接着剤によってパッドが汚染される前に予め外部端子３１９を設けているため、インターポーザと外部端子３１９との接続の信頼性が向上する。
【００４２】
以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明に係る半導体パッケージに適用可能な半導体チップ（Ａ）及びその積層体（Ｂ）の構成を示す概略断面図である。
【図２】図２は、本発明に係る半導体パッケージに適用可能なインターポーザ用のシリコンウエハを示す概略平面図である。
【図３】図３は、本発明の第１実施例に係る半導体パッケージの製造工程（１−１，１−２）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図４】図４は、第１実施例に係る半導体パッケージの製造工程（１−３，１−４）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図５】図５は、第１実施例に係る半導体パッケージの製造工程（１−５，１−６）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図６】図６は、本発明の第２実施例に係る半導体パッケージの製造工程（２−１〜２−３）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図７】図７は、第２実施例に係る半導体パッケージの製造工程（２−４，２−５）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図８】図８は、第２実施例に係る半導体パッケージの製造工程（２−６，２−７）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図９】図９は、第２実施例に係る半導体パッケージの製造工程（２−８，２−９）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図１０】図１０は、本発明の第３実施例に係る半導体パッケージの製造工程（３−１〜３−３）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図１１】図１１は、第３実施例に係る半導体パッケージの製造工程（３−４，３−５）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図１２】図１２は、第３実施例に係る半導体パッケージの製造工程（３−６，３−７）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【図１３】図１３は、第３実施例に係る半導体パッケージの製造工程（３−８）を示す断面図であり、図２のＡ−Ａ方向の断面に対応する。
【符号の説明】
【００４４】
１００      半導体チップ
１１２    Ｓｉウエハ
１１４      貫通電極
１１８，２１７      再配線
１２０      チップ積層体
１２４，２２４      モールド樹脂
２１５，３３０      接着剤
２３２，３３２      ガラス板
Ｗ    Ｓｉウエハ
【図１】
2007214220.tif 000003
【図２】
2007214220.tif 000004
【図３】
2007214220.tif 000005
【図４】
2007214220.tif 000006
【図５】
2007214220.tif 000007
【図６】
2007214220.tif 000008
【図７】
2007214220.tif 000009
【図８】
2007214220.tif 000010
【図９】
2007214220.tif 000011
【図１０】
2007214220.tif 000012
【図１１】
2007214220.tif 000013
【図１２】
2007214220.tif 000014
【図１３】
2007214220.tif 000015