(57)【要約】【課題】表示装置において、フレームメモリを使用することなく輪郭強調を行うことを可能とする。【解決手段】複数の画素を有する表示パネルと、外部から入力される表示データに基づいて前記表示パネルを駆動する駆動回路とを備えた表示装置であって、前記外部から入力される表示データのうち、前記表示パネルの全画素数よりも少ないｊ個の画素における前フレームの表示データを格納するメモリと、前記メモリに格納された前記ｊ個の画素における前記前フレームの表示データと、現フレームに表示すべき表示データとを比較して、前記表示パネルに表示すべき画像が動画か否かを判定する判定回路とを有し、前記駆動回路は、前記判定回路によって動画であると判定された場合には、ｊ個より多い画素数を有する領域に対して、前記外部から入力される表示データの輪郭を強調して表示を行う。【選択図】図３
2007147790.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルと、
外部から入力される表示データに基づいて前記表示パネルを駆動する駆動回路とを備えた表示装置であって、
前記外部から入力される表示データのうち、前記表示パネルの全画素数よりも少ないｊ個の画素における前フレームの表示データを格納するメモリと、
前記メモリに格納された前記ｊ個の画素における前記前フレームの表示データと、現フレームに表示すべき表示データとを比較して、前記表示パネルに表示すべき画像が動画か否かを判定する判定回路とを有し、
前記駆動回路は、前記判定回路によって動画であると判定された場合には、ｊ個より多い画素数を有する領域に対して、前記外部から入力される表示データの輪郭を強調して表示を行うことを特徴とする表示装置。
【請求項２】
前記ｊ個は、前記表示パネルの全画素数の１／１０以下であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記判定回路は、前記メモリに格納された前フレームの表示データと、前記現フレームに表示すべき表示データとを比較して、前記ｊ個のうち所定数以上が不一致であるときに、前記表示パネルに表示すべき画像が動画であると判定することを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記駆動回路は、前記メモリと、前記判定回路とを内蔵し、搭載するメモリ容量が前記表示パネルの全画素分より少ないことを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記表示パネルは、精細度１５０ｐｐｉ以上の表示パネルであることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、携帯電話機などに用いられる表示装置の駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
サブピクセル数が、カラー表示で２４０×３２０×３程度の小型の液晶パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
一方、例えば、大型モニター等に使用される大型の液晶表示装置では、表示画像をシャープに見せるために、輪郭強調が行われているものがある。（下記、特許文献１参照）
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平７−１９９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
携帯電話機などに使用される小型の液晶表示モジュールでは、液晶表示パネルの画面が小さいため、表示画面の細かな部分、例えば、ゴルフ中継や野球中継のような小さなボールなどが見えにくいという問題点がある。特に、動画では顕著である。
前述の問題点を解消するためには、輪郭強調技術により、例えば、ゴルフ中継や野球中継のような小さなボールのエッジを強調することが有効である。一方、大型の液晶表示モジュールでは、フレームメモリを備えている。
従来の公知の輪郭強調技術として、動画像の空間的な運動量に応じて強調度合いを強くする処理を行うものがあるが、前フレームとの比較のためにフレームメモリが必要であり、このフレームメモリを、小型の液晶表示モジュールのドライバに実装することが困難であるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、フレームメモリを使用することなく輪郭強調を行うことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルと、外部から入力される表示データに基づいて前記表示パネルを駆動する駆動回路とを備えた表示装置であって、前記外部から入力される表示データのうち、前記表示パネルの全画素数よりも少ないｊ個の画素における前フレームの表示データを格納するメモリと、前記メモリに格納された前記ｊ個の画素における前記前フレームの表示データと、現フレームに表示すべき表示データとを比較して、前記表示パネルに表示すべき画像が動画か否かを判定する判定回路とを有し、前記駆動回路は、前記判定回路によって動画であると判定された場合には、ｊ個より多い画素数を有する領域に対して、前記外部から入力される表示データの輪郭を強調して表示を行うことを特徴とする。
【０００６】
（２）（１）において、前記ｊ個は、前記表示パネルの全画素数の１／１０以下である。
（３）（１）または（２）において、前記判定回路は、前記メモリに格納された前フレームの表示データと、前記現フレームに表示すべき表示データとを比較して、前記ｊ個のうち所定数以上が不一致であるときに、前記表示パネルに表示すべき画像が動画であると判定する。
（４）（１）ないし（３）の何れかにおいて、前記駆動回路は、前記メモリと、前記判定回路とを内蔵し、搭載するメモリ容量が前記表示パネルの全画素分より少ない。
（５）（１）ないし（４）の何れかにおいて、前記表示パネルは、精細度１５０ｐｐｉ以上の表示パネルである。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、フレームメモリを使用することなく輪郭強調を行うことが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
液晶パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（Ｇ1〜Ｇ320）と、映像線（またはドレイン線）（Ｓ1〜Ｓ720）とが各々並列して設けられる。
走査線（Ｇ）と映像線（Ｓ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極（ＩＴＯ１）と薄膜トランジスタ（ＴＦＴ）が設けられる。１画素は３サブピクセルであり、図１では、液晶パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
液晶を挟み、各画素電極（ＩＴＯ１）に対向するように、共通電極（対向電極、または、コモン電極ともいう）（ＩＴＯ２）が設けられる。そのため、各画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間には液晶容量（ＬＣ）が形成される。
液晶パネル（ＰＮＬ）は、画素電極（ＩＴＯ１）、薄膜トランジスタ（ＴＦＴ）等が設けられたガラス基板（基板）（ＧＬＡＳＳ）と、カラーフィルタ等が形成される対向基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、両基板は、ガラス基板に限定されるものではない。また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【０００９】
本実施例において、ガラス基板（ＧＬＡＳＳ）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶パネル（ＰＮＬ）の映像線（Ｓ）を駆動するソースドライバ（映像線駆動回路）１３０と、液晶パネル（ＰＮＬ）の走査線（Ｇ）を駆動するゲートドライバ（走査線駆動回路）１４０と、液晶パネル（ＰＮＬ）に画像を表示するために必要な電源電圧（例えば、液晶パネル（ＰＮＬ）の共通電極（ＩＴＯ２）に供給する共通電圧（Ｖｃｏｍ））などを生成する液晶駆動電源発生回路１２０と、メモリ回路１５０とを有する。また、図１において、ＦＰＣはフレキシブル回路基板である。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、ガラス基板（ＧＬＡＳＳ）上に搭載する代わりに、フレキシブル回路基板上に形成するようにしてもよい。
【００１０】
コントローラ回路１００は、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから入力される表示データと表示コントロール信号に基づき、液晶表示モジュール全体を制御する各信号を各部に出力する。
各画素部の薄膜トランジスタ（ＴＦＴ）のゲートは走査線（Ｇ）に、ドレインは映像線（Ｓ1〜Ｓ720）に接続される。
ゲートドライバ１４０からの走査信号が走査線（Ｇ）に出力されると、薄膜トランジスタ（ＴＦＴ）はオンとなる。薄膜トランジスタ（ＴＦＴ）がオンの時に、ソースドライバ１３０から映像電圧が映像線（Ｓ）に印加されると、薄膜トランジスタ（ＴＦＴ）を介して、画素電極（ＩＴＯ１）に映像電圧が印加され、液晶容量（ＬＣ）に映像電圧が書き込まれる。これにより、液晶表示パネル（ＰＮＬ）に画像が表示される。なお、図１においてＳＣは走査方向である。
図２は、図１に示すソースドライバ１３０の概略内部構成を示すブロック図である。
本実施例において、表示データは、メモリ回路１５０の所定のアドレスに格納される。メモリ回路１５０に格納された表示データは、液晶の駆動タイミングに応じてメモリ回路１５０から読み出され、輪郭強調回路１０を通ってデータラッチ回路１１に１行分の表示データとして一時保持される。
一方、階調電圧発生回路１３は、階調表示に必要な複数の階調電圧を発生する回路で、例えば、６４個の階調電圧を発生する。
次に、セレクタ（デコーダともいう）１２は、６４個の階調電圧のうち、１つの階調電圧をデータラッチ回路１１に保持されている表示データに応じてそれぞれ選択し、当該セレクタ１２で選択された階調電圧は、出力回路１４で電流増幅されて、映像線（Ｓ1〜Ｓ720）に出力される。
【００１１】
本実施例では、データラッチ回路１１の前に、輪郭強調回路１０が設けられる。
図３は、図２に示す輪郭強調回路１０の一例の概略構成を示すブロック図である。なお、図３において、Ｌａｔａ、Ｌａｔｂは、ラッチクロックＤＣＬＫによって動作する格納回路であり、例えば、ラッチ回路またはメモリなどが使用可能であるが、以下の説明では、ラッチ回路として説明する。
図３に示す輪郭強調回路では、注目サブピクセルの一つ後のサブピクセルの表示データｆ（X(n+1)）と、ラッチ回路（Ｌａｔｂ）により遅延された注目サブピクセルの表示データｆ（Xn）と、２つのラッチ回路（Ｌａｔｂ）により遅延された注目サブピクセルの一つ前のサブピクセルの表示データｆ（X(n-1)）とが演算回路２１に入力され、演算回路２１は、当該連続する３つのサブピクセルの表示データに重み付けを施して、輪郭強調された表示データＦ（Xn）を生成する。
動画検出回路２０は、表示される画像が動画か否かを判断し、表示される画像が動画の場合に、マルチプレクサ（ＭＰ）を制御し、前記輪郭強調された表示データＦ（Xn）を選択し、表示される画像が静止画の場合に、通常の表示データを選択する。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ前のサブピクセル（X(n-1)）の表示データ値をｆ（X(n-1)）、注目サブピクセルの一つ後のサブピクセル（X(n+1)）の表示データ値をｆ（X(n+1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路２１は下記（１）式の演算を実行する。
［数１］
Ｆ（Xn）＝Ａ×ｆ（X(n-1)）＋Ｂ×ｆ（Xn）＋Ｃ×ｆ（X(n+1)）
・・・・・・・・・・・・・・・・・  （１）
但し、Ａ、Ｂ、Ｃはフィルタ係数である。
【００１２】
例えば、元データが表１に示す値で、また、Ａ＝−0.3、Ｂ＝1.6、Ｃ＝−0.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（２）式で求められる。
［数２］
Ｆ（X3）＝Ａ×ｆ（X2）＋Ｂ×ｆ（X3）＋Ｃ×ｆ（X4）
＝−0.3×20＋1.6×50−0.3×100
＝44
Ｆ（X8）＝−0.3×100＋1.6×50−0.3×20
＝44
・・・・・・・・・・・・・・・・・  （２）
元データが表１に示す値で、また、フィルタ係数が、Ａ＝−0.3、Ｂ＝1.6、Ｃ＝−0.3のときの、輪郭強調された表示データ値を、表１の変換後データ（Ｄ１）に示す。
さらに、元データが表１に示す値で、また、フィルタ係数が、Ａ＝−0.6、Ｂ＝2.2、Ｃ＝−0.6のときの、輪郭強調された表示データ値を、表１の変換後データ（Ｄ２）に示す。
表１をグラフ化したものが、図４に示すグラフである。
図４に示すグラフで、（Ｄ０）が、表１に示す元データ（Ｄ０）、（Ｄ１）が、表１の変換後データ（Ｄ１）、（Ｄ２）が、表１の変換後データ（Ｄ２）を表す。
［表１］
2007147790.tif 000003
【００１３】
図５は、図２に示す輪郭強調回路１０の他の例の概略構成を示すブロック図である。図５に示す輪郭強調回路では、演算回路２１が、注目サブピクセルの表示データｆ（Xn)と、注目サブピクセルの一つ前のサブピクセルの表示データｆ（X(n-1)）に重み付けを施して、輪郭強調された表示データを生成する。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ前のサブピクセル（X(n-1)）の表示データ値をｆ（X(n-1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路２１は下記（３）式の演算を実行する。
［数３］
Ｆ（Xn）＝Ａ’×ｆ（X(n-1)）＋Ｂ’×ｆ（Xn）
・・・・・・・・・・・・・・・・・  （３）
但し、Ａ’、Ｂ’はフィルタ係数である。
例えば、元データが表２に示す値で、また、Ａ’＝−0.3、Ｂ’＝1.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（４）式で求められる。
［数４］
Ｆ（X3）＝Ａ’×ｆ（X2）＋Ｂ'×ｆ（X3）
＝−0.3×20＋1.3×50
＝59
Ｆ（X8）＝−0.3×100＋1.3×50
＝35
・・・・・・・・・・・・・・・・・  （４）
元データが表２に示す値で、また、フィルタ係数が、Ａ’＝−0.3、Ｂ’＝1.3であるときの、輪郭強調された表示データ値を、表２の変換後データ（Ｄ１）に示す。
さらに、元データが表２に示す値で、また、フィルタ係数が、Ａ’＝−0.6、Ｂ’＝1.6のときの、輪郭強調された表示データ値を、表２の変換後データ（Ｄ２）に示す。
表２をグラフ化したものが、図６に示すグラフである。
図６に示すグラフで、（Ｄ０）が、表２に示す元データ（Ｄ０）、（Ｄ１）が、表２の変換後データ（Ｄ１）、（Ｄ２）が、表２の変換後データ（Ｄ２）を表す。
［表２］
2007147790.tif 000004
【００１４】
図５に示す輪郭強調回路では、演算回路２１が、注目サブピクセルの表示データｆ（Xn）と、注目サブピクセルの一つ後のサブピクセルの表示データｆ（X(n+1)）に重み付けを施して、輪郭強調された表示データを生成することもできる。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ後のサブピクセル（X(n+1)）の表示データ値をｆ（X(n+1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路２１は下記（５）式の演算を実行する。
［数５］
Ｆ（Xn）＝Ｂ’×ｆ（Xn）＋Ｃ’×ｆ（X(n+1)）
・・・・・・・・・・・・・・・・・  （５）
但し、Ｂ’、Ｃ’はフィルタ係数である。
例えば、元データが表３に示す値で、また、Ｂ’＝1.3、Ｃ’＝−0.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（６）式で求められる。
［数６］
Ｆ（X3）＝Ｂ’×ｆ（X3）＋Ｃ'×ｆ（X4）
＝1.3×50−0.3×100
＝35
Ｆ（X8）＝1.3×50−0.3×20
＝59
・・・・・・・・・・・・・・・・・  （６）
元データが表３に示す値で、また、フィルタ係数が、Ｂ’＝1.3、Ｃ’＝−0.3であるときの、輪郭強調された表示データ値を、表３の変換後データ（Ｄ１）に示す。
さらに、元データが表３に示す値で、また、フィルタ係数が、Ｂ’＝1.6、Ｃ’＝−0.6のときの、輪郭強調された表示データ値を、表３の変換後データ（Ｄ２）に示す。
表３をグラフ化したものが、図７に示すグラフである。
図７に示すグラフで、（Ｄ０）が、表３に示す元データ（Ｄ０）、（Ｄ１）が、表３の変換後データ（Ｄ１）、（Ｄ２）が、表３の変換後データ（Ｄ２）を表す。
［表３］
2007147790.tif 000005
【００１５】
図３、図５に示す動画検出回路２０は、表示される画像が動画か否かを判断し、表示される画像が動画の場合に、マルチプレクサ（ＭＰ）を制御し、前記輪郭強調された表示データを選択し、表示される画像が静止画の場合に、通常の表示データを選択する。
したがって、動画検出回路２０は、一つ前のフレームの表示データを保存する必要があるが、本実施例では、一つ前のフレームの表示データを全て保存するのではなく、液晶表示パネル（ＰＮＬ）の任意の複数のポイントの表示データを保存する。
図８は、本実施例において、液晶表示パネル（ＰＮＬ）における、一つ前のフレームの表示データを保存する複数のポイントを示す図である。図３では、図中丸で囲まれた部分（Ｐ）が、一つ前のフレームの表示データを保存するポイントであり、本実施例では、４つとして示している。
本実施例において、一つ前のフレームの表示データを保存する単位は、画素またはサブピクセルとし、保存するポイント数は、１以上、全サブピクセル数（ここでは、２４０×３２０×３）未満、好ましくは、１以上、数十サブピクセル（多くても、１／２〜１／１０程度）とする。さらに、一つ前のフレームの表示データを保存する複数のポイントは、液晶表示パネル（ＰＮＬ）の中央部付近が好ましい。
動画検出回路２０は、前述したポイントにおける、一つ前のフレームの表示データと、次のフレームの表示データとを比較して動画か否かを判断する。例えば、前述したポイント数のうち少なくとも１点、あるいは所定の点数以上変化があったときに、動画と判定する。
本実施例では、液晶表示パネル（ＰＮＬ）の表示される画面の一部だけを見て、動画か否かを判断するので誤判定を行う可能性はあるが、少ないメモリで済むため、携帯に実装する際には有効である。
【００１６】
一般に、大型ＴＶなど、精細度の低いパネルではエッジ強調を行うと画質が低下する傾向にあり、前述した輪郭強調は、携帯電話機などに使用される液晶表示モジュールなどのような精細度の高いパネルの場合により有効であり、エッジ強調で動画がきれいに見える。  そのため、本実施例において、液晶表示パネル（ＰＮＬ）の精細度は、１５０ＰＰＩ（Pixels per Inch）以上が好ましい。
なお、精細度の上限は特にないが、精細度の上限は、製造上の制限などにより、１０００ＰＰＩ当たりが限度である。
例えば、元画像のスキャン方向が、図９のＡに示す方向である場合、携帯電話機に表示される画像のスキャン方向が、図１０のＢに示す方向の場合も想定される。
この場合には、前述した輪郭強調において、重み付けするサブピクセルの配置方向と、スキャン方向とが異なることになる。
このような場合には、図３、図５に示す輪郭強調回路におけるラッチ回路（Ｌａｔｂ）に代えて、連続する２表示ライン、あるいは、連続する３表示ライン用の表示データを格納するラインメモリを設け、演算回路２１において、当該ラインメモリに格納された同一列上の２、あるいは３個の表示データに基づき輪郭強調表示データを生成するようにすればよい。
また、液晶表示パネル（ＰＮＬ）の画面の一部だけ、例えば、窓内で動画表示する場合には、前述した処理は、窓内だけの表示データに実施されることはいうまでもない。
また、図１において、ラインメモリが不要の場合は、メモリ回路１５０は省略することも可能である。
なお、前述の説明では、本発明をＴＦＴ方式の液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、ＳＴＮ方式の液晶表示モジュール、有機ＥＬ素子を有するＥＬ表示装置、あるいは、それ以外の表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示すソースドライバの概略内部構成を示すブロック図である。
【図３】図２に示す輪郭強調回路の一例の概略構成を示すブロック図である。
【図４】表１をグラフ化したグラフである。
【図５】図２に示す輪郭強調回路の他の例の概略構成を示すブロック図である。
【図６】表２をグラフ化したグラフである。
【図７】表３をグラフ化したグラフである。
【図８】本発明の実施例の液晶表示モジュールにおいて、液晶表示パネル（ＰＮＬ）における、一つ前のフレームの表示データを保存する複数のポイントを示す図である。
【図９】元画像のスキャン方向を示す図である。
【図１０】携帯電話機に表示される画像のスキャン方向を示す図である。
【符号の説明】
【００１８】
１０  輪郭強調回路
１１  データラッチ回路
１２  セレクタ
１３  階調電圧発生回路
１４  出力回路
２０  動画検出回路
２１  演算回路
１００  コントローラ回路
１２０  液晶駆動電源発生回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
ＰＮＬ  液晶パネル
Ｓ  映像線（またはドレイン線）
Ｇ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＩＴＯ１  画素電極
ＩＴＯ２  共通電極（対向電極、または、コモン電極）
ＬＣ  液晶容量
ＧＬＡＳＳ  ガラス基板（基板）
ＤＲＶ  駆動回路
Ｌａｔａ，Ｌａｔｂ  ラッチ回路
ＭＰ  マルチプレクサ
ＦＰＣ  フレキシブル回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007147790.tif 000010
【図６】
2007147790.tif 000011
【図７】
2007147790.tif 000012
【図８】
2007147790.tif 000013
【図９】
2007147790.tif 000014
【図１０】
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