(57)【要約】【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴ形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板１上に低濃度のＮ型Ｓｉ層３を形成する。Ｎ型Ｓｉ層３は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層２中の不純物がＮ型Ｓｉ層３側にせり上がってくるが、埋め込み型不純物層２下部にカーボンが導入されている高速用ＨＢＴ形成領域は埋め込み不純物層２からの不純物拡散が促進され、リンのせり上がり量を大きくできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
用途の異なる２以上の半導体素子を半導体基板上に有する半導体装置であって、
前記半導体基板の前記半導体素子の形成領域に形成された２以上の高濃度の埋め込み型不純物層と、
前記埋め込み型不純物層の上に形成された低濃度のエピタキシャル層とを備え、
前記埋め込み型不純物層のうち少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層とは、同一元素の不純物を含み、前記不純物の前記エピタキシャル層側へのせり上がり量が異なることを特徴とする半導体装置。
【請求項２】
前記埋め込み型不純物層中の不純物はリンであり、前記第１の埋め込み型不純物層の下部にカーボンがドープされている請求項１記載の半導体装置。
【請求項３】
不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の拡散深さよりも小さい請求項２記載の半導体装置。
【請求項４】
前記第１の埋め込み型不純物層の上部にゲルマニウムがドープされている請求項１記載の半導体装置。
【請求項５】
前記第２の埋め込み型不純物層の下部にゲルマニウムがドープされている請求項１記載の半導体装置。
【請求項６】
不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、
不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタが配置されている請求項１，２，３，４または５記載の半導体装置。
【請求項７】
前記２以上の埋め込み不純物層の少なくとも一部が、互いに接続している請求項１，２，３，４または５記載の半導体装置。
【請求項８】
用途の異なる２以上の半導体素子を半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板の前記半導体素子の形成領域に２以上の高濃度の埋め込み型不純物層を形成する工程と、
前記埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、
前記埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層における、前記エピタキシャル層側への前記不純物のせり上がり量を異ならせる工程とを含む半導体装置の製造方法。
【請求項９】
前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第１の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含む請求項８記載の半導体装置の製造方法。
【請求項１０】
前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第１の埋め込み型不純物層の形成領域の上部にゲルマニウムを注入する工程とを含む請求項８記載の半導体装置の製造方法。
【請求項１１】
前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第２の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含む請求項８記載の半導体装置の製造方法。
【請求項１２】
不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタを形成する請求項８，９，１０または１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特に、バイポーラトランジスタ、ＭＯＳトランジスタ及びバラクタなどの多種の素子を搭載した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）は、Ｓｉホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、バイポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数をもＨＢＴが実現されている。
【０００３】
近年、高速性能に優れるＨＢＴは、ＣＭＯＳ、ラテラルＰＮＰトランジスタ及びＰＮ接合型バラクタ素子などと集積化され、通信用デバイス等に利用されている。また、高速用ＨＢＴと高耐圧用ＨＢＴを同一基板上に混載したＢｉＣＭＯＳに関する従来例として、特許文献１に開示されている半導体装置が知られている（例えば、特許文献１参照）。
【０００４】
この従来例では、高速用ＨＢＴのコレクタ層の表面に凹状の窪みが形成されているため、高速用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適なＣＥ間耐圧が達成されるので、それぞれの高耐圧特性及び高速特性が両立されて高性能な半導体装置が実現される。
【特許文献１】特開２００２−２０８６４１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来例の構造では、ＨＢＴの高性能化に伴い、高速用ＨＢＴのコレクタ層を更に薄くするには凹状の窪みを深く形成しなければならない。しかしながら、凹状の窪みを深くすると、コレクタ層の表面段差が大きくなり、この段差を跨いで形成するＳｉＧｅ・ベース層の結晶性や膜組成が劣化する。更に、この窪み上に形成するエミッタ電極の微細加工も困難であった。
【０００６】
したがって、本発明の目的は、上記課題を鑑み、高濃度の埋め込み型不純物層の構造を工夫し、埋め込み型不純物層上の実効的なエピタキシャル層の厚さを素子よって異なるものに形成させることにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、第１の発明の半導体装置は、用途の異なる２以上の半導体素子を半導体基板上に有する半導体装置であって、半導体基板の半導体素子の形成領域に形成された２以上の高濃度の埋め込み型不純物層と、埋め込み型不純物層の上に形成された低濃度のエピタキシャル層とを備え、埋め込み型不純物層のうち少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層とは、同一元素の不純物を含み、不純物のエピタキシャル層側へのせり上がり量が異なるものである。
【０００８】
第２の発明の半導体装置は、第１の発明の半導体装置において、埋め込み型不純物層中の不純物はリンであり、第１の埋め込み型不純物層の下部にカーボンがドープされている。
【０００９】
第３の発明の半導体装置は、第２の発明の半導体装置において、不純物のせり上がり量が大きい第１の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい第２の埋め込み型不純物層の拡散深さよりも小さい。
【００１０】
第４の発明の半導体装置は、第１の発明の半導体装置において、第１の埋め込み型不純物層の上部にゲルマニウムがドープされている。
【００１１】
第５の発明の半導体装置は、第１の発明の半導体装置において、第２の埋め込み型不純物層の下部にゲルマニウムがドープされている。
【００１２】
第６の発明の半導体装置は、第１〜５の発明のいずれかに記載の半導体装置において、不純物のせり上がり量が大きい第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、不純物のせり上がり量が小さい第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタが配置されている。
【００１３】
第７の発明の半導体装置は、第１〜５の発明のいずれかに記載の半導体装置において、２以上の埋め込み不純物層の少なくとも一部が、互いに接続している。
【００１４】
第８の発明の半導体装置の製造方法は、用途の異なる２以上の半導体素子を半導体基板上に形成する半導体装置の製造方法であって、半導体基板の半導体素子の形成領域に２以上の高濃度の埋め込み型不純物層を形成する工程と、埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層における、エピタキシャル層側への不純物のせり上がり量を異ならせる工程とを含む。
【００１５】
第９の発明の半導体装置の製造方法は、第８の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第１の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含む。
【００１６】
第１０の発明の半導体装置の製造方法は、第８の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第１の埋め込み型不純物層の形成領域にゲルマニウムを注入する工程とを含む。
【００１７】
第１１の発明の半導体装置の製造方法は、第８の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第２の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含む。
【００１８】
第１２の発明の半導体装置の製造方法は、第８〜１１の発明の半導体装置の製造方法において、不純物のせり上がり量が大きい第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタを形成する。
【００１９】
上記のように本発明は、不純物のせり上がり量が異なる高濃度の埋め込み型不純物層を形成することを特徴とする。以下、本発明の構成の一例および原理について説明する。
【００２０】
第２，９の発明に係る半導体装置及びその製造方法は、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、高速用ＨＢＴ形成領域の高濃度埋め込み層の下側半分にカーボン（Ｃ）を注入した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、下部にカーボンがドープされている高速用ＨＢＴ形成領域は埋め込み不純物層の基板側への不純物の拡散が抑制され、Ｎ型Ｓｉ層へのリンのせり上がりを促進できる。
【００２１】
次に、第４，１０の発明に係る半導体装置及びその製造方法は、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、高速用ＨＢＴの形成領域にゲルマニウム（Ｇｅ）を注入し点欠陥または格子間欠陥を形成した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はＰ型シリコン基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する高速用ＨＢＴ形成領域は埋め込み不純物層のリンのせり上がりを促進できる。
【００２２】
次に、第５，１１の発明に係る半導体装置及びその製造方法は、Ｐ型シリコン基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にゲルマニウム（Ｇｅ）を注入し点欠陥を形成し、続いて低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はＰ型シリコン基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥または点欠陥が存在する例えばＰＮ接合バラクタはＰ型シリコン基板側へのリン拡散が多くなり、Ｎ型Ｓｉ層へのリンのせり上がり量は小さくできる。
【発明の効果】
【００２３】
本発明の半導体装置によれば、埋め込み型不純物層のうち少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層とは、同一元素の不純物を含み、不純物のエピタキシャル層側へのせり上がり量が異なるので、所望の素子によって実効的に膜厚の異なるエピタキシャル層を形成することにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができる。このため、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができる。
【００２４】
また、本発明において、第２の発明の半導体装置では、埋め込み型不純物層中の不純物はリンであり、第１の埋め込み型不純物層の下部にカーボンがドープされているので、第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中のリンは基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、下部にカーボンがドープされている第１の埋め込み型不純物層の形成領域では埋め込み不純物層の基板側へのリンの拡散が抑制され、エピタキシャル層へのリンのせり上がりを促進できる。
【００２５】
また、これにより第３の発明の半導体装置では、不純物のせり上がり量が大きい第１の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい第２の埋め込み型不純物層の拡散深さよりも小さくすることができる。
【００２６】
また、本発明において、第４の発明の半導体装置では、第１の埋め込み型不純物層の上部にゲルマニウムがドープされているので、第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する第１の埋め込み型不純物層の形成領域では埋め込み不純物層の不純物のせり上がりを促進できる。
【００２７】
また、本発明において、第５の発明の半導体装置では、第２の埋め込み型不純物層の下部にゲルマニウムがドープされているので、第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥が存在する第２の埋め込み型不純物層の形成領域では基板側への不純物拡散が多くなり、エピタキシャル層への不純物のせり上がり量は小さくできる。
【００２８】
また、本発明において、第６の発明の半導体装置では、不純物のせり上がり量が大きい第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、不純物のせり上がり量が小さい第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタが配置されていることが好ましい。これにより、ＰＮ接合型バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用バイポーラトランジスタの性能を低下することなく、高速用バイポーラトランジスタの高周波特性を向上させることができる。
【００２９】
また、本発明において、第７の発明の半導体装置では、２以上の埋め込み不純物層の少なくとも一部が、互いに接続していることが好ましい。
【００３０】
本発明の半導体装置の製造方法によれば、半導体基板の半導体素子の形成領域に２以上の高濃度の埋め込み型不純物層を形成する工程と、埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層における、エピタキシャル層側への不純物のせり上がり量を異ならせる工程とを含むので、所望の素子によって実効的に膜厚の異なるエピタキシャル層を形成することにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができる。このため、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができる。
【００３１】
また、本発明において、第９の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第１の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含むので、第２の発明と同様に第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。
【００３２】
また、本発明において、第１０の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第１の埋め込み型不純物層の形成領域の上部にゲルマニウムを注入する工程とを含むので、第４の発明と同様に第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。
【００３３】
また、本発明において、第１１の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第２の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含むので、第５の発明と同様に第１の埋め込み型不純物層が第２の埋め込み型不純物層よりせり上がり量が大きくなる。
【００３４】
また、本発明において、第１２の発明の半導体装置では、不純物のせり上がり量が大きい第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタまたはＰＮ接合型バラクタを形成するので、第６の発明と同様の効果が得られる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態における半導体装置について図１〜図１２を参照しながら説明する。
【００３６】
この半導体装置は、用途の異なる２以上の半導体素子を半導体基板上に有する。この場合、高速用ＨＢＴ１００及びＰＮ接合バラクタ１０１を備えている。図１は、本実施形態に係る高速用ＨＢＴとＰＮ接合型バラクタの断面図である。
【００３７】
図１に示すように、Ｐ型Ｓｉ基板１と、Ｐ型Ｓｉ基板１の表面部において半導体素子の形成領域に形成された高濃度のＮ＋埋め込み型不純物層２を備えており、高速用ＨＢＴ１００の形成領域のみにイオン注入して形成されたカーボンドープＳｉ層４を有する。高濃度のＮ＋埋め込み型不純物層２の上には、エピタキシャル成長によって形成された、コレクタとして機能するＳｉ単結晶層３を備える。ここで、実効的なＮ型Ｓｉ単結晶層３の膜厚は、後述するように、ＨＢＴ形成領域よりもバラクタ形成領域の方が厚くなる。また、シリコン酸化膜からなるシャロートレンチ５と、シャロートレンチ５の下方に形成され、シリコン酸化膜８及びポリシリコン膜７からなるディープトレンチ６と、コレクタとはシャロートレンチ５を挟んだ離間した部位に形成されたＮ＋型コレクタ引き出し層９とを備えている。
【００３８】
更に、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上に形成され、エミッタ開口部を有するシリコン酸化膜３１と、エミッタ開口部を埋めて単結晶のＳｉ／ＳｉＧｅＣ層３０ａに接触するポリシリコン膜からなるエミッタ電極３３と、エミッタ電極３３及びシリコン酸化膜３１の側面上に形成されたシリコン酸化膜からなるサイドウォール３６とを備えている。エミッタ電極３３、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂ及びＮ＋型コレクタ引き出し層９の上部にはシリサイド層（図示せず）が形成されている。ここで、単結晶のＳｉ／ＳｉＧｅＣ層３０ａのうちエミッタ電極３３とＮ型Ｓｉ単結晶層３（コレクタ層）とに挟まれた部分のうちシリコン酸化膜３１の開口部領域が真性ベース層である。また、Ｓｉ／ＳｉＧｅＣ層３０ａのうち真性ベース層を除く部分と、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとにより、外部ベース層が構成されている。なお、本実施形態のＳｉＧｅＣ膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有している。また、Ｐ型Ｓｉ基板上１には、エミッタ電極３３や外部ベース層を覆うシリコン酸化膜からなる層間絶縁膜３８と、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極３３，外部ベース層及びＮ＋型コレクタ引き出し層９の各Ｃｏシリサイド層に到達する接続孔を埋めるＷプラグ３９と、層間絶縁膜３８の上に形成され、各Ｗプラグ３９に接続されるアルミニウム合金膜からなる金属配線４０とが設けられている。
【００３９】
次に、本発明の第１の実施形態における半導体装置の製造方法について説明する。図２〜図１２は、本発明の第１の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００４０】
まず、図２（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（ＨＢＴ形成領域１００ａ及びバラクタ形成領域１０１ａ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００４１】
続いて、リソグラフィを用いて高速用ＨＢＴ形成領域１００ａのみ開口し、カーボンイオンを加速エネルギー約４０ｋｅＶ，ドーズ量１×１０１５ｃｍ−２の条件で注入して、高速用ＨＢＴ形成領域１００ａの表面部にカーボンドープＳｉ層４を形成する。
【００４２】
次に、図２（ｂ）に示すように、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３をエピタキシャル成長させる。このとき、Ｓｉ単結晶３内におけるＮ型不純物の濃度は、約１×１０１５ｃｍ−３、埋め込み型不純物層２内におけるリンのピーク濃度は、約６×１０１７ｃｍ−３、カーボンドープＳｉ層４内におけるカーボン濃度は約１×１０１７ｃｍ−３である。
【００４３】
ここで、図２（ｂ）に示すように、高速用ＨＢＴ形成領域１００ａとバラクタ形成領域１０１ａにおいては、埋め込み型不純物層の上部の位置が高速用ＨＢＴ形成領域１００ａの方が高くなっている。これは、高速用ＨＢＴ形成領域１００ａに導入したカーボンがＳｉ単結晶層３へのリンのせり上がりを促進する効果によるものである。
【００４４】
すなわち、Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、下部にカーボンがドープされている高速用ＨＢＴ形成領域は埋め込み不純物層の基板側への不純物の拡散が抑制され、Ｎ型Ｓｉ層へのリンのせり上がりを促進できる。
【００４５】
カーボンを含むＳｉ層中のリンの不純物拡散メカニズムはＨ．Ｒｕｃｋｅｒら（ＩＥＤＭ１９９９）によって報告されている。Ｓｉ中にカーボンが存在するとカーボンは格子間位置に存在し、リンが格子間位置を移動することができずに拡散を抑制することができる。
【００４６】
これにより、カーボンを含むＳｉ層中のリンの拡散係数が小さいため、その後の低濃度のＮ型Ｓｉ層を形成する際に高速用ＨＢＴ形成領域のリンはＰ型シリコン基板側への不純物拡散が抑制され、埋め込み不純物層の上部位置が高速用ＨＢＴ形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のＮ型Ｓｉ層の膜厚が小さくなる。このため、実効的なＮ型Ｓｉ単結晶層３の膜厚は、ＨＢＴ形成領域よりもバラクタ形成領域の方が約１００〜１５０ｎｍ厚くなる。
【００４７】
また、ＨＢＴ形成領域とバラクタ形成領域の底部においては、不純物のせり上がり量が大きいＨＢＴ形成領域の埋め込み型不純物層２の拡散深さは、不純物のせり上がり量が小さいバラクタ形成領域の埋め込み型不純物層２の拡散深さよりも小さくなる。
【００４８】
次に、図３に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ５と、アンドープポリシリコン膜７及びこれを取り囲むシリコン酸化膜８により構成されるディープトレンチ６とを形成する。各トレンチ５、６の深さは、それぞれ約０．３μｍ、約３μｍである。
【００４９】
次に、図４に示すように、Ｎ＋型コレクタ引き出し層９、Ｎ＋型引き出し層１０の形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約６０ｋｅＶ，ドーズ量３×１０１５ｃｍ−２の条件で、リン（Ｐ）イオンをＳｉ単結晶層３内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行なって、更に、加速エネルギー約５０ｋｅＶ，ドーズ量３×１０１５ｃｍ−２の条件でヒ素を注入して、Ｎ＋型コレクタ引き出し層９、Ｎ＋型引き出し層１０を形成する。
【００５０】
次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約５０〜６４０ｋｅＶ，ドーズ量１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の条件で、ＰＮ接合バラクタ部にリンを注入してＮ型拡散層１２、続いて加速エネルギー約５ｋｅＶ，ドーズ量約２×１０１５ｃｍ−２の条件でボロン（Ｂ）を注入してＰ型拡散層１１を形成する。続いて温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして不純物を活性化させる。
【００５１】
次に、図５に示すように、減圧ＣＶＤ法により、基板上に厚さ約５０ｎｍのシリコン酸化膜２８を堆積させ、続いて、減圧ＣＶＤ法により、シリコン酸化膜２８の上に約１００ｎｍのポリシリコン膜２９を堆積させる。
【００５２】
次に、図６に示すように、フォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜２９をパターニングして、外部ベース層の形成領域を開口する。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜２９の開口部に露出しているシリコン酸化膜２８をフッ酸により除去し、リンが注入されたＳｉ単結晶層３の表面を露出させる。
【００５３】
次に、図７に示すように、ＵＨＶ−ＣＶＤ法により、基板上に約７０ｎｍのＳｉバッファ層を成長した後に、ＳｉＧｅＣ膜とＳｉ膜を順次エピタキシャル成長する。このとき、Ｓｉ単結晶層３の上には、厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのＳｉ膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層３０ａが成長され、シャロートレンチ５（シリコン酸化膜）及びポリシリコン膜２９の上には、厚さ約３０ｎｍの多結晶Ｓｉと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶Ｓｉ膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層３０ｂが成長される。また、ｉｎ−ｓｉｔｕドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
【００５４】
次に、図８に示すように、減圧ＣＶＤ法により、基板上に、膜厚が約３０ｎｍのシリコン酸化膜３１及び膜厚が約５０ｎｍで濃度約３×１０１５ｃｍ−３のリンを含むポリシリコン膜３２を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜３２をパターニングして、エミッタ開口部４５を形成する。その後、ウエットエッチングにより、エミッタ開口部４５内のシリコン酸化膜３１を除去する。
【００５５】
次に、図９に示すように、基板上に、ｉｎ−ｓｉｔｕドープを伴う減圧ＣＶＤにより、膜厚が４００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ型不純物（リン）を含むＮ＋型ポリシリコンを堆積する。続いて、フォトリソグラフィーにより、Ｎ＋型ポリシリコン膜３３の上に、エミッタ電極部分を覆うレジスト膜を形成する。そして、レジスト膜をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極３３を形成する。続いて、レジスト膜及びエミッタ電極３３をエッチングマスクとして用いて、ウエットエッチングにより、シリコン酸化膜３１のうちエミッタ電極３３によって覆われていない部分を除去する。
【００５６】
次に、外部ベースの抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層３０ａ，３０ｂに、基板表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約５ｋｅＶ，ドーズ量２×１０１５ｃｍ−３の条件でボロンの追加注入を行なう。
【００５７】
次に、図１０に示すように、酸素プラズマアッシングにより、エミッタ電極３３のパターンニングに用いたレジスト膜を除去する。その後、フォトリソグラフィーにより、エミッタ電極３３及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層となる領域を覆うレジスト膜を形成し、レジスト膜をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層よりも外側に位置する部分を除去する。
【００５８】
次に、図１１に示すように、減圧ＣＶＤ法により、基板上に、厚さが約３０〜１００ｎｍ程度のシリコン酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行なって、エミッタ電極５０からＳｉ／ＳｉＧｅＣ層３０ａ中のＳｉ膜内にリンを拡散させてエミッタ層３５を形成する。続いて、基板上に、シリコン酸化膜堆積した後、シリコン酸化膜を異方性エッチングして、エミッタ電極３３の側面上にサイドウォール３６を形成する。この時、ＨＢＴのエミッタ電極３３の上面、Ｓｉ／ＳｉＧｅＣ層３０ｂの上面、及びＮ＋型コレクタ引き出し層９の上面には、シリコン層が露出している状態である。
【００５９】
次に、図１２に示すように、スパッタリングにより、基板上にＣｏ膜を形成した後、加熱してＣｏとＳｉとを反応させて、ＨＢＴのエミッタ電極３３の上部、Ｓｉ／ＳｉＧｅＣ層３０ｂの上部、及びＮ＋型コレクタ引き出し層９の上部にＣｏシリサイド層を形成する。その後、ＣｏとＳｉとの未反応層を除去し、続いて、Ｃｏシリサイド層のアニールを行なうことにより、Ｃｏシリサイド層を低抵抗化する。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａの一部とＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層とによって構成される外部ベース層とを形成する。
【００６０】
これ以降の工程では、周知の多層配線工程プロセスを用いる。すなわち、基板上にシリコン酸化膜からなる層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極３３，外部ベース層及びＮ＋型コレクタ引き出し層９の各Ｃｏシリサイド層に到達する接続孔を形成する。その後、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、層間絶縁膜３８の上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ３９に接続され、層間絶縁膜３８の上に延びる金属配線４０を形成する。このようにして、図１に示す本実施形態の半導体装置が完成する。
（第２の実施形態）
次に、本発明の第２の実施形態における半導体装置及びその製造方法について図１３および図１４を参照しながら説明する。
【００６１】
本実施形態の半導体装置は、高速用ＨＢＴ１００及びＰＮ接合バラクタ１０１を備えている。
【００６２】
まず、図１３（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（ＨＢＴ形成領域１００ａ及びバラクタ形成領域１０１ａ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００６３】
続いて、リソグラフィを用いて高速用ＨＢＴ形成領域１００ａのみ開口し、ゲルマニウムイオンを加速エネルギー約２０ｋｅＶ，ドーズ量１×１０１５ｃｍ−２の条件で注入して、高速用ＨＢＴ形成領域１００ａの表面部にゲルマニウムドープＳｉ層４ａを形成する。
【００６４】
次に、図１３（ｂ）に示すように、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３をエピタキシャル成長させる。
【００６５】
ここで、図１３（ｂ）に示すように、高速用ＨＢＴ形成領域１００ａとバラクタ形成領域１０１ａにおいては、埋め込み型不純物層２の上部の位置が高速用ＨＢＴ形成領域１００ａの方が高くなっている。これは、高速用ＨＢＴ形成領域１００ａに導入したゲルマニウムイオン注入により形成された格子間欠陥がＳｉ単結晶層３へのリンのせり上がりを促進する効果によるものである。
【００６６】
すなわち、Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はＰ型シリコン基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する高速用ＨＢＴ形成領域は埋め込み不純物層のリンのせり上がりを促進できる。
【００６７】
Ｓｉ層中では不純物が点欠陥と対になり拡散するため、拡散係数は点欠陥が存在するほうが存在しない場合より大きくなる。これにより、ゲルマニウムがドープされて点欠陥が多く存在するＳｉ層中のリンの拡散係数が大きいため、その後の低濃度のＮ型Ｓｉ層を形成する際に高速用ＨＢＴ形成領域のリンはせり上がりが促進され、埋め込み不純物層の上部位置が高速用ＨＢＴ形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のＮ型Ｓｉ層の膜厚が小さくなる。このため、実効的なＮ型Ｓｉ単結晶層３の膜厚は、ＨＢＴ形成領域よりもバラクタ形成領域の方が約１００〜１５０ｎｍ厚くなる。
【００６８】
これ以降の工程は、第１の実施形態と同様の製造工程を用いて、高速用ＨＢＴ及びＰＮ接合バラクタを形成する。このようにして、図１４に示す本実施形態の半導体装置が完成する。
（第３の実施形態）
次に、本発明の第３の実施形態における半導体装置及びその製造方法について図１５および図１６を参照しながら説明する。
【００６９】
本実施形態の半導体装置は、高速用ＨＢＴ１００及びＰＮ接合バラクタ１０１を備えている。
【００７０】
まず、図１５（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（ＨＢＴ形成領域１００ａ及びバラクタ形成領域１０１ａ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００７１】
続いて、リソグラフィを用いてＰＮ接合バラクタ形成領域のみ開口し、ゲルマニウムイオンを加速エネルギー約４０ｋｅＶ，ドーズ量１×１０１５ｃｍ−２の条件で注入して、ＰＮ接合バラクタ形成領域のＮ型の埋め込み型不純物層の下部にゲルマニウムドープＳｉ層４ａを形成する。
【００７２】
次に、図１５（ｂ）に示すように、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３をエピタキシャル成長させる。
【００７３】
ここで、図１５（ｂ）に示すように、高速用ＨＢＴ形成領域１００ａとバラクタ形成領域１０１ａにおいては、埋め込み型不純物層２の上部の位置が高速用ＨＢＴ形成領域１００ａの方が高くなっている。これは、バラクタ形成領域１０１ａに導入したゲルマニウムイオン注入により形成された点欠陥がＳｉ単結晶層３へのリンのせり上がりを抑制する効果によるものである。
【００７４】
すなわち、Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はＰ型シリコン基板側への拡散するのと同時にＮ型Ｓｉ層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥または点欠陥が存在する例えばＰＮ接合バラクタはＰ型シリコン基板側へのリン拡散が多くなり、Ｎ型Ｓｉ層へのリンのせり上がり量は小さくできる。
【００７５】
これにより、ゲルマニウムがドープされて点欠陥を含むＳｉ層中のリンの拡散係数が大きいため、その後の低濃度のＮ型Ｓｉ層を形成する際に例えばＰＮ接合バラクタ形成領域のリンのせり上がりは小さくなり、埋め込み不純物層の上部位置が高速用ＨＢＴ形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のＮ型Ｓｉ層の膜厚が小さくなる。このため、実効的なＮ型Ｓｉ単結晶層３の膜厚は、ＨＢＴ形成領域よりもバラクタ形成領域の方が約１００〜１５０ｎｍ厚くなる。
【００７６】
これ以降の工程は、第１の実施形態と同様の製造工程を用いて、高速用ＨＢＴ及びＰＮ接合バラクタを形成する。このようにして、図１６に示す本実施形態の半導体装置が完成する。
【００７７】
なお、各実施形態では、分離層で囲まれた１つの半導体素子の形成領域内に、不純物のせり上がり量が異なる２以上の高濃度の埋め込み型不純物層を形成しても良い。例えば、ＰＮ接合バラクタでは、図１７に示すように、Ｐ型拡散層１１とＮ型拡散層１２とが形成される真性領域に不純物のせり上がり量が小さい埋め込み型不純物層２を形成する一方で、これと接続してＮ＋型引き出し層１０が形成される外部領域にはせり上がり量が大きい埋め込み型不純物層２を形成することも有効である。この構成によれば、ＰＮ接合バラクタは高耐圧特性を維持しながらその寄生抵抗を低減することができる。
【００７８】
また、高速用ＨＢＴにＰＮ接合バラクタを集積する場合について示したが、高耐圧用ＨＢＴ、ラテラルＰＮＰトランジスタなどを高速用ＨＢＴと集積する場合にも有効である。
【００７９】
また、各実施形態において、ヘテロ構造を有するバイポーラトランジスタ（ＨＢＴ）に対して実施したが、通常のバイポーラトランジスタ（Ｓｉ−ＢＴ）に対しても適用可能である。
【００８０】
また、分離層にシャロートレンチとディープトレンチとを有するバイポーラトランジスタに対して実施したが、他の分離層、例えばＰＮ接合分離のバイポーラトランジスタに対しても適用可能である。
【００８１】
また、エミッタ層はエミッタ電極になるドープドポリシリコン膜からの不純物拡散で形成したが、通常のイオン注入で形成した場合でも適用可能である。
【産業上の利用可能性】
【００８２】
本発明にかかる半導体装置およびその製造方法は、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができ、良好な高周波特性が要求される情報・通信用デバイス等に有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】第２の実施形態に係る半導体装置を示す断面図。
【図１５】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】第３の実施形態に係る半導体装置を示す断面図。
【図１７】各実施形態の変形例に係る半導体装置を示す断面図。
【符号の説明】
【００８４】
１  Ｐ型Ｓｉ基板
２  Ｎ＋埋め込み型不純物層
３  Ｓｉ単結晶層
４  カーボンドープＳｉ層
４ａ  ゲルマニウムドープＳｉ層
５  シャロートレンチ
６  ディープトレンチ
７  アンドープポリシリコン膜
８  シリコン酸化膜
９  Ｎ＋型コレクタ引き出し層
１０  Ｎ＋型引き出し層
１１  Ｐ型拡散層
１２  Ｎ型拡散層
２８  シリコン酸化膜
２９  ポリシリコン膜
３０ａ  単結晶のＳｉ／ＳｉＧｅＣ層
３０ｂ  多結晶のＳｉ／ＳｉＧｅＣ層
３１  シリコン酸化膜
３２  ポリシリコン膜
３３  エミッタ電極
３５  エミッタ層
３６  サイドウォール
３８  層間絶縁膜
３９  Ｗプラグ
４０  金属配線
４５  エミッタ開口部
５０  エミッタ電極
【図１】
2007311489.tif 000003
【図２】
2007311489.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007311489.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007311489.tif 000015
【図１４】
2007311489.tif 000016
【図１５】
2007311489.tif 000017
【図１６】
2007311489.tif 000018
【図１７】
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