(57)【要約】【課題】従来の半導体装置は、信号配線とその信号配線の下層に配置される配線とが干渉する問題があった。【解決手段】本発明にかかる半導体装置は、レイアウトセル内のトランジスタに第１の電源を供給する第１の電源配線ＶＤＤＬとレイアウトセル内のトランジスタを接続するセル内配線とが形成されるセル内配線層と、レイアウトセルの入出力端子と接続される入出力配線が形成される入出力配線層と、セル内配線層と入出力配線層との間に形成されるシールド配線２３とを有し、シールド配線２３は、セル内配線と第１の電源配線とを覆う領域に形成されるものである。【選択図】図４
2007311499.tif 000002
【特許請求の範囲】
【請求項１】
レイアウトセル内のトランジスタに第１の電源を供給する第１の電源配線と前記レイアウトセル内のトランジスタを接続するセル内配線とが形成されるセル内配線層と、
前記レイアウトセルの入出力端子と接続される入出力配線が形成される入出力配線層と、
前記セル内配線層と前記入出力配線層との間に形成されるシールド配線とを有し、
前記シールド配線は、前記セル内配線と第１の電源配線とを覆う領域に形成される半導体装置。
【請求項２】
前記シールド配線の第１の方向における端部は、前記第１の電源配線及び前記セル内配線の端部のうち前記レイアウトセルの第２の方向に沿った外周辺に最も近い端部よりも前記レイアウトセルの外側に形成され、
前記シールド配線の前記第２の方向における端部は、前記セル内配線の端部のうち前記レイアウトセルの前記第１の方向に沿った外周辺に最も近い端部よりも前記レイアウトセルの外側に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールド配線の第１の方向における端部は、前記第１の電源配線及び前記セル内配線の端部のうち前記レイアウトセルの第２の方向に沿った外周辺に最も近い端部と、前記レイアウトセルの上層に配置される前記入出力配線の端部のうち前記レイアウトセルの前記第２の方向に沿った外周辺に最も近い端部と、のうち前記レイアウトセルの前記第２の方向に沿った外周辺に最も近い端部よりも前記レイアウトセルの外側に形成され、
前記シールド配線の前記第２の方向における端部は、前記セル内配線の端部のうち前記レイアウトセルの前記第１の方向に沿った外周辺に最も近い端部よりも前記レイアウトセルの外側に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記レイアウトセルの上層に配置される前記入出力配線の端部のうち前記レイアウトセルの第２の方向に沿った外周辺に最も近い端部は、前記シールド配線の第１の方向の端部と、前記第１の電源配線及び前記セル内配線の端部のうち前記レイアウトセルの前記第１の方向に沿った外周辺に最も近い端部よりも前記レイアウトセルの内側に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の方向は、前記第１の電源配線の長手方向であって、前記第２の方向は、前記第１の方向と略直行することを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記レイアウトセルは、さらに前記レイアウトセル内のトランジスタに第２の電源を供給する第２の電源配線を有し、前記第２の電源配線に挟まれる領域に前記セル内配線と前記第２の電源配線と平行する前記第１の電源配線とを有する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記レイアウトセルは、少なくとも１つのＳＲＡＭセルを有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記レイアウトセルは、複数の前記レイアウトセルに電源を供給するグローバル電源配線が配置される吊り部を介して隣接して配置されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に素子と素子の上部に形成される配線層との間にシールド配線を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、製造プロセスの微細化が進んでいる。製造プロセスが微細化されると、例えばドレインの寄生容量（ドレイン容量）の減少、あるいは配線間距離の短縮によって、半導体装置は、ノイズ耐性が悪化する問題がある。
【０００３】
ドレイン容量が減少した場合の影響の１つとして、半導体装置の外部から入射する宇宙線によって発生するソフトエラーに対する耐性が悪化する問題がある。また、配線間距離の短縮による影響の１つとして、配線間で信号の干渉が生じる。干渉によって隣接する配線に伝達する信号が互いのノイズとなると、信号の誤伝搬が生じる問題がある。
【０００４】
ドレイン容量の減少による影響を低減する技術が特許文献１（従来例）に開示されている。従来例は、ＳＲＡＭにおけるソフトエラーの発生を抑制するものである。従来例のＳＲＡＭの回路図を図１１に示す。図１１に示すように、従来のＳＲＡＭは、データを記憶するノード１０１、１０２（クロスカップルノード）に負荷容量Ｃ１、Ｃ２を有している。この負荷容量Ｃ１、Ｃ２によって、ノード１０１、１０２の容量を増加させることでソフトエラーに対する耐性を向上させることが可能である。
【０００５】
また、従来例では、チップ面積の増加を抑制するため、ＳＲＡＭセルの上層に負荷容量１３０を形成する。従来のＳＲＡＭのレイアウトの模式図を図１２に示し、ＳＲＡＭセルの上層に負荷容量１３０を配置した場合のレイアウトの模式図を図１３に示す。図１３に示すように、従来例では、付加したい容量Ｃ１，Ｃ２をＳＲＡＭセルの上層に適宜配置する。これによって、負荷容量Ｃ１、Ｃ２のために新たな領域を追加する必要がないため、チップ面積の増大を抑制することが可能である。
【特許文献１】特開２００５−１８３４２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術によっても配線間の干渉による信号の誤伝搬については考慮されていない。従来のＳＲＡＭにおいては、例えばクロスカップルノードとなる配線の上層にビット線が配置される。クロスカップルノードの電位は、電源電位ＶＤＤから接地電位ＶＳＳまでの振幅を有する。クロスカップルノードの電位変動は大きいため、クロスカップルノードの上層に配置されるビット線は、クロスカップルノードの電位変動の影響（干渉）を受けやすい。つまり、クロスカップルノードの電位変動がビット線にノイズとして影響する問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、レイアウトセル内のトランジスタに第１の電源を供給する第１の電源配線と前記レイアウトセル内のトランジスタを接続するセル内配線とが形成されるセル内配線層と、前記レイアウトセルの入出力端子と接続される入出力配線が形成される入出力配線層と、前記セル内配線層と前記入出力配線層との間に形成されるシールド配線とを有し、前記シールド配線は、前記セル内配線と第１の電源配線とを覆う領域に形成されるものである。
【０００８】
本発明にかかる半導体装置によれば、セル内配線と第１の電源配線とを覆う領域にシールド配線が形成されている。また、シールド配線は、セル内配線層と入出力配線層との間に形成される。つまり、シールド配線が、セル内配線又は第１の電源配線で発生した電位変動に起因するノイズを遮蔽する。これによって、セル内配線及び第１の電源配線と入出力配線との間に干渉が発生することはない。従って、本発明の半導体装置によれば入出力配線の信号の信頼性を向上させることが可能である。
【発明の効果】
【０００９】
本発明にかかる半導体装置によれば、入出力配線とその下層に形成されるセル内配線との間の干渉を防止することが可能である。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態では、半導体装置の一例としてＳＲＡＭ（Static Random Access Memory）に本願発明を適用した場合について説明する。ＳＲＡＭ１の回路図を図１に示す。
【００１１】
図１に示すように、ＳＲＡＭ１は、トランジスタＴｒ１〜Ｔｒ６を有している。トランジスタＴｒ１、Ｔｒ３は、負荷トランジスタとして動作する。トランジスタＴｒ２、Ｔｒ４は、駆動トランジスタとして動作する。トランジスタＴｒ５、Ｔｒ６は、転送トランジスタとして動作する。トランジスタＴｒ１、Ｔｒ２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、トランジスタＴｒ３、Ｔｒ４は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。
【００１２】
トランジスタＴｒ３、Ｔｒ４のゲートは、トランジスタＴｒ１とトランジスタＴｒ２の接続点に接続され、トランジスタＴｒ５を介してビット線ＢＬに接続される。トランジスタＴｒ５とビット線ＢＬの接続点がＳＲＡＭ１の第１の入出力端子ＩＮ／ＯＵＴ１となる。また、トランジスタＴｒ１、Ｔｒ２のゲートは、トランジスタＴｒ３とトランジスタＴｒ４の接続点に接続され、トランジスタＴｒ６を介してビット線ＢＬに接続される。トランジスタＴｒ６とビット線ＢＬの接続点がＳＲＡＭ１の第２の入出力端子ＩＮ／ＯＵＴ２となる。なお、トランジスタＴｒ５、Ｔｒ６のゲートは、ワード線ＷＬにそれぞれ接続されている。
【００１３】
ここで、本実施の形態では、トランジスタＴｒ３、Ｔｒ４のゲートからトランジスタＴｒ５に接続される配線をクロスカップルノード２と称し、トランジスタＴｒ１、Ｔｒ２のゲートからトランジスタＴｒ６に接続される配線をクロスカップルノード３と称す。クロスカップルノード２、３は、ＳＲＡＭ１の記憶ノードである。クロスカップルノード２、３は、電源電位ＶＤＤ又は接地電位ＶＳＳの電位を有し、記憶される情報に応じて電位が変動する。
【００１４】
半導体装置は、一般的に複数のＳＲＡＭ１を有している。ＳＲＡＭ１のレイアウトについて詳細に説明する。まず、１つのＳＲＡＭ１のレイアウト（ＳＲＡＭセル１０）の概略図を図２に示す。図２に示すように、ＳＲＡＭセル１０は、拡散領域１１、１２、ゲート領域１３、ワード線ＷＬ、第１の電源配線（例えば、ローカル電源配線ＶＤＤＬ）、第２の電源配線（例えば、ローカル接地配線ＶＳＳＬ）、セル内配線１４、ビア１５を有している。
【００１５】
拡散領域１１は、トランジスタＴｒ２、Ｔｒ４〜Ｔｒ６のソースあるいはドレインを形成する。拡散領域１２は、トランジスタＴｒ１、Ｔｒ３のソースあるいはドレインを形成する。ゲート領域１３は、トランジスタＴｒ１〜Ｔｒ４のゲートを形成する。ワード線ＷＬは、トランジスタＴｒ５、Ｔｒ６のゲートとして形成される。クロスカップルノード２に相当するセル内配線１４は、トランジスタＴｒ３、Ｔｒ４のゲートとトランジスタＴｒ１、Ｔｒ２のドレインを接続するように形成される。また、クロスカップルノード３に相当するセル内配線１４は、トランジスタＴｒ１、Ｔｒ２のゲートとトランジスタＴｒ３、Ｔｒ４のドレインを接続するように形成される。なお、図２において、トランジスタＴｒ２のドレインとトランジスタＴｒ４のソースは、一体に形成される拡散領域１１によって接続されている。また、トランジスタＴｒ４のドレインとトランジスタＴｒ６のソースは、一体に形成される拡散領域１１によって接続されている。
【００１６】
ローカル電源配線ＶＤＤＬは、ＳＲＡＭセル１０内のトランジスタに第１の電源（例えば、電源電位ＶＤＤ）を供給する配線であって、トランジスタＴｒ１、Ｔｒ３のドレインが形成される領域に接続される。ローカル接地配線ＶＳＳＬは、ＳＲＡＭセル１０内のトランジスタに第２の電源（例えば、接地電位ＶＳＳ）を供給する配線であって、トランジスタＴｒ２、Ｔｒ４のソースが形成される領域に接続される。なお、トランジスタＴｒ１〜Ｔｒ６と、セル内配線１４、ローカル電源配線ＶＤＤＬ、ローカル接地配線ＶＳＳＬは、ビア１５を介して接続される。
【００１７】
本実施の形態の半導体装置では、図２に示すＳＲＡＭセル１０を複数有するレイアウトセル２０を１つのレイアウト単位として配置する。レイアウトセル２０は、例えば１６個のＳＲＡＭセル１０を有する。一例として、レイアウトセル２０Ａ、２０Ｂを配置した場合の半導体装置のレイアウトの概略図を図３に示す。ここで、以下の説明では、レイアウトセル内のトランジスタに電源を供給するローカル電源配線ＶＤＤＬの長手方向を第１の方向とし、第１の方向と略直行する方向を第２の方向とする。
【００１８】
図３に示すように、本実施の形態の半導体装置は、レイアウトセル２０Ａ、２０Ｂが吊り部２１を介して隣接して形成される。吊り部２１は、例えば複数のレイアウトセルに電源電位ＶＤＤを供給するグローバル電源配線ＶＤＤＧ、複数のレイアウトセルに接地電位ＶＳＳを供給するグローバル接地配線ＶＳＳＧが配置される領域である。なお、図３に図示しないが、吊り部２１には、ワード線ＷＬに電位を供給するグローバルワード線ＷＬＧなどを配置してもよい。
【００１９】
図３では、簡単化のために、レイアウトセル２０Ａ、２０Ｂは、それぞれ４つのＳＲＡＭセルのみを示す。レイアウトセル２０Ａには、ＳＲＡＭセル１０Ａａ、１０Ａｂ、１０Ａｃ、１０Ａｄが示されており、レイアウトセル２０Ｂには、ＳＲＡＭセル１０Ｂａ、１０Ｂｂ、１０Ｂｃ、１０Ｂｄが示されている。
【００２０】
レイアウトセル２０Ａ、２０Ｂは、それぞれ実質的に同じものであるため、ここではレイアウトセル２０Ａについて説明する。レイアウトセル２０Ａは、レイアウトセル２０Ａの第２の方向における中心部にローカル電源配線ＶＤＤＬが形成される。このローカル電源配線ＶＤＤＬを中心に第２の方向において対称となるようにＳＲＡＭセルが形成される。ローカル電源配線ＶＤＤＬは、レイアウトセル２０Ａの内部に収まる形状となっている。
【００２１】
また、本実施の形態のレイアウトセル２０Ａは、２本のローカル接地配線ＶＳＳＬを有している。この２本のローカル接地配線ＶＳＳＬに挟まれる領域にクロスカップルノードとなるセル内配線とローカル電源配線ＶＤＤＬが形成される。また、ローカル接地配線ＶＳＳＬのローカル電源配線ＶＤＤＬから遠くなる部分に、ローカル接地配線ＶＳＳＬに平行してワード線ＷＬが形成される。
【００２２】
レイアウトセル２０Ａのローカル接地配線ＶＳＳＬと、レイアウトセル２０Ｂのローカル接地配線ＶＳＳＬとは互いに吊り部２１部分で接続されている。吊り部２１部分で、ローカル接地配線ＶＳＳＬは、グローバル接地配線ＶＳＳＧとビア１５を介して接続される。また、レイアウトセル２０Ａのローカル電源配線ＶＤＤＬと、レイアウトセル２０Ｂのローカル電源配線ＶＤＤＬとは、レイアウトセル２０Ａ、２０Ｂとの間に配置されるポリシリコン配線２２を介して接続される。吊り部２１部分で、ポリシリコン配線２２は、グローバル電源配線ＶＤＤＧとビア１５を介して接続される。また、レイアウトセル２０Ａ、２０Ｂ内のワード線ＷＬは、吊り部２１部分で互いに接続される。
【００２３】
本実施の形態の半導体装置では、図３に示すレイアウトに加え、ＳＲＡＭセルの上層にシールド配線２３と、入出力配線（例えば、ビット線ＢＬ）が配置される。シールド配線２３とビット線ＢＬとが配置されたレイアウトの概略図を図４に示す。図４に示すように、シールド配線２３は、ＳＲＡＭセルのセル内配線１４とＳＲＡＭセル内のローカル電源配線ＶＤＤＬとを覆う領域に形成される。レイアウトセル２０Ｂの上層に配置されるシールド配線２３は、吊り部２１においてグローバル接地配線ＶＳＳＧとビア１５を介して接続される。また、図示しないが、レイアウトセル２０Ａの上層に配置されるシールド配線２３もグローバル接地配線ＶＳＳＧとビア１５を介して接続されている。
【００２４】
ビット線ＢＬは、各ＳＲＡＭセルの入出力端子ＩＮ／ＯＵＴ１、ＩＮ／ＯＵＴ２とそれぞれビア１５を介して接続される。また、ビット線ＢＬは、シールド配線２３の上層に配置される。
【００２５】
ここで、図４に示すレイアウトの第１の方向（Ｘ−Ｘ'）に沿った半導体装置の断面図を図５に示し、第２の方向（Ｙ−Ｙ'）に沿った半導体装置の断面図を図７に示し、図４に示すレイアウトについてさらに詳細に説明する。
【００２６】
まず、図５に示されるＸ−Ｘ'に沿った半導体装置の断面図について説明する。図５に示すように半導体装置は、素子配置層３０、セル内配線層３１、シールド配線層３２、入出力配線層３３、絶縁層３４を有している。それぞれの層は、下層から順に素子配置層３０、セル内配線層３１、シールド配線層３２、入出力配線層３３の順に積層され、それぞれの層の間には絶縁層３４が挿入される。
【００２７】
素子配置層３０は、基板領域Ｐ−ｓｕｂの上層に、Ｎ型半導体によってトランジスタＴｒ２、Ｔｒ３のウェル領域となるＮ型ウェル領域Ｎｗが形成される。また、Ｎ型ウェル領域Ｎｗの上層には、Ｐ型半導体によってトランジスタＴｒ２、Ｔｒ３のドレインとなるＰ型拡散領域Ｐが形成される。なお、Ｎ型ウェル領域ＮｗとＰ型拡散領域Ｐが形成される層において素子が形成されない領域には、素子分離領域ＳＴＩが形成される。Ｐ型拡散領域Ｐ、あるいは素子分離領域ＳＴＩの上層であって、吊り部２１となる部分には、レイアウトセル２０Ａ、２０Ｂのローカル電源配線ＶＤＤＬを接続するポリシリコン配線２２が形成される。
【００２８】
セル内配線層３１は、レイアウトセル２０Ａ、２０Ｂに相当する領域内にローカル電源配線ＶＤＤＬが形成される。ローカル電源配線ＶＤＤＬは、素子配置層３０に形成されるＰ型拡散領域Ｐとビア１５を介して接続されている。また、ローカル電源配線ＶＤＤＬは、素子配置層３０に形成されるポリシリコン配線２２とビア１５を介して接続される。
【００２９】
シールド配線層３２は、レイアウトセル２０Ａ、２０Ｂに相当する領域にシールド配線２３が形成される。ここで、レイアウトセル２０Ｂに相当する領域に形成されるシールド配線２３は、入出力配線層３３に形成されるグローバル接地配線ＶＳＳＧの下部まで延出するように形成される。なお、図示しない側のレイアウトセル２０Ａに相当する領域に形成されるシールド配線２３も、入出力配線層３３に形成されるグローバル接地配線ＶＳＳＧの下部まで延出するように形成される。
【００３０】
入出力配線層３３は、ビット線ＢＬ、グローバル電源配線ＶＤＤＧ、グローバル接地配線ＶＳＳＧが形成される。ビット線ＢＬは、レイアウトセル２０Ａ、２０Ｂに相当する領域に形成される。グローバル電源配線ＶＤＤＧ及びグローバル接地配線ＶＳＳＧは、吊り部２１に相当する領域に形成される。グローバル電源配線ＶＤＤＧは、ビア１５を介して素子配置層３０のポリシリコン配線２２に接続される。グローバル接地配線ＶＳＳＧは、ビア１５を介してシールド配線２３に接続される。図５においては、グローバル接地配線ＶＳＳＧは、レイアウトセル２０Ｂ部分に形成されるシールド配線２３と接続されている。
【００３１】
ここで、シールド配線２３の第１の方向の端部の形状について詳細に説明する。図５の領域４０の拡大図を図６に示し、図６を参照してシールド配線２３の第１の方向の端部４２の形状を説明する。図６に示すように、シールド配線２３の第１の方向の端部４２は、ローカル電源配線ＶＤＤＬの端部と、ビット線ＢＬの端部とのうちレイアウトセルの第２の方向に沿った外周辺に最も近い端部と、のうちレイアウトセルの第２の方向に沿った外周辺に最も近い端部４１よりもレイアウトセルの外側に形成される。図６においては、ローカル電源配線ＶＤＤＬの端部とビット線ＢＬの端部とは第１の方向に対し同じ位置に形成されている。ここで、シールド配線２３の第１の方向の端部４２は、セル内配線１４の第１の方向の端部、ローカル電源配線ＶＤＤＬの第１の方向の端部、ビット線ＢＬのうちレイアウトセルの第２の方向に沿った外周辺の最も近くに形成されるビット線ＢＬの第１の方向の端部、のうちレイアウトセルの第２の方向に沿った外周辺に最も近い端部４１よりレイアウトセルの外側に形成されることが好ましい。なお、端部４１よりもシールド配線２３が延出する距離Ｌ１は、例えばローカル電源配線ＶＤＤＬの表面からビット線ＢＬの底面までの距離Ｈよりも長くなることが好ましい。
【００３２】
次に、図７に示されるＹ−Ｙ'に沿った半導体装置の断面図について説明する。図７に示すように半導体装置は、素子配置層３０、セル内配線層３１、シールド配線層３２、入出力配線層３３、絶縁層３４を有している。それぞれの層は、下層から順に素子配置層３０、セル内配線層３１、シールド配線層３２、入出力配線層３３の順に積層され、それぞれの層の間には絶縁層３４が挿入される。
【００３３】
図７に示す断面図では、左側半分にＳＲＡＭセル１０Ａｂが形成され、右側半分にＳＲＡＭセル１０Ａａが形成され、それぞれの断面構造は、互いに対称に形成される。従って、以下の説明では、ＳＲＡＭセル１０Ａａに相当する領域を例に説明する。
【００３４】
素子配置層３０は、基板領域Ｐ−ｓｕｂの上層に、Ｎ型ウェル領域ＮｗとＰ型ウェル領域Ｐｗとが形成される。Ｎ型ウェル領域Ｎｗは、トランジスタＴｒ３のウェル領域となる領域であって、Ｎ型半導体によって形成される。Ｐ型ウェル領域は、トランジスタＴｒ４、Ｔｒ６のウェル領域となる領域であって、Ｐ型半導体によって形成される。また、Ｎ型ウェル領域Ｎｗの上層には、Ｐ型半導体によってトランジスタＴｒ３のドレインとなるＰ型拡散領域Ｐが形成される。Ｐ型ウェル領域Ｐｗの上層には、Ｎ型半導体によってトランジスタＴｒ４、Ｔｒ６のソースあるいはドレインとなるＮ型拡散領域Ｎが形成される。なお、Ｎ型ウェル領域Ｎｗ、Ｐ型拡散領域Ｐ、Ｐ型ウェル領域Ｐｗ、Ｎ型拡散領域Ｎが形成される層において素子として動作しない領域には、素子分離領域ＳＴＩが形成される。Ｐ型ウェル領域Ｐｗの上層であって、トランジスタＴｒ６となる部分には、トランジスタＴｒ６のゲートとしてワード線ＷＬが形成される。
【００３５】
セル内配線層３１には、セル内配線１４、ローカル電源配線ＶＤＤＬ、ローカル接地配線ＶＳＳＬが形成される。ローカル電源配線ＶＤＤＬは、ＳＲＡＭセル１０ＡａとＳＲＡＭセル１０Ａｂとが接する領域付近に形成される。セル内配線１４は、ローカル電源配線ＶＤＤＬとローカル接地配線ＶＳＳＬとの間に形成される。また、セル内配線１４は、トランジスタＴｒ３のＰ型拡散領域Ｐの一部とトランジスタＴｒ４、Ｔｒ６のＮ型拡散領域Ｎの一部を覆う領域に形成される。セル内配線１４は、ビア１５を介してＰ型拡散領域ＮとＮ型拡散領域Ｎとそれぞれ接続される。
【００３６】
シールド配線層３２には、ＳＲＡＭセル１０Ａａ及びＳＲＡＭセル１０Ａｂのセル内配線１４を覆う領域にシールド配線２３が形成される。入出力配線層３３には、ビット線ＢＬが形成される。ビット線ＢＬは、トランジスタＴｒ６のＮ型拡散領域Ｎにビア１５を介して接続される。
【００３７】
ここで、シールド配線２３の第２の方向の端部の形状について詳細に説明する。図７の領域５０の拡大図を図８に示し、図８を参照してシールド配線２３の第２の方向の端部５２の形状について説明する。図８に示すように、シールド配線２３の第２の方向の端部５２は、ビット内配線１４の端部のうちレイアウトセルの第１の方向に沿った外周辺に最も近い端部５１よりもレイアウトセルの外側に形成される。なお、端部５１よりもシールド配線２３が延出する距離Ｌ２は、例えばセル内配線１４の表面からビット線ＢＬの底面までの距離Ｈよりも長くなることが好ましい。また、シールド配線２３は、セル内配線１４のレイアウトセルの外側にローカル接地配線ＶＳＳＬがある場合、そのローカル接地配線ＶＳＳＬの上部に至る領域まで延出されるとより好ましい。
【００３８】
上記説明より、本実施の形態の半導体装置によれば、レイアウトセル内のセル内配線１４とローカル電源配線ＶＤＤＬとを覆う領域にシールド配線２３が形成される。つまり、セル内配線１４及びローカル電源配線ＶＤＤＬとビット線ＢＬとの間に遮蔽物が形成される。これによって、クロスカップルノードを形成するセル内配線１４及びローカル電源配線ＶＤＤＬの電位変動がビット線ＢＬに干渉することを防止することが可能である。さらに、シールド配線２３は、セル内配線１４及びローカル電源配線ＶＤＤＬが形成される領域よりも広い領域に形成することで、セル内配線１４及びローカル電源配線ＶＤＤＬと、これら配線の斜め方向に位置するビット線ＢＬとの干渉を防止することが可能である。
【００３９】
また、本実施の形態のシールド配線２３は、セル内配線１４及びローカル電源配線ＶＤＤＬが形成される領域よりも広い領域に形成される。これによって、シールド配線２３は、その下層に形成されるセル内配線１４及びローカル電源配線ＶＤＤＬをエッチング等のダメージから保護することが可能である。従って、シールド配線２３を形成する工程よりも後に行われる工程によって、セル内配線１４及びローカル電源配線ＶＤＤＬは、エッチング等のダメージを受けることがない。
【００４０】
実施の形態２
実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と実質的に同じであるが、ローカル接地配線ＶＳＳＬの接続が実施の形態１とは異なる。実施の形態１にかかる半導体装置のレイアウトセルは、２本のローカル接地配線ＶＳＳＬの間にセル内配線１４が配置され、２本のローカル接地配線ＶＳＳＬは、吊り部２１のグローバル接地配線ＶＳＳＧによって接続されていた。これに対し、実施の形態２にかかるレイアウトセルは、セル内配線１４とローカル電源配線ＶＤＤＬとを囲むようにローカル接地配線ＶＳＳＬが配置される。実施の形態２にかかる半導体装置のレイアウトの概略図を図９に示す。
【００４１】
図９に示すように、実施の形態２にかかるレイアウトでは、レイアウトセル２０Ｂのローカル接地配線ＶＳＳＬは、吊り部２１でビア１５を介してグローバル接地配線ＶＳＳＧと接続される。一方、レイアウトセル２０Ａのローカル接地配線ＶＳＳＬは、図示しない吊り部でグローバル接地配線ＶＳＳＧと接続される。
【００４２】
また、実施の形態２にかかるレイアウトにおいて、図９のレイアウトにシールド配線とビット線とを加えたレイアウトを図１０に示す。図１０に示すように、実施の形態２にかかるレイアウトセルでは、シールド配線２３は、ローカル接地配線ＶＳＳＬで囲まれる範囲を覆うように形成される。なお、実施の形態２にかかる半導体装置においても、シールド配線２３は、グローバル接地配線ＶＳＳＧと接続される。
【００４３】
これによって、ローカル接地配線ＶＳＳＬがセル内配線１４の横方向に対するシールド配線となり、シールド配線２３がセル内配線１４の上方向に対するシールド配線となる。つまり、実施の形態２のレイアウトセルは、上方向と横方向とにシールド配線が配置される。従って、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置に比べ高い干渉防止能力を有することが可能である。
【００４４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＳＲＡＭセル、あるいはレイアウトセルの形状は、上記実施の形態の例に限られたものではない。
【図面の簡単な説明】
【００４５】
【図１】実施の形態１にかかるＳＲＡＭの回路図である。
【図２】実施の形態１にかかるＳＲＡＭセルのレイアウトを示す図である。
【図３】実施の形態１にかかるレイアウトセルを用いたＳＲＡＭのレイアウトを示す図である。
【図４】図３に示すレイアウトの上層にシールド配線とビット線を配置したレイアウトを示す図である。
【図５】図４に示すレイアウトのＸ−Ｘ'に沿った断面図である。
【図６】図５に示す断面図の領域４０の拡大図である。
【図７】図４に示すレイアウトのＹ−Ｙ'に沿った断面図である。
【図８】図７に示す断面図の領域５０の拡大図である。
【図９】実施の形態２にかかるレイアウトセルを用いたＳＲＡＭのレイアウトを示す図である。
【図１０】図９に示すレイアウトの上層にシールド配線とビット線を配置したレイアウトを示す図である。
【図１１】従来のＳＲＡＭの回路図である。
【図１２】従来のＳＲＡＭのレイアウトを示す図である。
【図１３】図１２に示すレイアウトの上層に負荷容量とビット線を配置したレイアウトを示す図である。
【符号の説明】
【００４６】
１    ＳＲＡＭ
２、３    クロスカップルノード
１０、１０Ａａ〜１０Ａｄ、１０Ｂａ〜１０Ｂｄ    ＳＲＡＭセル
１１、１２    拡散領域
１３    ゲート領域
１４    セル内配線
１５    ビア
２０、２０Ａ、２０Ｂ    レイアウトセル
２１    吊り部
２２    ポリシリコン配線
２３    シールド配線
３０    素子配置層
３１    セル内配線層
３２    シールド配線層
３３    入出力配線層
３４    絶縁層
ＩＮ／ＯＵＴ１、ＩＮ／ＯＵＴ２    入出力端子
Ｎ    Ｎ型拡散領域
Ｎｗ    Ｎ型ウェル領域
Ｐ    Ｐ型拡散領域
Ｐｗ    Ｐ型ウェル領域
Ｐ−ｓｕｂ    基板領域
ＳＴＩ    素子分離領域
ＶＤＤＧ    グローバル電源配線
ＶＤＤＬ    ローカル電源配線
ＶＳＳＧ    グローバル接地配線
ＶＳＳＬ    ローカル接地配線
ＢＬ    ビット線
ＷＬ    ワード線
【図１】
2007311499.tif 000003
【図２】
2007311499.tif 000004
【図３】
2007311499.tif 000005
【図４】
2007311499.tif 000006
【図５】
2007311499.tif 000007
【図６】
2007311499.tif 000008
【図７】
2007311499.tif 000009
【図８】
2007311499.tif 000010
【図９】
2007311499.tif 000011
【図１０】
2007311499.tif 000012
【図１１】
2007311499.tif 000013
【図１２】
2007311499.tif 000014
【図１３】
2007311499.tif 000015