(57)【要約】【課題】シリサイド層を有する半導体装置の製造プロセスを簡易化すること。【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）基板１上にポリメタルゲート電極３を形成する工程と、（Ｂ）全面に層間絶縁膜７を堆積する工程と、（Ｃ）ポリメタルゲート電極３及び基板１表面のそれぞれに届く第１及び第２コンタクトホールＣ３，Ｃ２を同時に形成する工程と、（Ｄ）第１コンタクトホールＣ３の底部において、露出している第１金属膜３ｂの表面をシリサイド化することにより第１シリサイド１０を形成する工程と、（Ｅ）全面に第２金属膜２０を堆積する工程と、（Ｆ）第２コンタクトホールＣ２の底部において、第２金属膜２０と基板１表面との間のシリサイド反応により第２シリサイド２２を形成する工程と、（Ｇ）未反応の第２金属膜２０を除去する工程とを有する。【選択図】図２Ｆ
2007220701.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）基板上にトランジスタのゲート電極を形成する工程と、
ここで、前記ゲート電極の最上層は第１金属膜であり、
（Ｂ）全面に層間絶縁膜を堆積する工程と、
（Ｃ）所定のマスクを用いて前記層間絶縁膜をエッチングすることにより、前記ゲート電極及び前記基板表面のそれぞれに届く第１及び第２コンタクトホールを同時に形成する工程と、
（Ｄ）前記（Ｃ）工程の後、前記第１コンタクトホールの底部において、露出している前記第１金属膜の表面をシリサイド化することにより第１シリサイドを形成する工程と、
（Ｅ）前記（Ｄ）工程の後、全面に第２金属膜を堆積する工程と、
（Ｆ）前記（Ｅ）工程の後、前記第２コンタクトホールの底部において、前記第２金属膜と前記基板表面との間のシリサイド反応により第２シリサイドを形成する工程と、
（Ｇ）前記（Ｆ）工程の後、未反応の前記第２金属膜を除去する工程と
を有する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｄ）工程は、
（Ｄ１）前記（Ｃ）工程の後、前記第２コンタクトホールの底部において、前記基板表面を酸化することにより酸化膜を形成する工程と、
（Ｄ２）前記（Ｄ１）工程の後、全面にシリコン膜を堆積する工程と、
（Ｄ３）前記（Ｄ２）工程の後、前記シリコン膜と前記第１金属膜との間のシリサイド反応により、前記第１コンタクトホールの底部に前記第１シリサイドを形成する工程と
を含む
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（Ｄ）工程は、
更に、
（Ｄ４）未反応の前記シリコン膜を除去する工程と、
（Ｄ５）前記第２コンタクトホールの底部の前記酸化膜を除去する工程と
を含む
半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｄ）工程は、
（Ｄ１）前記（Ｃ）工程の後、全面にシリコン膜を堆積する工程と、
（Ｄ２）前記（Ｄ１）工程の後、前記シリコン膜と前記第１金属膜との間のシリサイド反応により、前記第１コンタクトホールの底部に前記第１シリサイドを形成する工程と、
（Ｄ３）前記（Ｄ２）工程の後、ＣＭＰ（Chemical Mechanical Polishing）により表層部の前記シリコン膜を除去する工程と
を含む
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記第１金属膜は、タングステン膜であり、
前記（Ｇ）工程において、未反応の前記第２金属膜は、過酸化水素水を含む薬液により除去される
半導体装置の製造方法。
【請求項６】
（ａ）基板上にメモリセルの選択トランジスタを形成する工程と、
ここで、前記選択トランジスタのゲート電極の最上層は第１金属膜であり、
（ｂ）前記選択トランジスタの拡散層上にコンタクトプラグを形成する工程と、
（ｃ）全面に層間絶縁膜を堆積する工程と、
（ｄ）所定のマスクを用いて前記層間絶縁膜をエッチングすることにより、前記ゲート電極及び前記コンタクトプラグのそれぞれに届く第１及び第２コンタクトホールを同時に形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１コンタクトホールの底部において、露出している前記第１金属膜の表面をシリサイド化することにより第１シリサイドを形成する工程と、
（ｆ）前記（ｅ）工程の後、全面に第２金属膜を堆積する工程と、
（ｇ）前記（ｆ）工程の後、前記第２コンタクトホールの底部において、前記第２金属膜と前記コンタクトプラグ表面との間のシリサイド反応により第２シリサイドを形成する工程と、
（ｈ）前記（ｇ）工程の後、未反応の前記第２金属膜を除去する工程と
を有する
半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の半導体記憶装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）前記（ｄ）工程の後、前記第２コンタクトホールの底部において、前記コンタクトプラグ表面を酸化することにより酸化膜を形成する工程と、
（ｅ２）前記（ｅ１）工程の後、全面にシリコン膜を堆積する工程と、
（ｅ３）前記（ｅ２）工程の後、前記シリコン膜と前記第１金属膜との間のシリサイド反応により、前記第１コンタクトホールの底部に前記第１シリサイドを形成する工程と
を含む
半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法であって、
前記（ｅ）工程は、
更に、
（ｅ４）未反応の前記シリコン膜を除去する工程と、
（ｅ５）前記第２コンタクトホールの底部の前記酸化膜を除去する工程と
を含む
半導体記憶装置の製造方法。
【請求項９】
請求項６に記載の半導体記憶装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）前記（ｄ）工程の後、全面にシリコン膜を堆積する工程と、
（ｅ２）前記（ｅ１）工程の後、前記シリコン膜と前記第１金属膜との間のシリサイド反応により、前記第１コンタクトホールの底部に前記第１シリサイドを形成する工程と、
（ｅ３）前記（ｅ２）工程の後、ＣＭＰにより表層部の前記シリコン膜を除去する工程と
を含む
半導体記憶装置の製造方法。
【請求項１０】
請求項６乃至９のいずれかに記載の半導体記憶装置の製造方法であって、
更に、（ｉ）前記第２シリサイドと前記メモリセルのキャパシタとを接続するプラグを、前記第２コンタクトホール内に埋め込む工程を有する
半導体記憶装置の製造方法。
【請求項１１】
請求項６乃至１０のいずれかに記載の半導体記憶装置の製造方法であって、
前記第１金属膜は、タングステン膜であり、
前記（ｈ）工程において、未反応の前記第２金属膜は、過酸化水素水を含む薬液により除去される
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体記憶装置の製造方法に関する。特に、本発明は、シリサイド技術が適用された半導体装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
シリコンと金属を高温で反応させると抵抗率が低く、耐熱性及び耐酸化性に優れたシリサイドが形成される。ＤＲＡＭ等の半導体デバイスの分野において、コンタクト抵抗の抑制を目的として、そのようなシリサイドをコンタクトホールの底部に形成するシリサイド技術がしばしば用いられる（例えば特許文献１、２、３参照）。図１Ａ〜図１Ｄを参照して、シリサイド層を有する従来のＤＲＡＭの製造工程を説明する。
【０００３】
図１Ａを参照して、まず、シリコン基板１０１にＳＴＩ（Shallow Trench Isolation）等の素子分離構造１０２が形成される。続いて、シリコン基板１０１上に、ゲート絶縁膜を介してゲート電極１０３が形成される。このゲート電極１０３は、ＤＲＡＭセルに含まれる選択トランジスタのゲート電極や、ロジック回路に含まれる周辺トランジスタのゲート電極である。そのゲート電極１０３は、ゲートポリシリコン膜１０３ａとタングステン膜（金属膜）１０３ｂが順番に積層された積層構造を有しており、そのようなゲート電極１０３は「ポリメタルゲート電極」と参照される。また、そのようなポリメタルゲート電極を製造する工程は、「ポリメタルゲートプロセス」と参照されることもある。
【０００４】
次に、ゲート電極１０３をマスクとして用いるイオン注入により、シリコン基板１０１中に、拡散層が形成される。具体的には、選択トランジスタのソース／ドレイン拡散層１０４や、周辺トランジスタのソース／ドレイン拡散層１０５が、シリコン基板１０１の表面に形成される。更に、周知の技術により、選択トランジスタ（メモリセル）内のソース／ドレイン拡散層１０４上に、セルコンタクトプラグ１０６が形成される。このセルコンタクトプラグ１０６は、ドープトポリシリコンあるいはドープトアモルファスシリコンで形成される。セルコンタクトプラグ１０６は、メモリセルのキャパシタとソース／ドレイン拡散層１０４との間を接続するためのプラグの一部である。
【０００５】
次に、セルコンタクトプラグ１０６を覆うように、全面に層間絶縁膜１０７が堆積される。その後、フォトリソグラフィー技術により、コンタクトホールＣ１及びＣ２が形成される。具体的には、所定のパターンを有するレジストマスクが層間絶縁膜１０７上に形成された後、所定の領域の層間絶縁膜１０７がドライエッチングにより除去される。これにより、ＤＲＡＭセルが形成される領域において、セルコンタクトプラグ１０６に届くコンタクトホールＣ１が形成される。また、周辺トランジスタが形成される領域において、ソース／ドレイン拡散層１０５に届くコンタクトホールＣ２が形成される。この段階で、ゲート電極１０３に届くコンタクトホールは形成されない。その理由は、後に説明される。
【０００６】
次に、シリサイド技術を用いることにより、コンタクト抵抗の抑制を目的とした「コンタクト抵抗低減プロセス」が行われる。具体的には、図１Ｂに示されるように、コバルト膜１２０がスパッタ法により全面に堆積される。次に、熱処理が実施され、コバルト膜１２０とシリコン基板１０１やセルコンタクトプラグ１０６との間でシリサイド反応が発生する。未反応のコバルト膜１２０が、酸と過酸化水素水の混合液により除去されると、図１Ｃに示される構造が得られる。図１Ｃにおいて、コンタクトホールＣ１及びコンタクトホールＣ２の底部に、それぞれコバルトシリサイド１２１及び１２２が形成されている。
【０００７】
次に、図１Ｄに示されるように、フォトリソグラフィー技術により、ゲート電極１０３に届くコンタクトホールＣ３が形成される。その後、コンタクトホールＣ１内に、メモリセルのキャパシタに接続されるコンタクトプラグが埋め込まれる。また、コンタクトホールＣ２、Ｃ３内に、上層配線と接続されるコンタクトプラグがそれぞれ埋め込まれる。
【０００８】
上述の従来技術によれば、コンタクトホールＣ１，Ｃ２とコンタクトホールＣ３とは、別々のプロセスにより開口される。その理由は次の通りである。
【０００９】
もし、コンタクトホールＣ１〜Ｃ３が同一プロセスで開口された場合、図１Ａの段階で、ポリメタルゲート電極１０３のタングステン膜１０３ｂが露出する。その後、図１Ｂ及び図１Ｃに示されるように、コバルトシリサイド１２１及び１２２が形成される。そして、シリサイド化されていない未反応のコバルト膜１２０は、酸と過酸化水素水の混合薬液（エッチング液）により除去される。この時、そのコバルト除去用の薬液により、ゲート電極１０３のタングステン膜１０３ｂも溶解してしまう。従って、図１Ｂ及び図１Ｃの段階では、ポリメタルゲート電極に達するコンタクトホールを開口しておくことができなかった。
【００１０】
このように、従来技術によれば、コンタクトホールＣ１〜Ｃ３は同時に形成されない。コンタクトホールの開口には、第１のフォトリソグラフィー工程（コンタクトホールＣ１，Ｃ２の開口）と第２のフォトリソグラフィー工程（コンタクトホールＣ３の開口）の２工程が必要である。従って、製造工程が煩雑である。また、それぞれのフォトリソグラフィー工程に対して、別々の２種類のマスクを用意する必要がある。その結果、製造コストが高くなる。
【００１１】
【特許文献１】特開２０００−２２３５６８号公報
【特許文献２】特開２００４−７９８８８号公報
【特許文献３】特許第３６２６０５８号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、シリサイド層を有する半導体装置あるいは半導体記憶装置の製造において、フォトリソグラフィー工程の回数を抑制することができる技術を提供することにある。
【００１３】
本発明の他の目的は、シリサイド層を有する半導体装置あるいは半導体記憶装置の製造プロセスを簡易化することにある。
【００１４】
本発明の更に他の目的は、シリサイド層を有する半導体装置あるいは半導体記憶装置の製造コストを低減することにある。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の第１の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）基板（１）上にトランジスタのゲート電極（３）を形成する工程と、ここで、ゲート電極（３）の最上層は第１金属膜（３ｂ）であり、（Ｂ）全面に層間絶縁膜（７）を堆積する工程と、（Ｃ）所定のマスクを用いて層間絶縁膜（７）をエッチングすることにより、ゲート電極（３）及び基板（１）表面のそれぞれに届く第１及び第２コンタクトホール（Ｃ３，Ｃ２）を同時に形成する工程と、（Ｄ）上記（Ｃ）工程の後、第１コンタクトホール（Ｃ３）の底部において、露出している第１金属膜（３ｂ）の表面をシリサイド化することにより第１シリサイド（１０）を形成する工程と、（Ｅ）上記（Ｄ）工程の後、全面に第２金属膜（２０）を堆積する工程と、（Ｆ）（Ｅ）上記工程の後、第２コンタクトホール（Ｃ２）の底部において、第２金属膜（２０）と基板（１）表面との間のシリサイド反応により第２シリサイド（２２）を形成する工程と、（Ｇ）上記（Ｆ）工程の後、未反応の第２金属膜（２０）を除去する工程とを有する。
【００１７】
上記（Ｄ）工程は、（Ｄ１）第２コンタクトホール（Ｃ２）の底部において、基板（１）表面を酸化することにより酸化膜（８）を形成する工程と、（Ｄ２）全面にシリコン膜（９）を堆積する工程と、（Ｄ３）シリコン膜（９）と第１金属膜（３ｂ）との間のシリサイド反応により、第１コンタクトホール（Ｃ３）の底部に第１シリサイド（１０）を形成する工程と、（Ｄ４）未反応のシリコン膜（９）を除去する工程と、（Ｄ５）第２コンタクトホール（Ｃ２）の底部の酸化膜（８）を除去する工程とを含む。
【００１８】
あるいは、上記（Ｄ）工程は、（Ｄ１）全面にシリコン膜（９）を堆積する工程と、（Ｄ２）シリコン膜（９）と第１金属膜（３ｂ）との間のシリサイド反応により、第１コンタクトホール（Ｃ３）の底部に第１シリサイド（１０）を形成する工程と、（Ｄ３）ＣＭＰにより表層部のシリコン膜（９）を除去する工程とを含んでもよい。
【００１９】
本発明によれば、上記（Ｃ）工程において、ポリメタルゲート電極（３）及び基板表面のそれぞれに届く第１及び第２コンタクトホール（Ｃ３，Ｃ２）が同時に形成される。その後、上記（Ｄ）工程において、ポリメタルゲート電極（３）の表面だけが選択的にシリサイド化され、第１シリサイド（１０）が形成される。この第１シリサイド（１０）が、上記（Ｇ）工程における第１金属膜（３ｂ）の溶解を防止する役割を果たす。例えば、第１金属膜（３ｂ）はタングステン膜であり、第１シリサイド（１０）はタングステンシリサイドである。上記（Ｇ）工程において、シリサイド化されていない第２金属膜（２０）は、例えば過酸化水素水を含む薬液により除去される。その薬液は、タングステン膜を溶解するが、タングステンシリサイドを溶解する能力は有さない。
【００２０】
このように、第１金属膜（３ｂ）を覆うように第１シリサイド（１０）が形成されるため、ポリメタルゲート電極（３）の第１金属膜（３ｂ）は侵食されない。言い換えれば、ポリメタルゲート電極（３）の第１金属膜（３ｂ）の侵食・消失が防止されるため、上記（Ｃ）工程において第１及び第２コンタクトホール（Ｃ３，Ｃ２）を同時に形成することが可能となる。その結果、コンタクトホールの開口に要するフォトリソグラフィー工程の回数を抑制することが可能となる。従って、製造プロセスが簡易化される。また、製造コストが低減される。
【００２１】
本発明の第２の観点において、半導体記憶装置の製造方法が提供される。その製造方法は、（ａ）基板（１）上にメモリセルの選択トランジスタを形成する工程と、ここで、選択トランジスタのゲート電極（３）の最上層は第１金属膜（３ｂ）であり、（ｂ）選択トランジスタの拡散層（４）上にコンタクトプラグ（６）を形成する工程と、（ｃ）全面に層間絶縁膜（７）を堆積する工程と、（ｄ）所定のマスクを用いて層間絶縁膜（７）をエッチングすることにより、ゲート電極（３）及びコンタクトプラグ（６）のそれぞれに届く第１及び第２コンタクトホール（Ｃ３，Ｃ１）を同時に形成する工程と、（ｅ）上記（ｄ）工程の後、第１コンタクトホール（Ｃ３）の底部において、露出している第１金属膜（３ｂ）の表面をシリサイド化することにより第１シリサイド（１０）を形成する工程と、（ｆ）上記（ｅ）工程の後、全面に第２金属膜（２０）を堆積する工程と、（ｇ）上記（ｆ）工程の後、第２コンタクトホール（Ｃ１）の底部において、第２金属膜（２０）とコンタクトプラグ（６）表面との間のシリサイド反応により第２シリサイド（２１）を形成する工程と、（ｈ）上記（ｇ）工程の後、未反応の第２金属膜（２０）を除去する工程とを有する。
【００２２】
上記（ｅ）工程は、（ｅ１）第２コンタクトホール（Ｃ１）の底部において、コンタクトプラグ（６）表面を酸化することにより酸化膜（８）を形成する工程と、（ｅ２）全面にシリコン膜（９）を堆積する工程と、（ｅ３）シリコン膜（９）と第１金属膜（３ｂ）との間のシリサイド反応により、第１コンタクトホール（Ｃ３）の底部に第１シリサイド（１０）を形成する工程と、（ｅ４）未反応のシリコン膜（９）を除去する工程と、（ｅ５）第２コンタクトホール（Ｃ１）の底部の酸化膜（８）を除去する工程とを含む。
【００２３】
あるいは、上記（ｅ）工程は、（ｅ１）全面にシリコン膜（９）を堆積する工程と、（ｅ２）シリコン膜（９）と第１金属膜（３ｂ）との間のシリサイド反応により、第１コンタクトホール（Ｃ３）の底部に第１シリサイド（１０）を形成する工程と、（ｅ３）ＣＭＰにより表層部のシリコン膜（９）を除去する工程とを含んでもよい。
【００２４】
このように、第１金属膜（３ｂ）を覆うように第１シリサイド（１０）が形成されるため、ポリメタルゲート電極（３）の第１金属膜（３ｂ）は侵食されない。言い換えれば、ポリメタルゲート電極（３）の第１金属膜（３ｂ）の侵食・消失が防止されるため、上記（ｄ）工程において第１及び第２コンタクトホール（Ｃ３，Ｃ１）を同時に形成することが可能となる。その結果、コンタクトホールの開口に要するフォトリソグラフィー工程の回数を抑制することが可能となる。従って、製造プロセスが簡易化される。また、製造コストが低減される。
【００２５】
上記（ｈ）工程の後、第２シリサイド（２１）とメモリセルのキャパシタとを接続するプラグ（３１）が、第２コンタクトホール（Ｃ１）内に埋め込まれる。これにより、ＤＲＡＭが製造される。
【発明の効果】
【００２６】
本発明によれば、シリサイド層を有する半導体装置あるいは半導体記憶装置の製造において、フォトリソグラフィー工程の回数を抑制することが可能となる。従って、製造プロセスが簡易化される。また、製造コストが低減される。
【発明を実施するための最良の形態】
【００２７】
添付図面を参照して、本発明に係る半導体装置及び半導体記憶装置の製造方法を説明する。半導体記憶装置としては、キャパシタを含むメモリセルを有するＤＲＡＭが例示される。本発明に係る製造方法には、シリサイド技術が適用される。以下の説明においては、コンタクト抵抗を低減するためのシリサイドとしてＣｏＳｉ（コバルトシリサイド）が例示される。但し、用いられるシリサイドはＣｏＳｉに限られず、ＮｉＳｉ（ニッケルシリサイド）等の他のシリサイドが用いられてもよい。
【００２８】
（第１の実施の形態）
図２Ａ〜図２Ｉを参照して、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する。
【００２９】
図２Ａを参照して、まず、シリコン基板１にＳＴＩ等の素子分離構造２が形成される。続いて、シリコン基板１上に、ゲート絶縁膜を介してゲート電極３が形成される。このゲート電極３は、ＤＲＡＭセルに含まれる選択トランジスタのゲート電極や、ロジック回路に含まれる周辺トランジスタのゲート電極である。そのゲート電極３は、ポリメタルゲート電極であり、ゲートポリシリコン膜３ａと金属膜３ｂが順番に積層された積層構造を有している。つまり、ゲートポリシリコン膜３ａの上に金属膜３ｂが形成されており、ゲート電極３の最上層は金属膜３ｂである。その金属膜３ｂとしては、タングステン膜が例示される。そのようなポリメタルゲート電極を製造する工程は、「ポリメタルゲートプロセス」と参照されることもある。
【００３０】
次に、ゲート電極３をマスクとして用いるイオン注入により、シリコン基板１中に、拡散層が形成される。具体的には、選択トランジスタのソース／ドレイン拡散層４や、周辺トランジスタのソース／ドレイン拡散層５が、シリコン基板１の表面に形成される。このようにして、シリコン基板１上に、ＤＲＡＭセルの選択トランジスタや、ロジック回路に含まれる周辺トランジスタが形成される。更に、周知の技術により、選択トランジスタ内のソース／ドレイン拡散層４上に、セルコンタクトプラグ６が形成される。このセルコンタクトプラグ６は、ドープトポリシリコンあるいはドープトアモルファスシリコンで形成される。セルコンタクトプラグ６は、メモリセルのキャパシタとソース／ドレイン拡散層４との間を接続するためのプラグの一部である。
【００３１】
次に、セルコンタクトプラグ６を覆うように、全面に層間絶縁膜７が堆積される。その後、フォトリソグラフィー技術により、コンタクトホールＣ１〜Ｃ３が同時に形成される。具体的には、所定のパターンを有するレジストマスクが層間絶縁膜７上に形成された後、所定の領域の層間絶縁膜７がドライエッチングにより除去される。これにより、ＤＲＡＭセルが形成される領域において、セルコンタクトプラグ６に届くコンタクトホールＣ１が形成される。また、周辺トランジスタが形成される領域において、シリコン基板１（ソース／ドレイン拡散層５）に届くコンタクトホールＣ２が形成される。更に、ゲート電極３が形成された領域において、そのゲート電極３に届くコンタクトホールＣ３が形成される。その結果、コンタクトホールＣ３の底部において、ゲート電極３の表層部、すなわちタングステン膜３ｂは露出する。
【００３２】
次に、シリサイド技術を用いることにより、コンタクト抵抗の抑制を目的とした「コンタクト抵抗低減プロセス」が行われる。
【００３３】
本実施の形態によれば、まず、露出しているシリコン表面に対して、選択酸化法により酸化が行われる。その結果、図２Ｂに示されるように、コンタクトホールＣ１の底部において、セルコンタクトプラグ６を覆う酸化被膜８が形成される。また、コンタクトホールＣ２の底部において、シリコン基板１を覆う酸化被膜８が形成される。この酸化被膜８は、後の工程においてアンモニアを用いたエッチングが行われる際、ストッパーの役割を果たす。尚、選択酸化の条件は、例えば次の通りである；雰囲気：［Ｈ２Ｏ］／［Ｈ２＋Ｈ２Ｏ］＝２０％、圧力：２００ｔｏｒｒ、温度：８５０〜９００℃、時間：３０〜６０分。これにより、約５ｎｍの膜厚を有する酸化被膜８がシリコン表面に形成される。
【００３４】
次に、図２Ｃに示されるように、全面にシリコン膜９（例えばポリシリコン）が堆積される。その結果、コンタクトホールＣ１、Ｃ２においては、酸化被膜８の上にシリコン膜９が形成される。また、コンタクトホールＣ３においては、タングステン膜３ｂの直上にシリコン膜９が形成される。尚、成膜条件は、例えば次の通りである；温度：５３０℃、圧力：０．８ｔｏｒｒ、材料−流量ＳｉＨ４−２ｓｌｍ、時間：６〜７分。これにより、約１０ｎｍの膜厚を有するシリコン膜９が堆積される。
【００３５】
次に、熱処理（８００〜１２００℃、１０〜３０ｓｅｃ）が行われる。これにより、コンタクトホールＣ３の底部において、上記シリコン膜９とタングステン膜３ｂとの間のシリサイド反応が発生する。その結果、図２Ｄに示されるように、コンタクトホールＣ３の底部にタングステンシリサイド１０（第１シリサイド）が形成される。このタングステンシリサイド１０は、タングステン膜３ｂを覆うように形成され、後のコバルト除去工程において、タングステン膜３ｂが薬液により侵食されることを防止する。つまり、ゲート配線材料の消失を防ぐことができる構造が得られる。
【００３６】
次に、未反応のシリコン膜９がウェットエッチングにより除去される。具体的には、昇温されたアンモニアを用いることにより、約１〜３分エッチングが行われる。ここで、上記酸化被膜８は、エッチングストッパーの役割を果たす。その結果、図２Ｅに示されるように、コンタクトホールＣ１、Ｃ２の底部には酸化被膜８が残り、コンタクトホールＣ３の底部にはタングステンシリサイド１０が残る。
【００３７】
次に、フッ酸処理（ＬＡＬ３０：約５ｍｉｎ）により、コンタクトホールＣ１、Ｃ２底部の酸化被膜８が除去される。その結果、図２Ｆに示されるように、コンタクトホールＣ１、Ｃ２においては導通が確保される。一方、コンタクトホールＣ３の底部にはタングステンシリサイド１０が残ったままである。以上に説明されたように、コンタクトホールＣ３の底部において、タングステン膜３ｂの表面が選択的にシリサイド化され、タングステンシリサイド１０が形成される。
【００３８】
その後、図２Ｇに示されるように、コバルトシリサイドの材料となるコバルト膜２０が、スパッタ法により全面に堆積される。その結果、コンタクトホールＣ１においては、セルコンタクトプラグ６の上にコバルト膜２０が形成される。また、コンタクトホールＣ２においては、シリコン基板１の上にコバルト膜２０が形成される。また、コンタクトホールＣ３においては、タングステンシリサイド１０の上にコバルト膜２０が形成される。コバルト膜２０の膜厚は、約５０ｎｍである。
【００３９】
次に、熱処理（約７１０℃、３０ｓｅｃ）が行われる。これにより、コンタクトホールＣ１の底部において、コバルト膜２０とセルコンタクトプラグ６の表面との間のシリサイド反応が発生する。また、コンタクトホールＣ２の底部において、コバルト膜２０とシリコン基板１の表面との間のシリサイド反応が発生する。
【００４０】
更に、シリサイド化されていない未反応のコバルト膜２０が、酸と過酸化水素水の混合液（例えばＳＰＭ：硫酸過水）によりエッチングされる（約３分）。その結果、図２Ｈに示される構造が得られる。図２Ｈにおいて、コンタクトホールＣ１及びコンタクトホールＣ２の底部に、それぞれコバルトシリサイド２１及び２２（第２シリサイド）が形成されている。ここで、ゲート電極３に通じるコンタクトホールＣ３の底部において、タングステンシリサイド１０がタングステン膜３ｂを覆っている。従って、このコバルト膜２０の除去工程において、タングステン膜３ｂはエッチング液により侵食されない。つまり、ゲート配線材料の消失が防止されている。
【００４１】
その後、図２Ｉに示されるように、コンタクトホールＣ１内にコバルトシリサイド２１に接続されるコンタクトプラグ３１が埋め込まれる。コンタクトプラグ３１及び上記セルコンタクトプラグ６は、選択トランジスタの拡散層４とキャパシタとの間を接続するコンタクトとしての役割を果たす。また、周辺トランジスタ領域のコンタクトホールＣ２内に、コバルトシリサイド２２と接続されるコンタクトプラグ３２が埋め込まれる。コンタクトプラグ３２は、周辺トランジスタのソース／ドレイン拡散層５と上層配線との間を接続するコンタクトとしての役割を果たす。また、コンタクトホールＣ３内に、タングステンシリサイド１０と接続されるコンタクトプラグ３３が埋め込まれる。コンタクトプラグ３３は、ゲート電極３とワード線との間を接続するコンタクトとしての役割を果たす。その後、コンタクトプラグ３１につながるようにメモリセルのキャパシタが形成される。また、所定のパターンを有するワード線、ビット線及び上層配線が形成される。このようにして、ＤＲＡＭが製造される。
【００４２】
以上に説明されたように、本実施の形態によれば、コバルト膜２０の除去工程の前に、タングステン膜３ｂを覆うようにタングステンシリサイド１０が形成される。従って、ポリメタルゲート電極３は侵食されない。逆に言えば、ポリメタルゲート電極３の侵食・消失が防止されるため、コンタクトホールＣ１〜Ｃ３を同時に開口することが可能となる。つまり、コンタクトホールの開口に要するフォトリソグラフィー工程の回数を抑制することが可能となる。従って、製造プロセスが簡易化される。また、製造コストが低減される。
【００４３】
（第２の実施の形態）
図３Ａ〜図３Ｅを参照して、本発明の第２の実施の形態に係る半導体装置の製造工程を説明する。本実施の形態によれば、図２Ａに示された構造が得られた後の工程が、第１の実施の形態における工程と異なる。尚、第１の実施の形態と重複する説明は、適宜省略される。
【００４４】
図２Ａに示された構造が得られた後、図３Ａに示されるように、全面にシリコン膜９（例えばポリシリコン）が堆積される。第１の実施の形態と異なり、酸化被膜８は形成されない。その結果、コンタクトホールＣ１においては、セルコンタクトプラグ６上にシリコン膜９が形成され、コンタクトホールＣ２においては、シリコン基板１上にシリコン膜９が形成される。また、コンタクトホールＣ３においては、タングステン膜３ｂの直上にシリコン膜９が形成される。酸化被膜８が形成されていないため、コンタクトホールＣ１及びＣ２における導通は確保されている。
【００４５】
次に、熱処理が行われる。これにより、コンタクトホールＣ３の底部において、上記シリコン膜９とタングステン膜３ｂとの間のシリサイド反応が発生する。その結果、図３Ｂに示されるように、コンタクトホールＣ３の底部にタングステンシリサイド１０（第１シリサイド）が形成される。このタングステンシリサイド１０は、タングステン膜３ｂを覆うように形成され、後のコバルト除去工程において、タングステン膜３ｂが薬液により侵食されることを防止する。
【００４６】
次に、ＣＭＰ（Chemical Mechanical Polishing）が実施される。その結果、図３Ｃに示されるように、表層部のシリコン膜９が除去され、層間絶縁膜７が露出する。尚、コンタクトホールＣ１〜Ｃ３の側面にはシリコン膜９が残っている。また、コンタクトホールＣ１底部のシリコン膜９は、セルコンタクトプラグ６の新たな表面となり、コンタクトホールＣ２底部のシリコン膜９は、シリコン基板１の新たな表面となる。
【００４７】
次に、図３Ｄに示されるように、コバルトシリサイドの材料となるコバルト膜２０が、スパッタ法により全面に堆積される。続いて、熱処理が行われる。これにより、コンタクトホールＣ１内において、コバルト膜２０とセルコンタクトプラグ６（シリコン膜９）の表面との間のシリサイド反応が発生する。また、コンタクトホールＣ２内において、コバルト膜２０とシリコン基板１（シリコン膜９）の表面との間のシリサイド反応が発生する。
【００４８】
更に、シリサイド化されていない未反応のコバルト膜２０が、酸と過酸化水素水の混合液（例えばＳＰＭ：硫酸過水）によりエッチングされる。その結果、図３Ｅに示される構造が得られる。図３Ｅにおいて、コンタクトホールＣ１及びコンタクトホールＣ２の少なくとも底部に、それぞれコバルトシリサイド２１及び２２（第２シリサイド）が形成されている。また、コンタクトホールＣ３の側部にコバルトシリサイド２３が形成されている。ここで、コンタクトホールＣ３の底部において、上記タングステンシリサイド１０がタングステン膜３ｂを覆っている。従って、このコバルト膜２０の除去工程において、タングステン膜３ｂはエッチング液により侵食されない。つまり、ゲート配線材料の消失が防止されている。
【００４９】
その後、図２Ｉと同様に、コンタクトホールＣ１〜Ｃ３のそれぞれにコンタクトプラグ３１〜３３が埋め込まれる。続いて、コンタクトプラグ３１につながるようにメモリセルのキャパシタが形成される。また、所定のパターンを有するワード線、ビット線及び上層配線が形成される。このようにして、ＤＲＡＭが製造される。
【００５０】
本実施の形態によれば、第１の実施の形態と同様の効果が得られる。すなわち、コンタクトホールの開口に要するフォトリソグラフィー工程の回数を抑制することが可能となる。従って、製造プロセスが簡易化され、また、製造コストが低減される。更に、酸化被膜８の形成及び除去が不要なため、更に製造プロセスが簡易化されるという追加的な効果が得られる。
【図面の簡単な説明】
【００５１】
【図１Ａ】図１Ａは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｂ】図１Ｂは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｃ】図１Ｃは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｄ】図１Ｄは、従来の半導体装置の製造工程を示す断面図である。
【図２Ａ】図２Ａは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２Ｉ】図２Ｉは、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図３Ａ】図３Ａは、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図３Ｄ】図３Ｄは、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図３Ｅ】図３Ｅは、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
【００５２】
１    シリコン基板
２    素子分離構造
３    ゲート電極（ポリメタルゲート電極）
３ａ  ゲートポリシリコン膜
３ｂ  タングステン膜
４    ソース／ドレイン拡散層
５    ソース／ドレイン拡散層
６    セルコンタクトプラグ
７    層間絶縁膜
８    酸化被膜
９    シリコン膜
１０    タングステンシリサイド
２０    コバルト膜
２１    コバルトシリサイド
２２    コバルトシリサイド
２３    コバルトシリサイド
３１    第１コンタクトプラグ
３２    第２コンタクトプラグ
３３    第３コンタクトプラグ
Ｃ１    コンタクトホール
Ｃ２    コンタクトホール
Ｃ３    コンタクトホール
【図１Ａ】
2007220701.tif 000003
【図１Ｂ】
2007220701.tif 000004
【図１Ｃ】
2007220701.tif 000005
【図１Ｄ】
2007220701.tif 000006
【図２Ａ】
2007220701.tif 000007
【図２Ｂ】
2007220701.tif 000008
【図２Ｃ】
2007220701.tif 000009
【図２Ｄ】
2007220701.tif 000010
【図２Ｅ】
2007220701.tif 000011
【図２Ｆ】
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【図２Ｇ】
2007220701.tif 000013
【図２Ｈ】
2007220701.tif 000014
【図２Ｉ】
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【図３Ａ】
2007220701.tif 000016
【図３Ｂ】
2007220701.tif 000017
【図３Ｃ】
2007220701.tif 000018
【図３Ｄ】
2007220701.tif 000019
【図３Ｅ】
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