(57)【要約】      （修正有）【課題】製造の効率化と歩留りの向上によるコスト低減を図って小型・薄型化と高密度実装化による高機能・多機能化を図る高精度の半導体パッケージ製造方法を提供する。【解決手段】半導体基板３にデバイス４と電極１０を形成したデバイス基板体２と、光透過性を有するダミー基板６上に剥離層２４を介して再配線層７を形成した再配線層基板体５とを一体化した後に、ダミー基板６側からレーザ光を照射して剥離層２４を加熱し、この剥離層２４を界面としてダミー基板６を剥離させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成したディバイスを被覆して上記半導体基板の主面上に接着層を形成する接着層形成工程を有するディバイス基板体を製作するディバイス基板体製作工程と、
光透過特性を有するダミー基板を用い、このダミー基板の主面上に剥離層を形成する剥離層形成工程と、上記剥離層上に絶縁樹脂層を形成する絶縁樹脂層形成工程と、上記絶縁樹脂層に所定の配線パターンを形成する配線パターン形成工程と、最上層の配線パターンに上記ディバイスの電極に相対するディバイス接続バンプを形成するディバイス接続バンプ形成工程とを有して上記ディバイスの再配線層を形成する再配線層基板体製作工程と、
上記ディバイス基板体に対して上記再配線層基板体を、相対する上記電極と上記接続バンプとを位置決めして上記接着層を介して一体化することにより、上記ディバイスを被覆して上記再配線層を積層した中間体を製作する再配線層基板体一体化工程と、
上記中間体に対して上記ダミー基板側からレーザ光を照射することにより、上記ダミー基板を透過したレーザ光により上記剥離層を加熱してこの剥離層との界面で上記ダミー基板を上記再配線層から剥離するダミー基板剥離工程と、
上記ダミー基板が剥離された上記再配線層の第１層配線パターンに外部接続バンプを形成する外部接続バンプ形成工程とを有し、
上記ディバイス上に上記再配線層を積層形成するとともに上記外部接続バンプを設けた半導体パッケージを製造することを特徴とする半導体パッケージ製造方法。
【請求項２】
上記ディバイス基板体製作工程において上記半導体基板上に多数個のディバイスを形成するとともに、上記再配線層基板体製作工程において上記各ディバイスにそれぞれ相対する多数個の再配線層を形成し、
上記外部接続バンプ形成工程の後工程に施されるダイシング工程により、１個又は複数個のディバイス及び配線層を有する個別半導体パッケージ毎に切り分けが行われることを特徴とする請求項１に記載の半導体パッケージ製造方法。
【請求項３】
上記再配線層基板体製作工程が、上記ダミー基板として平坦な主面を有するガラス基板や石英基板を用い、半導体技術により薄膜受動素子や機能素子を設けた上記再配線層を形成することを特徴とする請求項１に記載の半導体パッケージ製造方法。
【請求項４】
上記再配線層基板体製作工程が、上記剥離層形成工程において上記ダミー基板の主面上に樹脂材を用いて上記剥離層を薄膜形成するとともに、この剥離層形成工程の後工程において上記剥離層上に上記再配線層を保護する金属薄膜層を形成することを特徴とする請求項３に記載の半導体パッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディバイスを形成する半導体基板上で再配線層の形成やパッケージが行われる半導体パッケージ製造方法に関する。
【背景技術】
【０００２】
例えば、パーソナルコンピュータ、携帯電話機、ビデオレコーダ或いはオーディオ機器等の各種の電子機器においては、小型化や多機能化或いは高機能化が図られており、これに伴ってこれら機器を構成する部品や基板における小型化、薄型化、軽量化或いは高密度実装化が図られている。例えば配線技術については、配線層の多層化や微細化或いは多ピン化等の技術とともに、ベアチップを基板にダイレクト実装するフリップチップ実装法等のＣＰＳ（Chip Sise Package）技術や目的に応じた複数個のベアチップを組み合わせて３次元的に積層するＳＩＰ（system in package）等の実装技術が研究開発されている。
【０００３】
また、実装技術においては、半導体基板上で再配線層の形成やパッケージ化するＷＬＰ（wafer-level package）やＷＬＣＳＰ（wafer-level chipsize package）等の半導体パッケージ化技術も研究開発されている。かかる半導体パッケージ化技術によれば、従来のようにインターポーザ基板等の実装基板を不要とすることでパッケージ全体の厚みを低減することが可能であるとともに、半導体技術の品質レベルでディバイスと再配線層とのパッケージ化を行うことが可能である。また、かかるパッケージ化技術は、ディバイスと再配線層とを最短で接続することも可能であり、高速化やノイズの低減等を図ることも可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した半導体パッケージ化技術や多層化技術においては、一般的な多層配線基板技術と同様に半導体基板やベース基材の主面上にディバスとともに配線層を順次積層形成するビルドアップ法が採用される。ビルドアップ法においては、各配線層に適宜に形成するビアにより層間接続されるが、各配線層に形成する配線パターンの精度或いはビアによる接続信頼性等の条件により積層数に限界がある。また、ビルドアップ法においては、積層数が増えるにしたがって基板の反りや各層の厚みの不均一性に起因して、配線層形成工程におけるリソグラフィ精度やビアの形成精度が低下するといった問題がある。さらに、ビルドアップ法においては、積層数が増えるにしたがってリードタイムも比例的に増加するとともに歩留りも低下するといった問題がある。
【０００５】
従来の半導体パッケージ化技術においては、上述したように半導体技術により基板上にディバイスを形成した後に別工程の多層配線基板技術により基板上にディバイスを被覆する多層の再配線層を形成することから、工程が途中で分断されて効率が低下するとともに全体的なリードタイムの短縮化を図ることが困難であるといった問題があった。また、従来の半導体パッケージ化技術においては、半導体パッケージを製造した後に全体の動作検査や機能検査が実施されるが、各工程毎の不具合の累積により歩留まりも大きく低下するといった問題があった。
【０００６】
したがって、本発明は、製造の効率化と歩留りの向上によるコスト低減を図って小型・薄型化と高密度実装化による高機能・多機能化を図る高精度の半導体パッケージを製造する半導体パッケージ製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した目的を達成する本発明にかかる半導体パッケージ製造方法は、ディバイス基板体を製作するディバイス基板体製作工程と別工程の再配線層基板体を製作する再配線層基板体製作工程と、再配線層基板体一体化工程と、ダミー基板剥離工程と、外部接続バンプ形成工程とを有し、ディバイス上に再配線層を積層形成するとともに再配線層の最上層に外部接続バンプを設けた半導体パッケージを製造する。半導体パッケージ製造方法は、ディバイス基板体製作工程が、半導体基板上に形成したディバイスを被覆して半導体基板の主面上に接着層を形成する接着層形成工程を有する。半導体パッケージ製造方法は、ディバイス基板体製作工程の接着層形成工程が、感光性或いは非感光性の絶縁樹脂を用いて接着層を形成し或いは絶縁フィルム材を接合して接着層を形成する。半導体パッケージ製造方法は、必要に応じてディバイス製作工程において接着層に対してディバイスの電極を外方に臨ませる開口部を形成する開口部パターニング工程を施す。接着層は、半導体基板と再配線層とを接合する機能を有するとともに、ディバイスの封止層としても機能する。
【０００８】
半導体パッケージ製造方法は、再配線層基板体製作工程が、ガラス基板や石英基板等の光透過特性を有するダミー基板を用い、このダミー基板の主面上に剥離層を形成する剥離層形成工程と、剥離層上に絶縁樹脂層を形成する絶縁樹脂層形成工程と、絶縁樹脂層に所定の配線パターンを形成する配線パターン形成工程と、最上層の配線パターンにディバイスの電極に相対するディバイス接続バンプを形成するディバイス接続バンプ形成工程とを有してディバイスの再配線層を有する再配線層基板体を製作する。半導体パッケージ製造方法は、再配線層基板体製作工程において、ダミー基板が平坦な主面を有することで、このダミー基板の主面上に高密度で微細な配線パターンを有する薄厚の多層配線層からなる再配線層が形成される。
【０００９】
半導体パッケージ製造方法は、再配線層基板体製作工程の剥離層形成工程が、ダミー基板の主面上に例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂を用いて数μ程度の厚みと平坦性を有する剥離層を薄膜形成する。半導体パッケージ製造方法は、再配線層基板体製作工程のディバイス接続バンプ形成工程が、ボールボンディング法により設けられるボールバンプ或いはめっき法により形成されるめっきバンプを配線パターン上に設ける。
【００１０】
半導体パッケージ製造方法は、再配線層基板体製作工程が、配線層内に薄膜キャパシタ素子、薄膜インダクタ素子或いは薄膜レジスタ素子等の薄膜受動素子やこれら薄膜受動素子を組み合わせた機能素子を設ける。半導体パッケージ製造方法は、剥離層形成工程の後工程において、必要に応じて剥離層上に剥離工程に際して再配線層を保護する金属薄膜層を薄膜形成する。半導体パッケージ製造方法は、金属薄膜層が例えばチタンやアルミをスパッタリング法或いは蒸着法により剥離層上に全面に亘って形成する。
【００１１】
半導体パッケージ製造方法は、再配線層基板体一体化工程が、ディバイス基板体に対して再配線層基板体を、相対する電極と接続バンプとを位置決めして接着層を介して一体化することによりディバイスを被覆して再配線層を積層形成する。半導体パッケージ製造方法は、再配線層基板体一体化工程において、ディバイス基板体に対して再配線層を形成したダミー基板を位置決めして組み合わせた状態で例えば加熱しながら加圧することにより接着層を介してディバイス基板体と再配線層基板体とを一体化する。半導体パッケージ製造方法においては、ディバイスの電極に対して再配線層側の相対するディバイス接続バンプが接続し、ディバイスと再配線層との接続が行われる。
【００１２】
半導体パッケージ製造方法は、ダミー基板剥離工程において、ダミー基板側からレーザ光を照射し、このダミー基板を透過したレーザ光により剥離層を加熱してこのダミー基板が剥離層との界面で再配線層から剥離されるようにする。半導体パッケージ製造方法においては、レーザ装置から出射されたレーザ光がダミー基板を透過して剥離層に吸収され、この剥離層を加熱する。半導体パッケージ製造方法においては、剥離層がダミー基板との線膨張率の大きな差異によりダミー基板から剥離することで、再配線層をディバイス基板体側に残してダミー基板が剥離されるようにする。半導体パッケージ製造方法においては、必要に応じて形成された金属薄膜層がレーザ光を遮光することで、レーザ光による再配線層のダメージが防止されるようにする。半導体パッケージ製造方法においては、剥離層の厚みやレーザ光のパワーをコントロールすることにより、金属薄膜層を不要とすることも可能である。半導体パッケージ製造方法においては、必要に応じて再配線層上に残った剥離層をドライエッチング法等により除去するとともに、金属薄膜層をウエットエッチング法等により除去する。
【００１３】
半導体パッケージ製造方法は、外部接続バンプ形成工程が、ダミー基板が剥離された再配線層の第１層配線パターンに外部接続バンプを形成する。半導体パッケージ製造方法は、外部接続バンプ形成工程が、例えば第１層配線パターンの必要箇所を開口してソルダレジストによりレジスト層を形成し、半田等の印刷法や半田ボールの接合等によりレジスト層の開口部位に電子機器等に搭載される制御基板等に半導体パッケージを直接実装するための外部接続バンプを形成する。
【００１４】
また、半導体パッケージ製造方法は、ディバイス基板体製作工程において半導体基板上に多数個のディバイスを形成するとともに、再配線層基板体製作工程において各ディバイスにそれぞれ相対する多数個の再配線層を形成する。半導体パッケージ製造方法は、外部接続バンプ形成工程の後工程に施されるダイシング工程により、１個又は複数個のディバイス及び配線層を有する個別半導体パッケージ毎に切り分けが行われる。
【発明の効果】
【００１５】
上述した工程を有する本発明にかかる半導体パッケージ製造方法によれば、ディバイス基板体製作工程と再配線層基板体製作工程とを別工程で行い、再配線層基板体一体化工程によりディバイス基板体上にディバイスを被覆して再配線層基板体を一体化した後に、ダミー基板剥離工程によりダミー基板を剥離して半導体パッケージを製造する。半導体パッケージ製造方法によれば、リードタイムの短縮化と良品判定のディバイス及び再配線層を形成したディバイス基板体と再配線層基板体とを一体化することによる歩留り向上によりコスト低減を図った半導体パッケージを形成することが可能となる。半導体パッケージ製造方法によれば、ダミー基板上に精密かつ高密度の再配線層を形成することで小型・薄型化と高密度実装化による高機能・多機能化を図った半導体パッケージを形成することが可能となる。半導体パッケージ製造方法によれば、光透過性を有するダミー基板を透過させて剥離層にレーザ光を照射することにより剥離層を界面としてダミー基板を剥離することから、ダミー基板の効率的な剥離が行われるとともに再配線層やディバイスに損傷が発生することが防止される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態として図面に示した半導体パッケージ１の製造方法について説明する。半導体パッケージ１の製造方法は、図１に示すように、詳細を後述するディバイス基板体製作工程Ａにより半導体基板３に多数個のディバイス４を形成したディバイス基板体２を製作するとともに、別工程の再配線層基板体形成工程Ｂによりダミー基板６上に各ディバイス４に対応した再配線層７を形成した再配線層基板体５を製作する。半導体パッケージ１の製造方法は、ディバイス基板体２と再配線層基板体５とを一体化して中間体８を製作した後に、この中間体８に対してレーザ加工によるダミー基板剥離工程を施してダミー基板６を剥離し、図２に示した半導体パッケージ１を製造する。半導体パッケージ１の製造方法は、必要に応じて半導体パッケージ１にダイシング工程を施して図３に示す個別半導体パッケージ９を製造する。
【００１７】
半導体パッケージ１は、図２に示すように半導体基板３の主面上に形成された多数個のディバイス４と電極１０とを被覆して接着層１１が形成され、この接着層１１を介して再配線層７が積層状態で一体化される。半導体パッケージ１は、再配線層７が、詳細を後述するように第１絶縁樹脂層１２Ａと第２絶縁樹脂層１２Ｂとの２層の絶縁樹脂層１２と、第１配線パターン１３Ａ乃至第３配線パターン１３Ｃとの３層の配線パターン１３とにより構成され、絶縁樹脂層１２内に適宜形成したビア１４Ａ、１４Ｂ（ビア１４）により各層の配線パターン１３が層間接続される。
【００１８】
半導体パッケージ１は、ディバイス４の各電極１０に対応して接着層１１に開口部１５がパターン形成され、これら開口部１５に再配線層７側に形成したディバイス接続バンプ１６がそれぞれ充填される。半導体パッケージ１は、各ディバイス接続バンプ１６が再配線層７側の第３配線パターン１３Ｃに形成したディバイス接続電極１７にそれぞれ設けられており、これらディバイス接続バンプ１６を介して相対するディバイス４の各電極１０と再配線層７側の各ディバイス接続電極１７とが接続される。
【００１９】
ディバイス接続バンプ１６は、例えば電極１０と低温で共晶を形成するＳｎやＡｕによる接合、半田接合、或いは表面を平滑にすることによりＣｕ−Ｃｕ接合やＡｕ−Ｃｕ接合等のメタル−メタル接合により接合される。半導体パッケージ１は、この場合に各電極１０の表面に適宜の電極膜の形成処理が施される。
【００２０】
半導体パッケージ１は、最上層となる再配線層７側の第１配線パターン１３Ａを被覆して全面に亘ってレジスト層１８が形成されるとともに、このレジスト層１８に第１配線パターン１３Ａに形成した外部接続電極１９を外方に臨ませる開口部２０が形成される。半導体パッケージ１は、各開口部２０にそれぞれ外部接続バンプ２１を形成し、これら外部接続バンプ２１を介して電子機器に搭載されるマザーボードやインタポーザ等に対してフリップチップ実装法等により直接実装される。
【００２１】
以上のように構成される半導体パッケージ１は、上述したようにディバイス基板体製作工程Ａによりディバイス基板体２が製作される。ディバイス基板体製作工程Ａにおいては、半導体基板（ウエハー）３が供給され、この半導体基板３に図１に示すようにディバイス形成工程Ａ−１と、接着層形成工程Ａ−２と、開口部パターニング工程Ａ−３等を施してディバイス基板体２を製作する。ディバイス基板体製作工程Ａにおいては、製作したディバイス基板体２に対して所定の導通検査工程Ａ−４を施して良品判定されたディバイス基板体２のみを次工程に供給する。ディバイス形成工程Ａ−１は、従来周知の半導体技術によるディバイス４の製作工程であり、半導体基板３の主面上に所定の機能を有するディバイス４と電極１０を形成する。
【００２２】
接着層形成工程Ａ−２は、上述した半導体基板３の主面上に、ディバイス４と電極１０を被覆して全面に亘って接着層１１を形成して図４に示したディバイス基板体中間体２２を製作する。接着層１１は、後述するようにディバイス基板体２に対して再配線層基板体５を一体に接合させる機能とディバイス４及び電極１０の封止層としても機能する。接着層１１は、例えば加熱硬化型の接着絶縁樹脂による成膜或いは接着絶縁フィルムの接合等の方法により形成される。接着層形成工程Ａ−２においては、例えば接着絶縁樹脂を用いる場合に、スピンコート法やラミネート法等により均一な厚みの接着層１１を形成する。
【００２３】
開口部パターニング工程Ａ−３は、接着層１１に対してディバイス４の電極１０をそれぞれ外方に臨ませる開口部１５を形成して図５に示したディバイス基板体２を製作する。開口部パターニング工程Ａ−３は、感光性の接着絶縁樹脂や接着絶縁フィルムを用いて接着層１１を形成した場合に、周知のリソグラフィ技術により開口部１５をパターニング形成する。また、開口部パターニング工程Ａ−３は、非感光性の接着絶縁樹脂や接着絶縁フィルムを用いて接着層１１を形成した場合に、プラズマエッチング法等の周知のドライエッチング技術により開口部１５のパターニング形成を行う。
【００２４】
なお、開口部パターニング工程Ａ−３は、後述するようにディバイス基板体２と再配線層基板体５とを一体化する再配線層基板体一体化工程Ｃ−１において、開口部１５を不要として再配線層基板体５側に形成したディバイス接続用バンプ１６が接着層１１を突き破って電極１０と接続させる場合には、実施されないことは勿論である。
【００２５】
半導体パッケージ１の製造工程は、上述したディバイス基板体製作工程Ａと別工程の再配線層基板体製作工程Ｂにより再配線層基板体５を製作する。再配線層基板体製作工程Ｂにおいては、ダミー基板６が供給され、このダミー基板６に対して図１に示すように剥離層形成工程Ｂ−１と、金属薄膜層形成工程Ｂ−２と、絶縁樹脂層形成工程Ｂ−３と、配線パターン形成工程Ｂ−４と、ビア形成工程Ｂ−５と、ディバイス接続バンプ形成工程Ｂ−６等を経て図９に示した再配線層基板体５を製作する。
【００２６】
再配線層基板体製作工程Ｂにおいては、製作した再配線層基板体５に対して所定の導通検査工程Ｂ−７を施して良品判定された再配線層基板体５のみを次工程に供給する。半導体パッケージ１の製造工程においては、別工程のディバイス基板体製作工程Ａにより製作した良品のディバイス基板体２と再配線層基板体製作工程Ｂにより製作した良品の再配線層基板体５とを一体化することで、歩留り向上によりコスト低減を図った半導体パッケージを形成することが可能となる。
【００２７】
再配線層基板体製作工程Ｂにおいては、ダミー基板６として、比較的高精度に平坦化された主面を有することにより高精度の再配線層７を形成することが可能であり、また後述するダミー基板剥離工程Ｃ−２においてレーザ装置２３から照射されるレーザ光Ｒを効率よく透過させることが可能な高光透過特性を有する基板、例えばガラス基板や石英基板が用いられる。ダミー基板６は、後述するように再配線層基板体一体化工程Ｃ−１により再配線層基板体５がディバイス基板体２と一体化された後に、この再配線層基板体５から剥離層２３を介して剥離されるが、洗浄処理等を施すことにより再利用される。
【００２８】
剥離層形成工程Ｂ−１は、図６に示すようにダミー基板６の平坦化された主面上に、例えばスピンコート法等により数μ程度の厚みと平坦性を有する剥離層２４を全面に亘って形成する。剥離層２４は、ダミー基板６と線膨張係数を大きく異にする、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂によって薄膜形成される。剥離層２４は、後述するダミー基板剥離工程Ｃ−２に際して剥離犠牲層として機能し、再配線層７上に残るがドライエッチング法等により除去される。
【００２９】
金属薄膜層形成工程Ｂ−２は、図７に示すように上述した剥離層２４上に、例えばスパッタ法や蒸着法等により金属薄膜層２５を全面に亘って形成する。金属薄膜層２５は、例えばチタン層やアルミ層により形成され、後述するダミー基板剥離工程Ｃ−２に際してダミー基板６側から照射されるレーザ光Ｒを遮断して上層に形成される再配線層７が損傷されることを防止するバリアメタルとして機能する。なお、金属薄膜層２５は、例えば剥離層２４の厚みやレーザ光Ｒのパワーをコントロールすることにより、不要とすることも可能である。金属薄膜層２５は、後述するダミー基板剥離工程Ｃ−２後に、再配線層７から剥離層２４を除去した後にウエットエッチング法等により除去される。
【００３０】
再配線層基板体製作工程Ｂは、金属薄膜層２５（又は剥離層２４）上に一般的な多層配線技術による絶縁樹脂層形成工程Ｂ−３と、配線パターン形成工程Ｂ−４と、ビア形成工程Ｂ−５とにより、再配線層７を形成する。再配線層基板体製作工程Ｂは、上述したように平坦主面を有するダミー基板６を基板とすることにより、高密度で微細な配線パターン１３を有する薄厚の多層配線層からなり、高精度の薄膜受動素子を内部に形成した再配線層７を形成することを可能とする。
【００３１】
再配線層基板体製作工程Ｂは、第１の配線パターン形成工程Ｂ−４−１により、金属薄膜層２５上にメッキレジスト層をパターン形成した後に銅めっきを施す銅めっき配線技術によって所定パターンの第１配線パターン１３Ａを形成する。第１配線パターン１３Ａは、後述するようにダミー基板６が剥離されることにより再配線層７の最上層を構成し、配線パターンとともに外部接続電極１９が形成される。
【００３２】
再配線層基板体製作工程Ｂは、第１の絶縁樹脂層形成工程Ｂ−３−１により、上述した剥離層２４と同様の絶縁樹脂、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂を用いて第１配線パターン１３Ａを形成した金属薄膜層２５上に第１絶縁樹脂層１２Ａを形成する。再配線層基板体製作工程Ｂは、リソグラフィ技術によるウエットエッチング処理或いはプラズマエッチング等のドライエッチング処理による第１のビア形成工程Ｂ−５−１により、第１絶縁樹脂層１２Ａの所定位置にビアホールを形成するとともに、このビアホールの蓋形成と内部の導電化処理を施して第１ビア１４Ａを形成する。
【００３３】
再配線層基板体製作工程Ｂは、第２の配線パターン形成工程Ｂ−４−２により、第１絶縁樹脂層１２Ａ上にメッキレジスト層をパターン形成した後に銅めっきを施す銅めっき配線技術によって所定パターンの第２配線パターン１３Ｂを形成する。第２の配線パターン形成工程Ｂ−４−２は、上述した第１ビア１４Ａ上にも銅めっき層を形成することにより第２配線パターン１３Ｂと第１配線パターン１３Ａとが導通されるようにする。第２配線パターン１３Ｂには、詳細を省略するが、薄膜キャパシタ、薄膜レジスタ或いは薄膜インダクタ等の薄膜受動素子が作り込まれる。
【００３４】
再配線層基板体製作工程Ｂは、第２の絶縁樹脂層形成工程Ｂ−３−２により、第２配線パターン１３Ｂを被覆して第２絶縁樹脂層１２Ｂを形成する。再配線層基板体製作工程Ｂは、第２のビア形成工程Ｂ−５−２により、第２絶縁樹脂層１２Ｂの所定位置にビアホールを形成するとともに、このビアホールの蓋形成と内部の導電化処理を施して第２ビア１４Ｂを形成する。再配線層基板体製作工程Ｂは、第３の配線パターン形成工程Ｂ−４−３により、第２絶縁樹脂層１２Ｂ上にメッキレジスト層をパターン形成した後に銅めっきを施す銅めっき配線技術によって所定パターンの第３配線パターン１３Ｃを形成する。第３の配線パターン形成工程Ｂ−４−３は、上述した第２ビア１４Ｂ上にも銅めっき層を形成することにより第３配線パターン１３Ｃと第２配線パターン１３Ｂとが導通されるようにする。
【００３５】
再配線層基板体製作工程Ｂは、上述した絶縁樹脂層形成工程Ｂ−３と、配線パターン形成工程Ｂ−４と、ビア形成工程Ｂ−５とを適宜繰り返して、図８に示すようにダミー基板６上に剥離層２４を介して多層の再配線層７を積層形成する。再配線層７の最上層を構成する第３配線パターン１３Ｃには、配線パターンとともにディバイス接続電極１７が形成される。
【００３６】
再配線層基板体製作工程Ｂは、ディバイス接続バンプ形成工程Ｂ−６により、再配線層７の第３配線パターン１３Ｃに形成された各ディバイス接続電極１７上にディバイス接続バンプ１６を形成し、図９に示した再配線層基板体５を製作する。ディバイス接続バンプ形成工程Ｂ−６は、例えばボールボンディング法やスタッド（ボール）バンプ接合法或いはめっき法により各ディバイス接続電極１７上にそれぞれディバイス接続バンプ１６を一体化して設ける。なお、ディバイス接続バンプ１６は、上述したようにディバイス基板体２側の接着層１１に開口部１５を形成した場合に、半田系めっきバンプを用いることにより後述する再配線層基板体一体化工程Ｃ−１に際して電極１０との間で合金接続を行う。なお、再配線層基板体製作工程Ｂにおいては、上述したように製作した再配線層基板体５に対して所定の導通検査工程Ｂ−７を実施することにより、良品判定を行った再配線層基板体５のみを次工程へと供給する。
【００３７】
半導体パッケージ１の製造工程においては、上述したディバイス基板体製作工程Ａにより製作したディバイス基板体２と再配線層基板体製作工程Ｂにより製作した再配線層基板体５を再配線層基板体一体化工程Ｃ−１により一体化して図１１に示した中間体８を製作する。さらに、半導体パッケージ１の製造工程は、中間体８からダミー基板６を剥離するダミー基板剥離工程Ｃ−２と、剥離層１１と金属薄膜層２５とを除去する剥離層・金属薄膜層除去工程Ｃ−３と、外部接続バンプ２１を形成する外部接続バンプ形成工程Ｃ−４等を経て、半導体パッケージ１を製造する。半導体パッケージ１の製造工程は、必要に応じて半導体パッケージ１にダイシング工程Ｃ−５を施して個別半導体パッケージ９を製作する。
【００３８】
再配線層基板体一体化工程Ｃ−１は、ディバイス基板体２と再配線層基板体５とを、図１０に示すように接着層１１と再配線層７とを接合面として適宜の位置決め機構により位置合わせして組み合わせて一体化する。再配線層基板体一体化工程Ｃ−１は、ディバイス基板体２と再配線層基板体５とを組み合わせた状態で所定の条件で加熱しながら加圧することにより、接着層１１を介して半導体基板３とダミー基板６とを一体化して中間体８を製作する。再配線層基板体一体化工程Ｃ−１は、ディバイス基板体２と再配線層基板体５とが機械的剛性を有する半導体基板３とダミー基板６を有することから、取り扱いが簡易であるとともに精密な位置合わせも可能である。
【００３９】
再配線層基板体一体化工程Ｃ−１においては、上述したように接着層１１を感光性接着樹脂を用いて形成するとともにこの接着層１１にディバイス４の電極１０を外方に臨ませる開口部１５を形成したディバイス基板体２に対して、各開口部１５に相対するディバイス接続バンプ１６が嵌合されて再配線層基板体５が組み合わされる。再配線層基板体一体化工程Ｃ−１においては、例えばディバイス接続バンプ１６を半田系めっきバンプによって形成した場合に、半田の溶融温度以上に加熱しながら半導体基板３とダミー基板６とを加圧することにより相対する電極１０とディバイス接続バンプ１６とが半田接続されてディバイス４と再配線層７との電気的接続が行われるようにする。
【００４０】
なお、再配線層基板体一体化工程Ｃ−１においては、接着層１１が非感光性接着樹脂を用いて形成される場合に、加熱により軟化した接着層１１をディバイス接続バンプ１６が突き破って電極１０に達してこれと接合することにより、ディバイス４と再配線層７との電気的接続が行われる。
【００４１】
ダミー基板剥離工程Ｃ−２は、図１２に示すように上述した中間体８に対してレーザ装置２３から出射したレーザ光Ｒをダミー基板６側から照射することにより、剥離層２４との界面においてダミー基板６を剥離する。ダミー基板剥離工程Ｃ−２においては、例えばエキシマレーザ装置２３を用いて、波長２４８ｎｍのレーザ光Ｒを剥離層２４において１５０ｕｍ×２０００ｕｍのスポット径で集光するように制御して照射する。ダミー基板剥離工程Ｃ−２においては、この場合にレーザ光Ｒがパワー比を０．５３〜１．０の範囲で最適化を図られ、ダミー基板６の全域に亘って照射が行われる。
【００４２】
中間体８は、上述したように光透過性が良好なガラス基板や石英基板によりダミー基板６が形成されることによりこのダミー基板６を透過したレーザ光Ｒが効率よく剥離層２４に照射されて吸収が行われ、この剥離層２４が加熱される。中間体８は、ダミー基板６と剥離層２４とに線膨張率に大きな差異があることから、加熱された剥離層２４がダミー基板６の主面から剥離する現象が生じることにより再配線層７をディバイス基板体２側に残してダミー基板６が分離する。
【００４３】
中間体８は、上述したように再配線層基板体５が、ダミー基板６の主面上に剥離層２４と金属薄膜層２５とを介して多層の再配線層７を形成している。したがって、中間体８においては、金属薄膜層２５がダミー基板６側から照射されるレーザ光Ｒを遮光することにより再配線層７に影響を及ぼさないようにしてレーザ光Ｒによる再配線層７のダメージ発生が防止され、剥離層２４を界面として再配線層７からダミー基板６のみがきれいに剥離されるようになる。
【００４４】
剥離層・金属薄膜層除去工程Ｃ−３は、ダミー基板６が剥離されることにより再配線層７の表面に残った剥離層２４と、金属薄膜層２５を除去することにより、図１３に示すように再配線層７の第１配線パターン１３Ａを全面に亘って露出させる。剥離層・金属薄膜層除去工程Ｃ−３は、例えばプラズマエッチングやイオンエッチング等のドライエッチング法により再配線層７の表面から剥離層２４を除去する。剥離層・金属薄膜層除去工程Ｃ−３は、さらに剥離層２４が除去されることにより露出した金属薄膜層２５を例えばウエットエッチング法により除去する。
【００４５】
外部接続バンプ形成工程Ｃ−４は、再配線層７の表面層を構成する第１配線パターン１３Ａに形成されたディバイス接続電極１７に上に外部接続バンプ２１を形成する。外部接続バンプ形成工程Ｃ−４においては、前工程として再配線層７の表面上に例えばソルダーレジストを全面に亘って塗布することにより、再配線層７を電気的かつ機械的に保護するレジスト層１８を形成する。
【００４６】
外部接続バンプ形成工程Ｃ−４は、レジスト層１８に開口部形成パターニング処理を施して、各ディバイス接続電極１７を外方に臨ませる開口部を形成する。外部接続バンプ形成工程Ｃ−４は、各開口部を介してディバイス接続電極１７上に例えば印刷法やボール搭載法等により半田等からなる外部接続バンプ２１を形成することにより図２に示した半導体パッケージ１を製造する。
【００４７】
半導体パッケージ１の製造方法においては、上述したように半導体基板３とダミー基板６を用いてディバイス基板体２と再配線層基板体５を製作する。半導体パッケージ１の製造方法においては、半導体基板３及びダミー基板６上に複数個分の半導体パッケージ１を同時に形成することが可能であり、半導体パッケージ１に対してダイシング工程Ｃ−５を施して個別半導体パッケージ９毎に切り分けが行われる。ダイシング工程Ｃ−５は、従来の半導体製造工程に用いられるダイヤモンドカッタを有するダイシング装置を用いて、半導体パッケージ１を切り分けて図３に示した個別半導体パッケージ９を得る。
【００４８】
なお、本発明は、上述した実施の形態に限定されるものではなく、ディバイスを形成したディバイス基板体と再配線層を形成した再配線層基板体とを一体化した後にダミー基板を透過して剥離層にレーザ光を照射して再配線層基板体側からダミー基板を剥離する基本工程を備えるものであればよい。図１４に第２の実施の形態として示した半導体パッケージ３０は、再配線層３１内に薄膜レジスタ素子３２や薄膜インダクタ素子３３或いは薄膜キャパシタ素子３４が形成され、これら薄膜素子を適宜組み合わせることにより再配線層３１にＬＣフィルタ機能等が搭載されるようにする。なお、半導体パッケージ３０は、基本的な構成を上述した半導体パッケージ１と同等とすることから対応する部位には同一符号を付すことにより詳細な説明を省略する。
【００４９】
半導体パッケージ３０の製造工程においては、例えば第２配線パターン１３Ｂの薄膜レジスタ素子形成部位に、窒化タンタル、タンタル、クロム或いはニッケルクロム等のレジスタ素子形成材料を用いてスパッタリング法や蒸着法或いは印刷法やリソグラフ法等の薄膜形成技術により所望の形状にパターン形成することによって薄膜レジスタ素子３２を形成する。また、半導体パッケージ３０の製造工程においては、第２配線パターン１３Ｂを形成する際に、その一部に例えばラセン状銅パターンを形成することにより薄膜インダクタ素子３３を形成する。半導体パッケージ３０の製造工程においては、薄膜キャパシタ素子３４が、例えば第２配線パターン１３Ｂの電極と相対する第３配線パターン１３Ｃの電極との間に誘電体を成膜する方法や、窒化タンタル等の金属膜を陽極酸化させる方法等により成膜形成される。
【図面の簡単な説明】
【００５０】
【図１】実施の形態として示す半導体パッケージの製造工程図である。
【図２】半導体パッケージの断面図である。
【図３】個別半導体パッケージの断面図である。
【図４】ディバイス基板体製造工程の説明図であり、半導体基板に接着層を形成した図である。
【図５】同接着層に開口部を形成した図である。
【図６】再配線層基板体製造工程の説明図であり、ダミー基板に剥離層を形成した図である。
【図７】同金属薄膜層を形成した図である。
【図８】同再配線層を形成した図である。
【図９】同ディバイス接続バンプを形成した図である。
【図１０】ディバイス基板体と再配線層基板体を位置合わせして組み合わせる工程の説明図である。
【図１１】同ディバイス基板体と再配線層基板体を加熱・加圧して一体化する工程の説明図である。
【図１２】ダミー基板側からレーザ光を照射する工程の説明図である。
【図１３】ダミー基板と剥離層及び金属薄膜層を除去した中間体である。
【図１４】第２の実施の形態として示した半導体パッケージの断面図である。
【符号の説明】
【００５１】
１  半導体パッケージ、２  ディバイス基板体、３  半導体基板、４  ディバイス、５  再配線層基板体、６  ダミー基板、７  再配線層、９  個別半導体パッケージ、１０  電極、１１  接着層、１２  絶縁樹脂層、１３  配線パターン、１５  開口部、１６  ディバイス接続バンプ、１７  ディバイス接続電極、１８  レジスト層、１９  外部接続電極、２０  開口部、２１  外部接続バンプ、２３  レーザ装置、２４  剥離層、２５  金属層３０  半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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