(57)【要約】【課題】  チャネル幅の均等性が高い縦型ＪＦＥＴを提供する【解決手段】  本発明の縦型ＪＦＥＴは、半導体基体、第１導電型のソース領域、第１導電型のチャネル領域と、第２導電型のゲート領域とを備える。第１導電型のソース領域は、半導体基体の素子表面に設けられる。第１導電型のチャネル領域は、ソース領域から、半導体基体の深さ方向に延び、半導体基体の第１導電型の下層域に繋がる。第２導電型のゲート領域は、チャネル領域を挟んで深さ方向に形成される。以上の構成において、ゲート領域は、第２導電型不純物の濃度ピークが深さ方向に複数存在することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体の素子表面に設けられる第１導電型のソース領域と、
前記ソース領域から、前記半導体基体の深さ方向に延び、前記半導体基体の第１導電型の下層域に繋がる第１導電型のチャネル領域と、
前記チャネル領域を挟んで前記深さ方向に形成される第２導電型のゲート領域とを備え、
前記ゲート領域には、第２導電型不純物の濃度ピークが前記深さ方向に複数存在する
ことを特徴とする縦型ＪＦＥＴ。
【請求項２】
請求項１に記載の縦型ＪＦＥＴにおいて、
前記ゲート領域は、浅い位置の前記濃度ピークの方が、深い位置の前記濃度ピークよりも、不純物濃度が高い
ことを特徴とする縦型ＪＦＥＴ。
【請求項３】
請求項１ないし請求項２のいずれか１項に記載の縦型ＪＦＥＴにおいて、
前記チャネル領域は、前記深さ方向に幅が略一定である
ことを特徴とする縦型ＪＦＥＴ。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の縦型ＪＦＥＴにおいて、
前記ゲート領域は、第２導電型不純物の濃度ピークが前記深さ方向に２つ存在する
ことを特徴とする縦型ＪＦＥＴ。
【請求項５】
第１導電型の半導体基体の素子表面に、第１導電型のソース領域を形成する工程と、
前記ソース領域の外域に加速電圧を変えながら複数回のイオン注入を行って、複数の不純物分布を重ね合わせ、第２導電型のゲート領域を形成する工程とを備え、
前記ゲート領域に挟まれた第１導電型のチャネル領域により、前記ソース領域と前記半導体基体の下層域とを繋ぐチャネル構造を完成する
ことを特徴とする縦型ＪＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＪＦＥＴ（接合型電界効果トランジスタ）に関する。
【背景技術】
【０００２】
特許文献１には、半導体の素子表面から深さ方向にチャネルを延ばした縦型ＪＦＥＴが開示されている。この縦型ＪＦＥＴは、次の工程によって製造される。
(1)まず、基板全面にソース領域となる拡散層を形成する。
(2)この拡散層をエッチングして凹凸の段差を形成し、凸部をソース領域とする。
(3)凹部にイオン注入することでゲート領域を形成する。または、深くエッチングされた凹部の溝内に化学気相成長法でゲート領域を成長させる。
【特許文献１】特開２００３−１９７６４１号公報（図４，図８など）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の製造工程では、ソース領域のエッチング工程が不可欠なため、素子表面に凹凸段差が残ってしまう。そのため、縦型ＪＦＥＴの工程数やコストが増加するという問題があった。
そこで、本発明者は、平坦な素子表面にイオン注入することで、縦型ＪＦＥＴを形成する製造方法を検討した。しかし、この製造方法では、縦型ＪＦＥＴのチャネル領域の幅を均等化できないという問題点があった。
本発明は、チャネル幅の均等性が高い縦型ＪＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００４】
《１》  本発明の縦型ＪＦＥＴは、半導体基体、第１導電型のソース領域、第１導電型のチャネル領域と、第２導電型のゲート領域とを備える。
第１導電型のソース領域は、半導体基体の素子表面に設けられる。
第１導電型のチャネル領域は、ソース領域から、半導体基体の深さ方向に延び、半導体基体の第１導電型の下層域に繋がる。
第２導電型のゲート領域は、このチャネル領域を挟むように深さ方向に形成される。
以上の構成において、ゲート領域には、第２導電型不純物の濃度ピークが深さ方向に複数存在することを特徴とする。
《２》  なお好ましくは、ゲート領域の特徴として、浅い位置の濃度ピークの方が、深い位置の濃度ピークよりも不純物濃度が高い。
《３》  また好ましくは、チャネル領域は、深さ方向に幅が略一定である。
《４》  なお好ましくは、ゲート領域の特徴として、第２導電型不純物の濃度ピークが深さ方向に２つ存在する。
《５》  本発明における縦型ＪＦＥＴの製造方法は、下記の工程を有する。
(1)第１導電型の半導体基体の素子表面に、第１導電型のソース領域を形成する工程。
(2)ソース領域の外域に、加速電圧を変えながら複数回のイオン注入を行って、複数の不純物分布を重ね合わせ、第２導電型のゲート領域を形成する工程。
以上の工程を経て、ゲート領域に挟まれた第１導電型のチャネル領域で、ソース領域と半導体基体の下層域とを繋ぐチャネル構造を完成する。
【発明の効果】
【０００５】
本発明では、ゲート領域の深さ方向に存在する濃度ピークによって、縦型ＪＦＥＴのチャネル幅の均等性を高めることができる。
【発明を実施するための最良の形態】
【０００６】
［縦型ＪＦＥＴ１１の素子構造］
図１は、本実施形態の縦型ＪＦＥＴ１１を示す図である。
図１において、ｎ＋型半導体基板１２には、ｎ型ドリフト層１３が形成される。このｎ型ドリフト層１３の素子表面には、ｎ型のソース領域１４が設けられる。このソース領域１４は、ソース電極１５を介して縦型ＪＦＥＴ１１のソース端子Ｓに接続される。
また、ソース領域１４の下方には、ｎ型のチャネル領域１６が深さ方向に延び、ｎ型ドリフト層１３およびｎ＋型半導体基板１２からなる半導体基体の下層域へ繋がる。この下層域は、縦型ＪＦＥＴ１１のドレイン領域として機能する。このドレイン領域は、基板裏面のドレイン電極１７を介して縦型ＪＦＥＴ１１のドレイン端子Ｄに接続される。
【０００７】
このチャネル領域１６を挟む（全周囲を挟む、すなわち囲む場合も含む）ように、ｐ型のゲート領域１８が深さ方向に形成される。このゲート領域１８には、不純物の濃度ピークＡ，Ｂが深さ方向に２箇所存在する。この２箇所の濃度ピークＡ，Ｂから拡散領域（ｐ型上層領域１８ａおよびｐ型深層領域１８ｂ）がそれぞれ広がって重なることにより、深さ方向に略均等に延びたゲート領域１８となる。このゲート領域１８は、素子表面のゲート電極１９を介して、縦型ＪＦＥＴ１１のゲート端子Ｇに接続される。
なお、上述した電極１９，１５は、素子表面の絶縁膜２５のコンタクトホールをそれぞれ通って、対応する領域にオーミック接合する。
【０００８】
［縦型ＪＦＥＴ１１の製造方法］
図２は、縦型ＪＦＥＴ１１の製造方法の一例を示す図である。
まず、ｎ＋型半導体基板１２の表面に、エピタキシャル成長法などを用いて、リンの不純物濃度1.0×1015／ｃｍ3のｎ型ドリフト層１３を形成する。このｎ型ドリフト層１３の素子表面を熱酸化して保護用の酸化膜２１を形成する（図２［Ａ］参照）。
【０００９】
次に、フォトリソ工程を用いて、ソース領域１４の予定領域が開口したレジスト２２を素子表面に形成する。このレジスト２２の開口幅は、例えば０．３μｍ幅程度である。このレジスト２２を介して、ヒ素イオンを（ドーズ量：3.0×1015／ｃｍ2、加速電圧：120KeV）の条件で素子表面にイオン注入する（図２［Ｂ］参照）。この処理により、ソース領域１４の核となる領域を形成する。
【００１０】
このレジスト２２を除去した後、ソース領域１４の外域となる部分が開口したレジスト２３を素子表面に形成する。この外域は、ソース領域１４の中心位置から、例えば０．４μｍ以上離れた領域である。
なお、チャネル領域１６の両側をゲート領域１８で挟む場合、レジスト２３の一対の開口を、ソース領域１４を中心にして対称に設ける。また、チャネル領域１６の全周囲をゲート領域１８で囲む場合、ソース領域１４を中心にしてドーナツ状にレジスト２３の開口を設ける。
このレジスト２３を介して、ボロンイオンを（ドーズ量：5.0×1012／ｃｍ2、加速電圧：120KeV）の条件で素子表面にイオン注入する（図２［Ｃ］参照）。この処理により、ｐ型深層領域１８ｂの核となる領域を形成する。
【００１１】
次に、レジスト２３を残したまま、ボロンイオンを（ドーズ量：4.0×1014／ｃｍ2、加速電圧：40〜60KeV、好ましくは50〜60KeV、更に好ましくは57.5〜60KeV）の条件で素子表面にイオン注入する（図２［Ｄ］参照）。この処理により、ｐ型上層領域１８ａの核となる領域を形成する。
【００１２】
その後、アニール処理を用いて、ｐ型上層領域１８ａおよびｐ型深層領域１８ｂを拡散させて重ね合わせ、ゲート領域１８を形成する。また、このアニール処理によって、ソース領域１４も同時に形成される。このとき、ゲート領域１８に挟まれる形で、ソース領域１４の下方にｎ型領域が残存する。この残存領域がチャネル領域１６となる。次に、素子表面に絶縁膜２５を形成する。この絶縁膜２５にコンタクトホールを形成し、ソース領域１４およびゲート領域１８をそれぞれ露出させる。（図２［Ｅ］参照）。
【００１３】
その後、絶縁膜２５の上に、アルミなどの導電層を形成し、この導電層をパターンニングすることにより、ソース電極１５およびゲート電極１９を形成する。一方、基板裏面に対しては、ドレイン電極１７が形成される。次に、ダイシング、ボンディング、パッケージングなどの処理を経て、図１に示すような縦型ＪＦＥＴ１１が完成する。
【００１４】
［チャネル幅の均等性について］
図３［Ａ］〜［Ｈ］は、ｐ型上層領域１８ａのイオン注入を行う際の加速電圧と、チャネル形状の関係を２次元シミュレーションで求めた図である。この加速電圧以外の製造条件については、上述した製造方法に従う。
図４は、このシミュレーション結果から、深さ０．３μｍのチャネル幅と、深さ０．５μｍのチャネル幅を求めた表である。
【００１５】
これらのシミュレーション結果によれば、ゲート上層側の加速電圧を調整することにより、チャネル幅の均等性を自在に高めることが可能であることが理解される。特に、ゲート上層側の加速電圧を５７．５〜６０ＫｅＶ程度に設定することで、チャネル領域１６の幅を深さ方向に略一定にできる。
なお、ここでの略一定とは、極端に狭い箇所がなく、かつ良好なチャネルの制御特性が得られる程度に、チャネル幅が均等であるという意味である。
【００１６】
［本実施形態の効果など］
以上説明したように、ゲート領域１８のイオン注入回数が１回のみのケース（図３［Ａ］参照）に比べ、加速電圧を変えてイオン注入を２回行うケース（図３［Ｂ］〜［Ｇ］）の方が、チャネル幅の均等性を高くすることができる。
【００１７】
また、浅い位置の濃度ピーク（ドーズ量）を、深い位置の濃度ピーク（ドーズ量）よりも高めることにより、チャネル幅の均等性を更に高めることができる。これは、ゲート領域１８の浅い位置のｐ型不純物濃度を高めることにより、ソース領域１４のｎ型拡散を相殺して、ソース領域１４付近のチャネル幅の広がりを抑制できるためと考えられる。この理由に従うなら、ソース領域１４に一番近い濃度ピークを他の濃度ピークよりも高めることが好ましい。また、別の理由としては、浅い位置のボロン濃度を高めることにより、ボロンイオンが深層側へ拡散しやすい現象を相殺できるためと考えられる。
【００１８】
なお、ゲート領域１８の複数のイオン注入条件を調整することによって、図３［Ｆ］や図３［Ｇ］に示すように、チャネル幅を深さ方向に略一定化することが可能になる。このチャネル形状により、チャネル電流を効率よく制御できるようになる。その結果、チャネルの制御性や耐圧に特に優れた縦型ＪＦＥＴ１１を製造することが可能になる。
【００１９】
さらに、本実施形態では、２回のイオン注入によってゲート領域１８を形成する。そのため、チャネル幅の均等性を高めるという目的を達成しつつ、かつ製造工程の増加を極力避けることに成功している。
【００２０】
また、本実施形態では、特許文献１とは異なり、半導体基板のエッチング工程を不要にすることができる。このエッチング工程の分だけ製造工程を簡素化でき、短時間かつ低コストに縦型ＪＦＥＴを製造することができる。
【００２１】
さらに、このエッチング工程を省くことによって、特許文献１とは異なり、素子表面に段差の無い縦型ＪＦＥＴを形成することができる。その結果、素子表面の加工工程（電極パターンや保護膜の形成など）も単純化され、縦型ＪＦＥＴを一段と短時間かつ低コストに製造することができる。
【００２２】
また、本実施形態では、チャネル幅の均等性が高いため、素子構造の微細化に際して、チャネル領域１６の狭くなった箇所が先に潰れてしまうおそれが少ない。そのため、本実施形態の素子構造を採用することにより、より微細な縦型ＪＦＥＴを高い歩留まり率で製造することも可能になる。
【００２３】
さらに、本実施形態では、チャネル領域１６の周囲にゲート領域１８を対称に配置する。この構成により、チャネル領域１６の位置ズレを、周囲に対称に位置するゲート領域１８によって抑制することができる。その結果、ソース領域１４と、チャネル領域１６とを深さ方向に正確に並べることが容易となり、両者のアライメントズレを防止できる。
【００２４】
《実施形態の補足事項》
なお、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。
【００２５】
また、上述した実施形態では、２回のイオン注入でゲート領域１８を形成する。しかしながら、本発明はこれに限定されるものではない。例えば、３回以上のイオン注入などでゲート領域１８を形成してもよい。このように、３つ以上の濃度ピークを設けることにより、チャネル幅の均等性をより細かく調整することが可能になる。また、３つ以上の濃度ピークによってゲート領域１８を深さ方向に延ばし、チャネル領域１６を一段と長く形成することも可能になる。
【００２６】
なお、上述した実施形態では、単体部品の縦型ＪＦＥＴ１１について説明した。しかしながら、本発明はこれに限定されるものではない。縦型ＪＦＥＴ１１を、半導体装置の回路素子として集積してもよい。例えば、固体撮像装置の画素区画ごとに、画素出力の増幅用として縦型ＪＦＥＴ１１を形成してもよい。この場合、個々の縦型ＪＦＥＴ１１は、下層域を共通ドレインとして使用するため、画素区画の表面スペースにドレイン領域を設ける必要がない。また、上述のように縦型ＪＦＥＴ１１は微細化に優れた特徴を有する。これらの利点を活かすことで、画素ごとの開口効率を上げることができる。また、縦型ＪＦＥＴ１１の微細化分だけ画素区画を小型化することにより、画素の開口効率を変えずに高画素化を実現することもできる。
【００２７】
また、上述した実施形態においては、ゲート領域１８内の深い側の濃度ピークを薄くすることで、意図的に深い側のチャネル幅を広げてもよい。このチャネル形状によりチャネル断面がドレイン側で狭くなってピンチオフするといった不具合が少なくなり、ピンチオフ余裕を拡げることができる。例えば、上述した固体撮像装置の場合には、このピンチオフ余裕の拡大により、画素バラツキでピンチオフ余裕が不足して生じる欠陥画素の数を低減することができる。
【００２８】
なお、上述した実施形態では、ｐ型深層領域１８ｂ，ｐ型上層領域１８ａの順番にイオン注入を行っている。この順番により、後から注入するｐ型上層領域１８ａの輪郭をより明瞭にコントロールすることができる。しかしながら、本発明はこれに限定されるものではない。このイオン注入の順番を変えてもよい。
【００２９】
また、上述した実施形態では、アニール処理を一度に実施している。これによってアニール処理の回数を減らし、製造工程を更に簡略化することができる。しかしながら、本発明はこれに限定されるものではない。例えば、イオン注入ごとにアニール処理を繰り返してもよい。
【００３０】
なお、上述した実施形態では、レジスト２３を変えずに、ゲート領域１８に対する複数回のイオン注入を続けて実施する。これによって製造工程を更に簡略化することができる。しかしながら、本発明はこれに限定されるものではない。例えば、ゲート領域１８のイオン注入ごとにレジストを新しくしてもよい。この場合、イオン注入ごとにマスク形状を変化させることが可能となり、ゲート領域１８の立体形状の自由度を一段と高めることができる。
【００３１】
また、上述した実施形態では、素子表面が平坦な縦型ＪＦＥＴ１１を製造した。しかしながら、本発明はこれに限定されるものではない。素子表面をエッチングして表面段差を設けてもかまわない。
【００３２】
また、上述した実施形態では、ゲート領域１８がゲート電極１９を介して電圧が印加される構成になっている。しかしながら、本発明はこれに限定されるものではない。ゲート領域１８のｐ型拡散領域をソース又はドレインの一方とするＭＯＳトランジスタを追加し、このＭＯＳトランジスタを介してゲート領域１８に電荷を転送する構成としてもよい。
【００３３】
さらに、本発明は、その精神またはその主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上述した実施形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
【産業上の利用可能性】
【００３４】
以上説明したように、本発明は、縦型ＪＦＥＴなどに利用可能な技術である。
【図面の簡単な説明】
【００３５】
【図１】本実施形態の縦型ＪＦＥＴ１１を示す図である。
【図２】縦型ＪＦＥＴ１１の製造方法の一例を示す図である。
【図３】チャネル幅の変化を示す２次元シミュレーションである。
【図４】チャネル幅の均等性を示す表である。
【符号の説明】
【００３６】
１１…縦型ＪＦＥＴ，１２…ｎ＋型半導体基板，１３…ｎ型ドリフト層，１４…ソース領域，１５…ソース電極，１６…チャネル領域，１７…ドレイン電極，１８…ゲート領域，１８ａ…ｐ型上層領域，１８ｂ…ｐ型深層領域，１９…ゲート電極，２５…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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