(57)【要約】【課題】不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供する。【解決手段】ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。ゲート電極３ａおよびＴＥＯＳサイドウォール５から露出された半導体基板１の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行い、自然酸化膜６を除去する。その後、前処理された半導体基板１の露出表面上に、ソース・ドレインのエクステンション領域７をエピタキシャル成長させる。【選択図】図１
2007311376.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを積み上げ形成してなる半導体装置の製造方法であって、
シリコンからなる半導体基板上にゲート絶縁膜を介してゲート電極を形成し、堆積成膜した酸化シリコン膜をエッチバックすることにより当該ゲート絶縁膜およびゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極およびサイドウォールから露出された前記半導体基板の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行う工程と、
前記前処理された半導体基板の露出表面上に、エピタキシャル成長層を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項1記載の半導体装置の製造方法において、
前記エピタキシャル成長層を形成する工程では、エピタキシャル成長雰囲気内に不純物を含有する成膜ガスを添加することにより、不純物を含有するエピタキシャル成長層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記サイドウォールは、ＴＥＯＳガスを用いた化学的気相成長法によって堆積成膜された酸化シリコン膜からなる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項1記載の半導体装置の製造方法において、
前記エピタキシャル成長層の端面を前記半導体基板の基板面に対して傾斜した面として形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記エピタキシャル成長層を形成した後、
前記ゲート電極の側壁に前記エピタキシャル成長層の端縁に重なる程度に厚膜のサイドウォールを形成し、これらを覆う状態で前記半導体基板の上方に層間絶縁膜を成膜する工程と、
前記層間絶縁膜から前記ゲート電極および前記厚膜のサイドウォールを露出させ、当該ゲート電極とその下層のゲート絶縁膜、および当該厚膜のサイドウォールを除去することにより、前記エピタキシャル成長層の端縁および前記半導体基板の一部を露出させる工程と、
酸化処理により前記エピタキシャル成長層および前記半導体基板の露出面に酸化膜からなるゲート絶縁膜を成長させる工程と、
前記ゲート絶縁膜上にゲート電極を埋込形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記エピタキシャル成長層の端面を前記半導体基板の基板面に対して傾斜した面として形成し、
前記厚膜のサイドウォールは、前記傾斜した面に重ねて形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にはエピタキシャル成長による積み上げソース・ドレイン（Elevated Source Drain）を備えた半導体装置に好適な製造方法にかんする。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ構造の半導体装置においては、半導体基板上にエピタキシャル成長によってソース・ドレインとなるシリコン層を形成した、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造が提案されている。積み上げソース・ドレイン構造は、拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制に効果的であるとされている。
【０００３】
このような構成の半導体装置の製造においては、先ず図７（１）に示すように、単結晶シリコンからなる半導体基板１０１上に、ゲート絶縁膜１０２を介してゲート電極１０３を形成し、ゲート電極１０３の側壁を窒化シリコンからなるサイドウォール１０４で覆う。次に、希フッ酸（ＤＨＦ）を用いた処理により、窒化シリコンからなるサイドウォール１０４に対して、半導体基板１０１の露出表面における自然酸化膜（ＳｉＯ2）１０５を選択的に除去する。
【０００４】
その後、図７（２）に示すように、半導体基板１０１の露出表面上に、積み上げソース・ドレインとしてシリコンからなるエピタキシャル成長層１０６を選択的に形成する。このエピタキシャル成長層１０６は、基板面に対して傾斜した端面、いわゆるＦａｃｅｔ面（ａ）を有して形成され、またサイドウォール１０４によってゲート電極１０３に対して離間した状態で設けられる。尚、図中丸囲み部分は、Ａ部拡大図である。
【０００５】
また、先のゲート電極１０３およびゲート絶縁膜１０２をダミーとし、さらにエピタキシャル成長層１０６のＦａｃｅｔ面（ａ）上に乗り上げた形状のゲート絶縁膜およびゲート電極を設ける構成も提案されている。この場合、図７（２）のようにしてエピタキシャル成長層１０６を形成した後、エピタキシャル成長層１０６のＦａｃｅｔ面（ａ）上に重なる程度に厚膜化したサイドウォールを形成し、これらを層間絶縁膜で覆う。その後、この絶縁膜からゲート電極１０３および厚膜のサイドウォールを露出させ、当該ゲート電極１０３とその下層のゲート絶縁膜１０２、および当該厚膜のサイドウォールを除去する。これにより、図８の拡大断面図に示すように、層間絶縁膜１０８から、エピタキシャル成長層１０６のＦａｃｅｔ面（ａ）および半導体基板１０１の一部を露出させる。この状態で、酸化処理を行うことにより、エピタキシャル成長層１０６および半導体基板１０１の露出面に酸化膜からなるゲート絶縁膜１０９を成長させる。その後は、ゲート絶縁膜１０９上にゲート電極（図示省略）を埋込形成する（下記非特許文献１参照）。尚、図８の拡大断面図は、図７（２）Ａ部に対応する部分である。
【０００６】
【非特許文献１】「Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials」，２００５年，ｐｐ．９０４−９０５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、以上のような各積み上げソース・ドレイン構造の形成においては、ソース・ドレインにおける拡散深さ（Ｘｊ）抑制のため、エピタキシャル成長雰囲気中に不純物物質を導入することにより、予め不純物が含まれた状態でエピタキシャル成長層を形成する技術が検討されている。
【０００８】
ところが、予め不純物が含まれるようにシリコンのエピタキシャル成長層を形成した場合には、図７（２）に示すように、エピタキシャル成長層１０６の端部が垂直方向に成長し易くなり、Ｆａｃｅｔ面（ａ）の下部に垂直成長面（ｂ）が出現する。このような垂直成長面（ｂ）は、エピタキシャル成長層１０６とゲート電極１０３との間に寄生容量ｃを発生させる要因になる。
【０００９】
また、乗り上げ形状のゲート電極の形成においては、図８に示すように、垂直成長面（ｂ）が出現した場合、ゲート絶縁膜１０９を形成するため酸化処理面に、半導体基板１０１の基板面と垂直成長面（ｂ）とによって構成される略直角の角部が発生する。このような角部は、平坦な部分と比較して酸化成分の供給量が疎になって酸化が進み難くなる。このため、この酸化処理によって形成されるゲート絶縁膜１０９は、この角部の膜厚が薄いものとなり十分な耐圧を得ることができなくなる。
【００１０】
しかも、上述した垂直方向へのエピタキシャル成長は、エピタキシャル成長層に含有させる不純物の濃度に依存して大きくなる。したがって、上述したような寄生容量の発生や耐圧不良を防止することを目的として、垂直成長面（ｂ）を抑えるべくエピタキシャル成長層の不純物濃度を低下させると、エピタキシャル成長層で構成される積み上げソース・ドレインの抵抗が上昇し、所望のトランジスタ特性を得ることができなくなる。
【００１１】
そこで本発明は、不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明の半導体装置の製造方法は、ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であり、次のように行うことを特徴としている。先ず、シリコンからなる半導体基板上にゲート絶縁膜を介してゲート電極を形成し、堆積成膜した酸化シリコン膜をエッチバックすることにより当該ゲート絶縁膜およびゲート電極の側壁にサイドウォールを形成する。次に、ゲート電極およびサイドウォールから露出された半導体基板の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行う。その後、半導体基板の露出表面上に、エピタキシャル成長層を形成する。
【００１３】
このような製造方法では、先ず、サイドウォールが堆積成膜させた酸化シリコン膜からなり、かつエピタキシャル成長層の形成の前工程として表面ガスエッチング反応を行う構成となっている。表面ガスエッチング反応では、自然酸化膜に対して、堆積成膜させた酸化シリコンのエッチング選択比が小さく抑えられる。したがって、この前処理によって半導体基板の露出表面における自然酸化膜を除去した後にも、ゲート電極の側壁におけるサイドウォールの膜厚を維持でき、次の工程で形成されるエピタキシャル成長層を、ゲート電極に対して離間させて形成できる。
【００１４】
そして以上のようにサイドウォールの膜厚を維持した状態で行われるエピタキシャル成長層の形成においては、サイドウォールの材質を、従来の窒化シリコン（Ｓｉ3Ｎ4）から、よりシリコン（Ｓｉ）の含有比が低い酸化シリコン（ＳｉＯ2）に換えたことにより、エピタキシャル成長の選択性が高められ、サイドウォールに沿っての垂直成長が抑えられる。このため、エピタキシャル成長時に供給される不純物の含有量を増加させても、エピタキシャル成長層の端面に垂直成長面が出現することを抑えることができる。
【発明の効果】
【００１５】
以上の説明したように本発明によれば、不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止できるため、不純物濃度のより高いエピタキシャル成長層の形成が可能となり、これにより特性の優れた半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
＜第１実施形態＞
本第１実施形態においては、エピタキシャル成長層からなる積み上げソース・ドレイン上にゲート絶縁膜を介してゲート電極を乗り上げた、Gate Overlapped Raised Source Drain Extension Structure（ＧＯＲＥＳ）構造の半導体装置の製造に本発明を適用した実施の形態を説明する。
【００１８】
先ず、図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１の表面側に、酸化処理によってシリコン酸化膜２を形成し、次いでＬＰ（low pressure）−ＣＶＤ（chemical vapor deposition）法によってポリシリコン膜３を成膜し、さらにＣＶＤ法によって窒化シリコン膜４を成膜する。次に、ここでの図示を省略したレジストパターンをマスクにして窒化シリコン膜４をパターンエッチングする。その後、パターニングされた窒化シリコン膜４をハードマスクとしたエッチングにより、ポリシリコン膜３からなるダミーのゲート電極３ａ、および酸化シリコン膜２からなるダミーのゲート絶縁膜２ａを形成する。
【００１９】
次に、図１（２）に示すように、窒化シリコン膜４およびダミーのゲート電極３ａの側壁を、従来の窒化シリコンからなるサイドウォールに換えて、ＴＥＯＳサイドウォール５で覆う。この際、ＬＰ−ＣＶＤ法によって６８０℃〜７６０℃程度の温度にて約４ｎｍ程度の膜厚のＴＥＯＳ膜を堆積成膜し、これをエッチバックすることにより、ＴＥＯＳ膜をサイドウォール状に整形してなるＴＥＯＳサイドウォール５を形成する。尚、ここでＴＥＯＳ膜とは、成膜ガスとしてテトラエトキシシラン（tetraethoxy silane）ガスを用いたＣＶＤ法によって堆積成膜された酸化シリコン膜であることとする。尚、ここで形成するサイドウォール５は、成膜時のカバレッジ性が良好であれば、ＴＥＯＳ膜以外の堆積成膜された酸化シリコン膜からなるものであって良い。
【００２０】
以上のようなＴＥＯＳサイドウォール５の形成工程においては、半導体基板１の露出表面に、自然酸化膜（ＳｉＯ2）６が形成される。
【００２１】
そこで、図１（３）に示すように、次に行うエピタキシャル成長の前処理として、半導体基板１の自然酸化膜６を除去するための処理を行う。特に、この前処理においては、従来の希フッ酸（ＤＨＦ）を用いた処理に換えて、フッ酸（ＨＦ）ガスとアンモニア（ＮＨ3）ガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応により自然酸化膜６を除去することが特徴的である。
【００２２】
この表面ガスエッチング反応では、先ず、第1ステップにおいては、第１チャンバ内にＨＦ／ＮＨ3ガスを導入し、半導体基板１の露出表面に形成されている自然酸化膜６とＨＦ／ＮＨ3ガスとを反応させた生成物層を形成する。その後、第２ステップにおいては、生成物層が形成された半導体基板１を直ちに第２チャンバ内に移送し、非酸化性の雰囲気内において熱的な処理を行う。これにより、シリコン基板１の表面に形成された生成物層を昇華させ除去する。
【００２３】
そして、このようなガス供給による生成物層の形成と、熱処理による生成物層の昇華除去とを必要に応じて繰り返すことにより、半導体基板1の露出表面における自然酸化膜６を除去する。また、サイドウォール５の形成の際に半導体基板１の表面層に発生したダメージを、自然酸化膜と共に除去する。
【００２４】
以上のような表面ガスエッチング反応による前処理では、ＴＥＯＳ膜のような堆積成膜された酸化シリコン膜のエッチングレートが、自然酸化膜のエッチングレートよりも遅い。したがって、前処理後にも、ゲート絶縁膜２ａおよびゲート電極３ａの側壁には、ＴＥＯＳサイドウォール５が十分な膜厚で残される。
【００２５】
以上の後、図１（４）およびＡ部拡大図に示すように、半導体基板１の露出表面上に、選択的にシリコンのエピタキシャル成長層を成長させて積み上げソース・ドレインの一部となるエクステンション領域７を形成する。この際、７００℃程度の加熱条件下で、ホウ素（Ｂ）やヒ素（Ａｓ）などの不純物を含有するガスを供給しながらのin-situ dopedエピタキシャル成長処理を行うことにより、予め不純物を含有する状態でエクステンション領域７を形成する。この際、ＴＥＯＳサイドウォール５により、ゲート電極３ａに対して十分に離間された状態でエクステンション領域７が形成される。
【００２６】
そして、このようなエクステンション領域７のエピタキシャル成長による形成では、サイドウォールの材質が、従来の窒化シリコン（Ｓｉ3Ｎ4）よりもシリコン（Ｓｉ）の含有比が低い酸化シリコン（ＳｉＯ2）からなるＴＥＯＳサイドウォール５に換えたことにより、エピタキシャル成長の選択性を高め、ＴＥＯＳサイドウォール５に沿っての垂直成長を抑えたエピタキシャル成長が進められる。
【００２７】
その後、図２（５）に示すように、一旦ＴＥＯＳサイドウォール５を希フッ酸処理にて除去し、再度、ゲート電極３ａ他の側壁にＴＥＯＳ膜からなるサイドウォール８を形成する。このサイドウォール８は、エクステンション領域７の端縁に重なる程度に厚膜化した厚膜サイドウォール８となるように形成する。この際、ＬＰ−ＣＶＤ法によって６５０℃程度の温度にて約５ｎｍ程度の膜厚のＴＥＯＳ膜を堆積成膜し、エクステンション領域７へのダメージが最小限になるような条件でＴＥＯＳ膜をエッチバックすることにより、厚膜サイドウォール８を形成する。
【００２８】
尚、ここでは、もともと設けられていたＴＥＯＳサイドウォール５を除去せずにそのまま残し、その側壁に新たにＴＥＯＳサイドウォールを追加することにより厚膜化して厚膜サイドウォール８としても良い。
【００２９】
次に、図２（６）に示すように、ＴＥＯＳサイドウォール５の側壁に、窒化シリコン膜９とその上部のＴＥＯＳ膜１０とからなるサイドウォール１１を形成する。この際、ＣＶＤ法にて、窒化シリコン膜９を６８０℃の成膜温度で成膜し、次にＴＥＯＳ膜を６５０℃の温度で成膜した後、これらの膜をエッチバックすることで積層構造のサイドウォール１１を形成する。
【００３０】
尚、サイドウォール１１の積層構造は、ここで作製する半導体装置（ＭＯＳトランジスタ）に寄生容量が生じることを防止できる程度に、窒化シリコン膜９をできるだけ薄膜化する。また、このＭＯＳトランジスタにおける短チャネル効果を防止できる程度に、積層膜の合計膜厚を設定する。そこで上記サイドウォール１１の形成においては、例えば、窒化シリコン膜９を２０ｎｍ、ＴＥＯＳ膜１０を５０ｎｍで成膜することとする。
【００３１】
以上のようなサイドウォール１１の形成工程においては、シリコンからなるエクステンション領域７の露出表面に、ここでの図示を省略した自然酸化膜（ＳｉＯ2）が形成される。
【００３２】
そこで、図２（７）に示すように、次に行うエピタキシャル成長の前処理として、シリコンからなるエクステンション領域７表面の自然酸化膜を除去するための処理を行う。ここでは、希フッ酸処理によって自然酸化膜の除去を行っても良いし、または先に説明しタフッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応によって自然酸化膜の除去を行っても良い。
【００３３】
以上の後、図２（８）に示すように、エクステンション領域７の露出表面上に、選択的にシリコンエピタキシャル層を成長させて積み上げソース・ドレイン領域１２を形成する。この際、ソース・ドレイン領域１２がサイドウォール１１上に乗り上げて重ねる形状となるように、十分にエピタキシャル成長させる。
【００３４】
次に、イオン注入によってソース・ドレイン領域１２に不純物を導入し、ソース・ドレインとして動作するように活性化処理を行う。この際、ここで作製するＭＯＳトランジスタがｎチャンネル型で有る場合には、例えばリン（Ｐ）イオンを１０ｋｅＶの注入エネルギーで３×１０15程度導入する。一方、ここで作製するＭＯＳトランジスタがｐチャンネル型で有る場合には、例えばホウ素（Ｂ）イオンを４ｋｅＶの注入エネルギーで５×１０15程度導入する。また導入した不純物の活性化処理としては、１０５０℃のSpikeＲＴＡ（Rapid Thermal Annealing：急速加熱冷却での熱処理）を行う。
【００３５】
尚、７００℃程度の加熱条件下で、ホウ素（Ｂ）やヒ素（Ａｓ）などの不純物を含有するガスを供給しながらのin-situ dopedエピタキシャル成長処理を行うことにより、予め不純物を含有する状態でソース・ドレイン領域を形成することも可能である。この場合には、上述したイオン注入による不純物の導入を行う必要はない。
【００３６】
その後、図３（９）に示すように、次に行うシリサイド化の前処理として、シリコンからなるソース・ドレイン領域１２表面の自然酸化膜を除去するための処理を行う。ここでは、希フッ酸処理によって自然酸化膜の除去を行う。この際、サイドウォール１１を構成するＴＥＯＳ膜１０が、希フッ酸によるウェットエッチングで除去される。
【００３７】
次に、図３（１０）に示すように、ソース・ドレイン領域１２の表面層をシリサイド化したシリサイド層１３を形成する。ここでは、例えばコバルトシリサイドからなるシリサイド層１３を形成する場合、基板１上の全面に約８ｎｍの膜厚のコバルト（Ｃｏ）膜を成膜し、さらに酸化防止のための窒化チタン（ＴｉＮ）膜を３０ｎｍの膜厚で成膜した後、加熱処理を行うことによりシリコンからなるソース・ドレイン領域１２の表面層に選択的にコバルトシリサイドからなるシリサイド層１３を形成する。尚、シリサイド層１３の形成後には、窒化チタン膜を除去する。
【００３８】
次で、図３（１１）に示すように、基板１上の全面に、ゲート電極３ａが完全に埋め込まれる膜厚で酸化シリコンからなる層間絶縁膜１４を成膜する。ここでは、例えばＨＤＰ（high density plasma）−ＣＶＤ法による成膜を行うこととする。
【００３９】
その後、図３（１２）に示すように、層間絶縁膜１４を表面側からエッチバックし、さらにゲート電極３ａを形成する際のハードマスクとして用いた窒化シリコン膜４ａをエッチンバックしてゲート電極３ａを露出させる。この際、酸化シリコンと窒化シリコンとでエッチング選択比が小さい条件でエッチバックを行うことにより、厚膜サイドウォール８および窒化シリコン膜９も同時にエッチングし、ほぼ平坦なエッチング面を得る。
【００４０】
次に、図４（１３）に示すように、ドライエッチングによって、ポリシリコンからなるダミーのゲート電極３ａを選択的に除去する。次いで、ＴＥＯＳ膜からなる厚膜サイドウォール８および酸化シリコンからなるダミーのゲート絶縁膜２ａをウェットエッチングによって除去する。これにより、半導体基板１およびエクステンション領域７の一部を露出させる。
【００４１】
その後、図４（１４）およびＡ部拡大図に示すように、酸化処理を行うことにより、半導体基板１およびエクステンション領域７の露出表面を酸化させ、酸化シリコンからなるゲート絶縁膜１５を形成する。この際、サイドウォールとして残された窒化シリコン膜１９がマスクとなって酸化が進み、半導体基板１およびエクステンション領域７の露出表面のみに選択的にゲート絶縁膜１５が形成される。
【００４２】
次に、図４（１５）に示すように、ゲート絶縁膜１５の上方をポリシリコン膜で埋込み、これをＣＭＰ研磨することにより、ゲート電極１６を形成する。
【００４３】
その後、図４（１６）に示すように、ポリシリコンからなるゲート電極１６の表面層をシリサイド化したシリサイド層１７を形成する。このシリサイド層１７の形成は、図３（１０）を用いて説明したシリサイド層１３の形成と同様に行って良い。
【００４４】
以上の後には、シリサイド層１７を覆う状態で、ＮＳＧからなる層間絶縁膜を形成し、積み上げソース・ドレインして、エピタキシャル成長層からなるエクステンション領域７およびソース・ドレイン領域１２を設けた半導体装置を完成させる。
【００４５】
以上説明した第１実施形態の半導体装置の製造方法によれば、先ず、図１（３）を用いて説明したように、ゲート電極３ａの側壁をＴＥＯＳサイドウォール５で覆った状態で、エピタキシャル成長層の形成の前工程として表面ガスエッチング反応を行うことにより、この前処理後にも、ゲート絶縁膜２ａおよびゲート電極３ａの側壁に十分側壁にでＴＥＯＳサイドウォール５を残すことができる。これは、従来の希フッ酸処理による前処理にかえて、表面ガスエッチング反応による前処理を行うことで可能になった。
【００４６】
したがって、次の図１（４）を用いて説明したエクステンション領域７のエピタキシャル成長においては、十分な膜厚のＴＥＯＳサイドウォール５によって、ゲート電極に対して離間させた状態でエクステンション領域７（エピタキシャル成長層）を形成できる。
【００４７】
また特に、このエクステンション領域７のエピタキシャル成長においては、サイドウォールの材質を、従来の窒化シリコン（Ｓｉ3Ｎ4）から、よりシリコン（Ｓｉ）の含有比が低い酸化シリコン（ＳｉＯ2）に換えたことにより、エピタキシャル成長の選択性が高められ、サイドウォールに沿っての垂直成長が抑えられる。エクステンション領域７の端面では、不純物量を有る程度増加させても、ＴＥＯＳサイドウォール５に沿った垂直成長面の形成が抑えられ、半導体基板１の表面近くから、この表面に対して傾斜したＦａｓｅｔ面（ａ）が成長し易くなる。これにより、垂直成長面の形成を抑えつつも、不純物濃度の高いエクステンション領域７を得ることが可能である。
【００４８】
また、エクステンション領域７の端面における垂直成長面の成長が抑えられることにより、半導体基板１の表面からＦａｃｅｔ面（ａ）にかけ、より平面に近い大きな角度θで構成されることになる。このため、図４（１４）で説明した、酸化処理によるゲート絶縁膜１５の形成においては、露出表面の全領域に対して均一な酸化が進みやすく、均一な膜厚のゲート絶縁膜１５を得ることが可能である。
【００４９】
以上の結果、エピタキシャル成長層からなる積み上げソース・ドレイン（エクステンション領域７）上にゲート絶縁膜１５を介してゲート電極を乗り上げた、ＧＯＲＥＳ構造の半導体装置においてのトランジスタ特性の向上を図ることが可能になる。
【００５０】
＜第２実施形態＞
本第２実施形態においては、エピタキシャル成長層からなる積み上げソース・ドレインを備えたRaised Source/Drain Extension（ＲＳＤＥ）構造の半導体装置の製造に本発明を適用した実施の形態を説明する。
【００５１】
先ず、第１実施形態において図１（１）〜図１（４）を用いて説明した工程を同様に行う。
【００５２】
つまり、先ず図１（１）に示すように、半導体基板１上に、ゲート絶縁膜２ａを介してゲート電極３ａを形成する。この際、窒化シリコン膜４ａをハードマスクとして用いる。次に、図１（２）に示すように、窒化シリコン膜４およびダミーのゲート電極３ａの側壁を、ＴＥＯＳサイドウォール５で覆う。その後、図１（３）に示すように、次に行うエピタキシャル成長の前処理として、フッ酸（ＨＦ）ガスとアンモニア（ＮＨ3）ガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応により自然酸化膜６を除去する。次いで、図１（４）に示すように、半導体基板１の露出表面上に、選択的にシリコンのエピタキシャル成長層を成長させて積み上げソース・ドレインの一部となるエクステンション領域７を形成する。
【００５３】
以上の後、図５（５）に示すように、希フッ酸処理によって、ＴＥＯＳサイドウォール５を除去し、また熱燐酸を用いた処理により窒化シリコン膜４ａを除去する。
【００５４】
次に、図５（６）に示すように、ゲート電極３ａの側壁に、窒化シリコン膜２１とその上部のＴＥＯＳ膜２２とからなるサイドウォール２３を形成する。この際、ＣＶＤ法にて、窒化シリコン膜２１を６８０℃の成膜温度で成膜し、次にＴＥＯＳ膜２２を６５０℃の温度で成膜した後、これらの膜をエッチバックすることで積層構造のサイドウォール２３を形成する。
【００５５】
尚、サイドウォール２３の積層構造は、ここで作製する半導体装置（ＭＯＳトランジスタ）に寄生容量が生じることを防止できる程度に、窒化シリコン膜９をできるだけ薄膜化する。また、このＭＯＳトランジスタにおける短チャネル効果を防止できる程度に、積層膜の合計膜厚を設定する。そこで上記サイドウォール２３の形成においては、例えば、窒化シリコン膜２１を２０ｎｍ、ＴＥＯＳ膜２２を５０ｎｍで成膜することとする。
【００５６】
その後、図５（７）に示すように、ゲート電極３ａおよびサイドウォール２３をマスクにしてエクステンション領域７とその下層の半導体基板１へのイオン注入による不純物導入によって、ソース・ドレイン領域２４を形成する。この際、ここで作製するＭＯＳトランジスタがｎチャンネル型で有る場合には、例えばリン（Ｐ）イオンを１０ｋｅＶの注入エネルギーで３×１０15程度導入する。一方、ここで作製するＭＯＳトランジスタがｐチャンネル型で有る場合には、例えばホウ素（Ｂ）イオンを４ｋｅＶの注入エネルギーで５×１０15程度導入する。また導入した不純物の活性化処理としては、１０５０℃のSpikeＲＴＡを行う。
【００５７】
尚、ソース・ドレイン領域２４は、第1実施形態と同様にエピタキシャル成長によって積み上げ形成しても良い。この場合、先ず図５（６）を用いて説明したようにサイドウォール２３を形成した後、エクステンション領域７表面の自然酸化膜を除去する前処理を行う。次に、エピタキシャル成長によりエクステンション領域７の露出表面上に、選択的にシリコンエピタキシャル層を成長させて積み上げソース・ドレイン領域１２を形成し、その後イオン注入によってソース・ドレイン領域１２に不純物を導入してSpikeＲＴＡを行う。または、エクステンション領域７表面の自然酸化膜を除去する前処理を行った後、ホウ素（Ｂ）やヒ素（Ａｓ）などの不純物を含有するガスを供給しながらのin-situ dopedエピタキシャル成長処理を行うことにより、予め不純物を含有する状態でソース・ドレイン領域を形成しても良い。
【００５８】
以上までの工程においては、ソース・ドレイン領域２４およびゲート電極３ａの露出表面に、ここでの図示を省略した自然酸化膜（ＳｉＯ2）が形成される。
【００５９】
そこで、図５（８）に示すように、次に行うシリサイド化の前処理として、シリコンからなるソース・ドレイン領域２４およびゲート電極３ａ表面の自然酸化膜を除去するための処理を行う。ここでは、希フッ酸処理によって自然酸化膜の除去を行う。この際、サイドウォール２３を構成するＴＥＯＳ膜２２が、希フッ酸によるウェットエッチングで除去される。
【００６０】
次に、図６（９）に示すように、ポリシリコンからなるゲート電極３ａおよびシリコンからなるソース・ドレイン領域２４の表面層をシリサイド化したシリサイド層２５を形成する。このシリサイド層２５の形成は、第１実施形態において図３（１０）を用いて説明したシリサイド層１３の形成と同様に行って良い。
【００６１】
以上の後、図６（１０）およびＡ部拡大図に示すように、例えば、シリサイド層２５を覆う状態で、半導体基板１の上方にＨＤＰ−ＣＶＤ法によって酸化シリコンからなる層間絶縁膜２６を形成し、半導体装置を完成させる。
【００６２】
以上説明した第２実施形態の半導体装置の製造方法によれば、図１（１）〜図１(４)を用いて説明したように第１実施形態と同様にして、エクステンション領域７の形成までを行う。したがって、第１実施形態と同様に、垂直成長面の形成を抑えつつも、不純物濃度の高いエクステンション領域７を得ることが可能である。
【００６３】
したがって、図６（１０）に示すように、完成された半導体装置においては、ゲート電極３ａに対してエクステンション領域７が平行をなす部分が生じることが抑えられ、ゲート電極３ａ−エクステンション領域７間に絶縁膜（ここでは窒化シリコン膜２１）が狭持された部分に寄生容量が発生することを防止できる。
【００６４】
以上の結果、エピタキシャル成長層からなる積み上げソース・ドレイン（エクステンション領域７）を設けた通常のＲＳＤＥ構造の半導体装置においてのトランジスタ特性の向上を図ることが可能になる。
【図面の簡単な説明】
【００６５】
【図１】第1実施形態および第２実施形態の製造方法を示す断面工程図（その１）である。
【図２】第1実施形態の製造方法を示す断面工程図（その２）である。
【図３】第1実施形態の製造方法を示す断面工程図（その３）である。
【図４】第1実施形態の製造方法を示す断面工程図（その４）である。
【図５】第２実施形態の製造方法を示す断面工程図（その２）である。
【図６】第２実施形態の製造方法を示す断面工程図（その３）である。
【図７】従来の製造方法を示す断面工程図である。
【図８】もう一つの従来の製造方法を示す要部の拡大断面図である。
【符号の説明】
【００６６】
１…半導体基板、２ａ，１５…ゲート絶縁膜、３ａ，１６…ゲート電極、５…ＴＥＯＳサイドウォール、７…エクステンション領域（エピタキシャル成長層）、８…厚膜サイドウォール、１４…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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