(57)【要約】【課題】液晶表示パネルを駆動するＩＣチップ搭載領域内の配線不良を低減できるようにして製造歩留まりを向上させた液晶表示パネルを提供すること。【解決手段】ソース線ＳＷ１〜ＳＷｎ及びゲート線ＧＷ１〜ＧＷｎを備えるアレイ基板２と対向透明基板１０とを備え、基板周辺部にＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２、ＳＤＲを設けた液晶表示パネルにおいて、ＩＣチップ搭載領域には、ゲート線又はソース線に接続され基板周辺部に引回された複数本の引回し線ＳＬ１〜ＳＬｎ、ＧＬ１〜ＧＬｎを導入し、引回し線に実装用端子６１〜６ｎを設け、実装用端子のそれぞれから引出線ＳＬ’１〜ＳＬ’ｎ、ＧＬ’１〜ＧＬ’ｎを引出し、引出線に検査用端子７１〜７ｎを形成し、さらに、ＩＣチップが搭載される領域の少なくとも一方の引出線を互いに隣接する引出線を２本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層した。【選択図】  図１
2007219047.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のソース線及びゲート線と、前記ソース線及び前記ゲート線の交点近傍に設けられた薄膜トランジスタとを備えるアレイ基板と、前記アレイ基板と対向して間に液晶層が形成された対向透明基板とを備え、前記アレイ基板は、該アレイ基板に形成された画像表示部外の周辺部に前記薄膜トランジスタを駆動するゲート駆動用半導体チップ及びソース駆動用半導体チップを設けた液晶表示パネルにおいて、
前記ゲート駆動用半導体チップが搭載される領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、前記ソース駆動用半導体チップが搭載される領域には、前記ソース線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、これらの引回し線に前記ゲート駆動用半導体チップ及び前記ソース駆動用半導体チップと接続する実装用端子をそれぞれに設け、これらの実装用端子のそれぞれから引出線を引出し、これらの引出線に検査用端子を形成しており、さらに、前記ゲート駆動用半導体チップが搭載される領域及び前記ソース駆動用半導体チップが搭載される領域の少なくとも一方に形成された複数本の前記引出線を互いに隣接する引出線を２本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層したことを特徴とする液晶表示パネル。
【請求項２】
前記低位の引出線と高位の引出線とは、前記絶縁層を介して互いに上下に重複しないように積層されていることを特徴とする請求項１に記載の液晶表示パネル。
【請求項３】
前記検査用端子は、それぞれ隣接する端子が直線上に配列されていることを特徴とする請求項１または２に記載の液晶表示パネル。
【請求項４】
前記ゲート線に接続された引回し線及び前記低位の引出線は前記ゲート線の配線材料で形成され、前記ソース線に接続された引回し線及び前記高位の引出線は前記ソース線の配線材料で形成され、前記絶縁層は前記ゲート線を覆うゲート絶縁材料で形成されていることを特徴とする請求項１〜３のいずれかに記載の液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネルに係り、特に、表示パネルを駆動する半導体チップ搭載前の中間検査においてパネル不良率を低減できるようにした液晶表示パネルに関するものである。
【背景技術】
【０００２】
近年、情報通信機器のみならず一般の電気機器においても液晶表示パネルが広く使用されている。この液晶表示パネルは、マトリクス状に複数本の配線が形成され周辺部がシール材で貼り合わされ間に液晶が封入された一対の基板を有し、一方の基板に液晶駆動用半導体チップ（以下、ＩＣチップという）を搭載するＩＣチップ搭載領域が設けられ、この搭載領域内にはそれぞれの配線に接続された複数本の引出線が導入されて、これらの引出線にＩＣチップのバンプ端子と接続されるバンプ用端子が設けられた構成を有している。
【０００３】
このような液晶表示パネルは、通常、ＩＣチップが搭載される前に、配線の断線や配線間の短絡の有無、或いはそれぞれの配線に所定の電圧を印加したときに設計どおりの表示がされるか否かの中間検査が行なわれている。この検査は、一般に、複数配線の所定箇所に針状の検査ピンを接触させ、この検査ピンに所定電圧を印加することによって行われている。
【０００４】
このような検査ピンを用いた検査方法は、配線本数が少なく、しかも配線間隔が広い場合は手順通りスムーズに実行できる。しかしながら、近年、液晶表示パネルは小型、高精細化が要求され、この高精細化に伴って配線本数が増え、しかも線間間隔が極めて狭くなると共にＩＣチップ搭載領域には多数本の引出線が高密度で集結された回路設計となってきている。このため、個々の配線に検査ピンを当てることは、極めて困難な作業となることから、この検査作業の軽減策として、複数バンプ用端子のうち、所定のバンプ用端子を選択、例えば一つおきに選択して検査ピンを当てるようにした簡易な検査法が採用されている。しかし、この方法では、全ての配線を検査しないので検査対象とならない配線に不良があるとその不良を発見できないことになる。しかも、この方法によっても、バンプ用端子数が多くなればそれに比例して検査作業の時間も多くかかり、検査ミスも発生し易くなってしまうことになる。更に、この方法では、バンプ用端子に検査ピンを接触させるので、バンプ用端子を損傷させる恐れもある。
【０００５】
そこで、このような不都合を解消するために、バンプ用端子とは別に検査用端子を設け、ＩＣチップ搭載前の検査を行うようにした液晶表示パネルも知られている（例えば、下記特許文献１参照）。
【０００６】
図６は下記特許文献１に記載された液晶表示パネルの要部拡大平面図である。
【０００７】
この液晶表示パネル８０は、図６に示すように、フロントガラス基板８１と、この基板８１より若干大きい面積を有するリアガラス基板８２とを備え、各基板８１、８２が対向する部分には、周辺シール材８３を介してそれらの間に液晶が封入されて表示領域が形成され、また、リアガラス基板８２の張り出し部分には、液晶駆動用ＩＣチップ（図示省略）が搭載されるＩＣチップ搭載領域ＭＡが設けられ、このＩＣチップ搭載領域ＭＡ内に各引回し線８４の端部が引き込まれた構成となっている。そして、それぞれの引回し線８４ａ〜８４ｉは、ＩＣチップ搭載領域ＭＡ内において所定の長さ部分がＩＣチップのバンプ端子に接続されるバンプ接続部Ａとされている。また各バンプ接続部Ａは、周辺シール材８３とは反対側に延びる、すなわちＩＣチップ搭載領域ＭＡ内に向けて更に延びる引出線Ｂがそれぞれ連設されて、各引出線Ｂの終端部にバンプ接続部Ａの幅よりも幅広の四角形状の拡幅ランドＲがそれぞれ形成されている。各引出線Ｂは、交互にその長さが異なり、奇数番目の引回し線８４ａ、８４ｃ、８４ｅ、８４ｇ、８４ｉから延長した各引出線Ｂは短長、一方偶数番目の引回し線８４ｂ、８４ｄ、８４ｆ、８４ｈから延長した引出線Ｂは奇数番目の拡幅ランドＲを越える長さとなっている。
【０００８】
したがって、各引回し線８４ａ〜８４ｉの終端部に拡幅ランドＲが形成されると、検査ピンを用いた検査法では、図６の黒丸で示されている拡幅ランドＲに検査ピンを当てればよいので、従来のバンプ接続部Ａに検査ピンを当てる方法に比べて厳密な位置合わせ精度が不要となり検査が容易になる。
【特許文献１】特開２０００−１３７２３９号公報（図３、段落［００１７］〜［００２２］）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、近年の液晶表示パネル、特に携帯電話機に使用されるものは、小型及び高精細化が要求されている。このうち特に高精細化に対しては画素数を増大させる方策が採用されている。ところが、画素数を増大させるためには、それに伴って配線本数も増大させる必要があるために各配線の線間距離が極端に狭くなり、またＩＣチップ搭載領域へは、多数本の配線が表示領域の外周囲から引回されて線間距離が狭められながら密集状態でＩＣチップ搭載領域へ集結されることになる。そして、この領域へ集結された配線には、更にその延長線上に検査用端子を形成するための引出線が延出されるので、これらの引出線の本数も増大する一方で線間距離が極端に狭くなった回路設計となってきている。
【００１０】
このようにＩＣチップ搭載領域内の引出線の線間距離が極めて狭くなると、線間での短絡事故が発生する率が極めて高くなるため、上記のような高精細化の表示パネルへの採用が極めて困難である。
【００１１】
このように線間短絡が発生すると、チップ搭載前の中間検査において、画像を表示する表示パネル側に何ら異常がない表示パネルであっても不良品と判定されてしまうことになる。このような不良判定は、表示側に何ら異常のない表示パネルを不良として扱い最終的に廃棄等してしまうので、パネルの生産性の低下を招来するばかりでなく、資源の無駄になってしまうことになる。
【００１２】
本発明はこのような従来技術に鑑みなされたものであって、本発明の目的は、液晶表示パネルを駆動する半導体チップ搭載領域内の配線不良を低減できるようにして製造歩留まりを向上させた液晶表示パネルを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本願の請求項１に記載の液晶表示パネルの発明は、マトリクス状に配置された複数のソース線及びゲート線と、前記ソース線及び前記ゲート線の交点近傍に設けられた薄膜トランジスタとを備えるアレイ基板と、前記アレイ基板と対向して間に液晶層が形成された対向透明基板とを備え、前記アレイ基板は、該アレイ基板に形成された画像表示部外の周辺部に前記薄膜トランジスタを駆動するゲート駆動用半導体チップ及びソース駆動用半導体チップを設けた液晶表示パネルにおいて、
前記ゲート駆動用半導体チップが搭載される領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、前記ソース駆動用半導体チップが搭載される領域には、前記ソース線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、これらの引回し線に前記ゲート駆動用半導体チップ及び前記ソース駆動用半導体チップと接続する実装用端子をそれぞれに設け、これらの実装用端子のそれぞれから引出線を引出し、これらの引出線に検査用端子を形成しており、さらに、前記ゲート駆動用半導体チップが搭載される領域及び前記ソース駆動用半導体チップが搭載される領域の少なくとも一方に形成された複数本の前記引出線を互いに隣接する引出線を２本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層したことを特徴とする。
【００１４】
請求項２の発明は、請求項１に記載の液晶表示パネルにおいて、前記低位の引出線と高位の引出線とは、前記絶縁層を介して互いに上下に重複しないように積層されていることを特徴とする。
【００１５】
請求項３の発明は、請求項１または２に記載の液晶表示パネルにおいて、前記検査用端子は、それぞれ隣接する端子が直線上に配列されていることを特徴とする。
【００１６】
請求項４の発明は、請求項１〜３のいずれかに記載の液晶表示パネルにおいて、前記ゲート線に接続された引回し線及び前記低位の引出線は前記ゲート線の配線材料で形成され、前記ソース線に接続された引回し線及び前記高位の引出線は前記ソース線の配線材料で形成され、前記絶縁層は前記ゲート線を覆うゲート絶縁材料で形成されていることを特徴とする。
【発明の効果】
【００１７】
本発明は上記構成を備えることで以下に示すような優れた効果を奏する。すなわち、請求項１の発明によれば、引出線が互いに絶縁膜を介して二層配線されるので、半導体チップ搭載領域に複数本の引出線を所定の幅線にして高密度に配線できるとともに、各引出線間の短絡事故を回避できる。したがって、この構成によると、表示パネルのチップ搭載前の中間検査において、引出線の短絡等の不良により、表示側に異常のない表示パネルが不良品と判定されず、表示パネル製造の歩留まりを向上させることができる。
【００１８】
請求項２の発明によれば、低位の引出線と高位の引出線とを絶縁層を介して上下に重複しない状態で積層されているので、検査用端子を容易に形成することができる。
【００１９】
請求項３の発明によれば、低位及び高位の検査用端子を直線上に配列することにより、シート状検査プローブの使用が可能となるので検査が簡単になる。
【００２０】
請求項４の発明によれば、引回し線及び引出線を薄膜トランジスタ素子形成プロセス時に同時に作成できるので製造工程を増やすことなく簡単に作成できる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するための液晶表示パネルを例示するものであって、本発明をこの液晶表示パネルに特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適応するものである。
【実施例】
【００２２】
図１は本発明の実施例に係る液晶表示パネルであって、積層された上基板から下基板の配線が透視して見えるように図示した平面図、図２は図１のＡ−Ａ線断面図である。
【００２３】
液晶表示パネル１は、アクティブマトリクス方式を採用したものであって、図１及び図２に示すように、互いに対向配置される矩形状の透明材料、例えばガラス板からなる一対のアレイ基板２及びカラーフィルタ基板（対向透明基板）１０を有し、アレイ基板２は、カラーフィルタ基板１０と対向配置させたときに張出し部２ａが形成されるようにカラーフィルタ基板１０よりサイズが大きいものが使用され、これらアレイ基板２及びカラーフィルタ基板１０の外周囲がシール材８でシール貼付されて、内部に液晶９が封入された構成となっている。
【００２４】
アレイ基板２及びカラーフィルタ基板１０上の対向面側には、種々の配線等が形成されている。このうち、カラーフィルタ基板１０には、図示しないがアレイ基板２の画素領域に合わせてマトリクス状に設けられたブラックマトリクスと、このブラックマトリクスで囲まれた領域に設けた例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）等のカラーフィルタと、アレイ基板２側の電極に電気的に接続されカラーフィルタを覆うように設けた共通電極とが設けられている。
【００２５】
アレイ基板２は、図１に示すように、その表面すなわち液晶９と接触する面に、行方向（横方向）に所定間隔をあけて配列された複数本のゲート線ＧＷ１〜ＧＷｎ（ｎ＝１、２、３…）と、これらのゲート線と絶縁されて列方向（縦方向）に配列された複数本のソース線ＳＷ１〜ＳＷｎ（ｎ＝１、２、３…）とを有し、これらのゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとがマトリクス状に配線され、互いに交差するゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとで囲まれる各領域に、ゲート線ＧＷ１〜ＧＷｎからの走査信号によってオン状態となるスイッチング素子（図示省略）及びソース線ＳＷ１〜ＳＷｎからの映像信号がスイッチング素子を介して供給される画素電極（図示省略）が形成されている。アレイ基板２の張出し部２ａには、ソース駆動用半導体チップ及び２個のゲート駆動用半導体チップが搭載されるＩＣチップ搭載領域ＳＤＲ、ＧＤＲ１、ＧＤＲ２がそれぞれ設けられている。これらのＩＣチップ搭載領域は、ＩＣチップの形状に合わせた形状、例えば矩形状のスペースとなっている。そしてこれらの領域にそれぞれのドライバ（図示省略）が搭載される。
【００２６】
これらのゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとで囲まれる各領域は、それぞれいわゆる画素を構成し、これらの画素が形成されたエリアが表示領域ＤＡとなっている。スイッチング素子には、電界効果型薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が使用されている。それぞれのゲート線及びソース線のうち、各ゲート線ＧＷ１〜ＧＷｎは、アレイ基板２上に所定幅長及び長さを有する導電パターンにより形成され、各ソース線ＳＷ１〜ＳＷｎは、各ゲート線ＧＷ１〜ＧＷｎ上にゲート絶縁膜を設け、このゲート絶縁膜上に所定幅長及び長さを有する導電パターンを設けることにより形成されている。各ゲート線ＧＷ１〜ＧＷｎ及び各ソース線ＳＷ１〜ＳＷｎは、表示領域ＤＡから表示領域外へ引出されて各ＩＣチップ搭載領域ＳＤＲ、ＧＤＲ１、ＧＤＲ２へ導入されてそれぞれのドライバに接続されるようになっている。
【００２７】
これらのゲート線ＧＷ１〜ＧＷｎ及び各ソース線ＳＷ１〜ＳＷｎのうち、各ゲート線ＧＷ１〜ＧＷｎは、アレイ基板２の表示領域ＤＡの外、すなわち表示領域ＤＡの両側周辺の領域ＷＡ１、ＷＡ２へ引出されて、列方向（縦方向）に設けたゲート線用の各引回し線ＧＬ１〜ＧＬｎ（ｎ＝１、２、３…）に接続される。このとき、奇数行のゲート線、例えばＧＷ１、ＧＷ３、ＧＷ５…は、図１の左側の領域ＷＡ１に引出されてそれぞれ引回し線ＧＬ１、ＧＬ２、ＧＬ３…に接続される。一方、偶数行のゲート線、例えばＧＷ２、ＧＷ４、ＧＷ６…は、図１の右側の領域ＷＡ２に引出されてそれぞれ引回し線ＧＬｍ＋１、ＧＬｍ＋２、ＧＬｍ＋３…ＧＬｎに接続される。各ゲート線のうち、奇数行のゲート線を一方の領域ＷＡ１に、偶数行のゲート線を領域ＷＡ２に振分けて配線することにより、基板上にバランスよく配線することが可能になる。
【００２８】
アレイ基板２上に形成される引回し線ＧＬ１〜ＧＬｎは、その材料としてゲート線ＧＷ１〜ＧＷｎと同一の導電材料（例えばアルミニウム、モリブデンあるいはクロム）を使用することができる。よって、この引回し線ＧＬ１〜ＧＬｎを形成する際には、ゲート線ＧＷ１〜ＧＷｎの形成工程と同一の工程で形成することができ、ゲート線ＧＷ１〜ＧＷｎと一体形成することで引回し線ＧＬ１〜ＧＬｎとゲート線ＧＷ１〜ＧＷｎとの接続不良の恐れを解消できるとともに液晶表示パネル１の製造プロセスを増やす必要がなくなる。
【００２９】
また、各引回し線ＧＬ１〜ＧＬｎは、各ＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内へ導入されてその端部に実装用端子が設けられる。更に、この実装用端子からＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内方へ引出線ＧＬ’１、ＧＬ’２…を形成し、これらの引出線ＧＬ’１、ＧＬ’２…の端部に検査用端子が形成される。そこで以下には、各チップ搭載領域ＧＤＲ１、ＧＤＲ２内は同じ配線構造になっているので、一方のＩＣチップ搭載領域ＧＤＲ１内の配線構造について説明する。
【００３０】
図３は図１の液晶駆動用半導体チップが搭載される領域のＢ部分の配線を模式して拡大した平面図、図４は図３に示す各配線の縦断面を示し、図４（ａ）は図３のＣ−Ｃ線の拡大断面図、図４（ｂ）は図３のＤ−Ｄ線の拡大断面図、図５は図３に示す各配線の横断面を示し、図５（ａ）は図３のＥ−Ｅ線の拡大断面図、図５（ｂ）は図３のＦ−Ｆ線の拡大断面図である。
【００３１】
各引回し線ＧＬ１〜ＧＬ５…は、図３に一部を拡大して示すように、ＩＣチップ搭載領域ＧＤＲ１に導入されると、この領域に載置されるＩＣチップのバンプ端子に対応する位置まで延設される。この引回し線ＧＬ１〜ＧＬ５…のバンプ端子に対応する位置には、導電材からなる実装用端子６１〜６５…が形成されている。さらに、この実装用端子６１〜６５…部分から更にＩＣチップ搭載領域ＧＤＲ１の内方に向かって、互いに略平行に、かつ所定長さを備える引出線ＧＬ’１〜ＧＬ’５…が形成され、そして、この引出線ＧＬ’１〜ＧＬ’５…の先端部には、導電材からなる検査用端子７１〜７５…が形成されている。
【００３２】
このうち引出線ＧＬ’１〜ＧＬ’５…は実装用端子６１〜６５…から延びているが、隣接する引出線、例えば引出線ＧＬ’１とＧＬ’２とは、一方の引出線（奇数番目）ＧＬ’１はアレイ基板２上、すなわち低位に、他の引出線（偶数番目）ＧＬ’２は低位の引出線ＧＬ’１、を覆う絶縁膜３上、すなわち高位に配設され、この高位の引出線ＧＬ’２は保護絶縁膜４に覆われている。すなわち隣接する引出線同士は２層配線構造となっている。
【００３３】
このように２層配線構造をなす引出線ＧＬ’１〜ＧＬ’５…のうち、低位の引出線、例えば引出線ＧＬ’１は、図４（ａ）に示すように、対応する引回し線ＧＬ１と同一の層に形成されているので、この引出線ＧＬ’１を形成する際には、対応する引回し線ＧＬ１を延出することで形成すればよい。なお、これは低位に位置する奇数番目の他の引出線ＧＬ’３、ＧＬ’５…についても同様の方法で形成することができる。
【００３４】
これに対し、高位の引出線、例えば引出線ＧＬ’２は、図４（ｂ）に示すように、絶縁膜３上に設けられているので、引回し線ＧＬ’１〜ＧＬ’５…とは異なる工程あるいは部材を用いて形成され、この引出線ＧＬ’２と対応する引回し線ＧＬ２との接続は、実装用端子６２を介してなされる。
【００３５】
次に、この低位及び高位引出線並びに絶縁膜の形成方法の一例を、主に図１、図３、図４及び図５を参照して説明する。
【００３６】
先ず、アレイ基板２上にゲート線ＧＷ１〜ＧＷｎを形成する。このとき、ゲート線ＧＷ１〜ＧＷｎを形成すると同時に、同一材料からなる引回し線ＧＬ１〜ＧＬｎを形成し、更に、引回し線ＧＬ１〜ＧＬｎのうち奇数番目の引回し線ＧＬ１、ＧＬ３…については偶数番目の引回し線ＧＬ２、ＧＬ４…よりも所定長さ延設して設けるようにすることで奇数番目の引出線ＧＬ’１、ＧＬ’３…も形成する。そして、ゲート線ＧＷ１〜ＧＷｎ、引回し線ＧＬ１〜ＧＬｎ及び奇数番目の引出線ＧＬ’１、ＧＬ’３…を覆うようにゲート絶縁膜３を成膜する。次に、ソース線ＳＷ１〜ＳＷｎ及びソース線の引回し線ＳＬ１〜ＳＬｎを配線するとともに、同一材料を用いて、一端部が偶数番目の引回し線ＧＬ２、ＧＬ４…のＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内に位置する端部にその端部が近接するように偶数番目の引出線ＧＬ’２、ＧＬ’４…を形成する。その後、ソース線ＳＷ１〜ＳＷｎ、ソース線の引回し線ＳＬ１〜ＳＬｎ及び偶数番目の引出線ＧＬ’２、ＧＬ’４…を覆うように保護絶縁膜４を成膜する。そして、引回し線ＧＬ１〜ＧＬｎのＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内の端部上及び偶数番目の引出線ＧＬ’２、ＧＬ’４…の引回し線ＧＬ２、ＧＬ４…に近接する端部上のそれぞれにコンタクトホール６０を穿孔し、このコンタクトホール６０に導電材を充填することによって実装用端子６１〜６５…を形成する。なお、偶数番目の実装用端子６２，６４…は、それぞれ対応する偶数番目の引回し線ＧＬ２、ＧＬ４…と同じく偶数番目の引出線ＧＬ’２、ＧＬ’４…とに接続している。また、引出線ＧＬ’１〜ＧＬ’５…のＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内方に位置する端部上にもコンタクトホール７０が形成され、このコンタクトホール７０のそれぞれに導電材を充填することで検査用端子７１〜７５…を形成する。
【００３７】
上述のように形成された各配線及び絶縁膜のうち、引出線、例えば引出線ＧＬ’３〜ＧＬ’５は、図５（ａ）に示すように、引出線ＧＬ’３はアレイ基板２上に、また引出線ＧＬ’４は絶縁膜３上に引出線ＧＬ’３と重ならないように横方向に若干位置をずらして形成され、更に引出線ＧＬ’５も引出線ＧＬ’３と同じようにアレイ基板２上の低位位置に形成されている。
【００３８】
また、各実装用端子６１〜６５…は矩形状のＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内の手前側、すなわちＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２の外周縁近傍に搭載されるＩＣチップのバンプ端子の配列に合わせた配列、例えば横一列に形成される。各検査用端子７１〜７５…は、所定の配列、例えば横一列に形成される。各検査用端子７１〜７５…のうち、奇数番目の引出線、例えば引出線ＧＬ’３及びＧＬ’５に設ける検査用端子７３、７５は、図５（ｂ）に示すように、引出線ＧＬ’３及びＧＬ’５へ達するコンタクトホール７０が絶縁膜３及び保護絶縁膜４に穿孔形成されて、このコンタクトホール７０に導電材を充填して形成される。また、偶数番目の引出線、例えば引出線ＧＬ’４に設ける検査用端子７４は、引出線ＧＬ’４へ達するコンタクトホール７０が保護絶縁膜４に穿孔形成されて、このコンタクトホール７０に導電材を充填して形成される。この導電材にＩＴＯ（Indium Tin Oxide）を使用すると表示領域ＤＡ内に形成される共通電極形成時に同一のプロセスで形成できる。また、図３に示すように、各検査用端子を横方向に一直線に配列すると、所定の幅長を有するシート状導電プローブを使用した検査が可能になり検査を効率よく簡単にできる。また、この配線構造によると、隣接する引出線は、互いに上下に絶縁膜を介して積層するので、引出線間の短絡事故の発生を防止できるとともに、積層されていることにより横方向の線間距離を短縮できる。
【００３９】
また、各ソース線ＳＷ１〜ＳＷｎは、表示領域ＤＡから延出して複数本のソース線用の引回し線ＳＬ１〜ＳＬｎをアレイ基板２の周辺部、すなわち表示領域ＤＡ外に形成し、これらの引回し線をＩＣチップ搭載領域ＳＤＲへ導入して、この領域内で引出線を形成し、これらの引回し線及び引出線にＩＣチップの実装用端子及び検査用端子が設けられるが、このソース線ＳＷ１〜ＳＷｎの引出線もゲート線ＧＷ１〜ＧＷｎの引出線と同様に積層構造とすることが可能であることは明白であるので、ここでは説明を省略する。なおソース線の引出線について積層構造を行う場合は、例えば３色のカラーフィルタからなる液晶表示パネルの場合には、同色の引出線が低位或いは高位に片寄らないが、ゲート線の引出線の積層構造であれば、偶数番目、奇数番目が低位或いは高位に片寄るので、偶数番目だけの点灯、奇数番目だけの点灯が可能になるので、例えば隣接する画素における配線の短絡を検査するときなどは都合がよい。
【図面の簡単な説明】
【００４０】
【図１】図１は本発明の実施例に係る液晶表示パネルであって、積層された上基板から下基板の配線が透視して見えるように図示した平面図である。
【図２】図２は図１のＡ−Ａ線断面図である。
【図３】図３は図１の液晶駆動用半導体チップが搭載される領域のＢ部分の配線を模式して拡大した平面図である。
【図４】図４は図３に示す各配線の縦断面を示し、図４（ａ）は図３のＣ−Ｃ線の拡大断面図、図４（ｂ）は図３のＤ−Ｄ線の拡大断面図である。
【図５】図５は図３に示す各配線の横断面を示し、図５（ａ）は図３のＥ−Ｅ線の拡大断面図、図５（ｂ）は図３のＦ−Ｆ線の拡大断面図である。
【図６】図６は従来技術の液晶表示パネルの端子部分の拡大平面図である。
【符号の説明】
【００４１】
１          液晶表示パネル
２          アレイ基板
３          絶縁膜
４          保護絶縁膜
６１〜６５…  実装用端子
７１〜７５…  検査用端子
８          シール材
９          液晶
１０        カラーフィルタ基板
ＳＷ１〜ＳＷｎ  ソース線
ＧＷ１〜ＧＷｎ  ゲート線
ＳＬ１〜ＳＬｎ  （ソース線の）引回し線
ＧＬ１〜ＧＬｎ  （ゲート線の）引回し線
ＧＬ’１〜ＧＬ’ｎ  （ゲート線の）引出線
ＧＤＲ１、ＧＤＲ２、ＳＤＲ  ＩＣチップ搭載領域
【図１】
2007219047.tif 000003
【図２】
2007219047.tif 000004
【図３】
2007219047.tif 000005
【図４】
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【図５】
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【図６】
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