(57)【要約】【課題】２種類以上のトランジスタのうち高電圧系回路の素子分離耐圧の向上とリーク電流の解消を図る半導体装置及びその製造方法を提供すること。【解決手段】本発明の一形態の半導体装置は、ゲート絶縁膜上にゲート電極膜が形成された２種類以上のトランジスタを有し、素子分離により前記各トランジスタのゲート絶縁膜の厚さが異なる半導体装置において、前記２種類以上のトランジスタの中の所定のトランジスタのゲート絶縁膜（２０４）よりも厚いゲート絶縁膜（２０３）を有するトランジスタのゲート電極膜（２０５）は、前記所定のトランジスタのゲート電極膜（２０５）よりも薄い。【選択図】      図１６
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜上にゲート電極膜が形成された２種類以上のトランジスタを有し、素子分離により前記各トランジスタのゲート絶縁膜の厚さが異なる半導体装置において、
前記２種類以上のトランジスタの中の所定のトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するトランジスタのゲート電極膜は、前記所定のトランジスタのゲート電極膜よりも薄いことを特徴とする半導体装置。
【請求項２】
前記各トランジスタのゲート絶縁膜上に形成されるゲート電極膜の表面に実質的に段差がないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
素子分離によりゲート絶縁膜の厚さが異なる２種類以上のトランジスタが形成される半導体装置の製造方法において、
半導体基板上に厚さが異なる２種類以上のゲート絶縁膜を形成し、
前記各ゲート絶縁膜上にゲート電極膜を形成し、
前記ゲート電極膜の所定の素子領域にマスクを形成し、
前記ゲート電極膜の前記所定の素子領域以外の領域をエッチングして前記ゲート電極膜の厚さを薄くすることを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲート電極膜の所定の素子領域とそれ以外の素子領域との段差が、前記２種類以上のゲート絶縁膜の厚さの差の２０％以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスクの形成は、リソグラフィー技術を用いたことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記エッチングは、ＲＩＥを用いたことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜の厚さが異なる少なくとも２種類のトランジスタ群を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ロジック、メモリに限らず、半導体装置は様々な厚さのゲート絶縁膜で素子が作られている。たとえばフラッシュメモリでは、記憶セル部／センスアンプなどの低電圧系回路のゲート絶縁膜の厚さが１０ｎｍであるのに対し、書き込み電圧発生回路などの高電圧系回路では、ゲート絶縁膜の厚さは４０ｎｍとほぼ４倍である。
【０００３】
このように低電圧系回路と高電圧系回路とでゲート絶縁膜の厚さが異なるため、段差が生じ、その後のＲＩＥ工程などで加工に用いるマスクの厚さに違いが生じる。これにより、ゲート電極のコーナーやられが発生し、それによって基板がエッチングされると、回路の動作不良やリーク電流の増大などが生じる。
【０００４】
なお特許文献１には、基板表面に膜厚の異なるゲート絶縁膜を形成する領域の間で、基板表面に段差を設けることにより、異なる膜厚のゲート絶縁膜を形成した状態で各ゲート絶縁膜の表面の高さを平坦化する技術が開示されている。
【特許文献１】特開２００４−１１１９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、２種類以上のトランジスタのうち高電圧系回路の素子分離耐圧の向上とリーク電流の解消を図る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態の半導体装置は、ゲート絶縁膜上にゲート電極膜が形成された２種類以上のトランジスタを有し、素子分離により前記各トランジスタのゲート絶縁膜の厚さが異なる半導体装置において、前記２種類以上のトランジスタの中の所定のトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するトランジスタのゲート電極膜は、前記所定のトランジスタのゲート電極膜よりも薄い。
【０００７】
本発明の他の形態の半導体装置の製造方法は、素子分離によりゲート絶縁膜の厚さが異なる２種類以上のトランジスタが形成される半導体装置の製造方法において、半導体基板上に厚さが異なる２種類以上のゲート絶縁膜を形成し、前記各ゲート絶縁膜上にゲート電極膜を形成し、前記ゲート電極膜の所定の素子領域にマスクを形成し、前記ゲート電極膜の前記所定の素子領域以外の領域をエッチングして前記ゲート電極膜の厚さを薄くする。
【発明の効果】
【０００８】
本発明によれば、２種類以上のトランジスタのうち高電圧系回路の素子分離耐圧の向上とリーク電流の解消を図る半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の実施の形態に係る半導体装置であるＮＡＮＤフラッシュメモリ（不揮発性メモリ）の構成を示す回路図である。このフラッシュメモリ回路は、低電圧系回路（ＬＶ系回路）ＬＶと高電圧系回路（ＨＶ系回路）ＨＶからなる。ＳＧＤは選択ゲートドレイン、ＳＧＳは選択ゲートソース、ＢＬはビット線、ＷＬはワード線を示している。なお、
後述するように高電圧系回路ＨＶのゲート絶縁膜は低電圧系回路ＬＶのゲート絶縁膜よりも厚く、高電圧系回路ＨＶのゲート電極膜は低電圧系回路ＬＶのゲート電極膜よりも薄い。
【００１０】
すなわち、低電圧系回路ＬＶのゲート絶縁膜は高電圧系回路ＨＶのゲート絶縁膜よりも薄く、低電圧系回路ＬＶのゲート電極膜は高電圧系回路ＨＶのゲート電極膜よりも厚い。
【００１１】
図２〜図１６は、本実施の形態に係る半導体装置の製造プロセスを示す工程断面図である。本実施の形態では、ゲート絶縁膜の厚さが異なる２種類のトランジスタを、ゲート絶縁膜先作りで形成する。なお、ゲート絶縁膜として、酸化膜、酸窒化膜、窒化膜、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｓｒ（ストロンチウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）等の金属元素を含む高誘電率膜などを適用できる。
【００１２】
まず図２に示すように、半導体基板２０１上の高電圧系回路の厚いゲート絶縁膜が形成される素子領域Ｈ以外の部分に、リソグラフィー技術を用いてマスク２０２を形成し、水蒸気酸化技術を用いて、高電圧系回路のゲート絶縁膜である厚さ４０ｎｍのシリコン酸化膜２０３を形成する。
【００１３】
次に図３に示すように、低電圧系回路の薄いゲート絶縁膜が形成される素子領域Ｌ以外の部分に、リソグラフィー技術を用いて同様にマスク２０２を形成し、水蒸気酸化技術を用いて低電圧系回路のゲート絶縁膜である厚さ１０ｎｍのシリコン酸化膜２０４を形成する。次に図４に示すように、マスク２０２を除去した後、ゲート電極膜である多結晶シリコン膜２０５をＣＶＤ法によって形成する。
【００１４】
次に図５に示すように、リソグラフィー技術を用いて低電圧系回路が形成される素子領域Ｌのみにフォトレジスト膜２０６によるマスクを形成する。ここで用いられるリソグラフィー技術のマスクは、前述の高電圧系回路のゲート絶縁膜を形成した際に用いたマスク２０２を流用できる。このようにゲート絶縁膜を形成するときに使うマスクを使用するので、新たにマスクを作成する必要がなく、製造コストを削減できる。
【００１５】
続いて図６に示すように、ＲＩＥにて高電圧系回路上の多結晶シリコン膜２０５のみ、すなわち低電圧系回路が形成される素子領域Ｌ以外の領域（Ｈ）をエッチングする。フォトレジスト膜２０６は、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。これにより図７に示すように、高電圧系回路と低電圧系回路のゲート絶縁膜（２０３，２０４）の厚さが異なることによって生じた段差は、多結晶シリコン膜２０５において解消される。すなわち、シリコン酸化膜２０３,２０４上に形成される多結晶シリコン膜２０５の表面には、実質的に段差がない。なお、多結晶シリコン膜２０５の素子領域Ｌと素子領域Ｈとの段差は、ゲート絶縁膜２０４とゲート絶縁膜２０３の厚さの差の２０％以下に低減される。また、ゲート電極膜である多結晶シリコン膜２０５の厚さは任意に調整可能である。
【００１６】
次に図８に示すように、ＣＭＰのストッパー、研磨後の工程で行なわれるＲＩＥのマスクとして使用されるシリコン窒化膜２０７が、化学的気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって成膜される。
【００１７】
次に図９に示すように、全面にＲＩＥのマスクとなるＣＶＤシリコン酸化膜２０８を形成し、さらにフォトレジスト膜２０９を塗布する。次に図１０に示すように、通常のリソグラフィー技術によってフォトレジスト膜２０９を加工し、フォトレジスト膜２０９をマスクとして、ＲＩＥにより、シリコン酸化膜２０８を加工してハードマスクを形成する。フォトレジスト２０９は、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００１８】
次に図１１に示すように、ＣＶＤシリコン酸化膜２０８のハードマスクを用いて、ＲＩＥにより、シリコン窒化膜２０７、多結晶シリコン膜２０５、ゲート絶縁膜２０３／２０４、半導体基板２０１を順次加工して、半導体基板エッチング深さ２００ｎｍの溝（２１１）を形成する。続いて弗酸蒸気によって、マスク材のＣＶＤシリコン酸化膜２０８を除去する。
【００１９】
続いて図１２に示すように、溝（２１１）内面を熱酸化して４ｎｍのシリコン熱酸化膜２１０を形成する。以上でＳＴＩ（素子分離）となるアイソレーション溝２１１が形成された。次に、形成されたアイソレーション溝２１１に高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：ＨＤＰ）でシリコン酸化膜２１２を埋め込む。次に図１３に示すように、ＣＭＰで平坦化を行なう。その際、高電圧回路系と低電圧系回路の素子上のシリコン窒化膜２０７の厚さは、ほぼ同じである。
【００２０】
次に図１４に示すように、シリコン窒化膜２０７をマスクにしてＲＩＥにより、アイソレーション溝２１１に埋め込まれたＨＤＰシリコン酸化膜２１２をシリコン基板２０１の高さまでエッチングする。従来では高電圧系回路上部のシリコン窒化膜が削れていたが、本実施の形態ではゲート電極の多結晶シリコン膜２０７のコーナーはシリコン窒化膜で保護されている。図１５に示すように、最終的に多結晶シリコン膜やられはもちろん、基板やられも発生せず、良好な形状が得られる。
【００２１】
最後に図１６に示すように、ホット燐酸中でシリコン窒化膜２０７を除去し、ＳＴＩ（素子分離）領域が形成される。以降の工程ではトランジスタ等の素子を形成することになるが、説明を省略する。
【００２２】
本実施の形態によれば、ゲート絶縁膜形成後に発生する高電圧系回路と低電圧系回路の段差を、ゲート電極の厚さの調整によって解消し、高電圧系回路のゲート電極やられを抑制することができる。これにより、ゲート絶縁膜先作り構造の半導体装置において、ゲート絶縁膜が厚い高電圧系回路のリーク電流を抑制でき、半導体装置の特性が向上する。
【００２３】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。たとえば上記実施の形態は、ゲート絶縁膜の厚さが異なる３種類以上のトランジスタが形成される半導体装置にも適用できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態に係る半導体装置であるＮＡＮＤフラッシュメモリの構成を示す回路図。
【図２】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図３】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図４】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図５】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図６】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図７】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図８】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図９】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１０】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１１】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１２】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１３】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１４】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１５】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１６】本発明の実施の形態に係る半導体装置の製造プロセスを示す工程断面図。
【符号の説明】
【００２５】
ＬＶ…低電圧系回路  ＨＶ…高電圧系回路  １０１,２０１…半導体基板  １０２,２０２…マスク  １０３,２０３…シリコン酸化膜  １０４,２０４…シリコン酸化膜  １０５,２０５…多結晶シリコン膜  ２０６…フォトレジスト膜  １０６,２０７…シリコン窒化膜  １０７,２０８…ＣＶＤシリコン酸化膜  １０８,２０９…フォトレジスト膜  １０９,２１０…シリコン熱酸化膜  １１０,２１１…アイソレーション溝  １１１,２１２…シリコン酸化膜  １１２…多結晶シリコン膜やられ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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