(57)【要約】【課題】メモリトランジスタがディスターブを受けにくい電荷注入方法を提供する。【解決手段】電荷注入する場合、第１および第２ビット線ＢＬｊ,ＢＬｋの一方を他方より高い電圧にし、電荷注入しない場合は両ビット線を同電位にする第１ステップと、選択されたワード線に、電荷注入のためのゲート電圧を印加する第２ステップとを有し、第１および第２ステップを所定の順で実行することを、Ｎ個のトランジスタ群内で選択するメモリトランジスタを変更しながらＮ回実行する。その際に、トランジスタ群内の略半数（Ｎ／２またはＮ／２に最も近い整数）に電荷注入を行うときは、第１ステップにおいて第１ビット線ＢＬｊの電圧を第２ビット線の電圧ＢＬｋより高くし、残りの略半数に電荷注入を行うときは、第２ビット線ＢＬｊ,ＢＬｋの電圧の大小関係を逆にする。【選択図】図３
2007242067.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ内でソースとドレインの一方が第１ビット線により電気的に共通接続され、ソースとドレインの他方が第２ビット線により電気的に共通接続されている複数Ｎ個のメモリトランジスタからなるトランジスタ群から一のメモリトランジスタを選択し、選択されたメモリトランジスタのゲート絶縁膜中の離散化された電荷蓄積手段に電荷を注入して当該トランジスタのデータ記憶状態を変化させる不揮発性半導体メモリデバイスの電荷注入方法であって、
前記選択されたメモリトランジスタに電荷注入を行う場合、当該選択されたメモリトランジスタに電気的に接続されている前記第１ビット線と前記第２ビット線の一方の電圧を他方の電圧より高くし、前記選択されたメモリトランジスタに電荷注入を行わない場合は前記第１ビット線と前記第２ビット線とを同電位にする第１ステップと、
前記選択されたメモリトランジスタに電荷注入を行う場合と行わない場合のうち少なくとも電荷注入を行う場合に、当該選択されたメモリトランジスタのゲートが接続されている選択ワード線に、電荷注入のためのゲート電圧を印加する第２ステップと、を有し、
前記第１および第２ステップを所定の順で実行することを、前記トランジスタ群内で選択するメモリトランジスタを変更しながらＮ回実行する際に、前記トランジスタ群内の略半数（Ｎ／２またはＮ／２に最も近い整数）のメモリトランジスタに電荷注入を行うときは、前記第１ステップにおいて前記第１ビット線の電圧を前記第２ビット線の電圧より高くし、残りの略半数のメモリトランジスタに電荷注入を行うときは、前記第１ステップにおいて前記第１ビット線の電圧を前記第２ビット線の電圧より低くする
不揮発性半導体メモリデバイスの電荷注入方法。
【請求項２】
前記略半数のメモリトランジスタは、前記トランジスタ群のメモリトランジスタ配列における奇数番目または偶数番目のメモリトランジスタである
請求項１に記載の不揮発性半導体メモリデバイスの電荷注入方法。
【請求項３】
前記略半数のメモリトランジスタは、前記トランジスタ群のメモリトランジスタ配列における一方側で連続配置されたメモリトランジスタであり、前記残りの略半数のメモリトランジスタは、前記トランジスタ群のメモリトランジスタ配列における他方側で連続配置されたメモリトランジスタである
請求項１に記載の不揮発性半導体メモリデバイスの電荷注入方法。
【請求項４】
前記メモリトランジスタは、前記ソースまたは前記ドレインとして機能する２つのソース・ドレイン領域に挟まれ、前記メモリトランジスタのチャネルが形成されるチャネル形成領域を有し、
前記メモリトランジスタの前記チャネル形成領域は、前記２つのソース・ドレイン領域の一方に接する領域に、当該領域以外の他のチャネル形成領域部分より半導体の不純物濃度が高い高濃度チャネル領域をメモリトランジスタごとに有し、
前記高濃度チャネル領域が、前記トランジスタ群内のメモリトランジスタ配列方向において、前記第１ビット線が接続されているソース・ドレイン領域側と、前記第２ビット線が接続されているソース・ドレイン領域側とで交互に形成されている
請求項１または２に記載の不揮発性半導体メモリデバイスの電荷注入方法。
【請求項５】
前記メモリトランジスタは、前記ソースまたは前記ドレインとして機能する２つのソース・ドレイン領域に挟まれ、前記メモリトランジスタのチャネルが形成されるチャネル形成領域を有し、
前記メモリトランジスタの前記チャネル形成領域は、前記２つのソース・ドレイン領域の一方に接する領域に、当該領域以外の他のチャネル形成領域部分より半導体の不純物濃度が高い高濃度チャネル領域をメモリトランジスタごとに有し、
前記トランジスタ群内のメモリトランジスタ配列方向の一方側で連続配置されている前記略半数のメモリトランジスタにおいて、前記高濃度チャネル領域が、前記第１ビット線が接続されているソース・ドレイン領域側に形成され、前記メモリトランジスタ配列方向の他方側で連続配置されている前記残りの略半数のメモリトランジスタにおいて、前記高濃度チャネル領域が、前記第２ビット線が接続されているソース・ドレイン領域側に形成されている
請求項１または３に記載の不揮発性半導体メモリデバイスの電荷注入方法。
【請求項６】
メモリセルアレイを備え、
前記メモリセルアレイの各セル内のメモリトランジスタが、
半導体基板のチャネル形成領域と、
ゲート電極と、
当該ゲート電極と前記チャネル形成領域との間に形成され、離散化された電荷蓄積手段を含むゲート絶縁膜と、
前記チャネル形成領域の両側の前記半導体基板に形成され、前記メモリセルアレイ内で一方向に配列されている複数Ｎ個のメモリトランジスタからなるトランジスタ群内でそれぞれ独立に電気的に接続されている２つのソース・ドレイン領域と、
前記チャネル形成領域の一部の領域であり、当該領域以外のチャネル形成領域における半導体の不純物濃度よりも高い不純物濃度を有する高濃度チャネル領域と、を有し、
前記高濃度チャネル領域は、前記トランジスタ群内において略半数（Ｎ／２またはＮ／２に最も近い整数）のメモリトランジスタでは、前記２つのソース・ドレイン領域の一方に接して形成され、残りの略半数のメモリトランジスタでは、前記２つのソース・ドレイン領域の他方に接して形成されている
不揮発性半導体メモリデバイス。
【請求項７】
前記高濃度チャネル領域は、前記トランジスタ群のメモリトランジスタ配列方向において、前記２つのソース・ドレイン領域の一方側と他方側とに交互に形成されている
請求項６に記載の不揮発性半導体メモリデバイス。
【請求項８】
前記高濃度チャネル領域は、前記トランジスタ群において、メモリトランジスタ配列方向の一方側の前記略半数のメモリトランジスタでは前記２つのソース・ドレイン領域の一方に接して形成され、前記メモリトランジスタ配列方向の他方側の前記残りの略半数のメモリトランジスタでは前記２つのソース・ドレイン領域の他方に接して形成されている
請求項６に記載の不揮発性半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるトラップゲート型等、ゲート絶縁膜中の電荷蓄積手段が離散化されているメモリトランジスタを有する不揮発性半導体メモリデバイスの電荷注入方法および不揮発性半導体メモリデバイスに関する。
【背景技術】
【０００２】
不揮発性半導体メモリデバイスのメモリトランジスタには、電荷を保持する電荷蓄積手段としてＦＧ（Floating Gate）を備えるＦＧ型のほかに、電荷蓄積手段（電荷トラップ）がチャネルに対向する面内および膜厚方向に離散化されている、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）型などがある。
ＦＧ型では電荷蓄積手段が単一の導電層からなり離散化されていないが、ＭＯＮＯＳ型等の電荷蓄積手段は絶縁膜中に離散化して分布する電荷トラップである。そのため、ＭＯＮＯＳ型等を以下、離散電荷蓄積型(dispersed-charge storage type)と称する。
【０００３】
ＦＧ型のメモリトランジスタにおいて、メモリトランジスタのチャネルが形成される半導体領域（チャネル形成領域）上に薄い絶縁膜を介してポリシリコンなどからなるフローティングゲートが積層され、さらに、フローティングゲート上に、たとえばＯＮＯ（Oxide-Nitride-Oxide）膜などからなるゲート間絶縁膜を介してコントロールゲートが積層されている。
【０００４】
一方、ＭＯＮＯＳ型のメモリトランジスタにおいて、チャネル形成領域上に、たとえば、酸化シリコン膜あるいは窒化酸化シリコン膜などからなるボトム酸化膜、窒化膜あるいは窒化酸化膜などからなる電荷蓄積膜、酸化シリコン膜からなるトップ酸化膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。上記ＦＧ型のメモリトランジスタおよびＭＯＮＯＳ型のメモリトランジスタは特許文献１に記載されている。
【０００５】
図８に、電荷蓄積手段を有するメモリトランジスタにより構成された不揮発性半導体メモリデバイスの回路を示す。
図８に示す不揮発性半導体メモリデバイス１０１のメモリセルは、行列状に配列されたメモリトランジスタＭ１１〜Ｍ４４からなる。
行方向のメモリトランジスタＭ１１〜Ｍ１４、Ｍ２１〜Ｍ２４、Ｍ３１〜Ｍ３４、Ｍ４１〜Ｍ４４の各メモリトランジスタ行において、各ゲートにワード線ＷＬｉ（ｉ＝１,２,３,４）が１本ずつ接続されている。
また、列方向のメモリトランジスタＭ１１〜Ｍ４１、Ｍ１２〜Ｍ４２、Ｍ１３〜Ｍ４３、Ｍ１４〜Ｍ４４の各メモリトランジスタ列において、各ドレインに接続する第１ビット線ＢＬｋ（ｋ＝２，４，６，８）と、各ソースに接続する第２ビット線ＢＬｊ（ｊ＝１,３,５,７）とからなる組になったビット線ＢＬが形成されている。そして、ワード線ＷＬにロウ制御回路３０１が接続され、ビット線ＢＬにカラム制御回路４０１が接続されている。
【０００６】
図９に、図８に示す不揮発性半導体メモリデバイスを構成するメモリトランジスタの一例の断面図を示す。
図９に示すメモリトランジスタ２０１は、半導体基板５０１内に第１ソース・ドレイン領域６０１と第２ソース・ドレイン領域７０１が形成されている。ここで同半導体基板５０１内の第１ソース・ドレイン領域６０１と第２ソース・ドレイン領域７０１に挟まれた領域がチャネル形成領域８０１である。また、チャネル形成領域８０１の上方には積層絶縁膜９０１が形成され、積層絶縁膜９０１の上にはゲート電極Ｇが形成されている。
【０００７】
積層絶縁膜９０１は、ＯＮＯ(Oxide-Nitride-Oxide)構造の３層の絶縁膜すなわちシリコン酸化膜９０１ａ，シリコン窒化膜９０１ｂ，シリコン酸化膜９０１ｃにより構成されている。かかる絶縁膜を有するメモリトランジスタ２０１をＭＯＮＯＳ型と称する。
【０００８】
つぎに、メモリトランジスタ２０１がＮチャネル型であり、その積層絶縁膜９０１に電子をチャネルホットエレクトロン（ＣＨＥ）注入法により注入する場合のバイアス条件と動作を説明する。
バイアス条件としては、たとえば、第１ソース・ドレイン領域６０１をコモン電圧（接地電圧）に保持し、第２ソース・ドレイン領域７０１に正のドレイン電圧、たとえば５[Ｖ]を印加する。また、ゲート電極Ｇに所定の正のゲート電圧、たとえば１０[Ｖ]を印加する。一方電荷を注入しない場合は、ゲート電圧（１０[Ｖ]）を印加しないか、または、ドレイン電圧を印加しないで第１および第２ソース・ドレイン領域６０１,７０１を同電位とする。
積層絶縁膜９０１は、その主にシリコン窒化膜９０１ｂのバルク内、当該シリコン窒化膜９０１ｂがシリコン酸化膜９０１ｃに接する境界を中心とした領域に電荷トラップが多く形成されている。
【０００９】
ドレイン電圧（５[Ｖ]）を印加した状態でゲート電極Ｇに高いゲート電圧（１０[Ｖ]）を加えると、チャネル形成領域８０１にチャネルが形成され、第１ソース・ドレイン領域６０１から供給される電子がチャネル内で加速され、その一部が第２ソース・ドレイン領域７０１付近で高エネルギーを得てホットエレクトロンが生成される。ホットエレクトロンの一部は、ゲート電圧印加による電界によってゲート電極Ｇ側に引き寄せられ、積層絶縁膜９０１内の前記電荷トラップに注入され、そこで保持される。
一方、ゲート電圧を印加しない場合、あるいは、第１および第２ソース・ドレイン領域６０１,７０１にドレイン電圧を印加しないで同電位とした場合は電荷が注入されない。
【００１０】
積層絶縁膜９０１はチャネル形成領域８０１の上方に形成されているので、積層絶縁膜９０１に蓄積された電荷の量により、メモリトランジスタ２０１のチャネル形成領域８０１を挟む第１ソース・ドレイン領域６０１と第２ソース・ドレイン領域７０１の間にドレイン電流が流れ始める閾値電圧が変動する。積層絶縁膜９０１に多量の電荷が蓄積されていた場合は、閾値電圧が相対的に高く、電荷が注入されないか、その量が少ない場合は閾値電圧が相対的に低くなる。
この閾値電圧の違いが、“１”または“０”のデータ記憶状態に対応する。
【００１１】
なお、離散電荷蓄積型のメモリトランジスタでは、ＣＨＥ注入法による電子注入はドレイン寄りの局部に限定され、しかも、一旦蓄積された電子の分布は熱拡散で多少変化する程度で、ＦＧ型に比べると導電率が極めて小さい。したがって、上述したバイアス印加時に、第１および第２ソース・ドレイン領域６０１,７０１のドレイン電圧印加の向きを上記と逆、すなわち第２ソース・ドレイン領域７０１を接地し、第１ソース・ドレイン領域６０１にドレイン電圧（たとえば５[Ｖ]）を印加すると、積層絶縁膜９０１のもう一方の端部側に局所的に電子を注入できる。
このため、離散電荷蓄積型メモリトランジスタでは、２つのソース・ドレイン領域に対するソースとドレインの機能を入れ替えた２度の電荷注入によって、２ビットのデータ記憶が可能である。
【００１２】
このＮチャネル型メモリトランジスタからデータを読み出す動作は、いわゆるリバースリード法またはフォワードリード法によって行う。
リバースリード法では電荷注入時のソースとドレイン間の電圧の向きと逆向きに２つのソース・ドレイン領域６０１,７０１にドレイン電圧を印加し、ゲート電極Ｇに正電圧を印加する。一方、フォワードリード法では電荷注入時のソースとドレイン間の電圧の向きと同じ向きに２つのソース・ドレイン領域６０１,７０１にドレイン電圧を印加し、ゲート電極Ｇに正電圧を印加する。
【００１３】
ここで、リバースリード法による読み出し動作例を説明する。
まず、電荷が蓄積された側のビット線ＢＬに０Ｖを印加し、反対側のビット線ＢＬに例えば３〜５Ｖの電圧を印加する。そして、データを読み出すべきメモリセルのメモリトランジスタのゲート電極Ｇに接続されているワード線ＷＬに所定の電圧（例えば３〜５[Ｖ]程度）を加える。このとき、一般には、積層絶縁膜９０１のソース側端部に電荷が蓄積されている場合は、閾値電圧が高いのでビット線ＢＬ間に電流が流れないことから、電荷蓄積の状態、たとえば論理“１”に対応するビット情報を読み出すことができる。また、積層絶縁膜９０１に電荷が蓄積されていない場合は、閾値電圧が相対的に低くビット線ＢＬ間に電流が流れるので、電荷の非蓄積状態、たとえば論理“０”に対応するビット情報が読み出される。
【００１４】
【特許文献１】特開２００３−０７８０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
不揮発性半導体メモリデバイスにおいて、ビット線ＢＬは不揮発性半導体メモリデバイスの列方向に配置されているメモリトランジスタのソースごと、ドレインごとに共通して接続されている。そのため、電荷注入を行う所定のトランジスタ列において、電荷注入動作時に選択されたメモリトランジスタのソースとドレイン間（第１および第２ソース・ドレイン領域６０１,７０１間）に、例えば３〜５Ｖ程度の高い電圧を加える際、同一列内で書き込み動作を行わない非選択のメモリトランジスタのソース−ドレイン間にも当該電圧が加わる。
そのため、上記非選択のメモリトランジスタの電荷蓄積手段に電荷が蓄積されている場合は、その電荷がソースまたはドレインとゲートとの間に加えられた電界により徐々に引き抜かれる向きの電圧ストレスが印加される。
【００１６】
ソース同士、ドレイン同士が電気的に共通接続されている列方向のメモリトランジスタ数をＮとすると、この電圧ストレスは、最大で（Ｎ−１）回印加される。
より詳細には、当該Ｎ個のメモリトランジスタを順次選択して電荷注入をする、または、しないという動作をＮ回繰り返す。このときに、あるメモリトランジスタは、当該メモリトランジスタを選択した場合を除く（Ｎ−１）回の動作時に非選択となるが、その（Ｎ−１）回の非選択時すべてで他のメモリトランジスタに対し電荷注入を行うと仮定すると、その間、当該非選択のメモリトランジスタは（Ｎ−１）回だけ、上記蓄積電荷を引く抜く向きの電圧ストレスを受けることになる。
したがって、当該メモリトランジスタは、電荷が蓄積されている場合、その蓄積電荷がソースまたはドレイン側に引き抜かれる、いわゆるディスターブを受け、最悪の場合は記憶データが、その読み出しができない程度にまで減衰することがある。
【００１７】
上記ディスターブに起因して、ビット情報の読み出しに誤りが発生する可能性が高くなるので、行方向に配置することができるメモリトランジスタの数に制約を受ける。そのため、不揮発性半導体メモリデバイスを構成するメモリトランジスタの集積化に限界が生ずる。
本発明が解決しようとする課題は、メモリトランジスタがディスターブを受けにくく、メモリトランジスタの高集積化を可能とする不揮発性半導体メモリデバイスの電荷注入方法と、そのために適した構造の不揮発性半導体メモリデバイスとを提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る不揮発性半導体メモリデバイスの電荷注入方法は、メモリセルアレイ内でソースとドレインの一方が第１ビット線により電気的に共通接続され、ソースとドレインの他方が第２ビット線により電気的に共通接続されている複数Ｎ個のメモリトランジスタからなるトランジスタ群から一のメモリトランジスタを選択し、選択されたメモリトランジスタのゲート絶縁膜中の離散化された電荷蓄積手段に電荷を注入して当該トランジスタのデータ記憶状態を変化させる不揮発性半導体メモリデバイスの電荷注入方法であって、前記選択されたメモリトランジスタに電荷注入を行う場合、当該選択されたメモリトランジスタに電気的に接続されている前記第１ビット線と前記第２ビット線の一方の電圧を他方の電圧より高くし、前記選択されたメモリトランジスタに電荷注入を行わない場合は前記第１ビット線と前記第２ビット線とを同電位にする第１ステップと、前記選択されたメモリトランジスタに電荷注入を行う場合と行わない場合のうち少なくとも電荷注入を行う場合に、当該選択されたメモリトランジスタのゲートが接続されている選択ワード線に、電荷注入のためのゲート電圧を印加する第２ステップとを有し、前記第１および第２ステップを所定の順で実行することを、前記トランジスタ群内で選択するメモリトランジスタを変更しながらＮ回実行する際に、前記トランジスタ群内の略半数（Ｎ／２またはＮ／２に最も近い整数）のメモリトランジスタに電荷注入を行うときは、前記第１ステップにおいて前記第１ビット線の電圧を前記第２ビット線の電圧より高くし、残りの略半数のメモリトランジスタに電荷注入を行うときは、前記第１ステップにおいて前記第１ビット線の電圧を前記第２ビット線の電圧より低くする。
【００１９】
上記方法によれば、Ｎ個のメモリトランジスタからなるトランジスタ群に電荷注入を行う、あるいは、行わないという動作（第１および第２ステップ動作）をＮ回繰り返す際に、その電荷注入が電荷蓄積手段分布において、たとえばＮチャネル型の場合、より高い電圧が印加されるビット線側の局部に対して行われる。そして、略半数のメモリトランジスタに電荷注入を行うときは、第１ステップにおいて第１ビット線の電圧を第２ビット線の電圧より高くし、残りの略半数のメモリトランジスタに電荷注入を行うときは、第１ステップにおいて第１ビット線の電圧を第２ビット線の電圧より低くする。
したがって、第１ビット線の電圧を第２ビット線の電圧より高くて行う略半数のメモリトランジスタに対する動作時には、残りの略半数のメモリトランジスタに対する、蓄積電荷を引き抜くような向きの電圧ストレスが緩和される。同様に、第２ビット線の電圧を第１ビット線の電圧より高くて行う残りの略半数のメモリトランジスタに対する動作時には、他の略半数のメモリトランジスタに対する、蓄積電荷を引き抜くような向きの電圧ストレスが緩和される。
したがって、各メモリトランジスタがディスターブを受ける回数は略半数に低減される。
【００２０】
本発明に係る不揮発性半導体メモリデバイスは、メモリセルアレイを備え、前記メモリセルアレイの各セル内のメモリトランジスタが、半導体基板のチャネル形成領域と、ゲート電極と、当該ゲート電極と前記チャネル形成領域との間に形成され、離散化された電荷蓄積手段を含むゲート絶縁膜と、前記チャネル形成領域の両側の前記半導体基板に形成され、前記メモリセルアレイ内で一方向に配列されている複数Ｎ個のメモリトランジスタからなるトランジスタ群内でそれぞれ独立に電気的に接続されている２つのソース・ドレイン領域と、前記チャネル形成領域の一部の領域であり、当該領域以外のチャネル形成領域における半導体の不純物濃度よりも高い不純物濃度を有する高濃度チャネル領域とを有し、前記高濃度チャネル領域は、前記トランジスタ群内において略半数（Ｎ／２またはＮ／２に最も近い整数）のメモリトランジスタでは、前記２つのソース・ドレイン領域の一方に接して形成され、残りの略半数のメモリトランジスタでは、前記２つのソース・ドレイン領域の他方に接して形成されている。
【００２１】
高濃度チャネル領域が存在すると、チャネル内の横方向電界の集中性が高まり、その付近での高エネルギー電荷の発生確率が高まる。そのため、本不揮発性半導体メモリデバイスは、上述した略半数と残りの略半数で２つのソース・ドレイン領域間に印加する電圧の向きを逆にする電荷注入方法の適用に適した構造となっている。
【発明の効果】
【００２２】
本発明の不揮発性半導体メモリデバイスの電荷注入方法によれば、当該不揮発性半導体メモリデバイス内のメモリトランジスタに対してディスターブを緩和できる。このため本発明の不揮発性半導体メモリデバイスは、列方向に配置されたメモリトランジスタの数を多くして集積度を高くしても誤読み出しの発生を防止できる。また、その結果、すなわち本電荷注入方法の適用によって、メモリトランジスタの高集積化が可能である。
本発明によれば、上記電荷注入方法に適した構造の不揮発性半導体メモリデバイスを提供できる。また、本デバイスは、その構造上、電荷注入効率を高くできるので、微細化（高集積化）および低電圧化しても正しい動作が可能である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を、図面を参照して説明する。
【００２４】
本発明は電荷蓄積手段が離散化されている不揮発性半導体メモリデバイスに広く適用できる。このようなデバイスとしては、そのメモリトランジスタがＭＯＮＯＳ型、ＭＮＯＳ型のほかに、たとえば導電性微粒子を絶縁内に離散的に、すなわち互いに絶縁された状態で含む、いわゆるナノ結晶型がある。このように電荷蓄積手段は離散化されていればよく、その材料や形状、形成方法に限定はない。
また本発明は、チャネル導電型に関しＰ型、Ｎ型の双方に適用できる。
さらにセルアレイ構成も、トランジスタの列（column）ごとにビット線が対で設けられ、各ビット線が電気的に独立であれば、本発明が広く適用できる。このようなセルアレイ構成として、代表的なものでは、いわゆるソース線とビット線が分離されているＮＯＲ型、いわゆるＡＮＤ型がある。ここでＡＮＤ型とは、たとえば、ソース線とビット線のそれぞれが下層の不純物拡散層等と上層の配線層とで階層化され、両者の接続と非接続が選択トランジスタを介して任意に制御可能なアレイ構成をいう。本発明は、上記ＮＯＲ型、ＡＮＤ型のどちらにも適用できる。なお、詳細は後述するが、本発明では２つのソース・ドレイン領域においてソースとドレインの役割がトランジスタ列内で同じではないので、ソース領域、ドレイン領域という名称を用いないで、どちらもソース・ドレイン領域と称する。また、ソース線、ビット線という名称を用いないで、第１ビット線、第２ビット線という名称を用いる。
【００２５】
また、当該不揮発性メモリの分野において一般によく知られていることであるが、データの書き込みと消去は、チャネルの導電型、注入する電荷の種類（電子か正孔か）、メモリセルアレイ構成に応じて定義が異なる。また、書き込み時の注入電荷は、電子でも正孔のどちらでもよい。
電子注入を書き込みと定義した場合、電子を引き抜く動作、あるいは、逆極性の正孔を注入して、蓄積されている電子の電荷量を打ち消す動作が消去動作である。逆に、正孔注入を書き込みと定義した場合、正孔を引き抜く動作、あるいは、逆極性の電子を注入して、蓄積されている正孔の電荷量を打ち消す動作が消去動作である。
また、“１”データ書き込みと“０”データ書き込みで定義する場合もある。この場合、初期状態が“１”と“０”のどちらの状態であるかによって、書き込み状態と消去状態の実質的な定義が決まる。
【００２６】
書き込み単位は、ワード線単位、さらに細かい単位、たとえば１ワードに対応する８ビット単位で行う場合がある。また、消去単位も、メモリセルアレイを一括して消去する場合、ブロック単位で消去する場合、ワード線単位やワード単位等の任意の単位で行う場合がある。
さらに、メモリトランジスタの閾値電圧が相対的に低い状態を消去状態として、所定のメモリトランジスタのみ閾値電圧を上げる方法と、逆に、閾値電圧が相対的に高い状態を消去状態として、所定のメモリトランジスタのみ閾値電圧を下げる方法がある。
【００２７】
本発明の電荷注入方法は、２つのソース・ドレイン領域がおのおの電気的に独立したビット線によって接続されているトランジスタ群（たとえば、カラム方向に並ぶＮ個のトランジスタ）に着目したものである。したがって、セルアレイの他の構成、すなわちビット線が階層化され、選択トランジスタを有するか等は問わない。また、書き込みや消去の単位、初期状態（消去状態）を閾値電圧がより高い状態にするか低い状態にするかは任意である。
以下、Ｎチャネル型ＭＯＮＯＳトランジスタからなるＮＯＲ型セルアレイを有し、電子注入を書き込みとする不揮発性メモリデバイスを例として、本発明の実施形態を説明する。なお、Ｐチャネル型の場合、不純物領域の導電型、電圧の極性を適宜逆にすることで、下記説明が類推適用できる。
【００２８】
図１は、本発明の実施の形態にかかる不揮発性半導体メモリデバイス１の回路図である。また図２は、メモリトランジスタの断面図である。
図１に示す不揮発性半導体メモリデバイス１は、行列状に配置されたメモリトランジスタＭ１１〜Ｍ４４を有している。
このメモリトランジスタ配列の行(row)数と列(column)数は任意である。図１では、簡略化のため４行×４列のメモリトランジスタＭ１１〜Ｍ４４を示している。
以下、メモリトランジスタＭ１１〜Ｍ４４を共通符号２で指示する。
【００２９】
行列を構成するメモリトランジスタ２のアレイにおいて、行方向に配置されたメモリトランジスタ２を単位としてゲートを行ごとに共通して接続するワード線ＷＬｉ（ｉ＝１，２，３，４）を有する。また、列方向に配置されているメモリトランジスタ２の列ごとに、各メモリトランジスタの２つのソース・ドレイン領域の一方を共通接続する第１ビット線ＢＬｊ（ｊ＝１,３,５,７）と、他方を共通接続する第２ビット線ＢＬｋ（ｋ＝２,４,６,８）とからなるビット線対を有する。そして、ワード線ＷＬｉにロウ制御回路３が接続され、ビット線対（第１ビット線ＢＬｊ、第２ビット線ＢＬｋ）にカラム制御回路４が接続されている。
【００３０】
図１に示す不揮発性半導体メモリデバイス１の不揮発性を実現するためのＭＯＮＯＳ型のメモリトランジスタは、電荷蓄積手段（電荷トラップ）を含む積層絶縁膜としてゲート絶縁膜（例えばＯＮＯ（Oxide-Nitride-Oxide）膜）を有する。ゲート絶縁膜中の窒化膜のバルク内および窒化膜と酸化膜との界面に形成されている電荷トラップに電荷を注入し、蓄積することによって情報が記憶可能である。
【００３１】
具体的には、図２に示すように、メモリトランジスタ２は、チャネルが形成されるチャネル形成領域８と、２つのソース・ドレイン領域、すなわち第１ソース・ドレイン領域６および第２ソース・ドレイン領域７とを有する。これらの領域は半導体基板５内の不純物領域であり、当該Ｎチャネル型メモリトランジスタ２では、Ｐ型のチャネル形成領域８を挟むようにしてＮ型の第１ソース・ドレイン領域６および第２ソース・ドレイン領域７が形成されている。第１ソース・ドレイン領域６と第２ソース・ドレイン領域７は、チャネルの導電型（Ｐ型かＮ型か）と、電圧の印加の向きに応じてソースとなるかドレインとなるかが決まる。
なお、本発明で“半導体基板”というとき、シリコンその他の半導体ウェハから切り出された狭義の半導体基板のほかに、半導体基板内のウェル等のチャネルが形成される不純物領域、半導体その他の材料の基板表面に絶縁層を介して形成されている、いわゆるＳＯＩ層を含む。
【００３２】
チャネル形成領域８のうち、第２ソース・ドレイン領域７に接する領域の半導体の不純物濃度は、その領域以外のチャネル形成領域における半導体の不純物濃度よりも高くなっている。
この領域は、高濃度チャネル領域１０と称される。高濃度チャネル領域１０は、隣接したチャネル形成領域８部分でチャネル方向の電界の集中性を高める役割がある。
本図におけるメモリトランジスタ２では、高濃度チャネル領域１０は、第２ソース・ドレイン領域７に接する領域に形成されている。ただし、後述するように、第１ソース・ドレイン領域６に接する領域に形成されているメモリトランジスタもある。
【００３３】
チャネル形成領域８上には、積層絶縁膜９が形成され、積層絶縁膜９上にゲート電極Ｇが形成されている。ゲート絶縁膜９は、３層の絶縁膜、すなわちシリコン酸化膜９ａ、シリコン窒化膜９ｂ、シリコン酸化膜９ｃを有し、このためゲート絶縁膜９はＯＮＯ構造となっている。
なお、シリコン酸化膜９ａを、シリコン酸化膜とシリコン酸化窒化(silicon oxynitride)膜との積層膜としてもよく、また、シリコン窒化膜９ｂをシリコン酸化窒化膜あるいは金属酸化膜としてもよい。
ゲート絶縁膜９とゲート電極Ｇの側面には、たとえば酸化シリコン系の絶縁膜からなるサイドウォール絶縁層１１が形成されている。
【００３４】
なお、第１および第２ソース・ドレイン領域６,７を、高濃度の不純物領域から低濃度の不純物領域がチャネル中央に向けて伸びたエクステンション構造としてもよい。その場合、高濃度チャネル領域１０は、低濃度のエクステンション部とチャネル形成領域８との間に形成される。
ゲート電極Ｇからワード線ＷＬｉを形成してもよいし、ゲート電極Ｇを上層の導電層（ワード線ＷＬｉ）に接続させた構成でもよい。ゲート電極Ｇを比較的長く配置する場合等にあっては、ゲート電極Ｇをポリシリコンと高融点金属シリサイドとの２層とする等の方法によって低抵抗化することが望ましい。
また、図２では図示を省略しているが、第１および第２ソース・ドレイン領域６,７の各々がコンタクトを介して配線層からなる第１ビット線ＢＬｊ,第２ビット線ＢＬｋに電気的に接続されている。
【００３５】
本実施形態では、メモリセルアレイ全体、とくにカラム方向に並ぶＮ個のトランジスタ群内で、高濃度チャネル領域１０が第１ソース・ドレイン領域６側に配置されているメモリトランジスタの数と、高濃度チャネル領域１０が第２ソース・ドレイン領域７側に配置されているメモリトランジスタの数をほぼ等しくしている。その理由は、どのメモリトランジスタにおいても、ディスターブを受ける回数を均一化するためである。
なお、この数の制約がある以外、具体的な配置は任意である。
【００３６】
以下、上記構成を前提として、図２に示す１つのメモリトランジスタに対するデータの書き込み（電子注入）、消去、読み出しの各動作について説明する。そして、つぎに、具体的な２つのアレイ構成におけるビット線電圧印加と、ゲート線電圧印加のシーケンスを説明する。
【００３７】
＜書き込み動作＞
図１のロウ制御回路３およびカラム制御回路４が、入力されるアドレス信号をデコードし、その結果、図２のメモリトランジスタ２を書き込み対象として選択する。
そしてカラム制御回路４が、高濃度チャネル領域１０が形成されていない第１ソース・ドレイン領域６（第１ビット線ＢＬｊ）を相対的に低い電圧、たとえば接地電圧０[Ｖ]に保持し、高濃度チャネル領域１０が形成されている第２ソース・ドレイン領域７（第２ビット線ＢＬｋ）に相対的に高い電圧、たとえば３〜５[Ｖ]を印加する（本発明の第１ステップ）。このとき半導体基板５はフローティングでもよいが、たとえば０[Ｖ]等の所定の電位で固定することが望ましい。
また、図１のロウ制御回路３から、ゲート電極Ｇ（ワード線ＷＬｉ）に所定の正電圧、たとえば３〜５[Ｖ]が供給される（本発明の第２ステップ）。
これらの電圧印加の手順は任意であるが、いわゆる不純物拡散層を含むビット線側の負荷が、ワード線の負荷より大きい場合、ビット線の電位安定に時間がかかるため、先にビット線電圧を設定し、その後、ワード線電圧を印加することが望ましい。
【００３８】
上記電圧印加の条件下、Ｐ型のチャネル形成領域８の表面部にＮ型の反転層チャネルが形成され、当該チャネルに第１ソース・ドレイン領域６から電子が供給される。供給された電子はチャネル内の横方向電界によってドレイン（第２ソース・ドレイン領域７）に向かって加速しながら走行する。そして、高濃度チャネル領域１０付近の空乏層内の電界集中領域でさらに急激に加速され、一部が高エネルギー電荷（ホットエレクトロン）となる。そのため一部のホットエレクトロンは、シリコン酸化膜９ａのエネルギー障壁を越えて積層絶縁膜９内に注入される。そして主に、シリコン窒化膜９ｂのバルク内、シリコン窒化膜９ｂとシリコン酸化膜９ｃの境界付近の電荷トラップに捕獲され、保持される。これにより積層絶縁膜９内に電子が格納されるが、その電子格納領域(electron-stored region)は、ホットエレクトロンの発生領域に対応して、積層絶縁膜９のドレイン寄りの局部に限定される。この電子注入法を、チャネルホットエレクトロン（ＣＨＥ）注入法という。
積層絶縁膜９内の電荷トラップに注入された電子は、積層絶縁膜９の伝導率が極めて低いため、上記電圧印加を解除した後も、多少熱拡散する程度でほとんど分布が変化しない。このため、電圧印加の解除後も不揮発性のメモリ状態として、たとえば“１”データの記憶状態が保持される。
【００３９】
図２のメモリトランジスタ２に電荷注入を行わないことを“０”データ書き込み、または、消去状態の維持（非書き込み）という。このためには上記書き込み動作時に、ビット線電圧、ワード線電圧の一方または双方を印加しない。図１のロウ制御回路３およびカラム制御回路４は、入力したアドレス信号をデコードした結果、当該メモリトランジスタ２を非選択とすべき場合、そのことに対応して、これらの電圧を印加しないような制御を行う。
ビット線電圧が印加されないと、チャネルを形成する際の横方向電界がかからないので、電子注入は行われない。ワード線電圧が印加されないと、上記横方向電界がかかっても反転層が誘起されないので、同様にチャネルが形成されない。したがって、いずれの場合も電子注入は行われない。
【００４０】
＜消去動作＞
図２において積層絶縁膜９のドレイン（第２ソース・ドレイン領域７）側局部に注入された電子の電荷量を意図的に低減することを消去という。
消去動作は、ドレイン（第２ソース・ドレイン領域７）側、ゲート（ゲート電極Ｇ）側またはチャネル全面から電子をＦＮトンネリングにより引き抜く、あるいは、逆極性の電荷（正孔）を上記局部にドレイン側から注入することによって実行できる。
積層絶縁膜９のうち最上層のシリコン酸化膜９ｃは書き込み等の動作時に正孔がゲート電極Ｇから注入されることを防止する役目があるため、その膜厚を余り薄くできない。このため電子を引く抜く場合は、ドレイン側またはチャネル全面から電子を引く抜くことが、より望ましい。
一方、正孔を上記積層絶縁膜９の局部にドレイン側から注入する消去方法では、バンド間トンネリング(band-to-band tunneling)を利用する。以下、このバンド間トンネリングを利用した消去動作を説明する。
【００４１】
図１のロウ制御回路３およびカラム制御回路４が、入力されるアドレス信号をデコードし、その結果、図２のメモリトランジスタ２を消去対象として選択する。なお、前述したようにメモリセルアレイ内で一括消去する単位は、セルアレイ全体、当該アレイを構成するブロックごと、ワード線ごと、それより細かい単位のいずれでもよい。ここでは、その何れかの消去単位に図２のメモリトランジスタ２が含まれているとする。
消去時の電圧設定では、ゲート電極Ｇを低電圧側、第２ソース・ドレイン領域７を高電圧側として、その電圧差がバンド間トンネリングを発生させるのに十分な所定電圧を印加する。たとえば、ゲート電極Ｇを接地して、第２ソース・ドレイン領域７に正の所定電圧（数[Ｖ]〜十数[Ｖ]）を印加する。あるいは、第２ソース・ドレイン領域７を接地して、ゲート電極Ｇに負の上記所定電圧を印加する。あるいは、絶対値の和が上記所定電圧となる正電圧と負電圧を不図示の電源回路で生成して、正電圧を第２ソース・ドレイン領域７に印加し、負電圧をゲート電極Ｇに印加する。
【００４２】
この電圧条件下、第２ソース・ドレイン領域７の表面部、より詳しくは図２では図示を省略しているゲート電極Ｇと第２ソース・ドレイン領域７のオーバーラップ領域の表面部に電子の蓄積層(accumulation layer)が形成され、そこでのエネルギーバンドの曲がりが急峻となって、価電子帯と導電帯間にバンド間トンネル電流が流れる。このバンド間トンネル電流に起因して電子と正孔対が発生し、そのうち正孔がホットホールとなって、より低い電圧のゲート電極Ｇに引き寄せられ、積層絶縁膜９内のドレイン側局部（電子の記憶領域付近）に注入される。これにより、格納電子(stored electron)による電荷量が十分低減し、データが消去される。
【００４３】
＜読み出し動作＞
図２に示すメモリトランジスタ２からデータを読み出す動作は、いわゆるリバースリード法またはフォワードリード法によって行う。
リバースリード法では電荷注入時のソースとドレイン間の電圧の向きと逆向きに第１および第２ソース・ドレイン領域６,７に対しドレイン電圧を印加し、ゲート電極Ｇに正電圧を印加する。一方、フォワードリード法では電荷注入時のソースとドレイン間の電圧の向きと同じ向きに第１および第２ソース・ドレイン領域６,７に対しドレイン電圧を印加し、ゲート電極Ｇに正電圧を印加する。
【００４４】
ここでは一例として、リバースリード法による読み出し動作を説明する。
読み出し動作は、たとえばワード線単位、あるいは、当該ワード線に接続され所定ビット（８ビット等）を記憶しているメモリトランジスタ群の単位で行われる。ここでは、図１のロウ制御回路３およびカラム制御回路４が、入力されるアドレス信号をデコードし、その結果、図２のメモリトランジスタ２を読み出し対象として選択する。
リバースリード法による読み出し時の電圧設定では、“１”または“０”のビット情報が書き込まれたメモリトランジスタ２に対し、その第１ソース・ドレイン領域６側をドレイン、第２ソース・ドレイン領域７側をソースとする。すなわち、第２ソース・ドレイン領域７をたとえば接地した状態で、第１ソース・ドレイン領域６に正電圧、たとえば３〜５[Ｖ]程度のドレイン電圧を印加する。また、ゲート電極Ｇに、“１”データの閾値電圧分布と、“０”データの閾値電圧分布との間に位置し、かつ、両分布から読み出しマージンが十分な電圧値を有するゲート電圧を印加する。このゲート電圧は図１のロウ制御回路３から供給され、上記ドレイン電圧はカラム制御回路４から供給される。
この電圧設定によって、メモリトランジスタ２が“１”データ書き込みの場合は、メモリトランジスタ２がオンしないか、十分な電流がチャネルに流れない。一方、メモリトランジスタ２が“０”データ書き込みの場合は、メモリトランジスタ２がオンし、十分なチャネル電流が流れる。
このチャネル電流が十分に流れるか流れないに対応した情報を、不図示のセンスアンプ等で検出することによって記憶データの読み出しが可能である。具体的には、第１ソース・ドレイン領域６に接続されている第１ビット線ＢＬｊ、第２ソース・ドレイン領域７に接続されている第２ビット線ＢＬｋの一方を電圧設定後にフローティング状態にしてその電位変動を検出する。検出方法としては、両ビット線間の電位差をセンスアンプにより検出し増幅する方法と、当該フローティングにしたビット線電位変化を、センスアンプが所定の基準電圧と比較し、比較結果を増幅する方法とがある。
いずれにしても、センスアンプ出力が“Ｈ”レベルであるか“Ｌ”レベルであるかに応じて、メモリトランジスタ２内の記憶データの論理“１”または“０”を判別できる。
【００４５】
以上、単一のメモリトランジスタ２に着目して基本動作を説明した。
ただし、図１に示すようにメモリトランジスタＭ１１〜Ｍ４４はワード線やビット線によって互いに接続されていることから、とくに書き込み時に、書き込み対象でない他のメモリトランジスタに誤読み出しの原因となる影響（ディスターブ）を与えることがある。
以下、この書き込み時のディスターブについて説明した後、その緩和のための構成および電圧印加シーケンスを説明する。
【００４６】
＜書き込み時のディスターブ＞
選択されたメモリトランジスタへの書き込み動作時に、他の非選択のメモリトランジスタに対しては、ビット線電圧、ワード線電圧の一方または双方を印加しないことは既に説明した。
しかし、ビット線やワード線は図１のように共通接続されている。このことが原因で、ワード線電圧のみ印加されている場合はゲート電極Ｇ側に、ビット線電圧のみ印加されている場合はドレイン（本例では、第２ソース・ドレイン領域７）側に、積層絶縁膜９内の格納電子が引き抜かれる電圧ストレスが印加される。一般に、この電圧ストレスによってゲート電極Ｇ側に格納電子が引き抜かれるような電圧ストレスの印加、および、それに起因した記憶妨害を「ゲートディスターブ」、ドレイン側に格納電子が引き抜かれるような電圧ストレス印加、および、それに起因した記憶妨害を「ドレインディスターブ」と称する。
１回の電圧ストレス印加時間は短いので実際に電子の誤った引き抜きにまで至らない場合でも、電圧ストレス印加が繰り返され、その累積時間が長くなると電子が徐々に多く引き抜かれやすくなる。そのため、電圧ストレス印加の回数、または、その電圧印加の累積時間を低減することがディスターブ緩和に重要である。
【００４７】
そこで本実施形態は、列方向に並ぶＮ個のメモリトランジスタからなるトランジスタ群において、その略半数（Ｎ／２またはＮ／２に最も近い整数）のメモリトランジスタに電荷注入を行う場合と、残りの略半数のメモリトランジスタに電荷注入を行う場合とで、ビット線対（第１および第２ビット線）における電圧の大小関係あるいは電圧印加の向きを入れ替える制御を行う。これによって本実施形態では、ドレインディスターブの緩和を図ることを目的とする。
【００４８】
つぎに、この目的を達成するための、より具体的な電圧印加シーケンス（電荷注入方法）について説明する。
本発明の電荷注入方法において、基本的に、列方向に並ぶＮ個のメモリトランジスタに対し、ビット線対が独立に電圧印加可能に接続されていればよい。したがって、図２の断面図において高濃度チャネル領域１０を省略することも可能であり、その場合は、デバイス構造によってビット線電圧印加の向きが制限されることはない。
しかし高濃度チャネル領域１０が形成されている場合、高濃度チャネル領域１０が形成されている側をドレインとしなければ、高濃度チャネル領域１０を設けた効果が得られない。したがって、ビット線圧印加のシーケンスは、高濃度チャネル領域１０が第１および第２ソース・ドレイン領域６,７のどちら側に形成されているかと、そのセルアレイ内配置とによって異なってくる。
【００４９】
そこで本実施形態では、高濃度チャネル領域１０を第１ソース・ドレイン領域６側と、第２ソース・ドレイン領域７側とで交互に設ける例（第１実施例）と、高濃度チャネル領域１０を第１ソース・ドレイン領域６側に配置したメモリトランジスタを連続配置させ、高濃度チャネル領域１０を第２ソース・ドレイン領域７側に形成したメモリトランジスタを連続配置させる例（第２実施例）とにおいて、それぞれに適した電圧印加シーケンスを説明する。
【００５０】
＜第１実施例＞
図３は、Ｎ（＝４）個のメモリトランジスタを含むトランジスタ群（セルアレイのカラム）を図１から抽出して示す回路図である。
図３に示す４つのメモリトランジスタＭ１〜Ｍ４において、図２の高濃度チャネル領域１０が形成されている側を点“Ｈ”で示している。これらの４つのメモリトランジスタＭ１〜Ｍ４は、その第１ソース・ドレイン領域６（図２）が第１ビット線ＢＬｊ（ｊ＝１,３,５,７）に接続され、その第２ソース・ドレイン領域７（図２）が第２ビット線ＢＬｋ（ｋ＝２,４,６,８）に接続されている。そして、奇数行目のメモリトランジスタＭ１,Ｍ３では高濃度チャネル領域１０が第２ビット線ＢＬｋ側に形成されており、偶数行目のメモリトランジスタＭ２,Ｍ４では、高濃度チャネル領域１０が第１ビット線ＢＬｊ側に形成されている。
【００５１】
図４は、第１実施例において、全てのメモリトランジスタに電子注入を行う書き込み時のビット線電圧印加シーケンスを示すタイミングチャートである。図４の横軸は時間、縦軸は第１ビット線ＢＬｊおよび第２ビット線ＢＬｋに供給されるビット線電圧の電圧値ＶBL[Ｖ]を示す。
横軸の時間ｔ１で動作が開始され、時間ｔ１〜ｔ２がメモリトランジスタＭ１の書き込み期間、時間ｔ２〜ｔ３がメモリトランジスタＭ２の書き込み期間、時間ｔ３〜ｔ４がメモリトランジスタＭ３の書き込み期間、そして、時間ｔ４〜ｔ５がメモリトランジスタＭ４の書き込み期間を表す。
【００５２】
個々の書き込み期間における電圧設定については、前述した図２のメモリトランジスタ２に対する＜書き込み動作＞の項で説明した通りである。
【００５３】
すなわち、図１のカラム制御回路４が、第１ビット線ＢＬｊと第２ビット線ＢＬｋを含む列(column)を選択する。より詳細に、図１のメモリトランジスタＭ１１に書き込む場合はビット線ＢＬ１（ｊ＝１）とビット線ＢＬ２（ｋ＝２）を選択し、メモリトランジスタＭ１２に書き込む場合はビット線ＢＬ３（ｊ＝３）とビット線ＢＬ４（ｋ＝４）を選択し、メモリトランジスタＭ１３に書き込む場合はビット線ＢＬ５（ｊ＝５）とビット線ＢＬ６（ｋ＝６）を選択し、メモリトランジスタＭ１４に書き込む場合はビット線ＢＬ７（ｊ＝７）とビット線ＢＬ８（ｋ＝８）を選択する。そして、カラム制御回路４が、選択したビット線対ＢＬｊ,ＢＬｋにビット線電圧を印加する。この奇数行における最初のメモリトランジスタＭ１（Ｍ１１,Ｍ１２,Ｍ１３またはＭ１４）に対する書込みでは、図４の時間ｔ１〜ｔ２に示すように、第１ビット線ＢＬｊをハイレベル電圧ＶＨ（たとえば３〜５[Ｖ]）に設定し、第２ビット線ＢＬｋをローレベル電圧（たとえば接地電圧ＧＮＤ）に設定する（本発明の第１ステップ）。
また、図１のロウ制御回路３が奇数行の最初に書き込むべきメモリトランジスタＭ１を含む行(row)を選択し、選択した行のワード線ＷＬ１（ｉ＝１）に、所定のゲート電圧（たとえば３〜５[Ｖ]）を印加する（本発明の第２ステップ）。
これによって、前記＜書き込み動作＞の項で説明したチャネルホットエレクトロン（ＣＨＥ）注入法によって、高濃度チャネル領域１０が形成されている積層絶縁膜９のドレイン側局部に電子が注入され格納される。
【００５４】
図４の時間ｔ２に達すると、図１のカラム制御回路４が、つぎの偶数行における最初のメモリトランジスタＭ２（図１のＭ２１,Ｍ２２,Ｍ２３またはＭ２４）を書き込むために、ビット線電圧の印加の向きを切り替える。具体的には、ハイレベル電圧ＶＨとローレベル電圧（接地電圧ＧＮＤ）とをビット線対ＢＬｊ,ＢＬｋ内で反転させる（時間ｔ２〜ｔ３）。
また、図４の時間ｔ２において、図１のロウ制御回路３が、２番目の行（具体的にはＷＬ２（ｉ＝２））を選択し、この選択されたワード線ＷＬ２に、上記ゲート電圧を印加する。これによって、偶数行の最初のメモリトランジスタＭ２にＣＨＥ注入法によって電子が注入され格納される。このとき、図３の点“Ｈ”に示すように、高濃度チャネル領域１０がドレインとして機能する第１ビット線ＢＬｊ側に形成されているため、高濃度チャネル領域１０が、その役目を果たし、注入効率が高くなる。
【００５５】
以上の時間ｔ１〜ｔ３までの動作を１サイクルとして、次の奇数行の２番目（全体では３番目）のメモリトランジスタＭ３と、偶数行の２番目（全体では４番目）のメモリトランジスタＭ４に対しても、同様に書き込みが実行される。図３に示すように、点“Ｈ”により示す高濃度チャネル領域１０は、ビット線対ＢＬｊ,ＢＬｋに対して交互に形成されているため、この２サイクル目の書き込み動作でも、高濃度チャネル領域１０が役割を果たして、注入効率が向上する。
【００５６】
なお、さらに行数が多い場合は、上記したサイクル動作を、必要数繰り返す。
【００５７】
図４では説明の便宜上、すべてのメモリトランジスタＭ１〜Ｍ４に電子注入を行う場合を示すが、“０”データ書き込みを行う（消去状態を維持する）場合は、ハイレベル電圧ＶＨを印加しないで、ビット線対ＢＬｊ,ＢＬｋの双方をローレベル電圧、すなわち接地電圧ＧＮＤで保持する。これによって、任意に“１”と“０”のビットデータの書き込みが実行できる。
このビット情報は、書き込みデータとして外部から入力され、図１では図示していない書き込み回路からビット線対ＢＬｊ,ＢＬｋに設定される。この場合、カラム制御回路４は単に、選択列のビット線対ＢＬｊ,ＢＬｋを書き込みデータに応じた電圧が設定可能にして、電圧設定後はフローティングにする制御を行い、非選択列のビット線対ＢＬｊ,ＢＬｋが存在する場合（たとえば８ビット単位の書き込み時）は、たとえば接地電圧ＧＮＤで非選択のビット線対を電位的に固定する制御を行う。なお、図１のカラム制御回路４に書き込み回路を含ませてもよい。
【００５８】
＜第２実施例＞
図５は、第２実施例の着目するトランジスタ群の回路図である。この回路図は第１実施例の図３に対応する。
第２実施例では、点“Ｈ”により示す高濃度チャネル領域１０（図２）の形成位置が、当該トランジスタ群において、メモリトランジスタの配列方向（カラム方向）に連続配置されている略半数のメモリトランジスタと、残りの略半数の連続配置されているメモリトランジスタとで異なっている。すなわち、図５では、メモリトランジスタＭ１とＭ２において、点“Ｈ”により示す高濃度チャネル領域１０が第２ビット線ＢＬｋ側に形成され、メモリトランジスタＭ３とＭ４において、高濃度チャネル領域１０が第１ビット線ＢＬｊ側に形成されている。
第２実施例のデバイス構造は、高濃度チャネル領域１０の配置以外は第１実施例と同じである。
【００５９】
図６に、第２実施例の書き込み動作のタイミングチャートを示す。
このタイミングチャートが、第１実施例のタイミングチャート（図４）異なる点は、期間ｔ２〜ｔ３と、期間ｔ３〜ｔ４の各々において、図４の場合から、ビット線対ＢＬｊ,ＢＬｋにおいてハイレベル電圧ＶＨとローレベル電圧（接地電圧ＧＮＤ）とを反転させていることである。これは、図５において高濃度チャネル領域１０の形成位置が図３から変更されていることに対応し、高濃度チャネル領域１０が形成されている側をドレインとするためである。したがって、この時間ｔ２〜ｔ４の各々の期間（ｔ２〜ｔ３、ｔ３〜ｔ４）においてビット線対ＢＬｊ,ＢＬｋの電圧を入れ替える点を除くと、基本的なシーケンスそのものは上述した第１実施例と同様である。
【００６０】
また、“０”データ書き込みの場合は、ハイレベル電圧ＶＨを印加しないで、ビット線対ＢＬｊ,ＢＬｋを同じ電圧（接地電圧ＧＮＤ）で保持する点は、第１実施例と同様である。
【００６１】
第１実施例では“０”データ書き込みが続く場合はＢＬｊ,ＢＬｋの電圧を接地電圧ＧＮＤで保持させ続ければよいが、“１”データ書き込みが続く場合は、書き込み対象が変化するごとにビット線対ＢＬｊ,ＢＬｋの電圧を反転させる必要がある。また、“１”データ書き込み後に“０”データ書き込みを行う場合、逆に、“０”データ書き込み後に“１”データ書き込みを行う場合には、ビット線対ＢＬｊ,ＢＬｋの一方をハイレベル電圧ＶＨと接地電圧ＧＮＤとの間で電圧変化させる必要がある。したがって、全体的に見るとビット線の充放電回数が多くなる傾向がある。
【００６２】
第２実施例では、“０”データ書き込みが続く限りビット線対ＢＬｊ,ＢＬｋを接地電圧ＧＮＤで保持し続ける点と、“１”データ書き込み後に“０”データ書き込みを行う場合、逆に、“０”データ書き込み後に“１”データ書き込みを行う場合には、基本的に、ビット線対ＢＬｊ,ＢＬｋの一方をハイレベル電圧ＶＨと接地電圧ＧＮＤとの間で電圧変化させる必要がある点で、第１実施例と共通する。
しかし、第２実施例では、“１”データ書き込みが続く場合でも、高濃度チャネル領域１０が同じ側に形成されている限り、ビット線対ＢＬｊ,ＢＬｋの電圧を反転させる必要はない。この点で、第１実施例と第２実施例は異なる。
したがって、第２実施例の方が、第１実施例よりビット線の充放電回数が減る可能性が確率的に高い。ビット線の充放電回数が減ると、ビット線の電位安定に要する時間を節約できるため書き込み時間の短縮が図れる点で好ましい。
【００６３】
以上、２つの実施例を説明したが、本発明は、この２つの実施例に限定されない。
つまり、２個おき、３個おき、さらに４個以上おきに高濃度チャネル領域１０を同一箇所（ビット線対ＢＬｊ,ＢＬｋの一方側）に形成してもよい。また、同一カラム内に存在するＮ個のメモリトランジスタの略半数で、ビット線対ＢＬｊ,ＢＬｋの一方側に高濃度チャネル領域１０が形成され、残りの略半数で他方側に高濃度チャネル領域１０が形成されているのであれば、他の規則的な配置、さらには規則性がない配置も可能である。
【００６４】
また、消去や読み出しでは、電子格納領域がビット線対ＢＬｊ,ＢＬｋのどちら側であるかに応じて、ビット線対ＢＬｊ,ＢＬｋのどちらに電圧を印加するかが決まる。この点は、既に前述した＜消去動作＞や＜読み出し動作＞の記述から明らかであるので、ここでの説明を省略する。
このときビット線充放電の回数の違いに応じて第１実施例より第２実施例が有利である点は、消去でも読み出しでも同様である。
【００６５】
＜製造方法＞
最後に、本発明の不揮発性半導体メモリに使用されるメモリトランジスタの製造方法について説明する。
図７（Ａ）〜図７（Ｂ）に、当該製造途中のメモリトランジスタ２の断面図を示す。
【００６６】
まず、シリコンからなる半導体基板５を用意し、必要応じて、不図示の素子分離絶縁層の形成、ウェルの形成、閾値電圧調整のイオン注入を行う。そして、図７（Ａ）に示すゲート絶縁膜９となる３層の絶縁膜９ａ，９ｂ，９ｃを半導体基板５上に形成する。最初に、半導体基板５を熱酸化法により酸化して、たとえば２〜５［nm］程度の酸化シリコン膜９ａを形成する。シリコン酸化膜９ａ上にシリコン窒化膜９ｂを、たとえばＬＰ−ＣＶＤ法により５〜１０［nm］堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用いる。そして、シリコン窒化膜９ｂの表面を熱酸化し、たとえば４〜５［nm］のシリコン酸化膜９ｃを形成する。
つぎに、この３層の絶縁膜９ａ，９ｂ，９ｃ上に、たとえばポリシリコンの単層膜、ポリシリコンと金属シリサイドの多層膜からなるゲート導電膜を形成する。その後、当該ゲート導電膜と、その下の３層の絶縁膜９ａ，９ｂ，９ｃを、所定のゲート電極パターンにて連続加工する。これによって、図７（Ａ）に示すように、積層絶縁膜９とゲート電極Ｇの積層体が形成される。
【００６７】
図７（Ｂ）に対応する工程では、形成した積層絶縁膜９とゲート電極Ｇの積層体を自己整合マスクとして、斜めイオン注入により高濃度チャネル領域１０の形成のためにＰ型不純物のイオン注入を行う。
このとき、上記積層体のチャネル方向幅の片側に高濃度チャネル領域１０を形成する必要がある。このため、もう片側はレジスト、その他の材料で、イオン注入されないように、保護層によって覆う必要がある。なぜなら、前述した第１実施例や第２実施例のように、メモリセルアレイ全体で見ると、上記積層体のチャネル方向の一方に高濃度チャネル領域１０が形成されるメモリトランジスタと、他方に高濃度チャネル領域１０が形成されるメモリトランジスタとを混在させるために斜めイオン注入による高濃度チャネル領域１０の形成方法を採用するならば、シリコンウェハを自転、公転またはその両方で回転させて全方位から斜めイオン注入を行う必要があるからである。
言い換えると、メモリセルアレイ全体で上記積層体のチャネル方向の一方にのみ高濃度チャネル領域１０を形成する場合は、ウェハを固定した状態で斜めイオン注入を行う方法が採用でき、その場合、イオン注入阻止のための保護層１２は必ずしも必要でない。しかし、本実施形態のように高濃度チャネル領域１０の形成位置が混在している場合、上記保護層１２の形成は必須である。
【００６８】
つぎに上記保護層１２を除去し、必要ならば、第１および第２ソース・ドレイン領域６,７のエクステンション領域を形成するため、Ｎ型不純物のイオン注入を基板にほぼ垂直か、上記高濃度チャネル領域１０形成時の斜めイオン注入より十分浅い角度の斜めイオン注入で行う。
このエクステンション領域形成時のイオン注入と、上記高濃度チャネル領域１０形成時の斜めイオン注入とは、順序が反対でもよい。
【００６９】
つぎに、たとえば酸化シリコン系の絶縁膜を、上記積層体を完全に覆うように厚く堆積し、この絶縁膜を、異方性エッチングを用いて全面エッチング（エッチバック）する。これにより、図７（Ｃ）に示すように、上記積層体の側面にサイドウォール絶縁層１１が形成される。
続いて、このサイドウォール絶縁層１１およびゲート電極Ｇを自己整合マスクとしてＮ型不純物を比較的高濃度にイオン注入する。
その後、活性化アニールを行うと、第１および第２ソース・ドレイン領域６,７が半導体基板５に図７（Ｃ）のように形成される。
【００７０】
その後は、層間絶縁膜の堆積、コンタクト開孔、ビット線対ＢＬｊ,ＢＬｋの形成を経て、当該メモリトランジスタ２が完成する。
【００７１】
本実施形態の電荷注入方法によれば、メモリセルアレイの一方方向（たとえばカラム方向）に配置されているＮ個のメモリトランジスタにおいて、各々のメモリトランジスタが選択されない非選択時に、ドレインディスターブを受ける回数（または累積時間）がほぼ半減され、当該メモリトランジスタの誤読み出しを有効に防止できる。このことは今後の高集積化にともなって、ビット線対に接続されるメモリトランジスタ数Ｎが増大するほど有効である。
また今後の低電圧化、微細化および高速動作化に伴って、より少ない電荷数で“１”と“０”のデータ記録を行う必要がある。
以上より、本実施形態のディスターブ緩和は、今後、不揮発性メモリデバイスの商品価値および性能の向上に大きく貢献する技術である。
【００７２】
また、本実施形態のデバイス構造は、上記電荷注入方法に適合して、高濃度チャネル領域による注入効率を向上させる利点がある。したがって、この高濃度チャネル領域１０の配置に関するデバイス構造と、上記電荷注入方法の組み合わせは、より一層の高集積化と、低電圧化、微細化および高速動作化とを進める上で大きな解決策を提供する。
【図面の簡単な説明】
【００７３】
【図１】実施形態に関わる不揮発性半導体メモリデバイスの概略的な構成図であるである。
【図２】実施形態のＭＯＮＯＳ型メモリトランジスタの断面図である。
【図３】第１実施例の構造を有するメモリトランジスタからなるセルアレイの一部の等価回路図である。
【図４】第１実施例のビット線電圧印加シーケンスを示すタイミングチャートである。
【図５】第２実施例の構造を有するメモリトランジスタからなるセルアレイの一部の等価回路図である。
【図６】第２実施例のビット線電圧印加シーケンスを示すタイミングチャートである。
【図７】（Ａ）〜（Ｃ）は、実施形態のメモリトランジスタについて、その製造途中の断面図である。
【図８】不揮発性半導体メモリデバイスの概略構成図である。
【図９】ＭＯＮＯＳ型メモリトランジスタの断面図である。
【符号の説明】
【００７４】
１…不揮発性半導体メモリデバイス、２…メモリトランジスタ３…ロウ制御回路デコーダ、４…カラム制御回路、５…半導体基板、６…第１ソース・ドレイン領域、７…第２ソース・ドレイン領域、８…チャネル形成領域、９…電荷蓄積手段、１０…高濃度チャネル領域、１１…サイドウォール絶縁層、Ｍ１１〜Ｍ４４，Ｍ１〜Ｍ４…メモリトランジスタ、ＢＬｊ…第１ビット線、ＢＬｋ…第２ビット線、ＷＬｉ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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