(57)【要約】【課題】電極間絶縁膜の薄膜化に伴うリーク電流の増加を防止する半導体装置を提供すること。【解決手段】本発明の一形態の半導体装置は、半導体基板（１）と、前記半導体基板上に形成された第一の絶縁層（２）と、前記第一の絶縁層上に形成され浮遊ゲートとなる第一の導電層（３）と、前記第一の導電層上に形成され電極間絶縁膜となる第二の絶縁層であり、シリコンと酸素を主成分とする第１の膜、シリコンと窒素を主成分とする第２の膜、及びシリコンと酸素を主成分とする第３の膜の三層からなり、前記第２の膜は前記シリコンと窒素の組成比が化学量論組成に対してシリコン過剰である第二の絶縁層（８）と、前記第二の絶縁層上に形成され制御ゲートとなる第二の導電層（９）と、から構成されている。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第一の絶縁層と、
前記第一の絶縁層上に形成され浮遊ゲートとなる第一の導電層と、
前記第一の導電層上に形成され電極間絶縁膜となる第二の絶縁層であり、シリコンと酸素を主成分とする第１の膜、シリコンと窒素を主成分とする第２の膜、及びシリコンと酸素を主成分とする第３の膜の三層からなり、前記第２の膜は前記シリコンと窒素の組成比が化学量論組成に対してシリコン過剰である第二の絶縁層と、
前記第二の絶縁層上に形成され制御ゲートとなる第二の導電層と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記第二の絶縁層は、前記第一の導電層との界面及び前記第二の導電層との界面の少なくとも一方にシリコンと窒素を主成分とする膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二の絶縁層中の前記第２の膜は、シリコンに対する窒素の組成比が１．３０よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第二の絶縁層中の前記第２の膜は、シリコンに対する窒素の組成比が１．１０よりも大きいことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第二の絶縁層中の前記第２の膜は、膜厚が１ｎｍ〜８ｎｍであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第二の絶縁層中の前記第２の膜は、塩素を１×１０１９ｃｍ−３以上含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に不揮発性半導体記憶素子に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶素子の微細化に伴い隣接セル間干渉が増大するため、電極間絶縁膜として適用するＯＮＯ膜（酸化膜と窒化膜と酸素膜）の薄膜化が必要になっている。
【０００３】
電極間絶縁膜であるＯＮＯ膜に書き込み／消去のための高電界ストレスを印加すると、ＯＮＯ膜中の窒化膜への電子トラップが起こる。電子トラップによって窒化膜中の自己電界が高くなると、結果としてＯＮＯ膜にかかる電界が緩和されてリーク特性が改善する、という特徴がある。
【０００４】
ＯＮＯ膜の薄膜化は、デバイス信頼性を満足する必要性から酸化層の薄膜化により行うことが困難であり、窒化膜の薄膜化により行う。しかし、窒化膜の薄膜化を行った場合、薄膜化に伴って電子トラップ量が減り、電界緩和の効果が充分でないためにリーク電流が増大するという問題がある。
【０００５】
なお特許文献１には、チャネル形成領域を有する半導体基板と、チャネル形成領域を素子分離するように半導体基板に形成された溝に埋め込まれた素子分離絶縁膜と、チャネル形成領域の上層に形成されたトンネル絶縁膜と、トンネル絶縁膜の上層に形成され、少なくとも対向する２つの端部が、当該端部間よりも高く形成されたフローティングゲートと、フローティングゲートを全面に被覆して形成された中間絶縁膜と、中間絶縁膜の上層に形成されたコントロールゲートと、チャネル形成領域に接続して形成されたソース・ドレイン領域とを有するメモリトランジスタを有する構成が開示されている。
【０００６】
特許文献２には、ＣＶＤＳｉＯ２膜／ポリシリコン膜をパターニングしてフローティングゲート電極用パッド部を形成し、ＨＴＯ膜およびＳｉ３Ｎ４膜が堆積されたフローティングゲート電極用パッドをマスクとして、半導体基板表面部にトレンチを形成し、その後熱酸化により、トレンチ上部における酸化膜と半導体基板との界面位置がフローティングゲート電極用パッド部端部よりチャネル中央部側になるような膜厚の熱酸化膜を形成する方法が開示されている。
【０００７】
特許文献３には、窒化シリコン膜を形成した後、該窒化シリコン膜にシリコンＳｉ、窒素Ｎまたは酸素Ｏを添加する方法が開示されている。
【特許文献１】特開平１１−２６１０３８号公報
【特許文献２】特開平１１−１０３０３３号公報
【特許文献３】特開平９−６４２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電極間絶縁膜の薄膜化に伴うリーク電流の増加を防止する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板上に形成された第一の絶縁層と、前記第一の絶縁層上に形成され浮遊ゲートとなる第一の導電層と、前記第一の導電層上に形成され電極間絶縁膜となる第二の絶縁層であり、シリコンと酸素を主成分とする第１の膜、シリコンと窒素を主成分とする第２の膜、及びシリコンと酸素を主成分とする第３の膜の三層からなり、前記第２の膜は前記シリコンと窒素の組成比が化学量論組成に対してシリコン過剰である第二の絶縁層と、前記第二の絶縁層上に形成され制御ゲートとなる第二の導電層と、から構成されている。
【発明の効果】
【００１０】
本発明によれば、電極間絶縁膜の薄膜化に伴うリーク電流の増加を防止する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照して説明する。本実施の形態では、電気的に消去可能な不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
【００１２】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である（ただし、ビット線は図示していない）。図２は、図１に示した構成の等価回路図である。
【００１３】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線ＢＬ１及びＢＬ２が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではない。
【００１４】
図３〜図６，図８、図９は、本実施の形態に係る半導体装置の製造工程を示す構造断面図である。以下、図３〜図６，図８、図９を基に本実施の形態の半導体装置の製造工程を説明する。本実施の形態による半導体装置は、半導体基板に、浮遊ゲートと制御ゲートが積層構造されたメモリセルが配列して形成され、上述したＮＡＮＤ型フラッシュメモリを構成する。
【００１５】
まず図３に示すように、ｐ型シリコン基板（半導体基板）１（またはｎ型シリコン基板上にｐ型ウェルを形成したもの）上に第一の絶縁膜（第一のゲート絶縁膜）２を１ｎｍから１５ｎｍ程度の膜厚で形成し、第一の絶縁膜２上に化学気相成長法によって電荷蓄積層となる第一の導電層（浮遊ゲート）３を１０ｎｍから２００ｎｍ程度の膜厚で形成する。
【００１６】
次に、第一の導電層３上に化学気相成長法によってシリコン窒化膜４を５０ｎｍから２００ｎｍ程度の膜厚で形成し、シリコン窒化膜４上に化学気相成長法によってシリコン酸化膜５を５０ｎｍから４００ｎｍ程度の膜厚で形成する。次に、シリコン酸化膜５上にフォトレジスト６を塗布し、露光描画によりフォトレジスト６をパターニングする。
【００１７】
次に、図３に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５をエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングし、次に第一の導電層３、第一の絶縁膜２、及びシリコン基板１をエッチングすることにより素子分離のための溝を形成する。エッチング後に、エッチングによって形成された断面のダメージ除去のための高温後酸化工程を行う。
【００１８】
次に図４に示すように、シリコン酸化膜等の埋め込み絶縁膜７を２００ｎｍから１５００ｎｍ形成することによって素子分離溝を埋め込む。埋め込み絶縁膜７は、窒素雰囲気もしくは酸素雰囲気で高温の熱工程を行うことにより高密度化を行う。次に、化学的機械的研磨法（ＣＭＰ）によりシリコン窒化膜４をストッパーにして平坦化を行う。
【００１９】
次に図５に示すように、シリコン窒化膜４と選択比を持ってエッチングすることが可能な方法を用いてシリコン酸化膜７を除去する。本実施の形態では、除去後のシリコン酸化膜７の表面の高さが、第一の導電層３の約半分の膜厚の高さになるまで除去する場合を示している。次に、シリコン窒化膜４をシリコン酸化膜７と選択比のある方法で除去する。
【００２０】
次に図６に示すように、図５のシリコン窒化膜４が除去された構造を持った下地上に、電極間絶縁膜（第二のゲート絶縁膜）８を形成する。電極間絶縁膜８は三層のインターポリ絶縁膜からなる。まず、下地上にＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）８１を０．５ｎｍ〜１０ｎｍ、望ましくは２ｎｍ〜５ｎｍの厚さで形成する。次に、シリコン酸化膜８１上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）８２を０．５ｎｍ〜１５ｎｍ、望ましくは１ｎｍ〜８ｎｍの厚さで形成する。次に、シリコン窒化膜８２上にＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）８３を０．５ｎｍ〜１０ｎｍ、望ましくは２ｎｍ〜５ｎｍの厚さで形成する。
【００２１】
ここで、シリコン窒化膜８２の形成方法について詳細に述べる。シリコン窒化膜８２は、シリコン原料としてヘキサクロロジシラン（ＨＣＤ）、窒素原料としてアンモニア（ＮＨ３）を反応炉に導入して、減圧下で炉内温度３５０℃〜８５０℃、望ましくは４００〜７００℃で形成する。ヘキサクロロジシランとアンモニアの流量比（流量比＝アンモニア流量／ヘキサクロロジシラン流量）は、５〜２０の範囲である。成膜時の炉内圧力は、１０ｍＴｏｒｒから１０Ｔｏｒｒである。
【００２２】
図７は、２ＭＶ／ｃｍの電界あたりのシリコン窒化膜の組成比とリーク電流との関係を示す図である。Ｓｉ−Ｓｉ結合を有するＨＣＤをシリコン原料として用いた場合、形成されるシリコン窒化膜はＳｉリッチ（シリコン過剰）な組成を持った膜になる。図７に示すシリコン窒化膜の組成比とシリコン窒化膜単膜でのリーク電流を測定した結果では、シリコン窒化膜のリーク電流は、組成がＳｉリッチになるほど増大しており、リークのパスとなる電子トラップサイトが増加していることを示唆している。
【００２３】
図６に示すように、電極間絶縁膜８は、書き込み／消去時の電界で第一の導電層３に注入する電子／ホールが制御電極側に抜けないようにするために形成されており、所望のリークスペックを満足しなければならない。電極間絶縁膜８は、シリコン窒化膜８２の上下をシリコン酸化膜８１，８３で挟んだ三層構造からなっている。
【００２４】
書き込み／消去時の高電界印加時には、リーク電流が電極間絶縁膜８を流れるが、一部の電荷はシリコン窒化膜８２中にトラップされ印加方向の電界を弱める。電極間絶縁膜８のリーク電流は、シリコン窒化膜８２中への電荷トラップが増加するとともに減少する。したがって図７から分かるように、電極間絶縁膜８中のシリコン窒化膜８２として、シリコンに対する窒素の組成比が化学量論組成（Ｎ／Ｓｉ＝１．３３）よりも小さい膜、例えば組成比が１．３０よりも小さい膜を形成することが有効となる。
【００２５】
しかしながら、組成比が極端にＳｉリッチになると、デバイス動作時に必要なリーク電流値のスペックを満足することができなくなる。本実施の形態では、Ｎ／Ｓｉ組成比が１．１０よりも大きいシリコン窒化膜であればデバイス動作に問題が無いことを見出している。Ｎ／Ｓｉの組成比が１．１０以下の場合には、トラップの増大によってＳｉＮ膜のリーク電流がさらに増えてしまう。電極間絶縁膜のリーク電流が増えてしまうと、書き込み動作中に浮遊電極に注入した電子が電極間絶縁膜を突き抜けて制御電極側に抜けてしまい、浮遊電極に電子をためることができなくなり、所望の閾値まで書き込めないという問題が生じる。また、電子トラップによる電界降下の効果を充分に得るためには、Ｎ／Ｓｉ組成比を１．３０よりも小さくすることが望ましい。
【００２６】
本実施の形態で述べているＳｉリッチなシリコン窒化膜８２の電子トラップ量は、シリコン窒化膜８２の膜厚に依存する。トラップされた電荷は、電荷保持時に電極側もしくは隣接セル方向にデトラップしてセルの閾値を変動させる可能性がある。このデトラップによる劣化量は、ＳｉＮ膜厚が厚くなるほど、劣化量が大きくなるため、ＳｉＮ膜厚を８ｎｍ以下、好ましくは６ｎｍ以下にすることでデトラップによる特性劣化を抑制することが可能になる。
【００２７】
また、ＳｉＮ膜厚を１ｎｍ以上、好ましくは２．５ｎｍ以上で形成することにより書き込み動作時に破壊の起こらない耐圧を容易に実現することが可能になる。したがって、リーク電流を低減しデトラップによる特性の劣化を抑制するために、Ｎ／Ｓｉ組成比１．１０よりも大きく１．３０よりも小さい範囲で、かつシリコン窒化膜８２を１ｎｍ〜８ｎｍ、さらに望ましくは２．５ｎｍ〜６ｎｍの膜厚の範囲で形成することが有効である。
【００２８】
本実施の形態では、Ｓｉリッチなシリコン窒化膜を形成する方法として、ＨＣＤとアンモニアによる成膜方法を述べたが、他の方法によっても可能である。
【００２９】
例えば、シリコン原料としてジクロロシラン（ＤＣＳ）、窒素原料としてアンモニアを反応炉に導入して、減圧下で炉内温度３５０℃〜８５０℃で形成する。成膜時の炉内圧力は、１０ｍＴｏｒｒから１０Ｔｏｒｒである。この際に、炉に導入するアンモニアとＤＣＳの比をＳｉ３Ｎ４である化学量論組成（Ｎ／Ｓｉ＝１．３３）よりも小さくすることで、形成されるシリコン窒化膜はＳｉリッチな組成を持った膜になる。つまり、アンモニアの流量とＤＣＳの流量との流量比を１．３３よりも小さくすることで、窒素の供給量が少ないために窒化が充分に進まず、Ｓｉリッチな組成比を持ったシリコン窒化膜を形成できる。ジクロロシランとアンモニアの流量比（流量比＝アンモニア流量／ジクロロシラン流量）は、０．１〜１．３３の範囲である。
【００３０】
また、シリコン原料としてシランを用いた場合には、シリコンの反応性が高いためにＳｉリッチなシリコン窒化膜が形成されやすい。アンモニアの流量とシランの流量との流量比が１５以下程度でもＳｉリッチなシリコン窒化膜を形成することが可能である。
【００３１】
本実施の形態では、インターポリ絶縁膜の三層ともＣＶＤ法で形成した例について述べたが、その他の形成方法によるインターポリ絶縁膜でも同様の効果得ることができる。例えば、シリコン酸化膜８１（Ｂｔｍ−ＳｉＯ２膜）は第一の導電層３を酸化することによって形成可能である。また、第一の導電層３上に形成したシリコン窒化膜越しに突き抜け酸化をすることによっても形成可能である。また、第一の導電層３上に形成したシリコン酸化膜８１及びシリコン窒化膜８２（ＯＮ膜）を酸化することによってシリコン酸化膜８３（Ｔｏｐ−ＳｉＯ２膜）を形成することも可能である。いずれの方法によって形成したインターポリ絶縁膜であっても、同様の効果を得ることができる。
【００３２】
本実施の形態では、電極間絶縁膜としてＯＮＯ膜からなる三層構造の適用例に関して述べたが、それのみに限定されるものではない。例えば、三層構造の上下界面（第一の導電層３とシリコン酸化膜８１との界面、及び第二の導電層９とシリコン酸化膜８３との界面）の両方にシリコン窒化膜を形成した電極間絶縁膜、もしくはその一方にシリコン窒化膜を形成した電極間絶縁膜においても本実施の形態の効果を同様に得ることができる。三層構造の上下界面に形成されるシリコン窒化膜は、例えば酸化時のバーズビーク形成を抑制するために形成され、２ｎｍ以下の厚さで形成することができる。また、シリコン窒化膜８２中に塩素を１×１０１９ｃｍ−３以上含むようにしてもよい。ＳｉＮ膜中に塩素を含むことで、ＳｉＮ膜の耐圧および電気的なストレスに対する劣化を抑制することが可能になる。ＳｉＮ膜中には水素が存在しており、ＳｉもしくはＮと結合した形でＳｉＨおよびＮＨとして存在する。ＮＡＮＤでは、書き込み消去を繰り返すことから、電極間絶縁膜にも電気的なストレスがかかり、電極に正のバイアスおよび負のバイアスの両極性で数千回以上の電気的なストレスがかかることになる。このような条件の下では、膜中の水素が結合からはずれて膜外に脱離し、膜中に欠陥を残してリークを増大させるという問題がある。ＳｉＮ膜中に塩素が１×１０１９ｃｍ−３以上で存在すると、前記繰り返しの電気ストレスに対する劣化分を抑制できる。これは、ＳｉＮ膜中に電気陰性度の大きな塩素が存在すると、ＳｉＮ膜中にある水素を安定化させ、電気的なストレスで膜外に脱離する水素量を減少させることができるためであると考えられる。
【００３３】
次に、図８に示すように、電極間絶縁膜８上に第二の導電層（制御ゲート）９を１０ｎｍ〜２００ｎｍの厚さで形成する。第二の導電層９は、ＮＡＮＤ型フラッシュメモリにおける制御電極となる。次に、第二の導電層９上にマスク材１０を形成する。次に、マスク材１０上にフォトレジスト１１を塗布し、露光描画によりフォトレジスト１１をパターニングする。
【００３４】
図９は、図８の紙面に垂直なＡ−Ａ’断面の構造図である。次に図９に示すように、フォトレジスト１１をマスクにして、マスク材１０、第二の導電層９、電極間絶縁層８、第一の導電層３、及び第一の絶縁膜２をエッチングする。エッチング後にフォトレジスト１１を除去する。
【００３５】
本実施の形態によれば、ＮＡＮＤ素子等の不揮発性半導体記憶素子の電極間絶縁膜として適用されるＯＮＯ膜のシリコン窒化膜を従来よりもＳｉリッチに形成することで、シリコン窒化膜が薄膜化されてもシリコン窒化膜中の電子トラップ量を増やすことができ、電子トラップによる電界緩和の効果を充分に得ることができる。
【００３６】
本実施の形態によれば、以下の半導体装置の製造方法を提供できる。
【００３７】
（１）  半導体基板上に第一の絶縁層を形成し、
前記第一の絶縁層上に浮遊ゲートとなる第一の導電層を形成し、
前記第一の導電層上に、シリコンと窒素を主成分とし前記シリコンと窒素の組成比が化学量論組成に対してシリコン過剰である膜を有し、電極間絶縁膜となる第二の絶縁層を形成し、
前記第二の絶縁層上に制御ゲートとなる第二の導電層を形成することを特徴とする半導体装置の製造方法。
【００３８】
（２）前記第二の絶縁層を形成する工程は、
シリコンと酸素を主成分とする第１の膜を形成し
前記第１の膜上に、シリコンと窒素を主成分とし、前記シリコンと窒素の組成比が化学量論組成に対してシリコン過剰である第２の膜を形成し、
前記第２の膜上に、シリコンと酸素を主成分とする第３の膜を形成することを特徴とする上記（１）に記載の半導体装置の製造方法。
【００３９】
（３）  前記第二の絶縁層中のシリコンと窒素を主成分とする膜は、シリコンに対する窒素の組成比が１．３０よりも小さいことを特徴とする上記（１）または（２）に記載の半導体装置の製造方法。
【００４０】
（４）  前記第二の絶縁層中のシリコンと窒素を主成分とする膜は、ヘキサクロロジシランとアンモニアを原料として形成することを特徴とする上記（１）乃至（３）のいずれかに記載の半導体装置の製造方法。
【００４１】
（５）  前記第二の絶縁層中のシリコンと窒素を主成分とする膜は、ジクロロシランとアンモニアを原料として形成することを特徴とする上記（１）乃至（４）のいずれかに記載の半導体装置の製造方法。
【００４２】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４３】
【図１】本実施の形態に係る半導体装置の構成を模式的に示した平面図。
【図２】本実施の形態に係る半導体装置の等価回路を示した図。
【図３】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【図４】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【図５】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【図６】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【図７】本実施の形態に係るシリコン窒化膜の組成比とリーク電流の関係を示す図。
【図８】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【図９】本実施の形態に係る半導体装置の製造工程を示す構造断面図。
【符号の説明】
【００４４】
１…シリコン基板  ２…第一の絶縁膜  ３…第一の導電層  ４…シリコン窒化膜  ５…シリコン酸化膜  ６…フォトレジスト  ７…埋め込み絶縁膜  ８…電極間絶縁膜（第二のゲート絶縁膜）  ８１…シリコン酸化膜  ８２…シリコン窒化膜  ８３…シリコン酸化膜  ９…第二の導電層  １０…マスク材  １１…フォトレジスト  Ｓ１，Ｓ２…選択トランジスタ  Ｍ１〜Ｍ８…メモリセル  ＳＧ１，ＳＧ２…選択ゲート線  ＣＧ１〜ＣＧ８…コントロールゲート線（ワード線）  ＢＬ１，ＢＬ２…ビット線
【図１】
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【図２】
2007311721.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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