(57)【要約】【課題】高耐圧の集積回路において、ＮＰＮトランジスタ型のＥＳＤ保護素子の維持電圧Ｖｈが集積回路の最大動作電圧より低くなると、保護素子自身に電流が過大供給され破壊してしまう。【解決手段】バイポーラトランジスタ型ＥＳＤ保護素子において、Ｐ型基板１上に形成されたコレクタのＮ型エピタキシャル層２と、Ｎ型エピタキシャル層２に形成されたベースの低濃度および高濃度Ｐ型拡散層４，５と、高濃度Ｐ型拡散層５に形成されたエミッタのＮ型拡散層６と、Ｎ型エピタキシャル層２のコレクタコンタクト領域７にＮ型エピタキシャル層２より浅く、かつ低濃度Ｐ型拡散層４より深く形成された高濃度Ｎ型シンク層３と、低濃度Ｐ型拡散層４とコレクタコンタクト領域７の間でＮ型エピタキシャル層２の表面に形成されたフィールド酸化膜８とを備え、高濃度Ｎ型シンク層３はコレクタコンタクト領域７からフィールド酸化膜８下の領域に拡張している。【選択図】図１
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【特許請求の範囲】
【請求項１】
バイポーラトランジスタからなる半導体集積回路の静電気保護素子であって、
第１導電型の半導体基板に形成されたコレクタになる第２導電型で低濃度の第１拡散層と、
前記第１拡散層に形成されたベースになる第１導電型の第２拡散層と、
前記第２拡散層に形成されたエミッタになる第２導電型の第３拡散層と、
前記第１拡散層のコレクタコンタクト領域に前記第１拡散層より浅く、かつ前記第２拡散層より深く形成された第２導電型で高濃度の第４拡散層と、
前記第２拡散層と前記コレクタコンタクト領域の間で前記第１拡散層の表面に形成されたフィールドになる絶縁膜とを備え、
前記第４拡散層は前記コレクタコンタクト領域から前記絶縁膜下の領域に拡張していることを特徴とする半導体集積回路の静電気保護素子。
【請求項２】
前記絶縁膜下の前記第４拡散層の拡張幅は１０μｍ以上である請求項１に記載の半導体集積回路の静電気保護素子。
【請求項３】
さらに、前記絶縁膜下の前記第４拡散層に第１導電型の第５拡散層が形成されている請求項１または請求項２に記載の半導体集積回路の静電気保護素子。
【請求項４】
前記第２拡散層は、前記第１拡散層に形成された低濃度の拡散層と、前記低濃度の拡散層に形成された高濃度の拡散層とからなる請求項１から請求項３までのいずれかに記載の半導体集積回路の静電気保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にバイポーラまたはＢｉ−ＣＭＯＳプロセスの静電気保護素子に関する。
【背景技術】
【０００２】
人体や機械などに帯電する静電気による半導体集積回路の内部回路を破壊から保護するために、一般的に半導体集積回路にはＥＳＤ（Electro Static Discharge）保護回路が構成されている。ＥＳＤ保護回路について図４の例を用いて説明する。
【０００３】
ＥＳＤ保護回路は、半導体集積回路の入出力端子１２に対して、最高電位側ダイオード１５と最低電位側ダイオード１６を接続し、最高電位端子１３と最低電位端子１４との間にはＮＰＮトランジスタ型のＥＳＤ保護素子１８を接続した構成である。最低電位端子１４を接地して入出力端子１２にプラスサージが印加すると、最高電位側ダイオード１５とＮＰＮトランジスタ型のＥＳＤ保護素子１８がブレークダウンし、サージ電流は入出力端子１２→最高電位側ダイオード１５→ＥＳＤ保護素子１８→最低電位端子１４の経路で流れる。ＥＳＤ保護回路の設計時には、内部回路１１より先にＥＳＤ保護回路にサージ電流が流れるようにＥＳＤ保護素子１８の設計を行う必要がある。
【０００４】
ここで、ＥＳＤ保護素子１８のサージ現象下の動作について、一般的に知られるＮＰＮトランジスタのスナップバック特性を図５に示すコレクタのＶＩ特性を用いて説明する。ＮＰＮトランジスタのコレクタにサージが印加されると、トランジスタのオフ耐圧ＢＶcboでブレークダウンし、ブレークダウン電流によりＮＰＮトランジスタの動作が開始する（スナップバック開始電圧：Ｖt1）。ＮＰＮトランジスタが動作すると、コレクタ・エミッタ間で伝導度変調が生じ、コレクタ・エミッタ間の抵抗は低下する。このとき、コレクタ・エミッタ間抵抗とコレクタ電流の積で決まる電圧で、トランジスタのコレクタ・エミッタ間電圧は保持される（維持電圧：Ｖｈ）。トランジスタ動作によって、コレクタ・エミッタ間に電流は流れ続け、コレクタ部の電流と電圧の積で決まるシリコン内部の発熱が１５００℃（シリコンの融点）に達したときに、ＮＰＮトランジスタは破壊する（破壊電流：Ｉt2）。
【０００５】
以上のようなスナップバック動作をするＮＰＮトランジスタでＥＳＤ保護素子を設計する場合、維持電圧Ｖｈは内部回路の最大動作電圧以上を確保する必要がある。これは、維持電圧Ｖｈが内部回路の最大動作電圧以下に低下した場合、内部回路の電源からＮＰＮトランジスタ型のＥＳＤ保護素子へ過剰供給電流が流れ、素子内部の発熱でＮＰＮトランジスタ型のＥＳＤ保護素子は破壊するからである。よって、維持電圧Ｖｈは内部回路の最大動作電圧以上である必要があり、維持電圧Ｖｈを高電圧化する方法が必要となる。
【０００６】
例えば、ＮＰＮトランジスタを利用したＥＳＤ保護素子における維持電圧Ｖｈの高電圧化技術には、図６に示すような特許文献１の構造がある。特許文献１では、コレクタコンタクトＮ++層７の周りをＮ型エピタキシャル層２で囲むことで、高濃度Ｎ型シンク層３とコレクタコンタクトＮ++層７との間のコレクタ領域にＮ型エピタキシャル層２による抵抗が形成されている。トランジスタ動作時の電流は、コレクタ領域へはコレクタコンタクトＮ++層７→Ｎ型エピタキシャル層２→高濃度Ｎ型シンク層３→Ｎ型埋め込み層１０の順で流れ、コレクタからエミッタへ向けて縦方向にＮ型エピタキシャル層２→Ｐ- 層４→Ｎ++層６の順で流れる。そこで、高濃度Ｎ型シンク層３とコレクタコンタクトＮ++層７との間の水平方向の距離Ｘ′を増加することで、Ｎ型エピタキシャル層２による抵抗値を増加し、維持電圧Ｖｈの高電圧化を図っている。
【０００７】
しかしながら、特許文献１の構造の場合はＥＳＤ耐量が低い。これは、コレクタコンタクトＮ++層７とＰ- 層４との間には低濃度のＮ型エピタキシャル層２しかなく、大電流のコレクタ電流が流れたときに、カーク効果（ベースプッシュアウト効果）によってＰ- 層４から延びる空乏層がコレクタコンタクトＮ++層７まで到達しやすい。カーク効果によって空乏層がコレクタコンタクトＮ++層７に達すると、コレクタコンタクトＮ++層７直下の電界が強まり、大電流が流れて破壊に至る。
【０００８】
一方、図７に示す特許文献２に記載のＮＰＮトランジスタの構造は、特許文献１の問題である低ＥＳＤ耐量に対する解決方法である。
【０００９】
図７に示すように、コレクタコンタクト領域７ａにＮ- 層２ａより深い高濃度Ｎ型シンク層３を形成する。高濃度Ｎ型シンク層３を形成することで、コレクタ電流が高電流状態のときカーク効果が生じ、Ｐ+ 層５から延びる空乏層がＰ- 基板１に達して、Ｐ+ 層５とＮ- 層２ａとＰ- 基板１が見かけ上ベース層として振る舞う。そして、高濃度Ｎ型シンク層３をコレクタとし、Ｐ+ 層５とＮ- 層２ａとＰ- 基板１をベース層、Ｎ++層６をエミッタ層としたＮＰＮトランジスタで動作する。このとき、カーク効果によって移動する電界は、高濃度Ｎ型シンク層３とＰ- 基板１との接合端部で集中する。そのため、発熱ポイントはコレクタコンタクト領域７ａから深い箇所となり、ＥＳＤ破壊耐量を向上することができる。
【００１０】
維持電圧Ｖｈに関しては、トランジスタ動作時に流れる電流とコレクタ・エミッタ間抵抗の積で決まるので、Ｎ- 層２ａに抵抗を形成するために、高濃度Ｎ型シンク層３とＰ- 層５との間のセパレーションを増加する。すると、図８に示すようにトランジスタオフ耐圧ＢＶcboと維持電圧Ｖｈは上昇するが、しかし、維持電圧Ｖｈの向上は不充分であり、保護素子は制限された電圧範囲でしか使用できない。さらに、コレクタとベースの接合部での発熱量が高くなり、破壊電流Ｉt2は低下する。なお、図８は、高濃度Ｎ型シンク層３とＰ- 層４との間のセパレーションに対するＢＶcbo、維持電圧Ｖｈ、破壊電流Ｉt2の変化を示している。よって、この方法では特許文献２のメリットが損なわれるため、他の方法で維持電圧Ｖｈを向上する必要がある。
【特許文献１】特表２００２−５４２６２８号公報（第５−８頁、第２−３図）
【特許文献２】特願２００４−３１２５４９号（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献２の高濃度Ｎ型シンク層３はコレクタコンタクト領域７ａに形成するため、高濃度Ｎ型シンク層３によって横方向に形成される抵抗は高濃度Ｎ型シンク層３の拡散による横拡がりによって規定される。そのため、高濃度Ｎ型シンク層３の拡散による横拡がりによって、高濃度Ｎ型シンク層３で得られる抵抗値が充分でない。よって、高耐圧の集積回路において、ある電圧の範囲でＮＰＮトランジスタ型のＥＳＤ保護素子の維持電圧Ｖｈが回路の最大動作電圧より低くなる場合が生じ、保護素子自身が破壊してしまうという問題が生じる。
【００１２】
そこで、本発明は、維持電圧Ｖｈを高電圧化し、内部回路の最大動作電圧の値に依存せず、破壊から回避することが可能なＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による静電気保護素子は、バイポーラトランジスタからなる半導体集積回路の静電気保護素子であって、
第１導電型の半導体基板に形成されたコレクタになる第２導電型で低濃度の第１拡散層と、
前記第１拡散層に形成されたベースになる第１導電型の第２拡散層と、
前記第２拡散層に形成されたエミッタになる第２導電型の第３拡散層と、
前記第１拡散層のコレクタコンタクト領域に前記第１拡散層より浅く、かつ前記第２拡散層より深く形成された第２導電型で高濃度の第４拡散層と、
前記第２拡散層と前記コレクタコンタクト領域の間で前記第１拡散層の表面に形成されたフィールドになる絶縁膜とを備え、
前記第４拡散層は前記コレクタコンタクト領域から前記絶縁膜下の領域に拡張していることを特徴とする。ここで、第１導電型、第２導電型は、半導体のｐ型、ｎ型のいずれか一方を指す。第１導電型がｐ型のとき、第２導電型はｎ型であり、逆に、第１導電型がｎ型のとき、第２導電型はｐ型である。
【００１４】
上記の構成によれば、高濃度の第４拡散層をコレクタコンタクト領域から絶縁膜下の領域まで拡げることで、第４拡散層の内蔵抵抗が形成されて電圧降下が生じるため、絶縁膜下に第４拡散層の領域がない場合に比べて、維持電圧Ｖｈの高電圧化を実現できる。
【００１５】
上記の構成において、前記絶縁膜下の前記第４拡散層の拡張幅は１０μｍ以上であることが好ましい。絶縁膜下の第４拡散層の領域は内蔵抵抗を形成し、その内蔵抵抗はコレクタに直列接続されたものとなる。この内蔵抵抗は、絶縁膜下の第４拡散層の領域の拡張幅に応じたもので、この拡張幅が増加するにつれてスナップバック特性の傾きが大きくなる。実験によれば、維持電圧Ｖｈを４０Ｖ以上に保持させるには、拡張幅が１０μｍ以上であることが条件となる。
【００１６】
また上記の構成において、さらに、前記絶縁膜下の前記第４拡散層に第１導電型の第５拡散層が形成されているという態様がある。このようにすれば、第５拡散層下の第４拡散層の領域にピンチ抵抗が形成され、このピンチ抵抗がトランジスタのコレクタに直列接続された形となる。したがって、より高い維持電圧Ｖｈで使用したい場合に、第４拡散層自体の領域幅の拡大をしなくても、維持電圧Ｖｈをさらに向上することができ、セル面積の増大を招かないですむ。
【００１７】
また上記の構成において、前記第２拡散層は、前記第１拡散層に形成された低濃度の拡散層と、前記低濃度の拡散層に形成された高濃度の拡散層とからなることが好ましい。
【発明の効果】
【００１８】
本発明によれば、高濃度の第４拡散層（高濃度Ｎ型シンク層）をコレクタコンタクト領域から絶縁膜（フィールド酸化膜）下の領域まで拡げているので、維持電圧Ｖｈの高電圧化を実現できる。
【００１９】
また、絶縁膜（フィールド酸化膜）直下の高濃度の第４拡散層（高濃度Ｎ型シンク層）内に第５拡散層（Ｐ型拡散層）を追加して形成することで、面積増加を招くことなく維持電圧Ｖｈをさらに向上することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明にかかわる静電気保護素子の実施の形態を図面に基づいて詳細に説明する。
【００２１】
＜実施の形態１＞
図１は、本発明の実施の形態１における静電気（ＥＳＤ）保護素子の構造を示す断面図である。これは、最大動作電圧４０Ｖの内部回路をＥＳＤ保護する上で好適なものである。
【００２２】
図１に示すように、第１導電型の半導体基板としてのＰ型基板１上に、コレクタになる第２導電型で低濃度の第１拡散層としてのＮ型エピタキシャル層２を形成する。Ｎ型エピタキシャル層２の表面からコレクタ層となる第２導電型で高濃度の第４拡散層としての高濃度Ｎ型シンク層３を形成する。高濃度Ｎ型シンク層３から水平方向に離れたＮ型エピタキシャル層２の領域にベースとなる第１導電型の第２拡散層としてのＰ- 層４およびＰ+ 層５を形成する。ベースＰ+ 層５中にはエミッタとなる第２導電型の第３拡散層としてのＮ++層６を形成する。高濃度Ｎ型シンク層３は、Ｎ型エピタキシャル層２より浅く、かつＰ- 層４より深く形成されている。Ｐ- 層４は低濃度の拡散層であり、Ｐ+ 層５は高濃度の拡散層である。
【００２３】
Ｎ型エピタキシャル層２の表面において、コレクタコンタクトＮ++層７とＰ+ 層５との間に絶縁膜としてのフィールド酸化膜８を形成する。そのフィールド酸化膜８は、高濃度Ｎ型シンク層３の領域に一定領域以上オーバーラップするように形成する。すなわち、高濃度Ｎ型シンク層３は、コレクタコンタクトＮ++層７の領域からフィールド酸化膜８下の領域に拡張している。
【００２４】
より詳しい性状は次のとおりである。Ｎ型エピタキシャル層２の厚みは約４．２μｍである。高濃度Ｎ型シンク層３は、Ｎ型エピタキシャル層２の表面から深さ約３．５μｍの位置まで形成されている。そのピーク濃度は約３×１０17／ｃｍ3 である。Ｐ- 層４はエピ表面から深さ約２μｍ、ピーク濃度は約６×１０16／ｃｍ3 である。Ｐ+ 層５は深さ約０．５μｍ、ピーク濃度は約２．０×１０17／ｃｍ3 である。Ｎ++層６は深さ約０．２μｍ、ピーク濃度は約２．５×１０20／ｃｍ3 である。コレクタコンタクトＮ++層７は深さ約０．２μｍ、ピーク濃度は約２．５×１０20／ｃｍ3 である。高濃度Ｎ型シンク層３のフィールド酸化膜８に対するオーバーラップの領域幅Ｘは１０μｍ〜４０μｍである。
【００２５】
本構造のトランジスタ動作を以下に説明する。まず、コレクタにサージが印加されると、Ｐ- 層４と高濃度Ｎ型シンク層３とのセパレーションで決まる耐圧でブレークダウンする。このブレークダウン電流によって、ＮＰＮトランジスタはトランジスタ動作を開始し、コレクタからエミッタへ向けて電流が流れる。このとき、トランジスタ動作によって流れる電流は、コレクタコンタクトＮ++層７からフィールド酸化膜８下の高濃度Ｎ型シンク層３の領域を通り、Ｎ型エピタキシャル層２、Ｐ- 層４、Ｐ+ 層５、Ｎ++層６の経路を辿って、エミッタへ向けて流れる。
【００２６】
ここで、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘを広げることによって、高濃度Ｎ型シンク層３の内蔵抵抗が形成されて電圧降下が生じ、フィールド酸化膜８下に高濃度Ｎ型シンク層３の領域がない場合に比べて、維持電圧Ｖｈの高電圧化を実現することができる。
【００２７】
本発明の効果を確認するため、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の有無によって維持電圧Ｖｈの向上が分かるように、図１に示す高濃度Ｎ型シンク層３とＰ- 層４とのセパレーションを一定とし、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘによる維持電圧Ｖｈの変化をＴＬＰ(Transmission Line Pulse)による実測とシミュレーションで確認した。その結果を図２に示す。
【００２８】
図２は、横軸をコレクタ電圧、縦軸をコレクタ電流とし、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘに対してスナップバック特性が変化している様子を示している。
【００２９】
図２によると、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘが０μｍのときは、維持電圧Ｖｈが４０Ｖ以下まで下がる。これに対して、幅Ｘが１０μｍ以上で、４０Ｖ以上を保持している。これは、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘによって形成された内蔵抵抗が、ＮＰＮトランジスタのコレクタに直列接続されていることを示している。図２の維持電圧Ｖｈ後のトランジスタ動作領域（０．５Ａ〜３．５Ａ）に注目すると、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘが増加するにつれてスナップバック特性の傾きが大きくなっている。
【００３０】
以上のように本実施の形態によれば、維持電圧Ｖｈの高電圧化が達成され、高耐圧集積回路において、電圧範囲に制限されることのないＮＰＮトランジスタ型のＥＳＤ保護素子を提供できる。
【００３１】
＜実施の形態２＞
上記の実施の形態１では、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域を広げることで、維持電圧Ｖｈの向上を図ったが、図２で示すとおり、維持電圧Ｖｈを４０Ｖ以上に確保するにはフィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘを１０μｍ以上にする必要がある。
【００３２】
ここで、さらに高い電圧の領域で使用したい場合には、高濃度Ｎ型シンク層３の領域の幅Ｘをさらに広げる必要がある。例えば、５０Ｖの電源電圧の領域でＥＳＤ保護素子を使用しようとすると、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の幅Ｘは５０μｍ以上にする必要がある。これは、ＥＳＤ保護素子のセル面積が横方向に５０μｍ以上に増大することを意味する。よって、この方法ではチップ全体の面積に占める割合が高くなるので、チップサイズが増大するという懸念がある。
【００３３】
そこで、以上のような懸念を払拭する方法を、図３の実施の形態２を参照しながら説明する。これは、フィールド酸化膜８下の高濃度Ｎ型シンク層３で形成する抵抗をさらに高抵抗化するための方法である。図３に示すようにフィールド酸化膜８下の高濃度Ｎ型シンク層３の領域の表面に新たに、第１導電型の第５拡散層としてのＰ型層９を形成する。このとき、Ｐ型層９とＰ- 層４とでパンチスルーにより耐圧が低下しないように、フィールド酸化膜８下の高濃度Ｎ型シンク層３の領域において、Ｐ型層９は高濃度Ｎ型シンク層３の内側に配置されていることが望ましい。
【００３４】
こうすることで、新たに形成したＰ型層９下の高濃度Ｎ型シンク層３の領域にはピンチ抵抗が形成される。このＰ型層９下に形成されるピンチ抵抗がトランジスタのコレクタに直列接続された形となり、実施の形態１と同様に維持電圧Ｖｈの高電圧化が望める。その結果、高濃度Ｎ型シンク層３の領域の拡大は最小限に留めることができるため、セル面積の増大を防ぐことが可能である。
【００３５】
なお、上記の実施の形態において、拡散層の極性（導電型）を反対にしてもよい。また、ベースはＰ- 層４とＰ+ 層５からなるダブルの拡散層で形成したが、これに代えて、通常のシングルの拡散層で形成した場合でも本発明の効果は得られる。
【産業上の利用可能性】
【００３６】
以上説明したように、本発明の技術は、高耐圧の半導体集積回路のＥＳＤ保護素子において有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１における静電気保護素子の構造を示す断面図
【図２】実施の形態１の効果を確認したＴＬＰ評価による実測データの特性曲線図
【図３】本発明の実施の形態２における静電気保護素子の構造を示す断面図
【図４】一般的な集積回路に構成されているＥＳＤ保護回路の一例の回路図
【図５】ＮＰＮトランジスタのスナップバック特性の説明図
【図６】特許文献１で示されているＥＳＤ保護素子の構造を示す断面図
【図７】特許文献２で示されているＥＳＤ保護素子の構造を示す断面図
【図８】特許文献２における高濃度Ｎ型シンク層とＰ- 層とのセパレーションに対するＢＶcbo、維持電圧Ｖｈ、破壊電流Ｉt2の関係を実測データで示した特性曲線図
【符号の説明】
【００３８】
１  Ｐ型基板（半導体基板）
２  Ｎ型エピタキシャル層（第１拡散層）
２ａ  低濃度Ｎ- 層（第１拡散層）
３  高濃度Ｎ型シンク層（第４拡散層）
４  低濃度ベースＰ- 層（第２拡散層）
５  高濃度ベースＰ+ 層（第２拡散層）
６  エミッタＮ+ 層 （第３拡散層）
７  コレクタコンタクトＮ++層
７ａ  コレクタコンタクト領域
８  フィールド酸化膜（絶縁膜）
９  ピンチ抵抗形成のためのＰ型層（第５拡散層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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