(57)【要約】【課題】ＭＯＳＦＥＴの特性劣化原因分析を短時間で行うこと。【解決手段】ＭＯＳＦＥＴにヒステリシス現象が測定されるとき、そのオン電圧／オフ電圧はドレイン電圧に依存する。また、オン電圧／オフ電圧はストレス（インパクトイオン化）によるホットキャリアのゲート酸化膜などへのトラップによる影響を分析できる因子となっている。したがって、ＭＯＳＦＥＴのヒステリシス特性を複数のドレイン電圧に対して測定して各ドレイン電圧に対するオン／オフ電圧を特定し、特定したオン／オフ電圧および基準となるオン／オフ電圧から変移特性図を作成し、変移特性図中のオン電圧の特性線とオフ電圧の特性線の交点を求めることによって、特性劣化の原因を分析する。【選択図】        図１４
2007311496.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたソース領域、ドレイン領域ならびに該ソース領域とドレイン領域との間に形成されたゲート絶縁膜およびゲート電極を有する半導体デバイスの特性劣化の原因を分析する特性劣化原因分析方法であって、
特性劣化後の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定するヒステリシス特性測定工程と、
前記ヒステリシス特性測定工程により測定されたヒステリシス特性から特性劣化後の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定するオンオフ電圧特定工程と、
前記オンオフ電圧特定工程により特定されたオン電圧およびオフ電圧と基準となるオン電圧およびオフ電圧とに基づいて、ゲート電圧およびドレイン電圧の変移で表される変移特性を特定する変移特性特定工程と、
前記変移特性特定工程により特定された変移特性に基づいて劣化原因を特定する劣化原因特定工程と、
を含んだことを特徴とする特性劣化原因分析方法。
【請求項２】
前記劣化原因特定工程は、ドレイン電圧変移を横軸とし、ゲート電圧変移を縦軸とする座標平面上に、複数のオン電圧の変移特性に基づいて形成されるオン特性直線と、複数のオフ電圧の変移特性に基づいて形成されるオフ特性直線との交点の位置に基づいて劣化原因を特定することを特徴とする請求項１に記載の特性劣化原因分析方法。
【請求項３】
前記劣化原因特定工程は、前記交点が前記座標平面上のどの象限に属するかに基づいて劣化原因を特定することを特徴とする請求項２に記載の特性劣化原因分析方法。
【請求項４】
前記劣化原因特定工程は、ホットキャリアが蓄積した場所およびホットキャリアの種別を劣化原因として特定することを特徴とする請求項３に記載の特性劣化原因分析方法。
【請求項５】
前記半導体デバイスの特性劣化前に前記基準となるオン電圧およびオフ電圧を前記複数のドレイン電圧に対して特定する基準値特定工程をさらに含んだことを特徴とする請求項１〜４のいずれか一つに記載の特性劣化原因分析方法。
【請求項６】
前記基準値特定工程は、
特性劣化前の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定する基準ヒステリシス特性測定工程と、
前記基準ヒステリシス特性測定工程により測定されたヒステリシス特性から特性劣化前の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定する基準オンオフ電圧特定工程と、
を含んだことを特徴とする請求項５に記載の特性劣化原因分析方法。
【請求項７】
前記半導体デバイスは、ｎチャネルＭＯＳＦＥＴであり、
前記ヒステリシス特性測定工程は、
所定の開始電圧から終了電圧までゲート電圧を増加させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧増加工程と、
前記終了電圧から開始電圧までゲート電圧を減少させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減少工程と、
を含んだことを特徴とする請求項１〜６のいずれか一つに記載の特性劣化原因分析方法。
【請求項８】
前記半導体デバイスは、ｐチャネルＭＯＳＦＥＴであり、
前記ヒステリシス特性測定工程は、
所定の開始電圧から終了電圧までゲート電圧を減少させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減少工程と、
前記終了電圧から開始電圧までゲート電圧を増加させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減増加工程と、
を含んだことを特徴とする請求項１〜６のいずれか一つに記載の特性劣化原因分析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板表面に形成されたソース領域、ドレイン領域ならびに該ソース領域とドレイン領域との間に形成されたゲート絶縁膜およびゲート電極を有する半導体デバイスの特性劣化の原因を分析する特性劣化原因分析方法に関し、特に、シミュレーションを不要とすることによって、分析に要する時間を短縮するとともに多くの分析経験を必要としない特性劣化原因分析方法に関するものである。
【背景技術】
【０００２】
近年、従来にも増して、半導体デバイスに対して小型化・高性能化および高品質化が求められている。ＭＯＳＦＥＴ（一例：図１）においても同様であり、小型化・高性能化の要求は、ＭＯＳＦＥＴ内部の電界を高め、ホットキャリアによるＭＯＳＦＥＴの特性劣化の問題となって高品質化の要求に影響を及ぼすようになってきている。
【０００３】
この問題を解決する従来の技術としては、特性評価ができるデバイスシミュレータを用いてホットキャリアによる損傷を仮定したシミュレーションを行い、これと実際のホットキャリアによる損傷を受けたＭＯＳＦＥＴの特性を比較し、特性がほぼ合致したシミュレーションのパラメータを評価する手法がある（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開平９−１８６２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記に述べた従来技術の方法には、定量的に劣化因子が把握できるメリットがあるが、シミュレーションを試行錯誤的に常時併用することから特性劣化原因を把握するまでに長時間を要するという問題がある。また、試行錯誤を伴うシミュレーションが必要なため、経験を要するという問題もある。
【０００６】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、シミュレーションを不要とすることによって、分析に要する時間を短縮するとともに多くの分析経験を必要としない特性劣化原因分析方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、請求項１の発明に係る特性劣化原因分析方法は、半導体基板表面に形成されたソース領域、ドレイン領域ならびに該ソース領域とドレイン領域との間に形成されたゲート絶縁膜およびゲート電極を有する半導体デバイスの特性劣化の原因を分析する特性劣化原因分析方法であって、特性劣化後の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定するヒステリシス特性測定工程と、前記ヒステリシス特性測定工程により測定されたヒステリシス特性から特性劣化後の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定するオンオフ電圧特定工程と、前記オンオフ電圧特定工程により特定されたオン電圧およびオフ電圧と基準となるオン電圧およびオフ電圧とに基づいて、ゲート電圧およびドレイン電圧の変移で表される変移特性を特定する変移特性特定工程と、前記変移特性特定工程により特定された変移特性に基づいて劣化原因を特定する劣化原因特定工程と、を含んだことを特徴とする。
【０００８】
この請求項１の発明によれば、特性劣化後の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定し、測定したヒステリシス特性から特性劣化後の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定し、特定したオン電圧およびオフ電圧と基準となるオン電圧およびオフ電圧とに基づいて、ゲート電圧およびドレイン電圧の変移で表される変移特性を特定し、特定した変移特性に基づいて劣化原因を特定するよう構成したので、シミュレーションを用いることなく劣化原因を特定することができる。
【０００９】
また、請求項２の発明に係る特性劣化原因分析方法は、請求項１の発明において、前記劣化原因特定工程は、ドレイン電圧変移を横軸とし、ゲート電圧変移を縦軸とする座標平面上に、複数のオン電圧の変移特性に基づいて形成されるオン特性直線と、複数のオフ電圧の変移特性に基づいて形成されるオフ特性直線との交点の位置に基づいて劣化原因を特定することを特徴とする。
【００１０】
この請求項２の発明によれば、ドレイン電圧変移を横軸とし、ゲート電圧変移を縦軸とする座標平面上に、複数のオン電圧の変移特性に基づいて形成されるオン特性直線と、複数のオフ電圧の変移特性に基づいて形成されるオフ特性直線との交点の位置に基づいて劣化原因を特定するよう構成したので、変移特性図を用いて劣化原因を分析することができる。
【００１１】
また、請求項３の発明に係る特性劣化原因分析方法は、請求項２の発明において、前記劣化原因特定工程は、前記交点が前記座標平面上のどの象限に属するかに基づいて劣化原因を特定することを特徴とする。
【００１２】
この請求項３の発明によれば、オン特性直線とオフ特性直線との交点が座標平面上のどの象限に属するかに基づいて劣化原因を特定するよう構成したので、容易に劣化原因を特定することができる。
【００１３】
また、請求項４の発明に係る特性劣化原因分析方法は、請求項３の発明において、前記劣化原因特定工程は、ホットキャリアが蓄積した場所およびホットキャリアの種別を劣化原因として特定することを特徴とする。
【００１４】
この請求項４の発明によれば、ホットキャリアが蓄積した場所およびホットキャリアの種別を劣化原因として特定するよう構成したので、ホットキャリアに起因する劣化を分析することができる。
【００１５】
また、請求項５の発明に係る特性劣化原因分析方法は、請求項１〜４のいずれか一つに記載の発明において、前記半導体デバイスの特性劣化前に前記基準となるオン電圧およびオフ電圧を前記複数のドレイン電圧に対して特定する基準値特定工程をさらに含んだことを特徴とする。
【００１６】
この請求項５の発明によれば、半導体デバイスの特性劣化前に基準となるオン電圧およびオフ電圧を複数のドレイン電圧に対して特定するよう構成したので、基準値を正確に特定することができる。
【００１７】
また、請求項６の発明に係る特性劣化原因分析方法は、請求項５の発明において、前記基準値特定工程は、特性劣化前の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定する基準ヒステリシス特性測定工程と、前記基準ヒステリシス特性測定工程により測定されたヒステリシス特性から特性劣化前の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定する基準オンオフ電圧特定工程と、を含んだことを特徴とする。
【００１８】
この請求項６の発明によれば、特性劣化前の半導体デバイスのヒステリシス特性を複数のドレイン電圧に対して測定し、測定したヒステリシス特性から特性劣化前の半導体デバイスがオンとなるオン電圧およびオフとなるオフ電圧を複数のドレイン電圧に対して特定するよう構成したので、基準値を特定することができる。
【００１９】
また、請求項７の発明に係る特性劣化原因分析方法は、請求項１〜６のいずれか一つに記載の発明において、前記半導体デバイスは、ｎチャネルＭＯＳＦＥＴであり、前記ヒステリシス特性測定工程は、所定の開始電圧から終了電圧までゲート電圧を増加させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧増加工程と、前記終了電圧から開始電圧までゲート電圧を減少させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減少工程と、を含んだことを特徴とする。
【００２０】
この請求項７の発明によれば、ｎチャネルＭＯＳＦＥＴに対して、所定の開始電圧から終了電圧までゲート電圧を増加させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定し、終了電圧から開始電圧までゲート電圧を減少させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するよう構成したので、ヒステリシス特性を測定することができる。
【００２１】
また、請求項８の発明に係る特性劣化原因分析方法は、請求項１〜６のいずれか一つに記載の発明において、前記半導体デバイスは、ｐチャネルＭＯＳＦＥＴであり、前記ヒステリシス特性測定工程は、所定の開始電圧から終了電圧までゲート電圧を減少させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減少工程と、前記終了電圧から開始電圧までゲート電圧を増加させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するゲート電圧減増加工程と、を含んだことを特徴とする。
【００２２】
この請求項８の発明によれば、ｐチャネルＭＯＳＦＥＴに対して、所定の開始電圧から終了電圧までゲート電圧を減少させてオン電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定し、終了電圧から開始電圧までゲート電圧を増加させてオフ電圧を含む複数の電圧および各電圧に対応するドレイン電流を測定するよう構成したので、ヒステリシス特性を測定することができる。
【発明の効果】
【００２３】
請求項１の発明によれば、シミュレーションを用いることなく劣化原因を特定することができるので、分析に要する時間を短縮するとともに少ない分析経験でも分析を可能とすることができるという効果を奏する。
【００２４】
また、請求項２の発明によれば、変移特性図を用いて劣化原因を分析するので、容易に劣化原因の分析を行うことができるという効果を奏する。
【００２５】
また、請求項３の発明によれば、容易に劣化原因を特定することができるので、短時間かつ少ない経験での分析を可能とすることができるという効果を奏する。
【００２６】
また、請求項４の発明によれば、ホットキャリアに起因する劣化を適切に分析するので、劣化原因を正確に特定することができるという効果を奏する。
【００２７】
また、請求項５の発明によれば、基準値を正確に特定するので、正確に劣化原因を分析することができるという効果を奏する。
【００２８】
また、請求項６の発明によれば、基準値を特定することができるので、変移特性に基づいて劣化原因を分析することができるという効果を奏する。
【００２９】
また、請求項７および８の発明によれば、ヒステリシス特性を測定することができるので、オン電圧およびオフ電圧を特定することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下に添付図面を参照して、この発明に係る特性劣化原因分析方法の好適な実施例を詳細に説明する。
【実施例】
【００３１】
まず、ＭＯＳＦＥＴのヒステリシス現象およびオン／オフ電圧について説明する。図２は、図１に示したＭＯＳＦＥＴの電流−電圧特性の一例を示す図である。この電流−電圧特性図は、ドレイン電圧を比較的高電圧に保持したときのドレイン電流のゲート電圧依存特性を示している。
【００３２】
一般的に、図２のような特異な電流−電圧特性を示すデータは高耐圧に設計されたＭＯＳＦＥＴに多く見られる。この特異な特性を説明するため、図２からドレイン電圧が１９Ｖ一定のデータを取り出したものが図３である。
【００３３】
図３に示すように、ゲート電圧をＡ点から徐々に増加していくと、ドレイン電流は指数関数的に増加し、やがてゲート電圧０．９Ｖ位(Ｂ点）でドレイン電流は急激に増加（ジャンプ）する。さらにゲート電圧を増加すると、ドレイン電流はほとんど一定な状態に移行する（Ｃ点）。
【００３４】
この状態からゲート電圧を逆に減少させていくと、ドレイン電流は緩やかな減少を示し、やがて電流増加ジャンプを示したゲート電圧０．９Ｖを通過していく。さらにゲート電圧を減少させていくと、ドレイン電流が大きく減少する傾向を示した後、ゲート電圧０．５８Ｖ（Ｄ点）でドレイン電流は急激に減少（ジャンプ）する。さらにゲート電圧を減少させると、元のドレイン電流とほぼ同等（Ａ点）に戻り、ヒステリシス現象を示す。
【００３５】
ここで、ドレイン電流の急激な増加、減少を示すゲート電圧を、それぞれオン電圧、オフ電圧と呼ぶことにする。図２に示したように、オン電圧とオフ電圧はドレイン電圧に依存して変化している。
【００３６】
上記のヒステリシス現象が生じる原因は次のように考えられる。ドレイン電圧を高い電圧で維持し、ゲート電圧を徐々に増加させていくと、あるゲート電圧に達したとき、ソース−基板−ドレインから成る寄生バイポーラトランジスタの起動によりスナップバック特性（図４）が起こる。
【００３７】
スナップバックが起こると、ドレイン電流は急激に増加し、この結果、ドレイン端のインパクトイオン化によりホットキャリアが発生し、ゲート酸化膜直下の界面準位およびゲート酸化膜内へのトラップを生じさせる。
【００３８】
一方、スナップバック特性には負性抵抗領域（図４）がある。この負性抵抗は、寄生バイポーラの起動→インパクトイオン化→ホットキャリア発生→寄生バイポーラ動作の促進、の一連の正帰還ループにストップをかける負帰還の働きがあると推定される。ここまでの部分は図３のヒステリシス・ループのＡ−Ｂ−Ｃを説明し、オン電圧の存在を示している。
【００３９】
次に、ヒステリシス・ループのＣ付近の状態から徐々にゲート電圧を減少させていくと、あるゲート電圧Ｄで、ゲート酸化膜内と界面準位にトラップされていたキャリアがデトラップを起こし、ヒステリシス・ループのＡに至る。これがオフ電圧の存在を示す。なお、このヒステリシス・ループには再現性があることから、ゲート酸化膜内と界面準位にトラップされるキャリアの電位（エネルギーに相当）はトラップとデトラップの繰り返しが可能な程度の低いものと考えられる。
【００４０】
また、デバイスシミュレータ（ＭＥＤＩＣＩを使用）でヒステリシス現象の再現を行った結果を図６に示す。なお、図５は、シミュレーションを行ったＭＯＳＦＥＴの断面図を示す。
【００４１】
図６に示すように、シミュレーションでは、オフ電圧の下がり際が実測データのヒステリシス特性図（図２）よりも急峻になっているのが特徴である。実際のデトラップの現象をデバイスシミュレータで表現し切れていないことが原因でこのような相異点があるものの、全体を通して、シミュレーション・データは実測データのヒステリシス現象を再現できている。
【００４２】
図２と図６において示したように、オン電圧とオフ電圧はドレイン電圧に依存している。本発明に係る特性劣化原因分析方法は、オン電圧とオフ電圧はドレイン電圧に依存していることを積極的に用いることに特徴がある。
【００４３】
具体的には、本発明に係る特性劣化原因分析方法は、オン電圧とオフ電圧のドレイン電圧依存性を持つ機構が違っていると仮定した場合、オン電圧とオフ電圧のドレイン電圧依存性のデータを加工し、次にこれを適当な図面上にオン電圧とオフ電圧に関する特性線として表し、オン電圧とオフ電圧に関する特性線に交点が存在するならば、この交点がＭＯＳＦＥＴ内のホットキャリアのトラップ状態を間接的に表すことを用いる点に特徴がある。
【００４４】
そこで、次に、オン電圧とオフ電圧に関する特性線の交点がＭＯＳＦＥＴ内のホットキャリアのトラップ状態を間接的に表すことについて、シミュレーション結果および実際にＭＯＳＦＥＴを使った試験結果を用いて説明する。
【００４５】
まず、シミュレーション結果を用いて説明する。シミュレーションでは、図６に示した特性を有するＭＯＳＦＥＴ（図５）に、図７に示すようにホットキャリアによる電荷トラップを模擬した二つの固定電荷を配する。一つ目（領域I）はゲート酸化膜直下の固定負荷で、これはゲート酸化膜内のトラップ電荷とゲート酸化膜直下の界面準位トラップ電荷を表している。二つ目（領域II）はオフセットドレイン上の界面準位トラップ電荷である。
【００４６】
そして、図１８に示すような電荷配分の三つのシミュレーションを行った。図１８中のシミュレーション番号の“基準”は図６のシミュレーションを示している。シミュレーション番号（１）はインパクトイオン化により発生したホットキャリアがゲート酸化膜内部および外部（界面準位）に蓄積したケースを想定している。
【００４７】
同様に、シミュレーション番号（２）はホットキャリアがゲート酸化膜からドレイン領域にかけた界面準位にトラップしたケースで、シミュレーション番号（３）は（１）と（２）が同時に起こっているケースを想定している。
【００４８】
図８は、図１８のシミュレーション番号（１）の電荷配分のシミュレーションによるオン電圧／オフ電圧のドレイン電圧依存性を示す。以下同様に、図９は、図１８の（２）の電荷配分のシミュレーションによるオン電圧／オフ電圧のドレイン電圧依存性を示し、図１０は、図１８の（３）の電荷配分のシミュレーションによるオン電圧／オフ電圧のドレイン電圧依存性を示す。
【００４９】
そして、図８、図９および図１０の各オン電圧／オフ電圧のドレイン電圧依存性のデータに対してデータ加工を行うと、図１１、図１２および図１３のオン電圧／オフ電圧の変移特性を得る。
【００５０】
一例として、図８から図１１を得るデータ加工について説明する。図８の変化後のオン電圧Ａは変化前の基準特性の各点に電位変移によって移動できると考えられる。例えば、変化前のオン電圧Ｂは黒矢印に示す電位変移の経路をたどって変化後のオン電圧Ａから変移できる。
【００５１】
この変移を電位変移量で示すと、ドレイン電圧変移量が−３Ｖ、ゲート電圧変移量が−０．３４２Ｖで、図１１のＣ点に相当する。また、全ての変化前のオン電圧特性に対する変化後のオン電圧Ａからの電位変移を計算した特性が図１１の変移特性となる。図８のオフ電圧についても同様の考え方で変移特性が計算される。
【００５２】
ここで、図１１の交点は図７の領域Iに配した電荷による電位状態を示している。言い換えれば、ホットキャリアによりゲート酸化膜の内部および外部に蓄積された電荷状態を示していることになる。
【００５３】
同様に、図１２はゲート酸化膜からドレイン領域側にかけてのホットキャリアにより受けた界面準位の電荷状態を示している。図１３は図１１の交点と図１２の交点を合成した交点を示している。
【００５４】
図１４は、変移特性から得られる情報を整理した変移特性の評価マップである。使い方は、図１４の原点を起点として、例えば第二象限に変移ポイント（オン電圧の変移特性線とオフ電圧の変移特性線との交点）が位置していれば、ゲート酸化膜には正孔、ゲート酸化膜からドレイン領域にかけてのフロント酸化膜には電子がトラップしたと考えられる。また、起点から変移ポイントまでの距離は蓄積量に相当している。
【００５５】
次に、実際のＭＯＳＦＥＴを使った試験結果について説明する。具体的には、ゲート酸化膜などにホットキャリアの影響を与えるため、インパクトイオン化を起こすドレイン電圧を一定時間加えたストレス試験を行った。また、ストレスを受けたゲート酸化膜などのダメージを除去するため高温下で、ＭＯＳＦＥＴを一定時間放置し、蓄積キャリアのデトラップを促すアニール試験を温度と時間を変えて２ステージ行った。図１９に、ストレス／アニール条件を示す。
【００５６】
試験結果として、図１５にオン電圧／オフ電圧のドレイン電圧依存性、図１６に変移特性を示す。図１７は図１６の変移が起こっている領域を拡大したものである。図１７において、図中のイを起点とし、図１９に示すストレスを加えると、ロに移行する。ここで、図１４の変移特性マップを参考にすると、ゲート酸化膜付近に正孔がトラップし、ゲート酸化膜からドレイン側にかけてのフロント酸化膜付近の界面準位に電子がトラップしていると推定され、量的にはゲート酸化膜付近のトラップがかなり大きいことが推定できる。そして、一回目のアニールでハに移行し、二回目のアニールで起点に戻っている。
【００５７】
このように、シミュレーションと実験を通して、オン電圧とオフ電圧に関する特性線の交点がＭＯＳＦＥＴ内のホットキャリアのトラップ状態を間接的に表すことを検証することができる。
【００５８】
上述してきたように、ＭＯＳＦＥＴにヒステリシス現象が測定されるとき、そのオン電圧／オフ電圧はドレイン電圧に依存する。また、オン電圧／オフ電圧はストレス（インパクトイオン化）によるホットキャリアのゲート酸化膜などへのトラップによる影響を分析できる因子となっている。したがって、オン電圧／オフ電圧のドレイン電圧依存特性から電位変移の概念を用いて変移特性図を作成し、変移特性図中のオン電圧、オフ電圧のそれぞれの特性線の交点を求めると、その交点はＭＯＳＦＥＴに加えられたストレスにより発生したホットキャリアによる損傷の大きさとトラップされた電荷の種類を示している。
【００５９】
すなわち、ＭＯＳＦＥＴのヒステリシス特性を複数のドレイン電圧に対して測定して各ドレイン電圧に対するオン／オフ電圧を特定し、特定したオン／オフ電圧および基準となるオン／オフ電圧から変移特性図を作成し、変移特性図中のオン電圧の特性線とオフ電圧の特性線の交点を求めることによって、特性劣化の原因を分析することができる。
【００６０】
なお、本実施例では、ｎチャネルＭＯＳＦＥＴについて説明したが、本発明はこれに限定されるものではなく、ｐチャネルＭＯＳＦＥＴにも同様に適用することができる。ただし、ｐチャネルＭＯＳＦＥＴの場合には、オン電圧はゲート電圧を減少させていく過程で測定され、オフ電圧はゲート電圧を増加させていく過程で測定される点がｎチャネルＭＯＳＦＥＴの場合と異なる。また、ＭＯＳＦＥＴだけでなく他の半導体デバイスにも同様に適用することができる。
【産業上の利用可能性】
【００６１】
以上のように、本発明に係る特性劣化原因分析方法は、半導体デバイスの特性劣化の分析に有用であり、特に、経験の浅い分析者が短時間で分析を行う必要がある場合に適している。
【図面の簡単な説明】
【００６２】
【図１】ｎチャンネルＭＯＳＦＥＴの断面構造図である。
【図２】図１に示したＭＯＳＦＥＴの電流―電圧特性の一例（測定データ）を示す図である。
【図３】図２のドレイン電圧１９Ｖのデータを抜粋した図である。
【図４】ＭＯＳＦＥＴのスナップバック特性図（イメージ図）である。
【図５】シミュレーションに用いたＭＯＳＦＥＴの断面構造図である。
【図６】図５に示したＭＯＳＦＥＴの電流―電圧特性図である。
【図７】シミュレーションに用いた固定電荷の配置図である。
【図８】図１８の（１）のオン／オフ電圧のドレイン電圧依存特性図である。
【図９】図１８の（２）のオン／オフ電圧のドレイン電圧依存特性図である。
【図１０】図１８の（３）のオン／オフ電圧のドレイン電圧依存特性図である。
【図１１】図１８の（１）の変移特性図である。
【図１２】図１８の（２）の変移特性図である。
【図１３】図１８の（３）の変移特性図である。
【図１４】変移特性の評価マップである。
【図１５】ストレス／アニール試験を行ったＭＯＳＦＥＴのオン／オフ電圧のドレイン電圧依存特性図である。
【図１６】図１５の変移特性図である。
【図１７】図１６の拡大図である。
【図１８】シミュレーションでの電荷密度配分を示す図である。
【図１９】ストレス／アニール条件を示す図である。
【符号の説明】
【００６３】
１    ソース電極
２    ゲート電極
３    ドレイン電極
４    ボディー領域
５    オフセットドレイン１
６    オフセットドレイン２
１０  領域Ｉの電荷密度
１１  領域IIの電荷密度
１２  インパクトイオン化点
【図１】
2007311496.tif 000003
【図２】
2007311496.tif 000004
【図３】
2007311496.tif 000005
【図４】
2007311496.tif 000006
【図５】
2007311496.tif 000007
【図６】
2007311496.tif 000008
【図７】
2007311496.tif 000009
【図８】
2007311496.tif 000010
【図９】
2007311496.tif 000011
【図１０】
2007311496.tif 000012
【図１１】
2007311496.tif 000013
【図１２】
2007311496.tif 000014
【図１３】
2007311496.tif 000015
【図１４】
2007311496.tif 000016
【図１５】
2007311496.tif 000017
【図１６】
2007311496.tif 000018
【図１７】
2007311496.tif 000019
【図１８】
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【図１９】
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