(57)【要約】【課題】ドレイン・チャネル間の寄生容量の増加及びＤＩＢＬ効果によるサブスレッシュホールドリーク電流の増加を抑えつつ、高い駆動電流及び伝達コンダクタンス、サブスレッシュホールド特性の改善及び浮遊ボディ電位効果の抑制を実現することが可能な半導体装置及びその製造方法を提供する。【解決手段】ＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１ａに形成された高濃度拡散領域１７ｃと、高濃度拡散領域１７ｃよりも深い支持基板１１ａ中に形成された高濃度拡散領域１７ｄと、高濃度拡散領域１７ｃ上に形成されたゲート電極１４と、高濃度拡散領域１７ｄ上のＳＯＩ層１１ｃに形成されたドレイン領域１５ｄと、ゲート電極１４下を挟んでドレイン領域１５ｄと反対側のＳＯＩ層１１ｃ中に形成されたソース領域１５ｓとを有する。【選択図】図１
2007188992.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板と、
前記支持基板に形成された第１拡散領域と、
前記支持基板の前記第１拡散領域よりも深い領域に形成された第２拡散領域と、
前記半導体層上であって前記第１拡散領域上に形成されたゲート電極と、
前記半導体層における前記第２拡散領域上の領域に形成されたドレイン領域と、
前記半導体層における前記ゲート電極下を挟んで前記ドレイン領域と反対側の領域に形成されたソース領域と
を有することを特徴とする半導体装置。
【請求項２】
前記支持基板の第１拡散領域よりも深く且つ前記第１拡散領域下を挟んで前記第２拡散領域と反対側の領域に形成された第３拡散領域をさらに有し、
前記ソース領域は、前記半導体層における前記第３拡散領域上の領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層における前記ゲート電極下を挟む一対の領域に形成された、前記ドレイン領域及び前記ソース領域よりも不純物濃度が低い低拡散領域と、
前記ゲート電極の側面に形成されたサイドウォールとをさらに有し、
前記ドレイン領域は、前記第２拡散領域上の領域であって前記サイドウォール下以外の領域に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体層における前記ゲート電極下を挟む一対の領域に形成された、前記ドレイン領域及び前記ソース領域よりも不純物濃度が低い低拡散領域と、
前記ゲート電極の側面に形成されたサイドウォールとをさらに有し、
前記ドレイン領域は、前記第２拡散領域上であって前記サイドウォール下以外の領域に形成され、
前記ソース領域は、前記第３拡散領域上であって前記サイドウォール下以外の領域に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１及び第２拡散領域は、前記ドレイン領域が含む不純物と反対の導電型を持つ不純物を含むことを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【請求項６】
前記第１から第３拡散領域は、前記ドレイン領域又は前記ソース領域が含む不純物と反対の導電型を持つ不純物含むことを特徴とする請求項２又は４記載の半導体装置。
【請求項７】
前記第１拡散領域は前記支持基板上部又は表面に形成されていることを特徴とする請求項１から６の何れか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記第１拡散領域上の一部に形成された第１導体膜と、前記第１拡散領域上であって前記第１導体膜の側面に形成され且つ前記第１導体膜よりも導電率が低い第２導体膜とを有することを特徴とする請求項１から７の何れか１項に記載の半導体装置。
【請求項９】
前記第１導体膜は金属膜であり、
前記第２導体膜は所定の不純物を含むことで導電性を有するポリシリコン膜であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、
前記支持基板に第１拡散領域を形成する工程と、
前記支持基板の前記第１拡散領域よりも深い領域に第２拡散領域を形成する工程と、
前記半導体層上であって前記第１拡散領域上にゲート電極を形成する工程と、
前記半導体層における前記第２拡散領域上の領域にドレイン領域を形成する工程と、
前記半導体層における前記ゲート電極下を挟んで前記ドレイン領域と反対側の領域にソース領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記支持基板の第１拡散領域よりも深く且つ前記第１拡散領域下を挟んで前記第２拡散領域と反対側の領域に第３拡散領域を形成する工程をさらに有し、
前記ソース領域は、前記半導体層における前記第３拡散領域上の領域に形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体層における前記ゲート電極下を挟む一対の領域に前記ドレイン領域及び前記ソース領域よりも不純物濃度が低い低拡散領域を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程とをさらに有し、
前記ドレイン領域は、前記第２拡散領域上の領域であって前記サイドウォール下以外の領域に形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
前記半導体層における前記ゲート電極下を挟む一対の領域に前記ドレイン領域及び前記ソース領域よりも不純物濃度が低い低拡散領域を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程とをさらに有し、
前記ドレイン領域は、前記第２拡散領域上であって前記サイドウォール下以外の領域に形成され、
前記ソース領域は、前記第３拡散領域上であって前記サイドウォール下以外の領域に形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２拡散領域は、前記ドレイン領域に拡散された不純物と反対の導電型を持つ不純物を拡散することで形成されることを特徴とする請求項１０から１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１から第３拡散領域は、前記ドレイン領域又は前記ソース領域に拡散された不純物と反対の導電型を持つ不純物を拡散することで形成されることを特徴とする請求項１１又は１３記載の半導体装置の製造方法。
【請求項１６】
前記第１拡散領域は前記支持基板上部又は表面に形成されることを特徴とする請求項１０から１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート電極は、前記第１拡散領域上の一部に形成された第１導体膜と、前記第１拡散領域上であって前記第１導体膜の側面に形成され且つ前記第１導体膜よりも導電率が低い第２導体膜とを有してなることを特徴とする請求項１０から１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１導体膜は金属膜であり、
前記第２導体膜は所定の不純物を含むことで導電性を有するポリシリコン膜であることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に半導体基板にＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、低消費電力化、高集積化、多機能化及び高速化などを目的として、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置が開発された。ＳＯＩ基板は、例えばシリコン基板などの支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成されたシリコン膜とを有する半導体基板である。なお、以下では、支持基板上の絶縁膜を埋込み酸化膜又はＢＯＸ（Buried Oxide）層と言い、ＢＯＸ層上のシリコン膜をシリコン薄膜又はＳＯＩ層と言う。
【０００３】
ＳＯＩ基板を用いて作成した半導体装置としては、例えばＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）が存在する。以下、これをＳＯＩ−ＭＯＳＦＥＴという。また、ＳＯＩ−ＭＯＳＦＥＴと区別するために、バルクの半導体基板を用いて作成したＭＯＳＦＥＴを、以下、ｂｕｌｋ−ＭＯＳＦＥＴという。
【０００４】
ＳＯＩ−ＭＯＳＦＥＴには、導通時にチャネル下のボディ領域が全て空乏化する完全空乏（Fully Depletion：ＦＤ）型と、ボディ領域底部に空乏化されていない領域が存在する部分空乏（Partially Depletion：ＰＤ）型との２種類が存在する。なお、ボディ領域とは、シリコン薄膜におけるソース・ドレインで挟まれたＳＯＩ層、すなわち動作時にチャネルが形成される領域を指す。
【０００５】
このようなＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層に形成された半導体素子がＢＯＸ層及び素子分離絶縁膜（フィールド酸化膜とも言う）によって支持基板から電気的に完全に分離されるという特徴（第１の特徴）を有する。
【０００６】
また、２種類のＳＯＩ−ＭＯＳＦＥＴのうち、完全空乏型のＳＯＩ−ＭＯＳＦＥＴは、他のＭＯＳＦＥＴ、すなわちｂｕｌｋ−ＭＯＳＦＥＴや部分空乏型のＳＯＩ−ＭＯＳＦＥＴと比較して、サブスレッシュホールド特性を示すＳ値（Subthreshold Slopeとも言う）が低いという特徴（第２の特徴）を有する。なお、Ｓ値とは、サブスレッシュホールド領域において、ドレイン電圧一定の下、ドレイン電流を一桁変化させるためのゲート電圧値を指す。
【０００７】
さらに、完全空乏型のＳＯＩ−ＭＯＳＦＥＴは、他のＭＯＳＦＥＴと異なり、ソース／ドレインと基板／ウェルとの間にＰＮ接合、すなわち順方向寄生ダイオードが形成されないため、接合容量を非常に小さくすることができるという特徴（第３の特徴）も有する。
【０００８】
以上の第１から第３の特徴から、特に完全空乏型のＳＯＩ−ＭＯＳＦＥＴは、（１）オフリーク電流（subthreshold leakage current）を増加させずに閾値電圧（Ｖｔ）を低くすることができ、低電圧動作が可能となる、（２）負荷容量ＣＬを低減でき、動作の高速化及び低消費電力化が可能となる、（３）高周波動作における信号伝達損失の低減できる、（４）高抵抗シリコンウェハ等を支持基板として使用でき、受動素子を含む半導体素子の高周波性能を向上できる、（５）基板を介したクロストーク等による誤作動を低減できる、（６）ラッチアップ現象を含む誤作動を防止できる、などのような様々な効果を実現することができる。
【０００９】
また、完全空乏型のＳＯＩ−ＭＯＳＦＥＴでは、ＢＯＸ層の膜厚を厚くすることで、ゲートと支持基板との間に形成される接合容量をさらに低減できる。この結果、（１）高い駆動電流及び相互コンダクタンスや、（２）略理想的なサブスレッシュホールド特性や、（２）浮遊ボディ電位効果（Floating body effect：ＦＢＥ）の抑制などの効果を得ることができる。なお、相互コンダクタンスとは、ドレイン電圧一定下での、ゲート電圧の変化に対するドレイン電流の変化率を指す。
【００１０】
ただし、ＢＯＸ層を厚くした場合、ドレインから広がる電界がＢＯＸ層を通ってチャネルまで突き抜けてしまう（例えば以下に示す非特許文献１参照）。このような現象が生じると、ドレイン・チャネル間の寄生容量が増加してしまうと共に、ＤＩＢＬ（Drain-Induced Barrier Lowering）効果によりサブスレッシュホールドリーク電流が増加するという問題が発生する。
【００１１】
なお、参考として、例えば以下に示す特許文献１には、支持基板における領域であって、ドレインとゲートとの間に形成された低濃度オフセット領域下の領域に、拡散領域を形成した構成が開示されている。
【非特許文献１】T.Ernst, et al., “ Fringing fields in sub-0.1 μm fully depleted SOI MOSFETs: optimization of the device architecture”, Solid-State Electronics 46 (2002), pp. 373-378
【特許文献１】特開２００３−２７３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ドレイン・チャネル間の寄生容量の増加や、ＤＩＢＬ（Drain-Induced Barrier Lowering）効果によるサブスレッシュホールドリーク電流の増加を回避する方法としては、例えばＢＯＸ層の膜厚を薄くする方法や、支持基板の不純物濃度を高くする方法などを考えることができる。しかしながら、これらの方法では、ゲートと支持基板との間に形成される接合容量が増加するため、以上で説明した効果が低減されてしまう。
【００１３】
このように従来の技術では、高い駆動電流及び相互コンダクタンスやサブスレッシュホールド特性の改善や浮遊ボディ電位効果の抑制などを得ようとすると、ドレイン・チャネル間の寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題が存在する。
【００１４】
なお、上記した特許文献１に開示された技術では、支持基板における領域であって、ドレインとゲートとの間に形成された低濃度オフセット領域下の領域に、拡散領域を形成しているが、この構成では、ドレインからＢＯＸ層を通ってチャネルまで広がる電界を効率的に抑制することができないと言う問題が存在する。さらに、この特許文献１による技術では、チャネル下以外のＢＯＸ層の膜厚を局所的に厚くする必要があるが、このようなＢＯＸ層を形成することは事実上困難であると言う問題も存在する。
【００１５】
そこで本発明は、上記の問題に鑑みてなされたものであり、ドレイン・チャネル間の寄生容量の増加及びＤＩＢＬ効果によるサブスレッシュホールドリーク電流の増加を抑えつつ、高い駆動電流及び相互コンダクタンス、サブスレッシュホールド特性の改善及び浮遊ボディ電位効果の抑制を実現することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
かかる目的を達成するために、本発明による半導体装置は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ基板と、支持基板に形成された第１拡散領域と、支持基板の第１拡散領域よりも深い領域に形成された第２拡散領域と、半導体層上であって第１拡散領域上に形成されたゲート電極と、半導体層における第２拡散領域上の領域に形成されたドレイン領域と、半導体層におけるゲート電極下を挟んでドレイン領域と反対側の領域に形成されたソース領域とを有して構成される。
【００１７】
このように、支持基板におけるドレイン領域下とゲート電極下との領域それぞれに第１又は第２拡散領域を形成することで、これら第１又は第２拡散領域がドレイン領域から広がる電界に作用するため、ドレイン領域から延びる電界の向きの線が半導体層下の絶縁層を通ってゲート電極下の半導体層、すなわち動作時にチャネルが形成される領域（ボディ領域）へ貫通することを抑制することが可能となる。すなわち、ドレイン領域とボディ領域との間に形成される寄生容量を低減することが可能となる。これにより、例えばＳＯＩ基板における絶縁層を厚くした場合でも、ドレイン領域とボディ領域との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【００１８】
さらにまた、本発明では、ドレイン領域下に形成する第２拡散領域を、ゲート電極下に形成する第１拡散領域よりも深い領域、言い換えれば、支持基板上面からある程度深い領域に形成している。これにより、ドレイン領域と第２拡散領域との間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失を低減することが可能となる。
【００１９】
また、本発明による半導体装置の製造方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、支持基板に第１拡散領域を形成する工程と、支持基板の第１拡散領域よりも深い領域に第２拡散領域を形成する工程と、半導体層上であって第１拡散領域上にゲート電極を形成する工程と、半導体層における第２拡散領域上の領域にドレイン領域を形成する工程と、半導体層におけるゲート電極下を挟んでドレイン領域と反対側の領域にソース領域を形成する工程とを有して構成される。
【００２０】
このように、支持基板におけるドレイン領域とゲート電極との領域それぞれに形成された第１又は第２拡散領域は、ドレイン領域から広がる電界に作用するため、ドレイン領域から延びる電界の向きの線が半導体層下の絶縁層を通ってゲート電極下の半導体層、すなわち動作時にチャネルが形成される領域（ボディ領域）へ貫通することを抑制できる半導体装置を製造することが可能となる。すなわち、ドレイン領域とボディ領域との間に形成される寄生容量が低減された半導体装置を製造することが可能となる。これにより、例えばＳＯＩ基板における絶縁層を厚くした場合でも、ドレイン領域とボディ領域との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【００２１】
さらにまた、本発明では、ドレイン領域下に形成する第２拡散領域を、ゲート電極下に形成する第１拡散領域よりも深い領域、言い換えれば、支持基板上面からある程度深い領域に形成している。これにより、ドレイン領域と第２拡散領域との間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能出あると共に、高周波動作における信号伝達損失が低減された半導体装置を製造することが可能となる。
【発明の効果】
【００２２】
本発明によれば、ドレイン・チャネル間の寄生容量の増加及びＤＩＢＬ効果によるサブスレッシュホールドリーク電流の増加を抑えつつ、高い駆動電流及び相互コンダクタンス、サブスレッシュホールド特性の改善及び浮遊ボディ電位効果の抑制を実現することができる半導体装置およびその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００２４】
まず、本発明による実施例１について図面を用いて詳細に説明する。
【００２５】
・構成
図１は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ１の概略構成を示す断面図である。なお、図１では、ＳＯＩ−ＭＯＳＦＥＴ１をゲート幅方向と垂直な面で切断した際の断面構造を示す。
【００２６】
図１に示すように、ＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１ａと支持基板１１ａ上に形成されたＢＯＸ層（絶縁層）１１ｂとＢＯＸ層１１ｂ上に形成されたＳＯＩ層（半導体層）１１ｃとからなるＳＯＩ基板１１と、支持基板１１ａに形成された３つの高濃度拡散領域１７ｃ（第１拡散領域）、１７ｄ（第２拡散領域）及び１７ｓ（第３拡散領域）と、ＳＯＩ層１１ｃを複数の素子形成領域（アクティブ領域とも言う）に区画する素子分離絶縁膜（フィールド酸化膜ともいう）１２と、ＳＯＩ層１１ｃの素子形成領域に形成されたドレイン領域１５ｄ及びソース領域１５ｓと、ドレイン領域１５ｄ及びソース領域１５ｓで挟まれたボディ領域１６と、ボディ領域１６上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを有する。
【００２７】
ＳＯＩ基板１１における支持基板１１ａは、例えばｐ型の不純物を例えば１×１０15／ｃｍ3程度の濃度となるように含むバルクのシリコン基板である。その基板抵抗は、例えば８〜２２Ω（オーム）程度である。ただし、これに限定されず、種々の半導体基板を適用することができる。
【００２８】
ＳＯＩ基板１１におけるＢＯＸ層１１ｂは、膜厚が例えば１０００〜２０００Å（オングストローム）程度のシリコン酸化膜である。ただし、これに限定されず、種々の絶縁膜を適用することができる。
【００２９】
ＳＯＩ基板１１におけるＳＯＩ層１１ｃは、例えばｐ型の不純物（例えばボロンイオン）が例えば１〜３×１０15／ｃｍ3程度の比較的薄い濃度となるように拡散されたシリコン薄膜である。ただし、これに限定されず、所望する閾値電圧Ｖｔが得られる不純物濃度であれば如何様にも変更することが可能である。また、その膜厚は、例えば２００〜１０００Å程度とすることができる。なお、ＳＯＩ層１１ｃには、ノンドープのシリコン薄膜を適用することもできる。この場合の不純物濃度は、支持基板１１ａと同じ濃度、例えば１×１０15／ｃｍ3程度となる。
【００３０】
ＳＯＩ基板１１におけるＳＯＩ層１１ｃは、上述したように、素子分離絶縁膜１２が形成されることで、アクティブ領域とフィールド領域とに区画されている。この素子分離絶縁膜１２は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法を用いて形成することができる。ただし、本発明ではこれに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法を用いることでも形成することができる。
【００３１】
ＳＯＩ層１１ｃにおけるアクティブ領域には、上述したように、ドレイン領域１５ｄとソース領域１５ｓとが形成される。これらドレイン領域１５ｄとソース領域１５ｓとは、それぞれ例えばｎ型の不純物（例えばヒ素イオン又はリンイオン）が例えば１×１０20〜１×１０21／ｃｍ3程度の濃度となるように注入、拡散することで形成することができる。なお、ＳＯＩ層１１ｃのアクティブ領域におけるドレイン領域１５ｄ及びソース領域１５ｓが形成されていない領域は、動作時にチャネルが形成される領域、すなわちボディ領域１６となる。したがって、本実施例によるボディ領域１６は、ノンドープの領域又は比較的薄い不純物濃度の領域となる。
【００３２】
このように、本実施例では、ボディ領域１６の不純物濃度を支持基板１１ａの不純物濃度と同程度に低くしているため、導通時にボディ領域１６に形成されたチャネルを通過するキャリアが、ボディ領域１６中に存在する不純物によって散乱されることを低減できる。この結果、導通時にＳＯＩ−ＭＯＳＦＥＴ１に流れる電流（以下、駆動電流という）を増加することが可能となる。
【００３３】
また、ＳＯＩ層１１ｃのアクティブ領域におけるドレイン領域１５ｄ及びソース領域１５ｓで挟まれた領域上、言い換えればボディ領域１６上には、ゲート絶縁膜１３が形成される。このゲート絶縁膜１３は、例えばＳＯＩ層１１ｃ表面を熱酸化することで形成されたシリコン酸化膜とすることができる。ただし、これに限定されず、例えばＣＶＤ（Chemical Vapor Deposition）法で形成したシリコン酸化膜やその他の方法で形成した絶縁膜を適用することもできる。ゲート絶縁膜１３の膜厚は、例えば２０〜５０Å程度とすることができる。
【００３４】
ゲート絶縁膜１３上には、上述したように、ゲート電極１４が形成される。このゲート電極１４は、例えば所定の不純物（好ましくはｎ型の不純物）を含むことで導電性を有するポリシリコン膜で形成することも、例えばチタニウムやアルミニウムやその他の金属若しくはそれらの何れかを含む合金などで形成された金属膜とで形成することもできる。本説明では、ゲート電極１４をアルミニウムで形成した場合を例に挙げて説明する。ゲート電極１４のゲート長方向の長さは、例えば１００ｎｍ（ナノメートル）程度とすることができる。また、その膜厚は、例えば１５００〜２０００Å程度とすることができる。
【００３５】
また、支持基板１１ａにおける高濃度拡散領域１７ｃは、ゲート電極１４下の領域に、例えばｐ型の不純物を例えば１×１０20〜１×１０21／ｃｍ3程度の濃度となるように注入することで形成される。この高濃度拡散領域１７ｃは、支持基板１１ａ上面付近、例えば高濃度拡散領域１７ｃの上端が支持基板１１ａ上面と一致する領域若しくは支持基板１１ａ上面からの上端の深さＤ１（図１参照）が数十Å程度となる領域に形成される。
【００３６】
支持基板１１ａにおける高濃度拡散領域１７ｄ及び１７ｓは、ドレイン領域１５ｄ及びソース領域１５ｓ下それぞれの領域に、例えばｐ型の不純物を例えば１×１０20〜１×１０21／ｃｍ3程度の濃度となるように注入することで形成される。また、高濃度拡散領域１７ｄ及び１７ｓは、支持基板１１ａ上面からの上端の深さＤ２（図１参照）が５００〜１０００Å程度となる領域に形成される。
【００３７】
これら高濃度拡散領域１７ｃ、１７ｄ及び１７ｓのうち、高濃度拡散領域１７ｃと１７ｄとは、ドレイン領域１５ｄから広がる電界に作用することで、ドレイン領域１５ｄから延びる電界の向きの線（electric field lines）がＢＯＸ層１１ｂを通ってボディ領域１６へ貫通することを抑制するための構成である。すなわち、ドレイン領域１５ｄとボディ領域１６との間に形成される寄生容量を低減するための構成である。
【００３８】
また、高濃度拡散領域１７ｃと１７ｓとは、ソース領域１５ｓから広がる電界に作用することで、ソース領域１５ｓから延びる電界の向きの線（electric fieldlines）がＢＯＸ層１１ｂを通ってボディ領域１６へ貫通することを防止するための構成である。すなわち、ソース領域１５ｓとボディ領域１６との間に形成される寄生容量を低減するための構成である。
【００３９】
本実施例では、これら高濃度拡散領域１７ｃ、１７ｄ及び１７ｓをボディ領域１６とドレイン領域１５ｄとソース領域１５ｓとの下にそれぞれ形成することで、ＳＯＩ基板１１におけるＢＯＸ層１１ｂを厚くした場合でも、ドレイン領域１５ｄ又はソース領域１５ｓとボディ領域１６との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。なお、ソース領域１５ｓとボディ領域１６との間に形成される寄生容量は、ドレイン領域１５ｄとボディ領域１６との間に形成される寄生容量と比較して小さい容量であるため、本実施例では、ソース領域１５ｓ下の高濃度拡散領域１７ｓを省略することもできる。
【００４０】
さらに、本実施例では、ゲート電極１４下に形成される高濃度拡散領域１７ｃを支持基板１１ａ上面付近に形成している。これにより、ドレイン領域１５ｄから広がる電界に効率よく作用することができる。すなわち、ドレイン領域１５ｄとボディ領域１６との間で形成される寄生容量を効率よく低減したり、ＤＩＢＬ効果によるサブスレッシュホールドリーク電流を効率よく低減したりすることが可能となる。
【００４１】
さらにまた、本実施例では、ドレイン領域１５ｄ及びソース領域１５ｓ下にそれぞれ形成する高濃度拡散領域１７ｄ及び１７ｓを、支持基板１１ａ上面からある程度深い領域に形成している。本例では、上述したように、高濃度拡散領域１７ｄ及び１７ｓそれぞれの上端の支持基板１１ａ上面からの深さＤ２が５００〜１０００Å程度となる領域に形成している。このように、ドレイン領域１５ｄ下の高濃度拡散領域１７ｄと、ソース領域１５ｓ下の高濃度拡散領域１７ｓとを、支持基板１１ａにおけるある程度深い領域に形成することで、これらの間で形成される接合容量が増大することを抑制することが可能となる。これにより、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失の低減することが可能となる。
【００４２】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法を図面と共に詳細に説明する。図２から図５は、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法を示すプロセス図である。
【００４３】
本製造方法では、図２（ａ）に示すように、支持基板１１ａ上にＢＯＸ層１１ｂとＳＯＩ層１１ｃとが順次積層されたＳＯＩ基板１１を準備する。なお、ＢＯＸ層１１ｂは、上述したように、膜厚が例えば１０００〜２０００Å程度のシリコン酸化膜である。また、ＳＯＩ層１１ｃは、上述したように、膜厚が例えば２００〜１０００Å程度のシリコン薄膜である。
【００４４】
次に、例えば熱酸化にて、膜厚が例えば１００Å程度のシリコン酸化膜１０１をＳＯＩ層１１ｃ上に形成する。続いて、例えばＣＶＤ法にて、膜厚が例えば２００Å程度のシリコン窒化膜１０２をシリコン酸化膜１０１上に形成する。尚、シリコン窒化膜１０２は、後述する素子分離絶縁膜１２を形成する際に、ＳＯＩ層１１ｃにおけるアクティブ領域が熱酸化されることを防止するための酸化防止膜である。また、シリコン酸化膜１０１は、酸化防止膜であるシリコン窒化膜１０２をＳＯＩ層１１ｃに密着させるためのバッファ膜である。続いて、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、シリコン窒化膜１０２とシリコン酸化膜１０１とがＳＯＩ層１１ｃにおけるアクティブ領域とする領域上に残存するように、これらをパターニングする。続いて、シリコン窒化膜１０２をマスクとしてＳＯＩ層１１ｃを熱酸化することで、図２（ｂ）に示すように、ＳＯＩ層１１ｃをアクティブ領域とフィールド領域とに区画するための素子分離絶縁膜１２を形成する。この結果、ＳＯＩ層１１ｃにおけるアクティブ領域には、シリコン薄膜１６Ａが残存する。
【００４５】
次に、素子分離絶縁膜１２が形成されたＳＯＩ層１１ｃ表面を熱酸化することで、膜厚が例えば１００Å程度のシリコン酸化膜１０３をＳＯＩ層１１ｃ上に形成する。続いて、図２（ｃ）に示すように、ＳＯＩ層１１ｃにおけるシリコン薄膜１６Ａに、例えばｐ型の導電性を有する不純物であるボロンイオンを例えば１０ＫｅＶ（キロエレクトロンボルト）程度に加速して注入する。この際のドーズ量は例えば１×１０12／ｃｍ2程度とする。この工程を経ることで、ＳＯＩ層１１ｃにおけるシリコン薄膜１６Ａが、例えば１〜３×１０15／ｃｍ3程度の不純物濃度を有するシリコン薄膜１６Ｂとなる。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜１０３は、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、ＳＯＩ層１１ｃには上述したように素子分離絶縁膜１２が形成されているため、この工程では不純物が自己整合的にＳＯＩ層１１ｃにおけるシリコン薄膜１６Ａに注入される。さらに、注入された不純物は例えば熱拡散される。
【００４６】
次に、シリコン酸化膜１０３上に所定のレジスト液をスピン塗布し、既存のフォトリソグラフィ工程を経ることで、シリコン薄膜１６Ｂにおけるボディ領域１６となる領域上に開口を有するレジストパターンＲ１１を形成する。続いて、図３（ａ）に示すように、レジストパターンＲ１１における開口から、例えばｐ型の不純物であるボロンイオンを例えば３０ＫｅＶ程度に加速して注入することで、支持基板１１ａ表面付近に、不純物濃度が例えば１×１０20〜１×１０21／ｃｍ3程度の高濃度拡散領域１７ｃを形成する。なお、高濃度拡散領域１７ｃが形成される領域は、上述したようにゲート電極１４が形成される領域下のみである。また、注入された不純物は例えば熱拡散される。さらに、本説明では、図２（ｃ）に示す工程で使用したシリコン酸化膜１０３をそのまま図３（ａ）に示す工程でも使用したが、本発明はこれに限定されず、シリコン酸化膜１０３を除去した後、改めて別のシリコン酸化膜を形成しても良い。
【００４７】
次に、レジストパターンＲ１１を除去した後、ＳＯＩ層１１ｃ上面を熱酸化することで、図３（ｂ）に示すように、膜厚が例えば２０〜５０Å程度のシリコン酸化膜１３Ａを形成する。このシリコン酸化膜１３Ａは、後工程においてゲート絶縁膜１３へパターニングされる。
【００４８】
次に、例えばＣＶＤ法にて、膜厚がゲート電極１４の膜厚以上、例えば１５００〜２０００Å程度以上のシリコン窒化膜１０４をＳＯＩ層１１ｃ上全面に形成する。続いて、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、シリコン窒化膜１０４におけるゲート電極１４を形成する領域に開口を形成する。続いて、例えばＣＶＤ法にてアルミニウムなどの金属を堆積させることで、図４（ａ）に示すように、少なくともシリコン窒化膜１０４に形成した開口を埋める程度の膜厚、すなわち１５００〜２０００Å程度以上の膜厚を有する導体膜１４Ａを形成する。
【００４９】
次に、例えばＣＭＰ（Chemical and Mechanical Polishing）法にてシリコン窒化膜１０４が露出する程度に導体膜１４Ａを研磨することで、導体膜１４Ａをゲート電極１４へパターニングする。この際、ゲート電極１４の膜厚が例えば１５００〜２０００Å程度となるように導体膜１４Ａ（シリコン窒化膜１０４を含んでも良い）を研磨する。続いて、既存のエッチングにて、シリコン窒化膜１０４を除去した後、露出したシリコン酸化膜１３Ａをエッチングする。なお、シリコン窒化膜１０４のエッチングでは、ゲート電極１４及びシリコン酸化膜（シリコン酸化膜１３Ａ及び素子分離絶縁膜１２）との選択比が充分に取れる条件が適用される。また、シリコン酸化膜１３Ａのエッチングでは、ゲート電極１４との選択比が充分に取れる条件が適用される。これにより、図４（ｂ）に示すように、ゲート電極１４と、ゲート電極１４下のゲート絶縁膜１３とが形成される。
【００５０】
次に、例えばＣＶＤ法にて、膜厚が例えば１００Å程度のシリコン酸化膜１０５を露出したＳＯＩ層１１ｃ上及びゲート電極１４上に形成する。続いて、図５（ａ）に示すように、シリコン酸化膜１０５上から、例えばｐ型の不純物であるボロンイオンを例えば３０ＫｅＶ程度以上（例えば４０ＫｅＶ程度）に加速して注入することで、支持基板１１ａにおける上面から所定距離（Ｄ２）深い領域に、不純物濃度が例えば１×１０20〜１×１０21／ｃｍ3程度の高濃度拡散領域１７ｄ及び１７ｓを形成する。この際、ゲート電極１４は不純物注入時のマスクとして機能する。このため、高濃度拡散領域１７ｄ及び１７ｓは、自己整合的にドレイン領域１５ｄ下及びソース領域１５ｓ下にそれぞれ形成される。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜１０５は、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、注入された不純物は例えば熱拡散される。
【００５１】
次に、図５（ｂ）に示すように、シリコン酸化膜１０５上から、例えばｎ型の不純物であるヒ素イオン又はリンイオンを例えば１０ＫｅＶ程度に加速して注入することで、ＳＯＩ層１１ｃにおけるゲート電極１４下以外の領域に、不純物濃度が例えば１×１０20〜１×１０21／ｃｍ3程度のドレイン領域１５ｄ及びソース領域１５ｓを形成する。この際、ゲート電極１４は不純物注入時のマスクとして機能する。このため、ドレイン領域１５ｄ及びソース領域１５ｓは、自己整合的にゲート電極１４下を挟む一対の領域に形成される。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜１０５は、図５（ａ）で示した工程と同様に、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、注入された不純物は熱拡散される。さらに、ドレイン領域１５ｄ及びソース領域１５ｓを形成後、シリコン酸化膜１０５は除去される。さらにまた、本説明では、図５（ａ）に示す工程で使用したシリコン酸化膜１０５をそのまま図５（ｂ）に示す工程でも使用したが、本発明はこれに限定されず、シリコン酸化膜１０５を除去した後、改めて別のシリコン酸化膜を形成しても良い。
【００５２】
以上のような工程を経ることで、図１に示すような本実施例によるＳＯＩ−ＭＯＳＦＥＴ１を製造することができる。
【００５３】
・作用効果
以上説明したように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１と、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、支持基板１１ａに形成された高濃度拡散領域１７ｃと、支持基板１１の高濃度拡散領域１７ｃよりも深い領域に形成された高濃度拡散領域１７ｄと、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域に形成されたドレイン領域１５ｄと、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟んでドレイン領域１５ｄと反対側の領域に形成されたソース領域１５ｓとを有して構成される。
【００５４】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、支持基板１１ａに高濃度拡散領域１７ｃを形成し、支持基板１１ａの高濃度拡散領域１７ｃよりも深い領域に高濃度拡散領域１７ｄを形成し、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上にゲート電極１４を形成し、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域にドレイン領域１５ｄを形成し、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟んでドレイン領域１５ｄと反対側の領域にソース領域１５ｓを形成する。
【００５５】
このように、支持基板１１ａにおけるドレイン領域１５ｄ下とゲート電極１４下との領域それぞれに高濃度拡散領域１７ｄ及び１７ｃを形成することで、これら高濃度拡散領域１７ｄ及び１７ｃがドレイン領域１５ｄから広がる電界に作用するため、ドレイン領域１５ｄから延びる電界の向きの線がＳＯＩ層１１ｃ下のＢＯＸ層１１ｂを通ってゲート電極１４下のＳＯＩ層１１ｃ、すなわち動作時にチャネルが形成される領域（ボディ領域１６）へ貫通することを抑制することが可能となる。すなわち、ドレイン領域１５ｄとボディ領域１６との間に形成される寄生容量を低減することが可能となる。これにより、例えばＳＯＩ基板１１におけるＢＯＸ層１１ｂを厚くした場合でも、ドレイン領域１５ｄとボディ領域１６との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【００５６】
また、本実施例では、ドレイン領域１５ｄ下に形成する高濃度拡散領域１７ｄを、ゲート電極１４下に形成する高濃度拡散領域１７ｃよりも深い領域、言い換えれば、支持基板１１ａ上面からある程度深い領域に形成している。これにより、ドレイン領域１５ｄと高濃度拡散領域１７ｄとの間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失の低減することが可能となる。
【００５７】
また、本実施例では、支持基板１１ａの高濃度拡散領域１７ｃよりも深く且つ高濃度拡散領域１７ｃ下を挟んで高濃度拡散領域１７ｄと反対側の領域に形成された高濃度拡散領域１７ｓをさらに有し、ソース領域１５ｓが、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｓ上の領域に形成されている。
【００５８】
このように、支持基板１１ａにおけるソース領域１５ｓ下とゲート電極１４下との領域それぞれに高濃度拡散領域１７ｓ及び１７ｃを形成することで、これら高濃度拡散領域１７ｓ及び１７ｃがソース領域１５ｓから広がる電界に作用するため、ソース領域１５ｓから延びる電界の向きの線がＳＯＩ層１１ｃ下のＢＯＸ層１１ｂを通ってボディ領域１６へ貫通することを防止することが可能となる。すなわち、ソース領域１５ｓとボディ領域１６との間に形成される寄生容量を低減することが可能となる。これにより、例えばＳＯＩ基板１１におけるＢＯＸ層１１ｂを厚くした場合でも、ソース領域１５ｄとボディ領域１６との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【００５９】
また、本実施例では、ソース領域１５ｓ下に形成する高濃度拡散領域１７ｓを、ゲート電極１４下に形成する高濃度拡散領域１７ｃよりも深い領域、言い換えれば、支持基板１１ａ上面からある程度深い領域に形成している。これにより、ソース領域１５ｓと高濃度拡散領域１７ｓとの間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失の低減することが可能となる。
【００６０】
また、本実施例では、高濃度拡散領域１７ｃが支持基板１１ａ上部又は表面に形成されている。このように、ゲート電極１４下の高濃度拡散領域１７ｃを支持基板１１ａ上面付近に形成することで、高濃度拡散領域１７ｃがドレイン領域１５ｄから広がる電界に効率良く作用することが可能となる。この結果、ドレイン領域１５ｄとボディ領域１６との間に形成される寄生容量をより効果的に低減することが可能となる。
【００６１】
また、本実施例では、ＳＯＩ層１１ｃ、すなわちボディ領域１６の不純物濃度を、支持基板１１ａの不純物濃度と同じ又は支持基板１１ａの不純物濃度と略変わらない濃度としている。このようにボディ領域１６の不純物濃度を低くすることで、本実施例では、導通時にボディ領域１６に形成されたチャネルを通過するキャリアが、ボディ領域１６中に存在する不純物によって散乱されることを低減できる。この結果、ＳＯＩ−ＭＯＳＦＥＴ１の駆動電流を増加することが可能となる。
【実施例２】
【００６２】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００６３】
・構成
図６は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ２の概略構成を示す断面図である。なお、図６では、図１と同様に、ＳＯＩ−ＭＯＳＦＥＴ２をゲート幅方向と垂直な面で切断した際の断面構造を示す。
【００６４】
図６に示すように、ＳＯＩ−ＭＯＳＦＥＴ２は、支持基板１１ａと支持基板１１ａ上に形成されたＢＯＸ層１１ｂとＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとからなるＳＯＩ基板１１と、支持基板１１ａに形成された３つの高濃度拡散領域１７ｃ、１７ｄ及び１７ｓと、ＳＯＩ層１１ｃを複数の素子形成領域（アクティブ領域とも言う）に区画する素子分離絶縁膜１２と、ＳＯＩ層１１ｃの素子形成領域に形成されたドレイン領域１５ｄ及びソース領域１５ｓと、ドレイン領域１５ｄ及びソース領域１５ｓで挟まれたボディ領域１６と、ボディ領域１６上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極２４とを有する。すなわち、本実施例では、実施例１におけるゲート電極１４がゲート電極２４に置き換えられている。
【００６５】
ゲート電極２４は、図６に示すように、金属製のゲート（以下、メタルゲートという）２４ａが、例えばｎ型の導電性を有する不純物を含むことで導電性を有するポリシリコン製の２つのゲート（以下、ポリシリコンゲートという）２４ｂにサンドウィッチされた構造を有する。
【００６６】
この構成において、メタルゲート２４ａは、実施例１におけるゲート電極１４と同様に、例えばチタニウムやアルミニウムやその他の金属若しくはそれらの何れかを含む合金などで形成される。本説明では、メタルゲート２４ａをアルミニウムで形成した場合を例に挙げて説明する。また、その膜厚は例えば１５００〜２０００Å程度とすることができる。
【００６７】
一方、ポリシリコンゲート２４ｂは、上述したように、例えばｎ型の導電性を有する不純物、例えばボロンイオンを含むポリシリコンで形成される。また、その膜厚は、メタルゲート２４ａと同様に、例えば１５００〜２０００Å程度とすることができる。
【００６８】
また、本実施例では、ゲート電極２４におけるメタルゲート２４ａが占める割合、すなわちメタルゲート２４ａのゲート長方向の長さを制御することで、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを制御する。ここで、図７（ａ）及び図７（ｂ）を用いて、メタルゲート２４ａの長さ（以下、メタルゲート長Ｌａという）とＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔとの関係を説明する。
【００６９】
図７（ａ）は、本実施例によるゲート電極２４を抜粋して示す拡大図である。また、図７（ｂ）は、ＳＯＩ−ＭＯＳＦＥＴ２が有する閾値電圧Ｖｔのメタルゲート長Ｌａ依存性を示すグラフである。なお、本説明では、図７（ａ）及び図７（ｂ）に示すように、ゲート電極２４全体のゲート長方向の長さをＬとし、メタルゲート２４ａの両サイドにそれぞれ形成されたポリシリコンゲート２４ｂのゲート長方向の長さを、双方ともに同じ長さＬｂ／２とする。また、ゲート電極２４全体のゲート長方向の長さＬを１００ｎｍに固定する。したがって、Ｌ＝Ｌａ＋２×Ｌｂ／２＝Ｌａ＋Ｌｂ＝１００［ｎｍ］の関係が成り立つ。
【００７０】
図７（ｂ）に示すように、メタルゲート長Ｌａの長さを長くする、すなわちゲート電極２４におけるメタルゲート２４ａがゲート長方向に占める割合を大きくすると、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔが大きくなる。言い換えれば、メタルゲート長Ｌａの長さを短くする、すなわちゲート電極２４におけるメタルゲート２４ａがゲート長方向に占める割合を小さくすると、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔが小さくなる。このように、ゲート電極２４におけるメタルゲート２４ａが占める割合を制御することで、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを制御することが可能である。
【００７１】
このような構成は、特に、ボディ領域１６における不純物濃度が薄い場合に有効である。すなわち、ボディ領域１６の不純物濃度が低いと、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔが低下して非導通時におけるドレイン・ソース間の電流遮断能力が低下し、これによりサブスレッシュホールドリーク電流が増加する場合がある。そこで、本実施例のようにゲート電極２４の構成を用いてＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを増加することで、ボディ領域１６の不純物濃度を高くすることなく、すなわちＳＯＩ−ＭＯＳＦＥＴ２の駆動電流を低減させることなく、サブスレッシュホールドリーク電流を低減させることが可能となる。
【００７２】
なお、本実施例では、メタルゲート２４ａを挟む２つのポリシリコンゲート２４ｂのゲート長方向の長さを同じとしたが、本発明はこれに限定されず、例えばドレイン側のポリシリコンゲート２４ｂのゲート長方向の長さを、ソース側のポリシリコンゲート２４ｂのゲート長方向の長さよりも長くするなど、種々変形することが可能である。その他の構成は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００７３】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２の製造方法を図面と共に詳細に説明する。図８から図１１は、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２の製造方法を示すプロセス図である。なお、本実施例による製造方法において、支持基板１１ａ中に高濃度拡散領域１７ｃを形成するまでの工程は、実施例１における図２（ａ）から図３（ａ）を用いて説明した工程と同様であるため、ここでは詳細な説明を省略する。
【００７４】
本製造方法では、まず、実施例１において図２（ａ）から図３（ａ）を用いて説明したように支持基板１１ａ中に高濃度拡散領域１７ｃを形成する。続いて、レジストパターンＲ１１（図３（ａ）参照）を除去した後、再度、シリコン酸化膜１０３上に所定のレジスト液をスピン塗布し、既存のフォトリソグラフィ工程を経ることで、シリコン薄膜１６Ｂにおけるドレイン領域１５ｄ及びソース領域１５ｓとなる領域上にそれぞれ開口を有するレジストパターンＲ２１を形成する。続いて、図８（ａ）に示すように、レジストパターンＲ２１における開口から、例えばｐ型の不純物であるボロンイオンを例えば３０ＫｅＶ程度以上（例えば４０ＫｅＶ程度）に加速して注入することで、支持基板１１ａにおける上面から所定距離（Ｄ２）深い領域に、不純物濃度が例えば１×１０20〜１×１０21／ｃｍ3程度の高濃度拡散領域１７ｄ及び１７ｓを形成する。なお、高濃度拡散領域１７ｄ及び１７ｓが形成される領域は、実施例１と同様に、ドレイン領域１７ｄ及びソース領域１７ｓが形成される領域下のみである。また、注入された不純物は例えば熱拡散される。さらに、本説明では、図２（ｃ）に示した工程で使用したシリコン酸化膜１０３をそのまま図８（ａ）に示す工程で使用したが、本発明はこれに限定されず、シリコン酸化膜１０３を除去した後、改めて別のシリコン酸化膜を形成しても良い。
【００７５】
次に、レジストパターンＲ２１を除去した後、ＳＯＩ層１１ｃ上面を熱酸化することで、図８（ｂ）に示すように、膜厚が例えば２０〜５０Å程度のシリコン酸化膜１３Ａを形成する。このシリコン酸化膜１３Ａは、後工程においてゲート絶縁膜１３へパターニングされる。
【００７６】
次に、例えばＣＶＤ法にて、膜厚がメタルゲート２４ａの膜厚以上、例えば１５００〜２０００Å程度以上のシリコン窒化膜２０４をＳＯＩ層１１ｃ上全面に形成する。続いて、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、シリコン窒化膜２０４におけるメタルゲート２４ａを形成する領域開口を形成する。続いて、例えばＣＶＤ法にてアルミニウムなどの金属を堆積させることで、図８（ｃ）に示すように、少なくともシリコン窒化膜２０４に形成した開口を埋める程度の膜厚、すなわち１５００〜２０００Å程度以上の膜厚を有する導体膜２４Ａを形成する。
【００７７】
次に、例えばＣＭＰ法にてシリコン窒化膜２０４が露出する程度に導体膜２４Ａを研磨することで、導体膜２４Ａをメタルゲート２４ａへパターニングする。この際、メタルゲート２４ａの膜厚が例えば１５００〜２０００Å程度となるように導体膜２４Ａ（シリコン窒化膜２０４を含んでも良い）を研磨する。続いて、既存のエッチングにて、シリコン窒化膜２０４を除去する。シリコン窒化膜２０４のエッチングでは、メタルゲート２４ａ及びシリコン酸化膜（シリコン酸化膜１３Ａ及び素子分離絶縁膜１２）との選択比が充分に取れる条件が適用される。これにより、図９（ａ）に示すように、シリコン酸化膜１３Ａ上にメタルゲート２４ａが形成される。
【００７８】
次に、図９（ｂ）に示すように、例えば既ＣＶＤ法にて、膜厚がポリシリコンゲート２４ｂの膜厚以上、例えば１５００〜２０００Å程度以上のポリシリコン膜２４ＢをＳＯＩ層１１ｃ上及びメタルゲート２４ａ上に形成する。なお、このポリシリコン膜２４Ｂは、後工程においてポリシリコンゲート２４ｂへパターニングされる。したがって、ポリシリコン膜２４Ｂは、例えばｎ型の導電性を有する不純物を含むことで導電性を有している。
【００７９】
次に、例えばＣＭＰ法にてメタルゲート２４ａ上面が露出する程度にポリシリコン膜２４Ｂを研磨する。これにより、図１０（ａ）に示すように、ポリシリコン膜２４Ｂがポリシリコンゲート２４ｂと同じ膜厚を有するポリシリコン膜２４Ｃへ薄膜化される。
【００８０】
次に、ポリシリコン膜２４Ｃ上及びメタルゲート２４ａ上に所定のレジスト液をスピン塗布し、既存のフォトリソグラフィ工程を経ることで、ポリシリコン膜２４Ｃ上及びメタルゲート２４ａにおけるゲート電極２４を形成する領域上にレジストパターンＲ２２を形成する。続いて、レジストパターンＲ２２をマスクとして、露出しているポリシリコン膜２４Ｃ及びシリコン酸化膜１３Ａをエッチングすることで、図１０（ｂ）に示すように、ポリシリコン膜２４Ｃをポリシリコンゲート２４ｂへパターニングすると共に、メタルゲート２４ａとポリシリコンゲート２４ｂとからなるゲート電極２４下にゲート絶縁膜１３を形成する。
【００８１】
次に、例えばＣＶＤ法にて、膜厚が例えば１００Å程度のシリコン酸化膜２０５を露出したＳＯＩ層１１ｃ上及びゲート電極２４上に形成する。続いて、図１１に示すように、シリコン酸化膜２０５上から例えばｎ型の不純物であるヒ素イオン又はリンイオンを例えば１０ＫｅＶ程度に加速して注入することで、ＳＯＩ層１１ｃにおけるゲート電極２４下以外の領域に不純物濃度が例えば１×１０20〜１×１０21／ｃｍ3程度のドレイン領域１５ｄ及びソース領域１５ｓを形成する。この際、ゲート電極２４は不純物注入時のマスクとして機能する。このため、ドレイン領域１５ｄ及び１５ｓは、自己整合的にゲート電極２４下を挟む一対の領域に形成される。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜２０５は、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、注入された不純物は拡散される。さらに、ドレイン領域１５ｄ及びソース領域１５ｓを形成後、シリコン酸化膜２０５は除去される。
【００８２】
以上のような工程を経ることで、図６に示すような本実施例によるＳＯＩ−ＭＯＳＦＥＴ２を製造することができる。
【００８３】
・作用効果
以上説明したように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２は、支持基板１１と、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、支持基板１１ａに形成された高濃度拡散領域１７ｃと、支持基板１１の高濃度拡散領域１７ｃよりも深い領域に形成された高濃度拡散領域１７ｄと、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上に形成されたゲート電極２４と、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域に形成されたドレイン領域１５ｄと、ＳＯＩ層１１ｃにおけるゲート電極２４下を挟んでドレイン領域１５ｄと反対側の領域に形成されたソース領域１５ｓとを有して構成される。
【００８４】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２の製造方法は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、支持基板１１ａに高濃度拡散領域１７ｃを形成し、支持基板１１ａの高濃度拡散領域１７ｃよりも深い領域に高濃度拡散領域１７ｄを形成し、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上にゲート電極２４を形成し、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域にドレイン領域１５ｄを形成し、ＳＯＩ層１１ｃにおけるゲート電極２４下を挟んでドレイン領域１５ｄと反対側の領域にソース領域１５ｓを形成する。
【００８５】
このように、支持基板１１ａにおけるドレイン領域１５ｄ下とゲート電極２４下との領域それぞれに高濃度拡散領域１７ｄ及び１７ｃを形成することで、実施例１と同様に、これら高濃度拡散領域１７ｄ及び１７ｃがドレイン領域１５ｄから広がる電界に作用するため、ドレイン領域１５ｄから延びる電界の向きの線がＳＯＩ層１１ｃ下のＢＯＸ層１１ｂを通ってゲート電極２４下のＳＯＩ層１１ｃ、すなわち動作時にチャネルが形成される領域（ボディ領域１６）へ貫通することを抑制することが可能となる。すなわち、ドレイン領域１５ｄとボディ領域１６との間に形成される寄生容量を低減することが可能となる。これにより、例えばＳＯＩ基板１１におけるＢＯＸ層１１ｂを厚くした場合でも、ドレイン領域１５ｄとボディ領域１６との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【００８６】
また、本実施例では、ドレイン領域１５ｄ下に形成する高濃度拡散領域１７ｄを、ゲート電極２４下に形成する高濃度拡散領域１７ｃよりも深い領域、言い換えれば、支持基板１１ａ上面からある程度深い領域に形成している。これにより、実施例１と同様に、ドレイン領域１５ｄと高濃度拡散領域１７ｄとの間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失の低減することが可能となる。
【００８７】
また、本実施例では、実施例１と同様に、支持基板１１ａの高濃度拡散領域１７ｃよりも深く且つ高濃度拡散領域１７ｃ下を挟んで高濃度拡散領域１７ｄと反対側の領域に形成された高濃度拡散領域１７ｓをさらに有し、ソース領域１５ｓが、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｓ上の領域に形成されている。これにより、実施例１と同様の効果を奏することが可能となる。
【００８８】
また、本実施例では、実施例１と同様に、高濃度拡散領域１７ｃが支持基板１１ａ上部又は表面に形成されている。これにより、実施例１と同様の効果を奏することが可能となる。
【００８９】
また、本実施例では、ＳＯＩ層１１ｃ、すなわちボディ領域１６の不純物濃度を、支持基板１１ａの不純物濃度と同じ又は支持基板１１ａの不純物濃度と略変わらない濃度としている。これにより、実施例１と同様の効果を奏することが可能となる。
【００９０】
また、本実施例では、ゲート電極２４が、高濃度拡散領域１７ｃ上の一部に形成されたメタルゲート２４ａと、高濃度拡散領域１７ｃ上であってメタルゲート２４ａの側面に形成され且つメタルゲート２４ａよりも導電率が低いポリシリコンゲート２４ｂとを有する。
【００９１】
このように、ゲート電極２４を誘電率の異なる２種類のゲート（メタルゲート２４ａとポリシリコンゲート２４ｂ）で構成することで、誘電率の高いゲート（本例ではメタルゲート２４ａ）のゲート電極２４における長さを制御することで、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを制御することが可能となる。これにより、例えばボディ領域１６の不純物濃度を低くした場合でも、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔが低下することでサブスレッシュホールドリーク電流が増加するという不具合を防止することが可能となる。
【実施例３】
【００９２】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。さらに、本実施例では、半導体装置の基本構成として、実施例２で例示したＳＯＩ−ＭＯＳＦＥＴ２の構成を引用するが、本発明ではこれに限定されず、実施例１で例示したＳＯＩ−ＭＯＳＦＥＴ１の構成を用いることも可能である。この場合、ゲート電極２４がゲート電極１４に置き換えられる。
【００９３】
・構成
図１２は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ３の概略構成を示す断面図である。なお、図１２では、図１及び図６と同様に、ＳＯＩ−ＭＯＳＦＥＴ３をゲート幅方向と垂直な面で切断した際の断面構造を示す。
【００９４】
図１２に示すように、ＳＯＩ−ＭＯＳＦＥＴ３は、支持基板１１ａと支持基板１１ａ上に形成されたＢＯＸ層１１ｂとＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとからなるＳＯＩ基板１１と、支持基板１１ａに形成された３つの高濃度拡散領域１７ｃ、１７ｄ及び１７ｓと、ＳＯＩ層１１ｃを複数の素子形成領域（アクティブ領域とも言う）に区画する素子分離絶縁膜１２と、ＳＯＩ層１１ｃの素子形成領域に形成されたドレイン領域１５ｄ及びソース領域１５ｓと、ドレイン領域１５ｄ及びソース領域１５ｓそれそれからゲート電極１４下の一部まで延在する低濃度拡散領域３５ｄ及び３５ｓと、低濃度拡散領域３５ｄ及び３５ｓ（ドレイン領域１５ｄ及びソース領域１５ｓを含む）で挟まれたボディ領域３６と、ボディ領域３６上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極２４と、ゲート絶縁膜１３上であってゲート電極２４の両サイドに形成されたサイドウォール３７とを有する。すなわち、本実施例では、実施例２におけるゲート電極２４の両サイドにサイドウォール３７が形成されると共に、ドレイン領域１５ｄからサイドウォール３７下を介してゲート電極２４下まで延存する低濃度拡散領域（ＬＤＤともいう）３５ｄと、ソース領域１５ｓからサイドウォール３７下を介してゲート電極２４下まで延存する低濃度拡散領域（ＬＤＤともいう）３５ｓとをさらに有する。また、これに伴い、実施例１又は２におけるボディ領域１６が、ボディ領域３６に置き換えられている。
【００９５】
サイドウォール３７は、例えばシリコン酸化膜を異方性エッチングすることで形成された絶縁膜である。そのゲート長方向に沿った膜厚は、例えば８００Å程度とすることができる。このようなサイドウォール３７を設けることで、ゲート電極２４からドレイン領域１５ｄまでの距離、並びにゲート電極２４からソース領域１５ｓまでの距離が規定される。
【００９６】
ドレイン領域１５ｄからサイドウォール３７下を介してゲート電極下の一部の領域まで延在する低濃度拡散領域３５ｄは、例えばｎ型の不純物（例えばヒ素イオン又はリンイオン）が例えば１×１０19／ｃｍ3程度の濃度となるように注入、拡散することで形成することができる。なお、ＳＯＩ層１１ｃのアクティブ領域におけるドレイン領域１５ｄ及びソース領域１５ｓと低濃度拡散領域３５ｄ及び３５ｓとが形成されていない領域は、動作時にチャネルが形成される領域、すなわちボディ領域３６となる。したがって、本実施例によるボディ領域３６は、ノンドープの領域又は比較的薄い不純物濃度の領域となる。
【００９７】
以上のような構成を有することで、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３は、実施例１又は２によるＳＯＩ−ＭＯＳＦＥＴ１又は２と比較して、高い耐圧特性を有することができる。その他の構成は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００９８】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３の製造方法を図面と共に詳細に説明する。図１３及び図１４は、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３の製造方法を示すプロセス図である。なお、本実施例による製造方法において、ＳＯＩ層１１ｃ上にゲート絶縁膜１３及びゲート電極２４を形成するまでの工程は、実施例１における図２（ａ）から図３（ａ）及び実施例２における図８（ａ）から図１０（ｂ）を用いて説明した工程と同様であるため、ここでは詳細な説明を省略する。
【００９９】
本製造方法では、まず、実施例１において図２（ａ）から図３（ａ）を用いて説明したように支持基板１１ａ中に高濃度拡散領域１７ｃを形成した後、実施例２において図８（ａ）から図１０（ｂ）を用いて説明したようにＳＯＩ層１１ｃ上にゲート絶縁膜１３及びゲート電極２４を形成する。続いて、例えばＣＶＤ法にて膜厚が例えば１００Å程度のシリコン酸化膜３０５を露出したＳＯＩ層１１ｃ上及びゲート電極２４上に形成する。続いて、図１３（ａ）に示すように、シリコン酸化膜３０５上から例えばｎ型の不純物であるヒ素イオン又はリンイオンを例えば５ＫｅＶ程度に加速して注入することで、ＳＯＩ層１１ｃにおけるゲート電極２４下以外の領域に不純物濃度が例えば１×１０19／ｃｍ3程度の低濃度拡散領域３５ｄ及び３５ｓを形成する。この際、ゲート電極２４は不純物注入時のマスクとして機能する。このため、低濃度拡散領域３５ｄ及び３５ｓは、自己整合的にゲート電極２４下を挟む一対の領域に形成される。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜３０５は、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、注入された不純物は拡散される。
【０１００】
次に、シリコン酸化膜２０５を除去した後、図１３（ｂ）に示すように、例えばＣＶＤ法にて、膜厚が例えば１０００Å程度以上のシリコン酸化膜３７Ａを露出したＳＯＩ層１１ｃ上及びゲート電極２４上に形成する。
【０１０１】
次に、既存の異方性エッチングを行うことで、ＳＯＩ層１１ｃ上及びゲート電極２４上に形成したシリコン酸化膜３７Ａをパターニングする。これにより、図１４（ａ）に示すように、ゲート電極２４の両サイドに、ゲート長方向の膜厚が例えば８００Å程度のサイドウォール３７が形成される。
【０１０２】
次に、例えばＣＶＤ法にて、膜厚が例えば１００Å程度のシリコン酸化膜３０６を露出したＳＯＩ層１１ｃ上とサイドウォール３７上とゲート電極２４上にそれぞれ形成する。続いて、図１４（ｂ）に示すように、シリコン酸化膜３０６上から例えばｎ型の不純物であるヒ素イオン又はリンイオンを例えば１０ＫｅＶ程度に加速して注入することで、ＳＯＩ層１１ｃにおけるゲート電極２４及びサイドウォール３７下以外の領域に不純物濃度が例えば１×１０20／ｃｍ3〜１×１０21／ｃｍ3程度のドレイン領域１５ｄ及びソース領域１５ｓを形成する。この際、ゲート電極２４及びサイドウォール３７は、不純物注入時のマスクとして機能する。このため、ドレイン領域１５ｄ及びソース領域１５ｓは、自己整合的にゲート電極２４及びサイドウォール３７下を挟む一対の領域に形成される。なお、ＳＯＩ層１１ｃ上に形成したシリコン酸化膜３０６は、不純物注入時にＳＯＩ層１１ｃが受けるダメージを軽減するためのマスクとして機能する。また、注入された不純物は拡散される。さらに、ドレイン領域１５ｄ及びソース領域１５ｓを形成後、シリコン酸化膜３０６は除去される。
【０１０３】
以上のような工程を経ることで、図１２に示すような本実施例によるＳＯＩ−ＭＯＳＦＥＴ３を製造することができる。
【０１０４】
・作用効果
以上説明したように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３は、支持基板１１と、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、支持基板１１ａに形成された高濃度拡散領域１７ｃと、支持基板１１の高濃度拡散領域１７ｃよりも深い領域に形成された高濃度拡散領域１７ｄと、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上に形成されたゲート電極２４と、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域に形成されたドレイン領域１５ｄと、ＳＯＩ層１１ｃにおけるゲート電極２４下を挟んでドレイン領域１５ｄと反対側の領域に形成されたソース領域１５ｓとを有して構成される。
【０１０５】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３の製造方法は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、支持基板１１ａに高濃度拡散領域１７ｃを形成し、支持基板１１ａの高濃度拡散領域１７ｃよりも深い領域に高濃度拡散領域１７ｄを形成し、ＳＯＩ層１１ｃ上であって高濃度拡散領域１７ｃ上にゲート電極２４を形成し、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｄ上の領域にドレイン領域１５ｄを形成し、ＳＯＩ層１１ｃにおけるゲート電極２４下を挟んでドレイン領域１５ｄと反対側の領域にソース領域１５ｓを形成する。
【０１０６】
このように、支持基板１１ａにおけるドレイン領域１５ｄ下とゲート電極２４下との領域それぞれに高濃度拡散領域１７ｄ及び１７ｃを形成することで、実施例１及び２と同様に、これら高濃度拡散領域１７ｄ及び１７ｃがドレイン領域１５ｄから広がる電界に作用するため、ドレイン領域１５ｄから延びる電界の向きの線がＳＯＩ層１１ｃ下のＢＯＸ層１１ｂを通ってゲート電極２４下のＳＯＩ層１１ｃ、すなわち動作時にチャネルが形成される領域（ボディ領域３６）へ貫通することを抑制することが可能となる。すなわち、ドレイン領域１５ｄとボディ領域３６との間に形成される寄生容量を低減することが可能となる。これにより、例えばＳＯＩ基板１１におけるＢＯＸ層１１ｂを厚くした場合でも、ドレイン領域１５ｄとボディ領域３６との間で形成される寄生容量が増加したり、ＤＩＢＬ効果によりサブスレッシュホールドリーク電流が増加したりしてしまうと言う問題を回避することができる。
【０１０７】
また、本実施例では、ドレイン領域１５ｄ下に形成する高濃度拡散領域１７ｄを、ゲート電極２４下に形成する高濃度拡散領域１７ｃよりも深い領域、言い換えれば、支持基板１１ａ上面からある程度深い領域に形成している。これにより、実施例１及び２と同様に、ドレイン領域１５ｄと高濃度拡散領域１７ｄとの間で形成される接合容量が増大することを抑制することが可能となる。結果、負荷容量ＣＬを低減できるため、動作の高速化及び低消費電力化が可能となると共に、高周波動作における信号伝達損失の低減することが可能となる。
【０１０８】
また、本実施例では、実施例１及び２と同様に、支持基板１１ａの高濃度拡散領域１７ｃよりも深く且つ高濃度拡散領域１７ｃ下を挟んで高濃度拡散領域１７ｄと反対側の領域に形成された高濃度拡散領域１７ｓをさらに有し、ソース領域１５ｓが、ＳＯＩ層１１ｃにおける高濃度拡散領域１７ｓ上の領域に形成されている。これにより、実施例１及び２と同様の効果を奏することが可能となる。
【０１０９】
また、本実施例では、実施例１及び２と同様に、高濃度拡散領域１７ｃが支持基板１１ａ上部又は表面に形成されている。これにより、実施例１及び２と同様の効果を奏することが可能となる。
【０１１０】
また、本実施例では、実施例１及び２と同様に、ＳＯＩ層１１ｃ、すなわちボディ領域３６の不純物濃度を、支持基板１１ａの不純物濃度と同じ又は支持基板１１ａの不純物濃度と略変わらない濃度としている。これにより、実施例１及び２と同様の効果を奏することが可能となる。
【０１１１】
また、本実施例では、実施例２と同様に、ゲート電極２４が、高濃度拡散領域１７ｃ上の一部に形成されたメタルゲート２４ａと、高濃度拡散領域１７ｃ上であってメタルゲート２４ａの側面に形成され且つメタルゲート２４ａよりも導電率が低いポリシリコンゲート２４ｂとを有する。これにより、実施例２と同様の効果を奏することが可能となる。
【０１１２】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３は、ＳＯＩ層１１ｃにおけるゲート電極２４下を挟む一対の領域に形成された、ドレイン領域１５ｄ及びソース領域１５ｓよりも不純物濃度が低い低濃度拡散領域３５ｄ及び３５ｓと、ゲート電極２４の側面に形成されたサイドウォール３７とをさらに有し、ドレイン領域１５ｄが高濃度拡散領域１７ｄ上であってサイドウォール３７下以外の領域に形成され、ソース領域１５ｓが高濃度拡散領域１７ｓ上であってサイドウォール３７下以外の領域に形成されている。
【０１１３】
このように、ゲート電極２４の両サイドにサイドウォール３７を形成し、このサイドウォール３７下、すなわちゲート電極２４とドレイン領域１５ｄ又はソース領域１５ｓとの間に低濃度拡散領域３５ｄ又は３５ｓをそれぞれ形成することで、ＳＯＩ−ＭＯＳＦＥＴ３の耐圧特性を、例えば実施例１又は２によるＳＯＩ−ＭＯＳＦＥＴ１又は２よりも高くすることが可能となる。
【０１１４】
また、本実施例では、低濃度拡散領域３５ｄ及び３５ｓ下だけでなく、ゲート電極２４下及びドレイン領域１５ｄ（ソース領域１５ｓを含んでも良い）下にも高濃度拡散領域１７ｃ及び１７ｄ（１７ｓを含んでも良い）が形成されているため、ドレイン領域１５ｄから延びる電界の向きの線がＳＯＩ層１１ｃ下のＢＯＸ層１１ｂを通ってボディ領域３６へ貫通することを、より効果的に抑制することが可能となる。
【０１１５】
なお、本実施例では、上述したように実施例２によるＳＯＩ−ＭＯＳＦＥＴ２を引用した場合を例示したが、本発明はこれに限定されず、例えば実施例１によるＳＯＩ−ＭＯＳＦＥＴ１を引用することも可能である。
【０１１６】
また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の実施例１による半導体装置であるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す図であり、ＳＯＩ−ＭＯＳＦＥＴをゲート幅方向と垂直な面で切断した際の断面構造を示す図である。
【図２】本発明の実施例１、２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。
【図３】本発明の実施例１、２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。
【図４】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（３）。
【図５】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（４）。
【図６】本発明の実施例２による半導体装置であるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す図であり、ＳＯＩ−ＭＯＳＦＥＴをゲート幅方向と垂直な面で切断した際の断面構造を示す図である。
【図７】本発明の実施例２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。
【図８】本発明の実施例２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。
【図９】本発明の実施例２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（３）。
【図１０】本発明の実施例２または３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（４）。
【図１１】本発明の実施例２によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（５）。
【図１２】本発明の実施例３による半導体装置であるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す図であり、ＳＯＩ−ＭＯＳＦＥＴをゲート幅方向と垂直な面で切断した際の断面構造を示す図である。
【図１３】本発明の実施例３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。
【図１４】本発明の実施例３によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。
【符号の説明】
【０１１８】
１、２、３  ＳＯＩ−ＭＯＳＦＥＴ
１１  ＳＯＩ基板
１１ａ  支持基板
１１ｂ  ＢＯＸ層
１１ｃ  ＳＯＩ層
１２  素子分離絶縁膜
１３  ゲート絶縁膜
１３Ａ  シリコン酸化膜
１４、２４  ゲート電極
１４Ａ、２４Ａ  導体膜
１５ｄ  ドレイン領域
１５ｓ  ソース領域
１６、３６  ボディ領域
１６Ａ、１６Ｂ  シリコン薄膜
１７ｃ、１７ｄ、１７ｓ  高濃度拡散領域
２４ａ  メタルゲート
２４ｂ  ポリシリコンゲート
２４Ｂ、２４Ｃ  ポリシリコン膜
３５ｄ、３５ｓ  低濃度拡散領域
３７  サイドウォール
３７Ａ  シリコン酸化膜
１０１、１０３、１０５、２０５、３０５、３０６  シリコン酸化膜
１０２、１０４、２０４  シリコン窒化膜
Ｒ１１、Ｒ２１、Ｒ２２  レジストパターン
【図１】
2007188992.tif 000003
【図２】
2007188992.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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