(57)【要約】【課題】  スイッチからの電力漏洩を抑制し、オン抵抗を向上させることの可能な半導体装置およびその制御方法を提供すること。【解決手段】  本発明は、送信部と接続される入力端子Ｔｘ１、Ｔｘ２と、共通接続部と接続される端子Ａｔ１、Ａｔ２との間に複数のＦＥＴが直列に接続され、各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチ１０、２０を有する。また、受信部と接続される出力端子Ｒｘ１、Ｒｘ２と、共通接続部と接続される端子Ａｒ１、Ａｒ２との間に複数のＦＥＴが直列に接続され、各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチ３０、４０を有する。さらに所定の電源に基づいて正または負の昇圧電圧を生成する昇圧回路８０とを有している。そして、送信用スイッチが導通状態の場合に、受信用スイッチを非導通状態とする電位として、受信用スイッチのＦＥＴに昇圧電圧を印加する半導体装置とその制御方法である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
送信部と接続される第１端子と、共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチと、
受信部と接続される第１端子と、前記共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチと、
所定の電源に基づいて正または負の昇圧電圧を生成する昇圧回路とを備え、
前記送信用スイッチが導通状態の場合に、前記受信用スイッチを非導通状態とする電位として、前記受信用スイッチのＦＥＴに前記昇圧電圧を印加することを特徴とする半導体装置。
【請求項２】
前記受信用スイッチが導通状態の場合に、前記所定の電源を遮断する電源遮断回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記送信用スイッチを複数具備し、その一つが導通状態の場合、その他の送信用スイッチのＦＥＴには、前記受信用スイッチとともに前記昇圧電圧が印加されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＦＥＴはＭＥＳＦＥＴであり、前記昇圧電圧は、導通状態の前記送信用スイッチのＦＥＴのゲートから前記共通接続部を介して非導通状態の前記受信用スイッチのＦＥＴに印加されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記昇圧電圧は、前記受信用スイッチのＦＥＴのゲートに印加されることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記昇圧回路は、発振器を有し、発振器の出力より昇圧電圧を生成することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記昇圧回路は、前記共通接続部から得られる前記送信部からの送信電力より昇圧電圧を生成することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記送信電力は、非導通状態の受信用スイッチの第１端子から前記昇圧回路に供給されることを特徴とする請求項７記載の半導体装置。
【請求項９】
送信部と接続される第１端子と、共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチと、
受信部と接続される第１端子と、前記共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチと、を備える半導体装置の制御において、
前記送信用スイッチが導通状態の場合に、導通状態の前記送信用スイッチおよび非導通状態の前記受信用スイッチの少なくとも一つのスイッチの各ＦＥＴのゲートに、所定の電源より正または負に昇圧された昇圧電圧を印加することを特徴とする半導体装置の制御方法。
【請求項１０】
前記昇圧電圧は、前記送信用スイッチが導通状態となる場合に生成されることを特徴とする請求項９記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特に複数のＦＥＴを直列に接続したスイッチを有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、例えば、携帯電話端末向け等に、ＦＥＴ（電界効果トランジスタ）で構成する多ポートのスイッチ（ＳＰＮＴ：Single Pole N-Through:  Ｎはポート数）が用いられている。特に、携帯電話端末や携帯用ゲーム機等に用いられるスイッチは、挿入損出を削減すると共に消費電力を削減することが求められている。
【０００３】
特許文献１の図１には、ＦＥＴを多段直列接続するスイッチ回路が開示されている。各々のスイッチのＦＥＴを５段スタックしたＳＰ４Ｔを例に従来例について説明する。図１は従来例を説明するための構成図である。図１を参照に、アンテナ端子Ａｎｔに送信用スイッチ１０、２０および受信用スイッチ３０、４０が接続されている。アンテナ端子Ａｎｔはバイアス抵抗５８を介し接地されている。送信用スイッチ１０は５個のＦＥＴ（Ｆ１ａないしＦ１ｅ）と５個の抵抗Ｒ２ａないしＲ２ｅを含み、送信用スイッチ２０はＦＥＴ（Ｆ２ａないしＦ２ｅ）と抵抗Ｒ２ａないしＲ２ｅを含む。受信用スイッチ３０はＦＥＴ（Ｆ３ａないしＦ３ｅ）と抵抗Ｒ３ａないしＲ３ｅを含み、受信用スイッチ４０はＦＥＴ（Ｆ４ａないしＦ４ｅ）と抵抗Ｒ４ａないしＲ４ｅを含む。
【０００４】
送信用スイッチ１０は５個のＦＥＴ（Ｆ１ａないしＦ１ｅ）のドレインとソースがそれぞれ直列に接続されている。すなわち、５段にスタックされている。ＦＥＴ（Ｆ１ａ）のソースがアンテナ端子Ａｎｔに接続する端子Ａｔ１に、ＦＥＴ（Ｆ１ｅ）のドレインが入力端子Ｔｘ１に接続される。各ＦＥＴ（Ｆ１ａないしＦ１ｅ）のゲートは各々抵抗Ｒ１ａないしＲ１ｅを介し送信用制御端子Ｃｔｘ１に接続されている。これにより、送信用スイッチ１０は、送信用制御端子ＣＴｘ１の信号により、入力端子Ｔｘ１から入力したＲＦ信号をアンテナ端子Ａｎｔに出力する（導通状態）。または、ＲＦ信号を遮断する(非導通状態)。
【０００５】
送信用スイッチ２０、受信用スイッチ３０、４０も同じ構成であり、それぞれ、制御端子としてＣＴｘ２、ＣＲｘ１およびＣＲｘ２、入力端子としてＴｘ１、出力端子としてＲｘ１およびＲｘ２、アンテナ端子Ａｎｔに接続する端子としてＡｔ２、Ａｒ１およびＡｒ２が接続している。制御端子ＣＴｘ１、ＣＴｘ２、ＣＲｘ１およびＣＲｘ2は制御回路５０に接続される。制御回路５０には電源Ｖｄｄが供給され、接地されている。
【０００６】
従来例１に係るスイッチ回路においては、制御回路５０より導通状態とするスイッチの制御端子に電源電圧Ｖｄｄ(例えば３Ｖ)、その他のスイッチの制御端子に０Ｖを印加する。例えば、送信用スイッチ１０を導通状態とし、他のスイッチ２０、３０および４０を非導通状態とする場合、送信用制御端子ＣＴｘ１に電源電圧Ｖｄｄを印加し、制御端子ＣＴｘ２、ＣＲｘ１およびＣＲｘ２に０Ｖを印加する。この場合、制御端子ＣＴｘ１とグランドの間には図１の点線矢印のように電流が流れる。すなわち、スイッチ１０の各抵抗Ｒ１ａないしＲ１ｅ、各ＦＥＴ（Ｆ１ａないしＦ１e）のゲートに順方向、バイアス抵抗５８に電流が流れる。アンテナ端子Ａｎｔは、制御端子ＣＴｘ１からＦＥＴ（Ｆ１ａないしＦ１e）のゲート順方向電圧Ｖｆ分電圧降下した電圧に保持される。
【０００７】
以上により、送信用スイッチ１０の各ＦＥＴのゲートはソースに対し、正電位差が生じ、送信用スイッチ１０は導通状態となる。これにより、入力端子Ｔｘ１より入力した送信信号はアンテナ端子Ａｎｔに出力される。一方、その他のスイッチ２０、３０および４０の各ゲートはソースに対し、（電源電圧Ｖｄｄ−Ｖｆ）の電位差が生じ、非導通状態となる。ここでＶｆはＦＥＴのゲート順方向電圧である。これにより、入力端子Ｔｘ２より入力した送信信号はスイッチ２０により遮断される。また、アンテナ端子Ａｎｔより入力した受信信号はスイッチ３０、４０により遮断される。
【０００８】
例えば、携帯電話端末に使用されるスイッチの場合、送信信号の電力は約３５ｄＢｍである。このため、送信用スイッチ１０が導通状態の場合、アンテナ端子Ａｎｔには約３５ｄＢｍの電力の信号が流れる。そのため、非導通状態のスイッチ２０、３０および４０を介し、この電力が入出力端子Ｔｘ２、Ｒｘ１、Ｒｘ２に漏洩しないように、各スイッチはＦＥＴを多数段（例えば５段）スッタクし、電力の漏洩を抑制している。
【０００９】
特許文献２には、ＤＣ−ＤＣインバータを用い、送信用スイッチおよび受信用スイッチに負の電圧を印加するスイッチ回路が開示されている。
【特許文献１】特開平８−１３９０１４号公報
【特許文献２】実開平５−４３６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、非導通状態のスイッチを通過する電力漏洩を抑制するため、ＦＥＴのスタック段数を多くすると、導通状態での入出力端子とアンテナ端子Ａｎｔ間の抵抗（オン抵抗）が大きくなってしまう。これにより、挿入損失が大きくなってしまう。
【００１１】
本発明は、スイッチからの電力漏洩を抑制し、オン抵抗を向上させることの可能な半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、送信部と接続される第１端子と、共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチと、受信部と接続される第１端子と、前記共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチと、所定の電源に基づいて正または負の昇圧電圧を生成する昇圧回路とを備え、前記送信用スイッチが導通状態の場合に、前記受信用スイッチを非導通状態とする電位として、前記受信用スイッチのＦＥＴに前記昇圧電圧を印加することを特徴とする半導体装置である。本発明によれば、大きな電位差で受信用スイッチを非導通状態とすることができる。よって、非導通状態の受信用スイッチからの電力漏洩を抑制することができる。これより、受信用スイッチのスタック段数を従来例より少なくしても電力漏洩を抑制することができる。以上より、受信用スイッチが導通状態のときのオン抵抗を向上させることができる。
【００１３】
本発明は、前記受信用スイッチが導通状態の場合に、前記所定の電源を遮断する電源遮断回路を備えることを特徴とする半導体装置とすることができる。本発明によれば、受信用スイッチが導通状態の場合に、昇圧回路の動作を停止し、消費電力を削減することができる。
【００１４】
本発明は、前記送信用スイッチを複数具備し、その一つが導通状態の場合、その他の送信用スイッチのＦＥＴには、前記受信用スイッチとともに前記昇圧電圧が印加されることを特徴とする半導体装置とすることができる。本発明によれば、受信用スイッチに加え、送信用スイッチにおいても、スタック段数を従来例より少なくしても電力漏洩を抑制することができる。以上より、送信用スイッチが導通状態のときのオン抵抗を向上させることができる。
【００１５】
本発明は、前記ＦＥＴはＭＥＳＦＥＴであり、前記昇圧電圧は、導通状態の前記送信用スイッチのＦＥＴのゲートから前記共通接続部を介して非導通状態の前記受信用スイッチのＦＥＴに印加されることを特徴とする半導体装置とすることができる。本発明によれば、ＭＥＳＦＥＴのゲート順方向電圧Ｖｆは小さいため、受信用スイッチには昇圧された電圧に近い電圧を印加することができる。これにより、受信用スイッチが導通状態のときのオン抵抗をより向上させることができる。
【００１６】
本発明は、前記昇圧電圧は、前記受信用スイッチのＦＥＴのゲートに印加されることを特徴とする半導体装置とすることができる。本発明によれば、大きな電位差で受信用スイッチを非導通状態とすることができる。これにより、受信用スイッチが導通状態のときのオン抵抗を向上させることができる。
【００１７】
本発明は、前記昇圧回路は、発振器を有し、発振器の出力より昇圧電圧を生成することを特徴とする半導体装置とすることができる。本発明によれば、昇圧回路は、電源電圧より電圧を昇圧することができる。
【００１８】
本発明は、前記昇圧回路は、前記共通接続部から得られる前記送信部からの送信電力より昇圧電圧を生成することを特徴とする半導体装置とすることができる。また、前記送信電力は、非導通状態の受信用スイッチの第１端子から前記昇圧回路に供給されることを特徴とする半導体装置とすることができる。本発明によれば、発振器が不要になり、消費電力を削減することができる。
【００１９】
本発明は、送信部と接続される第１端子と、共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチと、受信部と接続される第１端子と、前記共通接続部と接続される第２端子との間に複数のＦＥＴが直列に接続され、前記各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチと、を備える半導体装置の制御において、前記送信用スイッチが導通状態の場合に、導通状態の前記送信用スイッチおよび非導通状態の前記受信用スイッチの少なくとも一つのスイッチの各ＦＥＴのゲートに、所定の電源より正または負に昇圧された昇圧電圧を印加することを特徴とする半導体装置の制御方法である。本発明によれば、大きな電位差でスイッチを非導通状態とすることができる。よって、非導通状態のスイッチからの電力漏洩を抑制することができる。これより、スイッチのスタック段数を従来例より少なくしても電力漏洩を抑制することができる。以上より、スイッチが導通状態のときのオン抵抗を向上させることができる。
【００２０】
本発明は、前記昇圧電圧は、前記送信用スイッチが導通状態となる場合に生成されることを特徴とする半導体装置の制御方法とすることができる。本発明によれば、消費電力を削減することができる。
【発明の効果】
【００２１】
本発明によれば、スイッチからの電力漏洩を抑制し、オン抵抗を向上させることの可能な半導体装置およびその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照し、本発明に係る実施例につき説明する。
【実施例１】
【００２３】
実施例１は携帯電話端末用のＳＰ４Ｔの例である。図２は実施例１に係るスイッチ回路の構成を示す図である。図３は制御回路５０の回路図、図４（ａ）は昇圧回路８０と電源遮断回路７０の回路図、図４（ｂ）は駆動回路５１、５２の回路図である。図２を参照に、アンテナ端子Ａｎｔに送信用スイッチ１０、２０および受信用スイッチ３０、４０が、それぞれ端子Ａｔ１、Ａｔ２、Ａｒ１、Ａｒ２（第２端子）を介し接続されている。ここで、アンテナ端子Ａｎｔと端子Ａｔ１、Ａｔ２、Ａｒ１およびＡｒ２を接続する部分を共通接続部という。アンテナ端子Ａｎｔはバイアス抵抗５８を介し接地されている。送信用スイッチ１０は３個のＦＥＴ（Ｆ１ａないしＦ１ｃ）と３個の抵抗Ｒ２ａないしＲ２ｃを含み、送信用スイッチ２０はＦＥＴ（Ｆ２ａないしＦ２ｃ）と抵抗Ｒ２ａないしＲ２ｃを含む。受信用スイッチ３０はＦＥＴ（Ｆ３ａないしＦ３ｃ）と抵抗Ｒ３ａないしＲ３ｃを含み、受信用スイッチ４０はＦＥＴ（Ｆ４ａないしＦ４ｃ）と抵抗Ｒ４ａないしＲ４ｃを含む。ＦＥＴ（Ｆ１ａないしＦ4ｃ）はＧａＡｓを用いたＮ型のＭＥＳＦＥＴである。
【００２４】
送信用スイッチ１０は３個のＦＥＴ（Ｆ１ａないしＦ１ｃ）のドレインとソースがそれぞれ直列に接続されている。すなわち、３段にスタックされている。ＦＥＴ（Ｆ１ａ）のソース（すなわち出力）がアンテナ端子Ａｎｔに接続する端子Ａｔ１（第１の端子）、ＦＥＴ（Ｆ１ｃ）のドレインが入力端子Ｔｘ１（第１端子）に接続される。各ＦＥＴ（Ｆ１ａないしＦ１ｃ）のゲートは各々抵抗Ｒ１ａないしＲ１ｃを介し送信用制御端子Ｃｔｘ１に接続されている。これにより、送信用スイッチ１０は、送信用制御端子Ｃｔｘ１の信号により、各ＦＥＴを導通させ入力端子Ｔｘ１（第１端子）から入力したＲＦ信号を端子Ａｔ１（第２端子）に出力し、アンテナ端子Ａｎｔより出力する（導通状態）。または、ＲＦ信号を遮断する（非導通状態）。このように、制御端子により、ＲＦ信号を導通させる状態を導通状態、ＲＦ信号を遮断する状態を非導通状態という。
【００２５】
送信用スイッチ２０、受信用スイッチ３０、４０も同じ構成であり、それぞれ、制御端子としてＣＴｘ２、ＣＲｘ１およびＣＲｘ２、入力端子としてＴｘ２、出力端子としてＲｘ１およびＲｘ２（第１端子）、アンテナ端子Ａｎｔ（および共通接続部）に接続する端子としてＡｔ２、Ａｒ１およびＡｒ２（第２端子）が接続する。制御端子ＣＴｘ１、ＣＴｘ２、ＣＲｘ１およびＣＲｘ2は制御回路５０に接続する。制御回路５０は、ロジック回路６０と駆動回路５１ないし５４を含む。スイッチ回路の外部より、各スイッチ１０、２０、３０および４０を選択するための信号ＩＮ１およびＩＮ２がロジック回路６０に入力する。ロジック回路６０の出力は各駆動回路５１ないし５４に入力する。入力端子Ｔｘ１、Ｔｘ２は、送信信号を生成する送信部（スイッチ回路外）と接続される。同様に出力端子Ｒｘ１、Ｒｘ２は受信信号を受信する受信部（スイッチ回路外）と接続される。アンテナ端子Ａｎｔは、例えば送信信号を送信し、受信信号を受信するアンテナ（スイッチ回路外）に接続される。
【００２６】
図３を参照し、ロジック回路６０はＩＮ１とその反転を出力する論理回路６６、ＩＮ２とその反転を出力する論理回路６８、ＩＮ１とＩＮ２を入力するＮＯＲ回路６１、ＩＮ１とＩＮ２の反転を入力するＮＯＲ回路６２、ＩＮ１の反転とＩＮ２を入力するＮＯＲ回路６３、およびＩＮ１の反転とＩＮ２の反転を入力するＮＯＲ回路６４を有している。これにより、ＩＮ１、ＩＮ２の入力が“０”、“０”のとき、ＮＯＲ回路６１は“１”、その他のＮＯＲ回路は“０”を出力する。同様に、ＩＮ１、ＩＮ２が“０”、“１”のときＮＯＲ回路６２のみが“１”を、ＩＮ１、ＩＮ２が“１”、“０”のときＮＯＲ回路６３のみが“１”を、ＩＮ１、ＩＮ２が“１”、“１”のときＮＯＲ回路６４のみが“１”を出力する。
【００２７】
ロジック回路６０の出力としてＮＯＲ回路６１、６２、６３および６４の出力は、それぞれ駆動回路５１、５２、５３および５４に出力される。それぞれ駆動回路５１、５２、５３および５４の出力は、それぞれ、送信用スイッチ１０の制御端子ＣＴｘ１、送信用スイッチ２０の制御端子ＣＴｘ２、受信用スイッチ３０の制御端子ＣＲｘ１、受信用スイッチ４０の制御端子ＣＲｘ２に接続される。また、送信用スイッチ１０、２０に接続された駆動回路５１、５２には、昇圧回路８０の出力Ｐｕｍｐが接続される。そして、ロジック回路６０の出力が“１”の場合、対応する送信用スイッチ１０、２０の制御端子ＣＴｘ１、ＣＴｘ２にＰｕｍｐの電圧、または対応する受信用スイッチ３０、４０の制御端子ＣＲｘ１、ＣＲｘ２に電源電圧Ｖｄｄを出力する。一方、ロジック回路６０の出力が“０”の場合、対応するスイッチ１０ないし４０に０Ｖを出力する。
【００２８】
図２に戻り、駆動回路５１、５２に接続された昇圧回路８０は、電源遮断回路７０を介し、電源電圧Ｖｄｄに接続されている。このような構成により、送信信号は、入力端子Ｔｘ１またはＴｘ２より入力し、アンテナ端子Ａｎｔに出力される。受信信号はアンテナ端子Ａｎｔより入力し、出力端子Ｒｘ１またはＲｘ２により出力される。そして、制御端子ＣＴｘ１、ＣＴｘ２、ＣＲｘ１またはＣＲｘ２にＰｕｍｐの電圧または電源電圧Ｖｄｄを印加されたスイッチ１０、２０、３０または４０は導通状態となり、信号を通過させる。一方、制御端子ＣＴｘ１、ＣＴｘ２、ＣＲｘ１またはＣＲｘ２に０Ｖを印加されたスイッチ１０、２０、３０または４０は非導通状態となり、信号を遮断する。
【００２９】
図４を参照し、昇圧回路８０は発振器８２とチャージポンプ８４を含んでいる。昇圧回路８０の発振器８２は電源遮断回路７０を介し電源Ｖｄｄに接続している。電源遮断回路７０は、ソースとドレインと が昇圧回路８０と電源Ｖｄｄとに接続し、ゲートが抵抗Ｒ７を介しノードＣｏｎｔ１に接続されるＦＥＴ（Ｆ７）を有している。Ｃｏｎｔ１はロジック回路６０またはスイッチ回路外部に接続し、Ｃｏｎｔ１によりＦＥＴ（Ｆ７）がオンオフする。送信用スイッチ１０または２０が導通状態の場合には、ＦＥＴ（Ｆ７）はオンし電源Ｖｄｄが昇圧回路８０に接続される。一方、送信用スイッチ１０と２０いずれもが導通状態でない場合は、ＦＥＴ（Ｆ７）はオフし電源Ｖｄｄと昇圧回路８０とが遮断される。
【００３０】
発振器８２はＦＥＴ（Ｆ８１ないしＦ８４）およびキャパシタＣ８１、Ｃ８２を含む非安定マルチバイブレータ回路である。ＦＥＴ（Ｆ８１）とＦＥＴ（Ｆ８２）はグランドと電源間にカスケード接続している。並列に、ＦＥＴ（Ｆ８２）とＦＥＴ（Ｆ８４）はグランドと電源間にカスケード接続している。ＦＥＴ（Ｆ８１）とＦＥＴ（Ｆ８２）はソースとゲートが短絡しており抵抗として機能する。ＦＥＴ（Ｆ８３）のゲートはキャパシタＣ８２を介しＦＥＴ（Ｆ８２）のソースに、ＦＥＴ（Ｆ８４）のゲートはキャパシタＣ８２を介しＦＥＴ（Ｆ８１）のソースに接続する。電源遮断回路７０のＦＥＴ（Ｆ７）がオンすると電源Ｖｄｄが発振器８２に接続され、発振器８２は矩形波を出力する。
【００３１】
チャージポンプ８４は、発振器８２の出力にキャパシタＣ８３が接続し、電源Ｖｄｄから順方向にダイオードＤ８２がノードＮ８に接続する。ノードＮ８からＰｕｍｐに順方向にダイオードＤ８１が接続し、電源ＶｄｄとＰｕｍｐ間にキャパシタＣ８４が接続する。電源ＶｄｄはバイパスキャパシタＣ８５を介し接地される。ノードＮ８はダイオードＤ８２が順方向のため電源電圧Ｖｄｄとなっており、キャパシタＣ８３に電荷が蓄積されている。発振器８０が動作すると、出力信号のハイレベルのとき、ノードＮ８はＶｄｄ以上に昇圧される。これにより、キャパシタＣ８３に蓄積された電荷は、ダイオードＤ８１よりＰｕｍｐに移動しキャパシタＣ８４に蓄積される。よって、Ｐｕｍｐが昇圧される。発振器８２の出力がＰｕｍｐより低い場合は、ダイオードＤ８１は逆方向のため、電荷はキャパシタＣ８４に蓄積されたままである。このようにして、発振器８２の出力が入力するたびにＰｕｍｐが電源Ｖｄｄより昇圧される。実施例１では電源電圧Ｖｄｄ３Ｖに対し、例えば、約５Ｖに昇圧される。
【００３２】
図４（ｂ）は制御回路５０中の駆動回路５１の回路図である。ＦＥＴ（Ｆ５１）とＦＥＴ（Ｆ５２）並びにＦＥＴ（Ｆ５３）とＦＥＴ（Ｆ５４）は、それぞれ、グランドとＰｕｍｐ間にカスケードに接続している。ＦＥＴ（Ｆ５１）とＦＥＴ（Ｆ５２）の間のノードＶ１はＦＥＴ（Ｆ５３）のゲートに接続している。これにより、ＦＥＴ（Ｆ５１）は抵抗として機能する。ＦＥＴ（Ｆ５２）およびＦＥＴ（Ｆ５４）のゲートはロジック回路６０のＮＯＲ回路６１の出力の反転ＣＮ１に接続される。ＦＥＴ（Ｆ５３）とＦＥＴ（Ｆ５４）の間のノードは送信用スイッチ１０の制御端子ＣＴｘ１に接続される。ＮＯＲ回路６１の出力が“１”の場合、ＣＮ１は“０”となる。よって、ＦＥＴ（Ｆ５２）およびＦＥＴ（Ｆ５４）を流れる電流が小さくなり、ＣＴｘ１にはＰｕｍｐに近い電圧が出力される。一方、ＣＮ１が“１”の場合、ＦＥＴ（Ｆ５２）およびＦＥＴ（Ｆ５４）を流れる電流は大きくなり、ＣＴｘ１には０Ｖに近い電圧が出力される。このようにして、送信用スイッチ１０の送信用制御端子ＣＴｘ１に電源Ｖｄｄより昇圧したＰｕｍｐの電圧が印加される。駆動回路５２の回路構成も同様であり説明を省略する。
【００３３】
実施例１に係るスイッチ回路は、送信部と接続される入力端子Ｔｘ１、Ｔｘ２（第１端子）と、共通接続部と接続される端子Ａｔ１、Ａｔ２（第２端子）との間に複数のＦＥＴ（Ｆ1ａないしＦ１ｃ）（Ｆ２ａないしＦ２ｃ）が直列に接続され、各ＦＥＴのゲートが駆動回路５１，５２（送信用駆動回路）に接続される送信用スイッチ１０、２０を有している。また、受信部と接続される出力端子Ｒｘ１、Ｒｘ２（第１端子）と、共通接続部と接続される端子Ａｒ１、Ａｒ２（第２端子）との間に複数のＦＥＴ（Ｆ３ａないしＦ３ｃ）（Ｆ４ａないしＦ４ｃ）が直列に接続され、各ＦＥＴのゲートが駆動回路５３、５４（受信用駆動回路）に接続される受信用スイッチ３０、４０とを有している。さらに、電源電圧Ｖｄｄ（所定の電圧）に基づいて正の昇圧電圧を生成する昇圧回路８０とを有している。
【００３４】
この構成により、送信用スイッチ１０を導通状態とする場合、制御端子ＣＴｘ１に昇圧回路８０の出力Ｐｕｍｐの電圧（例えば５Ｖ）を印加する。つまり、送信用スイッチ１０が導通状態の場合に、導通状態の送信用スイッチ１０の各ＦＥＴのゲート（Ｆ１ａないしＦ１ｃ）に電源電圧Ｖｄｄから正に昇圧された昇圧電圧を印加する。一方、非導通状態の受信用スイッチ３０および４０の各ＦＥＴのゲートには例えば０Ｖを印加する。端子Ａｔ１、Ａｔ２、Ａｒ１およびＡｒ２は同電位であるため、非導通状態の受信用スイッチ３０および４０の各ＦＥＴのゲートはソースに対し、（Ｐｕｍｐ電圧−スイッチ１０のＦＥＴのゲート順方向電圧（Ｖｆ））の電位差が生じる。つまり、少なくとも受信用スイッチ３０、４０を非導通状態とする電位として、受信用スイッチ３０、４０のＦＥＴ（Ｆ1ａないしＦ１ｃ）（Ｆ２ａないしＦ２ｃ）に（Ｐｕｍｐ電圧−Ｖｆ）（昇圧電圧）を印加する。
【００３５】
例えば、従来例の３Ｖを５Ｖに昇圧し送信用スイッチ１０に印加することにより、送信用スイッチ１０を導通状態とする。一方、非導通状態のスイッチ３０および４０には０Ｖが印加される。このように、従来例に比べ大きな電位差で受信用スイッチ３０および４０を非導通状態とすることができる。よって、非導通状態の受信用スイッチ３０および４０からの電力漏洩を抑制することができる。これより、ＦＥＴのスタック段数を従来例より少ない３段としても、電力漏洩を抑制することができる。以上より、これらスイッチが導通状態のときのオン抵抗を向上させる（小さくする）ことができた。
【００３６】
さらに、送信用スイッチを２つ（複数）有しておりし、その一つの送信用スイッチ１０が導通状態の場合、その他の送信用スイッチ２０のＦＥＴ（Ｆ２ａないしＦ２ｃ）には、受信用スイッチ３０、４０とともに（Ｐｕｍｐ電圧−Ｖｆ）昇圧電圧が印加されている。これにより、受信用スイッチ３０および４０と同様に、送信用スイッチ２０のＦＥＴのスタック段数も従来例より少ない３段としても、電力漏洩を抑制することができる。このように、送信用スイッチ１０、２０が導通状態のときのオン抵抗を向上させることができる。
【００３７】
さらに、スイッチ１０、２０、３０および４０のＦＥＴ（Ｆ１ａないしＦ4ｃ）はＭＥＳＦＥＴである。また、前述のように昇圧電圧は、導通状態の送信用スイッチ１０のＦＥＴのゲートから共通接続部を介して非導通状態の受信用スイッチ３０、４０のＦＥＴに印加される。ＭＥＳＦＥＴのゲート順方向電圧Ｖｆは１Ｖ以下のため、受信用スイッチ３０、４０にはＰｕｍｐに近い電圧を印加することができる。これにより、より大きな電位差でスイッチ２０、３０および４０を非導通状態とすることができる。よって、これらスイッチが導通状態のときのオン抵抗をより向上させることができる。
【００３８】
また、昇圧回路８０は発振器８２を有し、発振器８２の出力より昇圧電圧を生成している。これにより、電源電圧より昇圧することができる。
【００３９】
さらに、送信用スイッチ１０、２０を導通状態にするため送信用制御端子ＣＴｘ１、ＣＴｘ２に印加される電圧は、受信用スイッチ３０、４０を導通状態にするため受信用制御端子ＣＲｘ１、ＣＲｘ２に印加される電圧より大きい。実施例１の場合、受信用スイッチ３０、４０に印加される受信信号の電力は、約１０ｄＢｍ程度であり、送信信号の電力である約３５ｄＢｍに対し非常に小さい。そのため、受信用スイッチ３０または４０が導通状態の場合、その他のスイッチを漏洩する電力はさほど大きくない。よって、受信用スイッチ３０または４０を導通状態とする場合は、受信用制御端子ＣＲｘ１またはＣＲｘ２には電源電圧Ｖｄｄ３Ｖの印加でも、ＦＥＴのスタック段数３段で非導通状態のスイッチからの電力の漏洩を抑制できる。そこで、受信用スイッチ３０，４０を導通状態とする場合は、送信用スイッチ１０，２０を導通状態にする場合に比べ、制御端子に印加する電圧を小さくすることができる。これにより、スイッチ回路の消費電力を削減することができる。
【００４０】
さらに、受信用スイッチ３０、４０が導通状態の場合に、昇圧回路８０の電源を遮断する電源遮断回路７０を有している。つまり、昇圧電圧は、送信用スイッチ１０または２０が導通状態となる場合に生成されている。送信用スイッチが導通状態の場合、送信用出力も含め消費される電流は１Ａ以上である。これに対し、昇圧回路８０が消費する電流は数十ｍＡであり、非常に小さい。一方、送信用スイッチが非導通状態の場合、昇圧回路８０が消費する電流は数十ｍＡは軽視できない。そこで、受信用スイッチ３０、４０が導通状態の場合に、昇圧回路８０の動作を停止し、消費電力を削減することができる。
【実施例２】
【００４１】
実施例２は実施例１に係るスイッチ回路の昇圧回路８０を構成する発振器８２の代わりに、受信用スイッチ４０を漏洩する電力を用いる例である。図５は実施例２に係るスイッチ回路の構成を示す図である。図５を参照に、スイッチ１０、２０、３０および４０、制御回路５０の構成は実施例１と同じであり、同じ部材は同じ符号を付し説明を省略する。実施例２においては、受信用スイッチ４０の出力端子Ｒｘ２に信号遮断回路９０を介し昇圧回路１００が接続されている。昇圧回路１００の出力Ｐｕｍｐは駆動回路５１および５２に接続されている。
【００４２】
信号遮断回路９０は、ソースとドレインとがスイッチ４０の出力端子Ｒｘ２と昇圧回路１００とに接続され、ゲートが抵抗Ｒ９を介しノードＣｏｎｔ２に接続されるＦＥＴ（Ｆ９）を有している。Ｃｏｎｔ２はロジック回路６０またはスイッチ回路外部に接続している。そして、送信用スイッチ１０または２０が導通状態の場合にスイッチ４０の出力端子Ｒｘ２が昇圧回路１００に接続される。一方、送信用スイッチ１０と２０いずれもが導通状態でない場合は、スイッチ４０と昇圧回路１００とが遮断される。
【００４３】
昇圧回路１００は実施例１の昇圧回路８０と異なり発振器８２を有しておらず、実施例１のチャージポンプ８４と同じ構成である。キャパシタＣ０１、Ｃ０２、Ｃ０３、ダイオードＤ０１、Ｄ０２およびノードＮ０は、それぞれ実施例１のチャージポンプ８４のキャパシタＣ８３、Ｃ８４、Ｃ８５、ダイオードＤ８１、８２およびノードＮ８の対応する。構成機能は同じであり説明を省略する。
【００４４】
実施例２に係るスイッチ回路は、受信用スイッチ４０の出力端子Ｒｘ２と送信用制御端子ＣＴｘ１、ＣＴｘ２に接続し、送信用制御端子ＣＴｘ１、ＣＴｘ２を昇圧する昇圧回路１００を有している。例えば、図５の破線矢印のように、スイッチ１０が導通状態で、送信信号が入力端子Ｔｘ１よりアンテナ端子Ａｎｔに伝搬している場合、図５の点線矢印のように、非導通状態のスイッチ４０のオフ容量（非導通状態のＦ４ａないしＦ４ｃの各ソースとドレイン間容量が直列に接続された容量）を通じ電力が漏洩する。そこで、この漏洩してくる電力（この電力により発振器８１が不要になる）を用い、昇圧回路１００が電圧を昇圧し送信用スイッチ１０、２０の制御端子ＣＴｘ１、ＣＴｘ２を昇圧する。つまり、昇圧回路１００は、送信用スイッチ１０から端子Ａｔ１、共通接続部、端子Ａｒ２を経由し、非導通状態の受信用スイッチ４０を漏洩してくる送信部からの送信電力を用い、制御端子ＣＴｘ１、ＣＴｘ２を昇圧する。このように、送信部からの送信電力は非導通状態の受信用スイッチ４０の出力端子Ｒｘ２（第１端子）から昇圧回路１００に供給される。この漏洩した電力は非常に微弱であるが、このように昇圧することにより、実施例１の発振器８２が不要になり、消費電力を削減することができる。
【００４５】
また、実施例２に係るスイッチ回路は、受信用スイッチ４０の出力端子Ｒｘ２と昇圧回路１００との間に接続し、受信用スイッチ３０、４０が導通状態の場合に、昇圧回路８０の電源を遮断する信号遮断回路９０を有している。これにより、送信用スイッチ１０と２０のいずれも昇圧した電圧を印加する必要がない場合、昇圧回路１００の動作を停止することができ、消費電力を削減することができる。
【００４６】
実施例２においては、昇圧回路１００および信号遮断回路９０は受信用スイッチ４０の出力端子Ｒｘ２に接続したが、受信用スイッチ３０、４０の少なくとも１つに接続することもできる。例えば、受信用スイッチ３０および４０の両方の出力端子Ｒｘ１、Ｒｘ２に接続してもよい。また、出力端子Ｒｘ１およびＲｘ２以外の入出力端子を設け接続してもよい（図示せず）。
【実施例３】
【００４７】
実施例３は昇圧回路８０の出力にノイズフィルタと電圧クランプ回路を接続した例である。図６は実施例３に係るフィルタ回路の昇圧回路付近の構成を示した図である。スイッチ１０ないし４０および制御回路５０の構成は実施例１と同じであり図示していない。図中、電源遮断回路７０、昇圧回路８０は実施例１と同じ構成であり、同じ符号を付して説明を省略する。昇圧回路８０の出力はフィルタ回路１１０を通過し、Ｐｕｍｐを介し駆動回路５１、５２に接続される。フィルタ１１０はキャパシタＣ１１とインダクタＬ１１を有するハイパスフィルタであり、昇圧回路８０のノイズを除去する。電圧クランプ回路１２０がＰｕｍｐに接続している。電圧クランプ回路１２０はｎ個のダイオードＤ２１ないしＤ２ｎがグランドに順方向に直列に接続している。これにより、Ｐｕｍｐが一定電圧以上に昇圧された場合、ダイオードＤ２１ないしＤ２ｎに電流を流し、Ｐｕｍｐの電圧を一定に保つ機能を有する。
【００４８】
Ｐｕｍｐの電圧が一定の電圧（例えば５Ｖ）を越えた場合、スイッチ１０、２０において高調波等の電気的歪みが発生する。また、駆動回路５０およびスイッチ１０、２０の耐電圧を越え回路が破壊する可能性もある。そこで、実施例３においては昇圧回路８０と送信用制御端子ＣＴｘ１、ＣＴｘ２とに接続し、送信用制御端子の電圧をクランプする電圧クランプ回路１２０を有している。これにより、送信用制御端子ＣＴｘ１、ＣＴｘ２が高電圧となり、制御回路５０またはスイッチ１０ないし４０の電気的歪みの発生、リーク電流の発生または破壊を抑制することができる。
【００４９】
また、昇圧回路８０と送信用制御端子ＣＴｘ１、ＣＴｘ２との間にノイズを除去するためのフィルタを有する。これにより、昇圧回路８０から出力されるノイズを除去することができる。
【００５０】
実施例３は実施例１に係るフィルタ回路に電圧クランプ回路１２０およびフィルタ１１０を付加した例であるが、電圧クランプ回路１２０またはフィルタ１１０のいずれか一方を付加することもできる。また、実施例２に、電圧クランプ回路１２０またはフィルタ１１０の少なくとも一方を付加することもできる。
【実施例４】
【００５１】
実施例４に係るフィルタ回路は昇圧回路がグランドに対し負の電圧に昇圧する例である。チャージポンプおよび駆動回路以外は実施例１に係るフィルタ回路と同じ構成であり、変更箇所のみ説明しその他の説明は省略する。図４（ａ）に示した実施例１のチャージポンプ８４を図７（ａ）のチャーズポンプ８４ａに変更し、図２、図３に示した実施例１の駆動回路５１ないし５４を図７（ｂ）の駆動回路５１ａないし５４ａに変更する。さらに昇圧回路８０のＰｕｍｐを駆動回路５１ａないし５４ａに接続する。これにより実施例４に係るフィルタ回路が実現できる。
【００５２】
図７（ａ）を参照に、チャージポンプ８４ａは、発振器８２（図示せず）の出力にキャパシタＣ８３が接続し、グランドから逆方向にダイオードＤ８４がノードＮ８に接続する。ノードＮ８からＰｕｍｐに逆方向にダイオードＤ８３が接続し、グランドとＰｕｍｐ間にキャパシタＣ８６が接続する。ノードＮ８はダイオードＤ８４が逆方向のためグランドとなっており、キャパシタＣ８３に電荷が蓄積されている。発振器８２が動作すると、出力信号がローレベルのとき、ノードＮ８はグランド以下に昇圧される。これにより、キャパシタＣ８３に蓄積された電荷は、ダイオードＤ８３よりＰｕｍｐに移動しキャパシタＣ８６に蓄積される。よって、Ｐｕｍｐはグランドより負に昇圧される。発振器８２の出力がＰｕｍｐより高い場合は、ダイオードＤ８３は逆方向のため、電荷はキャパシタＣ８６に蓄積されたままである。このようにして、発振器８２の出力が入力するたびにＰｕｍｐがグランドより負に昇圧される。実施例４では、例えば、約−２Ｖに昇圧される。
【００５３】
図７（ｂ）を参照に、駆動回路５１ａは、ＦＥＴ（Ｆ５５）とＦＥＴ（Ｆ５６）並びにＦＥＴ（Ｆ５７）とＦＥＴ（Ｆ５８）が、それぞれ電源電圧ＶｄｄとＰｕｍｐ間にカスケードに接続している。ＦＥＴ（Ｆ５５）とＦＥＴ（Ｆ５６）の間のノードＶ１はＦＥＴ（Ｆ５５）のゲートに接続している。これにより、ＦＥＴ（Ｆ５５）は抵抗として機能する。ＦＥＴ（Ｆ５６）およびＦＥＴ（Ｆ５８）のゲートはロジック回路６０のＮＯＲ回路６１の出力の反転ＣＮ１に接続される。ＦＥＴ（Ｆ５７）とＦＥＴ（Ｆ５８）の間のノードは送信用スイッチ１０の制御端子ＣＴｘ１に接続される。ＮＯＲ回路６１の出力が“１”の場合、ＣＮ１は“０”となる。よって、ＦＥＴ（Ｆ５６）およびＦＥＴ（Ｆ５８）を流れる電流が小さくなり、ＣＴｘ１には電源電圧Ｖｄｄに近い電圧が出力される。一方、ＣＮ１が“１”の場合、ＦＥＴ（Ｆ５６）およびＦＥＴ（Ｆ５８）を流れる電流は大きくなり、ＣＴｘ１にはＰｕｍｐに近い電圧が出力される。駆動回路５２ａ、５３ａおよび５４ａの回路も同じ回路構成である。
【００５４】
以上の回路構成により、例えば送信用スイッチ１０を導通状態とする場合、制御端子Ｃｔｘ１を介し送信用スイッチ１０の各ＦＥＴ（Ｆ１ａないしＦ１ｃ）のゲートに電源電圧Ｖｄｄ（例えば３Ｖ）が印加される。さらに、その他の制御端子Ｃｔｘ２、ＣＲｘ１およびＣＲｘ２を介しスイッチ２０、３０および４０の各ＦＥＴ（Ｆ２ａないしＦ４ｃ）のゲートにはグランド（所定の電源）より負に昇圧したＰｕｍｐの電圧（例えば−２）が印加される。これにより、非導通状態のスイッチ２０、３０および４０の各ＦＥＴのゲートはソースに対し、（電源電圧Ｖｄｄ−Ｐｕｍｐ電圧−スイッチ１０のＦＥＴのゲート順方向電圧（Ｖｆ）、すなわち５−（−２−Ｖｆ）Ｖ）の電位差が生じる。つまり、受信用スイッチ３０、４０を非導通状態とする電位として、受信用スイッチ３０、４０のＦＥＴ（Ｆ１ａないしＦ１ｃ）（Ｆ２ａないしＦ２ｃ）に負の昇圧電圧Ｐｕｍｐを印加する。
【００５５】
例えば、従来例の０Ｖを−２Ｖに昇圧しスイッチ２０、３０および４０に印加することにより、スイッチ２０、３０および４０を非導通状態とする。一方、導通状態の送信用スイッチ１０には３Ｖが印加される。このように、従来例に比べ大きな電位差でスイッチ２０、３０および４０を非導通状態とすることができる。よって、非導通状態のスイッチ２０、３０および４０からの電力漏洩を抑制することができる。これより、ＦＥＴのスタック段数を従来例より少ない３段としても、電力漏洩を抑制することができる。以上より、これらスイッチが導通状態のときのオン抵抗を向上させることができる。
【００５６】
実施例１ないし実施例４において、ＳＰ４Ｔを例に説明したが、送信用スイッチおよび受信用スイッチを有していれば、ＳＰ４Ｔ以外のスイッチにも本発明を適用することができる。また、実施例１ないし実施例４は、Ｎ型ＭＥＳＦＥＴの例であったが、スイッチ１０ないし４０が有するＦＥＴとしてＨＥＭＴおよびＭＯＳＦＥＴを用いることができる。これらのＦＥＴはゲート電圧で導通・非導通とするできる。そして、これらＦＥＴを用いることにより、オン抵抗が小さく高周波特性の良いスイッチを実現することができる。さらに、Ｐ型ＦＥＴを用いてもよい。Ｐ型ＦＥＴを用いた場合には、制御端子に負電圧を印加するとスイッチは導通状態となり、正電圧を印加すると非導通状態となる。このように、導通状態および非導通状態が、Ｎ型ＦＥＴを用いた場合の逆になる。
【００５７】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は従来例１に係るスイッチ回路の構成を示す図である。
【図２】図２は実施例１に係るスイッチ回路の構成を示す図である。
【図３】図３は実施例１に係るスイッチ回路の制御回路の回路図である。
【図４】図４（ａ）は実施例１に係るスイッチ回路の電源遮断回路および昇圧回路の回路図である。図４（ｂ）は実施例１に係るスイッチ回路の送信用スイッチに接続された駆動回路の回路図である。
【図５】図５は実施例２に係るスイッチ回路の構成を示す図である。
【図６】図６は実施例３に係るスイッチ回路の昇圧回路付近の回路図である。
【図７】図７（ａ）は実施例４に係るスイッチ回路のチャージポンプの回路図であり、図７（ｂ）は実施例４に係るスイッチ回路の駆動回路の回路図である。
【符号の説明】
【００５９】
１０、２０          送信用スイッチ
３０、４０          受信用スイッチ
ＣＴｘ１、ＣＴｘ２  制御端子
ＣＲｘ１、ＣＲｘ２  制御端子
Ｔｘ１、Ｔｘ２      入力端子
Ｒｘ１、Ｒｘ２      出力端子
Ａｔ１、Ａｔ２、Ａｒ１、Ａｒ２  端子
５０                制御回路
５１、５２、５３、５４  制御回路
６０                ロジック回路
７０                電源遮断回路
８０                昇圧回路
８２                発振器
８４                チャージポンプ
９０                信号遮断回路
１００              昇圧回路
１１０              フィルタ
１２０              電圧クランプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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