(57)【要約】【課題】メモリモジュールの電気的試験で不良と判定された揮発性メモリを交換することなく、不良メモリセルの救済が可能なメモリモジュールの救済方法及びメモリモジュールを提供する。【解決手段】不良と判定された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレス、並びに不良と判定された揮発性メモリを判別するための不良デバイス情報を不揮発性メモリへ格納しておき、システムの立ち上げ時に、不揮発性メモリに格納されたそれらの情報を、アドレス端子を介して揮発性メモリへ転送して保持し、不良と判定された揮発性メモリのメモリセルに対応するアドレスが入力された場合は、揮発性メモリで保持された情報を用いて該メモリセルに代わって冗長メモリセルへアクセスする。【選択図】図１
2007328914.tif 000002
【特許請求の範囲】
【請求項１】
揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
前記不良と判定された揮発性メモリ内の不良メモリセルに関する不良情報を前記不揮発性メモリに格納し、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良情報が自メモリに対するものであるか判定した結果を含む不良情報を、前記不良と判定された揮発性メモリ内に保持し、
該保持した不良情報に基づいて、前記不良と判定された揮発性メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とするメモリモジュールの救済方法。
【請求項２】
揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
メモリモジュールの電気的試験を行うステップと、
前記メモリモジュールの電気的試験において前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を前記不揮発性メモリに格納するステップと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して時系列に入力される前記不良アドレス情報及び前記不良デバイス情報が自メモリに対するものであるか判定した結果の情報を、前記不良と判定された揮発性メモリの保持回路に保持するステップと、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、前記不良と判定された揮発性メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって冗長メモリセルへアクセスするステップとを含み、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とするメモリモジュールの救済方法。
【請求項３】
前記不良アドレス情報が、不良行アドレス及び不良列アドレスであることを特徴とする請求項２に記載のメモリモジュールの救済方法。
【請求項４】
前記揮発性メモリが前記メモリモジュールに複数搭載されたことを特徴とする請求項１乃至３のいずれか１項記載のメモリモジュールの救済方法。
【請求項５】
揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において不良と判定された前記揮発性メモリ内の不良メモリセルに関する不良情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良情報が自メモリに対するものであるか判定した結果を含む不良情報として保持し、該保持した情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済する揮発性メモリと、
を備えることを特徴とするメモリモジュール。
【請求項６】
揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において前記揮発性メモリが不良と判定された場合に、前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して時系列に入力される前記不良アドレス情報及び前記不良デバイス情報が自メモリに対するものであるか判定した結果の情報を保持する保持回路を含むと共に、前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わってアクセスされる冗長メモリセルを含む前記揮発性メモリと、
を備え、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とするメモリモジュール。
【請求項７】
前記不良アドレス情報が、
不良行アドレス及び不良列アドレスであることを特徴とする請求項６記載のメモリモジュール。
【請求項８】
前記揮発性メモリが前記メモリモジュールに複数搭載されたことを特徴とする請求項５乃至７のいずれか１項記載のメモリモジュール。
【請求項９】
不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して入力される前記揮発性メモリ内の不良メモリセルに関する情報が自メモリに対するものであるか判定した結果を含む不良情報として保持し、該保持した不良情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とする揮発性メモリ。
【請求項１０】
不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して時系列に入力される不良アドレス情報及び不良デバイス情報が自メモリに対するものであるか判定した結果の情報を保持する保持回路を備え、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって前記冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする揮発性メモリ。
【請求項１１】
複数のヒューズ素子を備え、前記揮発性メモリ単体の電気的試験で不良となった他の不良メモリセルに対応するアドレスを前記複数のヒューズ素子を用いて保持し、前記複数のヒューズ素子が保持したアドレスに基づいて、前記他の不良メモリセルに対応するアドレスが入力された場合に前記他の不良メモリセルに代わって他の冗長メモリセルへアクセスし、前記他の不良メモリセルを救済することを特徴とする請求項９または１０記載の揮発性メモリ。
【請求項１２】
正規メモリセル領域及び前記正規メモリセル領域内の不良メモリセルに代わってアクセスされる冗長メモリセル領域を備えた揮発性メモリであって、
前記揮発性メモリ単体の電気的試験で不良となった前記正規メモリセル領域の第１の不良メモリセルに対応するアドレスを記憶する複数のヒューズ素子と、外部よりアドレス端子を介して時系列に入力される不良アドレス情報及び不良デバイス情報が自メモリに対するものであるか判定した結果の情報として保持する保持回路とを備え、
前記複数のヒューズ素子が保持したアドレスに基づいて、前記正規メモリセル領域内の前記第１の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第１の不良メモリセルに代わって前記冗長メモリセル領域内の第１の冗長メモリセルへアクセスし、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリの前記正規メモリセル領域内の第２の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第２の不良メモリセルに代わって前記冗長メモリセル領域内の第２の冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする揮発性メモリ。
【請求項１３】
前記不良アドレス情報が、不良行アドレス及び不良列アドレスであることを特徴とする請求項１０または１２記載の揮発性メモリ。
【請求項１４】
前記複数のヒューズ素子が、レーザ光で溶断可能であることを特徴とする請求項１１または１２記載の揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭやＳＲＡＭ等の揮発性メモリとＥ2ＰＲＯＭ等の書き換え可能な不揮発性メモリとがそれぞれ搭載されたメモリモジュールに関する。
【背景技術】
【０００２】
近年のパーソナルコンピュータやワークステーションサーバコンピュータ等の情報処理装置では、ＣＰＵによる処理の高速化や処理ビット数の増大に伴って主記憶装置の記憶容量も増大し、ＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）、あるいはＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）等のメモリモジュールが用いられるようになってきた。
【０００３】
図８はメモリモジュールの一構成例を示す平面図であり、図９はメモリモジュールの他の構成例を示す側面図である。
【０００４】
図８及び図９に示すように、メモリモジュールは、ＤＲＡＭ等の複数の揮発性メモリ１とＥ2ＰＲＯＭ等の書き換え可能な不揮発性メモリ２とが同一の基板３上に搭載された構成である。なお、図８はＳＩＭＭ（またはＤＩＭＭ）の構成例を示し、図９は揮発性メモリ１上に不揮発性メモリ２が積載されたＭＣＰの構成例を示している。
【０００５】
これらのメモリモジュールが有する揮発性メモリ１には、データの書き込み／読み出しを行うアドレス信号Ａ０〜Ａｎ（ｎは正の整数）、揮発性メモリ１を所定の動作モードに設定するための制御信号ＲＡＳ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ  ｃｏｍｍａｎｄ），ＣＡＳ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ  ｃｏｍｍａｎｄ），ＷＥ（Ｗｒｉｔｅ  ｅｎａｂｌｅ）、及び活性化するメモリを選択するための制御信号ＣＳ（Ｃｈｉｐ  ｓｅｌｅｃｔ）が共通に供給される。また、揮発性メモリ１には、入出力データであるＤＱ信号及びＤＱ信号をマスクするためのＤＱＭ信号が、各揮発性メモリ１に割り当てられたビットに応じて供給または出力される。なお、バンクは、制御信号ＣＳで選択される、並列にアクセス可能なメモリモジュールのメモリ領域であり、例えば、ＤＩＭＭの場合は、基板の一方の面に搭載された揮発性メモリ１がバンク０に設定され、他方の面に搭載された揮発性メモリ１がバンク１に設定される。
【０００６】
不揮発性メモリ２には、メモリモジュールの構成や種類、特性等の情報が予め格納され、メモリモジュールを備えたシステム（情報処理装置等）でそれらの情報が使用される。
【０００７】
次に図８及び図９に示した揮発性メモリ１の構成について図面を用いて説明する。
【０００８】
図１０は従来の揮発性メモリの構成を示すブロック図であり、図１１は図１０に示した初期設定レジスタ及びコマンドデコーダの構成を示す回路図である。図１２は図１０に示した初期設定レジスタ及びコマンドデコーダの動作の様子を示すタイミングチャートである。また、図１３は図１０に示した冗長行デコーダの構成を示す回路図であり、図１４は図１０に示した冗長列デコーダの構成を示す回路図である。なお、図１０に示す揮発性メモリは従来のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）の一構成例を示している。
【０００９】
図１０に示すように、従来の揮発性メモリ１は、データを格納するための複数のメモリセルＭＣから構成されるメモリセルアレイ１１と、メモリセルＭＣに格納されたデータを読み出すための複数のセンスアンプ１２と、データの書き込み／読み出しを行うメモリセルＭＣにアクセスするためのアドレス信号ＡＤＤをデコードする行デコーダ１３及び列デコーダ１４と、列デコーダ１４のデコード結果にしたがってセンスアンプ１２の出力をＯＮ／ＯＦＦする複数の列スイッチ１５と、メモリセルＭＣに書き込むデータを一時的に保持するデータラッチ回路１６と、メモリセルＭＣから読み出されたデータを一時的に保持する出力ラッチ回路１７と、行デコーダ１３に供給する行アドレスを一時的に保持する行アドレスラッチ回路１８と、列デコーダに供給する列アドレスを一時的に保持する列アドレスラッチ回路１９と、揮発性メモリ１を各種動作モードに設定するために外部から供給される制御コマンドをデコードするコマンドデコーダ２０と、アドレス信号ＡＤＤを用いて設定される、ＣＡＳレイテンシー（Ｌａｔｅｎｃｙ）、バースト長、及びバーストタイプのモード設定情報を保持する初期設定レジスタ２１と、コマンドデコーダ２０の出力信号にしたがってメモリセルアレイ１１に対するデータの書き込み動作及びメモリセルアレイからのデータの読み出し動作を制御する制御回路２２と、外部から供給されるデータを受信し、データラッチ回路１６へ供給するデータ入力バッファ回路２３と、出力ラッチ回路１７から出力されたデータを外部へ送出するデータ出力バッファ回路２４とを有する構成である。
【００１０】
メモリセルアレイ１１は、通常使用されるメモリセル領域である正規メモリセル領域１１１に加えて、正規メモリセル領域１１１のメモリセルに不良が発生した場合に置き換えるための冗長メモリセルが形成された冗長行メモリセル領域１１２及び冗長列メモリセル領域１１３を備えた構成である。
【００１１】
また、行デコーダ１３は、上記正規メモリセル領域１１１及び冗長行メモリセル領域１１２に対応させて、正規行デコーダ１３１及び冗長行デコーダ１３２を備え、列デコーダ１４は、上記正規メモリセル領域１１１及び冗長列メモリセル領域１１３に対応させて、正規列デコーダ１４１及び冗長列デコーダ１４２を備えている。さらに、列スイッチ１５は、上記正規メモリセル領域１１１及び冗長列メモリセル領域１１３に対応させて、正規列スイッチ１５１及び冗長列スイッチ１５２を備えている。
【００１２】
図１１に示すように、初期設定レジスタ２１は、アドレス信号Ａ０〜Ａｎをビット毎に保持するｎ個のアドレスラッチ回路２１０1〜２１０nと、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳをそれぞれ保持する複数のモードラッチ回路２１１とを備え、外部から供給されるクロックＣＬＫに同期してラッチ信号ＩＡ０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎＢ、並びに制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ及びそれらの反転信号を出力する構成である。なお、図１１ではモードラッチ回路２１１が１つだけ記載されているが、実際には制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳに対応してそれぞれ設けられている。
【００１３】
コマンドデコーダ２０は、アドレスラッチ回路２１０1〜２１０nから出力されるラッチ信号ＩＡ０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎＢのうち、上記モード設定情報として用いるラッチ信号ＩＡ０〜ＩＡｍ，ＩＡ０Ｂ〜ＩＡｍＢ（ｍは正の整数：ｍ＜ｎ）をデコードし、ＣＡＳレイテンシー、バースト長、及びバーストタイプのモード設定結果を出力するレイテンシー設定デコーダ２０１、バースト長設定デコーダ２０２、及びバーストタイプ設定デコーダ２０３と、モードラッチ回路２１１から出力される制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳをデコードし、モードレジスタ活性信号ＭＲＳを出力するモードレジスタ設定デコーダ２０４と、外部から供給されるクロック信号ＣＬＫを所定時間だけ遅延させる遅延回路２０５と、モードレジスタ活性信号ＭＲＳと遅延回路２０５から出力されたクロック信号の論理積を出力する論理積ゲート２０６と、論理積ゲート２０６から出力されるタイミングクロックに同期してレイテンシー設定デコーダ２０１、バースト長設定デコーダ２０２、及びバーストタイプ設定デコーダ２０３の出力信号を保持するモードラッチ回路２０７1〜２０７3とを有する構成である。
【００１４】
図１１に示した初期設定レジスタ２１及びコマンドデコーダ２０は、アドレス信号Ａ０〜Ａｍを用いて設定されるＣＡＳレイテンシー、バースト長、及びバーストタイプのデータをそれぞれ保持するモードレジスタとして機能する。なお、レイテンシー設定デコーダ２０１、バースト長設定デコーダ２０２、及びバーストタイプ設定デコーダ２０３は、アドレス信号Ａｍ＋１が"０"のとき、デコード結果をそれぞれ出力する。モードラッチ回路２０７1〜２０７3から出力されるレイテンシー信号、バースト長信号、及びバーストタイプ信号は、次のモードレジスタ活性信号ＭＲＳが出力されるまで、すなわち次のモード設定が実行されるまで保持される。
【００１５】
図１２に示すように、上述したモードレジスタ設定時、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳと、ラッチ信号ＩＡ０〜ＩＡｍ＋１，ＩＡ０Ｂ〜ＩＡｍ＋１Ｂとは、それぞれクロックＣＬＫの立ち上がりに同期して揮発性メモリ１に取り込まれ（アドレスラッチ回路２１０1〜２１０nで保持され）、モードラッチ回路２０７1〜２０７3に入力されるタイミングクロックの立ち上がりに同期してモードレジスタに書き込まれる。
【００１６】
上述したように、アドレス信号Ａ０〜Ａｍは、ＣＡＳレイテンシー、バースト長、及びバーストタイプの設定に用いられ、アドレス信号Ａｍ＋１はモードレジスタの設定時に"０"に設定される。
【００１７】
図１３に示すように、冗長行デコーダ１３２は、行アドレスラッチ回路１８から出力される内部行アドレス信号ＡＬＸ０〜ＡＬＸｍ，ＡＬＸ０Ｂ〜ＡＬＸｍＢによりｏｎ／ｏｆｆが制御される、ドレイン及びソースがそれぞれ共通に接続された冗長行デコーダトランジスタ１３３0〜１３３2mと、制御回路２２から送出されるプリチャージ信号Ｐｘｒｄによりｏｎ／ｏｆｆが制御される、冗長行デコーダトランジスタ１３３0〜１３３2mのドレインにそれぞれ電源電圧ＶＤＤを供給するプリチャージトランジスタ１３４と、プリチャージトランジスタ１３４の出力信号と制御回路２２から送出される冗長ワード線を選択するための選択信号ＲＷＥの論理積を出力する論理積ゲート１３５とを有する構成である。
【００１８】
冗長行デコーダトランジスタ１３３0〜１３３2mのソースはそれぞれ接地され、ドレインとノードＮ１間には、レーザ光によって切断可能なヒューズ素子１３６0〜１３６2mがそれぞれ設けられている。
【００１９】
ヒューズ素子１３６0〜１３６2mは、ウエハ製造後の試験で不良と判定されたメモリセルの行アドレスに基づいてレーザ光により溶断される。例えば、行アドレスの最下位ビットが"１"、他のビットが全て"０"のメモリセルで不良が発生した場合は、内部行アドレス信号ＡＬＸ０、ＡＬＸ０Ｂ〜ＡＬＸｍＢが入力される冗長行デコーダトランジスタ１３３のドレインに設けられたヒューズ素子１３６が全て切断される。また、行アドレスの最下位ビットが"０"、他のビットが全て"１"のメモリセルで不良が発生した場合は、内部行アドレス信号ＡＬＸ０Ｂ、ＡＬＸ０〜ＡＬＸｍが入力される冗長行デコーダトランジスタ１３３のドレインに設けられたヒューズ素子１３６が全て切断される。
【００２０】
このようなレーザ光で溶断可能な複数のヒューズ素子を用い、レーザトリミング処理によって冗長メモリセルへアクセスするための情報を保持することで、不良と判定されたメモリセルに対応する行アドレス信号Ａ０〜Ａｍが入力された場合は、冗長行デコーダトランジスタ１３３とプリチャージトランジスタ１３４の接続ノードＮ１が"Ｈｉｇｈ"（ＶＤＤ）となるため、論理積ゲート１３５の出力信号ＲＷＬ１が活性化される。論理積ゲート１３５の出力線は冗長行メモリセル領域１１２のワード線であるため、不良と判定されたメモリセルのアドレスが入力されると、該メモリセルに代わって冗長行メモリセル領域１１２の活性化されたワード線ＲＷＬ１に繋がるメモリセルにアクセスされる。
【００２１】
なお、冗長行デコーダ１３２は、図１３に示した冗長行デコーダトランジスタ１３３0〜１３３2m、プリチャージトランジスタ１３４、及び論理積ゲート１３５を複数組備え、不良メモリセルが複数個在る場合は、それぞれのアドレスに対応する組毎にレーザトリミング処理が実施される。
【００２２】
図１４に示すように、従来の冗長列デコーダ１４２は、図１３に示した冗長行デコーダ１３２と同様の構成であり、列アドレスラッチ回路１９から出力される内部列アドレス信号ＡＬＹ０〜ＡＬＹｍ，ＡＬＹ０Ｂ〜ＡＬＹｍＢによりｏｎ／ｏｆｆが制御される、ドレイン及びソースがそれぞれ共通に接続された冗長列デコーダトランジスタ１４３0〜１４３2mと、制御回路２２から送出されるプリチャージ信号Ｐｙｒｄによりｏｎ／ｏｆｆが制御される、冗長列デコーダトランジスタ１４３0〜１４３2mのドレインにそれぞれ電源電圧ＶＤＤを供給するプリチャージトランジスタ１４４と、プリチャージトランジスタ１４４の出力信号と制御回路２２から送出される冗長ビット線を選択するための選択信号ＲＹＥの論理積を出力する論理積ゲート１４５とを有する構成である。冗長列デコーダトランジスタ１４３0〜１４３2mのソースはそれぞれ接地され、ドレインとノードＮ２間にはレーザ光によって切断可能なヒューズ素子１４６0〜１４６2mがそれぞれ設けられている。
【００２３】
ヒューズ素子１４６0〜１４６2mは、冗長行デコーダ１３２と同様にウエハ製造後の試験で不良と判定されたメモリセルの列アドレスに基づいてレーザ光により溶断される。
【００２４】
その他のメモリセルアレイ１１、センスアンプ１２、正規行デコーダ回路１３１、正規列デコーダ回路１４１、列スイッチ１５、データラッチ回路１６、出力ラッチ回路１７、行アドレスラッチ回路１８、列アドレスラッチ回路１９、制御回路２２、データ入力バッファ回路２３、及びデータ出力バッファ回路２４の構成は、本発明と直接関係しないため、その詳細な説明は省略する。これらの回路は、所定の機能を満たす構成であれば、周知のどのような構成を採用してもよい。
【００２５】
また、不揮発性メモリ２は、書き換え可能な、例えばＥ2ＰＲＯＭであれば、周知のどのような構成であってもよい。
【００２６】
次に、上記構成のメモリモジュールの従来の製造手順について図面を用いて説明する。
【００２７】
図１５はメモリモジュールの一般的な製造手順を示すフローチャートであり、図１６は図１５に示した従来のメモリモジュールの電気的試験の処理手順を示すフローチャートである。
【００２８】
図１５に示すように、メモリモジュールの製造工程では、まず、揮発性メモリ１のウエハ製造が終了した段階でメモリセルアレイ１１の検査を行い、不良が発生したメモリセルを特定する（ステップＳ１）。
【００２９】
次に、上述したレーザトリミング処理により不良が発生したメモリセルから冗長メモリセルへ置き換えるための不良救済処理を実行し（ステップＳ２）、ウエハの検査を再度実施してメモリセルアレイ１１の良／不良を判定する（ステップＳ３）。
【００３０】
続いて、検査で良品と判定されたウエハをモールドパッケージ内に収容して、揮発性メモリ１を組み立てる（ステップＳ４）。
【００３１】
次に、組み立てた揮発性メモリ１に対して第１の電気的試験を実施し、揮発性メモリ１の単体としての性能を確認する（ステップＳ５）。
【００３２】
次に、所定の条件でバーンイン試験を実施した後（ステップＳ６）、揮発性メモリ１に対して第２の電気的試験を実施し（ステップＳ７）、バーンイン試験終了後の性能を確認する。この第２の電気的試験で不良が発見されない場合に単体の揮発性メモリ１が完成する（ステップＳ８）。
【００３３】
次に、完成した単体の揮発性メモリ１、及び同様工程で製造された不揮発性メモリ２をメモリモジュールの製造工程へ投入し（ステップＳ９）、揮発性メモリ１及び不揮発性メモリ２をメモリモジュールの基板３上にそれぞれ搭載する（ステップＳ１０）。
【００３４】
続いて、上記揮発性メモリ１及び不揮発性メモリ２をそれぞれメモリモジュールの基板３上に固定し、はんだリフロー工程により基板３上に形成された回路パターンと、揮発性メモリ１及び不揮発性メモリ２の外部端子とをはんだ付けする（ステップＳ１１）。
【００３５】
最後に、メモリモジュールの電気的試験を実施し（ステップＳ１２）、不良が発見されない場合にメモリモジュールが完成する（ステップＳ１３）。
【００３６】
図１６に示すように、メモリモジュールの電気的試験では、最初にメモリモジュールの基板上に搭載された不揮発性メモリ（Ｅ2ＰＲＯＭ）に対して所定のデータを書き込み、書き込んだデータを読み出してその内容を検証する（ステップＳ２１）。
【００３７】
次に、同一基板上に搭載された複数の揮発性メモリの試験を不揮発性メモリと同様の手順で実施する（ステップＳ２２）。
【００３８】
そして、試験の結果から不良があるか否かを確認し（ステップＳ２３）、不良が発見されない場合（パス）は、メモリモジュールが完成する。また、不良が発見された場合は、不良の揮発性メモリを新しい揮発性メモリに交換（リペア）し（ステップＳ２４）、ステップＳ２２の処理に戻ってメモリモジュールに搭載された揮発性メモリの電気的試験を再度実施する。
【発明の開示】
【発明が解決しようとする課題】
【００３９】
上述したように、従来のメモリモジュールの製造工程では、ウエハの製造が終了した段階で検査を実施して不良のメモリセルを特定し、予め同一のウエハ上に形成した冗長メモリセルに置き換えることで不良メモリを救済する処置が施されている。
【００４０】
しかしながら、近年の揮発性メモリや不揮発性メモリ等では、そのメモリセルの微細化に伴って歩留りがますます悪化している。また、メモリの組み立て後に実施されるバーンイン試験で印加されるストレスにより不良となる割合も増加している。さらに、複数の揮発性メモリや不揮発性メモリが同一基板上に搭載されるメモリモジュールの歩留りも搭載個数の増加に伴って悪化し、メモリ単体の電気的試験で良品と判定された製品でも、モジュール化のためのはんだリフロー工程で印加される熱ストレスで不良に至ってしまうものも少なくない。
【００４１】
メモリ単体の電気的試験、あるいはメモリモジュールの電気的試験で不良と判定された半導体メモリは基本的に廃棄するしかなく、特にメモリモジュールの電気的試験で不良と判定された場合は、不良メモリから新しいメモリへの交換を手作業で実施するため、作業時間が長くなってメモリモジュールのコストを上昇させる要因となっていた。
【００４２】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、メモリモジュールの電気的試験で不良と判定された場合でも、不良の揮発性メモリを交換することなく不良メモリセルの救済が可能なメモリモジュールの救済方法及びメモリモジュールを提供することを目的とする。
【課題を解決するための手段】
【００４３】
上記目的を達成するため本発明のメモリモジュールの救済方法は、揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
前記不良と判定された揮発性メモリ内の不良メモリセルに関する不良情報を前記不揮発性メモリに格納し、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良情報が自メモリに対するものであるか判定した結果を含む不良情報を、前記不良と判定された揮発性メモリ内に保持し、
該保持した不良情報に基づいて、前記不良と判定された揮発性メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とする。
【００４４】
または、揮発性メモリ及び不揮発性メモリを備えるメモリモジュールの電気的試験において不良と判定された揮発性メモリを救済するためのメモリモジュールの救済方法であって、
メモリモジュールの電気的試験を行うステップと、
前記メモリモジュールの電気的試験において前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を前記不揮発性メモリに格納するステップと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して時系列に入力される前記不良アドレス情報及び前記不良デバイス情報が自メモリに対するものであるか判定した結果の情報を、前記不良と判定された揮発性メモリの保持回路に保持するステップと、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、前記不良と判定された揮発性メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって冗長メモリセルへアクセスするステップとを含み、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とする。
【００４５】
ここで、前記不良アドレス情報が、不良行アドレス及び不良列アドレスであってもよく、前記揮発性メモリが前記メモリモジュールに複数搭載されていてもよい。
【００４６】
一方、本発明のメモリモジュールは、揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において不良と判定された前記揮発性メモリ内の不良メモリセルに関する不良情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して入力される前記不良情報が自メモリに対するものであるか判定した結果を含む不良情報として保持し、該保持した情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済する揮発性メモリと、
を備えることを特徴とする。
【００４７】
または、揮発性メモリ及び不揮発性メモリを備えるメモリモジュールであって、
該メモリモジュールの電気的試験において前記揮発性メモリが不良と判定された場合に、前記不良と判定された揮発性メモリ内の不良メモリセルに対応する不良アドレス情報及び前記不良と判定された揮発性メモリを判別するための不良デバイス情報を格納する前記不揮発性メモリと、
前記メモリモジュールが搭載されたシステムの立ち上げ時に、前記不揮発性メモリよりアドレス端子を介して時系列に入力される前記不良アドレス情報及び前記不良デバイス情報が自メモリに対するものであるか判定した結果の情報を保持する保持回路を含むと共に、前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わってアクセスされる冗長メモリセルを含む前記揮発性メモリと、
を備え、
前記メモリモジュールの電気的試験において不良と判定された前記不良メモリセルを、該不良メモリセルを含む前記揮発性メモリ内の冗長メモリセルにて救済することを特徴とする。
【００４８】
このとき、前記不良アドレス情報が、
不良行アドレス及び不良列アドレスであってもよく、
前記揮発性メモリが前記メモリモジュールに複数搭載されていてもよい。
【００４９】
また、本発明の揮発性メモリは、不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して入力される前記揮発性メモリ内の不良メモリセルに関する情報が自メモリに対するものであるか判定した結果を含む不良情報として保持し、該保持した不良情報に基づいて、自メモリ内の冗長メモリセルにて前記不良メモリセルを救済することを特徴とする。
【００５０】
または、不良メモリセルに代わってアクセスされる冗長メモリセルを備えた揮発性メモリであって、
外部よりアドレス端子を介して時系列に入力される不良アドレス情報及び不良デバイス情報が自メモリに対するものであるか判定した結果の情報を保持する保持回路を備え、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリ内の不良メモリセルに対応するアドレスが入力された場合に前記不良メモリセルに代わって前記冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする。
【００５１】
このとき、複数のヒューズ素子を備え、前記揮発性メモリ単体の電気的試験で不良となった他の不良メモリセルに対応するアドレスを前記複数のヒューズ素子を用いて保持し、前記複数のヒューズ素子が保持したアドレスに基づいて、前記他の不良メモリセルに対応するアドレスが入力された場合に前記他の不良メモリセルに代わって他の冗長メモリセルへアクセスし、前記他の不良メモリセルを救済してもよい。
【００５２】
また、本発明の他の揮発性メモリは、正規メモリセル領域及び前記正規メモリセル領域内の不良メモリセルに代わってアクセスされる冗長メモリセル領域を備えた揮発性メモリであって、
前記揮発性メモリ単体の電気的試験で不良となった前記正規メモリセル領域の第１の不良メモリセルに対応するアドレスを記憶する複数のヒューズ素子と、外部よりアドレス端子を介して時系列に入力される不良アドレス情報及び不良デバイス情報が自メモリに対するものであるか判定した結果の情報として保持する保持回路とを備え、
前記複数のヒューズ素子が保持したアドレスに基づいて、前記正規メモリセル領域内の前記第１の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第１の不良メモリセルに代わって前記冗長メモリセル領域内の第１の冗長メモリセルへアクセスし、
前記保持回路に保持した前記不良アドレス情報及び前記判定した結果の情報に基づいて、自メモリの前記正規メモリセル領域内の第２の不良メモリセルに対応するアドレスが入力された場合に前記正規メモリセル領域内の前記第２の不良メモリセルに代わって前記冗長メモリセル領域内の第２の冗長メモリセルへアクセスし、前記不良メモリセルを救済することを特徴とする。
【００５３】
ここで、前記不良アドレス情報が、不良行アドレス及び不良列アドレスであってもよく、
前記複数のヒューズ素子が、レーザ光で溶断可能であってもよい。
【発明の効果】
【００５４】
本発明によれば、電気的試験で不良と判定された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレス、並びに不良と判定された揮発性メモリを判別するための不良デバイス情報を不揮発性メモリへ格納しておき、メモリモジュールが搭載されたシステムの立ち上げ時に、不揮発性メモリに格納された不良行アドレス、不良列アドレス、及び不良デバイス情報を揮発性メモリへ転送し、該揮発性メモリで、転送された不良行アドレス、不良列アドレス、及び不良デバイス情報をそれぞれ保持し、揮発性メモリで保持した不良行アドレス、不良列アドレス、及び不良デバイス情報に基づいて、不良と判定された揮発性メモリのメモリセルに対応するアドレスが入力された場合に、該メモリセルに代わって冗長メモリセルへアクセスすることで、メモリモジュールの電気的試験で揮発性メモリのメモリセルに不良が発見されても、その不良メモリセルを救済することが可能になるため、メモリモジュールの歩留まりが向上する。また、不良が発見された揮発性メモリの交換や廃棄を行う必要が無くなるため、作業時間の増大によるメモリモジュールのコストの上昇が抑制される。
【発明を実施するための最良の形態】
【００５５】
次に本発明について図面を参照して説明する。
【００５６】
本発明では、メモリモジュールの電気的試験で不良が検出された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレス（以下、不良行アドレス及び不良列アドレスをまとめて不良アドレス情報と称す場合がある）を同じメモリモジュールに搭載された不揮発性メモリへ格納する。また、メモリモジュールの電気的試験で不良が検出された揮発性メモリを判別するための不良デバイス情報を不揮発性メモリへ格納する。
【００５７】
揮発性メモリは、システムの立ち上げ時に、不揮発性メモリからシステムが備えるメモリ制御回路を介して転送される不良アドレス情報を保持するための不良情報格納回路と、不良アドレス情報が自メモリに対する情報であるか否かを不良デバイス情報から判定し、その結果を保持するデバイス情報格納回路とを備え、該不良情報格納回路及びデバイス情報格納回路に保持された情報に基づいて、不良が発生したメモリセル（不良メモリセル）に対応するアドレス信号が入力された場合は正規メモリセルから冗長メモリセルへアクセスを切り換える。このことにより、メモリモジュールの電気的試験で不良と判定された揮発性メモリを救済する。
【００５８】
メモリ制御回路は、不揮発性メモリから読み出した不良アドレス情報及び不良デバイス情報をメモリモジュールのＤＱＭ端子及びアドレス端子を介して揮発性メモリへ転送する。
【００５９】
図１は本発明のメモリモジュールに搭載される揮発性メモリの一構成例を示すブロック図であり、図２は図１に示した揮発性メモリに格納される不良デバイス情報及び不良アドレス情報のビット配列を示す模式図である。図３は図１に示した不良情報格納回路及びデバイス情報格納回路の一構成例を示す回路図であり、図４は図１に示した揮発性メモリに対する不良デバイス情報及び不良アドレス情報の格納タイミングを示すフローチャートである。また、図５は図１に示した行アドレスコンパレータ及び冗長行デコーダの一構成例を示す回路図であり、図６は図１に示した列アドレスコンパレータ及び冗長列デコーダの一構成例を示す回路図である。
【００６０】
図１に示すように、本発明の揮発性メモリは、図１０に示した従来の揮発性メモリの構成に加えて、不良アドレス情報を保持する不良情報格納回路２５と、不良アドレス情報が自メモリに対する情報であるか否かを不良デバイス情報から判定し、その判定結果を保持するデバイス情報格納回路２６と、不良情報格納回路２５に格納された不良行アドレスＲＸ０〜ＲＸｍ，ＲＸ０Ｂ〜ＲＸｍＢと行アドレスラッチ回路から供給される内部行アドレスＡＬＸ０〜ＡＬＸｍ，ＡＬＸ０Ｂ〜ＡＬＸｍＢを比較する行アドレスコンパレータ２７と、不良情報格納回路２５に格納された不良列アドレスＲＹ０〜ＲＹｍ，ＲＹ０Ｂ〜ＲＹｍＢと列アドレスラッチ回路から供給される内部列アドレスＡＬＹ０〜ＡＬＹｍ，ＡＬＹ０Ｂ〜ＡＬＹｍＢを比較する列アドレスコンパレータ２８とを有する構成である。
【００６１】
図２に示すように、本実施形態では、アドレス信号Ａ０〜Ａｎのうち、ビットＡ０〜Ａｍを用いて、不良デバイス情報及び不良アドレス情報を不揮発性メモリから揮発性メモリへ転送する。また、ビットＡｍ＋１〜Ａｍ＋３を用いて、ビットＡ０〜Ａｍが不良デバイス情報であるか、不良行（Ｘ）アドレスであるか、不良列（Ｙ）アドレスであるかを判定する。なお、ビットＡｍ＋１は、通常のモードレジスタの設定時には「０」に設定するため、本発明の適用時では「１」に設定することで他のモードレジスタ設定時と区別する。
【００６２】
具体的には、ビットＡｍ＋３、Ａｍ＋２、Ａｍ＋１が「００１」のとき、ビットＡ０〜Ａｍを用いて不良デバイス情報が転送され、ビットＡｍ＋３、Ａｍ＋２、Ａｍ＋１が「０１１」のとき、ビットＡ０〜Ａｍを用いて不良行（Ｘ）アドレスが転送され、ビットＡｍ＋３、Ａｍ＋２、Ａｍ＋１が「１０１」のとき、ビットＡ０〜Ａｍを用いて不良列（Ｙ）アドレスが転送されるものとする。
【００６３】
また、本実施形態では、不良デバイス情報として、ビットＡｍを用いて不良救済番号を転送し、ビットＡｍ−１を用いてモジュールバンク情報を転送する。不良救済番号は、不揮発メモリ内に２つの不良メモリセルが在る場合に、それらを識別するための情報であり、モジュールバンク情報は制御信号／ＣＳで選択されるメモリモジュールのバンクを示す情報である。すなわち、モジュールバンク情報は制御信号／ＣＳに一致する。
【００６４】
さらに、不良デバイス情報には、不良デバイスであるか否かを揮発性メモリで認識するためのＤＱＭ信号が含まれる。ＤＱＭ信号は、本来、ＤＱ信号をマスクするための信号であるが、不揮発性メモリから不良デバイス情報を転送する際に、システムが備えるメモリ制御回路により不良デバイスであるか否かの情報をＤＱＭ信号に対応させることで不良デバイス情報に変換される。
【００６５】
図３に示すように、デバイス情報格納回路２６は、制御信号／ＣＳをクロックＣＬＫに同期して保持するラッチ回路２６１と、不良デバイスであるか否かを認識するためのＤＱＭ信号をクロックＣＬＫに同期して保持するラッチ回路２６２と、制御信号／ＣＳとラッチ信号ＩＡｍ−１との論理積を出力する論理積ゲート２６３と、ラッチ信号ＩＡｍを受信するバッファ回路２６４と、バッファ回路２６４の出力信号と論理積ゲート２６３の出力信号の論理積を出力する論理積ゲート２６５と、不良情報格納回路２５から供給されるタイミングクロックに同期して論理積ゲート２６５から受信した信号をＤＳＬ信号として出力するフリップフロップから成るデバイス情報格納レジスタ２６６とを有する構成である。
【００６６】
なお、図３に示したデバイス情報格納回路２６は、１つの不良メモリセルを救済するために用いる回路例であり、例えば、不良メモリセルがもう一つ在る場合は、図３に示したデバイス情報格納回路２６に、ラッチ信号ＩＡｍＢを受信するバッファ回路を追加し、該バッファ回路の出力信号を論理積ゲート２６５に入力する。このことによりＤＳＬ信号を用いて２つの不良メモリセルの救済が可能になる。
【００６７】
一方、不良情報格納回路２５は、ラッチ信号ＩＡｍ＋１〜ＩＡｍ＋３，ＩＡｍ＋２Ｂ，ＩＡｍ＋３Ｂをデコードし、ビットＡ０〜Ａｍが不良デバイス情報であるか、不良行（Ｘ）アドレスであるか、不良列（Ｙ）アドレスであるかを判別するためのデコード結果を出力する論理積ゲート２５１〜２５３と、外部から供給されるクロック信号ＣＬＫを所定時間だけ遅延させる遅延回路２５４と、ビットＡ０〜Ａｍを用いて供給された不良行アドレスをラッチする複数のフリップフロップから成る不良行アドレス格納レジスタ２５８と、ビットＡ０〜Ａｍを用いて供給された不良列アドレスをラッチする複数のフリップフロップから成る不良列アドレス格納レジスタ２５９と、論理積ゲート２５１〜２５３の出力信号と遅延回路２５４の出力信号の論理積を出力し、デバイス情報格納レジスタ２６６、不良行アドレス格納レジスタ２５８、不良列アドレス格納レジスタ２５９に情報を保持させるためのタイミングクロックを供給する論理積ゲート２５５〜２５７とを有する構成である。なお、ラッチ信号ＩＡ０〜ＩＡｍ，ＩＡｍ−１〜ＩＡｍ，ＩＡｍ＋１〜ＩＡｍ＋３，ＩＡｍ＋２Ｂ，ＩＡｍ＋３Ｂは、アドレス信号Ａ０〜Ａｍ＋３のラッチ出力であり、図１に示した初期設定レジスタが備えるアドレスラッチ回路から供給される。
【００６８】
図４に示すように、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳは、それぞれクロックＣＬＫの立ち上がりに同期して揮発性メモリに取り込まれ、上述した不良デバイス情報、不良行アドレス、不良列アドレスの順に不揮発性メモリから揮発性メモリへ転送され、デバイス情報格納回路２６及び不良情報格納回路２５に格納される。このとき、不良デバイス情報は、システムが備えたメモリ制御回路を介して揮発性メモリのＤＱＭ端子及びアドレス端子から取り込まれ、不良アドレス情報は、システムが備えたメモリ制御回路を介して揮発性メモリのアドレス端子から取り込まれる。
【００６９】
図５に示すように、行アドレスコンパレータ２７は、行アドレスラッチ回路から出力される内部行アドレス信号ＡＬＸ０〜ＡＬＸｍ，ＡＬＸ０Ｂ〜ＡＬＸｍＢと、不良情報格納回路２５に格納された不良行アドレス信号ＲＸ０〜ＲＸｍ，ＲＸ０Ｂ〜ＲＸｍＢの排他的論理和をビット毎に出力するＥＸＯＲゲート２７１0〜２７１2mを備えた構成である。
【００７０】
本実施形態の冗長行デコーダ２９は、従来の冗長行デコーダの構成に加えて、図５に示したＥＸＯＲゲート２７１0〜２７１2mの出力信号によりｏｎ／ｏｆｆが制御される、ドレイン及びソースがそれぞれ共通に接続された冗長行デコーダトランジスタ２７２0〜２７２2mと、制御回路から送出されるプリチャージ信号Ｐｘｒｄによりｏｎ／ｏｆｆが制御される、冗長行デコーダトランジスタ２７２0〜２７２2mのドレインにそれぞれ電源電圧ＶＤＤを供給するプリチャージトランジスタ２７３と、プリチャージトランジスタ２７３の出力信号及びデバイス情報格納回路２６から出力されるＤＳＬ信号の論理積を出力する論理積ゲート２７４とを有する構成である。なお、冗長行デコーダトランジスタ２７２0〜２７２2mのソースはそれぞれ接地されている。
【００７１】
このような構成では、不良と判定されたメモリセルに対応する行アドレス信号Ａ０〜Ａｍが入力されると、行アドレスコンパレータ２７が有するＥＸＯＲゲート２７１0〜２７１2mから"Ｌｏｗ"が出力され、冗長行デコーダトランジスタ２７２0〜２７２2mがそれぞれｏｆｆして、冗長行デコーダトランジスタ２７２とプリチャージトランジスタ２７３の接続ノードＮ１が"Ｈｉｇｈ"（ＶＤＤ）になるため、論理積ゲート２７４の出力信号ＲＷＬ２が活性化される。論理積ゲート２７４の出力線は冗長行メモリセル領域のワード線であるため、不良と判定されたメモリセルのアドレスが入力されると、該メモリセルに代わって冗長行メモリセル領域の活性化されたワード線ＲＷＬ２に繋がるメモリセルにアクセスされる。
【００７２】
図６に示すように、列アドレスコンパレータ２８は、列アドレスラッチ回路から出力される内部行アドレス信号ＡＬＹ０〜ＡＬＹｍ，ＡＬＹ０Ｂ〜ＡＬＹｍＢと、不良情報格納回路２５に格納された不良列アドレス信号ＲＹ０〜ＲＹｍ，ＲＹ０Ｂ〜ＲＹｍＢの排他的論理和をビット毎に出力するＥＸＯＲゲート２８１0〜２８１2mを備えた構成である。
【００７３】
また、本実施形態の冗長列デコーダ３０は、従来の冗長列デコーダの構成に加えて、図６に示したＥＸＯＲゲート２８１0〜２８１2mの出力信号によりｏｎ／ｏｆｆが制御される、ドレイン及びソースがそれぞれ共通に接続された冗長列デコーダトランジスタ２８２0〜２８２2mと、制御回路から送出されるプリチャージ信号Ｐｙｒｄによりｏｎ／ｏｆｆが制御される、冗長列デコーダトランジスタ２８２0〜２８２2mのドレインにそれぞれ電源電圧ＶＤＤを供給するプリチャージトランジスタ２８３と、プリチャージトランジスタ２８３の出力信号、及びデバイス情報格納回路２６から出力されるＤＳＬ信号の論理積を出力する論理積ゲート２８４とを有する構成である。なお、冗長列デコーダトランジスタ２８２0〜２８２2mのソースはそれぞれ接地されている。
【００７４】
このような構成では、図５に示した行アドレスコンパレータ２８及び冗長行デコーダ２９と同様に、不良と判定されたメモリセルに対応する列アドレス信号Ａ０〜Ａｍが入力されると、列アドレスコンパレータ２８が有するＥＸＯＲゲート２８１0〜２８１2mから"Ｌｏｗ"が出力され、冗長列デコーダトランジスタ２８２0〜２８２2mがそれぞれｏｆｆして、冗長列デコーダトランジスタ２８２とプリチャージトランジスタ２８３の接続ノードＮ２が"Ｈｉｇｈ"（ＶＤＤ）になるため、論理積ゲート２８４の出力信号ＲＹＳ２が活性化される。論理積ゲート２８４の出力線は冗長列メモリセル領域のビット線であるため、不良と判定されたメモリセルのアドレスが入力されると、該メモリセルに代わって冗長列メモリセル領域の活性化されたビット線ＲＹＳ２に繋がるメモリセルにアクセスされる。
【００７５】
次に、上記構成の揮発性メモリを有する本発明のメモリモジュールの電気的試験の処理手順について図面を用いて説明する。
【００７６】
図７は本発明のメモリモジュールの電気的試験の処理手順を示すフローチャートである。
【００７７】
図７に示すように、本発明のメモリモジュールの電気的試験では、従来と同様に、最初にメモリモジュールの基板上に搭載された不揮発性メモリ（Ｅ2ＰＲＯＭ）に対して所定のデータを書き込み、書き込んだデータを読み出してその内容を検証する（ステップＳ３１）。
【００７８】
次に、同一基板上に搭載された複数の揮発性メモリの試験を実施する（ステップＳ３２）。そして、試験の結果から不良の有無を確認し（ステップＳ３３）、不良が発見されない場合（パス）は、メモリモジュールが完成する。また、不良が発見された場合は、不良が発生した揮発性メモリの不良デバイス情報、及び不良が検出された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレスをそれぞれ不揮発性メモリに書き込み（ステップＳ３４）、メモリモジュールを完成する。
【００７９】
したがって、本発明によれば、メモリモジュールの電気的試験で揮発性メモリのメモリセルに不良が発見されても、その不良メモリセルを救済することが可能になるため、メモリモジュールの歩留まりが向上する。また、不良が発見された揮発性メモリの交換や廃棄を行う必要が無くなるため、作業時間の増大によるメモリモジュールのコストの上昇を抑制できる。
【００８０】
なお、本発明では、不良デバイス情報及び不良アドレス情報を不揮発性メモリに予め格納しておき、システムの立ち上げ時にそれらの情報を揮発性メモリへ転送して保持する方法を提案しているが、メモリモジュールを救済する他の方法として、例えば、不良デバイス情報及び不良アドレス情報を揮発性メモリへ転送することなく、不揮発性メモリ内にそのまま格納しておき、揮発性メモリに対するアクセスがある毎に不揮発性メモリからそれらの情報を読み出す方法も考えられる。また、揮発性メモリ内に不良アドレス情報を保持する不揮発性のレジスタを備え、該レジスタからそれらの情報を読み出すことで不良メモリセルの救済を行う方法も考えられる。
【００８１】
しかしながら、不揮発性メモリに毎回アクセスする方法では揮発性メモリに対するデータの書き込み／読み出し時間が長くなって揮発性メモリへデータを読み書きするためのアクセス時間が遅くなる問題がある。一方、揮発性メモリ内に設けたレジスタに不良アドレス情報を格納しておく方法では、レジスタに対するアクセス時間が必要になるため、レーザ光で溶断可能な複数のヒューズ素子で冗長メモリセルへアクセスするための情報を保持する方法に比べて不揮発性メモリに対するアクセス時間が長くなる問題がある。
【００８２】
本発明では、メモリモジュールを搭載するシステムの立ち上げ時に、不揮発性メモリに格納された不良デバイス情報、不良行アドレス、及び不良列アドレスを揮発性メモリへ転送するため、以降、不揮発性メモリに対するアクセスが不要になり、揮発性メモリへのアクセス時間の遅れが最小限に抑制される。
【００８３】
一般に、揮発性メモリには不良メモリセルを救済するために５０００本を超える上記ヒューズ素子が設けられている。このヒューズ素子に対するレーザトリミング工程は、例えばレーザ光の代わりに電気的に溶断させるヒューズ素子に比べて処置が容易であり、トリミング後の動作は、例えばトランジスタによるスイッチ素子に比べて非常に安定している。また、揮発性メモリ内に不良アドレス情報を保持する不揮発性のレジスタを備える方法に比べて、レジスタに対するアクセス時間が不要であるため、高速に動作する利点もある。したがって、メモリ単体における不良メモリセルの救済において、レーザトリミング処理は、今後も主流であり続けると思われる。
【００８４】
本発明では、揮発性メモリ単体でレーザトリミング処理を実施して不良メモリセルを救済するだけでなく、不揮発性メモリに格納された不良デバイス情報、不良行アドレス信号、及び不良列アドレス信号を、システムの立ち上げ時にシステムが備えたメモリ制御回路を介して揮発性メモリへ転送し、不良情報格納回路２５及びデバイス情報格納回路２６で保持することで、メモリモジュールの製造終了後における不良メモリセルの救済も可能にするため、揮発性メモリに対するアクセス時間の遅れを最小限に抑制しつつ、メモリモジュールの歩留まりを向上させている。
【図面の簡単な説明】
【００８５】
【図１】本発明のメモリモジュールに搭載される揮発性メモリの一構成例を示すブロック図である。
【図２】図１に示した揮発性メモリに格納される不良デバイス情報及び不良アドレス情報のビット配列を示す模式図である。
【図３】図１に示した不良情報格納回路及びデバイス情報格納回路の一構成例を示す回路図である。
【図４】図１に示した揮発性メモリに対する不良デバイス情報及び不良アドレス情報の格納タイミングを示すフローチャートである。
【図５】図１に示した行アドレスコンパレータ及び冗長行デコーダの一構成例を示す回路図である。
【図６】図１に示した列アドレスコンパレータ及び冗長列デコーダの一構成例を示す回路図である。
【図７】本発明のメモリモジュールの電気的試験の処理手順を示すフローチャートである。
【図８】メモリモジュールの一構成例を示す平面図である。
【図９】メモリモジュールの他の構成例を示す側面図である。
【図１０】従来の揮発性メモリの構成を示すブロック図である。
【図１１】図１０に示した初期設定レジスタ及びコマンドデコーダの構成を示す回路図である。
【図１２】図１０に示した初期設定レジスタ及びコマンドデコーダの動作の様子を示すタイミングチャートである。
【図１３】図１０に示した冗長行デコーダの構成を示す回路図である。
【図１４】図１０に示した冗長列デコーダの構成を示す回路図である。
【図１５】メモリモジュールの一般的な製造手順を示すフローチャートである。
【図１６】図１５に示した従来のメモリモジュールの電気的試験の処理手順を示すフローチャートである。
【符号の説明】
【００８６】
２５    不良情報格納回路
２６    デバイス情報格納回路
２７    行アドレスコンパレータ
２８    列アドレスコンパレータ
２９    冗長行デコーダ
３０    冗長列デコーダ
２５１〜２５３、２５５〜２５７、２６３、２６５、２７４、２８４    論理積ゲート
２５４    遅延回路
２５８    不良行アドレス格納レジスタ
２５９    不良列アドレス格納レジスタ
２６１、２６２    ラッチ回路
２６４    バッファ回路
２６６    デバイス情報格納レジスタ
２７１0〜２７１2m、２８１0〜２８１2m    ＥＸＯＲゲート
２７２0〜２７２2m    冗長行デコーダトランジスタ
２７３、２８３    プリチャージトランジスタ
２８２0〜２８２2m    冗長列デコーダトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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