(57)【要約】【課題】ＳＴＩ構造において素子分離絶縁膜を、高密度プラズマＣＶＤ法を使って、引張り応力を蓄積するように形成する。【解決手段】半導体装置の製造方法は、半導体基板表面に、素子分離溝を形成する工程と、前記半導体基板表面にシリコン酸化膜を、高密度プラズマＣＶＤ法により、前記シリコン酸化膜が前記素子分離溝を充填するように、また前記シリコン酸化膜中に水分が、前記シリコン酸化膜を脱水処理した場合、前記シリコン酸化膜に収縮が生じるような量で含まれるように堆積する工程と、前記シリコン酸化膜を脱水し、前記シリコン酸化膜に収縮を誘起する工程と、前記シリコン基板上に堆積したシリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程とよりなる。【選択図】図９Ｄ
2007214278.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に、素子分離溝を形成する工程と、
前記半導体基板表面にシリコン酸化膜を、高密度プラズマＣＶＤ法により、前記シリコン酸化膜が前記素子分離溝を充填するように、また前記シリコン酸化膜中に水分が、前記シリコン酸化膜を脱水処理した場合、前記シリコン酸化膜に収縮が生じるような量で含まれるように堆積する工程と、
前記シリコン酸化膜を脱水し、前記シリコン酸化膜に収縮を誘起する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程と、を含む半導体装置の製造方法。
【請求項２】
前記シリコン酸化膜の堆積工程は、原料ガス中における水素ガス流量の比率を、８０％以上に設定して実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜の堆積工程は、２９０℃以下の温度で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜を脱水処理する工程は、前記堆積されたシリコン酸化膜を熱処理することにより実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板を脱水処理する工程は、前記堆積されたシリコン酸化膜をプラズマに曝露することにより実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記素子分離溝の表面および側壁面には熱酸化膜が形成されており、前記シリコン酸化膜を堆積する工程は、前記シリコン酸化膜が前記熱酸化膜に直接に接するように実行されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記素子分離溝の表面および側壁面にはシリコン窒化膜が形成されており、前記シリコン酸化膜を堆積する工程は、前記シリコン酸化膜と前記シリコン窒化膜との間に、脱水処理を行っても収縮を生じない別のシリコン酸化膜を、高密度プラズマＣＶＤ法により堆積する工程を含み、前記収縮を生じるシリコン酸化膜の堆積工程は、前記収縮を生じるシリコン酸化膜が、前記別のシリコン酸化膜に直接に接するように実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項８】
半導体基板表面に、素子分離溝を形成する工程と、
前記半導体基板表面にシリコン酸化膜を、２９０℃以下の温度でプラズマＣＶＤ法により堆積する工程と、
前記シリコン酸化膜を脱水する工程と、
前記シリコン基板上に堆積した前記シリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程と、を含む半導体装置の製造方法。
【請求項９】
シリコン基板と、
前記シリコン基板表面に素子領域を画成するように形成された素子分離溝と、
前記素子分離溝を充填する素子分離絶縁膜と、
前記シリコン基板上、前記素子領域に形成された能動素子とよりなる半導体装置であって、
前記素子分離絶縁膜は、互いに平行な複数の酸化膜の積層により形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置の製造方法に係り、特にシャロートレンチアイソレーション（ＳＴＩ）構造を有する半導体装置の製造方法、およびかかる製造方法により製造された半導体装置に関する。
【背景技術】
【０００２】
半導体装置における素子分離方法の1つとして、半導体基板表面に素子分離溝を形成し、素子分離溝内に絶縁物や多結晶シリコンを埋め込む、いわゆるトレンチアイソレーション技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタを使った半導体集積回路装置において用いられていた。
【０００３】
一方、近年ではトレンチアイソレーション技術はＭＯＳトランジスタを含む半導体集積回路装置においても広範に使われている。ＭＯＳトランジスタを含む半導体集積回路装置では、バイポーラトランジスタを含む半導体集積回路装置ほど深い素子分離は必要としないため、深さ０．１〜１．０μm程度の比較的浅い溝で素子分離を行うことができる。このような構造をシャロートレンチアイソレーション（ＳＴＩ）構造と称する。
【特許文献１】特開２００３−３１６５０号公報
【非特許文献１】Ota, K. et al. 2005 Symposium on VLSI Technology Digest of Technical Papers pp.138-139
【非特許文献２】Arghavani, R., et al., IEEE Trans. Electron Devices vol.51, No.10, October 2004, pp.1740-1743
【発明の開示】
【発明が解決しようとする課題】
【０００４】
まず図１Ａ〜１Ｈを参照しながら、ＳＴＩ素子分離構造の形成工程を説明する。
【０００５】
図１Ａを参照するに、シリコン基板１１上に、たとえば厚さが１０ｎｍの酸化シリコン膜１２を熱酸化により形成し、前記酸化シリコン膜１２の上に、たとえば厚さが１００〜１５０ｎｍの窒化シリコン膜１３を、化学気相堆積（ＣＶＤ）により形成する。ここで前記酸化シリコン膜１２は、前記シリコン基板１１と前記窒化シリコン膜１３の間の応力を緩和するバッファ層として機能し、前記窒化シリコン膜１３は、後の研磨工程において研磨ストッパ層として機能する。
【０００６】
さらに前記図１Ａの工程では、前記窒化シリコン膜１３上に、所定の素子分離領域に対応したレジスト開口部を有するレジストパターン１４を形成し、前記レジストパターン１４をマスクに、前記開口部に露出した窒化シリコン膜１３、その下の酸化シリコン膜１２、およびその下のシリコン基板１１をリアクティブイオンエッチング（ＲＩＥ）プロセスによりエッチングし、例えば０．４μmの深さの素子分離溝１６を形成する。
【０００７】
次に図１Ｂの工程において、前記素子分離溝１６内に露出したシリコン基板表面を熱酸化し、たとえば厚さ１０ｎｍの熱酸化膜をライナー膜１７として形成し、さらに図１Ｃの工程において、前記窒化シリコン膜１３上に酸化シリコン膜１９を、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、前記素子分離溝１６を充填するように堆積し、素子分離絶縁膜を形成する。さらに図１Ｃの工程においては、前記酸化シリコン膜１９を窒素雰囲気中、９００〜１１００℃で熱処理し、前記素子分離絶縁膜となるシリコン酸化膜１９を緻密化する。
【０００８】
次に図１Ｄの工程において、前記窒化シリコン膜１３を研磨ストッパに、前記酸化シリコン膜１９を上方から化学機械研磨（ＣＭＰ）またはリアクティブイオンエッチング（ＲＩＥ）により、研磨・除去し、窒化シリコン膜１３によって画成される素子分離溝内にのみ、酸化シリコン膜１９が残る構造を形成する。
【０００９】
次に図１Ｅの工程において、熱燐酸を用いたウェットエッチング処理により、前記窒化シリコン膜１３を除去し、次いで希フッ酸を用いたウェットエッチング処理により、前記シリコン基板１１表面上の酸化シリコン膜１２を除去する。このエッチングの際に、前記素子分離溝１６を充填している酸化シリコン膜１９も、部分的にエッチングされる。
【００１０】
次に図１Ｆに示すように、前記シリコン基板１１の表面を熱酸化し、犠牲酸化シリコン膜２２を形成する。さらに、前記犠牲酸化シリコン膜を介してシリコン基板１１表面層に所望導電型の不純物元素をイオン注入し、活性化することにより、前記シリコン基板１１の表面部分に所望導電型のウェル１０を形成する。その後希フッ酸を用い、前記犠牲酸化シリコン膜２２を除去する。前記犠牲酸化シリコン膜を除去する際、希フッ酸により前記酸化シリコン膜１９も部分的にエッチングされる。
【００１１】
次に図１Ｇに示すように、前記露出したシリコン基板の表面を熱酸化し、１〜２ｎｍの酸化シリコン膜２１を、ゲート絶縁膜として形成し、さらに前記酸化シリコン膜２１上に多結晶シリコン膜を堆積し、図１Hの工程においてこれをパターニングし、ゲート電極２３Ｇを形成する。
【００１２】
さらに図１Hの工程では、前記ゲート電極２３Ｇをマスクに、前記ウェル１０中に、前記ウェル１０とは逆の導電型の不純物元素をイオン注入し、さらにこれを活性化することにより、前記ウェル１０中、前記ゲート電極２３Ｇのそれぞれの側に、ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂを形成する。
【００１３】
さらに前記ゲート電極２３Ｇの側壁面上に側壁絶縁膜ＳＷを形成し、前記ゲート電極２３Ｇおよび前記側壁絶縁膜ＳＷをマスクに、前記ウェル領域１０に再度、前記ウェル領域とは逆導電型の不純物元素をイオン注入し、引き続き活性化することにより、前記ウェル領域１０中、前記側壁絶縁膜ＳＷの外側に、高濃度ソース領域１１ｃおよび高濃度ドレイン領域１１ｄを、それぞれ形成する。
【００１４】
図１Ｈの構造では、さらに前記ゲート電極２３Ｇを覆って、エッチングストッパ層（図示せず）を含む層間絶縁膜２４が形成され、さらに前記層間絶縁膜２４中には、前記ソースおよびドレイン領域１１ｃ，１１ｄに達するコンタクト孔が形成される。さらに前記コンタクト孔を充填するように、導電性プラグ２５Ａ、２５Ｂが、それぞれ前記ソース領域１１ｃおよびドレイン領域１１ｄにコンタクトして形成されている。
【００１５】
ところで、このようにして形成された図１Ｈの構造の半導体装置では、前記図１Ｃの工程において前記素子分離溝１６内に酸化シリコンを埋め込み、緻密化のための熱処理を行う際に、酸化膜とシリコンとの熱膨張差により、前記酸化シリコン膜１９で囲まれた素子領域は、基板面に平行に作用する圧縮応力を受けることが知られている。素子領域にこのような基板面に平行に作用する圧縮応力が印加されると、シリコン基板１１の活性領域における電子の移動度は大きく低下し、その結果、飽和ドレイン電流は低下してしまう。特に素子の微細化に伴い活性領域が微細化されると、このような圧縮応力の影響は増大する。
【００１６】
このような圧縮応力の発生を抑制し、ハンプ特性やリークを防止するため、素子分離溝１６の内壁面上に、酸化シリコン膜を介して引張り応力を有する窒化シリコン膜を形成する技術が提案されている。しかし、微細化によりゲート幅が減少するに従って、埋め込み酸化膜起因の圧縮応力に起因するＮＭＯＳトランジスタの飽和ドレイン電流の劣化の問題は、ますます深刻になっている。
【００１７】
また微細化に伴い素子分離溝６のアスペクト比が増大し、素子分離溝内部を絶縁膜で埋め込むことが困難になっている。その結果、絶縁膜の内部にシーム（継ぎ目）が発生したり、絶縁膜内部に空孔（ボイド）が 形成されたりする問題が発生する。このようなシームやボイドが存在すると、エッチング時にボイドが露出したり、形状異常が生じたりする問題が発生し、その後の工程の歩留まりが低下する問題が生じる。
【００１８】
このように、埋め込み絶縁膜１９による素子分離溝１６の充填は、特に素子の微細化に伴い困難となっているにもかかわらず、その重要性が増大している。
【００１９】
従来、素子分離絶縁膜に起因する圧縮応力を低減する手段として、素子分離絶縁膜を、ＳＯＧ膜により、あるいはＯ3−ＴＥＯＳ系のガスを使用した熱ＣＶＤ法により形成し、かかる素子分離絶縁膜により素子分離溝を充填することが提案されている。
【００２０】
一般にこれらの材料は、成膜直後の状態では膜質が悪く、ウェットエッチングに対する耐性が不十分で、９００℃以上の高温の熱処理が必要となる。一方、これらの材料は基本的にはシリコン酸化膜であるため、このような高温熱処理を行うと、Ｓｉとの熱膨張差により、堆積直後には引張り応力を有する膜であっても、１００−２００ＭＰａ程度の圧縮膜に変化してしまい、膜自体の内部応力のみでは、圧縮応力の低減は期待できない。
【００２１】
しかし、これらＳＯＧ膜あるいはＯ3−ＴＥＯＳ酸化膜は膜中に多量のＯＨ基を含むため、高温熱処理による脱水作用を行うと膜に収縮が発生する。そこで、素子分離溝内にこれらの材料を埋め込んだ後、熱処理により膜を収縮させ、素子分離溝に対して強い引っ張り応力を発生させて、圧縮応力を低減させることが報告されている。
【００２２】
しかしながら、このように素子分離絶縁膜をＳＯＧ膜により形成した場合には、ＳＯＧ膜特有の塗布特性により、パターン密度に依存して素子分離溝内に保持されるＳＯＧの量が変化してしまい、パターン上でのＳＯＧ膜の膜厚を制御することが困難となる問題が生じる。またＳＯＧ膜では、このようにパターンにより膜厚がばらつくため、成膜後、ＣＭＰ法により、基板表面上の絶縁膜を完全に除去することが困難となる。
【００２３】
また、素子分離絶縁膜をＯ3−ＴＥＯＳ膜で形成することもできるが、このような場合には、高密度プラズマＣＶＤ法で形成した膜と異なり、堆積が密なパターン上で厚く生じてしまい、やはり膜厚が、パターン密度により変化する。そのため、厚い堆積膜をドライエッチングによりエッチバックする必要がある。このためには余計なマスクプロセスが必要で、半導体装置の製造コストが増大し、また歩留まりが悪化する。
【００２４】
特開２００３?３１６５０号公報には、ＳＯＧ材料と従来の高密度プラズマＣＶＤ法により形成された酸化膜を組合せた構成が示されているが、パターンのレイアウトが複雑なロジックデバイスにおいては、場所によって素子分離溝中におけるＳＯＧ膜の保持量が異なり、上記問題を回避することは困難である。
【００２５】
高密度プラズマＣＶＤ法により埋め込み酸化膜を形成し、しかも得られた膜を熱処理により収縮させることが可能であれば、半導体装置の動作速度を向上させることができ、しかもパターン密度による膜厚変化が少ないため、工程削減および歩留まり改善に有利であると考えられる。しかしながら、従来の高密度プラズマＣＶＤで形成した酸化膜は、９００−１１００℃程度の高温熱処理を行っても、ほとんど膜収縮は生じない。
【課題を解決するための手段】
【００２６】
一の側面によれば本発明は、半導体基板表面に、素子分離溝を形成する工程と、前記半導体基板表面にシリコン酸化膜を、高密度プラズマＣＶＤ法により、前記シリコン酸化膜が前記素子分離溝を充填するように、また前記シリコン酸化膜中に水分が、前記シリコン酸化膜を脱水処理した場合、前記シリコン酸化膜に収縮が生じるような量で含まれるように堆積する工程と、前記シリコン酸化膜を脱水し、前記シリコン酸化膜に収縮を誘起する工程と、前記シリコン基板上に堆積したシリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程と、を含む半導体装置の製造方法を提供する。
【００２７】
他の側面によれば本発明は、シリコン基板と、前記シリコン基板表面に素子領域を画成するように形成された素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜と、前記シリコン基板上、前記素子領域に形成された能動素子とよりなる半導体装置であって、前記素子分離絶縁膜は、互いに平行な複数の酸化膜の積層により形成されていることを特徴とする半導体装置を提供する。
【発明の効果】
【００２８】
本発明によれば、ＳＴＩ型素子分離構造を形成する際に、素子分離溝を高密度プラズマＣＶＤ法により、脱水処理により収縮が生じるようなシリコン酸化膜により充填することが可能となり、かかるシリコン酸化膜を脱水・収縮させることにより、素子分離溝中に、引張り応力を有する素子分離絶縁膜を形成することが可能になる。かかる構成により、半導体装置のチャネル領域には、ゲート幅方向に作用する引張り応力が印加され、半導体装置の動作特性が向上する。
【発明を実施するための最良の形態】
【００２９】
［原理］
本発明の発明者は、本発明の基礎となる研究において、シリコン酸化膜の堆積を、高密度プラズマＣＶＤ法を使って、膜中に多量のシラノール基（Ｓｉ−ＯＨ結合）が含まれるように実行することができるのを見出した。このようなシリコン酸化膜は、膜中に多量の水分を含んでおり、熱処理により水分を放出させることで大きな収縮を誘起することができる。
【００３０】
より具体的には、本発明の発明者は市販の誘導結合型の高密度プラズマＣＶＤ装置を使い、シリコン基板上へのシリコン酸化膜の堆積実験を、２５０℃の基板温度において、シラン（ＳｉＨ４）ガスを４０ＳＣＣＭ、酸素ガスを８０ＳＣＣＭ、水素ガスを４８０〜２０００ＳＣＣＭの流量で供給し、セラミックドームよりなる処理容器の外周に巻回したコイルに周波数が４００ｋＨｚの高周波を５０００Ｗのパワーで供給し、さらに基板保持台に周波数が１３．５６ＭＨｚの高周波を１２００Ｗのパワーで供給し、シリコン酸化膜の膜厚が４５０nmになるように実行した。さらに、本発明の発明者は、このようにして形成されたシリコン酸化膜を、窒素雰囲気中、１０００℃の温度で３０分間熱処理し、膜厚の変動を測定した。その際、膜厚測定器の誤差（±０．３％）を考慮して、０．６％以上の収縮が観測された膜を収縮膜と定義した。なお上記の実験では、被処理基板を前記基板保持台上に静電チャックにより固定し、基板保持台の裏面にヘリウムガスを流通させることで、基板温度の制御を行った。
【００３１】
従来、ＳＴＩ構造の素子分離絶縁膜を、高密度プラズマＣＶＤ装置を使って形成する場合には、シリコン酸化膜の成膜を、例えばシランガス流量を１２０ＳＣＣＭ、酸素ガスを１６０ＳＣＣＭ、水素ガスを５００ＳＣＣＭの流量で供給し、処理容器の外周に巻回したコイルに周波数が４００ｋＨｚの高周波を２０００Ｗのパワーで供給し、さらに基板保持台に周波数が１３．５６ＭＨｚの高周波を３０００Ｗのパワーで供給し、６５０℃程度の基板温度の条件下で実行するのが典型的である。この従来の場合には、被処理基板は前記基板保持台上に静電チャックにより固定されず、基板温度はプラズマとの接触により、上記６５０℃程度の温度に自然に昇温される。
【００３２】
上記従来の条件に比べると、本発明の成膜条件では、原料ガス中の水素ガスの割合が非常に増大しており、また基板温度が著しく低下しているのが特徴である。
【００３３】
図２は、このようにして得られたシリコン酸化膜の、堆積直後、および前記窒素ガス雰囲気中、１０００℃で３０分間の熱処理後における、ＦＴＩＲスペクトルを示す。ただし図２のシリコン酸化膜は、上記本発明の条件において、成膜時の基板温度を２１０〜２３０℃の範囲で変化させている。
【００３４】
図２中、堆積直後の膜では、波数が３６５０ｃｍ-1および９５０ｃｍ-1の位置にシラノール結合の存在を示すＯＨ基の吸収ピークが見られるのに対し、熱処理後には、上記ＯＨ基の吸収ピークは消滅しているのがわかる。
【００３５】
また図１には、上記従来の条件で形成したシリコン酸化膜についての、堆積直後におけるＦＴＩＲスペクトルを重ねて示しているが、この従来の膜では、ＯＨ基の吸収ピークは見当たらない。
【００３６】
図２の結果は、上記本発明の条件において高密度プラズマＣＶＤ法を適用することにより、膜中に多量のＯＨ基ないしシラノール結合を含む、換言すれば水分を多量に含むシリコン酸化膜が得られること、またこのような膜を熱処理することにより、膜中から上記ＯＨ基、ないし水分が除去されることを示している。
【００３７】
図３は、このようにして形成された本発明のシリコン酸化膜の成膜時における原料ガス中の水素ガス流量の割合と、得られたシリコン酸化膜の熱処理による収縮率との関係を、また図４は、本発明のシリコン酸化膜の成膜温度と、得られたシリコン酸化膜の、同じ熱処理による収縮率との関係を示している。ただし図４は、水素ガス流量を２０００ＳＣＣＭに設定し、シランガス流量を４０ＳＣＣＭに設定し、酸素ガス流量を８０ＳＣＣＭに設定して成膜を行った場合を示している。
【００３８】
図３を参照するに、原料ガス中の水素ガス流量の割合が０．８以下である場合、収縮率はほとんどゼロで、高密度プラズマＣＶＤ法により形成されたシリコン酸化膜は収縮率がほとんどゼロであるとの、従来の知見を確認するものである。
【００３９】
これに対し、原料ガス中の水素ガス流量の割合が０．８を超えて増大すると、膜の収縮率がほぼ直線的に増大し、例えば前記水素ガス流量の割合が０．９５の場合、４．５％に達する収縮率が実現されることがわかる。
【００４０】
また図４に示すようにシリコン酸化膜の堆積温度が２９０℃以上になると、得られる膜の収縮率はゼロであるのに対し、前記堆積温度を２９０℃以下にすると、膜の収縮率は温度と共に略直線的に増大し、例えば１９０℃の基板温度において堆積を行った場合、４．５％に達する収縮率が得られることがわかる。
【００４１】
高密度プラズマＣＶＤ法により形成されるシリコン酸化膜は、元来Ａｌ配線間の埋込に適用されてきた歴史があり、Ａｌの耐熱性から、３００〜４００℃の堆積温度が使われてきた。しかし、図４の結果より、このような従来の堆積条件では、シリコン酸化膜中にＯＨ基の取り込みはほとんど生じることがなく、また熱収縮も生じないことがわかる。
【００４２】
そこで、本発明はこのようにして熱処理により収縮を生じる高密度プラズマＣＶＤシリコン酸化膜をＳＴＩ構造の素子分離絶縁膜に使い、素子分離絶縁膜から素子領域に印加される圧縮応力を低減し、あるいはこれを引張り応力に変換する。
【００４３】
収縮率から見積もった素子分離絶縁膜に蓄積される応力は、収縮率が０％の従来膜の場合、３００ＭＰａの圧縮応力となるのに対し、本発明において収縮率が４．５％の場合、１００ＭＰａの引張り応力に変化すると見積もられる。実際のデバイス構造についての計算例は、次の実施形態において説明する。
【００４４】
なお図３の実験では、原料ガス中における水素ガスの最大値を９４％としているが、９５％を超えて増大させることができるのは明らかである。
［第１の実施形態］
図５Ａ〜５Ｅは、本発明の第１の実施形態による半導体装置の製造方法を示す。
【００４５】
図５Ａを参照するに、シリコン基板４１上には、先の図１Ａの工程に対応して厚さが約１０ｎｍの犠牲酸化膜４２と厚さが１００〜１５０ｎｍの窒化シリコン膜４３が積層されており、前記シリコン基板４１中には、前記窒化シリコン膜４３上に形成されたレジストパターン４４をマスクに、幅が１４０ｎｍの素子分離溝４６が、所定の素子領域を画成するように、例えば０．３５０nmの深さに形成されている。
【００４６】
次に図５Ｂの工程において前記レジストパターン４４は除去され、前記素子分離溝４６の表面にはライナー熱酸化膜４７が３〜１０ｎｍの膜厚に形成され、さらに前記シリコン窒化膜４３上に例えばジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）、あるいはビスターシャリーブチルアミノシラン（ＢＴＢＡＳ）とアンモニアを原料としたＣＶＤ法により、前記熱酸化膜４７を覆うように、ライナーシリコン窒化膜４８が、例えば１０ｎｍの膜厚に形成される。前記ライナーシリコン窒化膜４８は、後で前記素子分離溝４６を素子分離絶縁膜で充填する際に、素子分離絶縁膜から放出される水分により前記素子分離溝側壁面が酸化され、あるいはその後の高温酸化雰囲気中での処理により前記素子分離溝側壁面が酸化され、前記素子分離溝４６の表面に圧縮応力を蓄積したシリコン酸化膜が形成されるのを抑制する。
【００４７】
次に図５Ｃの工程において、前記図５Ｂの構造上に、前記素子分離溝４６の表面のライナーシリコン窒化膜４８を覆うように、第１のシリコン酸化膜４９ａが密着層および応力緩和層として、高密度プラズマＣＶＤ法により、従来の条件、例えば６５０℃の基板温度において、シランガスを１２０ＳＣＣＭ，酸素ガスを１６０ＳＣＣＭ，水素ガスを５００ＳＣＣＭの流量で供給しながら、１０〜１５０ｎｍの厚さに形成される。
【００４８】
図５Ｃの工程ではさらに前記第１のシリコン酸化膜４９ａ上に第２のシリコン酸化膜４９ｂを、先に説明した本発明の条件のいずれかにより、前記素子分離溝４６を充填するように形成する。
【００４９】
次に図５Ｄの工程において、前記シリコン窒化膜４３上の前記シリコン酸化膜４９ｂおよび４９ａ、およびその下のライナーシリコン窒化膜４８は、前記シリコン窒化膜４３を研磨ストッパとした化学機械研磨により、順次除去され、前記素子分離溝４６がシリコン酸化膜４９ａ，４９ｂよりなる素子分離絶縁膜４９で充填された構造が得られる。
【００５０】
さらに図５Ｄの工程では、このようにして得られた構造が、１０００℃の窒素雰囲気中で、３０分間熱処理され、前記シリコン酸化膜４９ｂは脱水により収縮し、前記素子分離絶縁膜４９中の圧縮応力が低減され、あるいは、引張り応力に変換される。
【００５１】
さらに図５Ｅの工程において前記シリコン窒化膜４３が熱燐酸処理により除去され、さらにその下の犠牲酸化膜４２をＨＦ処理により除去することにより、図５Ｅに示す構造が得られる。
【００５２】
ここで前記酸化膜４９ｂを熱処理する工程は、図５Ｄの工程に限定されるものではなく、図５Ｃの工程あるいは図５Ｅの工程において行うことも可能である。
【００５３】
次に、本発明の発明者は、図６に示す実際のＳＴＩ構造において、素子領域にゲート絶縁膜５１を介してゲート電極を形成した状態におけるゲート直下の応力を、前記素子分離絶縁膜４９を従来の高密度プラズマＣＶＤ法により形成した場合と、本発明の高密度プラズマＣＶＤ法により形成した場合とについて、収束電子線回折により求めた。
【００５４】
図７Ａ，７Ｂは、収束電子線回折による、シリコン基板中における応力測定の原理を示す。
【００５５】
図７Ａを参照するに、シリコン基板には角度θで収束電子線が照射され、照射された収束電子線はシリコン基板中のＳｉ結晶面により回折され、その結果、図７Ｂに示すようにＨＯＬＺ（high order Laue zone ）と呼ばれる回折パターンが生じる。この回折パターンは結晶面間隔により図７Ｂ中に矢印で示すように敏感に変位し、そこでＨＯＬＺ線の変位を測定することにより、シリコン基板中に蓄積された歪みが求められる。
【００５６】
図８Ａおよび８Ｂは、図６の構造において素子分離絶縁膜４９を、それぞれ従来の高密度プラズマＣＶＤ法および本発明の高密度プラズマＣＶＤ法により形成した場合の、素子領域中における応力分布を示す。
【００５７】
特に前記素子分離絶縁膜４９ｂの収縮率が０％（従来例）および４．５％（本発明）の場合、図６の構造においてゲート直下５０ｎｍのポイントにおける応力が、それぞれ１５０ＭＰａの圧縮応力、および４０ＭＰａの収縮応力となることが確認された。
【００５８】
このようなＳＴＩ型素子分離構造が形成されたシリコン基板上には、先の図１Ｈと同様な半導体装置を、高い歩留まりで形成することができる。
［第２の実施形態］
先の図５Ａ〜５Ｅの実施形態では、シリコン酸化膜４９ｂの熱処理の際に、前記素子分離溝４６側壁面におけるシリコン基板４１の酸化、および圧縮応力酸化膜の形成を抑制するため、ライナーシリコン窒化膜４８を介在させている。
【００５９】
しかし、このようなライナーシリコン窒化膜４８を設けた結果、前記シリコン酸化膜４９ｂを熱処理により脱水し、収縮させる際に、前記ライナー酸化膜４８との界面において剥がれが発生しやすく、このような剥がれを抑制するために、前記ライナー酸化膜４８とシリコン酸化膜４９ｂとの間に、通常の条件の高密度プラズマＣＶＤ法で形成されたバッファシリコン酸化膜４９ａが挿入されている。このようなシリコン酸化膜４９ａは、通常の高密度プラズマＣＶＤ法で形成されているため、圧縮応力膜となっている。
【００６０】
本発明の発明者は、本発明の基礎となる研究において、前記シリコン酸化膜４９ｂの脱水処理を、プラズマ中において実行することにより、前記ライナーシリコン窒化膜４８およびバッファシリコン酸化膜４９ａを省略でき、ライナーシリコン酸化膜４７上にシリコン酸化膜４９ｂを直接に形成することが可能となる場合があるのを見出した。
【００６１】
図９Ａ〜９Ｄは、本発明の第２の実施形態による半導体装置の製造方法を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６２】
図９Ａを参照するに、前記シリコン基板４１中にはレジストパターン４４をマスクに、前記シリコン窒化膜４３および犠牲酸化膜４２を貫通して素子分離溝４６が形成され、さらに図９Ｂの工程において、前記素子分離溝４６の側壁面および底面に熱酸化膜よりなるライナーシリコン酸化膜４７が形成される。
【００６３】
本実施形態ではさらに図９Ｃの工程において、前記素子分離溝４６を、前記シリコン酸化膜４９ｂにより、高密度プラズマＣＶＤ法を、先に説明したように、１９０〜３００℃の基板温度において、原料中に水素ガスを８０％以上の割合で添加した条件下で実行することにより、直接に充填する。すなわち本実施形態では、前記シリコン酸化膜４９ｂは前記素子分離溝４６表面のライナーシリコン酸化膜４７と直接に密接する。
【００６４】
次に本実施形態では、図９Ｃの構造を、前記酸化膜４９ｂの形成後、同じ高密度プラズマＣＶＤ装置中において、Ｈｅプラズマに曝露し、前記シリコン酸化膜４９ｂの脱水処理を行う。
【００６５】
例えば、かかる脱水処理は、Ｈｅガスを２０００ＳＣＣＭの流量で供給し、さらに処理容器を構成するセラミックドームの外周に巻回された高周波コイルに、周波数が４００ｋＨｚの高周波を７０００Ｗのパワーで供給し、１２０秒間実行される。この場合、被処理基板は基板処理装置の基板保持台上に静電チャックなどで固定されず、プラズマパワーにより、基板温度は５５０℃程度の温度まで上昇する。
【００６６】
このような比較的低温におけるプラズマ処理により、前記シリコン酸化膜４９ｂ中で水分を形成するＯＨ基あるいはシラノール基は膜外に放出され、シリコン酸化膜４９ｂは収縮する。
【００６７】
図１０は、このようにしてプラズマ処理を行う前後における前記シリコン酸化膜４９ｂのＦＴＩＲスペクトルを示す。
【００６８】
図１０を参照するに、堆積直後に観察されたＯＨ基が、プラズマ処理後にはほとんど消失しているのがわかる。
【００６９】
このように低温でシリコン酸化膜４９ｂの脱水および収縮処理を行った場合には、前記ライナーシリコン酸化膜４７とシリコン酸化膜４９ｂとの界面、および前記ライナーシリコン酸化膜４７と素子分離溝４６の側壁面との界面のいずれにおいても剥離は発生しない。これは、これらの界面において優れた密着性が実現されていることを示している。
【００７０】
さらに、このような高密度プラズマＣＶＤ法で形成したＯＨ基あるいはシラノール基を多量に含むシリコン酸化膜４９ｂのプラズマ熱処理は、このようにして形成された素子分離構造により画成された素子領域上に半導体装置を形成するにあたり高温熱処理を行うような場合において、前記素子分離溝４６において露出されたシリコン基板４１表面の再酸化を抑制できる副次的な効果を奏する。
【００７１】
次に図９Ｅの工程において、前記シリコン酸化膜４９ｂは前記シリコン窒化膜４３を研磨ストッパとしたＣＭＰ法により研磨・除去され、前記素子分離溝４６が、前記シリコン酸化膜４９ｂよりなる素子分離絶縁膜４９により充填された構造が得られ、さらに図９Ｆの工程において前記シリコン窒化膜４３および犠牲酸化膜４２が順次、それぞれのウェットエッチング処理により除去される。
【００７２】
本実施形態において、前記シリコン酸化膜４９ｂを収縮されるプラズマ熱処理は、図９Ｄの工程に限定されるものではなく、図９Ｅの工程あるいは図９Ｆの工程において実行することも可能である。特にこのようにプラズマ熱処理を、ＣＭＰ法を行った後、例えば図９Ｅの工程で行うことにより、前記素子分離絶縁膜４９の表面には、例えば５０ｎｍの深さまで、ＨＦウェットエッチング処理に対して耐性を有する緻密化層が形成され、図９Ｆの工程において犠牲酸化膜４２をＨＦウェットエッチング処理により除去するような場合において、前記素子分離絶縁膜４９のエッチング量を低減することが可能となる。
【００７３】
例えば従来の６５０℃の温度の高密度プラズマＣＶＤ法により成膜されたシリコン酸化膜では、ＣＭＰ工程の後、窒素雰囲気中、９００℃、３０分間の熱処理を行うことで、１％のＨＦに対するエッチング速度を、熱酸化膜の１．４倍程度とすることができる。
【００７４】
これに対し、本発明の条件、たとえば２５０℃の温度の高密度プラズマＣＶＤ法により成膜されたシリコン酸化膜では、同じ１％のＨＦに対するエッチング速度が、熱酸化膜の１．６倍程度となる。ところが、このようなシリコン酸化膜にプラズマ熱処理を、ドーム状のセラミック処理容器を有する誘導結合型プラズマ処理装置中において、前記処理容器にＨｅガスを２０００ＳＣＣＭの流量で供給し、さらに処理容器に巻回された高周波コイルに１３．５６ＭＨｚの高周波を７０００Ｗのパワーで供給し、約５５０℃の温度で１２０秒間行った場合、同じ１％のＨＦに対するエッチング速度が熱酸化膜の１．４倍となり、膜のエッチング耐性が、上記６５０℃の高密度プラズマＣＶＤ法で形成され９００℃で熱処理された従来膜と同程度まで改善されるのが確認された。
【００７５】
図１１Ａ，１１Ｂは、図９Ｆの素子分離構造が形成されたシリコン基板４１上に形成された半導体装置の例を示す。ただし図１１Ａは前記半導体装置４０のゲート長方向の断面を、図１１Ｂはゲート幅方向の断面を示す。
【００７６】
図１１Ａ，１１Ｂを参照するに、前記素子分離溝４６および素子分離絶縁膜４７は、素子領域４１Ａを画成し、前記素子領域４１Ａ上にはゲート絶縁膜５２を介してポリシリコンゲート電極５３Ｇが形成されており、前記ゲート電極５３Ｇのそれぞれの側壁面には、側壁絶縁膜５３Ａおよび５３Ｂが形成されており、前記シリコン基板４１の素子領域４１Ａ中、前記ゲート電極５３Ｇのそれぞれの側には、ｐ型あるいはｎ型の拡散領域４１ａ，４１ｂが形成されている。
【００７７】
さらに前記拡散領域４１ａ，４１ｂおよびゲート電極５３Ｇの表面にはＮｉＳｉ、ＣｏＳｉ2などの低抵抗シリサイド層５４Ｓ，５４Ｄおよび５４Ｇがそれぞれ形成されており、さらに前記シリコン基板４１上には前記シリサイド層５１Ｓ，５１Ｄ，５１Ｇおよび前記側壁絶縁膜を連続して覆うように、シリコン窒化膜５５よりなる応力膜５５が形成されている。前記半導体装置４０がｎチャネルＭＯＳトランジスタであり、前記拡散領域４１ａ、４１ｂおよびゲート電極５３Ｇがｎ型にドープされている場合は、前記応力膜５５は引張り応力を蓄積し、前記ゲート電極５３Ｇ直下のチャネル領域には、基板面に垂直方向に作用する圧縮応力が印加される。一方前記半導体装置４０がｐチャネルＭＯＳトランジスタであり、前記拡散領域４１ａ、４１ｂおよびゲート電極５３Ｇがｐ型にドープされている場合は、前記応力膜５５は圧縮応力を蓄積し、前記ゲート電極５３Ｇ直下のチャネル領域には、基板面に垂直方向に作用する引張り応力が印加される。
【００７８】
前記シリコン窒化膜５５上にはシリコン酸化膜などの層間絶縁膜５６が堆積され、さらに前記層間絶縁膜５６中には前記シリサイド領域５４Ｓ，５４Ｄにコンタクトする、タングステンなどよりなるコンタクトプラグ５７Ａ，５７Ｂが、それぞれ形成されている。
【００７９】
なお、図１１Ａ，１１Ｂでは、素子分離絶縁膜の表面に形成される凹凸は、図示を省略している。
【００８０】
図１２は、図１１Ａ，１１ＢのＭＯＳトランジスタの応力モデル構造を示す。
【００８１】
図１２を参照するに、前記素子領域４１Ａのうち、ゲート電極５３Ｇ直下のチャネル領域に誘起された歪みεｘｘ，εｙｙおよびεｘｘにより生じる前記ＭＯＳトランジスタ４０のオン電流の変化量は、
ｎチャネルＭＯＳトランジスタの場合、式
ΔＩon_N＝ａ・εｘｘ−ｂ・εｙｙ＋ｃ・εｚｚにより、
またｐチャネルＭＯＳトランジスタの場合、式
ΔIon_P＝−ｄ・εxx＋ｅ・εｙｙ＋ｆεｚｚ
により与えられる。ここでεｘｘはゲート長方向（Ｌ方向）の歪みを、εｙｙは深さ方向（Ｄ方向）の歪みを、εｚｚはゲート幅方向（Ｗ方向）の歪みを表す。
【００８２】
このうち、ｐチャネルＭＯＳトランジスタにおいてもｎチャネルＭＯＳトランジスタにおいても、オン電流の変化に対する最初の２項の寄与はわずかであり、第３項目の寄与が支配的となる。
【００８３】
図１２（Ｂ）の断面では、前記素子分離絶縁膜４９の表面は、素子形成に伴う様々なエエッチバックプロセスにより、素子領域４１Ａの表面に対して沈み込んでおり、このため素子分離絶縁膜４９の引張り応力の効果は小さいが、図１２（Ｃ）の断面に示すようにゲート電極５３Ｇの直下においては素子分離絶縁膜４９はゲート電極５３Ｇにより保護され、沈み込みは生じない。このため、図１２（Ｃ）の断面では、ゲート電極５３Ｇ直下のチャネル領域に、前記素子分離絶縁膜４９より、ゲート幅方向の大きな引張り応力が印加され、ｐチャネルＭＯＳトランジスタにおいてもｎチャネルＭＯＳトランジスタにおいても、オン電流の著しい増加が生じる。
［第３の実施形態］
以上の実施形態においては、前記素子分離溝４６が１４０ｎｍの幅と３５０ｎｍの深さを有するものとして説明したが、半導体装置の微細化に伴って、前記素子分離溝４６の幅は１１０ｎｍ以下に縮小したい要求が存在する。
【００８４】
このように幅の狭い、したがってアスペクト比の大きな素子分離溝を本発明のような、典型的には２８０℃以下の低温の高密度プラズマＣＶＤ法により形成しようとすると、シリコン酸化膜４９ｂによる素子分離溝４６の充填が困難になり、素子分離絶縁膜４９中に欠陥やボイドが形成される可能性がある。これは、アスペクト比の大きな素子分離溝４６中の奥深くまで、ＣＶＤ反応を生じる原料の活性種が到達するのが困難になるためであり、また基板温度が低いため、反応性が劣化し、素子分離溝４６をシリコン酸化膜４９ｂが、溝底部から順次堆積することにより充填するのが困難になるためである。素子分離絶縁膜４９中にこのような欠陥やボイドが発生すると、素子分離絶縁膜４９上に形成される配線パターンが断線するなど、半導体装置の歩留まりが低下する問題が生じる。
【００８５】
そこで本実施形態では、図１３のレシピに示すように図５Ｃあるいは図９Ｃのシリコン酸化膜４９ｂの形成を複数の段階に分割して実行し、各々の段階において堆積とエッチングを行うことで、前記アスペクト比の大きな素子分離溝４６を、底部から前記酸化膜４９ｂにより順次充填する。
【００８６】
一例として、誘導結合型高密度プラズマＣＶＤ装置を使い、処理容器中にシランガス、酸素ガスおよび水素ガスを、それぞれ４０ＳＣＣＭ、８００ＳＣＣＭおよび２０００ＳＣＣＭの流量で導入し、さらに前記処理容器に巻回された高周波コイルに周波数が４００ｋＨｚの高周波を５０００Ｗのパワーで供給してプラズマを形成し、また基板保持台に周波数が１３．５６ＭＨｚの高周波を１２００Ｗのパワーで供給して基板バイアスを形成し、前記シリコン酸化膜４９ｂの堆積を、基板温度を２５０℃に保持しながら、５０ｎｍずつ、間に図９Ｄのプラズマエッチング工程を挟みながら、繰り返し実行する。その際、前記プラズマエッチング工程は、同じ処理容器中に、ＮＦ3ガスを１５０ＳＣＣＭ、Ｈｅガスを１００ＳＣＣＭ、水素ガスを５００ＳＣＣＭの流量で供給し、さらに処理容器外周の高周波コイルに周波数が４００ｋＨｚの高周波を３５００Wのパワーで、また基板保持台に周波数が１３．５６ＭＨzの高周波を１２００Wのパワーで供給することにより実行され、堆積したシリコン酸化膜４９ｂを約１０ｎｍの厚さ分だけエッチングする。その際、本実施形態では堆積とエッチングを同じ基板温度で行うのが好ましく、堆積時とエッチング時の基板温度差を１００℃以内に維持している。
【００８７】
また堆積時とエッチング時の温度差が１００℃を超えるような場合には、枚様式の基板処理装置を使い、シリコン酸化膜の堆積がなされた基板を冷却室あるいは基板搬送室で冷却し、その後エッチング室に導入するように構成することも可能である。
【００８８】
図１４は、このようにして形成された半導体装置の構成を示す。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８９】
図１４を参照するに、本実施形態では、前記素子分離絶縁膜４９が、素子分離溝４６の底面に平行な複数の層４９1，４９2，４９3，・・・の積層により形成されている構造的特徴を有しており、また前記素子分離溝４６の上端部近傍には、素子分離溝４６の側壁面に堆積した庇部４９ｓが形成されているのがわかる。このような素子分離絶縁膜４９の積層構造は、素子分離絶縁膜４９中の密度差に対応しており、素子断面を透過電子顕微鏡で観察することにより確認することができる。
【００９０】
かかる構成により、本発明の低温で実行される高密度プラズマＣＶＤ法を使って、アスペクト比の大きな素子分離溝であっても、素子分離絶縁膜により確実に充填することが可能となる。
【００９１】
なお、このような素子分離絶縁膜４９の段階的な形成は、先に図１２で説明したレシピに限定されるものではなく、図１５に示すように堆積温度を、積層の進行とともに徐々に、低下させるレシピを使うことも可能である。図１５のレシピでは、堆積直後に膜中に含まれる水分の量が、堆積温度の低下とともに段階的に増大し、また脱水処理による収縮率も、段階的に増大する。
【００９２】
さらに図１６の例では、図１５と同様に、素子分離絶縁膜４９の段階的な積層と共に基板温度を低下させているが、最後の成膜段階のみ温度を３５０℃まで増大させ、膜質を向上させている。
【００９３】
以上の説明では本発明を、高密度プラズマＣＶＤ装置として誘導結合プラズマを使った高密度プラズマ処理装置使う場合を例に説明したが、本発明の原理からも理解されるように、本発明は高密度プラズマ処理装置の形式には限定されることがなく、ＥＣＲプラズマ処理装置はヘリコン波を使った高密度プラズマ処理装置を使うことも可能である。
【００９４】
（付記１）  半導体基板表面に、素子分離溝を形成する工程と、
前記半導体基板表面にシリコン酸化膜を、高密度プラズマＣＶＤ法により、前記シリコン酸化膜が前記素子分離溝を充填するように、また前記シリコン酸化膜中に水分が、前記シリコン酸化膜を脱水処理した場合、前記シリコン酸化膜に収縮が生じるような量で含まれるように堆積する工程と、
前記シリコン酸化膜を脱水し、前記シリコン酸化膜に収縮を誘起する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程と、を含む半導体装置の製造方法。
【００９５】
（付記２）  前記シリコン酸化膜の堆積工程は、原料ガス中における水素ガス流量の比率を、８０％以上に設定して実行されることを特徴とする付記１記載の半導体装置の製造方法。
【００９６】
（付記３）  前記シリコン酸化膜の堆積工程は、２９０℃以下の温度で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【００９７】
（付記４）  前記シリコン酸化膜を脱水処理する工程は、前記化学機械研磨工程の前に実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【００９８】
（付記５）  前記シリコン酸化膜を脱水処理する工程は、前記化学機械研磨工程の後で実行されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【００９９】
（付記６）  前記シリコン酸化膜を脱水処理する工程は、前記堆積されたシリコン酸化膜を熱処理することにより実行されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【０１００】
（付記７）  前記シリコン基板を脱水処理する工程は、前記堆積されたシリコン酸化膜をプラズマに曝露することにより実行されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【０１０１】
（付記８）  前記シリコン基板をプラズマに曝露する工程は、６００℃以下の温度において実行されることを特徴とする付記７記載の半導体装置の製造方法。
【０１０２】
（付記９）  前記素子分離溝の表面および側壁面には熱酸化膜が形成されており、前記シリコン酸化膜を堆積する工程は、前記シリコン酸化膜が前記熱酸化膜に直接に接するように実行されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
【０１０３】
（付記１０）  前記素子分離溝の表面および側壁面にはシリコン窒化膜が形成されており、前記シリコン酸化膜を堆積する工程は、前記シリコン酸化膜と前記シリコン窒化膜との間に、脱水処理を行っても収縮を生じない別のシリコン酸化膜を、高密度プラズマＣＶＤ法により堆積する工程を含み、前記収縮を生じるシリコン酸化膜の堆積工程は、前記収縮を生じるシリコン酸化膜が、前記別のシリコン酸化膜に直接に接するように実行されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
【０１０４】
（付記１１）  前記シリコン酸化膜を堆積する工程は、複数回に分けて実行され、各回は、前記シリコン酸化膜を堆積する工程と、前記堆積したシリコン酸化膜をエッチングする工程とを含むことを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【０１０５】
（付記１２）  前記エッチング工程は、前記堆積工程に引き続き、同一の高密度プラズマ処理装置中において実行されることを特徴とする付記１１記載の半導体装置の製造方法。
【０１０６】
（付記１３）  半導体基板表面に、素子分離溝を形成する工程と、
前記半導体基板表面にシリコン酸化膜を、２９０℃以下の温度でプラズマＣＶＤ法により堆積する工程と、
前記シリコン酸化膜を脱水する工程と、
前記シリコン基板上に堆積した前記シリコン酸化膜を、前記半導体基板表面が露出するまで化学機械研磨により除去する工程と、を含む半導体装置の製造方法。
【０１０７】
（付記１４）  シリコン基板と、
前記シリコン基板表面に素子領域を画成するように形成された素子分離溝と、
前記素子分離溝を充填する素子分離絶縁膜と、
前記シリコン基板上、前記素子領域に形成された能動素子とよりなる半導体装置であって、
前記素子分離絶縁膜は、互いに平行な複数の酸化膜の積層により形成されていることを特徴とする半導体装置。
【図面の簡単な説明】
【０１０８】
【図１Ａ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その１）である。
【図１Ｂ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その２）である。
【図１Ｃ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その３）である。
【図１Ｄ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その４）である。
【図１Ｅ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その５）である。
【図１Ｆ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その６）である。
【図１Ｇ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その７）である。
【図１Ｈ】従来のＳＴＩ構造の素子分離領域を有する半導体装置の製造工程を示す図（その８）である。
【図２】本発明の原理を説明する図である。
【図３】本発明の原理を説明する別の図である。
【図４】本発明の原理を説明するさらに別の図である。
【図５Ａ】本発明の第1の実施形態による半導体装置の製造方法を説明する図（その１）である。
【図５Ｂ】本発明の第1の実施形態による半導体装置の製造方法を説明する図（その２）である。
【図５Ｃ】本発明の第1の実施形態による半導体装置の製造方法を説明する図（その３）である。
【図５Ｄ】本発明の第1の実施形態による半導体装置の製造方法を説明する図（その４）である。
【図５Ｅ】本発明の第1の実施形態による半導体装置の製造方法を説明する図（その５）である。
【図６】本発明の第1の実施形態を説明する図である。
【図７Ａ】収束電子ビーム回折による応力測定を説明する図である。
【図７Ｂ】収束電子ビーム回折による応力測定を説明する別の図である。
【図８Ａ】収束電子ビーム回折により求めた、従来の素子分離構造中の応力分布を示す図である。
【図８Ｂ】収束電子ビーム回折により求めた、本発明第１の実施形態の素子分離構造中の応力分布を示す図である。
【図９Ａ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その１）である。
【図９Ｂ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その２）である。
【図９Ｃ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その３）である。
【図９Ｄ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その４）である。
【図９Ｅ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その５）である。
【図９Ｆ】本発明の第２の実施形態による半導体装置の製造方法を説明する図（その６）である。
【図１０】本発明の第２の実施形態の原理を説明する図である。
【図１１Ａ】本発明の第２の実施形態により形成された半導体装置の構成を示す図（その１）である。
【図１１Ｂ】本発明の第２の実施形態により形成された半導体装置の構成を示す図（その２）である。
【図１２】図１１Ａ，１１Ｂの半導体装置の応力モデルを示す図である。
【図１３】本発明の第3の実施形態で使われるプロセスレシピを示す図である。
【図１４】本発明の第3の実施形態による半導体装置の構成を示す図である。
【図１５】本発明の第3の実施形態で使われる別のプロセスレシピを示す図である。
【図１６】本発明の第3の実施形態で使われる別のプロセスレシピを示す図である。
【符号の説明】
【０１０９】
１０    ウェル
１１，４１    シリコン基板
１１ａ〜１１ｄ  拡散領域
１２，４２    犠牲酸化膜
１３，４３    研磨ストッパ
１４，４４    レジストパターン
１６，４６    素子分離溝
１７，４７    熱酸化膜ライナー
１９，４９    素子分離絶縁膜
２１，５１    ゲート絶縁膜
２３Ｇ，５３Ｇ  ゲート電極
２４，５６    層間絶縁膜
２５Ａ，２５Ｂ，５７Ａ，５７Ｎ  コンタクトプラグ
４８    シリコン窒化膜ライナー
４９ａ，４９ｂ  高密度プラズマＣＶＤ酸化膜
４９1〜４９３  シリコン酸化膜
５３Ａ，５３Ｂ  側壁絶縁膜
５５    応力膜
【図１Ａ】
2007214278.tif 000003
【図１Ｂ】
2007214278.tif 000004
【図１Ｃ】
2007214278.tif 000005
【図１Ｄ】
2007214278.tif 000006
【図１Ｅ】
2007214278.tif 000007
【図１Ｆ】
2007214278.tif 000008
【図１Ｇ】
2007214278.tif 000009
【図１Ｈ】
2007214278.tif 000010
【図２】
2007214278.tif 000011
【図３】
2007214278.tif 000012
【図４】
2007214278.tif 000013
【図５Ａ】
2007214278.tif 000014
【図５Ｂ】
2007214278.tif 000015
【図５Ｃ】
2007214278.tif 000016
【図５Ｄ】
2007214278.tif 000017
【図５Ｅ】
2007214278.tif 000018
【図６】
2007214278.tif 000019
【図７Ａ】
2007214278.tif 000020
【図７Ｂ】
2007214278.tif 000021
【図８Ａ】
2007214278.tif 000022
【図８Ｂ】
2007214278.tif 000023
【図９Ａ】
2007214278.tif 000024
【図９Ｂ】
2007214278.tif 000025
【図９Ｃ】
2007214278.tif 000026
【図９Ｄ】
2007214278.tif 000027
【図９Ｅ】
2007214278.tif 000028
【図９Ｆ】
2007214278.tif 000029
【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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