(57)【要約】【課題】メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供する。【解決手段】２n のアドレス領域１１を有し、その一部に１つ以上の未使用アドレス領域を有するメモリ領域と、使用者により制御される論理アドレスデータが供給されるとともに、メモリ領域における不良アドレスを示す不良アドレスデータおよびメモリ領域における未使用アドレスを示す未使用アドレスデータが供給され、メモリ領域の実際のアドレスを示す物理的なアドレスデータを出力するアドレス変換回路１２と、アドレス変換回路から出力されるアドレスデータに基づいてメモリ領域のメモリセルを選択するアドレスデコーダ１３とを具備する。【選択図】図１
2007188560.tif 000002
【特許請求の範囲】
【請求項１】
２n のアドレス領域を有し、その一部に１つ以上の未使用アドレス領域を有するメモリ領域と、
使用者により制御される論理アドレスデータが供給されるとともに、前記メモリ領域における不良アドレスを示す不良アドレスデータおよび前記メモリ領域における未使用アドレスを示す未使用アドレスデータが供給され、前記メモリ領域の実際のアドレスを示す物理的なアドレスデータを出力するアドレス変換回路と、
前記アドレス変換回路から出力されるアドレスデータに基づいて前記メモリ領域のメモリセルを選択するアドレスデコーダと
を具備することを特徴とする半導体集積回路。
【請求項２】
前記アドレス変換回路は、前記論理アドレスデータ、前記不良アドレスデータ、および前記未使用アドレスデータをビット毎に加算し、ビット毎の１ビット加算の総和の最小重みビットＬＳＢを物理アドレスにマッピングすることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記未使用アドレスは、半導体集積回路に搭載されたシステム毎または半導体集積回路の動作モード毎に使用者により決定された任意のアドレスであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記不良アドレスデータは、予め外部テスタにより検出された不良アドレスのデータを記憶した記憶部から転送される、または、半導体集積回路に搭載されたビルトインセルフテスト回路により検出された不良アドレスのデータが転送されることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記未使用アドレスは、半導体集積回路に搭載されたシステムの立ち上げ時に既に決定されている、または、半導体集積回路の動作モード設定時に動作モード毎に決定されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に半導体メモリのリダンダンシ回路に関するもので、例えばメモリ混載ロジックＬＳＩに使用されるものである。
【背景技術】
【０００２】
半導体メモリのメモリセルアレイにおける不良セルの救済方式として、アドレス救済方式のリダンダンシ回路が用いられる。従来のアドレス救済方式は、メモリセルアレイの一部に冗長セルを設け、予めメモリセルアレイの不良アドレスを検知して記憶しておき、入力アドレスが不良アドレスである場合に冗長セルのアドレスに変更する。この方式では、全ての入力アドレスを記憶アドレス（不良アドレス）と比較する回路が必要である。この比較回路がデータのクリティカルパスとなり、大容量のアドレスを持つメモリではパフォーマンスが著しく劣化する。また、メモリセルアレイに未使用の領域があっても、冗長セルを必要とする。
【０００３】
なお、特許文献１には、メモリセルアレイにおける不良セルの分布に応じて、不良セル列を含むメモリセル列を他の正常なメモリセル列に置換するマッピング技術が開示されている。
【特許文献１】特開２００１−２５６７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記した従来の問題点を解決すべくなされたもので、メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することにより、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路は、２n のアドレス領域を有し、その一部に１つ以上の未使用アドレス領域を有するメモリ領域と、使用者により制御される論理アドレスデータが供給されるとともに、前記メモリ領域における不良アドレスを示す不良アドレスデータおよび前記メモリ領域における未使用アドレスを示す未使用アドレスデータが供給され、前記メモリ領域の実際のアドレスを示す物理的なアドレスデータを出力するアドレス変換回路と、前記アドレス変換回路から出力されるアドレスデータに基づいて前記メモリ領域のメモリセルを選択するアドレスデコーダとを具備することを特徴とする。
【発明の効果】
【０００６】
本発明の半導体集積回路によれば、メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【０００８】
＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図１において、例えばＳＲＡＭからなるメモリ領域１１は、２n のアドレス領域を有し、その一部に１つ以上の未使用アドレス領域、本例では行アドレス領域を有する。アドレス変換回路１２は、メモリ混載ロジックＬＳＩの使用者により制御される論理アドレスデータ（論理Add）が同期的に供給されると共に、少なくともメモリ領域１１における不良アドレスを示す不良アドレスデータ（BIST or FUSE）および未使用アドレスを示す未使用アドレスデータ（冗長Add）が供給され、演算処理によってメモリ領域１１の実際のアドレスを示す物理的なアドレスデータ（物理Add）を出力する。
【０００９】
アドレスデコーダ１３は、行デコーダ１３ａおよび列デコーダ１３ｂにより構成されている。行デコーダ１３ａおよび列デコーダ１３ｂには行アドレスデータおよび列アドレスデータが供給され、行デコーダ１３ａおよび列デコーダ１３ｂの出力によりメモリ領域１１のメモリセルが選択される。本例ではアドレス変換回路１２から出力される物理Addが行デコーダ１３ａに供給される。
【００１０】
未使用アドレスデータ（冗長Add）は、メモリ混載ロジックＬＳＩに搭載されたシステム毎（または、後述するようにメモリ混載ロジックＬＳＩの動作モード毎）に使用者により決定された任意のアドレスであり、例えば使用者により作成されたソフトウェアにより指定される。
【００１１】
不良アドレスデータ（BIST or FUSE）は、任意の手段により入力される。例えば予め外部テスタにより検出された不良アドレスのデータを記憶した例えばヒューズ素子などからなる記憶部１４から転送される、または、ビルトインセルフテスト回路（以下BIST回路と称する）１５により検出された不良アドレスのデータが転送される。ここで、記憶部１４あるいはBIST回路１５は、メモリ混載ロジックＬＳＩに搭載されている。
【００１２】
図２は、図１中のアドレス変換回路１２の一構成例を示す回路図である。図２に示すアドレス変換回路は、記憶部１４またはBIST回路１５から供給される不良アドレスデータおよび未使用アドレスデータそれぞれの各ビットのデータが入力される複数個の第１の排他的ＯＲ回路２１と、これら複数個の第１の排他的ＯＲ回路２１の各出力および同期的に供給される論理Addの各ビットのデータが入力される複数個の第２の排他的ＯＲ回路２２とを有する。このような構成を有するアドレス変換回路１２により、３入力が各ビット毎にキャリーアップを行わないで加算され、ビット毎に１ビット加算の総和の最小重みビットＬＳＢが物理アドレスにマッピングされる。
【００１３】
この場合、未使用アドレスデータ（冗長Add）は、メモリ混載ロジックＬＳＩに搭載されたシステムの立ち上げ時に既に決定されている、または、メモリ混載ロジックＬＳＩの動作モード設定時に動作モード毎に決定される。また、不良アドレスデータは、メモリ混載ロジックＬＳＩに搭載されたシステムの立ち上げ時に既に決定されている。図２のアドレス変換回路１２では、システムの初期ロード時に既に決まる冗長Addと不良アドレスのデータが先に加算されるので、中間ノードである各第１の排他的ＯＲ回路２１の出力ノードａのレベルは常に固定されており、能動的な論理Addのクリティカルパスへの影響を第２の排他的ＯＲ回路２２の一段分に最小化することができる。
【００１４】
図３は、図２のアドレス変換回路１２に供給される論理Addと物理Add出力との対応関係の一例を示している。ここでは、使用者から見えるアドレスを論理Addとし、メモリ領域のアドレスを物理Addと定義する。アドレス変換回路１２でアドレス変換が行われない場合は、図３（ａ）に示すように、例えば不良アドレスデータと未使用アドレスデータが共に“０”である場合、および不良アドレスデータと未使用アドレスデータが共に“１”である場合である。アドレス変換回路１２でアドレス変換が行われる場合は、図３（ｂ）に示すように、例えば、置換セルが存在する未使用アドレスを７番地(0111)、不良セル（ＮＧセル）が存在する不良アドレスを１３番地(1101)とした場合にアドレス変換が行われたマッピング状態を示している。
【００１５】
上記したように図２のアドレス変換回路１２の変換アルゴリズムにより、メモリ領域１１における２のｎ乗のアドレス空間で物理アドレスの７番地（未使用アドレス）と１３番地（不良アドレス）が入れ替わり、マッピングされる。また、他の論理アドレスについても、未使用アドレスデータと不良アドレスデータに基づいて再マッピングされる。この際、未使用アドレス(0111)と不良アドレス(1101)と論理アドレス（任意）のアドレスが桁毎に加算され、その和のＬＳＢの１ビットが各ビット桁の物理アドレスとして出力される。
【００１６】
図４は、第１の実施形態において、不良アドレスデータをBIST回路１５から直接に読み込む場合の動作例を示すフローチャートである。まず、メモリ混載ロジックＬＳＩの電源を投入（Power ON）してシステムを立ち上げた時に、論理Add、NG Add、未使用Addをそれぞれ初期値０に設定する。
【００１７】
次に、BIST回路１５のマーチパターンによりＮＧの判定処理が行われる。ＯＫの場合はＮＧと判定されるまでクロック動作とNG Addのインプリメントが継続され、ＮＧと判定された時点でクロック(Clock)動作がオフしてフラグが立てられ、NG Addデータが保持されるとともにアドレス変換回路１２に転送される。
【００１８】
上記した第１の実施形態のメモリ混載ロジックＬＳＩによれば、アドレス変換回路１２の論理構成を工夫することにより、メモリ領域１１の未使用の任意のアドレス領域を冗長セルとして利用し、不良アドレスを未使用アドレスに置換して不良セルを救済することが可能になる。したがって、メモリ領域１１に特別に冗長セルを付加することが不要であり、冗長セル選択時のクリティカルパスを緩和することができる。また、全ての入力アドレスを記憶アドレス（不良アドレス）と比較する処理を必要とせず、アドレス救済時のクリティカルパスを軽減することができる。
【００１９】
また、図４に示したようなフローによれば、予め外部テスタにより検出して不良アドレスデータをヒューズ素子などに記憶する記憶部１４を用いる場合に必要とする別のテストフローや特殊なオプションプロセスを使わずに、BIST回路１５から直接に供給されるデータに基づいて簡単なアルゴリズムで未使用アドレスに置換することができる。
【００２０】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図５において、メモリ領域５１は２n ＋αのアドレス領域を有する。アドレス変換回路５２は、図２を参照して前述したアドレス変換回路１２に対して、メモリ領域５１のうち２n のアドレス領域では前述した第１の実施形態と同様な原理でアドレスの置き換えを可能とし、α分のアドレス領域ではアドレスの置き換えができないように、アドレスの最大重みビットＭＳＢを用いて制御される論理回路（例えば二入力ＡＮＤ回路）５３が付加されている。つまり、ＭＳＢ＝０の時には、２n のアドレス領域に対してアドレスの置き換えを行ってアクセスし、ＭＳＢ＝１の時には、２n のアドレス領域に対するアドレスの置き換えを不可能とし、α分のアドレス領域に対してアクセスするようにアドレス変換回路５２を制御する。
【００２１】
＜第３の実施形態＞
図６は、本発明の第３の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図６において、メモリ領域６１は、２n −βのアドレス領域を有し、β分のアドレス領域は冗長領域として割り当てる。アドレス変換回路１２は、２n −βの使用アドレス領域に対して前述した第１の実施形態と同様な原理でアドレスの置き換えが可能である。
【００２２】
＜第４の実施形態＞
図７は、本発明の第４の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図７において、メモリ領域７１は、メモリ混載ロジックＬＳＩの動作モード（例えばＡ、Ｂ）毎に未使用のアドレス空間が変わる。ここで、メモリ領域７１のNG Addは動作モードＡ、Ｂで同じであり、全ての動作モードＡ、Ｂを総合した時に実質的な未使用の空き領域がない場合でも、動作モードＡ、Ｂ毎に未使用のアドレス空間があれば、動作モードＡ、Ｂ毎に未使用アドレスデータを例えば図２に示したようなアドレス変換回路に供給することにより、動作モードＡ、Ｂ毎にアドレスの置き換えが可能となる。
【００２３】
なお、上記各実施形態では、本発明をメモリ混載ロジックＬＳＩに適用した場合を説明したが、例えばＤＲＡＭ、ＳＲＡＭなどの汎用メモリＬＳＩとロジック回路（アドレス変換回路を含む）ＬＳＩとの組み合わせに適用することも可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体集積回路の第１の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。
【図２】図１中のアドレス変換回路の回路図。
【図３】図２のアドレス変換回路の論理アドレス入力と物理アドレス出力との対応関係の一例を示す図。
【図４】本発明の第１の実施形態において不良アドレスデータをBIST回路から直接に読み込む場合の救済動作の一例を示すフローチャート。
【図５】本発明の第２の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。
【図６】本発明の第３の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。
【図７】本発明の第４の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。
【符号の説明】
【００２５】
１１、５１、６１…メモリ領域、１２、５２…アドレス変換回路、１３…アドレスデコーダ、１３ａ…行デコーダ、１３ｂ…列デコーダ、１４…記憶部、１５…ビルトインセルフテスト回路。
【図１】
2007188560.tif 000003
【図２】
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【図３】
2007188560.tif 000005
【図４】
2007188560.tif 000006
【図５】
2007188560.tif 000007
【図６】
2007188560.tif 000008
【図７】
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