(57)【要約】【課題】複数の回路が同時に動作することによる正しくないアクセスを容易に検出し、正しくないアクセスを特定するための解析に要する時間や開発コストを軽減する。【解決手段】第１及び第２のアクセス順序記憶部７，８は、第１及び第２の模擬回路３，４に入出力されるデータの正しいアクセス順序を表すアクセス順序情報を予め記憶し、第１及び第２のアクセス監視部９，１０は、第１及び第２の模擬回路３，４におけるデータの入出力に関する情報をアクセス情報として取得し、第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報に基づいて、アクセス情報を取得する順序が正しいか否かを判断し、警告通知部１１は、アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する。【選択図】図１
2007328775.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路を有するシステム回路の動作を模擬するシミュレーション装置であって、
前記回路を模擬した模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報を予め記憶するアクセス順序記憶部と、
前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス順序記憶部に記憶されている前記アクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視部と、
前記アクセス監視部によって前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知部とを備えることを特徴とするシミュレーション装置。
【請求項２】
前記アクセス順序記憶部は、前記模擬回路毎に前記アクセス順序情報を予め記憶する複数のアクセス順序記憶部を含み、
前記アクセス監視部は、前記模擬回路毎に前記アクセス情報を取得し、前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを前記模擬回路毎に判断する複数のアクセス監視部を含み、
前記警告通知部は、前記複数のアクセス監視部のうちのいずれかのアクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告を通知することを特徴とする請求項１記載のシミュレーション装置。
【請求項３】
前記複数のアクセス監視部によって取得された前記アクセス情報を前記模擬回路毎に記憶する複数のアクセス情報記憶部をさらに備えることを特徴とする請求項２記載のシミュレーション装置。
【請求項４】
前記警告通知部は、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報を前記複数のアクセス情報記憶部から読み出し、読み出した前記アクセス情報をユーザに通知することを特徴とする請求項３記載のシミュレーション装置。
【請求項５】
前記複数のアクセス監視部は、前記模擬回路から前記アクセス情報をそれぞれ取得し、取得した前記アクセス情報を前記複数のアクセス情報記憶部にそれぞれ記憶し、前記模擬回路の模擬動作が終了した後、前記複数のアクセス情報記憶部に記憶されている前記アクセス情報を取得した順序が前記複数のアクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かをそれぞれ判断することを特徴とする請求項３記載のシミュレーション装置。
【請求項６】
前記アクセス順序記憶部は、複数の前記模擬回路に入出力されるデータの前記システム回路全体における正しいアクセス順序を表すアクセス順序情報を予め記憶し、
前記アクセス監視部は、複数の前記模擬回路から前記アクセス情報を取得し、前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断し、
前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告を通知することを特徴とする請求項１記載のシミュレーション装置。
【請求項７】
前記アクセス監視部によって取得された前記アクセス情報を記憶するアクセス情報記憶部をさらに備えることを特徴とする請求項６記載のシミュレーション装置。
【請求項８】
前記警告通知部は、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報を前記アクセス情報記憶部から読み出し、読み出した前記アクセス情報をユーザに通知することを特徴とする請求項７記載のシミュレーション装置。
【請求項９】
前記アクセス監視部は、複数の前記模擬回路から前記アクセス情報を取得し、取得した前記アクセス情報を前記アクセス情報記憶部に記憶し、複数の前記模擬回路の模擬動作が終了した後、前記アクセス情報記憶部に記憶されている前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断することを特徴とする請求項７記載のシミュレーション装置。
【請求項１０】
複数の前記模擬回路をさらに備えることを特徴とする請求項１記載のシミュレーション装置。
【請求項１１】
複数の前記模擬回路を予め記憶する模擬回路記憶部と、
ユーザによる前記模擬回路の選択を受け付ける模擬回路選択受付部と、
前記模擬回路選択受付部によって選択が受け付けられた前記模擬回路に対応する模擬回路を前記模擬回路記憶部から抽出し、抽出した前記模擬回路で構成される模擬システム回路を作成する模擬システム回路作成部とをさらに備え、
前記アクセス監視部は、前記模擬システム回路作成部によって作成された前記模擬システム回路を構成する前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断することを特徴とする請求項１記載のシミュレーション装置。
【請求項１２】
前記アクセス情報は、前回のアクセスからの経過時間を表す時間情報を含み、
前記アクセス順序情報は、前回のアクセスからの経過時間を表す時間情報をアクセス毎に含み、
前記アクセス監視部は、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否か、及び前記アクセス情報に含まれる時間情報が前記アクセス順序情報に含まれる時間情報と一致するか否かを判断し、
前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又は前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、前記アクセス情報に含まれる時間情報が前記アクセス順序情報に含まれる時間情報と一致しないと判断された場合、ユーザに警告を通知することを特徴とする請求項１記載のシミュレーション装置。
【請求項１３】
前記アクセス情報は、入出力されるデータを含み、
前記アクセス順序情報は、入出力されるデータをアクセス毎に含み、
前記アクセス監視部は、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否か、及び前記アクセス情報に含まれるデータが前記アクセス順序情報に含まれるデータと一致するか否かを判断し、
前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又は前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、前記アクセス情報に含まれるデータが前記アクセス順序情報に含まれるデータと一致しないと判断された場合、ユーザに警告を通知することを特徴とする請求項１記載のシミュレーション装置。
【請求項１４】
複数の回路を有するシステム回路の動作を模擬するためのシミュレーション方法であって、
前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、アクセス順序記憶部に記憶されている、前記模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視ステップと、
前記アクセス監視ステップにおいて前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知ステップとを含むことを特徴とするシミュレーション方法。
【請求項１５】
複数の回路を有するシステム回路の動作を模擬するためのシミュレーションプログラムであって、
前記回路を模擬した模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報を予め記憶するアクセス順序記憶部と、
前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス順序記憶部に記憶されている前記アクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視部と、
前記アクセス監視部によって前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知部としてコンピュータを機能させることを特徴とするシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路を有するシステム回路の動作を模擬するシミュレーション装置、シミュレーション方法及びシミュレーションプログラムに関するものであり、特にシミュレーション装置、シミュレーション方法及びシミュレーションプログラムを利用したソフトウェアの開発及び検証に関するものである。
【背景技術】
【０００２】
近年のデジタル・オーディオ・ビジュアル製品の発展はめざましく、大規模化及び複雑化の一途をたどっている。特に、音声処理や映像処理に対するニーズの増加が著しい。このような状況から、デジタル・オーディオ・ビジュアル製品を支えるプロセッサは、従来からの中央演算処理装置（以下ＣＰＵと略す）とメモリだけでなく、デジタル・シグナル・プロセッサ（以下ＤＳＰと略す）や画像処理など特殊な演算処理をおこなう専用演算装置（以下ハードエンジンと略す）を備えるようになってきている。
【０００３】
本発明に関する既存技術である従来のシミュレーション装置の構成および動作について図１７を用いて説明する。図１７は、従来のシミュレーション装置の構成を示す図である。
【０００４】
シミュレーション装置１０１は、システム回路の動作を模擬するものであり、代表的にはソフトウェアプログラムとして計算機システム上で実装される。このシミュレーション装置１０１は、実際の製品で使用されるシステム回路と同様の部品構成として、シミュレーションターゲット１０２を持つ。シミュレーションターゲット１０２は、模擬回路１０３，１０４、模擬バス１０５及び模擬メモリ１０６を備える。
【０００５】
模擬回路１０３，１０４は、システム回路に搭載されるプロセッサ（ＣＰＵ、ＤＳＰ、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラ又はハードエンジンなど）をシミュレートする。模擬回路１０３は、例えばＣＰＵの動作を模擬し、模擬回路１０４は、例えば周辺回路の動作を模擬する。なお、模擬回路は、模擬ＣＰＵの数が１つ、またはそれ以上でも良い。その他の模擬回路の数は、０個でもそれ以上でも良い。模擬バス１０５は、システム回路に搭載されるバスをシミュレートする。模擬メモリ１０６は、システム回路に搭載されるメモリをシミュレートする。メモリの種類はＳＤＲＡＭやＦＬＡＳＨメモリなど、システムの形態により異なる。模擬メモリ１０６の数は、１つでもそれ以上でも良い。
【０００６】
それぞれの模擬回路は実際のシステム回路に搭載される回路の動作をシミュレートする。このため、実際の製品で使用されるシステム回路上で動作するソフトウェアが、シミュレーション装置上で仮想的に動作される。しかしながら、動作速度は、実際のシステム回路よりも、一般的にシミュレーション装置の方が遅い。また、シミュレーション装置の精度及び各模擬回路の処理タイミングは、模擬する範囲や精度により実際のシステム回路と若干異なる場合がある。
【０００７】
次に既存技術として、ハードウェアエミュレータについて説明する。ハードウェアエミュレータは、実際のシステム回路の設計プログラムを利用して、回路を模擬するシミュレーション装置である。そのため、模擬範囲や精度は、実際のシステム回路と等しく、異常時の処理も含めて完璧に模擬したシミュレーション装置であり、回路の検証などによく用いられている。しかしながら、動作速度は、実際のシステム回路と比べて、かなり遅い。
【０００８】
次に、先行技術である特許文献１に関して概略を説明する。特許文献１に記載のシミュレーション装置は、ソフトウェア開発者が意図しないリソースへのアクセスをチェックする機能を備えている。
【０００９】
上記のシミュレーション装置は、メモリ要素と、レジスタ要素と、コントロール要素と、コマンド入力手段と、リソースアクセス分析手段とを備える。メモリ要素は、プロセッサの実行命令及びデータを記憶するメモリを表現する。レジスタ要素は、プロセッサのレジスタを表現する。コントロール要素は、メモリ要素及び／又はレジスタにアクセスするコントローラを表現する。コマンド入力手段は、入力されたコマンドを解析し複数の模擬要素を操作する。リソースアクセス分析手段は、コントロール要素が、メモリ要素及び／又はレジスタ要素へアクセスを行うリソースアクセスをチェックする。
【００１０】
これらの構成により、命令実行アドレス範囲、アクセスを許可するリソース、アクセス種別（読み出し、書き出し）等のアロケーション情報を、予め指定しておき、指定したアロケーション情報に反する処理を検出することができる。この方法は、実行命令で、各回路に対する正しくないアクセスを検出することができる。しかしながら、複数の回路を有するプロセッサにおいて、複数の回路が同時に動作することによるバスの混雑及び他の回路が優先されたために起こるアクセスレイテンシ並びに割り込みなどの要因による、正しくないアクセスを検出することはできない。
【特許文献１】特開２００５−１２８６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
複数の回路を有する近年のプロセッサでは、単一回路を動作させた時と違い、複数の回路が同時に動作することによるバスの混雑及び他の回路が優先されたために起こるアクセスレイテンシ並びに割り込みなどの要因により、開発者が意図しないタイミングでアクセスが発生し、回路に対して正しくないアクセスが行われることがある。このため、開発者は、異常時の処理も含めて模擬するシミュレーション装置を要求している。
【００１２】
しかしながら、異常時の処理も含めて模擬する場合、模擬する範囲が広がり、計算量が膨大となる。その結果、シミュレーション装置そのものが低速化してしまい、シミュレーション装置を利用した開発は時間を要するものとなる。
【００１３】
また、高速化を目的として、異常時の処理を削除するなどによりシステムを簡素化した場合、シミュレーション装置は、プログラムのエラーをチェックできないなどの課題がある。
【００１４】
このように、異常時の処理も含めた正確さへの要求とシミュレーション装置の動作速度とはトレードオフの関係にあり、この問題を解決するために現在は、システムを簡素化した高速なシミュレーション装置と、実プロセッサと同じく異常時の処理も含めた低速なシミュレーション装置とを使い分ける方法しかないことが課題となっている。
【００１５】
本発明は、上記の問題を解決するためになされたもので、複数の回路が同時に動作することによる正しくないアクセスを容易に検出することができ、正しくないアクセスを特定するための解析に要する時間や開発コストを軽減することができるシミュレーション装置、シミュレーション方法及びシミュレーションプログラムを提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
本発明の一局面に係るシミュレーション装置は、複数の回路を有するシステム回路の動作を模擬するシミュレーション装置であって、前記回路を模擬した模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報を予め記憶するアクセス順序記憶部と、前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス順序記憶部に記憶されている前記アクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視部と、前記アクセス監視部によって前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知部とを備える。
【００１７】
本発明の他の局面に係るシミュレーション方法は、複数の回路を有するシステム回路の動作を模擬するためのシミュレーション方法であって、前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、アクセス順序記憶部に記憶されている、前記模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視ステップと、前記アクセス監視ステップにおいて前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知ステップとを含む。
【００１８】
本発明の他の局面に係るシミュレーションプログラムは、複数の回路を有するシステム回路の動作を模擬するためのシミュレーションプログラムであって、前記回路を模擬した模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報を予め記憶するアクセス順序記憶部と、前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス順序記憶部に記憶されている前記アクセス順序情報に基づいて、前記アクセス情報を取得する順序が正しいか否かを判断するアクセス監視部と、前記アクセス監視部によって前記アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する警告通知部としてコンピュータを機能させる。
【００１９】
これらの構成によれば、アクセス順序記憶部には、システム回路が有する回路を模擬した模擬回路に入出力されるデータの正しいアクセス順序を表すアクセス順序情報が予め記憶されている。そして、模擬回路におけるデータの入出力に関する情報がアクセス情報として取得され、アクセス順序記憶部に記憶されているアクセス順序情報に基づいて、アクセス情報を取得する順序が正しいか否かが判断される。アクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告が通知される。
【００２０】
したがって、複数の回路が同時に動作することによる正しくないアクセスを容易に検出することができ、正しくないアクセスを特定するための解析に要する時間や開発コストを軽減することができる。また、正しくないアクセスがあった場合、エラー処理が行われることなくユーザに対して警告が通知されるので、シミュレーションの速度を向上させることができ、それによる開発遅延を防ぐことができ、開発期間を短縮することができる。
【００２１】
上記のシミュレーション装置において、前記アクセス順序記憶部は、前記模擬回路毎に前記アクセス順序情報を予め記憶する複数のアクセス順序記憶部を含み、前記アクセス監視部は、前記模擬回路毎に前記アクセス情報を取得し、前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを前記模擬回路毎に判断する複数のアクセス監視部を含み、前記警告通知部は、前記複数のアクセス監視部のうちのいずれかのアクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告を通知することが好ましい。
【００２２】
この構成によれば、複数のアクセス順序記憶部には、模擬回路毎にアクセス順序情報が予め記憶されている。そして、模擬回路毎にアクセス情報が取得され、アクセス情報を取得した順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが模擬回路毎に判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告が通知される。
【００２３】
したがって、アクセス情報を取得した順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが模擬回路毎に判断されるので、模擬回路毎のアクセスを検知することができる。
【００２４】
上記のシミュレーション装置において、前記複数のアクセス監視部によって取得された前記アクセス情報を前記模擬回路毎に記憶する複数のアクセス情報記憶部をさらに備えることが好ましい。
【００２５】
この構成によれば、複数のアクセス情報記憶部には、それぞれアクセス情報が模擬回路毎に記憶されるので、記憶した各模擬回路のアクセス情報を読み出してユーザに提示することができる。
【００２６】
上記のシミュレーション装置において、前記警告通知部は、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報を前記複数のアクセス情報記憶部から読み出し、読み出した前記アクセス情報をユーザに通知することが好ましい。
【００２７】
この構成によれば、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報が複数のアクセス情報記憶部から読み出され、読み出されたアクセス情報がユーザに通知されるので、ユーザは通知されたアクセス情報を確認することにより、正しくないアクセスが発生した要因を容易に知ることができる。
【００２８】
上記のシミュレーション装置において、前記複数のアクセス監視部は、前記模擬回路から前記アクセス情報をそれぞれ取得し、取得した前記アクセス情報を前記複数のアクセス情報記憶部にそれぞれ記憶し、前記模擬回路の模擬動作が終了した後、前記複数のアクセス情報記憶部に記憶されている前記アクセス情報を取得した順序が前記複数のアクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かをそれぞれ判断することが好ましい。
【００２９】
この構成によれば、各模擬回路からアクセス情報がそれぞれ取得され、取得されたアクセス情報が複数のアクセス情報記憶部にそれぞれ記憶される。そして、模擬回路の模擬動作が終了した後、複数のアクセス情報記憶部に記憶されているアクセス情報を取得した順序が複数のアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かがそれぞれ判断される。
【００３０】
したがって、模擬回路の模擬動作が終了するまでに取得されたアクセス情報が記憶され、模擬回路の模擬動作が終了した後に、アクセス情報を取得した順序がアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、模擬回路の模擬動作中に正しくないアクセスが検知されるとユーザに警告が通知されるのではなく、模擬回路の模擬動作を最後まで実行した後、正しくないアクセスが検知された場合に、ユーザに警告を通知することができる。
【００３１】
上記のシミュレーション装置において、前記アクセス順序記憶部は、複数の前記模擬回路に入出力されるデータの前記システム回路全体における正しいアクセス順序を表すアクセス順序情報を予め記憶し、前記アクセス監視部は、複数の前記模擬回路から前記アクセス情報を取得し、前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断し、前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告を通知することが好ましい。
【００３２】
この構成によれば、アクセス順序記憶部には、複数の模擬回路に入出力されるデータのシステム回路全体における正しいアクセス順序を表すアクセス順序情報が予め記憶されている。そして、複数の模擬回路からアクセス情報が取得され、アクセス情報を取得した順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告が通知される。
【００３３】
したがって、複数の模擬回路からアクセス情報を取得した順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、模擬回路毎のアクセスではなく、複数の模擬回路で構成されるシステム回路全体のアクセスを検知することができる。
【００３４】
上記のシミュレーション装置において、前記アクセス監視部によって取得された前記アクセス情報を記憶するアクセス情報記憶部をさらに備えることが好ましい。
【００３５】
この構成によれば、アクセス情報記憶部には、複数の模擬回路から取得されたアクセス情報が記憶されるので、記憶した複数の模擬回路のアクセス情報を読み出してユーザに提示することができる。
【００３６】
上記のシミュレーション装置において、前記警告通知部は、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報を前記アクセス情報記憶部から読み出し、読み出した前記アクセス情報をユーザに通知することが好ましい。
【００３７】
この構成によれば、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報がアクセス情報記憶部から読み出され、読み出されたアクセス情報がユーザに通知されるので、ユーザは通知されたアクセス情報を確認することにより、正しくないアクセスが発生した要因を容易に知ることができる。
【００３８】
上記のシミュレーション装置において、前記アクセス監視部は、複数の前記模擬回路から前記アクセス情報を取得し、取得した前記アクセス情報を前記アクセス情報記憶部に記憶し、複数の前記模擬回路の模擬動作が終了した後、前記アクセス情報記憶部に記憶されている前記アクセス情報を取得した順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断することが好ましい。
【００３９】
この構成によれば、複数の模擬回路からアクセス情報が取得され、取得されたアクセス情報がアクセス情報記憶部に記憶される。そして、複数の模擬回路の模擬動作が終了した後、アクセス情報記憶部に記憶されているアクセス情報を取得した順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。
【００４０】
したがって、複数の模擬回路の模擬動作が終了するまでに取得されたアクセス情報が記憶され、複数の模擬回路の模擬動作が終了した後に、アクセス情報を取得した順序がアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、複数の模擬回路の模擬動作中に正しくないアクセスが検知されるとユーザに警告が通知されるのではなく、複数の模擬回路の模擬動作を最後まで実行した後、正しくないアクセスが検知された場合に、ユーザに警告を通知することができる。
【００４１】
上記のシミュレーション装置において、複数の前記模擬回路をさらに備えることが好ましい。この構成によれば、システム回路が有する複数の回路を模擬する複数の模擬回路を備えることにより、このシステム回路の動作をシミュレーションすることができる。
【００４２】
上記のシミュレーション装置において、複数の前記模擬回路を予め記憶する模擬回路記憶部と、ユーザによる前記模擬回路の選択を受け付ける模擬回路選択受付部と、前記模擬回路選択受付部によって選択が受け付けられた前記模擬回路に対応する模擬回路を前記模擬回路記憶部から抽出し、抽出した前記模擬回路で構成される模擬システム回路を作成する模擬システム回路作成部とをさらに備え、前記アクセス監視部は、前記模擬システム回路作成部によって作成された前記模擬システム回路を構成する前記模擬回路におけるデータの入出力に関する情報をアクセス情報として取得し、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否かを判断することが好ましい。
【００４３】
この構成によれば、模擬回路記憶部には、複数の模擬回路が予め記憶されている。そして、ユーザによる模擬回路の選択が受け付けられ、選択が受け付けられた模擬回路に対応する模擬回路が模擬回路記憶部から抽出され、抽出された模擬回路で構成される模擬システム回路が作成される。続いて、作成された模擬システム回路を構成する模擬回路におけるデータの入出力に関する情報がアクセス情報として取得され、アクセス情報を取得する順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。
【００４４】
したがって、複数の模擬回路が選択され、シミュレーションするシステム回路が作成されるので、予め決められたシステム回路をシミュレーションするのではなく、ユーザが所望するシステム回路をシミュレーションすることができ、より汎用性を高めることができる。
【００４５】
上記のシミュレーション装置において、前記アクセス情報は、前回のアクセスからの経過時間を表す時間情報を含み、前記アクセス順序情報は、前回のアクセスからの経過時間を表す時間情報をアクセス毎に含み、前記アクセス監視部は、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否か、及び前記アクセス情報に含まれる時間情報が前記アクセス順序情報に含まれる時間情報と一致するか否かを判断し、前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又は前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、前記アクセス情報に含まれる時間情報が前記アクセス順序情報に含まれる時間情報と一致しないと判断された場合、ユーザに警告を通知することが好ましい。
【００４６】
この構成によれば、アクセス情報には、前回のアクセスからの経過時間を表す時間情報が含まれ、アクセス順序情報には、前回のアクセスからの経過時間を表す時間情報がアクセス毎に含まれる。そして、アクセス情報を取得する順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否か、及びアクセス情報に含まれる時間情報がアクセス順序情報に含まれる時間情報と一致するか否かが判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又はアクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、アクセス情報に含まれる時間情報がアクセス順序情報に含まれる時間情報と一致しないと判断された場合、ユーザに警告が通知される。
【００４７】
したがって、アクセス順序が一致するか否かだけでなく、前回のアクセスからの経過時間が一致するか否かも判断されるので、より正確にアクセスを検知することができ、シミュレーションの精度を向上させることができる。
【００４８】
上記のシミュレーション装置において、前記アクセス情報は、入出力されるデータを含み、前記アクセス順序情報は、入出力されるデータをアクセス毎に含み、前記アクセス監視部は、前記アクセス情報を取得する順序が前記アクセス順序記憶部に記憶されている前記アクセス順序情報で表されるアクセス順序と一致するか否か、及び前記アクセス情報に含まれるデータが前記アクセス順序情報に含まれるデータと一致するか否かを判断し、前記警告通知部は、前記アクセス監視部によって、前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又は前記アクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、前記アクセス情報に含まれるデータが前記アクセス順序情報に含まれるデータと一致しないと判断された場合、ユーザに警告を通知することが好ましい。
【００４９】
この構成によれば、アクセス情報には、入出力されるデータが含まれ、アクセス順序情報には、入出力されるデータがアクセス毎に含まれる。そして、アクセス情報を取得する順序がアクセス順序記憶部に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否か、及び前記アクセス情報に含まれるデータが前記アクセス順序情報に含まれるデータと一致するか否かが判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又はアクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、アクセス情報に含まれるデータがアクセス順序情報に含まれるデータと一致しないと判断された場合、ユーザに警告が通知される。
【００５０】
したがって、アクセス順序が一致するか否かだけでなく、アクセス情報に含まれるデータが一致するか否かも判断されるので、より正確にアクセスを検知することができ、シミュレーションの精度を向上させることができる。
【発明の効果】
【００５１】
本発明によれば、複数の回路が同時に動作することによる正しくないアクセスを容易に検出することができ、正しくないアクセスを特定するための解析に要する時間や開発コストを軽減することができる。また、正しくないアクセスがあった場合、エラー処理が行われることなくユーザに対して警告が通知されるので、シミュレーションの速度を向上させることができ、それによる開発遅延を防ぐことができ、開発期間を短縮することができる。
【発明を実施するための最良の形態】
【００５２】
以下添付図面を参照しながら、本発明の実施の形態について説明する。尚、以下の実施の形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定する性格のものではない。
【００５３】
（実施の形態１）
図１は、実施の形態１におけるシミュレーション装置の構成を示す図である。図１のシミュレーション装置１は、システム回路の一例であるプロセッサの動作を模擬する。シミュレーション装置１は、シミュレーションターゲット２、第１のアクセス順序記憶部７、第２のアクセス順序記憶部８、第１のアクセス監視部９、第２のアクセス監視部１０及び警告通知部１１を備える。
【００５４】
シミュレーションターゲット２は、実際の製品で使用されるプロセッサと同様の部品構成であり、第１の模擬回路３、第２の模擬回路４、模擬バス５及び模擬メモリ６を備える。第１の模擬回路３は、ＣＰＵ（中央演算処理装置）を模擬する。第２の模擬回路４は、周辺回路を模擬する。模擬バス５は、バスを模擬する。模擬メモリ６は、メモリを模擬する。
【００５５】
第１のアクセス順序記憶部７は、第１の模擬回路３に入出力されるデータの正しいアクセス順序を定義したアクセス順序情報を予め記憶する。第２のアクセス順序記憶部８は、第２の模擬回路４に入出力されるデータの正しいアクセス順序を定義したアクセス順序情報を予め記憶する。
【００５６】
第１のアクセス監視部９は、第１の模擬回路３におけるデータの入出力に関する情報をアクセス情報として取得し、第１のアクセス順序記憶部７に記憶されているアクセス順序情報に基づいて、アクセス情報を取得する順序が正しいか否かを判断する。すなわち、第１のアクセス監視部９は、第１の模擬回路３におけるデータの入出力に関する情報をアクセス情報として取得し、アクセス情報を取得する順序が第１のアクセス順序記憶部７に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かを判断する。
【００５７】
第２のアクセス監視部１０は、第２の模擬回路４におけるデータの入出力に関する情報をアクセス情報として取得し、第２のアクセス順序記憶部８に記憶されているアクセス順序情報に基づいて、アクセス情報を取得する順序が正しいか否かを判断する。すなわち、第２のアクセス監視部１０は、第２の模擬回路４におけるデータの入出力に関する情報をアクセス情報として取得し、アクセス情報を取得する順序が第２のアクセス順序記憶部８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かを判断する。
【００５８】
警告通知部１１は、第１のアクセス監視部９によってアクセス情報を取得する順序が正しくないと判断された場合、又は第２のアクセス監視部１０によってアクセス情報を取得する順序が正しくないと判断された場合、ユーザに警告を通知する。すなわち、警告通知部１１は、第１のアクセス監視部９によってアクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又は第２のアクセス監視部１０によってアクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告を通知する。なお、警告通知部１１は、例えば液晶モニタで構成され、画面上に、第１の模擬回路３又は第２の模擬回路４のアクセス順序が正しいアクセス順序ではない旨を表示することによりユーザに警告を通知する。
【００５９】
第１のアクセス順序記憶部７、第２のアクセス順序記憶部８、第１のアクセス監視部９、第２のアクセス監視部１０及び警告通知部１１は、シミュレーション装置だけに存在するものであり、実際のシステム回路には存在しない。これらの機能はシステム回路に付加されることはないので、システム回路のコストが増大することはない。
【００６０】
なお、実施の形態１において、第１のアクセス順序記憶部７及び第２のアクセス順序記憶部８がアクセス順序記憶部の一例に相当し、第１のアクセス監視部９及び第２のアクセス監視部１０がアクセス監視部の一例に相当し、警告通知部１１が警告通知部の一例に相当する。
【００６１】
図２は、実施の形態１におけるシミュレーション装置の第１の模擬回路３の構成を示す図である。なお、第２の模擬回路４の構成は、第１の模擬回路３の構成と同じであるので、ここでは第１の模擬回路３のみを説明する。
【００６２】
図２に示す第１の模擬回路３は、入出力部３１、レジスタ部３３、一時記憶部３４、機能部３５及びフック回路３６を備える。入出力部３１は、他の模擬回路によって出力されたデータが入出力バス３２を介して入力されるとともに、入出力バス３２を介して他の模擬回路へデータを出力する。他の模擬回路からのアクセスがあった場合、第１のアクセス監視部９は、フック回路３６を使って、当該アクセスを検知する。
【００６３】
図２のレジスタ部３３は、機能が異なる複数のレジスタ（レジスタ群）で構成される。また、一時記憶部３４は、第１の模擬回路３内において、データを一時的に記憶するメモリやバッファで構成される。機能部３５は、第１の模擬回路３の機能部である。
【００６４】
また、実際のプロセッサは、正しくないアクセスが行われた時に実行されるエラー処理回路を有しているが、第１の模擬回路３及び第２の模擬回路４は、アクセス順序情報に記憶されている、正しいアクセスが行われた時のみを模擬しており、エラー処理回路を模擬する模擬回路を有していない。そのため、正しくないアクセスが行われたとしてもエラー処理が実行されないので、シミュレーション装置の動作速度が遅くなることを防ぐことができる。
【００６５】
図３は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）コントローラのアクセス順序情報の一例を示す図である。図３に示すアクセス順序情報４０１において、一列目の項目は、前回のアクセス処理が終了してからの待ち時間を表している。待ち時間が“０”であるアクセス処理は、時間に関係なく、前回のアクセス処理と順番が入れ替わってもよい処理であることを表している。二列目の項目は、模擬回路が有するレジスタ及びメモリ並びに模擬回路への割り込み指示などを表している。三列目の項目は、アクセスが、他の模擬回路からの入力及び他の模擬回路への出力のいずれであるかを表している。四列目の項目は、アクセスのあったレジスタ又はメモリのアドレスを表し、五列目の項目は、入出力されるデータを表している。なお、“Ｘ”で表される箇所は、データの値は問わないことを表している。六列目の項目は、アクセス元又はアクセス先を表している。
【００６６】
アクセス順序情報４０１において、まず、ＣＰＵから入力されるデータ“０ｘ００ＸＸ”がＬＣＤ設定レジスタのアドレス“０ｘＥ０００００８０”の位置に書き込まれる。ＬＣＤ設定レジスタに設定値が書き込まれてから２１秒経過した後、ＣＰＵから入力されるデータ“０ｘ０００１”がＬＣＤ起動レジスタのアドレス“０ｘＥ０００００８０”の位置に書き込まれる。ＬＣＤ起動レジスタにデータが書き込まれた後、２０３２秒経過後に画像処理回路からのＶＳＹＮＣ割り込みが受け付けられる。そして、ＶＳＹＮＣ割り込みの１０秒後、画像処理回路から入力されたデータ“０ｘＸＸＸＸ，０ｘＸＸＸＸ”がメモリのアドレス“０ｘ０００３０００”の位置に書き込まれる。また、メモリへのデータ書き込み処理から１秒経過後に、画像処理回路から完了割り込みが入力される。完了割り込みの１０秒後、メモリのアドレス“０ｘ０００３０００”の位置に書き込まれているデータ“０ｘＸＸＸＸ，０ｘＸＸＸＸ”が読み出され、ＬＣＤＤＭＡに出力される。なお、アクセス順序情報は図３に示す表形式ではなく、状態遷移図の形態であってもよい。
【００６７】
図４は、アクセス監視部が検出したＬＣＤコントローラのアクセス情報の一例を示す図である。図４のアクセス情報４０２において、まず、ＬＣＤ設定レジスタのアドレス“０ｘＥ０００００８０”の位置に、ＣＰＵから入力されたデータ“０ｘ００２８”が書き込まれる。そして、４００秒経過後、ＬＣＤ起動レジスタのアドレス“０ｘＥ０００００８０”の位置にデータ“０ｘ０００１”がＣＰＵより書き込まれる。続いて、２０３２秒経過後に、画像処理回路からＶＳＹＮＣ割り込みが入力される。ＶＳＹＮＣ割り込みが入力されてから１０秒経過後、画像処理回路から入力されたデータ“０ｘ１２３４，０ｘ５６７８”がメモリのアドレス“０ｘＥ０００３０００”の位置に書き込まれる。
【００６８】
メモリへのデータの書き込みから３５００秒後にＶＳＹＮＣ割り込みが再び入力されている。ここで、図３のアクセス順序情報４０１では、メモリへのデータの書き込みから１秒後に完了割り込みが入力されている。すなわち、フック回路３６から取得したアクセス情報が、予め記憶されているアクセス順序情報と異なるため、ユーザに警告が通知される。
【００６９】
なお、本実施の形態における第１及び第２のアクセス監視部９，１０では、アクセス順序のみが一致するか否かを判断しており、前回のアクセス処理からの経過時間（待ち時間）が一致するか否かは判断していない。例えば、図３のアクセス順序情報では、ＬＣＤ設定レジスタへのデータの入力から２１秒後に、ＬＣＤ起動レジスタへのデータの入力が行われるが、図４のアクセス情報では、４００秒後に、ＬＣＤ起動レジスタへのデータの入力が行われている。すなわち、待ち時間が異なっていても、アクセス順序が一致していれば、正しいアクセスであると判断され、ユーザに警告が通知されることはない。
【００７０】
このように、本実施の形態では、アクセス順序のみが一致するか否かを判断しているが、本発明は特にこれに限定されず、第１及び第２のアクセス監視部９，１０は、アクセス情報を取得する順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否か、及びアクセス情報に含まれる時間情報がアクセス順序情報に含まれる時間情報と一致するか否かを判断してもよい。そして、警告通知部１１は、第１及び第２のアクセス監視部９，１０によって、アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又はアクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、アクセス情報に含まれる時間情報がアクセス順序情報に含まれる時間情報と一致しないと判断された場合、ユーザに警告を通知してもよい。
【００７１】
この場合、アクセス順序が一致するか否かだけでなく、前回のアクセス処理からの経過時間が一致するか否かも判断されるので、より正確にアクセスを検知することができ、シミュレーションの精度を向上させることができる。
【００７２】
また、第１及び第２のアクセス監視部９，１０は、アクセス情報を取得する順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否か、及びアクセス情報に含まれるデータがアクセス順序情報に含まれるデータと一致するか否かを判断してもよい。そして、警告通知部１１は、第１及び第２のアクセス監視部９，１０によって、アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、又はアクセス情報を取得する順序が予め記憶されているアクセス順序と一致するが、アクセス情報に含まれるデータがアクセス順序情報に含まれるデータと一致しないと判断された場合、ユーザに警告を通知してもよい。
【００７３】
この場合、アクセス順序が一致するか否かだけでなく、アクセス情報に含まれるデータが一致するか否かも判断されるので、より正確にアクセスを検知することができ、シミュレーションの精度を向上させることができる。
【００７４】
図５は、画像処理回路のアクセス順序情報の一例を示す図である。図５に示すアクセス順序情報４０３において、まず、各画像設定レジスタに、ＣＰＵから入力されたデータ（設定値）が書き込まれる。そして、２２秒経過後、画像処理回路起動レジスタに、ＣＰＵから入力されたデータ“０ｘ０００１”が書き込まれる。続いて、２０秒経過後に、画像処理ステータスレジスタからデータが読み出され、ＤＭＡにデータの書き込み可能であることが通知される。そして１秒経過後、ＤＭＡからメモリにデータが書き込まれる。ＤＭＡによるメモリへのデータ書き込みが完了すると、ＤＭＡから完了割り込みが入力される。完了割り込みが入力されてから２０００秒経過後、画像処理ステータスレジスタからデータが再び読み出され、ＤＭＡに書き込み可能であることが再び通知される。なお、アクセス順序情報は図５に示す表形式でなく、状態遷移図の形態であってもよい。
【００７５】
次に、実施の形態１におけるシミュレーション装置１の動作について説明する。図６は、実施の形態１におけるシミュレーション装置の処理手順を示す図である。なお、以下の説明では、第１のアクセス監視部９によって第１の模擬回路３のアクセスを監視する場合について説明する。
【００７６】
まず、ステップＳ１において、第１のアクセス監視部９は、第１の模擬回路３のフック回路３６を通して、第１の模擬回路３のアクセス情報を取得する。なお、アクセス情報は、前回のアクセス処理が行われてからの経過時間を表す待ち時間情報と、入力及び出力のいずれであるかを表す入出力情報と、レジスタ又はメモリにおけるデータの格納位置を表すアドレス情報と、書き込み又は読み出しが行われるデータと、アクセス元又はアクセス先を表す情報とを含む。
【００７７】
次に、ステップＳ２において、第１のアクセス監視部９は、第１の模擬回路３から取得したアクセス情報が、第１のアクセス順序記憶部７に予め記憶されているアクセス順序情報と一致しているか否かを判断する。ここで、アクセス情報がアクセス順序情報と一致していると判断された場合（ステップＳ２でＹＥＳ）、処理を終了し、シミュレーション装置１は第１の模擬回路３を模擬動作させる。
【００７８】
一方、アクセス情報がアクセス順序情報と一致していないと判断された場合（ステップＳ２でＮＯ）、ステップＳ３において、警告通知部１１は、ユーザに警告を通知する。すなわち、警告通知部１１は、第１の模擬回路３の模擬動作中に予め定められている正しいアクセス順序とは異なるアクセスが発生した旨をユーザに通知する。
【００７９】
実施の形態１におけるシミュレーション装置１では、第１のアクセス監視部９又は第２のアクセス監視部１０が、他の模擬回路からのアクセスと、第１のアクセス順序記憶部７又は第２のアクセス順序記憶部８に記憶されているアクセス順序情報とが一致するか否かを判断し、一致しないと判断された場合に、警告通知部１１がユーザに警告を通知する。したがって、実施の形態１におけるシミュレーション装置１により、回路に対する正しくないアクセスを検出することができ、且つ、模擬範囲を最小限に抑えることでシミュレーション装置の動作速度の低減を防ぐことができる。
【００８０】
このように、第１及び第２のアクセス順序記憶部７，８には、プロセッサが有する回路を模擬した第１及び第２の模擬回路３，４に入出力されるデータの正しいアクセス順序を表すアクセス順序情報が予め記憶されている。そして、第１及び第２の模擬回路３，４におけるデータの入出力に関する情報がアクセス情報として取得され、アクセス情報を取得する順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告が通知される。
【００８１】
したがって、複数の回路が同時に動作することによる正しくないアクセスを容易に検出することができ、正しくないアクセスを特定するための解析に要する時間や開発コストを軽減することができる。また、正しくないアクセスがあった場合、エラー処理が行われることなくユーザに対して警告が通知されるので、シミュレーションの速度を向上させることができ、それによる開発遅延を防ぐことができ、開発期間を短縮することができる。
【００８２】
また、第１及び第２のアクセス順序記憶部７，８には、第１及び第２の模擬回路３，４毎にアクセス順序情報が予め記憶されている。そして、第１及び第２の模擬回路３，４毎にアクセス情報が取得され、アクセス情報を取得した順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが第１及び第２の模擬回路３，４毎に判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告が通知される。
【００８３】
したがって、アクセス情報を取得した順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが第１及び第２の模擬回路３，４毎に判断されるので、第１及び第２の模擬回路３，４毎のアクセスを検知することができる。
【００８４】
さらに、第１及び第２のアクセス順序記憶部７，８には、それぞれアクセス情報が第１及び第２の模擬回路３，４毎に記憶されるので、記憶した各模擬回路３，４のアクセス情報を読み出してユーザに提示することができる。
【００８５】
なお、実施の形態１では、アクセス情報がアクセス順序情報と異なることが検知された時点で、ユーザに警告が通知され、シミュレーションが終了するが、本発明は特にこれに限定されず、シミュレーションターゲットの模擬動作が完了するまで各模擬回路のアクセス情報を記憶し、模擬動作が完了した後、記憶したアクセス情報の中から、アクセス順序情報と一致しないアクセス情報を抽出してもよい。
【００８６】
図７は、実施の形態１の変形例におけるシミュレーション装置の構成を示す図である。図１との相違点は、第１のアクセス情報記憶部１２及び第２のアクセス情報記憶部１３を備える点である。
【００８７】
第１のアクセス情報記憶部１２は、第１の模擬回路３から取得されるアクセス情報を、データが入出力される順に記憶する。第１のアクセス監視部９は、第１の模擬回路３から取得したアクセス情報を第１のアクセス情報記憶部１２に記憶する。第２のアクセス情報記憶部１３は、第２の模擬回路４から取得されるアクセス情報を、データが入出力される順に記憶する。第２のアクセス監視部１０は、第２の模擬回路４から取得したアクセス情報を第２のアクセス情報記憶部１３に記憶する。
【００８８】
なお、実施の形態１の変形例において、第１のアクセス情報記憶部１２及び第２のアクセス情報記憶部１３がアクセス情報記憶部の一例に相当する。
【００８９】
次に、実施の形態１の変形例におけるシミュレーション装置１の動作について説明する。図８は、実施の形態１の変形例におけるシミュレーション装置の処理手順を示す図である。なお、以下の説明では、第１のアクセス監視部９によって第１の模擬回路３のアクセスを監視する場合について説明する。
【００９０】
まず、ステップＳ１１において、第１のアクセス監視部９は、第１の模擬回路３のフック回路３６を通して、第１の模擬回路３のアクセス情報を取得する。次に、ステップＳ１２において、第１のアクセス監視部９は、第１の模擬回路３から取得したアクセス情報を第１のアクセス情報記憶部１２に記憶する。なお、第１のアクセス情報記憶部１２は、データが入力又は出力された順番にアクセス情報を記憶している。
【００９１】
次に、ステップＳ１３において、第１のアクセス監視部９は、シミュレーションターゲット２の模擬動作が終了したか否かを判断する。ここで、シミュレーションターゲット２の模擬動作が終了していないと判断された場合（ステップＳ１３でＮＯ）、ステップＳ１１の処理へ戻り、第１のアクセス監視部９は、さらにアクセス情報を取得する。このように、実施の形態１の変形例では、模擬動作が終了するまでステップＳ１１〜Ｓ１３の処理が繰り返し実行され、第１の模擬回路３の複数のアクセス情報が取得される。
【００９２】
一方、シミュレーションターゲット２の模擬動作が終了したと判断された場合（ステップＳ１３でＹＥＳ）、ステップＳ１４において、第１のアクセス監視部９は、第１のアクセス情報記憶部１２に記憶されている複数のアクセス情報が、第１のアクセス順序記憶部７に予め記憶されているアクセス順序情報と一致しているか否かを判断する。ここで、アクセス情報がアクセス順序情報と一致していると判断された場合（ステップＳ１４でＹＥＳ）、処理を終了する。
【００９３】
一方、アクセス情報がアクセス順序情報と一致していないと判断された場合（ステップＳ１４でＮＯ）、ステップＳ１５において、第１のアクセス監視部９は、複数のアクセス情報のうち、アクセス順序情報と一致していないと判断されたアクセス情報を第１のアクセス情報記憶部１２から抽出する。
【００９４】
次に、ステップＳ１６において、警告通知部１１は、ユーザに警告を通知する。すなわち、警告通知部１１は、第１の模擬回路３の模擬動作中に予め定められている正しいシステムアクセス順序とは異なるアクセスが発生した旨をユーザに通知する。このとき、警告通知部１１は、第１のアクセス情報記憶部１２から抽出したアクセス情報をユーザに通知する。
【００９５】
このように、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報が第１及び第２のアクセス情報記憶部１２，１３から読み出され、読み出されたアクセス情報がユーザに通知されるので、ユーザは通知されたアクセス情報を確認することにより、正しくないアクセスが発生した要因を容易に知ることができる。
【００９６】
また、各模擬回路３，４からアクセス情報がそれぞれ取得され、取得されたアクセス情報が第１及び第２のアクセス情報記憶部１２，１３にそれぞれ記憶される。そして、第１及び第２の模擬回路３，４の模擬動作が終了した後、第１及び第２のアクセス情報記憶部１２，１３に記憶されているアクセス情報を取得した順序が第１及び第２のアクセス順序記憶部７，８に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かがそれぞれ判断される。
【００９７】
したがって、第１及び第２の模擬回路３，４の模擬動作が終了するまでに取得されたアクセス情報が記憶され、第１及び第２の模擬回路３，４の模擬動作が終了した後に、アクセス情報を取得した順序がアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、第１及び第２の模擬回路３，４の模擬動作中に正しくないアクセスが検知されるとユーザに警告が通知されるのではなく、第１及び第２の模擬回路３，４の模擬動作を最後まで実行した後、正しくないアクセスが検知された場合に、ユーザに警告を通知することができる。
【００９８】
（実施の形態２）
次に、実施の形態２に係るシミュレーション装置について説明する。図９は、実施の形態２におけるシミュレーション装置の構成を示す図である。図１との相違点は、第１のアクセス順序記憶部７、第２のアクセス順序記憶部８、第１のアクセス監視部９及び第２のアクセス監視部１０を有さず、システムアクセス順序記憶部１４及びシステムアクセス監視部１５を有している点である。それ以外の構成要素は図１と同じである。
【００９９】
システムアクセス順序記憶部１４は、複数の模擬回路に入出力されるデータのシミュレーションターゲット２における正しいアクセス順序を定義したシステムアクセス順序情報を予め記憶する。実施の形態１における第１のアクセス順序記憶部７及び第２のアクセス順序記憶部８は、個々の模擬回路に対する正しいアクセス順序を記憶しているのに対して、システムアクセス順序記憶部１４は、複数の模擬回路を含むシミュレーションターゲット全体に対する正しいアクセス順序を記憶している。
【０１００】
システムアクセス監視部１５は、シミュレーションターゲット２を構成する各模擬回路のアクセス順序が、システムアクセス順序記憶部１４に記憶されているシステムアクセス順序と一致しているか否かを監視する。実施の形態１における第１のアクセス監視部９及び第２のアクセス監視部１０が個々の模擬回路に対するアクセスを監視するものであるのに対して、システムアクセス監視部１５は、複数の模擬回路を含むシミュレーションターゲット全体に対するアクセスを監視している。
【０１０１】
なお、実施の形態２において、システムアクセス順序記憶部１４がアクセス順序記憶部の一例に相当し、システムアクセス監視部１５がアクセス監視部の一例に相当する。
【０１０２】
次に、実施の形態２におけるシミュレーション装置１の動作について説明する。図１０は、実施の形態２におけるシミュレーション装置の処理手順を示す図である。まず、ステップＳ２１において、システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４のフック回路を通して、第１の模擬回路３又は第２の模擬回路４のアクセス情報を取得する。なお、アクセス情報は、前回のアクセス処理が行われてからの経過時間を表す待ち時間情報と、模擬回路の種類を表す模擬回路情報と、入力及び出力のいずれであるかを表す入出力情報と、レジスタ又はメモリにおけるデータの格納位置を表すアドレス情報と、書き込み又は読み出しが行われるデータと、アクセス元又はアクセス先を表す情報とを含む。
【０１０３】
次に、ステップＳ２２において、システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４から取得したアクセス情報が、システムアクセス順序記憶部１４に予め記憶されているシステムアクセス順序情報と一致しているか否かを判断する。ここで、アクセス情報がシステムアクセス順序情報と一致していると判断された場合（ステップＳ２２でＹＥＳ）、処理を終了し、シミュレーション装置１は第１の模擬回路３及び第２の模擬回路４を模擬動作させる。
【０１０４】
一方、アクセス情報がシステムアクセス順序情報と一致していないと判断された場合（ステップＳ２２でＮＯ）、ステップＳ２３において、警告通知部１１は、ユーザに警告を通知する。すなわち、警告通知部１１は、第１の模擬回路３又は第２の模擬回路４の模擬動作中に予め定められている正しいシステムアクセス順序とは異なるアクセスが発生した旨をユーザに通知する。
【０１０５】
図１１は、実施の形態２におけるシミュレーション装置のシステムアクセス順序情報の一例を示す図である。図１１に示すシステムアクセス順序情報８０１において、一列目の項目は、前回のアクセス処理が終了してからの待ち時間を表している。待ち時間が“０”であるアクセス処理は、時間に関係なく、前回のアクセス処理と順番が入れ替わってもよい処理であることを表している。二列目の項目は、模擬回路を表している。なお、図１１における模擬回路は、ＣＰＵ、ＤＭＡ、ＬＣＤＤＭＡ、クロック回路、リセット回路、画像処理回路、ＬＣＤコントローラ及び割り込みコントローラを含んでいる。
【０１０６】
三列目の項目は、模擬回路が有するレジスタ及びメモリ並びに模擬回路への割り込み指示などを表している。四列目の項目は、アクセスが、他の模擬回路からの入力及び他の模擬回路への出力のいずれであるかを表している。五列目の項目は、アクセスのあったレジスタ又はメモリのアドレスを表し、六列目の項目は、入出力されるデータを表している。なお、“Ｘ”で表される箇所は、データの値は問わないことを表している。七列目の項目は、アクセス元又はアクセス先を表している。
【０１０７】
システムアクセス順序情報８０１において、まず、クロック回路のクロックイネーブルレジスタに、ＣＰＵから入力されたデータが書き込まれる。その後、リセット回路のリセットコントロールレジスタに、ＣＰＵから入力されたデータが書き込まれ、画像処理回路の各画像設定レジスタ及びＬＣＤコントローラのＬＣＤ設定レジスタに、ＣＰＵから入力されたデータ（設定値）が書き込まれる。この際、待ち時間が“０”である各設定は、順番が入れ替わってもよい。画像処理回路及びＬＣＤコントローラへの設定後、１秒経過後、割り込みコントローラの割り込みレジスタに、ＣＰＵからデータが書き込まれ、ＬＣＤコントローラ及び画像処理回路が順に起動される。その後、ＤＭＡから画像処理回路にデータが入力され、画像処理回路が画像処理を行い、画像処理回路からＬＣＤコントローラにデータが入力される。なお、システムアクセス順序情報は図１１に示す表形式でなく、状態遷移図の形態であってもよい。
【０１０８】
実施の形態２におけるシミュレーション装置１では、システムアクセス監視部１５が、模擬回路のアクセス情報と、システムアクセス順序記憶部１４に記憶されているシステムアクセス順序情報とが一致するか否かを判断し、一致しないと判断された場合に、警告通知部１１がユーザに警告を通知する。したがって、実施の形態２におけるシミュレーション装置１により、複数の回路が同時に動作することによるバスの混雑及び他の回路が優先されたために起こるアクセスレイテンシ並びに割り込みなどの要因による、正しくないアクセスを検出することができ、且つ、模擬範囲を最小限に抑えることでシミュレーション装置の動作速度の低減を防ぐことができる。
【０１０９】
このように、システムアクセス順序記憶部１４には、第１及び第２の模擬回路３，４に入出力されるデータの正しいアクセス順序を表すアクセス順序情報が予め記憶されている。そして、第１及び第２の模擬回路３，４からアクセス情報が取得され、アクセス情報を取得した順序がシステムアクセス順序記憶部１４に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。アクセス情報を取得する順序が予め記憶されているアクセス順序と一致しないと判断された場合、ユーザに警告が通知される。
【０１１０】
したがって、第１及び第２の模擬回路３，４からアクセス情報を取得した順序がシステムアクセス順序記憶部１４に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、第１及び第２の模擬回路３，４毎のアクセスではなく、第１及び第２の模擬回路３，４で構成されるシミュレーションターゲット２全体のアクセスを検知することができる。
【０１１１】
（実施の形態３）
次に、実施の形態３に係るシミュレーション装置について説明する。図１２は、実施の形態３におけるシミュレーション装置の構成を示す図である。図９との相違点は、システムアクセス情報記憶部１６を有している点である。それ以外の構成要素は図９と同じである。システムアクセス情報記憶部１６は、第１の模擬回路３及び第２の模擬回路４から取得されるアクセス情報を記憶する。システムアクセス監視部１５は、第１の模擬回路３及び第２の模擬回路４から取得したアクセス情報をシステムアクセス情報記憶部１６に記憶する。
【０１１２】
なお、実施の形態３において、システムアクセス情報記憶部１６がアクセス情報記憶部の一例に相当する。
【０１１３】
次に、実施の形態３におけるシミュレーション装置１の動作について説明する。図１３は、実施の形態３におけるシミュレーション装置の処理手順を示す図である。図１０の実施の形態２の処理手順との相違点は、ステップＳ３２が追加された点である。それ以外のステップＳ３１，Ｓ３３の処理は、図１０のステップＳ２１，Ｓ２２の処理と同じである。
【０１１４】
ステップＳ３２において、システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４から取得したアクセス情報をシステムアクセス情報記憶部１６に記憶する。
【０１１５】
アクセス情報がシステムアクセス順序情報と一致していないと判断された場合（ステップＳ３３でＮＯ）、ステップＳ３４において、警告通知部１１は、ユーザに警告を通知する。すなわち、警告通知部１１は、第１の模擬回路３又は第２の模擬回路４の模擬動作中に予め定められている正しいシステムアクセス順序とは異なるアクセスが発生した旨をユーザに通知する。このとき、警告通知部１１は、システムアクセス情報記憶部１６に記憶されているアクセス情報を読み出し、読み出したアクセス情報をユーザに通知する。
【０１１６】
実施の形態３におけるシミュレーション装置１では、システムアクセス情報記憶部１６が、模擬回路のアクセス情報を記憶した後、システムアクセス監視部１５が、模擬回路のアクセス情報と、システムアクセス順序記憶部１４に記憶されているシステムアクセス順序情報とが一致するか否かを判断し、一致しないと判断された場合に、警告通知部１１がユーザに警告を通知する。したがって、模擬回路のアクセス情報を記憶しており、このアクセス情報が、予め記憶されているシステムアクセス順序情報と異なる場合、当該アクセス情報がユーザに提示されるので、正しくないアクセスの発生要因を容易に特定することができる。
【０１１７】
このように、システムアクセス情報記憶部１６には、第１及び第２の模擬回路３，４から取得されたアクセス情報が記憶されるので、記憶した第１及び第２の模擬回路３，４のアクセス情報を読み出してユーザに提示することができる。
【０１１８】
また、予め記憶されているアクセス順序と一致しないと判断されたアクセス情報がシステムアクセス情報記憶部１６から読み出され、読み出されたアクセス情報がユーザに通知されるので、ユーザは通知されたアクセス情報を確認することにより、正しくないアクセスが発生した要因を容易に知ることができる。
【０１１９】
なお、実施の形態３では、アクセス情報がシステムアクセス順序情報と異なることが検知された時点で、警告とともに当該アクセス情報がユーザに通知され、シミュレーションが終了するが、本発明は特にこれに限定されず、シミュレーションターゲットの模擬動作が完了するまで各模擬回路のアクセス情報を記憶し、模擬動作が完了した後、記憶したアクセス情報の中から、システムアクセス順序情報と一致しないアクセス情報を抽出してもよい。
【０１２０】
なお、この実施の形態３の変形例におけるシミュレーション装置の構成は、図１２に示す実施の形態３におけるシミュレーション装置の構成と同じである。そのため、図１２に示すシミュレーション装置を用いて実施の形態３の変形例について説明する。
【０１２１】
システムアクセス情報記憶部１６は、第１の模擬回路３又は第２の模擬回路４から取得されるアクセス情報を、データが入出力される順に記憶する。システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４から取得したアクセス情報をシステムアクセス情報記憶部１６に記憶する。
【０１２２】
次に、実施の形態３の変形例におけるシミュレーション装置１の動作について説明する。図１４は、実施の形態３の変形例におけるシミュレーション装置の処理手順を示す図である。
【０１２３】
まず、ステップＳ４１において、システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４のフック回路を通して、第１の模擬回路３又は第２の模擬回路４のアクセス情報を取得する。次に、ステップＳ４２において、システムアクセス監視部１５は、第１の模擬回路３又は第２の模擬回路４から取得したアクセス情報をシステムアクセス情報記憶部１６に記憶する。なお、システムアクセス情報記憶部１６は、データが入力又は出力された順番にアクセス情報を記憶している。
【０１２４】
次に、ステップＳ４３において、システムアクセス監視部１５は、シミュレーションターゲット２の模擬動作が終了したか否かを判断する。ここで、シミュレーションターゲット２の模擬動作が終了していないと判断された場合（ステップＳ４３でＮＯ）、ステップＳ４１の処理へ戻り、システムアクセス監視部１５は、さらにアクセス情報を取得する。このように、実施の形態３の変形例では、模擬動作が終了するまでステップＳ４１〜Ｓ４３の処理が繰り返し実行され、第１の模擬回路３及び第２の模擬回路４の複数のアクセス情報が取得される。
【０１２５】
一方、シミュレーションターゲット２の模擬動作が終了したと判断された場合（ステップＳ４３でＹＥＳ）、ステップＳ４４において、システムアクセス監視部１５は、システムアクセス情報記憶部１６に記憶されている複数のアクセス情報が、システムアクセス順序記憶部１４に予め記憶されているシステムアクセス順序情報と一致しているか否かを判断する。ここで、アクセス情報がシステムアクセス順序情報と一致していると判断された場合（ステップＳ４４でＹＥＳ）、処理を終了する。
【０１２６】
一方、アクセス情報がシステムアクセス順序情報と一致していないと判断された場合（ステップＳ４４でＮＯ）、ステップＳ４５において、システムアクセス監視部１５は、複数のアクセス情報のうち、システムアクセス順序情報と一致していないと判断されたアクセス情報をシステムアクセス情報記憶部１６から抽出する。
【０１２７】
次に、ステップＳ４６において、警告通知部１１は、ユーザに警告を通知する。すなわち、警告通知部１１は、第１の模擬回路３及び第２の模擬回路４の模擬動作中に予め定められている正しいシステムアクセス順序とは異なるアクセスが発生した旨をユーザに通知する。このとき、警告通知部１１は、システムアクセス情報記憶部１６から抽出したアクセス情報をユーザに通知する。
【０１２８】
このように、第１及び第２の模擬回路３，４からアクセス情報が取得され、取得されたアクセス情報がシステムアクセス情報記憶部１６に記憶される。そして、第１及び第２の模擬回路３，４の模擬動作が終了した後、システムアクセス情報記憶部１６に記憶されているアクセス情報を取得した順序がシステムアクセス順序記憶部１４に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。
【０１２９】
したがって、第１及び第２の模擬回路３，４の模擬動作が終了するまでに取得されたアクセス情報が記憶され、第１及び第２の模擬回路３，４の模擬動作が終了した後に、アクセス情報を取得した順序がアクセス順序情報で表されるアクセス順序と一致するか否かが判断されるので、第１及び第２の模擬回路３，４の模擬動作中に正しくないアクセスが検知されるとユーザに警告が通知されるのではなく、第１及び第２の模擬回路３，４の模擬動作を最後まで実行した後、正しくないアクセスが検知された場合に、ユーザに警告を通知することができる。
【０１３０】
（実施の形態４）
次に、実施の形態４に係るシミュレーション装置について説明する。図１５は、実施の形態４におけるシミュレーション装置の構成を示す図である。図１５に示すシミュレーション装置１は、警告通知部１１、システムアクセス順序記憶部１４、システムアクセス監視部１５、模擬回路選択受付部１７、模擬回路記憶部１８及びシミュレーションターゲット作成部１９を備える。なお、警告通知部１１、システムアクセス順序記憶部１４及びシステムアクセス監視部１５の構成は、実施の形態３と同じであるので説明を省略する。
【０１３１】
模擬回路選択受付部１７は、ユーザによる模擬回路の選択を受け付ける。模擬回路記憶部１８は、データベース化された複数種類の模擬回路を記憶する。シミュレーションターゲット作成部１９は、模擬回路選択受付部１７によって選択された模擬回路に対応する模擬回路を模擬回路記憶部１８から読み出し、少なくとも１の模擬回路で構成されるシミュレーションターゲット２を作成する。
【０１３２】
なお、実施の形態４において、模擬回路記憶部１８が模擬回路記憶部の一例に相当する。模擬回路選択受付部１７が模擬回路選択受付部の一例に相当し、シミュレーションターゲット作成部１９が模擬システム回路作成部の一例に相当する。
【０１３３】
次に、実施の形態４におけるシミュレーション装置１の動作について説明する。図１６は、実施の形態４におけるシミュレーション装置の処理手順を示す図である。
【０１３４】
まず、ステップＳ５１において、模擬回路選択受付部１７は、ユーザによる模擬回路の選択を受け付ける。具体的に、模擬回路選択受付部１７は、模擬回路記憶部１８に記憶されている、選択可能な模擬回路を不図示の表示部に表示する。そして、模擬回路選択受付部１７は、表示部に表示された模擬回路の中から不図示の入力部を用いてユーザが所望する模擬回路の選択を受け付ける。
【０１３５】
次に、ステップＳ５２において、シミュレーションターゲット作成部１９は、模擬回路選択受付部１７によって選択された模擬回路に対応する模擬回路を模擬回路記憶部１８から読み出し、少なくとも１の模擬回路で構成されるシミュレーションターゲット２を作成する。
【０１３６】
次に、ステップＳ５３において、システムアクセス監視部１５は、模擬動作を開始するか否かを判断する。ここで、模擬動作を開始しないと判断された場合（ステップＳ５３でＮＯ）、ステップＳ５１の処理へ戻り、模擬回路の選択が再度受け付けられる。
【０１３７】
一方、模擬動作を開始すると判断された場合（ステップＳ５３でＹＥＳ）、ステップＳ５４の処理へ移行する。なお、ステップＳ５４〜Ｓ５９の処理は、図１４に示すステップＳ４１〜Ｓ４６の処理と同じであるので、説明を省略する。
【０１３８】
このように、模擬回路記憶部１８には、複数の模擬回路が予め記憶されている。そして、ユーザによる模擬回路の選択が受け付けられ、選択が受け付けられた模擬回路に対応する模擬回路が模擬回路記憶部１８から抽出され、抽出された模擬回路で構成されるシミュレーションターゲット２が作成される。続いて、作成されたシミュレーションターゲット２を構成する模擬回路におけるデータの入出力に関する情報がアクセス情報として取得され、アクセス情報を取得する順序がシステムアクセス順序記憶部１４に記憶されているアクセス順序情報で表されるアクセス順序と一致するか否かが判断される。
【０１３９】
したがって、複数の模擬回路が選択され、シミュレーションするシミュレーションターゲット２が作成されるので、予め決められたシミュレーションターゲット２をシミュレーションするのではなく、ユーザが所望するシミュレーションターゲット２をシミュレーションすることができ、より汎用性を高めることができる。
【産業上の利用可能性】
【０１４０】
本発明に係るシミュレーション装置は、複数の回路が同時に動作することによる正しくないアクセスを容易に検出することができ、かつ正しくないアクセスを特定するための解析に要する時間や開発コストを軽減することができ、複数の回路を有するシステム回路の動作を模擬するシミュレーション装置、シミュレーション方法及びシミュレーションプログラムとして有用である。
【図面の簡単な説明】
【０１４１】
【図１】実施の形態１におけるシミュレーション装置の構成を示す図である。
【図２】実施の形態１におけるシミュレーション装置の第１の模擬回路の構成を示す図である。
【図３】ＬＣＤコントローラのアクセス順序情報の一例を示す図である。
【図４】アクセス監視部が検出したＬＣＤコントローラのアクセス情報の一例を示す図である。
【図５】画像処理回路のアクセス順序情報の一例を示す図である。
【図６】実施の形態１におけるシミュレーション装置の処理手順を示す図である。
【図７】実施の形態１の変形例におけるシミュレーション装置の構成を示す図である。
【図８】実施の形態１の変形例におけるシミュレーション装置の処理手順を示す図である。
【図９】実施の形態２におけるシミュレーション装置の構成を示す図である。
【図１０】実施の形態２におけるシミュレーション装置の処理手順を示す図である。
【図１１】実施の形態２におけるシミュレーション装置のシステムアクセス順序情報の例を示す図である。
【図１２】実施の形態３におけるシミュレーション装置の構成を示す図である。
【図１３】実施の形態３におけるシミュレーション装置の処理手順を示す図である。
【図１４】実施の形態３の変形例におけるシミュレーション装置の処理手順を示す図である。
【図１５】実施の形態４におけるシミュレーション装置の構成を示す図である。
【図１６】実施の形態４におけるシミュレーション装置の処理手順を示す図である。
【図１７】従来のシミュレーション装置の構成を示す図である。
【符号の説明】
【０１４２】
１    シミュレーション装置
２    シミュレーションターゲット
３    第１の模擬回路
４    第２の模擬回路
５    模擬バス
６    模擬メモリ
７    第１のアクセス順序記憶部
８    第２のアクセス順序記憶部
９    第１のアクセス監視部
１０    第２のアクセス監視部
１１    警告通知部
１２    第１のアクセス情報記憶部
１３    第２のアクセス情報記憶部
１４    システムアクセス順序記憶部
１５    システムアクセス監視部
１６    システムアクセス情報記憶部
１７    模擬回路選択受付部
１８    模擬回路記憶部
１９    シミュレーションターゲット作成部
３１    入出力部
３２    入出力バス
３３    レジスタ部
３４    一時記憶部
３５    機能部
３６    フック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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