(57)【要約】      （修正有）【課題】ターンオフ時に、リサーフ領域内に残留している少数キャリアを効率良く引き抜き、スイッチング損失の低減を図る半導体装置を提供する。【解決手段】半導体基板１００の表面に、リサーフ領域１０１とベース領域１０２とが互いに隣接するように形成されている。ベース領域１０２上には、ゲート電極１０６が形成されている。ベース領域１０２内には、エミッタ領域１０４が形成されている。リサーフ領域１０１内には、コレクタ領域１０７が形成されていると共に、ベース領域１０２と電気的に接続する頂上半導体層１１０が、コレクタ領域１０７と隔離するように形成されている。リサーフ領域１０１上には、第２ゲート電極１１３が形成されている。また、コレクタ領域１０７と電気的に接続するコレクタ電極１０９と、ベース領域１０２、エミッタ領域１０４、及び第２ゲート電極１１３と電気的に接続するエミッタ電極１１５とが設けられている。【選択図】図２
2007242907.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に形成された第２導電型のリサーフ領域と、
前記半導体基板の表面に、前記リサーフ領域と隣接するように形成された第１導電型のベース領域と、
前記ベース領域内に形成された第２導電型のエミッタ領域と、
前記ベース領域上に、前記エミッタ領域から前記リサーフ領域まで延設するように形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記リサーフ領域内に、前記ベース領域と離隔するように形成された第１導電型のコレクタ領域と、
前記半導体基板上に形成され、前記コレクタ領域と電気的に接続するコレクタ電極と、
前記リサーフ領域内の表層部に前記コレクタ領域と離隔するように形成され、且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、
前記リサーフ領域上に、前記コレクタ領域から前記頂上半導体層上まで延設するように形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板上に形成され、前記ベース領域、前記エミッタ領域、及び前記第２ゲート電極と電気的に接続するエミッタ電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記リサーフ領域内に前記頂上半導体層と接するように形成され、且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層を更に備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板の表面に形成された第２導電型のリサーフ領域と、
前記半導体基板の表面に、前記リサーフ領域と隣接するように形成された第１導電型のベース領域と、
前記ベース領域内に形成された第２導電型のエミッタ領域と、
前記ベース領域上に、前記エミッタ領域から前記リサーフ領域まで延設するように形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記リサーフ領域内に、前記ベース領域と離隔するように形成された第１導電型のコレクタ領域と、
前記リサーフ領域内に、前記ベース領域と離隔するように形成された第２導電型のドレイン領域と、
前記半導体基板上に形成され、前記コレクタ領域及び前記ドレイン領域と電気的に接続するコレクタ/ドレイン電極と、
前記リサーフ領域内の表層部に前記コレクタ領域と離隔するように形成され、且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、
前記リサーフ領域上に、前記コレクタ領域から前記頂上半導体層上まで延設するように形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板上に形成され、前記ベース領域、前記エミッタ領域、及び前記第２ゲート電極と電気的に接続するエミッタ/ソース電極とを備えていることを特徴とする半導体装置。
【請求項４】
前記コレクタ領域から前記エミッタ領域へ向かう方向に対して垂直な方向に、前記コレクタ領域と前記ドレイン領域とが交互に配列するように、複数の前記コレクタ領域及び複数の前記ドレイン領域が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記リサーフ領域内に、前記頂上半導体層と接するように形成され、且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層を更に備えていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
各々が、前記コレクタ領域から前記エミッタ領域へ向かう方向に対して垂直な方向に配列するように、複数の前記埋め込み半導体層が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
各々が、前記コレクタ領域から前記エミッタ領域へ向かう方向に対して垂直な方向に、前記コレクタ領域と隣り合うように複数の前記頂上半導体層が形成されていることを特徴とする請求項３〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記コレクタ領域の周縁部には、前記コレクタ領域と接するように第２コレクタ領域が更に形成されており、
前記第２コレクタ領域に含まれる第１導電型不純物の濃度は、前記コレクタ領域に含まれる第１導電型不純物の濃度よりも低い濃度を有しており、
前記第２ゲート絶縁膜は、前記第２コレクタ領域から前記頂上半導体層上まで形成されていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第２ゲート電極は、Ｐ型半導体の多結晶体よりなることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置に関するものである。
【背景技術】
【０００２】
Ｓｉ基板を用いた高耐圧半導体装置として、例えば、パワーＭＯＳＦＥＴが、電力制御素子の用途等を中心に発展しているが、近年、高電圧・大電流処理能力を併せ持ち、より消費電力の少ない「絶縁ゲート型バイポーラトランジスタ（Ｉnsulated Ｇate Ｂipolar Ｔransistor）」（以降、「ＩＧＢＴ」と称する）が注目されており、様々な構造を有するＩＧＢＴが提案されている。
【０００３】
以下に、第１の従来例に係る半導体装置として、リサーフ構造を有する代表的な高耐圧横型ＩＧＢＴについて、図８を参照しながら説明する。図８は、第１の従来例に係る半導体装置の構造について示す断面図である。
【０００４】
図８に示すように、Ｐ- 型半導体基板４００の表面には、Ｎ型リサーフ領域４０１及びＰ型ベース領域４０２が形成されている。
【０００５】
ベース領域４０２内には、Ｐ+ 型コンタクト領域４０３及びＮ+ 型エミッタ領域４０４が形成されている。また、エミッタ領域４０４上には、ベース領域４０２をまたがってリサーフ領域４０１まで延設するように、ゲート絶縁膜４０５が形成されており、ゲート絶縁膜４０５上にはゲート電極４０６が形成されている。
【０００６】
一方、リサーフ領域４０１内には、ベース領域４０２と離隔するようにＰ+ 型コレクタ領域４０７が形成されている。また、リサーフ領域４０１内の表層部には、ベース領域４０２と電気的に接続するＰ型半導体層４１０が、コレクタ領域４０７と離隔するように形成されている。また、半導体基板４００上には、リサーフ領域４０１の表面に形成されたフィールド絶縁膜４１２を介して、層間膜４１４が形成されている。
【０００７】
また、半導体基板４００上には、コレクタ領域４０７と電気的に接続するコレクタ電極４０９が形成される一方、半導体基板４００上には、コンタクト領域４０３とエミッタ領域４０４との双方と電気的に接続するエミッタ電極４１５が形成されている。
【０００８】
第１の従来例に係る半導体装置では、ゲート電極４０６に正の電圧を印加すると、ベース領域４０２にチャネルが形成されて、エミッタ領域４０４とリサーフ領域４０１とが導通する。エミッタ電極４１５とコレクタ電極４０９との間を正バイアスし、コレクタ領域４０７の電位がリサーフ領域４０１の電位よりも大きくなり、コレクタ領域４０７の電位とリサーフ領域４０１の電位との電位差が約０．６Ｖに達すると、コレクタ領域４０７からリサーフ領域４０１に正孔が注入されて、コレクタ電極４０９からエミッタ電極４１５にコレクタ電流が流れる。
【０００９】
このとき、第１の従来例に係る半導体装置では、リサーフ領域４０１内に少数キャリアが注入されることによって、一般的なバイポーラトランジスタと同様に、伝導度変調が起きるので、ユニポーラ型ＭＯＳＦＥＴと比較して、ＩＧＢＴ動作時の導通抵抗を低くすることができる。
【００１０】
このため、高出力時の導通損失の低減を図ることができるので、ＩＧＢＴのチップサイズと同等のチップサイズを有するＭＯＳＦＥＴと比較して、消費電力を小さくすることができる。
【００１１】
また、第２の従来例に係る半導体装置として、ＭＯＳＦＥＴ動作とＩＧＢＴ動作との双方を兼ね備えた横型ＩＧＢＴについて、図９〜図１１を参照しながら説明する（例えば、特許文献１参照）。図９は、第２の従来例に係る半導体装置の構造について示す平面図である。また、図１０は、第２の従来例に係る半導体装置の構造について示す断面図であって、具体的には、図９に示すＸ−Ｘ線における断面図である。一方、図１１は、第２の従来例に係る半導体装置の構造について示す断面図であって、具体的には、図９に示すＸＩ−ＸＩ線における断面図である。
【００１２】
図１０及び１１に示すように、Ｐ- 型半導体基板５００の表面には、Ｎ型リサーフ領域５０１及びＰ型ベース領域５０２が形成されている。
【００１３】
ベース領域５０２内には、Ｐ+ 型コンタクト領域５０３及びＮ+ 型エミッタ領域５０４が形成されている。また、エミッタ領域５０４上には、ベース領域５０２をまたがってリサーフ領域５０１まで延設するように、ゲート絶縁膜５０５が形成されており、ゲート絶縁膜５０５上にはゲート電極５０６が形成されている。
【００１４】
一方、リサーフ領域５０１内には、Ｐ+ 型コレクタ領域５０７（特に、図１０参照）がベース領域５０２と離隔するように形成される一方、リサーフ領域５０１内には、コレクタ領域５０７と電気的に接続するＮ+ 型ドレイン領域５０８（特に、図１１参照）が、ベース領域５０２と離隔するように形成されている。ここで、コレクタ領域５０７とドレイン領域５０８とは、図９に示すように、コレクタ領域５０７からエミッタ領域５０４へ向かう方向に対して垂直な方向に、交互に配列するように形成されている。また、リサーフ領域５０１内の表層部には、ベース領域５０２と電気的に接続するＰ型半導体層５１０が、コレクタ領域５０７と離隔するように形成されている。また、半導体基板５００上には、リサーフ領域５０１の表面に形成されたフィールド絶縁膜５１２を介して、層間膜５１４が形成されている。
【００１５】
半導体基板５００上には、コレクタ領域５０７とドレイン領域５０８との双方と電気的に接続するコレクタ/ドレイン電極５０９が形成される一方、半導体基板５００上には、コンタクト領域５０３とエミッタ領域５０４との双方と電気的に接続するエミッタ/ソース電極５１５が形成されている。
【００１６】
このように、第２の従来例に係る半導体装置では、ドレイン領域５０８が、リサーフ領域５０１内に形成されている一方、第１の従来例に係る半導体装置では、図８に示すように、ドレイン領域を備えていない。
【００１７】
第２の従来例に係る半導体装置では、コレクタ/ドレイン電極５０９とエミッタ/ソース電極５１５との間を正バイアスし、ゲート電極５０６に正の電圧を印加すると、ドレイン領域５０８からエミッタ/ソース電極５１５に電子電流が流れ、ＭＯＳＦＥＴ動作を行う。
【００１８】
一方、エミッタ/ソース電極５１５に流れる電子電流がある程度大きくなり、コレクタ領域５０７の電位と、リサーフ領域５０１におけるコレクタ領域５０７を囲う部分の電位との間にある電位差が約０．６Ｖに達すると、コレクタ領域５０７からリサーフ領域５０１に正孔が注入され、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行する。
【００１９】
このように、第２の従来例に係る半導体装置では、素子に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作を行う一方、素子に流れるコレクタ電流がある程度大きくなるとＩＧＢＴ動作を行う。すなわち、素子に流れるコレクタ電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置を実現することができる。
【特許文献１】特願２００５−３０５３３５号
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、第１及び第２の従来例に係る半導体装置として挙げたＩＧＢＴでは、以下に示す問題がある。
【００２１】
前述したように、ＩＧＢＴでは伝導度変調が起きるため、ＩＧＢＴ動作時（すなわち、高電圧時）には、導通損失の低減を図ることができるので、ＩＧＢＴのチップサイズと同等のチップサイズを有するＭＯＳＦＥＴと比較して、消費電力を小さくすることができる。また、低電圧時には、ＭＯＳＦＥＴ動作が可能なＩＧＢＴも提案されている。
【００２２】
しかしながら、ＩＧＢＴでは、少数キャリアを利用するので、導通状態から遮断状態に切り替わるターンオフ時に、リサーフ領域に残留している少数キャリアの引き抜きに時間を要する。そのため、ＩＧＢＴのスイッチング速度はＭＯＳＦＥＴのスイッチング速度よりも遅くなり、ＩＧＢＴでは、スイッチング損失が大きく、スイッチング特性が悪化するという問題がある。
【００２３】
この問題に対応すべく、スイッチング特性を改善する方法として、例えば、ライフタイム・キリング技術が適用されるが、コストの増大及び特性の劣化等の犠牲を伴うので、最良の解決手段とは言えない。
【００２４】
前記に鑑み、本発明は、ＩＧＢＴにおいて、ターンオフ時に、リサーフ領域に残留している少数キャリアを効率良く引き抜くことにより、スイッチング損失の低減を図ることを第１の目的とし、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいて、ＭＯＳＦＥＴ動作時の導通損失の低減を図ることを第２の目的とする。
【課題を解決するための手段】
【００２５】
前記第１の目的を達成するために、本発明の第１の半導体装置は、第１導電型の半導体基板の表面に形成された第２導電型のリサーフ領域と、半導体基板の表面に、リサーフ領域と隣接するように形成された第１導電型のベース領域と、ベース領域内に形成された第２導電型のエミッタ領域と、ベース領域上に、エミッタ領域からリサーフ領域まで延設するように形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、リサーフ領域内に、ベース領域と離隔するように形成された第１導電型のコレクタ領域と、半導体基板上に形成され、コレクタ領域と電気的に接続するコレクタ電極と、リサーフ領域内の表層部にコレクタ領域と離隔するように形成され、且つベース領域と電気的に接続する第１導電型の頂上半導体層と、リサーフ領域上に、コレクタ領域から頂上半導体層上まで延設するように形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、半導体基板上に形成され、ベース領域、エミッタ領域、及び第２ゲート電極と電気的に接続するエミッタ電極とを備えていることを特徴とする。
【００２６】
本発明の第１の半導体装置によると、ＩＧＢＴにおいて、ＩＧＢＴ動作におけるターンオフ時に、リサーフ領域内の表層部に形成された頂上半導体層から、リサーフ領域内に残留している少数キャリアを引き抜くことができるだけでなく、加えて、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴを通して、コレクタ領域からも少数キャリアを引き抜くことができる。そのため、フォールタイム(tf)の短縮化を図ることができるため、スイッチング損失の低減を図ることができるので、スイッチング特性の向上を図ることができる。
【００２７】
また、本発明の第１の半導体装置において、リサーフ領域内に頂上半導体層と接するように形成され、且つベース領域と電気的に接続する第１導電型の埋め込み半導体層を更に備えていることが好ましい。
【００２８】
このようにすると、リサーフ領域内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、頂上半導体層に加えて埋め込み半導体層からも、リサーフ領域内に残留している少数キャリアを効率良く引き抜くことができる。加えて、前述したように、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴを通して、コレクタ領域からも少数キャリアを引き抜くことができる。
【００２９】
更には、このようにすると、リサーフ領域内に、頂上半導体層の形成位置よりも深い位置に埋め込み半導体層が形成されている。そのため、逆バイアス時に、リサーフ領域内に空乏層が拡がり易くなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度の高濃度化を図ることができるので、リサーフ領域内での正孔のライフタイムの短縮化を図ることができる。
【００３０】
このように、ベース領域と電気的に接続し且つ頂上半導体層と接するように形成された埋め込み半導体層を、リサーフ領域内に更に備えることによって、フォールタイム（ｔｆ）の短縮化をより一層図ることができるため、スイッチング損失の低減をより一層図ることができるので、スイッチング特性の向上をより一層図ることができる。
【００３１】
前記第１及び第２の目的を達成するために、本発明の第２の半導体装置は、第１導電型の半導体基板の表面に形成された第２導電型のリサーフ領域と、半導体基板の表面に、リサーフ領域と隣接するように形成された第１導電型のベース領域と、ベース領域内に形成された第２導電型のエミッタ領域と、ベース領域上に、エミッタ領域からリサーフ領域まで延設するように形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、リサーフ領域内に、ベース領域と離隔するように形成された第１導電型のコレクタ領域と、リサーフ領域内に、ベース領域と離隔するように形成された第２導電型のドレイン領域と、半導体基板上に形成され、コレクタ領域及びドレイン領域と電気的に接続するコレクタ/ドレイン電極と、リサーフ領域内の表層部にコレクタ領域と離隔するように形成され、且つベース領域と電気的に接続する第１導電型の頂上半導体層と、リサーフ領域上に、コレクタ領域から頂上半導体層上まで延設するように形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、半導体基板上に形成され、ベース領域、エミッタ領域、及び第２ゲート電極と電気的に接続するエミッタ/ソース電極とを備えていることを特徴とする。
【００３２】
本発明の第２の半導体装置によると、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいても、
前述の本発明の第１の半導体装置と同様に、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴを通して、コレクタ領域からも少数キャリアを引き抜くことができる。そのため、フォールタイム(tf)の短縮化を図ることができるため、スイッチング損失の低減を図ることができるので、スイッチング特性の向上を図ることができる。
【００３３】
更には、本発明の第２の半導体装置によると、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいて、リサーフ領域内に頂上半導体層が形成されているので、逆バイアス時に、リサーフ領域内に空乏層が拡がり易くなる。そのため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度の高濃度化を図ることができるので、ＭＯＳＦＥＴ動作時の導通抵抗を低くすることができる。このため、ＭＯＳＦＥＴ動作の際に、導通損失の低減を図ることができるので、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大を図ることができる。
【００３４】
また、本発明の第２の半導体装置によると、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいて、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴを通して、ＭＯＳＦＥＴ動作の際に、電子電流と正孔電流との双方が流れるので、電流能力を増大させることができる。このため、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大をより一層図ることができる。
【００３５】
また、本発明の第２の半導体装置において、コレクタ領域からエミッタ領域へ向かう方向に対して垂直な方向に、コレクタ領域とドレイン領域とが交互に配列するように、複数のコレクタ領域及び複数のドレイン領域が形成されていることが好ましい。
【００３６】
このようにすると、コレクタ領域とドレイン領域とが、コレクタ領域からエミッタ領域に向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域内に形成されているので、コレクタ領域における垂直な方向（すなわち、コレクタ領域とドレイン領域とが配列する方向）の長さを短くすることができる。そのため、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わるときのコレクタ電圧（すなわち、電圧降下により、コレクタ領域の電位とリサーフ領域におけるコレクタ領域を囲う部分の電位との間にある電位差が約０．６Ｖに達するときのコレクタ電圧（例えば約１Ｖ））を容易に大きくすることができる。このため、高速スイッチング性能を持つＭＯＳＦＥＴ動作が可能であるコレクタ電圧の範囲を拡げる（すなわち、例えば約１Ｖよりも大きなコレクタ電圧に達するまで、高速スイッチング性能を持つＭＯＳＦＥＴ動作を行うように設計する）等、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わる電圧周辺において、より実用的な設計が可能となるので、例えば、優れたスイッチング特性を有するＭＯＳＦＥＴ動作と、低い導通抵抗を有するＩＧＢＴ動作とのバランスを自由に設計することが可能である。
【００３７】
また、本発明の第２の半導体装置において、リサーフ領域内に、頂上半導体層と接するように形成され、且つベース領域と電気的に接続する第１導電型の埋め込み半導体層を更に備えていることが好ましい。
【００３８】
このようにすると、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいても、前述の本発明の第１の半導体装置と同様に、ベース領域と電気的に接続し且つ頂上半導体層と接するように形成された埋め込み半導体層を、リサーフ領域内に更に備えることによって、フォールタイム（ｔｆ）の短縮化をより一層図ることができるため、スイッチング損失の低減をより一層図ることができるので、スイッチング特性の向上をより一層図ることができる。
【００３９】
更には、このようにすると、ＭＯＳＦＥＴ動作が可能なＩＧＢＴにおいて、リサーフ領域内に、頂上半導体層の形成位置よりも深い位置に埋め込み半導体層が形成されている。そのため、逆バイアス時に、リサーフ領域内に空乏層がより一層拡がり易くなるため、高耐圧を維持しながら、リサーフ領域に含まれる不純物濃度の高濃度化をより一層図ることができるので、ＭＯＳＦＥＴ動作時の導通抵抗をより一層低くすることができる。このため、ＭＯＳＦＥＴ動作の際に、導通損失の低減をより一層図ることができるので、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大をより一層図ることができる。
【００４０】
また、本発明の第２の半導体装置において、各々が、コレクタ領域からエミッタ領域へ向かう方向に対して垂直な方向に配列するように、複数の埋め込み半導体層が形成されていることが好ましい。
【００４１】
また、本発明の第２の半導体装置において、各々が、コレクタ領域からエミッタ領域へ向かう方向に対して垂直な方向に、コレクタ領域と隣り合うように、複数の頂上半導体層が形成されていることが好ましい。
【００４２】
このようにすると、複数の頂上半導体層の各々が、複数のコレクタ領域の各々と対応するように、リサーフ領域内に形成されているため、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴの電流能力を低下させることなく、リサーフ領域内の表層部にドレイン−ソース間電流の経路が確保されるので、ＭＯＳＦＥＴ動作時の導通抵抗をより一層低くすることができる。
【００４３】
また、本発明の第１又は第２の半導体装置において、コレクタ領域の周縁部には、コレクタ領域と接するように第２コレクタ領域が更に形成されており、第２コレクタ領域に含まれる第１導電型不純物の濃度は、コレクタ領域に含まれる第１導電型不純物の濃度よりも低い濃度を有しており、第２ゲート絶縁膜は、第２コレクタ領域から頂上半導体層上まで形成されていることが好ましい。
【００４４】
このようにすると、第２ゲート電極に印加される電界を緩和することができるので、第２ゲート絶縁膜の薄膜化を図ることができる。そのため、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴの閾値電圧を下げることができるので、より小さいコレクタ電圧で、第１導電型チャネルを有するＭＯＳＦＥＴを導通させることができる。
【００４５】
また、本発明の第１又は第２の半導体装置において、第２ゲート電極は、Ｐ型半導体の多結晶体よりなることが好ましい。
【００４６】
このようにすると、第２ゲート電極の仕事関数とリサーフ領域の仕事関数との仕事関数差を小さくすることができるため、コレクタ領域の一部を利用して形成された第１導電型チャネルを有するＭＯＳＦＥＴの閾値電圧を下げることができるので、第２ゲート電極を構成する材料としてＮ型半導体の多結晶体を用いた場合と比較して、より小さいコレクタ電圧で、第１導電型チャネルを有するＭＯＳＦＥＴを導通させることができる。
【発明の効果】
【００４７】
本発明に係る半導体装置によると、ターンオフ時に、リサーフ領域内に残留している少数キャリアを効率良く引き抜くことができるので、スイッチング特性の改善を図ることができる。
【発明を実施するための最良の形態】
【００４８】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００４９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１〜図３を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。図２は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図１に示すＩＩ−ＩＩ線における断面図である。一方、図３は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、具体的には、図２に示すＩＩＩ−ＩＩＩ線における断面図である。尚、図１において、一部の構成要素の図示を省略している。
【００５０】
図２及び図３に示すように、例えば濃度が１×１０14／ｃｍ3 のＰ- 型半導体基板１００の表面には、例えば濃度が１×１０16／ｃｍ3 であって深さが７μｍのＮ型リサーフ領域１０１が形成されている。また、半導体基板１００の表面には、例えば濃度が１×１０17／ｃｍ3 のＰ型ベース領域１０２が、リサーフ領域１０１と隣接するように形成されている。
【００５１】
ベース領域１０２内には、例えば濃度が１×１０19／ｃｍ3 のＰ+ 型コンタクト領域１０３と、例えば濃度が１×１０20／ｃｍ3 のＮ+ 型エミッタ領域１０４とが形成されている。エミッタ領域１０４上には、ベース領域１０２をまたがってリサーフ領域１０１まで延設するように、ゲート絶縁膜１０５が形成されており、ゲート絶縁膜１０５上にはゲート電極１０６が形成されている。
【００５２】
一方、リサーフ領域１０１内には、例えば濃度が１×１０19／ｃｍ3 のＰ+ 型コレクタ領域１０７（特に、図２参照）が、ベース領域１０２と離隔するように形成される一方、リサーフ領域１０１内には、コレクタ領域１０７と電気的に接続し、例えば濃度が１×１０20／ｃｍ3 のＮ+ 型ドレイン領域１０８（特に、図３参照）が、ベース領域１０２と離隔するように形成されている。ここで、コレクタ領域１０７とドレイン領域１０８とは、図１に示すように、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に、交互に配列するように形成されている。
【００５３】
図２及び図３に示すように、リサーフ領域１０１内の表層部には、ベース領域１０２と電気的に接続し、例えば濃度が１×１０16／ｃｍ3 のＰ型頂上半導体層１１０が、コレクタ領域１０７と離隔するように形成されている。また、リサーフ領域１０１上には、コレクタ領域１０７から頂上半導体層１１０まで延設するようにフィールド絶縁膜（第２ゲート絶縁膜）１１２が形成されており、フィールド絶縁膜１１２上には、Ｐ+ 型半導体の多結晶体よりなる第２ゲート電極１１３が形成されている。また、半導体基板１００上には、リサーフ領域１０１の表面に形成されたフィールド絶縁膜１１２を介して、層間膜１１４が形成されている。
【００５４】
半導体基板１００上には、層間膜１１４を介して、コレクタ領域１０７とドレイン領域１０８との双方と電気的に接続するコレクタ/ドレイン電極１０９が形成される一方、半導体基板１００上には、層間膜１１４を介して、コンタクト領域１０３、エミッタ領域１０４、及び第２ゲート電極１１３の全てと電気的に接続するエミッタ/ソース電極１１５が形成されている。
【００５５】
このように、本実施形態に係る半導体装置では、フィールド絶縁膜１１２が、コレクタ領域１０７から頂上半導体層１１０まで延設するように形成されており、更には、フィールド絶縁膜１１２上には、第２ゲート電極１１３が形成されている。これに対し、第１及び第２の従来例に係る半導体装置では、前述した図８及び図１０に示すように、フィールド絶縁膜４１２，５１２上に形成された第２ゲート電極を備えていない。
【００５６】
本発明の半導体装置では、コレクタ/ドレイン電極１０９とエミッタ/ソース電極１１５との間を正バイアスし、ゲート電極１０６に正の電圧を印加すると、ドレイン領域１０８からエミッタ/ソース電極１１５に電子電流が流れ、ＭＯＳＦＥＴ動作を行う。
【００５７】
一方、エミッタ/ソース電極１１５に流れる電流がある程度大きくなり、コレクタ領域１０７の電位と、リサーフ領域１０１におけるコレクタ領域１０７を囲う部分の電位との電位差が約０．６Ｖに達すると、コレクタ領域１０７からリサーフ領域１０１に正孔が注入され、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行する。
【００５８】
本実施形態に係る半導体装置によると、半導体装置の動作時に、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴが導通する。これにより、コレクタ/ドレイン電極１０９から、コレクタ領域１０７、Ｐチャンネル、頂上半導体層１１０、ベース領域１０２、及びコンタクト領域１０３を通る経路を用いて、ＩＧＢＴ動作におけるターンオフ時に、コレクタ領域１０７からリサーフ領域１０１に残留している正孔を引き抜くことができる。加えて、頂上半導体層１１０からもリサーフ領域１０１に残留している正孔を引き抜くことができる。このため、フォールタイム(tf)の短縮化を図ることができるため、スイッチング損失の低減を図ることができるので、スイッチング特性の向上を図ることができる。
【００５９】
また、本実施形態に係る半導体装置によると、ターンオフ時にコレクタ電位を上昇させることで、リサーフ領域１０１に残留している正孔を引き抜いた後、頂上半導体層１１０内に空乏層が拡がることにより、コレクタ/ドレイン電極１０９からＰチャンネルＭＯＳＦＥＴを通って上記経路に流れる正孔電流をせき止めることができるので、スイッチング特性の向上をより一層図ることができる。
【００６０】
更には、本実施形態に係る半導体装置によると、リサーフ領域１０１内に、ベース領域１０２と電気的に接続する頂上半導体層１１０が形成されているので、逆バイアス時に、リサーフ領域１０１内に空乏層が拡がり易くなる。そのため、高耐圧を維持しながら、リサーフ領域１０１に含まれる不純物濃度の高濃度化を図ることができるので、ＭＯＳＦＥＴ動作時の導通抵抗を低くすることができる。このため、ＭＯＳＦＥＴ動作の際に、導通損失の低減を図ることができるので、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大を図ることができる。
【００６１】
また、本実施形態に係る半導体装置によると、半導体装置の動作時に、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴが導通することにより、上記経路を用いて、ＭＯＳＦＥＴ動作の際に、電子電流と正孔電流との双方が流れるので、電流能力を増大させることができる。このため、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大をより一層図ることができる。
【００６２】
また、本実施形態の半導体装置によると、図１に示すように、コレクタ領域１０７とドレイン領域１０８とが、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域１０１内に形成されているので、コレクタ領域１０７における垂直な方向（すなわち、コレクタ領域１０７とドレイン領域１０８とが配列する方向）の長さを短くすることができる。そのため、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わるときのコレクタ電圧（すなわち、電圧降下により、コレクタ領域の電位とリサーフ領域におけるコレクタ領域を囲う部分の電位との間にある電位差が約０．６Ｖに達するときのコレクタ電圧（例えば約１Ｖ））を容易に大きくすることができる。このため、高速スイッチング性能を持つＭＯＳＦＥＴ動作が可能であるコレクタ電圧の範囲を拡げる（すなわち、例えば約１Ｖよりも大きなコレクタ電圧に達するまで、高速スイッチング性能を持つＭＯＳＦＥＴ動作を行うように設計する）等、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わる電圧周辺において、より実用的な設計が可能となるので、例えば、優れたスイッチング特性を有するＭＯＳＦＥＴ動作と、低い導通抵抗を有するＩＧＢＴ動作とのバランスを自由に設計することが可能である。
【００６３】
また、本実施形態に係る半導体装置によると、第２ゲート電極１１３を構成する材料としてＰ+ 型半導体の多結晶体を用いる。このようにすると、第２ゲート電極１１３の仕事関数とリサーフ領域１０１の仕事関数との仕事関数差を小さくすることができるため、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴの閾値電圧を下げることができるので、第２ゲート電極１１３を構成する材料としてＮ+ 型半導体の多結晶体を用いた場合と比較して、より小さいコレクタ電圧で、ＰチャンネルＭＯＳＦＥＴを導通させることができる。
【００６４】
尚、第１の実施形態では、リサーフ領域１０１内に頂上半導体層１１０が一層形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、頂上半導体層１１０に加えて、リサーフ領域１０１内における頂上半導体層１１０の形成位置よりも深い位置に、複数の半導体層が形成されている場合においても、本発明と同様の効果を得ることができる。また例えば、複数の頂上半導体層の各々が、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域１０１内に形成されている場合においても、本発明と同様の効果を得ることができる。
【００６５】
また、第１の実施形態では、図１に示すように、コレクタ領域１０７とドレイン領域１０８とが、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域１０１内に形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、リサーフ領域１０１内に形成されたコレクタ領域（又はドレイン領域）の表面に、複数のドレイン領域（又はコレクタ領域）の各々が、互いに間隔を空けて埋め込むように形成されている場合においても、本発明と同様の効果を得ることができる。
【００６６】
このように、リサーフ領域１０１内に形成される頂上半導体層１１０、コレクタ領域１０７、及びドレイン領域１０８の形成領域は、半導体装置の動作時に、コレクタ領域１０７の一部を利用して、ＰチャンネルＭＯＳＦＥＴが導通されるように位置している必要がある。
【００６７】
また、本発明に係る半導体装置の構造は、第１の実施形態に示す図１〜図３に限定されるものではない。以下に、変形例に係る半導体装置の構造について、図４を参照しながら説明する。図４は、変形例に係る半導体装置の構造について示す断面図である。尚、図４において、本発明の第１の実施形態に係る半導体装置の構成要素と同一の構成要素については、同一の符号を付す。
【００６８】
＜変形例＞
以下に、変形例に係る半導体装置において、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００６９】
変形例に係る半導体装置では、図４に示すように、コレクタ領域１０７に含まれる不純物濃度よりも低い不純物濃度を有するＰ型第２コレクタ領域２０７ａが、コレクタ領域１０７の周縁部に接するように形成されている。
【００７０】
このようにすると、第２ゲート電極１１３に印加される電界を緩和することができるので、フィールド絶縁膜（図１：１１２参照）の膜厚と比較して、フィールド絶縁膜２１２の膜厚を薄くすることができる。そのため、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴの閾値電圧を下げることができるので、より小さいコレクタ電圧で、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴを導通させることができる。
【００７１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図５〜図７を参照しながら説明する。図５は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。また、図６は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図５に示すＶＩ−ＶＩ線における断面図である。一方、図７は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であって、具体的には、図５に示すＶＩＩ−ＶＩＩ線における断面図である。尚、図５において、一部の構成要素の図示を省略している。尚、図５〜図７において、前述した本発明の第１の実施形態に係る半導体装置の構成要素と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第２の実施形態に係る半導体装置と同様の説明は繰り返し行わない。
【００７２】
以下に、本実施形態に係る半導体装置において、前述した第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００７３】
前述した第１の実施形態では、内部に、例えば濃度が１×１０16／ｃｍ3 のＰ型頂上半導体層１１０を有するリサーフ領域１０１（前述した図２及び図３参照）が形成されているのに対し、本実施形態では、図６及び図７に示すように、内部に、例えば濃度が１×１０16／ｃｍ3 のＰ型頂上半導体層３１０と、頂上半導体層３１０と接するように形成された埋め込み半導体層３１１とを有するリサーフ領域３０１を備えている点である。
【００７４】
ここで、埋め込み半導体層３１１は、図６に示すように、頂上半導体層３１０の形成位置よりも深い位置に形成されており、図示していない箇所でベース領域１０２と電気的に接続している。また、頂上半導体層３１０は、頂上半導体層３１０と接するように形成された埋め込み半導体層３１１を介して、ベース領域１０２と電気的に接続している。
【００７５】
また、複数の頂上半導体層３１０の各々は、図５に示すように、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に所望の間隔を空けて配列するように、リサーフ領域３０１内に形成されており、埋め込み半導体層３１１は、複数の頂上半導体層３１０の各々の全てと接するように形成されている。ここで、複数の頂上半導体層３１０の各々は、複数のコレクタ領域１０７の各々と対応するように形成されており、更に詳しくは、複数の頂上半導体層３１０の各々が配列する間隔が、ドレイン領域１０８の幅Ｗと同等となるように形成されている。
【００７６】
本実施形態に係る半導体装置によると、リサーフ領域３０１内に埋め込み半導体層３１１が形成されているので、ＩＧＢＴ動作におけるターンオフ時に、頂上半導体層３１０から、リサーフ領域３０１内に残留している少数キャリアを効率良く引き抜くことができる。更には、前述した第１の実施形態と同様に、頂上半導体層３１０から、リサーフ領域３０１内に残留している少数キャリアを引き抜くことができるだけでなく、加えて、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴを通して、コレクタ領域１０７からも少数キャリアを引き抜くことができる。
【００７７】
更には、本実施形態に係る半導体装置によると、リサーフ領域３０１内に、頂上半導体層３１０の形成位置よりも深い位置に埋め込み半導体層３１１が形成されている。そのため、前述した第１の実施形態と比較して、逆バイアス時に、リサーフ領域３０１内に空乏層がより一層拡がり易くなるため、リサーフ領域（前述した図２及び図３：１０１参照）に含まれる不純物濃度よりも高い不純物濃度を有するリサーフ領域３０１を実現することができるので、リサーフ領域３０１内での正孔のライフタイムの短縮化を図ることができる。
【００７８】
このように、ベース領域１０２と電気的に接続し且つ頂上半導体層３１０と接するように形成された埋め込み半導体層３１１を、リサーフ領域３０１内に更に備えることによって、フォールタイム（tf）の短縮化をより一層図ることができるため、スイッチング損失の低減をより一層図ることができるので、スイッチング特性の向上をより一層図ることができる。
【００７９】
また、本実施形態に係る半導体装置によると、ターンオフ時に、リサーフ領域３０１内に残留している正孔を引き抜いた後、頂上半導体層３１０又は埋め込み半導体層３１１内に空乏層が拡がることにより、コレクタ/ドレイン電極１０９から、コレクタ領域１０７、Ｐチャンネル、頂上半導体層３１０、埋め込み半導体層３１１、ベース領域１０２、及びコンタクト領域１０３を通る経路に流れる正孔電流をせき止めることができるので、スイッチング特性の向上を図ることができる。更には、正孔電流をせき止める際に、頂上半導体層３１０のサイズに応じて、正孔電流をせき止めるまでの時間を容易に設定することができる。
【００８０】
更には、本実施形態に係る半導体装置によると、リサーフ領域３０１内に、頂上半導体層３１０の形成位置よりも深い位置に埋め込み半導体層３１１が形成されている。そのため、上述したように、逆バイアス時に、リサーフ領域３０１内に空乏層がより一層拡がり易くなるため、高耐圧を維持しながら、リサーフ領域３０１に含まれる不純物濃度の高濃度化をより一層図ることができるので、ＭＯＳＦＥＴ動作時の導通抵抗をより一層低くすることができる。このため、ＭＯＳＦＥＴ動作の際に、導通損失の低減をより一層図ることができるので、ＭＯＳＦＥＴ動作時に流れるコレクタ（ドレイン）電流量の増大をより一層図ることができる。
【００８１】
また、本実施形態に係る半導体装置によると、図５に示すように、複数の頂上半導体層３１０の各々は、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に、且つ複数のコレクタ領域１０７の各々と対応するように、所望の間隔（図５：Ｗ参照）を空けて配列するように形成されている。そのため、コレクタ領域１０７の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴの電流能力を低下させることなく、リサーフ領域３０１内の表層部にドレイン−ソース間電流の経路が確保されるので、ＭＯＳＦＥＴ動作時の導通抵抗をより一層低くすることができる。
【００８２】
尚、第２の実施形態では、図６及び図７に示すように、リサーフ領域３０１内に埋め込み半導体層３１１が一層形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、リサーフ領域３０１内に、複数の半導体層が積層されてなる埋め込み半導体層が形成されている場合、又は複数の埋め込み半導体層の各々が、コレクタ領域１０７からエミッタ領域１０４へ向かう方向に対して垂直な方向に交互に配列するように、リサーフ領域３０１内に形成されている場合においても、本発明と同様の効果を得ることができる。
【００８３】
このように、リサーフ領域３０１内に形成される頂上半導体層３１０、埋め込み半導体層３１１、コレクタ領域１０７、及びドレイン領域１０８の形成領域は、半導体装置の動作時に、コレクタ領域１０７の一部を利用して、ＰチャンネルＭＯＳＦＥＴが導通されるように位置している。
【００８４】
以上のように、第１及び第２の実施形態では、本発明に係る半導体装置において、リサーフ領域１０１，３０１内に形成される半導体層の変形例について紹介したが、この他にも本発明の主旨を逸脱しない範囲での変形例を含むことは言うまでもない。
【００８５】
また、第１及び第２の実施形態では、本発明の第１及び第２の目的を達成するために、何れもリサーフ領域１０１，３０１内にドレイン領域１０８が形成されている場合について説明したが、本発明の第１の目的を達成するためには、リサーフ領域１０１，３０１内にドレイン領域１０８が形成されている必要はない。コレクタ領域１０７から頂上半導体層１１０まで延設するように形成されたフィールド絶縁膜１１２と、フィールド絶縁膜１１２上に形成された第２ゲート電極１１３とを備えることによって、本発明の第１の目的を達成することができることは言うまでもない。
【産業上の利用可能性】
【００８６】
本発明は、ターンオフ時に、リサーフ領域内に残留している少数キャリアを効率良く引き抜くことができるため、スイッチング特性の向上を図ることができるので、高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置に有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図４】本発明の変形例に係る半導体装置の構造について示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。
【図６】本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。
【図８】第１の従来例に係る半導体装置の構造について示す断面図である。
【図９】第２の従来例に係る半導体装置の構造について示す平面図である。
【図１０】第２の従来例に係る半導体装置の構造について示す断面図である。
【図１１】第２の従来例に係る半導体装置の構造について示す断面図である。
【符号の説明】
【００８８】
１００    Ｐ- 型半導体基板
１０１    Ｎ型リサーフ領域
１０２    Ｐ型ベース領域
１０３    Ｐ+ 型コンタクト領域
１０４    Ｎ+ 型エミッタ領域
１０５    第１ゲート絶縁膜
１０６    第１ゲート電極
１０７    Ｐ+ 型コレクタ領域
１０８    Ｎ+ 型ドレイン領域
１０９    コレクタ/ドレイン電極
１１０    Ｐ型頂上半導体層
１１２    フィールド絶縁膜（第２ゲート絶縁膜）
１１３    第２ゲート電極
１１４    層間膜
１１５    エミッタ/ソース電極
２０７ａ  Ｐ型第２コレクタ領域
２１２    フィールド絶縁膜
３０１    Ｎ型リサーフ領域
３１０    Ｐ型頂上半導体層
３１１    Ｐ型埋め込み半導体層
４００    Ｐ- 型半導体基板
４０１    Ｎ型リサーフ領域
４０２    Ｐ型ベース領域
４０３    Ｐ+ 型コンタクト領域
４０４    Ｎ+ 型エミッタ領域
４０５    ゲート絶縁膜
４０６    ゲート電極
４０７    Ｐ+ 型コレクタ領域
４０９    コレクタ電極
４１０    Ｐ型半導体層
４１２    フィールド絶縁膜
４１４    層間膜
４１５    エミッタ電極
５００    Ｐ- 型半導体基板
５０１    Ｎ型リサーフ領域
５０２    Ｐ型ベース領域
５０３    Ｐ+ 型コンタクト領域
５０４    Ｎ+ 型エミッタ領域
５０５    ゲート絶縁膜
５０６    ゲート電極
５０７    Ｐ+ 型コレクタ領域
５０８    Ｎ+ 型ドレイン領域
５０９    コレクタ/ドレイン電極
５１０    Ｐ型半導体層
５１２    フィールド絶縁膜
５１４    層間膜
５１５    エミッタ/ソース電極
【図１】
2007242907.tif 000003
【図２】
2007242907.tif 000004
【図３】
2007242907.tif 000005
【図４】
2007242907.tif 000006
【図５】
2007242907.tif 000007
【図６】
2007242907.tif 000008
【図７】
2007242907.tif 000009
【図８】
2007242907.tif 000010
【図９】
2007242907.tif 000011
【図１０】
2007242907.tif 000012
【図１１】
2007242907.tif 000013