(57)【要約】      （修正有）【課題】ＣＭＯＳ技術を用いることのできる低電力有機発光ダイオード画素回路を提供する。【解決手段】画素回路４００は有機発光ダイオード（ＯＬＥＤ）７０とＯＬＥＤ７０の動作状態を表わすデータを格納するスタティック・メモリ１０とを備えている。別の実例では、画素回路４００はＯＬＥＤを制御するＣＭＯＳ回路と、このＣＭＯＳ回路過電圧状態から保護する保護回路と、電界効果トランジスタ（ＦＥＴ）を有する電流源とを備えている。ただし、上記ＦＥＴの静的ゲート−ソース電圧は上記ＦＥＴのしきい電圧よりも高い。【選択図】図５
2007328351.tif 000002
【特許請求の範囲】
【請求項１】
有機発光ダイオード（ＯＬＥＤ）、
前記ＯＬＥＤの動作状態を表わすデータを格納するスタティック・メモリ、
前記ＯＬＥＤを制御するＣＭＯＳ回路、及び
前記ＣＭＯＳ回路を過電圧破壊から保護する保護回路を備えた画素回路。
【請求項２】
前記ＣＭＯＳ回路が、
前記画素の最大輝度を設定する第１の入力と、
前記画素のデューティ・ファクタを制御して前記画素の輝度を前記最大輝度未満に設定する第２の入力と
を備えている、
請求項１に記載の画素回路。
【請求項３】
前記保護回路が、前記ＯＬＥＤを点灯させるために前記ＯＬＥＤ用に順方向バイアス経路を実現しうる、
請求項１に記載の画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に画素回路に関し、特にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いた低電力有機発光ダイオード（ｏｒｇａｎｉｃｌｉｇｈｔ ｅｍｉｔｔｉｎｇｄｉｏｄｅ： ＯＬＥＤ）画素回路に関する。
【背景技術】
【０００２】
ＯＬＥＤ画素には、電流を印加すると発光する様々な有機材料のうちの任意のものを用いうる。ＯＬＥＤディスプレイはアレイ状に構成された複数個のＯＬＥＤ画素を備えている。
【０００３】
ＯＬＥＤ画素の照度は定電流源または定電圧源を備えた画素回路によって制御する。一般的な認識によれば、定電流源を用いた方がアレイ中の画素間の照度の均一性が高くなる。その理由は、電流に対する照度の依存性には均一になろうとする傾向があるのに対して、様々な画素における所定電流下でのＯＬＥＤ両端の電圧には均一さから遠ざかろうとする傾向があるからである。ハワード（Ｈｏｗａｒｄ）らの米国特許第６０２３２５９号には、ＯＬＥＤにパッシブ（受動）マトリクス駆動電流を供給する電流ドライバが記載されている。ディスプレイの普通の明るさの場合、パッシブ・マトリクス駆動動作ではＯＬＥＤの電力効率が低下してしまうとともに、フリッカ（ちらつき）を避けるには６０Ｈｚ以上のリフレッシュ速度が必要となる。
【０００４】
アクティブ（能動）マトリクス・ディスプレイでは一般に、画素の状態を記憶させるための手段を各画素回路内に設けている。これは通常、各画素回路に画素の状態をキャパシタ両端の電圧として格納するダイナミックＲＡＭセル等価物を備えることにより行っている。このような構成の欠点は電圧がキャパシタから短時間で消失してしまう点である。その結果、ディスプレイに表示している画像はすべて定期的にリフレッシュしなければならない。画像をリフレッシュするこの動作は大量の電力を消費する。したがって、ダイナミックＲＡＭの既存の使用方法とは別の方法を見いだすのが望ましい。
【０００５】
「オン」画素の照度の制御は通常、当該画素に印加する電圧または電流を決めるアナログ電圧の大きさを制御することにより行っている。アナログ制御回路は余分な電力の消費源である。したがって、アナログ制御回路の既存の使用方法とは別の使用方法を見いだすのが望ましい。
【０００６】
ＯＬＥＤディスプレイは有機材料の薄層群から構成されている。この薄層群中では、個々のＯＬＥＤ画素が当該ＯＬＥＤのアノード（陽極）と当該ＯＬＥＤの対向電極との間で偶発的に短絡することがある。このような短絡によって、回路中に余分な電流が流れ、画素回路の両端に余分な電圧が発生する結果、余分な電力消費がなされる。短絡した画素が出す熱によって、当該短絡した画素近傍の良好な画素が破壊される可能性があるし、余分な電流によって電力供給電圧が変動する可能性もある。
【０００７】
ＯＬＥＤディスプレイの動作中、有機材料の薄層群は電荷を捕獲する傾向がある。それにより、ＯＬＥＤ両端の電圧降下が大きくなる。その結果、照度が不均一になるとともに画像が焼きつく可能性がある。捕獲された電荷はＯＬＥＤを逆バイアスすることにより取り除くことができる。
【０００８】
ＯＬＥＤ自体はオン時に十分な照度を提供するとともに逆バイアス時に、捕獲された電荷を除去するするのに＋／−６ボルト程度の電圧を必要とする。既存のＣＭＯＳ集積回路技術では、４ボルト未満の電圧で動作するトランジスタを使用している。したがって、ＣＭＯＳ技術では通常、ＯＬＥＤを駆動できない。また、ＯＬＥＤ画素回路中のＣＭＯＳデバイスは４ボルト超の電圧に起因する破壊の影響を受けやすい。
【０００９】
表示画像を変化させる既存の方法は、ディスプレイの各画素に定期的かつ個別にアドレスし必要に応じてそれらを「オン（ＯＮ）」したり「オフ（ＯＦＦ）」したりするディスプレイ・コントローラのメモリをプロセッサが更新するというものである。ディスプレイが大量の画素、たとえば１０万画素、１００万画素、あるいはそれ以上の画素を備えている場合、この動作はきわめて大量の電力を消費するとともにプロセッサに負荷をかけることになる。
【００１０】
複数の画素回路をディスプレイに組み込む際に生じる別の課題は、ディスプレイの全構成要素を物理的分散させる方法に関するものである。すなわち、ディスプレイの面積は限られており、その中に画素とそれに付随する回路を配置する。さらに均一な画像を得るために画素間のピッチを一定に保つ必要もある。
【００１１】
上述した欠点ゆえに、ＯＬＥＤディスプレイは既存の他の多くのディスプレイ技術の場合と異なり、設計者が容易に採用するに至っていない。ダイナミックＲＡＭとそれに対応する画像リフレッシュに必要な回路、および電力消費に関係する課題があるので、電池駆動の装置やハンドヘルド装置または腕時計などの小型ディスプレイでＯＬＥＤを採用するのは難しい。また、ＯＬＥＤは駆動電圧が高いので、ＯＬＥＤ画素回路中でＣＭＯＳ回路を使うのは難しい。さらに、アレイ中の画素にすべて定期的にアドレスする必要があるので、大型ディスプレイでＯＬＥＤを採用するのは難しい。また、画素間のピッチを一定に保つことは、すべてのディスプレイにおける重要な考慮事項である。
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明の第１の実例によれば、画素回路は有機発光ダイオード（ＯＬＥＤ）と、ＯＬＥＤの動作状態を表わすデータを格納するスタティック・メモリとを備えている。
【００１３】
本発明の第２の実例によれば、画素回路はＯＬＥＤと、ＯＬＥＤを制御するＣＭＯＳ回路と、ＣＭＯＳ回路を過電圧状態から保護する保護回路とを備えている。
【００１４】
本発明の第３の実例によれば、画素回路はＯＬＥＤと、ＯＬＥＤを制御するＣＭＯＳ回路とを備えている。このＣＭＯＳ回路は電界効果トランジスタ（ＦＥＴ）を用いて構築された電流源を備えている。ただし、上記ＦＥＴの静的ゲート−ソース電圧は上記ＦＥＴのしきい電圧よりも高い。
【００１５】
本発明の第４の実例によれば、ディスプレイは画素回路から成るアレイを備えている。各画素回路はＯＬＥＤと、ＯＬＥＤの動作状態を表わすデータを格納するスタティック・メモリとを備えている。
【発明を実施するための最良の形態】
【００１６】
ここに示す本発明の好適な実施形態に係る教示は、アクティブ・マトリクス型ＯＬＥＤディスプレイに関する。そのようなディスプレイは超小型ディスプレイとして構成され、電子腕時計などの小型で電池駆動の装置に組み込まれる。しかしながら、この特定の利用・応用分野はいかなる点でも本発明の教示の実施を限定するものと解釈してはならない。
【００１７】
図１（ａ）はＯＬＥＤ構造体、たとえば画素（ピクセル）または発光素子から成るアレイ１００の上面図である。図１（ｂ）は図１（ａ）の１Ｂ−１Ｂ線で切り取ったアレイ１００の側面図である。アレイ１００の各ＯＬＥＤ構造体は１つのＯＬＥＤと該ＯＬＥＤの動作状態を表わすデータを格納するスタティック・メモリとを備えた画素回路を備えるように構成されている。
【００１８】
アレイ１００は一般にｎ×ｍ画素の規則正しいアレイであると考えられる。ただし、ｎとｍは等しい場合もあるし、等しくない場合もある。
【００１９】
アレイ１００は複数のＯＬＥＤ構造体を備えている。各ＯＬＥＤ構造体はアノード電極１０５を備えている。アノード電極１０５は２次元に配置されており、それにより平面ディスプレイを形成している。図１（ｂ）に示す側面図は、たとえばその上にアノード電極１０５がパターニングされたシリコン・チップ１０１上に形成されたアレイ１００の垂直構造を示している。アノード電極１０５の下には、ＯＬＥＤ光または外光が下に形成された回路に到達するのを防ぐ遮光層（図示せず）が配置されている。アノード電極１０５の上には、有機層１０２と透明カソード対向電極が配置されている。
【００２０】
透明アノードを備えた一部のＯＬＥＤディスプレイではアノード電極１０５を通してＯＬＥＤを見ることができるが、好適な実施形態ではカソード対向電極１０３を通してＯＬＥＤを見ることができる。この理由は、シリコン基板１０１が透明ではなく不透明だからである。
【００２１】
シリコン・チップ１０１のカソード電極層１０３の上には保護カバー・ガラス１０４が取り付けられており、ＯＬＥＤ構造体を外部環境から保護している。また、カバー・ガラス−シリコン基板から成る封止体の内部であってアレイ１００の境界外の部分に、湿気を吸収するのに好適なゲッタが配置されている。
【００２２】
アクティブ・マトリクス方式のディスプレイ・アドレッシングでは、画素の状態（すなわち画素がＯＮ〔すなわち明るい〕かＯＦＦ〔すなわち暗い〕か）を示すデータをダイナミック・メモリ構造体またはスタティック・メモリ構造体に書き込んで格納しておく。そのように構成されている場合（たとえば電気的な試験用のため）、格納しているデータは上記メモリ構造体から読み出すこともできる。ダイナミック・メモリ・アレイでは、データをキャパシタに格納しているが、定期的にリフレッシュする必要がある。これは電力を消費する動作である。スタティック・メモリでは、データをＣＭＯＳ回路から成る電子ラッチに格納するので、データを保持するのにほとんど電力を消費しない。本発明の好適な実施形態に係るＯＬＥＤディスプレイ装置では、スタティック・メモリを用いて低消費電力化を図っている。
【００２３】
ここに示す教示に係るアクティブ・マトリクス型ディスプレイでは、下に形成された回路の画素電極と対向電極との間に有機材料が挟まれている。画素電極は通常、発光ダイオードのアノードであり、対向電極は通常、カソードである。ディスプレイは表示する画像の必要に応じてＯＮ／ＯＦＦする画素から成る矩形のアレイとして形成されている。各画素は画素アノード電極と、対向電極に対してアノードの電気的状態を制御する画素回路とを備えている。
【００２４】
画素回路は絶縁基板上に形成された薄膜を用いて構成されている、あるいは、（好ましくはシリコンを基にした）集積回路技術を用いて構成されている。一般に、画素回路は、（１）任意の適切な材料、たとえば単結晶シリコン、非晶質シリコン、ポリシリコン、微結晶シリコン、有機半導体すなわち高分子半導体などを、（２）たとえばシリコン、ガラス、プラスチック、セラミック、サファイア（Ａｌ２Ｏ３ ）などから成る基板上に配置することにより形成することができる。絶縁（誘電体）基板上に形成した薄膜回路には低コストであること、および大型のディスプレイを製造しうるという利点がある。一般に、単結晶シリコン・デバイスを用いるとアレイを小さな面積に画定しうるが、その回路は薄膜回路よりも性能が高く製造密度も高い。ここに示す教示に係るＯＬＥＤ回路は様々な製造方法を用いて実現するのに適しているが、単結晶シリコン技術が好適な実施形態である。シリコン基板は可視光に対して不透明であるから、発光は対向電極を通して行うのが望ましい。対向電極はたとえばインジウム錫（すず）酸化物などの透明導電材料から成る連続シートとして形成するのが望ましい（たとえば対向電極１０３を参照）。
【００２５】
以下の記述においては、「アレイ」なる用語は画素から成るアレイに加えアノードから成るアレイを指すのにも使用する。
【００２６】
図２は複数のデータ記憶デバイスまたはデータ記憶ユニット（ここではワード構造体とも呼ぶ）２０５を備えたＯＬＥＤアレイ２００のブロック図である。各ワード構造体２０５はたとえば１６ビットのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。１６ビットはアレイ２００の１行に並んだ１６個の画素に対応している。この実施形態では、アレイに対して一度に１６ビットずつデータを読み書きする。
【００２７】
各ワード構造体２０５に対する入力は列ブロック・セレクト２０４、ビット線２０３、ワード線リード２０２、およびワード線ライト２０１である。ビット線２０３からワード構造体２０５にデータが書き込まれるのは、ワード線ライト２０１線と列ブロック・セレクト２０４線を駆動したとき、たとえば“Ｈ”状態に切り換えたときである。ワード構造体２０５からビット線２０３上にデータが読み出されるのは、ワード線リード２０２線と列ブロック・セレクト２０４線の双方を駆動したときである。ワード線リード２０２線とワード線ライト２０１線の双方を駆動した場合の動作は定義されていない。
【００２８】
留意点を挙げると、列ブロック・セレクト２０４は各々アレイ２００の１つの列に関係しており、一方、ワード線ライト２０１とワード線リード２０２は各々アレイ２００の１つの行に関係している。列ブロック・セレクト２０４とワード線ライト２０１とワード線リード２０２とを適切に組み合わせると、アレイ２００中の任意のワード構造体２０５に対してデータを読み書きすることができる。
【００２９】
ビット線２０３の合計本数はアレイ２００中の画素から成る列の個数に対応している。各ワード構造体２０５は１６画素を表わしているから、列ブロック・セレクト２０４の本数はアレイ２００中の画素から成る列の個数を１６で除算したものに対応している。
【００３０】
既存のＳＲＡＭは通常、相補型ビット線、すなわち１ビット当り２本のビット線を使用している。これに対して本発明では、１画素列当り１本のビット線しか使用していない。この結果、既存の構成と比べて電力消費が少ない。たとえば、データ・ビット１〜１６を表わすビット線２０３の組は、１６本の単線として構成してある。
【００３１】
システムの観点からは、ディスプレイのメモリ・セルからデータを読み取るのは、システム・メモリから外部のディスプレイにデータを読み出すのよりも効率が悪い。なぜなら、ディスプレイからの読み取りは通常、電力多消費かつ低速度だからである。しかし、ディスプレイのメモリ・セルからデータを読み取ることは、当該ディスプレイを電気的に試験する場合には有益である。それにもかかわらず、ここではディスプレイからの読み取りよりもディスプレイへの書き込みの方を重視する。したがって、読み取りを容易にする既存のＳＲＡＭ構成手法、たとえばパルス化ワード線アドレッシング、ビット線等化、ビット線センス回路などは必要としない。
【００３２】
図３はＯＬＥＤ画素ワード構造体２０５のブロック図である。ワード構造体２０５はワード・セレクト回路３００と１６個の画素回路を備えている。ワード・セレクト回路３００への入力は列ブロック・セレクト２０４、ワード線リード２０２、およびワード線ライト２０１である。ワード・セレクト回路３００の出力はワード・リード４０４とワード・ライト４０５である。画素回路４００への入力は単線のビット線２０３、ワード・リード４０４、およびワード・ライト４０５である。ワード・リード４０４およびワード・ライト４０５はそれぞれ、ワード線リード２０２およびワード線ライト２０１をローカルのワード・セレクト用に拡張したものである。ワード・セレクト回路３００は一例として画素回路４００群の左側に示してある。
【００３３】
図４はワード・セレクト回路３００中の一部の論理の詳細回路を示す図である。ワード・セレクト回路３００は２個のＡＮＤゲート５００、５０１を備えている。
【００３４】
ＡＮＤゲート５００への入力は列ブロック・セレクト２０４とワード線リード２０２である。ＡＮＤゲート５００の出力はワード・リード４０４である。列ブロック・セレクト２０４とワード線リード２０２の双方を“Ｈ”（すなわちアクティブ）にすると、ワード・リード４０４が“Ｈ”（すなわちアクティブ）になる。
【００３５】
ＡＮＤゲート５０１への入力は列ブロック・セレクト２０４とワード線ライト２０１である。ＡＮＤゲート５０１の出力はワード・ライト４０５である。列ブロック・セレクト２０４とワード線ライト２０１の双方を“Ｈ”（すなわちアクティブ）にすると、ワード・ライト４０５が“Ｈ”（すなわちアクティブ）になる。
【００３６】
図５はアレイ２００中の画素回路４００の主要な機能構成要素の概略図である。画素回路４００はＳＲＡＭセル１０、電圧電力源Ｖ１に接続された電流源２０、３個のスイッチ３０、４０、５０、ｎウエルをソース６４に接続した（すなわちフローティング・ウエルの）ゲート接地ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタ６０、および電力源Ｖ２に接続されたＯＬＥＤ７０を備えている。通常動作中、Ｖ１は正電位であり、Ｖ２は負電位である。
【００３７】
ＳＲＡＭセル１０への入力は単線のビット線２０３、ワード・リード４０４、およびワード・ライト４０５である。留意点を挙げると、ビット線２０３は単線であるが、ＳＲＡＭセル１０にデータを表わす信号を入力し、ＳＲＡＭセル１０からデータを表わす信号を出力するのに使用する。ワード・ライト４０５によってＳＲＡＭセル１０へのデータの書き込みが可能になり、ワード・リード４０４によってＳＲＡＭセル１０からのデータの読み出しが可能になる。ＳＲＡＭセル１０の出力はビット線２０３と制御線８である。留意点を挙げると、ビット線２０３はＳＲＡＭセル１０の入力であるとともに出力でもある。制御線８はスイッチ４０を制御するためのものである。ビット線２０３とワード・ライト４０５が“Ｈ”状態のとき、ＳＲＡＭセル１０には“Ｈ”状態が書き込まれる。ＳＲＡＭセル１０が“Ｈ”状態を格納しているとき、制御線８はスイッチ４０を閉じる。ＳＲＡＭセル１０が“Ｌ”状態を格納しているとき、制御線８はスイッチ４０を開ける。
【００３８】
Ｖ１は電流源２０に電力を供給する。電流源２０はＯＬＥＤ７０の所定の最大輝度レベルに対応する出力電流を生成する。
【００３９】
ＯＬＥＤ７０を通過する平均電流を制御することによりＯＬＥＤ７０の照度を制御するのが望ましい。ＤＵＴＹＦＡＣＴＯＲ ＮＯＴ（デューティ・ファクタ・ノット）６はアレイ２００中のすべての画素への共通入力として供給されるパルス幅変調信号である。ＤＵＴＹＦＡＣＴＯＲ ＮＯＴ６が“Ｌ”状態のとき、スイッチ３０が閉じる。ＤＵＴＹＦＡＣＴＯＲ ＮＯＴ６が“Ｈ”状態のとき、スイッチ３０は開く。ＤＵＴＹＦＡＣＴＯＲ ＮＯＴ６はＯＬＥＤ７０を通過する平均電流を制御してその照度を最大輝度未満のレベルに設定する。
【００４０】
ＲＥＶＥＲＳＥ ＢＩＡＳ（逆バイアス）７はアレイ２００中のすべての画素への共通入力である。ＲＥＶＥＲＳＥＢＩＡＳ７が“Ｈ”状態のとき、スイッチ５０が閉じる。ＲＥＶＥＲＳＥＢＩＡＳ７が“Ｌ”状態のとき、スイッチ５０は開く。
【００４１】
スイッチ３０と４０が閉じておりスイッチ５０が開いているとき、電流は電流源２０から流出し、スイッチ３０、４０を通り、ＰＭＯＳトランジスタ６０のソース６４に流れ込む。ＰＭＯＳトランジスタ６０はカスコード段として動作し、当技術分野で知られているように、電流源２０の電圧コンプライアンイス範囲を広げる。ＰＭＯＳトランジスタ６０のドレイン６２を出た電流はＯＬＥＤ７０に流入し、当該ＯＬＥＤ７０をＯＮさせる。電圧コンプライアンイス範囲とは、出力電流が実質的に一定を維持している間における出力電圧の範囲のことである。カスコード段とは、電圧利得を実現することにより電圧コンプライアンイス範囲を広げる共通ゲート増幅段のことである。
【００４２】
電流がＰＭＯＳトランジスタ６０を流れているとき、ドレイン６２−ソース６４間の電圧は比較的低く、たとえば約１０ミリボルトである。電流が流れていると、ドレイン６２電位は接地電位よりも数ボルト高いか低いが、ソース６４電位は接地電位よりも最小限１×しきい電圧だけ高く、ドレイン６２電位よりも常に高い。しきい電圧とは、トランジスタを通常の導通動作領域に置いておくのに必要な最小ソース−ゲート間電圧のことである。ＰＭＯＳトランジスタ６０のソース６４に電流が流れ込んでいない場合、ソース６４電位は接地電位よりも低くならない。
【００４３】
ＯＬＥＤの動作中、その有機層群に電荷が捕獲される可能性がある。これにより、所定の電流を流すのに必要なＯＬＥＤの順方向バイアス電圧が増大する。捕獲された電荷は定期的にまたは不規則間隔でＯＬＥＤを逆バイアスすることにより除去することができる。
【００４４】
ＯＬＥＤ７０を逆バイアスするには、まずスイッチ３０を開いて電流源２０からの電流の流れを遮断したのち、スイッチ５０を閉じてからＶ２を負電位から正電位に切り換える。スイッチ５０を閉じると、ＰＭＯＳトランジスタ６０のソース６４とｎウエルが接地される。ＰＭＯＳトランジスタ６０のドレイン６２はｐ型拡散領域である。したがって、Ｖ２を正電位に切り換えると、電流はＶ２から流出し、ＯＬＥＤ７０、ＰＭＯＳトランジスタ６０、およびスイッチ５０を通過する。電流がＰＭＯＳトランジスタ６０と閉じたスイッチ５０を通過すると、ＯＬＥＤ７０のアノード７２の電位は接地電位よりも１×ダイオード電圧降下分だけ高くなる。ＯＬＥＤ７０両端の逆バイアス電圧は、正電位Ｖ２−１×ダイオード電圧降下分である。
【００４５】
ＯＬＥＤの逆バイアスは短い間隔で行う必要はない。それどころか、それは不規則間隔で、またはディスプレイを見ていないときに行えばよい。たとえば、腕時計のディスプレイでは、日中は通常の順方向バイアスでＯＬＥＤを駆動し、夜間、ディスプレイ上の画像がＯＦＦになっているときにＯＬＥＤの電圧を逆バイアスにすればよい。別の例としては、パルス幅変調輝度制御サイクル中、ＯＬＥＤがＯＦＦになったときにＯＬＥＤを逆バイアスしてもよい。
【００４６】
図６は図５の画素回路４００の詳細を示す図である。この実施形態では、Ｖ１を＋３Ｖに設定し、Ｖ２を−５Ｖに設定している。
【００４７】
ＳＲＡＭセル１０はｎ型ＭＯＳ（ＮＭＯＳ）トランジスタ１１、１５、およびインバータ１２、１３、１４を備えている。書き込み動作の場合、ワード・ライト入力４０５を“Ｈ”状態にすると、ＮＭＯＳトランジスタ１１がビット線２０３の論理状態をインバータ１２の入力に接続する。
【００４８】
インバータ１２の出力はその入力を反転させたものである。インバータ１２の出力はインバータ１３の入力とインバータ１４の入力とに接続されている。
また、インバータ１２は制御線８に信号を供給する。
【００４９】
インバータ１３はインバータ１２の入力に接続された出力を有する。留意点を挙げると、インバータ１２はその入力を、ＮＭＯＳトランジスタ１１をＯＮにしてビット線２０３から、あるいはインバータ１３の出力から受け取る。ＮＭＯＳトランジスタ１１の電流駆動力は、部分的にはそのチャネル幅対チャネル長の比によって決まる。インバータ１２とＮＭＯＳトランジスタ１１の電流駆動力は比較的強く、たとえばインバータ１３の電流駆動力よりも約１０倍強い。したがって、ＯＮしたＮＭＯＳトランジスタ１１からインバータ１２への経路によるビット線２０３からの入力によってＳＲＡＭセル１０の状態が決まる。ＮＭＯＳトランジスタ１１を通過したデータ・レベルは当初、インバータ１２の状態を設定する。次いで、ＮＭＯＳトランジスタ１１が出したデータ・レベルが消失（すなわちＮＭＯＳトランジスタ１１がＯＦＦ）したあとは、インバータ１３がインバータ１２にフィードバック（すなわちラッチ信号を供給）し、その状態を保持する。したがって、ＮＭＯＳトランジスタ１１と、インバータ１２と、インバータ１３とはデータ・ラッチを構成している。
【００５０】
ＰＭＯＳトランジスタ４０Ａは（図５の）スイッチ４０の役割を演じる。インバータ１２が出力する制御線８はＰＭＯＳトランジスタ４０Ａのゲートに接続されている。
【００５１】
ＳＲＡＭセル１０からデータを読み取るには、ワード・リード４０４を“Ｈ”状態に設定してＮＭＯＳトランジスタ１５をＯＮし、インバータ１４の出力をビット線２０３に接続する。インバータ１２とインバータ１４の二重の反転を通じて、ＳＲＡＭセル１０から読み出したデータの極性は先刻ＳＲＡＭセル１０に書き込んだデータの極性と同じになる。
【００５２】
インバータ１４を除去しインバータ１２の出力をＮＭＯＳトランジスタ１５に直接に接続すると、ＳＲＡＭセル１０を簡略化することができる。この場合、ＳＲＡＭセル１０から読み出したデータは先刻ＳＲＡＭセル１０に書き込んだデータの極性を反転させたものになる。しかし、それはビット線リード回路（図示せず）で再反転することができる。インバータ１４によって、画素回路４００をビット線２０３上のノイズから分離することができるとともに、読み取り動作中におけるビット線２０３による容量装荷からも画素回路４００を分離することができるから、インバータ１４を備えておくのが望ましい。
【００５３】
ＰＭＯＳトランジスタ２０Ａは（図５の）電流源２０として機能する。ＰＭＯＳトランジスタ２０Ａのゲートには基準電位ＶＲＥＦ２１が接続されている。この基準電位ＶＲＥＦ２１はアレイ２００の他のすべての画素回路中の同様に配置されたＰＭＯＳトランジスタにも接続されている。
【００５４】
上述した遮光層は、たとえばＶ１の＋３Ｖを配分するのに使うことができる。遮光層（導電層）はアレイ中に分布・接続されているから、Ｖ１電力配分用の低抵抗経路として機能しうる。このように、遮光層は２つの機能を果たす。すなわち、遮光と電力配分とである。
【００５５】
ＰＭＯＳトランジスタ２０Ａは電界効果トランジスタ（ＦＥＴ）であり、チャネル幅（Ｗ）、チャネル長（Ｌ）、ゲート−ソース電圧（Ｖｇｓ）によって規定されている。これらは面積制約（〜Ｗ×Ｌ）内で最適化して、アレイ全体の画素のＯＬＥＤ７０を通過する電流の均一性に対するしきい電圧（ＶＴ）とチャネル幅の変動による影響を最小化している。チャネル長はドレイン拡散領域とソース拡散領域との分離領域（この上にゲート導体が形成される）によって決まる。チャネル幅はゲート導体に沿ったドレインまたはソースの寸法である。飽和領域では、
（｜Ｖｄｓ｜＞｜Ｖｇｓ−ＶＴ｜）
が成り立ち、
ドレイン電流は、
（Ｗ／Ｌ）（Ｖｇｓ−ＶＴ）２
に比例する。ただし、Ｖｄｓはドレイン−ソース電圧である。ＶＲＥＦ２１電圧はＶ１に対して設定し、ＯＬＥＤ７０の所望の計測最大輝度が得られるように調整する。これにより、ディスプレイのすべての最大輝度に対して電流源トランジスタのパラメータとＯＬＥＤの効率とが影響するのを排除することができる。
【００５６】
ＰＭＯＳトランジスタ２０Ａの典型的な実装では、チャネル長が２μｍ（７９．１２ミクロン）、チャネル幅が６７ｎｍ（２．６４ミクロン）、ＰＭＯＳトランジスタ２０Ａのゲート−ソース電圧が名目上−１．１Ｖである。しきい電圧が−０．６Ｖであるから、ＰＭＯＳトランジスタ２０Ａはソース−ドレイン電圧が０．５Ｖよりも大きい限り飽和領域にある、すなわち定電流を生成し続ける。留意点を挙げると、ＰＭＯＳトランジスタ２０Ａの静的なソース−ゲート電圧はしきい電圧よりも大きい。したがって上述した点を換言すると、ＯＬＥＤ７０を駆動するのに必要な余分の電圧は０．５Ｖでしかない。この点で、この構成はきわめて電力効率が良好である。この実装の場合、ＰＭＯＳトランジスタ２０Ａが出力する電流の変動は、ディスプレイ全体の画素において、１．０５：１未満である（すなわち５％未満である）。
【００５７】
ＰＭＯＳトランジスタ３０Ａは（図５の）スイッチ３０の役割を演じ、ＮＭＯＳトランジスタ５０Ａは（図５の）スイッチ５０の役割を演じる。この構成により、図５に示すＤＵＴＹＦＡＣＴＯＲ ＮＯＴ６とＲＥＶＥＲＳＥ ＢＩＡＳ７を結合させて単一のＲＥＶＥＲＳＥ ＢＩＡＳ／ＤＵＴＹＦＡＣＴＯＲ ＮＯＴ９信号にすることができる。ＲＥＶＥＲＳＥＢＩＡＳ／ＤＵＴＹ ＦＡＣＴＯＲ ＮＯＴ９はアレイ２００中のすべての画素への共通入力である。
【００５８】
ＯＬＥＤ７０の通常の順方向バイアス動作では、ＲＥＶＥＲＳＥ ＢＩＡＳ／ＤＵＴＹ ＦＡＣＴＯＲＮＯＴ９はデューティ・ファクタである。ただし、このデューティ・ファクタはＰＭＯＳトランジスタ３０Ａを迅速にＯＮ／ＯＦＦさせてＯＬＥＤ７０を流れる電流をデューティ・ファクタによって変調させるものである。（デューティ・ファクタとは、パルス持続時間対パルス間隔の比のことである。）ＯＬＥＤ７０の輝度はこのようにディジタル制御すると、アナログ電圧による制御に比べてより均一になる。ＰＭＯＳトランジスタ３０ＡがＯＦＦのとき、ＮＭＯＳトランジスタ５０ＡはＲＥＶＥＲＳＥＢＩＡＳ／ＤＵＴＹ ＦＡＣＴＯＲ ＮＯＴ９によってＯＮする。これにより、トランジスタ２０Ａ、３０Ａ、４０Ａ、５０Ａ、６０の寄生容量を放電させてパルス幅変調を線形化するのが容易になる。これらの寄生容量を放電させないと、寄生配線容量、ドレイン−基板間容量、ソース−基板間容量、およびＦＥＴの電極間容量によって、ＰＭＯＳトランジスタ３０ＡがＯＦＦの間でも短時間、電流はＯＬＥＤ７０に流入し続けることができる。寄生容量はＰＭＯＳトランジスタ６０のソース６４の電位を“Ｈ”に保つ傾向があるから、ＰＭＯＳトランジスタ６０はソース６４が放電するまで導通し続けることができる。
【００５９】
ＣＭＯＳ回路は降伏電圧（通常３．６Ｖ）を超える電圧にさらすと、損傷を受けやすくなる。また、有機層は１００℃より高い温度にさらすと、その寿命が著しく短くなる。ＯＬＥＤのアノードとカソードとの間が短絡すると、短絡したＯＬＥＤの画素回路を通じて過大な電流が流れる。そのような電流によって発熱し、隣接する画素が損傷する。また、ディスプレイ中の他の画素に供給する電圧が妨害される。
【００６０】
したがって、画素回路４００はＰＭＯＳトランジスタ８１、８２、および、８３、ならびに抵抗器８４から成る保護回路を備えている。通常動作中、画素がＯＦＦ状態になるとＯＬＥＤ７０両端の電圧降下が小さくなるから、ＰＭＯＳトランジスタ６０のドレイン６２の電位はより負になる。各ＰＭＯＳトランジスタ８１、８２、８３は約１Ｖ電圧降下するから、ＰＭＯＳトランジスタ６０のソース６４の電位は接地よりも約３ボルトだけ負に限定される。すなわち、ＰＭＯＳトランジスタ８１、８２、８３は負（−３Ｖ）のクランプを実現し、ＰＭＯＳトランジスタ６０のゲート−ドレイン間電圧が定格３．６Ｖの降伏電圧を超えないようにしている。ＰＭＯＳトランジスタ６０のドレイン６２の電圧を制限することにより、保護回路は画素回路４００の他の構成要素を通して流れる電流を効果的に制限している。ＯＬＥＤ７０がＯＮのとき、ドレイン６２の電位は接地よりも約１．７５Ｖ高い。したがって、ＯＬＥＤ７０がＯＮのとき、ＰＭＯＳトランジスタ８１、８２、８３は機能しない。
【００６１】
ＯＬＥＤ７０が短絡した場合には、抵抗器８４が流れる電流したがって電力を制限する。そしてＰＭＯＳトランジスタ８１、８２、８３もＰＭＯＳトランジスタ６０のドレイン６２の電位を約−３ボルトにクランプするから、抵抗器８４両端では余分の電圧降下は生じない。好適な実施形態では、抵抗器８４は４００００オームの抵抗値を有するようにアンドープのポリシリコンで作製する。
【００６２】
ＰＭＯＳトランジスタ８１、８２、および、８３、ならびに抵抗器８４によって、ＯＬＥＤ７０を試験することも可能になる。また、他の画素回路中の同様に配置された構成要素を通じて、アレイ２００中のすべてのＯＬＥＤ画素を試験することが可能になる。これを行うには、Ｖ２を接地に対して負電位たとえば−７Ｖに設定し、Ｖ１をフロート（浮遊）または接地に設定する。こうすることにより、ＰＭＯＳトランジスタ８１、８２、、８３から抵抗器８４、ＯＬＥＤ７０、Ｖ２に至る電流経路が形成される。ＰＭＯＳトランジスタ８１、８２、、８３は各々、約０．７Ｖ電圧降下する。ＯＬＥＤ７０は順方向バイアスであるから、良品であればＯＮする。この試験が有益なのは、たとえばＯＬＥＤを堆積・封止後であってディスプレイの組み立て前に欠陥を特定する場合である。
【００６３】
電力を節約する上述した教示に加え、画像をディスプレイに書き込む仕方を制御することによっても電力を節約することができる。たとえば、ディスプレイの電力消費は画素の輝度、およびＯＮになっている画素の個数に比例するから、画素の輝度を低くするとともにＯＮになっている画素の個数を少なくする方策を講じることにより、電力を節約することができる。
【００６４】
たとえば、アレイ２００が腕時計用のディスプレイに組み込まれている場合、時針として時を示すのに必要な画素数は全画素数の１〜２％である。典型的なテキスト画面では、全画素の１０〜２０％をＯＮしている。画像には全画素の５０％を点灯させる必要がある。
【００６５】
したがって、グレー・スケールの画像はフレーム順操作ではなく空間ディザリングによって生成する。これにより、フレーム順操作では必要になる、ディスプレイに迅速に書き込むのに要する電力を不要にすることができる。
【００６６】
通常、ＯＮしている画素数は５０％未満であるから、１回の動作でディスプレイをクリアしたのちにディスプレイに新たなデータを書き込むことにより、そして画素をＯＮさせているワード構造体だけに書き込みを行うことにより電力を節約することができる。アレイの外部にあるビット線ドライバとワード線ドライバを使うことにより、ディスプレイ全体をクリアすることができる。ワード線ライト２０１と列ブロック・セレクト２０４をすべて“Ｈ”にし、すべてのビット線２０３を“Ｌ”データ状態にすると、アレイ２００中のすべてのＳＲＡＭセル１０に“Ｌ”レベルのデータが書き込まれるから、ディスプレイ中の画素をすべてＯＦＦにすることができる。腕時計の例では、この機能の制御は時計プロセッサがディスプレイを更新する前に発行する。次いで、新たな表示画面でＯＮする必要のある画素だけにデータを書き込む。
【００６７】
時計は通常、９９％の時間を時の表示に使い、時を示す時針は高コントラストを必要としないから、時を表示するときの輝度を比較的低照度レベルたとえば約３０カンデラ／平方メートルに低減することができる。この照度レベルは夜間使用のため、および室内周辺光レベルでの低コントラスト用途のためには十分であろう。室内周辺光状態でテキストや画像を表示する場合でも、１００カンデラ／平方メートルで十分であろう。明るい陽光状態下での用途の場合にのみ５００カンデラ／平方メートルの照度レベルが必要になる。
【００６８】
時計システムの待機動作中の電力を節約するには、ＲＥＶＥＲＳＥ ＢＩＡＳ／ＤＵＴＹ ＦＡＣＴＯＲＮＯＴ９を“Ｈ”状態にする必要がある。また、Ｖ２のディスプレイへの接続を開放して、ＯＬＥＤの短絡に起因してＯＦＦ状態のＯＬＥＤに流れる電流を無くす必要がある。したがって、画素回路４００を通して電流が流れないように、Ｖ１とＶ２との間の電流経路を破壊する。
【００６９】
また、Ｖ１の電圧を低減すればＳＲＡＭセル１０から引き出される待機電流を低減できるが、ディスプレイがそのデータを失うほどＶ１の電圧を低くすることはできない。さらに、供給電圧を低減すればインバータ１２、１３、１４を通る漏れ電流を低減できるから、待機電力を低減できる。腕時計の用途では、待機の制御は時計プロセッサが行う。
【００７０】
ＤＵＴＹ ＦＡＣＴＯＲＮＯＴ ６、ＲＥＶＥＲＳＥＢＩＡＳ７、待機、およびクリア用の制御信号は、ＳＲＡＭワード構造体に書き込むことができる。後述するように、ＳＲＡＭワード構造体はディスプレイ制御レジスタを形成しているが、アレイ２００の一部ではなく、その外部に存在する。このように、ディスプレイ制御信号はディスプレイの一部ではあるが時計の中のどこにも存在しないから、ディスプレイへの専用信号線の本数を減らすことができる。
【００７１】
制御レジスタの機能の１つはディスプレイを「クリア」すること、すなわち１回の動作ですべての画素をＯＦＦにすることである。すなわち、ディスプレイの個々の画素すべてにアドレスすることなく、表示済みの画像を消去することである。こうすると、プロセッサは新たな画像でＯＮになる画素にのみ書き込むだけでよい。したがって、ディスプレイのすべての画素に書き込むのに比べて、電力消費とプロセッサへの負荷を低減することができる。
【００７２】
図７はアレイ２００に対する読み書きに関係する、ディスプレイを構成する機能ブロック群、ディスプレイ制御レジスタ７０５、およびクリア動作用の制御フローを示す図である。プロセッサ（図示せず）はディスプレイ制御レジスタ７０５にクリア動作専用の１ビットを含むワードを書き込む。図７に示す典型的な実施形態では、１ワードは１６ビットである。
【００７３】
動作中、プロセッサはアドレス、リード／ライト信号、チップ・セレクト信号、および画像データをディスプレイに送る。アドレスとデータ・ワードを受け取るごとに、列ブロック・デコーダ７０１が列セレクト線２０４（図２）を１本駆動し、ワード線デコーダ７０２がワード線リード２０２またはワード線ライト２０１を１本駆動し、ビット線リード／ライト・ドライバ７０３が適切なビット線２０３（図２）を選択する。また、クリア動作を行う場合には、列ブロック・デコーダ７０１とワード線デコーダ７０２がディスプレイ制御レジスタ７０５を書き込み用にアドレスし、クリア用のデータ・ビットをビット線リード／ライト・ドライバ７０３に印加したのち、ディスプレイ制御レジスタ７０５に格納する。次いで、ディスプレイ制御レジスタ７０５のクリア線出力７０４を駆動して、列ブロック・デコーダ７０１、ワード線デコーダ７０２、およびビット線リード／ライト・ドライバ７０３にクリア信号を印加する。これにより、アレイ２００のすべての画素に「０」が書き込まれるから、すべてのＯＬＥＤがＯＦＦする。
【００７４】
本発明の好適な実施形態に係るディスプレイは画像データをワードの形でディスプレイに送信するマイクロプロセッサのメモリ拡張バスがアドレスしうるように設計されている。ワードは１度に送る数画素分のデータ、たとえば１度に送る１６画素分のデータから成る。また、たとえば試験目的でディスプレイのＳＲＡＭ記憶装置からデータを読み出すこともできる。このときも１度に１ワードずつ読み出す。これを容易にするために、本発明の好適な実施形態に係るディスプレイにはワード・セレクト回路が、たとえば１６画素の水平方向群ごとに１つずつ組み込まれている。この結果、画素ピッチを均一（すなわち一定）に保つために、画素回路と実際の画素との間の結合を周期的にシフトさせることが必要になる。
【００７５】
図８はＯＬＥＤ画素ワード構造体２０５のブロック図であり、ＯＬＥＤ画素群の各ノードに対する画素回路４００とワード・セレクト回路３００の物理的関係を示している。ワード構造体２０５はアレイ２００の行に沿って配置された１６個の画素回路４００と１個のワード・セレクト回路３００から成る。ワード構造体２０５を１６個のＯＬＥＤアノード電極１０５が覆っている。各アノードは導電性ビア（バイア）８０２によって対応する画素回路４００の金属導体８０１に接続されている。ビア８０２と導体８０１は画素回路４００からアノード１０５に至る導電経路、すなわち図６で抵抗器８４からＯＬＥＤ７０に至る接続の一部を構成している。図８では図を簡明にするためにアノード電極１０５と画素回路４００とが互いに隣接しているように示されているが、実際にはそれらは（少なくとも部分的に）互いにオーバーラップしているということは明らかである。図８の例では、画素回路の行方向の平均寸法とアノード電極のピッチは８７１ｎｍ（３４．３ミクロン）であるが、ワード・セレクト回路３００の行方向のピッチは２０３ｎｍ（８ミクロン）である。１６個の画素回路４００と１個のワード・セレクト回路３００が１６個のアノード電極１０５と同じ水平方向のスペースを占めるために、各画素回路４００の行方向の寸法をアノード電極と比べて１２．７ｎｍ（０．５ミクロン）だけ小さくする、すなわち８７１ｎｍ（３４．３ミクロン）から８５９ｎｍ（３３．８ミクロン）にする。ビア８０２は各アノード電極１０５の中心に配置するか、各アノード電極１０５上で少なくとも相対的に同じ場所に配置するのが望ましい。これを行うために、各画素回路４００の導体８０１はビア８０２のシフト場所を収容しうるように行方向に十分な延長部を有している。この結果、ＯＬＥＤアノードの接続先の画素回路のピッチが不均一であっても、当該ＯＬＥＤアノードのピッチはアレイ全体を通じて均一になる。
【００７６】
まとめとして、本発明に係る画素回路には従来技術にまさる利点が多くある。たとえば、アクティブ・マトリクス型ＯＬＥＤディスプレイを構成する各画素にＣＭＯＳ回路を組み込むことができる。本発明に係る画素回路は消費電力が小さいから、電池駆動に好適である。本発明に係る画素回路は定電流源を組み込んでいるから、輝度が均一になるとともに輝度のＯＬＥＤの特性に対する依存性を低減することができる。本発明に係る画素回路によれば、ＯＬＥＤが動作するのに要する電圧よりも低い電圧の回路技術を使用することが可能になる。各画素が当該画素の状態（ＯＮ／ＯＦＦ）を制御するＳＲＡＭメモリ・セルを組み込んでいるから、周期的なリフレッシュが不要になる。本発明に係る画素回路は時間の経過によるＯＬＥＤの劣化を最小にするのに必要になる逆電圧を印加するための備えを有する。本発明に係る画素回路は照度をデューティ・ファクタで制御するための備えを有する。本発明に係る画素回路は短絡した画素の影響を分離する電流制限抵抗器を備えている。本発明に係るディスプレイには、マイクロプロセッサのメモリ拡張バスが数画素長から成るワードの形でアドレスすることができる。本発明に係るディスプレイを構成する画素のアレイには、ワード・アドレスをデコードする回路が組み込まれている。また、１回の動作でディスプレイ画像をクリアする備えを有するから、ＯＮする画素のみをアドレスするだけで新たな画像を表示することができる。
【図面の簡単な説明】
【００７７】
【図１】（ａ）本発明の教示による、ＯＬＥＤ構造体から成るアレイの上面図である。（ｂ）１Ｂ−１Ｂ線で切り取った図１（ａ）のアレイの側面図である。
【図２】各ワードが１６画素から成るＯＬＥＤ画素ワード・アレイ構造体のブロック図である。
【図３】ＯＬＥＤ画素ワード構造体の一実施形態のブロック図である。
【図４】本発明の教示による、ワード・セレクト回路中の論理回路の概略図である。
【図５】ＯＬＥＤ画素回路の一実施形態の簡単化した概略図である。
【図６】ＯＬＥＤ画素回路のより詳細な概略図である。
【図７】ＯＬＥＤアレイを駆動するディスプレイ接続と制御レジスタ接続とクリア接続のブロック図である。
【図８】ＯＬＥＤ画素の各アノードに対する画素回路とワード・セレクト回路の物理的関係を示すＯＬＥＤ画素ワード構造体のブロック図である。
【符号の説明】
【００７８】
６ ＤＵＴＹＦＡＣＴＯＲ ＮＯ
７ ＲＥＶＥＲＳＥＢＩＡＳ
９ ＲＥＶＥＲＳＥＢＩＡＳ／ＤＵＴＹ ＦＡＣＴＯＲ ＮＯＴ
１０ ＳＲＡＭセル
１１ ＮＭＯＳトランジスタ
１２ インバータ
１３ インバータ
１４ インバータ
１５ ＮＭＯＳトランジスタ
２０ 定電流源
２０Ａ ＰＭＯＳトランジスタ
３０ スイッチ
３０Ａ ＰＭＯＳトランジスタ
４０ スイッチ
４０Ａ ＰＭＯＳトランジスタ
５０ スイッチ
５０Ａ ＮＭＯＳトランジスタ
６０ ＰＭＯＳトランジスタ
６２ ドレイン
６４ ソース
７０ ＯＬＥＤ
７２ アノード
８１ ＰＭＯＳトランジスタ
８２ ＰＭＯＳトランジスタ
８３ ＰＭＯＳトランジスタ
８４ 抵抗器
１００ アレイ
１０１ シリコン・チップ
１０２ 有機層
１０３ カソード電極層
１０４ 保護カバー・ガラス
１０５ アノード電極
２００ アレイ
２０１ ワード線ライト
２０２ ワード線リード
２０３ ビット線
２０４ 列ブロック・セレクト
２０５ ワード構造体
３００ ワード・セレクト回路
４００ 画素回路
４０４ ワード・リード
４０５ ワード・ライト
５００ ＡＮＤゲート
５０１ ＡＮＤゲート
７０１ 列ブロック・デコーダ
７０２ ワード線デコーダ
７０３ ビット線リード／ライト・ドライバ
７０４ クリア線出力
７０５ ディスプレイ制御レジスタ
８０１ 導体
８０２ ビア
【図１】
2007328351.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007328351.tif 000009
【図８】
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