(57)【要約】【課題】ゲートアレイ等のＣＭＯＳＬＳＩにおいて、ＳＴＩ応力を利用してPch、Nch トランジスタのいずれか一方の性能を制御し、Pch、Nch トランジスタの性能を効率的に向上させる。【解決手段】ＮチャネルトランジスタとＰチャネルトランジスタを用いたCMOS回路を搭載した半導体集積回路であって、ＮチャネルトランジスタとＰチャネルトランジスタのいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション構造により素子分離されている。【選択図】    図１
2007311491.tif 000002
【特許請求の範囲】
【請求項１】
ＮチャネルトランジスタとＰチャネルトランジスタを用いたCMOS回路を搭載した半導体集積回路であって、
前記ＮチャネルトランジスタとＰチャネルトランジスタのいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション（ＳＴＩ）構造により素子分離されていることを特徴とする半導体集積回路。
【請求項２】
前記Ｎチャネルトランジスタはゲートアイソレーション構造により素子分離され、前記Ｐチャネルトランジスタはシャロートレンチアイソレーション構造により素子分離されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記CMOS回路は、スタンダードセルあるいはゲートアレイの基本セルを構成していることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
ゲートアイソレーション構造により素子分離されたＰチャネルトランジスタと、シャロートレンチアイソレーション（ＳＴＩ）構造により素子分離されたＮチャネルトランジスタから構成された遅延セルを具備したことを特徴とする半導体集積回路。
【請求項５】
ＮチャネルトランジスタとＰチャネルトランジスタからなるCMOS回路を搭載した半導体集積回路であって、
シャロートレンチアイソレーション（ＳＴＩ）構造により分離されている複数のＮチャネルトランジスタあるいは複数のＰチャネルトランジスタが形成された第１の領域と、
ゲートアイソレーション構造により分離されている複数のＮチャネルトランジスタあるいは複数のＰチャネルトランジスタが形成された第２の領域と
を具備したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOS回路を搭載した半導体集積回路に係り、浅いトレンチ型の素子分離領域（シャロートレンチアイソレーション（Shallow Trench Insulator（ＳＴＩ）））からの応力を利用してトランジスタ性能を制御した半導体集積回路に関する。
【背景技術】
【０００２】
近年、90nm世代以降の半導体技術で、シリコン結晶格子を引き伸ばすことでトランジスタ内の電子移動を高速化する歪シリコン技術が実用化されてきている。通常の歪シリコン技術では、格子定数の大きな物質層の上にシリコンを形成し、シリコン内部の原子が格子定数の大きな物質層の格子間隔に整列することで、シリコン内部に歪みを生じさせ、トランジスタの特性を向上させている。
【０００３】
しかし、近年、トランジスタの下からの効果のみではなく、ＳＴＩなどからの応力によってもトランジスタの性能が変化することや、ＳＴＩなどからの応力が及ぼす性能変化がＰチャネルトランジスタ、Ｎチャネルトランジスタによって違っていることが非特許文献１に開示されている。例えば、Ｐチャネルトランジスタでは、ゲートに対して垂直方向にＳＴＩが存在していると、トランジスタ内が圧縮される方向になるので、トランジスタ性能が向上する。これに対して、Ｎチャネルトランジスタでは、ゲートに対して垂直方向にＳＴＩが存在していないと、チャネル部にＳＴＩからの圧縮応力印加を回避でき、性能低下を抑制できる。
【０００４】
また、特許文献１には、Ｐチャネル、ＮチャネルトランジスタのそれぞれがＳＴＩによって分離されているスタンダードセル、ゲートアレイが開示されている。このような構造のスタンダードセル、ゲートアレイでは、ＳＴＩ応力によるトランジスタ性能向上を効率的に行うことができない。
【特許文献１】特開２００３−２０３９８９号公報
【非特許文献１】"Process-Strained Si CMOS Technology Featuring 3D StrainEngineering" C.H.Ge,TSMC,2003,IEDM
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＳＴＩ応力を利用してＰチャネル、Ｎチャネルトランジスタのいずれか一方の性能を制御し、Ｐチャネル、Ｎチャネルトランジスタの性能を効率的に向上させることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路は、ＮチャネルトランジスタとＰチャネルトランジスタを用いたCMOS回路を搭載した半導体集積回路であって、前記ＮチャネルトランジスタとＰチャネルトランジスタのいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション（ＳＴＩ）構造により素子分離されていることを特徴とする。
【０００７】
本発明の半導体集積回路は、ＮチャネルトランジスタとＰチャネルトランジスタからなるCMOS回路を搭載した半導体集積回路であって、シャロートレンチアイソレーション（ＳＴＩ）構造により分離されている複数のＮチャネルトランジスタあるいは複数のＰチャネルトランジスタが形成された第１の領域と、ゲートアイソレーション構造により分離されている複数のＮチャネルトランジスタあるいは複数のＰチャネルトランジスタが形成された第２の領域と具備したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＳＴＩ応力を利用してＰチャネル、Ｎチャネルトランジスタのいずれか一方の性能を制御し、Ｐチャネル、Ｎチャネルトランジスタの性能を効率的に向上させることが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
まず、本発明の概要を説明する。本発明の半導体集積回路（以下ＬＳＩと称する）においては、Ｎチャネルトランジスタ（以下Nch トランジスタと表記する）とＰチャネルトランジスタ（以下Pch トランジスタと表記する）のいずれか一方がゲートアイソレーション構造、他方がシャロートレンチアイソレーション（ＳＴＩ）構造を有する。これにより、一方のトランジスタはＳＴＩストレスを受けないようにし、他方のトランジスタはＳＴＩストレスによってトランジスタ性能が変化する効果、つまり歪シリコン効果を利用することができる。
【００１１】
具体的に述べると、Nch トランジスタがゲートアイソレーション構造を有する場合は、ＳＴＩからトランジスタ内に圧縮方向のストレスを受けなくなり、トランジスタ性能の低下を防ぐことができる。また、Pch トランジスタがＳＴＩアイソレーション構造を有する場合は、ＳＴＩからトランジスタ内に圧縮方向のストレスを受け、トランジスタ性能が向上する。つまり、ＳＴＩ応力を利用してPch、Nch トランジスタの性能を制御し、Pch、Nch トランジスタの性能を効率的に向上させることができる。
【００１２】
製造プロセスによっては、上記とは逆に、Nch トランジスタがＳＴＩ構造、Pch トランジスタがゲートアイソレーション構造を有する場合の方が、トランジスタ性能の向上またはトランジスタ性能の低下抑制に効果的である場合もある。
【００１３】
また、Pch トランジスタにゲートアイソレーション構造、Nch トランジスタにＳＴＩ構造を持たせることによって、トランジスタ遅延特性が遅くなる方向に制御することによって、遅い遅延特性をもったクロックスキュー調整用の遅延セルを構成でき、遅延セルのサイズを小さくすることができる。
【００１４】
＜第１の実施形態＞
図１は、本発明のＬＳＩの第１の実施形態に係るパターンレイアウトの一部を示す平面図である。図１に示すパターンレイアウトにおいて、半導体基板のＮウェル１１には、Pch トランジスタの活性化領域（Pch Tr領域）１２とＮウェル引き出し電極コンタクト用のN-sub領域１３が設けられている。半導体基板のＰウェル１４には、Nch トランジスタの活性化領域（Nch Tr領域）１５とＰウェル引き出し電極コンタクト用のP-sub領域１６が設けられている。そして、Ｎウェル１１とＰウェル１４との間、Pch Tr領域１２とN-sub領域１３との間、Nch Tr領域１５とP-sub領域１６との間には、ＳＴＩ領域１７が形成されている。この場合、Pch Tr領域１２、N-sub領域１３、Nch Tr領域１５、P-sub領域１６はそれぞれ帯状パターンを有し、Pch Tr領域１２とNch Tr領域１５が隣り合い、全体として帯状パターンが並行するように形成されている。
【００１５】
さらに、本実施形態では、Pch Tr領域１２の長さ方向を複数の単位領域、例えば２個のPch トランジスタ毎に分割する位置にＳＴＩ領域１７が形成されている。そして、隣り合うPch Tr領域１２とNch Tr領域１５におけるPch トランジスタとNch トランジスタの一対毎に共通のゲート電極配線１８が、上記２つの領域１２、１５上にゲート絶縁膜を介して形成されている。
【００１６】
さらに、本実施形態では、Nch Tr領域１５の長さ方向を複数の単位領域、例えば２個のNch トランジスタ毎に分割する位置にゲートアイソレーション用のダミーゲート電極配線１８ａが形成されることによって、ノーマリ・オフ・トランジスタを用いたゲートアイソレーション領域１９が設けられている。
【００１７】
上記したような構成によれば、Pch トランジスタ側では、２個のPch トランジスタ置きにＳＴＩ構造が採用されている。Pch Tr領域１２のチャネル長方向の両側にＳＴＩ領域１７があると、Pch トランジスタのチャネル領域に対して垂直方向（チャネル長方向）から圧縮方向のＳＴＩストレスを加えることができ、Pch トランジスタの特性を向上させることができる。
【００１８】
これに対して、Nch トランジスタ側では、ゲート電極配線１８の２本置きにゲートアイソレーション構造が採用されている。Nch Tr領域１５のチャネル領域に対して垂直方向から圧縮方向のＳＴＩストレスが加わらないようにできる、つまり圧縮応力を回避できるので、Nch トランジスタの性能低下を抑制することができる。
【００１９】
＜第１の実施形態の一具体例＞
図１中の隣り合うPch Tr領域１２とNch Tr領域１５の各１個の単位領域におけるPch トランジスタとNch トランジスタとを用いて、図２に示すようにゲートアレイの基本セル２１を構成し、この基本セル２１を上下左右に多数並べることでゲートアレイを構成することができる。
【００２０】
図３は、図２中の基本セル２１の一例として、CMOS型の２入力ＡＮＤ回路３１あるいは２入力ＯＲ回路３２を構成した場合のパターンレイアウトを示す平面図である。
【００２１】
２入力ＡＮＤ回路３１と２入力ＯＲ回路３２の１組で、Pch トランジスタが４個、Nchトランジスタが４個使用される。そこで、P-sub領域１６にコンタクトされるメタル配線３０をNch Tr領域１５におけるノーマリ・オフ・トランジスタ用のダミーゲート電極配線１８ａにコンタクトして接地電位を印加し、Nch Tr領域１５相互をゲートアイソレーション領域１９により分離する。これに対して、Pch Tr領域１２における各単位領域は、相互間がＳＴＩ領域１７により分離されているので、ゲートアイソレーション構造は形成していない。
【００２２】
このような構成によれば、Pch Tr領域１２における各Pch トランジスタは、ＳＴＩ領域１７から圧縮方向のストレスが加わり、トランジスタ特性が向上する。これに対して、Nch Tr領域１５における各単位領域は、ＳＴＩ構造により分離されていないので、Nch トランジスタのチャネル領域にＳＴＩ領域からの圧縮応力が加わることを回避でき、性能低下を抑制できる。結果として、２入力ＡＮＤ回路３１あるいは２入力ＯＲ回路３２の特性を向上させることができる。
【００２３】
＜第１の実施形態の変形例１＞
図４は、図１に示したパターンレイアウトの変形例１を示す平面図である。図４に示すパターンレイアウトにおいては、Pch Tr領域１２における各単位領域で一部が異なるトランジスタサイズを使用している。具体的に述べると、Pch Tr領域１２における一部の単位領域の幅Ｗ２が他の単位領域の幅Ｗ１よりも広くされている。これに対応して、Nch Tr領域１５における一部の単位領域の幅Ｗ３が他の単位領域の幅Ｗ４よりも狭くされ、Nch Tr領域１５におけるノーマリ・オフ・トランジスタ用のダミーゲート電極配線１８ａの長さ（ゲート長さ）が短くなっている。これにより、広い幅Ｗ２を有するPch トランジスタの特性をさらに向上させることができる。このような構成は、Pch トランジスタの単位領域とNch トランジスタの単位領域を用いてスタンダードセルを構成する場合に適している。
【００２４】
上記とは逆に、Nch トランジスタ側の特性をさらに向上させたい場合は、Nch Tr領域１５における一部の単位領域の幅を他の単位領域の幅よりも広げ、これに対応して、Pch Tr領域１２における一部の単位領域の幅を他の単位領域の幅よりも狭めることにより達成される。
【００２５】
＜第１の実施形態の変形例２＞
図１乃至図４に示したパターンレイアウトでは、Pch Tr領域１２、Nch Tr領域１５における２個のPch トランジスタもしくはNch トランジスタを単位領域としたが、これに限定されるものではない。例えば、Pch トランジスタもしくはNch トランジスタの１個を単位領域として基本セルを構成し、もしくはトランジスタの３個以上を単位領域として基本セルを構成することもできる。
【００２６】
図５は、第１の実施形態の変形例２に係るゲートアレイのパターンレイアウトを示す平面図である。図５に示すパターンレイアウトは、図１乃至図４に示したパターンレイアウトと比べて、Pch Tr領域１２の長さ方向を１個のPch トランジスタ毎に分割する位置にＳＴＩ領域１７が形成され、Nch Tr領域１５の長さ方向を１個のNch トランジスタ毎に分割する位置にゲートアイソレーション領域１９が設けられている点が異なる。そして、隣り合うPch Tr領域１２とNch Tr領域１５における１個のPch トランジスタと１個のNch トランジスタとを用いてゲートアレイの基本セル、例えばCMOSインバータ回路５１を構成し、この基本セル５１を上下左右に多数並べることでゲートアレイを構成することができる。
【００２７】
＜第２の実施形態＞
第１の実施形態に示したパターンレイアウトでは、Pch Tr領域１２、Nch Tr領域１５における各１個の単位領域を用いてゲートアレイの基本セルを構成したが、これに限定されるものではない。
【００２８】
図６は、本発明のＬＳＩの第２の実施形態に係るパターンレイアウトを示す平面図である。図６に示すパターンレイアウトは、Pch Tr領域１２、Nch Tr領域１５のそれぞれにおいて、トランジスタ数が１個の単位領域、２個の単位領域などのように、トランジスタ数が不規則に分割された単位領域が混在している。そして、隣り合う複数個、例えば２個の単位領域をセルグリッド単位に区切ることにより、様々なセルグリッドサイズでスタンダードセル６１が構成されている。
【００２９】
上記したスタンダードセル６１あるいは前述した基本セル５１を用いたＬＳＩによれば、Nch トランジスタとPch トランジスタのいずれか一方がゲートアイソレーション構造、他方がＳＴＩ構造を有するので、ゲートアレイ等においてトランジスタ性能を向上させることができる。
【００３０】
即ち、前述した各実施形態によれば、Nch トランジスタとPch トランジスタからなるCMOS回路を搭載したＬＳＩにおいて、ゲートアイソレーション構造により分離されている領域内に１以上のトランジスタが含まれており、ＳＴＩ構造により分離されている領域内に１以上のトランジスタが含まれている。そして、ＳＴＩ構造により分離されている領域内には、インバータ回路に用いられる１個のPch トランジスタ、または、ＡＮＤ回路あるいはＯＲ回路に用いられる２個のPch トランジスタが含まれている。このように、ＳＴＩ構造により分離されている領域内に含まれるトランジスタ数が１以上の可変数とすることで次のような利点がある。即ち、CMOSインバータなどのようにPch トランジスタ及びNch トランジスタが１個ずつしか使用されない場合、Pch トランジスタ側は、最小サイズの１個のトランジスタで単位領域を構成し、それにＳＴＩストレスを印加することで、トランジスタ性能を向上させつつセルサイズを小さくすることができる。また、CMOS型の２入力ＮＡＮＤ回路などのようにPch トランジスタ及びNch トランジスタが２個ずつ使用される場合、２個ずつのトランジスタで単位領域を構成し、その両側からＳＴＩストレスを印加することで、トランジスタ性能を向上させつつセルサイズを小さくすることができる。
【００３１】
＜第３の実施形態＞
前述した各実施形態およびその変形例では、Pch トランジスタは、チャネル部に圧縮方向のＳＴＩストレスが印加されることでPch トランジスタ特性の向上を図り、Nch トランジスタは、ゲートアイソレーション構造を使用してチャネル部にＳＴＩからの圧縮応力が印加されることを回避して性能低下を抑制させている。しかし、半導体プロセスの材料や作製方法などによっては、上記とは逆に、Pch トランジスタにゲートアイソレーション構造を使用し、Nch トランジスタにＳＴＩ構造を使用することによって特性が向上する場合もある。
【００３２】
＜第４の実施形態＞
第４の実施形態のパターンレイアウトは、ＳＴＩ構造により素子分離されたＰｃｈトランジスタ内にゲートアイソレーション構造により素子分離されたPch トランジスタと、ゲートアイソレーション構造により素子分離されたＮｃｈトランジスタ内にＳＴＩ構造により素子分離されたNch トランジスタとを持たせ、それぞれのトランジスタ遅延特性が遅くなる方向に制御した遅延セル領域として使用する。これにより、遅い遅延特性をもったクロックスキュー調整用の遅延セルを構成し、遅延回路全体の使用セル数を減らし、セルサイズを小さくする。
【００３３】
図７は、本発明のＬＳＩの第４の実施形態に係るパターンレイアウトを示す平面図である。図７に示すように、ＳＴＩ領域１７により素子分離された第１のPch Tr領域１２１のほかに、ゲートアイソレーション領域１９により素子分離された第２のPch Tr領域１２２を形成し、さらに、ゲートアイソレーション領域１９により素子分離された第１のNch Tr領域１５１のほかに、ＳＴＩ領域１７により素子分離された第２のNch Tr領域１５２を形成している。そして、第２のPch Tr領域１２２と第２のNch Tr領域１５２の各１個を遅延セル領域７１として使用する。
【００３４】
このようにすることで、第１のPch Tr領域１２１では、ＳＴＩストレスによりチャネル部へ圧縮方向のストレスが印加されるのでトランジスタ特性が向上し、第１のNch Tr領域１５１では、チャネル部へＳＴＩからの圧縮応力が印加されることを回避し、トランジスタ性能低下を抑制させることができる。
【００３５】
これに対して、遅延セル領域７１において、第２のNch Tr領域１５２では、チャネル部へＳＴＩ応力が印加されるのでトランジスタ性能が低下し、第２のPch Tr領域１２２では、チャネル部へＳＴＩからの圧縮応力が加わらないのでＳＴＩストレスが印加される状態よりもトランジスタ特性が悪くなる。したがって、遅延セル領域７１を用いて遅延セルを構成すれば、通常の領域、つまり第１のPch Tr領域１２１と第１のNch Tr領域１５１で遅延セルを構成するよりも遅延時間を遅くすることができ、クロックスキュー対策で必要となるセルサイズが小さくて遅延時間が遅い遅延セルを構成ができる。
【００３６】
なお、本実施形態においても、前述した第１の実施形態の変形例で説明したように、Pch Tr領域のトランジスタの幅、Nch Tr領域のトランジスタの幅を必要に応じて調整するようにしてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明のＬＳＩの第１の実施形態に係るパターンレイアウトを示す平面図。
【図２】第１の実施形態の一具体例であるゲートアレイの基本セルを構成した場合のパターンレイアウトを示す平面図。
【図３】図２中の基本セルの一例としてCMOS型の２入力ＡＮＤ回路あるいは２入力ＯＲ回路を構成した場合のパターンレイアウトを示す平面図。
【図４】図１に示した第１の実施形態のパターンレイアウトの変形例１を示す平面図。
【図５】図１に示した第１の実施形態の変形例２に係るゲートアレイのパターンレイアウトを示す平面図。
【図６】本発明のＬＳＩの第２の実施形態にパターンレイアウトを示す平面図。
【図７】本発明のＬＳＩの第４の実施形態に係るパターンレイアウトを示す平面図。
【符号の説明】
【００３８】
１１…Ｎウェル、１２…Pch トランジスタの活性化領域、１３…N-sub領域、１４…Ｐウェル、１５…Nch トランジスタの活性化領域、１６…P-sub領域、１７…ＳＴＩ領域、１８…ゲート電極配線、１８ａ…ダミーゲート電極配線、１９…ゲートアイソレーション領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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