(57)【要約】【課題】ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。【解決手段】支持基板１１ａとＢＯＸ層１１ｂとＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第２導電型のソース領域１６ｓ及びドレイン領域１６ｄとを有する。【選択図】図１
2007214495.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層における前記ゲート電極端下の領域に形成された第１導電型の第１領域と、
前記ゲート電極下であって前記半導体層における前記第１領域で挟まれた領域に形成され、前記第１領域よりも不純物濃度が高い前記第１導電型の第２領域と、
前記半導体層における前記第１及び第２領域を挟む一対の領域に形成され、前記第１導電型と逆極性である第２導電型の高濃度拡散領域と
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、シリコン酸化膜よりも比誘電率の高い絶縁膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１領域の不純物濃度は、前記第２領域の不純物濃度の２分の１以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極の側面に形成されたサイドウォールと、
前記半導体層における前記サイドウォール下の領域に形成された低濃度拡散領域とをさらに有し、
前記一対の高濃度拡散領域は、前記第１及び第２領域と前記低濃度拡散領域とを挟むことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
前記第２領域のゲート長方向の長さは、前記ゲート電極のゲート長方向の長さの５分の１以上３分の１以下であることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【請求項６】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、
前記半導体層上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に開口を形成する工程と、
前記半導体層における前記開口端下の領域に第１導電型の第１領域を形成する工程と、
前記半導体層における前記開口下の領域に前記第１領域で挟まれ且つ前記第１領域よりも不純物濃度が高い前記第１導電型の第２領域を形成する工程と、
前記第１絶縁膜上及び前記開口内に当該開口を完全に埋める第１導電体膜を形成する工程と、
前記第１導電体膜表面を平坦化して前記第１絶縁膜上面を露出させることで、前記開口内にゲート電極を形成する工程と、
前記第１絶縁膜を除去する工程と、
前記半導体層における前記ゲート電極下を挟む一対の領域に第２導電型の高濃度拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１及び第２領域は、前記開口を有する前記第１絶縁膜が形成された前記ＳＯＩ基板を所定方向に対して所定角度傾けた状態で回転させつつ、前記所定方向から前記開口を介して前記第１導電型の不純物を注入することで形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記所定角度θは、前記第１絶縁膜の膜厚をＨとし、前記開口のゲート長方向の長さをＬとした場合、
【数１】
2007214495.tif 000004
を満足する範囲内に設定されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記開口の側面に第１サイドウォールを形成する工程をさらに有し、
前記第１領域は、前記第１絶縁膜をマスクとして用いつつ前記開口を介して前記半導体層に前記第１導電型の不純物を注入することで形成され、
前記第２領域は、前記第１絶縁膜と前記第１サイドウォールとをマスクとして用いつつ前記開口を介して前記半導体層に前記第１導電型の不純物を注入することで形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第１サイドウォールは、前記第１絶縁膜上及び前記開口内に当該開口を完全に埋めない第２導電体膜を形成し、当該第２導電体膜を異方性ドライエッチングすることで形成され、
前記第１導電体膜は、前記サイドウォールを含む導電体膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２領域のゲート長方向の長さは、前記ゲート電極のゲート長方向の長さの５分の１以上３分の１以下であることを特徴とする請求項６から１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１絶縁膜上及び前記開口内に、シリコン酸化膜よりも比誘電率の高い第２絶縁膜を形成する工程と、
前記第２絶縁膜における前記第１絶縁膜上及び前記開口の側面に形成された部分を除去することで、前記ゲート電極下にゲート絶縁膜を形成する工程と
をさらに有することを特徴とする請求項６から１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体層上に所定条件下におけるエッチングレートが前記第１絶縁膜よりも低い第３絶縁膜を形成する工程と、
前記第３絶縁膜における前記ゲート電極下以外の部分を除去することで、当該ゲート電極下にゲート絶縁膜を形成する工程とをさらに有し、
前記第１絶縁膜は前記第３絶縁膜上に形成されることを特徴とする請求項６から１１の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極をマスクとして前記半導体層に前記第２導電型の不純物を注入することで低濃度拡散領域を形成する工程と、
前記半導体層上及び前記ゲート電極上に第４絶縁膜を形成する工程と、
前記第４絶縁膜を異方性ドライエッチングすることで前記ゲート電極の側面に第２サイドウォールを形成する工程とをさらに有し、
前記一対の高濃度拡散領域は、前記ゲート電極及び前記第２サイドウォールをマスクとして用いつつ前記第２導電型の不純物を前記半導体層へ注入することで形成されることを特徴とする請求項６から１３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本本発明は、半導体装置および半導体装置の製造方法に関し、特に半導体基板にＳＯＩ（Silicon On Insulator）基板を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＳＯＩ（Silicon On Insulator）基板を用いて作成された半導体装置が存在する。ＳＯＩ基板とは、例えばシリコン基板などの支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成されたシリコン膜とを有する半導体基板である。なお、以下では、支持基板上の絶縁膜を埋込み酸化膜又はＢＯＸ（Buried Oxide）層と言い、ＢＯＸ層上のシリコン膜をシリコン薄膜又はＳＯＩ層と言う。
【０００３】
ＳＯＩ基板を用いて作成した半導体装置としては、例えばＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）が存在する。以下、これをＳＯＩ−ＭＯＳＦＥＴという。また、ＳＯＩ−ＭＯＳＦＥＴと区別するために、バルクの半導体基板を用いて作成したＭＯＳＦＥＴを、以下、ｂｕｌｋ−ＭＯＳＦＥＴという。
【０００４】
ＳＯＩ−ＭＯＳＦＥＴは、より低い電圧での動作や周辺素子からのクロストークノイズの排除などが可能である。このため、低消費電力化、高集積化、多機能化及び高速化などが要求される分野において特に注目されている。また、より薄いＳＯＩ基板をＳＯＩ層に用いることで、導通時にゲート電極下のボディ領域全体が空乏化される、いわゆる完全空乏（Fully Depletion:以下、ＦＤという）型のＳＯＩ−ＭＯＳＦＥＴを実現することが可能である。このようなＦＤ型のＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層とＢＯＸ層との接合面付近で発生するホットキャリアによる基板浮遊効果（キンク効果とも言う）を抑制することが可能である。
【０００５】
なお、ホットキャリアは、ソース又はドレインとボディ領域との接合領域で最も発生しやすい。これは、ソース／ドレインとボディ領域との接合界面付近に電界が集中しやすいためである。このような問題を解決するために、従来では、ゲート下を挟む領域にソース／ドレインよりも不純物濃度が低い拡散領域、いわゆるＬＤＤ（Lightly Doped Drain）を設ける構造や、ゲートのエッジ付近にボディ領域の導電型と逆の導電型を有する不純物を局所的に注入（カウンタドープ）することでゲートエッジ下にチャネル濃度が低い領域を形成する、いわゆるＨａｌｏイオン注入法などが用いられていた。これらの構造や方法によれば、ソース／ドレインとボディ領域との接合界面付近に形成される電界を緩和することができるため、ホットキャリアの発生を抑制することが可能となる。
【０００６】
また、ＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊効果は、特にゲート長が短い領域、言い換えれば、ソース・ドレイン間のチャネルが形成される領域（以下、チャネル形成領域という）が短い領域（これを短チャネル領域という）で顕著に現れる。これは、短チャネル領域ではソース・ドレイン間で形成される電界が強くなり、この結果、ホットキャリアが多く発生するためである。このような現象を、短チャネル効果（Short Channel Effect）という。短チャネル効果によりホットキャリアが多く発生すると、ＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊効果を抑制しきれなくなり、結果、ＳＯＩ−ＭＯＳＦＥＴの閾値電圧が低下するという問題が発生する。
【０００７】
なお、参考として、例えば以下に示す特許文献１には、短チャネル領域においてゲート長がばらつくことで閾値電圧が位置ごとに変化することを抑制する方法が開示されている。この従来技術では、第１導電型のウェル領域を有するバルクの半導体基板上に、ゲート電極のパターンを反転させた、いわゆる抜きパターンの絶縁膜（以下、ダミーゲートと言う）を形成する。言い換えれば、第１導電型のチャネル形成領域上に開口を有するダミーゲートを半導体基板上に形成する。次に、このダミーゲートをマスクとしつつ、半導体基板表面に対して一定の斜め方向から第１導電型と逆極性である第２導電型の不純物を注入することで、ゲートのエッジ付近にチャネル形成領域の導電型と逆の導電型を有する不純物を局所的にカウンタドープする。これにより、チャネル形成領域の端部にチャネル濃度が低いカウンタドープ領域が形成される。この際、イオン注入角度は、逆極性（第２導電型）の不純物が注入されるソース側の領域とドレイン側の領域とが重ならないように設定される。
【０００８】
この従来技術によれば、ダミーゲートにおける開口長（ゲート長方向の幅）が広い部分、すなわちゲート長が長い部分では、カウンタドープ領域が広く形成される。一方、ゲート長が短い部分では、カウンタドープ領域が狭く形成される。したがって、閾値電圧が高い部分であるゲート長が長い部分では、ソース側に形成されたカウンタドープ領域とドレイン側に形成されたカウンタドープ領域との間の距離が狭くなる。この結果、この部分における閾値電圧が低くなるように矯正される。また、閾値電圧が低い部分であるゲート長が短い部分では、ソース側に形成されたカウンタドープ領域とドレイン側に形成されたカウンタドープ領域との間の距離が広くなる。この結果、この部分における閾値電圧が高くなるように矯正される。
【０００９】
このように本従来技術では、ゲート長の長さに応じてカウンタドープ領域間の距離が自己整合的に調整されるため、ゲート長がばらつくことで閾値電圧がゲート幅方向における位置に応じて変化することを抑制することが可能となる。
【特許文献１】特開２０００−７７６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、ＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊効果を抑制するためには、ホットキャリアの発生を抑える必要があり、それを実現する方法には、ゲート下を挟む領域にソース／ドレインよりも不純物濃度の低いＬＤＤを設ける方法や、ゲートのエッジ付近にボディ領域の導電型と逆の導電型を有する不純物を局所的にカウンタドープするＨａｌｏイオン注入法などが存在する。
【００１１】
しかしながら、チャネル形成領域（ボディ領域）の導電型（第１導電型）と逆極性の導電型（第２導電型）をカウンタドープする方法は、カウンタドープされる領域のチャネル濃度制御性が悪く、カウンタドープされた領域のチャネル濃度を正確且つ均一にコントロールすることが困難である。このため、カウンタドープ後の閾値電圧がゲート幅方向における位置に応じてばらついてしまうと言う問題が発生する。
【００１２】
このような問題は、上述した特許文献１におけるカウンタドープ領域を形成する際にも同様に生じる問題である。このため、上述した特許文献１が開示するところの技術を用いて閾値電圧のポジション毎のばらつきを正確にコントロールすることは困難である。
【００１３】
そこで本発明は、上記の問題に鑑みてなされたものであり、ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
かかる目的を達成するために、本発明による半導体装置は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ基板と、半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体層におけるゲート電極端下の領域に形成された第１導電型の第１領域と、ゲート電極下であって半導体層における第１領域で挟まれた領域に形成され、第１領域よりも不純物濃度が高い第１導電型の第２領域と、半導体層における第１及び第２領域を挟む一対の領域に形成され、第１導電型と逆極性である第２導電型の高濃度拡散領域とを有して構成される。
【００１５】
ゲート電極のエッジ下に中央部よりも不純物濃度が低い第１領域を形成する、言い換えれば、ゲート電極下のボディ領域（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、高濃度拡散領域とボディ領域との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、高濃度拡散領域とボディ領域との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域において発生したホットキャリアを高濃度拡散領域側から効率よく引き抜くことが可能となる。これにより、半導体装置の基板浮遊効果を抑制することが可能となる。また、第１領域は、ゲート電極下の略中央部分に位置する第２領域よりもチャネル濃度が低い領域である。ただし、本発明による第１領域は、第２領域よりも不純物濃度が低い領域である。すなわち、この第１領域は、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような第１領域は、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、半導体装置の閾値電圧のばらつきを抑制することが可能となる。
【００１６】
また、本発明による半導体装置の製造方法は、支持基板と、支持基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、半導体層上に第１絶縁膜を形成する工程と、第１絶縁膜に開口を形成する工程と、半導体層における開口端下の領域に第１導電型の第１領域を形成する工程と、半導体層における開口下の領域に第１領域で挟まれ且つ第１領域よりも不純物濃度が高い第１導電型の第２領域を形成する工程と、第１絶縁膜上及び開口内に開口を完全に埋める第１導電体膜を形成する工程と、第１導電体膜表面を平坦化して第１絶縁膜上面を露出させることで、開口内にゲート電極を形成する工程と、第１絶縁膜を除去する工程と、半導体層におけるゲート電極下を挟む一対の領域に第２導電型の高濃度拡散領域を形成する工程とを有して構成される。
【００１７】
ゲート電極が形成される開口のエッジ下に中央部よりも不純物濃度が低い第１領域を形成する、言い換えれば、ゲート電極下のボディ領域（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くすることで、高濃度拡散領域とボディ領域との接合付近の電界が緩和された構成となるため、この部分におけるホットキャリアの発生が低減された半導体装置を製造することができる。このような半導体装置では、高濃度拡散領域とボディ領域との接合部分におけるショットキーバリアを低減することが可能であるため、ボディ領域において発生したホットキャリアを高濃度拡散領域側から効率よく引き抜くことが可能である。したがって、基板浮遊効果が抑制された半導体装置を製造することができる。また、第１領域は、ゲート電極下の略中央部分に位置する第２領域よりもチャネル濃度が低い領域である。ただし、本発明による第１領域は、第２領域よりも不純物濃度が低い領域である。すなわち、この第１領域は、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような第１領域は、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、閾値電圧のばらつきが抑制された半導体装置を製造することができる。
【発明の効果】
【００１８】
本発明によれば、ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００２０】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、以下の説明では、ｎ型のチャネルが形成されるＳＯＩ−ＭＯＳＦＥＴを例に挙げて説明する。
【００２１】
・構成
図１は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ１の概略構成を示す図である。なお、図１では、ＳＯＩ−ＭＯＳＦＥＴ１をゲート幅方向と垂直な面で切断した際の断面図を示す。
【００２２】
図１に示すように、ＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１ａと支持基板１１ａ上に形成されたＢＯＸ層（絶縁層）１１ｂとＢＯＸ層１１ｂ上に形成されたＳＯＩ層（半導体層）１１ｃとからなるＳＯＩ基板１１と、ＳＯＩ基板１１におけるＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３及びゲート電極１４と、ＳＯＩ基板１１におけるＳＯＩ層１１ｃに形成された素子分離絶縁膜（フィールド酸化膜とも言う）１２、ボディ領域１５及び一対のソース領域１６ｓ及びドレイン領域１６ｄとを有する。また、以上のようにＳＯＩ基板１１に形成されたＳＯＩ−ＭＯＳＦＥＴ１上には、図１に示すように、層間絶縁膜１７とビア配線１８とメタル配線１９とが形成される。
【００２３】
以上の構成において、ＳＯＩ基板１１における支持基板１１ａは、例えばｐ型の不純物を例えば１×１０15／ｃｍ3程度の濃度となるように含むバルクのシリコン基板である。その基板抵抗は、例えば８〜２２Ω（オーム）程度である。ただし、これに限定されず、種々の半導体基板を適用することができる。
【００２４】
ＳＯＩ基板１１におけるＢＯＸ層１１ｂは、膜厚が例えば１０００〜２０００Å（オングストローム）程度のシリコン酸化膜である。ただし、これに限定されず、種々の絶縁膜を適用することができる。
【００２５】
ＳＯＩ基板１１におけるＳＯＩ層１１ｃは、例えば支持基板１１ａと同様に、例えばｐ型の不純物を例えば１〜３×１０15／cm3程度の濃度となるように含むシリコン薄膜である。その膜厚は、例えば２００〜１０００Å程度とすることができる。なお、ＳＯＩ層１１ｃには、ノンドープのシリコン薄膜を適用することもできる。この場合の不純物濃度は、支持基板１１ａと同じ濃度、例えば１×１０15／ｃｍ3程度となる。
【００２６】
ＳＯＩ基板１１におけるＳＯＩ層１１ｃは、上述したように、素子分離絶縁膜１２が形成されることで、素子形成領域（アクティブ領域とも言う）と素子分離領域（フィールド領域とも言う）とに区画されている。この素子分離絶縁膜１２は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法を用いて形成することができる。ただし、本発明ではこれに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法などを用いて形成することも可能である。
【００２７】
ＳＯＩ層１１ｃにおける素子形成領域は、上述したように、ボディ領域１５が形成される。ボディ領域１５は、ＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧Ｖｔを制御するために所定の不純物が注入された領域である。本実施例では、ｎ型のチャネルが形成されるＳＯＩ−ＭＯＳＦＥＴを例示するため、ボディ領域１５には、ｐ型の不純物が注入される。このｐ型の不純物には、例えばボロンイオン（二フッ化ホウ素イオンを含む）などを適用することができる。ただし、ｐ型のチャネルが形成されるＳＯＩ−ＭＯＳＦＥＴを作製する場合、ボディ領域１５には、ｎ型の不純物が注入される。このｎ型の不純物には、例えばリンイオンやヒ素イオンなどを適用することができる。
【００２８】
なお、本実施例によるボディ領域１５は、後述するゲート電極１４のエッジ下にそれぞれ形成された低濃度領域（第１領域）１５ｂと、ゲート電極１４下の略中央に形成された高濃度領域（第２領域）１５ａとを含む。言い換えれば、ボディ領域１５において、後述する一対のソース領域１６ｓ及びドレイン領域１６ｄとそれぞれ接触する部分に形成された低濃度領域１５ｂと、この２つの低濃度領域１５ｂで挟まれた領域に形成された高濃度領域１５ａとを含む。高濃度領域１５ａと低濃度領域１５ｂとは接触している。
【００２９】
高濃度領域１５ａは、ｐ型の不純物が例えば１×１０18／ｃｍ3程度の濃度となるように注入された領域である。また、低濃度領域１５ｂは、ｐ型の不純物が高濃度領域１５ａの不純物濃度よりも低い濃度、例えば０．７５×１０18／ｃｍ3程度の濃度となるように注入された領域である。したがって、低濃度領域１５ｂのチャネル濃度は、高濃度領域１５ａのチャネル濃度よりも低い。なお、この低濃度領域１５ｂは、高濃度領域１５ａの導電型（本例ではｎ型）と逆極性（本例ではｐ型）の不純物をカウンタドープして形成された領域ではないため、低濃度領域１５ｂの不純物濃度も、高濃度領域１５ａの不純物濃度よりも低い。
【００３０】
また、以上のような構成を有するボディ領域１５上には、ゲート絶縁膜１３が形成される。このゲート絶縁膜１３は、例えばＳＯＩ層１１ｃの表面を熱酸化することで、形成されたシリコン酸化膜である。ただし、これに限定されず、例えばＣＶＤ（Chemical Vapor Deposition）法で形成されたシリコン酸化膜やその他の成膜方法で形成された絶縁膜を適用することができる。また、ゲート絶縁膜１３の膜厚は、例えば２０〜５０Å程度とすることできる。
【００３１】
ゲート絶縁膜１３上には、上述したように、ゲート電極１４が形成される。このゲート電極１４は、例えば所定の不純物（好ましくはｎ型の不純物）を含むことで導電性を有するポリシリコン膜である。ただし、これに限定されず、例えばチタニウムやアルミニウムや銅やその他の金属若しくはそれらの何れかを含む合金などで形成された金属膜など、種々の導電体膜を適用することが可能である。また、ゲート電極１４の膜厚は、例えば２０００Å程度とすることができる。また、ゲート電極１４のゲート長方向の長さ（以下、単にゲート長という）は、例えば２０００Å程度とすることができる。ただし、ゲート電極１４の膜厚とゲート長とは上記の値に限定されず、後述するボディ領域１５の形成工程を実施可能な程度の値であれば種々変形することができる。
【００３２】
ＳＯＩ層１１ｃにおけるゲート電極１４下を挟む一対の領域には、ソース領域１６ｓ及びドレイン領域１６ｄがそれぞれ形成される。言い換えれば、ＳＯＩ層１１ｃにおける素子形成領域には、ボディ領域１５を挟む一対のソース領域１６ｓ及びドレイン領域１６ｄが形成される。これらソース領域１６ｓ及びドレイン領域１６ｄは、ｎ型の不純物が例えば１×１０21／ｃｍ3程度の濃度となるように注入、拡散された高濃度拡散領域である。なお、ソース領域１６ｓは、ドレインとしても機能することができる領域である。また、ドレイン領域１６ｄは、ソースとしても機能することができる領域である。本実施例では、説明の都合上、これら一対の高濃度拡散領域における一方をソース領域１６ｓとし、他方をドレイン領域１６ｄとする。
【００３３】
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１は、ゲート電極１４のエッジ下にそれぞれ形成された低濃度領域１５ｂを有する。このように、ゲート電極１４エッジ下のチャネル濃度をゲート電極１４中央下のチャネル濃度よりも低くした構成とすることで、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域１５において発生したホットキャリアをソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ１の基板浮遊効果を抑制することが可能となる。この原理を図２を用いて説明する。
【００３４】
図２（ａ）は、ボディ領域端部に低濃度領域を有さないＳＯＩ−ＭＯＳＦＥＴ９００におけるゲート長方向に沿ったポジション毎の電子及び正孔のポテンシャルを示す図である。また、図２（ｂ）は、ボディ領域端部に低濃度領域を有する本実施例によるＳＯＩ−ＭＯＳＦＥＴ１におけるゲート長方向に沿ったポジション毎の電子及び正孔のポテンシャルを示す図である。図２（ａ）及び図２（ｂ）を参照すると明らかなように、ボディ領域端部に低濃度領域を有さないＳＯＩ−ＭＯＳＦＥＴ９００（図２（ａ）参照）と比較して、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１（図２（ｂ）参照）は、電子及び正孔のポテンシャルが変位することで、ショットキーバリアが低くなっている。このため、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１では、ボディ領域１５の底に溜まったホットキャリアをソース領域１６ｓ側へ効率よく引き出すことが可能であり、結果、ＳＯＩ−ＭＯＳＦＥＴ１の基板浮遊効果を低減することができる。
【００３５】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法を図面と共に詳細に説明する。図３から図９は、ＳＯＩ−ＭＯＳＦＥＴ１の製造方法を示すプロセス図である。
【００３６】
本製造方法では、先ず、図３（ａ）に示すように、支持基板１１ａ上にＢＯＸ層１１ｂとＳＯＩ層１１ｃとが順次積層されたＳＯＩ基板１１を準備する。なお、ＢＯＸ層１１ｂは、上述したように、膜厚が例えば１０００〜２０００Å程度のシリコン酸化膜である。また、ＳＯＩ層１１ｃは、上述したように、膜厚が例えば２００〜１０００Å程度で不純物濃度が例えば１×１０15／ｃｍ3程度のシリコン薄膜である。
【００３７】
次に、例えばＳＴＩ法を用いてＳＯＩ基板１１におけるＳＯＩ層１１ｃに素子分離絶縁膜１２を形成することで、図３（ｂ）に示すように、ＳＯＩ層１１ｃにおける素子形成領域１１Ａを区画する。
【００３８】
次に、ＳＯＩ層１１ｃ表面を熱酸化することで、これにバッファ酸化膜１０１を形成する。このバッファ酸化膜１０１は、次に形成するシリコン窒化膜１０２とＳＯＩ基板１１とを密着させるための密着層であり、例えば膜厚が７０〜１００Å程度のシリコン酸化膜である。続いて、バッファ酸化膜１０１上に、膜厚が例えば５００Å程度のシリコン窒化膜１０２を形成する。このシリコン窒化膜１０２は、次に形成する比較的厚いガラス酸化膜（第１絶縁膜）１０３をパターニングする際のエッチング量（深さ）を制限するためのストッパ膜である。したがって、この膜には、ガラス酸化膜１０３との選択比が十分に取れる膜（本例ではシリコン窒化膜）が使用される。続いて、シリコン窒化膜１０２上に、膜厚が例えば２０００Å程度のガラス酸化膜（ＮＳＧ（Nondoped Silicate Glass）膜とも言う）１０３を形成する。続いて、以上のように形成したガラス酸化膜１０３の上面を、例えばＣＭＰ（Chemical andMechanical Polishing）法を用いることで平坦化する。これにより、図３（ｃ）に示すように、ＳＯＩ層１１ｃ上にバッファ酸化膜１０１とシリコン窒化膜１０２とガラス酸化膜１０３とが順次積層される。なお、バッファ酸化膜１０１形成時の熱酸化では、加熱温度を例えば５００℃とし、加熱時間を例えば３０分とする。
【００３９】
次に、ガラス酸化膜１０３上に所定のレジスト液をスピン塗布し、既存のフォトリソグラフィ工程を経ることで、後工程においてゲート電極１４を形成する領域上、すなわちボディ領域１５が形成される領域上のガラス酸化膜１０３に開口を有するレジストパターンＲ１１を形成する。続いて、レジストパターンＲ１１をマスクとして用いつつガラス酸化膜１０３、シリコン窒化膜１０２及びバッファ酸化膜１０１を順次エッチングすることで、図４（ａ）に示すように、ボディ領域１５が形成される領域上のガラス酸化膜１０３に、ゲート長方向の長さが例えば２０００Å程度の開口１０３Ａを形成する。これにより、ガラス酸化膜１０３がゲート電極１４のパターンを反転させた、いわゆる抜きパターン（ダミーゲート１０３Ｂ）となると共に、ＳＯＩ層１１ｃの素子形成領域１１Ａにおいてゲート電極１４が形成される領域上が露出される。なお、ガラス酸化膜１０３のエッチングは、ＨＦによる等方性のウェットエッチングを用いることが好ましい。これは、等方性エッチングを用いた場合、ゲート電極１４の側面に形成されたガラス酸化膜１０３が除去し易いためである。
【００４０】
次に、レジストパターンＲ１１を除去した後、開口１０３Ａから露出した素子形成領域１１Ａ表面を熱酸化することで、図４（ｂ）に示すように、露出した素子形成領域１１Ａ上にマスク酸化膜１０４を形成する。このマスク酸化膜１０４は、後工程において閾値電圧Ｖｔ調整用の不純物をボディ領域１５へ注入する際にこのボディ領域１５が受けるダメージを低減するための膜であり、例えば膜厚が１００Å程度のシリコン酸化膜である。なお、マスク酸化膜１０４形成時の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とすることができる。
【００４１】
次に、ダミーゲート１０３Ｂをマスクとして用いつつ、ダミーゲート１０３Ｂの開口１０３Ａからマスク酸化膜１０４を介して素子形成領域１１Ａに閾値電圧Ｖｔ調整用の所定の不純物（本例ではｐ型のイオン）を注入することで、開口１０３Ａ下にボディ領域１５を形成する。この際、閾値電圧Ｖｔ調整用の所定の不純物は、ＳＯＩ基板１１表面に対して斜め方向から注入される。これにより、図５（ａ）に示すように、素子形成領域１１Ａに、高濃度領域１５ａと低濃度領域１５ｂとからなるボディ領域１５が形成される。なお、ダミーゲート１０３Ｂ下の領域であって、ボディ領域１５の一方の端と接する領域には、後工程においてソース領域１６ｓが形成される素子形成領域１１Ｓが形成され、他方の端と接する領域には、後工程においてドレイン領域１６ｄが形成される素子形成領域１１Ｄが形成される。
【００４２】
このボディ領域１５の形成工程をより詳しく述べる。本工程では、以上のように加工されたＳＯＩ基板１１を、図５（ｂ）に示すように、イオン注入用装置１１０に設けられたターンテーブル１１１に載置する。このターンテーブル１１１の回転軸は、イオン注入方向（本例では垂直方向とする）に対して所定角度（以下、これを入射角度θと言う）傾斜している。このため、この状態でＳＯＩ基板１１を回転させながら所定のイオンを注入した場合、開口１０３Ａ下の素子形成領域１１Ａ上（実際にはマスク酸化膜１０４上）には、ダミーゲート１０３Ｂの開口１０３Ａ側壁の影ができる。なお、本実施例で採用する入射角度θの範囲については、後述において詳細に説明する。
【００４３】
例えば図６（ａ）に示すように、ドレイン領域１６ｄが形成される側（図６（ａ）における素子形成領域１１Ｄ側）が高くなるようにＳＯＩ基板１１が傾斜している場合、素子形成領域１１Ｄ側のダミーゲート１０３Ｂ側壁がボディ領域１５上に迫り出したマスクとなる。このため、この状態で鉛直方向から所定の不純物を注入する場合、ボディ領域１５における素子形成領域１１Ｄ側の端上に、迫り出したダミーゲート１０３Ｂの影ができる。このため、この部分に注入される不純物の量が小さくなる。
【００４４】
一方、例えば図６（ｂ）に示すように、ソース領域１６ｓが形成される側（図６（ｂ）における素子形成領域１１Ｓ側）が高くなるようにＳＯＩ基板１１が傾斜している場合、素子形成領域１１Ｓ側のダミーゲート１０３Ｂ側壁がボディ領域１５上に迫り出したマスクとなる。このため、この状態で鉛直方向から所定の不純物を注入する場合、ボディ領域１５における素子形成領域１１Ｓ側の端上に、迫り出したダミーゲート１０３Ｂの影ができる。このため、この部分に注入される不純物の量が小さくなる。
【００４５】
なお、開口１０３Ａ下の素子形成領域１１Ａにおける略中央上には、上述のようなダミーゲート１０３Ｂ側壁の影が形成されないため、この部分に注入される不純物の量は低減されない。
【００４６】
以上の工程の結果、素子形成領域１１Ａにおける開口１０３Ａ下の領域には、図６（ｃ）に示すように、外周部に低濃度領域１５ｂを有し、中央部に高濃度領域１５ａを有するボディ領域１５が形成される。
【００４７】
なお、以上の工程において、閾値電圧Ｖｔ調整用の所定の不純物には例えばボロンイオン（二フッ化ホウ素イオンを含む）などを適用することができる。また、不純物注入条件には、例えば加速エネルギーを２０ＫｅＶ（キロエレクトロンボルト）程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。ただし、例えばｐ型のＳＯＩ−ＭＯＳＦＥＴを形成する場合、閾値電圧Ｖｔ調整用の所定の不純物には例えばリンイオンやヒ素イオンなどを適用することができる。この場合、不純物注入条件には、例えば加速エネルギーを１５〜２０ＫｅＶ程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。
【００４８】
次に、開口１０３Ａ下のマスク酸化膜１０４を除去した後、露出されたボディ領域１５表面を熱酸化することで、図７（ａ）に示すように、ボディ領域１５表面に、例えば膜厚が２０〜５０Å程度のシリコン酸化膜よりなるゲート絶縁膜１３を形成する。なお、マスク酸化膜１０４の除去には、例えば濃度が５％程度で温度が２５℃程度のフッ化水素酸溶液を使用したウェットエッチングを適用することができる。また、ゲート絶縁膜１３形成時の熱酸化条件としては、加熱温度を例えば８５０℃とし、加熱時間を例えば２０分とすることができる。
【００４９】
次に、例えば既存のＣＶＤ法にて、リンなどのｎ型の不純物を含んだポリシリコンをＳＯＩ基板１１表面に堆積させることで、図７（ｂ）に示すように、ダミーゲート１０３Ｂ上及びこれの開口１０３Ａ内にポリシリコン膜（第１導電体膜）１４Ａを形成する。なお、堆積させるポリシリコン膜１４Ａの膜厚は、ダミーゲート１０３Ｂの膜厚以上、言い換えれば開口１０３Ａの深さ以上の膜厚とする。これにより、開口１０３Ａ内を完全にポリシリコン膜１４Ａで埋めることが可能となる。
【００５０】
次に、例えば既存のＣＭＰ法にて、ダミーゲート１０３Ｂ上のポリシリコン膜１４Ａを除去することで、図８（ａ）に示すように、ダミーゲート１０３Ｂの開口１０３Ａ内、すなわちボディ領域１５上に、膜厚が例えば２０００Å程度のゲート電極１４を形成する。
【００５１】
次に、ＳＯＩ基板１１上のダミーゲート１０３Ｂとシリコン窒化膜１０２とバッファ酸化膜１０１とを順次エッチング除去することで、図８（ｂ）に示すように、ゲート電極１４下と隣接する素子形成領域１１Ｓ及び１１Ｄを露出させる。なお、ガラス酸化膜であるダミーゲート１０３Ｂの除去には、ＨＦによる等方性のウェットエッチングを用いることが好ましい。これは、等方性エッチングを用いた場合、ゲート電極１４の側面に形成されたガラス酸化膜１０３が除去し易いためである。
【００５２】
次に、ＳＯＩ基板１１上面全体を例えば熱酸化することで、図９（ａ）に示すように、少なくとも露出した素子形成領域１１Ｓ及び１１Ｄ表面にマスク酸化膜１０５を形成する。このマスク酸化膜１０５は、後工程においてソース領域１６ｓ及びドレイン領域１６ｄを形成する際の不純物注入により素子形成領域１１Ｓ及び１１Ｄが受けるダメージを低減するための膜であり、例えば膜厚が１００Å程度のシリコン酸化膜である。なお、マスク酸化膜１０４形成時の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とすることができる。
【００５３】
次に、ＳＯＩ基板１１上面全体に、例えばボロンイオン（二フッ化ホウ素イオンを含む）などの所定の不純物を注入する。この際、ゲート電極１４及び素子分離絶縁膜１２がマスクとなるため、所定の不純物は自己整合的に素子形成領域１１Ｓ及び１１Ｄへ注入される。続いて、素子形成領域１１Ｓ及び１１Ｄそれぞれへ注入された不純物を熱拡散する。これにより、図９（ｂ）に示すように、ゲート電極１４下のボディ領域１５を挟む一対のソース領域１６ｓ及びドレイン領域１６ｄが形成される。なお、ソース領域１６ｓ及びドレイン領域１６ｄ形成時のイオン注入では、ドーズ量を例えば１×１０15／ｃｍ2程度とし、加速エネルギー例えば１０ＫｅＶ程度とした条件を適用することができる。また、拡散時の熱処理には、例えば加熱温度を１０００℃とし、加熱時間を１０秒としたランプアニールを適用することができる。
【００５４】
以上の工程を経ることで、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１が作製される。
【００５５】
その後、形成したＳＯＩ−ＭＯＳＦＥＴ１上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１７にゲート電極１４並びにソース領域１６ｓ及びドレイン領域１６ｄ上面を露出させる開口を形成する。続いて、形成した開口にタングステン（Ｗ）などの導電体を充填することで、ゲート電極１４とソース領域１６ｓとドレイン領域１６ｄとの電気的な接続を層間絶縁膜１７上まで引き出すためのビア配線１８を形成する。この際、層間絶縁膜１７に形成した開口から露出するゲート電極１４表面とソース領域１６ｓ表面とドレイン領域１６ｄ表面とをそれぞれシリサイド化することで、それぞれにシリサイド膜を形成しても良い。続いて、層間絶縁膜１７上に銅やアルミニウムなどの導電体膜を形成した後、これを既存おフォトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、各ビア配線１８と電気的に接続されたメタル配線１９を形成する。これにより、図１に示すような断面構造を有するＳＯＩ−ＭＯＳＦＥＴ１を製造することができる。
【００５６】
なお、上述したように、本実施例では、ボディ領域１５端部に低濃度領域１５ｂを形成し、中央部に高濃度領域１５ａを形成する。このため、イオン注入方向に対するターンテーブル１１１の傾斜角度、言い換えればＳＯＩ基板１１表面に対するイオン注入方向の傾き（入射角度θ）は、以下の式１で表される範囲内に設定される。また、以下の式１において、Ｌは開口１０３Ａのゲート長方向の幅を示す。したがって、Ｌはゲート長に相当する。さらに、Ｈは開口１０３Ａの側面の高さを示す。したがって、Ｌはダミーゲート１０３Ｂ（ガラス酸化膜１０３）の膜厚に相当する。
【００５７】
【数２】
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【００５８】
入射角度θを以上のような範囲内に設定することで、図１０に示す図からも明らかなように、ボディ領域１５の略中央部にダミーゲート１０３Ｂの影が形成されないため、イオン注入時、この部分に常にイオンが照射される。これにより、ボディ領域１５における略中央部の不純物濃度が高くなり、結果、高濃度領域１５ａが形成される。なお、図１０は、本実施例における入射角度θの範囲を説明するための図である。
【００５９】
ただし、本実施例では、低濃度領域１５ｂのゲート長方向の幅に所望する値を得られるのであれば、入射角度θを可能な限り小さくする方が好ましい。例えば本実施例では、入射角度θが１０°以上２０°以下となるようにダミーゲート１０３Ｂの膜厚Ｈ及び開口１０３Ａのゲート長方向の長さＬを設定することが好ましい。これにより、注入する不純物の加速エネルギーを小さくすることが可能となり、結果、不純物注入時にボディ領域１５が受けるダメージを低減することができる。
【００６０】
また、本発明者らは、低濃度領域１５ｂのゲート長方向の幅を、ゲート長の約５分の１以上３分の１以下、例えば約４分の１程度とすることが好ましいことを実験により見出した。この場合、ダミーゲート１０３Ｂの膜厚を例えば２０００Å程度とし、開口１０３Ａのゲート長方向の幅を例えば２０００Å程度とし、ＳＯＩ層１１ｃの厚さを５００Å程度とすると、入射角度θは１４°程度となる。
【００６１】
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法では、ＳＯＩ基板１１を傾斜させた状態で回転させつつ所定の不純物を注入することで、ボディ領域１５にチャネル濃度が高い高濃度領域１５ａとチャネル濃度が低い低濃度領域１５ｂとを形成しているため、ボディ領域１５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。
【００６２】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法では、閾値電圧Ｖｔ調整のための不純物注入時に、ダミーゲート１０３Ｂの影がボディ領域１５の略中央に延在しない角度（入射角度θ）で所定の不純物が注入される。したがって、低濃度領域１５ｂのゲート長方向の幅が、ダミーゲート１０３Ｂの開口１０３Ａのゲート長方向の長さ、すなわちゲート長に依存せず、ダミーゲート１０３Ｂの高さＨと入射角度θとのみで決定される。このため、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧Ｖｔを、注入する不純物の量のみで制御することが可能である。
【００６３】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法では、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜１４ＡをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで、ゲート電極１４を形成する。このため、ゲート長の長いゲート電極１４を形成した場合でも、ゲート電極１４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【００６４】
・作用効果
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型（例えばｐ型）の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第１導電型（例えばｐ型）と逆極性である第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄとを有する。
【００６５】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ１の製造方法では、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、ＳＯＩ層１１ｃ上にガラス酸化膜１０３を形成し、ガラス酸化膜１０３に開口１０３Ａを形成することでダミーゲート１０３Ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ端下の領域に第１導電型（例えばｐ型）の低濃度領域１５ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ下の領域に低濃度領域１５ｂで挟まれ且つ低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａを形成し、ダミーゲート１０３Ｂ上及び開口１０３Ａ内に開口１０３Ａを完全に埋めるポリシリコン膜１４Ａを形成し、ポリシリコン膜１４Ａ表面を平坦化してダミーゲート１０３Ｂ上面を露出させることで、開口１０３Ａ内にゲート電極１４を形成し、ダミーゲート１０３Ｂを除去し、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟む一対の領域に第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄを形成する。
【００６６】
ゲート電極１４のエッジ下に中央部よりも不純物濃度が低い低濃度領域１５ｂを形成する、言い換えれば、ゲート電極１４下のボディ領域１５（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域１５において発生したホットキャリアを例えばソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ１の基板浮遊効果を抑制することが可能となる。また、低濃度領域１５ｂは、ゲート電極１４下の略中央部分に位置する高濃度領域１５ａよりもチャネル濃度が低い領域である。ただし、本実施例による低濃度領域１５ｂは、高濃度領域１５ａよりも不純物濃度が低い領域である。すなわち、この低濃度領域１５ｂは、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような低濃度領域１５ｂは、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、ＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧のばらつきを抑制することが可能となる。
【００６７】
また、本実施例によるゲート電極１４は、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜１４ＡをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで形成される。このため、ゲート長の長いゲート電極１４を形成した場合でも、ゲート電極１４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【００６８】
また、本実施例では、高濃度領域１５ａ及び低濃度領域１５ｂが、開口１０３Ａを有するダミーゲート１０３Ｂが形成されたＳＯＩ基板１１を所定方向（イオン注入方向）に対して所定角度（θ）傾けた状態で回転させつつ、イオン注入方向から開口１０３Ａを介して第１導電型（例えばｐ型）の不純物を注入することで形成される。このため、ボディ領域１５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。
【００６９】
また、この際の所定角度（θ）は、ダミーゲート１０３Ｂの膜厚をＨとし、開口１０３Ａのゲート長方向の長さをＬとした場合、上述した式１を満足する範囲内に設定される。所定角度（θ）を以上の条件を満足する範囲内で設定することで、閾値電圧Ｖｔ調整のための不純物注入時に、ダミーゲート１０３Ｂの影がボディ領域１５の略中央に延在しない。したがって、低濃度領域１５ｂのゲート長方向の幅が、ダミーゲート１０３Ｂの開口１０３Ａのゲート長方向の長さ、すなわちゲート長に依存せず、ダミーゲート１０３Ｂの高さＨと入射角度θとのみで決定される。このため、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ１の閾値電圧Ｖｔを、注入する不純物の量のみで制御することが可能である。
【００７０】
また、本実施例では、低濃度領域１５ｂのゲート長方向の長さが、ゲート電極１４のゲート長方向の長さの５分の１以上３分の１以下となるように設定されることが好ましい。
【実施例２】
【００７１】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、なお、以下の説明では、ｎ型のチャネルが形成されるＳＯＩ−ＭＯＳＦＥＴを例に挙げて説明する。また、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００７２】
・構成
図１１は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ２の概略構成を示す図である。なお、図１１では、ＳＯＩ−ＭＯＳＦＥＴ２をゲート幅方向と垂直な面で切断した際の断面図を示す。
【００７３】
図１１に示すように、ＳＯＩ−ＭＯＳＦＥＴ２は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様の構成において、ゲート絶縁膜１３がゲート絶縁膜２３に置き換えられている。
【００７４】
ゲート絶縁膜２３は、ゲート絶縁膜１３と同様に、ボディ領域１５上に形成される。このゲート絶縁膜２３は、例えばＣＶＤ法で形成されたＨｉｇｈ−ｋ膜である。なお、Ｈｉｇｈ−ｋ膜とは、例えばシリコン酸化膜の比誘電率（３．９）よりも比誘電率の高い絶縁膜である。また、その膜厚は、例えば１０〜５０Å程度とすることができる。
【００７５】
このようなＨｉｇｈ−ｋ膜をゲート絶縁膜２３に使用することで、リーク電流の抑制効果を高めることができる。また、この理由から、ゲート絶縁膜２３を薄膜化することが可能となる。
【００７６】
その他の構成は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様であるため、ここでは詳細な説明を省略する。
【００７７】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２の製造方法を図面と共に詳細に説明する。図１２から図１４は、ＳＯＩ−ＭＯＳＦＥＴ２の製造方法を示すプロセス図である。なお、本実施例による製造方法では、ＳＯＩ基板１１上にダミーゲート１０３Ｂを形成するまでの工程（図３（ａ）から図４（ａ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、ガラス酸化膜１０３に形成される開口１０３Ａ’のゲート長方向の長さが、後述するＨｉｇｈ−ｋ膜２３Ａの膜厚の２倍分だけ、実施例１による開口１０３Ａよりも大きくなる。また、本実施例による製造方法では、ボディ領域１５上にゲート絶縁膜２３及びゲート電極１４を形成後、素子形成領域１１Ｓ及び１１Ｄを露出させた後の工程（図９（ａ）及び図９（ｂ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００７８】
本製造方法では、実施例１による工程（図３（ａ）から図４（ａ）参照）を用いてＳＯＩ基板１１上にダミーゲート１０３Ｂを形成すると、次に、例えば既存のＣＶＤ法を用いることで、図１２（ａ）に示すように、ダミーゲート１０３Ｂ上面並びに開口１０３Ａ’側面及び底面に、膜厚が例えば１０〜５０Å程度のＨｉｇｈ−ｋ膜２３Ａを形成する。
【００７９】
次に、ダミーゲート１０３Ｂをマスクとして用いつつ、ダミーゲート１０３Ｂの開口１０３Ａ’からＨｉｇｈ−ｋ膜２３Ａを介して素子形成領域１１Ａに閾値電圧Ｖｔ調整用の所定の不純物（本例ではｎ型のイオン）を注入することで、開口１０３Ａ’下にボディ領域１５を形成する。この際、閾値電圧Ｖｔ調整用の所定の不純物は、実施例１と同様に、ＳＯＩ基板１１表面に対して斜め方向から注入される。これにより、図１２（ｂ）に示すように、素子形成領域１１Ａに、高濃度領域１５ａと低濃度領域１５ｂとからなるボディ領域１５が形成されると共に、ダミーゲート１０３Ｂ下の領域であってボディ領域１５の一方の端と接する領域に後工程においてソース領域１６ｓが形成される素子形成領域１１Ｓが形成され、他方の端と接する領域に後工程においてドレイン領域１６ｄが形成される素子形成領域１１Ｄが形成される。
【００８０】
なお、以上の工程において、閾値電圧Ｖｔ調整用の所定の不純物には、実施例１と同様に、例えばボロンイオン（二フッ化ホウ素イオンを含む）などを適用することができる。また、不純物注入条件には、例えば加速エネルギーを１５〜２０ＫｅＶ（キロエレクトロンボルト）程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。ただし、例えばｎ型のＳＯＩ−ＭＯＳＦＥＴを形成する場合、閾値電圧Ｖｔ調整用の所定の不純物には例えばリンイオンやヒ素イオンなどを適用することができる。この場合、不純物注入条件には、例えば加速エネルギーを２０ＫｅＶ程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。
【００８１】
次に、例えば既存のＣＶＤ法にて、リンなどのｎ型の不純物を含んだポリシリコンをＳＯＩ基板１１表面に堆積させることで、図１３（ａ）に示すように、Ｈｉｇｈ−ｋ膜２３Ａ上及び開口１０３Ａ’内にポリシリコン膜１４Ａを形成する。なお、堆積させるポリシリコン膜１４Ａの膜厚は、ダミーゲート１０３Ｂの膜厚以上、言い換えれば開口１０３Ａ’の深さ以上の膜厚とする。これにより、開口１０３Ａ’内を完全にポリシリコン膜１４Ａで埋めることが可能となる。なお、ポリシリコン膜１４Ａの成膜では、例えばＳｉＨ4とＰＨ3との混合ガスを使用することができる。この際のガス流量比は、例えばＳｉＨ4：ＰＨ3＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．６Ｔｏｒｒとし、ステージ温度を６２０℃とすることができる。
【００８２】
次に、例えば既存のＣＭＰ法にて、ダミーゲート１０３Ｂ上のポリシリコン膜１４Ａ及びＨｉｇｈ−ｋ膜２３Ａを除去することで、図１３（ｂ）に示すように、ダミーゲート１０３Ｂの開口１０３Ａ’内、すなわちボディ領域１５上に、膜厚が例えば２０００Å程度のゲート電極１４を形成する。なお、開口１０３Ａ’側面、すなわちゲート電極１４側面には、Ｈｉｇｈ−ｋ膜２３Ｂが残留する。
【００８３】
次に、ＳＯＩ基板１１上のダミーゲート１０３Ｂ及びＨｉｇｈ−ｋ膜２３Ｂとシリコン窒化膜１０２とバッファ酸化膜１０１とを順次エッチング除去することで、図１４に示すように、ゲート電極１４下と隣接する素子形成領域１１Ｓ及び１１Ｄを露出させると共に、ゲート電極１４下、すなわちボディ領域１５上にＨｉｇｈ−ｋ膜よりなり、膜厚が例えば１０〜５０Å程度のゲート絶縁膜２３を形成する。なお、ガラス酸化膜であるダミーゲート１０３Ｂの除去には、ＨＦによる等方性のウェットエッチングを用いることが好ましい。これは、等方性エッチングを用いた場合、ゲート電極１４の側面に形成されたガラス酸化膜１０３が除去し易いためである。
【００８４】
その後、実施例１による工程（図９（ａ）及び図９（ｂ）参照）を用いてソース領域１６ｓ及びドレイン領域１６ｄを形成することで、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２が作製する。
【００８５】
続いて、形成したＳＯＩ−ＭＯＳＦＥＴ２上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１７にゲート電極１４並びにソース領域１６ｓ及びドレイン領域１６ｄ上面を露出させる開口を形成する。続いて、形成した開口にタングステン（Ｗ）などの導電体を充填することで、ゲート電極１４とソース領域１６ｓとドレイン領域１６ｄとの電気的な接続を層間絶縁膜１７上まで引き出すためのビア配線１８を形成する。この際、層間絶縁膜１７に形成した開口から露出するゲート電極１４表面とソース領域１６ｓ表面とドレイン領域１６ｄ表面とをそれぞれシリサイド化することで、それぞれにシリサイド膜を形成しても良い。続いて、層間絶縁膜１７上に銅やアルミニウムなどの導電体膜を形成した後、これを既存おフォトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、各ビア配線１８と電気的に接続されたメタル配線１９を形成する。これにより、図１１に示すような断面構造を有するＳＯＩ−ＭＯＳＦＥＴ２を製造することができる。
【００８６】
・作用効果
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型（例えばｐ型）の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第１導電型（例えばｐ型）と逆極性である第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄとを有する。
【００８７】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ２の製造方法では、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、ＳＯＩ層１１ｃ上にガラス酸化膜１０３を形成し、ガラス酸化膜１０３に開口１０３Ａ’を形成することでダミーゲート１０３Ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ’端下の領域に第１導電型（例えばｐ型）の低濃度領域１５ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ’下の領域に低濃度領域１５ｂで挟まれ且つ低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａを形成し、ダミーゲート１０３Ｂ上及び開口１０３Ａ’内に開口１０３Ａ’を完全に埋めるポリシリコン膜１４Ａを形成し、ポリシリコン膜１４Ａ表面を平坦化してダミーゲート１０３Ｂ上面を露出させることで、開口１０３Ａ’内にゲート電極１４を形成し、ダミーゲート１０３Ｂを除去し、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟む一対の領域に第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄを形成する。
【００８８】
ゲート電極１４のエッジ下に中央部よりも不純物濃度が低い低濃度領域１５ｂを形成する、言い換えれば、ゲート電極１４下のボディ領域１５（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、実施例１と同様に、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域１５において発生したホットキャリアを例えばソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ２の基板浮遊効果を抑制することが可能となる。また、低濃度領域１５ｂは、ゲート電極１４下の略中央部分に位置する高濃度領域１５ａよりもチャネル濃度が低い領域である。ただし、本実施例による低濃度領域１５ｂは、高濃度領域１５ａよりも不純物濃度が低い領域である。すなわち、この低濃度領域１５ｂは、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような低濃度領域１５ｂは、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧のばらつきを抑制することが可能となる。
【００８９】
また、本実施例によるゲート電極１４は、実施例１と同様に、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜１４ＡをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで形成される。このため、ゲート長の長いゲート電極１４を形成した場合でも、ゲート電極１４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【００９０】
また、本実施例では、実施例１と同様に、高濃度領域１５ａ及び低濃度領域１５ｂが、開口１０３Ａ’を有するダミーゲート１０３Ｂが形成されたＳＯＩ基板１１を所定方向（イオン注入方向）に対して所定角度（θ）傾けた状態で回転させつつ、イオン注入方向から開口１０３Ａ’を介して第１導電型（例えばｐ型）の不純物を注入することで形成される。このため、ボディ領域１５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。
【００９１】
また、この際の所定角度（θ）は、ダミーゲート１０３Ｂの膜厚をＨとし、開口１０３Ａ’のゲート長方向の長さからＨｉｇｈ−ｋ膜２３Ａの膜厚の２倍を引いた値をＬとした場合、実施例１と同様に、上述した式１を満足する範囲内に設定される。所定角度（θ）を以上の条件を満足する範囲内で設定することで、閾値電圧Ｖｔ調整のための不純物注入時に、ダミーゲート１０３Ｂの影がボディ領域１５の略中央に延在しない。したがって、低濃度領域１５ｂのゲート長方向の幅が、ダミーゲート１０３Ｂの開口１０３Ａ’のゲート長方向の長さ、すなわちゲート長に依存せず、ダミーゲート１０３Ｂの高さＨと入射角度θとのみで決定される。このため、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ２の閾値電圧Ｖｔを、注入する不純物の量のみで制御することが可能である。
【００９２】
また、本実施例では、実施例１と同様に、低濃度領域１５ｂのゲート長方向の長さが、ゲート電極１４のゲート長方向の長さの５分の１以上３分の１以下となるように設定されることが好ましい。
【００９３】
また、本実施例では、ゲート絶縁膜２３が、シリコン酸化膜よりも比誘電率の高い絶縁膜、例えばＨｉｇｈ−ｋ膜である。このようなＨｉｇｈ−ｋ膜をゲート絶縁膜２３に使用することで、リーク電流の抑制効果を高めることができる。また、この理由から、ゲート絶縁膜２３を薄膜化することが可能となる。
【実施例３】
【００９４】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
【００９５】
・構成
図１５は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ３の概略構成を示す図である。なお、図１５では、ＳＯＩ−ＭＯＳＦＥＴ３をゲート幅方向と垂直な面で切断した際の断面図を示す。
【００９６】
図１５に示すように、ＳＯＩ−ＭＯＳＦＥＴ３は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様の構成において、ゲート電極１４がゲート電極３４に置き換えられると共に、ボディ領域１５がボディ領域３５に置き換えられている。
【００９７】
ゲート電極３４は、実施例１と同様に、例えば所定の不純物（好ましくはｎ型の不純物）を含むことで導電性を有するポリシリコン膜であり、ゲート絶縁膜１３上に形成される。また、その膜厚は、例えば２０００Å程度とすることができる。ただし、本実施例によるゲート電極３４は、後述する製造工程において高濃度領域３５ａを形成する際の不純物注入から低濃度領域３５ｂを保護するための保護膜として機能するサイドウォール（後述するサイドウォール３４Ｂに相当）と、サイドウォール３４Ｂが形成された開口１０３Ａ内に導電性を有するポリシリコンを充填することで形成されたポリシリコン膜（後述するポリシリコン膜３４Ｄに相当）とよりなる。なお、このようなゲート電極３４の形成方法については、後述において詳細に説明する。
【００９８】
また、ボディ領域３５は、実施例１と同様に、ＳＯＩ−ＭＯＳＦＥＴ３の閾値電圧Ｖｔを制御するために所定の不純物が注入された領域である。したがって、本実施例では、ｐ型の不純物（例えばボロンイオンなど）が注入された領域である。また、ボディ領域３５は、ボディ領域３５の略中央に形成された高濃度領域３５ａと、ボディ領域３５の端部に形成された低濃度領域３５ｂとを有する。ただし、本実施例では、上述したようにサイドウォール３４Ｂを用いて高濃度領域３５ａと低濃度領域３５ｂとの不純物の濃度差を実現している。このため、本実施例では、低濃度領域３５ｂのゲート長方向における長さをサイドウォール３４Ｂのゲート長方向の幅によって任意に設定することが可能となると共に、高濃度領域３５ａと低濃度領域３５ｂとのそれぞれの濃度を任意に設定することが可能となる。例えば高濃度領域３５ａの不純物濃度は１×１０18／ｃｍ3程度であり、また、例えば低濃度領域３５ｂの不純物濃度は１×１０17／ｃｍ3程度である。
【００９９】
このように、ボディ領域３５における高濃度領域３５ａの不純物濃度と、同じくボディ領域３５における低濃度領域３５ｂの不純物濃度とを、それぞれ独立して任意に設定できるように構成することで、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合付近の電界を更に緩和することが可能となるため、この部分におけるホットキャリアの発生を更に低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合部分におけるショットキーバリアを更に低減することが可能となり、ボディ領域３５において発生したホットキャリアを例えばソース領域１６ｓ側から更に効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ３の基板浮遊効果を更に抑制することが可能となる。
【０１００】
なお、低濃度領域３５ｂの不純物濃度は、高濃度領域３５ａの不純物濃度の半分以下であることが好ましい。このような値とすることで、ソース領域１６ｓ側のショットキーバリアを低減することができるため、ボディ領域３５において発生したホットキャリアをソース領域１６ｓ側から効率よく引き抜くことが可能となり、結果、基板浮遊効果を抑制することが可能となる。
【０１０１】
その他の構成は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様であるため、ここでは詳細な説明を省略する。
【０１０２】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３の製造方法を図面と共に詳細に説明する。図１６から図１９は、ＳＯＩ−ＭＯＳＦＥＴ３の製造方法を示すプロセス図である。なお、本実施例による製造方法では、ＳＯＩ基板１１上にダミーゲート１０３Ｂを形成するまでの工程（図３（ａ）から図４（ａ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。また、本実施例による製造方法では、ダミーゲート１０３Ｂの開口１０３Ａ内にゲート電極３４を形成した後の工程（図８（ｂ）から図９（ｂ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。
【０１０３】
本製造方法では、実施例１による工程（図３（ａ）から図４（ａ）参照）を用いてＳＯＩ基板１１上にダミーゲート１０３Ｂを形成すると、次に、開口１０３Ａ下に露出された素子形成領域１１Ａ表面を熱酸化することで、図１６（ａ）に示すように、露出した素子形成領域１１Ａ表面に、例えば膜厚が２０〜５０Å程度のシリコン酸化膜よりなるゲート絶縁膜１３を形成する。なお、ゲート絶縁膜１３形成時の熱酸化条件としては、加熱温度を例えば８５０℃とし、加熱時間を例えば２０分とすることができる。
【０１０４】
次に、ダミーゲート１０３Ｂをマスクとして用いつつ、ダミーゲート１０３Ｂの開口１０３Ａからゲート絶縁膜１３を介して素子形成領域１１Ａに閾値電圧Ｖｔ調整用の所定の不純物（本例ではｐ型のイオン）を注入することで、図１６（ｂ）に示すように、開口１０３Ａ下に低濃度領域３５ｂと同等の不純物濃度を有する低濃度領域３５Ａを形成する。なお、この工程では、閾値電圧Ｖｔ調整用の所定の不純物には例えばボロンイオン（二フッ化ホウ素イオンを含む）などを適用することができる。また、不純物注入条件には、例えば加速エネルギーを２０ＫｅＶ（キロエレクトロンボルト）程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。ただし、例えばｐ型のＳＯＩ−ＭＯＳＦＥＴを形成する場合、閾値電圧Ｖｔ調整用の所定の不純物には例えばリンイオンやヒ素イオンなどを適用することができる。この場合、不純物注入条件には、例えば加速エネルギーを１５〜２０ＫｅＶ程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。
【０１０５】
次に、例えば既存のＣＶＤ法にて、リンなどのｎ型の不純物を含んだポリシリコンをＳＯＩ基板１１表面に堆積させることで、図１７（ａ）に示すように、ダミーゲート１０３Ｂ上面からの膜厚が例えば２５０Å程度のポリシリコン膜３４Ａを形成する。この際、開口１０３Ａ内の側面及びゲート絶縁膜１３上にも、膜厚が例えば２５０Å程度のポリシリコン膜３４Ａが形成される。
【０１０６】
次に、例えば既存の異方性ドライエッチングにて、ダミーゲート１０３Ｂ上及び開口１０３Ａ内のポリシリコン膜３４Ａをパターニングすることで、図１７（ｂ）に示すように、開口１０３Ａ内の側面に、ゲート長方向の最大の幅が例えば２５０Å程度のサイドウォール３４Ｂを形成する。なお、この際の異方性ドライエッチングには、例えばＨＢｒガスとＯ2ガスとの混合ガスをエッチングガスとして用いることができる。この際の流量比は、例えばＨＢｒ：Ｏ2＝１００：３とすることができる。
【０１０７】
次に、ダミーゲート１０３Ｂ及びサイドウォール３４Ｂをマスクとして用いつつ、ダミーゲート１０３Ｂの開口１０３Ａからゲート絶縁膜１３を介して素子形成領域１１Ａに閾値電圧Ｖｔ調整用の所定の不純物（本例ではｐ型のイオン）を注入することで、図１８（ａ）に示すように、低濃度領域３５Ａにおける略中央に高濃度領域３５ａを形成する。この際、ボディ領域３５の端部には、低濃度領域３５Ａの残りとして、低濃度領域３５ｂが形成される。なお、この工程では、閾値電圧Ｖｔ調整用の所定の不純物には例えばボロンイオン（二フッ化ホウ素イオンを含む）などを適用することができる。また、不純物注入条件には、例えば加速エネルギーを２０ＫｅＶ（キロエレクトロンボルト）程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。ただし、例えばｐ型のＳＯＩ−ＭＯＳＦＥＴを形成する場合、閾値電圧Ｖｔ調整用の所定の不純物には例えばリンイオンやヒ素イオンなどを適用することができる。この場合、不純物注入条件には、例えば加速エネルギーを１５〜２０ＫｅＶ程度とし、ドーズ量を１×１０12／ｃｍ2程度とした条件を適用することができる。
【０１０８】
次に、例えば既存のＣＶＤ法にて、リンなどのｎ型の不純物を含んだポリシリコンをＳＯＩ基板１１表面に堆積させることで、図１８（ｂ）に示すように、ダミーゲート１０３Ｂ上及びこれの開口１０３Ａ内にポリシリコン膜３４Ｃを形成する。なお、堆積させるポリシリコン膜３４Ｃの膜厚は、ダミーゲート１０３Ｂの膜厚以上、言い換えれば開口１０３Ａの深さ以上の膜厚とする。これにより、開口１０３Ａ内を完全にサイドウォール３４Ｂ及びポリシリコン膜３４Ｃで埋めることが可能となる。
【０１０９】
次に、例えば既存のＣＭＰ法にて、ダミーゲート１０３Ｂ上のポリシリコン膜３４Ｃを除去することで、図１９に示すように、ダミーゲート１０３Ｂの開口１０３Ａ内、すなわちボディ領域３５上に、サイドウォール３４Ｂとポリシリコン膜３４Ｃの残りであるポリシリコン膜３４Ｄとよりなるゲート電極３４が形成される。
【０１１０】
その後、実施例１による工程（図８（ｂ）から図９（ｂ）参照）を用いてゲート電極３４下を挟む素子形成領域１１Ｄ及び１１Ｓを露出させた後、これらに所定の不純物を注入することでソース領域１６ｓ及びドレイン領域１６ｄを形成する。これにより、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３が作製される。
【０１１１】
続いて、形成したＳＯＩ−ＭＯＳＦＥＴ３上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１７にゲート電極３４並びにソース領域１６ｓ及びドレイン領域１６ｄ上面を露出させる開口を形成する。続いて、形成した開口にタングステン（Ｗ）などの導電体を充填することで、ゲート電極３４とソース領域１６ｓとドレイン領域１６ｄとの電気的な接続を層間絶縁膜１７上まで引き出すためのビア配線１８を形成する。この際、層間絶縁膜１７に形成した開口から露出するゲート電極３４表面とソース領域１６ｓ表面とドレイン領域１６ｄ表面とをそれぞれシリサイド化することで、それぞれにシリサイド膜を形成しても良い。続いて、層間絶縁膜１７上に銅やアルミニウムなどの導電体膜を形成した後、これを既存おフォトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、各ビア配線１８と電気的に接続されたメタル配線１９を形成する。これにより、図１５に示すような断面構造を有するＳＯＩ−ＭＯＳＦＥＴ３を製造することができる。
【０１１２】
・作用効果
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極３４と、ＳＯＩ層１１ｃにおけるゲート電極３４端下の領域に形成された第１導電型（例えばｐ型）の低濃度領域３５ｂと、ゲート電極３４下であってＳＯＩ層１１ｃにおける低濃度領域３５ｂで挟まれた領域に形成され、低濃度領域３５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域３５ａと、ＳＯＩ層１１ｃにおける高濃度領域３５ａ及び低濃度領域３５ｂを挟む一対の領域に形成され、第１導電型（例えばｐ型）と逆極性である第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄとを有する。
【０１１３】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ３の製造方法では、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、ＳＯＩ層１１ｃ上にガラス酸化膜１０３を形成し、ガラス酸化膜１０３に開口１０３Ａを形成することでダミーゲート１０３Ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ端下の領域に第１導電型（例えばｐ型）の低濃度領域３５ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ下の領域に低濃度領域３５ｂで挟まれ且つ低濃度領域３５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域３５ａを形成し、ダミーゲート１０３Ｂ上及び開口１０３Ａ内に開口１０３Ａを完全に埋めるサイドウォール３４Ｂ及びポリシリコン膜３４Ｃを形成し、ポリシリコン膜３４Ｃ表面を平坦化してダミーゲート１０３Ｂ上面を露出させることで、開口１０３Ａ内にゲート電極３４を形成し、ダミーゲート１０３Ｂを除去し、ＳＯＩ層１１ｃにおけるゲート電極３４下を挟む一対の領域に第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄを形成する。
【０１１４】
ゲート電極３４のエッジ下に中央部よりも不純物濃度が低い低濃度領域３５ｂを形成する、言い換えれば、ゲート電極３４下のボディ領域３５（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域３５において発生したホットキャリアを例えばソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ３の基板浮遊効果を抑制することが可能となる。また、低濃度領域３５ｂは、ゲート電極３４下の略中央部分に位置する高濃度領域３５ａよりもチャネル濃度が低い領域である。ただし、本実施例による低濃度領域３５ｂは、高濃度領域３５ａよりも不純物濃度が低い領域である。すなわち、この低濃度領域３５ｂは、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような低濃度領域３５ｂは、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、ＳＯＩ−ＭＯＳＦＥＴ３の閾値電圧のばらつきを抑制することが可能となる。
【０１１５】
また、本実施例によるゲート電極３４は、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜３４ＣをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで形成される。このため、ゲート長の長いゲート電極３４を形成した場合でも、ゲート電極３４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【０１１６】
また、本実施例では、開口１０３Ａの側面にサイドウォール３４Ｂを形成する。低濃度領域３５ｂは、ダミーゲート１０３Ｂをマスクとして用いつつ開口１０３Ａを介してＳＯＩ層１１ｃに第１導電型（例えばｐ型）の不純物を注入することで形成され、高濃度領域３５ａは、ダミーゲート１０３Ｂとサイドウォール３４Ｂとをマスクとして用いつつ開口１０３Ａを介してＳＯＩ層１１ｃに第１導電型（例えばｐ型）の不純物を注入することで形成される。このため、ボディ領域３５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ３の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。さらに、高濃度領域３５ａをサイドウォール３４Ｂを用いた別の工程で形成しているため、高濃度領域３５ａ及び低濃度領域３５ｂそれぞれの不純物濃度を、それぞれ任意に設定することができる。これにより、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合付近の電界を更に緩和することが可能となるため、この部分におけるホットキャリアの発生を更に低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域３５との接合部分におけるショットキーバリアを更に低減することが可能となり、ボディ領域３５において発生したホットキャリアを例えばソース領域１６ｓ側から更に効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ３の基板浮遊効果を更に抑制することが可能となる。
【０１１７】
なお、低濃度領域３５ｂの不純物濃度は、高濃度領域３５ａの不純物濃度の半分以下であることが好ましい。このような値とすることで、ソース領域１６ｓ側のショットキーバリアを低減することができるため、ボディ領域３５において発生したホットキャリアをソース領域１６ｓ側から効率よく引き抜くことが可能となり、結果、基板浮遊効果を抑制することが可能となる。
【０１１８】
また、本実施例によるサイドウォール３４Ｂは、ダミーゲート１０３Ｂ上及び開口１０３Ａ内に開口１０３Ａを完全に埋めないポリシリコン膜３４Ｃを形成し、このポリシリコン膜３４Ｃを異方性ドライエッチングすることで形成するができる。
【０１１９】
また、本実施例では、低濃度領域３５ｂのゲート長方向の長さが、ゲート電極３４のゲート長方向の長さの５分の１以上３分の１以下となるように設定されることが好ましい。
【実施例４】
【０１２０】
次に、本発明の実施例４について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例３のいずれかと同様である。
【０１２１】
・構成
図２０は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ４の概略構成を示す図である。なお、図２０では、ＳＯＩ−ＭＯＳＦＥＴ４をゲート幅方向と垂直な面で切断した際の断面図を示す。
【０１２２】
図２０に示すように、ＳＯＩ−ＭＯＳＦＥＴ４は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様の構成において、ゲート絶縁膜１３がバッファ酸化膜４３ａとシリコン窒化膜４３ｂとからなるゲート絶縁膜４３に置き換えられている。
【０１２３】
バッファ酸化膜４３ａは、上層のシリコン窒化膜４３ｂとＳＯＩ層１１ｃとを密着させるための密着層であり、例えば膜厚が１０〜５０Å程度のシリコン酸化膜である。
【０１２４】
シリコン窒化膜４３ｂは、ゲート絶縁膜４３の主構成である。その膜厚は、例えば２０〜５０Å程度である。なお、このシリコン窒化膜４３ｂは、製造工程においてガラス酸化膜１０３をパターニングする際のエッチング量（深さ）を制限するためのストッパ膜として使用したシリコン窒化膜４３Ｂをパターニングして形成した絶縁膜である。すなわち、本実施例では、ストッパ膜として使用したシリコン窒化膜４３Ｂを使用してゲート絶縁膜４３を形成する。
【０１２５】
このように、ストッパ膜として使用したシリコン窒化膜４３Ｂを使用してゲート絶縁膜４３を形成することで、ゲート絶縁膜を別途形成する工程が不要となるため、製造方法を簡略化することができる。結果、製造コストを低減することが可能となる。
【０１２６】
その他の構成は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様であるため、ここでは詳細な説明を省略する。
【０１２７】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ４の製造方法を図面と共に詳細に説明する。図２１及び図２２は、ＳＯＩ−ＭＯＳＦＥＴ４の製造方法を示すプロセス図である。なお、本実施例による製造方法では、ＳＯＩ基板１１におけるＳＯＩ層１１ｃに素子分離絶縁膜１２を形成することで素子形成領域１１Ａを区画するまでの工程（図３（ａ）及び図３（ｂ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。また、本実施例による製造方法では、ダミーゲート１０３Ｂ上及びこれの開口１０３Ａ内にゲート電極１４形成用のポリシリコン膜１４Ａを形成した後の工程（図７（ｂ）から図８（ｂ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。
【０１２８】
本製造方法では、実施例１による工程（図３（ａ）及び図３（ｂ）参照）を用いてＳＯＩ基板１１におけるＳＯＩ層１１ｃを複数の素子形成領域１１Ａに区画すると、次に、ＳＯＩ層１１ｃ表面を熱酸化することで、これにバッファ酸化膜４３Ａを形成する。このバッファ酸化膜４３Ａは、次に形成するシリコン窒化膜４３ＢとＳＯＩ基板１１とを密着させるための密着層であり、例えば膜厚が１０〜５０Å程度のシリコン酸化膜である。続いて、バッファ酸化膜４３Ａ上に、膜厚が例えば２０〜５０Å程度のシリコン窒化膜４３Ｂを形成する。このシリコン窒化膜４３Ｂは、上述したように、次に形成する比較的厚いガラス酸化膜１０３をパターニングする際のエッチング量（深さ）を制限するためのストッパ膜である。したがって、この膜には、ガラス酸化膜１０３との選択比が十分に取れる膜（本例ではシリコン窒化膜）が使用される。続いて、シリコン窒化膜４３Ｂ上に、膜厚が例えば２０００Å程度のガラス酸化膜（ＮＳＧ膜）１０３を形成する。続いて、以上のように形成したガラス酸化膜１０３の上面を、例えばＣＭＰ法を用いることで平坦化する。これにより、図２１（ａ）に示すように、ＳＯＩ層１１ｃ上にバッファ酸化膜４３Ａとシリコン窒化膜４３Ｂとガラス酸化膜１０３とが順次積層される。なお、バッファ酸化膜４３Ａ、シリコン窒化膜４３Ｂ及びガラス酸化膜１０３それぞれの形成条件は、実施例１におけるバッファ酸化膜１０１、シリコン窒化膜１０２及びガラス酸化膜１０３それぞれと同様とすることができる。
【０１２９】
次に、ガラス酸化膜１０３上に所定のレジスト液をスピン塗布し、既存のフォトリソグラフィ工程を経ることで、後工程においてゲート電極１４を形成する領域上、すなわちボディ領域１５が形成される領域上ガラス酸化膜１０３に開口を有するレジストパターンＲ１１を形成する。続いて、レジストパターンＲ１１をマスクとして用いつつガラス酸化膜１０３をエッチングすることで、図２２（ｂ）に示すように、ボディ領域１５が形成される領域上のガラス酸化膜１０３に開口１０３Ａを形成する。これにより、ガラス酸化膜１０３がゲート電極１４のパターンを反転させた、いわゆる抜きパターン（ダミーゲート１０３Ｂ）となると共に、ＳＯＩ層１１ｃの素子形成領域１１Ａにおいてゲート電極１４が形成される領域上が露出される。
【０１３０】
次に、ダミーゲート１０３Ｂをマスクとして用いつつ、ダミーゲート１０３Ｂの開口１０３Ａからシリコン窒化膜４３Ｂ及びバッファ酸化膜４３Ａを介して素子形成領域１１Ａに閾値電圧Ｖｔ調整用の所定の不純物（本例ではｎ型のイオン）を注入することで、開口１０３Ａ下にボディ領域１５を形成する。この際、閾値電圧Ｖｔ調整用の所定の不純物は、実施例１と同様に、ＳＯＩ基板１１表面に対して斜め方向から注入される。これにより、図２２に示すように、素子形成領域１１Ａに、高濃度領域１５ａと低濃度領域１５ｂとからなるボディ領域１５が形成されると共に、ダミーゲート１０３Ｂ下の領域であってボディ領域１５の一方の端と接する領域に後工程においてソース領域１６ｓが形成される素子形成領域１１Ｓが形成され、他方の端と接する領域に後工程においてドレイン領域１６ｄが形成される素子形成領域１１Ｄが形成される。
【０１３１】
その後、実施例１による工程（図７（ｂ）から図９（ｂ）参照）を用いてゲート電極１４並びにソース領域１６ｓ及びドレイン領域１６ｄを形成すると共に、シリコン窒化膜４３Ｂ及びバッファ酸化膜４３Ａをパターニングしてシリコン窒化膜４３ｂ及びバッファ酸化膜４３ａよりなるゲート絶縁膜４３を形成することで、本実施例によるＳＯＩ−ＭＯＳＦＥＴ４を作製する。なお、ボディ領域１５上以外のシリコン窒化膜４３Ｂ及びバッファ酸化膜４３Ａは、実施例１におけるシリコン窒化膜１０２及びバッファ酸化膜１０１と同様の方法で除去することができる。
【０１３２】
続いて、形成したＳＯＩ−ＭＯＳＦＥＴ４上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１７にゲート電極１４並びにソース領域１６ｓ及びドレイン領域１６ｄ上面を露出させる開口を形成する。続いて、形成した開口にタングステン（Ｗ）などの導電体を充填することで、ゲート電極１４とソース領域１６ｓとドレイン領域１６ｄとの電気的な接続を層間絶縁膜１７上まで引き出すためのビア配線１８を形成する。この際、層間絶縁膜１７に形成した開口から露出するゲート電極１４表面とソース領域１６ｓ表面とドレイン領域１６ｄ表面とをそれぞれシリサイド化することで、それぞれにシリサイド膜を形成しても良い。続いて、層間絶縁膜１７上に銅やアルミニウムなどの導電体膜を形成した後、これを既存おフォトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、各ビア配線１８と電気的に接続されたメタル配線１９を形成する。これにより、図２０に示すような断面構造を有するＳＯＩ−ＭＯＳＦＥＴ４を製造することができる。
【０１３３】
・作用効果
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ４は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜４３と、ゲート絶縁膜４３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型（例えばｐ型）の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第１導電型（例えばｐ型）と逆極性である第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄとを有する。
【０１３４】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ４の製造方法では、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、ＳＯＩ層１１ｃ上にガラス酸化膜１０３を形成し、ガラス酸化膜１０３に開口１０３Ａを形成することでダミーゲート１０３Ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ端下の領域に第１導電型（例えばｐ型）の低濃度領域１５ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ下の領域に低濃度領域１５ｂで挟まれ且つ低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａを形成し、ダミーゲート１０３Ｂ上及び開口１０３Ａ内に開口１０３Ａを完全に埋めるポリシリコン膜１４Ａを形成し、ポリシリコン膜１４Ａ表面を平坦化してダミーゲート１０３Ｂ上面を露出させることで、開口１０３Ａ内にゲート電極１４を形成し、ダミーゲート１０３Ｂを除去し、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟む一対の領域に第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄを形成する。
【０１３５】
ゲート電極１４のエッジ下に中央部よりも不純物濃度が低い低濃度領域１５ｂを形成する、言い換えれば、ゲート電極１４下のボディ領域１５（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、実施例１と同様に、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域１５において発生したホットキャリアを例えばソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ４の基板浮遊効果を抑制することが可能となる。また、低濃度領域１５ｂは、ゲート電極１４下の略中央部分に位置する高濃度領域１５ａよりもチャネル濃度が低い領域である。ただし、本実施例による低濃度領域１５ｂは、高濃度領域１５ａよりも不純物濃度が低い領域である。すなわち、この低濃度領域１５ｂは、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような低濃度領域１５ｂは、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、ＳＯＩ−ＭＯＳＦＥＴ４の閾値電圧のばらつきを抑制することが可能となる。
【０１３６】
また、本実施例によるゲート電極１４は、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜１４ＡをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで形成される。このため、実施例１と同様に、ゲート長の長いゲート電極１４を形成した場合でも、ゲート電極１４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【０１３７】
また、本実施例では、高濃度領域１５ａ及び低濃度領域１５ｂが、開口１０３Ａを有するダミーゲート１０３Ｂが形成されたＳＯＩ基板１１を所定方向（イオン注入方向）に対して所定角度（θ）傾けた状態で回転させつつ、イオン注入方向から開口１０３Ａを介して第１導電型（例えばｐ型）の不純物を注入することで形成される。このため、実施例１と同様に、ボディ領域１５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ４の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。
【０１３８】
また、この際の所定角度（θ）は、ダミーゲート１０３Ｂの膜厚をＨとし、開口１０３Ａのゲート長方向の長さをＬとした場合、上述した式１を満足する範囲内に設定される。所定角度（θ）を以上の条件を満足する範囲内で設定することで、実施例１と同様に、閾値電圧Ｖｔ調整のための不純物注入時に、ダミーゲート１０３Ｂの影がボディ領域１５の略中央に延在しない。したがって、低濃度領域１５ｂのゲート長方向の幅が、ダミーゲート１０３Ｂの開口１０３Ａのゲート長方向の長さ、すなわちゲート長に依存せず、ダミーゲート１０３Ｂの高さＨと入射角度θとのみで決定される。このため、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ４の閾値電圧Ｖｔを、注入する不純物の量のみで制御することが可能である。
【０１３９】
また、本実施例では、実施例１と同様に、低濃度領域１５ｂのゲート長方向の長さが、ゲート電極１４のゲート長方向の長さの５分の１以上３分の１以下となるように設定されることが好ましい。
【０１４０】
また、本実施例では、ＳＯＩ層１１ｃ上に所定条件下におけるエッチングレートがダミーパターン１０３Ｂよりも低いシリコン窒化膜４３Ｂを形成し、シリコン窒化膜４３Ｂにおけるゲート電極１４下以外の部分を除去することで、ゲート電極１４下にシリコン窒化膜４３ｂを含むゲート絶縁膜４３を形成する。なお、ダミーゲート１０３Ｂはシリコン窒化膜４３Ｂ上に形成される。このように、ストッパ膜として使用したシリコン窒化膜４３Ｂを使用してゲート絶縁膜４３を形成することで、ゲート絶縁膜を別途形成する工程が不要となるため、製造方法を簡略化することができる。結果、製造コストを低減することが可能となる。
【実施例５】
【０１４１】
次に、本発明の実施例５について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例４のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例４のいずれかと同様である。
【０１４２】
・構成
図２３は、本実施例による半導体装置であるＳＯＩ−ＭＯＳＦＥＴ５の概略構成を示す図である。なお、図２３では、ＳＯＩ−ＭＯＳＦＥＴ５をゲート幅方向と垂直な面で切断した際の断面図を示す。
【０１４３】
図２３に示すように、ＳＯＩ−ＭＯＳＦＥＴ５は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様の構成において、ゲート電極１４の両側面にそれぞれ形成されたサイドウォール５７と、ＳＯＩ層１１ｃにおけるサイドウォール５７下の領域にそれぞれ形成されたＬＤＤ（Lightly Doped Drain）領域（低濃度拡散領域）５６とをさらに有する。
【０１４４】
サイドウォール５７は、ゲート長方向の厚さが例えば１０００Å程度のシリコン酸化膜である。このサイドウォール５７は、ボディ領域１５端とソース領域１６ｓ又はドレイン領域１６ｄとの距離を規定するためのスペーサである。
【０１４５】
また、ＬＤＤ領域５６は、ソース領域１６ｓ及びドレイン領域１６ｄに注入した不純物と同極性の不純物、例えばｎ型の不純物が例えば１×１０19／ｃｍ3程度の濃度となるように注入、拡散された低濃度拡散領域である。このようなＬＤＤ領域５６を設けることで、ソース領域１６ｓ又はドレイン領域１６ｄとボディ領域１５との間における電界を緩和することが可能となる。
【０１４６】
その他の構成は、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１と同様であるため、ここでは詳細な説明を省略する。
【０１４７】
・製造方法
次に、本実施例によるＳＯＩ−ＭＯＳＦＥＴ５の製造方法を図面と共に詳細に説明する。図２４及び図２５は、ＳＯＩ−ＭＯＳＦＥＴ５の製造方法を示すプロセス図である。なお、本実施例による製造方法では、ＳＯＩ基板１１におけるボディ領域１５上にゲート電極１４を形成するまでの工程（図３（ａ）から図８（ｂ）参照）が、実施例１と同様であるため、ここでは詳細な説明を省略する。
【０１４８】
本製造方法では、実施例１による工程（図３（ａ）及び図８（ｂ）参照）を用いてＳＯＩ層１１ｃにおけるボディ領域１５上にゲート電極１４を形成すると、次に、ＳＯＩ層１１ｃ上面全体を例えば熱酸化することで、図２４（ａ）に示すように、少なくとも露出した素子形成領域１１Ｓ及び１１Ｄ表面にマスク酸化膜５０１を形成する。このマスク酸化膜５０１は、後工程においてＬＤＤ領域５６Ａを形成する際の不純物注入により素子形成領域１１Ｓ及び１１Ｄが受けるダメージを低減するための膜であり、例えば膜厚が１００Å程度のシリコン酸化膜である。なお、マスク酸化膜５０１形成時の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とすることができる。
【０１４９】
次に、ＳＯＩ基板１１上面全体に、例えばボロンイオン（二フッ化ホウ素イオンを含む）などの所定の不純物を注入する。この際、ゲート電極１４及び素子分離絶縁膜１２がマスクとなるため、所定の不純物は自己整合的に素子形成領域１１Ｓ及び１１Ｄへ注入される。これにより、図２４（ａ）に示すように、ゲート電極１４下のボディ領域１５を挟む一対の素子形成領域１１Ｓ及び１１Ｄに、上述したＬＤＤ領域５６と同程度の不純物濃度を有するＬＤＤ領域５６Ａが形成される。なお、ＬＤＤ領域５６Ａ形成時のイオン注入では、ドーズ量を例えば１×１０13／ｃｍ2程度とし、加速エネルギー例えば１０ＫｅＶ程度とした条件を適用することができる。
【０１５０】
次に、ＳＯＩ基板１１表面のマスク酸化膜５０１を除去した後、図２４（ｂ）に示すように、例えば既存のＣＶＤ法にて、例えば膜厚が１０００Å程度のシリコン酸化膜５７ＡをＳＯＩ基板１１上及びゲート電極１４上並びにゲート電極１４側面に形成する。なお、シリコン酸化膜５７Ａの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用することができる。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１５１】
次に、ＳＯＩ基板１１上及びゲート電極１４上並びにゲート電極１４側面に形成したシリコン酸化膜５７Ａを異方性ドライエッチングすることで、図２５（ａ）に示すように、ゲート電極１４の両側面に、ゲート長方向の厚さが例えば１０００Å程度のサイドウォール５７を形成する。この異方性ドライエッチングでは、例えばＣＨＦ3とＣＦ4とＯ2との混合ガスをエッチングガスとして用いル事が可能である。この際のガス流量比は、ＣＨＦ3：ＣＦ4：Ｏ2＝１００：１００：３とすることができる。
【０１５２】
次に、ＳＯＩ層１１ｃ上面全体を例えば熱酸化することで、少なくとも露出したＬＤＤ領域５６Ａ上にマスク酸化膜５０２を形成する。このマスク酸化膜５０２は、後工程においてソース領域１６ｓ及びドレイン領域１６ｄを形成する際の不純物注入によりＬＤＤ領域５６Ａが受けるダメージを低減するための膜であり、例えば膜厚が１００Å程度のシリコン酸化膜である。続いて、ＳＯＩ基板１１上面全体に、例えばボロンイオン（二フッ化ホウ素イオンを含む）などの所定の不純物を注入する。この際、ゲート電極１４、サイドウォール５７及び素子分離絶縁膜１２がマスクとなるため、所定の不純物は自己整合的にＬＤＤ領域５６Ａにおけるボディ領域１５から所定距離（本例ではサイドウォール５７のゲート長方向の厚さ）離れた領域に注入される。続いて、ＬＤＤ領域５６Ａに注入された不純物を熱拡散する。これにより、図２５（ｂ）に示すように、ゲート電極１４下のボディ領域１５を挟む一対のＬＤＤ領域５６が形成されると共に、ボディ領域１５及びこれを挟む一対のＬＤＤ領域５６を挟む一対のソース領域１６ｓ及びドレイン領域１６ｄが形成される。なお、マスク酸化膜５０２形成時の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とすることができる。また、ソース領域１６ｓ及びドレイン領域１６ｄ形成時のイオン注入では、ドーズ量を例えば１×１０15／ｃｍ2程度とし、加速エネルギー例えば１０ＫｅＶ程度とした条件を適用することができる。また、拡散時の熱処理には、例えば加熱温度を１０００℃とし、加熱時間を１０秒としたランプアニールを適用することができる。
【０１５３】
以上の工程を経ることで、本実施例によるＳＯＩ−ＭＯＳＦＥＴ５が作製される。
【０１５４】
その後、形成したＳＯＩ−ＭＯＳＦＥＴ５上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１７を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１７にゲート電極１４並びにソース領域１６ｓ及びドレイン領域１６ｄ上面を露出させる開口を形成する。続いて、形成した開口にタングステン（Ｗ）などの導電体を充填することで、ゲート電極１４とソース領域１６ｓとドレイン領域１６ｄとの電気的な接続を層間絶縁膜１７上まで引き出すためのビア配線１８を形成する。この際、層間絶縁膜１７に形成した開口から露出するゲート電極１４表面とソース領域１６ｓ表面とドレイン領域１６ｄ表面とをそれぞれシリサイド化することで、それぞれにシリサイド膜を形成しても良い。続いて、層間絶縁膜１７上に銅やアルミニウムなどの導電体膜を形成した後、これを既存おフォトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、各ビア配線１８と電気的に接続されたメタル配線１９を形成する。これにより、図２３に示すような断面構造を有するＳＯＩ−ＭＯＳＦＥＴ５を製造することができる。
【０１５５】
・作用効果
以上のように、本実施例によるＳＯＩ−ＭＯＳＦＥＴ５は、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型（例えばｐ型）の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第１導電型（例えばｐ型）と逆極性である第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄとを有する。
【０１５６】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ５の製造方法では、支持基板１１ａと、支持基板１１ａ上に形成されたＢＯＸ層１１ｂと、ＢＯＸ層１１ｂ上に形成されたＳＯＩ層１１ｃとを有するＳＯＩ基板１１を準備し、ＳＯＩ層１１ｃ上にガラス酸化膜１０３を形成し、ガラス酸化膜１０３に開口１０３Ａを形成することでダミーゲート１０３Ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ端下の領域に第１導電型（例えばｐ型）の低濃度領域１５ｂを形成し、ＳＯＩ層１１ｃにおける開口１０３Ａ下の領域に低濃度領域１５ｂで挟まれ且つ低濃度領域１５ｂよりも不純物濃度が高い第１導電型（例えばｐ型）の高濃度領域１５ａを形成し、ダミーゲート１０３Ｂ上及び開口１０３Ａ内に開口１０３Ａを完全に埋めるポリシリコン膜１４Ａを形成し、ポリシリコン膜１４Ａ表面を平坦化してダミーゲート１０３Ｂ上面を露出させることで、開口１０３Ａ内にゲート電極１４を形成し、ダミーゲート１０３Ｂを除去し、ＳＯＩ層１１ｃにおけるゲート電極１４下を挟む一対の領域に第２導電型（例えばｎ型）のソース領域１６ｓ及びドレイン領域１６ｄを形成する。
【０１５７】
ゲート電極１４のエッジ下に中央部よりも不純物濃度が低い低濃度領域１５ｂを形成する、言い換えれば、ゲート電極１４下のボディ領域１５（チャネル形成領域とも言う）におけるエッジ部分の不純物濃度を中央部分よりも低くした構成とすることで、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合付近の電界が緩和されるため、この部分におけるホットキャリアの発生を低減することができる。この結果、ソース領域１６ｓ／ドレイン領域１６ｄとボディ領域１５との接合部分におけるショットキーバリアを低減することが可能となり、ボディ領域１５において発生したホットキャリアを例えばソース領域１６ｓ側から効率よく引き抜くことが可能となる。これにより、ＳＯＩ−ＭＯＳＦＥＴ５の基板浮遊効果を抑制することが可能となる。また、低濃度領域１５ｂは、ゲート電極１４下の略中央部分に位置する高濃度領域１５ａよりもチャネル濃度が低い領域である。ただし、本実施例による低濃度領域１５ｂは、高濃度領域１５ａよりも不純物濃度が低い領域である。すなわち、この低濃度領域１５ｂは、第１導電型の逆極性である第２導電型の不純物をカウンタドープすることで形成された領域では無い。このような低濃度領域１５ｂは、カウンタドープすることで生じる閾値電圧のばらつきが回避された領域であるため、結果、ＳＯＩ−ＭＯＳＦＥＴ５の閾値電圧のばらつきを抑制することが可能となる。
【０１５８】
また、本実施例によるゲート電極１４は、ダミーゲート１０３Ｂと同程度の膜厚に堆積されたポリシリコン膜１４ＡをＣＭＰ法によりダミーゲート１０３Ｂ上面まで除去することで形成される。このため、ゲート長の長いゲート電極１４を形成した場合でも、ゲート電極１４の高さを均一にすることができる。この結果、ゲート長によるトランジスタ特性の変動を抑制することが可能となる。
【０１５９】
また、本実施例では、高濃度領域１５ａ及び低濃度領域１５ｂが、開口１０３Ａを有するダミーゲート１０３Ｂが形成されたＳＯＩ基板１１を所定方向（イオン注入方向）に対して所定角度（θ）傾けた状態で回転させつつ、イオン注入方向から開口１０３Ａを介して第１導電型（例えばｐ型）の不純物を注入することで形成される。このため、ボディ領域１５にこれと逆極性の不純物をカウンタドープする必要がない。この結果、カウンタドープによる方法よりも容易にＳＯＩ−ＭＯＳＦＥＴ５の閾値電圧Ｖｔを調整することが可能となる。また、カウンタドープによる方法を用いた場合に発生するような閾値電圧Ｖｔのばらつきを抑制することが可能である。
【０１６０】
また、この際の所定角度（θ）は、ダミーゲート１０３Ｂの膜厚をＨとし、開口１０３Ａのゲート長方向の長さをＬとした場合、上述した式１を満足する範囲内に設定される。所定角度（θ）を以上の条件を満足する範囲内で設定することで、閾値電圧Ｖｔ調整のための不純物注入時に、ダミーゲート１０３Ｂの影がボディ領域１５の略中央に延在しない。したがって、低濃度領域１５ｂのゲート長方向の幅が、ダミーゲート１０３Ｂの開口１０３Ａのゲート長方向の長さ、すなわちゲート長に依存せず、ダミーゲート１０３Ｂの高さＨと入射角度θとのみで決定される。このため、本実施例では、ＳＯＩ−ＭＯＳＦＥＴ５の閾値電圧Ｖｔを、注入する不純物の量のみで制御することが可能である。
【０１６１】
また、本実施例では、低濃度領域１５ｂのゲート長方向の長さが、ゲート電極１４のゲート長方向の長さの５分の１以上３分の１以下となるように設定されることが好ましい。
【０１６２】
また、本実施例によるＳＯＩ−ＭＯＳＦＥＴ５は、ゲート電極１４の側面に形成されたサイドウォール５７と、ＳＯＩ層１１ｃにおけるサイドウォール５７下の領域に形成されたＬＤＤ領域５６とをさらに有し、一対のソース領域１６ｓ及びドレイン領域１６ｄが、高濃度領域１５ａ及び低濃度領域１５ｂとＬＤＤ領域５６とを挟む。このようなＬＤＤ領域５６を設けることで、ソース領域１６ｓ又はドレイン領域１６ｄとボディ領域１５との間における電界を緩和することが可能となる。
【０１６３】
なお、本実施例では、実施例１によるＳＯＩ−ＭＯＳＦＥＴ１を引用して説明したが、本発明はこれに限定されず、例えば実施例１から４に示す何れのＳＯＩ−ＭＯＳＦＥＴ１〜４を引用することも可能である。
【０１６４】
また、上記実施例１から実施例５は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１６５】
【図１】本発明の実施例１によるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【図２】（ａ）はボディ領域端部に低濃度領域を有さないＳＯＩ−ＭＯＳＦＥＴにおけるゲート長方向に沿ったポジション毎の電子及び正孔のポテンシャルを示す図であり、（ｂ）はボディ領域端部に低濃度領域を有する本実施例によるＳＯＩ−ＭＯＳＦＥＴにおけるゲート長方向に沿ったポジション毎の電子及び正孔のポテンシャルを示す図である。
【図３】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１）。
【図４】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（２）。
【図５】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（３）。
【図６】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（４）。
【図７】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（５）。
【図８】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（６）。
【図９】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（７）。
【図１０】本発明における入射角度θの範囲を説明するための図である。
【図１１】本発明の実施例２によるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【図１２】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（８）。
【図１３】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（９）。
【図１４】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１０）。
【図１５】本発明の実施例３によるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【図１６】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１１）。
【図１７】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１２）。
【図１８】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１３）。
【図１９】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１４）。
【図２０】本発明の実施例４によるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【図２１】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１５）。
【図２２】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１６）。
【図２３】本発明の実施例５によるＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【図２４】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１７）。
【図２５】本発明によるＳＯＩ−ＭＯＳＦＥＴの製造方法を示すプロセス図である（１８）。
【符号の説明】
【０１６６】
１、２、３、４、５  ＳＯＩ−ＭＯＳＦＥＴ
１１  ＳＯＩ基板
１１Ａ、１１Ｄ、１１Ｓ  素子形成領域
１１ａ  支持基板
１１ｂ  ＢＯＸ層
１１ｃ  ＳＯＩ層
１２  素子分離絶縁膜
１３、２３、４３  ゲート絶縁膜
１４、３４  ゲート電極
１４Ａ、３４Ａ、３４Ｃ、３４Ｄ  ポリシリコン膜
１５、３５  ボディ領域
１５ａ、３５ａ  高濃度領域
１５ｂ、３５ｂ、３５Ａ  低濃度領域
１６ｄ  ドレイン領域
１６ｓ  ソース領域
１７  層間絶縁膜
１８  ビア配線
１９  メタル配線
２３Ａ、２３Ｂ  Ｈｉｇｈ−ｋ膜
３４Ｂ  サイドウォール
４３ａ、４３Ａ、１０１  バッファ酸化膜
４３ｂ、４３Ｂ、１０２  シリコン窒化膜
５６、５６Ａ  ＬＤＤ領域
５７  サイドウォール
５７Ａ  シリコン酸化膜
１０３  ガラス酸化膜
１０３Ａ、１０３Ａ’  開口
１０３Ｂ  ダミーゲート
１０４、１０５  マスク酸化膜
１１０  イオン注入装置
１１１  ターンテーブル
５０１、５０２  マスク酸化膜
Ｒ１１  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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