(57)【要約】      （修正有）【課題】窒化膜のエッチング及び素子分離のエッチング時にフローティングゲート用導電層の側面及び上部が損傷することを防止し得るフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板の第１領域にトンネル酸化膜１０２、第1導電層１０３及び窒化膜１０５が積層されたフローティングゲートパターンを形成し、半導体基板の第２領域に素子分離膜１０６を形成する段階;窒化膜１０５を除去し、周辺回路領域を遮断した後、セル領域の素子分離膜１０６を所定の厚さでエッチングする段階;誘電体膜１０７、第２導電層１０８及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成する段階を含んでＥＦＨ（Effective Field Oxide Hight)を調節するための素子分離膜エッチング工程時にセル領域のフローティングゲート用第1導電層１０３の側面及び上部の損傷を防止する。【選択図】図１
2007214530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階と、
上記窒化膜を除去した後、乾式エッチング工程で上記素子分離膜を所定の厚さでエッチングする段階と、
全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階と、を含むフラッシュメモリ素子の製造方法。
【請求項２】
さらに、上記窒化膜を除去する以前に上記素子分離膜を上記窒化膜厚だけ除去する段階を含む請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項３】
上記の乾式エッチング工程は、上記第1導電層がエッチングされないで上記素子分離膜のみをエッチングする条件で実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項４】
上記の乾式エッチング工程は、CF4またはCHF3ガスが含まれた混合ガスを用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項５】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項６】
上記ICPタイプの装備を用いた乾式エッチング工程は、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施する請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項７】
上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する請求項5に記載のフラッシュメモリ素子の製造方法。
【請求項８】
さらに、上記誘電体膜を形成する以前に洗浄工程を実施し、これにより上記素子分離膜が所定の厚さでエッチングされる段階を含む請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項９】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンを用いて形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
セル領域及び周辺回路領域が確定した半導体基板が提供される段階と、
上記半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階と、
上記窒化膜を除去して上記周辺回路領域を遮断した後、乾式エッチング工程で上記セル領域の素子分離膜を所定の厚さでエッチングする段階と、
全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階と、を含むフラッシュメモリ素子の製造方法。
【請求項１１】
さらに、上記窒化膜を除去する以前に上記素子分離膜を上記窒化膜厚だけ除去する段階を含む請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
上記の乾式エッチング工程は、上記第1導電層がエッチングされず、上記素子分離膜のみをエッチングする条件で実施する請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
上記の乾式エッチング工程は、CF4またはCHF3ガスが含まれた混合ガスを用いて実施する請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
上記ICPタイプの装備を用いた乾式エッチング工程は、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施する請求項14に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する請求項14に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
さらに、上記セル領域の素子分離膜をエッチングした後、上記セル領域及び上記周辺回路領域の上記素子分離膜を所定の厚さでエッチングする段階を含む請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンなどを用いて形成する請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
セル領域及び周辺回路領域が確定した半導体基板が提供される段階と、
上記半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜を積層し、上記半導体基板の第2領域に素子分離膜を形成する段階と、
上記窒化膜を除去して上記周辺回路領域を遮断した後、乾式エッチング工程で上記セル領域の上記素子分離膜を所定の厚さでエッチングする段階と、
上記素子分離膜と一部重畳するように上記第1導電層の上部に第2導電層を形成してフローティングゲートパターンを形成する段階と、
全体構造の上部に誘電体膜、第3導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階と、を含むフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特にEFH(Effective Field oside Height)を調節するための素子分離膜エッチング工程時にフローティングゲート用導電層の側面及び上部の損傷を防止することができ、周辺回路領域のモート発生を防止し得るフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
NAND型フラッシュメモリ素子は、ファウラー−ノルドハイム(Fowler-Nordheim;FN)トンネリング現象を用いてフローティングゲートに電子を注入することによりデータプログラムを行い、大容量及び高い集積度を提供する。
【０００３】
NAND型フラッシュメモリ素子は、多数のセルブロックで構成される。一つのセルブロックは、データを格納するための多数のセルが直列連結されて一つのストリングを構成する多数のセルストリング、セルストリングとドレイン及びセルストリングとソースとの間にそれぞれ形成されたドレイン選択トランジスタ及びソース選択トランジスタで構成される。そして、セルのプログラム、消去及び読み出し動作のための所定のバイアスを生成し、これを伝達する多数の回路素子が形成された周辺回路領域が存在する。ここで、NAND型フラッシュメモリセルは、半導体基板上の所定領域に素子分離膜を形成した後、半導体基板の上部の所定領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートを形成し、ゲートの両側に接合部を形成して構成される。
【０００４】
ところが、60nm以下のNAND型フラッシュメモリ素子の製造工程では、フローティングゲートとアクティブ領域のオーバーラップマージン(overlapmargin)を確保すると共にトンネル酸化膜のセニング(thinning)現象を防止するためにフローティングゲート用導電層を高く形成し、素子分離膜を形成するためのトレンチエッチング工程を導電層エッチング工程と同時に実施する方法を用いている。このような工程を進行する場合、誘電体膜とフローティングゲートとの接合面積を増大させるために素子分離膜を所定の深さでエッチングしてEFH(Effective Field oxide Height)を調節する工程を実施した。一方、60nm以下の素子ではトレンチとフローティングゲートパターンが同時に形成されることにより、コントロールゲートを形成するためのエッチング工程時にアクティブ領域が露出されて損傷する問題が発生するため、周辺の回路領域のEFHをセル領域のEFHより高く確定するデュアルEFH構造を適用している。このために周辺回路領域にのみ感光膜を形成した後、セル領域の素子分離膜エッチング工程を実施している。
【０００５】
しかし、EFHを調節するための素子分離膜のエッチング工程は、湿式エッチング工程を用いるために素子分離膜がエッチングされ、露出されるフローティングゲート用導電層の側面が損傷するようになる。また、トレンチエッチングのためのハードマスクとして窒化膜を利用するが、窒化膜は素子分離膜を所定の厚さでエッチングし、周辺回路領域に形成された感光膜を除去した後、リン酸(H3PO4)等を用いた湿式エッチング工程で除去する。ところが、窒化膜の除去時にセル領域のフローティングゲート用導電層の上部の一部が損傷するようになる。そして、窒化膜を除去した後、最終的にEFHを調節するためにHFを用いて素子分離膜をエッチングする。HFは、素子分離膜がエッチングされる間、導電層がほぼエッチングされない特性を有している。従って、周辺回路領域の素子分離膜が等方性でエッチングされながら素子分離膜と導電層との間にモート(moat)が発生する。
【０００６】
このように素子分離膜のエッチング及び窒化膜の除去時に発生したフローティングゲート用導電層の損傷は、今後ゲートエッチング時にアクティブ領域の損傷を誘発するだけでなく、フローティングゲートの体積が減ることになり、フローティングゲートのデータ貯蔵機能に深刻な問題を引き起こす。即ち、フローティングゲートの体積減少により貯蔵容量が減る問題だけでなく、損傷したフローティングゲートの上部に形成される誘電体膜の膜厚が不均一になり、しきい値電圧変化を誘発するか、または貯蔵された電子の漏洩の原因となって素子の動作に致命的な問題を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、窒化膜のエッチング及び素子分離膜のエッチング時にフローティングゲート用導電層の側面及び上部が損傷することを防止し得るフラッシュメモリ素子の製造方法を提供することにある。
【０００８】
本発明の他の目的は、窒化膜をエッチングした後、EFHを調節するための素子分離膜エッチング工程を、導電層はエッチングせず、素子分離膜のみをエッチングする条件の乾式エッチング工程で実施することにより、フローティングゲート用導電層の側面及び上部が損傷することを防止し得るフラッシュメモリ素子の製造方法を提供することにある。
【０００９】
本発明の他の目的は、最終的にEFHを調節する過程で周辺回路領域の素子分離膜と導電層との間でモートの発生を防止し得るフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階;上記窒化膜を除去した後、乾式エッチング工程で上記素子分離膜を所定の厚さでエッチングする段階;及び全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むことを特徴とする。
【００１１】
上記窒化膜を除去する以前に上記素子分離膜を上記窒化膜厚だけ除去する段階をさらに含むことを特徴とする。
【００１２】
上記の乾式エッチング工程は、上記第1導電層がエッチングされないで上記素子分離膜のみをエッチングする条件で実施することを特徴とする。
【００１３】
上記の乾式エッチング工程は、CF4またはCHF3ガスが含まれた混合ガスを用いて実施することを特徴とする。
【００１４】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施することを特徴とする。
【００１５】
上記ICPタイプの装備を用いた乾式エッチング工程は、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施することを特徴とする。
【００１６】
上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施することを特徴とする。
【００１７】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンなどを用いて形成することを特徴とする。
【００１８】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、セル領域及び周辺回路領域が確定した半導体基板が提供される段階;上記半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階;上記窒化膜を除去して上記周辺回路領域を遮断した後、乾式エッチング工程で上記セル領域の素子分離膜を所定の厚さでエッチングする段階;及び全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むことを特徴とする。
【００１９】
上記窒化膜を除去する以前に上記素子分離膜を上記窒化膜厚だけ除去する段階をさらに含むことを特徴とする。
【００２０】
上記の乾式エッチング工程は、上記第1導電層がエッチングされないで上記素子分離膜のみをエッチングする条件で実施することを特徴とする。
【００２１】
上記の乾式エッチング工程は、CF4またはCHF3ガスが含まれた混合ガスを用いて実施することを特徴とする。
【００２２】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施することを特徴とする。
【００２３】
上記ICPタイプの装備を用いた乾式エッチング工程は、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施することを特徴とする。
【００２４】
上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施することを特徴とする。
【００２５】
上記セル領域の素子分離膜をエッチングした後、上記セル領域及び上記周辺回路領域の上記素子分離膜を所定の厚さでエッチングする段階をさらに含むことを特徴とする。
【００２６】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンなどを用いて形成することを特徴とする。
【００２７】
また、本発明の他の実施例によるフラッシュメモリ素子の製造方法は、セル領域及び周辺回路領域が確定した半導体基板が提供される段階;上記半導体基板の第1領域にトンネル酸化膜、第1導電層及び窒化膜を積層し、上記半導体基板の第2領域に素子分離膜を形成する段階;上記窒化膜を除去して上記周辺回路領域を遮断した後、乾式エッチング工程で上記セル領域の上記素子分離膜を所定の厚さでエッチングする段階;上記素子分離膜と一部重畳するように上記第1導電層の上部に第2導電層を形成してフローティングゲートパターンを形成する段階;及び全体構造の上部に誘電体膜、第3導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むことを特徴とする。
【発明の効果】
【００２８】
上述した通り、本発明によればトレンチを形成するためのエッチングマスクとして作用する窒化膜を除去した後、EFHを調節するための素子分離膜エッチング工程を、導電層はエッチングされないが、素子分離膜がエッチングされる条件の乾式エッチングで実施することにより、フローティングゲート用導電層の側面及び上部の損傷を防止することができ、周辺回路領域のモート発生を防止することができ、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。
【００３０】
（第１実施例）
図1(a)〜図1(d)は、本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために示した素子の断面図である。
【００３１】
図1(a)を参照すれば、半導体基板(101)の上部にトンネル酸化膜(102)、第1導電層(103)、バッファ酸化膜(104)及び窒化膜(105)を順に形成する。第1導電層(103)はポリシリコン膜を利用して500〜2000Åの厚さで形成するが、望ましくはアンドープトポリシリコン膜及びドープトポリシリコン膜を積層して形成する。そして、アクティブ領域（第1領域）とフィールド領域（第2領域）を確定するために素子分離マスクを用いた写真及びエッチング工程で窒化膜(105)をパターニングする。パターニングされた窒化膜(105)をエッチングマスクにしてバッファ酸化膜(104)、第1導電層(103)、トンネル酸化膜(102)及び半導体基板(101)を所定の深さでエッチングしてトレンチを形成する。トレンチは、フィールド領域に形成され、アクティブ領域とフィールド領域が平行に確定するが、アクティブ領域には第1導電層(103)がパターニングされてフローティングゲートパターンが確定する。そして、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成した後、窒化膜(106)が露出されるようにCMP工程を実施して素子分離膜(106)を形成する。ここで、素子分離膜(106)はHDP酸化膜を利用するか、またはHDP酸化膜とSOD膜を積層して形成する。
【００３２】
図1(b)を参照すれば、素子分離膜(106)を一部エッチングした後、リン酸(H3PO4)を用いた湿式エッチング工程で窒化膜(105)を除去する。素子分離膜(106)は、窒化膜(105)の厚さでエッチングして窒化膜(105)エッチングした後、素子分離膜(106)とバッファ酸化膜(104)の高さがほぼ同一になるようにする。ここで、バッファ酸化膜(104)は、窒化膜(105)の除去時に第1導電層(103)を保護する役割をする。
【００３３】
図1(c)を参照すれば、第1導電層(103)はエッチングされないで素子分離膜(106)のみエッチングされる条件の乾式エッチング工程で素子分離膜(106)を所定の厚さでエッチングする。これにより、素子分離膜(106)のEFH(EffectiveField oxide Height)を調節する。この時、素子分離膜(106)がエッチングされながらバッファ酸化膜(104)もエッチングされる。素子分離膜(106)のエッチング工程は、CF4及び/又はCHF3ガスが含まれた混合ガスを用いて実施するが、望ましくは、CF4、CHF3、Ar及び酸素(O2)の混合ガスを用いて実施する。ここで、アルゴンガスは、0〜50sccm程度に微量流入させる。一方、素子分離膜(106)のエッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する。ICPタイプの装備を用いる場合、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施し、MERIE装備を用いる場合、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する。特に、MERIEタイプの酸化膜エッチングチャンバは、他のエッチングチャンバに比べて導電層に対するより高いエッチング選択比の確保が可能であり、低いバイアスを用いればイオンの衝突効果を最小化することができ、スパッタリングによる第1導電層(103)の上部の損傷を防止し得る。
【００３４】
図1(d)を参照すれば、全体構造の上部に誘電体膜(107)、第2導電層(108)及びハードマスク膜(109)を形成する。誘電体膜(107)はONO構造の膜または高誘電体物質を用いて形成する。高誘電体物質としては、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST、PZTなどの材料と混合酸化物であるHfxAlyOz、ZrxAlyOz、HfSiO4、ZrSiO4などを用いる。一方、第2導電層(107)は、ポリシリコン膜の単一層またはポリシリコン膜とタングステンシリサイド膜の積層構造を用いて形成する。また、ハードマスク膜(109)は、酸化膜またはアモルファスカーボンなどを用いて形成する。そして、コントロールゲートマスクを用いた写真及びエッチング工程でハードマスク膜(109)をパターニングした後、第2導電層(108)をエッチングして素子分離膜(106)と垂直方向にコントロールゲートを形成する。続けられたエッチング工程により誘電体膜(107)乃至トンネル酸化膜(102)の所定領域をエッチングしてフローティングゲートを形成する。
【００３５】
一方、上記実施例では、フローティングゲート用導電層を単一層で形成する工程について記述したが、これに限定されず、コントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされて半導体基板の側面が露出される他の工程にも用いられる。例えば、第1及び第2導電層の積層構造を用いてフローティングゲートを形成する、いわゆる、SA-STI(Self Aligned Shallow Trench Isolation)工程にも用いられるが、その工程を概略的に説明すれば、次の通りである。半導体基板の上部にトンネル酸化膜、第1導電層、バッファ酸化膜及び窒化膜を形成した後、これらの所定領域及び半導体基板を所定の深さでエッチングしてトレンチを形成する。トレンチを埋め込んで素子分離膜を形成した後、素子分離膜を所定の厚さでエッチングし、窒化膜を除去した後、EFHを調節するために素子分離膜をエッチングする工程を第1導電層に対するエッチング選択比に優れた条件の乾式エッチング工程で実施する。そして、素子分離膜と重畳するように第2導電層を形成して第1及び第2導電層からなるフローティングゲートパターンを形成する。以後の工程は図面を用いて説明した工程と同一である。ここで、第1導電層は100〜1000Åの厚さで形成し、第2導電層は200〜1500Åの厚さで形成する。
【００３６】
（他の実施例）
図2(a)〜図3(b)は、本発明の他の実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために示した素子の断面図である。
【００３７】
図2(a)を参照すれば、セル領域(A)及び周辺回路領域(B)が確定した半導体基板(201)の上部にトンネル酸化膜(202)、第1導電層(203)、バッファ酸化膜(204)及び窒化膜(205)を順に形成する。第1導電層(203)はポリシリコン膜を利用して500〜2000Åの厚さで形成するが、望ましくはアンドープトポリシリコン膜及びドープトポリシリコン膜を積層して形成する。そして、アクティブ領域とフィールド領域を確定するために素子分離マスクを用いた写真及びエッチング工程で窒化膜(205)をパターニングする。パターニングされた窒化膜(205)をエッチングマスクにしてバッファ酸化膜(204)、第1導電層(203)、トンネル酸化膜(202)及び半導体基板(201)を所定の深さでエッチングしてトレンチを形成する。トレンチは、セル領域(A)より周辺回路領域(B)でその幅がより大きく形成される。トレンチによりアクティブ領域とフィールド領域が平行に確定するが、アクティブ領域には第1導電層(203)がパターニングされてフローティングゲートパターンが確定する。そして、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成した後、窒化膜(205)が露出されるようにCMP工程を実施して素子分離膜(206)を形成する。ここで、素子分離膜(206)は、HDP酸化膜を利用するか、またはHDP酸化膜とSOD膜を積層して形成する。
【００３８】
図2(b)を参照すれば、BOEを用いた湿式エッチング工程で素子分離膜(206)を所定の厚さでエッチングした後、リン酸(H3PO4)を用いた湿式エッチング工程で窒化膜(205)を除去する。素子分離膜(206)は、窒化膜(205)の厚さでエッチングして窒化膜(205)エッチングした後、素子分離膜(206)とバッファ酸化膜(204)の高さがほぼ同一になるようにする。ここで、バッファ酸化膜(204)は窒化膜(205)の除去時に第1導電層(203)を保護する役割をする。
【００３９】
図2(c)を参照すれば、全体構造の上部に感光膜(207)を形成した後、周辺回路領域遮断マスクを用いた露光及び現像工程で周辺回路領域(B)にのみ感光膜(207)が残留するようにする。周辺回路領域(B)にのみ感光膜(207)が形成された状態で第1導電層(203)はエッチングされないで素子分離膜(206)のみエッチングされる条件の乾式エッチング工程で素子分離膜(206)を所定の厚さでエッチングして素子分離膜(206)のEFH(Effective Field oxide Height)を調節する。この時、素子分離膜(206)がエッチングされながらバッファ酸化膜(204)もエッチングされる。素子分離膜(206)をエッチングするための乾式エッチング工程は、CF4及び/又はCHF3ガスが含まれた混合ガス、望ましくはCF4、CHF3、アルゴン(Ar)及び酸素の混合ガスを用いて実施する。ここで、アルゴンガスは0〜50sccm程度に微量流入させる。一方、素子分離膜(206)エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する。ICPタイプの装備を用いる場合、20〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施し、MERIE装備を用いる場合、10〜200mTorrの圧力と100〜500Wのソースパワー及び100〜1000Wのバイアスパワーを印加して実施する。特に、ICPタイプの装備を用いる場合、フッ素原子による第1導電層(203)の上部の損傷を最小化するためにフッ素原子の濃度を最小化しながらポリマーを形成することができるようにソースパワーは低く印加し、バイアスパワーは高く印加する。上記のような条件で素子分離膜(206)を乾式エッチングすることにより、付随的にセル領域(A)の第1導電層(203)の上部の角部をラウンディング形成することができる。第1導電層(203)の上部の角部をラウンディング形成するようになれば、角部に電場が集中しないようにし、以降、誘電体膜が均一に蒸着されるようにする。
【００４０】
図3(ａ)を参照すれば、周辺回路領域(B)に形成された感光膜(207)及びバッファ酸化膜(204)を除去する。そして、HFを用いた湿式洗浄工程でセル領域(A)及び周辺回路領域(B)の素子分離膜(206)を所定の厚さでエッチングして最終的なEFHを調節する。ところが、窒化膜(205)を除去する以前に素子分離膜(206)を所定の厚さでエッチングするためにEFHを調節するための素子分離膜(206)のエッチング工程時間及び最終的なEFHを調節するための工程時間を短縮させることができ、セル領域(A)の第1導電層(203)の損傷及び周辺回路領域(B)のモート発生を防止し得る。
【００４１】
図3(ｂ)を参照すれば、全体構造の上部に誘電体膜(208)、第2導電層(209)及びハードマスク膜(210)を形成する。誘電体膜(208)は、ONO構造の膜または高誘電体物質を用いて形成する。高誘電体物質としては、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST、PZTなどの材料と混合酸化物であるHfxAlyOz、ZrxAlyOz、HfSiO4、ZrSiO4などを用いる。一方、第2導電層(209)は、ポリシリコン膜の単一層またはポリシリコン膜とタングステンシリサイド膜の積層構造を用いて形成する。また、ハードマスク膜(210)は、酸化膜またはアモルファスカーボンなどを用いて形成する。そして、コントロールゲートマスクを用いた写真及びエッチング工程でハードマスク膜(210)をパターニングした後、第2導電層(209)をエッチングして素子分離膜(206)と垂直方向にコントロールゲートを形成する。続けられたエッチング工程により誘電体膜(208)乃至トンネル酸化膜(202)の所定領域をエッチングしてフローティングゲートを形成する。
【００４２】
一方、上記実施例ではフローティングゲート用導電層を単一層で形成する工程について記述したが、これに限定されないでコントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされ、半導体基板の側面が露出される他の工程にも用いられる。例えば、第1及び第2導電層の積層構造を用いてフローティングゲートを形成する、いわゆるSA-STI(Self Aligned Shallow Trench Isolation)工程にも用いられるが、その工程を概略的に説明すれば、次の通りである。セル領域及び周辺回路領域が確定した半導体基板の上部にトンネル酸化膜、第1導電層、バッファ酸化膜及び窒化膜を形成した後、これらの所定領域及び半導体基板を所定の深さでエッチングしてトレンチを形成する。トレンチを埋め込んで素子分離膜を形成した後、素子分離膜を所定の厚さでエッチングし、窒化膜を除去する。周辺回路領域にのみ感光膜を形成した後、EFHを調節するためにセル領域の素子分離膜をエッチングする工程を第1導電層はエッチングされないが、素子分離膜がエッチングされる条件の乾式エッチング工程で実施する。周辺回路領域の感光膜及びバッファ酸化膜を除去した後、洗浄工程を実施して最終的なEFHを調節する。そして、素子分離膜と重畳するように第2導電層を形成して第1及び第2導電層からなるフローティングゲートパターンを形成する。以降の工程は、図面を用いて説明した工程と同一である。ここで、第1導電層は100〜1000Åの厚さで形成し、第2導電層は200〜1500Åの厚さで形成する。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために示した素子の断面図である。
【図２】本発明の他の実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために示した素子の断面図である。
【図３】本発明の他の実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために示した素子の断面図である。
【符号の説明】
【００４４】
A:セル領域
B:周辺回路領域
101及び201:半導体基板
102及び202:トンネル酸化膜
103及び203:第1導電層
104及び204:バッファ酸化膜
105及び205:窒化膜
106及び206:素子分離膜
207:感光膜
107及び208:誘電体膜
108及び209:第2導電層
109及び210:ハードマスク膜
【図１】
2007214530.tif 000003
【図２】
2007214530.tif 000004
【図３】
2007214530.tif 000005