(57)【要約】【課題】低損失で、かつスイッチング電源に使用した場合、負荷に並列接続されるコンデンサから電圧変換回路への電流逆流防止、フライホイールＦＥＴ、ダイオードの貫通電流防止のためのデッドタイム制御が不要な制御機能付整流回路の提供。【解決手段】定電流素子ＣＳ１によってトランジスタＱ１が駆動される第１の電流路と、定電流素子ＣＳ２によってエミッタ−ベース間を短絡したトランジスタＱ２が駆動される第２の電流路と、ＦＥＴ１により断続制御される整流電流路と、トランジスタＱ１をバイパスするトランジスタＱ５とを備えている。ＦＥＴ１が導通状態のとき、トランジスタＱ５のベースを駆動し、トランジスタＱ５を導通させることにより、第１の電流路は導通され、ＦＥＴ１のゲートを駆動し、ＦＥＴ１をオフさせ、ＦＥＴ１のドレインとトランジスタＱ２のコレクタに正電位が印加されＦＥＴ１のソースに負電位が印加されるとき、整流電流路を遮断する。【選択図】図１
2007028888.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によってＰＮ接合素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路と、前記第１の電流路が有する前記第１の半導体素子をバイパスする第３の制御端を有する第３の半導体素子と、を備え、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通し、
前記第２の電流路が導通されているとき、前記第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする整流回路。
【請求項２】
第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によって第４の制御端を有する第４の半導体素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路と、前記第１の電流路が有する前記第１の半導体素子をバイパスする第３の制御端を有する第３の半導体素子と、を備え、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通し、
前記第２の電流路が導通されているとき、前記第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする整流回路。
【請求項３】
前記第１の電流路が有する前記第１の半導体素子の一端の電位を検知し、前記第１の電流路に電流が流れるとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を遮断し、前記第１の電流路に電流が流れないとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を導通するための前記第２の制御端に印加する電圧を制御するエミッタフォロア回路を備えることを特徴とする請求項１または２に記載の整流回路。
【請求項４】
一次側に第１のコイルが配設され、二次側に前記第１のコイルと磁気結合された第２のコイルが配設されたトランスと、該第２のコイルの電流路に直列接続された第３のコイルと、前記トランスの一次側に対する直流電圧供給のオン／オフを切り換える第１のスイッチング手段と、前記第１のスイッチング手段により前記トランスに対する電圧供給がオンにされた状態で、前記第２のコイルに生じる起電力に基づいて直流電圧を出力する第１の負荷電流路と、第２のスイッチング手段を含み、前記第１のスイッチング手段により前記トランスに対する電圧供給がオンからオフに切り換えられた後、前記第２のスイッチング手段をオンして前記第３のコイルに生じる逆起電力に基づいて直流電圧を出力する第２の負荷電流路と、を備えた電圧変換回路において、
前記第２のスイッチング手段が、請求項１乃至３のいずれかに記載の整流回路を含み、
前記第１のスイッチング手段がオフからオンに切り換えられる前に前記整流回路が備える第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記整流回路に含まれる前記第２の半導体素子の第２の制御端を駆動し該第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端にもしくは前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を変換する電圧変換回路（ＤＣ−ＤＣコンバータ）等を含んでなる電源装置に好適に用いられ制御を容易にする制御機能を有する整流回路、およびこの整流回路を含む電圧変換回路に関する。
【背景技術】
【０００２】
直流電圧を変換する電圧変換回路（ＤＣ−ＤＣコンバータ）は、スイッチング電源回路等に広く利用されている。従来のこの種の電圧変換回路は、固体半導体ダイオード素子を使用した整流回路を備えている。しかしながら、ダイオードによる比較的大きな順方向電圧降下（ＶＦ）による電力損失が生じる問題があった。そこで、電圧変換回路において、従来のダイオードに代えて、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等の順方向電圧降下の低いスイッチング素子を使用し、これらスイッチング素子を入力側のスイッチング素子と同期してオン／オフ制御する、同期整流回路を備えた構成が提案され、実用化されている。
【０００３】
図５に示す電圧変換回路２００は、同期整流回路を使用したフォワード型の電圧変換回路の典型例を示す回路図である。変換回路２００において、直流電源１からトランスＴの一次側のコイルＰに対する直流電圧の供給を、ＦＥＴ２１によりオン／オフする。トランスＴの二次側のコイルＳには、フライホイール用のＦＥＴ２２と、平滑コンデンサＣ２１と、負荷Ｌとが並列に接続される。二次側のコイルＳの一端はダイオードＤ２１のアノードに接続される。ダイオードＤ２１のカソードはフライホイール用のＦＥＴ２２のドレインに接続され、二次側のコイルＳの他端はフライホイール用のＦＥＴ２２のソースに接続される。また、ダイオードＤ２１のカソードとフライホイール用のＦＥＴ２２のドレインは、チョークコイルＬ２１の一端に接続され、チョークコイルＬ２１の他端は平滑コンデンサＣ２１に接続される。
【０００４】
ＦＥＴ２１のゲートＧ１と、フライホイール用のＦＥＴ２２のゲートＧ２は、それぞれＦＥＴ２１、ＦＥＴ２２を駆動するための制御端であり、ＦＥＴ２１がオンのときにＦＥＴ２２がオフし、ＦＥＴ２１がオフのときにＦＥＴ２２がオンするように、所定の電圧が印加される。
【０００５】
次に、電圧変換回路２００の概略動作について、図６に示す各部の電圧・電流波形を参照して説明する。図６は、電圧変換回路２００の各部の電圧・電流波形を示す模式図であり、（ａ）はＦＥＴ２１のゲートＧ１に印加される電圧波形、（ｂ）はフライホイール用のＦＥＴ２２のゲートＧ２に印加される電圧波形、（ｃ）は負荷Ｌが重負荷のときにダイオードＤ２１を流れる電流波形、（ｄ）は負荷Ｌが重負荷のときにフライホイール用のＦＥＴ２２を流れる電流波形をそれぞれ示している。また、図６において、（ｅ）は負荷Ｌが軽負荷のときにダイオードＤ２１を流れる電流波形、（ｆ）は負荷Ｌが軽負荷のときにフライホイール用のＦＥＴ２２を流れる電流波形をそれぞれ示している。
【０００６】
時刻ｔ０においてＦＥＴ２１がオンされて、コイルＰに直流電圧が供給されると、コイルＳに生じる起電力により、コイルＳからダイオードＤ２１及びチョークコイルＬ２１を経由する電流路において電流が流れ、出力端子５，６から負荷Ｌに直流電圧が出力される。このとき、フライホイール用のＦＥＴ２２はオフされている（Ｔ１の期間）。
時刻ｔ１においてＦＥＴ２１がオフされるのと同期してフライホイール用のＦＥＴ２２がオンされる。このＦＥＴ２２のオン状態は、ＦＥＴ２１が再びオンされる時刻（ｔ３）まで維持される（Ｔ２の期間）。
ＦＥＴ２１がオフされてチョークコイルＬ２１に対する電圧供給が停止すると、チョークコイルＬ２１に逆起電力が生じる。このときフライホイール用のＦＥＴ２２はオンされているため、チョークコイルＬ２１の逆起電力により、チョークコイルＬ２１から負荷Ｌ、フライホイール用ＦＥＴ２２を経由する電流路において電流が流れ、出力端子５，６から直流電圧が出力される（Ｔ３１、またはＴ３２の期間）。
【０００７】
つまり、図５に示す電圧変換回路２００は、ＦＥＴ２１がオンの状態ではトランスＴの二次側のコイルＳに生じる起電力により直流電圧を出力し、ＦＥＴ２１がオフに切り換えられると、チョークコイルＬ２１に蓄積されたエネルギーにより直流電圧を出力する。
【０００８】
なお、図５に示す電圧変換回路２００において、二次側のコイルＳに接続される整流素子にダイオードを使用し、フライホイール部にＦＥＴ２２を使用しているが、さらなる損失改善のために、二次側のコイルＳに接続されるダイオードに代えてＦＥＴを使用する例も提案されている（例えば特許文献１）。
【０００９】
【特許文献１】特開平１１−６９８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図５を再び参照して、電圧変換回路２００のチョークコイルＬ２１を流れる電流は、出力端子５，６間に接続される負荷Ｌに応じて変化する。例えば、負荷Ｌが重負荷のときには、図６の（ｃ）の電流波形に示すように、ＦＥＴ２１がオン（フライホイール用のＦＥＴ２２がオフ）の期間Ｔ１に、二次側のコイルＳから、ダイオードＤ２１およびチョークコイルＬ２１を経由して流れる電流が大きいため、チョークコイルＬ２１に蓄積される磁気エネルギーも大きい。このため、図６の（ｄ）の電流波形に示すように、ＦＥＴ２１がオフ（フライホイール用のＦＥＴ２２がオン）に切り換えられた後も、チョークコイルＬ２１から負荷Ｌ、フライホイール用ＦＥＴ２２を経由する電流が長時間流れる。
【００１１】
これに対し、負荷Ｌが軽負荷のときには、図６の（ｅ）の電流波形に示すように、期間Ｔ１に、二次側のコイルＳから、ダイオードＤ２１およびチョークコイルＬ２１を経由して流れる電流が小さいため、チョークコイルＬ２１に蓄積される磁気エネルギーも小さくなる。すると、図６の（ｆ）の電流波形に示すように、ＦＥＴ２１がオフに切り換えられた後再びオンに切り換えられるまでの期間Ｔ２内のある時刻ｔ２に、チョークコイルＬ２１からのエネルギー供給が停止し、それ以降、チョークコイルＬ２１から負荷Ｌ、フライホイール用のＦＥＴ２２を経由する電流が流れなくなる。
【００１２】
つまり、フライホイール用のＦＥＴ２２がオンの期間Ｔ２（以下単に「オン時間Ｔ２」ともいう）内において、チョークコイルＬ２１に蓄積されたエネルギーに基づきフライホイール用のＦＥＴ２２に電流が流れる期間（図６の（ｄ）、（ｆ）に示す期間Ｔ３１，Ｔ３２。以下「フライホイール時間」ともいう。）は、負荷Ｌに応じて様々に変化する。このため、以下のような問題があった。
【００１３】
軽負荷時には、フライホイール用のＦＥＴ２２のオン時間Ｔ２よりもフライホイール時間Ｔ３２が短いため、フライホイール時間Ｔ３２の後も、フライホイール用のＦＥＴ２２がオンしている場合、ドレイン電位が接地電位となっているため、平滑コンデンサＣ２１からチョークコイルＬ２１、オン状態のＦＥＴ２２を経由して電流が流れる。つまり、負荷電流が逆流して大きな電力損失となり、効率が悪い。
【００１４】
ここで、軽負荷時に、フライホイール用のＦＥＴ２２のゲートＧ２に印加される電圧を早期にＨｉｇｈからＬｏｗに切り換え、フライホイール用のＦＥＴ２２を早期にオフさせて、オン時間Ｔ２を、フライホイール時間Ｔ３２と同等もしくはそれより若干短くすることを仮定する。このようにすれば、一応上記の逆流を防ぐことができると考えられる。しかしながら、この時刻制御は困難なものであった。
【００１５】
さらに、従来の同期整流回路を使用した電圧変換回路において考慮されねばならない他の問題として、フライホイール用のＦＥＴの動作遅延時間がある。
【００１６】
図５および図６を再び参照して、電圧変換回路２００においてフライホイール用のＦＥＴ２２は、ゲートＧ２の印加電圧がゼロボルト（Ｌｏｗ）となる時刻ｔ３の後に速やかにオフ状態（正確には遮断状態でありドレイン電流が流れない状態）となることが望ましい。しかしながら、フライホイール用のＦＥＴ２２のゲートＧ２の印加電圧がゼロボルトとされてＦＥＴ２２がオフ状態となってもチョークコイルＬ２１の逆起電力によるＦＥＴ２２のソースからドレインに向かうＦＥＴ２２の寄生ダイオードによる電流が流れていたり、また、この電流が流れなくなったときにおいても、少数キャリアの消滅時間が必要であるため、この時点で完全にＦＥＴ２２を遮断状態にはできない。したがって、寄生ダイオードによる電流が流れていたり、少数キャリアが消滅しない時点でＦＥＴ２２のドレインに正電位が印加された場合、ＦＥＴ２２が導通状態となり得る。よって、ＦＥＴ２１がオンとされると、二次側のコイルＳからダイオードＤ２１、ＦＥＴ２２を経由する貫通電流が流れてしまい、大きな電力損失となり、効率が低下する。また、ＦＥＴ２２は大電流で破壊される。このことも、フライホイール用のＦＥＴ２２のオン時間Ｔ２の決定を困難とさせる一つの要因となっていた。
【００１７】
上記のとおり、従来の同期整流回路を使用した電圧変換回路においては、効率が最もよくなるようにそのスイッチング手段のオン時間を決定することが極めて困難であった。よって、こうした問題点を解消し、従来のＦＥＴ等に代わる新たな能動型の整流手段の登場が望まれている。
【００１８】
そこで、本発明の一つの目的は、低損失で、かつスイッチング電源に使用した場合、負荷に並列接続されるコンデンサから電圧変換回路への電流逆流防止、フライホイールＦＥＴ、ダイオードの貫通電流防止のためのデッドタイム制御を必要としない制御機能付き整流回路を提供することにある。また、本発明のもう一つの目的は、そのような整流回路をスイッチング手段として使用した、低損失、高効率な電圧変換回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記の目的を達成するため、本発明は、概括的には、印加される電位の正負に応じて整流電流路が断続制御される整流回路において、オフ制御端を備えたものである。より具体的には、本発明は以下に述べる特徴を備えている。
【００２０】
請求項１記載の発明は、第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によってＰＮ接合素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路と、前記第１の電流路が有する前記第１の半導体素子をバイパスする第３の制御端を有する第３の半導体素子と、を備え、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通し、
前記第２の電流路が導通されているとき、前記第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする整流回路である。
【００２１】
請求項２記載の発明は、第１の定電流源によって第１の制御端を有する第１の半導体素子が駆動される第１の電流路と、第２の定電流源によって第４の制御端を有する第４の半導体素子が駆動される第２の電流路と、第２の制御端を有する第２の半導体素子により断続制御される整流電流路と、前記第１の電流路が有する前記第１の半導体素子をバイパスする第３の制御端を有する第３の半導体素子と、を備え、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され、前記第２の半導体素子の他端に負電位が印加されるとき、前記第２の電流路が遮断されることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断し、
前記第２の半導体素子の一端と前記第４の半導体素子の一端に負電位が印加され、前記第２の半導体素子の他端に正電位が印加されるとき、前記第２の電流路が導通されることにより、前記第１の電流路は遮断され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子を導通させ前記整流電流路を導通し、
前記第２の電流路が導通されているとき、前記第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記第２の半導体素子の第２の制御端を駆動し、前記第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする整流回路である。
【００２２】
また、上記したいずれの発明の整流回路にあっては、請求項３記載のとおり、前記第１の電流路が有する前記第１の半導体素子の一端の電位を検知し、前記第１の電流路に電流が流れるとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を遮断し、前記第１の電流路に電流が流れないとき前記第２の半導体素子が有する第２の制御端を駆動し、前記第２の半導体素子を導通するための前記第２の制御端に印加する電圧を制御するエミッタフォロア回路を備えた構成とすることができる。
【００２３】
請求項４記載の発明は、一次側に第１のコイルが配設され、二次側に前記第１のコイルと磁気結合された第２のコイルが配設されたトランスと、該第２のコイルの電流路に直列接続された第３のコイルと、前記トランスの一次側に対する直流電圧供給のオン／オフを切り換える第１のスイッチング手段と、前記第１のスイッチング手段により前記トランスに対する電圧供給がオンにされた状態で、前記第２のコイルに生じる起電力に基づいて直流電圧を出力する第１の負荷電流路と、第２のスイッチング手段を含み、前記第１のスイッチング手段により前記トランスに対する電圧供給がオンからオフに切り換えられた後、前記第２のスイッチング手段をオンして前記第３のコイルに生じる逆起電力に基づいて直流電圧を出力する第２の負荷電流路と、を備えた電圧変換回路において、
前記第２のスイッチング手段が、請求項１乃至３のいずれかに記載の整流回路を含み、
前記第１のスイッチング手段がオフからオンに切り換えられる前に前記整流回路が備える第３の半導体素子の第３の制御端を駆動し、前記第３の半導体素子を導通させることにより、前記第１の電流路は導通され、前記整流回路に含まれる前記第２の半導体素子の第２の制御端を駆動し該第２の半導体素子をオフさせ、前記第２の半導体素子の一端と前記ＰＮ接合素子の一端にもしくは前記第２の半導体素子の一端と前記第４の半導体素子の一端に正電位が印加され前記第２の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする電圧変換回路である。
【発明の効果】
【００２４】
請求項１記載の整流回路は、第１の定電流源（例えば図１の定電流素子ＣＳ１）によって第１の制御端（例えば図１のトランジスタＱ１のベース）を有する第１の半導体素子（例えば図１のトランジスタＱ１）が駆動される第１の電流路と、第２の定電流源（例えば図１の定電流素子ＣＳ２）によってＰＮ接合素子（例えば図１のエミッタ−ベース間を短絡したトランジスタＱ２）が駆動される第２の電流路と、第２の制御端（例えば図１のＦＥＴ１のゲート）を有する第２の半導体素子（例えば図１のＦＥＴ１）により断続制御される整流電流路と、第１の電流路が有する第１の半導体素子（例えば図１のトランジスタＱ１）をバイパスする第３の制御端（例えば図１のトランジスタＱ５のベース）を有する第３の半導体素子（例えば図１のトランジスタＱ５）とを備えている。
【００２５】
第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）とＰＮ接合素子の一端（例えば図１のトランジスタＱ２のコレクタ）に正電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に負電位が印加されるとき、第２の電流路が遮断されることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を遮断させ整流電流路を遮断する。一方、第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）とＰＮ接合素子の一端（例えば図１のトランジスタＱ２のコレクタ）に負電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に正電位が印加されるとき、第２の電流路が導通されることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。
【００２６】
このようにして、第２の半導体素子の一端および他端に印加される電位の正負に応じて整流電流路が断続制御される整流回路が実現されるので、従来のＦＥＴ等のスイッチング素子のようにそのゲート等の制御端に電圧が印加されない状態でボディーダイオードを通して電流が流れることがなく、電力損失を大幅に低減することができる。
【００２７】
また、請求項１記載の整流回路においては、特に、第２の電流路が導通されているとき、第１の電流路は遮断されているが、第３の半導体素子の第３の制御端（例えば図１のトランジスタＱ５のベース）を駆動し、第３の半導体素子を導通させることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子をオフさせる。従って、整流電流路が導通状態にあるときでも、第３の制御端に電圧が印加された場合、逆方向電流（ＦＥＴ１のドレインからソースに流れる電流）遮断状態に転換し、これを維持（第３の制御端に電圧が印加され続けている間）することができる。これは後述する図３に示すような回路のスイッチング手段Ｄ１０に本発明の整流回路を使用するとき、スイッチング手段Ｄ１０に、例えばショットキーダイオードのような順方向電圧降下の小さいダイオードを並列接続すると、スイッチング手段Ｄ１０の内部に存在するＦＥＴ１がオフ時、ＦＥＴ１の寄生ダイオードを流れる電流（ＦＥＴ１のソースからドレインに流れる電流）が無いため、ＦＥＴ１を流れる電流は存在しない。ここで、スイッチング手段Ｄ１０のＶｏｆｆ印加端子に制御電圧を印加して、ＦＥＴ１をオフすることで、ＦＥＴ１を遮断状態（ＦＥＴ１のドレインからソースに流れる電流を遮断）に移行できるため、ＦＥＴ１のドレインに正極性電位が印加される前に十分余裕をもってスイッチング手段Ｄ１０の逆方向電圧を阻止できる。これは、ＦＥＴの寄生ダイオード電流による少数キャリア消滅時間を考慮しなくてもよいという効果がある。図３のＦＥＴ２１のスイッチング速度が非常に速いため、通常は、ＦＥＴ２１とＦＥＴ１のデッドタイム制御が必ず必要なところ、この整流回路では、これを考慮しないで済む。
【００２８】
請求項２記載の整流回路は、第１の定電流源（例えば図１の定電流素子ＣＳ１）によって第１の制御端（例えば図１のトランジスタＱ１のベース）を有する第１の半導体素子（例えば図１のトランジスタＱ１）が駆動される第１の電流路と、第２の定電流源（例えば図１の定電流素子ＣＳ２）によって第４の制御端（例えば図１のトランジスタＱ２のベース）を有する第４の半導体素子（例えば図１のトランジスタＱ２）が駆動される第２の電流路と、第２の制御端（例えば図１のＦＥＴ１のゲート）を有する第２の半導体素子（例えば図１のＦＥＴ１）により断続制御される整流電流路と、第１の電流路が有する第１の半導体素子（例えば図１のトランジスタＱ１）をバイパスする第３の制御端（例えば図１のトランジスタＱ５のベース）を有する第３の半導体素子（例えば図１のトランジスタＱ５）とを備える。
【００２９】
第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）と第４の半導体素子の一端（例えば図１のトランジスタＱ２のコレクタ）に正電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に負電位が印加されるとき、第２の電流路が遮断されることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、前記第２の半導体素子を遮断させ前記整流電流路を遮断する。
【００３０】
一方、第２の半導体素子の一端（例えば図１のＦＥＴ１のドレイン）と第４の半導体素子の一端（例えば図１のトランジスタＱ２のコレクタ）に負電位が印加され、第２の半導体素子の他端（例えば図１のＦＥＴ１のソース）に正電位が印加されるとき、第２の電流路が導通されることにより、第１の電流路は遮断され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を導通させ整流電流路を導通する。更に、第２の電流路が導通されているとき、第３の半導体素子の第３の制御端（例えば図１のトランジスタＱ５のベース）を駆動し、第３の半導体素子を導通させることにより、第１の電流路は導通され、第２の半導体素子の第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子をオフさせる。このときは、第２の半導体素子の一端と第４の半導体素子の一端に負電位が印加され、第２の半導体素子の他端に正電位が印加されているため、第２の半導体素子はオフでも、この素子の寄生ダイオードによるソースからドレインへの電流は遮断できないが、あらかじめ第２の半導体素子をオフとする制御が可能となる（請求項１の整流回路も同様）。
【００３１】
従って第２の半導体素子の一端および他端に印加される電位の正負に応じて整流電流路が断続制御される整流回路が実現されるとともに、整流電流路が導通状態にあるときでも、第３の制御端に電圧が印加された場合、逆方向電流遮断状態に転換維持することができるため、請求項１記載の発明と同様の効果が得られる。
【００３２】
また、上記のいずれの整流回路は、第１の電流路が有する第１の半導体素子の一端（例えば図１のトランジスタＱ１のエミッタ）の電位を検知し、第１の電流路に電流が流れるとき第２の半導体素子が有する第２の制御端（例えば図１のＦＥＴ１のゲート）を駆動し、第２の半導体素子を遮断し、第１の電流路に電流が流れないとき第２の半導体素子が有する第２の制御端を駆動し、第２の半導体素子を導通するための第２の制御端に印加する電圧を制御するエミッタフォロア回路（例えば図１のトランジスタＱ３及びＱ４）を備えた構成とすることができる。これは、バッファー増幅器として動作し、低インピーダンスで出力電流を大きくすることができ、ＦＥＴ１のゲート駆動（オン／オフ）を確実にするものである。
【００３３】
以上のとおり、本発明によれば、印加される電位の正負に応じて整流電流路が断続制御されるとともに、整流電流路が導通状態にあるときでも、第３の制御端に電圧が印加された場合、逆方向電流遮断状態に転換維持することができるための制御端を備えた整流回路を、半導体素子を用いて、あるいは半導体素子とＰＮ接合素子を用いて、シンプルに実現することができる。
【００３４】
上記の整流回路は、図３に示す電圧変換回路におけるフライホイール用のスイッチング手段として使用すると特に有利である。すなわち、一次側に第１のコイル（例えば図３のコイルＰ）が配設され、二次側に第１のコイルと磁気結合された第２のコイル（例えば図３のコイルＳ）が配設されたトランス（例えば図３のトランスＴ）と、第３のコイル（例えば図３のコイルＬ２１）と、トランスの一次側に対する直流電圧供給のオン／オフを切り換える第１のスイッチング手段（例えば図３のＦＥＴ２１）と、第１のスイッチング手段により前記トランスに対する電圧供給がオンにされた状態で、第２のコイルに生じる起電力に基づいて直流電圧を出力する第１の負荷電流路と、第２のスイッチング手段を含み、第１のスイッチング手段によりトランスに対する電圧供給がオンからオフに切り換えられた後、第２のスイッチング手段をオンして第３のコイルに生じる逆起電力に基づいて直流電圧を出力する第２の負荷電流路と、を備えた電圧変換回路において、第２のスイッチング手段が、上記に記載の整流回路を含むものとする（例えば図３のスイッチング手段Ｄ１０。図３の例では、スイッチング手段Ｄ１０にショットキーバリアダイオードＤＳが並列接続されている。）。そして、第２のスイッチング手段がオンされているときに、第１のスイッチング手段がオフからオンに切り換えられる前に整流回路が備える第３の半導体素子の第３の制御端（例えば図３のスイッチング手段Ｄ１０の電圧ＶＯＦＦ印加端）を駆動し、第２のスイッチング手段に含まれる整流電流路が導通状態にあるときでも、第３の制御端に電圧が印加された場合、整流回路が備えるＦＥＴ１をオフし、逆方向電流遮断状態に転換維持し、余裕をもって第１のスイッチング手段がオンするまで待機することができる。
【００３５】
このように構成した電圧変換回路によれば、第３の制御端に印加される電圧に基づいて、効率が最もよくなるようにそのスイッチング手段のオン時刻を容易に制御することができるので、負荷電流の逆流や貫通電流の問題を解消した電圧変換回路を簡易に実現することができる。
【００３６】
上記した本発明の目的および利点並びに他の目的および利点は、以下の実施の形態の説明を通じてより明確に理解される。もっとも、以下に記述する実施の形態は例示であって、本発明はこれらに限定されるものではない。
【発明を実施するための最良の形態】
【００３７】
図１は、本発明を適用した一つの実施の形態における整流回路１０の基本的な構成を示す回路図である。
【００３８】
図１に示す整流回路１０において、アノード端１とカソード端２を備えた電流路に、Ｎチャネル・パワーＭＯＳ−ＦＥＴ等のコレクタ耐電圧が大きくかつ電流容量の大きいＦＥＴ１が設けられている。ＦＥＴ１のソースはアノード端１に接続され、ＦＥＴ１のドレインはカソード端２に接続されており、ＦＥＴ１のゲートにＨｉｇｈが入力されるとＦＥＴ１がオンして電流路を導通状態とし、ＦＥＴ１のゲート入力がＨｉｇｈからＬｏｗに下がると、ＦＥＴ１がオフしてカソード端子２からアノード端子１へ向かう電流路を遮断する。つまり、ＦＥＴ１は、そのスイッチング動作により、アノード端１とカソード端２との間の整流電流路を断続制御する（アノード端１からカソード端２へ向かう電流のみ流す）。トランジスタＱ１、及びトランジスタＱ２は、実質同一特性のＮＰＮ型バイポーラトランジスタであり、トランジスタＱ１及びＱ２のベースは共通接続されており、トランジスタＱ１はコレクタがＦＥＴ１のソース、すなわちアノード端１に接続され、他方のトランジスタＱ２のコレクタはカソード端２に接続され、エミッタはベースに接続されてエミッタ−ベース間が短絡されている。
【００３９】
定電圧ダイオードＤ１、ダイオードＤ２、ジャンクショントランジスタＪ−ＦＥＴ（Junction Field Effect Transistor）、抵抗Ｒ１、及びコンデンサＣ１は、前記トランジスタＱ１及びＱ２、並びに後述するトランジスタＱ３、Ｑ４及びＱ５、ＦＥＴ１のゲートを駆動する駆動電圧源を構成する。このような駆動電圧源は、後述するようにカソード端２に正電位が印加される半周期に、アノードがカソード端２に接続されているダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ１を充電し、コンデンサＣ１の両端のうちアノード端１に接続された一方側を負、他方側を正とする電圧を発生させる。アノード端１に接続されているコンデンサＣ１の一方側（駆動源として負側）には、トランジスタＱ１のコレクタ、ＦＥＴ１のソース、後述するトランジスタＱ４のコレクタ、及びトランジスタＱ５のエミッタが接続されている。一方、ダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを介してカソード端１に接続されているコンデンサＣ１の他方側（駆動源として正側）には、後述するトランジスタＱ３のコレクタが接続されると共に、トランジスタＱ１のエミッタ、トランジスタＱ２のエミッタが、それぞれ定電流素子ＣＳ１、及び定電流素子ＣＳ２を介して接続されている。
【００４０】
従って、整流回路１０において、駆動電圧源としてのコンデンサＣ１と、トランジスタＱ１との接続関係をみると、定電流素子ＣＳ１から、トランジスタＱ１のエミッタ、コレクタを通ってコンデンサＣ１の一方側（駆動源として負側）に接続されている。また、トランジスタＱ２については、定電流素子ＣＳ２から、トランジスタＱ２のエミッタ、コレクタを通ってコンデンサＣ１の一方側に接続（外部の負荷および商用系統を通して直流的に）されている。したがって、トランジスタＱ２にもコンデンサＣ１の電源が与えられ動作可能になっている（図２参照のアノード１とカソードの準ショート状態参照）。さらに、トランジスタＱ５については、定電流素子ＣＳ１からトランジスタＱ５のコレクタ、エミッタを通ってコンデンサＣ１の一方側に接続されている。
【００４１】
図２は、図１に示す整流回路１０おけるトランジスタＱ１，Ｑ２，Ｑ５、定電流素子ＣＳ１及びＣＳ２を含む回路部分（図１の破線部分）の等価回路を示す回路図である。既に図１を参照して説明したように、トランジスタＱ２のエミッタはベースに接続されており、ベース−エミッタ間が短絡されている。このため、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ２は、ベース−コレクタ間のＰＮ接合ダイオードを提供する。ここで、定電流素子ＣＳ２から、トランジスタＱ２のエミッタ、コレクタを通って、ＦＥＴ１のドレインすなわちカソード端２に至る電流路（図１）を考えると、この電流路は、図２に示すとおり、定電流素子ＣＳ２からＰＮ接合ダイオードのアノードが接続され、ＦＥＴ１のドレインすなわちカソード端２にＰＮ接合ダイオードのカソードが接続されるように、ＰＮ接合ダイオードを挿入した電流路と等価である。従って、定電流素子ＣＳ２及びトランジスタＱ２を含む電流路において、トランジスタＱ２のコレクタ、すなわちトランジスタＱ２と等価なＰＮ接合ダイオードのカソードに、カソード端２の電位が印加されるよう構成されている。
【００４２】
トランジスタＱ２がオフのとき、トランジスタＱ１のベースに、トランジスタＱ２のベース−エミッタ間電位（約０．６ボルト）を与えているため、トランジスタＱ１はオンであり、カソード端２（トランジスタＱ２のコレクタであり、同様にＰＮ接合ダイオードのカソード）が負電位にならない限り、アノード端１、カソード端２の間の導通は遮断される。
【００４３】
定電流素子ＣＳ２及びトランジスタＱ２を含む電流路においては、上述のとおりトランジスタＱ２のコレクタにカソード端２の電位が印加される。ここで、カソード端２に正電位が印加されるときは、トランジスタＱ２と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタＱ１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ１はオン状態にあり、コンデンサＣ１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路に電流が流れる。このとき、トランジスタＱ１のエミッタ、コレクタ電流が流れ、トランジスタＱ３はオフ、Ｑ４はオンの状態にある。
【００４４】
これに対し、カソード端２に負電位が印加されるときは、トランジスタＱ２と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端２に負電位が印加されると、トランジスタＱ２のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持しようとして、トランジスタＱ２のベース電位も低下する。トランジスタＱ２のベース電位が低下することで、トランジスタＱ１のベース電位も低下し、トランジスタＱ１がオフして定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路が遮断される。このときトランジスタＱ３はオン、Ｑ４はオフの状態にある。
【００４５】
基本的には、図２に示すＰＮ接合素子を使用した等価回路が本発明の整流回路１０の動作原理を示している。本実施形態においてトランジスタＱ２を使用した理由は、トランジスタＱ１がパイポーラトランジスタである必要があり、そのトランジスタＱ１の特性（温度特性、ベース−エミッタ間電圧等）が略同一のトランジスタをＰＮ接合素子として使用するほうがより好ましいからである。なお、トランジスタＱ１，Ｑ２としてバイポーラトランジスタを使用しているが、それに代えてＦＥＴを使用してもよいことは勿論である。
【００４６】
図１を再び参照して、トランジスタＱ３及びトランジスタＱ４は、エミッタフォロワ型のバッファー増幅器を構成する。トランジスタＱ３、Ｑ４には、例えばバイポーラトランジスタを用いることができる。本実施態様では、トランジスタＱ３にはＮＰＮ型バイポーラトランジスタが、トランジスタＱ４にはＰＮＰ型バイポーラトランジスタが用いられ、両トランジスタＱ３、Ｑ４のエミッタは共通接続されると共に、その共通エミッタはＦＥＴ１のゲートに接続されている。また、両トランジスタＱ３、Ｑ４のベースも共通接続され、そのベースにはトランジスタＱ１のエミッタが接続されている。
【００４７】
トランジスタＱ１のエミッタ、トランジスタＱ２のエミッタには、コンデンサＣ１を駆動電圧源として、それぞれ定電流素子ＣＳ１、ＣＳ２を介して、所定の定電流が供給されるように構成されている。
【００４８】
トランジスタＱ３及びＱ４の共通ベースと、トランジスタＱ４のコレクタ間には抵抗Ｒ２が接続されている。抵抗Ｒ２はブリーダー抵抗であり、トランジスタＱ３、Ｑ４のベースが開放にならないようにし回路動作を安定させる。
【００４９】
トランジスタＱ３及びＱ４は、エミッタフォロワ型のバッファー増幅器を構成し、しかもトランジスタＱ３及びＱ４の共通エミッタはＦＥＴ１のゲートに接続されており、また、トランジスタＱ４のコレクタはＦＥＴ１のソースに接続されているため、トランジスタＱ１のエミッタ電位、すなわちトランジスタＱ１のエミッタ−コレクタ間電圧と同じ電圧が、直接ＦＥＴ１のゲートに入力されるよう構成されている。従って、例えばトランジスタＱ１がオンし、定電流素子ＣＳ１を通してトランジスタＱ１のエミッタからコレクタに電流が流れるときには、トランジスタＱ３及びＱ４の共通ベースの電位は実質的にゼロボルトであり（このとき、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオフ、ＰＮＰ型バイポーラトランジスタであるトランジスタＱ４はオンの状態にある）、後述するようにＦＥＴ１のゲート入力もゼロボルト（Ｌｏｗ）となる。逆に、トランジスタＱ１がオフしたときはコンデンサＣ１に充電された電圧が定電流素子ＣＳ１を通してトランジスタＱ３、Ｑ４のベースに印加されトランジスタＱ３は順バイアスされ、トランジスタＱ４は逆バイアスされる。このときトランジスタＱ３はオン、トランジスタＱ４はオフの状態にあり、後述するようにＦＥＴ１のゲート入力もＨｉｇｈとなる。
【００５０】
整流回路１０は、図１に示すようにトランジスタＱ５を更に備える。トランジスタＱ５のコレクタは、トランジスタＱ３及びＱ４の共通ベースに接続され、エミッタはＦＥＴ１のソースに（従って、トランジスタＱ１のコレクタ及びアノード端１に）接続されている。また、トランジスタＱ５のベースは抵抗Ｒ３を介して、電圧入力端３、４の一方の入力端３に接続され、トランジスタＱ５のエミッタは他方の入力端４に接続されている。なお、トランジスタＱ５のベース−エミッタ間には抵抗Ｒ４が接続されている。そして、電圧入力端３、４間には、図示しない電圧発生手段が発生する所望のパルス電圧が印加される。
【００５１】
次に、整流回路１０の動作について説明する。
まず、整流回路１０のカソード端２に正電位が印加された場合の整流回路１０の基本整流動作を考える。上述のとおり、カソード端２に正電位が印加されることは、トランジスタＱ２と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価であるからトランジスタＱ２には電流が流れなく、トランジスタＱ１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ１はオン状態にあり、コンデンサＣ１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路に電流が流れる。
【００５２】
トランジスタＱ１がオンされると、トランジスタＱ１のエミッタ電位（コレクタ−エミッタ間電圧）は実質的にゼロボルト（Ｌｏｗ）となるため、ＰＮＰ型バイポーラトランジスタであるＱ４はオフからオンに切り替わり、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオンからオフに切り替わる。トランジスタＱ３がオフ、トランジスタＱ４がオンのとき、トランジスタＱ３及びＱ４の共通エミッタの電位はゼロボルト（Ｌｏｗ）であるので、ＦＥＴ１のゲート入力はゼロボルト（Ｌｏｗ）であり、ＦＥＴ１はオフとされる。この結果、カソード端２に正電位が与えられたとき、アノード端１とカソード端２を結ぶ電流路がＦＥＴ１によって遮断され、カソード端２からＦＥＴ１のドレイン、ソース、そしてアノード端１に向かう方向の電流は流れない。
【００５３】
なお、カソード端２に正電位が印加されているとき、ダイオードＤ２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ１は充電され、その充電電圧は定電圧ダイオードＤ１によってジャンクショントランジスタＪ−ＦＥＴのゲートを制御して一定値（例えば約１０ボルト）に制限される。
【００５４】
次に、電圧入力端３、４に電圧が印加されていない状態で、整流回路１０のカソード端２に正電位が印加された状態からカソード端２の電位が低下してゼロとなり、その後アノード端１、カソード端２間の極性が反転してカソード端２に負電位が印加された状態に変化する場合の、整流回路１０の基本整流動作を考える。
【００５５】
カソード端２の電位がゼロとなり、その後負電位が印加されると、トランジスタＱ２と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価であるからトランジスタＱ２に電流が流れる。このため、カソード端２に負電位が印加されると、トランジスタＱ２のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持しようとして、トランジスタＱ２のベース電位も低下する。トランジスタＱ２のベース電位が低下することで、トランジスタＱ１のベース電位も低下し、トランジスタＱ１がオフに反転して定電流素子ＣＳ１を通してトランジスタＱ１のエミッタに向かう電流路が遮断される。トランジスタＱ１がオフすると、定電流素子ＣＳ１を通る電流は、トランジスタＱ１のエミッタ−コレクタ間電流として流れなく、トランジスタＱ３のベース電流として流れトランジスタＱ３を順バイアスし、トランジスタＱ４を逆バイアスする。このようにしてトランジスタＱ１のエミッタ電位が上昇（Ｈｉｇｈに反転）すると、ＰＮＰ型バイポーラトランジスタであるＱ４はオンからオフに切り替わり、ＮＰＮ型バイポーラトランジスタであるトランジスタＱ３はオフからオンに切り替わる。トランジスタＱ３がオン、トランジスタＱ４がオフのとき、トランジスタＱ３及びＱ４の共通エミッタの電位は上昇（Ｈｉｇｈに反転）する。従って、ＦＥＴ１のゲート入力はＨｉｇｈに反転し、ＦＥＴ１はオンとされる。この結果、カソード端２の電位が低下してゼロとなり、その後アノード端１、カソード端２間の極性が反転してカソード端２に負電位が与えられると、アノード端１とカソード端２を結ぶ電流路がＦＥＴ１によって導通状態とされ、アノード端１からＦＥＴ１のソース、ドレイン、そしてカソード端２に向かう方向に電流が流れる。
【００５６】
本実施形態の整流回路１０は、例えば電源装置の同期整流回路におけるフライホイール用のスイッチング手段として使用すると、当該電源装置の効率を改善することができる。この場合、好ましくは、整流回路１０のアノード端１に正電位が与えられている状態、すなわち、整流回路１０の整流電流路が導通状態にあるときに、電圧入力端３，４間に電圧を印加することで、ＦＥＴ１をオフ状態とする。以下に、かかる整流回路１０の基本的動作を説明する。
【００５７】
図１を参照して、整流回路１０において、電圧入力端３、４間に電圧が印加されていないとき、トランジスタＱ５のベースに電圧が印加されないため、トランジスタＱ５のベース−エミッタ間にベース電流は流れず、トランジスタＱ５はオフである。つまり、定電流素子ＣＳ１を通して更にトランジスタＱ５のコレクタ−エミッタ間を通る電流路は遮断されている。従って、電圧入力端３、４間に電圧が印加されていないときには、トランジスタＱ１（このときトランジスタＱ１はオフ状態にある）のエミッタ、並びにトランジスタＱ３，Ｑ４の共通ベースにトランジスタＱ５のコレクタが接続されていても、トランジスタＱ１のエミッタ、並びにトランジスタＱ３，Ｑ４の共通ベースの電位は何ら影響を受けない。
【００５８】
次に、整流回路１０において、電圧入力端３、４間に電圧入力端３側を正とする電圧（例えば制御パルス信号）が、抵抗Ｒ３を通してトランジスタＱ５のベースに印加されると、トランジスタＱ５のベース−エミッタ間にベース電流が流れ、トランジスタＱ５をオンさせる。すると、トランジスタＱ５のコレクタ−エミッタ間電圧は実質的にゼロボルトとなるため、トランジスタＱ５のオフからオンへの反転は、オフ状態にあるトランジスタＱ１のエミッタ電位を実質的にゼロボルトまで低下させる。これにより、トランジスタＱ１のエミッタ電位が低下（Ｌｏｗに反転）し、トランジスタＱ３及びＱ４の共通ベースもまた低下（Ｌｏｗに反転）する。すると，エミッタフォロワ型のバッファー増幅器を構成するトランジスタＱ３及びＱ４のエミッタ電位が低下（Ｌｏｗに反転）するので、ＦＥＴ１のゲート入力はＬｏｗに反転し、ＦＥＴ１はオフとされる。この結果、アノード端１に正電位が与えられている状態で、電圧入力端３、４に入力端３側を正とする電圧を印加することで、電圧（ＶＯＦＦ）が印加されたときＦＥＴ１をオフとする。
【００５９】
以上のとおり、整流回路１０は、電圧入力端３、４に入力端３側を正とする電圧が印加されていない状態で、アノード端１とカソード端２とに印加される電圧の正負に応じて整流電流路が断続制御されるので、従来の半導体ダイオード素子と全く同様の整流機能が実現され、電圧入力端３、４に入力端３側を正とする電圧が印加さると、ＦＥＴ１を逆方向電流遮断に転換させ、整流回路１０を逆方向遮断に転換できる。
【００６０】
図３は、本実施態様の整流回路１０を適用して電圧変換回路１００を構成したときの基本回路図である。図３に示す変換回路１００においては、フライホイール用のスイッチング手段Ｄ１０には本実施態様の整流回路１０が用いられている。なお、図５に示した従来の電圧変換回路２００と同一部分には同一符号を付している。
【００６１】
電圧変換回路１００においては、ＦＥＴ２１がオンからオフになったときに、コイルＬ２１に生じる逆起電力により、コイルＬ２１から負荷Ｌ、フライホイール用のスイッチング手段Ｄ１０（整流回路１０）を経由する電流路において電流が流れるが、このＦＥＴ２１のオフ期間中に、フライホイール用のスイッチング手段Ｄ１０の電圧入力端（図１の整流回路１０における電圧入力端３に相当する。以下同様である。）に電圧を印加することで、スイッチング手段Ｄ１０に含まれる第２半導体素子をオフに切り換えることができる。
【００６２】
図４は、電圧変換回路１００の各部の電圧、電流波形を示す模式図である。図４において、（ａ）はＦＥＴ２１のゲートＧ１に印加される電圧波形、（ｂ）はフライホイール用のスイッチング手段Ｄ１０の電圧印加端に印加される電圧（ＶＯＦＦ）の電圧波形、（ｃ）は負荷Ｌが軽負荷のときにダイオードＤ２１を流れる電流波形、（ｄ）は負荷Ｌが軽負荷のときにフライホイール用のスイッチング手段Ｄ１０を流れる電流波形、（ｅ）は負荷Ｌが重負荷のときにダイオードＤ２１を流れる電流波形、（ｆ）は負荷Ｌが重負荷のときにフライホイール用のスイッチング手段Ｄ１０を流れる電流波形をそれぞれ示している。
【００６３】
時刻ｔ１にＦＥＴ２１がオフに切り換えられた後、チョークコイルＬ２１に逆起電力が生じると、この起電力の向きは、フライホイール用のスイッチング手段Ｄ１０の順方向電圧に相当する。このため、チョークコイルＬ２１の逆起電力により、チョークコイルＬ２１から負荷Ｌ、フライホイール用のスイッチング手段Ｄ１０を経由する電流路において電流が流れる（図４の（ｄ）、（ｆ）参照。Ｔ３１、またはＴ３２の期間）。よって、電圧変換回路１００では、フライホイール用のスイッチング手段Ｄ１０をオフからオンに切り換えるための電圧を制御端に印加する必要はない。
接続される負荷Ｌが軽負荷のときを考察する。既に背景技術に関連して述べたように、時刻ｔ１にＦＥＴ２１がオフに切り換えられた後、時刻ｔ３に再びオンに切り換えられるまでの期間Ｔ２内のある時刻ｔ２に、チョークコイルＬ２１からのエネルギー供給が停止し、それ以降、チョークコイルＬ２１から負荷Ｌ、フライホイール用のスイッチング手段Ｄ１０を経由する電流が流れなくなる（図４の（ｄ））。
【００６４】
このとき、負荷Ｌに並列に接続された平滑コンデンサＣ２１から、チョークコイルＬ２１を通してスイッチング手段Ｄ１０に向かって、負荷電流が逆流しようとする。ところが、電圧変換回路１００においてスイッチング手段Ｄ１０は、チョークコイルＬ２１側をカソード端とするダイオードとして機能するので、チョークコイルＬ２１側を正とする電圧が印加されるとき、この電圧は逆方向電圧であり、スイッチング手段Ｄ１０は遮断状態となる。このため、時刻ｔ２以降再びＦＥＴ２１がオフからオンに切り換えられる時刻ｔ３まで、コイルＬ２１からスイッチング手段Ｄ１０に向かう方向の電流は流れない。ＦＥＴをフライホイール用のスイッチング手段として用いた従来の電圧変換回路では、負荷の変動に応じて、フライホイール用のＦＥＴをオンからオフに切り換えるタイミングを制御し、負荷電流の逆流を防止することが不可欠であったが、電圧変換回路１００によれば、そのようなタイミング制御無しに、スイッチング手段Ｄ１０の有する整流機能によって、負荷電流の逆流防止効果が得られる利点がある。
【００６５】
次に、接続される負荷Ｌが重負荷のときを考察する。時刻ｔ１にＦＥＴ２１がオフに切り換えられた後、時刻ｔ３に再びオンに切り換えられる期間Ｔ２内の、ある時刻ｔ２に、フライホイール用のスイッチング手段Ｄ１０の電圧印加端に比較的幅の短い電圧（ＶＯＦＦ）を印加することにより、スイッチング手段Ｄ１０を遮断状態にする（図４の（ｅ）、（ｆ）参照）。ここで、上記電圧（ＶＯＦＦ）の印加時間（ｔ４−ｔ２）は、スイッチング手段Ｄ１０（整流回路１０のＦＥＴ１）のオフ動作遅延時間ｔｏｆｆよりも長くなるように、かつ、ＦＥＴ２１のゲートＧ１に次の周期の電圧（ＶＧ１）が印加される時刻ｔ３と重なるように選定するのが好ましい。
【００６６】
重負荷時に、フライホイール用のスイッチング手段Ｄ１０の電圧印加端にこのような電圧（ＶＯＦＦ）を印加すると、時刻ｔ３においてＦＥＴ２１がオンとされたときに、フライホイール用のスイッチング手段Ｄ１０は既に遮断状態とされている。従って、フライホイール用のスイッチング手段Ｄ１０が導通状態のままで二次側のコイルＳからダイオードＤ２１、フライホイール用のスイッチング手段Ｄ１０を経由する貫通電流が流れることがない。
【００６７】
従来の電圧変換回路では、一次側のＦＥＴと二次側のフライホイール用のＦＥＴとが同時にオンしてしまい貫通電流が流れて大きな電力損失となることとＦＥＴ２２の破壊を防止するために、二次側のフライホイール用のＦＥＴのゲートに印加する電圧の印加時刻を調整する必要があった。すなわち、いわゆるデッドタイム制御によって、一次側のＦＥＴと二次側のフライホイール用のＦＥＴとが同時にオフする期間を強制的に作り出すことが不可欠であった。図３に示す本実施態様の電圧変換回路１００によれば、フライホイール用のスイッチング手段Ｄ１０の電圧印加端に図５の（ｂ）に示すような電圧（ＶＯＦＦ）を印加することで、デッドタイム制御と同様の効果を達成することができるという更なる利点がある。また、デッドタイムロスによる効率の低下がない。
【００６８】
なお、電圧変換回路に、負荷Ｌにかかる電圧を検出して一次側のＦＥＴのオン幅をフィードバック制御するＰＷＭ（Pulse Width Modulation）制御回路を別途設ける場合がある。このような場合においても、フライホイール用のスイッチング手段Ｄ１０の電圧印加端に電圧（ＶＯＦＦ）を印加することによりスイッチング手段Ｄ１０を遮断状態にすると、負荷電流の逆流防止、及び貫通電流の防止に有効であることは明らかである。
【００６９】
本発明の電圧変換回路によれば、以下のとおり、従来の同期整流方式の電圧変換回路が抱える実用上の問題点を、悉く解決することができる。
【００７０】
従来の同期整流方式の電圧変換回路においては、負荷が変動したときの負荷電流の逆流を防止するために、フライホイール用のＦＥＴをオフするタイミングを制御すること、換言すればオフ制御周期の調整が必要となる。つまり、一次側ＦＥＴのＰＷＭ制御とは別に、軽負荷時にはオフ・タイミングを早くする一方、重負荷時にはこれを遅くする制御も必要である。これは、オフ・タイミングを制御せずに一定周期に保った場合、軽負荷では負荷電流が逆流し、重負荷ではチョークコイルでのエネルギー損が発生するからである。しかしながら、現実に負荷が変動したときにどの時刻でＦＥＴをオフすればよいかは分からないため、従来の同期整流方式の電圧変換回路においてフライホイール用のＦＥＴのオフ・タイミングを制御することは極めて困難であった。また、従来の同期整流方式の電圧変換回路では、一次側のコイルに対する直流電圧の供給がオフされたときに、適切なタイミングにフライホイール用のＦＥＴをオンする、オン・タイミング制御も必要であった。
【００７１】
これに対し、本発明の電圧変換回路は、一次側のコイルに対する直流電圧の供給がオンされる前に、フライホイール用のスイッチング手段Ｄ１０の電圧印加端に電圧を印加するオフ制御のみによって、上記した問題点を解決することができる。すわなち、フライホイール用のスイッチング手段Ｄ１０として用いる整流回路１０は、従来の半導体ダイオード素子と全く同様の整流機能を有しているため、接続される負荷が軽負荷か重負荷かにかかわらず、チョークコイルＬ２１からのエネルギー供給が停止し、負荷Ｌに並列に接続された平滑コンデンサＣ２１から、チョークコイルＬ２１を通してスイッチング手段Ｄ１０に向かって、負荷電流が逆流しようとすると、整流回路１０自体がオフ状態（遮断状態）となり、この逆流が阻止されるからであり、一次側のコイルに対する直流電圧の供給がオフされた後にチョークコイルＬ２１に逆起電力が生じると、整流回路１０自体がオン状態（導通状態）となり、チョークコイルから負荷にエネルギーを供給することができるからである。以上のように、図３に示すような回路のスイッチング手段Ｄ１０に本実施態様の整流回路１０を使用するとき、スイッチング手段Ｄ１０に例えばショットキーダイオードのような順方向電圧降下の小さいダイオードを並列接続すると、スイッチング手段Ｄ１０の内部に存在するＦＥＴ１がオフ時、ＦＥＴ１の寄生ダイオードを流れる電流が無いためスイッチング手段Ｄ１０のＶｏｆｆ印加端子に制御電圧を印加して、ＦＥＴ１をオフすることで、ＦＥＴ１のドレインに正極性電位が印加される前に十分余裕をもってスイッチング手段Ｄ１０の逆方向電圧を阻止できる。これは、ＦＥＴの寄生ダイオード電流による少数キャリア消滅時間を考慮しなくてもよいという効果がある。図３のＦＥＴ２１のスイッチング速度が非常に速いため、通常は、ＦＥＴ２１とＦＥＴ１のデッドタイム制御が必ず必要なところ、この整流回路では、これを考慮しないで済む。
【００７２】
なお、上記の実施の形態において、整流回路１０のトランジスタＱ１からＱ５として、バイポーラトランジスタを使用しているが、ＦＥＴ（ＭＯＳ−ＦＥＴ）を使用することも勿論可能であり、この場合でも上記の実施の形態と同様の効果が得られる。さらに、整流回路１０において、ＮＰＮ型バイポーラトランジスタをＰＮＰ型バイポーラトランジスタに、ＰＮＰ型バイポーラトランジスタをＮＰＮ型バイポーラトランジスタにそれぞれ変更し、同様にＮチャネル・パワーＭＯＳ−ＦＥＴをＰチャネル・パワーＭＯＳ−ＦＥＴに変更してもよい。この場合、電圧の極性を逆にする。
【００７３】
また、上記の実施の形態において、定電流素子ＣＳ１，ＣＳ２としては、抵抗、能動半導体素子等の任意の素子を使用することができる。
【００７４】
また、整流回路１０の具体的構成についても特に限定はなく、整流回路１０の一部または全部を等価回路により置換することも勿論可能である。例えば、整流回路１０に含まれる定電流素子をカレントミラー回路に置き換えることも可能であり、その他の細部構成についても、特許請求の範囲を逸脱しない限度において適宜変更可能であることは勿論である。
【産業上の利用可能性】
【００７５】
本発明の整流回路は、交流（高周波電圧）を直流に変換する機器に広く適用可能であり、例えば、トランスまたはコイルによってエネルギー変換を行う電圧変換回路（ＤＣ−ＤＣコンバータ）の同期整流回路、あるいは、交流電圧から所望の直流電圧を出力する同期整流スイッチング電源回路にそれぞれ含まれているスイッチング手段の代替手段として、本発明の整流回路を利用することができる。また、整流動作を必要とする各種回路及び当該回路を搭載する機器に対して、本発明の整流回路の整流動作がこれら回路及び機器の動作目的に合致する限りにおいて適用可能であることは勿論である。
【図面の簡単な説明】
【００７６】
【図１】本発明を適用した実施の形態における整流回路の構成を示す回路図である。
【図２】図１に示す整流回路におけるトランジスタＱ１，Ｑ２，Ｑ５、定電流素子ＣＳ１及びＣＳ２を含む回路部分の等価回路を示す回路図である。
【図３】図１に示す整流回路をフライホイール用のスイッチング手段として適用した電圧変換回路の回路図である。
【図４】図３に示す電圧変換回路における軽負荷時および重負荷時の各部の電流、電圧波形を示す模式図である。
【図５】従来の同期整流回路を使用したフォワード型の電圧変換回路の例を示す回路図である。
【図６】図５に示す従来の電圧変換回路における重負荷時および軽負荷時の各部の電圧、電流波形を示す模式図である。
【符号の説明】
【００７７】
１    アノード端
２    カソード端
３，４    電圧入力端
１０    整流回路
１００    電圧変換回路
Ｃ１，Ｃ２１    コンデンサ
ＣＳ１，ＣＳ２    定電流素子
Ｄ１    定電圧ダイオード
Ｄ２，Ｄ２１，ＤＳ    ダイオード
Ｄ１０    フライホイール用のスイッチング手段（整流回路１０）
ＦＥＴ１，ＦＥＴ２１    ＦＥＴ
Ｊ−ＦＥＴ    ジャンクショントランジスタ
Ｌ    負荷
Ｌ２１    コイル
Ｑ１−Ｑ５    トランジスタ
Ｒ１−Ｒ４    抵抗
Ｔ    トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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