(57)【要約】【課題】メモリ素子及びその動作方法を提供する。【解決手段】メモリ素子にメモリ動作を行うための方法についてのものであって、メモリ素子のプログラム時には、メモリ素子に負電圧バイアスを印加し、メモリ素子の消去時には、メモリ素子に正電圧バイアスを印加できるメモリ素子の動作方法である。また、基板とこの基板上に形成されたゲート構造体とを備え、ゲート構造体は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有し、ゲート構造体は、メモリ素子のプログラミング時には、負電圧バイアスを受信し、メモリ素子の消去動作時には、正電圧バイアスを受信するメモリ素子である。【選択図】図８
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【特許請求の範囲】
【請求項１】
メモリ素子にメモリ動作を行う方法において、
前記メモリ素子のプログラム時には、前記メモリ素子に負電圧バイアスを印加し、
前記メモリ素子の消去時には、前記メモリ素子に正電圧バイアスを印加することを特徴とするメモリ素子にメモリ動作を行う方法。
【請求項２】
前記負電圧バイアスは、−１４Ｖ、−１６Ｖ、−１８Ｖ、−２０Ｖのうち一つであることを特徴とする請求項１に記載のメモリ素子にメモリ動作を行う方法。
【請求項３】
前記正電圧バイアスは、２０Ｖであることを特徴とする請求項１に記載のメモリ素子にメモリ動作を行う方法。
【請求項４】
前記メモリ素子は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有するゲート構造体を含むことを特徴とする請求項１に記載のメモリ素子にメモリ動作を行う方法。
【請求項５】
前記ゲート構造体は、
ＳＲＯとシリコンナノクリスタルのうち何れか一つを含む電荷トラップ層を備えることを特徴とする請求項４に記載のメモリ素子にメモリ動作を行う方法。
【請求項６】
前記ゲート構造体は、ＳｉＯ２を含むブロッキング絶縁膜をさらに備えることを特徴とする請求項５に記載のメモリ素子にメモリ動作を行う方法。
【請求項７】
前記ゲート構造体は、
ＳＲＯ及びシリコンナノクリスタルのうち何れか一つを含む電荷トラップ層と、
シリコン酸化物より高い誘電率を有する誘電体を含むブロッキング絶縁膜と、を備えることを特徴とする請求項４に記載のメモリ素子にメモリ動作を行う方法。
【請求項８】
前記ブロッキング絶縁膜は、ＨｆＯ２を含むことを特徴とする請求項７に記載のメモリ素子にメモリ動作を行う方法。
【請求項９】
前記ゲート構造体は、
前記基板と電荷トラップ層との間に位置したトンネル絶縁膜と、
前記電荷トラップ層の上方にゲート電極と、をさらに備えることを特徴とする請求項４ないし８のうち何れか１項に記載のメモリ素子にメモリ動作を行う方法。
【請求項１０】
前記トンネル絶縁膜の外側の前記半導体基板には、所定の導電性不純物がドーピングされて形成された第１及び第２不純物領域をさらに備えることを特徴とする請求項９に記載のメモリ素子にメモリ動作を行う方法。
【請求項１１】
基板と、前記基板上に形成されたゲート構造体と、を備え、前記ゲート構造体は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有し、
前記ゲート構造体は、メモリ素子のプログラム時には、負電圧バイアスを受信し、メモリ素子の消去動作時には、正電圧バイアスを受信することを特徴とする請求項１１に記載のメモリ素子。
【請求項１２】
前記ゲート構造体は、
ＳＲＯとシリコンナノクリスタルのうち何れか一つからなる電荷トラップ層を備えることを特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
前記ゲート構造体は、ＳｉＯ２からなるブロッキング絶縁膜をさらに備えることを特徴とする請求項１２に記載のメモリ素子。
【請求項１４】
前記ゲート構造体は、
ＳＲＯとシリコンナノクリスタルのうち何れか一つを含む電荷トラップ層と、
シリコン酸化物より高い誘電率を有する誘電体を含むブロッキング絶縁膜と、を備えることを特徴とする請求項１１に記載のメモリ素子。
【請求項１５】
前記ブロッキング絶縁膜は、ＨｆＯ２を含むことを特徴とする請求項１４に記載のメモリ素子。
【請求項１６】
前記ゲート構造体は、
前記基板と電荷トラップ層との間に位置したトンネル絶縁膜と、
前記電荷トラップ層の上方にゲート電極と、をさらに備えることを特徴とする請求項１２ないし１５のうち何れか１項に記載のメモリ素子。
【請求項１７】
前記トンネル絶縁膜の外側の前記半導体基板には、所定の導電性不純物がドーピングされて形成された第１及び第２不純物領域をさらに備えることを特徴とする請求項１６に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその動作方法に係り、さらに詳細には、メモリ素子及びそのメモリ素子にメモリ動作を行う方法に関する。
【背景技術】
【０００２】
メモリ素子のうち不揮発性メモリ素子は、電源供給が遮断されても保存されたデータが消滅されずに保存される保存素子であって、代表的なものとして、フラッシュメモリ素子が挙げられる。
【０００３】
フラッシュメモリ素子には、フローティングゲートが誘電膜の間に形成されてフローティングゲートに電荷を蓄積する浮遊ゲート型メモリ素子と、電荷トラップ層が誘電膜の間に形成されて電荷トラップ層に電荷を蓄積し、この電荷トラップ層をストレージノードとして利用する電荷トラップ型メモリ素子とがある。
【０００４】
電荷トラップ型メモリ素子の一例としては、電荷トラップ層にシリコン窒化膜を使用するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリ素子がある。
【０００５】
一般的なＳＯＮＯＳ型メモリ素子は、ソース領域及びドレイン領域が形成されたシリコン基板上にトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜が積層され、このブロック層絶縁膜上にゲート電極を形成した構造を有しうる。トンネル絶縁膜及びブロッキング絶縁膜は、ＳｉＯ２で形成され、電荷トラップ層は、シリコン窒化膜（Ｓｉ３Ｎ４）で形成されうる。
【０００６】
シリコン窒化膜を電荷トラップ層として使用すれば、図１Ａ及び図１Ｂに示したように、正電圧バイアスの印加によるプログラム速度は相対的に速いが、一方、負電圧バイアスの印加による消去速度は遅いという特徴を有している。図１Ａ及び図１Ｂは、それぞれ一般的なＳＯＮＯＳ型メモリ素子に正／負電圧バイアスを印加する時に、プログラム時間及び消去時間によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【０００７】
したがって、ＳＯＮＯＳ型メモリ素子のようなＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを利用するＮＡＮＤ型フラッシュメモリの場合には、ページ単位のプログラムに正電圧バイアスを印加し、ブロック単位の消去に負電圧バイアスを使用している。
【０００８】
しかし、電荷トラップ層を、正電圧によっては速度が遅く、負電圧によっては速度が速い特性を有する物質で形成した場合には、前記のような正電圧によるページ単位のプログラム及び負電圧によるブロック単位の消去法を適用し難い。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリ素子にメモリ動作を行う方法についてのものであって、メモリ素子のプログラミング動作の間には、メモリ素子に負電圧バイアスを適用し、メモリ素子の消去動作間には、メモリ素子に正電圧バイアスを適用することを目的とする。
【００１０】
また、本発明は、メモリ素子についてのものであって、基板、基板に形成されたゲート構造を備え、ゲート構造が正電圧バイアス下より負電圧バイアス下でさらに速いフラットバンド電圧シフトを表し、ゲート構造がメモリ素子のプログラミングの間には、負電圧バイアスを受信し、メモリ素子の消去動作間には、正電圧バイアスを受信することを目的とする。
【００１１】
また、本発明は、正電圧によっては速度が低く、負電圧によっては速度が速い特性を有するメモリ素子に適した改善されたプログラミング及び消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明は、メモリ素子にメモリ動作を行う方法において、前記メモリ素子のプログラム時には、前記メモリ素子に負電圧バイアスを印加し、前記メモリ素子の消去時には、前記メモリ素子に正電圧バイアスを印加することを特徴とするメモリ素子にメモリ動作を行う方法を提供する。
【００１３】
また、前記目的をするために、本発明は、基板と、前記基板上に形成されたゲート構造体と、を備え、前記ゲート構造体は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有し、前記ゲート構造体は、メモリ素子のプログラム時には、負電圧バイアスを受信し、メモリ素子の消去動作時には、正電圧バイアスを受信することを特徴とするメモリ素子を提供する。
【発明の効果】
【００１４】
本発明によれば、正電圧によっては速度が遅く、負電圧によっては速度が速い特性を有するメモリ素子に、プログラム時には負電圧を印加し、消去時には正電圧を印加してプログラム及び消去を行うので、プログラム速度を消去速度に比べて速くしうる。
【００１５】
また、本発明を適用すれば、正電圧によっては速度が遅く、負電圧によっては速度が速い特性を有するメモリ素子に対して、所定プログラム時間範囲で負電圧バイアスによるフラットバンド電圧間の差を情報レベルの識別が可能な程度に大きくしうるため、マルチレベル情報を保存しうる。
【００１６】
また、本発明によれば、正電圧によっては速度が低く、負電圧によっては速度が速い特性を有するメモリ素子をプログラム及び消去するために、プログラミングモードの間には、負電圧バイアスが印加され、消去モードの間には、正電圧バイアスが印加されうる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明をさらに詳細に説明する。
【００１８】
本発明は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有するメモリ素子に対して、プログラム時には負電圧バイアスを印加し、消去時には正電圧バイアスを印加してプログラムや消去を行う。
【００１９】
図２は、本発明の一実施例によるメモリ素子１０を示す図面である。
【００２０】
図２を参照すれば、前記メモリ素子１０は、基板１１と、この基板１１上に形成されたゲート構造体とを備える。
【００２１】
前記ゲート構造体は、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有するように設けられうる。前記ゲート構造体は、基板１１上にトンネル絶縁膜２０、電荷トラップ層３０、ブロッキング絶縁膜４０及びゲート電極５０が順次に積層された構造を有しうる。
【００２２】
前記トンネル絶縁膜２０は、ＳｉＯ２で形成されうる。
【００２３】
前記電荷トラップ層３０は、ＳｉＯＸ（０＜ｘ＜２）のようなＳＲＯ（ＳｉｌｉｃｏｎＲｉｃｈ  Ｏｘｉｄｅ）及び／またはＳｉ−ｎｃ（Ｓｉｌｉｃｏｎ  ｎａｎｏ‐ｃｒｙｓｔａｌ）からなりうる。このＳＲＯ及び／またはＳｉ−ｎｃからなる電荷トラップ層３０は、正孔をよくトラップするＳｉ間の結合部が多く、正孔のトラップが支配的に生じる。したがって、フラットバンド電圧がマイナスにシフトされる傾向が誘導される。
【００２４】
前記ブロッキング絶縁膜４０は、ＳｉＯ２で形成されうる。また、ゲート電極５０は、Ａｌで形成されうる。
【００２５】
一方、前記トンネル絶縁膜２０の外側の前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３,１５が形成されていることが望ましい。第１不純物領域１３は、ドレインＤ、第２不純物領域１５はソースＳとして使われうる。
【００２６】
図３は、本発明の他の実施例によって、図２のメモリ素子１０に正電圧及び負電圧バイアスを印加する時、電圧バイアスの印加時間（プログラミング動作または消去動作時間）によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【００２７】
通常は、プログラム時にはメモリ素子に正電圧バイアスを印加し、消去時にはメモリ素子に負電圧バイアスを印加する。ＳＯＮＯＳ型メモリ素子の場合を例とすれば、図１Ａ及び図１Ｂのように、正電圧バイアスの印加時にフラットバンド電圧のシフト速度が速く、負電圧バイアスの印加時にフラットバンド電圧のシフト速度が遅いので、プログラム時に正電圧バイアスを印加し、消去時に負電圧バイアスを印加すれば、速いプログラム速度及びそれに比べて遅い消去速度でプログラム及び消去動作が行われる。
【００２８】
一方、図２のメモリ素子１０の場合には、図３から分かるように、正電圧バイアスの印加時のフラットバンド電圧のシフト速度が、負電圧バイアスの印加時のフラットバンド電圧のシフト速度より遅い。
【００２９】
正電圧バイアスによってプログラム、負電圧バイアスによって消去を行うと仮定すれば、図２のメモリ素子１０の場合、図３から分かるように、第１時間後（すなわち、１０μｓ（１Ｅ−５ｓ）後）程度で消去が確実に起こり、第１時間よりさらに長い第２時間後（すなわち、１ｍｓ（１Ｅ−３ｓ）後）程度でプログラムが行われうる。すなわち、プログラム速度が消去速度に比べて遅くなりうる。
【００３０】
したがって、図２のメモリ素子１０にＳＯＮＯＳ型メモリ素子の場合と同じプログラミング及び消去動作を適用すれば、プログラム速度が消去速度に比べて遅くなって、消去速度に比べて速いプログラム速度という要求を満たせなくなりうる。ＮＡＮＤフラッシュメモリ素子の場合、プログラムがページ単位、消去がブロック単位でなされる点を考慮すれば、プログラム速度が消去速度に比べて速いことが要求される。
【００３１】
しかし、本発明の他の実施例によれば、図２のメモリ素子１０に、プログラム時には負電圧バイアスを印加し、消去時には正電圧バイアスを印加しうるので、プログラムを消去より速く行える。すなわち、プログラムは約１０μｓ程度の速い速度、消去は約１ｍｓ程度の遅い速度で行われうる。
【００３２】
このように、本発明の他の実施例によれば、フラットバンド電圧シフトが正電圧バイアスより負電圧バイアスでさらに速い特性を有するメモリ素子１０に、プログラム用の電圧バイアスと消去用の電圧バイアスとの極性をスイッチングして印加することによって、プログラムが消去に比べて速く行われうる。
【００３３】
図４は、本発明の他の実施例によるメモリ素子１００を示す図面であって、図２のメモリ素子１０と比較すれと、ブロッキング絶縁膜１４０がシリコン酸化物より高い誘電率を有する高誘電体、例えば、ＨｆＯ２材質からなる点に差がある。ここで、図２と実質的に同じ機能を行う部材は、同一参照番号で表示し、その反復的な説明は省略する。
【００３４】
ブロッキング絶縁膜１４０をＨｆＯ２で形成しうるが、このブロッキング絶縁膜１４０と電荷トラップ層３０との境界面１３５で電子がトラップされうる。したがって、前記境界面１３５は、電荷トラップ層としての役割を行う。一般的に、ＨｆＯ２層とシリコン酸化物層やＳｉ−ｎｃ層との界面で電子をトラップしうる。したがって、ＳｉＯ２トンネル絶縁膜２０の直上にＨｆＯ２層をブロッキング絶縁膜１４０として積層すれば、その間の界面が電子をトラップする電荷トラップ層の役割を行ってフラットバンド電圧がプラス（＋）側にシフトする傾向を示しうる。
【００３５】
図５は、本発明の他の実施例による図４のメモリ素子１００に正電圧バイアス及び負電圧バイアスを印加する時の、電圧バイアスの印加時間（プログラム動作または消去動作時間）によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【００３６】
図４のメモリ素子１００の場合にも、図５から分かるように、正電圧バイアスの印加時のフラットバンド電圧のシフト速度が、負電圧バイアスの印加時のフラットバンド電圧のシフト速度より遅いこともある。すなわち、図４のメモリ素子１００も、図２のメモリ素子１０と同様に、フラットバンド電圧シフトが正電圧バイアスよりも負電圧バイアスでさらに速い特性を有しうる。
【００３７】
ここで、２Ｖずつ差をおいて電圧バイアスをメモリ素子１００に印加する時に、印加電圧によるフラットバンド電圧の間の間隔が約１.５Ｖほどになれば、レベル間の情報（すなわち、個別的なデータビットまたは論理レベル）の識別が可能であるため、正電圧バイアスによってプログラムを行うと仮定すれば、図５でのプログラム時間は、約１ｍｓでありうる。
【００３８】
したがって、図４のメモリ素子１００に対して、プログラム時には負電圧バイアスを印加し、消去時には正電圧バイアスを印加すれば、プログラミングが消去より速く行われうる。
【００３９】
図６及び図７は、本発明のさらに他の実施例によるフラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子における、プログラミング電圧に対するフラットバンド電圧のシフト特性を示す。図６は、サンプルＣ１、図７は、サンプルＣ２についてのものである。図８は、本発明のさらに他の実施例による図６及び図７の特性を有するメモリ素子のサンプルＣ１、Ｃ２に対する、プログラミング時間に対するフラットバンド電圧のシフト特性を示す。
【００４０】
図６及び図７で、左上方のフラットバンド電圧のシフトは、２０Ｖの正電圧バイアスで１０ｍｓの間に消去（ポジティブ消去：ｐｅ）、横軸のプログラミング電圧（負電圧バイアス）で１００μｓの間にプログラム（ネガティブプログラム：ｎｐ）を行った場合である。
【００４１】
図６及び図７で、右下方のフラットバンド電圧のシフトは、−２０Ｖの負電圧バイアスで１０ｍｓの間に消去（ネガティブ消去：ｎｅ）、横軸のプログラミング電圧（正電圧バイアス）で１００μｓの間にプログラム（ポジティブプログラム：ｐｐ）を行った場合である。
【００４２】
図８は、サンプルＣ１に対しては、２０Ｖの正電圧バイアスで１ｍｓの間に消去（ポジティブ消去：ｐｅ）、−２０Ｖの負電圧バイアスで横軸のプログラミング時間に対してプログラム（ネガティブプログラム：ｎｐ）を行い、サンプルＣ２に対しては、２０Ｖの正電圧バイアスで横軸のプログラミング時間に対してプログラム（ポジティブプログラム：ｐｐ）、−２０Ｖの負電圧バイアスで１ｍｓの間に消去（ネガティブ消去：ｎｅ）を行った場合である。
【００４３】
図６及び図７を参照すれば、プログラミング時間が１００μｓである場合には、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用する場合と、ポジティブプログラム（ｐｐ）／ネガティブ消去（ｎｅ）を使用する場合とで、プログラム速度が相互類似しているか、またはネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用する場合の方がさらに速い。
【００４４】
図８を参照すれば、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用する場合、プログラム時間４０μｓ（４×１Ｅ−５ｓ）以下では、プログラム速度を向上させうるということが分かる。
【００４５】
図９は、本発明のさらに他の実施例によるフラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子に対して、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用して、２０Ｖの正電圧バイアスで１ｍｓの間に消去し、負電圧バイアス−１４Ｖ、−１６Ｖ、−１８Ｖ、−２０Ｖでプログラムする時の、記録時間に対するフラットバンド電圧のシフトを示す。
【００４６】
図９を参照すれば、例えば、２０μｓのプログラム時間で行う場合、２Ｖずつ差をおいて負電圧バイアスを印加すると、印加電圧によるフラットバンド電圧間の間隔が約１ないし１.５Ｖほど生じて、レベル間の情報（個別的なデータビットまたは論理レベル）の識別が可能であるため、４ビット情報を保存できる。
【００４７】
図１０は、本発明のさらに他の実施例によるフラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子に対して、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用して、２０Ｖの正電圧バイアスで１ｍｓの間に消去し、１μｓ、１０μｓ、２０μｓ、３０μｓ、４０μｓの間に負電圧バイアスでプログラムする時の、ネガティブプログラミング電圧に対するフラットバンド電圧のシフトを示す。
【００４８】
図１０を参照すれば、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を使用する場合、２０μｓないし４０μｓで４レベルに分岐する可能性が見られる。
【００４９】
したがって、フラットバンド電圧のシフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子に、本発明によるプログラム及び消去過程を適用して、ネガティブプログラム（ｎｐ）／ポジティブ消去（ｐｅ）を行えば、プログラム時間２０μｓないし４０μｓの範囲で情報レベルがマルチレベル、例えば、４レベルに分岐されうるため、マルチビット、例えば、４ビット情報を保存できる。
【００５０】
以上、本発明によるプログラム及び消去過程が、図２及び図４に示された電荷トラップ型メモリ素子１０,１００に適用されると説明及び図示したが、本発明による方法が適用されるメモリ素子は、図２、図４及び電荷トラップ型に限定されず、フラットバンド電圧シフトは、正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子の範囲内で多様な実施例が可能である。
【００５１】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００５２】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５３】
【図１Ａ】一般的なＳＯＮＯＳ型メモリ素子にポジティブを印加する時の、プログラム時間によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【図１Ｂ】一般的なＳＯＮＯＳ型メモリ素子に負電圧バイアスを印加する時の、消去時間によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【図２】本発明による一実施形態によるメモリ素子を示す図面である。
【図３】本発明の他の実施例によって、図２のメモリ素子にポジティブ電圧バイアス及び負電圧バイアスを印加する時の、電圧バイアスの印加時間によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【図４】本発明の他の実施例によるメモリ素子を示す図面である。
【図５】本発明の他の実施例によって、図４のメモリ素子にポジティブ電圧バイアス及び負電圧バイアスを印加する時の、電圧バイアスの印加時間によるフラットバンド電圧（ＶＦＢ[Ｖ]）のシフトを示すグラフである。
【図６】本発明のさらに他の実施例によるフラットバンド電圧シフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子についての、プログラミング電圧に対するフラットバンド電圧のシフト特性を示す図面である。
【図７】本発明のさらに他の実施例によるフラットバンド電圧シフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子についての、プログラミング電圧に対するフラットバンド電圧のシフト特性を示す図面である。
【図８】本発明のさらに他の実施例によるメモリ素子サンプルのプログラミング時間に対するフラットバンド電圧のシフト特性を示す図面である。
【図９】本発明のさらに他の実施例によるフラットバンド電圧シフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子のプログラミング時間に対するフラットバンド電圧のシフトを示す図面である。
【図１０】本発明のさらに他の実施例によるフラットバンド電圧シフトが正電圧バイアスより負電圧バイアスでさらに速い特性を表すメモリ素子のネガティブプログラミング電圧に対するフラットバンド電圧のシフトを示す図面である。
【符号の説明】
【００５４】
１０  メモリ素子
１１  基板
１３  第１不純物領域
１５  第２不純物領域
２０  トンネル絶縁膜
３０  電荷トラップ層
４０  ブロッキング絶縁膜
５０  ゲート絶縁膜
Ｄ  ドレイン
Ｓ  ソース
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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