(57)【要約】【課題】効率良いスクリーニングを行うことのできる半導体装置を提供すること。【解決手段】半導体装置は、メモリ等の論理回路と、論理回路を自己テストする自己テスト回路と、論理回路までのクリティカルパスと、自己テスト回路から論理回路までのテストパスと、テストパス上に設けられ、クリティカルパスの遅延値と同等の遅延値が設定される遅延回路と、クリティカルパスを介して入力された信号及びテストパスを介して入力された信号のいずれかを選択して出力する選択出力部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
自己テスト機能を有する半導体装置であって、
テストパターンを用いて論理回路の故障を検出する故障検出回路と、
前記論理回路までのクリティカルパスと、
前記故障検出回路から前記論理回路までのテストパスと、
前記テストパス上に設けられ、前記クリティカルパスの遅延値と同等の遅延値が設定される遅延回路と、
前記クリティカルパスを介して入力された信号及び前記テストパスを介して入力された信号のいずれかを選択して出力する選択出力部と、を備え、
前記選択出力部は、当該半導体装置の通常動作時には前記クリティカルパスを介して入力された信号を出力し、当該半導体装置の自己テスト動作時には前記テストパス及び前記遅延回路を介して入力された信号を出力することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記クリティカルパスの前記遅延値はタイミング解析により得られることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記遅延回路に設定される遅延値は可変であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記遅延回路は、前記設定された遅延値を記憶する記憶部を有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記選択出力部から出力された信号の電流レベルを切り替える出力端子を備えたことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記論理回路はメモリであることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置であって、
前記論理回路を内部に備えたことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記故障検出回路が検出する前記論理回路の故障は遅延故障を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、効率良いスクリーニングを行う半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化や高速化に伴い、トランジスタや配線の微細化が急速に進んでいる。しかし、製造プロセスが微細化すると、プロセスのばらつきや、製造時に発生したわずかな欠陥が原因となる故障が発生し得る。このため、実動作を保証するためのテスト法として、ＢＩＳＴ（Built-In Self Test）が利用されている。
【０００３】
例えば、メモリ及びパスを有し、自己テスト機能を有するＬＳＩは、内部にメモリＢＩＳＴ回路を有する。ＬＳＩが自己テスト機能によりスクリーニングを行う際、図６に示すように、メモリＢＩＳＴ回路は、メモリに至るクリティカルパスのタイミング解析（ＳＴＡ：Static Timing Analysis）を行う（ステップＳ１１）。次に、メモリＢＩＳＴ回路はテストパターンを生成する（ステップＳ１３）。次に、メモリＢＩＳＴ回路は、ＬＳＩの通常動作時に信号が伝送されるクリティカルパスの遅延故障テストを行う（ステップＳ１５）。最後に、メモリＢＩＳＴ回路は、メモリの故障テストを行う（ステップＳ１７）。なお、メモリの故障テストでは、メモリＢＩＳＴ回路は、遅延故障や縮退故障、オープン故障、ブリッジ故障等を検出する。
【０００４】
【特許文献１】特開２０００−９９５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、上記説明したＬＳＩが行うスクリーニングでは、クリティカルパスの遅延故障テスト及びメモリの故障テストの少なくとも２種類の故障テストを行っている。テストパターンは故障テスト毎に生成されるため、当該スクリーニングでは少なくとも２つのテストパターンが生成される。したがって、これら２つのテストパターンを生成するための工数や時間が必要とされる。また、テストパターンを記憶するパターンメモリは、少なくとも２つのテストパターンを記憶可能な容量を必要とする。しかし、スクリーニングの効率を鑑みると、テスト工数は少ない方が望ましく、テスト時間は短い方が望ましく、パターンメモリの記憶容量は小さい方が望ましい。
【０００６】
本発明の目的は、効率良いスクリーニングを行うことのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、自己テスト機能を有する半導体装置であって、テストパターンを用いて論理回路の故障を検出する故障検出回路と、前記論理回路までのクリティカルパスと、前記故障検出回路から前記論理回路までのテストパスと、前記テストパス上に設けられ、前記クリティカルパスの遅延値と同等の遅延値が設定される遅延回路と、前記クリティカルパスを介して入力された信号及び前記テストパスを介して入力された信号のいずれかを選択して出力する選択出力部と、を備え、前記選択出力部は、当該半導体装置の通常動作時には前記クリティカルパスを介して入力された信号を出力し、当該半導体装置の自己テスト動作時には前記テストパス及び前記遅延回路を介して入力された信号を出力する半導体装置を提供する。
【０００８】
上記半導体装置では、前記クリティカルパスの前記遅延値はタイミング解析により得られる。
【０００９】
上記半導体装置では、前記遅延回路に設定される遅延値は可変である。
【００１０】
上記半導体装置では、前記遅延回路は、前記設定された遅延値を記憶する記憶部を有する。
【００１１】
上記半導体装置は、前記選択出力部から出力された信号の電流レベルを切り替える出力端子を備える。
【００１２】
上記半導体装置では、前記論理回路はメモリである。
【００１３】
上記半導体装置では、前記論理回路を内部に備える。
【００１４】
上記半導体装置では、前記故障検出回路が検出する前記論理回路の故障は遅延故障を含む。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、効率良いスクリーニングを行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成を示すブロック図である。図１に示すように、第１の実施形態の半導体装置１００は、メモリ１０１と、通常動作経路１０３と、メモリＢＩＳＴ回路１０５と、テスト動作経路１０７と、遅延回路１０９と、セレクタ１１１とを備えたＬＳＩであり、メモリ１０１を自己テストする機能を有する。
【００１８】
通常動作経路１０３は、半導体装置１００内のデータ処理部（図示せず）のフリップフロップ（ＦＦ）１１３からメモリ１０１までのクリティカルパスである。メモリＢＩＳＴ回路１０５は、通常動作経路１０３のタイミング解析（ＳＴＡ）を行い、テストパターンを生成し、当該テストパターンを用いてメモリ１０１を故障テストする。テスト動作経路１０７は、メモリＢＩＳＴ回路１０５からメモリ１０１までのパスであり、当該経路上に遅延回路１０９を有する。遅延回路１０９は、通常動作経路１０３の遅延値と同等の遅延値を有するバッファである。なお、通常動作経路１０３の遅延値は、メモリＢＩＳＴ回路１０５によるタイミング解析によって得られる。
【００１９】
セレクタ１１１は、通常動作経路１０３を介して入力された信号及びテスト動作経路１０７を介して入力された信号のいずれかをメモリ１０１に出力する。セレクタ１１１は、半導体装置１００の通常動作時には、通常動作経路１０３を介して入力された信号を出力し、半導体装置１００のテスト動作時には、テスト動作経路１０７を介して入力された信号を出力する。
【００２０】
図２は、本実施形態の半導体装置１００のスクリーニング時の動作を示すフローチャートである。図２に示すように、メモリＢＩＳＴ回路１０５は、通常動作経路１０３のタイミング解析を行って、通常動作経路１０３の遅延値を解析する（ステップＳ１０１）。次に、ステップＳ１０１で得られた遅延値を遅延回路１０９に設定する（ステップＳ１０３）。次に、メモリＢＩＳＴ回路１０５は、図６に示したステップＳ１７と同様に、メモリ１０１の故障テストを行う（ステップＳ１０５）。なお、メモリの故障テストでは、メモリＢＩＳＴ回路１０５は、遅延故障や縮退故障、オープン故障、ブリッジ故障等を検出する。
【００２１】
以上説明したように、本実施形態の半導体装置１００によれば、テスト動作経路１０７上に通常動作経路１０３の遅延値と同等の遅延値を有する遅延回路１０９が設けられているため、通常動作経路１０３の遅延故障テストを行わずにスクリーニングすることができる。
【００２２】
なお、上記説明ではメモリ１０１が半導体装置１００内部に設けられているが、図３に示すように、半導体装置の外部に設けても良い。この場合であっても、通常動作経路１０３の遅延故障テストを行わずに外部メモリ１５１の故障テストを行うだけでスクリーニングすることができる。
【００２３】
（第２の実施形態）
図４は、第２の実施形態の半導体装置の構成を示すブロック図である。第２の実施形態の半導体装置２００が第１の実施形態で説明した半導体装置１０と異なる点は、メモリ１５１が外付けであり、かつ、遅延回路２０１に設定される遅延値が可変であることである。この点以外は第１の実施形態と同様であり、図４において、図１と共通する構成要素には同じ参照符号が付されている。遅延回路２０１の遅延値が可変であるため、通常動作経路１０３の実力を評価することができる。
【００２４】
なお、本実施形態の遅延回路２００は、遅延値を記憶するヒューズ（図示せず）を有しても良い。この場合、ヒューズに記録された遅延値に基づいて通常動作経路１０３の実力を評価することができるため、パッケージ組み立て後にプロセスの実力を比較及び評価することができる。また、外部メモリ１５１は第１の実施形態のように半導体装置の内部に設けられても良い。
【００２５】
（第３の実施形態）
図５は、第３の実施形態の半導体装置の構成を示すブロック図である。第３の実施形態の半導体装置３００が第１の実施形態の半導体装置１００と異なる点は、メモリ１５１が外付けであり、かつ、セレクタ１１１の出力側に、メモリ１５１に接続される半導体装置の出力端子３０１が設けられたことである。この点以外は第１の実施形態と同様であり、図５において、図１と共通する構成要素には同じ参照符号が付されている。出力端子３０１は、セレクタ１１１から出力された信号の電流レベルを切り替える回路（図示せず）を有する。なお、メモリ１５１は第１の実施形態のように半導体装置の内部に設けられても良い。
【産業上の利用可能性】
【００２６】
本発明に係る半導体装置は、効率良いスクリーニングを行うＬＳＩ等として有用である。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態の半導体装置の構成を示すブロック図
【図２】本実施形態の半導体装置のスクリーニング時の動作を示すフローチャート
【図３】外付けメモリに適用した半導体装置の構成を示すブロック図
【図４】第２の実施形態の半導体装置の構成を示すブロック図
【図５】第３の実施形態の半導体装置の構成を示すブロック図
【図６】従来の半導体装置のスクリーニング時の動作を示すフローチャート
【符号の説明】
【００２８】
１００,１５０,２００,３００  半導体装置
１０１,１５１  メモリ
１０３  通常動作経路
１０５  メモリＢＩＳＴ回路
１０７  テスト動作経路
１０９,２０１  遅延回路
１１１  セレクタ
３０１  出力端子
【図１】
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【図２】
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【図３】
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【図４】
2007328852.tif 000006
【図５】
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【図６】
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