(57)【要約】【課題】２つの情報処理装置や大規模集積回路などの間で信号の送信及び受信を同一の伝送線路を介して同時にかつ双方向に行う場合の誤り発生時の解析性を向上させた同時双方向回路を提供する。【解決手段】Ｖｒｅｆレベル検出回路４６により、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬかが検出され、エラー検出回路４２で受信データｊの誤りが検出されたとき、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎに基づいて、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬであるかが把握されるので、オシロスコープなどの測定装置を使用することなく、同受信データｊの誤りが検出されたときの解析が円滑に行われる。【選択図】図１
2007214638.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理回路と第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路であって、
前記第１（又は第２）の論理回路からの送信データを前記伝送線路を介して前記第２（又は第１）の論理回路に送信する送信回路と、
前記伝送線路上の前記第１（又は第２）の論理回路からの送信データと前記第２（又は第１）の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記第２（又は第１）の論理回路からの前記受信データを復元する受信回路とを備え、
該受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出回路と、
前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記第１（又は第２）の論理回路へ送出する誤り訂正回路とが設けられていることを特徴とする同時双方向回路。
【請求項２】
前記合成データは、
最高データレベル、最低データレベル及び中間データレベルを有し、
前記高レベル基準値は、
前記最高データレベルと前記中間データレベルとの間に設定され、
前記低レベル基準値は、
前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴とする請求項１記載の同時双方向回路。
【請求項３】
前記基準値レベル検出回路は、
前記基準値レベル情報を、前記受信回路で復元された前記受信データと同一のレイテンシで前記誤り訂正回路へ送出する同期送出回路が設けられていることを特徴とする請求項１又は２記載の同時双方向回路。
【請求項４】
前記受信回路は、
前記合成データを前記高レベル基準値及び低レベル基準値を用いてサンプリングして２種類の受信データを生成し、前記送信データの論理レベルに基づいて選択して前記第２（又は第１）の論理回路からの前記受信データを復元する構成とされていることを特徴とする請求項１、２又は３記載の同時双方向回路。
【請求項５】
前記受信回路は、
前記高レベル基準値又は低レベル基準値を前記送信データの論理レベルに基づいて選択し、選択された基準値を用いて前記合成データをサンプリングすることにより、前記受信データを復元する構成とされていることを特徴とする請求項１、２又は３記載の同時双方向回路。
【請求項６】
請求項１乃至５のいずれか一に記載の同時双方向回路と論理回路とを備えてなることを特徴とする大規模集積回路。
【請求項７】
第１の論理回路と第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための信号同時伝送方法であって、
前記第１（又は第２）の論理回路からの送信データを前記伝送線路を介して前記第２（又は第１）の論理回路に送信する送信処理と、
前記伝送線路上の前記第１（又は第２）の論理回路からの送信データと前記第２（又は第１）の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記第２（又は第１）の論理回路からの前記受信データを復元する受信処理と、
該受信処理で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出処理と、
前記受信処理で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記第１（又は第２）の論理回路へ送出する誤り訂正処理とを行うことを特徴とする信号同時伝送方法。
【請求項８】
前記合成データは、
最高データレベル、最低データレベル及び中間データレベルを有し、
前記高レベル基準値は、
前記最高データレベルと前記中間データレベルとの間に設定され、
前記低レベル基準値は、
前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴とする請求項７記載の信号同時伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同時双方向回路、該回路を備えた大規模集積回路並びに信号同時伝送方法に係り、たとえば、２つの情報処理装置の間や、情報処理機能を有する２つの大規模集積回路などの間で、信号の送信及び受信を同一の伝送線路を介して同時にかつ双方向に行う場合に用いて好適な同時双方向回路、該回路を備えた大規模集積回路並びに信号同時伝送方法に関する。
【背景技術】
【０００２】
近年、２つのＬＳＩ（Large Scale Integrated circuit、大規模集積回路）間などのデータ転送の転送速度の向上のために、パラレルデータ転送を用いる場合には、動作周波数の高速化に加え、データビット数が増加する傾向にあるが、従来から行われている単方向のパラレルデータ転送では、１ビットにつき送信及び受信で独立した信号線を設ける必要があり、ＬＳＩのパッケージのピン数が膨大になる。パッケージのピン数が増加すると、ＬＳＩテスタによるテストが困難となり、パッケージの寸法もピン数の増加に伴って大きくなり、歩留まりやコスト面で不利になるという問題点がある。このため、２つのＬＳＩなどの間で伝送線路を介して双方向のパラレルデータ伝送を同時に行う同時双方向回路が提案されている。
【０００３】
図４は、この種の同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
このＬＳＩ１は、同図に示すように、内部論理回路１１と、エラー検出回路１２と、送信回路１３と、受信回路１４と、同期化回路１５とから構成されている。これらのエラー検出回路１２、送信回路１３、受信回路１４及び同期化回路１５により、同時双方向回路が構成され、内部論理回路１１は、この同時双方向回路を介して相手側のＬＳＩなどとの間で相互にデータを送受信して所定の処理を行う。
【０００４】
図５は、図４中の送信回路１３、受信回路１４及び同期化回路１５の内部の電気的構成と共に、ＬＳＩ１が伝送線路３，４を介して相手側のＬＳＩ２に接続されている状態を示す図である。
送信回路１３は、ＦＦ（フリップフロップ）２１と、出力バッファ２２と、ＦＦ２３と、出力バッファ２４とから構成されている。ＦＦ２１は、内部論理回路１１からの送信データａを、同内部論理回路１１の動作と同期したクロックＣＬＫのタイミングで取り込んで送信データｄ１として出力バッファ２２へ出力する。出力バッファ２２は、ＦＦ２１からの送信データｄ１を、送信データｂとして伝送線路３を介してＬＳＩ２に送出する。ＦＦ２３は、クロックＣＬＫの周波数を１／２に分周して送信データｄ２として出力バッファ２４へ出力する。出力バッファ２４は、ＦＦ２３からの送信データｄ２をストローブ信号ｃとして伝送線路４を介してＬＳＩ２に送出する。
【０００５】
受信回路１４は、入力バッファ３１，３２と、ＤＬＬ（Delay Locked Loop ）３３とから構成されている。入力バッファ３１は、コンパレータ３１ａ，３１ｂと、セレクタ３１ｃとから構成されている。コンパレータ３１ａは、伝送線路３上の送信データｂとＬＳＩ２からの受信データｅとの合成データｐを送信データｄ１の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。この合成データｐは、送信データｂと受信データｅとの合成により、最高データレベル（“Ｈ”）、最低データレベル（“Ｌ”）及び中間データレベル（“Ｍ”）を有している。コンパレータ３１ｂは、合成データｐを送信データｄ１の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ３１ｃは、送信データｄ１が高レベル（“Ｈ”）のとき、コンパレータ３１ａの出力信号を選択する一方、同送信データｄ１が低レベル（“Ｌ”）のとき、コンパレータ３１ｂの出力信号を選択することにより、受信データｅを復元して受信データｆとして出力する。
【０００６】
入力バッファ３２は、コンパレータ３２ａ，３２ｂと、セレクタ３２ｃとから構成されている。コンパレータ３２ａは、伝送線路４上のストローブ信号ｃとＬＳＩ２からのストローブ信号ｇとの合成信号ｑを送信データｄ２の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。コンパレータ３２ｂは、合成信号ｑを送信データｄ２の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ３２ｃは、送信データｄ２が“Ｈ”のとき、コンパレータ３２ａの出力信号を選択する一方、同送信データｄ２が“Ｌ”のとき、コンパレータ３２ｂの出力信号を選択することにより、ストローブ信号ｇを復元する。ＤＬＬ３３は、遅延素子による同期ループで構成され、セレクタ３２ｃで復元されたストローブ信号ｇを、受信データｆと所定の位相関係を保つように位相調整してストローブ信号ｈとして出力する。
【０００７】
同期化回路１５は、たとえばＦＩＦＯ（First In First Out）で構成され、受信データｆをストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで受信データｊとして読み出してエラー検出回路１２へ送出する。エラー検出回路１２は、受信データｊの誤りを検出及び訂正して内部論理回路１１へ送出し、同内部論理回路１１は所定の処理を行う。また、ＬＳＩ２もＬＳＩ１と同様の構成になっている。
【０００８】
この同時双方向回路では、内部論理回路１１とＬＳＩ２（相手側）の図示しない内部論理回路との間で、１ビットのデータにつき１本の伝送線路を介して双方向のデータ伝送が同時に行われるので、ＬＳＩ１，２のピン数が低減されると共に、大量のデータが低レイテンシ（ｌａｔｅｎｃｙ、待ち時間）で転送される。
【０００９】
上記の同時双方向回路の他、従来、この種の技術としては、たとえば、次のような文献に記載されたものがある。
特許文献１に記載された同時双方向送受信装置では、自局から送信した信号が他局に到着するまでの時間を可変する可変遅延回路が設けられ、各端局からの送信信号のエッジ部同士が衝突する状態と衝突しない状態とが作り出される。そして、自局に到着した信号の信号確定時間幅内にクロック信号を同期させることにより、送信信号のエッジ部同士が衝突することに起因する受信回路の遅延時間変動の影響を受けずに、高速かつ正確に信号転送が行われる。
【００１０】
特許文献２に記載されたデータ伝送システムでは、同時双方向インタフェースを構成する入力回路が、使用する参照電圧の数だけ用意され、各入力回路には固定された参照電圧がそれぞれ与えられる。そして、レベルの高い参照電圧が与えられる入力回路には、ｎチャネル型ＭＯＳＦＥＴを差動素子とする差動増幅回路が用いられ、レベルの低い参照電圧が与えられる入力回路には、ｐチャネル型ＭＯＳＦＥＴを差動素子とする差動増幅回路が用いられ、自身の出力データに応じて２つの差動増幅回路の出力をセレクタで切り替えることにより、受信データが得られる。このため、同時双方向インタフェースを有する半導体集積回路の電源電圧が低電圧化されても、正確に受信データが判別される。
【００１１】
特許文献３に記載された同時双方向インタフェース回路では、データの送受信を行う２つのＬＳＩ１及びＬＳＩ２の間の伝送線路の配線長が、送受信波形のエッジが重ならないような位相になるように設定されている。そして、受信回路で受信される波形は、送信波形と受信波形の合成波形であり、同受信回路において、この合成波形から送信波形が除去され、所望の信号が得られる。合成波形からの送信波形の除去は、２種類の基準電位を送信波形に応じて切り替えることで実現される。
【特許文献１】特開２００２−３１４５１５号公報（要約書、図１）
【特許文献２】特開２００３−２２９９１７号公報（要約書、図１）
【特許文献３】特開２００５−０１２５９８号公報（要約書、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の同時双方向回路では、次のような問題点があった。
すなわち、図５の同時双方向回路では、送信データｂと受信データｅとの合成データｐは、“Ｈ”，“Ｌ”，“Ｍ”の３値を有しているが、入力バッファ３１により高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬを用いてサンプリングされ、“Ｌ”及び“Ｈ”の２値に変換される。この場合、送信データｄ１の論理レベルに基づいてコンパレータ３１ａ，３１ｂの出力信号が選択される構成となっているため、エラー検出回路１２により受信データｊの誤りが検出されても、同受信データｊのみでは、高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬのいずれが用いられた場合の誤りなのかが判別されない。このため、エラー検出回路１２における受信データｊの誤り発生時の解析性、すなわち誤り訂正を高精度で行う機能が不十分になるという問題点がある。
【００１３】
特に、同時双方向回路では、上記のように、合成データｐが３値を有しているため、同合成データｐの伝送波形のアイの高さが、通常のシングルエンド単方向伝送の半分であること、また、近年の動作周波数の増大、及び電源電圧の低電圧化により、ノイズや反射、データパタンの変化などの影響を受けやすくなり、動作マージンが非常に少なくなってきていることから、基準値（高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬ）の電圧レベルの高精度の設定、及び誤り訂正を高精度で行う解析性が重要である。
【００１４】
また、特許文献１に記載された同時双方向送受信装置は、送受信波形が同タイミングにならないように構成されているものであり、上記の問題点は、改善されない。また、特許文献２に記載されたデータ伝送システムは、半導体集積回路の電源電圧が低電圧化された場合に対応するものであり、上記の問題点を改善するものではない。
【００１５】
また、特許文献３に記載された同時双方向インタフェース回路では、伝送線路の配線長が、送受信波形のエッジが重ならないような位相になるように設定されているものであり、上記の問題点を改善するものではない。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、２つの情報処理装置などの間で同一の伝送線路を介して双方向のデータ伝送を同時に行う場合の誤り発生時の解析性を向上させた同時双方向回路、同回路を備えた大規模集積回路並びに信号同時伝送方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、請求項１記載の発明は、第１の論理回路と第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路に係り、前記第１（又は第２）の論理回路からの送信データを前記伝送線路を介して前記第２（又は第１）の論理回路に送信する送信回路と、前記伝送線路上の前記第１（又は第２）の論理回路からの送信データと前記第２（又は第１）の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記第２（又は第１）の論理回路からの前記受信データを復元する受信回路とを備え、該受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出回路と、前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記第１（又は第２）の論理回路へ送出する誤り訂正回路とが設けられていることを特徴としている。
【００１８】
請求項２記載の発明は、請求項１記載の同時双方向回路に係り、前記合成データは、最高データレベル、最低データレベル及び中間データレベルを有し、前記高レベル基準値は、前記最高データレベルと前記中間データレベルとの間に設定され、前記低レベル基準値は、前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴としている。
【００１９】
請求項３記載の発明は、請求項１又は２記載の同時双方向回路に係り、前記基準値レベル検出回路は、前記基準値レベル情報を、前記受信回路で復元された前記受信データと同一のレイテンシで前記誤り訂正回路へ送出する同期送出回路が設けられていることを特徴としている。
【００２０】
請求項４記載の発明は、請求項１、２又は３記載の同時双方向回路に係り、前記受信回路は、記合成データを前記高レベル基準値及び低レベル基準値を用いてサンプリングして２種類の受信データを生成し、前記送信データの論理レベルに基づいて選択して前記第２（又は第１）の論理回路からの前記受信データを復元する構成とされていることを特徴としている。
【００２１】
請求項５記載の発明は、請求項１、２又は３記載の同時双方向回路に係り、前記受信回路は、前記高レベル基準値又は低レベル基準値を前記送信データの論理レベルに基づいて選択し、選択された基準値を用いて前記合成データをサンプリングすることにより、前記受信データを復元する構成とされていることを特徴としている。
【００２２】
請求項６記載の発明は、大規模集積回路に係り、請求項１乃至５のいずれか一に記載の同時双方向回路と論理回路とを備えてなることを特徴としている。
【００２３】
請求項７記載の発明は、第１の論理回路と第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための信号同時伝送方法に係り、前記第１（又は第２）の論理回路からの送信データを前記伝送線路を介して前記第２（又は第１）の論理回路に送信する送信処理と、前記伝送線路上の前記第１（又は第２）の論理回路からの送信データと前記第２（又は第１）の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記第２（又は第１）の論理回路からの前記受信データを復元する受信処理と、該受信処理で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出処理と、前記受信処理で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記第１（又は第２）の論理回路へ送出する誤り訂正処理とを行うことを特徴としている。
【００２４】
請求項８記載の発明は、請求項７記載の信号同時伝送方法に係り、前記合成データは、最高データレベル、最低データレベル及び中間データレベルを有し、前記高レベル基準値は、前記最高データレベルと前記中間データレベルとの間に設定され、前記低レベル基準値は、前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴としている。
【発明の効果】
【００２５】
この発明の構成によれば、基準値レベル検出回路により、受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値かが検出され、誤り訂正回路で受信データの誤りが検出されたとき、基準値レベル検出回路からの基準値レベル情報に基づいて、受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値であるかが把握されるので、オシロスコープなどの測定装置を使用することなく、同受信データの誤りが検出されたときの解析を円滑に行うことができ、誤り訂正を高精度で行うことができる。
【発明を実施するための最良の形態】
【００２６】
受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出し、誤り訂正回路へ送出する同時双方向回路、同回路を備えた大規模集積回路並びに信号同時伝送方法を提供する。
【実施例】
【００２７】
図１は、この発明の一実施例である同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
この例のＬＳＩ４０は、同図に示すように、内部論理回路４１と、エラー検出回路４２と、送信回路４３と、受信回路４４と、同期化回路４５と、Ｖｒｅｆレベル検出回路４６とから構成されている。これらのエラー検出回路４２、送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６により、同時双方向回路が構成され、内部論理回路４１は、この同時双方向回路を介して相手側のＬＳＩなどとの間で相互にパラレルデータを送受信して所定の処理を行う。
【００２８】
図２は、図１中の送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６の内部の電気的構成を示す回路図である。
送信回路４３は、ＦＦ（フリップフロップ）５１と、出力バッファ５２と、ＦＦ５３と、出力バッファ５４とから構成されている。ＦＦ５１は、内部論理回路４１からの送信データａを、同内部論理回路４１の動作と同期したクロックＣＬＫのタイミングで取り込んで送信データｄ１として出力バッファ５２へ出力する。出力バッファ５２は、ＦＦ５１からの送信データｄ１を、送信データｂとして図示しない伝送線路を介して相手側のＬＳＩに送出する。ＦＦ５３は、クロックＣＬＫの周波数を１／２に分周して送信データｄ２として出力バッファ５４へ出力する。出力バッファ５４は、ＦＦ５３からの送信データｄ２をストローブ信号ｃとして図示しない伝送線路を介して相手側のＬＳＩに送出する。
【００２９】
受信回路４４は、入力バッファ６１，６２と、ＤＬＬ（Delay Locked Loop ）６３とから構成されている。入力バッファ６１は、コンパレータ６１ａ，６１ｂと、セレクタ６１ｃとから構成されている。コンパレータ６１ａは、図示しない伝送線路上の送信データｂと相手側のＬＳＩからの受信データｅとの合成データｐを送信データｄ１の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。この合成データｐは、送信データｂと受信データｅとの合成により、最高データレベル（“Ｈ”）、最低データレベル（“Ｌ”）及び中間データレベル（“Ｍ”）を有している。また、高レベル基準値ＶｒｅｆＨは、最高データレベル（“Ｈ”）と中間データレベル（“Ｍ”）との間（すなわち、“Ｈ”の３／４の電位）に設定されている。また、この実施例では、送信データｂの波形と受信データｅの波形とは、それぞれの立上がりエッジ及び立下がりエッジが重ならないことが前提となっている。コンパレータ６１ｂは、合成データｐを送信データｄ１の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。低レベル基準値ＶｒｅｆＬは、中間データレベル（“Ｍ”）と最低データレベル（“Ｌ”）との間（すなわち、“Ｈ”の１／４の電位）に設定されている。セレクタ６１ｃは、送信データｄ１が高レベル（“Ｈ”）のとき、コンパレータ６１ａの出力信号を選択する一方、同送信データｄ１が低レベル（“Ｌ”）のとき、コンパレータ６１ｂの出力信号を選択することにより、受信データｅを復元して受信データｆとして出力する。
【００３０】
入力バッファ６２は、コンパレータ６２ａ，６２ｂと、セレクタ６２ｃとから構成されている。コンパレータ６２ａは、図示しない伝送線路上のストローブ信号ｃと相手側のＬＳＩからのストローブ信号ｇとの合成信号ｑを送信データｄ２の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。コンパレータ６２ｂは、合成信号ｑを送信データｄ２の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ６２ｃは、送信データｄ２が“Ｈ”のとき、コンパレータ６２ａの出力信号を選択する一方、同送信データｄ２が“Ｌ”のとき、コンパレータ６２ｂの出力信号を選択することにより、ストローブ信号ｇを復元する。ＤＬＬ６３は、遅延素子による同期ループで構成され、セレクタ６２ｃで復元されたストローブ信号ｇを、受信データｆと所定の位相関係を保つように位相調整してストローブ信号ｈとして出力する。
【００３１】
同期化回路４５は、たとえばＦＩＦＯ（First In First Out）で構成され、受信データｆをストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで受信データｊとして読み出してエラー検出回路４２へ送出する。
【００３２】
Ｖｒｅｆレベル検出回路４６は、ＦＦ７１，７２と、ＦＩＦＯ７３，７４とから構成されている。ＦＦ７１は、入力バッファ６１からの受信データｆの立上がりエッジで送信データｄ１を取り込んでデータｕ１として出力する。ＦＦ７２は、受信データｆの立下がりエッジで送信データｄ１を取り込んでデータｕ２として出力する。ＦＩＦＯ７３は、データｕ１をストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで基準値レベル情報ｍとして読み出してエラー検出回路４２へ送出する。この基準値レベル情報ｍは、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨであることを表す。ＦＩＦＯ７４は、データｕ２をストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで基準値レベル情報ｎとして読み出してエラー検出回路４２へ送出する。この基準値レベル情報ｎは、受信データｅの復元に用いられた基準値が低レベル基準値ＶｒｅｆＬであることを表す。
【００３３】
これらのＦＩＦＯ７３，７４により、基準値レベル情報ｍ，ｎを、復元された受信データｆと同一のレイテンシでエラー検出回路４２へ送出する同期送出回路が構成されている。エラー検出回路４２は、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎに基づいて受信データｊの誤りを検出及び訂正して内部論理回路４１へ送出し、同内部論理回路４１は所定の処理を行う。また、相手側のＬＳＩもＬＳＩ４０と同様の構成になっている。
【００３４】
図３は、図１の同時双方向回路の動作を説明する波形図である。
この図を参照して、この例の同時双方向回路に用いられる信号同時伝送方法の処理内容について説明する。
この同時双方向回路では、内部論理回路４１からの送信データａが伝送線路を介して相手側のＬＳＩの内部論理回路に送信され（送信処理）、同伝送線路上の送信データｂと相手側のＬＳＩの内部論理回路からの受信データｅとの合成データｐが送信データａの論理レベルに対応する高レベル基準値ＶｒｅｆＨ又は低レベル基準値ＶｒｅｆＬを用いてサンプリングされることにより、相手側のＬＳＩの内部論理回路からの受信データｅが復元される（受信処理）。Ｖｒｅｆレベル検出回路４６により、受信回路４４で受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬかを表す基準値レベル情報ｍ，ｎが検出され（基準値レベル検出処理）、同受信回路４４で復元された受信データｆに対して、基準値レベル情報ｍ，ｎに基づいて誤りが訂正されて論理回路４１へ送出される（誤り訂正処理）。
【００３５】
すなわち、この同時双方向回路では、同図３に示すように、送信データｂと受信データｅとの合成データｐが入力バッファ６１で受信され、同合成データｐの信号レベルは、“Ｈ”、“Ｌ”及び“Ｍ”の３値となる。すなわち、送信データｂが“Ｌ”のとき、受信データｅが“Ｌ”であれば、合成データｐが“Ｌ”となり、受信データｅが“Ｈ”であれば、合成データｐが“Ｍ”となる。また、送信データｂが“Ｈ”のとき、受信データｅが“Ｌ”であれば、合成データｐが“Ｍ”となり、受信データｅが“Ｈ”であれば、合成データｐが“Ｈ”となる。従って、送信データｄ１の論理レベルに合わせて、セレクタ６１ｃにより、コンパレータ６１ａの出力信号又はコンパレータ６１ｂの出力信号が選択されることにより、受信データｆが取り出される。これにより、同一の伝送線路を介して同時にかつ双方向に信号の送信及び受信が行われる。受信データｆは、ストローブ信号ｈのタイミングで同期化回路４５に書き込まれ、この後、クロックＣＬＫのタイミングで受信データｊとして読み出されてエラー検出回路４２へ送出される。
【００３６】
Ｖｒｅｆレベル検出回路４６では、入力バッファ６１からの受信データｆの立上がりエッジでＦＦ７１に送信データｄ１が取り込まれてデータｕ１として出力される。また、受信データｆの立下がりエッジでＦＦ７２に送信データｄ１が取り込まれてデータｕ２として出力される。ここで、入力バッファ６１のセレクタ６１ｃによるコンパレータ６１ａ，６１ｂの出力信号の選択は、送信データｄ１の“Ｈ”／“Ｌ”に応じて行われるため、ＦＦ７１，７２に取り込まれた同送信データｄ１は、同入力バッファ６１で合成データｐをサンプリングしたときの基準値（高レベル基準値ＶｒｅｆＨ、又は低レベル基準値ＶｒｅｆＬ）と等価である。
【００３７】
ＦＦ７１から出力されたデータｕ１は、ストローブ信号ｈのタイミングでＦＩＦＯ７３に書き込まれ、この後、クロックＣＬＫのタイミングで基準値レベル情報ｍとして読み出されてエラー検出回路４２へ送出される。また、ＦＦ７２から出力されたデータｕ２は、ストローブ信号ｈのタイミングでＦＩＦＯ７４に書き込まれ、この後、クロックＣＬＫのタイミングで基準値レベル情報ｎとして読み出されてエラー検出回路４２へ送出される。
【００３８】
同期化回路４５から送出された受信データｊは、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎと共に、エラー検出回路４２で冗長ビットから期待値が割り出されて訂正が行われ、内部論理回路４１へ送出される。この場合、エラー検出回路４２では、受信データｊが“Ｌ”から“Ｈ”へ遷移したときに誤りが発生した場合、基準値レベル情報ｍに基づいて訂正が行われ、同受信データｊが“Ｈ”から“Ｌ”へ遷移したときに誤りが発生した場合、基準値レベル情報ｎに基づいて訂正が行われる。この後、内部論理回路４１では、誤りが訂正された受信データｊに基づいて所定の処理が行われる。
【００３９】
以上のように、この実施例では、Ｖｒｅｆレベル検出回路４６により、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬかが検出され、エラー検出回路４２で受信データｊの誤りが検出されたとき、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎに基づいて、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬであるかが把握されるので、オシロスコープなどの測定装置を使用することなく、同受信データｊの誤りが検出されたときの解析が円滑に行われ、誤り訂正が高精度で行われる。
【００４０】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、Ｖｒｅｆレベル検出回路４６は、図２の構成に限らず、基準値レベル情報ｍ，ｎが受信データｊと同様にクロックＣＬＫのタイミングでエラー検出回路４２へ送出される構成になっていれば、任意の構成で良い。また、Ｖｒｅｆレベル検出回路４６のＦＦ７１，７２は、受信データｆの立上がり立下りの両エッジで送信データｄ１を取り込む１つのＦＦで構成しても良い。また、入力バッファ６１，６２は、送信データｄ１の論理レベルに基づいて高レベル基準値ＶｒｅｆＨ又は低レベル基準値ＶｒｅｆＬを選択するセレクタと、この選択された基準値を用いて合成データｐをサンプリングして受信データｆを復元するコンパレータとで構成しても良い（請求項５に対応）。
【００４１】
また、高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬの電圧レベルと、ＤＬＬ６３により調整されたストローブ信号ｈの位相とを可変することにより、相手側のＬＳＩからの受信データｅに対するストローブ信号ｇの位相関係を変えながら、３値（“Ｌ”，“Ｍ”，“Ｈ”）それぞれのエラーレートを記録するようにしても良い。これにより、受信データｊのアイパターンが３値で再現され、ＬＳＩなどを動作させながら安定動作条件を求めることができる。
【産業上の利用可能性】
【００４２】
この発明は、２つの情報処理装置や情報処理機能を有する２つの大規模集積回路などにおいて、双方に含まれる各論理回路の間で双方向のデータ伝送を同時に行う場合全般に適用できる。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施例である同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
【図２】図１中の送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６の内部の電気的構成を示す回路図である。
【図３】図１の同時双方向回路の動作を説明する波形図である。
【図４】従来の同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
【図５】図４中の送信回路１３、受信回路１４及び同期化回路１５の内部の電気的構成と共に、ＬＳＩ１が伝送線路３，４を介して相手側のＬＳＩ２に接続されている状態を示す図である。
【符号の説明】
【００４４】
４０      ＬＳＩ（大規模集積回路）
４１      内部論理回路（第１又は第２の論理回路）
４２      エラー検出回路（誤り訂正回路、同時双方向回路の一部）
４３      送信回路
４４      受信回路
４５      同期化回路
４６      Ｖｒｅｆレベル検出回路（基準値レベル検出回路）
５１，５３      ＦＦ（フリップフロップ、送信回路４３の一部）
５２，５４      出力バッファ（送信回路４３の一部）
６１，６２      入力バッファ（受信回路４４の一部）
６１ａ，６１ｂ      コンパレータ（入力バッファ６１の一部）
６１ｃ      セレクタ（入力バッファ６１の一部）
６２ａ，６２ｂ      コンパレータ（入力バッファ６２の一部）
６２ｃ      セレクタ（入力バッファ６２の一部）
６３      ＤＬＬ（Delay Locked Loop 、受信回路４４の一部）
７１，７２      ＦＦ（フリップフロップ、基準値レベル検出回路の一部）
７３，７４      ＦＩＦＯ（同期送出回路、基準値レベル検出回路の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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