(57)【要約】【課題】  表示領域内に複数個のTFT素子がマトリクス状に配置された表示装置の画質むらを低減する。【解決手段】  表示領域内に複数個のTFT素子がマトリクス状に配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域内のある箇所に配置された第１のTFT素子は、半導体層の幅が、前記表示領域内の前記ある箇所とは別の箇所に配置された第２のTFT素子の半導体層の幅よりも広く、かつ、前記第１のTFT素子の層間絶縁膜の膜厚が前記第２のTFT素子の層間絶縁膜の膜厚よりも薄く、前記第１のTFT素子のゲート電極の幅は、前記第２のTFT素子のゲート電極の幅よりも狭い表示装置。【選択図】        図７
2007188913.tif 000002
【特許請求の範囲】
【請求項１】
表示領域内に複数個のTFT素子がマトリクス状に配置された表示パネルを有する表示装置であって、
前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、
前記表示領域内のある箇所に配置された第１のTFT素子は、半導体層の幅が、前記表示領域内の前記ある箇所とは別の箇所に配置された第２のTFT素子の半導体層の幅よりも広く、かつ、前記第１のTFT素子の層間絶縁膜の膜厚が前記第２のTFT素子の層間絶縁膜の膜厚よりも薄く、
前記第１のTFT素子のゲート電極の幅は、前記第２のTFT素子のゲート電極の幅よりも狭いことを特徴とする表示装置。
【請求項２】
前記第１のTFT素子と前記第２のTFT素子は、各TFT素子のゲート電極に同一の電圧値を印加し、かつ、各TFT素子のドレイン電極に同一の電圧値を印加したときに、任意の時刻における前記ドレイン電極とソース電極の間を流れる電流の方向と値が等しいことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示領域の対角に配置された２つのTFT素子の距離をＬｓｕｂ、該２つのTFT素子のゲート電極の幅の誤差定数をσとし、
前記第１のTFT素子と第２のTFT素子の対角線方向の距離をＬ１２、前記第１のTFT素子のゲート電極の幅をＧＷＬ１、前記第２のTFT素子のゲート電極の幅をＧＷＬ２とすると、
前記第１のTFT素子のゲート電極の幅ＧＷＬ１と前記第２のTFT素子のゲート電極の幅ＧＷＬ２が、下記数式（１）で表される関係を有することを特徴とする請求項１または請求項２に記載の表示装置。
【数１】
2007188913.tif 000006
【請求項４】
四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、
前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、
前記表示領域の最外側に配置された第１配線の中央における前記層間絶縁膜の膜厚をｔ１、該最外側の第１配線が前記表示領域の最外側の第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、該第２配線が前記表示領域の反対側の最外側の第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ３とし、
前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、
前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３であることを特徴とする表示装置。
【請求項５】
四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、
前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、
前記表示領域の最外側に配置された第２配線の中央における前記層間絶縁膜の膜厚をｔ１、該最外側の第２配線が前記表示領域の最外側に配置された第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、該第１配線が前記表示領域の反対側の最外側に配置された第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ３とし、
前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、
前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３であることを特徴とする表示装置。
【請求項６】
四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、
前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、
前記表示領域の最外側に配置された第１配線および第２配線が交差する角部における前記層間絶縁膜の膜厚をｔ１、該角部から延長された第１配線が前記表示領域の反対側の最外側に配置された第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、前記表示領域の前記角部と対角の位置の箇所における前記層間絶縁膜の膜厚をｔ３とし、
前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、
前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３であることを特徴とする表示装置。
【請求項７】
四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、
前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、
前記表示領域の中心部における前記層間絶縁膜の膜厚をｔ１、該中心部を通る第２配線が前記表示領域の最外側に第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、前記表示領域の角部における前記層間絶縁膜の膜厚をｔ３とし、
前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、
前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３であることを特徴とする表示装置。
【請求項８】
前記表示パネルは、一対の基板で液晶材料を挟持した液晶表示パネルであることを特徴とする請求項１乃至請求項７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、TFT液晶表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、画像や映像を表示する表示装置には、TFT液晶表示装置がある。前記TFT液晶表示装置は、たとえば、ガラス基板上にTFT素子をマトリクス状に配置したTFT基板と、カラーフィルタなどを設けた対向基板の一対の基板で液晶材料を挟持した液晶表示パネルを有する表示装置である。
【０００３】
前記TFT液晶表示装置は、高精細なカラー表示が可能な表示装置として、たとえば、PC(Personal Computer)のディスプレイやテレビなどに広く採用されている。
【０００４】
前記TFT基板は、ガラス基板上にTFT素子や画素電極をマトリクス状に配置している。前記TFT素子は、一般に、ゲート電極，ドレイン電極，ソース電極，ゲート絶縁膜（層間絶縁膜），および半導体層からなり、ガラス基板上への積層順序や、半導体層の材料などの違いにより数種類の構成に分類される。
【０００５】
また、前記TFT基板は、複数本の走査信号線と、絶縁膜を介して前記走査信号線と交差する複数本の映像信号線が配置されている。そして、前記TFT素子のゲート電極は前記走査信号線に接続されている。そのため、前記走査信号線はゲート信号線とも呼ばれる。また、前記TFT素子のドレイン電極は前記映像信号線に接続されている。そのため、前記映像信号線はドレイン信号線とも呼ばれる。
【０００６】
前記TFT素子の構成の１つとして、たとえば、前記半導体層が配線状の形状を有し、かつ、ゲート電極（ゲート信号線）と交差するように配置されている構成のものがある（たとえば、特許文献１を参照。）。
【０００７】
前記特許文献１に記載されたような構成のTFT素子では、たとえば、前記半導体層上に第１層間絶縁膜を介在させてゲート信号線（走査信号線）が設けられている。また、前記ゲート信号線上には第２層間絶縁膜を介在させてドレイン信号線（映像信号線）やソース電極などが設けられている。このとき、前記ドレイン信号線およびソース電極は、スルーホールで前記半導体層に接続されている。また、前記文献１に記載されたような構成のTFT素子において、前記半導体層には、たとえば、ポリシリコン（P-Si）が用いられている。
【０００８】
前記文献１に記載されたような構成のTFT素子を前記ガラス基板上に形成するときには、たとえば、まず、ガラス基板上に保護膜を成膜する。次に、前記保護膜上に前記半導体層や導電層を形成する。次に、前記半導体層や導電層の上に第１層間絶縁膜を成膜する。次に、前記第１層間絶縁膜上にゲート信号線などの導電層を形成する。その後は、第２層間絶縁膜の成膜、ドレイン信号線やソース電極の形成、第３層間絶縁膜の成膜、画素電極の形成といった工程が続く。
【０００９】
このうち、前記ゲート信号線を形成する工程では、まず、第１層間絶縁膜上にゲート信号線形成用の導電膜を成膜する。そして、前記導電膜上に、パターン形成用のエッチングレジストを形成した後、前記導電膜の不要な部分を除去してゲート信号線を形成する。前記エッチングレジストを形成する工程は、従来、前記導電膜上に感光性のレジスト材料を塗布し、マスクを用いて露光した後、現像していた。
【００１０】
【特許文献１】特開２００５−２９２１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記液晶表示装置は、近年、大画面化が進んでおり、TFT基板および対向基板に用いられるガラス基板が大型化している。そのため、前記ガラス基板上に導電膜や絶縁膜を成膜したときに、膜厚のばらつきが生じやすくなっている。
【００１２】
また、前記ガラス基板の大型化にともない、たとえば、前記半導体層やゲート信号線などを形成したときに、基板上の各領域における幅にばらつきが生じやすくなっている。
【００１３】
前記従来のエッチングレジストを形成する工程は、マスクを用いて露光しているが、このマスクはあらかじめ設計されたマスク寸法を用いている。このため、たとえば、ゲート信号線形成用の導電膜を成膜したときに、この導電膜の膜厚にばらつきがある場合でも、ゲート信号線は、常に一定の幅で形成されるようになっている。つまり、従来の露光方法で前記ゲート信号線形成用の導電膜上にエッチングレジストを形成するときには、たとえば、下層の半導体層の幅や、第１層間絶縁膜の膜厚にばらつきがある場合でも、あらかじめ設計されたマスク寸法にしたがってレジストパターンが形成される。その結果、前記基板上の各ゲート信号線は、下層の半導体層の幅や、第１層間絶縁膜の膜厚に関わらず、ほぼ一定の幅で形成される。
【００１４】
しかしながら、前記基板上の各ゲート信号線がほぼ一定の幅で形成されると、下層の半導体層の幅や第１層間絶縁膜の膜厚のばらつきに応じて、各TFT素子のトランジスタ特性、特に書き込み電流値にばらつきが生じる。そのため、前記液晶表示装置に、各TFT素子のトランジスタ特性のばらつきによる画質むらが発生するという問題があった。
【００１５】
このような問題に対し、従来の液晶表示装置では、たとえば、前記第１層間絶縁膜を厚くすることで、各TFT素子のトランジスタ特性（書き込み電流値）のばらつきを許容範囲内におさめていた。
【００１６】
しかしながら、このように前記第１層間絶縁膜を厚くする方法では、第１層間絶縁膜の成膜時間が長くなるとともに、材料費が増加する。そのため、液晶表示装置（液晶表示パネル）の製造コストが増加するという問題があった。
【００１７】
本発明の目的は、表示領域内に複数個のTFT素子がマトリクス状に配置された表示装置の画質むらを低減することが可能な技術を提供することにある。
【００１８】
本発明の他の目的は、表示領域内に複数個のTFT素子が配置された表示装置の画質むらを低減し、かつ、低コストで製造することが可能な技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２１】
（１）表示領域内に複数個のTFT素子がマトリクス状に配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域内のある箇所に配置された第１のTFT素子は、半導体層の幅が、前記表示領域内の前記ある箇所とは別の箇所に配置された第２のTFT素子の半導体層の幅よりも広く、かつ、前記第１のTFT素子の層間絶縁膜の膜厚が前記第２のTFT素子の層間絶縁膜の膜厚よりも薄く、前記第１のTFT素子のゲート電極の幅は、前記第２のTFT素子のゲート電極の幅よりも狭い表示装置である。
【００２２】
（２）前記（１）において、前記第１のTFT素子と前記第２のTFT素子は、各ゲート電極に同一の電圧値を印加し、かつ、各ドレイン電極に同一の電圧値を印加したときに、任意の時刻における前記ドレイン電極とソース電極の間を流れる電流の方向と値が等しい表示装置である。
【００２３】
（３）前記（１）または（２）において、前記表示領域の対角に配置された２つのTFT素子の距離をＬsub、該２つのTFT素子のゲート電極の幅の誤差定数をσとし、前記第１のTFT素子と第２のTFT素子の対角線方向の距離をＬ１２、前記第１のTFT素子のゲート電極の幅をＧＷＬ１、前記第２のTFT素子のゲート電極の幅をＧＷＬ２とすると、前記第１のTFT素子のゲート電極の幅ＧＷＬ１と前記第２のTFT素子のゲート電極の幅ＧＷＬ２が、下記数式（１）で表される関係を有する表示装置である。
【００２４】
【数２】
2007188913.tif 000003
【００２５】
（４）四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第１配線の中央における前記層間絶縁膜の膜厚をｔ１、該最外側の第１配線が前記表示領域の最外側の第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、該第２配線が前記表示領域の反対側の最外側の第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ３とし、前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３である表示装置である。
【００２６】
（５）四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第２配線の中央における前記層間絶縁膜の膜厚をｔ１、該最外側の第２配線が前記表示領域の最外側に配置された第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、該第１配線が前記表示領域の反対側の最外側に配置された第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ３とし、前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３である表示装置である。
【００２７】
（６）四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の最外側に配置された第１配線および第２配線が交差する角部における前記層間絶縁膜の膜厚をｔ１、該角部から延長された第１配線が前記表示領域の反対側の最外側に配置された第２配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、前記表示領域の前記角部と対角の位置の箇所における前記層間絶縁膜の膜厚をｔ３とし、前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３である表示装置である。
【００２８】
（７）四角形の表示領域内に、複数本の第１配線と、絶縁膜を介して前記第１配線と交差する複数本の第２配線と、複数個のTFT素子が配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域の中心部における前記層間絶縁膜の膜厚をｔ１、該中心部を通る第２配線が前記表示領域の最外側に第１配線と交差する箇所における前記層間絶縁膜の膜厚をｔ２、前記表示領域の角部における前記層間絶縁膜の膜厚をｔ３とし、前記層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ１およびｓ１、前記層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ２およびｓ２、前記層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層の幅およびゲート電極の幅をそれぞれｗ３およびｓ３とすると、前記層間絶縁膜の膜厚の関係がｔ１＞ｔ２＞ｔ３、前記半導体層の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、前記ゲート電極の幅の関係がｓ１＞ｓ２＞ｓ３である表示装置である。
【００２９】
（８）前記（１）から（７）のいずれかにおいて、前記表示パネルは、一対の基板で液晶材料を挟持した液晶表示パネルである表示装置である。
【発明の効果】
【００３０】
本発明の表示装置は、前記手段（１）のように、半導体層の幅が広く、かつ層間絶縁膜の膜厚が薄いTFT素子は、ゲート電極の幅が広い。そして、半導体層の幅が狭く、かつ層間絶縁膜の膜厚が厚いTFT素子は、ゲート電極の幅が狭い。このとき、各TFT素子のゲート電極の幅を、たとえば、前記手段（２）のようにし、表示パネル上の各画素のTFT素子の書き込み電流値が等しくなるようにする。このようにすることで、各TFT素子の半導体素子の幅および層間絶縁膜（ゲート絶縁膜）の膜厚にばらつきがあっても、各TFT素子の書き込み電流値を均一化することができ、画質むらを低減できる。
【００３１】
また、前記層間絶縁膜が薄くても、膜厚のばらつきが各TFT素子の書き込み電流値に与える影響を極めて小さくすることができる。そのため、前記層間絶縁膜の薄型化による成膜時間の短縮および材料コストの低減が可能となり、表示装置（表示パネル）の製造コストの低減が可能となる。
【００３２】
また、前記ゲート信号線は、通常、エッチングにより形成される。そのため、表示パネル上の各ゲート信号線にはエッチング量にばらつきが生じることがある。そこで、前記手段（３）のように表示パネル上で生じるゲート信号線の幅の誤差定数σに基づき、前記第１のTFT素子のゲート信号線の幅ＧＷＬ１と前記第２のTFT素子のゲート信号線の幅ＧＷＬ２が、前記数式（１）で表される関係を満たすようにする。このようにすることで、ゲート信号線のエッチング量のばらつきによる書き込み電流値の変動も防ぐことができる。
【００３３】
また、前記手段（１）から手段（３）のような構成を有する表示装置において、前記複数本の第１配線および前記複数本の第２配線が配置された基板は、たとえば、マザーガラスと呼ばれる大型のガラス基板から複数枚の前記基板を切り出して形成される。その場合、たとえば、前記層間絶縁膜を成膜すると、前記マザーガラス上における前記基板の位置によって、層間絶縁膜の膜厚の分布が異なる。このときの前記層間絶縁膜の膜厚、前記半導体層の幅、および前記ゲート電極の幅の関係は、たとえば、前記手段（４）から手段（７）のような４つのパターンに大別することができる。
【００３４】
また、前記手段（１）から手段（７）は、半導体層とゲート電極が交差している基板を備える表示装置であれば、どのような表示装置にも適用できるが、特に、液晶表示装置に適用することが好ましい。前記液晶表示装置は、前記手段（８）のように一対の基板で液晶材料を挟持した液晶表示パネルを備える表示装置であり、一方の基板に、TFT素子などのスイッチング素子が設けられている。そのため、前記スイッチング素子が設けられた基板を前記手段（１）から手段（７）のいずれかのような構成にすることで、製造コストを低コストに抑えるとともに、液晶表示装置の画質むらを低減することができる。
【００３５】
なお、前記手段（１）から手段（７）における前記ゲート電極は、TFT素子（トランジスタ）のゲートに信号電圧を加える機能を担うものである。そのため、たとえば、アクティブ・マトリクス型の表示装置のように、複数本のゲート信号線（走査信号線）と複数本のドレイン信号線（映像信号線）がマトリクス状に配置されている場合は、前記ゲート信号線を前記ゲート電極とし、前記層間絶縁膜の膜厚および前記半導体層の幅に応じて、前記ゲート信号線の幅を変えてもよい。
【発明を実施するための最良の形態】
【００３６】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００３７】
本発明の表示装置では、表示パネルの表示領域内に配置された複数個のTFT素子に関して、半導体層の幅が広く、かつ、層間絶縁膜の膜厚が薄いTFT素子は、ゲート信号線（ゲート電極）の幅を広くする。そして、半導体層の幅が狭く、かつ層間絶縁膜の膜厚が厚いTFT素子は、ゲート信号線（ゲート電極）の幅を狭くする。このようにすることで、各TFT素子の書き込み電流値を一定にし、画質むらを防ぐ。また、ゲート信号線の幅で各TFT素子の書き込み電流値を一定にすることで層間絶縁膜（ゲート絶縁膜）の薄型化を可能にし、層間絶縁膜の成膜時間の短縮および材料コストの低減を可能にする。
【実施例１】
【００３８】
図１乃至図５は、本発明による実施例１の表示装置の概略構成を示す模式図である。
図１は、液晶表示装置の一構成例を示す分解斜視図である。図２は、TFT基板の概略構成を示す模式平面図である。図３は、TFT基板の１画素の一構成例を示す模式平面図である。図４は、図３のＡ−Ａ’線断面図である。図５は、図３のＢ−Ｂ’線断面図である。
図１において、１はTFT基板、２は対向基板、３Ａ，３Ｂは偏光板、４はバックライトユニット、５はフレーム部材である。また、図２乃至図５において、１００はガラス基板、１０１はゲート信号線、１０２はドレイン信号線、１０３は保護膜、１０４は半導体層、１０５第１導電層（ソース電極）、１０６は第１層間絶縁膜、１０７はストレージ線、１０７ａはストレージ線の分岐線、１０８は第２層間絶縁膜、１０９は第２導電層（ソース電極）、１１０は第３層間絶縁膜、１１１は画素電極、１１２は対向電極、１１３は反射膜、ＴＨ１，ＴＨ２，ＴＨ３はそれぞれスルーホールである。
【００３９】
実施例１では、本発明を適用して好ましい表示装置の一例として、液晶表示装置を例に挙げる。前記液晶表示装置は、たとえば、図１に示すように、TFT素子（図示しない）がマトリクス状に配置されたTFT基板１と、TFT基板１と対向する対向基板２と、TFT基板１および対向基板２を挟むように配置された一対の偏光板３Ａ，３Ｂと、TFT基板１の下方（背面）に配置されるバックライトユニット４と、これらを一体的に保持するフレーム部材（上フレーム）５とを備える。
【００４０】
なお、前記液晶表示装置において、TFT基板１および対向基板２は、液晶表示パネルとして一体になっており、両基板１，２の間に液晶材料が挟持されている。このとき、図１では省略しているが、TFT基板１と対向基板２は、環状のシール材で接着されており、各基板１，２の間には液晶材料が封入されている。
【００４１】
また、偏光板３Ａ，３Ｂはそれぞれ、たとえば、フィルム状のものであり、TFT基板１および対向基板２に貼り付けられている。また、図１では図示を省略するが、前記液晶表示装置は、前記各構成要素の他に、たとえば、タイミングコントローラなどの回路を有する回路基板や、液晶駆動用のドライバICが実装されたTCP(Tape Carrier Package)またはCOF(Chip On Film)などのフレキシブル回路基板を備えている。本実施例の液晶表示装置では、装置が備える基本的な構成については、従来の液晶表示装置と同じでよいので、詳細な説明は省略する。
【００４２】
TFT基板１は、TFT素子および画素電極を画素単位で配置した基板であり、たとえば、図２に示すように、ガラス基板などの透明基板に、ゲート信号線（走査信号線）１０１およびドレイン信号線（映像信号線）１０２がそれぞれ複数本設けられている。このとき、ゲート信号線１０１とドレイン信号線１０２は、互いに直交する方向に延在している。そして、２本の隣接するゲート信号線１０１と２本の隣接するドレイン信号線１０２で囲まれた領域が１つの画素領域となる。また、図２では省略しているが、各ゲート信号線１０１の間には、たとえば、蓄積容量を形成するためのストレージ線などが設けられていてもよい。
【００４３】
また、本発明が適用される液晶表示装置において、TFT基板１の１つの画素領域は、たとえば、図３乃至図５に示すような構成になっている。すなわち、ガラス基板１００の表面には、まず、保護膜１０３を介在させて半導体層１０４、および半導体層１０４と接続された第１導電層（ソース電極）１０５が設けられている。半導体層１０４は、たとえば、ポリシリコン（P-Si）膜である。
【００４４】
また、半導体層１０４および第１導電層１０５の上には、第１層間絶縁膜１０６を介在させてゲート信号線１０１およびストレージ線１０７が設けられている。このとき、ゲート信号線１０１は、図３に示したように、半導体層１０４のコの字型の部分の平行な２辺を横切るように設けられている。逆に言うと、半導体層１０４は、ゲート信号線１０１と交差するようなコの字型の配線状の形状に形成されている。つまり、図３乃至図５に示した構成では、ゲート信号線１０１がTFT素子のゲート電極として機能する。そして、第１層間絶縁膜１０６のうち、半導体層１０４とゲート信号線１０１の交差領域と重なる部分がTFT素子のゲート絶縁膜として機能する。またこのとき、ストレージ線１０７は、第１導電層１０５と重なる分岐線１０７ａを有する。
【００４５】
また、ゲート信号線１０１およびストレージ線１０７の上には、第２層間絶縁膜１０８を介在させてドレイン信号線１０２および第２導電層（ソース電極）１０９が設けられている。このとき、ドレイン信号線１０２は、第１のスルーホールＴＨ１により半導体層１０４と接続されている。また、第２導電層１０９は、第２のスルーホールＴＨ２により半導体層１０４および第１導電層１０５と接続されている。またこのとき、第２導電層１０９は、ストレージ線１０７の分岐線１０７ａと重なる領域を有する。
【００４６】
また、ドレイン信号線１０２および第２導電層１０９上には、第３層間絶縁膜１１０を介在させて画素電極１１１および対向電極（共通電極とも呼ばれる）１１２、ならびに反射膜１１３が設けられている。このとき、画素電極１１１は、第３のスルーホールＴＨ３により第２導電層１０９と接続されている。
【００４７】
図６乃至図８は、実施例１の表示装置の特徴を説明するための模式図である。
図６は、TFT基板上の任意の２画素の選択例を示す平面図、図７は、図６のＰＸ１のTFT素子の周辺およびＰＸ２のTFT素子の周辺の構成を並べて示した平面図である。図８は、図７のＣ−Ｃ’線断面図およびＤ−Ｄ’線断面図を並べて示した図である。
【００４８】
実施例１の液晶表示装置では、TFT基板１に、図３乃至図５に示したような構成の画素（TFT素子）がマトリクス状に配置されている。そこで、たとえば、図６に示すように、あるゲート信号線１０１１とドレイン信号線１０２が交差する領域に対応する第１の画素ＰＸ１と、別のゲート信号線１０１２とドレイン信号線１０２が交差する領域に対応する第２の画素ＰＸ２を取り上げて、実施例１の液晶表示装置の特徴を説明する。
【００４９】
実施例１の液晶表示装置では、図６に示した第１の画素ＰＸ１におけるTFT素子の周辺（第１周辺領域）ＴＲ１と、第２の画素ＰＸ２におけるTFT素子の周辺（第２周辺領域）ＴＲ２は、たとえば、図７および図８に示したような関係になっている。まず、保護膜１０３上に形成された半導体層１０４の幅ＰｓｉＷを比較すると、第１周辺領域ＴＲ１の半導体層１０４の幅ＰｓｉＷ１が、第２周辺領域ＴＲ２の半導体層１０４の幅Ｐｓｉｗ２よりも広い（ＰｓｉＷ１＞ＰｓｉＷ２）。
【００５０】
次に、半導体層１０４上に設けられた第１層間絶縁膜１０６の膜厚ＧＩＤを比較すると、第１周辺領域ＴＲ１の第１層間絶縁膜１０６の膜厚ＧＩＤ１が、第２周辺領域ＴＲ２の第１層間絶縁膜１０６の膜厚ＧＩＤ２よりも薄い（ＧＩＤ１＜ＧＩＤ２）。
【００５１】
第１周辺領域ＴＲ１と第２周辺領域ＴＲ２における半導体層１０４の幅ＰｓｉＷ１，ＰｓｉＷ２、および第１層間絶縁膜１０６の膜厚ＧＩＤ１，ＧＩＤ２が、このような関係ある場合、第１層間絶縁膜１０６上に設けられたゲート信号線１０１の幅ＧＬＷは、第１周辺領域ＴＲ１のゲート信号線１０１１の幅ＧＬＷ１が、第２周辺領域ＴＲ２のゲート信号線１０１２の幅ＧＬＷ２よりも狭くなっている（ＧＬＷ１＜ＧＬＷ２）。
【００５２】
またこのとき、第１周辺領域ＴＲ１のゲート信号線１０１１の幅ＧＬＷ１、および第２周辺領域ＴＲ２のゲート信号線１０１２の幅ＧＬＷ２は、たとえば、各TFT素子の書き込み電流値が等しくなるようにする。すなわち、各ゲート信号線１０１１，１０１２に同一の電圧値を印加し、かつ、ドレイン信号線１０２に同一の電圧値を印加したときに、任意の時刻における前記ドレイン電極１０２とソース電極（第１導電層１０５および第２導電層１０９）の間を流れる電流の方向と値が等しくなるようにする。
【００５３】
前記半導体層１０４の幅ＰｓｉＷのばらつきは、たとえば、半導体層をエッチングする際に生じるばらつきであり、ガラス基板１００が大型化するにつれて、そのばらつきは大きくなっている。また、前記第１層間絶縁膜１０６の膜厚ＧＩＤのばらつきは、絶縁膜の成膜過程で生じるばらつきであり、これもガラス基板１００が大型化するにつれて、そのばらつきは大きくなっている。そして、従来のような方法でゲート信号線１０１を形成する場合、通常、各ゲート信号線１０１の幅ＧＬＷが等しくなるように形成している。そのため、半導体層１０４の幅ＰｓｉＷや第１層間絶縁膜１０６の膜厚ＧＩＤのばらつきにより、各TFT素子の書き込み電流値にばらつきが生じ、画質むらが発生していた。
【００５４】
一方、実施例１の表示装置では、図７および図８に示したように、半導体層１０４の幅ＰｓｉＷや第１層間絶縁膜１０６の膜厚ＧＩＤのばらつきを考慮して、各ゲート信号線１０１の幅を個別に決定し、各TFT素子の書き込み電流値が一定になるようにする。このようにすることで、表示装置の画質むらを低減することができる。
【００５５】
また、実施例１の表示装置では、各ゲート信号線１０１の幅を個別に決定し、各TFT素子の書き込み電流値が一定になるようにする。そのため、従来のように、たとえば、第１層間絶縁膜１０６の膜厚を厚くして、書き込み電流値のばらつきが許容範囲内におさまるようにする必要がなくなる。つまり、実施例１の表示装置では、第１層間絶縁膜１０６を従来の表示装置より薄くすることができる。その結果、第１層間絶縁膜１０６の成膜時間の短縮や材料コストの低減が可能となる。
【００５６】
また、図７および図８に示した例では、第１の画素ＰＸ１（第１周辺領域ＴＲ１）の半導体層１０４の幅ＰｓｉＷ１のほうが広く、かつ、第１層間絶縁膜１０６の膜厚ＧＩＤ１のほうが薄くなっているが、第１の画素ＰＸ１と第２の画素ＰＸ２の関係が逆であってもよいことはもちろんである。
【００５７】
ここまでの説明では、２つの画素ＰＸ１，ＰＸ２に関して、半導体層１０４の幅が広く、かつ、第１層間絶縁膜１０６の膜厚が薄いほうの画素が、ゲート信号線１０１の幅が広いとしている。しかしながら、前記２つの画素ＰＸ１，ＰＸ２を選択した場合、半導体層１０４の幅のばらつきと、第１層間絶縁膜１０６の膜厚のばらつきには種々の組み合わせがある。つまり、たとえば、半導体層１０４の幅は異なるが第１層間絶縁膜１０６の膜厚は等しい場合がある。また、その他にも、たとえば、半導体層１０４の幅が広く、かつ、第１層間絶縁膜１０６の膜厚が厚い場合もある。そのため、選択した２つの画素ＰＸ１，ＰＸ２にゲート信号線１０１１，１０１２の配線幅は、半導体層１０４の幅と第１層間絶縁膜１０６の膜厚に基づき、各画素のTFT素子の書き込み電流値が等しくなるような幅であればよい。
【００５８】
図９乃至図１１は、それぞれTFT基板上の任意の２画素の他の選択例を示す模式平面図である。
【００５９】
実施例１の液晶表示装置で用いるTFT基板１の特徴を説明するにあたって、ここまでの説明では、TFT基板１の２つの画素ＰＸ１，ＰＸ２の選択例として、図６に示したように、ドレイン信号線１０２が共通でゲート信号線１０１が異なり、かつ、ゲート信号線１０１１，１０１２が離れている場合を例に挙げた。しかしながら、前述のような半導体層１０４の幅ＰｓｉＷや第１層間絶縁膜１０６の膜厚ＧＩＤのばらつきは、TFT基板１の全域にわたって生じる。そのため、図６に示したような場合に限らず、TFT基板１上の任意の２画素ＰＸ１，ＰＸ２に対して、前述のような関係が成り立つようにする。
【００６０】
つまり、実施例１の液晶表示装置で用いるTFT基板１では、２つの画素ＰＸ１，ＰＸ２として、たとえば、図９に示すように、ゲート信号線１０１が共通であり、ドレイン信号線１０２が異なる画素ＰＸ１，ＰＸ２を選択した場合でも同様の関係が成り立つようにする。この場合、たとえば、第１の画素ＰＸ１（第１周辺領域ＴＲ１）の半導体層１０４の幅ＰｓｉＷ１のほうが広く、かつ、第１層間絶縁膜１０６の膜厚ＧＩＤ１のほうが薄いとすると、ゲート信号線１０１は、第１の画素ＰＸ１のほうが配線幅が広く、かつ第２の画素ＰＸ２に向かうにつれて徐々に配線幅が細くなるようにすればよい。
【００６１】
また、前記２つの画素ＰＸ１，ＰＸ２として、たとえば、図１０に示すように、ゲート信号線１０１およびドレイン信号線１０２がともに異なる画素ＰＸ１，ＰＸ２を選択した場合でも同様の関係が成り立つようにする。またさらに、前記２つの画素ＰＸ１，ＰＸ２として、たとえば、図１１に示すように、ドレイン信号線１０２が共通でゲート信号線１０１が異なり、かつ、ドレイン信号線１０２の延在方向で隣接した画素ＰＸ１，ＰＸ２を選択した場合でも同様の関係が成り立つようにする。
【００６２】
このように、TFT基板１上の任意の２画素ＰＸ１，ＰＸ２に対して、前述のような関係が成り立つようにすることで、TFT基板１上のすべてのTFT素子の書き込み電流値を均一化でき、画質むらが低減できる。
【００６３】
しかしながら、前記ゲート信号線１０１は、一般に、第１層間絶縁膜１０６上に導電膜を成膜した後、前記導電膜をエッチングして形成する。そのため、前記半導体層１０４に生じる幅ＰｓｉＷのばらつきと同様に、エッチング量のばらつきによる幅ＧＩＤのばらつきが生じる。そのため、各ゲート信号線１０１の幅を決定するときには、前記エッチング量のばらつきを考慮して決定することが好ましい。
【００６４】
図１２乃至図１４は、ゲート信号線の配線幅の決定方法の一例を説明するための模式図である。
図１２は、ゲート信号線の信号幅の決定方法の概要を示す平面図である。図１３は、図１２の画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）のゲート信号線を比較する断面図である。図１４は、ゲート信号線の幅の規定方法を説明する断面図である。
【００６５】
実施例１のような構成のTFT基板１を形成する場合、ゲート信号線１０１は、導電膜をエッチングして形成する。そのため、ガラス基板１００上の各領域でエッチング量にばらつきが生じることがある。そこで、本願発明者は、たとえば、図１２に示すように、TFT基板１の表示領域の対角に位置する２つの画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）で、ゲート信号線１０１の配線幅にどの程度のばらつき（誤差）が生じるか調べてみた。
【００６６】
ゲート信号線１０１の配線幅のばらつきを調べるに当たって、画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）では、図１３に示すように、第１層間絶縁膜１０６の膜厚ＧＩＤはほぼ同一になるようにした。また、ゲート信号線１０１を形成するために成膜した導電膜の膜厚もほぼ同一になるようにした。そして、画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）のゲート信号線の配線幅が同一になるようにエッチングレジストを形成し、ゲート信号線１０１を形成した。
【００６７】
このとき、画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）のゲート信号線１０１は、同じ配線幅になるように形成したにもかかわらず、たとえば、図１３に示すように、画素ＰＸ（Ｘ，Ｙ）のゲート信号線１０１の配線幅ＧＬＷ（Ｘ，Ｙ）が、画素ＰＸ（０，０）のゲート信号線１０１の配線幅ＧＬＷ（０，０）よりも広くなった。具体的には、画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）の対角方向の距離Ｌｓｕｂが80cmの場合、画素ＰＸ（Ｘ，Ｙ）のゲート信号線１０１の配線幅ＧＬＷ（Ｘ，Ｙ）のほうが2.6μm広くなった。つまり、この例では、画素ＰＸ（Ｘ，Ｙ）のゲート信号線１０１の配線幅ＧＬＷ（Ｘ，Ｙ）に関して、あらかじめ設計された配線幅ＧＬＷ（Ｘ，Ｙ）’と実際に形成された配線幅ＧＬＷ（Ｘ，Ｙ）の間に2.6μmの誤差が現れたことを意味する。
【００６８】
そこで、このエッチング量のばらつきが、対角線方向に連続的に変化していると仮定すると、図１２に示した、対角方向の距離Ｌ１２［cm］の２つの画素ＰＸ１，ＰＸ２に関して、画素ＰＸ１のゲート信号線１０１の配線幅ＧＬＷ１と、画素ＰＸ２のゲート信号線１０１の配線幅ＧＬＷ２の最大誤差は、下記数式（２）のように表すことができる。
【００６９】
【数３】
2007188913.tif 000004
【００７０】
数式（２）において、σは対角方向の距離Ｌsubの２つの画素ＰＸ（０，０），ＰＸ（Ｘ，Ｙ）における配線幅の誤差である。
【００７１】
つまり、たとえば、図７および図８に示したような第１周辺領域ＴＲ１および第２周辺領域ＴＲ２において、各ゲート信号線１０１１，１０１２の幅ＧＬＷ１，ＧＬＷ２を決定する際に、半導体層１０４の幅ＰｓｉＷのばらつきおよび第１層間絶縁膜１０６の膜厚ＧＩＤのばらつきに加えて、前記数式（２）で表されるエッチング量のばらつきに起因する誤差を考慮し、第１周辺領域ＴＲ１のゲート信号線１０１１の配線幅ＧＬＷ１と第２周辺領域ＴＲ２のゲート信号線１０１２の配線幅ＧＬＷ２が下記数式（１）のような関係を持つように決定することで、各TFT素子の書き込み電流値のばらつきを、より低減することができる。
【００７２】
【数４】
2007188913.tif 000005
【００７３】
また、図１３に示した例では、ゲート信号線１０１の断面が矩形形状であり、幅ＧＩＤが一義的に決まる。しかしながら、エッチングでゲート信号線１０１を形成した場合、その断面は、たとえば、図１４に示すように、上辺が下辺より狭い台形形状になる。そのため、たとえば、画素ＰＸ（０，０）の配線幅を下辺の幅ＧＬＷｌとして測定した場合、画素ＰＸ（Ｘ，Ｙ）の配線幅も下辺の幅ＧＬＷｌを測定して誤差定数σを決定する。また、たとえば、画素ＰＸ（０，０）の配線幅を上辺の幅ＧＬＷｕとして測定した場合、画素ＰＸ（Ｘ，Ｙ）の配線幅も下辺の幅ＧＬＷｕを測定して誤差定数σを決定する。
【００７４】
図１５は、実施例１の液晶表示装置の製造方法の一例を説明するための模式図であり、TFT基板の半導体層を形成する工程からゲート信号線を形成する工程までの大まかな手順を示すフロー図である。
【００７５】
実施例１の液晶表示装置で用いるTFT基板１は、前述のように、たとえば、半導体層１０４の幅と第１層間絶縁膜１０６の膜厚に基づいて、各ゲート信号線１０１の幅を独立して決定する。また、ゲート信号線１０１を形成するときには、導電膜をエッチングして形成する。そのため、前記導電膜をエッチングするためのエッチングレジストを形成するときに、従来のようなマスクを用いた露光でパターンを描画するのは非常に困難である。そこで、前記エッチングレジストを形成するときには、たとえば、描画用の数値データに基づいて直接描画（露光）する直描露光機を用いる。前記直描露光機は、たとえば、CADレイアウトデータなどの数値データに基づいてレジスト膜上の各領域を露光するか否かを判定しながらパターンを描画する露光機である。
【００７６】
前記TFT基板１を製造するときには、たとえば、ガラス基板１００などの透明基板上に保護膜１０３を成膜した後、図１５に示すように、保護膜１０３上に半導体層１０４および第１ソース電極１０５を形成する（ステップ６０１）。半導体層１０４および第１ソース電極１０５に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
【００７７】
次に、各TFT素子（トランジスタ部分）の半導体層１０４の幅ＰｓｉＷを測定し、第１の測定結果として保持する（ステップ６０２）。ステップ６０２は、たとえば、顕微鏡を用いた光学観察などで測定し、PCなどの記録媒体を備える装置で第１の測定結果を保持する。また、ステップ６０２では、すべての半導体層１０４の幅を測定するのが好ましい。
【００７８】
次に、第１層間絶縁膜１０６を成膜する（ステップ６０３）。第１層間絶縁膜１０６に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
【００７９】
次に、第１層間絶縁膜１０６の膜厚分布を測定し、第２の測定結果として保持する（ステップ６０４）。ステップ６０２は、たとえば、エリプソメータなどで測定し、PCなどの記録媒体を備える装置で第２の測定結果を保持する。また、ステップ６０２では、第１層間絶縁膜１０６の全域の膜厚を測定することが好ましい。
【００８０】
次に、保持している第１および第２の測定結果に基づいて、ガラス基板１００上のすべてのトランジスタ部分の走査線幅、すなわちTFT素子を形成する領域のゲート信号線１０１の幅ＧＬＷを決定し、前記直描露光機で用いる描画用データの値を更新する（ステップ６０５）。ステップ６０５では、ガラス基板１００上の任意の２画素ＰＸ１，ＰＸ２に関して、上述のような関係が成り立つように決定する。
【００８１】
次に、第１層間絶縁膜１０６上に導電膜を成膜し（ステップ６０６）、前記導電膜上にレジスト膜を成膜する（ステップ６０７）。前記導電膜およびレジスト膜に用いる材料および形成方法は、従来と同じでよいので、詳細な説明は省略する。
【００８２】
次に、前記直描露光機を用い、ステップ６０５で更新した描画用データに基づいてレジスト膜にパターンを描画（露光）し、現像する（ステップ６０８）。
【００８３】
次に、ステップ６０８で形成したエッチングレジストをマスクとして前記導電膜をエッチングし、ゲート信号線１０１および前記ストレージ線１０７を形成する（ステップ６０９）。そして、前記エッチングレジストを除去する（ステップ６１０）と、各トランジスタ部分の半導体層１０４の幅および第１層間絶縁膜１０６の膜厚に基づいた配線幅のゲート信号線１０１を形成することができる。
【００８４】
その後は、従来のTFT基板の製造方法と同様の手順で行えばよいので、その説明は省略する。
【００８５】
このように、ステップ６０１からステップ６１０の手順で半導体層１０４および第１層間絶縁膜１０６、ならびにゲート信号線１０１を形成することで、各TFT素子の書き込み電流値を一定にすることができる。そのため、液晶表示装置の画質むらを低減することができる。
【００８６】
また、このような手順でTFT基板１を製造した場合、半導体層１０４の幅や第１層間絶縁膜１０６の膜厚に生じたばらつきに応じてゲート信号線１０１の幅を変えることで、各TFT素子の書き込み電流値を一定にすることができる。そのため、たとえば、従来のように第１層間絶縁膜１０６を、前記書き込み電流値のばらつきが画質に影響しないような膜厚まで厚くしなくてもよくなる。そのため、第１層間絶縁膜１０６の成膜時間の短縮および材料コストの低減が可能となる。
【００８７】
以上説明したように、実施例１の表示装置によれば、TFT基板１に設ける各ゲート信号線１０１の配線幅を、半導体層１０４の幅や第１層間絶縁膜１０６の膜厚に生じたばらつきに応じてそれぞれ個別に決定または変更することにより、各TFT素子の書き込み電流値を均一化できる。そのため、表示装置の画質むらを低減できる。
【００８８】
また、実施例１の表示装置では、第１層間絶縁膜１０６を従来の表示装置より薄くすることができるので、第１層間絶縁膜１０６の成膜時間の短縮や材料コストの低減が可能となる。そのため、液晶表示装置の製造コストを低減することが可能となる。
【実施例２】
【００８９】
実施例１では、表示装置の表示領域における任意の２箇所（２画素）に対応するTFT素子のゲート絶縁膜（第１層間絶縁膜１０６）の膜厚および半導体層１０４の幅と、ゲート信号線１０１の幅の関係について説明した。
【００９０】
実施例２は、実施例１で説明した関係を前提とし、表示装置の表示領域の、ある特定の３箇所のTFT素子のゲート絶縁膜（第１層間絶縁膜１０６）の膜厚および半導体層１０４の幅と、ゲート信号線１０１の幅の関係について規定した実施例である。
【００９１】
現在、表示装置の表示パネルに用いられる前記TFT基板１や対向基板２などの基板は、たとえば、１枚のマザーガラスから２面の基板を切り出したり、４面の表示パネルを切り出したりして製造されている。
【００９２】
図１６は、１枚のマザーガラスから２枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【００９３】
１枚のマザーガラスから２枚の基板を切り出す、いわゆる２面取りの場合、図１６に示すように、マザーガラス７に２個の、基板として切り出す領域７０１，７０２がある。この２個の領域７０１，７０２にはそれぞれ、たとえば、図２乃至図５に示したような構成のTFT基板１が形成される。そして、TFT基板１を形成した後、マザーガラス７から２個の領域７０１，７０２を切り出して、表示パネルを形成する。
【００９４】
このような２面取りの場合、マザーガラス７の各領域７０１，７０２に、半導体層１０４を形成した後、この半導体層１０４上に第１層間絶縁膜１０６を成膜すると、その膜厚の分布は、たとえば、図２６に示すように、マザーガラス７上の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４で表すことができる。このとき、第１層間絶縁膜１０６の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側でありかつ同心円ＢＬ４の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚はだんだんと薄くなっていく。同心円ＢＬ４の外側の領域も、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚がだんだんと薄くなっていく。これは、第１層間絶縁膜１０６を形成する際に、たとえば、プラズマCVD法により形成するためである。
【００９５】
図１７は、１枚のマザーガラスから４枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【００９６】
１枚のマザーガラスから４枚の基板を切り出す、いわゆる４面取りの場合、図１７に示すように、マザーガラス７に４個の、基板として切り出す領域７１１，７１２，７１３，７１４がある。この４個の領域７１１〜７１４にはそれぞれ、たとえば、図２乃至図５に示したような構成のTFT基板１が形成される。そして、TFT基板１を形成した後、マザーガラス７から４個の領域７１１〜７１４を切り出して、表示パネルを形成する。
【００９７】
このような４面取りの場合、マザーガラス７の４個の領域７１１〜７１４に、半導体層１０４を形成した後、この半導体層１０４上に第１層間絶縁膜１０６を成膜すると、その膜厚の分布は、たとえば、図２７に示すように、マザーガラス７上の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４で表すことができる。このとき、第１層間絶縁膜１０６の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側でありかつ同心円ＢＬ４の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚はだんだんと薄くなっていく。また、同心円ＢＬ４の外側の領域も、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚がだんだんと薄くなっていく。
【００９８】
図１８は、１枚のマザーガラスから６枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【００９９】
１枚のマザーガラスから６枚の基板を切り出す、いわゆる６面取りの場合、図１８に示すように、マザーガラス７に６個の、基板として切り出す領域７２１，７２２，７２３，７２４，７２５，７２６がある。この６個の領域７２１〜７２６にはそれぞれ、たとえば、図２乃至図５に示したような構成のTFT基板１が形成される。そして、TFT基板１を形成した後、マザーガラス７から６個の領域７２１〜７２６を切り出して、表示パネルを形成する。
【０１００】
このような６面取りの場合、マザーガラス７の６個の領域７２１〜７２６に、半導体層１０４を形成した後、この半導体層１０４上に第１層間絶縁膜１０６を成膜すると、その膜厚の分布は、たとえば、図１８に示すように、マザーガラス７上の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４で表すことができる。このとき、第１層間絶縁膜１０６の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側でありかつ同心円ＢＬ４の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚はだんだんと薄くなっていく。また、同心円ＢＬ４の外側の領域も、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚がだんだんと薄くなっていく。
【０１０１】
図１９は、１枚のマザーガラスから１５枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【０１０２】
１枚のマザーガラスから１５枚の基板を切り出す、いわゆる１５面取りの場合、図１９に示すように、マザーガラス７に１５個の、基板として切り出す領域７３１，７３２，７３３，７３４，７３５，７３６，７３７，７３８，７３９，７４０，７４１，７４２，７４３，７４４，７４５がある。この１５個の領域７３１〜７４５にはそれぞれ、たとえば、図２乃至図５に示したような構成のTFT基板１が形成される。そして、TFT基板１を形成した後、マザーガラス７から１５個の領域７３１〜７４５を切り出して、表示パネルを形成する。
【０１０３】
このような１５面取りの場合、マザーガラス７の１５個の領域７３１〜７４５に、半導体層１０４を形成した後、この半導体層１０４上に第１層間絶縁膜１０６を成膜すると、その膜厚の分布は、たとえば、図１９に示すように、マザーガラス７上の中心Ｐを中心とする同心円ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４で表すことができる。このとき、第１層間絶縁膜１０６の膜厚は、中心Ｐを含む同心円ＢＬ１の内側の領域、同心円ＢＬ１の外側でありかつ同心円ＢＬ２の内側の領域、同心円ＢＬ２の外側でありかつ同心円ＢＬ３の内側の領域、同心円ＢＬ３の外側でありかつ同心円ＢＬ４の内側の領域の順に薄くなっていく。また、各領域の中でも、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚はだんだんと薄くなっていく。また、同心円ＢＬ４の外側の領域も、中心Ｐから遠ざかるにつれて、第１層間絶縁膜１０６の膜厚がだんだんと薄くなっていく。
【０１０４】
ここで、図１６乃至図１９に示したように、１枚のマザーガラス７から多面取りを行う場合に切り出される各領域、つまり１枚の基板における第１層間絶縁膜１０６の膜厚の分布は、次の４つのパターンに分類されることがわかる。
【０１０５】
１つめのパターンは、第１層間絶縁膜１０６の膜厚の分布が、図１６に示した領域７０１、図１９に示した領域７３７，７３９のようになるパターンである。この１つめのパターンの特徴について、図２０を用いて説明する。
【０１０６】
図２０は、１枚の基板における絶縁膜の膜厚分布の１つめのパターンを説明するための模式図である。
【０１０７】
第１層間絶縁膜１０６の膜厚分布の１つめのパターンを説明するにあたって、図２０に示すように、２面取りの場合におけるマザーガラス７の１つの領域７０１を例に挙げる。図２０において、１０１１，１０１２は、表示領域の最外側に配置されているゲート信号線（第１配線）を示しており、１０２１，１０２２は、表示領域の最外側に配置されているドレイン信号線（第２配線）を示している。つまり、この２本のゲート信号線１０１１，１０１２と、２本のドレイン信号線１０２１，１０２２に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、図示していない複数本のゲート信号線、表示領域の中央部に配置されたドレイン信号線１０２３および図示していない複数本のドレイン信号線が配置されている。
【０１０８】
１つめのパターンでは、図２０に示した領域７０１内の表示領域における最外側のゲート信号線１０１２の中央部分、すなわちドレイン信号線１０２３と交差する点Ｃ１における第１層間絶縁膜１０６の膜厚が一番厚くなる。そして、表示領域における点Ｃ１の延長上で最外側のドレイン信号線１０２１と交差する点Ｃ２の第１層間絶縁膜１０６の膜厚は、点Ｃ１における絶縁膜の膜厚よりも薄くなる。また、表示領域におけるドレイン信号線１０２１が表示領域のもう一方の最外側のゲート信号線１０１１と交差する点Ｃ３の第１層間絶縁膜１０６の膜厚は、点Ｃ２の第１層間絶縁膜１０６の膜厚よりも薄くなる。
【０１０９】
そして、第１層間絶縁膜１０６の下層に半導体層１０４を配置し、第１層間絶縁膜１０６の上層に第１配線（ゲート信号線１０１）を配置した本発明のような表示装置における半導体層１０４の幅、ゲート信号線１０１の幅も含めた関係では、基板（領域７０１）の表示領域における点Ｃ１の近傍の第１層間絶縁膜１０６の膜厚をｔ１、点Ｃ２の近傍の第１層間絶縁膜１０６の膜厚をｔ２、点Ｃ３の近傍の第１層間絶縁膜１０６の膜厚をｔ３とし、第１層間絶縁膜１０６の膜厚がｔ１の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２（ゲート電極）の幅をそれぞれｗ１およびｓ１、第１層間絶縁膜１０６の膜厚がｔ２の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ２およびｓ２、第１層間絶縁膜１０６の膜厚がｔ３の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１１の幅をそれぞれｗ３およびｓ３とすると、第１層間絶縁膜１０６の膜厚の関係がｔ１＞ｔ２＞ｔ３、半導体層１０４の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、ゲート信号線１０１（ゲート電極）の幅の関係がｓ１＞ｓ２＞ｓ３であるというものである。これが、１つめのパターンにおける第１層間絶縁膜１０６の膜厚、半導体層１０４の幅、およびゲート信号線１０１の幅の関係の特徴の１つである。
【０１１０】
なお、図２０には、１つめのパターンの例として２面取りの場合を挙げているが、図２９に示した１５面取りの場合における領域７３７，７３９も、同様の関係（特徴）を持つことはもちろんである。
【０１１１】
このような関係を持つ表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
【０１１２】
次に、２つめのパターンを説明する。２つめのパターンは、第１層間絶縁膜１０６の膜厚の分布が、図１８に示した領域７２２，７２５、図１９に示した領域７３２，７３５，７４１，７４４のようになるパターンである。この２つめのパターンの特徴について、図２１を用いて説明する。
【０１１３】
図２１は、１枚の基板における絶縁膜の膜厚分布の２つめのパターンを説明するための模式図である。
【０１１４】
第１層間絶縁膜１０６の膜厚分布の２つめのパターンを説明するにあたっては、図２１に示すように、６面取りの場合におけるマザーガラス７の１つの領域７２２を例に挙げる。図２１において、１０１１，１０１２は、表示領域の最外側に配置されているゲート信号線（第１配線）を示しており、１０２１，１０２２は表示領域の最外側に配置されているドレイン信号線（第２配線）を示している。つまり、この２本のゲート信号線１０１１，１０１２と、２本のドレイン信号線１０２１，１０２２に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、表示領域の中央部に配置されたゲート信号線１０１３および図示していない複数本のゲート信号線、図示していない複数本のドレイン信号線が配置されている。
【０１１５】
２つめのパターンでは、図２１に示した領域７２２内の表示領域における最外側のドレイン信号線１０２２の中央部分、すなわちゲート信号線１０１３と交差する点Ｃ１における第１層間絶縁膜１０６の膜厚が一番厚くなる。そして、表示領域における点Ｃ１の延長上で最外側のゲート信号線１０１２と交差する点Ｃ２の第１層間絶縁膜１０６の膜厚は、点Ｃ１における第１層間絶縁膜１０６の膜厚よりも薄くなる。また、表示領域におけるゲート信号線１０１２が表示領域のもう一方の最外側のドレイン信号線１０２１と交差する点Ｃ３の第１層間絶縁膜１０６の膜厚は、点Ｃ２の第１層間絶縁膜１０６の膜厚よりも薄くなる。
【０１１６】
そして、第１層間絶縁膜１０６の下層に半導体層１０４を配置し、第１層間絶縁膜１０６の上層に第１配線（ゲート信号線１０１）を配置した本発明のような表示装置における半導体層１０４の幅、ゲート信号線１０１の幅も含めた関係では、基板（領域７２２）の表示領域における点Ｃ１の近傍の第１層間絶縁膜１０６の膜厚をｔ１、点Ｃ２の近傍の第１層間絶縁膜１０６の膜厚をｔ２、点Ｃ３の近傍の第１層間絶縁膜の膜厚をｔ３とし、第１層間絶縁膜の膜厚がｔ１の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１３（ゲート電極）の幅をそれぞれｗ１およびｓ１、第１層間絶縁膜１０６の膜厚がｔ２の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ２およびｓ２、第１層間絶縁膜１０６の膜厚がｔ３の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ３およびｓ３とすると、第１層間絶縁膜１０６の膜厚の関係がｔ１＞ｔ２＞ｔ３、半導体層１０４の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、ゲート信号線１０１（ゲート電極）の幅の関係がｓ１＞ｓ２＞ｓ３であるというものである。これが、２つめのパターンにおける第１層間絶縁膜１０６の膜厚、半導体層１０４の幅、およびゲート信号線１０１の幅の関係の特徴の１つである。
【０１１７】
なお、図２１には、２つめのパターンの例として６面取りの場合を挙げているが、図１９に示した１５面取りの場合における領域７３２，７３５，７４１，７４４も、同様の関係（特徴）を持つことはもちろんである。
【０１１８】
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
【０１１９】
次に、３つめのパターンを説明する。３つめのパターンは、第１層間絶縁膜１０６の膜厚の分布が、図１７に示した領域７１１，７１２，７１３，７１４、図１８に示した領域７２１，７２３，７２４，７２６、図１９に示した領域７３１，７３３，７３４，７３６，７４０，７４２，７４３，７４５のようになるパターンである。この３つめのパターンの特徴について、図２２を用いて説明する。
【０１２０】
図２２は、１枚の基板における絶縁膜の膜厚分布の３つめのパターンを説明するための模式図である。
【０１２１】
第１層間絶縁膜１０６の膜厚分布の３つめのパターンを説明するにあたっては、図２２に示すように、４面取りの場合におけるマザーガラス７の１つの領域７１１を例に挙げる。図２２において、１０１１，１０１２は、表示領域の最外側に配置されているゲート信号線（第１配線）を示しており、１０２１，１０２２は、表示領域の最外側に配置されているドレイン信号線（第２配線）を示している。つまり、この２本のゲート信号線１０１１，１０１２と、２本のドレイン信号線１０２１，１０２２に囲まれた領域が、本発明でいうところの表示領域になる。そして、この表示領域には、図示していない複数本のゲート信号線、図示していない複数本のドレイン信号線が配置されている。
【０１２２】
３つめのパターンでは、図２２に示した領域７１１内の表示領域の最外側のゲート信号線１０１２とドレイン信号線１０２２が交差する点Ｃ１（角部）における第１層間絶縁膜１０６の膜厚が一番厚くなる。そして、表示領域における点Ｃ１の延長上でもう一方の最外側のドレイン信号線１０２１と交差する点Ｃ２の第１層間絶縁膜１０６の膜厚は、点Ｃ１における第１層間絶縁膜１０６の膜厚よりも薄くなる。また、表示領域における点Ｃ１とは対角に位置する点Ｃ３の第１層間絶縁膜１０６の膜厚は、点Ｃ２の第１層間絶縁膜１０６の膜厚ｔ２よりも薄くなる。
【０１２３】
そして、第１層間絶縁膜１０６の下層に半導体層１０４を配置し、第１層間絶縁膜１０６の上層に第１配線（ゲート信号線１０１）を配置した本発明のような表示装置における半導体層１０４の幅、ゲート信号線１０１の幅も含めた関係では、基板（領域７１１）の表示領域における点Ｃ１の近傍の第１層間絶縁膜１０６の膜厚をｔ１、点Ｃ２の近傍の第１層間絶縁膜１０６の膜厚をｔ２、点Ｃ３の近傍の第１層間絶縁膜１０６の膜厚をｔ３とし、第１層間絶縁膜１０６の膜厚がｔ１の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２（ゲート電極）の幅をそれぞれｗ１およびｓ１、第１層間絶縁膜の膜厚がｔ２の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ２およびｓ２、第１層間絶縁膜１０６の膜厚がｔ３の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１１の幅をそれぞれｗ３およびｓ３とすると、第１層間絶縁膜１０６の膜厚の関係がｔ１＞ｔ２＞ｔ３、半導体層１０４の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、ゲート信号線１０１（ゲート電極）の幅の関係がｓ１＞ｓ２＞ｓ３であるというものである。これが、３つめのパターンにおける第１層間絶縁膜１０６の膜厚、半導体層１０４の幅、およびゲート信号線１０１の幅の関係の特徴の１つである。
【０１２４】
なお、図２２には、３つめのパターンの例として４面取りの場合の１つの領域７１１を挙げているが、４面取りの場合、残りの領域７１２〜７１４も、同様の関係（特徴）を持つ。また、４面取りの場合に限らず、図１８に示した６面取りの場合における領域７２１，７２３，７２４，７２６、図１９に示した１５面取りの場合における領域７３１，７３３，７３４，７３６，７４０，７４２，７４３，７４５も、同様の関係（特徴）を持つことはもちろんである。
【０１２５】
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
【０１２６】
最後に、４つめのパターンを説明する。４つめのパターンは、第１層間絶縁膜１０６の膜厚の分布が、図１９に示した領域７３８のようになるパターンである。この４つめのパターンの特徴について、図２３を用いて説明する。
【０１２７】
図２３は、１枚の基板における絶縁膜の膜厚分布の４つめのパターンを説明するための模式図である。
【０１２８】
第１層間絶縁膜１０６の膜厚分布の４つめのパターンを説明するにあたっては、図２３に示すように、１５面取りの場合におけるマザーガラス７の１つの領域７３８を例に挙げる。図２３において、１０１１，１０１２は、表示領域の最外側に配置されているゲート信号線（第１配線）を示しており、１０２１，１０２２は表示領域の最外側に配置されているドレイン信号線（第２配線）を示している。つまり、この２本のゲート信号線１０１１，１０１２と、２本のドレイン信号線１０２１，１０２２に囲まれた領域が、本発明でいうところの表示領域になる。この表示領域には、表示領域の中央部に配置されたゲート信号線１０１３、同じく表示領域の中央部にゲート信号線１０１３と交差するように配置されたドレイン信号線１０２３のほか、図示していない複数本のゲート信号線および複数本のドレイン信号線が配置されている。
【０１２９】
４つめのパターンでは、図２３に示した領域７３８内の表示領域における中心Ｃ１、すなわち、ゲート信号線１０１３とドレイン信号線１０２３が交差する箇所における第１層間絶縁膜１０６の膜厚が一番厚くなる。そして、表示領域における点Ｃ１の延長上でゲート信号線１０１３と交差する点Ｃ２の第１層間絶縁膜１０６の膜厚は、点Ｃ１における第１層間絶縁膜１０６の膜厚よりも薄くなる。また、表示領域における最外側のゲート信号線１０１１とドレイン信号線１０２２が交差する点Ｃ３（角部）の第１層間絶縁膜１０６の膜厚は、点Ｃ２の第１層間絶縁膜１０６の膜厚よりも薄くなる。
【０１３０】
そして、第１層間絶縁膜１０６の下層に半導体層１０４を配置し、第１層間絶縁膜１０６の上層に第１配線（ゲート信号線１０１）を配置した本発明のような表示装置における半導体層１０４の幅、ゲート信号線１０１の幅も含めた関係では、基板（領域７３８）の表示領域における点Ｃ１（中心部Ｐ）の近傍の第１層間絶縁膜１０６の膜厚をｔ１、点Ｃ２の近傍の第１層間絶縁膜１０６の膜厚をｔ２、表示領域における点Ｃ３の第１層間絶縁膜１０６の膜厚をｔ３とし、第１層間絶縁膜１０６の膜厚がｔ１の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１３（ゲート電極）の幅をそれぞれｗ１およびｓ１、第１層間絶縁膜１０６の膜厚がｔ２の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ２およびｓ２、第１層間絶縁膜の膜厚がｔ３の位置に配置されているTFT素子の半導体層１０４の幅およびゲート信号線１０１２の幅をそれぞれｗ３およびｓ３とすると、第１層間絶縁膜１０６の膜厚の関係がｔ１＞ｔ２＞ｔ３、半導体層１０４の幅の関係がｗ１＜ｗ２＜ｗ３であり、かつ、ゲート信号線１０１（ゲート電極）の幅の関係がｓ１＞ｓ２＞ｓ３であるというものである。これが、４つめのパターンにおける第１層間絶縁膜１０６の膜厚、半導体層１０４の幅、およびゲート信号線１０１の幅の関係の特徴の１つである。
【０１３１】
なお、図２３には、４つめのパターンの例として１５面取りの場合の１つの領域７３８を挙げているが、１５面取りに限らず、たとえば、３面×３面の９面取りの場合の中央の領域でも、同様の関係（特徴）を持つことはもちろんである。
【０１３２】
このような関係の表示パネルでは、TFT素子の書き込み電流値のばらつきに起因する画質むらを低減することが可能となる。
【０１３３】
なお、実施例２で説明した関係の表示パネル（TFT基板１）は実施例１で説明した方法と同様の方法で作製することができるものである。
【０１３４】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１３５】
たとえば、前記実施例１では、TFT基板１の１つの画素の構成例として、図３乃至図５に示したような構成を挙げた。しかしながら、本発明は、たとえば、図７および図８に示したようなTFT素子の半導体層１０４の幅、第１層間絶縁膜１０６の膜厚、およびゲート信号線１０１の幅の関係に特徴がある。そのため、それらの関係が実施例１のものと同様であれば、画素の構成は、図３乃至図５に示したような構成に限らず、種々変更可能であることはもちろんである。
【０１３６】
また、前記実施例１では、TFT液晶表示装置を例に挙げたが、これに限らず、たとえば、図３乃至図５に示したような構成のTFT素子を有する表示パネルを備える種々の表示装置に適用できることはもちろんである。そのような表示装置としては、たとえば、たとえば、プラズマディスプレイ、有機EL(Electro Luminescence)ディスプレイなどがある。
【図面の簡単な説明】
【０１３７】
【図１】液晶表示装置の一構成例を示す分解斜視図である。
【図２】TFT基板の概略構成を示す模式平面図である。
【図３】TFT基板の１画素の構成例を示す模式平面図である。
【図４】図３のＡ−Ａ’線断面図である。
【図５】図３のＢ−Ｂ’線断面図である。
【図６】TFT基板上の任意の２画素の選択例を示す平面図である。
【図７】図６のＰＸ１のTFT素子の周辺およびＰＸ２のTFT素子の周辺の構成を並べて示した平面図である。
【図８】図７のＣ−Ｃ’線断面図およびＤ−Ｄ’線断面図を並べて示した図である。
【図９】TFT基板上の任意の２画素の他の選択例を示す模式平面図である。
【図１０】TFT基板上の任意の２画素の他の選択例を示す模式平面図である。
【図１１】TFT基板上の任意の２画素の他の選択例を示す模式平面図である。
【図１２】ゲート信号線の配線幅の決定方法の概要を示す平面図である。
【図１３】図１２の画素ＰＸ（０，０）および画素ＰＸ（Ｘ，Ｙ）のゲート信号線を比較する断面図である。
【図１４】ゲート信号線の幅の規定方法を説明する断面図である。
【図１５】TFT基板の半導体層を形成する工程からゲート信号線を形成する工程までの大まかな手順を示すフロー図である。
【図１６】１枚のマザーガラスから２枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【図１７】１枚のマザーガラスから４枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【図１８】１枚のマザーガラスから６枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【図１９】１枚のマザーガラスから１５枚の基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【図２０】１枚の基板における絶縁膜の膜厚分布の１つめのパターンを説明するための図である。
【図２１】１枚の基板における絶縁膜の膜厚分布の２つめのパターンを説明するための図である。
【図２２】１枚の基板における絶縁膜の膜厚分布の３つめのパターンを説明するための図である。
【図２３】１枚の基板における絶縁膜の膜厚分布の４つめのパターンを説明するための図である。
【符号の説明】
【０１３８】
１…TFT基板
１００…ガラス基板
１０１，１０１１，１０１２，１０１３…ゲート信号線（走査信号線）
１０２，１０２１，１０２２，１０２３…ドレイン信号線（映像信号線）
１０３…保護膜
１０４…半導体層
１０５…第１導電層（ソース電極）
１０６…第１層間絶縁膜
１０７…ストレージ線
１０７ａ…ストレージ線の分岐線
１０８…第２層間絶縁膜
１０９…第２導電層（ソース電極）
１１０…第３層間絶縁膜
１１１…画素電極
１１２…対向電極
１１３…反射膜
２…対向基板
３Ａ，３Ｂ…偏光板
４…バックライト
５…フレーム部材
ＴＨ１，ＴＨ２，ＴＨ３…スルーホール
ＰＸ１…第１の画素
ＰＸ２…第２の画素
ＴＲ１…第１周辺領域
ＴＲ２…第２周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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