(57)【要約】【課題】薄膜化されたＢＯＸ層の静電破壊を抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、Ｐ型支持基板１０と、支持基板上の絶縁膜２０と、絶縁膜上の半導体層３０と、支持基板内に設けられたＮ型ウェル４０と、Ｎ型ウェル内に設けられたＰ型ウェル５０と、半導体層に形成されたＮ型ソースＳおよびＮ型ドレインＤ、並びに、ソースとドレインとの間に形成されたＰ型のボディ領域Ｂを含むメモリセルと、Ｐ型ウェルの上方にある半導体層に形成されたＮ型ソースおよびＮ型ドレイン、並びに、このソースとドレインとの間に形成されたＰ型チャネル領域Ｃを含む第１のロジック回路素子ＮＭＯＳと、Ｎ型ウェルの上方にある半導体層に形成されたＰ型ソースおよびＰ型ドレイン、並びに、このソースとドレインとの間に形成されたＮ型チャネル領域を含む第２のロジック回路素子とを備える。【選択図】図１
2007242950.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体からなる支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記支持基板内に設けられた第２導電型のウェルと、
前記第２導電型のウェル内に設けられた第１導電型のウェルと、
前記第１導電型のウェルの上方にある前記半導体層に形成された第２導電型のソースおよび第２導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成され電気的に浮遊状態でありデータを記憶するために電荷を蓄積または放出するボディ領域を含むメモリセルと、
前記第１導電型のウェルの上方にある前記半導体層に形成された第２導電型のソースおよび第２導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成された第１導電型のチャネル領域を含む第１のロジック回路素子と、
前記第２導電型のウェルの上方にある前記半導体層に形成された第１導電型のソースおよび第１導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成された第２導電型のチャネル領域を含む第２のロジック回路素子とを備えた半導体記憶装置。
【請求項２】
前記ボディ領域は、第１導電型であることを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記第１導電型のウェルは、バックバイアス用のゲートとして用いられることを特徴とする請求項1または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、前記メモリセル、前記第１のロジック素子および前記第２のロジック素子を同一の基板上に設けたメモリ・ロジック混載型半導体記憶装置であることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置
【請求項５】
前記メモリセルおよび前記第１のロジック回路素子のそれぞれに設けられた前記第２導電型のウェルは、前記メモリセルおよび前記第１のロジック回路素子のそれぞれに設けられた前記第１導電型のウェル、並びに、前記支持基板とは異なる電圧源に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
ＳＯＩ基板のＳＯＩ層およびＢＯＸ（Buried Oxide）層は、近年、ますます薄膜化されている。最近では、ＳＯＩ層およびＢＯＸ層の各膜厚は、約５０ｎｍ以下に薄膜化されている。
【０００４】
ＢＯＸ層を約５０ｎｍ以下に薄膜化すると、ボディ領域またはチャネル領域の不純物がＢＯＸ層を介して支持基板へ拡散する可能性がある。そのため、一般に、メモリセルやロジック回路素子がＮ型ＦＥＴの場合、ＢＯＸ層の下にＰ型ウェルを設け、それらがＰ型ＦＥＴの場合、ＢＯＸ層の下にＮ型ウェルを設ける。
【０００５】
さらに、例えば、ＳＯＩ基板の支持基板がＰ型半導体である場合、Ｐ型ウェルおよびＰ型支持基板がＮ型ＦＥＴの下にＢＯＸ層を介して設けられる。この場合、Ｎ型ＦＥＴの下にある半導体は全てＰ型半導体であるため、薄膜化されたＢＯＸ層がプラズマダメージ等によって静電破壊を受ける可能性がある。逆に、支持基板がＮ型半導体である場合、Ｐ型ＦＥＴの下にある半導体は全てＮ型半導体であるため、やはり、ＢＯＸ層が静電破壊を受ける可能性がある。
【特許文献１】特開２００２−１６４５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
薄膜化されたＢＯＸ層の静電破壊を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、第１導電型の半導体からなる支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記支持基板内に設けられた第２導電型のウェルと、前記第２導電型のウェル内に設けられた第１導電型のウェルと、前記第１導電型のウェルの上方にある前記半導体層に形成された第２導電型のソースおよび第２導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成され電気的に浮遊状態でありデータを記憶するために電荷を蓄積または放出する第１導電型のボディ領域を含むメモリセルと、前記第１導電型のウェルの上方にある前記半導体層に形成された第２導電型のソースおよび第２導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成された第１導電型のチャネル領域を含む第１のロジック回路素子と、前記第２導電型のウェルの上方にある前記半導体層に形成された第１導電型のソースおよび第１導電型のドレイン、並びに、前記ソースと前記ドレインとの間に形成された第２導電型のチャネル領域を含む第２のロジック回路素子とを備えている。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、薄膜化されたＢＯＸ層の静電破壊を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態では、第１導電型としてＰ型を示し、第２導電型としてＮ型を示すが、半導体の導電型（Ｐ型およびＮ型）を互いに交換しても本実施形態の効果は失われない。
【００１０】
図１は、本発明に係る実施形態に従ったＦＢＣメモリ装置の断面図である。このＦＢＣメモリ装置は、メモリセルおよびロジック回路素子を同一基板上に備えたメモリ・ロジック混載型の半導体記憶装置である。ＦＢＣメモリ装置は、支持基板１０と、ＢＯＸ層２０と、ＳＯＩ層３０とを含むＳＯＩ基板上に形成されている。
【００１１】
支持基板１０は、例えば、不純物濃度１０１４ｃｍ−３のＰ型シリコンからなる。ＢＯＸ層２０は、支持基板１０上に設けられており、例えば、シリコン酸化膜からなる。ＢＯＸ層２０の膜厚は、例えば、５０ｎｍ以下である。メモリセルが記憶するデータ“１”とデータ“０”との信号差（閾値電圧差）を増大させるために、並びに、動作を安定させるために、ＢＯＸ層２０の膜厚は薄い方が好ましい。ＳＯＩ層３０は、ＢＯＸ層２０上に設けられており、例えば、シリコン単結晶からなる。
【００１２】
メモリ領域には、Ｎ型ＦＥＴで構成されたメモリセル（ＦＢＣ）が設けられている。図１では、１つのメモリセルの断面を示しているが、通常、多数のメモリセルが二次元配置されることによって、メモリセルアレイ（図示せず）を構成している。
【００１３】
メモリ領域では、第１のウェルとしてＮ型のディープウェル４０が支持基板１０内に形成されている。ウェル４０の不純物濃度は、例えば、７×１０１７ｃｍ−３の燐を含む。さらに、第２のウェルとしてＰ型のウェル５０がウェル４０内に形成されている。ウェル５０は、例えば、１×１０１８ｃｍ−３のボロンを含む。メモリセルは、ウェル５０の上方にあるＳＯＩ層３０内に設けられている。ウェル５０は、ボディ領域Ｂの不純物濃度およびチャネル形成領域Ｃの不純物濃度を安定化させるために、ボディ領域Ｂおよびチャネル形成領域Ｃと同じ導電型に形成されている。
【００１４】
メモリ領域のＳＯＩ層３０には、Ｎ型のソースＳおよびＮ型のドレインＤが形成されている。さらに、Ｐ型のボディ領域ＢがソースＳとドレインＤとの間に形成されている。ボディ領域Ｂは、ソースＳ、ドレインＤ、ＢＯＸ層２０、ゲート絶縁膜６０、ＳＴＩ（Shallow Trench Isolation）によって取り囲まれており、電気的に浮遊状態である。ＦＢＣは、データ“０”またはデータ“１”を記憶するためにボディ領域Ｂに電荷を蓄積しまたは放出し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【００１５】
ゲート絶縁膜６０は、ボディ領域Ｂ上に形成されている。ゲート絶縁膜６０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、ハフニウムシリケートのような高誘電体材料でよい。ゲート電極７０がゲート絶縁膜６０上に設けられている。ゲート電極７０は、例えば、ポリシリコン、シリサイド等でよい。
【００１６】
通常動作時には、メモリセルおよびロジック回路素子の動作を安定化させるために、ウェル４０は定電位（例えば、接地電位）に設定される。また、本実施形態において、ウェル５０は、バックバイアス用のゲートとして用いてよい。これにより、メモリセルのデータ保持能力およびデータ書込み能力を向上させることができる。
【００１７】
メモリ領域とロジック回路領域との間には、素子分離部としてＳＴＩが形成されている。それにより、メモリセルとロジック回路素子とは電気的に分離されている。
【００１８】
ロジック回路領域では、第１のロジック回路素子としてのＮ型ＦＥＴの形成領域に、第１のウェルとしてＮ型のディープウェル４１が支持基板１０内に形成されている。ウェル４１の不純物濃度は、ウェル４０のそれと同じでよい。さらに、第２のウェルとしてＰ型のウェル５１がウェル４１内に形成されている。ウェル５１の不純物濃度は、ウェル５０のそれと同様でよい。Ｎ型ＦＥＴは、ウェル５１の上方にあるＳＯＩ層３０内に設けられている。
【００１９】
Ｎ型ＦＥＴは、ＳＯＩ層３０に形成されたＮ型のソースＳおよびＮ型のドレインＤと、ソースＳとドレインＤとの間に形成されたＰ型のチャネル形成領域Ｃとを備えている。
【００２０】
ゲート絶縁膜６０がチャネル形成領域Ｃ上に形成されており、ゲート電極７０がゲート絶縁膜６０上に設けられている。
【００２１】
ロジック回路領域のＰ型ＦＥＴの形成領域には、第２のウェルとしてＮ型のウェル４２が支持基板１０内に形成されている。ウェル４２の不純物濃度は、ウェル４０のそれと同じでよい。Ｐ型ＦＥＴは、ウェル４２の上方にあるＳＯＩ層３０内に設けられている。なお、Ｐ型ＦＥＴの形成領域には、Ｐ型ウェルが形成されていない。ｐｎ接合がＮ型ウェル４２とＰ型支持基板１０との間に既に形成されているからである。
【００２２】
Ｐ型ＦＥＴは、ＳＯＩ層３０に形成されたＰ型のソースＳおよびＰ型のドレインＤと、ソースＳとドレインＤとの間に形成されたＮ型のチャネル形成領域Ｃとを備えている。
【００２３】
ゲート絶縁膜６０がチャネル形成領域Ｃ上に形成されており、ゲート電極７０がゲート絶縁膜６０上に設けられている。ソースＳ、ドレインＤ、ゲート電極７０、ウェル４０、４１、４２、５０および５１のコンタクト領域上には、シリサイド層９０が形成されている。
【００２４】
図１では、Ｎ型ＦＥＴおよびＰ型ＦＥＴを１つずつ示しているが、実際には、多数のＮ型ＦＥＴおよびＰ型ＦＥＴがロジック回路を構成している。
【００２５】
本実施形態によれば、メモリセルのＰ型ボディ領域Ｂの下方にＰ型ウェル５０が設けられており、さらに、Ｐ型ウェル５０の周囲にＮ型ウェル４０が設けられている。これにより、Ｎ型ウェル４０がＰ型ウェル５０とＰ型支持基板１０との間に介在し、ウェル４０と支持基板１０との間にｐｎ接合が形成される。このｐｎ接合に逆方向の電位が印加されると、空乏層が伸びるため、ｐｎ接合の接合耐圧がＢＯＸ層２０に印加される電界を緩和する。したがって、従来よりも大きな電位をソースＳ、ドレインＤ、ボディ領域Ｂまたはゲート電極７０に印加することができる。
【００２６】
例えば、ＢＯＸ層２０の膜厚が５０ｎｍである場合、ＢＯＸ層２０の耐圧は、約５０Ｖである。Ｎ型ウェル４０の不純物濃度が７×１０１８ｃｍ−３であり、Ｐ型ウェル５０の不純物濃度が１×１０１８ｃｍ−３であるとすると、ウェル４０と５０との間のｐｎ接合の耐圧は約８Ｖになる。即ち、従来のＦＢＣメモリ装置では、ＢＯＸ層の耐圧は５０Ｖであったが、本実施形態によるＦＢＣメモリ装置では、見かけ上、ＢＯＸ層の耐圧が５８Ｖになる。即ち、本実施形態は、製造工程において受けるプラズマダメージを従来よりも約１５％軽減することができる。
【００２７】
もし、ＢＯＸ層２０の膜厚が２５ｎｍである場合、ＢＯＸ層２０の耐圧は、約２５Ｖになるので、本実施形態は、製造工程において受けるプラズマダメージを従来よりも約３０％軽減することができる。
【００２８】
このように、本実施形態は、ＢＯＸ層２０に印加される電界を支持基板１０中に形成されたｐｎ接合に分散させることによって、ＥＳＤ（Electrostatic Discharge）による静電破壊を抑制することができる。
【００２９】
また、ウェル４０および４１の存在によって、ウェル５０および５１が支持基板１０から電気的に分離されている。これにより、ウェル５０、５１および４２の電位を独立に設定することができる。このために、ウェル４０および４１は、ウェル５０、５１および支持基板１０とは異なる電圧源に接続されている。
【００３０】
さらに、支持基板１０の濃度が１０１５ｃｍ−３以下と低濃度であるので、Ｐ型ＦＥＴの下にあるｐｎ接合の接合耐圧はＦＢＣまたはＮ型ＦＥＴの下にあるｐｎ接合の接合耐圧に比べて高い。本実施形態では、接合耐圧が１００Ｖ以上になるので、製造工程中における静電破壊をほとんど阻止することが可能となる。
【００３１】
本実施形態によるＦＢＣメモリ装置の製造方法を説明する。
【００３２】
図２に示すように、ＳＯＩ基板を用意する。支持基板１０は、比較的低濃度（１０１４ｃｍ−３)のＰ型半導体でよい。ＢＯＸ層２０の膜厚は５０ｎｍ以下である。
【００３３】
素子分離領域のＳＯＩ層３０を除去してトレンチを形成する。このトレンチに絶縁膜を充填することによって、ＳＴＩを形成する。
【００３４】
次に、図３に示すように、ＦＢＣおよびＮ型ＦＥＴの形成領域にＮ型ウェル４０、４１を形成する。このとき、例えば、約３×１０１３ｃｍ−２のドーズ量の燐を約１５００ｋｅＶのエネルギーでイオン注入することによってＮ型ウェル４０、４１を形成する。Ｎ型ウェル４０および４１は、製造工程短縮のために、同一工程で同時に形成されてもよく、一方で、不純物濃度およびウェルの深さを相違させるために、異なる工程で形成されてもよい。
【００３５】
次に、Ｎ型ウェル４０、４１の内側の領域に、約８×１０１３ｃｍ−２のドーズ量のボロンを約１３０ｋｅＶのエネルギーでイオン注入することによって、Ｐ型ウェル５０、５１を形成する。Ｐ型ウェル５０および５１は、製造工程短縮のために、同一工程で同時に形成されてもよく、一方で、不純物濃度およびウェルの深さを相違させるために、異なる工程で形成されてもよい。
【００３６】
次に、Ｐ型ＦＥＴの形成領域にＮ型ウェル４２を形成する。このとき、例えば、約３×１０１３ｃｍ−２のドーズ量の燐を約５００ｋｅＶのエネルギーでイオン注入することによってＮ型ウェル４２を形成する。さらに、例えば、約１．５×１０１３ｃｍ−２のドーズ量の燐を約２９０ｋｅＶのエネルギーでイオン注入し、ウェル４２の表面濃度を所定の濃度にする。
【００３７】
続いて、ＳＴＩの形成後、Ｐ型ウェル５０、５１の注入工程におけるドーズ量よりも高濃度のボロンをＳＯＩ層３０に導入し、ＦＢＣメモリセル、Ｎ型ＦＥＴおよびＰ型ＦＥＴの各チャネル領域を形成する。製造工程短縮のために、ＦＢＣメモリセル、Ｎ型ＦＥＴおよびＰ型ＦＥＴの各チャネル領域は、同一注入工程で同時に形成されてもよく、一方で、ＦＢＣメモリセル、Ｎ型ＦＥＴおよびＰ型ＦＥＴの各チャネル領域の不純物濃度を相違させるために、それぞれ異なる工程で形成されてもよい。
【００３８】
次に、図４に示すように、ＳＯＩ層３０上にゲート酸化膜６０を形成する。続いて、約３００ｎｍのポリシリコン７を堆積する。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、ゲート電極７０を形成する。
【００３９】
次に、図５に示すように、ゲート電極７０をマスクとして用いて、ＦＢＣおよびＮ型ＦＥＴの形成領域に燐または砒素をイオン注入することによって、Ｎ型のＬＤＤ（Lightly Diffused Drain）領域８０を形成する。同様にゲート電極７０をマスクとして用いて、Ｐ型ＦＥＴの形成領域にボロンをイオン注入することによって、Ｐ型のＬＤＤ領域８１を形成する。
【００４０】
次に、ＣＶＤ（Chemical Vapor Deposition）を用いて、シリコン酸化膜を堆積し、このシリコン酸化膜をＲＩＥで異方的にエッチングする。これによって、図６に示すように、ゲート電極７０の側壁に側壁酸化膜８５を形成する。
【００４１】
次に、ウェル４０、４１、４２、５０および５１にそれぞれコンタクトを形成するために、リソグラフィおよびＲＩＥを用いて、ＳＴＩの一部分を支持基板１０が露出するまで選択的に除去する。
【００４２】
次に、ゲート電極７０および側壁酸化膜８５をマスクとして用いて、ＦＢＣおよびＮ型ＦＥＴの領域に、ソース層Ｓおよびドレイン層ＤとしてのＮ型拡散層領域８８を形成する。これと同時にウェル４０、４１のコンタクト領域にＮ型拡散層を形成する。このとき、ＦＢＣおよびＮ型ＦＥＴの領域の各Ｎ型拡散層領域８８は、同一工程で同時に形成されてもよく、一方で、それらは、異なる工程で形成されてもよい。
【００４３】
次に、ゲート電極７０および側壁酸化膜１０をマスクとして用いて、Ｐ型ＦＥＴの領域に、ソース層およびドレイン層としてのＰ型拡散層領域８９を形成する。これと同時にウェル４２のコンタクト領域にＰ型拡散層を形成する。これと同時に、あるいは、これに続き、ウェル５０、５１のコンタクト領域にＰ型拡散層を形成する。
【００４４】
１０００℃以上の高温アニールを行うことによって、上記各拡散層の不純物を活性化させる。その後、ゲート電極７０およびソース・ドレイン領域上にチタン等の金属をスパッタし、熱処理によりゲート電極７０およびソース・ドレイン領域のシリコンとチタンとを反応させ、チタンシリサイド９０を形成する。
【００４５】
次に、ＬＰＣＶＤ（Low Pressure CVD）法を用いて、層間絶縁膜としてのシリコン酸化膜２１を約６００ｎｍ堆積させる。続いて、ソース層Ｓ、ドレイン層Ｄ、ゲート電極７０、ウェル４０、４１、４２、５０および５１にコンタクト９５を形成する（ソース層Ｓ、ドレイン層Ｄ、ゲート電極７０のコンタクトは図示せず）。その後、配線等を形成することにより、図１に示すＦＢＣメモリ装置が完成する。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る実施形態に従ったＦＢＣメモリ装置の断面図。
【図２】本発明に係る実施形態に従ったＦＢＣメモリ装置の製造方法を示す断面図。
【図３】図２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図４】図３に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５】図４に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６】図５に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【符号の説明】
【００４７】
１０…支持基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０、４１、４２…Ｎ−ウェル
５０、５１…Ｐ−ウェル
Ｓ…ソース
Ｄ…ドレイン
Ｂ…ボディ領域
Ｃ…チャネル領域
【図１】
2007242950.tif 000003
【図２】
2007242950.tif 000004
【図３】
2007242950.tif 000005
【図４】
2007242950.tif 000006
【図５】
2007242950.tif 000007
【図６】
2007242950.tif 000008