(57)【要約】【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。【解決手段】強誘電体薄膜を有する強誘電体コンデンサと、ＭＯＳＦＥＴからなるインバータ回路２個を襷がけにしたラッチ回路と、抵抗手段を組み合わせ、電源投入時に電源遮断時の信号電位を自動的に復元する構成とした。【選択図】図１
2007328864.tif 000002
【特許請求の範囲】
【請求項１】
電源となる第１電源端子および第２電源端子と、第１、第２の強誘電体コンデンサと、第１、第２のインバータ回路とを少なくとも有し、前記第１のインバ−タ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、第２のインバ−タ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、前記第１の強誘電体コンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と入力端子に接続され、前記第２の強誘電体コンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と入力端子に接続された構成の強誘電体コンデンサラッチ回路と、
甲、乙の抵抗手段を少なくとも有する緩衝回路と、を有し、
前記緩衝回路の甲の抵抗手段は前記強誘電体コンデンサラッチ回路の第１インバー回路の出力端子に接続され、乙の抵抗手段は前記強誘電体コンデンサラッチ回路の第２インバー回路の出力端子に接続されていることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項２】
請求項１において、
前記強誘電体コンデンサラッチ回路が、
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３および第４のコンデンサと、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、を有し、
前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続されていることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項３】
請求項１において、
前記強誘電体コンデンサラッチ回路が、
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３、および第４のコンデンサと、
第１および第２の抵抗手段と、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、を有し、
前記第１のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、
前記第２のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は前記第１のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は前記第２のインバータ回路の出力端子と、入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続されていることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項４】
請求項１において、
前記強誘電体コンデンサラッチ回路が、
電源となる第１電源端子および第２電源端子と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１、第２、第３、および第４のコンデンサと、
第１、第２、第３、および第４の抵抗手段と、
前記第１電源端子および第２電源端子を電源とする第１のインバータ回路と第２のインバータ回路と、を有し、
前記第１のインバータ回路の出力端子は前記第１の抵抗手段を介して前記第２のインバータ回路の入力端子に接続され、
前記第２のインバータ回路の出力端子は前記第２の抵抗手段を介して前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子は前記第３の抵抗手段を介して前記第１のインバータ回路の出力端子に接続され、第２端子は前記第１のインバータ回路の入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子は前記第４の抵抗手段を介して前記第２のインバータ回路の出力端子に接続され、第２端子は前記第２のインバータ回路の入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第１端子と前記第２電源端子にそれぞれ接続され、
前記第３のコンデンサの第１端子と第２端子は前記第１の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続され、
前記第４のコンデンサの第１端子と第２端子は前記第２の強誘電体コンデンサの第２端子と前記第１電源端子にそれぞれ接続されていることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項５】
請求項２もしくは請求項３もしくは請求項４において、
前記強誘電体コンデンサラッチ回路における前記第１、第２、第３、および第４のコンデンサの一部、もしくは全部が前記第１、第２の強誘電体コンデンサと同一の構造で形成されていることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項６】
請求項１から請求項４のいずれか一項において、
前記強誘電体コンデンサラッチ回路における前記第１のインバータ回路もしくは第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタとを有し、
前記第１の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１の導電型と第２の導電型の２個の絶縁ゲート電界効果型トランジスタのドレイン電極とゲート電極はそれぞれ互いに接続された構成からなることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項７】
請求項３もしくは請求項４において、
前記強誘電体コンデンサラッチ回路における前記抵抗手段の一部、もしくは全部がポリシリコンで形成されたことを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項８】
請求項３もしくは請求項４において、
前記強誘電体コンデンサラッチ回路における前記抵抗手段の一部、もしくは全部が絶縁ゲート電界効果型トランジスタを用いたことを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項９】
請求項１から請求項４のいずれか一項において、
前記強誘電体コンデンサラッチ回路における前記強誘電体コンデンサの強誘電体薄膜は無機強誘電体からなることを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項１０】
請求項１から請求項４のいずれか一項において、
前記強誘電体コンデンサラッチ回路における前記強誘電体コンデンサの強誘電体薄膜は有機強誘電体からなることを特徴とする強誘電体コンデンサラッチ回路。
【請求項１１】
請求項１において、
前記緩衝回路における前記甲、乙の抵抗手段の一部、もしくは全部がポリシリコンで形成されたことを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【請求項１２】
請求項１において、
前記緩衝回路における前記甲、乙の抵抗手段の一部、もしくは全部が絶縁ゲート電界効果型トランジスタを用いたことを特徴とする緩衝型強誘電体コンデンサラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路において、不揮発性の回路を内蔵する際の電界効果型トランジスタと強誘電体コンデンサと抵抗手段によるラッチ回路の構成に関する。
【背景技術】
【０００２】
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部に書き込み、消去可能な不揮発性の回路を内蔵することがしばしば要請される。
【０００３】
不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は以下の例に示すように様々にある。
【０００４】
強誘電体メモリの一例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図２２、図２４、図２５、図２６である。
【０００５】
図２２は強誘電体コンデンサの構造を示す断面図である。図２２において、２２４０は無機の強誘電体からなる強誘電体薄膜であり、２２４１と２２４２は金属からなる電極である。金属電極２２４１と２２４２によって強誘電体薄膜２２４０を挟む構造により破線２２４９で示した中の強誘電体コンデンサが構成されている。
【０００６】
図２４は図２２に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図２４において２４０１、２４０２、２４０３、２４０４、２４０５、２４０６の各点の特性点を通る曲線が図２２の強誘電体コンデンサの第１端子２２４１と第２端子２２４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。図２４の特性点２４０１は図２２の第２端子２２４２に第１端子２２４１より正の高い電圧Ｖを加えた状態を示し、図２４の特性点２４０４は図２２の第１端子２２４１に第２端子２２４２より正の高い電圧Ｖを加えた状態を示している。図２４の特性点２４０１と特性点２４０４においては内部の分極は正負、逆の分極をする。特性点２４０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点２４０２に示す状態となる。また、特性点２４０４の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点２４０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点２４０２と特性点２４０５に相当して、不揮発性のデータを残留分極の形で記憶できることが解る。
【０００７】
また、図２４において、特性点２４０４にあったときの分極電荷は前述したように電源を切っても特性点２４０５におれる分極電荷が残留分極として残るが、それのみならず、このときの極性と同じ分極は電圧を逆方向にかけていってもしばらくは残っている。完全に消えるのは特性点２４０６に達したときである。このときの電圧を抗電圧と呼ぶ。
【０００８】
なお、図２４の特性点２４０１〜２４０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図２５の（Ａ）〜（Ｆ）に示すようになる。ただし、図２４における印加電圧Ｖは、図２５において上部のコンデンサの電極を基準として正負を定めている。なお、図２５において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。図２４および図２５から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図２５の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【０００９】
また、図２４に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶB）をかけると、特性点２４０４に移動する。このとき、前の状態が特性点２４０２であれば図２４に示すΔＱ１の電荷が取り出され、特性点２４０５の状態であればΔＱ０の電荷が取り出される。図２４から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。
【００１０】
なお、以上の構造と特性を持つ強誘電体コンデンサを回路図における記号として図２３の（ａ）もしくは（ｂ）で示したシンボルを用いるものとする。ここで、図２３（ａ）は強誘電体コンデンサがヒステリシス特性を現すような回路上での使用する場合に基本的に用いる。また、図２３（ｂ）は強誘電体コンデンサがヒステリシス特性を現さないような回路上での使い方をする場合に基本的に用いるものとする。このような場合、強誘電体コンデンサと同じ構造でありながら、ヒステリシスを示さず、単に比誘電率の大きな静電コンデンサとしての作用と機能を果たすので、高誘電体コンデンサと見なすことも、表現することもある。
【００１１】
また、以上の強誘電体コンデンサを実際に行いる回路構成の例として図２６がある。図２６は１個のトランジスタと１個の強誘電体コンデンサを用いて１ビットの不揮発性データを記憶する強誘電体メモリ装置の単位メモリセルの構造を示す回路図である。図２６において２６１１は強誘電体コンデンサ、２６１２はＮ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）である。また、２６１３はワード線であり、前記ＭＯＳＦＥＴ２６１２のゲート電極に接続されている。また、２６１４はビット線であり、前記ＭＯＳＦＥＴ２６１２のソース、もしくはドレインとなる電極に接続されている。また、２６１５はプレート線で前記強誘電体コンデンサ２６１１の一端に接続されている。強誘電体コンデンサ２６１１の他端は前記ＭＯＳＦＥＴ２６１２のドレイン、もしくはソースとなる電極に接続されている。以上の回路によって、ビット線２６１４とプレート線２６１５に強誘電体コンデンサ２６１１にかける電位を供給し、ワード線２６１３によってＭＯＳＦＥＴ２６１２をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。なお、この方法はデータを読み出す際に電荷を取り出す、つまりデータを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、特許例として特許文献１がある。
【００１２】
次に、データを読み出す際にデータを破壊しない、いわゆる非破壊読み出しの強誘電体メモリの従来例を３例、図２７、図２８、図２９に示す。
図２７は特許文献２に示された非破壊読み出しの強誘電体メモリの回路図である。図２７において、Ｐ型ＭＯＳＦＥＴ２７１１とＮ型ＭＯＳＦＥＴ２７１３によるインバータ回路と、Ｐ型ＭＯＳＦＥＴ２７１２とＮ型ＭＯＳＦＥＴ２７１４によるインバータ回路とを襷がけに配線してラッチ回路を構成し、各インバータ回路の出力とプレート線２７２２の間に強誘電体コンデンサ２７０１と２７０２を設けている。また、アクセス用のＭＯＳＦＥＴ２７１５と２７１６、およびワード線２７２１、データ線２７２３、２７２４を設け、いわゆるスタティックランダムアクセスメモリと強誘電体コンデンサを組み合わせた構成によって、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
【００１３】
図２８は特許文献３に示された非破壊読み出しの強誘電体メモリの回路図である。図２８において、Ｎ型ＭＯＳＦＥＴ２８１３と、２８１４のゲート電極とドレイン電極を互いに襷がけに配線し、かつ負荷として、前記Ｎ型ＭＯＳＦＥＴ２８１３と２８１４のドレイン電極と、制御プレート線２８２２の各間に強誘電体コンデンサ２８０１と２８０２を設けている。また、アクセス用のＭＯＳＦＥＴ２８１５と２８１６、およびワード線２８２１、データ線２８２３、２８２４を設け、それらを組み合わせた構成によって、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
【００１４】
図２９は非特許文献１に示された非破壊読み出しの強誘電体メモリの回路図である。図２９において、制御信号付きインバータ回路２９２１と２９２２の入力端子と出力端子を互いに襷がけにしてラッチ回路を構成し、制御信号付きインバータ回路２９２１と２９２２の出力端子にそれぞれ強誘電体コンデンサ２９０１と２９０２を設けている。また、トランスミッションゲート２９２４、２９２５と図２９における制御信号ＥＮＢ、ＣＬ等を制御することにより、不揮発性かつ非破壊読み出しの強誘電体メモリを具現化している。
なお、以上に述べた非破壊読み出しの図２７、図２８、図２９の回路方式はいずれも強誘電体コンデンサの片側に接続されたプレート線を特別のシーケンスとタイミングで制御することが必須の方式である。
【００１５】
【特許文献１】特開平１１−３９８８２号公報
【特許文献２】特開２００１−２８３５８４号公報
【特許文献３】特開２００３−５９２５９号公報
【非特許文献１】「日経エレクトロニクス２００２年１月１４日号」日経ＢＰ社出版、ｐ．２６−２７
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の強誘電体メモリでは以下に述べる問題点を有していた。図２２、２４、２５、２６で説明した方法、あるいは特許文献１に示した方法によるデータを破壊読み出しする方式は読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与えるとともにデバイスとしての寿命を短くする方式であった。
【００１７】
また、非破壊読み出しの図２７、図２８、図２９に示した方法、あるいは特許文献２、３もしくは非特許文献１に示した方法はメモリ動作としてのプレート線の制御をはじめとして各制御信号や動作手順を必要とする為に、集積回路にいわゆるエンベディド型として不揮発性メモリを内蔵するときにはメモリの制御を意識して設計する必要があり、集積回路の全体の制御に制約を与え、また専用メモリを扱う知識を必要として、一般的なロジック主体の設計者には扱い難かった。
【００１８】
また、前記非破壊読み出しの従来回路例は専用メモリとしての構成を前提としている為に、大規模メモリの場合にはよいが、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵する場合には周辺回路の大きさと制御回路が大きな面積を占有するので、小容量の不揮発性メモリを効率よく搭載するのには適していなかった。
【００１９】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、読み書き可能な不揮発性の回路であって、かつ、データの読み出しの際や書き込みの際に格別な制御方式や手順を必要とせず、通常の絶縁ゲート電界効果型トランジスタ回路と同じような取り扱いが可能で、かつ占有面積も少なく、集積回路に容易に内蔵することに適した強誘電体メモリとその回路を提供することである。
【課題を解決するための手段】
【００２０】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち第１の発明は、第１、第２の強誘電体コンデンサと、第１電源端子および第２電源端子を電源とする第１、第２のインバータ回路と、を有し、前記第１インバータ回路と第２インバータ回路の入力端子と出力端子を互いに襷がけにしてラッチ回路を構成し、前記第１の強誘電体コンデンサを前記第１インバータ回路の出力端子と入力端子の間に接続し、前記第２の強誘電体コンデンサを前記第２インバータ回路の出力端子と入力端子の間に接続して強誘電体コンデンサラッチ回路を構成し、かつ甲と乙の抵抗手段を含む緩衝回路を前記強誘電体コンデンサラッチ回路の第１、第２のインバータ回路の出力端子にそれぞれ接続したものである。
【００２１】
第２の発明は第１の発明において、前記強誘電体コンデンサラッチ回路の構成を、第１、第２の強誘電体コンデンサと、第１、第２、第３、第４のコンデンサと、第１電源端子および第２電源端子を電源とする第１、第２のインバータ回路と、を有し、前記第１インバータ回路と第２インバータ回路の入力端子と出力端子を互いに襷がけにしてラッチ回路を構成し、前記第１の強誘電体コンデンサを前記第１インバータ回路の出力端子と、入力端子の間に接続し、前記第２の強誘電体コンデンサを前記第２インバータ回路の出力端子と入力端子の間に接続し、前記第１コンデンサを前記第１インバータ回路の出力端子と前記第２電源端子の間に接続し、前記第２コンデンサを前記第２インバータ回路の出力端子と前記第２電源端子の間に接続し、前記第３コンデンサを前記第１インバータ回路の出力端子と前記第１電源端子の間に接続し、前記第４コンデンサを前記第２インバータ回路の出力端子と前記第１電源端子の間に接続したものである。
【００２２】
第３の発明は、第２の発明に加え、更に前記強誘電体コンデンサラッチ回路の構成を、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子の間に第１の抵抗手段を介し、前記第２のインバータ回路の出力端子と前記第１のインバータ回路の入力端子の間に第２の抵抗手段を介したものである。
【００２３】
第４の発明は、第３の発明に加え、更に前記強誘電体コンデンサラッチ回路の構成を、前記第１の強誘電体コンデンサの一端と前記第１のインバータ回路の出力端子の間に第３の抵抗手段を介し、前記第２の強誘電体コンデンサの一端と前記第２のインバータ回路の出力端子の間に第４の抵抗手段を介したものである。
【００２４】
第５の発明は、第２または第３または第４の発明において、前記強誘電体コンデンサラッチ回路の第１、第２、第３、第４のコンデンサの一部、もしくは全部を前記第１、第２の強誘電体コンデンサと同じ構造で形成したものである。
【００２５】
第６の発明は第１から第４の発明のいずれかにおいて、前記強誘電体コンデンサラッチ回路の第１、第２のインバータ回路は、第１の導電型の絶縁ゲート電界効果型トランジスタと第２の導電型の絶縁ゲート電界効果型トランジスタを有し、前記第１の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の導電型の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記二つの絶縁ゲート電界効果型トランジスタのドレイン電極およびゲート電極はそれぞれ互いに接続された構成からなるものである。
【００２６】
第７の発明は第３または第４の発明において、前記強誘電体コンデンサラッチ回路の前記抵抗手段の一部、もしくは全部にポリシリコンを用いたものである。
【００２７】
第８の発明は第３または第４の発明において、前記強誘電体コンデンサラッチ回路の前記抵抗手段の一部、もしくは全部に絶縁ゲート電界効果型トランジスタを用いたものである。
【００２８】
第９の発明は第１から第４の発明のいずれかにおいて、前記強誘電体コンデンサラッチ回路の前記強誘電体コンデンサを構成する強誘電体薄膜は無機強誘電体からなるものである。
【００２９】
第１０の発明は第１から第４の発明のいずれかにおいて、前記強誘電体コンデンサラッチ回路の前記強誘電体コンデンサを構成する強誘電体薄膜は有機強誘電体からなるものである。
【００３０】
第１１の発明は第１の発明において、前記緩衝回路における抵抗手段の一部、もしくは全部がポリシリコンを用いたものである。
【００３１】
第１２の発明は第１の発明において、前記緩衝回路における抵抗手段の一部、もしくは全部が絶縁ゲート電界効果型トランジスタを用いたものである。
【００３２】
以上のように上記の構成からなる本発明によれば、２個のインバータ回路によって構成されるラッチ回路で二つの安定状態を有し、そのどちらかの安定状態において、強誘電体コンデンサにその安定状態における電位によって分極を起こし、かつ電源切断時においても残留分極を記憶させ、電源再投入後も強誘電体コンデンサの残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰し、かつ緩衝回路によって電源再投入時直後における外部からの接続状態の影響を排除する構成とした。
【００３３】
また、前記強誘電体ラッチ回路におけるインバータ回路をＰ型とＮ型の絶縁ゲート電界効果型トランジスタによって構成した。
【００３４】
また、前記強誘電体コンデンサラッチ回路におけるインバータ回路と強誘電体コンデンサの間に抵抗手段を介した。またラッチ回路を構成する２個のインバータの出力端子と入力端子間に抵抗手段を介した。
【００３５】
また、前記強誘電体コンデンサラッチ回路、及び前記緩衝回路における前記抵抗手段の一部、もしくは全部をポリシリコンで形成した。
【００３６】
また、前記強誘電体コンデンサラッチ回路、及び前記緩衝回路における前記抵抗手段の一部、もしくは全部を絶縁ゲート電界効果型トランジスタで構成した。
【００３７】
また、前記強誘電体コンデンサの強誘電体薄膜を無機強誘電体もしくは有機強誘電体を用いる構成とした。
【００３８】
したがって、上記の構成によれば電源切断時におけるラッチ回路のデータを反映した強誘電体コンデンサの残留分極による電荷の偏りによって、電源再投入後において、電源切断時のデータ保持状態が確実に復元するという効果がある。
【００３９】
また、ラッチ回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねているので余分な制御回路や読み出し、書き込みの手順を不要としており、高速かつ少ない回路素子となって、小容量の不揮発性メモリ内蔵のＬＳＩにコストと、占有面積の観点から非常に適した回路を提供できるという効果がある。
【００４０】
また、緩衝回路を用いたことにより、強誘電体コンデンサラッチ回路に外部回路の接続状態の影響が電源再投入時には排除されるので、安易に他の回路に接続しても強誘電体コンデンサラッチ回路としての電気的対称性が確保され、安定した動作が期待できるという効果がある。
【００４１】
また、抵抗手段を適切に用いたことで動作が安定するという効果がある。
【００４２】
また、インバータ回路を絶縁ゲート電界効果型トランジスタによって構成するので、低コストで特性や製造工程が安定した集積回路を提供できる効果がある。
【００４３】
また、無機強誘電体や有機強誘電体を適切に用いることにより、応用範囲が広がり、かつ、製造が容易かつ安定性を増す効果がある。そしてその結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施形態について、図面を参照して説明する。
【００４５】
（本発明の緩衝型強誘電体コンデンサラッチ回路の実施例１）
図１は本発明の緩衝型強誘電体コンデンサラッチ回路の第１例を示す回路図である。図１において、破線１０１に囲まれたなかは強誘電体コンデンサラッチ回路であり、破線１１１、および破線１１２のなかは緩衝回路である。図１の前記強誘電体コンデンサラッチ回路１０１の具体的構成は図２と同様であり、詳細は後述する。また、図１の前記緩衝回路１１１、１１２は抵抗手段１２１、１２２で構成されているが、緩衝回路も様々な回路構成があるので、詳細は後述する。
【００４６】
さて、図１の基本的な機能は前記強誘電体コンデンサラッチ回路１０１により、電源遮断時の信号電位を不揮発性記憶素子である強誘電体コンデンサに記憶しておき、電源が再投入されたときは電源遮断時の信号電位に速やかに復帰するものである。そして緩衝回路１１１、１１２により、外部の回路の影響を電源投入時においては遮断し、前記強誘電体コンデンサラッチ回路の動作を確実に行わせるものである。
【００４７】
さて、本発明の緩衝型強誘電体コンデンサラッチ回路において、強誘電体コンデンサラッチ回路１０１は機能の根幹をなす回路であって、かつ一般的には知られていないので、次に強誘電体コンデンサラッチ回路について先に述べる。
【００４８】
（強誘電体コンデンサラッチ回路）
ここでは強誘電体コンデンサラッチ回路の構成と動作をまず説明する。また、強誘電体コンデンサラッチ回路は様々に構成できるので、以下、順に実施例を示す。
（強誘電体コンデンサラッチ回路の実施例１）
図２は強誘電体コンデンサラッチ回路の第１例を示す回路図である。
図２において、１１と１２は強誘電体コンデンサである。１３はＮ型の絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００４９】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００５０】
インバータ回路１３５の出力はポリシリコンで形成する抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力は前記ポリシリコンで形成する抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００５１】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９３の一端は入出力端子１７に接続され、他端は負極の電源端子ＶSSに接続されている。
【００５２】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９４の一端は入出力端子１８に接続され、他端は負極の電源端子ＶSSに接続されている。
【００５３】
以上において、強誘電体コンデンサ１１と１２、Ｎ型ＭＯＳＦＥＴ１３と１４、Ｐ型ＭＯＳＦＥＴ１５と１６、コンデンサ１９１と１９２、コンデンサ１９３と１９４、抵抗手段１９５と１９６、および抵抗手段１９７と１９８はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００５４】
さて、インバータ回路１３５とインバータ回路１４６は前述したようにラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。すなわち入出力端子１７が低電位に相当する−ＶSSであり、入出力端子１８が高電位に相当する＋ＶDDの第１状態と、入出力端子１７が高電位に相当する＋ＶDDであり、入出力端子１８が低電位に相当する−ＶSSの第２状態である。
【００５５】
図３は図２を機能的により解りやすく表現した回路図であるが、図３の回路図で電源が供給されたときの安定状態を図４に示している。図４の（４１Ａ）が前記第１状態であり、（４２Ａ）が前記第２状態を示している。すなわち第１状態では入出力端子１７が低電位に相当する−ＶSSであり、入出力端子１８が高電位に相当する＋ＶDDである。また、第２状態では入出力端子１７が高電位に相当する＋ＶDDであり、入出力端子１８が低電位に相当する−ＶSSである。さて、この状態の電位状況によって図２および図３の強誘電体コンデンサ１１と１２は内部に分極を起こす。このときの分極の状態を図４における前記第１状態を示す（４１Ａ）と第２状態を示す（４２Ａ）の各図で各状態における強誘電体コンデンサの内部の分極状態を表現している。すなわち強誘電体コンデンサ１１と１２は入出力端子１７が−ＶSSで入出力端子１８が＋ＶDDの状況では、入出力端子１７側のコンデンサの電極側は正極性、入出力端子１８側のコンデンサの電極側は負極性の分極を強誘電体薄膜の内部に起こす。また、強誘電体コンデンサ１１と１２は入出力端子１７が＋ＶDDで入出力端子１８が−ＶSSの状況では、入出力端子１７側のコンデンサの電極側は負極性、入出力端子１８側のコンデンサの電極側は正極性の分極を強誘電体薄膜の内部に起こす。
【００５６】
次に、電源を切った場合について述べる。以上に説明した分極は図２において電源を切った場合において、分極電荷量は減少するものの、図２４における特性点２４０２と２４０５における残留分極が残り、記憶される。この電源が切断された状況すなわち、入出力端子１７と１８がともにグラウンド電位の０電位になった場合の内部分極の状態を図４の（４１Ｂ）と（４２Ｂ）に表している。なお、図２の回路図では負極性電源である−ＶSSをグラウンド電位としている。さて、電源を切り、しばらくすると各回路の電位はグラウンド電位に落ち着く。ただし、前述したように強誘電体コンデンサの内部分極は残留分極として保存されている。
【００５７】
次に再度、電源を投入した場合について説明する。図２におけるコンデンサ１９１と１９２は電源を切断時には電荷は０となっている。そして、コンデンサの一端は正極性の電源端子＋ＶDDに接続されているので、電源の再投入時には入出力端子１７と１８は正極性の電源端子＋ＶDD側の電位に追従しようとする。すなわち強誘電体コンデンサ１１と１２の入出力端子１７と１８側のコンデンサの電極は正極性の電源端子＋ＶDD側の電位に追従しようとする。一方、コンデンサ１９３と１９４は電源を切断時には電荷は０となっているとともに、コンデンサの一端は負極性の電源端子−ＶSSに接続されているので、電源の再投入時には強誘電体コンデンサ１１と１２の入出力端子と反対側の端子は負極性の電源端子−ＶSS側の電位に追従しようとする。
【００５８】
実際には強誘電体コンデンサ１１と１２の静電容量をＣf、コンデンサ１９１と１９２の静電容量をＣ1、コンデンサ１９３と１９４の静電容量をＣ2とすれば、強誘電体コンデンサ１１と１２の一端である入出力端子１７と１８の電位Ｖ1は電源投入時において、
Ｖ1＝ＶDD・Ｃ1（Ｃf＋Ｃ2）／（Ｃ2Ｃf＋Ｃ1Ｃ2＋Ｃ1Ｃf）となる。
また、強誘電体コンデンサ１１と１２の他端の電位Ｖ2は電源投入時において、
Ｖ2＝ＶDD・（Ｃ1Ｃf）／（Ｃ2Ｃf＋Ｃ1Ｃ2＋Ｃ1Ｃf）
となる。したがって、Ｃf、Ｃ1、Ｃ2の値を如何に選択するかによって電源投入時のＶ1、Ｖ2の電位は変わるが、極端な例として、Ｃf≪Ｃ1、かつ、Ｃf≪Ｃ2、の場合はＶ1≒ＶDD、かつ、Ｖ2≒０、となる。つまり、強誘電体コンデンサ１１と１２は電源投入時において、一端は＋ＶDD、他端は−ＶSS（０電位）の電位に近い電位が加えることもできる。したがって、強誘電体コンデンサ電極の両端に電源間の電圧＋ＶDDに近い電圧が加わることになる。
【００５９】
これは図２４の図において、電極間の電圧が０である特性点２４０２もしくは２４０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点２４０４の状態にされることに相当する。このとき、特性点２４０５に相当する残留分極であれば電荷の変動量は少なく、２４０２であれば電荷の変動量は大きいことを意味している。ここで、電荷の変動量が少ないということは、電位を加えた電極の他端の電極の電位変動が少ないことを意味し、電荷の変動量が大きいということは電位を加えた電極の他端の電極の電位変動が大きいことを意味している。
【００６０】
したがって、電源再投入時に入出力端子１７と１８にコンデンサ１９１と１９２の作用により、＋ＶDDが加わって動作したかのように作用するが、このとき強誘電体コンデンサ１１もしくは１２の内部分極が入出力端子１７もしくは１８側の電極において、負の残留分極、すなわち電極の外側に正の電荷を誘起している方は図２４の特性点２４０５に相当し、電荷移動が少なく、他端の電位変動も少ない。また、強誘電体コンデンサ１１もしくは１２の内部分極が入出力端子１７もしくは１８側の電極において、正の残留分極、すなわち電極の外側に負の電荷を誘起している方は図２４の特性点２４０２に相当し、電荷移動が大きく、他端の電位変動も大きい。
【００６１】
したがって、例えば図４の（４１Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶDDが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は（４１Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、相対的に電荷移動量が大きく、かつ電位変動が大きい。したがって、強誘電体コンデンサ１１の他端は０電位から正の電位側へ大きく変動し、インバータ回路１３５の入力端子に大きな正の電位を加える。
【００６２】
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶDDが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は（４１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、移動電荷量は相対的に少なく、電位変動が少ない。したがって、強誘電体コンデンサ１２の他端は０電位からの変動は少なく、インバータ回路１４６の入力端子に０電位に近い電位を加える。以上により、インバータ回路１３５の入力端子に相対的に大きな正の電位が加わり、インバータ回路１４６の入力端子には相対的に０電位に近い電位が加わる。この結果、インバータ回路１３５と１４６からなるラッチ回路は入出力端子１７が−ＶSS（０電位）となり、入出力端子１８が＋ＶDDとなる安定状態に落ち着く。これは電源切断前の（４１Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。
【００６３】
実際にはＣfとＣ1とＣ2は互いに無視のできない値となるので、Ｖ1は＋ＶDDより、低い電位となり、Ｖ2は０より高い電位となって、強誘電体コンデンサ１１と１２の電極間には＋ＶDDより低い電圧しか加わらないが、残留分極の差異による電荷量の差は図２４、図２５からあることは明確であり、対称形に構成されたラッチ回路が元の状態を選択するには充分な偏りとなる。
【００６４】
また、第２の状態である図４の（４２Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９１の作用により、強誘電体コンデンサ１１の入出力端子１７側の電極には＋ＶDDに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１１の入出力端子１７側の電極は（４１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、電位変動が少ない。したがって、強誘電体コンデンサ１１の他端は０電位からの変動は少なく、インバータ回路１３５の入力端子に０電位に近い電位を加える。
【００６５】
一方、コンデンサ１９２の作用により、同様に強誘電体コンデンサ１２の入出力端子１８側の電極には＋ＶDDに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１２の入出力端子１８側の電極は（４２Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、電位変動が大きい。したがって、強誘電体コンデンサ１２の他端は０電位から正の電位側へ大きく変動し、インバータ回路１４６の入力端子に大きな正の電位を加える。以上により、インバータ回路１３５の入力端子に相対的に０電位に近い電位が加わり、インバータ回路１４６の入力端子には相対的に大きな正の電位が加わる。この結果、インバータ回路１３５と１４６からなるラッチ回路は入出力端子１７が＋ＶDDとなり、入出力端子１８が−ＶSS（０電位）となる安定状態に落ち着く。これは電源切断前の（４２Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。
【００６６】
以上、二つの安定状態のいずれの場合でも、強誘電体コンデンサの残留分極により、電源再投入後に電源切断前の状態に復帰する。また、図４は以上、述べた電源切断前の安定時における回路の各電位と分極の状態と、電源切断時における回路の各電位と分極の状態を示していると同時に、電源再投入後に電源切断前の状態に復帰する関係を模式的に表現している。
【００６７】
なお、以上の動作が目的通り、かつ、速やかに進行するために図２において、抵抗手段１９５、１９６、１９７、１９８を設けている。すなわち、電源再投入後、ラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
【００６８】
また、図２、図３における強誘電体コンデンサ１１、１２の構造は前述した図２２の構造を持っている。図２２において強誘電体薄膜２２４０はＰＺＴＮやＰＺＴやＳＢＴが適している。このなかでもＰＺＴＮが残留分極の大きさと、角型性のよいヒステリシス特性を持っていることから、より望ましい。なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。また、図２２における金属電極２２４１、２２４２は白金（Ｐｔ）が一般的によく用いられる。
【００６９】
（強誘電体コンデンサラッチ回路の実施例２）
図５は強誘電体コンデンサラッチ回路の第２の実施例を示す回路図である。
図５において、１１と１２は強誘電体コンデンサである。１３はＮ型の絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００７０】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００７１】
インバータ回路１３５の出力はインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００７２】
インバータ回路１３５の出力は入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００７３】
インバータ回路１４６の出力は入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００７４】
以上において、強誘電体コンデンサ１１と１２、Ｎ型ＭＯＳＦＥＴ１３と１４、Ｐ型ＭＯＳＦＥＴ１５と１６、コンデンサ１９１と１９２、コンデンサ１９３と１９４、はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００７５】
図５の構成は図２の回路における抵抗手段１９５、１９６、１９７、１９８を省略した構成であり、他の構成は図１の回路と同一である。図４においてはＮ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のチャネル長等を変えることにより、インバータ回路１３５の出力インピーダンスを大きくして、図２の抵抗手段１９５の機能をインバータ回路１３５に持たせて兼用している。また、同様に図２の抵抗手段１９６の機能をインバータ回路１４６に持たせて兼用している。また、図２における抵抗手段１９７や１９８を図４のＭＯＳＦＥＴ１３、１４、１５、１６のゲート電極に使用されるポリシリコンで代用させ、実質的な機能を持たせている。したがって、図５では図１の抵抗手段１９５、１９６、１９７、１９８は回路図上ではないが、抵抗手段の機能は代用することにより、図２の回路と同様の強誘電体コンデンサラッチ回路としての機能を持っている。図５の場合ではレイアウトパターンの占有面積が少なくてすむという効果がある。
【００７６】
（強誘電体コンデンサラッチ回路の実施例３）
図６は強誘電体コンデンサラッチ回路の第３の実施例を示す回路図である。
図６において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００７７】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００７８】
インバータ回路１３５の出力は抵抗手段１９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力は抵抗手段１９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００７９】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。高誘電体コンデンサ５９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶDDに接続されている。高誘電体コンデンサ５９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００８０】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。高誘電体コンデンサ５９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶDDに接続されている。高誘電体コンデンサ５９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００８１】
なお、強誘電体コンデンサ１１と１２は図２３（ａ）のシンボルで表現し、高誘電体コンデンサ６９１、６９２、６９３、６９４は図２３（ｂ）のシンボルで表現している。強誘電体コンデンサ１１、１２と高誘電体コンデンサ６９１、６９２、６９３、６９４はともに図２２に示す同一の構造をしているが、ヒステリシス特性を示す使い方が否かで強誘電体コンデンサになるか、単に比誘電率の高い高誘電体コンデンサとなるかの差が現れることがある。ここでは高誘電体コンデンサ６９１、６９２、６９３、６９４は構造的には強誘電体コンデンサと同一であるが、コンデンサの一端が正極の電源端子ＶDDもしくは負極の電源端子ＶSSに接続されているので、端子間の電位の正負が逆転することはなく、したがって、ヒステリシス特性を示すことのない使い方である。したがって図２３（ｂ）の記号を用いている。
【００８２】
以上の図６の回路構成は図２の回路構成と比較すると、図２におけるコンデンサ１９１、１９２、１９３、１９４を図６ではそれぞれ、高誘電体コンデンサ６９１、６９２、６９３、６９４に置き換えたもので、それ以外の構成は図２と図６は同じ構成となっている。図２において、コンデンサ１９１、１９２、１９３、１９４は強誘電体コンデンサ１１と１２に比較し得る大きな静電容量の値が望ましい。このときに一般的にコンデンサとして用いる二酸化珪素（ＳｉＯ2）や窒素を含むナイトライド系材料を金属電極で挟んだ構造で形成すると、前記物質の比誘電率が強誘電体の比誘電率に比較して非常に小さいので大きな占有面積を必要としてしまう。したがって、図６では占有面積を小さくする為に比誘電率の大きい高誘電体コンデンサを用いる。なお、前述したように実際には図６の高誘電体コンデンサ６９１、６９２、６９３、６９４の構造は強誘電体コンデンサ１１、１２と同一の構造で形成する。図６の回路は図１の回路のコンデンサ１９１、１９２、１９３、１９４が図６において高誘電体コンデンサ６９１、６９２、６９３、６９４となることにより、占有面積が小さくなるという効果がある。
【００８３】
（強誘電体コンデンサラッチ回路の実施例４）
図８は強誘電体コンデンサラッチ回路の第４の実施例を示す回路図である。
図８において、１１と１２は強誘電体コンデンサである。１３はＮ型の絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００８４】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００８５】
インバータ回路１３５の出力はＰ型ＭＯＳＦＥＴ８５４とＮ型ＭＯＳＦＥＴ８５３からなるトランスミッションゲートの抵抗手段８９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はＰ型ＭＯＳＦＥＴ８５２とＮ型ＭＯＳＦＥＴ８５１からなるトランスミッションゲートの抵抗手段８９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００８６】
インバータ回路１３５の出力は抵抗手段１９５を介して入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。コンデンサ１９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００８７】
インバータ回路１４６の出力は抵抗手段１９６を介して入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。コンデンサ１９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶDDに接続されている。コンデンサ１９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００８８】
以上、図２では抵抗手段１９５、１９６、１９７、１９８を用いていたが、図８では抵抗手段１９７と１９８にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いたトランスミッションゲート８９７と８９８を用いている。なお、Ｐ型ＭＯＳＦＥＴ８５２、８５４のゲート電極はＶSSに接続され、Ｎ型ＭＯＳＦＥＴ８５１、８５３のゲート電極はＶDDに接続されている。他の構成は図２と図６で同じである。
【００８９】
さて、図７は一般的なトランスミッションゲートの回路構成を表している。図７において、７５１はＮ型ＭＯＳＦＥＴであり、７５２はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ７５１とＰ型ＭＯＳＦＥＴ７５２のソース電極もしくはドレイン電極は互いに接続され、一端は端子７５３、他端は端子７５４となっている。Ｎ型ＭＯＳＦＥＴ７５１のゲート電極はＶDDに接続され、Ｐ型ＭＯＳＦＥＴ７５２のゲート電極はＶSSに接続され、共にオン（ＯＮ）している。Ｐ型ＭＯＳＦＥＴ７５２は高電位側の信号電位を伝達しやすく、Ｎ型ＭＯＳＦＥＴ７５１は低電位の信号電位を伝達しやすい。したがって、Ｎ型ＭＯＳＦＥＴ７５１とＰ型ＭＯＳＦＥＴ７５２は並列に接続されているので、低電位側の信号も高電位側の信号も伝達する。
【００９０】
図８においては前述したように抵抗手段としてＭＯＳＦＥＴによるトランスミッションゲート８９７と８９８を用いている。ＭＯＳＦＥＴによる抵抗手段の場合にはＭＯＳＦＥＴ１３、１５および１４、１６によるインバータ回路のインピーダンスとの大小関係を保ちやすく、適切なインピーダンスの抵抗手段を構成しやすいとともに、容易に高抵抗も作りやすいので小さな占有面積で形成できるという効果がある。
【００９１】
（強誘電体コンデンサラッチ回路の実施例５）
図９は強誘電体コンデンサラッチ回路の第５の実施例を示す回路図である。
図９において、１１と１２は強誘電体コンデンサである。１３はＮ型ＭＯＳＦＥＴであり、１５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１５のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５によってインバータ回路１３５が構成されている。
【００９２】
また、１４はＮ型ＭＯＳＦＥＴであり、１６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１４のソース電極はＶSSの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１６のソース電極はＶDDの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１６によってインバータ回路１４６が構成されている。
【００９３】
インバータ回路１３５の出力はＰ型ＭＯＳＦＥＴ８５４とＮ型ＭＯＳＦＥＴ８５３からなるトランスミッションゲートの抵抗手段８９７を介してインバータ回路１４６の入力に接続されている。また、インバータ回路１４６の出力はＰ型ＭＯＳＦＥＴ８５２とＮ型ＭＯＳＦＥＴ８５１からなるトランスミッションゲートの抵抗手段８９８を介してインバータ回路１３５の入力に接続されている。以上により、インバータ回路１３５とインバータ回路１４６によってラッチ回路が構成されている。
【００９４】
インバータ回路１３５の出力は入出力端子１７に接続されている。強誘電体コンデンサ１１は一端を前記入出力端子１７に接続され、また他端はインバータ回路１３５の入力に接続されている。高誘電体コンデンサ６９１の一端は入出力端子１７に接続され、他端は正極の電源端子ＶDDに接続されている。高誘電体コンデンサ６９３の一端は強誘電体コンデンサ１１の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００９５】
インバータ回路１４６の出力は入出力端子１８に接続されている。強誘電体コンデンサ１２は一端を前記入出力端子１８に接続され、また他端はインバータ回路１４６の入力に接続されている。高誘電体コンデンサ６９２の一端は入出力端子１８に接続され、他端は正極の電源端子ＶDDに接続されている。高誘電体コンデンサ６９４の一端は強誘電体コンデンサ１２の第２端子に接続され、他端は負極の電源端子ＶSSに接続されている。
【００９６】
以上の図９の構成は図２の抵抗手段１９５と１９６を除く基本構成と、図６のコンデンサに高誘電体コンデンサ６９１、６９２、６９３、６９４を用いた点と、図８の抵抗手段８９７、８９８にＭＯＳＦＥＴによるトランスミッションゲートを用いた点の各特徴を組み合わせたものである。したがって、強誘電体コンデンサラッチ回路としての基本動作と機能は前述した実施例１、２、３、４と同様である。各特徴を活かすことにより、動作の安定を確保しつつ、占有面積を小さくして、実用的な構成としたものである。
【００９７】
なお、図９において、図２の抵抗手段１９５と１９６に相当するものがないが、図８のトランスミッションゲートによる抵抗手段８９７と８９８があると、前記抵抗手段１９５と１９６は事実上、省くことが可能である。
【００９８】
また、図９において、高誘電体コンデンサ６９１、６９２、６９３、６９４は強誘電体コンデンサ１１、１２と同一の構造で形成している。
【００９９】
（強誘電体コンデンサラッチ回路の応用例と改善点）
さて、以上に実施例とともに述べた強誘電体コンデンサラッチ回路を実際の回路に用いる応用例と、更に改善すべき点について、次に説明する。
まず、強誘電体コンデンサラッチ回路の第１、第２、第３、第４、第５の実施例として図２、図５、図６、図８、図９をあげたが、これらの等価回路を図１０に示すシンボルの回路記号で定義、表現する。次にこの回路記号を用いた応用例を述べる。
【０１００】
図１８は前述した強誘電体コンデンサラッチ回路を実際の回路に用いる応用例の一例である。図１８において、１８２２は集積回路の外部から信号を入力するパッドからなる入力端子である。１８２１はインバータ回路によるバッファ回路であり、パッド１８２２からの信号を入力し、出力端子から集積回路内部へ信号を出力している。１８１０は前述した強誘電体コンデンサラッチ回路であり、１つの入出力端子がインバータ回路１８２１の入力端子とパッド１８２２に接続されている。なお、強誘電体コンデンサラッチ回路の入出力端子は出力端子として作用する場合のインピーダンスは集積回路外部の信号源のインピーダンスより充分高く設定する。
【０１０１】
さて、パッド１８２２に集積回路外部より制御信号を加える場合、高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号を供給する。このとき、外部より加える制御信号の信号源のインピーダンスは充分低いので、強誘電体コンデンサラッチ回路１８１０に阻害されることなくインバータ回路１８２１の入力端子に制御信号を送ることができる。また、強誘電体コンデンサラッチ回路１８１０はこの制御信号のデータ情報をラッチして記憶する。さて、インバータ回路１８２１の入力端子には常に高電位（Ｈｉｇｈ）もしくは低電位（Ｌｏｗ）の信号電位が無いと、動作が不安定になったり、貫通電流が流れたりする。したがって、強誘電体コンデンサラッチ回路１８１０が無い場合には集積回路外部からいつまでも制御信号を与え続けなければならないことになる。ここで、図１８に示すように強誘電体コンデンサラッチ回路１８１０をパッドである入力端子１８２２に電気的に接続することにより、強誘電体コンデンサラッチ回路１８１０に記憶された信号がインバータ回路１８２１の入力端子に加わるので、集積回路外部から信号を与え続けることが不要になる効果がある。そして、強誘電体コンデンサラッチ回路１８１０の入出力端子に寄生する静電容量の正極側と負極側のバランスに注意を払うことにより、電源を切断し、その後、再投入した場合でも前の状態を記憶して、信号を供給する不揮発性のラッチ回路となっている。
【０１０２】
さて、図１８の強誘電体コンデンサラッチ回路１８１０の用い方は強誘電体コンデンサラッチ回路１８１０からみると２個の入出力端子の一方のみに信号配線を接続しているので、電源を再投入しデータを復元させる際に残留分極以外に偏りの要因として寄生静電容量の偏りが生じてしまう可能性がある。したがって、信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとることが誤動作を防ぐ上で望ましい。
【０１０３】
しかしながら、パッドである入力端子１８２２は集積回路外部の回路へと接続されることがあり、どのような電気的状態、条件で接続されるかは不確定な要素を持っている。したがって、前述したような強誘電体コンデンサラッチ回路１８１０において「信号配線を接続する入出力端子の他端の入出力端子にダミー配線を設けてバランスをとる」という手法は必ずしも普遍的に通用する手法ではない。
【０１０４】
したがって、次に更に改良した本発明の緩衝型強誘電体コンデンサラッチ回路について述べる。
（本発明の緩衝型強誘電体コンデンサラッチ回路について）
以下、本発明の緩衝型強誘電体コンデンサラッチ回路の実施形態について、前述したことと一部重複するが、あらためて図面を参照して説明する。
【０１０５】
（本発明の緩衝型強誘電体コンデンサラッチ回路の実施例１）
図１は本発明の緩衝型強誘電体コンデンサラッチ回路の第１実施例を示す回路図である。図１において、破線１０１に囲まれたなかは強誘電体コンデンサラッチ回路であり、破線１１１、および破線１１２のなかは緩衝回路である。
【０１０６】
図１の前記強誘電体コンデンサラッチ回路１０１の具体的構成は図２と同様であり、前記強誘電体コンデンサラッチ回路の第１実施例で述べた構成と機能を持ち、前述した動作をする。破線１１１、及び破線１１２で囲まれた内部の回路は緩衝回路であり、図１ではポリシリコンからなる抵抗素子１２１、１２２で抵抗手段を形成している。
【０１０７】
緩衝回路１１１の一端は強誘電体コンデンサラッチ回路１０１の端子１７に接続され、他端は緩衝型強誘電体コンデンサラッチ回路としての端子１１７となっている。また、緩衝回路１１２の一端は強誘電体コンデンサラッチ回路１０１の端子１８に接続され、他端は緩衝型強誘電体コンデンサラッチ回路としての端子１１８となっている。
【０１０８】
このとき、強誘電体コンデンサラッチ回路１０１からみると、緩衝回路１１１と１１２を両端に設けているので、外部回路の影響が電源投入時の過渡期には排除され、この間は外部回路との接続関係が如何にあれ、強誘電体コンデンサラッチ回路としての対称性が確保され、意図した正常な動作をする。
【０１０９】
つまり、抵抗１２１からなる緩衝回路１１１と、抵抗１２２からなる緩衝回路１１２によって、電源投入時は外部からの影響を緩和し、強誘電体コンデンサラッチ回路１０１の前述した独自の機能と、動作により電源切断時の信号状態を復帰する。
【０１１０】
したがって、緩衝回路は１１１と１１２を必ず一対として用い、強誘電体コンデンサラッチ回路１０１から見た際における回路対称性を確保する。
【０１１１】
また、通常の動作時においては強誘電体コンデンサラッチ回路１０１の信号状態を端子１１７、端子１１８を通して出力する、あるいは端子１１７、端子１１８を通して外部の信号に応じて、強誘電体コンデンサラッチ回路１０１の内部状態を書き換えたりする。したがって、抵抗１２１と抵抗１９５とのインピーダンスの比、あるいは抵抗１２２と抵抗１９６とのインピーダンスの比は前記動作が支障のないような値に選択する。なお、電源投入時と電源の定常時では強誘電体コンデンサ１１、１２やコンデンサ１９１、１９２、１９３、１９４の動作は異なるので、前述した抵抗１２１、１２２と抵抗１９５、１９６の適切なインピーダンス比を前記動作が支障のないような値に選択することは可能である。
【０１１２】
このとき、外部回路との接続状態の様々な状態、条件に関わらず「電源切断時の信号電位を不揮発性記憶素子に記憶し、電源再投入時に自動的に速やかに電源切断時の信号電位に復帰する。」という目的を果たす。
【０１１３】
（本発明の緩衝型強誘電体コンデンサラッチ回路の実施例２）
図１２は本発明の緩衝型強誘電体コンデンサラッチ回路の第２実施例を示す回路図である。図１２において、破線１２０１で囲まれた内部が強誘電体コンデンサラッチ回路でおり、破線１１１、および破線１１２で囲まれた内部が緩衝回路である。
【０１１４】
ここで強誘電体コンデンサラッチ回路１２０１は第５の実施例で示した図９の構成である。
また、緩衝回路１１１はＰ型ＭＯＳＦＥＴ１２６２とＮ型ＭＯＳＦＥＴ１２６１からなるトランスミッションゲートの抵抗手段で構成されている。緩衝回路１１２はＰ型ＭＯＳＦＥＴ１２６４とＮ型ＭＯＳＦＥＴ１２６３からなるトランスミッションゲートの抵抗手段で構成されている。
【０１１５】
以上の強誘電体コンデンサラッチ回路１２０１の端子１７に緩衝回路１１１の一端を接続し、強誘電体コンデンサラッチ回路１２０１の端子１８に緩衝回路１１２の一端を接続して本発明の緩衝型強誘電体コンデンサラッチ回路を構成している。以上の構成により、強誘電体コンデンサラッチ回路１２０１の動作を緩衝回路１１１、１１２で外部回路からの擾乱を防ぎ、安定した特性を確保している。
【０１１６】
このとき、緩衝回路の抵抗手段としてＭＯＳＦＥＴによるトランスミッションゲートを用いている。ＭＯＳＦＥＴによるトランスミッションゲートを抵抗手段として用いると、図１２の強誘電体コンデンサラッチ回路１２０１におけるインバータ回路のＭＯＳＦＥＴや抵抗手段としてのＭＯＳＦＥＴのトランスミッションゲート１９８、１９７とのインピーダンス比の設定がしやすく、特性上の設定が容易、かつ安定しているという特徴がある。
【０１１７】
（緩衝回路）
本発明の緩衝型強誘電体コンデンサラッチ回路における緩衝回路は前述した実施例の図１や図１２に限らない。次に緩衝回路の他の例を示す。
（緩衝回路の第３例）
図１４に緩衝回路の第３例を示す。図１４において、破線１４２１に囲まれた内部はＰ型ＭＯＳＦＥＴ１４６２とＮ型ＭＯＳＦＥＴ１４６１からなるトランスミッションゲートの抵抗手段である。また、破線１４２２に囲まれた内部はＰ型ＭＯＳＦＥＴ１４６４とＮ型ＭＯＳＦＥＴ１４６３からなるトランスミッションゲートの抵抗手段である。トランスミッションゲートの抵抗手段１４２１の一端は端子１１７となり、他端はトランスミッションゲートの抵抗手段１４２２の一端に接続され、抵抗手段１４２２の他端は端子１７となっている。１４２３はコンデンサであって第１端子は前記抵抗手段１４２１と抵抗手段１４２２の接続線に接続され、コンデンサ１４２３の第２端子は負の電源端子ＶSSに接続されている。端子１１７と端子１７が緩衝回路としての２端子となる。図１４では２個のトランスミッションゲート１４２１、１４２２とその間にコンデンサ１４２３を設けている構成となっており、コンデンサ１４２３を設けている分、より電源投入時の外部回路の影響を排除できる。
なお、緩衝型強誘電体コンデンサラッチ回路に用いる場合には図１４の緩衝回路を同じ構成で２個を甲乙、一対の抵抗手段として用いる。
【０１１８】
（緩衝回路の第４例）
図１５に緩衝回路の第４例を示す。図１５において、高誘電体コンデンサ１５２３が特徴であるがほぼ図１４と同じ構成である。図１４と異なるのは図１４では常誘電体のコンデンサ１４２３に対し、図１５では高誘電体（強誘電体）コンデンサ１５２３を用いていることである。これは強誘電体が一般的に比誘電率が高い為、強誘電体コンデンサを用いると同一の静電容量値を確保するのに平面上、小さな占有面積で形成できるという効果があるからである。なお、強誘電体コンデンサラッチ回路のなかで強誘電体コンデンサは既に使用されているので、新たな製造工程は必要とせず、コストアップの要因は生じない。
【０１１９】
（緩衝回路の第５例）
図１６に緩衝回路の第５例を示す。図１６において、ポリシリコンを抵抗手段１６６１、１６６２として図１４のトランスミッションゲートの抵抗手段１４２１、１４２２の代わりに用いていることが特徴である。図２、図６、図８のように強誘電体コンデンサラッチ回路の中にポリシリコンを抵抗手段として用いている場合には緩衝回路としてもポリシリコンを抵抗手段として用いた方が設計上の合わせ込みがしやすく、製造工程上のバラツキも相殺されやすく製造上、安定する効果がある。
【０１２０】
（緩衝回路の第６例）
図１７に緩衝回路の第６例を示す。図１７において、コンデンサ１７２４を設けたのが特徴で、他は図１６の構成と同様である。図１６の第５実施例に対し、図１７の第６実施例はコンデンサ１７２３、１７２４を信号線に対し、正極と負極の両側の電源に対して接続したので、より対称性が保たれ、特性が改善されるという効果がある。
【０１２１】
（本発明の緩衝型強誘電体コンデンサラッチ回路の応用）
次に本発明の緩衝型強誘電体コンデンサラッチ回路の用い方、応用方法について述べる。ここで、前述した緩衝回路を加えた緩衝型強誘電体コンデンサラッチ回路の等価回路を図１１に示すシンボルの回路記号で定義、表現をする。また、単なる型強誘電体コンデンサラッチ回路のシンボルである図１０と区別する。
【０１２２】
（本発明の緩衝型強誘電体コンデンサラッチ回路の応用例１）
図１９に本発明の緩衝型強誘電体コンデンサラッチ回路の第１の応用例を示す。
図１９においては、前述した図１８における強誘電体コンデンサラッチ回路１８１０の代わりに、緩衝型強誘電体コンデンサラッチ回路１９１０を用いている。緩衝型強誘電体コンデンサラッチ回路１９１０においては緩衝回路を用いているので、パッド１８２２やインバータ回路１８２１の入力ゲート部における寄生静電容量の影響は電源投入時の過渡期には影響が殆どなく、緩衝型強誘電体コンデンサラッチ回路１９１０のなかの強誘電体コンデンサラッチ回路は電源遮断時における電位を正確に復元する。つまり、パット１８２２等の外部回路の状態に影響なく、安定した特性がえられ、汎用性の高い回路となる。更に補足すれば、緩衝型強誘電体コンデンサラッチ回路の２端子のうちパット入力端子１８２２への接続に用いた端子とは別の他端の端子はそのままフローティング状態でも差し支えない。つまりダミー配線への接続などの特別な処置を必要としない。これは前述したように緩衝回路の効果で内蔵した強誘電体ラッチ回路からは回路上の対称性がほぼ確保されているように見えるからである。
【０１２３】
（本発明の緩衝型強誘電体コンデンサラッチ回路の応用例２）
図２１に本発明の緩衝型強誘電体コンデンサラッチ回路の第２の応用例を示す。
図２１において、２１４３、２１４４はＭＯＳＦＥＴから構成されたＮＡＮＤ回路（非論理積回路）である。ＮＡＮＤ回路２１４３の第１入力ゲートはＮＡＮＤ回路２１４４の出力端子に接続され、ＮＡＮＤ回路２１４４の第２入力ゲートはＮＡＮＤ回路２１４３の出力端子に接続されている。つまり、２個のＮＡＮＤ路２１４３、２１４４の入力端子、出力端子を相互に襷がけすることにより、ラッチ回路が構成されている。なお、ＮＡＮＤ回路２１４３の第２入力ゲート、およびＮＡＮＤ回路２１４４の第１入力ゲートは他の信号が入力する。さて、２個のＮＡＮＤ路２１４３、２１４４によるラッチ回路は前の状態を記憶していて、次の動作に影響を与える役目をしているが、ＮＡＮＤ路２１４３、２１４４のラッチ回路だけでは電源を切ると、状態を示すデータは消えてしまい、電源を再投入した場合には、所望の動作をさせる為には、あらためて状態を設定する必要がある。しかし、図２１に示すように本発明の緩衝型強誘電体コンデンサラッチ回路２１４１の入出力端子をＮＡＮＤ回路２１４３の出力端子に接続し、また緩衝型強誘電体トランジスタラッチ回路２１４２の入出力端子をＮＡＮＤ回路２１４４の出力端子に接続しておくと、ＮＡＮＤ路２１４３、２１４４のラッチ回路の状態を記憶しており、電源を一度切断し、再投入後においても、ＮＡＮＤ路２１４３、２１４４のラッチ回路の状態を再現できるので、電源再投入後に状態を再設定することが不要で、電源再投入直後から動作可能となる効果がある。なお、図２１では緩衝型強誘電体コンデンサラッチ回路２１４１、２１４２を用いているので、ＮＡＮＤ路２１４３、２１４４を含めたレイアウトの対称性を差程、配慮しなくとも正常な動作をする。
【０１２４】
（本発明の緩衝型強誘電体コンデンサラッチ回路の実施例３）
図１３は本発明の緩衝型強誘電体コンデンサラッチ回路の第３実施例を示す回路図である。
図１３においてはインバータ回路１３１１を除くと、本発明の緩衝型強誘電体コンデンサラッチ回路の第２実施例の図１２の回路構成と同一である。異なるのは図１３ではインバータ回路１３１１が設けられ、端子１１７が前記インバータ回路１３１１の入力ゲートに接続され、インバータ回路１３１１の出力が端子１１８に接続されていることである。これは緩衝型強誘電体コンデンサラッチ回路の第１実施例、第２実施例の応用例である図１９や図２１では緩衝型強誘電体コンデンサラッチ回路の片側の端子が見かけ上、フローティングの状態にあることがある。ただし、実際には型強誘電体コンデンサラッチ回路と緩衝回路の抵抗手段によって電気的にはフローティング状態ではない。あくまでも見かけ上に過ぎない。
これに対し、図１３ではインバータ回路１３によって、外部からも端子のフローティング状態を重ねて避けたものである。
【０１２５】
（本発明の緩衝型強誘電体コンデンサラッチ回路の応用例３）
図１３のような構成の緩衝型強誘電体コンデンサラッチ回路を用いた例を応用例３として図２０に示す。図２０において図１３のような構成の緩衝型強誘電体コンデンサラッチ回路２０１０のように表現すればパット２０２２が接続された緩衝型強誘電体コンデンサラッチ回路２０１０の他端の端子も緩衝型強誘電体コンデンサラッチ回路２０１０内部のインバータ回路によって更に電位を強制的に加えられる。図１や図１２に示した緩衝型強誘電体コンデンサラッチ回路の他端も緩衝回路の抵抗手段を通して電位が与えられるのでいわゆる電気的にフローティング状態になる訳ではないが、図１３のような構成であると、緩衝型強誘電体コンデンサラッチ回路２０１０としての最終的な状態が早く定まるので電源投入時の過渡状態のみに焦点を絞れば応答性が速くなるという効果がある。したがって電源投入時から正常動作までの動作時間が速く期待される用途においては図１３のような回路方式がよい場合もある。
【０１２６】
（その他の実施形態）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。
本発明の緩衝型強誘電体コンデンサラッチ回路の実施例としては図１、図１２、図１３をあげたが、以上に限らない。図２、図５、図６、図８、図９に強誘電体コンデンサラッチ回路例をあげ、緩衝回路例としては図１、図１２のなかの回路例と、図１４、図１５、図１６、図１７をあげた。本発明の緩衝型強誘電体コンデンサラッチ回路としては前述した強誘電体コンデンサラッチ回路と緩衝回路を組み合わせたものが図１、図１２、図１３以外でも有効な回路である。
【０１２７】
また、図１、図２、図５、図６、図８、図９、図１２、図１３の緩衝型強誘電体コンデンサラッチ回路や強誘電体コンデンサラッチ回路の実施例において、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによるインバータ回路の構成例を示したが、機能としてはインバータ回路であればよいので、ＭＯＳＦＥＴ以外のインバータ回路でもよい。また、ＭＯＳＦＥＴであっても、他の様々な構成が可能である。
【０１２８】
また、図１、図２、図６、図８、図１６、図１７の回路例において、抵抗手段をポリシリコンで形成した例をあげたが、Ｐ拡散やＮ拡散やノンドープポリシリコン等の他の要素で形成してもよい。
【０１２９】
また、図１９、図２０、図２１において、本発明の緩衝型強誘電体コンデンサラッチ回路の集積回路での適用例をあげたが、図１９、図２０のように入力端子のフローティング防止のみならず、同様のフローティング防止ということではデータのバスラインに用いてもよい。
【０１３０】
また、データを記憶するという目的においても図２１のラッチ回路のみならず、集積回路の電源再投入後に速やかに以前の状態から動作させるに必要な回路の信号の各箇所に本発明の強誘電体コンデンサラッチ回路を接続することが効果的である。
【０１３１】
また、本発明の強誘電体コンデンサラッチ回路を行列状に配置し、比較的大きなメモリ容量のメモリセルアレイを効率的に制御してもよい。
【０１３２】
また、図２２において無機の強誘電体薄膜はＰＺＴＮを好ましい例にあげたが、必ずしもＰＺＴＮに拘らない。例えばすでに強誘電体としてあげたＰＺＴやＳＢＴでもよい。更に、他にもＢＬＴ（Ｂｉ4XＬａXＴｉ3Ｏ12）、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＢｉＮｂ2Ｏ9等々がある。また、組成の割合が変われば無数にある。また、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いてもよい。
【０１３３】
また、金属膜としてまた、金属膜の電極の材質として前述した白金（Ｐｔ）以外でも可能で、Ｔａ、Ｔｉを用いてもよいし、Ｐｔ／Ｔｉの合金を用いてもよい。あるいはＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯ3、ＲｈＯ2等の酸化物導電性膜を用いることも場合により可能である。
【０１３４】
また、以上の説明において、強誘電体コンデンサに用いる強誘電体の材質をＰＺＴＮやＰＺＴやＳＢＴの無機の強誘電体としていた。しかし、半導体製造ラインにおいて前記無機の成分がＭＯＳ製造工程において汚染の要因となることがあり、また結晶化の温度が高温すぎてＭＯＳＩＣの構成要素に影響を与えることがしばしば起こる。この場合において、無機の強誘電体材料ではなく図２２において強誘電体薄膜２２４０に有機強誘電体を用いる方法がある。有機強誘電体は無機強誘電体に比べ低温で形成されるため、金属配線工程等に影響が少ない。前記有機強誘電体の材料としてはＰＶＤＦ（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ））、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
【０１３５】
また、強誘電体薄膜として有機強誘電体を用いた場合には電極材料の結晶軸の制約がとれるので更に広い電極材料の選定が可能となる。
【０１３６】
どのような材質を選択するかは電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討するなかで選択される。
【図面の簡単な説明】
【０１３７】
【図１】本発明の緩衝型強誘電体コンデンサラッチ回路の第１の実施例を示す回路図。
【図２】本発明の中に用いる強誘電体コンデンサラッチ回路の第１の実施例を示す回路図。
【図３】本発明の中に用いる強誘電体コンデンサラッチ回路の第１の実施例を機能面から表現した回路図。
【図４】本発明の中に用いる強誘電体コンデンサラッチ回路の第１実施例の回路における電源供給時と電源オフ時の各電位と分極状態を表した模式図。
【図５】本発明の中に用いる強誘電体コンデンサラッチ回路の第２の実施例を示す回路図。
【図６】本発明の中に用いる強誘電体コンデンサラッチ回路の第３の実施例を示す回路図。
【図７】本発明のなかで使用するトランスミッションゲートの回路構成を示す回路図。
【図８】本発明の中に用いる強誘電体コンデンサラッチ回路の第４の実施例を示す回路図。
【図９】本発明の中に用いる強誘電体コンデンサラッチ回路の第５の実施例を示す回路図。
【図１０】本発明の中に用いる強誘電体コンデンサラッチ回路をシンボルとして表現した回路図。
【図１１】本発明の緩衝型強誘電体コンデンサラッチ回路をシンボルとして表現した回路図。
【図１２】本発明の緩衝型強誘電体コンデンサラッチ回路の第２の実施例を示す回路図。
【図１３】本発明の緩衝型強誘電体コンデンサラッチ回路の第３の実施例を示す回路図。
【図１４】本発明の中に用いる緩衝回路の第３の実施例を示す回路図。
【図１５】本発明の中に用いる緩衝回路の第４の実施例を示す回路図。
【図１６】本発明の中に用いる緩衝回路の第５の実施例を示す回路図。
【図１７】本発明の中に用いる緩衝回路の第６の実施例を示す回路図。
【図１８】本発明の中に用いる強誘電体コンデンサラッチ回路を集積回路に適用した第１の応用例を示す回路図。
【図１９】本発明の緩衝型強誘電体コンデンサラッチ回路を集積回路に適用した第１の応用例を示す回路図。
【図２０】本発明の緩衝型強誘電体コンデンサラッチ回路を集積回路に適用した第３の応用例を示す回路図。
【図２１】本発明の緩衝型強誘電体コンデンサラッチ回路を集積回路に適用した第２の応用例を示す回路図。
【図２２】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造例を示す断面図。
【図２３】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサもしくは高誘電体コンデンサをシンボルとして表現した回路図。
【図２４】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図。
【図２５】本発明および従来の強誘電体メモリ装置に用いる強誘電体コンデンサの強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図。
【図２６】従来の強誘電体メモリ装置に用いるメモリセルの構造の第１例を示す回路図。
【図２７】従来の強誘電体メモリ装置に用いるメモリセルの構造の第２例を示す回路図。
【図２８】従来の強誘電体メモリ装置に用いるメモリセルの構造の第３例を示す回路図。
【図２９】従来の強誘電体メモリ装置に用いるメモリセルの構造の第４例を示す回路図。
【符号の説明】
【０１３８】
１１，１２，２６１１，２７０１，２７０２，２８０１，２８０２，２９０１，２９０２…強誘電体コンデンサ、１３，１４，７５１，８５１，８５３，１２６１，１２６３，１４６１，１４６３，２６１２，２７１３，２７１４，２７１５，２７１６，２８１３，２８１４…Ｎ型ＭＯＳＦＥＴ、１５，１６，７５２，８５２，８５４，１２６２，１２６４，１４６２，１４６４，２７１１，２７１２，２８１５，２８１６…Ｐ型ＭＯＳＦＥＴ、１７，１８，１１７，１１８…入出力端子、１０１，１２０１，１８１０…強誘電体コンデンサラッチ回路、１１１，１１２…緩衝回路、１３５，１４６，１８２１，２９２３…インバータ回路、１９１，１９２，１９３，１９４，１４２３，１６２３，１７２３，１７２４…コンデンサ、１２１，１２２，１９５，１９６，１９７，１９８，１６６１，１６６２…抵抗手段、６９１，６９２，６９３，６９４，１５２３…高誘電体コンデンサ、７５３，７５４…端子、８９７，８９８，１４２１，１４２２，２９２４，２９２５…トランスミッションゲート、１８２２…パッド入力端子、１９１０，２０１０，２１４１，２１４２…緩衝型強誘電体コンデンサラッチ回路、２１４３，２１４４…ＮＡＮＤ回路、２２４０…強誘電体薄膜、２２４１，２２４２…コンデンサ電極、２４０１，２４０２，２４０３，２４０４，２４０５，２４０６…特性点、２６１３，２７２１，２８２１…ワード線、２６１４，２７２３，２７２４，２８２３，２８２４…ビット線、２６１５，２７２２，２８２２…プレート線、２９２１，２９２２…制御信号付きインバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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