(57)【要約】【課題】ＭＩＭ容量素子において、容量絶縁膜と上部金属電極の界面および下部金属電極と容量絶縁膜の界面の各膜の配向が不安定であり、十分な耐圧を満足できない。【解決手段】半導体基板１上に層間絶縁膜２を形成し、層間絶縁膜２上に下部金属電極３を形成し、下部金属電極３の表面を酸化処理し、下部金属電極３上に容量絶縁膜４を形成し、容量絶縁膜４の表面を酸化処理し、容量絶縁膜４上に上部金属電極５を形成する。下部金属電極３と容量絶縁膜４の界面において、下部金属電極３の表面に薄い金属酸化膜層３ａが形成され、容量絶縁膜４と上部金属電極５の界面において、容量絶縁膜４の表面に薄い酸化膜層４ａが形成されている。金属酸化膜層３ａ、酸化膜層４ａを形成することにより、下部金属電極３と容量絶縁膜４の界面および容量絶縁膜４と上部金属電極５の界面の配向を安定化させる。【選択図】図１
2007188935.tif 000002
【特許請求の範囲】
【請求項１】
下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているＭＩＭ容量素子。
【請求項２】
下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているＭＩＭ容量素子。
【請求項３】
下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているとともに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているＭＩＭ容量素子。
【請求項４】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むＭＩＭ容量素子の製造方法。
【請求項５】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むＭＩＭ容量素子の製造方法。
【請求項６】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むＭＩＭ容量素子の製造方法。
【請求項７】
前記酸化処理として酸素プラズマ処理を用いる請求項４から請求項６までのいずれかに記載のＭＩＭ容量素子の製造方法。
【請求項８】
前記酸化処理として低加速エネルギーの酸素注入を用いる請求項４から請求項６までのいずれかに記載のＭＩＭ容量素子の製造方法。
【請求項９】
前記酸化処理として酸素雰囲気中の急速熱酸化を用いる請求項４から請求項６までのいずれかに記載のＭＩＭ容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部金属電極と、下部金属電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部金属電極とを備え、下部金属電極と上部金属電極とが容量絶縁膜を介して対向した構造をもつＭＩＭ（Metal Insulator Metal）容量素子およびその製造方法に関する。
【背景技術】
【０００２】
現在、各種回路が各種用途に利用されており、例えば、電圧の一時保持には容量素子が利用されている。この容量素子にも各種構造が存在するが、薄膜技術を利用した微細な容量素子としてはＭＩＭ容量素子がある。これは、下部金属電極と上部金属電極とが容量絶縁膜を介して対向した構造をもつ。下部金属電極と容量絶縁膜と上部金属電極とを薄膜技術で形成することにより、微細な容量素子が形成される。
【０００３】
従来のＭＩＭ容量素子の一例を図１４から図２２を参照して以下に説明する。これらの図はＭＩＭ容量素子の製造方法を説明する断面図である。
【０００４】
まず、図１４に示すように、シリコン基板１の表面に、絶縁物である酸化シリコンからなる１２００ｎｍ程度の下部の層間絶縁膜２を積層する。
【０００５】
次に、下部の層間絶縁膜２上に、スパッタ法を用いて成膜温度２００℃程度で２０〜７０ｎｍ程度のＴｉＮと４００〜６００ｎｍ程度のＡｌＣｕからなる下部金属電極３を積層する。
【０００６】
次に、図１５に示すように、下部金属電極３上に、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition）法を用いて、成膜温度４００℃程度で５０〜１００ｎｍ程度のＳｉ3Ｎ4 からなる容量絶縁膜４を積層する。
【０００７】
次に、図１６に示すように、容量絶縁膜４上に、スパッタ法を用いて、成膜温度２００℃程度で２０〜７０ｎｍ程度のＴｉＮと１００〜２００ｎｍ程度のＡｌＣｕからなる上部金属電極５を積層する。
【０００８】
次に、図１７に示すように、下部金属電極３と容量絶縁膜４と上部金属電極５が積層された構造において、ＢＣｌ3 、Ｃｌ2 を主とするガスを用いたドライエッチング法により、上部金属電極５のパターンニングを行う。
【０００９】
次に、図１８に示すように、ＣＦ4 を主とするガスを用いたドライエッチング法により、容量絶縁膜４のパターンニングを行う。
【００１０】
次に、図１９に示すように、ＢＣｌ3 、Ｃｌ2 を主とするガスを用いたドライエッチング法により、下部金属電極３のパターンニングを行う。
【００１１】
次に、図２０に示すように、絶縁物である酸化シリコンからなる２０００ｎｍ程度の上部の層間絶縁膜６を成膜し、その後ＲＥＢ（Resist Etch Back）法やＣＭＰ（Chemical Vapor Deposition）法などの平坦化技術により上部の層間絶縁膜６の平坦化を行い、１０００ｎｍ程度の膜厚に仕上げる。
【００１２】
次に、図２１に示すように、ＣＨＦ3 、ＣＦ4 を主とするガスを用いたドライエッチング法により、上部の層間絶縁膜６に上部金属電極５、下部金属電極３にコンタクトを形成するためのヴィア（Ｖｉａ）７を形成する。
【００１３】
次に、図２２に示すように、スパッタ法を用いて、成膜温度２００℃程度で２０〜７０ｎｍ程度のＴｉＮと４００〜６００ｎｍ程度のＡｌＣｕからなる上部配線層を積層し、ＢＣｌ3 、Ｃｌ2 を主とするガスを用いたドライエッチング法により、上部配線８のパターニングを行う。
【００１４】
最後に、上部配線８とヴィア７を介して、下部金属電極３と上部金属電極５とを外部の回路（図示せず）に接続する。
【００１５】
上述のような構造のＭＩＭ容量素子は、導電性の下部金属電極３と上部金属電極５とが容量絶縁膜４を介して対向しているので、この構造により電荷を蓄積することができる。
【００１６】
以上により、下部金属電極３と上部金属電極５とが容量絶縁膜４を介して対向した構造を持つＭＩＭ容量素子を形成することができる（例えば、特許文献１参照）。
【００１７】
なお、別の従来技術として、図１４の工程の次に、図２３に示すように、下部金属電極３の表面を硫酸を含む溶液により洗浄し、次いで下部金属電極３の上に容量絶縁膜４を積層する図１５の工程に進む方法もある。この場合、下部金属電極３の表面から有機物や酸化物が除去され、これらが原因となるリーク電流を防止する（例えば、特許文献２参照）。
【特許文献１】特開２００１−２７４３２８号公報
【特許文献２】特開２００１−２１０７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来の技術では、薄膜の多層膜構造が原因で、下部金属電極３と容量絶縁膜４の界面および容量絶縁膜４と上部金属電極５の界面の各膜の配向が不安定であり、界面での密着性が悪くなるために、局所的な電界強度の分布むらが発生し、信頼性保証範囲を満たす耐圧（絶対最大規格）を満足できなくなるという課題を有していた。
【００１９】
本発明は、このような事情に鑑みて創作したものであり、ＭＩＭ容量素子における容量絶縁膜の耐圧を向上させることを目的としている。
【課題を解決するための手段】
【００２０】
本発明によるＭＩＭ容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているものである。
【００２１】
上記構造のＭＩＭ容量素子に対応する本発明によるＭＩＭ容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
【００２２】
これによれば、ＭＩＭ容量素子構造において、容量絶縁膜の表面に酸化膜層を設けることにより、上部金属電極に対する容量絶縁膜の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。
【００２３】
また、本発明によるＭＩＭ容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているものである。
【００２４】
上記構造のＭＩＭ容量素子に対応する本発明によるＭＩＭ容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
【００２５】
これによれば、ＭＩＭ容量素子構造において、下部金属電極の表面に金属酸化膜層を設けることにより、容量絶縁膜に対する下部金属電極の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。
【００２６】
また、本発明によるＭＩＭ容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているとともに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているものである。
【００２７】
上記構造のＭＩＭ容量素子に対応する本発明によるＭＩＭ容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
【００２８】
これによれば、ＭＩＭ容量素子構造において、下部金属電極の表面に金属酸化膜層を設けるとともに容量絶縁膜の表面に酸化膜層を設けることにより、容量絶縁膜に対する下部金属電極の配向および上部金属電極に対する容量絶縁膜の配向が安定化しそれぞれの界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。
【００２９】
上記において、前記容量絶縁膜または前記下部金属電極に対する酸化処理としては、酸素プラズマ処理を用いるのでもよいし、低加速エネルギーの酸素注入を用いるのでもよいし、酸素雰囲気中の急速熱酸化を用いるのでもよい。
【発明の効果】
【００３０】
本発明によれば、下部金属電極と上部金属電極との間に容量絶縁膜が介在されたＭＩＭ容量素子において、容量絶縁膜の表面に酸化膜層を設けることにより、または下部金属電極の表面に金属酸化膜層を設けることにより、界面の各膜の配向を安定化して界面での密着性を改善し、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明にかかわるＭＩＭ容量素子およびその製造方法の実施の形態を図面に基づいて詳細に説明する。
【００３２】
（実施の形態１）
図１（ａ）は本発明の実施の形態１におけるＭＩＭ容量素子の構造を示す断面図、図１（ｂ）は図１（ａ）において二点鎖線の楕円で囲んだ部分の拡大図である。図１において、１はシリコン基板、２は下部の層間絶縁膜、３は下部金属電極、４は容量絶縁膜、５は上部金属電極、６は上部の層間絶縁膜、７はヴィア（Ｖｉａ）である。シリコン基板１の上に下部の層間絶縁膜２が形成され、下部の層間絶縁膜２の上に下部金属電極３が形成されている。下部金属電極３の上に容量絶縁膜４が形成され、容量絶縁膜４の上に上部金属電極５が形成されている。そして、下部金属電極３、容量絶縁膜４および上部金属電極５を覆う状態で下部の層間絶縁膜２の上に上部の層間絶縁膜６が形成され、この上部の層間絶縁膜６の表面が平坦化されている。上部の層間絶縁膜６の表面から下部金属電極３および上部金属電極５に向けて形成されたコンタクトホールにヴィア７が充填され、ヴィア７に電気的に接続される状態で上部の層間絶縁膜６の上に上部配線８が形成されている。
【００３３】
上記構成のＭＩＭ容量素子において、下部金属電極３と上部金属電極５とが容量絶縁膜４を介して対向している。図１（ｂ）に示すように、下部金属電極３と容量絶縁膜４との界面において、下部金属電極３の表面に薄い金属酸化膜層３ａが形成され、かつ容量絶縁膜４と上部金属電極５との界面において、容量絶縁膜４の表面に薄い酸化膜層４ａが形成されている。
【００３４】
次に、上記構成のＭＩＭ容量素子の製造方法について説明する。
【００３５】
まず、図２（ａ）に示すように、シリコン基板１の表面に、絶縁物である酸化シリコンからなる下部の層間絶縁膜２を積層する。次に、下部の層間絶縁膜２上に、スパッタ法を用いてＴｉＮとＡｌＣｕからなる下部金属電極３を積層する。
【００３６】
次に、図２（ｂ）に示すように、下部金属電極３に表面酸化処理を行い、表面に薄い金属酸化膜層３ａを形成する。
【００３７】
次いで、図３（ａ）に示すように、Ｐ−ＣＶＤ法を用いて下部金属電極３の上にＳｉ3 Ｎ4 からなる容量絶縁膜４を積層する。
【００３８】
次いで、図３（ｂ）に示すように、容量絶縁膜４に表面酸化処理を行い、表面に薄い酸化膜層４ａを形成する。
【００３９】
上記の表面酸化処理については、酸素プラズマ処理でもよいし、低加速エネルギーの酸素注入でもよいし、酸素雰囲気中の急速熱酸化でもよい。より具体的には、１０００Ｗで２０〜１００ｓ程度のＯ2 プラズマ処理や、５〜２０ｋｅＶの低エネルギーによるＯ2 注入や、８００〜１０００℃で６０ｓ程度のＲＴＯ（Rapid Thermal Oxidation：急速熱酸化）などがある。
【００４０】
次に、図４に示すように、スパッタ法を用いて容量絶縁膜４上にＴｉＮとＡｌＣｕからなる上部金属電極５を積層する。
【００４１】
次に、図５に示すように、下部金属電極３と容量絶縁膜４と上部金属電極５が積層された構造に対して、ドライエッチング法により上部金属電極５のパターンニングを行う。
【００４２】
次に、図６に示すように、ドライエッチング法により容量絶縁膜４のパターンニングを行う。
【００４３】
次に、図７に示すように、ドライエッチング法により下部金属電極３のパターンニングを行う。
【００４４】
次に、図８に示すように、絶縁物である酸化シリコンからなる上部の層間絶縁膜６を成膜し、ＲＥＢ法やＣＭＰ法などの平坦化技術により上部の層間絶縁膜６の平坦化を行う。
【００４５】
次に、図９に示すように、ドライエッチング法により上部の層間絶縁膜６に、上部金属電極５、下部金属電極３にコンタクトを形成するためのヴィア７を形成する。
【００４６】
次に、図１０に示すように、スパッタ法を用いて、ＴｉＮとＡｌＣｕからなる上部配線層８′を積層し、その後、ドライエッチング法により、上部配線８のパターニングを行う（図１参照）。
【００４７】
最後に、上部配線８とヴィア７を介して、下部金属電極３と上部金属電極５とを外部の回路（図示せず）に接続する。
【００４８】
以上のようにして、図１に示すＭＩＭ容量素子が完成する。
【００４９】
本実施の形態によれば、下部金属電極３の表面に金属酸化膜層３ａを設けるとともに容量絶縁膜４の表面に酸化膜層４ａを設けることにより、容量絶縁膜４に対する下部金属電極３の配向および上部金属電極５に対する容量絶縁膜４の配向が安定化しそれぞれの界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜４の耐圧を向上させることができる。
【００５０】
図１１は、本実施の形態におけるＭＩＭ容量素子の容量絶縁膜４の耐圧を従来技術と比較して示す特性図である。横軸は破壊電圧を示し、縦軸は破壊確率を示している。この特性はＯ2 プラズマ処理の場合である。本実施の形態によれば、容量絶縁膜の耐圧を従来例と比較して６％以上向上させることができる。低エネルギーによるＯ2 注入やＲＴＯ（急速熱酸化）の場合も同様となる。
【００５１】
（実施の形態２）
上記の実施の形態１の変形の態様として、金属酸化膜層３ａの形成を省略する製造方法もある。これが本発明の実施の形態２である。図１２（ａ）は本発明の実施の形態２におけるＭＩＭ容量素子の構造を示す断面図、図１２（ｂ）は図１２（ａ）において二点鎖線の楕円で囲んだ部分の拡大図である。
【００５２】
本実施の形態においては、図２（ａ）に示すように、下部の層間絶縁膜２上に、スパッタ法を用いてＴｉＮとＡｌＣｕからなる下部金属電極３を積層する。次いで、図２（ｂ）の下部金属電極３への表面酸化処理の工程は省略して、図３（ａ）に示すように、Ｐ−ＣＶＤ法を用いて下部金属電極３の上にＳｉ3 Ｎ4 からなる容量絶縁膜４を積層し、次いで、図３（ｂ）に示すように、容量絶縁膜４に表面酸化処理を行い、表面に薄い酸化膜層４ａを形成するものである。その他の工程については、上記の実施の形態１と同様であるので説明を省略する。
【００５３】
本実施の形態のＭＩＭ容量素子の断面構造は、図１２のようになり、下部金属電極３と上部金属電極５とが容量絶縁膜４を介して対向しており、容量絶縁膜４と上部金属電極５との界面において、容量絶縁膜４の表面に薄い酸化膜層４ａを有しているが、下部金属電極３と容量絶縁膜４との界面においては、図１のような下部金属電極３の表面の薄い金属酸化膜層３ａはない。
【００５４】
本実施の形態によれば、容量絶縁膜４の表面に酸化膜層４ａを設けることにより、上部金属電極５に対する容量絶縁膜４の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜４の耐圧を向上させることができる。
【００５５】
（実施の形態３）
上記の実施の形態の変形の態様として、酸化膜層４ａの形成を省略する製造方法もある。これが本発明の実施の形態３である。図１３（ａ）は本発明の実施の形態３におけるＭＩＭ容量素子の構造を示す断面図、図１３（ｂ）は図１３（ａ）において二点鎖線の楕円で囲んだ部分の拡大図である。
【００５６】
本実施の形態においては、図２（ａ）に示すように、下部の層間絶縁膜２上に、スパッタ法を用いてＴｉＮとＡｌＣｕからなる下部金属電極３を積層する。次いで、図２（ｂ）に示すように、下部金属電極３に表面酸化処理を行い、表面に金属酸化膜層３ａを形成し、その後、図３（ａ）に示すように、Ｐ−ＣＶＤ法を用いて下部金属電極３の上にＳｉ3 Ｎ4 からなる容量絶縁膜４を積層し、次いで、図３（ｂ）の容量絶縁膜４への表面酸化処理の工程は省略して、図４の上部金属電極５の形成へと進む。
【００５７】
本実施の形態のＭＩＭ容量素子の断面構造は、図１３のようになり、下部金属電極３と上部金属電極５とが容量絶縁膜４を介して対向しており、下部金属電極３と容量絶縁膜４との界面において、下部金属電極３の表面に薄い金属酸化膜層３ａを有しているが、容量絶縁膜４と上部金属電極５との界面においては、図１のような容量絶縁膜４の表面の薄い酸化膜層４ａはない。
【００５８】
本実施の形態によれば、下部金属電極３の表面に金属酸化膜層３ａを設けることにより、容量絶縁膜４に対する下部金属電極３の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜４の耐圧を向上させることができる。
【００５９】
上記の３つの実施の形態のなかでは、耐圧向上において、実施の形態１が最もすぐれている。実施の形態２と実施の形態３とでは、実施の形態２のほうがすぐれている。下部金属電極表面よりも容量絶縁膜表面のほうが雰囲気に曝される時間が長く、より配向不良を招きやすい。したがって、容量絶縁膜表面に酸化膜層を形成して雰囲気曝露の影響をなくすほうがより効果的である。
【産業上の利用可能性】
【００６０】
本発明の技術は、ＭＩＭ容量素子を有する半導体装置等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１におけるＭＩＭ容量素子の構造を示す断面図
【図２】本発明の実施の形態１のＭＩＭ容量素子の製造方法における下部金属電極の成膜を説明する断面図と、下部金属電極の表面酸化処理を説明する断面図
【図３】本発明の実施の形態１のＭＩＭ容量素子の製造方法における容量絶縁膜の成膜を説明する断面図と、容量絶縁膜の表面酸化処理を説明する断面図
【図４】本発明の実施の形態１のＭＩＭ容量素子の製造方法における上部金属電極の成膜を説明する断面図
【図５】本発明の実施の形態１のＭＩＭ容量素子の製造方法における上部金属電極のパターニングを説明する断面図
【図６】本発明の実施の形態１のＭＩＭ容量素子の製造方法における容量絶縁膜のパターニングを説明する断面図
【図７】本発明の実施の形態１のＭＩＭ容量素子の製造方法における下部金属電極のパターニングを説明する断面図
【図８】本発明の実施の形態１のＭＩＭ容量素子の製造方法における上部の層間絶縁膜の堆積と平坦化を説明する断面図
【図９】本発明の実施の形態１のＭＩＭ容量素子の製造方法におけるヴィア形成を説明する断面図
【図１０】本発明の実施の形態１のＭＩＭ容量素子の製造方法における上部配線層の積層を説明する断面図
【図１１】本発明の実施の形態１におけるＭＩＭ容量素子の製造方法の場合の容量絶縁膜の耐圧特性を従来技術との比較において示す特性図
【図１２】本発明の実施の形態２におけるＭＩＭ容量素子の構造を示す断面図
【図１３】本発明の実施の形態３におけるＭＩＭ容量素子の構造を示す断面図
【図１４】従来の技術のＭＩＭ容量素子の製造方法における下部金属電極の成膜を説明する断面図
【図１５】従来の技術のＭＩＭ容量素子の製造方法における容量絶縁膜の成膜を説明する断面図
【図１６】従来の技術のＭＩＭ容量素子の製造方法における上部金属電極の成膜を説明する断面図
【図１７】従来の技術のＭＩＭ容量素子の製造方法における上部金属電極のパターニングを説明する断面図
【図１８】従来の技術のＭＩＭ容量素子の製造方法における容量絶縁膜のパターニングを説明する断面図
【図１９】従来の技術のＭＩＭ容量素子の製造方法における下部金属電極のパターニングを説明する断面図
【図２０】従来の技術のＭＩＭ容量素子の製造方法における上部の層間絶縁膜の堆積と平坦化を説明する断面図
【図２１】従来の技術のＭＩＭ容量素子の製造方法におけるヴィア形成を説明する断面図
【図２２】従来の技術のＭＩＭ容量素子の製造方法における上部配線層の積層と上部配線のパターンニングを説明する断面図
【図２３】他の従来の技術のＭＩＭ容量素子の製造方法における下部金属電極の表面ウェット処理を説明する断面図
【符号の説明】
【００６２】
１  シリコン基板
２  下部の層間絶縁膜
３  下部金属電極
４  容量絶縁膜
５  上部金属電極
６  上部の層間絶縁膜
７  ヴィア（Ｖｉａ：Ｗプラグ）
８  上部配線
８′上部配線層
【図１】
2007188935.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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