(57)【要約】【課題】上部電極と下部電極と間のリーク電流を低減でき、一括加工により強誘電体キャパシタを形成できる強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法を提供する。【解決手段】半導体基板１１の層間絶縁膜２１上に、ＴｉＡｌＮ膜３２Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）と強誘電体膜３４Ａと上部導電体膜３５Ａとを順次形成する。次に、上部導電体膜３５Ａ上に、ＴｉＮ膜３３Ｄとシリコン酸化膜３４ＢとＴｉＮ膜３５Ｂとを順次形成する。次に、積層構造膜（３３Ｄ、３４Ｂ及び３５Ｂ）をパターニングし、これをマスクとして用いつつ、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とをエッチングすることで強誘電体キャパシタ３０を形成する。次に、露出されたＴｉＡｌＮ膜３２Ａを、還元性を有するガスを含む混合ガスを用い、例えば８０℃以下の低温条件下にてエッチングする。【選択図】図５
2007214353.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜が形成された所定基板を準備する工程と、
前記絶縁膜上に酸素原子を通さない第１膜を形成する工程と、
前記第１膜上に第１導電体膜を形成する工程と、
前記第１導電体膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２導電体膜を形成する工程と、
前記第２導電体膜上に第２膜を形成する工程と、
前記第２膜を所定形状にパターニングする工程と、
前記パターニングされた第２膜をマスクとして用いつつ、前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とをエッチングすることで、パターニングされた前記第１導電体膜、前記強誘電体膜及び前記第２導電体膜を含む強誘電体キャパシタを形成する工程と、
前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とをエッチングすることで露出された前記第１膜を、還元性を有するガスを含む混合ガスを用いてエッチングする工程と
を有することを特徴とする強誘電体キャパシタの製造方法。
【請求項２】
前記第１膜は、８０℃以下の条件下にて前記混合ガスを用いてエッチングされることを特徴とする請求項１記載の強誘電体キャパシタの製造方法。
【請求項３】
前記還元性を有するガスは、ハロゲン化物系ガスであることを特徴とする請求項１または２記載の強誘電体キャパシタの製造方法。
【請求項４】
前記還元性を有するガスは、ＢＣｌ3ガス、ＨＢｒガスおよびＣＨＦ3ガスのうち少なくとも１つを含むことを特徴とする請求項１または２記載の強誘電体キャパシタの製造方法。
【請求項５】
前記第２膜の一部は、前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とのエッチング後に前記パターニングされた第２導電体膜上に残留することを特徴とする請求項１から４の何れか１項に記載の強誘電体キャパシタの製造方法。
【請求項６】
半導体素子が形成された半導体基板を準備する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に酸素原子を通さない第１膜を形成する工程と、
前記第１膜上に第１導電体膜を形成する工程と、
前記第１導電体膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２導電体膜を形成する工程と、
前記第２導電体膜上に第２膜を形成する工程と、
前記第２膜を所定形状にパターニングする工程と、
前記パターニングされた第２膜をマスクとして用いつつ、前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とをエッチングすることで、パターニングされた前記第１導電体膜、前記強誘電体膜及び前記第２導電体膜を含む強誘電体キャパシタを形成する工程と、
前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とをエッチングすることで露出された前記第１膜を、還元性を有するガスを含む混合ガスを用いてエッチングする工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記第１膜は、８０℃以下の条件下にて前記混合ガスを用いてエッチングされることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記還元性を有するガスは、ハロゲン化物系ガスであることを特徴とする請求項６または７記載の半導体記憶装置の製造方法。
【請求項９】
前記還元性を有するガスは、ＢＣｌ3ガス、ＨＢｒガスおよびＣＨＦ3ガスのうち少なくとも１つを含むことを特徴とする請求項６または７記載の半導体記憶装置の製造方法。
【請求項１０】
前記混合ガスは、ＡｒガスおよびＣｌ2ガスのうち少なくとも１つを含むことを特徴とする請求項６から９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第２膜の一部は、前記第２導電体膜と前記強誘電体膜と前記第１導電体膜とのエッチング後に前記パターニングされた第２導電体膜上に残留することを特徴とする請求項６から１０の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第２膜は、前記第２導電体膜上に形成された窒化チタニウム膜又は窒化チタンアルミニウム膜を含む単層膜又は多層膜であることを特徴とする請求項６から１１の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１膜は、ＴｉＡｌＮ膜であることを特徴とする請求項６から１２の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第１導電体膜は、前記第１膜上に形成されたイリジウム膜と、当該イリジウム膜上に形成されたイリジウム酸化膜と、当該イリジウム酸化膜上に形成されたプラチナ膜とを含み、
前記第２導電体膜は、プラチナ膜を含むことを特徴とする請求項６から１３の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記強誘電体膜は、タンタル酸ビスマスストロンチウム、チタン酸ジルコン酸鉛及びチタン酸ビスマスランタンのうち何れかよりなることを特徴とする請求項６から１４の何れか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法に関し、特に上部電極、強誘電体膜及び下部電極からなる積層構造の強誘電体キャパシタを連続的にエッチングして形成する強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、容量絶縁膜に強誘電体材料を使用した強誘電体キャパシタが存在する。この強誘電体キャパシタを使用したＦｅＲＡＭ（Ferroelectric Random Access Memory）などの不揮発性メモリは、ＤＲＡＭ（Dynamic Random Access Memory）に変わる不揮発性メモリとして有望視され、様々な開発がなされている。
【０００３】
強誘電体キャパシタにおける容量絶縁膜に使用される強誘電体材料には、例えばタンタル酸ビスマスストロンチウム（Ｓｒ2Ｂｉ2ＴａＯ9：以下、ＳＢＴと言う）やチタン酸ジルコン酸鉛（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3：以下、ＰＺＴと言う）やチタン酸ビスマスランタン（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12：以下、ＢＬＴと言う）などの金属酸化物が存在する。このような金属酸化物は、一般的に、水素（Ｈ）やボロン（Ｂ）といった還元性の高い原子によって容易に還元され、強誘電性を失ってしまうことが知られている。
【０００４】
従来技術による強誘電体キャパシタの形成方法では、例えば以下に示す特許文献１に記載されているように、一般的に、所定形状のレジストパターンを用いて、上部電極、強誘電体膜及び下部電極からなる積層構造膜を連続的にエッチングして形成する。これにより形成された強誘電体キャパシタの構造を、以下、スタック型構造と言う。また、前述の同一のチャンバ内での連続的なエッチングを、以下、一括加工と言う。
【０００５】
しかしながら、以上のように積層構造膜を一括加工して強誘電体キャパシタを形成する方法では、エッチングダメージにより強誘電体膜が変質してしまうため、強誘電体膜の残留分極量が低下してしまう問題や、上部電極と下部電極との間におけるリーク電流が増大してしまう問題などが生じる。これらの問題は、特に高集積化のためにキャパシタ構造を微細化した場合に大きくなる。
【０００６】
これらのような問題を解決する方法としては、例えば、先に下部電極をパターニングした後、パターニングされた下部電極上に容量絶縁膜用の強誘電体膜と上部電極用の導電体膜とを順次形成し、その後、強誘電体膜と導電体膜とをパターニングすることで容量絶縁膜と上部電極とを形成する方法が存在する。この方法を以下、従来技術１という。
【０００７】
従来技術１では、スタック型構造の強誘電体キャパシタよりも有効キャパシタ領域を確保することが可能となるため、残留分極量の低下も抑制することができる。
【０００８】
また、積層構造膜を一括加工して強誘電体キャパシタを形成する方法では、下部電極をエッチングする際に発生する材料起因の導電性生成物が強誘電体膜の側面に付着してしまうため、この付着した導電性生成物を介して電極間ショートを引き起こすという問題も存在する。
【０００９】
このような問題を解決する方法としては、例えば、上部電極及び強誘電体膜をパターニングした後、パターニングされた上部電極及び強誘電体膜の側面を絶縁性に優れたシリコン酸化膜などの保護膜により覆い、その後、下部電極をパターニングする方法が存在する。この方法を以下、従来技術２という。
【００１０】
従来技術２では、下部電極のパターニング時に強誘電体膜の側面が露出していないため、下部電極のパターニング時に生じる導電性生成物が強誘電体膜の側面に付着することを防止できる。この結果、上部電極と下部電極との間の電極間ショートを防止することができる。
【特許文献１】特開平５−２９９０１号公報
【特許文献１】特開２０００−１７３９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来技術１では、下部電極のパターニングと上部電極及び強誘電体膜のパターニングとが別工程であるため、製造方法が煩雑化してしまうと言う問題が存在する。また、この方法では、下部電極をパターニングする際と上部電極及び強誘電体膜をパターニングする際とで異なるフォトマスクが必要となるため、製造コストが増加すると言う問題も存在する。
【００１２】
また、従来技術２では、上部電極及び強誘電体膜をパターニング後、別途、これらの側面を覆う絶縁膜を形成する工程が必要であるため、製造方法が煩雑化してしまうと言う問題が存在する。
【００１３】
そこで本発明は、上記の問題に鑑みてなされたものであり、上部電極と下部電極と間のリーク電流を低減することができると共に、一括加工により強誘電体キャパシタを形成することが可能な強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
かかる目的を達成するために、本発明による強誘電体キャパシタの製造方法は、絶縁膜が形成された所定基板を準備する工程と、絶縁膜上に酸素原子を通さない第１膜を形成する工程と、第１膜上に第１導電体膜を形成する工程と、第１導電体膜上に強誘電体膜を形成する工程と、強誘電体膜上に第２導電体膜を形成する工程と、第２導電体膜上に第２膜を形成する工程と、第２膜を所定形状にパターニングする工程と、パターニングされた第２膜をマスクとして用いつつ、第２導電体膜と強誘電体膜と第１導電体膜とをエッチングすることで、パターニングされた第１導電体膜、強誘電体膜及び第２導電体膜を含む強誘電体キャパシタを形成する工程と、第２導電体膜と強誘電体膜と第１導電体膜とをエッチングすることで露出された第１膜を、還元性を有するガスを含む混合ガスを用いてエッチングする工程とを有して構成される。
【００１５】
強誘電体キャパシタにおける下部電極となる第１導電体膜をパターニングした後に、還元性を有するガスを含む混合ガスを用いたエッチングを行う。これにより、本発明では、第１導電体膜をエッチングした際にパターニングされた強誘電体膜の側面に付着した導電性生成物の揮発性を向上させることが可能となる。このため、第１膜のエッチングと同時に、パターニングされた強誘電体膜の側面に付着した導電性生成物を除去することが可能となる。この結果、第２導電体膜と強誘電体膜と第１導電体膜とを連続的にエッチング、すなわち一括加工した場合でも、強誘電体キャパシタにおける上部電極と下部電極とが導電性生成物によりショートすることを抑制することができる。
【００１６】
また、本発明による半導体記憶装置の製造方法は、半導体素子が形成された半導体基板を準備する工程と、半導体基板上に絶縁膜を形成する工程と、絶縁膜上に酸素原子を通さない第１膜を形成する工程と、第１膜上に第１導電体膜を形成する工程と、第１導電体膜上に強誘電体膜を形成する工程と、強誘電体膜上に第２導電体膜を形成する工程と、第２導電体膜上に第２膜を形成する工程と、第２膜を所定形状にパターニングする工程と、パターニングされた第２膜をマスクとして用いつつ、第２導電体膜と強誘電体膜と第１導電体膜とをエッチングすることで、パターニングされた第１導電体膜、強誘電体膜及び第２導電体膜を含む強誘電体キャパシタを形成する工程と、第２導電体膜と強誘電体膜と第１導電体膜とをエッチングすることで露出された第１膜を、還元性を有するガスを含む混合ガスを用いてエッチングする工程とを有して構成される。
【００１７】
強誘電体キャパシタにおける下部電極となる第１導電体膜をパターニングした後に、還元性を有するガスを含む混合ガスを用いたエッチングを行う。これにより、本発明では、第１導電体膜をエッチングした際にパターニングされた強誘電体膜の側面に付着した導電性生成物の揮発性を向上させることが可能となる。このため、第１膜のエッチングと同時に、パターニングされた強誘電体膜の側面に付着した導電性生成物を除去することが可能となる。この結果、第２導電体膜と強誘電体膜と第１導電体膜とを連続的にエッチング、すなわち一括加工した場合でも、強誘電体キャパシタにおける上部電極及び下部電極の導電性生成物によるショートが抑制された半導体記憶装置を製造することが可能となる。
【発明の効果】
【００１８】
本発明によれば、上部電極と下部電極と間のリーク電流を低減することができると共に、一括加工により強誘電体キャパシタを形成することが可能な強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００２０】
以下、本発明を実施した一形態である実施例１について図面を用いて詳細に説明する。なお、本実施例では、本発明による半導体記憶装置として、スタック型構造の強誘電体キャパシタを有する不揮発性メモリを例に挙げる。
【００２１】
・構成
図１は、本実施例による不揮発性メモリ１の構成を示す断面図である。図１に示すように、不揮発性メモリ１は、半導体基板１１と、半導体基板１１に形成されたトランジスタ１０と、半導体基板１１上に形成された第１層間絶縁膜２１と、第１層間絶縁膜２１上に形成された強誘電体キャパシタ３０と、第１層間絶縁膜２１上に形成された第２層間絶縁膜３１と、第２層間絶縁膜３１上に形成されたメタル配線３７及び３９と、各層間を電気的に接続するコンタクトプラグ２２、３６、３８とを有する。
【００２２】
上記構成において、半導体基板１１は、例えばｐ型の不純物を含み、基板抵抗が８〜２２Ω（オーム）程度のシリコン基板である。ただし、これに限定されず、種々の半導体基板を適用することができる。
【００２３】
この半導体基板１１表面には、例えばＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidation of Silicon）法などを用いて素子分離絶縁膜１２が形成される。これにより、半導体基板１１表面が複数の素子形成領域に区画される。
【００２４】
半導体基板１１における素子形成領域には、例えばトランジスタなどの半導体素子が形成される。ここでは、２つの素子形成領域にそれぞれトランジスタ１０が形成された場合を例に挙げる。トランジスタ１０は、半導体基板１１上に形成されたゲート絶縁膜１３及びゲート電極１４と、ゲート電極１４の側面に形成されたサイドウォール１５と、サイドウォール１５下における半導体基板１１表面に形成された低濃度拡散領域（Lightly Doped Drain：以下、単にＬＤＤという）１６と、ＬＤＤ１６を挟むように半導体基板１１表面に形成された高濃度拡散領域１７とを有する。
【００２５】
以上のようにトランジスタ１０を含む半導体素子が形成された半導体基板１１上には、第１層間絶縁膜２１が半導体素子を埋没させる程度に形成される。この第１層間絶縁膜２１には、例えばシリコン酸化膜など、従来、層間絶縁膜（中間絶縁膜とも言う）に用いられている各種絶縁膜を適用することができる。
【００２６】
強誘電体キャパシタ３０は、例えば第１層間絶縁膜２１上に形成される。強誘電体キャパシタ３０は、下部電極３３と容量絶縁膜３４と上部電極３５とを有する。
【００２７】
強誘電体キャパシタ３０における下部電極３３には、例えば、最下層のイリジウム（Ｉｒ）膜（後述におけるＩｒ膜３３ａに相当）と、Ｉｒ膜上に形成されたイリジウム酸化（ＩｒＯ2）膜（後述におけるＩｒＯ2膜３３ｂに相当）と、ＩｒＯ2膜上に形成されたプラチナ（Ｐｔ）膜（後述におけるＰｔ膜３３ｃに相当）とを有する積層構造の導電体膜を適用することができる。Ｉｒ膜の膜厚は、例えば５００〜１０００Å程度とすることができる。ＩｒＯ2膜の膜厚は、例えば５００〜１０００Å程度とすることができる。Ｐｔ膜の膜厚は、例えば５００〜１０００Å程度とすることができる。
【００２８】
また、強誘電体キャパシタ３０における容量絶縁膜３４には、例えばＳＢＴやＰＺＴやＢＬＴなど、各種強誘電体膜を適用することができる。その膜厚は、例えば１２００Å程度とすることができる。
【００２９】
さらに、強誘電体キャパシタ３０における上部電極３５には、Ｐｔ膜を適用することができる。その膜厚は、例えば１０００〜１５００Å程度とすることができる。
【００３０】
なお、本実施例では、強誘電体キャパシタ３０が、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できるバリア膜で、直接覆われていても良い。
【００３１】
下部電極３３と第１層間絶縁膜２１との間には、第１層間絶縁膜２１から下部電極３３へ酸素原子が拡散して下部電極３３が酸化することを防止するための膜として、拡散防止膜３２が形成される。したがって、下部電極３３は、拡散防止膜３２を介して第１層間絶縁膜２１に形成されたコンタクトプラグ２２と電気的に接続される。この拡散防止膜３２には、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）膜などの導電体膜を適用することができる。その膜厚は、例えば５００〜１０００Å程度とすることができる。なお、本発明では、拡散防止膜３２を下部電極３３の一部に含めても良い。
【００３２】
以上のように強誘電体キャパシタ３０が形成された第１層間絶縁膜２１上には、第２層間絶縁膜３１が形成される。この第１層間絶縁膜３１には、第１層間絶縁膜２１と同様に、例えばシリコン酸化膜やシリコン窒化膜など、従来、層間絶縁膜に用いられている各種絶縁膜を適用することができる。
【００３３】
第２層間絶縁膜３１上には、例えば下層の強誘電体キャパシタ３０と電気的に接続されたメタル配線３７や、トランジスタ１０と電気的に接続されたメタル配線３９などが形成される。メタル配線３７及び３９には、例えば、最下層に形成された第１窒化チタニウム（ＴｉＮ）膜と、ＴｉＮ膜上に形成されたアルミニウム合金膜と、アルミニウム合金膜上に形成された第２ＴｉＮ膜とを有して構成される。第１ＴｉＮ膜は、メタル配線３７及び３９の主要部分であるアルミニウム合金膜と第２層間絶縁膜３１とを密着させるための膜である。したがって、ＴｉＮ膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば５００Å程度とすることができる。アルミニウム合金膜は、上述したようにメタル配線３７及び３９の主要部分である。したがって、上述のアルミニウム合金膜に限らず、アルミニウムや銅や不純物を含むシリコン、若しくはそれらのうち１つ以上を含む合金など、種々の導電体膜を適用することができる。ただし、好ましくは、その酸化物が水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子の拡散を防止できる材料で形成される。また、その膜厚は、例えば５００〜１０００Å程度とすることができる。第２ＴｉＮ膜は、メタル配線３７及び３９の主要部分であるアルミニウム合金膜と、第２層間絶縁膜３１上に形成された膜（例えば還元性の高い原子が上層から下層へ拡散することを防止するためのバリア膜など）とを密着させるための膜である。したがって、ＴｉＮ膜に限らず、種々の導電体膜を適用することができる。また、その膜厚は、例えば１０００Å程度とすることができる。
【００３４】
また、第１及び第２層間絶縁膜２１及び３１には、それぞれコンタクトプラグ２２、３６及び３８が形成される。コンタクトプラグ２２は、例えばトランジスタ１０と強誘電体キャパシタ３０の下部電極３３とを電気的に接続するための配線であり、第１層間絶縁膜２１に形成されたコンタクトホール内に形成される。コンタクトプラグ３６は、例えば強誘電体キャパシタ３０の上部電極３５とメタル配線３７とを電気的に接続するための配線であり、第２層間絶縁膜３１に形成されたコンタクトホール内に形成される。コンタクトプラグ３８は、例えばトランジスタ１０とメタル配線３９とを電気的に接続するための配線であり、第１及び第２層間絶縁膜２１及び３１に形成されたコンタクトホール内に形成される。コンタクトプラグ２２、３６及び３８は、例えば上記コンタクトホール内にアルミニウム（Ａｌ）や銅（Ｃｕ）やタングステン（Ｗ）などの所定の導電体を充填することで形成することができる。また、コンタクトプラグ２２、３６及び３８と第１又は第２層間絶縁膜２１又は３１との間には、これらを密着させるための密着層２２ａ、３６ａ及び３８ａがそれぞれ形成される。この密着層２２ａ、３６ａ及び３８ａには、例えばＴｉＮ膜を適用することができる。
【００３５】
さらに、メタル配線３７及び３９などの所定のパターンが形成された第２層間絶縁膜３１上には、例えばバリア膜とパッシベーション膜とが形成される。バリア膜は、例えばタンタルオキサイド（ＴａＯｘ）膜やアルミナ（Ａｌ2Ｏ3）膜など、水素（Ｈ）やボロン（Ｂ）などの還元性の高い原子を通さない膜である。その膜厚は、例えば反応性スパッタリングにて形成したタンタルオキサイド膜を用いた場合、例えば１５００Å程度とすることができる。また、例えばＣＶＤ（Chemical Vapor Deposition）法にて形成したアルミナ膜を用いた場合、例えば５００Å程度とすることができる。ただし、これに限定されず、例えば上層のパッシベーション膜などから拡散される還元性の高い原子を通さない程度の膜厚であれば如何様にも変形することができる。パッシベーション膜は、例えばプラズマＣＶＤ法にて形成したシリコン窒化膜を適用することができる。また、その膜厚は、例えば７５００Å程度とすることができる。
【００３６】
・製造方法
次に、本実施例によるアナログ装置１の製造方法について図面を用いて詳細に説明する。
【００３７】
本製造方法では、まず、例えば従来と同様の方法を用いることでトランジスタ１０を含む半導体素子が形成された半導体基板１１を準備する。次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８０００Å程度のシリコン酸化膜よりなる第１層間絶縁膜２１を形成する。なお、第１層間絶縁膜２１の表面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法にて平坦化される。
【００３８】
次に、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、半導体基板１１に形成された半導体素子の一部を露出するコンタクトホールを第１層間絶縁膜２１に形成する。続いて、スパッタリング法にて、コンタクトホール内部の表面にＴｉＮ膜を形成した後、コンタクトホール内にアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、図２（ａ）に示すように、第１層間絶縁膜２１に密着層２２ａ及びコンタクトプラグ２２を形成する。
【００３９】
次に、例えば既存のスパッタリング法にて、膜厚が例えば５００〜１０００Å程度のＴｉＡｌＮ膜３２Ａを形成する。ＴｉＡｌＮ膜３２Ａを形成する際のスパッタリングでは、例えばターゲットにＴｉＮ（組成比１：１）を用い、スパッタリングガスにＮ2とＡｒとの混合ガス（ただし、流量は例えばＮ2：Ａｒ＝１１５：２８ｓｃｃｍ）を用い、ＤＣパワーを３０００Ｗ（ワット）程度とし、成膜温度を２００℃程度とすることができる。
【００４０】
次に、例えば既存のスパッタリング法にて、例えば膜厚が５００〜１０００Å程度のＩｒ膜３３Ａと、例えば膜厚が５００〜１０００Å程度のＩｒＯ2膜３３Ｂと、例えば膜厚が５００〜１０００Å程度のＰｔ膜３３Ｃとからなる下部導電体膜を第１層間絶縁膜２１上に形成する。Ｉｒ膜３３Ａの形成では、例えば、ターゲットにＩｒを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、成膜温度を４００℃程度とすることができる。ＩｒＯ2膜３３Ｂの形成では、例えば、ターゲットにＩｒを用い、チャンバ内雰囲気にＡｒガス及び酸素（Ｏ2）ガスを用い、ＤＣパワーを５００Ｗ程度とし、成膜温度を３５０℃程度とすることができる。Ｐｔ膜３３Ｃの形成では、例えば、ターゲットにＰｔを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、成膜温度を２００℃程度とすることができる。
【００４１】
次に、例えば既存のゾルゲル法を用いることで、膜厚が例えば１２００Å程度の強誘電体膜３４Ａを下部導電体膜におけるＰｔ膜３３Ｃ上に形成する。本例では、強誘電体膜３４Ａとして、ＳＢＴ（タンタル酸ストロンチウムビスマス：ＳｒＢｉ２Ｔａ２Ｏ９）膜を例に挙げる。ＳＢＴ膜は、例えば３層塗りのゾルゲル法により形成することができる。具体的には、ＳＢＴを溶解した前駆体溶液を下部導電体膜上にスピンオン（１回目）し、これを７００℃で結晶化アニールすることで１層目のＳＢＴ膜を形成する。続いて、同じ前駆体溶液を１層目のＳＢＴ膜上にスピンオン（２回目）し、これを７００℃で結晶化アニールすることで、２層目のＳＢＴ膜を形成する。続いて、同じ前駆体溶液を２層目のＳＢＴ膜上にスピンオン（３回目）し、これを８００℃で結晶化アニールすることで、３層目のＳＢＴ膜を形成する。これにより、膜厚が例えば１２００Åの強誘電体膜３４Ａが形成される。ただし、この方法に限らず、例えばＣＶＤ法など、種々の方法を用いることができる。
【００４２】
次に、例えば既存のスパッタリング法にて、例えば膜厚が１０００〜１５００ÅのＰｔ膜からなる上部導電体膜３５Ａを強誘電体膜３４Ａ上に形成する。これにより、図２（ｂ）に示すように、第１層間絶縁膜２１上に、ＴｉＡｌＮ膜３２Ａと、Ｉｒ膜３３ＡとＩｒＯ2膜３３ＢとＰｔ膜３３Ｃとからなる下部導電体膜と、強誘電体膜３４Ａと、上部導電体膜３５Ａとよりなる積層構造膜が形成される。なお、Ｐｔ膜の形成では、下部導電膜におけるＰｔ膜３３Ｃの形成と同様に、ターゲットにＰｔを用い、チャンバ内雰囲気にＡｒガスを用い、ＤＣパワーを１０００Ｗ程度とし、成膜温度を２００℃程度とすることができる。
【００４３】
次に、例えば既存のスパッタリング法にて、例えば膜厚が１０００Å程度のＴｉＮ膜３３Ｄを上部導電体膜３５Ａ上に形成する。このＴｉＮ膜３３Ｄは、後工程において下部電極３３及び拡散防止膜３２をパターニングする際のハードマスクに加工される膜である。したがって、その膜厚は、上述の１０００Å程度に限らず、下部電極３３のパターニングが完了するまでに消失せず、且つ、拡散防止膜３２のパターニングが完了するまでに消失する程度の膜厚とすることができる。ＴｉＮ膜３３Ｄの形成では、ターゲットにＴｉを用い、スパッタリングガスにＮ2（ただし、流量は例えばＮ2＝７９ｓｃｃｍ）を用い、ＤＣパワーを５０００Ｗ程度とし、成膜温度を１００℃程度とすることができる。
【００４４】
次に、例えば既存のＣＶＤ法にて、例えば膜厚が４０００Å程度のシリコン酸化膜３４ＢをＴｉＮ膜３３Ｄ上に形成する。このシリコン酸化膜３４Ｂは、後工程において容量絶縁膜３４をパターニングする際のハードマスクに加工される膜である。したがって、その膜厚は、上述の４０００Å程度に限らず、容量絶縁膜３４のパターニングが完了するまでに消失しない程度の膜厚とすることができる。シリコン酸化膜３４Ｂの形成では、例えばＰ−ＴＥＯＳ（プラズマテトラエトキシシラン）ＣＶＤ法を用いることができる。このＰ−ＴＥＯＳＣＶＤ法では、ソースガスにＴＥＯＳとＯ2とＡｒとの混合ガス（ただし、流量は例えばＴＥＯＳ：Ｏ2：Ａｒ＝１１５：９６０：１００ｓｃｃｍ）を用い、ＲＦパワーを４５０ｋＷ程度と２４０ｋＷ程度との２周波とし、成膜温度を４２０℃程度とすることができる。
【００４５】
次に、例えば既存のスパッタリング法にて、例えば膜厚が１０００Å程度のＴｉＮ膜３５Ｂをシリコン酸化膜３４Ｂ上に形成する。このＴｉＮ膜３５Ｂは、後工程において上部電極３５をパターニングする際のハードマスクに加工される膜である。したがって、その膜厚は、上述の１０００Å程度に限らず、上部電極３５のパターニングが完了するまでに消失する程度の膜厚、好ましくは上部電極３５のパターニングの完了と同時に消失する程度の膜厚とすることができる。これにより、図３（ａ）に示すように、後工程においてハードマスクへ加工されるＴｉＮ膜３３Ｄ、シリコン酸化膜３４Ｂ及びＴｉＮ膜３５Ｂが上部導電体膜３５Ａ上に形成される。ＴｉＮ膜３５Ｂの形成では、ターゲットにＴｉを用い、スパッタリングガスにＮ2（ただし、流量は例えばＮ2＝７９ｓｃｃｍ）を用い、ＤＣパワーを５０００Ｗ程度とし、成膜温度を１００℃程度とすることができる。
【００４６】
次に、例えば既存のフォトリソグラフィ工程を経ることで、ＴｉＮ膜３５Ｂ上に強誘電体キャパシタ３０の上面形状が転写されたレジストパターンＲ１１を形成する。続いて、このレジストパターンＲ１１をマスクとして、ＴｉＮ膜３５Ｂとシリコン酸化膜３４ＢとＴｉＮ膜３３Ｄとを順次エッチングすることで、図３（ｂ）に示すように、ＴｉＮ膜３５Ｃとシリコン酸化膜３４ＣとＴｉＮ膜３３Ｅとからなるハードマスクを上部導電体膜３５Ａ上に形成する。なお、ＴｉＮ３５Ｃは、上部導電体膜３５Ａをエッチングして上部電極３５を形成する際のハードマスクである。シリコン酸化膜３４Ｃは、強誘電体膜３４Ａをエッチングして容量絶縁膜３４を形成する際のハードマスクとである。ＴｉＮ膜３３Ｅは、Ｉｒ膜３３Ａ、ＩｒＯ2膜３３Ｂ及びＰｔ膜３３Ｃからなる下部導電体膜とＴｉＡｌＮ膜３２Ａとを順次エッチングして下部電極３３及び拡散防止膜３２を形成する際のハードマスクとである。ＴｉＮ膜３３Ｄ及び３５Ｂのエッチングには、例えば、エッチングガスにＢＣｌ3とＣｌ2との混合ガス（ただし、流量は例えばＢＣｌ3：Ｃｌ2＝３０：７０ｓｃｃｍ）を用い、ガス圧を７．５ｍＴｏｒｒ（１Ｐａ（パスカル））程度とし、ＲＦパワーを６０Ｗ程度とした一般的なドライエッチングを適用することができる。また、シリコン酸化膜３４Ｂのエッチングには、例えば、エッチングガスにＣ4Ｆ8とＣＯとＡｒとの混合ガス（ただし、流量は例えばＣ4Ｆ8：ＣＯ：Ａｒ＝１８：３００：４００）を用い、ガス圧を５５ｍＴｏｒｒ程度とし、ＲＦパワーを１３００Ｗ程度とした一般的なドライエッチングを適用することができる。ただし、これに限定されず、例えば有機系剥離剤を用いた一般的なエッチングなども適用することができる。
【００４７】
次に、レジストパターンＲ１１を除去した後、上述において形成したハードマスクにおけるＴｉＮ膜３５Ｃをマスクとして用いつつ、上部導電体膜３５Ａをエッチングすることで、図４（ａ）に示すように、上部導電体膜３５Ａを上部電極３５へパターニングする。この際、上述したように、ＴｉＮ膜３５Ｃは、上部電極３５のパターニングの完了までに消失する。上部電極３５のパターニングには、例えば、エッチングガスにＣｌ2とＡｒとＯ2との混合ガス（ただし、流量は例えばＣｌ2：Ａｒ：Ｏ2＝５：１０：１５ｓｃｃｍ）を用い、ガス圧を２ｍＴｏｒｒ（ミリトール）程度とし、チャンバ内上部電極に印加する高周波電力を１３．５６ＭＨｚ（メガヘルツ）とし、これのＲＦパワーを１０００Ｗ程度とし、チャンバ内下部電極に印加する高周波電力を４５０ＫＨｚとし、これのＲＦパワーを１００Ｗとし、ステージ温度を４５０℃とした、平行平板ＲＩＥ（反応性イオンエッチング）を適用することができる。
【００４８】
次に、ハードマスクにおけるシリコン酸化膜３４Ｃをマスクとして用いつつ、強誘電体膜３４Ａをエッチングすることで、図４（ｂ）に示すように、強誘電体膜３４Ａを容量絶縁膜３４へパターニングする。この際、上述したように、シリコン酸化膜３４Ｃは、容量絶縁膜３４のパターニングの完了までに消失しない。そこで、本工程では、オーバエッチングすることにより、ＴｉＮ膜３３Ｅ上のシリコン酸化膜３４Ｃを完全に除去する。ただし、このオーバエッチングは、ＴｉＮ膜３３Ｅが必要以上にエッチングされないように制御される。強誘電体膜３４Ａのパターニングには、例えば、エッチングガスにＣｌ2とＡｒとの混合ガス（ただし、流量は例えばＣｌ2：Ａｒ＝１０：１０ｓｃｃｍ）を用い、ガス圧を１ｍＴｏｒｒとし、チャンバ内上部電極に印加する高周波電力を１３．５６ＭＨｚとし、そのＲＦパワーを５５０Ｗとし、チャンバ内下部電極に印加する高周波電力を４５０ＫＨｚとし、そのＲＦパワーを１２０Ｗとし、ステージ温度を８０℃とした、平行平板ＲＩＥを適用することができる。
【００４９】
次に、ハードマスクにおけるＴｉＮ膜３３Ｅをマスクとして用いつつ、Ｉｒ膜３３Ａ、ＩｒＯ2膜３３Ｂ及びＰｔ膜３３Ｃからなる下部導電体膜を順次エッチングすることで、Ｉｒ膜３３ＡをＩｒ膜３３ａへ、ＩｒＯ2膜３３ＢをＩｒＯ2膜３３ｂへ、Ｐｔ膜３３ＣをＰｔ膜３３ｃへ、それぞれパターニングする。これにより、図５（ａ）に示すように、Ｉｒ膜３３ａとＩｒＯ2膜３３ｂとＰｔ膜３３ｃとからなる下部電極３３と、容量絶縁膜３４と、上部電極３５とからなる強誘電体キャパシタ３０が形成される。この際、上述したように、ＴｉＮ膜３３Ｅは、下部電極３３のパターニングの完了までに消失しない。したがって、上部電極３５上には、薄膜化されたＴｉＮ膜（これを残留ＴｉＮ膜と言う）３３Ｅ’が残留する。Ｉｒ膜３３ＡとＩｒＯ2膜３３ＢとＰｔ膜３３Ｃとからなる下部導電体膜のパターニングには、例えば、エッチングガスにＣｌ2とＡｒとＯ2との混合ガス（ただし、流量は例えばＣｌ2：Ａｒ：Ｏ2＝５：１０：１５ｓｃｃｍ）を用い、ガス圧を２ｍＴｏｒｒとし、チャンバ内上部電極に印加する高周波電力を１３．５６ＭＨｚとし、そのＲＦパワーを１０００Ｗとし、チャンバ内下部電極に印加する高周波電力を４５０ＫＨｚとし、そのＲＦパワーを１００Ｗとし、ステージ温度を４５０℃とした、平行平板ＲＩＥを適用することができる。
【００５０】
このように、本実施例では、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とを連続的にエッチングする。この結果、本実施例では、上部電極３５と容量絶縁膜３４と下部電極３３とからなる、スタック型構造の強誘電体キャパシタ３０が形成される。
【００５１】
なお、強誘電体キャパシタを形成する電極の材料として、熱的及び化学的に安定な導電体材料が用いられる場合、エッチング効果が低下してしまう。
【００５２】
また、本実施例では、エッチング時におけるステージ温度を４５０℃という比較的高温に設定したため、強誘電体キャパシタ形成時のハードマスクに、ＴｉＮ膜３３Ｅとシリコン酸化膜３４ＢとＴｉＮ膜３５Ｂとの３層構造膜を用いた。ただし、形成する強誘電体キャパシタの構成膜種及び膜厚によっては、シリコン酸化膜３４ＢとＴｉＮ膜３３Ｅとの２層構造膜や、ＴｉＮ膜３３Ｅの単層膜などをハードマスクとして用いることも可能である。また、ＴｉＮ膜３３Ｅの代わりに、ＴｉＡｌＮ膜を用いることも可能である。
【００５３】
以上のように強誘電体キャパシタ３０を形成すると、次に、残留ＴｉＮ膜３３Ｅ’をマスクとして用いつつ、ＴｉＡｌＮ膜３２Ａをエッチングすることで、ＴｉＡｌＮ膜３２Ａを拡散防止膜３２へパターニングする。この結果、図５（ｂ）に示すように、下部電極３３下に拡散防止膜３２が形成されると共に、上部電極３５上の残留ＴｉＮ膜３３Ｅ’が消失する。
【００５４】
ここで、本実施例では、ＴｉＡｌＮ膜３２Ａ及び残留ＴｉＮ膜３３Ｅ’のエッチングとして、Ｃｌ2などのハロゲンガス若しくはＣｌ2とＡｒとの混合ガス（ただし、流量は例えばＣｌ2：ＢＣｌ3＝２５：２５ｓｃｃｍ）に、還元性を有するガス（以下、還元性ガスという）を混入した混合ガスをエッチングガスとして用いた平行平板ＲＩＥを適用する。この還元性ガスとしては、例えばＢＣｌ3、ＨＢｒ、ＣＨＦ3などのハロゲン化物系ガスを適用することができる。また、その流量は、例えば２５ｓｃｃｍとすることができる。
【００５５】
このように、還元性ガスが混入された混合ガスをエッチングガスとして使用することで、下部電極３３をパターニングする際に強誘電体膜である容量絶縁膜３４の側面に付着した導電性生成物の揮発性を向上させることが可能となるため、ＴｉＡｌＮ膜３２Ａ及び残留ＴｉＮ膜３３Ｅ’のエッチングと同時に、容量絶縁膜３４の側面に付着した導電性生成物を除去することが可能となる。結果、導電性生成物による上部電極３５と下部電極３３との間の電極間ショートを低減することが可能となる。また、エッチングガスに混入するガスにＢＣｌ3を適用することで、残留ＴｉＮ膜３３Ｅ’と上部電極３５との選択比が向上するため、ＴｉＡｌＮ膜３２Ａ及び残留ＴｉＮ膜３３Ｅ’をエッチングする際の上部電極３５の削れ量を低減することが可能となる。
【００５６】
ただし、強誘電体膜である容量絶縁膜３４は、ＢＣｌ3やＨＢｒやＣＨＦ3などなどの還元性ガスに曝されると、残留分極量が低下してしまう場合が存在する。そこで本実施例では、強誘電体膜が還元性ガスに曝される際の温度を比較的低温、例えば８０℃以下とする。これにより、強誘電体膜における残留分極量の低下を抑えることが可能である。図６は、エッチングガスにＣＨＦ3とＡｒとの混合ガスを用い且つステージ温度を８０℃とした場合のエッチング後の強誘電体膜のヒステリシス特性Ｃ８０CHF3と、エッチングガスにＨＢｒとＡｒとの混合ガスを用い且つステージ温度を８０℃とした場合のエッチング後の強誘電体膜のヒステリシス特性Ｃ８０HBrと、エッチングガスにＢＣｌ3とＣｌ2との混合ガスを用い且つステージ温度を８０℃とした場合のエッチング後の強誘電体膜のヒステリシス特性Ｃ８０BCl3と、エッチングガスにＢＣｌ3とＣｌ2との混合ガスを用い且つステージ温度を３００℃とした場合のエッチング後の強誘電体膜のヒステリシス特性Ｃ３００BCl3とを模式的に示すグラフである。また、図６は、還元性ガスに曝される前の強誘電体膜のヒステリシス特性Ｃも示している。
【００５７】
図６を参照すると明らかなように、強誘電体膜が還元性ガスに曝される際のステージ温度を比較的低温である８０℃とすることで、還元性ガスに曝された後の強誘電体膜の残留分極量Ｄ８０CHF3、Ｄ８０HBr及びＤ８０BCl3を、還元性ガスに曝される前の強誘電体膜の残留分極量Ｄと同程度とすることができる。一方、ステージ温度を例えば３００℃とした場合の強誘電体膜の残留分極量Ｄ３００BCl3は、還元性ガスに曝される前の強誘電体膜の残留分極量Ｄと比較して大幅に悪化していることが図６から容易に分かる。なお、強誘電体膜が還元性ガスに曝される際のステージ温度の下限は、例えば常温（例えば２５℃）とすることが可能であるが、これに限定されず、十分なエッチング効率が得られる程度の温度以上であれば良い。
【００５８】
このように、本実施例では、強誘電体キャパシタ３０における下部電極３３となる下部導電体膜をパターニングした後に、還元性ガスを含む混合ガスを用いたエッチングを行う。これにより、本実施例では、下部導電体膜をエッチングした際に容量絶縁膜３４の側面に付着した導電性生成物の揮発性を向上させることが可能となる。このため、ＴｉＡｌＮ膜３２Ａのエッチングと同時に、容量絶縁膜３４の側面に付着した導電性生成物を除去することが可能となる。この結果、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とを連続的にエッチング、すなわち一括加工した場合でも、強誘電体キャパシタ３０における上部電極３５と下部電極３３と間のリーク電流を低減することが可能となる。また、本実施例では、還元性ガスを含む混合ガスを用いたエッチング時の温度を、３００℃以下、好ましくは８０℃以下という比較的低温に設定する。これにより、還元性ガスによる強誘電体膜（容量絶縁膜３４の残留分極量の低下を抑えることが可能となる。
【００５９】
なお、ＴｉＡｌＮ膜３２Ａ及び残留ＴｉＮ膜３３Ｅ’のエッチングにおける他の条件では、ガス圧を７．５ｍＴｏｒｒ（１Ｐａ）とし、チャンバ内上部電極に印加する高周波電力を１３．５６ＭＨｚとし、そのＲＦパワーを１２００Ｗとし、チャンバ内下部電極に印加する高周波電力を４５０ＫＨｚとし、そのＲＦパワーを５０Ｗとすることができる。
【００６０】
次に、例えば既存のＣＶＤ法を用いることで、膜厚が例えば８０００Å程度のシリコン酸化膜よりなる第２層間絶縁膜３１を形成する。なお、第２層間絶縁膜３１の表面は、例えばＣＭＰ法にて平坦化される。
【００６１】
次に、例えば既存のフォトリソグラフィ工程及びエッチング工程を経ることで、強誘電体キャパシタ３０における上部電極３５及び半導体基板１１に形成された半導体素子の一部を露出するコンタクトホールを第１及び第２層間絶縁膜２１及び３１にそれぞれ適宜形成する。続いて、スパッタリング法にて、コンタクトホール内部の表面にＴｉＮ膜を形成した後、コンタクトホール内にアルミニウムや銅やタングステンなどの所定の導電体物を充填することで、図７に示すように、第１及び第２層間絶縁膜２１及び３１に密着層３６ａ及び３８ａ並びにコンタクトプラグ３６及び３８をそれぞれ適宜形成する。
【００６２】
その後、例えば既存のスパッタリング法にて、例えばＴｉＮ膜とＡｌ合金膜とＴｉＮ膜とからなる導電体膜を第２層間絶縁膜３１上に形成する。続いて、既存のフォトリソグラフィ工程及びエッチング工程を経ることで、第２層間絶縁膜３１上に形成された導電体膜をメタル配線３７及び３９へパターニングする。これにより、図１に示すような層構造を有する本実施例による不揮発性メモリ１が製造される。
【００６３】
・作用効果
以上のように、本実施例による不揮発性メモリ１の製造方法では、トランジスタ１０などの半導体素子が形成された半導体基板１１を準備する。次に、半導体基板１１上に層間絶縁膜２１（絶縁膜）を形成する。次に、層間絶縁膜２１上に酸素原子を通さないＴｉＡｌＮ膜３２Ａ（第１膜）を形成する。次に、ＴｉＡｌＮ膜３２Ａ上に、Ｉｒ膜３３ＡとＩｒＯ2膜３３ＢとＰｔ膜３３Ｃとからなる下部導電体膜（第１導電体膜）を形成する。次に、下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）上に強誘電体膜３４Ａ（強誘電体膜）を形成する。次に、強誘電体膜３４Ａ上にＰｔ膜よりなる上部導電体膜３５Ａ（第２導電体膜）を形成する。次に、上部導電体膜３５Ａ上に、例えばＴｉＮ膜３３Ｄとシリコン酸化膜３４ＢとＴｉＮ膜３５Ｂとからなる積層構造膜（第２膜）を形成する。次に、積層構造膜（３３Ｄ、３４Ｂ及び３５Ｂ）を強誘電体キャパシタ３０の上面形状にパターニングすることで、多層構造のハードマスク（３３Ｅ、３４Ｃ及び３５Ｃ）を形成する。次に、ハードマスク（３３Ｅ、３４Ｃ及び３５Ｃ）をマスクとして用いつつ、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とをエッチングすることで、Ｉｒ膜３３ａとＩｒＯ2膜３３ｂとＰｔ膜３３ｃとからなる下部電極３３（パターニングされた第１導電体膜）、容量絶縁膜３４（パターニングされた強誘電体膜）及び上部電極３５（パターニングされた第２導電体膜）を含む強誘電体キャパシタ３０を形成する。次に、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とをエッチングすることで露出されたＴｉＡｌＮ膜３２Ａを、還元性を有するガスを含む混合ガスを用いてエッチングする。
【００６４】
このように、強誘電体キャパシタ３０における下部電極３３となる下部導電体膜をパターニングした後に、還元性ガスを含む混合ガスを用いたエッチングを行うことにより、本実施例では、下部導電体膜をエッチングした際に容量絶縁膜３４の側面に付着した導電性生成物の揮発性を向上させることが可能となる。このため、ＴｉＡｌＮ膜３２Ａのエッチングと同時に、容量絶縁膜３４の側面に付着した導電性生成物を除去することが可能となる。この結果、上部導電体膜３５Ａと強誘電体膜３４Ａと下部導電体膜（３３Ａ、３３Ｂ及び３３Ｃ）とを連続的にエッチング、すなわち一括加工した場合でも、強誘電体キャパシタ３０における上部電極３５と下部電極３３と間のリーク電流を低減することが可能となる。
【００６５】
また、上記実施例１は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００６６】
【図１】本発明による不揮発性メモリの構成を示す断面図である。
【図２】本発明による不揮発性メモリの製造方法を示すプロセス図である（１）。
【図３】本発明による不揮発性メモリの製造方法を示すプロセス図である（２）。
【図４】本発明による不揮発性メモリの製造方法を示すプロセス図である（３）。
【図５】本発明による不揮発性メモリの製造方法を示すプロセス図である（４）。
【図６】本発明によるエッチング後の強誘電体膜のヒステリシス特性を模式的に示すグラフである。
【図７】本発明による不揮発性メモリの製造方法を示すプロセス図である（５）。
【符号の説明】
【００６７】
１  不揮発性メモリ
１０  トランジスタ
１１  半導体基板
１２  素子分離絶縁膜
１３  ゲート絶縁膜
１４  ゲート電極
１５  サイドウォール
１６  ＬＤＤ
１７  高濃度拡散領域
２１  第１層間絶縁膜
２２、３６、３８  コンタクトプラグ
２２ａ、３６ａ、３８ａ  密着層
３０  強誘電体キャパシタ
３１  第２層間絶縁膜
３２  拡散防止膜
３２Ａ  ＴｉＡｌＮ膜
３３  下部電極
３３Ａ、３３ａ  Ｉｒ膜
３３Ｂ、３３ｂ  ＩｒＯ2膜
３３Ｃ、３３ｃ  Ｐｔ膜
３３Ｄ、３３Ｅ  ＴｉＮ膜
３３Ｅ’  残留ＴｉＮ膜
３４  容量絶縁膜
３４Ａ  強誘電体膜
３４Ｂ、３４Ｃ  シリコン酸化膜
３５  上部電極
３５Ａ  上部導電体膜
３５Ｂ、３５Ｃ  ＴｉＮ膜
３７、３９  メタル配線
Ｒ１１  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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