(57)【要約】【課題】  チップの内部領域にエリアＩ／Ｏを配置しても配線性の低下を抑制すること。【解決手段】  チップ１００の内部領域１０１に、ロジック回路かなるマクロブロック３１〜３５と、Ｉ／Ｏブロック、電源電位及び接地電位を供給する電源ブロック、並びに配線セルを有するエリアＩ／Ｏブロック１と、をレイアウトする。その際、内部領域１０１に配線される内部領域内配線を、配線用セルを使用して配置することでエリアＩ／Ｏリーフ１に内部領域内配線を通過させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のＩ／Ｏバッファと、
電源電位及び接地電位を供給する電源配線と、
配線用セル又は配線用領域とを有し、
チップの内部領域内に配線される内部領域内配線を、前記配線用セル又は配線用領域により通過させるエリアＩ／Ｏ。
【請求項２】
複数のＩ／Ｏバッファ、電源電位及び接地電位を供給する電源配線、並びに配線用セル又は配線用領域を有し、当該配線用セル又は配線用領域によりチップの内部領域内に配線される内部領域内配線を通過させるエリアＩ／Ｏと、
複数のＩ／Ｏバッファ、電源電位及び接地電位を供給する電源配線、並びに前記エリアＩ／Ｏ内の前記配線用セル又は配線用領域の大きさよりも小さい配線用セル又は配線用領域を有する周辺Ｉ／Ｏとを備え、
前記エリアＩ／Ｏがチップの内部領域に配置され、前記周辺Ｉ／Ｏが同一チップのチップ周辺部に配置された半導体集積回路。
【請求項３】
電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏと、
チップの内部の内部領域に配置されるマクロブロックとを有し、
前記エリアＩ／Ｏは、チップの内部領域に配置されるものであって、配線用セル又は配線用領域を有し、
前記内部領域内に配線される内部領域内配線が前記配線用セル又は配線用領域により前記エリアＩ／Ｏを通過して配置された半導体集積回路。
【請求項４】
前記エリアＩ／Ｏは、前記Ｉ／Ｏバッファを備えるＩ／Ｏブロック、電源電位及び接地電位を供給する電源ブロックを有し、各ブロック又はセルに含まれる配線が相互に対象性を有するよう構成される
ことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記エリアＩ／Ｏに対する配線セル又は配線用領域の大きさは、前記当該エリアＩ／Ｏ近傍に配置される内部領域内配線の密度、タイミング制約条件、及び配線容量のいずれか１以上に応じて可変に設定される
ことを特徴とする請求項３又は４記載の半導体集積回路。
【請求項６】
前記配線セル又は配線用領域が占める割合が異なる複数種のエリアＩ／Ｏを有する
ことを特徴とする請求項３又は４記載の半導体集積回路。
【請求項７】
前記配線セル又は配線用領域が占める割合が前記内部領域内配線の密度に関連して配置されたエリアＩ／Ｏを有する
ことを特徴とする請求項３又は４記載の半導体集積回路。
【請求項８】
チップの内部領域に、マクロブロックと、電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏとをレイアウトする半導体集積回路のレイアウト方法であって、
前記内部領域に配線される内部領域内配線を前記エリアＩ／Ｏを通過させて配置させる半導体集積回路のレイアウト方法。
【請求項９】
前記内部領域内配線を前記エリアＩ／Ｏを通過して配置させる際には、
前記内部領域内配線を前記エリアＩ／Ｏに予め用意された配線用セルに配置する
ことを特徴とする請求項８記載の半導体集積回路のレイアウト方法。
【請求項１０】
前記配線用セルには予めブロック内配線が配線され、
前記内部領域内配線を前記エリアＩ／Ｏを通過して配置させる際には、前記ブロック内配線の配線端子と前記内部領域内配線とを接続する
ことを特徴とする請求項９記載の半導体集積回路のレイアウト方法。
【請求項１１】
前記内部領域内配線を前記エリアＩ／Ｏを通過して配置させる際には、前記配線用セルを使用して前記内部領域内配線を配線した後、未使用の前記配線セルがある場合には、当該未使用の配線用セルを、Ｉ／Ｏバッファを備えるＩ／Ｏブロック、又は電源電位若しくは接地電位を供給する電源ブロックに置き換える
ことを特徴とする請求項１０記載の半導体集積回路のレイアウト方法。
【請求項１２】
前記内部領域内配線を前記エリアＩ／Ｏを通過して配置させる際には、
前記エリアＩ／Ｏを通過する前記内部領域内配線数を検出し、
前記検出結果に基づき前記エリアＩ／Ｏ内に配線領域を設ける
ことを特徴とする請求項９記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップの内部領域内に配置され、電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏ、このエリアＩ／Ｏを備える半導体集積回路及びそのレイアウト方法に関する。
【背景技術】
【０００２】
通常の半導体集積回路では、チップの周辺部に予めリング状、Ｌ字状などのＩ／Ｏ領域を設け、そこへＩ／Ｏブロック（以下、これを周辺Ｉ／Ｏブロックという。）を配置する。近時の半導体集積回路は、半導体プロセスが急速に微細化する一方、外部ピン数が増大してきている。従って、外部ピン数に対応するＩ／ＯブロックをＩ／Ｏ領域にのみ配置したのでは、内部領域に配置される回路規模によらずチップサイズがＩ／Ｏブロックによって決まってしまい、内部領域のデッドスペースが増加してしまうという問題が発生してきている。
【０００３】
このため、Ｉ／ＯブロックをＩ／Ｏ領域に配置するのみならず、内部領域にも配置することが考えられた。このような内部領域に配置されるＩ／ＯブロックをエリアＩ／Ｏブロックと称する。ここで、エリアＩ／Ｏブロックにも電源／接地電位を供給する必要があるため、これらエリアＩ／Ｏブロックの配置効率とエリアＩ／Ｏブロックへの配線効率を考えて、幾つかのＩ／Ｏブロックと所定数の電源用ブロック、接地用ブロック等をハードブロック化したエリアＩ／Ｏリーフとして内部領域に配置する手法が提案されている。
【０００４】
例えば、特許文献１には、バッファ領域を周辺部だけに予め固定することなく、内部領域まで含めて自由に配置可能とすることで、チップサイズを増加させることなくＩ／Ｏバッファ数（信号端子数）を増やすことができる半導体集積回路が開示されている。図５は、特許文献１に記載の半導体集積回路のレイアウトを示す模式図である。
【０００５】
図５に示すように、チップ２０１は、チップ周辺部のみならず、チップの内部においてもＰＡＤを設けることが可能な構成となっている。チップ２０１は、周辺Ｉ／Ｏ領域２０２、エリアＩ／Ｏリーフ２０３、マクロ２０４ａ〜２０４ｃ、及びエリアＩ／Ｏリーフ２０３、マクロ２０４ａ〜２０４ｃが配置される内部領域２０５を備える。具体的には、Ｉ／Ｏバッファ、信号パッド、Ｉ／Ｏバッファ用電源パッド、Ｉ／Ｏバッファ用接地パッド及びＩ／Ｏバッファと各パッドとをつなぐ接続配線からなり、１つ若しくは複数のマクロ２０４ａ〜２０４ｃと配線接続するエリアＩ／Ｏリーフ２０３を使用することにより、Ｉ／Ｏブロックの配置の自由度を確保するともに、Ｉ／Ｏバッファ数が増加してもチップサイズが大きく増加しないように考慮されている。
【特許文献１】特開２００４−４７５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１記載等のエリアＩ／Ｏリーフ２０３は大きなマクロブロックと同様にサイズが大きいため、エリアＩ／Ｏリーフを迂回しなければならない配線が増大し配線性が悪くなる。結果、エリアＩ／Ｏリーフ以外のマクロも含めて配置を行うと、エリアＩ／Ｏリーフ近辺の配線性が悪いために、配置後の自動配線工程で未配線が多発するという問題がある。この未配線を処理するために、再度配置工程からやり直すと設計ＴＡＴ（Turn Around Time）が増大するという深刻な問題が生じる。
【０００７】
一方未配線が発生しないように、配置工程でマクロブロック及びエリアＩ／Ｏリーフの集積度を下げて配線スペースを確保しようとすると、デッドスペースが増大し、チップサイズが増大するという問題がある。
【０００８】
さらに、タイミング条件が厳しい配線がエリアＩ／Ｏリーフを迂回することにより配線長が長くなった場合、配線遅延が増大し、タイミング条件を満たさなくなる場合が発生する。この場合、配置工程まで戻って再配置し直すか、クリティカル配線を駆動するバッファを新たに設けるなどの対応が必要となる。
【０００９】
エリアＩ／Ｏリーフを構成する接地用ブロック、電源用ブロックは、多ければ多いほど、電源供給能力が増すためエレクトロマイグレーションなどの配線に関する信頼性の高いチップを得ることができる。しかし過剰に配置するとチップサイズを大きくすることなく必要なＩ／Ｏブロックの面積を確保することは困難であり、結果、チップサイズの増大を招く。このため、エリアＩ／Ｏリーフを構成する電源用ブロック、接地用ブロックを必要最低限に抑えることが好ましい。このような背景から、エリアＩ／Ｏリーフとしては、電源用ブロック、接地用ブロックは必要最低数を確保し、同時にできるだけ多くのＩ／Ｏブロックを配置できるよう、配置面積の効率化を考慮して構成される。このようなエリアＩ／Ｏリーフは、包含するブロック数が多くなり、メモリマクロ等の大きなマクロと同様に、ブロックを迂回する配線数が増大するためにエリアＩ／Ｏリーフの近辺で配線混雑度（配線密度）が増大し、未配線が多発する恐れがある。
【課題を解決するための手段】
【００１０】
本発明にかかるエリアＩ／Ｏは、複数のＩ／Ｏバッファと、電源電位及び接地電位を供給する電源配線と、配線用セル又は配線用領域とを有し、チップの内部領域内に配線される内部領域内配線を、前記配線用セル又は配線用領域により通過させるものである。
【００１１】
本発明においては、複数のＩ／Ｏバッファと、電源電位及び接地電位を供給する電源配線と、配線用セル又は配線用領域とを有するエリアＩ／Ｏが配線用セル又は配線用領域を備えるため、チップ内の配線をエリアＩ／Ｏを迂回させることなく通過させることができ、配線密度の低減を図ることができる。
【００１２】
本発明にかかる半導体集積回路は、電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏと、チップの内部の内部領域に配置されるマクロブロックとを有し、前記エリアＩ／Ｏは、チップの内部領域に配置されるものであって、配線用セル又は配線用領域を有し、前記内部領域内に配線される内部領域内配線が前記配線用セル又は配線用領域により前記エリアＩ／Ｏを通過して配置されたものである。
【００１３】
本発明にかかる半導体集積回路のレイアウト方法は、チップの内部領域に、マクロブロックと、電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏとをレイアウトする半導体集積回路のレイアウト方法であって、前記内部領域に配線される内部領域内配線を前記エリアＩ／Ｏを通過させて配置させるものである。
【００１４】
本発明においては、内部領域内に配置されるエリアＩ／Ｏに内部領域内配線を通過させることができるので、エリアＩ／Ｏを迂回させることなく配線をすることができる。これにより、配線混雑を緩和することができる。
【発明の効果】
【００１５】
本発明によれば、チップの内部領域にエリアＩ／Ｏを配置しても配線性の低下を抑制することができるエリアＩ／Ｏ、半導体集積回路及びそのレイアウト方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本実施の形態は、半導体集積回路においてＩ／Ｏスロット増加によりチップサイズが増大するのを抑制するためのエリアＩ／Ｏを搭載した半導体集積回路、及びそのレイアウト方法である。
【００１７】
ここで、本明細書においては、エリアＩ／Ｏとは、チップの内部領域に配置されるＩ／Ｏブロック、又はＩ／Ｏブロックを含む回路群をいうこととする。そして、本実施の形態においては、エリアＩ／Ｏの一具体例である、電源電位及び接地電位を供給する電源配線及び複数のＩ／Ｏバッファを有するエリアＩ／Ｏリーフについて説明する。エリアＩ／Ｏリーフは、複数のＩ／Ｏブロックの他、電源ブロック等が含まれ、チップの内部領域においてある程度の面積を占有するため、配線を配置する際、マクロブロックと同様配線混雑の原因となる。そこで、本実施の形態においては、配線を通過させることができる、配線領域付きエリアＩ／Ｏリーフとすることで配線性を向上させるものである。
【００１８】
図１は、本発明の実施の形態にかかる半導体集積回路のレイアウトを示す図である。半導体集積回路１００は、内部領域１０１にマクロブロック３１〜３５と、エリアＩ／ＯとしてのエリアＩ／Ｏリーフ１とが配置されている。また半導体集積回路１００の周囲には、周辺Ｉ／Ｏブロック４１が配置されている。エリアＩ／Ｏリーフ１、周辺Ｉ／Ｏブロック４１には、例えば、ＥＳＤ（静電気放電）保護回路を含む出力バッファ、入力回路、レベルシフト回路、入出力制御回路などから構成されるＩ／Ｏバッファが含まれる。
【００１９】
図２は、エリアＩ／Ｏリーフを示す図である。本実施の形態にかかるエリアＩ／Ｏリーフ１は、Ｉ／Ｏバッファを含むＩ／Ｏブロック１１と、電源電位及び接地電位を供給する電源ブロックとしての電源用ブロック１２及び接地用ブロック１３と、配線用セル１４とを有する。本実施の形態におけるエリアＩ／Ｏリーフ１は、２０のブロック（セル）から構成されている。また、エリアＩ／Ｏリーフには、その他、製造テストに使用されるテストブロック等が含まれる場合もある。
【００２０】
なお、例えば、各ブロックを１８０度回転させても、電源用配線、接地用配線、配線用セルの外枠上の位置変わらないように対象性を有するように構成するなどしてもよい。各セルが対称性を有することで、後述する配線セルと他のセルとの置換が容易となる。また、対象性を有する複数のエリアＩ／Ｏリーフとすれば、水平方向に隣接して配置した場合、隣接する一方のエリアＩ／Ｏリーフを回転しないで配置した場合はもちろん、１８０度回転して隣接配置した場合も、電源用配線、接地用配線、配線用セルは２つのエリアＩ／Ｏリーフ間で自動的に接続されることとなり、ブロック間の置換が容易となる。
【００２１】
本実施の形態においては、それぞれ２つの電源用ブロック１２及び接地用ブロック１３の他、８つのＩ／Ｏブロック１１と８つの配線用セル１４とで構成されているものとして説明する。すなわち、図２に示すように、エリアＩ／Ｏリーフは２列１０行のブロックが配列され、本例においては、紙面上側から下側方向にＩ／Ｏブロック１１と配線セル１４とが交互に配列され、５行目、１０行目に相当するブロックにはそれぞれ電源用ブロック１２、接地用ブロック１３が配置される構成となっている。なお、本実施の形態におけるエリアＩ／Ｏリーフは、配線セル１４を８つ配置したものとしているが、エリアＩ／Ｏに示す配線セル１４が占める数及び面積は図示したものより大きくても小さくてもよく、必要に応じて可変に設定される。
【００２２】
このエリアＩ／Ｏリーフ１には、電源用配線１２ａ及び接地用配線１３ａが形成され、各Ｉ／Ｏブロック１１に電源電位及び接地電位が供給されるよう配線される。また、配線用セル１４は、予め信号配線又は電源配線が埋め込まれたセルで、電源用配線１２ａ及び接地用配線１３ａを同一配線層で交差することがないよう構成されている。配線用セル１４は、レイアウトの際に内部領域においてエリアＩ／Ｏリーフを通過する内部領域内の信号配線、電源用配線、又は接地用配線（以下、これらを内部領域内配線という。）を、エリアＩ／Ｏリーフを通過させるために使用するものであり、配線用セルに埋め込まれた配線の両端と内部領域内配線とを接続することで、エリアＩ／Ｏリーフを迂回することなく、エリアＩ／Ｏリーフ内部に配線通過させることで配線性を向上することができる。
【００２３】
本実施の形態によれば、エリアＩ／Ｏブロックと共に電源及び接地用ブロックを１つのブロックとして構成したエリアＩ／Ｏリーフに配線セルを設けたので、エリアＩ／Ｏリーフを使用しつつ、このエリアＩ／Ｏリーフを迂回させずに信号配線及び電源用配線又は設置用配線を通過させて配線することができる。
【００２４】
すなわち、エリアＩ／Ｏリーフへの電源及び接地の電位供給の効率化のためには、エリアＩ／Ｏリーフの構造をそのままとすることが好ましい。よって、エリアＩ／Ｏリーフとメモリ等のマクロとが近接配置された箇所の近傍、例えば図１に示すエリアＩ／Ｏリーフ１及びマクロブロック３５の周辺等では、従来、信号及び電源用配線の多くを大回りに迂回せざるを得なかった。エリアＩ／Ｏリーフもマクロブロック３５と同様、通過させる配線によっては、当該配線下のエリアＩ／Ｏリーフを構成する回路に当該配線によるノイズ等が混入し、誤動作等の原因になるからである。
【００２５】
これに対し、本実施の形態においては、エリアＩ／Ｏリーフ１内に形成された配線用セルを使用することで、内部領域内配線を、エリアＩ／Ｏリーフ内に通過させることができ、よってエリアＩ／Ｏリーフの構造を保ったまま、且つ迂回させずに配線することができるので、配線混雑を緩和することができる。
【００２６】
なお、本実施の形態においては、配線用セル１４を、２０のブロックのうち４つ設けるものとして説明したが、配線用セルは、４つに限らず例えば２つ又は６つであってもよい。また、エリアＩ／Ｏリーフを構成するブロックは２０に限らず、これ未満、又は２０以上であってもよい。更に、後述するように、配線用セル１４は、予め配線は埋め込まれているものとして説明したが、配線を通過させるための配線用領域として配線用セルを用意し、レイアウトによっては不要となる配線用セルを、他のブロック、例えば電源用ブロック１２又は接地用ブロック１３、Ｉ／Ｏブロック１１と置換するようにしてもよい。Ｉ／Ｏブロックと置換すればＩ／Ｏブロック１１を増加させることができ、また電源用ブロック１２と置換すれば、電源電流の供給能力を強化することができる。
【００２７】
次に、このようなエリアＩ／Ｏリーフを使用して半導体集積回路をレイアウトする方法について説明する。図３は、半導体集積回路のレイアウト方法を示すフローチャートである。本実施の形態におけるエリアＩ／Ｏリーフ１は、予め自身を通過する配線が埋め込まれた配線用セル１４を有している。レイアウトの際には、先ず、周辺Ｉ／Ｏブロックや周辺Ｉ／Ｏリーフなどの周辺Ｉ／Ｏを配置する（ステップＳ１）。
【００２８】
次に、内部領域にマクロブロック、エリアＩ／Ｏリーフを配置する（ステップＳ２）。その後、内部領域内を通過する信号配線や電源配線（内部領域内配線）を配線する。このため、先ず、マクロブロックが配置された領域や、エリアＩ／Ｏリーフが配置された領域配線禁止領域を設定する。ここで、本実施の形態におけるエリアＩ／Ｏリーフは配線用セルを有している。よって、エリアＩ／Ｏリーフの有する配線用セルに通過させることができる配線数（許可配線数）を、各エリアＩ／Ｏリーフ毎に設定する（ステップＳ３）。すなわち、エリアＩ／Ｏリーフの配線セルには許可配線数で指定した数の配線が通過しているものとして、内部領域内の配線処理を行なう（ステップＳ４）。配線処理においては、内部領域内配線は、必要に応じて配線セルの許可配線の各端子と接続される。
【００２９】
配線が終了したら、エリアＩ／Ｏリーフに設定した許可配線数が実際にエリアＩ／Ｏリーフを通過している配線数より多いか否かを判定する（ステップＳ５）。設定した許可配線数の方が多い場合には、未使用の通過配線が存在する場合があり、その場合は許可配線数を再設定する（ステップＳ７）。一方、許可配線数＝通過配線数である場合、エリアＩ／Ｏリーフを通過できなかった配線が存在すると予想される。そこで、エリアＩ／Ｏリーフ近傍の配線密度（混雑度）が基準値以内であるか否かを判定し（ステップＳ６）、配線密度が基準値を上回る場合であって、エリアＩ／Ｏリーフ内の配線セルを拡充して更に通過配線を増やすことができる場合には許可配線数を再設定する（ステップＳ７）。なお、配線密度（混雑度）が基準値内である場合や、許可配線数を増加させることができないときは処理を終了する。エリアＩ／Ｏリーフを通過する許可配線数を再設定したら、再度内部領域内の自動配線を実行する（ステップＳ８）。こうして、ステップＳ５からステップＳ８までの処理を、配線密度が基準値内に収まるまで繰り返し実行するようにしてもよい。
【００３０】
また、本実施の形態においては、配線密度に応じて、エリアＩ／Ｏリーフに内部領域内配線を通過させるものとして説明したが、配線密度のほか、配線容量又は配線遅延などに応じて、又はこれら全部を考慮してエリアＩ／Ｏリーフに内部領域内配線を通過させるようにすることも可能である。すなわち、タイミングのクリティカルな高速信号が伝搬する配線、タイミングマージンが小さい、あるいはノイズマージンが小さい信号が伝搬する配線などを優先的にエリアＩ／Ｏリーフを通過させるようにしてもよい。
【００３１】
内部領域内配線がエリアＩ／Ｏリーフを通過する場合は、当該内部領域内配線と、エリアＩ／Ｏリーフ１の配線用セルに埋め込まれている配線とを接続することで、エリアＩ／Ｏリーフ１を迂回することなく、配線同士を接続することができ、チップサイズを縮小化することができる。また、配線性の向上により、配線遅延に伴う遅延時間が短縮され、チップのタイミング検証を行うバックアノテーション工程でエラーとなる数が少なくなることから、設計ＴＡＴを短縮することができる。
【００３２】
また、上述のように、配線用セルに配線を埋め込まず、配線用領域として用意する場合には、未使用の配線用領域を他のブロックに置き換えることができる。すなわち、ステップＳ８の再配線が終了したら、未使用の配線用領域が存在するか否かを確認し、未使用の配線用セルがある場合には、必要であればＩ／Ｏブロックに、Ｉ／Ｏブロックが不要であれば、例えば電源用ブロックに当該未使用の配線用セルを置き換える。このことにより、エリアＩ／Ｏリーフ内に通過配線を形成しつつ、配線に利用しない領域は、電源用ブロック等におきかえ有効利用することができる。このことにより、エリアＩ／Ｏの電流駆動能力の強化、電源配線および接地配線の電流駆動能力を向上すると共に、信頼性が高い半導体集積回路を得ることができる。
【００３３】
次に、エリアＩ／Ｏリーフに対し内部領域内配線を通過させる本実施の形態の変形例について説明する。図４は、本実施の形態の変形例にかかるエリアＩ／Ｏリーフを示す模式図である。図４に示すように、エリアＩ／Ｏリーフ５１は、図２に示すエリアＩ／Ｏリーフ１と同様に、複数のＩ／Ｏブロック１１、電源用ブロック１２、接地用ブロック１３から構成されている。また、ロジック内領域配線が通過する位置には、配線用領域５４が形成されている。また、電源用ブロック１２、接地用ブロック１３から引き出された電源用配線１２ａ、接地用配線１３ａがそれぞれのＩ／Ｏブロック１１に対し、電源電位、接地電位を供給している。
【００３４】
本変形例におけるエリアＩ／Ｏリーフ５１は、配線用領域５４を後から形成するものである。すなわち、上述の図３に示すレイアウト方法と同様の方法により自動配線を実行する。この際、ステップＳ３において、エリアＩ／Ｏリーフ５１に通過可能な許可配線数を設定しておき、自動配線処理が終了した時点で、許可配線数で設定したロジック内配線を通過させるための配線用領域５４を形成する。
【００３５】
本変形例においても、エリアＩ／Ｏリーフを通過するよう配線を配置することができるため、エリアＩ／Ｏリーフを迂回させることなく配線を配置することができる。よって、エリアＩ／Ｏリーフと周辺マクロとの間の配線混雑を緩和することができる。また、本例においては、図３のステップＳ２における各種ブロックの配置後、必要な箇所に対して配線禁止領域を設定し、仮想的に配線処理を実行する。この結果、エリアＩ／Ｏリーフと周辺回路との配線混雑度を計算して、配線混雑度からエリアＩ／Ｏリーフの配線領域大きさ、すなわち通過配線可能な配線数を決定する。このようにしてエリアＩ／Ｏリーフ内部に設ける配線領域の大きさを定めることにより、必要な配線分の配線領域を形成するため、通過配線を配置するための配線領域を必要最小限とすることができる。
【００３６】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態にかかる半導体集積回路のレイアウトを示す図である。
【図２】本発明の実施の形態におけるエリアＩ／Ｏリーフを示す図である。
【図３】配線用セルを配線用領域として用意する場合のエリアＩＯリーフを使用した半導体集積回路のレイアウト方法を示すブローチャートである。
【図４】本発明の実施の形態の変形例におけるエリアＩ／Ｏリーフを示す模式図である。
【図５】特許文献１に記載の半導体集積回路のレイアウトを示す模式図である。
【符号の説明】
【００３８】
１１  Ｉ／Ｏブロック
１２  電源用ブロック
１２  電源ブロック
１２ａ  電源配線
１２ａ  電源用配線
１３  接地用ブロック
１３ａ  接地用配線
１４  配線用セル
２１ａ  接地用パッド
２１ｂ  パッド
４１  周辺Ｉ／Ｏブロック
５４  配線用領域
１００  半導体集積回路
１０１  内部領域
２０１  チップ
２０２  周辺Ｉ／Ｏブロック
２０３  エリアＩ／Ｏ
２０４  マクロ
２０５  内部領域
【図１】
2007220753.tif 000003
【図２】
2007220753.tif 000004
【図３】
2007220753.tif 000005
【図４】
2007220753.tif 000006
【図５】
2007220753.tif 000007