(57)【要約】【課題】コンタクトホールを形成する際、高いパターニング精度を得られ、加えて高い信頼性のゲート酸化膜を形成できるトレンチゲート型半導体装置の製造方法を提供する。【解決手段】２つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、前記トレンチを形成する工程Ａと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Ｂと、前記ゲート絶縁膜を形成する工程Ｃとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、
前記トレンチを形成する工程Ａと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Ｂと、前記ゲート絶縁膜を形成する工程Ｃとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法。
【請求項２】
前記工程Ａで、前記底部とこれに連なる前記一の主面に略垂直な側壁とを有するトレンチを形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程Ｂで、少なくとも前記一の主面とトレンチの底部に対してイオンを注入する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程Ｃで、前記一の主面とトレンチの底部に、前記側壁に形成されるゲート絶縁膜よりも厚い絶縁膜が形成される請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記イオンが希ガス元素のイオンである請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記工程Ｃで、熱酸化によりゲート絶縁膜を形成する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記工程Ｃの後に、前記ゲート電極を形成する工程Ｄと、前記一の主面に形成された絶縁膜を除去する工程Ｅと、層間絶縁膜を形成する工程Ｆとをこの順に有する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置が、前記半導体基板の一の主面に沿って選択的に設けられる第二導電型のチャネル領域と、このチャネル領域に隣接するドリフト領域と、前記チャネル領域内に選択的に設けられた第一導電型の第一半導体領域と、この第一半導体領域の表面から前記チャネル領域を貫通し前記ドリフト領域に達する前記トレンチと、前記第一半導体領域と前記チャネル領域との表面に共通に接触して設けられた第一電極と、前記半導体基板の他の主面側に設けられた第二電極とを有する請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有する半導体装置、特にはＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、絶縁ゲートサイリスタ、およびそれらの集合体であるＩＰＭ（インテリジェントパワーモジュール）などのトレンチゲート型半導体装置に関する。
【背景技術】
【０００２】
図１１は、従来のトレンチゲート型半導体装置の一例を示すＭＯＳＦＥＴ１００の主要部の部分断面図である。ｎ＋型シリコン基板２の表面に、ｎ−型エピタキシャル半導体層３、ｐ型チャネル領域４が形成され、そのｐ型チャネル領域４の表面層にｎ＋型ソース領域５が形成されている。ｎ＋型ソース領域５の表面からｐ型チャネル領域４を貫通してｎ−型エピタキシャル半導体層３に達するトレンチ７が形成され、そのトレンチ７の内部には、ゲート酸化膜８を介して多結晶シリコンからなるゲート電極９が充填されている。ｎ＋型ソース領域５の表面上には、追加ｐ＋型領域６の表面に共通に接触するソース電極１１が、またｎ＋型シリコン基板２の裏面にはドレイン電極１２が設けられている。符号１０はゲート電極９を覆う層間絶縁膜を示す。ゲート電極９に接触して設けられた図示されないゲートパッドに適当な電圧を印加することにより、トレンチ７の側壁に沿ったｐ型チャネル領域４の表面層に反転層（チャネル）を生じ、ドレイン電極１２とソース電極１１間が導通して電流が流れる。
【０００３】
このような、トレンチゲート構造を有する半導体装置１００には、構造上の問題があった。
その一つは、トレンチ７内のゲート電極９の表面がシリコン基板表面より下に位置し段差を生じる結果、層間絶縁膜１０のパターニングの際不具合が生じる問題である。この段差の大きさは図１１に示すｙ１であり、基板（図ではソース領域５）表面からゲート電極９表面への落ち込み量である。段差ｙ１はゲート電極となるポリシリシリコンをトレンチ７内に充填した後、層間絶縁膜１０を形成する前にポリシリコンをエッチングする際、ウェハ面内の膜厚分布等を考慮して、オーバーエッチングをすることで生じる。その後の工程を考慮するとｙ１をできるだけ小さくすることが望ましいが、現状の技術ではポリシリコンの膜厚やエッチングの面内分布を小さくすることが難しく、ｙ１を０．２μｍより小さくすることは困難である。上述のとおりゲート電極９は層間絶縁膜で覆われるが、段差ｙ１を残したまま層間絶縁膜１０をトレンチ開口部に埋め込むとその表面に凹凸が残る（図１１の破線の丸で囲んだ部分）。このため、ソース領域５へのコンタクトホール形成のパターニングの際にパターンぼけが発生しやすく、半導体基板表面と電極とのコンタクトが十分に確保できない問題が生じていた。微細化の要請から層間絶縁膜を薄くすると凹凸は大きくなり、パターニングはさらに難しくなると予想される。
【０００４】
二つ目の問題は、トレンチ７の、特に底部周辺におけるゲート酸化膜８の信頼性の問題である。トレンチ７の側壁と底面とでは結晶方位が異なると共に、特に曲面からなる底面部にあっては、その底面周囲の角部分の結晶方位が相違する。特に、この底面の周囲角部分において酸化膜の成長が遅くなり、底面部の膜厚が側壁より薄くなる。さらに、トレンチ底面部のゲート酸化膜には、ドレイン動作電圧が集中するため、ＭＯＳトランジスタを構成するゲート酸化膜の信頼性が低下するのである。
【０００５】
第一の問題に対しては、層間絶縁膜形成後に、化学的機械的研磨（ＣＭＰ: Chemical Mechanical Polishing）法により表面を研磨する技術や、リフロー性の層間絶縁膜を厚く形成して層間絶縁膜表面の凹凸を無くす技術が知られている。
第二の問題に関しては、特許文献１，２に開示されるように、トレンチの底部にイオン注入し、その酸化膜を厚くする技術が知られている。
【特許文献１】特開平９−２８３５３５号公報
【特許文献２】特開２００２−３１４０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これらの問題を同時に簡略な工程で解決する製造方法はこれまで知られていなかった。
特に第一の問題に対し公知のＣＭＰ法を適用すると、工程増に伴うコスト高を招き、また、膜厚の制御を時間で行うことからその管理が難しい。また、層間絶縁膜を厚くすればその表面の凹凸は減るが、コンタクトホールを形成する際のパターニングの精度を得られず、トレンチ等の微細化に対応することができない。すなわち、半導体装置の微細化の観点から、層間絶縁膜についてはその表面の凹凸を減らすことに加え、その厚さを従来より薄くすることが要求されており、前述の方法ではこれらの要求に応えられなかった。
【０００７】
本発明は、以上の問題点に鑑みてなされたものであり、コンタクトホールを形成する際、高いパターニング精度を得られ、加えて高い信頼性のゲート絶縁膜（酸化膜）を形成できるトレンチゲート型半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記の課題は、２つの主面を有する第一導電型の半導体基板と、この半導体基板の一の主面側に形成されたトレンチと、このトレンチの内面に沿って設けられたゲート絶縁膜、及び少なくともこのゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極と、を有する半導体装置の製造方法において、前記トレンチを形成する工程Ａと、このトレンチを形成した前記一の主面に、この面に略垂直の方向からイオンを注入する工程Ｂと、前記ゲート絶縁膜を形成する工程Ｃとをこの順に有し、前記一の主面及び前記トレンチの底部に絶縁膜が形成される半導体装置の製造方法により解決される。
【０００９】
本発明は、工程Ｃにより前記一の主面及び前記トレンチの底部に絶縁膜が形成されることにより以下の効果を奏する。
【発明の効果】
【００１０】
本発明によれば、ゲート絶縁膜を形成する工程Ｃの前に、前記半導体基板の主面に対して略垂直にイオン注入を行い（工程Ｂ）、半導体基板表面とトレンチ底部の酸化速度を増加させる。この方法により、工程Ｃの際、基板表面に形成される絶縁膜が厚くなるため、ゲート電極となるポリシリコンをエッチバックする時に従来技術と同様にオーバーエッチングをしても、容易にポリシリコン表面を半導体基板表面と同じ高さに揃えることができる。この結果、層間絶縁膜形成後トレンチ開口部のその表面に凹凸が生じず、ソース電極用のコンタクトホールを形成する際のパターン欠損が防げ、また、層間絶縁膜を薄く形成することが可能になるため微細化が可能となる。加えて、同時にトレンチ内のゲート絶縁膜は底部において側壁部より厚くなり、トレンチ底部のゲート絶縁膜にドレイン動作電圧が集中することによるゲート絶縁膜の信頼性低下を解決できる。
【００１１】
これらの効果は、トレンチの側壁を基板の主面に対して略垂直とすると、側壁へのイオン注入が抑制されるため、一層顕著となる。
このように本発明によれば簡便な工程により、高いパターニング精度を得られ、加えて高い信頼性のゲート絶縁膜を形成できるトレンチゲート型半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明の好適な実施の形態を説明する。なお、以下の説明および添付図面において、図１１により説明した従来技術と同様の構成には同一の符号を付し、重複する説明を省略することがある。
図１は、本発明のトレンチゲート型半導体装置の一例を示す要部断面図で、ストライプ状トレンチの長手方向に垂直な断面の図ある。
【００１３】
この図１に例示する半導体装置１では、ｎ＋型シリコン基板２の上に、ｎ?型ドリフト領域３１、ｐ型チャネル領域４、ｎ＋型ソース領域５、がこの順に形成されており、ソース領域５には、追加ｐ＋型領域６が選択的に形成されている。そして、ｎ＋型シリコン基板２上の積層構造に複数のストライプ状の溝が平行に形成され、トレンチ７が形成されている。トレンチ７の内面は、後述するｎ?型エピタキシャル半導体層３の主面に略垂直な側壁７１とこれに連なる底部７２を有する。トレンチ７の内面に沿ってゲート絶縁膜８が形成され、トレンチ側壁部のゲート絶縁膜よりトレンチ底部の絶縁膜８１が厚くなっている。また、ゲート絶縁膜８を介してトレンチ７を埋め込むようにゲート電極９が形成されている。ゲート電極９のトレンチ開口部に露出する面は、ｎ＋型ソース領域５や追加ｐ＋型領域６等が選択的に形成されたｎ?型エピタキシャル半導体層３の表面とほぼ同じ高さにあり、ゲート電極９及びゲート絶縁膜８の上には、これらを覆うように層間絶縁膜１０が形成されている。一方、ソース電極１１が、ｎ＋型ソース領域５と、追加ｐ＋型領域６を介してｐ型チャネル領域４とに電気的に接触するよう設けられ、また、ｎ＋型シリコン基板２の裏面側には、ドレイン電極１２が設けられている。
【００１４】
次に、上記構成を有する半導体装置１の製造方法について説明する。図２から図１０は半導体装置１の製造工程を説明する要部断面模式図である。
図２は、２つの主面を有する第一導電型の半導体基板２１を示す。半導体基板１は、面方位（１００）、不純物濃度１０２０ｃｍ−３のｎ＋型シリコン基板２の主面上に不純物濃度１×１０１６ｃｍ−３程度のｎ?型エピタキシャル層３を厚さが約１０μｍとなるように成長させて得られる。
【００１５】
次に図３に示すように、エピタキシャル層３の表面にｐ型の不純物、例えばボロン（Ｂ）を５×１０１３〜５×１０１５ｃｍ−２のドーズ量でイオン注入し、拡散させてｐ型チャネル領域４を選択的に形成する。次いで、エピタキシャル層３の表面に酸化膜を形成し、ＰＥＰ（Photo-Engraving Process）技術により、レジストマスクを設け、例えばＲＩＥ（Reactive Ion Etching）により、エピタキシャル層３の表面に達するまでドライエッチングを行う。その後、レジストマスクを除去することによって酸化膜のトレンチマスクが形成される。次いで、そのトレンチマスクを用い、ＲＩＥによりドリフト領域３１に達するまでドライエッチングを行う。こうして半導体基板２１の一の主面側にトレンチ７を形成する。ドリフト領域３１はｎ?型エピタキシャル層３のうち、チャネル領域４に隣接し、領域４とシリコン基板２に挟まれた領域である。また、トレンチ７の幅は０．５〜１．０μｍ、深さは２．０〜３．０μｍである。そして、ＣＤＥ（Chemical Dry Etching）および犠牲酸化等を用いてトレンチ７の内壁面およびその周囲の表面のエッチングダメージを除去して図３の状態に至る。トレンチ７の側壁が前記主面に略垂直となるようドライエッチングの条件を調整するとよい。
【００１６】
次に、図４に示すように、トレンチを形成した半導体基板２１の一の主面に、この面に略垂直の方向から、酸化速度を増加させるためのイオン注入１００を行う。イオンの注入方向とトレンチ７の側壁を略平行となるよう調整することで、イオンのほとんどが半導体基板２１の表面およびトレンチ７の底部に注入される。このときのイオン種は、例えば不活性元素、好ましくはアルゴン等の希ガス元素がよい。アルゴンイオンを注入する場合のドーズ量は５×１０１５ｃｍ−２程度である。
【００１７】
次いで、図５に示すように熱酸化により半導体基板２１の主面とトレンチ７の内面に沿って絶縁膜を形成する。熱酸化の温度は例えば１０５０℃である。上述のイオンを注入する工程と、熱酸化で絶縁膜を形成する工程とにより半導体基板表面とトレンチ底部は増速酸化され、トレンチ側壁より厚い絶縁膜（酸化膜）８１，８２が形成される。例えば、トレンチ底部と半導体基板表面の絶縁膜の厚さは１５０ｎｍであり、トレンチ側壁では１００ｎｍである。トレンチ側壁の絶縁膜はゲート絶縁膜８となる。このようにトレンチ７の底部の絶縁膜８１は側壁部のゲート絶縁膜８より厚くなり、トレンチ底部のゲート絶縁膜にドレイン動作電圧が集中することによる、ゲート絶縁膜の信頼性低下を解決できる。
【００１８】
次いで、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコンを堆積させ、トレンチ７内に埋め込みゲート電極９を形成する。ポリシリコンの堆積膜厚は５００〜８００ｎｍが好ましい。
次いで、図７に示すように、ＣＤＥ等の等方性エッチングによりポリシリコンをエッチバックする。このとき、半導体基板２１上に１５０ｎｍ程度の厚みを有する絶縁膜８２が形成されているので、従来技術と同様にウェハ面内のその膜厚分布等を考慮してオーバーエッチングしても、ゲート電極９のトレンチ開口部に露出する面の位置を、半導体基板２１の表面とほぼ同じ高さにできる。ここで、例えば前記ＣＤＥではＣＦ４、Ｏ２の混合ガスを用いるとよい。図７中のｙ（絶縁膜８２の表面からゲート電極９の表面への高低差）が０．２μｍ程度となるようエッチバックすることにより半導体基板２１とゲート電極９の表面はほぼ平坦になる（図８）。
【００１９】
次いで、図８に示すように、半導体基板２１上の絶縁膜８２をエッチングにより除去し、半導体基板表面を露出させる。エッチングには、ＣＨＦ３、ＣＦ４、Ａｒの混合ガスを用いるとよい。
次に、図９に示すように、半導体基板２１表面に厚さ５０ｎｍ程度のスクリーン酸化膜１３を形成する。図示しないパターニングおよびイオン注入を経て、ソース領域５と追加ｐ＋型領域６を選択的に形成する。続いて、層間絶縁膜１０を形成する。トレンチ７の開口部の凹凸が小さく、基板２１の表面はほぼ平坦なので（図８）、層間絶縁膜１０も平坦に形成される。層間絶縁膜は常法によりスクリーン酸化膜１３上にＨＴＯ（High Temperature Oxide）を２００ｎｍ、ＢＰＳＧ（Boro-Phospho Silicate Glass）を８００ｎｍ積層した後、リフローすることで形成される。
【００２０】
次いで、図１０に示すように、図示しないパターニングおよびエッチングを経て、層間絶縁膜１０にソース電極とのコンタクトホール１４を形成する。以降のソース電極１１、ドレイン電極１２を形成する工程等は、従来技術と同じである。このようにして図１に示した半導体装置１が製造される。
以上説明した実施例では、トレンチ７を形成する工程（Ａ）の後、このトレンチを形成した半導体基板の一の主面に、この面に略垂直の方向からイオンを注入する工程（Ｂ）と、ゲート絶縁膜８を形成する工程（Ｃ）とを、この順に実施する。この製造方法によれば、図８に示すように酸化膜を除去した後の半導体基板２１の表面を平坦にすることができる。層間絶縁膜１０を厚くしなくてもその表面を平坦にすることができ、コンタクトホール１４形成時のパターン欠損が防げ、コンタクト不良が低減する。
【００２１】
なお、工程Ａ，Ｂ，Ｃ及びこれ以外の工程の間には他の常法による工程を入れてもよい。例えば、洗浄工程や、トレンチ形成後のダメージを除去する上述した工程などである。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した例は、ＭＯＳＦＥＴの例であるが、本発明は、ＩＧＢＴにも適用可能である。ＩＧＢＴの場合には、半導体基板と第二電極の間にＰ型の半導体層を形成する。例では、第一半導体領域をソース領域、第一電極をソース電極、及び第二電極をドレイン電極としたが、ＩＧＢＴの場合には夫々エミッタ領域、エミッタ電極、及びコレクタ電極となる。さらに、上述した例では、第１導電型をＮ型、第２導電型をＰ型としたが、本発明は、第１導電型をＰ型とし、第２導電型をＮ型としても同様の効果が得られる。また、トレンチの形状をストライプ形状としたが、主面に略垂直な側壁とこれに連なる底部を有するものであれば公知のいずれの形状にしてもよい。なお、上記ｓｃｃｍは標準状態における体積流量（ｃｍ３／分）を表す。
【図面の簡単な説明】
【００２２】
【図１】本発明にかかるトレンチゲート型半導体装置の要部断面模式図である。
【図２】半導体装置の製造工程を説明する要部断面模式図（その１）である。
【図３】半導体装置の製造工程を説明する要部断面模式図（その２）である。
【図４】半導体装置の製造工程を説明する要部断面模式図（その３）である。
【図５】半導体装置の製造工程を説明する要部断面模式図（その４）である。
【図６】半導体装置の製造工程を説明する要部断面模式図（その５）である。
【図７】半導体装置の製造工程を説明する要部断面模式図（その６）である。
【図８】半導体装置の製造工程を説明する要部断面模式図（その７）である。
【図９】半導体装置の製造工程を説明する要部断面模式図（その８）である。
【図１０】半導体装置の製造工程を説明する要部断面模式図（その９）である。
【図１１】従来のトレンチゲート型半導体装置の一例を示す要部断面模式図である。
【符号の説明】
【００２３】
１      半導体装置
２      ｎ＋型シリコン基板
３      ｎ−型エピタキシャル半導体層
４      ｐ型チャネル領域
５      ｎ＋型ソース領域（第一半導体領域）
６      追加ｐ＋型領域
７      トレンチ
８      ゲート絶縁膜（ゲート酸化膜）
９      ゲート電極
１０    層間絶縁膜
１１    ソース電極（第一電極）
１２    ドレイン電極（第二電極）
１３    スクリーン酸化膜
１４    コンタクトホール
２１    半導体基板
３１    ドリフト領域
７１    トレンチの側壁
７２    トレンチの底部
８１，８２    絶縁膜
１００  イオン注入
【図１】
2007311547.tif 000003
【図２】
2007311547.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007311547.tif 000008
【図７】
2007311547.tif 000009
【図８】
2007311547.tif 000010
【図９】
2007311547.tif 000011
【図１０】
2007311547.tif 000012
【図１１】
2007311547.tif 000013