(57)【要約】【課題】フラッシュメモリセルの消去特性の安定化を図ると共に書き込み動作から消去動作に切り替える際の消費電力の増大を抑制し、かつ切り替え動作を高速化する。【解決手段】半導体素子Ａと半導体素子の帯電を防止する保護素子Ｂとを備える。半導体素子は第１の入力線Ｖｉｎ１と接続されており、半導体素子と第１の入力線との間に位置する第１のノードＮ１と接地電位との間に保護素子が接続されている。保護素子は、第１のノードと接地電位との間に、第１のノード側から順に互いに逆向きに直列接続された第１のＰＮ接合ダイオードＤ１および第２のＰＮ接合ダイオードＤ２と、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードＮ２にドレインが接続され、接地電位にソースが接続され、第２の入力線Ｖｉｎ２にゲートが接続されたＭＩＳ型トランジスタＴ１とからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力線と接続された半導体素子と、前記半導体素子と前記第１の入力線との間に位置する第１ノードと接地電位との間に接続され、前記半導体素子の帯電を防止する保護素子とを備えた半導体装置であって、
前記保護素子は、前記第１のノードと前記接地電位との間に、前記第１のノード側から順に逆向きに直列接続された第１のＰＮ接合ダイオードおよび第２のＰＮ接合ダイオードと、
前記第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードにドレインが接続され、前記接地電位にソースが接続され、第２の入力線にゲートが接続されたトランジスタとからなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置を駆動する半導体装置の駆動方法であって、
前記トランジスタをオフにした状態で前記第１の入力線に第１の極性の電圧を印加する第１工程と、
前記第１工程の後、前記第１の入力線を接地電位に接続する第２工程と、
前記第２工程の後、前記トランジスタをオンにした状態で前記第１の入力線に第２の極性の電圧を印加する第３工程とを含む半導体装置の駆動方法。
【請求項３】
前記第１の極性の電圧に対して前記第１のＰＮ接合ダイオードが順方向である請求項２記載の半導体装置の駆動方法。
【請求項４】
前記第２の極性の電圧に対して前記第１のＰＮ接合ダイオードが逆方向である請求項２記載の半導体装置の駆動方法。
【請求項５】
前記第１の極性の電圧の絶対値は前記第２のＰＮ接合ダイオードの接合耐圧よりも低い請求項２記載の半導体装置の駆動方法。
【請求項６】
前記第２の極性の電圧の絶対値は前記第１のＰＮ接合ダイオードの接合耐圧よりも低い請求項２記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造工程中における帯電を防ぐための保護素子と回路動作に正および負の高電圧が必要な半導体素子とを備えた半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリでは、製造工程中においてゲートへの帯電を保護するために、通常ゲートには保護素子が接続されている。ゲートに保護素子が接続されていない場合、プラズマプロセス等によりゲートは帯電、すなわち、高電圧が印加された状態となり、フラッシュメモリを構成する絶縁膜に高電界かかるために、それら絶縁膜の信頼性が低下、あるいは、絶縁膜が破壊するという問題が発生する。
【０００３】
製造工程中における帯電を防ぐ保護素子として、ＰＮ接合ダイオードから構成される保護素子がある。このＰＮ接合ダイオードを用いたフラッシュメモリのゲート保護素子の従来例（例えば、特許文献１）を図４に示す。
【０００４】
図４は従来例におけるフラッシュメモリセルＡと保護素子Ｂ′の等価回路を示しており、入力線ＶｉｎはフラッシュメモリセルＡのワード線に接続されており、入力線ＶｉｎとメモリセルＡのワード線との間にノードＮ１０１があり、ノードＮ１０１と接地電位との間に保護素子Ｂ′があり、保護素子Ｂ′は第１のＰＮ接合ダイオードＤ１０１と第２のＰＮ接合ダイオードＤ１０２からなり、第１のＰＮ接合ダイオードＤ１０１と第２のＰＮ接合ダイオードＤ１０２は逆向きに直列接続されており、第１のＰＮ接合ダイオードＤ１０１と第２のＰＮ接合ダイオードＤ１０２との中間にノードＮ１０２があり、第１のＰＮ接合ダイオードＤ１０１のアノードはノードＮ１０１に接続されており、第１のＰＮ接合ダイオードＤ１０１のカソードはノードＮ１０２に接続されており、第２のＰＮ接合ダイオードＤ１０２のカソードはノードＮ１０２に接続されており、第２のＰＮ接続ダイオードＤ１０２のアノードは接地電位に接続されている。
【０００５】
次に、図４を用いて、製造工程中における保護素子Ｂ′の機能の仕方について説明する。
製造工程中においては配線加工のドライエッチング等のプラズマプロセスにより、ワード線は帯電状態となる。
【０００６】
帯電によりワード線にかかる電圧が正の場合、この電圧に対して第１のＰＮ接合ダイオードＤ１０１は順方向、第２のＰＮ接合ダイオードＤ１０２は逆方向となるので、ワード線にかかるこの電圧が第２のＰＮ接合ダイオードＤ１０２の接合耐圧以上になると第２のＰＮ接合ダイオードＤ１０２がクランプして、帯電により生じる電荷は接地方向へ流れる。
【０００７】
帯電によりワード線にかかる電圧が負の場合、この電圧に対して第１のＰＮ接合ダイオードＤ１０１が逆方向、第２のＰＮ接合ダイオードＤ１０２が順方向となるので、ワード線にかかるこの電圧が第１のＰＮ接合ダイオードＤ１０１の接合耐圧以上になると、第１のＰＮ接合ダイオードＤ１０１がクランプして、帯電により生じる電荷は接地方向へ流れる。
【０００８】
すなわち、製造工程中にワード線に正の電圧がかかる場合は、第２のＰＮ接合ダイオードＤ１０２の接合耐圧以上の電圧を保護でき、負の電圧がかかる場合は、第１のＰＮ接合ダイオードＤ１０１の接合耐圧以上の電圧を保護することができる。また、これら接合耐圧の設計値は、製造工程中の帯電からワード線をできるだけ保護するために、なるべく低く設計することが望ましい。
【０００９】
次に、フラッシュメモリセルＡを書き換える時の印加電圧と保護素子Ｂ′との関係を説明する。書き換え時は入力線Ｖｉｎを通じてワード線に所望の電圧を印加したいので、印加電圧が保護素子Ｂ′でクランプしない様にする必要がある。
【００１０】
フラッシュメモリセルＡに書き込みを行う場合、ワード線には書き込みゲート電圧である正の高電圧Ｖｐｐを印加する。この時、印加電圧が保護素子Ｂ′でクランプしない様にするために、印加電圧に対して逆方向となる第２のＰＮ接合ダイオードＤ１０２の接合耐圧は、書き込みゲート電圧より大きく設計する必要がある。
【００１１】
フラッシュメモリセルＡに消去を行う場合、ワード線には消去ゲート電圧である負の高電圧Ｖｂｂを印加する。この時、印加電圧が保護素子Ｂ′でクランプしない様にするために、印加電圧に対して逆方向となる第１のＰＮ接合ダイオードＤ１０１の接合耐圧は、消去ゲート電圧の絶対値より大きくなる様に設計する必要がある。
【００１２】
以上より、第１のＰＮ接合ダイオードＤ１０１の接合耐圧は消去ゲート電圧Ｖｂｂの絶対値より高く設計する必要があり、第２のＰＮ接合ダイオードＤ１０２の接合耐圧は書き込みゲート電圧Ｖｐｐより高く設計する必要がある。また、製造工程中の帯電からワード線をできるだけ保護するためには、前述した様に、これらの接合耐圧はなるべく低く設計する必要がある。従って、これらの接合耐圧は、書き込みゲート電圧Ｖｐｐ、あるいは、消去ゲート電圧Ｖｂｂの絶対値よりも少しだけ高めに設定することが望ましい。
【００１３】
表１に第１のＰＮ接合ダイオードＤ１０１、および、第２のＰＮ接合ダイオードＤ１０２の接合耐圧の設計値の一例を示す。表１では、第１のＰＮ接合ダイオードＤ１０１の接合耐圧は、消去ゲート電圧Ｖｂｂとして−１０Ｖを印加するので、その絶対値より２Ｖ大きい１２Ｖと設計している。第２のＰＮ接合ダイオードＤ１０２の接合耐圧は、書き込みゲート電圧Ｖｐｐとして＋１０Ｖを印加するので、それより２Ｖ大きい１２Ｖと設計している。
【００１４】
【表１】
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図５は図４に示す保護素子Ｂ′の断面構造を示した図である。Ｐ型基板１０１内にＰ型ウェル１０３とＮ型ウェル１０４があり、Ｎ型ウェル１０４の基板表面にｐ＋拡散層１０５があり、Ｎ型ウェル１０４とＰ型ウェル１０３をまたがる様にして基板表面にｎ＋拡散層１０６があり、ｐ＋拡散層１０５とｎ＋拡散層１０６とを分離するためにフィールド絶縁膜１０２があり、ｐ＋拡散層１０５はコンタクト１０７とメタル配線１０８を介して入力線Ｖｉｎと接続されている。
【００１５】
ここで、ｐ＋拡散層１０５とＮ型ウェル１０４からなるＰＮ接合は図４における第１のＰＮ接合ダイオードＤ１０１に相当する。また、ｎ＋拡散層１０６とＰ型ウェル１０３からなるＰＮ接合は図４における第２のＰＮ接合ダイオードＤ１０２に相当する。
【特許文献１】米国特許  ６，３２９，６９１
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図４において、フラッシュメモリセルＡに書き込みを行うために入力Ｖｉｎに書き込みゲート電圧である正の高電圧Ｖｐｐを印加すると、ノードＮ１０２は正の高電圧Ｖｐｐから第１のＰＮ接合ダイオードＤ１０１のＰＮ接合の拡散電位である０．７Ｖを差し引いた電位（Ｖｐｐ−０．７Ｖ）にまで上昇する。表１を例に用いると、書き込み動作時のノードＮ１０２の電位は
（書き込みゲート電圧）―（ＰＮ接合の拡散電位）
＝１０Ｖ−０．７Ｖ
＝９．３Ｖ
となる。そして、書き込み動作が終了しても、ノードＮ１０２の電位すなわち第１のＰＮ接合ダイオードＤ１０１のカソードの電位は、ノードＮ１０２の寄生容量に書き込み動作時に充電された電荷が蓄えられていることから、一時的に正の高電圧ＶｐｐからＰＮ接合の拡散電位を引いた電位（Ｖｐｐ−０．７Ｖ）のままの状態となる。さらに、その状態で消去動作に切り替わると、ノードＮ１０１の電位すなわち第１のＰＮ接合ダイオードＤ１０１のアノードの電位は消去ゲート電圧である負の高電圧Ｖｂｂとなる。従って、第１のＰＮ接合ダイオードＤ１０１には、正の高電圧ＶｐｐからＰＮ接合の拡散電位を引いた電位と消去ゲート電圧とを差し引いた電圧（Ｖｐｐ−０．７Ｖ−Ｖｂｂ）が逆方向に印加された状態となる。表１を例に用いると、ノードＮ１０２の電位は先に示した通り９．３Ｖであり、ノードＮ１０１の電位は消去ゲート電圧である−１０Ｖであることから、第１のＰＮ接合ダイオードＤ１０１の逆方向に一時的にかかる電圧は、
（ノードＮ１０２の電位）−（ノードＮ１０１の電位）
＝９．３Ｖ−（−１０Ｖ）
＝１９．３Ｖ
となる。
【００１７】
ここで、第１のＰＮ接合ダイオードＤ１０１の接合耐圧は１２Ｖであるので、接合耐圧以上の電圧が第１のＰＮ接合ダイオードＤ１０１にかかることになり、第１のＰＮ接合ダイオードＤ１０１はクランプしてしまう。すなわち、書き込み動作から消去動作に切り替えると、一時的にフラッシュメモリセルＡのワード線には消去ゲート電圧が伝わらない状態となる。その結果、フラッシュメモリセルＡの消去特性が不安定になるといった課題が生じていた。また、消去ゲート電圧を発生させてからその電圧がワード線に伝わるまでの時間の分だけ消去ゲート電圧の発生に係る消費電力が大きくなるという課題が生じていた。また、これら課題を解決するためにノードＮ１０２に蓄えられている電荷が自然に放電し終える時間を取ると、書き込み動作終了後に消去ゲート電圧をワード線に素早く伝えることができないという課題が生じていた。
【００１８】
したがって、本発明の目的は、上記課題に鑑み、フラッシュメモリセルの消去特性の安定化が図れると共に書き込み動作から消去動作に切り替える際の消費電力の増大が抑制され、かつ切り替え動作を高速化できる半導体装置およびその駆動方法を提供することである。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明の請求項１記載の半導体装置は、第１の入力線と接続された半導体素子と、半導体素子と第１の入力線との間に位置する第１ノードと接地電位との間に接続され、半導体素子の帯電を防止する保護素子とを備えた半導体装置であって、保護素子は、第１のノードと接地電位との間に、第１のノード側から順に逆向きに直列接続された第１のＰＮ接合ダイオードおよび第２のＰＮ接合ダイオードと、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードにドレインが接続され、接地電位にソースが接続され、第２の入力線にゲートが接続されたトランジスタとからなる。
【００２０】
請求項２記載の半導体装置の駆動方法は、請求項１記載の半導体装置を駆動する半導体装置の駆動方法であって、トランジスタをオフにした状態で第１の入力線に第１の極性の電圧を印加する第１工程と、第１工程の後、第１の入力線を接地電位に接続する第２工程と、第２工程の後、トランジスタをオンにした状態で第１の入力線に第２の極性の電圧を印加する第３工程とを含む。
【００２１】
請求項３記載の半導体装置の駆動方法は、請求項２記載の半導体装置の駆動方法において、第１の極性の電圧に対して第１のＰＮ接合ダイオードが順方向である。
【００２２】
請求項４記載の半導体装置の駆動方法は、請求項２記載の半導体装置の駆動方法において、第２の極性の電圧に対して第１のＰＮ接合ダイオードが逆方向である。
【００２３】
請求項５記載の半導体装置の駆動方法は、請求項２記載の半導体装置の駆動方法において、第１の極性の電圧の絶対値は第２のＰＮ接合ダイオードの接合耐圧よりも低い。
【００２４】
請求項６記載の半導体装置の駆動方法は、請求項２記載の半導体装置の駆動方法において、第２の極性の電圧の絶対値は第１のＰＮ接合ダイオードの接合耐圧よりも低い。
【発明の効果】
【００２５】
本発明の請求項１記載の半導体装置によれば、保護素子は、第１のノードと接地電位との間に、第１のノード側から順に逆向きに直列接続された第１のＰＮ接合ダイオードおよび第２のＰＮ接合ダイオードと、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードとの接続点である第２のノードにドレインが接続され、接地電位にソースが接続され、第２の入力線にゲートが接続されたトランジスタとからなるので、例えばフラッシュメモリセル等の半導体素子に書き込みを行うために第１の入力線に正の高電圧を印加すると、書き込み動作が終了しても第２のノードの寄生容量に書き込み動作時に充電された電荷が蓄えられ、その状態で消去動作に切り替わり第１の入力線に負の高電圧を印加すると、第１のＰＮ接合ダイオードの接合耐圧以上の電圧が第１のＰＮ接合ダイオードにかかることにより、第１のＰＮ接合ダイオードがクランプすることを防止できる。
【００２６】
すなわち、半導体素子に接続されている入力線への印加電圧を正の高電圧から負の高電圧へ切り替える際に、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードの中間ノードである第２のノードの電位は正の高電圧から接地電位にまで素早く引き下げられ、第１のＰＮ接合ダイオードは一時的にクランプすることがなくなるので、負の高電圧を半導体素子に無駄なく伝えることが可能となる。その結果、負の高電圧を印加した場合の半導体素子の特性を安定化させることが可能となる。また、負の高電圧の発生に係る消費電力の低減も可能となる。また、切り替えた負の高電圧を半導体素子へ素早く伝えることが可能となる。
【００２７】
本発明の請求項２記載の半導体装置の駆動方法によれば、トランジスタをオフにした状態で第１の入力線に第１の極性の電圧を印加する第１工程と、第１工程の後、第１の入力線を接地電位に接続する第２工程と、第２工程の後、トランジスタをオンにした状態で第１の入力線に第２の極性の電圧を印加する第３工程とを含むので、第１の工程において、第１の入力線を通じて半導体素子へ第１の極性の電圧を印加した際、第１の極性の電圧に対して第１のＰＮ接合ダイオードは順方向となり、第２のＰＮ接合ダイオードは逆方向となることから、第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードの中間ノードである第２のノードの電位は第１の極性の電圧から第１のＰＮ接合ダイオードの拡散電位を差し引いた電圧となる。第２の工程において、第１の極性の電圧の印加を終了しても、第１の極性の電圧を印加した際に第２のノードの寄生容量に電荷が蓄えられるために、第２のノードの電位は第１の極性の電圧から第１のＰＮ接合ダイオードの拡散電位を差し引いた電圧の状態が暫くの間保持される。第３の工程において、第１の入力線を通じて半導体素子への印加電圧を第２の極性の電圧に切り替える際に、トランジスタはオンの状態となっていることから、このトランジスタのドレインの電位はソースの電位すなわち接地電位となり、ドレインと接続されている第２のノードの電位も、第２のノードの寄生容量に蓄えられている電荷が自然に放電される前に、素早く接地電位にまで引き下げることが可能となる。
【００２８】
請求項３では、請求項２記載の半導体装置の駆動方法において、第１の極性の電圧に対して第１のＰＮ接合ダイオードが順方向であることが好ましい。請求項４では、請求項２記載の半導体装置の駆動方法において、第２の極性の電圧に対して第１のＰＮ接合ダイオードが逆方向であることが好ましい。第１の入力線を第１の極性の電圧から第２の極性の電圧に切り替える際に、本発明の効果を活用することができる。
【００２９】
請求項５では、請求項２記載の半導体装置の駆動方法において、第１の極性の電圧の絶対値は第２のＰＮ接合ダイオードの接合耐圧よりも低いことが好ましい。第１の極性の印加電圧が保護素子でクランプしてしまうことがなく、半導体素子に印加することができる。
【００３０】
請求項６では、請求項２記載の半導体装置の駆動方法において、第２の極性の電圧の絶対値は第１のＰＮ接合ダイオードの接合耐圧よりも低いことが好ましい。第２の極性の印加電圧が保護素子でクランプしてしまうことがなく、半導体素子に印加することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３２】
始めに、本発明の実施形態を示す半導体装置を図１および図２に基づいて説明する。
【００３３】
図１は本発明の実施形態を示す半導体装置の等価回路を示している。
【００３４】
図１に示すように、第１の入力線Ｖｉｎ１と接続されたフラッシュメモリセルＡ等の半導体素子と、半導体素子と第１の入力線Ｖｉｎ１との間に位置する第１ノードＮ１と接地電位との間に接続され、半導体素子の帯電を防止する保護素子Ｂとを備えている。この場合、第１の入力線Ｖｉｎ１はフラッシュメモリセルＡのワード線に接続されており、第１の入力線Ｖｉｎ１とメモリセルＡのワード線との間にノードＮ１があり、ノードＮ１と接地電位との間に保護素子Ｂがある。保護素子Ｂは第１のＰＮ接合ダイオードＤ１と第２のＰＮ接合ダイオードＤ２とＭＩＳ型トランジスタＴ１からなる。第１のＰＮ接合ダイオードＤ１と第２のＰＮ接合ダイオードＤ２はノードＮ１側から順に逆向きに直列接続されており、第１のＰＮ接合ダイオードＤ１と第２のＰＮ接合ダイオードＤ２との中間の接続点にノードＮ２がある。第１のＰＮ接合ダイオードＤ１はノードＮ１とノードＮ２との間に接続されており、第２のＰＮ接合ダイオードＤ２はノードＮ２と接地電位との間に接続されている。また、ノードＮ２にはトランジスタＴ１のドレインが接続されており、トランジスタＴ１のソースは接地電位と接続されており、トランジスタＴ１のゲートは第２の入力線Ｖｉｎ２と接続されている。
【００３５】
この場合、第１のＰＮ接合ダイオードＤ１のアノードはノードＮ１に接続されており、第１のＰＮ接合ダイオードＤ１のカソードはノードＮ２に接続されている。また、第２のＰＮ接合ダイオードＤ２のカソードはノードＮ２に接続されており、第２のＰＮ接続ダイオードＤ２のアノードは接地電位に接続されている。
【００３６】
ここで、フラッシュメモリのデータを消去するために第１の入力線Ｖｉｎ１に負の高電圧Ｖｂｂを印加して定常状態にある時、第１のＰＮ接合ダイオードＤ１は逆方向となり、第２のＰＮ接合ダイオードＤ２は順方向となるので、印加電圧をフラッシュメモリセルＡのワード線に伝えるためには、第１のＰＮ接合ダイオードＤ１の接合耐圧は印加する負の高電圧Ｖｂｂの絶対値の上限よりも大きく設定する必要がある。そのため、第１のＰＮ接合ダイオードＤ１の耐圧は、印加する負の高電圧Ｖｂｂの絶対値よりも、例えば２Ｖほど高い値で設計する必要があり、その場合、製造工程中において帯電が生じてワード線に｜Ｖｂｂ｜＋２Ｖ以上の負の高電圧がかかると第１のＰＮ接合ダイオードＤ１がクランプするので、この電圧以上においてフラッシュメモリのワード線を保護できる。
【００３７】
また、フラッシュメモリにデータを書き込むために第１の入力線Ｖｉｎ１に正の高電圧Ｖｐｐを印加して定常状態にある時、第１のＰＮ接合ダイオードＤ１は順方向となり、第２のＰＮ接合ダイオードＤ２は逆方向となるので、印加電圧をフラッシュメモリセルＡのワード線に伝えるためには、第２のＰＮ接合ダイオードＤ２の接合耐圧は印加する正の高電圧Ｖｐｐよりも大きく設定する必要がある。そのため、第２のＰＮ接合ダイオードＤ２の耐圧は、印加する正の高電圧Ｖｐｐよりも、例えば２Ｖほど高い値で設計する必要があり、その場合、製造工程中において帯電が生じワード線にＶｐｐ＋２Ｖ以上の正の高電圧がかかると第２のＰＮ接合ダイオードＤ２がクランプするので、この電圧以上においてフラッシュメモリのワード線を保護できる。なお、このとき第１のＰＮ接合ダイオードＤ１は第１の入力線Ｖｉｎ１に印加されている正の高電圧Ｖｐｐに対して順方向であるため、ノードＮ２の電位は正の高電圧ＶｐｐからＰＮ接合の拡散電位である０．７Ｖを差し引いた電位（Ｖｐｐ−０．７Ｖ）にまで上昇している。
【００３８】
さらに、フラッシュメモリセルＡの書き込み動作から消去動作に切り替える過渡的な状態、すなわち、第１の入力線Ｖｉｎ１への印加電圧を正の高電圧Ｖｐｐから負の高電圧Ｖｂｂに切り替える過渡的な状態において、ノードＮ２の電位は、寄生容量に書き込み動作時に充電された電荷が蓄えられているために、暫くは正の高電圧ＶｐｐからＰＮ接合の拡散電位である０．７Ｖを差し引いた電位（Ｖｐｐ−０．７Ｖ）にまで上がった状態である。
【００３９】
しかし、この時点で第２の入力線Ｖｉｎ２に電圧Ｖｄｄを印加してトランジスタＴ１をオン状態とすることで、トランジスタＴ１のドレインの電位はトランジスタＴ１のソースの接地電位と等しくなるので、トランジスタＴ１のドレインと接続されているノードＮ２を素早く接地電位にまで引き下げることができる。
【００４０】
図２は図１における保護素子Ｂの断面構造を示す図である。
【００４１】
図２に示すように、Ｐ型基板１内にＰ型ウェル４とＮ型ウェル３があり、Ｎ型ウェル３の基板表面にｐ＋拡散層５があり、Ｎ型ウェル３とＰ型ウェル４にまたがる様にして基板表面にｎ＋拡散層６がある。ｐ＋拡散層５とｎ＋拡散層６とを分離するためにフィールド酸化膜２があり、ｐ＋拡散層５はコンタクト７とメタル配線８を介して第１の入力線Ｖｉｎ１と接続されている。更に、ｎ＋拡散層６はコンタクト７とメタル配線８を介してトランジスタＴ１のドレイン９と接続されている。トランジスタＴ１のソース１０は接地電位と接続されており、トランジスタＴ１のゲート１１は第２の入力線Ｖｉｎ２と接続されている。ここで、ｐ＋拡散層５とＮ型ウェル３からなるＰＮ接合は図１における第１のＰＮ接合ダイオードＤ１に相当し、ｎ＋拡散層６とＰ型ウェル４からなるＰＮ接合は図１における第２のＰＮ接合ダイオードＤ２に相当する。
【００４２】
次に、本発明の実施形態に示した半導体装置の駆動方法について説明する。
【００４３】
図３は本発明の実施形態に示した半導体装置に関して、図１に示す第１の入力線Ｖｉｎ１および第２の入力線Ｖｉｎ２への印加電圧のタイミングチャートを示したものであり、フラッシュメモリの書き込み動作から消去動作に切り替える際のタイミングチャートを示したものである。また、その時のノードＮ２の電位も同時に示している。
【００４４】
図３に示すように、始めに、フラッシュメモリセルＡにデータを書き込むために、第１の入力線Ｖｉｎ１を正の高電圧Ｖｐｐまで上げる。このとき、第２の入力線Ｖｉｎ２には電圧が印加されておらず、図１に示すトランジスタＴ１はオフ状態となっている。そのため、ノードＮ２は正の高電圧Ｖｐｐから図１に示す第１のＰＮ接合ダイオードＤ１のＰＮ接合の拡散電位である０．７Ｖを差し引いた電位（Ｖｐｐ−０．７Ｖ）にまで上昇する。
【００４５】
次に、書き込みを終了するために、時間ｔ１で第１の入力線Ｖｉｎ１を０Ｖまで下げる。このとき、ノードＮ２の電位は（Ｖｐｐ−０．７Ｖ）のままである。
【００４６】
次に、時間ｔ１より少し経過した時間ｔ２のタイミングで、第２の入力線Ｖｉｎ２を電圧Ｖｄｄまで上げる。このとき、図１に示すトランジスタＴ１がオン状態となり、トランジスタＴ１のドレイン９の電位はソース１０の接地電位と等しくなるので、ドレイン９と接続されているノードＮ２も接地電位にまで素早く引き下げられる。
【００４７】
次に、フラッシュメモリセルＡのデータを消去するために、時間ｔ２より少し経過した時間ｔ３のタイミングで、第１の入力線Ｖｉｎ１を負の高電圧Ｖｂｂまで下げる。
【００４８】
次に、消去を終了するために、時間ｔ４で第１の入力線Ｖｉｎ１の電圧を０Ｖまで上げる。このとき同時に第２の入力線Ｖｉｎ２も０Ｖまで下げる。
【００４９】
ここで、時間ｔ１においてノードＮ２の電位は（Ｖｐｐ−０．７Ｖ）であるが、ノードＮ２の寄生容量に蓄えられた電荷が徐々に放電され、次第に自然と図１に示す第２のＰＮ接合ダイオードＤ２のアノード側の接地電位に引き下げられていく。従って、本発明の効果を発揮するためには、時間ｔ２はノードＮ２に蓄えられた電荷が徐々に放電されて接地電位に到達するまでの時間よりも早いタイミングに設定すれば良い。
【００５０】
また、時間ｔ１から時間ｔ２にまで要する時間は短い方が、書き換え時間の短縮の上ではより効果的であるので、図１に示す第２のＰＮ接合ダイオードがクランプしない範囲において、時間ｔ２は時間ｔ１にできるだけ近い方が好ましい。
【００５１】
また、時間ｔ２から時間ｔ３までに要する時間は短い方が書き換え時間の短縮の上ではより効果的であるので、図１に示す第１のＰＮ接合ダイオードがクランプしない範囲において、時間ｔ３は時間ｔ２にできるだけ近い方が好ましい。
【００５２】
また、第２の入力線Ｖｉｎ２を電圧Ｖｄｄから０Ｖに下げるタイミングを時間ｔ４としているが、これはより早いタイミングであっても良く、書き込み動作によってノードＮ２の寄生容量に蓄えられえた電荷が完全に放電されたタイミング以降であれば問題ない。
【００５３】
なお、上記に示した実施形態では使用している基板をＰ型基板としているため、保護素子の一部を構成する２つのＰＮ接合ダイオードは互いのカソードが向かい合わせとなる様に直列接続されている構造としている。そのため、第１の入力線を正の高電圧から負の高電圧に切り替える際に、本発明の効果を活用することができる。しかしながら、使用する基板がＮ型基板の場合は、保護素子の一部を構成する２つのＰＮ接合ダイオードは互いのアノードが向かい合わせとなる様に直列接続されている構造とすれば、第１の入力線を負の高電圧から正の高電圧に切り替える際に、本発明の効果を活用することができることは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明の半導体装置およびその駆動方法は、入力線への印加電圧を正の高電圧から負の高電圧に切り替えた際に、負の高電圧を効率良く半導体素子に伝えることで負の高電圧に対する半導体素子の特性の安定化、負の高電圧を発生に係る消費電力の低減、および、正の高電圧から負の高電圧に切り替えの高速化を可能とするものであり、特に、製造工程中における帯電を防ぐための保護素子と回路動作に正および負の高電圧が必要な半導体素子とを備えた半導装置およびその駆動方法等に有効である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】図１に示した保護素子の断面構造図である。
【図３】本発明の実施形態に係る半導体装置の駆動方法を示す図である。
【図４】従来の保護素子を備えた半導体素子の平面図である。
【図５】図４に示した保護素子の断面構造図である。
【符号の説明】
【００５６】
Ｖｉｎ１  第１の入力線
Ｖｉｎ２  第２の入力線
Ｄ１  第１のＰＮ接合ダイオード
Ｄ２  第２のＰＮ接合ダイオード
Ｎ１  入力線Ｖｉｎ１と半導体素子との中間ノード
Ｎ２  第１のＰＮ接合ダイオードＤ１と第２のＰＮ接合ダイオードＤ２との中間ノード
Ｔ１  トランジスタ
１  Ｐ型基板
２  フィールド酸化膜
３  Ｎ型ウェル
４  Ｐ型ウェル
５  ｐ＋拡散層
６  ｎ＋拡散層
７  コンタクト
８  メタル配線
９  トランジスタＴ１のドレイン
１０  トランジスタＴ１のソース
１１  トランジスタＴ１のゲート
Ｖｉｎ  入力線
Ｄ１０１  第１のＰＮ接合ダイオード
Ｄ１０２  第２のＰＮ接合ダイオード
Ｎ１０１  入力線Ｖｉｎと半導体素子との中間ノード
Ｎ１０２  第１のＰＮ接合ダイオードＤ１０１と第２のＰＮ接合ダイオードＤ１０２との中間ノード
１０１  Ｐ型基板
１０２  フィールド酸化膜
１０３  Ｐ型ウェル
１０４  Ｎ型ウェル
１０５  ｐ＋拡散層
１０６  ｎ＋拡散層
１０７  コンタクト
１０８  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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