(57)【要約】【課題】ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することを可能にする。【解決手段】本発明の一態様による書き込み制御方法は、少なくとも１個のメモリセルを備え、メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層６と、磁化の向きが固着された参照層２と、記録層と参照層との間に設けられた絶縁層４とを有する磁気抵抗効果素子１を記憶素子として有している磁気抵抗ランダムアクセスメモリに用いられる。記録層の磁化容易軸に実質的に平行なパルス状の第１磁界と磁化困難軸に実質的に平行なパルス状の第２磁界との作用期間が重なるように第１および第２磁界を記録層に作用させるステップと、第１磁界を作用させた後、第１磁界の方向と実質的に同じ方向のパルス状の第３磁界を少なくとも１回記録層に作用させるステップとを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１個のメモリセルを備え、前記メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、
前記記録層の前記磁化容易軸に実質的に平行なパルス状の第１磁界と前記磁化困難軸に実質的に平行なパルス状の第２磁界との作用期間が重なるように前記第１および第２磁界を前記記録層に作用させるステップと、
前記第１磁界を作用させた後、前記第１磁界の方向と実質的に同じ方向のパルス状の第３磁界を少なくとも１回前記記録層に作用させるステップと、
を備えたことを特徴とする磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項２】
前記第３磁界は、前記記録層に作用させた前記第１磁界の大きさと同じかまたは小さ
いことを特徴とする請求項１記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項３】
少なくとも１個のメモリセルを備え、前記メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、
前記記録層の前記磁化容易軸に実質的に平行なパルス状の第１磁界と前記磁化困難軸に実質的に平行なパルス状の第２磁界との作用期間が重なるように前記第１および第２磁界を前記記録層に作用させるステップと、
前記パルス状の第１磁界の大きさＨ１を、零以上でかつ前記大きさＨ１よりも小さい大きさＨ２にするステップと、
前記第１磁界の方向と実質的に同じ方向でかつ前記大きさＨ２との和が前記大きさＨ１と同じかまたは小さくなる大きさＨ３を有するパルス状の第３磁界を少なくとも１回前記記録層に作用させるステップと、
を備えたことを特徴とする磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項４】
前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第２磁界の方向と実質的に同じ方向のパルス状の第４磁界を、作用期間が前記第３磁界と重なるように少なくとも１回前記記録層に作用させることを特徴とする請求項１乃至３のいずれかに記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項５】
前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第２磁界を前記記録層に作用させ続けていることを特徴とする請求項１乃至３のいずれかに記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項６】
前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第３磁界のみを前記記録層に作用させることを特徴とする請求項１乃至３のいずかに記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項７】
少なくとも１個のメモリセルを備え、前記メモリセルは、磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、
前記記録層にスピン偏極したパルス電流を注入することによって書き込みを行う際に、前記パルス電流を複数回前記記録層に注入することを特徴とする磁気抵抗ランダムアクセスメモリの書き込み制御方法。
【請求項８】
第１配線と、
第２配線と、
前記第１および第２配線の交差領域に対応して設けられ、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有するメモリセルと、
前記メモリセルの前記記録層の磁化容易軸方向に実質的に平行な第１磁界を前記記録層に作用させる第１パルス電流を発生して前記第１配線に流す第１電流発生回路と、
前記メモリセルの前記記録層の磁化困難軸方向に実質的に平行な第２磁界を前記記録層に作用させる第２パルス電流を発生して前記第２配線に流す第２電流発生回路と、
を備え、
前記第１および第２電流発生回路は、前記第１磁界と前記第２磁界との作用期間が重なるように前記第１および第２パルス電流を発生し、前記第１パルス電流の発生後、前記第１電流発生回路は、前記第１磁界の方向と実質的に同じ方向の第３磁界を少なくとも１回前記記録層に作用させるように第３パルス電流を発生することを特徴とする磁気抵抗ランダムアクセスメモリ。
【請求項９】
前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも１個のメモリセルを選択する選択回路を備え、
前記第１電流発生回路は前記選択されたメモリセルの前記記録層に前記第１および第３磁界が作用するように前記第１および第３パルス電流を発生するとともに、前記第２電流発生回路は前記選択されたメモリセルの前記記録層に前記第２磁界が作用するように前記第２パルス電流を発生することを特徴とする請求項８記載の磁気抵抗ランダムアクセスメモリ。
【請求項１０】
前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、前記第２磁界の方向と実質的に同じ方向でかつ前記第３磁界と作用期間が重なる第４磁界を少なくとも１回前記記録層に作用させる第４パルス電流を発生することを特徴とする請求項８または９記載の磁気抵抗ランダムアクセスメモリ。
【請求項１１】
前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、前記第２磁界を前記記録層に作用させ続けているように第２パルス電流を発生することを特徴とする請求項８または９記載の磁気抵抗ランダムアクセスメモリ。
【請求項１２】
前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、パルス電流を流さないことを特徴とする請求項８または９記載の磁気抵抗ランダムアクセスメモリ。
【請求項１３】
前記第３磁界は、前記記録層に作用させた前記第１磁界の大きさと同じかまたは小さ
いことを特徴とする請求項８乃至１２のいずれかに記載の磁気抵抗ランダムアクセスメモリ。
【請求項１４】
第１配線と、
第２配線と、
磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有し、前記磁気抵抗効果素子の一端が前記第１配線に電気的に接続され、他端が前記第２配線に電気的に接続されるメモリセルと、
前記メモリセルへの第１の値の書き込みの際に第１パルス電流を複数回発生して前記第１配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第１電流発生回路と、
前記メモリセルへの第２の値の書き込みの際に第２パルス電流を複数回発生して前記第２配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第２電流発生回路と、
を備えていることを特徴とする磁気抵抗ランダムアクセスメモリ。
【請求項１５】
前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも１個のメモリセルを選択する選択回路を備え、
前記選択されたメモリセルへの書き込みの際に前記第１電流発生回路は前記選択されたメモリセルに対する前記第１パルス電流を複数回発生し、
前記選択されたメモリセルへの書き込みの際に前記第２電流発生回路は前記選択されたメモリセルに対する前記第２パルス電流を複数回発生することを特徴とする請求項１４記載の磁気抵抗ランダムアクセスメモリ。
【請求項１６】
前記第１および第２配線のいずれか一方と前記磁気抵抗効果素子との間に選択トランジスタが設けられていることを特徴とする請求項１４または１５記載の磁気抵抗ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗ランダムアクセスメモリおよびその書き込み制御方法に関する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリ（以下、ＭＲＡＭ(Magnetoresistive random access memory)とも云う）とは、情報を記憶するセル部に磁気抵抗効果を持つ磁気素子を用いたメモリ装置で、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁界を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。こうした強磁性体の磁化の向きを情報の記録に用い、それに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置として動作させることができる。近年、２つの強磁性層の間に絶縁層（トンネルバリア層）を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（ＴＭＲ効果）により２０％以上の磁気抵抗変化率（ＭＲ比）が室温で得られるようになったことをきっかけとして、強磁性トンネル接合（Magnetic Tunnel Junction（以下、ＭＴＪとも云う））を有する磁気抵抗効果素子（以下、ＴＭＲ素子とも云う）を用いたＭＲＡＭが期待と注目を集めている。
【０００３】
ＭＲＡＭのセル部の磁気素子としてＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方に磁化の向きを固着した磁化固着層を用いて参照層とし、もう一方に磁化の向きを反転可能にした磁化自由層を用いて記録層とする。参照層の磁化は１方向に固着されており、１００Ｏｅ程度の磁界では反転をしないようになっている。例えば、参照層の磁化の向きを固着するために、参照層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられている。一方、記録層は軟磁性材料から成り、１０Ｏｅオーダーの小さい磁界で反転する。トンネルバリア層の厚さは１ｎｍのオーダーの非常に薄い膜からなる。
【０００４】
記録層から参照層に向けて０．５Ｖ程度の電圧をかけた場合、トンネル電流が流れる。その抵抗値は記録層と参照層の磁化の向きが平行の場合低抵抗になる。この時の抵抗値をＲ０とする。一方、記録層と参照層の磁化の向きが反平行の場合には高抵抗となる。この時の抵抗値をＲ１とする。高抵抗の状態と低抵抗の状態の抵抗差を使ってメモリとしての機能を持たせる。Ｒ０とＲ１の比をＭＲ比(Magnet Resistance Ratio)と呼び、ＭＲ＝（Ｒ１−Ｒ０）／Ｒ０から求められる。ＭＲ比の値はＴＭＲ素子を構成する材料によって異なるが、数１０％から２００％程度の値をとる。読み出しのマージンＲＭはＭＲ比の値とＲ０およびＲ１の標準偏差σＲ０およびσＲ１から求まり、ＲＭ＝ＭＲ／（σＲ０＋σＲ１）になる。ＭＲ比が大きく、抵抗ばらつきσＲ０、σＲ１が小さい程読み出しマージンＲＭは大きくなる。
【０００５】
このようなＴＭＲ素子をメモリセルの記憶素子として備えているＭＲＡＭにおいては、書き込み配線としてビット線およびワード線がＴＭＲ素子に対して互いに反対側に略直交するように配置され、ＴＭＲ素子はこれらの書き込み配線の交差領域に設けられている。これらの書き込み配線に電流を流すことにより、誘導磁界が発生する。２つの書き込み配線は直交しているため、電流を流した時に発生する誘導磁界も直交する。この２つの配線から発生する電流磁界を用いて、ＴＭＲ素子内の記録層の磁化を反転させることにより、書き込みを行う。例えば、ビット線の電流によって発生する磁界は、一般にＴＭＲ素子の長辺方向つまり容易軸方向を向くように配置されているので、書き込み後の記録層の磁化の向きを決定する。ある方向にビット線に電流を流すと、記録層の書き込み後の磁化が反平行つまり高抵抗の状態（“１”の状態）になるとすると、ビット線の電流を逆方向に流すと記録層の書き込み後の磁化は平行つまり低抵抗の状態（“０”の状態）になる。ワード線の電流による誘導磁界は反転をアシストするが、書き込みの値は決めない。
【０００６】
このように、ＭＲＡＭにおいては、ビット線あるいはワード線のどちらか一方に電流を流した場合には反転は起こらず、両方流した場合のみ反転が起こるように設定されている（例えば、特許文献１参照）。これによって、ＴＭＲ素子をアレイ状に配置した場合の２軸選択が可能になる。
【０００７】
このように、ビット線、ワード線の両方に電流を流すことにより、磁化反転が行われる。ビット線あるいはワード線のどちらか一方のみに電流が流れているＴＭＲ素子は半選択状態にあり、半選択のＴＭＲ素子は反転が起きないような電流値を選択する。
【特許文献１】特開２００３−３３１５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＴＭＲ素子を低抵抗状態から高抵抗状態にするために書き込み電流を流した際、抵抗値はＲ０からＲ１に変化することが期待される。しかし稀にＲ０とＲ１の中間の値になることがある。この抵抗値をＲ２とし、Ｒ２の値がＲ１の正規分布から期待される値よりも小さい場合、このビットは低抵抗状態でも高抵抗状態でもない中間状態となり、誤書き込みとなってしまう。
【０００９】
また、高抵抗状態から低抵抗状態に書き込みを行った場合にも中間状態になる場合がある。
【００１０】
本発明は、上記事情を考慮してなされたものであって、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することのできる磁気抵抗ランダムアクセスメモリおよびその書き込み制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による磁気抵抗ランダムアクセスメモリの書き込み制御方法は、  少なくとも１個のメモリセルを備え、前記メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、前記記録層の前記磁化容易軸に実質的に平行なパルス状の第１磁界と前記磁化困難軸に実質的に平行なパルス状の第２磁界との作用期間が重なるように前記第１および第２磁界を前記記録層に作用させるステップと、
前記第１磁界を作用させた後、前記第１磁界の方向と実質的に同じ方向のパルス状の第３磁界を少なくとも１回前記記録層に作用させるステップと、を備えたことを特徴とする。
【００１２】
なお、前記第３磁界は、前記記録層に作用させた前記第１磁界の大きさと同じかまたは小さくてもよい。
【００１３】
本発明の第２の態様による磁気抵抗ランダムアクセスメモリの書き込み制御方法は、少なくとも１個のメモリセルを備え、前記メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、前記記録層の前記磁化容易軸に実質的に平行なパルス状の第１磁界と前記磁化困難軸に実質的に平行なパルス状の第２磁界との作用期間が重なるように前記第１および第２磁界を前記記録層に作用させるステップと、前記パルス状の第１磁界の大きさＨ１を、零以上でかつ前記大きさＨ１よりも小さい大きさＨ２にするステップと、前記第１磁界の方向と実質的に同じ方向でかつ前記大きさＨ２との和が前記大きさＨ１と同じかまたは小さくなる大きさＨ３を有するパルス状の第３磁界を少なくとも１回前記記録層に作用させるステップと、を備えたことを特徴とする。
【００１４】
なお、前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第２磁界の方向と実質的に同じ方向のパルス状の第４磁界を、作用期間が前記第３磁界と重なるように少なくとも１回前記記録層に作用させてもよい。
【００１５】
なお、前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第２磁界を前記記録層に作用させ続けてもよい。
【００１６】
なお、前記第３磁界を少なくとも１回前記記録層に作用させるステップは、前記第３磁界のみを前記記録層に作用させてもよい。
【００１７】
本発明の第３の態様による磁気抵抗ランダムアクセスメモリの書き込み制御方法は、少なくとも１個のメモリセルを備え、前記メモリセルは、磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、前記記録層にスピン偏極したパルス電流を注入することによって書き込みを行う際に、前記パルス電流を複数回前記記録層に注入することを特徴とする。
【００１８】
本発明の第４の態様による磁気抵抗ランダムアクセスメモリは、第１書き込み配線と、
第２書き込み配線と、前記第１および第２書き込み配線の交差領域に対応して設けられ、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有するメモリセルと、前記メモリセルの前記記録層の磁化容易軸方向に実質的に平行な第１磁界を前記記録層に作用させる第１パルス電流を発生して前記第１配線に流す第１電流発生回路と、前記メモリセルの前記記録層の磁化困難軸方向に実質的に平行な第２磁界を前記記録層に作用させる第２パルス電流を発生して前記第２配線に流す第２電流発生回路と、を備え、前記第１および第２電流発生回路は、前記第１磁界と前記第２磁界との作用期間が重なるように前記第１および第２パルス電流を発生し、前記第１パルス電流の発生後、前記第１電流発生回路は、前記第１磁界の方向と実質的に同じ方向の第３磁界を少なくとも１回前記記録層に作用させるように第３パルス電流を発生することを特徴とする。
【００１９】
なお、前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも１個のメモリセルを選択する選択回路を備え、前記第１電流発生回路は前記選択されたメモリセルの前記記録層に前記第１および第３磁界が作用するように前記第１および第３パルス電流を発生するとともに、前記第２電流発生回路は前記選択されたメモリセルの前記記録層に前記第２磁界が作用するように前記第２パルス電流を発生してもよい。
【００２０】
なお、前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、前記第２磁界の方向と実質的に同じ方向でかつ前記第３磁界と作用期間が重なる第４磁界を少なくとも１回前記記録層に作用させる第４パルス電流を発生してもよい。
【００２１】
なお、前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、前記第２磁界を前記記録層に作用させ続けているように第２パルス電流を発生してもよい。
【００２２】
なお、前記第２電流発生回路は、前記第３磁界を少なくとも１回前記記録層に作用させる際に、パルス電流を流さなくてもよい。
【００２３】
なお、前記第３磁界は、前記記録層に作用させた前記第１磁界の大きさと同じかまたは小さくてもよい。
【００２４】
本発明の第５の態様による磁気抵抗ランダムアクセスメモリは、第１配線と、第２配線と、磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有し、前記磁気抵抗効果素子の一端が前記第１配線に電気的に接続され、他端が前記第２配線に電気的に接続されるメモリセルと、前記メモリセルへの第１の値の書き込みの際に第１パルス電流を複数回発生して前記第１配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第１電流発生回路と、前記メモリセルへの第２の値の書き込みの際に第２パルス電流を複数回発生して前記第２配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第２電流発生回路と、を備えていることを特徴とする。
【００２５】
なお、前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも１個のメモリセルを選択する選択回路を備え、前記選択されたメモリセルへの書き込みの際に前記第１電流発生回路は前記選択されたメモリセルに対する前記第１パルス電流を複数回発生し、前記選択されたメモリセルへの書き込みの際に前記第２電流発生回路は前記選択されたメモリセルに対する前記第２パルス電流を複数回発生してもよい。
【００２６】
なお、前記第１および第２配線のいずれか一方と前記磁気抵抗効果素子との間に選択トランジスタが設けられていてもよい。
【発明の効果】
【００２７】
本発明によれば、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することができる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施形態を以下に図面を参照して説明する。
【００２９】
（第１実施形態）
本発明の第１実施形態による磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の書き込み制御方法を図１乃至図７を参照して説明する。
【００３０】
まず、本実施形態の書き込み制御方法が用いられるＭＲＡＭは、アレイ状に配置された複数のメモリセルを備えている。各メモリセルは、記憶素子として強磁性トンネル接合を有する磁気抵抗効果素子（ＴＭＲ素子）を有している。図２（ａ）、２（ｂ）に示すように、ＴＭＲ素子１は、磁化の向きが固着された参照層２と、磁化の向きが可変の記録層６と、参照層２と記録層６の間に設けられたトンネルバリア層４とを備えている。記録層６の磁化の向きと参照層２のそれとが平行（同じ向き）の場合（図２（ａ）参照）にはＴＭＲ素子１は低抵抗となり、記録層６の磁化の向きと参照層２のそれとが反平行（逆の向き）の場合（図２（ｂ）参照）にはＴＭＲ素子１は高抵抗となる。
【００３１】
各メモリセルのＴＭＲ１は、図３および図４に示すように、ビット線１０と、このビット線１０と直交するように配置されたワード線２０との交差領域に対応して設けられている。なお、図３は各メモリセルの上面図であり、図４は各メモリセルの断面図である。ビット線１０はＴＭＲ素子１の短辺方向（記録層６の磁化困難軸方向）に平行に配置されている。したがって、ビット線１０に電流を矢印１２の向きに流すとＴＭＲ素子１には矢印１４の向き、すなわち記録層６の磁化容易軸方向に電流磁界が作用する。また、ワード線２０に電流を矢印２２の向きに流すとＴＭＲ素子には矢印２４の向き、すなわち記録層６の磁化困難軸方向に電流磁界が作用する。なお、ビット線１０を記録層６の磁化容易軸と平行に配置し、ワード線２０を記録層６の磁化容易軸と直交するように配置した場合には、以後の説明でビット線とワード線を入れ替えて解釈すればよい。
【００３２】
次に、本実施形態の書き込み制御方法を、図１を参照して説明する。図１は、本実施形態におけるデータを書き込む場合のビット線およびワード線に流す電流の波形図を示す。書き込みを行うＴＭＲ素子１の初期状態は低抵抗の状態（参照層２と記録層６の磁化の向きが平行な状態）であり、書き込みにより磁化を反転させて高抵抗状態にする場合を説明する。
【００３３】
まず、図１に示すように、データをＴＭＲ素子１の書き込む場合は、まず、ワード線２０に電流パルスＩＷＬを流す。そして、この電流パルスＩＷＬが“Ｈ”状態（ＯＮ状態）のときにビット線１０に電流パルスＩＢＬを流す。この電流パルスＩＢＬは、電流パルスＩＷＬが“Ｈ”状態のときに立ち上がって“Ｈ”状態となり、その後立ち下がって“Ｌ”状態となるように構成されている（図１の領域Ａ参照）。なお、書き込みパルス幅は０．１ｎｓ〜１００ｎｓ程度とする。従来の書き込みは、図１に示す領域Ａのパルスのみで行っていた。この場合、前に説明したように、ＴＭＲ素子１の抵抗が中間状態になることがあった。中間状態にあるＴＭＲ素子１の記録層６内の磁化は図５に示すように、多磁区構造になっている。図５では、４つの磁区から成る還流磁区構造になっており、磁区と磁区の間に磁壁が形成されている。そして広い面積を占めている上下の磁区（参照層６に対して反平行な磁化と平行の磁化）がそれぞれ高抵抗と低抵抗状態であり、ＴＭＲ素子全体としては中間の抵抗値になるものと考えられる。
【００３４】
しかし、本実施形態においては、電流パルスＩＷＬおよび電流パルスＩＢＬを立ち下げた後、ビット線１０のみに電流パルスＩＢＬを追加する（図１の領域Ｂ参照）。この追加で加えた電流パルスによるビット線１０の電流の向きは図１の領域Ａで流したビット線１０の電流と同じ向きにする。この追加の電流パルスは少なくとも１回ビット線１０に流す。なお、本実施形態においては、ワード線２０の電流パルスＩＷＬは完全に立ち下げて電流値を零にしたが、流した電流の少なくとも半分以下の電流値にしてもよい（図１の破線参照）。
【００３５】
このように、ワード線２０の電流パルスＩＷＬを完全に立ち下げるか、流した電流の少なくとも半分以下にした後、ビット線１０に追加の電流パルスを加えることにより、図１に示す領域Ａの書き込みパルスでＴＭＲ素子１が仮に中間状態になってしまったとしても追加で加えた電流パルスの磁界により中間状態から抜け出し、期待する高抵抗の状態になる。これは、ビット線１０に追加の電流パルスを加えると記録層６の磁化容易軸方向に電流パルスによる磁界が作用し、図６に示すように電流パルスの立ち上がりで点線の矢印の方向に磁壁が動く。これにより太い矢印の磁区が広がる。さらに磁壁移動が進みＴＭＲ素子１から磁壁が掃き出され、この磁区がＴＭＲ素子全体に広がり磁化が１方向を向く。これにより中間状態が解消し正常な磁区構造になると考えられる。なお、追加のパルス磁界の回数は１回あるいは２回以上にする。また、追加の電流を加える前に、ビット線１０の電流パルスＩＢＬは完全に立ち下げて電流値を零にしたが、流した電流の少なくとも半分以下の電流値にしてその後、上記追加の電流パルスを加えてもよい。
【００３６】
なお、上記追加の電流パルスによって同じビット線上の他のＴＭＲ素子が誤って反転してしまう誤書き込みを防ぐため、追加の電流パルスによる磁界の強さは、最初の電流パルスによる磁界の強さと同等かそれよりも小さい磁界とする。追加のパルスの幅は最初のパルスと同じか短くてもよい。
【００３７】
初期状態が高抵抗の状態であり、書き込み電流によって低抵抗状態にする場合には、ビット線１０に上述の場合と極性を逆にした電流パルスを加え、ワード線２０には同じ極性の電流パルスを加える。この場合も図１で示したシーケンスで書き込みを行うことにより中間状態の発生を防ぐことができる。図１の領域Ａの部分では本実施形態では、立ち上げはワード線が先、立ち下げはビット線が先になっていた。しかし、ワード線、ビット線の立ち上げ立ち下げの順序の組み合わせは、先後、同時を含め９通りが有り得る。これらの組み合わせのうち、どの組み合わせを選んでも、図１の領域Ｂに示した追加パルスを加えることによる、中間状態が発生する確率の低減効果が得られる。
【００３８】
追加パルスの回数は以下のような方法で決める。まず、例えばＴＭＲ素子の参照層および記録層を中間状態が発生し易い材料で形成し、このＴＭＲ素子に対して、図７に示す従来の書き込みパルスを用いた書き込み試験と図１に示す本実施形態の書き込みパルスを用いた書き込み試験を行う。図１に示す書き込みパルスを用いた書き込み試験では、追加パルスの回数を変えて試験を行う。これらの書き込み試験から求められる中間状態の発生頻度を比較することにより中間状態の減衰率を追加パルス数の関数として求める。なお、図７に示す書き込みパルスのパルス幅は、図１に示す領域Ａの書き込みパルスのパルス幅と同一とする。
【００３９】
次に、実際にＭＲＡＭとして用いる条件で書き込み試験を行い、中間状態による読み出しエラーの頻度を求める。この読み出しエラーの頻度に先に求めた減衰率を掛け合わせた値が、ＭＲＡＭのメモリとしてのスペックを満たすほど小さくなるように、追加パルスの回数を決定する。この方法は、本実施形態ばかりでなく、以下に説明する第２乃至第４実施形態に用いる書き込みパルスの場合でも適用することができる。
【００４０】
次に、本実施形態の書き込み制御方法の効果を図８乃至図９を参照して説明する。
【００４１】
図８は本実施形態の書き込み制御方法の効果を調べるための実験結果である。１ｋビット個がアレイ状に配置されたＴＭＲ素子を１ビット毎に低抵抗状態になるように書き込みを行いＴＭＲ素子の抵抗値Ｒ０を測定した。その後、高抵抗状態にするための書き込みを行い、それぞれのＴＭＲ素子の抵抗値Ｒ１を測定した。ＭＲ＝（Ｒ１−Ｒ０）／Ｒ０よりＭＲ比を求めた。図８に示すグラフはこのＲ０とＭＲ比の分布を１ｋビットについて示したものである。通常用いられているＴＭＲ素子の材料やＴＭＲ素子の形状では中間状態が発生する頻度は非常に小さいが、この実験では本実施形態の効果を容易に確認できるように、特に中間状態の発生確率が高くなるようなＴＭＲ素子の材料や形状を選択した。
【００４２】
図９は比較例として、図７に示した書き込みパルスを用いてワード線およびビット線に１回のパルス電流を流すことにより書き込みを行った場合の、Ｒ０とＭＲ比の実験結果を示すグラフである。なお、図８に示す実験結果はビット線に追加のパルスを１００回加えた場合の実験結果を示すグラフである。
【００４３】
図９に示す比較例の結果では、Ｒ０、ＭＲ比の値が広く分布している。読み出しのマージンをとるためには抵抗値の分布σＲ０、σＲ１はＭＲとＲ０との積ＭＲ・Ｒ０と比較して十分小さい必要がある。しかし図９に示す比較例においては、本来期待される抵抗値Ｒ０およびＲ１の中間の抵抗値をもつビットが多数存在しているため、抵抗分布が非常に大きな値となっており、読み出しマージンがとれない。
【００４４】
これに対して、図８に示す本実施形態の場合においては、Ｒ０、ＭＲ比の値は分布が小さく図９に示す比較例の場合と比較して読み出しで有利である。図９において、ＭＲ比の値が図８に示すＭＲ比の値よりも小さいビットが中間状態となったビットである。図８に示す本実施形態と、図９に示す比較例の違いはビット線およびワード線書き込みパルス後の追加のビット線パルスであるので、この追加されたビット線パルスによって中間状態が解消され本来期待される状態に戻ったことを示している。中間状態を解消するために重要な点は、書き込み時間を長くすることではなく、複数のパルス電流を入力することである。１回のパルスで電流の入力時間をミリ秒のオーダーまで長くしても、Ｒ０、ＭＲ比の分布は図９に示す場合と同じようになり、中間状態を解消することはできない。一方、追加パルスの回数は１回でも効果があり、１０回程度でほぼ中間状態は解消される。
【００４５】
この実験は特に中間状態の発生確率が高い条件で行ったものである。実際のＭＲＡＭの動作では非常に低い確率であるが、ある確率で中間状態が発生する可能性がある。しかし、本実施形態による書き込み制御方法を用いることで、ＭＲＡＭの運用上問題にならないレベルまで中間状態の発生確率を低減させることが可能になる。
【００４６】
以上説明したように、本実施形態によれば、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することができる。
【００４７】
（第２実施形態）
次に、本発明の第２実施形態による磁気抵抗ランダムアクセスメモリの書き込み制御方法を、図１０を参照して説明する。本実施形態の書き込み制御方法は、第１実施形態で説明したと同様に例えば図２乃至図４に示すＭＲＡＭに適用され、本実施形態の書き込み制御方法に用いられる書き込みパルスの波形図を図１０に示す。
【００４８】
図１０に示すように、ビット線１０に電流ＩＢＬに流した後、ワード線２０に電流ＩＷＬを流す。これにより、書き込みを行うＴＭＲ素子１に対し、ビット線１０の電流ＩＢＬによる磁化容易軸に平行な磁界とワード線２０の電流ＩＷＬによる磁化困難軸に平行な磁界を同時に作用させる。
【００４９】
その後、ワード線２０の電流ＩＷＬを立ち下げ、続いて、ビット線１０の電流ＩＢＬを立ち下げ、両方の書き込み配線の電流磁界を立ち下げる。その後、再度ビット線１０およびワード線２０にパルス電流を加えることにより磁界を作用させる。すなわち、本実施形態においては、書き込みのためにビット線およびワード線に加える電流パルスを複数回繰り返す。この書き込みシーケンスによって、中間状態を解消させることができる。電流パルスの印加の回数は２回以上で効果が現われ、回数が多いほうが効果も大きい。１０回程度でほぼ中間状態は完全に解消される。電流パルスの印加回数は中間状態の発生確率と書き込み時間との兼ね合いで最適な値に設定する。同じビット線上の他のＴＭＲ素子を反転させてしまう誤書込みを避けるため、２回目以降の電流パルスの高さは１回目と同じかそれ以下にする。
【００５０】
本実施形態も第１実施形態と同様に、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することができる。
【００５１】
（第３実施形態）
次に、本発明の第３実施形態による磁気抵抗ランダムアクセスメモリの書き込み制御方法を、図１１を参照して説明する。本実施形態の書き込み制御方法は、第１実施形態で説明したと同様に例えば図２乃至図４に示すＭＲＡＭに適用され、本実施形態の書き込み制御方法に用いられる書き込みパルスの波形図を図１１に示す。
【００５２】
図１１に示すように、まずワード線２０に電流ＩＷＬに流した後、ビット線１０に電流ＩＢＬを流す。これにより、書き込みを行うＴＭＲ素子１に対し、ビット線１０の電流ＩＢＬによる磁化容易軸に平行な磁界とワード線２０の電流ＩＷＬによる磁化困難軸に平行な磁界を同時に作用させる。その後、ワード線２０の電流ＩＷＬを立ち上げたまま、ビット線１０の電流ＩＢＬのみを立ち下げ、ビット線の電流磁界を立ち下げる。その後、ワード線２０の電流ＩＷＬを立ち上げたまま、ビット線１０にパルス電流を少なくとも１回加えることにより磁界を作用させる。すなわち、本実施形態においては、書き込みのためにワード線２０に加える電流パルスを立ち上げたまま、ビット線１０の電流パルスを複数回繰り返す。このように、ビット線１０の電流パルスを複数回加えることにより、中間状態の発生確率を低減できる。ビット線１０の２回目以降のパルスの高さは１回目と同じかそれ以下にし、パルス幅は１回目と同等かそれ以下とする。
【００５３】
本実施形態も第１実施形態と同様に、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することができる。
【００５４】
（第４実施形態）
次に、本発明の第４実施形態の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の書き込み制御方法を、図１２乃至図１３を参照して説明する。本実施形態の書き込み制御方法に用いられるＭＲＡＭは、アレイ状に配置された複数のメモリセルを有し、各メモリセルはＴＭＲ素子を記憶素子として備えていて、書き込みはスピン偏極した電流を記録層に注入する（スピン注入する）ことにより行われる。図１２に示すように、各メモリセルにおけるＴＭＲ素子１ａは磁化の向きが固着された参照層２ａと、磁化の向きが可変の記録層６ａと、参照層２ａと記録層６ａとの間に設けられたトンネルバリア層４ａとを備えている。そして、ＴＭＲ素子１ａは、一端が書き込み配線７に接続され、他端が書き込み配線８に電気的に接続されている。
【００５５】
このようなＴＭＲ素子１ａにおいて、記録層６ａおよび参照層２ａの磁化は記録層６ａの面に対して平行な場合に限らず、斜めや垂直方向を向いている場合もある。スピン注入による書込みでは、ＴＭＲ素子１ａの記録層６ａに電流を直接流すことにより電子の持っているスピントルクを使って記録層６ａの磁化を反転させる。参照層２ａの磁化の向きに対して記録層６ａの磁化の向きを反平行から平行にする場合には電子が参照層２ａ側から記録層６ａ側に流れるように通電し、平行から反平行に磁化を反転させる場合には記録層６ａ側から参照層２ａ側に電子を流す。電流の向きは電子の流れる方向と逆向きになる。スピン注入で書き込みを行った場合でも、ある確率で中間状態をとる場合があり得る。
【００５６】
そこで、本実施形態の書き込み制御方法は、図１３に示す書き込みパルスを用いて行う。記録層６ａに注入する書き込み電流パルスを２回あるいはそれ以上の回数繰り返すことで、ＴＭＲ素子１ａが中間状態をとる確率を低減することができる。なお、２回目以降の電流パルスの大きさは、１回目の電流パルスの大きさと同じか小さくすることが望ましい。また、２回目以降の電流パルスの幅は１回目の電流パルスと同じか短くてもよい。
【００５７】
本実施形態も第１実施形態と同様に、ＭＲＡＭに書き込みを行ってもＴＭＲ素子の記録層が中間状態となるのを可及的に防止することができる。
【００５８】
（第５実施形態）
次に、本発明の第５実施形態による磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の回路図を図１４に示す。本実施形態のＭＲＡＭは、メモリセルアレイ１００と、ビット線セレクタ１１０ａ、１１０ｂと、ビット線電流供給部（シンクおよびソース）１１５ａ、１１５ｂと、ワード線ソース１２１と、ワード線セレクタ１２３、１２６と、ワード線シンク１２８と、アドレスデコーダ１３０と、ソース・シンク制御回路１４０とを備えている。メモリセルアレイ１００は、複数のビット線と、複数のワード線と、各ビット線と各ワード線との交差領域に対応してＴＭＲ素子（図示せず）が設けられている。なお、図１４においては、ｔ番目のビット線ＢＬ＜ｔ＞と、ｔ＋１番目のビット線ＢＬ＜ｔ＋１＞と、ｓ番目のワード線ＷＬ＜ｓ＞と、ｓ＋１番目のワード線ＷＬ＜ｓ＋１＞のみを示している。
【００５９】
ビット線セレクタ１１０ａは、各ビット線毎に、直列接続されたｐチャネルトランジスタ１１１ｐおよびｎチャネルトランジスタ１１１ｎが設けられ、これらのトランジスタの共通接続ノードに、対応するビット線の一端が接続されている。ｔ番目のビット線ＢＬ＜ｔ＞に接続されるｐチャネルトランジスタ１１１ｐおよびｎチャネルトランジスタ１１１ｎのゲートには、それぞれアドレス制御信号Ａｙｐｎ＜ｔ＞およびアドレス制御信号Ａｙｎｎ＜ｔ＞が印加される。また、トランジスタ１１１ｐの上記共通接続ノードと異なる端部はビット線ソース・シンク１１５ａのｐチャネルトランジスタ１１６を介して電流源に接続されている。トランジスタ１１１ｎの上記共通接続ノードと異なる端部はビット線電流供給部１１５ａのｎチャネルトランジスタ１１７を介して接地される。トランジスタ１１６、１１７のゲートには制御信号ＳＲＣｎ、ＳＮＫｎがそれぞれ印加される。
【００６０】
また同様に、ビット線セレクタ１１０ｂは、各ビット線毎に、直列接続されたｐチャネルトランジスタ１１２ｐおよびｎチャネルトランジスタ１１２ｎが設けられ、これらのトランジスタの共通接続ノードに、対応するビット線の一端が接続されている。ｔ番目のビット線ＢＬ＜ｔ＞に接続されるｐチャネルトランジスタ１１２ｐおよびｎチャネルトランジスタ１１２ｎのゲートには、それぞれアドレス制御信号Ａｙｐｓ＜ｔ＞およびアドレス制御信号Ａｙｎｓ＜ｔ＞が印加される。また、トランジスタ１１２ｐの上記共通接続ノードと異なる端部はビット線電流供給部１１５ｂのｐチャネルトランジスタ１１８を介して電流源に接続されている。トランジスタ１１２ｎの上記共通接続ノードと異なる端部はビット線電流供給部１１５ｂのｎチャネルトランジスタ１１９を介して接地される。トランジスタ１１８、１１９のゲートには制御信号ＳＲＣｓ、ＳＮＫｓが印加される。
【００６１】
ワード線セレクタ１２３は、各ワード線毎にｐチャネルトランジスタ１２４が設けられている。このトランジスタ１２４は、一端が対応するワード線ＷＬ＜ｓ＞に接続され、他端がワード線ソース１２１のｐチャネルトランジスタ１２２を介して電流源に接続され、ゲートにアドレス制御信号Ａｘｗ＜ｓ＞が印加される。またトランジスタ１２２のゲートには制御信号ＳＲＣｗが印加される。
【００６２】
また同様に、ワード線セレクタ１２６は、各ワード線毎にｐチャネルトランジスタ１２７が設けられている。このトランジスタ１２７は、一端が対応するワード線ＷＬ＜ｓ＞に接続され、他端がワード線シンク１２８のｐチャネルトランジスタ１２９を介して接地され、ゲートにアドレス制御信号Ａｘｅ＜ｓ＞が印加される。またトランジスタ１２９のゲートには制御信号ＳＮＫｅが印加される。
【００６３】
アドレスデコーダ１３０は、外部から入力されたアドレス信号をデコードし、アドレス制御信号Ａｘｅ、Ａｘｗ、Ａｙｐｎ、Ａｙｎｎ、Ａｙｐｓ、Ａｙｎｓを出力し、ビット線セレクタ１１０ａ、１１０ｂと、ワード線セレクタ１２３、１２６に送出する。これらのアドレス制御信号に基づいて、ビット線セレクタ１１０ａ、１１０ｂおよびワード線セレクタ１２３、１２６によって少なくとも１つのメモリセルが選択される。ソース・シンク制御回路１４０は、制御信号ＳＲＣｎ、ＳＮＫｎ、ＳＲＣｓ、ＳＮＫｓ、ＳＲＣｗ、ＳＮＫｅを出力し、ビット線ソース・シンク１１５ａ、１１５ｂおよびワード線ソース１２１、ワード線シンク１２８に送出する。これにより、選択されたメモリセルに対応するビット線およびワード線に、ビット線ソース・シンク１１５ａ、１１５ｂの一方およびワード線ソース１２１からそれぞれ書き込み電流が流れ、書き込みが行われる。
【００６４】
このようなＭＲＡＭにおいて、図１で示した書き込み電流パルスを生成するために、図１５、図１６に示す波形タイミングチャートでＭＲＡＭを動作させる。図１５はデータ“０”書き込みの時の波形図であり、図１６はデータ“１”書き込みの時の波形図である。ワード線の電流は図１４で左から右へ流すこととしている。ビット線の電流はデータ“０”書き込みの時に上から下に流し、データ“１”書き込みの時に下から上に流す。ビット線は双方向に電流を流すため、上下にソースとシンクを有するビット線電流供給部１１５ａ、１１５ｂが配置されている。
【００６５】
なお、連続パルスの生成はビット線電流供給部１１５ａ、１１５ｂのトランジスタ１１６、１１８のゲートに制御信号ＳＲＣｎ、ＳＲＣｓのパルスを与えることで実現させる。このため、アドレス選択をソース選択よりも前に開く。またシンクをソースよりも先に開くことで初期状態をＶｓｓにしている。この方法はパルス発生方法の一例で、アドレス選択ゲートにパルスを与える方法もある。
【００６６】
（第６実施形態）
次に、本発明の第６実施形態による磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の回路図を図１７に示す。本実施形態のＭＲＡＭは、スピン注入による書き込みを行うものであって、メモリセルアレイ１００Ａと、ビット線セレクタ１１０ａ、１１０ｂと、ビット線電流供給部（シンクおよびソース）１１５ａ、１１５ｂと、ワード線セレクタ１６０と、アドレスデコーダ１３０Ａと、ソース・シンク制御回路１４０Ａとを備えている。メモリセルアレイ１００Ａは、複数のビット線と、複数のワード線と、各ビット線と各ワード線との交差領域に対応してメモリセル１０１が設けられている。なお、図１７においては、ｔ番目の第１ビット線ＢＬ１＜ｔ＞および第２ビット線ＢＬ２＜ｔ＞と、ｔ＋１番目の第１ビット線ＢＬ１＜ｔ＋１＞および第２ビット線ＢＬ２＜ｔ＋１＞と、ｓ番目のワード線ＷＬ＜ｓ＞と、ｓ＋１番目のワード線ＷＬ＜ｓ＋１＞のみを示している。各メモリセル１０１は、ＴＭＲ素子１０２と、選択トランジスタ１０３とを備えている。ＴＭＲ素子１０２は一端が対応する第１ビット線ＢＬ１＜ｔ＞に接続され、他端が選択トランジスタ１０３の一端に接続されている。選択トランジスタ１０３の他端には対応する第２ビット線ＢＬ２＜ｔ＞が接続されている。また、選択トランジスタ１０３のゲートには対応するワード線ＷＬ＜ｓ＞が接続されている。
【００６７】
ビット線セレクタ１１０ａは、各ビット線毎に、直列接続されたｐチャネルトランジスタ１１１ｐおよびｎチャネルトランジスタ１１１ｎが設けられ、これらのトランジスタの共通接続ノードに、対応するビット線の一端が接続されている。ｔ番目のビット線ＢＬ＜ｔ＞に接続されるｐチャネルトランジスタ１１１ｐおよびｎチャネルトランジスタ１１１ｎのゲートには、それぞれアドレス制御信号Ａｙｐｎ＜ｔ＞およびアドレス制御信号Ａｙｎｎ＜ｔ＞が印加される。また、トランジスタ１１１ｐの上記共通接続ノードと異なる端部はビット線ソース・シンク１１５ａのｐチャネルトランジスタ１１６を介して電流源に接続されている。トランジスタ１１１ｎの上記共通接続ノードと異なる端部はビット線電流供給部１１５ａのｎチャネルトランジスタ１１７を介して接地される。トランジスタ１１６、１１７のゲートには制御信号ＳＲＣｎ、ＳＮＫｎがそれぞれ印加される。
【００６８】
また同様に、ビット線セレクタ１１０ｂは、各ビット線毎に、直列接続されたｐチャネルトランジスタ１１２ｐおよびｎチャネルトランジスタ１１２ｎが設けられ、これらのトランジスタの共通接続ノードに、対応するビット線の一端が接続されている。ｔ番目のビット線ＢＬ＜ｔ＞に接続されるｐチャネルトランジスタ１１２ｐおよびｎチャネルトランジスタ１１２ｎのゲートには、それぞれアドレス制御信号Ａｙｐｓ＜ｔ＞およびアドレス制御信号Ａｙｎｓ＜ｔ＞が印加される。また、トランジスタ１１２ｐの上記共通接続ノードと異なる端部はビット線電流供給部１１５ｂのｐチャネルトランジスタ１１８を介して電流源に接続されている。トランジスタ１１２ｎの上記共通接続ノードと異なる端部はビット線電流供給部１１５ｂのｎチャネルトランジスタ１１９を介して接地される。トランジスタ１１８、１１９のゲートには制御信号ＳＲＣｓ、ＳＮＫｓが印加される。
【００６９】
ワード線セレクタ１６０は、ワード線ＷＬ＜ｓ＞にアドレス制御信号Ａｘ＜ｓ＞が印加される。
【００７０】
アドレスデコーダ１３０Ａは、外部から入力されたアドレス信号をデコードし、アドレス制御信号Ａｘ、Ａｙｐｎ、Ａｙｎｎ、Ａｙｐｓ、Ａｙｎｓを出力し、ビット線セレクタ１１０ａ、１１０ｂと、ワード線セレクタ１６０に送出する。これらのアドレス制御信号に基づいて、ビット線セレクタ１１０ａ、１１０ｂおよびワード線セレクタ１６０によって少なくとも１つのメモリセルが選択される。ソース・シンク制御回路１４０Ａは、制御信号ＳＲＣｎ、ＳＮＫｎ、ＳＲＣｓ、ＳＮＫｓを出力し、ビット線ソース・シンク１１５ａ、１１５ｂに送出する。これにより、選択されたメモリセルに対応する第１ビット線ＢＬ１＜ｔ＞にスピン偏極した電流を流す場合は、ビット線ソース・シンク１１５ａからスピン偏極した書き込み電流が流れ、選択されたメモリセルに対応する第２ビット線ＢＬ２＜ｔ＞にスピン偏極した電流を流す場合は、ビット線ソース・シンク１１５ｂからスピン編曲した書き込み電流が流れ、書き込みが行われる。どちらの場合も、第４実施形態で説明したように、選択されたメモリセルには、スピン偏極した書き込み電流パルスが複数回注入される。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態による書き込み制御方法に用いられる電流パルス波形を示す図。
【図２】本発明の各実施形態に用いられるＴＭＲ素子の概略の構成を示す断面図。
【図３】本発明の各実施形態に用いられるＭＲＡＭのメモリセルの上面図。
【図４】本発明の各実施形態に用いられるＭＲＡＭのメモリセルの断面図。
【図５】ＴＭＲ素子が中間状態にある場合の記録層の磁区構造を示す図。
【図６】電流パルスによる磁界を磁化容易軸方向に作用させた場合の記録層の磁壁の移動を説明する図。
【図７】第１実施形態の比較例の書き込み制御方法に用いられる書き込みパルスの波形図。
【図８】第１実施形態の書き込み制御方法をＭＲＡＭの各ビットに用いた場合のＭＲＡＭの低抵抗値Ｒ０と、ＭＲ比との関係を示す図。
【図９】比較例の書き込み制御方法をＭＲＡＭの各ビットに用いた場合のＭＲＡＭの低抵抗値Ｒ０と、ＭＲ比との関係を示す図。
【図１０】本発明の第２実施形態による書き込み制御方法に用いられる電流パルス波形を示す図。
【図１１】本発明の第３実施形態による書き込み制御方法に用いられる電流パルス波形を示す図。
【図１２】本発明の第４実施形態による書き込み制御方法が用いられるＭＲＡＭのＴＭＲ素子の構成を示す断面図。
【図１３】第４実施形態による書き込み制御方法に用いられる電流パルス波形を示す図。
【図１４】本発明の第５実施形態による磁気抵抗ランダムアクセスメモリの回路図。
【図１５】第５実施形態の磁気抵抗ランダムアクセスメモリにおいて、データ“０”書き込みを行う場合の波形図。
【図１６】第５実施形態の磁気抵抗ランダムアクセスメモリにおいて、データ“１”書き込みを行う場合の波形図。
【図１７】本発明の第６実施形態による磁気抵抗ランダムアクセスメモリの回路図。
【符号の説明】
【００７２】
１  ＴＭＲ素子
２  参照層（磁化固着層）
４  トンネルバリア層
６  記録層（磁化自由層）
１０  ビット線
２０  ワード線
【図１】
2007188578.tif 000003
【図２】
2007188578.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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