(57)【要約】【課題】本発明は、低コストで回路サイズを増大させることなくサージ電圧の影響を低減したプラズマディスプレイ装置及びプラズマディスプレイパネル駆動回路を提供することを目的とする。【解決手段】プラズマディスプレイ装置は、グランド電位と電源電位との差が略５０Ｖ以上の電源電圧で動作するＩＣと、ＩＣの近傍でＩＣのグランド電位と電源電位との間に結合されるセラミックコンデンサと、グランド電位と電源電位との間でセラミックコンデンサに直列に接続される抵抗を含む。【選択図】図４
2007328179.tif 000002
【特許請求の範囲】
【請求項１】
グランド電位と電源電位との差が略５０Ｖ以上の電源電圧で動作するＩＣと、
該ＩＣの近傍で該ＩＣの該グランド電位と該電源電位との間に結合されるセラミックコンデンサと、
該グランド電位と該電源電位との間で該セラミックコンデンサに直列に接続される抵抗
を含むプラズマディスプレイ装置。
【請求項２】
第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成された表示パネルと、
該複数の第１の電極を駆動する第１のドライバ回路と、
該複数の第２の電極を駆動する第２のドライバ回路と、
該第１のドライバ回路が該複数の第１の電極を順次走査して駆動する際に該複数の第３の電極を駆動する第３のドライバ回路
を含み、前記ＩＣは該第１のドライバ回路に内蔵され該複数の第１の電極を順次走査するよう構成された回路であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
該ＩＣを搭載する基板を更に含み、該セラミックコンデンサ及び抵抗は該基板に搭載されることを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項４】
該ＩＣの該グランド電位と該電源電位との間に接続され該ＩＣを駆動する該電源電圧を供給する電解コンデンサを更に含むことを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項５】
該ＩＣを第１のＩＣとして該第１のＩＣと同一の第２のＩＣを更に含み、該第２のＩＣの該グランド電位と該電源電位は該電解コンデンサに接続され、該第２のＩＣの該グランド電位と該電源電位との間にはセラミックコンデンサは接続されておらず、該第２のＩＣと該電解コンデンサとの間の配線距離は該第１のＩＣと該電解コンデンサとの間の配線距離よりも短いことを特徴とする請求項４記載のプラズマディスプレイ装置。
【請求項６】
該セラミックコンデンサは、チップ積層セラミックコンデンサであることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項７】
該抵抗はチップ抵抗であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項８】
該抵抗は該セラミックコンデンサが破壊することのない許容可能な電流量で破壊するよう構成されることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項９】
第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成された表示パネルに対して、該複数の第３の電極が駆動される際に該複数の第１の電極を順次走査して駆動するよう構成された駆動回路であって、
グランド電位と電源電位との差が略５０Ｖ以上の電源電圧で動作し該複数の第１の電極を順次走査するよう構成されたＩＣと、
該ＩＣの近傍で該ＩＣの該グランド電位と該電源電位との間に結合されるセラミックコンデンサと、
該グランド電位と該電源電位との間で該セラミックコンデンサに直列に接続される抵抗
を含むプラズマディスプレイパネルの駆動回路。
【請求項１０】
該ＩＣを搭載する基板を更に含み、該セラミックコンデンサ及び抵抗は該基板に搭載されることを特徴とする請求項９記載のプラズマディスプレイパネルの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置及び表示装置駆動回路に関し、詳しくはプラズマディスプレイ装置及びプラズマディスプレイパネルの駆動回路に関する。
【背景技術】
【０００２】
プラズマディスプレイパネルは、電極が形成された２枚のガラス基板に挟まれた空間に放電用のガスを満たし、電極間に電圧を印加することで放電を発生させ、この放電から発生した紫外線により基板上に形成された蛍光体を励起発光させて表示を行う。大画面化が容易であること、自発光タイプで表示品質が良いこと、応答速度が速いこと等の理由から特に大画面用の表示デバイスとして広く普及している。
【０００３】
表示パネルには、平行に配置されたＸ電極及びＹ電極が形成され、それらに直交するようにアドレス電極が形成されている。Ｘ電極とＹ電極とは、主に表示発光を行うための維持放電を実施する電極である。このＸ電極とＹ電極との間に、繰り返し電圧パルスを印加することで維持放電を行う。さらに、Ｙ電極は表示データを書き込む際の走査用電極としても機能する。アドレス電極は発光させる放電セルを選択するための電極であり、Ｙ電極とアドレス電極との間に放電セルを選択する書込み放電を行うために、表示データに対応したアドレス電圧パルスを印加する。
【０００４】
Ｘ電極を駆動するＸ電極駆動回路は、維持放電を発生させるための電圧を供給するだけであるので、ＭＯＳＦＥＴで構成された単純なスイッチからなる回路である。それに対してＹ電極を駆動するＹ電極駆動回路は、維持放電を発生させるための電圧を供給するだけではなく、表示データを書き込む際の走査用電極としても機能するので、走査用のスキャンＩＣが用いられる。
【０００５】
図１は、従来のＹ電極駆動回路の構成の一例を示す図である。図１のＹ電極駆動回路は、スイッチ１１乃至１９、電源２０、ダイオード２１乃至２３、抵抗２４及び２５、コンデンサ２６乃至２９を含む。図１の各スイッチはＭＯＳＦＥＴで構成されている。各スイッチのＯＮ／ＯＦＦ制御は、ＭＯＳＦＥＴのゲート端に印加される信号電圧を制御することにより実現される。
【０００６】
スイッチ１１、スイッチ１２、ダイオード２１、及びダイオード２２がスキャンＩＣ（スキャン集積回路）１０に含まれる。スキャンＩＣ１０からの出力信号線ＯＵＴが複数のＹ電極のうちの対応する１つに接続される。実際には、１つのスキャンＩＣ１０には、スイッチ１１、スイッチ１２、ダイオード２１、ダイオード２２、及び出力信号線ＯＵＴのセットが複数個設けられており、複数本（例えば１９２本）のＹ電極を駆動可能となっている。電源２０には電圧ＶＳＣとしてＶｓ＋Ｖ２の直流電圧が印加されており、電解コンデンサ２６にて電圧変動を吸収することで、スキャンＩＣ１０の電源電圧ＶＤＨはＧＮＤに対して略一定電圧ＶＳＣに保持されている。なおここでＧＮＤはスキャンＩＣ１０のグランド電位側であるが、以下の説明から明らかなように、ＧＮＤは接地電位に固定されているものではなく動作に応じてその電位が変動する。また電圧ＶＳＣは略５０Ｖ以上の高電圧である。
【０００７】
図２は、Ｘ電極、Ｙ電極、及びアドレス電極の駆動波形の一例を示す図である。プラズマディスプレイパネルの駆動期間は、リセット期間、アドレス期間、及びサスティン期間とから主に構成される。リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示する画素を選択し、最後のサスティン期間において選択された画素を発光させる。
【０００８】
まずリセット期間においては、Ｘ電極と走査電極であるＹ電極とに対して、図示されるような電圧を印加することで、全ての表示セルの状態を一斉に初期状態に設定する。即ち、前回表示されたセルも表示されなかったセルも、同一の状態に初期化される。
【０００９】
このリセット期間中、図１の回路においては、スイッチ１５とスイッチ１３とがＯＮし、電圧Ｖ１＋Ｖｓをスイッチ１３経由でスキャンＩＣ１０に供給する。スキャンＩＣ１０では、供給された電圧Ｖ１＋Ｖｓがスイッチ１２に並列接続されたダイオード２２を経由して、パネルのＹ電極に供給される。これにより、パネルに設けられている全てのＹ電極に対して、電圧Ｖ１＋Ｖｓが印加される。次に、スイッチ１２、スイッチ１９、スイッチ１８を通ってパネル側からグランドに電流が流れることで、図２に示されるように−Ｖｓまで引き込む傾斜が緩やかなリセット消去パルスが形成される。
【００１０】
アドレス期間においては、走査電極であるＹ電極に順次−Ｖｙレベルの走査電圧パルスを印加していくことで、Ｙ電極を順次一本ずつ走査する。各Ｙ電極への走査電圧パルスの印加に同期させて、各アドレス電極に対し、Ｖａレベルのアドレス電圧パルスを印加する。これにより、各走査ライン上の表示画素の選択を行う。
【００１１】
このアドレス期間中、図１の回路においては、スキャンＩＣ１０のＧＮＤ側を−Ｖｙ（−（Ｖ２＋Ｖｓ））電圧に固定した状態に設定し、スイッチ１１又はスイッチ１２の何れかをＯＮすることにより、対応するＹ電極を走査駆動する。即ち、対応Ｙ電極にスキャンパルスを印加する場合には、スイッチ１１及びスイッチ１２をそれぞれＯＦＦ及びＯＮすることにより、−Ｖｙのパルスを出力信号線ＯＵＴから出力する。対応Ｙ電極にスキャンパルスを印加していない状態においては、スイッチ１１及びスイッチ１２をそれぞれＯＮ及びＯＦＦすることにより、出力信号線ＯＵＴをスキャンＩＣ１０のＶＤＨに維持しておく。このようにアドレス期間中には、スキャンＩＣ１０のスイッチ１１及び１２のスイッチング動作によりＹ電極へのパルスの印加を制御するので、各Ｙ電極毎の独立した駆動が可能となる。
【００１２】
次のサスティン期間においては、全ての走査電極Ｙと共通Ｘ電極とに対し、共通のＶｓレベル（Ｖｓ）のサスティンパルス（維持電圧パルス）を交互に印加する。これにより、アドレス期間で選択された画素を発光させ、サスティンパルスを連続印加することにより所定輝度での表示を行なう。
【００１３】
このサスティン期間中、図１の回路においては、スイッチ１２が常にＯＮした状態で、スイッチ１３とスイッチ１４とを交互にＯＮさせる。このときスイッチ１６とスイッチ１８とをＯＮさせておく。これにより、電圧Ｖｓのサスティンパルスと電圧−Ｖｓのサスティンパルスとを交互に出力信号線ＯＵＴから出力することができる。
【００１４】
このようにしてプラズマディスプレイパネルを駆動する場合、駆動対象が容量負荷であるので、パネル中の対向電極の電位差等に起因して、出力信号線ＯＵＴにサージ電圧が発生することが知られている。この出力信号線ＯＵＴに発生するサージ電圧は、スキャンＩＣ１０の電圧ＶＤＨに重畳されることになる。前述のように、スキャンＩＣ１０のＶＤＨとＧＮＤとの間の電圧は、電解コンデンサ２６により略一定値となるように構成されている。しかし実装された状態では、電解コンデンサ２６とスキャンＩＣ１０との間に距離があるために、電解コンデンサ２６から配線抵抗を介して離れた位置では、電圧が比較的自由に変動してしまう。このために、電解コンデンサ２６に近い位置のスキャンＩＣ１０におけるサージ電圧は小さいが、電解コンデンサ２６から遠い位置のスキャンＩＣ１０においては大きなサージ電圧がＶＤＨに重畳されてしまう。
【００１５】
スキャンＩＣ１０のＶＤＨは、ＧＮＤに対して定常状態で１２０Ｖ程度に設定されているが、上記のサージ電圧により１５０Ｖ程度まで上昇してしまう。スキャンＩＣ１０の最大許容可能電圧は１７０Ｖ程度であり、場合によっては最大許容可能電圧に近い電圧にまでＶＤＳが上昇することになる。
【００１６】
ＩＣ部品は、最大許容可能電圧（破壊直前の限界電圧）に近い状態で使用した場合には、使用寿命が短くなったり、故障率が高くなったりする。即ち、ストレスが大きい状態で使用すると故障しやすくなる。逆に、最大許容可能電圧よりも十分に低い電圧で、低ストレス状態で使用すれば、低い故障率で長い間使用することができる。このようにストレスを軽減することをディレーティングと呼ぶが、スキャンＩＣ１０においてディレーティングを満足させ、部品に高い信頼性を確保するためには、サージ電圧に対して何らかの対策をとる必要がある。
【００１７】
従来は、高耐圧のスキャンＩＣ１０を使用したり、サージ電圧の除去の為に大型のフィルムコンデンサをスキャンＩＣ１０の近傍に挿入したりすることにより、信頼性を確保していた。しかし高耐圧スキャンＩＣ１０は高価であり、そのようなスキャンＩＣ１０を使用することは、プラズマディスプレイパネル価格の上昇に繋がるという問題がある。また大型のフィルムコンデンサの使用は、同様にコスト増加の要因となると共に、回路サイズの増大にも繋がるという問題がある。
【特許文献１】特開平６−１８６９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上を鑑みて本発明は、低コストで回路サイズを増大させることなくサージ電圧の影響を低減したプラズマディスプレイ装置及びプラズマディスプレイパネル駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
プラズマディスプレイ装置は、グランド電位と電源電位との差が略５０Ｖ以上の電源電圧で動作するＩＣと、該ＩＣの近傍で該ＩＣの該グランド電位と該電源電位との間に結合されるセラミックコンデンサと、該グランド電位と該電源電位との間で該セラミックコンデンサに直列に接続される抵抗を含む。
【００２０】
プラズマディスプレイパネルの駆動回路は、第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成された表示パネルに対して、該複数の第３の電極が駆動される際に該複数の第１の電極を順次走査して駆動するよう構成された駆動回路であって、グランド電位と電源電位との差が略５０Ｖ以上の電源電圧で動作し該複数の第１の電極を順次走査するよう構成されたＩＣと、該ＩＣの近傍で該ＩＣの該グランド電位と該電源電位との間に結合されるセラミックコンデンサと、該グランド電位と該電源電位との間で該セラミックコンデンサに直列に接続される抵抗を含む。
【発明の効果】
【００２１】
本発明の少なくとも１つの実施例によれば、セラミックコンデンサと抵抗との直列接続からなるフィルタ回路をスキャンＩＣの直近に配置してＶＤＨとＧＮＤとの間に挿入することによりサージ電圧を抑制し、スキャンＩＣを最大許容可能電圧よりも十分に低い電圧で、低ストレス状態で使用することが可能となる。このようにして、スキャンＩＣに対してディレーティングを満足させ高い信頼性を確保する回路構成が、低コスト及び小さな回路サイズで実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２３】
図３は、本発明を適用するプラズマディスプレイ装置の主要部を示すブロック図である。図３に示されるプラズマディスプレイ装置は、表示パネル３１、アドレスドライバ回路３２、Ｙ電極駆動回路３３、及びＸ電極駆動回路３４を含む。Ｙ電極駆動回路３３は、スキャンドライバ回路４１、サスティンパルス回路４２、及びリセット／アドレス電圧発生回路４３を含む。Ｘ電極駆動回路３４は、サスティンパルス回路４５、及びリセット／アドレス電圧発生回路４６を含む。図３に示される各回路は、クロック信号、表示データ、垂直同期信号、水平同期信号等の各種制御信号により制御される。
【００２４】
アドレスドライバ回路３２は、表示データに応じたアドレス電圧パルスをクロック信号に同期して各アドレス電極Ａ１乃至Ａｍに印加する。Ｙ電極駆動回路３３は、各Ｙ電極Ｙ１乃至Ｙｎを独立して駆動する。Ｘ電極駆動回路３４は、全てのＸ電極Ｘ１乃至Ｘｎを共通に駆動する。
【００２５】
アドレスドライバ回路３２、Ｙ電極駆動回路３３、及びＸ電極駆動回路３４の動作によるアドレス電極、Ｙ電極、及びＸ電極の駆動波形は、従来の構成の場合と同様であり、例えば図２に示す駆動波形となる。リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示する画素を選択し、最後のサスティン期間において選択された画素を発光させる。
【００２６】
リセット期間においては、Ｙ電極駆動回路３３のリセット／アドレス電圧発生回路４３がリセット電圧を発生し、スキャンドライバ回路４１がリセット電圧を全てのＹ電極Ｙ１乃至Ｙｎに印加する。またＸ電極駆動回路３４のリセット／アドレス電圧発生回路４６が発生したリセット電圧が、全てのＸ電極Ｘ１乃至Ｘｎに印加される。
【００２７】
アドレス期間においては、スキャンドライバ回路４１が、リセット／アドレス電圧発生回路４３の発生したアドレス電圧により各Ｙ電極Ｙ１乃至Ｙｎを一本ずつ順次駆動しながら、アドレスドライバ回路３２が、表示データに応じた各水平ラインの一ライン分のアドレス電圧パルスをアドレス電極Ａ１乃至Ａｍに並列に印加する。これにより表示するセルを選択して、各表示セル（画素）４８の表示・不表示（選択／非選択）を制御する。
【００２８】
サスティン期間においては、サスティンパルス回路４２により発生した維持電圧パルスをスキャンドライバ回路４１を介してＹ電極Ｙ１乃至Ｙｎに印加すると共に、サスティンパルス回路４５により発生した維持電圧パルスをＸ電極駆動回路３４からＸ電極Ｘ１乃至Ｘｎに印加する。維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。なおアドレス電極Ａ１乃至Ａｍ、Ｘ電極Ｘ１乃至Ｘｎ、及びＹ電極Ｙ１乃至Ｙｎは、表示パネル３１の前面ガラス基板と背面ガラス基板との間に配置されている。また隔壁がアドレス電極Ａ１乃至Ａｍ間に設けられている。
【００２９】
上記のようなプラズマディスプレイ装置においては、各表示セルの発光回数を制御することにより、濃淡の階調表示を行うことが可能である。プラズマディスプレイパネルの放電は、オン又はオフの２値の状態しかとれないので、発光の回数により明るさの濃淡即ち階調を表現する。そのためにフレームを複数（例えば１０個）のサブフィールドに分割する。各サブフィールドをリセット期間、アドレス期間、サスティン期間により構成し、サスティン期間の長さ即ち発光回数をそれぞれのサブフィールドで異ならせる。例えば、第１サブフィールドから第１０サブフィールドのサスティン期間の長さの比率を、１：２：４：８：〜：５１２とする。表示するセルの輝度に応じてサブフィールドを選択して放電させることにより、所望の階調でセルを表示することができる。
【００３０】
図４は、本発明によるＹ電極駆動回路３３の構成の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３１】
図４のＹ電極駆動回路３３は、図１に示される構成と同様のスイッチ１１乃至１９、電源２０、ダイオード２１乃至２３、抵抗２４及び２５、コンデンサ２６乃至２９に加え、チップセラミックコンデンサ５２、及びチップ抵抗５３を含む。チップセラミックコンデンサ５２とチップ抵抗５３とで、サージ電圧抑制用のフィルタ回路５１を構成する。
【００３２】
図１の構成と同様に、スイッチ１１、スイッチ１２、ダイオード２１、及びダイオード２２がスキャンＩＣ１０に含まれる。スキャンＩＣ１０からの出力信号線ＯＵＴが複数のＹ電極のうちの対応する１つに接続される。実際には、１つのスキャンＩＣ１０には、スイッチ１１、スイッチ１２、ダイオード２１、ダイオード２２、及び出力信号線ＯＵＴのセットが複数個設けられており、複数本（例えば１９２本）のＹ電極を駆動可能となっている。Ｙ電極駆動回路３３のうちスキャン・ドライブ・モジュール基板５０に搭載されていない部分は、各Ｙ電極に共通である。
【００３３】
スキャンＩＣ１０がスキャン・ドライブ・モジュール基板５０（プリント回路基板）に搭載されている。図示の都合上、１つのスキャン・ドライブ・モジュール基板５０に対して１つのスキャンＩＣ１０しか示されていないが、実際には複数（図５参照）のスキャンＩＣ１０が１つのスキャン・ドライブ・モジュール基板５０に搭載されている。
【００３４】
リセット期間、アドレス期間、及びサスティン期間におけるＹ電極駆動回路３３の動作は、図１において図２を参照して説明した通りである。リセット期間においては、リセット電圧がスキャンＩＣ１０に供給され、スキャンＩＣ１０内の経路を通り全てのＹ電極Ｙ１乃至Ｙｎに共通に印加される。アドレス期間においては、スキャンＩＣ１０に設けられたスイッチ１１及びスイッチ１２のスイッチング動作によりＹ電極へのパルスの印加を制御するので、Ｙ電極Ｙ１乃至Ｙｎをそれぞれ独立に駆動して、Ｙ電極一本ずつに順次走査パルスを印加することが可能となる。またサスティン期間においては、維持放電電圧がスキャンＩＣ１０に供給され、スキャンＩＣ１０内の経路を通り、全てのＹ電極Ｙ１乃至Ｙｎに共通に印加される。
【００３５】
このようにしてプラズマディスプレイパネルを駆動する場合、駆動対象が容量負荷であるので、表示パネル３１中の対向電極の電位差等に起因して、出力信号線ＯＵＴにサージ電圧が発生する。この出力信号線ＯＵＴに発生するサージ電圧は、スキャンＩＣ１０の電圧ＶＤＨに重畳されることになる。
【００３６】
このサージ電圧を抑制するために、図４のＹ電極駆動回路３３では、スキャン・ドライブ・モジュール基板５０上で、スキャンＩＣ１０の直ぐ近傍にチップセラミックコンデンサ５２及びチップ抵抗５３を配置し、スキャンＩＣ１０のＶＤＨとＧＮＤとの間に挿入してある。このような構成とすることで、チップセラミックコンデンサ５２及びチップ抵抗５３からなるフィルタ回路５１のフィルタリング効果により、出力信号線ＯＵＴに発生するサージ電圧が重畳されてＶＤＨが定常値を大幅に上回る高電圧になってしまうことを防止する。即ち、チップセラミックコンデンサ５２の積分効果によりサージ電圧の急峻な波形をなまらせて、ＶＤＨの上昇を抑制することができる。
【００３７】
但し、過剰に大きなサージ電圧が印加された場合には、チップセラミックコンデンサ５２が破壊されて短絡状態となってしまう可能性がある。そこでＶＤＨとＧＮＤとの間でチップセラミックコンデンサ５２と直列に接続したチップ抵抗５３として、そのような過剰な電圧に応じて過剰な電流が流れた場合に破壊する程度の抵抗値のものを使用する。即ち、チップセラミックコンデンサ５２が破壊され短絡状態となる前に、チップ抵抗５３が破壊され開放状態となるような構成とする。これにより、過剰に大きなサージ電圧が印加されてしまった場合であっても、ＶＤＨとＧＮＤとが短絡してしまうことはなく、スキャンＩＣ１０が動作不能となることはない。
【００３８】
前述のように、従来、大型のフィルムコンデンサをＶＤＨとＧＮＤとの間に挿入する構成は存在したが、セラミックコンデンサを挿入する構成はなかった。これは、フィルムコンデンサが優れた高耐圧性を有するのに対して、セラミックコンデンサは低耐圧だからである。ＶＤＨとＧＮＤとの間のように定常状態で１２０Ｖ、更にサージ電圧で１５０Ｖに達するような高電圧が印加される条件では、耐圧性に優れ破壊される可能性の殆どないフィルムコンデンサを使用するのが当然であった。仮に低耐圧なセラミックコンデンサを使用したのでは、破壊されてしまう危険性があり、しかも破壊された場合に短絡状態となりスキャンＩＣ１０の動作が不能となってしまう。
【００３９】
本発明では、セラミックコンデンサと抵抗との直列接続を用いることで、仮に破壊されても開放状態となる構成を実現し、セラミックコンデンサの使用を可能にしている。本発明で用いるようなセラミックコンデンサは従来使用していたようなフィルムコンデンサに比較して安価であり、コスト削減をはかることができる。
【００４０】
またフィルムコンデンサにはチップ形状のものはなく、円盤状で接続端子が延びているタイプのものしかない。従来、例えば２ｃｍ×２ｃｍ程度のサイズのフィルムコンデンサがサージ電圧抑制用に使用されていた。それに対して本発明で使用するチップセラミックコンデンサ５２は、チップ形状で積層構造のセラミックコンデンサであり、例えば２ｍｍ×１．２５ｍｍ程度のサイズのものを使用することができる。このようにチップセラミックコンデンサ５２の使用により、回路サイズの削減を図ることができる。しかもチップ形状であるので取り付け時にコンデンサにかかるストレスが小さく、部品が損傷してしまう可能性を抑えることができる。
【００４１】
このように本発明では、チップセラミックコンデンサ５２とチップ抵抗５３との直列接続からなるフィルタ回路５１をスキャンＩＣ１０の直近に配置してＶＤＨとＧＮＤとの間に挿入することによりサージ電圧を抑制し、スキャンＩＣ１０を最大許容可能電圧よりも十分に低い電圧で、低ストレス状態で使用することが可能となる。このようにして、スキャンＩＣ１０に対してディレーティングを満足させ高い信頼性を確保する回路構成が、低コスト及び小さな回路サイズで実現することができる。
【００４２】
図５は、ＶＤＨとＧＮＤとの間の電圧値の実測波形の一例を示す図である。図５（ａ）には、従来のＹ電極駆動回路（図１）においてサスティン期間中にＶＤＨとＧＮＤとの間の電圧が変動する様子が示されている。また図５（ｂ）には、本発明のＹ電極駆動回路（図４）においてサスティン期間中にＶＤＨとＧＮＤとの間の電圧が変動する様子が示されている。
【００４３】
図５（ａ）に示す従来のＹ電極駆動回路の動作においては、サージ電圧が重畳され最大ピークでは１４８．４Ｖの電圧が発生している。それに対して図５（ｂ）に示す本発明のＹ電極駆動回路の動作においては、チップセラミックコンデンサ５２及びチップ抵抗５３からなるフィルタ回路５１によりサージ電圧が抑制され、最大ピークの電圧値は１２７．２Ｖとなっている。このように本発明によるフィルタ回路５１を挿入することにより、確実にサージ電圧を抑制し、信頼性を確保できる条件でスキャンＩＣ１０を動作させることが可能となる。
【００４４】
図６は、本発明によるＹ電極駆動回路３３の変形例を説明するための図である。図６に示すのはＹ電極駆動回路３３を実装した場合の構成であり、図４に示すＹ電極駆動回路３３のうちスキャン・ドライブ・モジュール基板５０に搭載されるスキャンＩＣ１０とフィルタ回路５１以外の部分が、駆動回路６０として示されている。
【００４５】
図６において、駆動回路６０により生成されたリセット用、アドレス走査用、及び維持放電用の各種電圧及び電圧パルスが、基板結合部６１を介してスキャン・ドライブ・モジュール基板５０上の複数のスキャンＩＣ１０に供給される。１つの駆動回路６０には２つのスキャン・ドライブ・モジュール基板５０が接続され、各スキャン・ドライブ・モジュール基板５０には４つのスキャンＩＣ１０が搭載されている。この構成では、例えば各スキャンＩＣ１０が駆動するＹ電極の数は１９２本であり、全体で１５３６本のＹ電極を駆動することになる。各スキャンＩＣ１０の出力信号線は、フレキシブルケーブル６２を介して、表示パネル３１のＹ電極Ｙ１乃至Ｙｎに接続される。
【００４６】
図４に示される電解コンデンサ２６は、駆動回路６０内部に１つ設けられる。駆動回路６０に設けられる１つの電解コンデンサ２６を電源２０の電圧ＶＳＣにより充電し、充電された電圧を電解コンデンサ２６から各スキャンＩＣ１０に供給する。この供給経路は、電解コンデンサ２６から、駆動回路６０内部及び基板結合部６１を通りスキャン・ドライブ・モジュール基板５０上に設けられた配線を介して、スキャンＩＣ１０に通じている。
【００４７】
前述のように、電解コンデンサ２６とスキャンＩＣ１０との距離、即ち上記供給経路の長さに応じて、スキャンＩＣ１０のＶＤＨに重畳されて現れるサージ電圧の大きさが異なる。供給経路が短い即ち電解コンデンサ２６（電圧供給源）からの距離が短いスキャンＩＣ１０においては、サージ電圧は比較的小さく、供給経路が長い即ち電解コンデンサ２６（電圧供給源）からの距離が長いスキャンＩＣ１０においては、サージ電圧は比較的大きい。
【００４８】
図６の例では８つのスキャンＩＣ１０のうちで、例えばＩＣ４、ＩＣ５、ＩＣ６、ＩＣ７については電解コンデンサ２６からの距離が短くサージ電圧が比較的小さく、例えばＩＣ１、ＩＣ２、ＩＣ３、ＩＣ８については電解コンデンサ２６からの距離が長くサージ電圧が比較的大きい。このような場合、電解コンデンサ２６からの距離が長くサージ電圧が比較的大きいスキャンＩＣ１０、即ちＩＣ１、ＩＣ２、ＩＣ３、ＩＣ８にのみ、本発明によるフィルタ回路５１を設ける構成としてよい。フィルタ回路５１をスキャンＩＣ１０のＶＤＨとＧＮＤとの間に挿入することで、ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ８についてはサージ電圧を抑制することができる。ＩＣ４、ＩＣ５、ＩＣ６、ＩＣ７についてはサージ電圧が比較的小さいので、フィルタ回路５１無しでも、スキャンＩＣ１０を余裕のある状態（ディレーティングが十分な状態）で駆動させることができる。
【００４９】
このように複数のスキャンＩＣ１０の内で、電解コンデンサ２６からの配線距離が遠いスキャンＩＣ１０にのみフィルタ回路５１を設けることで、全てのスキャンＩＣ１０にフィルタ回路５１を設ける場合と比較して、更にコスト及び回路サイズを削減することができる。なお電解コンデンサ２６からの配線距離が短いスキャンＩＣ１０（図６の例ではＩＣ４、ＩＣ５、ＩＣ６、ＩＣ７）においてもサージ電圧が無視できない程大きい場合には、全てのスキャンＩＣ１０（ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６、ＩＣ７、ＩＣ８）にフィルタ回路５１を設ければよい。
【００５０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５１】
例えば上記実施例では、Ｙ電極駆動回路のスキャンＩＣについてフィルタ回路を設ける構成について説明したが、本発明の適用はＹ電極駆動回路のスキャンＩＣに限られるものではない。何らかのＩＣを５０Ｖ程度以上の高電圧電源で使用する条件下で電源電圧にサージ電圧が重畳される場合には、ＩＣのタイプに関わらずに本発明のフィルタ回路を適用して、サージ電圧を抑制することができる。
【図面の簡単な説明】
【００５２】
【図１】従来のＹ電極駆動回路の構成の一例を示す図である。
【図２】Ｘ電極、Ｙ電極、及びアドレス電極の駆動波形の一例を示す図である。
【図３】本発明を適用するプラズマディスプレイ装置の主要部を示すブロック図である。
【図４】本発明によるＹ電極駆動回路の構成の一例を示す図である。
【図５】ＶＤＨとＧＮＤとの間の電圧値の実測波形の一例を示す図である。
【図６】本発明によるＹ電極駆動回路の変形例を説明するための図である。
【符号の説明】
【００５３】
１０  スキャンＩＣ
１１〜１９  スイッチ
２０  電源
２１〜２３  ダイオード
２４、２５  抵抗
２６〜２９  コンデンサ
３１  表示パネル
３２  アドレスドライバ回路
３３  Ｙ電極駆動回路
３４  Ｘ電極駆動回路
５０  スキャン・ドライブ・モジュール基板
５１  フィルタ回路
５２  チップセラミックコンデンサ
５３  チップ抵抗
【図１】
2007328179.tif 000003
【図２】
2007328179.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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