(57)【要約】 【課題】  金属／半導体／金属の積層構造の双方向ショットキーダイオードの形成方法を提供する。【解決手段】  下部電極１０４と上部電極１１４との間に挟持されるシリコン半導体層１１０を堆積する工程と、閾値電圧、降伏電圧、及び、オン／オフ電流比を有する双方向ショットキーダイオードを形成する工程と、双方向ショットキーダイオードの閾値電圧、降伏電圧、オン／オフ電流比をシリコン半導体層の膜厚１１２の制御によって調整する工程と、を備える。閾値電圧と降伏電圧は何れもシリコン半導体層の膜厚の増加に従って増加する。オン／オフ電流比に対してシリコン半導体層の最適膜厚が存在する。化学気相成長法またはＤＣスパッタリング法を用いて非晶質シリコンまたは多結晶シリコンの半導体層を形成する。シリコン半導体層はＶ族のドナー材料でドーピングできる。当該ドーピングによって閾値電圧は減少し、降伏電圧は増加する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン半導体から金属／半導体／金属の積層構造を有する双方向ショットキーダイオードを形成する方法であって、
下部電極と上部電極との間に挟持されるシリコン半導体層を堆積する工程と、
閾値電圧、降伏電圧、及び、オン／オフ電流比を有する前記双方向ショットキーダイオードを形成する工程と、
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を前記シリコン半導体層の膜厚の制御によって調整する工程と、
を備えることを特徴とする双方向ショットキーダイオードの形成方法。
【請求項２】
前記シリコン半導体層を堆積する工程において、非晶質シリコンまたは多結晶シリコンの前記シリコン半導体層を形成することを特徴とする請求項１に記載の双方向ショットキーダイオードの形成方法。
【請求項３】
前記シリコン半導体層を堆積する工程において、化学気相成長法（ＣＶＤ）またはＤＣスパッタリング法を堆積方法として用いることを特徴とする請求項２に記載の双方向ショットキーダイオードの形成方法。
【請求項４】
前記シリコン半導体層を堆積する工程において、前記ＤＣスパッタリング法を用いて非晶質シリコンの前記シリコン半導体層を形成する場合、
シリコンターゲットを用い、
約１００〜３００Ｗの範囲の出力でスパッタリングし、
約２０〜２００℃の温度で基板を加熱し、
約７．０〜９．０ｍＴｏｒｒの範囲の堆積圧力を生成し、
アルゴン雰囲気を用いて、
約７〜１５０分の範囲の時間で堆積を行い、
非晶質シリコンを形成することを特徴とする請求項３に記載の双方向ショットキーダイオードの形成方法。
【請求項５】
前記シリコン半導体層を堆積する工程において、前記ＤＣスパッタリングを用いて多結晶シリコンの前記シリコン半導体層を形成する場合、
前記非晶質シリコンの形成に続いて、５５０℃を超える温度でアニーリングを行い、
多結晶シリコンを形成することを特徴とする請求項４に記載の双方向ショットキーダイオードの形成方法。
【請求項６】
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を調整する工程において、前記ＤＣスパッタリング出力の増加に応じて、前記閾値電圧を減少させ、前記降伏電圧を増加させ、前記オン／オフ電流比を減少させることを特徴とする請求項４に記載の双方向ショットキーダイオードの形成方法。
【請求項７】
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を調整する工程において、前記基板温度の増加に応じて、前記閾値電圧を減少させ、前記降伏電圧を増加させ、前記オン／オフ電流比を減少させることを特徴とする請求項４に記載の双方向ショットキーダイオードの形成方法。
【請求項８】
前記シリコン半導体層を堆積する工程において、前記ＤＣスパッタリング法を用いて非晶質シリコンの前記シリコン半導体層を形成する場合に、０〜５％の範囲の酸素分圧を用い、
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を調整する工程において、前記酸素分圧の増加に応じて、前記閾値電圧及び前記降伏電圧を増加させることを特徴とする請求項４に記載の双方向ショットキーダイオードの形成方法。
【請求項９】
前記シリコン半導体層を堆積する工程において、第１膜厚を基準膜厚とする前記シリコン半導体層を形成する場合、
前記酸素分圧の増加に応じて、前記双方向ショットキーダイオードの前記オン／オフ電流比を調整する工程において、
前記シリコン半導体層の膜厚が前記第１膜厚より薄い場合、前記オン／オフ電流比が減少し、
前記シリコン半導体層の膜厚が前記第１膜厚より厚い場合、前記オン／オフ電流比が減少することを特徴とする請求項８に記載の双方向ショットキーダイオードの形成方法。
【請求項１０】
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を調整する工程において、前記シリコン半導体層の膜厚の増加に応じて、前記閾値電圧及び前記降伏電圧を増加させることを特徴とする請求項１に記載の双方向ショットキーダイオードの形成方法。
【請求項１１】
前記シリコン半導体層を堆積する工程において、第１膜厚を基準膜厚とする前記シリコン半導体層を形成する場合、
前記双方向ショットキーダイオードの前記オン／オフ電流比を変更する工程において、
前記シリコン半導体層の膜厚が前記第１膜厚を下回って減少するのに応じて、オン電流とオフ電流の両方が増加し、
前記シリコン半導体層の膜厚が前記第１膜厚を上回って増加するのに応じて、オン電流とオフ電流の両方が減少することを特徴とする請求項１０に記載の双方向ショットキーダイオードの形成方法。
【請求項１２】
前記シリコン半導体層を堆積する工程において、
化学気相成長法を堆積方法として用いて、
標準状態換算で約４０〜２００ｃｍ３／分の範囲の流量でシランを流入し、
約５００〜６００℃の範囲の温度で基板を加熱し、
約１５０〜２５０ｍＴｏｒｒの範囲の堆積圧力を生成し、
約１０分〜６時間の範囲の時間で堆積させることによって、前記シリコン半導体層の堆積を行うことを特徴とする請求項３に記載の双方向ショットキーダイオードの形成方法。
【請求項１３】
前記シリコン半導体層をＶ族のドナー材料でドーピングする工程を更に備え、
前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を調整する工程において、前記シリコン半導体層のドーピング量が増加するのに応じて、前記閾値電圧を減少させ、前記降伏電圧を増加させることを特徴とする請求項１２に記載の双方向ショットキーダイオードの形成方法。
【請求項１４】
前記シリコン半導体層を堆積する工程において、第１膜厚を基準膜厚とする前記シリコン半導体層を形成する場合、
前記シリコン半導体層のドーピングに応じて、前記双方向ショットキーダイオードの前記オン／オフ電流比を変更する工程において、
前記シリコン半導体層の膜厚が前記第１膜厚より薄い場合、前記オン／オフ電流比が減少し、
前記シリコン半導体層の膜厚が前記第１膜厚より厚い場合、前記オン／オフ電流比が減少することを特徴とする請求項１３に記載の双方向ショットキーダイオードの形成方法。
【請求項１５】
前記シリコン半導体層をドーピングする工程において、
砒素を約３０ｋｅＶのエネルギで、約１×１０１２ａｔｏｍｓ/ｃｍ２の注入量で注入し、
約１０分間、約５００℃の温度でアニーリングすることを特徴とする請求項１３に記載の双方向ショットキーダイオードの形成方法。
【請求項１６】
前記シリコン半導体層を堆積する工程において、約６００〜１２００ｎｍの範囲の膜厚を有する多結晶シリコン半導体層を形成し、
前記シリコン半導体層をドーピングする工程において、
ホウ素を約２００ｋｅＶのエネルギで、約１×１０１３ａｔｏｍｓ/ｃｍ２の注入量で注入し、
砒素を約３０ｋｅＶのエネルギで、約２×１０１５ａｔｏｍｓ/ｃｍ２の注入量で注入し、
約７００〜９００℃の範囲の温度で約３０〜９０分間アニーリングすることを特徴とする請求項１３に記載の双方向ショットキーダイオードの形成方法。
【請求項１７】
シリコン半導体から金属／半導体／金属の積層構造を有する双方向ショットキーダイオードを形成する方法であって、
シリコン基板を提供する工程と、
前記基板上のＰｔ層と前記Ｐｔ層上のＴｉＮ層で下部電極を形成する工程と、
前記下部電極上に非晶質シリコン半導体層を、１０〜８０ｎｍの範囲の膜厚で形成する工程と、
前記非晶質シリコン半導体層上にＴｉＮ上部電極を形成する工程と、
約０．８〜２Ｖの範囲の閾値電圧と、約２．５〜６Ｖの降伏電圧を有する双方向ショットキーダイオードを形成する工程と、
を備えることを特徴とする双方向ショットキーダイオードの形成方法。
【請求項１８】
前記非晶質シリコン半導体層を形成する工程において、約３０ｎｍの膜厚で非晶質シリコン膜を形成し、
前記双方向ショットキーダイオードを形成する工程において、約１．５Ｖの閾値電圧と約３．５Ｖの降伏電圧を有する双方向ショットキーダイオードを形成することを特徴とする請求項１７に記載の双方向ショットキーダイオードの形成方法。
【請求項１９】
前記双方向ショットキーダイオードを形成する工程において、前記下部電極と前記上部電極間の印加電圧が１Ｖで約６×１０-２Ａ／ｃｍ２のオフ電流に対し、前記下部電極と前記上部電極間の印加電圧が３Ｖで約１．５×１０２Ａ／ｃｍ２のオン電流となるオン／オフ電流比を有する双方向ショットキーダイオードを形成することを特徴とする請求項１８に記載の双方向ショットキーダイオードの形成方法。
【請求項２０】
前記非晶質シリコン半導体層をＶ族のドナー材料でドーピングする工程を更に備え、
前記双方向ショットキーダイオードを形成する工程において、約２〜３．５Ｖの範囲の閾値電圧と、約６〜１２Ｖの範囲の降伏電圧を有する双方向ショットキーダイオードを形成することを特徴とする請求項１７に記載の双方向ショットキーダイオードの形成方法。
【請求項２１】
前記非晶質シリコン半導体層を形成する工程において、約３０ｎｍの膜厚で非晶質シリコン膜を形成し、
前記双方向ショットキーダイオードを形成する工程において、約２．５Ｖの閾値電圧と、約６Ｖの降伏電圧を有する双方向ショットキーダイオードを形成することを特徴とする請求項２０に記載の双方向ショットキーダイオードの形成方法。
【請求項２２】
シリコン半導体から形成される金属／半導体／金属の積層構造を有する双方向ショットキーダイオードであって、
シリコン基板と、
前記基板上のＰｔ層、及び、前記Ｐｔ層上のＴｉＮ層から成る下部電極と、
前記下部電極上に形成された１０〜８０ｎｍの範囲の膜厚を有する非晶質シリコン半導体層と、
前記非晶質シリコン半導体層上に形成されたＴｉＮ上部電極と、
を備えることを特徴とする双方向ショットキーダイオード。
【請求項２３】
前記双方向ショットキーダイオードが、約０．８〜２Ｖの範囲の閾値電圧と、約２．５〜６Ｖの範囲の降伏電圧を有することを特徴とする請求項２２に記載の双方向ショットキーダイオード。
【請求項２４】
前記非晶質シリコン半導体層が約３０ｎｍの膜厚を有し、
前記双方向ショットキーダイオードが、約１．５Ｖの閾値電圧、約３．５Ｖの降伏電圧、及び、前記下部電極と前記上部電極間の印加電圧が１Ｖで約６×１０-２Ａ／ｃｍ２のオフ電流に対して前記下部電極と前記上部電極間の印加電圧が３Ｖで約１．５×１０２Ａ／ｃｍ２のオン電流となるオン／オフ電流比を有することを特徴とする請求項２２に記載の双方向ショットキーダイオード。
【請求項２５】
前記非晶質シリコン半導体層がドナーとなるＶ族元素のドーパント材料を含み、
前記双方向ショットキーダイオードが、約２〜３．５Ｖの範囲の閾値電圧、及び、約６〜１２Ｖの降伏電圧を有することを特徴とする請求項２２に記載の双方向ショットキーダイオード。
【請求項２６】
前記非晶質シリコン半導体層が約３０ｎｍの膜厚を有し、
前記双方向ショットキーダイオードが、約２．５Ｖの閾値電圧、及び、約６Ｖの降伏電圧を有することを特徴とする請求項２５に記載の双方向ショットキーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路（ＩＣ）製造プロセスに関し、特に、双方向ショットキーダイオードとして機能し、金属／半導体／金属（ＭＳＭ：Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｔａｌ）の積層構造を有するシリコン半導体から形成される半導体素子に関する。
【背景技術】
【０００２】
クロスポイントメモリアレイは、マトリックス状に並んだメモリ素子から成り、電気接点がｘ軸（即ちワード線）とｙ軸（即ちビット線）に沿って並んでいる。実施形態によっては、デジタル値がメモリ抵抗（高抵抗或いは低抵抗）として記憶されるものもある。メモリセルの記憶状態は、選択されたメモリ素子に接続するワード線に電圧を印加することによって読み出される。抵抗或いは記憶状態は、選択されたメモリセルに接続するビット線の出力電圧として読み出される。
【０００３】
クロスポイント抵抗メモリアレイは、読み出し時に障害を起こしやすいという問題がある。読み出し動作の一部として、電流は選択されたワード線から、選択されたメモリセルを経由してビット線に流れるが、同時に選択されたビット線と交差する非選択ワード線にも流れる。非選択ワード線に電流が流れることによって、出力インピーダンスが減少し、それに従い出力電圧も減少する。記憶状態を明確に区別するためには、出力電圧は記憶状態に応じて明確に区別される必要がある。
【０００４】
抵抗メモリセルに不要な電流が流れる問題は、直列接続したダイオードを用いることによって対処できる。ダイオードは逆バイアスでは電流が流れにくいためである。しかし、この特徴によって、抵抗メモリ素子にダイオードが直列接続して構成される１ダイオード／１抵抗型（１Ｄ１Ｒ）のメモリセルへの書き込みが困難になる。ダイオードに対して逆バイアスとなる書き込み電圧が使用できないためである。従って、１Ｄ１Ｒメモリセルは、モノポーラ型の書き込み（メモリ抵抗を高抵抗化する場合と低抵抗化する場合の書き込み電圧が同極性となる書き込み）に適している。更に、ダイオードは、最適な動作を得るために単結晶のシリコンから形成することが望ましい。しかし、薄膜堆積プロセスを用いて大きな結晶粒子を形成することは困難である。
【０００５】
大容量のクロスポイント抵抗メモリアレイにおいて、読み出し時におけるクロストークを最小限に抑えるために多くのクロスポイント抵抗メモリアレイ構造が提案されてきた。１Ｄ１Ｒメモリセルは、モノポーラ型のメモリアレイの書き込みに大変適している。しかし、高性能なダイオードは単結晶のシリコン上でしか製造できない。多層３次元アレイでは、上部層のダイオードは堆積したシリコンの再結晶化によって形成するが、その結果得られるダイオードは、通常良好な電気的特性を示さない。しかも、ダイオードをかなり厚いシリコン膜から形成する必要がある。
【０００６】
下記の特許文献１は、抵抗メモリ素子と金属／絶縁体／金属（ＭＩＭ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造のＭＩＭ素子を直列に接続してなるメモリセルを提案している。このＭＩＭ素子は、低バイアス下では非導電性を示す。バイアス電圧が一定値よりも高い場合、その導電性は大幅に増加する。当該電圧は、「電流上昇電圧」もしくは「バリスタ電圧」と呼ばれる。ＭＩＭ構造では、高電流領域に対して高電界が発生することにより、インパクトイオン化が生じる。広く知られているように、ＭＩＭ素子は高い電流密度ストレス下において不安定になる。これは、絶縁体に高電界が印加された時に、絶縁体に深いトラップ状態が生じ、局所的なアバランシェ降伏が生じるためである。結果として、電流電圧特性は電流が比較的低い状態においてのみ、可逆性を持つことになる。従って、ＭＩＭ非オーミック素子は、多数の書き込み動作を必要とするクロスポイントメモリセルには適さない。尚、具体的なＭＩＭ素子の材料、或いは、製造方法については、下記特許文献１では開示されていない。
【０００７】
【特許文献１】米国特許第６，７５３，５６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、導電性が順方向バイアス時には高く、逆バイアス時で比較的低電圧時には低く、逆バイアス時でも高電圧時には高い双方向ショットキーダイオード素子が、比較的低温で容易に製造できれば好都合である。
【０００９】
更に、抵抗メモリ装置で上記の双方向ショットキーダイオードを製造し、リーク電流の少ないバイポーラ型の書き込み（メモリ抵抗を高抵抗化する場合と低抵抗化する場合の書き込み電圧が逆極性となる書き込み）が可能な１Ｄ１Ｒクロスポイントメモリアレイが構築できれば好都合である。
【００１０】
これより、高電圧の（順方向及び逆方向）バイアス状態の下では順方向バイアス、逆方向バイアスの何れの電圧印加極性でも電流が流れるが、低電圧のバイアス状態の下では電流がブロックされる双方向ダイオード素子について説明する。双方向ダイオード素子を直列に接続することで、抵抗メモリセルに電流リミッタを追加することができる。これにより、高電圧印加によるバイポーラ型の書き込みが可能となり、低電圧の読み出し時には電流が非選択ワード線に流れないようにすることが可能となる。
【００１１】
従来の多くのクロスポイント抵抗メモリアレイでは、電流が選択されたワード線から選択されたメモリセルを経由してビット線に流れると同時に、ビット線と交差する非選択ワード線にも流れることによって、読み出し障害が生じる虞があった。しかし、メモリセル内に電流リミッタを備えるクロスポイントアレイであれば、非選択ワード線に電流が流れることを最小限に抑え、出力（読み出し）電圧を最小限に抑えることが可能である。
【００１２】
金属／半導体／金属（ＭＳＭ）構造の双方向ショットキーバリア素子は、正、負両方のバイアス電圧に関して対称的な非オーミック特性を現す。このＭＳＭ素子は、抵抗クロスポイントメモリアレイにおいてメモリセルの電流リミッタとして使用することができる。半導体の導電性は高く、トラップ状態の捕獲断面は小さいので、当該素子は高電界において安定した動作が可能である。ＭＳＭ素子の電流密度は、ＭＩＭ素子よりも数桁高くすることができる。
【００１３】
また、本発明のＭＳＭ素子は、１Ｄ１Ｒ型のクロスポイントメモリアレイへの応用に加えて、電流制限ダイオードを用いる他の応用、及び回路にも使用することができる。
【００１４】
従って、本発明は、従来のＭＩＭ素子の問題点、及び、上記ＭＳＭ構造の双方向ショットキーバリア素子の特徴に鑑みてなされたもので、その目的は、抵抗クロスポイントメモリアレイにおいてメモリセルの電流リミッタとして使用可能な双方向ショットキーバリアダイオード、及び、その形成方法を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る双方向ショットキーバリアダイオードの形成方法は、シリコン半導体から金属／半導体／金属の積層構造を有する双方向ショットキーダイオードを形成する方法であって、下部電極と上部電極との間に挟持されるシリコン半導体層を堆積する工程と、閾値電圧、降伏電圧、及び、オン／オフ電流比を有する前記双方向ショットキーダイオードを形成する工程と、前記双方向ショットキーダイオードの前記閾値電圧、前記降伏電圧、及び、前記オン／オフ電流比を前記シリコン半導体層の膜厚の制御によって調整する工程と、を備えることを特徴とする。ここで、閾値電圧と降伏電圧は何れもシリコン半導体層の膜厚の増加に従って増加する。また、オン／オフ電流比に対してはシリコン半導体層の最適な膜厚が存在する。
【００１６】
本発明に係る双方向ショットキーバリアダイオードの形成方法では、更に好ましくは、化学気相成長法（ＣＶＤ）またはＤＣスパッタリング法の何れかの堆積方法を用いて非晶質シリコンまたは多結晶シリコンの半導体層を形成する。例えば、ＤＣスパッタリングは非晶質シリコン半導体層の形成に用いることができる。非晶質シリコン半導体層は、その後にアニーリングされると多結晶シリコン半導体層となる。ＤＣスパッタリング出力を増加、或いは、基板温度を上昇させると、閾値電圧は減少し、降伏電圧は増加し、オン／オフ電流比は減少する。同様に、酸素分圧を増加させると、閾値電圧と降伏電圧は増加する。シリコン半導体層が最適な膜厚となるように堆積した場合、シリコン半導体層の堆積膜厚が最適膜厚よりも薄い場合は、オンオフ両方の電流が増加すると共に、オン／オフ電流比は減少する。同様に、当該堆積膜厚が最適膜厚よりも厚い場合、オンオフ両方の電流が減少すると共に、オン／オフ電流比も減少する。
【００１７】
本発明に係る双方向ショットキーバリアダイオードの形成方法では、ＣＶＤ法を用いてシリコン半導体層を堆積する場合は、シリコン半導体層はＶ族のドナー材料でドーピングすることができる。当該ドーピングによって閾値電圧は減少し、降伏電圧は増加する。ドーピングを用いる場合にも、オン／オフ電流比に対するシリコン半導体層の最適な膜厚は検討する必要がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る双方向ショットキーダイオード及びその形成方法（以下、適宜「本発明素子」及び「本発明方法」と称する）について、図面を参照して説明する。
【００１９】
図１は、シリコン半導体から形成される金属／半導体／金属の積層構造（ＭＳＭ構造）を有する双方向ショットキーダイオード（本発明素子）の部分断面図である。本発明素子１００は、シリコン基板１０２上に、下部電極（ＢＥ）１０４と非晶質シリコン半導体層１１０と上部電極（ＴＥ）１１４が順番に積層されて構成されている。下部電極（ＢＥ）１０４は、基板１０２の上のＰｔ層１０６とＰｔ層１０６上のＴｉＮ層１０８から成る。非晶質シリコン半導体層１１０は、下部電極１０４の上に積層され、１０〜８０ｎｍの膜厚１１２を有する。上部電極（ＴＥ）１１４は、非晶質シリコン半導体層１１０上に積層されたＴｉＮ層１１４から成る。
【００２０】
非晶質シリコン半導体の膜厚の範囲は、従来とは異なる値であり、予想外の値になると考えられる。以下で詳細に述べるように、最適な素子性能は膜厚に依存し、膜厚は閾値電圧、降伏電圧、オン／オフ電流比を考慮した上でそれらに対してバランスが保たれていなければならない。
【００２１】
以下で詳細に述べるように、本発明素子１００は、約０．８〜２Ｖの範囲の閾値電圧と、約２．５〜６Ｖの範囲の降伏電圧を有する。非晶質シリコン半導体層１１０の膜厚１１２が約３０ｎｍの場合、本発明素子１００の閾値電圧は約１．５Ｖ、降伏電圧は約３．５Ｖ、オン／オフ電流比は、下部電極１０４と上部電極１１４間の印加電圧が１Ｖの時（印加電圧が閾値電圧未満のオフ状態）に６×１０−２Ａ／ｃｍ２に対して、同印加電圧が３Ｖの時（印加電圧が閾値電圧以上のオン状態）に１．５×１０２Ａ／ｃｍ２で約３．５桁（１０３．５）である。
【００２２】
非晶質シリコン半導体層１１０にＶ族のドナーであるドーパント材料が含まれる場合、本発明素子１００の閾値電圧は約２〜３．５Ｖ、降伏電圧は約６〜１２Ｖの範囲となる。ドーピングされた非晶質シリコン半導体層１１０の膜厚１１２が約３０ｎｍである場合、本発明素子１００の閾値電圧は約２．５Ｖ、降伏電圧は約６Ｖとなる。
【００２３】
上記の材料の他に、上部電極１１４及び下部電極１０４は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、ＡｌＣｕ、Ｐｄ、Ｗ、Ｔｉ、Ｃｒ、Ｓｉ、Ａｌ、Ｒｈ、Ｔａ、Ｒｕ、ＴａＮ、ＹＢＣＯ、インジウムスズ酸化物（ＩＴＯ）、ＩｎＯ３、ＺｎＯ、ＲｕＯ２、Ｌａ１−ｘＳｒｘＣｏＯ３等の材料で形成することができる。但し、ここに列挙した材料以外にも本分野で使用され公知である電極材料は存在する。基板１０２はシリコンに限らず、Ｇｅ、ＳｉＯ２、ＧｅＡｓ、ガラス、石英、プラスチック等の材料でも構わない。また、ここまでは非晶質シリコン半導体材料を用いたが、他の実施形態では半導体材料には多結晶シリコンを用いる。
【００２４】
図２は、本発明素子１００を備えた抵抗メモリ装置のメモリセルの部分断面図である。メモリセル２００は、抵抗メモリ素子の下部電極（ＭＲＢＥ）２０２、及び、抵抗メモリ素子の下部電極２０２上にメモリ抵抗材料（ＭＲ）２０４を備える。このメモリ抵抗材料２０４の上に本発明素子１００を備える。本発明素子１００は図１及び上述の通りであり、簡略化のため重複する説明は割愛する。
【００２５】
抵抗メモリ素子下部電極２０２上のメモリ抵抗材料２０４は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、モット絶縁体、高温超伝導体（ＨＴＳＣ）、ペロブスカイト材料といった材料で構成される。
【００２６】
本発明素子１００の上部電極１１４はメモリセル２００の上部電極でもあり、ｘ軸方向に隣接するメモリセルの上部電極１１４は相互に接続され、メモリアレイ上のワード線を形成する。一方、抵抗メモリ素子下部電極２０２はメモリセル２００の下部電極でもあり、ｙ軸方向に隣接するメモリセルの下部電極２０２は相互に接続され、メモリアレイ上のビット線を形成する。メモリアレイでは、従来技術で公知であるように、複数のメモリセル２００が、各ビット線及び各ワード線に夫々接続している。尚、図２では、本発明素子１００は抵抗メモリ素子の上に形成されているが、これとは反対に、他の実施形態として、本発明素子１００を抵抗メモリ素子の下に形成してもよい（図示せず）。即ち、当該他の実施形態では、本発明素子１００の下部電極１０４がビット線となり、抵抗メモリ素子の下部電極２０２は本発明素子１００の上部電極１１４上に形成される。また、メモリ抵抗材料２０４上に抵抗メモリ素子の上部電極（図示せず）を設け、この上部電極（図示せず）がワード線となる。抵抗メモリ素子の上部電極及び下部電極としては、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、Ｒｕ、ＴｉＮ、Ｔｉ、Ａｌ、ＡＬＣｕ、Ｐｄ、Ｒｈ、Ｗ、Ｃｒ、導電性酸化物、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、ＴｉＮ等の材料が使用可能である。
【００２７】
本発明素子１００は、電流リミッタとして機能し、上述の如くクロスポイント抵抗性ランダムアクセスメモリ（ＲＲＡＭ）のメモリセル、及び、その他の用途に利用できる。当該応用のために、非晶質シリコンのＭＳＭ構造について、特に、ＤＣスパッタリング法を用いた、砒素を注入する場合としない場合の、膜厚が約１０ｎｍ〜８０ｎｍの非晶質シリコンを備えるＴｉＮ／非晶質シリコン半導体層／ＴｉＮのＭＳＭ構造について検討を行った。非晶質シリコン薄膜を備えた本発明素子の電流電圧（ＩＶ）曲線は非線形特性を示す。非晶質シリコン薄膜の膜厚が増加するにつれて、閾値電圧と降伏電圧は増加し、電流は減少する。本発明素子の非晶質シリコン半導体層の膜厚が約３０〜５０ｎｍの範囲では、興味深いデータが観察される。
【００２８】
〈実験方法〉
以下の検討では、基板はＰ型シリコン（１００）のウェハである。ＳＣ１、ＳＣ２洗浄、及び、２０：１のＨＦ（フッ化水素）中に浸漬してエッチングした後、膜厚１００ｎｍのＰｔ層、及び、膜厚１５０ｎｍのＴｉＮ層をシリコンウェハ上に堆積し、下部電極が形成される。下部電極と上部電極は、ＴｉＮ以外に幾つか例を挙げると、Ｐｔ、Ｉｒ、Ａｌ、ＡｌＣｕ、Ａｕ、Ａｇ、Ｐｄ、Ｒｈ、Ｗ、Ｔｉ、Ｃｒ等の金属を用いることができる。また、下部電極及び上部電極は、ＹＢＣＯ、ＩＴＯ、ＩｎＯ３、ＺｎＯ、ＲｕＯ２、Ｌａ１−ｘＳｒｘＣｏＯ３等の導電性酸化物でもよい。ＴｉＮ／非晶質シリコン／ＴｉＮ構造からは興味深いデータが得られる。
【００２９】
ＤＣスパッタリング法及びＣＶＤ法を用いて、ＴｉＮ層（下部電極）上に１０ｎｍ〜８０ｎｍの範囲の様々な膜厚の非晶質シリコン薄膜を堆積させることができる。ＤＣスパッタリング法とＣＶＤ法の各成膜条件を表１及び表２に挙げる。一つの試みとして、様々な膜厚を有するウェハの内、半分のウェハに３０ｋｅＶで１０１２ａｔｏｍｓ/ｃｍ２の注入量の砒素を注入し、５００℃で１０分間アニーリングを行う。また、２００ｋｅＶで１０１３ａｔｏｍｓ/ｃｍ２の注入量でホウ素を、３０ｋｅＶで２×１０１５ａｔｏｍｓ/ｃｍ２の注入量で砒素をダブルイオン注入法で注入し、約７００〜９００℃の温度で３０〜９０分間ポストアニール処理を行って、膜厚が１２００ｎｍの多結晶シリコン膜を形成する。最後に、膜厚が１５０ｎｍでＴｉＮから成る上部電極を非晶質シリコン薄膜上に堆積し、パターニングしてＭＳＭ構造の本発明素子を形成する。本実施例の素子構造は、シリコン／Ｐｔ（１００ｎｍ）／ＴｉＮ（１５０ｎｍ）／非晶質シリコン半導体層／ＴｉＮ（１５０ｎｍ）である。
【００３０】
非晶質シリコン膜の相はＸ線回折によって確認できる。膜厚や表面形態を調べるには走査型電子顕微鏡を用いる。様々な膜厚を有するＭＳＭ素子の特性は、精密な半導体パラメータアナライザ（ＨＰ４１５６Ａ）を用いて測定する。
【００３１】
【表１】
2007311772.tif 000003
【００３２】
【表２】
2007311772.tif 000004
【００３３】
〈実験結果〉
図３（ａ）乃至図３（ｆ）は、非晶質シリコン半導体層が様々な膜厚を持つ場合の本発明素子のＩＶ曲線を示すグラフである。素子サイズは、１００μｍ×１００μｍである。ＴｉＮの上部電極からＰｔ層の下部電極までの両電極間の電流及び電圧を測定している。膜厚１０ｎｍの非晶質シリコン半導体層を有するＭＳＭ素子のＩＶ曲線は、印加電圧が１Ｖ以下の場合、非線形特性を示す。図３（ａ）に示すように、閾値電圧は約０．２Ｖであり、降伏電圧は約１Ｖである。降伏後は、ＭＳＭ素子は非線形特性を示さなくなる。非晶質シリコン半導体層の膜厚が増加するにつれて、閾値電圧と降伏電圧は増加し、同じ印加電圧において電流は減少する。一方で、非晶質シリコン半導体層の膜厚を増加させることによって、本発明素子である非晶質シリコンＭＳＭ素子は電流リミッタへの応用にとってより好都合な非線形特性を示すようになる。
【００３４】
図３（ｂ）において、非晶質シリコン半導体層の膜厚は１５ｎｍ、閾値電圧は約０．８Ｖであり、降伏電圧は２．５Ｖより大きい。
【００３５】
図３（ｃ）において、非晶質シリコン半導体層の膜厚は２０ｎｍ、閾値電圧は約１．３Ｖであり、降伏電圧は２．５Ｖより大きい。本発明素子である非晶質シリコンＭＳＭ素子は、電流リミッタへの応用に適した、非常に良好な非線形特性を示す。
【００３６】
図３（ｄ）において、非晶質シリコン半導体層の膜厚は２５ｎｍ、閾値電圧は約１．７Ｖであり、降伏電圧は３．５Ｖより大きい。
【００３７】
図３（ｅ）において、非晶質シリコン半導体層の膜厚は３０ｎｍ、閾値電圧は約１．５Ｖであり、降伏電圧は３．５Ｖより大きい。
【００３８】
図３（ｆ）において、非晶質シリコン半導体層の膜厚は５０ｎｍ、閾値電圧は約２Ｖであり、降伏電圧は６Ｖより大きい。
【００３９】
図４は、閾値電圧、降伏電圧、非晶質シリコン半導体層の膜厚の関係を示すグラフである。非晶質シリコン半導体層の膜厚が３０ｎｍの図３（ｅ）のＭＳＭ素子は、興味深い電流制限特性を示す。印加電圧が３Ｖの場合における「オン」電流密度は、約１．５×１０２Ａ／ｃｍ２であり、印加電圧が１Ｖの場合における「オフ」電流密度は、約６×１０−２Ａ／ｃｍ２である。「オフ」電流密度に対する「オン」電流密度の比は、約３．５桁（１０３．５）である。
【００４０】
図５（ａ）乃至図５（ｄ）は、砒素を注入したシリコン半導体層を備えるＭＳＭ素子のＩＶ特性を示すグラフである。電流リミッタへの応用のために、非晶質シリコンＭＳＭ素子の非線形特性を更に検討すべく、砒素を注入した膜厚が３０ｎｍ〜８０ｎｍの範囲のシリコン半導体層について詳細に調べた。図５（ａ）において、非晶質シリコン半導体層の膜厚は３０ｎｍ、閾値電圧は約２．５Ｖであり、降伏電圧は６Ｖより大きい。
【００４１】
図５（ｂ）において、非晶質シリコン半導体層の膜厚は５０ｎｍ、閾値電圧は約３Ｖであり、降伏電圧は８Ｖより大きい。
【００４２】
図５（ｃ）において、非晶質シリコン半導体層の膜厚は６５ｎｍ、閾値電圧は約４Ｖであり、降伏電圧は１２Ｖより大きい。
【００４３】
図５（ｄ）において、非晶質シリコン半導体層の膜厚は８０ｎｍ、閾値電圧は約３．５Ｖであり、降伏電圧は１０Ｖより大きい。
【００４４】
図６は、非晶質シリコン半導体層に砒素をドーパントとして注入した場合の閾値電圧、降伏電圧、非晶質シリコン半導体層の膜厚の関係を示すグラフである。砒素を注入したシリコン半導体層を備えたＭＳＭ素子は、砒素を注入していない場合のＭＳＭ素子と比較して、閾値電圧と降伏電圧は高く、電流は減少しており、非常に良好な非線形特性を示している。これは砒素注入とポストアニール処理を行う間に、非晶質シリコン半導体層上の表面酸化物が形成されるためと考えられる。
【００４５】
図７（ａ）及び図７（ｂ）は非晶質シリコン半導体層の膜厚が１２００ｎｍで、素子サイズが２００μｍ×２００μｍのＭＳＭ素子のＩＶ曲線を示すグラフである。Ｐｔの上部電極からＰｔの下部電極までの両電極間の電流及び電圧を測定している。実験結果から、非晶質シリコン半導体層の膜厚が更に１２００ｎｍまで増加すると、閾値電圧と降伏電圧は５０Ｖを超えて増加する。電流は、非晶質シリコンの膜厚が増加するにつれて減少する。これは、ＭＳＭ素子の抵抗が増加することを意味している。印加電圧が低い場合は、閾値電圧は非常に小さい。しかし、ＩＶ曲線の測定に低い動作電圧を用いる前に、高電圧を印加して素子状態を切り替える高電圧トレーニングを行うと閾値電圧は増加する。閾値電圧は、印加電圧が増加するに従って増加するため、電流リミッタへの応用にとっては理想的でない。
【００４６】
図８（ａ）及び図８（ｂ）は非晶質シリコン半導体層の膜厚が１２００ｎｍで、素子サイズが２００μｍ×２００μｍのＭＳＭ素子のＩＶ曲線を示すグラフである。Ｐｔの上部電極からシリコンの下部電極までの両電極間の電流及び電圧を測定している。図８（ａ）に示すように、高い印加電圧に対してＩＶ曲線は非線形特性を示す。しかし、図８（ｂ）に示すように、低い印加電圧に対しては、ＩＶ曲線は線形を示す傾向がある。印加電圧が増加するに従って閾値電圧も増加する。実験結果により、厚い非晶質シリコン半導体層を有するＭＳＭ素子は、電流リミッタへの応用にとって理想的ではないということが分かる。
【００４７】
要約すると、非晶質シリコン半導体層を備えたＭＳＭ素子のＩＶ曲線は、非線形型特性を示し、非結晶シリコン半導体層の膜厚が増加するにつれて、閾値電圧、及び、降伏電圧は増加し、電流は減少する。シリコン半導体層に砒素を注入したＭＳＭ素子は、砒素注入がないＭＳＭ素子と比較すると、非常に良好な非線形を示し、閾値電圧及び降伏電圧は高く、電流は低くなる。これは砒素注入とポストアニール処理を行う間に、非晶質シリコン半導体層上に表面酸化物が形成されることが原因であると思われる。この表面酸化物は、ＨＦ表面洗浄によって取り除かれる。図３（ｅ）に示すように、膜厚が３０ｎｍの非晶質シリコンを備えたＭＳＭ素子からは、電流リミッタに好適なデータが得られる。印加電圧が３Ｖの場合における「オン」電流密度は、約１．５×１０２Ａ／ｃｍ２であり、印加電圧が１Ｖの場合における「オフ」電流密度は、約６×１０−２Ａ／ｃｍ２である。その比率は約３．５桁である。
【００４８】
クロスポイント抵抗メモリアレイは、書き込み妨害、書き込み障害、及び、読み出し障害を最小限にするために、個々の抵抗メモリ素子に直列に接続されたダイオード等の電流リミッタ素子を必要とする。個々の抵抗メモリ素子と直列に接続されたダイオードを備えたクロスポイントメモリアレイは、同一極性の電圧パルスを用いたモノポーラ書き込みのみが可能である。金属多層膜の上には高品質の（つまり単結晶の）ダイオードを製造できないため、ダイオードと抵抗メモリ素子を直列接続してなるメモリセルを集積化して抵抗クロスポイントメモリアレイを形成することは実現不可能である。金属／絶縁体／金属（ＭＩＭ）素子は、たとえごく僅かな電流密度での動作においても信頼性に乏しいため、ＭＩＭ電流リミッタはダイオードを代替できない。このＭＩＭ素子の信頼性の問題は、絶縁体の深いトラップ状態と局所的に生じる壊滅的な絶縁破壊にその原因がある。しかし、絶縁体を半導体材料に置き換えることで、双方向ショットキー構造が形成できる。
【００４９】
ＭＳＭ素子は双方向ショットキーダイオードとして機能する。電流密度は半導体に対する金属の障壁高さに依存する。ＭＳＭ素子の直列抵抗は、半導体材料の膜厚と比抵抗を減少させることによって減少する。半導体の膜厚が薄過ぎると、素子のリーク電流が増加し、低バイアス時の電流が大きくなり過ぎて、実際のメモリセルへの応用には不適となる。尚、ＭＳＭ素子の目的はメモリアレイ中の非選択メモリセルを流れる電流を制限することであるため、ＭＳＭ素子のＩＶ特性はゼロバイアス電圧近傍で対称である必要はない。従って、ＭＳＭ電極は同じ材料である必要はない。
【００５０】
〈本発明方法の説明〉
図９は、シリコン半導体からＭＳＭ構造の双方向ショットキーダイオード（ＭＳＭダイオード）を形成する方法（本発明方法）を模式的に示すフローチャートである。本発明方法は、説明を明瞭にするために、各工程に番号を付して番号順に示されているが、この工程番号は必ずしも工程の順序を決定付けるものではない。これらの工程は省略されたり、平行して行われたり、順序の厳守を要件とせずに行われることもある。例えば、一つの工程が、実質的に他の工程の一部となっている場合を含む。本発明方法はステップ９００から始まる。
【００５１】
ステップ９０２では、下部電極と上部電極の間に挟持されるシリコン半導体層を堆積する。ステップ９０２のシリコン半導体層を堆積する工程では、非晶質シリコンまたは多結晶シリコン材料から選択される半導体層をＣＶＤ法またはＤＣスパッタリング法で形成する。ステップ９０４では、閾値電圧、降伏電圧、オン／オフ電流比を有するＭＳＭダイオードを形成する。ステップ９０６では、シリコン半導体層の膜厚の制御に応じて、ＭＳＭダイオードの閾値電圧、降伏電圧、オン／オフ電流比を調整する。
【００５２】
一般に、ステップ９０２においてシリコン半導体層の膜厚を増加させると、閾値電圧と降伏電圧が増加するが（ステップ９０６）、オン／オフ電流比については最適な膜厚が存在する。最適な膜厚とは、大きなオン／オフ電流比が得られる膜厚を言う。ステップ９０２で、シリコン半導体層を当該最適膜厚（第１膜厚に相当）まで堆積させ、ステップ９０６で、ＭＳＭダイオードのオン／オフ電流比を調整する。この工程にはサブステップがある。ステップ９０２でシリコン半導体層の膜厚が最適膜厚よりも薄くなると、ステップ９０６ａで、オン電流、オフ電流は共に増加する。ステップ９０２でシリコン半導体層の膜厚が最適膜厚よりも厚くなると、ステップ９０６ｂで、オン電流、オフ電流は共に減少する。
【００５３】
一実施形態において、ステップ９０２では、ＤＣスパッタリング法を用いて非晶質シリコン半導体層を以下の手順で形成する。約２０〜２００℃の温度で基板を加熱し、約７．０〜９．０ｍＴｏｒｒの範囲の堆積圧力を生成し、アルゴン雰囲気を用い、ターゲットとしてシリコンを用い、約１００〜３００Ｗの範囲の出力でスパッタリングして、非晶質シリコン半導体層を形成する。
【００５４】
非晶質シリコン半導体層の形成に引き続いて、ステップ９０２では、ＤＣスパッタリング法を用いた多結晶シリコン半導体層の形成を行う。５５０℃を超える温度でアニーリングを行い、結果として多結晶シリコン半導体層が形成される。
【００５５】
一実施形態では、ステップ９０２でＤＣスパッタリング出力を増加させる、或いは、基板温度を上げることにより、ステップ９０６において、閾値電圧が減少し、降伏電圧が増加し、オン／オフ電流比が減少する。
【００５６】
ステップ９０２で、０〜５％の範囲の酸素分圧を用いたＤＣスパッタリング法で非晶質シリコン半導体を形成すると、ステップ９０６で、酸素分圧の増加に応じて閾値電圧と降伏電圧が増加する。ステップ９０２で堆積させるシリコン半導体層の膜厚を考慮して、ステップ９０６で、酸素分圧の増加に応じてＭＳＭダイオードのオン／オフ電流比を次のように調整する。シリコン半導体層の膜厚が（オン／オフ電流比に対して規定される）最適な膜厚よりも薄い時、オン／オフ電流比は減少する。同様に、シリコン半導体層の膜厚が最適膜厚よりも厚い時も、オン／オフ電流比は減少する。
【００５７】
ステップ９０２では、ＣＶＤ法を用いてシリコン半導体層を以下のように形成することもできる。約４０〜２００ｓｃｃｍ（標準状態換算ｃｍ３／分）の範囲の流量でシランを導入し、基板を約５００〜６００℃の範囲の温度で加熱し、約１５０〜２５０ｍＴｏｒｒの範囲の堆積圧力を生成し、約１０分〜６時間の範囲の時間で堆積を行い、シリコン半導体層を形成する。
【００５８】
他の実施形態では、ステップ９０３でシリコン半導体層をＶ族のドナー材料でドーピングする。次に、ステップ９０６で閾値電圧、降伏電圧、オン／オフ電流比を調整する。ここでは、ステップ９０３でのシリコン半導体層のドーピングが進むにつれて、閾値電圧を減少させ、降伏電圧を増加させる。
【００５９】
ステップ９０２で堆積させるシリコン半導体層の膜厚を考慮して、ステップ９０６で、ＭＳＭダイオードのオン／オフ電流比をシリコン半導体層のドーピングに応じて次のように変更する。シリコン半導体層の膜厚が（オン／オフ電流比に対して規定される）最適な膜厚よりも薄い時、オン／オフ電流比は減少する。同様に、シリコンの膜厚が最適膜厚よりも厚い時も、オン／オフ電流比は減少する。
【００６０】
一実施形態において、ステップ９０３のシリコン半導体層のドーピングには２つのサブステップ９０３ａ、９０３ｂがある。サブステップ９０３ａで、砒素を約３０ｋｅＶのエネルギ、１×１０１２ａｔｏｍｓ/ｃｍ２の注入量で注入し、サブステップ９０３ｂで、約５００℃の温度で約１０分間アニールする。他の実施形態では、ステップ９０２で、膜厚が約６００〜１２００ｎｍの範囲の多結晶シリコン半導体層を形成する。次に、ステップ９０３で、シリコン半導体層をドーピングする。ステップ９０３にはサブステップ９０３ａ、９０３ｂに代わるサブステップ９０３ｃ〜９０３ｅが設けられている。サブステップ９０３ｃで、ホウ素を約２００ｋｅＶのエネルギ、１×１０１３ａｔｏｍｓ/ｃｍ２の注入量で注入し、ステップ９０３ｄで、砒素を約３０ｋｅＶのエネルギ、２×１０１５ａｔｏｍｓ/ｃｍ２の注入量で注入し、ステップ９０３ｅで、約７００℃〜９００℃の温度で約３０〜９０分間アニールする。
【００６１】
図１０は、本発明方法の別実施形態を示すフローチャートである。別実施形態の本発明方法はステップ１０００から始まる。ステップ１００２では、シリコン基板を提供する。ステップ１００４では、シリコン基板上のＰｔ層とそのＰｔ層上のＴｉＮ層から成る下部電極を形成する。ステップ１００６では、下部電極の上に１０〜８０ｎｍの範囲の膜厚で非晶質シリコン半導体層を形成する。ステップ１００８では、非晶質シリコン半導体層の上にＴｉＮ上部電極を形成する。ステップ１０１０では、約０．８〜２Ｖの範囲の閾値電圧と、約２．５〜６ボルトの範囲の降伏電圧を有するＭＳＭダイオードを形成する。
【００６２】
一実施形態において、ステップ１００６で形成される非晶質シリコン半導体層の膜厚は、約３０ｎｍである。次に、ステップ１０１０において、閾値電圧が約１．５Ｖ、降伏電圧が約３．５ＶのＭＳＭダイオードを形成する。ステップ１０１０で形成するＭＳＭダイオードのオン／オフ電流比は、印加電圧が１Ｖの場合における「オフ」電流密度が６×１０−２Ａ／ｃｍ２に対し、印加電圧が３Ｖの場合における「オン」電流密度が約１．５×１０２Ａ／ｃｍ２であり、「オフ」電流密度に対する「オン」電流密度の比は、約３．５桁（１０３．５）である。
【００６３】
別の実施形態において、ステップ１００７で非晶質シリコン半導体層をＶ族のドナー材料でドーピングする。次に、ステップ１０１０で閾値電圧が約２〜３．５Ｖの範囲に、降伏電圧が約６〜１２Ｖの範囲に調整されたＭＳＭダイオードを形成する。ステップ１００６で非晶質シリコン半導体層が約３０ｎｍの膜厚で形成されている場合、ステップ１０１０では閾値電圧が約２．５Ｖで降伏電圧が約６Ｖに調整されたＭＳＭダイオードが形成される。
【００６４】
以上、シリコン半導体から形成されるＭＳＭ構造の双方向ショットキーダイオード（本発明素子）、及び、その製造プロセス（本発明方法）について説明した。本発明を説明するために、プロセスの詳細について例を挙げた。同様に抵抗メモリ装置を応用の一例として示したが、本発明はこれらの例に限定されるものではない。
【図面の簡単な説明】
【００６５】
【図１】本発明に係るシリコン半導体から形成される金属／半導体／金属の積層構造を有する双方向ショットキーダイオードの断面構造を模式的に示す要部断面図
【図２】本発明に係る双方向ショットキーダイオードを備えた抵抗メモリ装置の断面構造を模式的に示す要部断面図
【図３】種々の非晶質シリコンの膜厚におけるＭＳＭ構造の双方向ショットキーダイオードの電流電圧特性を示す図
【図４】閾値電圧、降伏電圧、非晶質シリコン半導体層の膜厚の関係を示す図
【図５】砒素を注入したシリコン半導体層を備えるＭＳＭ構造の双方向ショットキーダイオードの電流電圧特性を示す図
【図６】非晶質シリコン半導体層に砒素をドーパントとして注入した場合の閾値電圧、降伏電圧、非晶質シリコン半導体層の膜厚の関係を示す図
【図７】非晶質シリコン半導体層の膜厚が１２００ｎｍで、素子サイズが２００μｍ×２００μｍのＭＳＭ構造の双方向ショットキーダイオードの電流電圧特性を示す図
【図８】非晶質シリコン半導体層の膜厚が１２００ｎｍで、素子サイズが２００μｍ×２００μｍのＭＳＭ構造の双方向ショットキーダイオードの電流電圧特性を示す図
【図９】本発明に係るシリコン半導体から金属／半導体／金属の積層構造を有する双方向ショットキーダイオードを形成する方法の一実施形態を示すフローチャート
【図１０】本発明に係るシリコン半導体から金属／半導体／金属の積層構造を有する双方向ショットキーダイオードを形成する方法の別実施形態を示すフローチャート
【符号の説明】
【００６６】
１００：  本発明に係る金属／半導体／金属の積層構造を有する双方向ショットキーダイオード
１０２：  シリコン基板
１０４：  下部電極（ＢＥ）
１０６：  Ｐｔ層
１０８：  ＴｉＮ層
１１０：  非晶質シリコン半導体層
１１２：  シリコン半導体層の膜厚
１１４：  ＴｉＮ上部電極（ＴＥ）
２００：  抵抗メモリ装置のメモリセル
２０２：  抵抗メモリ素子の下部電極（ＭＲＢＥ）
２０４：  メモリ抵抗材料（ＭＲ）
【図１】
2007311772.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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