(57)【要約】【課題】従来のマルチプロセッサシステムでは、システム内のＣＰＵやＤＳＰがそれぞれメインメモリにアクセスするため、データアクセスが一つのデータバスに集中し、ＣＰＵやＤＳＰの数が多い大規模システムほど、バストラフィックが悪化する。【解決手段】マルチプロセッサシステムは、システム制御プロセッサがプログラムメモリに接続されると共に、複数のＭユニットと共にデータバスを介してメインメモリに共通に接続された構成である。複数のＭユニットのそれぞれは、メインメモリからデータ入力ポート２０１を介してデータを読み込み、最終的な処理結果をデータ出力ポート２０４からメインメモリへ出力するＤＭＡＣによるバスＩ／Ｆ２０２と、入力されたデータに対して、ユニット毎に独立して所定の処理を行い、最終的に得られた処理結果をバスＩ／Ｆ２０２へ出力する複数のＰユニット２１１及び２１２、又は２２１及び２２２とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
システム制御用の第１のプロセッサが第１のプログラムメモリに接続されると共に、複数のユニットと共にデータバスを介してメインメモリに共通に接続された構成のマルチプロセッサシステムであって、
前記複数のユニットのそれぞれは、
前記第１のプロセッサからの処理開始命令により、前記メインメモリから第１のデータ入力ポートを介してデータを読み込み、最終的な処理結果を第１のデータ出力ポートから前記メインメモリへ出力する、ダイレクトメモリ転送コントローラによる第１のバスインタフェースと、
前記第１のバスインタフェースを介して入力されたデータに対して、ユニット毎に独立して所定の処理を行い、最終的に得られた処理結果を前記第１のバスインタフェースへ出力するように接続された複数の基本ユニットと
を有し、前記基本ユニットの数及び互いの接続方法が互いに同一又は一部若しくは全部が異なる構成であり、
前記複数の基本ユニットのそれぞれは、
ダイレクトメモリ転送コントローラによる第２のバスインタフェースと、
所定の動作を行わせるためのプログラムが記憶された第２のプログラムメモリと、
第２のデータ入力ポートを介して前記第２のバスインタフェースに入力されたデータに対して、前記第２のプログラムメモリのプログラムに従って所定の処理を行い、得られた処理結果を前記第２のバスインタフェースを介して第２のデータ出力ポートへ出力する第２のプロセッサと、
前記第２のプロセッサによる前記処理結果を一時記憶するデータメモリと
を有することを特徴とするマルチプロセッサシステム。
【請求項２】
前記複数のユニットのそれぞれは、そのユニット内の前記複数の基本ユニットのうち初段の前記基本ユニットが前記メインメモリにアクセスして処理用データを前記メインメモリから読み出し、前記第１のバスインタフェースを介して入力された前記処理用データに対して処理してその処理結果を初段の前記基本ユニット内の前記データメモリに読み込み、前記複数の基本ユニットのうち、前記初段の基本ユニットを除く残りの基本ユニットは、前段の基本ユニットにより処理された結果を受けて処理された結果を次段の基本ユニットへ出力し、前記複数の基本ユニットのうち最終段の基本ユニットで処理して得られた最終的な処理結果を、前記第１のバスインタフェースを介して前記メインメモリに書き込むことを特徴とする請求項１記載のマルチプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチプロセッサシステムに係り、特に複数のプロセッサがデータバスを介して共通のメインメモリに接続された構成のマルチプロセッサシステムに関する。
【背景技術】
【０００２】
画像処理のような膨大な（画像）データを扱うデータ処理では、幾つかの処理ブロックに分けてプロセッサがブロック毎に順次処理を行う。この様子を図７に示す。最終結果を出力するために、プロセッサが４つの処理ブロックを順次処理する必要がある場合、図７に示すように、プロセッサは、４つの処理ブロックＰ０、Ｐ１、Ｐ２、Ｐ３を、順次処理して最終目的の処理結果を得る。各処理ブロックＰ０〜Ｐ３では必要なデータ毎に処理を行う。
【０００３】
画像データ処理の場合、処理単位はピクセル、ライン、ブロック等となる。処理単位のデータ群をＧＤ０、ＧＤ１、ＧＤ２、・・・とすると、各処理ブロックが時間の経過と共に処理するデータ群は、図８に示すようにすると理想的に処理できる。ただし、対象データの値は前の処理により変化している。これは各処理が並行して行われるため、処理ブロックＰ０〜Ｐ３で最も処理時間の掛かる処理の処理間隔で単位処理データの処理が終わる。この様な理想の処理速度を得るためには処理をハードウェア化しなくては実現できない。
【０００４】
プロセッサによるソフトウェア処理の場合、各処理を時間的に並行して行うことができないので、図９に示すように、処理単位のデータを処理ブロックＰ０、Ｐ１、Ｐ２、Ｐ３の順で順次処理した後、次の単位処理データを同様に処理ブロックＰ０、Ｐ１、Ｐ２、Ｐ３の順で順次処理する。図９から分かるように、プロセッサによるソフトウェア処理では４つの処理時間の合計が単位処理データの処理に掛かるため、図８に示したように処理するハードウェアに比べ処理速度で圧倒的に劣る原因となる。
【０００５】
図１０はプロセッサが処理を進める際の一例の動作説明用フローチャートを示す。同図に示すように、メインメモリから処理すべきデータを読み出し（ステップＳ１）、例えば処理ブロックＰ０の処理を行い（ステップＳ２）、その処理結果を一旦メインメモリに保存する（ステップＳ３）。続いて、メインメモリ内に格納されているＰ０の処理結果を読み出し（ステップＳ４）、次の処理ブロックＰ１の処理を実行し（ステップＳ５）、その処理結果を一旦メインメモリに保存する（ステップＳ６）。以下、同様にして必要な処理ブロックの数だけ上記の処理を繰り返し、最終結果を得る。この様に、処理を引き継ぐ際、メインメモリに対しアクセスが発生する。
【０００６】
ところで、以上は一台のプロセッサによる処理についての説明であるが、性能と信頼性の向上を目的として複数のプロセッサを結合したマルチプロセッサシステムが従来から知られている（例えば、特許文献１参照）。図１１はｎ台の中央処理装置（ＣＰＵ）１１−１、１１−２、・・・、１１−ｎと、ｍ台以上のディジタル・シグナル・プロセッサ（ＤＳＰ）１２−１、・・・、１２−ｍなどの、複数のプロセッサが、データバス１４を介して共通にメインメモリ１３に接続されている（つまり、メインメモリ１３を共有している。）。
【０００７】
この図１１に示した従来のマルチプロセッサシステムの動作について、図１２のフローチャートと共に説明する。まず、ＣＰＵ１１−１が処理を行うため、処理に必要なデータをメインメモリ１３から読み込み（ステップＳ１１）、ＣＰＵ１１−１はこのデータを処理して（ステップＳ１２）、その処理結果をメインメモリ１３に書き込む（ステップＳ１３）。
【０００８】
続いて、ＣＰＵ１１−１の処理結果をＣＰＵ１１−２が処理するために、ＣＰＵ１１−２が、メインメモリ１３に保存されているＣＰＵ１１−１の処理結果をメインメモリ１３から読み込み（ステップＳ１４）、ＣＰＵ１１−２はこのデータを処理して（ステップＳ１５）、その処理結果をメインメモリ１３に書き込む（ステップＳ１６）。以下、同様にして、ＣＰＵ１１−ｎまでが上記と同様にデータを処理する。
【０００９】
システム内にはＤＳＰ１２−１〜１２−ｍも処理を行うため、ＣＰＵ１１−１〜１１−ｎと同様に、まずＤＳＰ１２−１がメインメモリ１３からデータを読み込み（ステップＳ１７）、データを処理して（ステップＳ１８）、その処理結果をメインメモリ１３に書き込む（ステップＳ１９）。他のＤＳＰ１２−２〜１２−ｍも同様の動作を行う。
【００１０】
【特許文献１】特公平６−１４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、プロセッサオリエンテッドなデータ処理系において、処理速度がハードウェアより劣る原因の一つがバスの問題である。プロセッサバスは命令バス、データバスに大別されるがデータバスには処理データ以外にローカルデータ（スタック、一時保存データ）が混在し、純粋なハードウェア処理系に比べてデータアクセスが一つのバスに集中し易い。
【００１２】
すなわち、マルチプロセッサによる並列・分散処理系（メモリ共有システム）である、図１１に示した従来のマルチプロセッサシステムでは、システム内のＣＰＵ１１−１、１１−２、・・・等や、ＤＳＰ１２が、図１２のステップＳ１１、Ｓ１３、Ｓ１４、Ｓ１６、Ｓ１７、Ｓ１９等において、それぞれメインメモリ１３にアクセスすることになり、データアクセスが一つのデータバス１４に集中し、ＣＰＵやＤＳＰの数が多い大規模システムほど、この問題が顕著に現れ、バストラフィックが悪化する。
【００１３】
本発明は以上の点に鑑みなされたもので、無駄なデータバスの使用を抑制して、システム全体の処理速度をハードウェア処理速度に迫る高速度化を実現し得るマルチプロセッサシステムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明は、システム制御用の第１のプロセッサが第１のプログラムメモリに接続されると共に、複数のユニットと共にデータバスを介してメインメモリに共通に接続された構成のマルチプロセッサシステムであって、複数のユニットのそれぞれは、第１のプロセッサからの処理開始命令により、メインメモリから第１のデータ入力ポートを介してデータを読み込み、最終的な処理結果を第１のデータ出力ポートからメインメモリへ出力する、ダイレクトメモリ転送コントローラによる第１のバスインタフェースと、第１のバスインタフェースを介して入力されたデータに対して、ユニット毎に独立して所定の処理を行い、最終的に得られた処理結果を第１のバスインタフェースへ出力するように接続された複数の基本ユニットとを有し、基本ユニットの数及び互いの接続方法が互いに同一又は一部若しくは全部が異なる構成であり、
複数の基本ユニットのそれぞれは、ダイレクトメモリ転送コントローラによる第２のバスインタフェースと、所定の動作を行わせるためのプログラムが記憶された第２のプログラムメモリと、第２のデータ入力ポートを介して第２のバスインタフェースに入力されたデータに対して、第２のプログラムメモリのプログラムに従って所定の処理を行い、得られた処理結果を第２のバスインタフェースを介して第２のデータ出力ポートへ出力する第２のプロセッサと、第２のプロセッサによる処理結果を一時記憶するデータメモリとを有することを特徴とする。
【００１５】
本発明では、複数のユニットのそれぞれは、内部の複数の基本ユニットによりその基本ユニット内の第２のプロセッサにより最終的に得られた処理結果を第１のバスインタフェースを介して第１のデータ出力ポートからデータバスへ出力することができる。
【００１６】
また、上記の目的を達成するため、本発明は、複数のユニットのそれぞれは、そのユニット内の複数の基本ユニットのうち初段の基本ユニットがメインメモリにアクセスして処理用データをメインメモリから読み出し、第１のバスインタフェースを介して入力された処理用データに対して処理してその処理結果を初段の基本ユニット内のデータメモリに読み込み、複数の基本ユニットのうち、初段の基本ユニットを除く残りの基本ユニットは、前段の基本ユニットにより処理された結果を受けて処理された結果を次段の基本ユニットへ出力し、複数の基本ユニットのうち最終段の基本ユニットで処理して得られた最終的な処理結果を、第１のバスインタフェースを介してメインメモリに書き込むことを特徴とする。
【００１７】
この発明では、複数の基本ユニットのうち、初段の基本ユニットを除く残りの基本ユニットは、前段の基本ユニットにより処理された結果を受けて処理された結果を次段の基本ユニットへ出力し、複数の基本ユニットのうち最終段の基本ユニットで処理して得られた最終的な処理結果を、第１のバスインタフェースを介してメインメモリに書き込むようにしたため、複数の基本ユニットは互いに独立して動作して、所謂並列・分散処理を実現できる。また、この発明では、基本ユニット間のプロセッサ間制御はごく単純なものとなり、大規模化が容易であり、また、基本ユニット同士はハードウェア接続とすることができる。
【発明の効果】
【００１８】
本発明によれば、複数のユニットのそれぞれは、内部の複数の基本ユニットによりその基本ユニット内の第２のプロセッサにより最終的に得られた処理結果を第１のバスインタフェースを介して第１のデータ出力ポートからデータバスへ出力するようにしたため、基本的なデータ転送は基本ユニット間で行われ、メインメモリへのアクセスは、初段基本ユニットと最終段の基本ユニットのみしか行わず、それ以外では複数のユニットの各ユニット内でデータ転送するため、メインメモリへのバストラフィックは大幅に減少でき、この結果、システム全体のパフォーマンス向上が可能となり、また、各基本ユニットは互いに独立して処理を行うためいわゆる並列・分散処理が実現し、処理速度が飛躍的に向上し、システム全体の処理速度をハードウェア処理速度に迫る高速度化を実現できる。
【００１９】
また、マルチプロセッサによる並列・分散処理ではプロセッサ間の複雑な制御が必要であるが、本発明では基本ユニット間のプロセッサ間制御はごく単純なものとなり、大規模化が容易であり、更に、基本ユニット同士はハードウェア接続のため、データ転送がリアルタイムで扱える。更にメインメモリへの一時的なデータ保存がなくなり無駄なバス使用が減少するため、システム全体の処理能力が向上する。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態について図面と共に説明する。まず、本発明のマルチプロセッサシステムで用いるプロセッサの構成について説明する。本発明で用いるプロセッサは、基本ユニットである第１のユニット（以下、「Ｐユニット」という）と、図１１の一つのＣＰＵに相当する第２のユニット（以下、「Ｍユニット」という）とから少なくとも構成される。
【００２１】
図１はＰユニットの一実施の形態のブロック図を示す。同図に示すように、Ｐユニット１００は、一つのデータ入力ポート１０１と、ダイレクト・メモリ・アクセス転送（ＤＭＡ転送）を行わせるコントローラ、すなわち、ＤＭＡＣによるバスインタフェース（バスＩ／Ｆ）１０２と、各種の演算を行う一つのＣＰＵ１０３と、命令を格納している一つのプログラムメモリ１０４と、一つのデータメモリ（ＲＡＭ）１０５と、一つのデータ出力ポート１０６とより構成される。
【００２２】
Ｐユニット１００では、データ入力ポート１０１に入力され、バスＩ／Ｆ１０２を経由してデータ出力ポート１０６から出力されるデータは、処理データのみであり、時間的に一定の間隔で処理結果が得られるものである。また、プログラムメモリ１０４からＣＰＵ１０３に対する命令（ファームウェア）により、自由に機能実装ができるため（プログラマブルなので処理内容をかえることができるため）、複雑な処理の実現も可能である。
【００２３】
図２はＭユニットの一実施の形態のブロック図を示す。同図に示すように、Ｍユニット２００は、一つのデータ入力ポート２０１と、高機能ＤＭＡＣによるバスＩ／Ｆ２０２と、Ｐユニット接続ブロック２０３と、一つのデータ出力ポート２０４とから構成される。Ｐユニット接続ブロック２０３は、データ入力ポート２０１から入力されたデータが、バスＩ／Ｆ２０２を介して入力される、それぞれ図１の構成の複数のＰユニットからなり、処理したデータをバスＩ／Ｆ２０２を経由してデータ出力ポート２０４へ出力する構成である。従って、Ｍユニット２００は、Ｐユニット接続ブロック２０３を構成するＰユニットの数及び接続状態により、複数の種類が存在する。
【００２４】
例えば、Ｐユニット接続ブロック２０３を構成するＰユニットを２つ持つＭユニットとしては、図３（Ａ）に示すＭユニット２１０と、図３（Ｂ）に示すＭユニット２２０の２種類が存在する。図３（Ａ）に示すＭユニット２１０は、直列に接続された２つのＰユニット２１１及び２１２により、Ｐユニット接続ブロック２０３を構成している。また、図３（Ｂ）に示すＭユニット２２０は、並列に接続された２つのＰユニット２２１及び２２２により、Ｐユニット接続ブロック２０３を構成している。
【００２５】
上記のＰユニット接続ブロック２０３を構成する複数のＰユニット２１１及び２１２、又は２２１及び２２２は、独立で処理を行うため、いわゆる並列・分散処理が実現し、処理速度が飛躍的に向上する。
【００２６】
このように、Ｍユニット２００は、目的に応じてＰユニットの接続状態を自由に変えられる仕組みを持っている。Ｐユニット同士の接続はそれぞれの入力と出力を直接ハードウェア的に接続する方法もあるし、お互いのＤＭＡＣが相手と連携し、データを直接やり取りできる方法もある。Ｐユニット同士の接続を、それぞれの入力と出力を直接ハードウェア的に接続するものとした場合は、データ転送がリアルタイムで扱える。
【００２７】
図４は本発明になるマルチプロセッサシステムの一実施の形態のブロック図を示す。同図に示すように、本実施の形態は、システム制御ＣＰＵ３０１がプログラムメモリ３０２に接続され、また、データバス３０４を介してｋ台（ｋは１以上の自然数）のＭユニット２００−１、２００−２、・・・、２００−ｋと、メインメモリ３０３に接続された構成であり、システム制御ＣＰＵ３０１とＭユニット２００−１〜２００−ｋとは、データバス３０４を介してメインメモリ３０３を共有している。
【００２８】
次に、本実施の形態の動作について、図５のフローチャートを併せ参照して説明する。ここでは、一例として処理の流れがＭユニット２００−１、２００−２、・・・、２００−ｋと順番に進む場合を例にとって説明する。システム制御ＣＰＵ３０１が、プログラムメモリ３０２からの命令に従って、まずＭユニット２００−１へデータバス３０４を介して処理開始命令を出力する（ステップＳ２１）。すると、Ｍユニット２００−１は、処理用データをメインメモリ３０３からデータバス３０４を介して読み込み（ステップＳ２２）、その処理用データに対してＭユニット２００−１内の複数のＰユニットが後述するように順次にデータ処理する（ステップＳ２３）。Ｍユニット２００−１はこのようにしてデータ処理した結果を、データバス３０４を介してメインメモリ３０３へ転送し、書き込む（ステップＳ２４）。
【００２９】
続いて、システム制御ＣＰＵ３０１は、次のＭユニット２００−２へデータバス３０４を介して処理開始命令を出力する（ステップＳ２５）。すると、Ｍユニット２００−２は、メインメモリ３０３に書き込まれているＭユニット２００１−により処理された処理結果をメインメモリ３０３からデータバス３０４を介して読み込み（ステップＳ２６）、その処理結果に対してＭユニット２００−２内の複数のＰユニットが後述するように順次データ処理し（ステップＳ２７）、その処理結果を、データバス３０４を介してメインメモリ３０３へ転送し、書き込む（ステップＳ２８）。以下、上記と同様にして、複数のＭユニットにより、順次データ処理が行われて、最終段のＭユニット２００−ｋにより処理された最終処理結果がメインメモリ３０３に格納されて一連の処理が終了する。
【００３０】
ここで、Ｍユニット２００−１〜２００−ｋのそれぞれのＭユニットの動作について、更に詳細に図６のフローチャートと共に説明する。Ｍユニット内のＰユニット接続ブロックにＰユニット０からＰユニットｎまでの（ｎ＋１）個のＰユニットがあり、処理の流れがＰユニット０、Ｐユニット１、・・・、Ｐユニットｎの順で進む場合を例にとって説明する。
【００３１】
まず、システム制御ＣＰＵ３０１から処理開始命令を受けたＭユニットは、その内部のＰユニット接続ブロック内の初段のＰユニット０が、処理に必要な処理用データをメインメモリ３０３から読み込み（ステップＳ３１）、その処理用データを処理し（ステップＳ３２）、得られた処理結果をＰユニット０内のメモリ（図１のデータメモリ１０５に相当）に保存する。次段のＰユニット１はＰユニット０内のメモリからＰユニット０の処理結果のデータを読み込み（ステップＳ３３）、その処理結果のデータに対して所定の処理を行い（ステップＳ３４）、同様に得られた処理結果をＰユニット１内のメモリ（図１のデータメモリ１０５に相当）に保存する。
【００３２】
次段のＰユニット２はＰユニット１内のメモリからＰユニット１の処理結果のデータを読み込む（ステップＳ３５）。以下、上記と同様の動作を繰り返し、最終段のＰユニットｎがデータを処理し（ステップＳ３６）、得られた最終の処理結果をＰユニットｎがメインメモリ３０３に書き込む（ステップＳ３７）。
【００３３】
このように、本実施の形態では、基本的なデータ転送はＰユニット間で行われ、メインメモリ３０３へのアクセスは、図６のステップＳ３１での初段Ｐユニット０と、ステップＳ３７での最終段Ｐユニットｎのみしか行わず、それ以外ではＭユニット内でデータ転送するため、メインメモリ３０３へのバストラフィックは大幅に減少する。この結果、システム全体のパフォーマンス向上が可能となる。
【００３４】
また、図１１に示した従来のマルチプロセッサシステムで、例えば５個のＣＰＵ処理部１１−１〜１１−５が行う処理を、図４のＭユニット２００−１で実現し、図１１の例えば３個のＤＳＰ処理部（１２−１〜１２−３）が行う処理を、図４のＭユニット２００−２で実現すると、メインメモリ３０３へのアクセスは従来１６対（読み出し、書き込みで１対）行われていたものが、図４の実施の形態では２対へと大幅に減少する。
【００３５】
更に、本実施の形態では、各Ｍユニットでまとまった処理を行うため、メインメモリ３０３でのデータの一時保存は無くなる。全システムの大規模化はＭユニットの数で対応できるが、Ｍユニットの大規模化でも対応できる。システムの目的、効率にあった方法がとれる。本実施の形態においては、Ｐユニット間のプロセッサ間制御はごく単純なものとなり、大規模化が容易である。
【００３６】
また、更に、近年ＣＰＵは飛躍的に微細化が進み、図４のＣＰＵ３０１、プログラムメモリ３０２、Ｍユニット２００−１〜２００−ｋ及びデータバス３０４の多数のプロセッサを含む部分を一つの大規模半導体集積回路（ＬＳＩ）で構成することもでき、このようなＬＳＩを用いて大規模なマルチプロセッサシステムを構築することができる。
【００３７】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば、図６では初段のＰユニット０からデータの処理が開始され、以下、次段のＰユニット１、・・・と処理が進み、最終段のＰユニットｎで処理が終了するように説明したが、本発明はこれに限らず、Ｍユニットが図３（Ｂ）に示すような構成の場合は、複数のＰユニットが並列に同時に動作を行う構成も可能であり、また、直列接続されたＰユニット群と、並列接続されたＰユニット群とが混在する構成であっても勿論よい。
【００３８】
また、図４において、システム制御ＣＰＵ３０１と共にデータバス３０４を介してメインメモリ３０３を共有しているＭユニット２００−１〜２００−ｋは、それぞれ同一構成であってもよいし、それらの一部又は全部が互いに異なる構成であってもよいことは勿論である。
【００３９】
更に、上記の実施の形態では、ユニットはＰユニット１００とＭユニット２００の２種類で説明したが、本発明のマルチプロセッサシステムにおいて、データバスに接続されるユニットは、Ｍユニット２００に限定されるものではなく、例えば、図２のＰユニット接続ブロック２０３に替えてＭユニット接続ブロックとする第３のユニットであってもよく、要は、ＤＭＡＣによるバスＩ／Ｆに接続されるユニット接続ブロックが、少なくともＰユニット１００を基本単位として多層化した集合体であればよい。
【図面の簡単な説明】
【００４０】
【図１】本発明システムで用いるＰユニットの一実施の形態のブロック図である。
【図２】本発明システムで用いるＭユニットの一実施の形態のブロック図である。
【図３】Ｐユニット接続ブロック内のＰユニットが２つの場合のＭユニットの各例を示すブロック図である。
【図４】本発明のマルチプロセッサシステムの一実施の形態のブロック図である。
【図５】図４のマルチプロセッサシステムの全体動作説明用フローチャートである。
【図６】図４のマルチプロセッサシステムを構成するＭユニット内の動作説明用フローチャートである。
【図７】プロセッサの処理手順の一例を示す図である。
【図８】処理ブロックが時間の経過と共に処理するデータ群の一例を示す図である。
【図９】処理ブロックが処理する単位処理データの処理順を示す図である。
【図１０】プロセッサが処理を進める際の一例の動作説明用フローチャートである。
【図１１】従来のマルチプロセッサシステムの一例のブロック図である。
【図１２】図１１の動作説明用フローチャートである。
【符号の説明】
【００４１】
１００、２１１、２１２、２２１、２２２  Ｐユニット
１０１、２０１  データ入力ポート
１０２  ＤＭＡＣによるバスＩ／Ｆ
１０３  中央処理装置（ＣＰＵ）
１０４、３０２  プログラムメモリ
１０５  データメモリ（ＲＡＭ）
１０６、２０４  データ出力ポート
２００、２００−１〜２００−ｋ、２１０、２２０  Ｍユニット
２０２  高機能ＤＭＡＣによるバスＩ／Ｆ
２０３  Ｐユニット接続ブロック
３０１  システム制御中央処理装置（ＣＰＵ）
３０３  メインメモリ
３０４  データバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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