(57)【要約】【課題】画素トランジスタに対する外光の入射を防止し、画素トランジスタの光リークによる画像に対する影響を抑えることができる表示装置を提供する。【解決手段】表示装置１において、複数の光検出素子１１及び複数の画素トランジスタ１２Ａを有する第１基板２と、それらの画素トランジスタ１２Ａに対向させて第１基板２に対し離間させて設けられた第２基板１９と、第１基板２と第２基板１９との間に設けられた表示層２０と、第１基板２と複数の画素トランジスタ１２Ａとの間にそれぞれ設けられた複数の第１遮光層１４Ａと、第２基板１９側から表示層２０に光を照射するように第２基板１９に対向させて設けられた光源２２を備える。【選択図】図２
2007188017.tif 000002
【特許請求の範囲】
【請求項１】
複数の光検出素子及び複数の画素トランジスタを有する第１基板と、
前記複数の画素トランジスタに対向させて前記第１基板に対し離間させて設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられた表示層と、
前記第１基板と前記複数の画素トランジスタとの間にそれぞれ設けられた複数の第１遮光層と、
前記第２基板側から前記表示層に光を照射するように前記第２基板に対向させて設けられた光源と、
を備えることを特徴とする表示装置。
【請求項２】
前記第１基板は、前記複数の光検出素子又は前記複数の画素トランジスタにそれぞれ接続され、前記第１基板上の前記表示層側にそれぞれ設けられた複数の駆動トランジスタを有しており、
前記第１基板と前記複数の駆動トランジスタとの間にそれぞれ設けられた複数の第２遮光層を備えることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示する表示装置に関し、特に、光検出素子及び画素トランジスタを有する表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイ等の表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、コンピュータや携帯電話等のディスプレイとして広く用いられている。さらに、これらの表示装置にタッチパネルやペン入力等の入力機能を付加することにより、表示装置の用途の拡大が進んでいる（例えば、特許文献１参照）。
【０００３】
このような表示装置では、画像を表示する表示機能に加え、画素内に内蔵した光検出素子（光センサ素子）、例えば光電変換素子により光ペンからの直接光やバックライト光の対象物による反射光を検出し、様々な用途の読み取り機能を実現している。ところが、それらの機能を表示装置に付加させるためには、それに伴う部品を追加する必要があるので、表示装置のトータルコストが上昇してしまう。
【０００４】
一方、この種の表示装置では、通常、画素トランジスタを集積した透光性基板、例えばガラス基板の一主面である表面に外付け部品である駆動回路を取り込み、表示装置のトータルコストを低減させる技術が開発されている。この技術を利用し、ガラス基板の表面に読み取り機能を取り込むことよって、表示装置のトータルコストを抑えることができ、同時に、付加価値の向上を実現することができる。
【特許文献１】特開２００５−１０６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、光検出素子への入射光量を稼ぐため、光検出素子を集積したガラス基板を表示面、すなわち外光にさらされる側に配置する必要がある。この場合には、光検出素子と同様、画素トランジスタも外光にさらされる。このため、画素トランジスタに強い外光が当たり、画素トランジスタが光リークを起こし、画素に書き込んだ映像データを保持できなくなってしまう。
【０００６】
本発明は、上記に鑑みてなされたものであり、その目的は、画素トランジスタに対する外光の入射を防止し、画素トランジスタの光リークによる画像に対する影響を抑えることができる表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る特徴は、表示装置において、複数の光検出素子及び複数の画素トランジスタを有する第１基板と、複数の画素トランジスタに対向させて第１基板に対し離間させて設けられた第２基板と、第１基板と第２基板との間に設けられた表示層と、第１基板と複数の画素トランジスタとの間にそれぞれ設けられた複数の第１遮光層と、第２基板側から表示層に光を照射するように第２基板に対向させて設けられた光源とを備えることである。
【０００８】
本発明の実施の形態に係る特徴では、第１基板と複数の画素トランジスタとの間に第１遮光層を設けることによって、それらの第１遮光層により外光が遮光されるので、各画素トランジスタに対する外光の入射を防止することが可能になる。
【発明の効果】
【０００９】
本発明によれば、画素トランジスタに対する外光の入射を防止し、画素トランジスタの光リークによる画像に対する影響を抑えることができる表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の一形態について図面を参照して説明する。
【００１１】
図１に示すように、本発明の実施の形態に係る表示装置１は、ガラス基板等の透光性基板である第１基板２上に設けられた表示部３及びその表示部３を駆動する駆動回路４、５等を備えている。
【００１２】
表示部３は、映像データに基づいて画像を表示する表示機能と、表示画面に接近してきた外部の物体Ｂの画像を撮影する読み取り機能（入力機能）とを有している。駆動回路４、５は、外部から供給される制御信号に応じて各種の信号を表示部３に供給し、表示部３を駆動する回路である。
【００１３】
図２に示すように、表示部３は、画素毎に第１基板２上にそれぞれ設けられた複数の光検出素子１１及び画素毎に第１基板２上にそれぞれ設けられた複数の画素トランジスタ１２Ａ等を備えている。また、駆動回路４、５は、第１基板２上に各種のスイッチ素子としてそれぞれ設けられた複数の駆動トランジスタ１２Ｂ等を備えている。
【００１４】
光検出素子１１としては、例えばＰＩＮ型の光ダイオード等の光電変換素子を用いる。また、画素トランジスタ１２Ａ及び駆動トランジスタ１２Ｂとしては、例えば薄膜トランジスタ（ＴＦＴ）を用いる。
【００１５】
表示部３には、複数本の走査線と複数本の信号線とが互いに交差するように例えば格子状に設けられている。さらに、表示部３には、各走査線に平行に複数の制御線が設けられている。走査線と信号線との交差部には、画素トランジスタ１２Ａ及び画素電極１３が配置されている。画素トランジスタ１２Ａのゲートは走査線に接続されており、そのソースは信号線に接続されており、そのドレインは画素電極１３及び補助容量に接続されている。また、制御線には、制御用のスイッチ素子を介して光検出素子１１が接続されている。
【００１６】
なお、駆動回路４は、各走査線に走査信号をそれぞれ出力する走査線駆動回路及び各制御線に制御信号をそれぞれ出力する制御線駆動回路等を備えている。また、駆動回路５は、各信号線に映像信号をそれぞれ出力する信号線駆動回路及び各光検出素子１１からのセンサ出力信号を受信する検出回路等を備えている。
【００１７】
第１基板２と各画素トランジスタ１２Ａとの間には、光を遮る第１遮光層１４Ａが各画素トランジスタ１２Ａにそれぞれ対応させて設けられている。同様に、第１基板２と各駆動トランジスタ１２Ｂとの間にも、光を遮る第２遮光層１４Ｂが各駆動トランジスタ１２Ｂにそれぞれ対応させて設けられている。
【００１８】
詳しくは、各第１遮光層１４Ａは各画素トランジスタ１２Ａにそれぞれ対向させて第１基板２上に設けられており、各第１遮光層１４Ｂは各駆動トランジスタ１２Ｂにそれぞれ対向させて第１基板２上に設けられている。このような各第１遮光層１４Ａは、対応する画素トランジスタ１２Ａに外光が入射することを防止し、各第２遮光層１４Ｂは、対応する駆動トランジスタ１２Ｂに外光が入射することを防止する。
【００１９】
第１基板２上には、電気絶縁性を有する絶縁層１５が各画素トランジスタ１２Ａ、各駆動トランジスタ１２Ｂ及び各光検出素子１１を覆うように設けられている。また、第１基板２の外側の面上には、偏光板１６が設けられている。
【００２０】
コモン電極等の対向電極１７及びカラーフィルタ１８を有する第２基板１９が第１基板２に対し離間させて設けられている。第２基板１９としては、例えばガラス基板等の対向基板を用いる。第１基板２と第２基板１９との間には、液晶材料により構成された液晶層等の表示層２０が設けられている。また、第２基板１９の外側の面上には、偏光板２１が設けられている。
【００２１】
第２基板１９の外側（図２中の下方）には、バックライト等の光源２２が配置されている。光源２２は、第２基板１９の外側の面から表示層２０に光を照射するように第２基板１９に対向させて設けられている。
【００２２】
ここで、光検出素子１１は、光源２２から出射され指等の物体Ｂにより反射されたバックライト光と、第１基板２の外側の面（すなわち、表示面）から表示層２０に向かって入射する外光（すなわち、第１基板２を通過した外光）とを受光する。また、第１遮光層１４Ａは、画素トランジスタ１２Ａに対して第１基板２の外側の面から入射する外光を遮り、画素トランジスタ１２Ａに対する外光の直接入射を防止する。同様に、第２遮光層１４Ｂも、駆動トランジスタ１２Ｂに対して第１基板２の外側の面から入射する外光を遮り、駆動トランジスタ１２Ｂに対する外光の直接入射を防止する。
【００２３】
次に、光検出素子１１の構造について説明する。
【００２４】
図３に示すように、光検出素子１１はＰＩＮ型の光ダイオードである。この光検出素子１１は、略透明な矩形平板状の絶縁基板、例えばガラス基板の第１基板２上に形成されている。この第１基板２の一主面である表面上には、シリコン窒化膜（ＳｉＮｘ）や酸化シリコン膜（ＳｉＯｘ）等により構成されたアンダーコート層４１が成膜されて積層されている。このアンダーコート層４１は、第１基板２上に形成される各種の素子に対する不純物の拡散を防止する。
【００２５】
光検出素子１１は、多結晶半導体であるポリシリコンにより形成されたチャネル部４２及びソース／ドレイン部４３を備えている。チャネル部４２はｐ−領域により構成されており、ソース／ドレイン部４３はｐ＋領域及びｎ＋領域により構成されている。チャネル部４２の両端には、ソース／ドレイン部４３が電気的に接続されている。これらのチャネル部４２及びソース／ドレイン部４３がアンダーコート層４１上に積層されている。
【００２６】
チャネル部４２及びソース／ドレイン部４３が積層されたアンダーコート層４１上には、第１絶縁層としてゲート絶縁膜４５が成膜されて積層されている。チャネル部４２に対向するゲート絶縁膜４５上の一部には、ゲート電極４６が積層されている。このゲート電極４６は、チャネル部４２であるｐ−領域の幅寸法より小さい幅寸法を有しており、例えば第２金属（第２メタル）により構成されている。
【００２７】
ゲート電極４６が積層されたゲート絶縁膜４５上には、電気絶縁性を有する酸化シリコン膜である第２絶縁層として層間絶縁膜４７が成膜されて積層されている。ゲート絶縁膜４５及び層間絶縁膜４７には、これらのゲート絶縁膜４５及び層間絶縁膜４７をそれぞれ貫通する導通部として複数のコンタクトホール４８が開口されて設けられている。これらのコンタクトホール４８は、ソース／ドレイン部４３上に設けられおり、ソース／ドレイン部４３に連通している。
【００２８】
ソース／ドレイン部４３に連通したコンタクトホール４８には、第３金属（第３メタル）により構成されたソース／ドレイン電極４９が積層されて設けられている。このソース／ドレイン電極４９は、コンタクトホール４８を介してソース／ドレイン部４３に電気的に接続されている。
【００２９】
ソース／ドレイン電極４９が積層された層間絶縁膜４７上には、窒化シリコン膜により構成された保護膜としてパッシベーション膜５０がソース／ドレイン電極４９を覆うように成膜されて積層されている。
【００３０】
次いで、画素トランジスタ１２Ａ及び駆動トランジスタ１２Ｂの構造について説明する。
【００３１】
図４に示すように、画素トランジスタ１２Ａは、ｎチャンネル型の薄膜トランジスタ（以降、ｎチャンネルＴＦＴとする）であり、図４及び図５に示すように、駆動トランジスタ１２Ｂは、ｎチャンネルＴＦＴ又はｐチャンネル型の薄膜トランジスタ（以降、ｐチャンネルＴＦＴとする）である。
【００３２】
図４に示すように、ｎチャンネルＴＦＴは、略透明な矩形平板状の絶縁基板、例えばガラス基板の第１基板２上に形成されている。この第１基板２の主面である表面上には、例えば第１金属（第１メタル）により構成された第１遮光層１４ＡがｎチャンネルＴＦＴに対向させて成膜されている。この第１遮光層１４ＡはｎチャンネルＴＦＴに外光が入射しないようにその光を遮光する。
【００３３】
第１遮光層１４Ａの上には、シリコン窒化膜（ＳｉＮｘ）や酸化シリコン膜（ＳｉＯｘ）等により構成されたアンダーコート層４１が成膜されて積層されている。このアンダーコート層４１は、第１基板２上に形成される各種の素子に対する不純物の拡散を防止する。
【００３４】
ｎチャンネルＴＦＴは、多結晶半導体であるポリシリコンにより形成されたチャネル部４２、ソース／ドレイン部４３及びＬＤＤ（Lightly Doped Drain）部４４を備えている。チャネル部４２はｐ−領域により構成されており、ソース／ドレイン部４３はｎ＋領域により構成されており、ＬＤＤ部４４はｎ−領域により構成されている。チャネル部４２の両端には、ＬＤＤ部４４が電気的に接続されており、ＬＤＤ部４４の外側には、ソース／ドレイン部４３が電気的に接続されている。これらのチャネル部４２、ソース／ドレイン部４３及びＬＤＤ部４４がアンダーコート層４１上に積層されている。
【００３５】
チャネル部４２、ソース／ドレイン部４３及びＬＤＤ部４４が積層されたアンダーコート層４１上には、第１絶縁層としてゲート絶縁膜４５が成膜されて積層されている。チャネル部４２に対向するゲート絶縁膜４５上の一部には、ゲート電極４６が積層されている。このゲート電極４６は、チャネル部４２であるｐ−領域の幅寸法に略等しい幅寸法を有しており、例えば第２金属（第２メタル）により構成されている。
【００３６】
ゲート電極４６が積層されたゲート絶縁膜４５上には、電気絶縁性を有する酸化シリコン膜である第２絶縁層として層間絶縁膜４７が成膜されて積層されている。ゲート絶縁膜４５及び層間絶縁膜４７には、これらのゲート絶縁膜４５及び層間絶縁膜４７をそれぞれ貫通する導通部として複数のコンタクトホール４８が開口されて設けられている。これらのコンタクトホール４８は、ソース／ドレイン部４３上に設けられており、ソース／ドレイン部４３に連通している。
【００３７】
ソース／ドレイン部４３に連通したコンタクトホール４８には、第３金属（第３メタル）により構成されたソース／ドレイン電極４９が積層されて設けられている。このソース／ドレイン電極４９は、コンタクトホール４８を介してソース／ドレイン部４３に電気的に接続されている。
【００３８】
ソース／ドレイン電極４９が積層された層間絶縁膜４７上には、窒化シリコン膜により構成された保護膜としてパッシベーション膜５０がソース／ドレイン電極４９を覆うように成膜されて積層されている。
【００３９】
同様に、図５に示すように、ｐチャンネルＴＦＴは、略透明な矩形平板状の絶縁基板、例えばガラス基板の第１基板２上に形成されている。略透明な矩形平板状の絶縁基板、例えばガラス基板の第１基板２上に形成されている。この第１基板２の主面である表面上には、例えば第１金属（第１メタル）により構成された第２遮光層１４Ｂが成膜されている。この第２遮光層１４ＢはｐチャンネルＴＦＴに外光が入射しないようにその光を遮光する。
【００４０】
第２遮光層１４Ｂの上には、シリコン窒化膜（ＳｉＮｘ）や酸化シリコン膜（ＳｉＯｘ）等により構成されたアンダーコート層４１が成膜されて積層されている。このアンダーコート層４１は、第１基板２上に形成される各種の素子に対する不純物の拡散を防止する。
【００４１】
ｐチャンネルＴＦＴは、多結晶半導体であるポリシリコンにより形成されたチャネル部４２及びソース／ドレイン部４３を備えている。チャネル部４２はｐ−領域により構成されており、ソース／ドレイン部４３はｐ＋領域により構成されている。チャネル部４２の両端には、ソース／ドレイン部４３が電気的に接続されている。これらのチャネル部４２及びソース／ドレイン部４３がアンダーコート層４１上に積層されている。
【００４２】
チャネル部４２及びソース／ドレイン部４３が積層されたアンダーコート層４１上には、第１絶縁層としてゲート絶縁膜４５が成膜されて積層されている。チャネル部４２に対向するゲート絶縁膜４５上の一部には、ゲート電極４６が積層されている。このゲート電極４６は、チャネル部４２であるｐ−領域の幅寸法に略等しい幅寸法を有しており、例えば第２金属（第２メタル）により構成されている。
【００４３】
ゲート電極４６が積層されたゲート絶縁膜４５上には、電気絶縁性を有する酸化シリコン膜である第２絶縁層として層間絶縁膜４７が成膜されて積層されている。ゲート絶縁膜４５及び層間絶縁膜４７には、それらのゲート絶縁膜４５及び層間絶縁膜４７をそれぞれ貫通する導通部として複数のコンタクトホール４８が開口されて設けられている。これらのコンタクトホール４８は、ソース／ドレイン部４３上に設けられており、ソース／ドレイン部４３に連通している。
【００４４】
ソース／ドレイン部４３に連通したコンタクトホール４８には、第３金属（第３メタル）により構成されたソース／ドレイン電極４９が積層されて設けられている。このソース／ドレイン電極４９は、コンタクトホール４８を介してソース／ドレイン部４３に電気的に接続されている。
【００４５】
ソース／ドレイン電極４９が積層された層間絶縁膜４７上には、窒化シリコン膜により構成された保護膜としてパッシベーション膜５０がソース／ドレイン電極４９を覆うように成膜されて積層されている。
【００４６】
次に、ｎチャンネルＴＦＴ及びｐチャンネルＴＦＴを同一工程で製造する場合の製造工程（製造プロセス）について説明する。本実施の形態では、ｎチャンネルＴＦＴ及びｐチャンネルＴＦＴ、すなわち画素トランジスタ１２Ａ及び駆動トランジスタ１２Ｂは同一工程により形成される。なお、光検出素子１１も同一工程で製造することが可能である。
【００４７】
まず、図６に示すように、ガラス基板等の絶縁基板である第１基板２上に、Ｍｏ−ＴａやＭｏ−Ｗ等を用いて第１金属層（第１メタル層）５１を成膜し、各ｎチャンネルＴＦＴ及びｐチャンネルＴＦＴにそれぞれ対応するパターンに第１金属層５１をパターニングする。この第１金属層５１は第１遮光層１４Ａ又は第２遮光層１４Ｂとなる。
【００４８】
次に、図６に示すように、第１金属層５１が形成された第１基板２上に、ＳｉＮｘやＳｉＯｘ等を用いてアンダーコート層４１をＣＶＤ（Chemical Vapor Deposition）法により形成する。これにより、第１基板２上に形成された素子に不純物が拡散することが防止される。次いで、ＰＥＣＶＤ（Plasma Enhanced CVD）法やスパッタリング法等により、第１基板２上にアモルファスシリコン膜５２を５００Å程度堆積する。その後、アモルファスシリコンを結晶化させるため、アモルファスシリコン膜５２に対してレーザを照射する。これにより、アモルファスシリコン膜５２がポリシリコン膜となる。
【００４９】
さらに、図７に示すように、そのポリシリコン膜の全面に低濃度のボロンをイオンドーピングし、ｐ−層５２ａを形成する。このｐ−層５２ａがｎチャンネルＴＦＴのチャネル部４２及びｐチャンネルＴＦＴのチャネル部４２になる。
【００５０】
次いで、図８に示すように、ＳｉＯｘ等を用いてｐ−層５２ａを覆うように第１絶縁層としてゲート絶縁膜４５をＰＥＣＶＤ法やＥＣＲ−ＣＶＤ（Electron cyclotron resonance CVD）法等により形成する。
【００５１】
さらに、図９に示すように、マスクとしてレジスト５３を用いて、ｎチャンネルＴＦＴのソース／ドレイン領域を形成する領域に高濃度のリンをイオンドーピングし、ｎ＋層５２ｂを形成する。このｎ＋層５２ｂがｎチャンネルＴＦＴの各ソース／ドレイン部４３になる。
【００５２】
その後、図１０に示すように、レジスト５３を除去し、ゲート絶縁膜４５上に、Ｍｏ−ＴａやＭｏ−Ｗ等を用いて第２金属層（第２メタル層）５４を成膜する。この第２金属層５４がｎチャンネルＴＦＴのゲート電極４６及びｐチャンネルＴＦＴのゲート電極４６になる。
【００５３】
次いで、図１１に示すように、第２金属層５４をｐチャンネルＴＦＴのソース／ドレイン領域が開口するようにパターニングし、ｐチャンネルＴＦＴのソース／ドレイン領域に高濃度のボロンをイオンドーピングし、ｐ＋層５２ｃを形成する。
【００５４】
このとき、第２金属層５４がマスクとなり、ｐチャンネルＴＦＴのソース／ドレイン領域にｐ＋層５２ｃが形成される。このｐ＋層５２ｃがｐチャンネルＴＦＴのソース／ドレイン部４３になる。また、ｐチャンネルＴＦＴの第２金属層５４がｐチャンネルＴＦＴのゲート電極４６になる。
【００５５】
さらに、図１２に示すように、第２金属層５４をｎチャンネルＴＦＴのｎ−領域が開口するようにパターニングした後、ｎチャンネルＴＦＴのＬＤＤ領域に低濃度のリンをイオンドーピングし、ｎ−層５２ｄを形成する。
【００５６】
このとき、第２金属層５４がマスクとなり、ｎチャンネルＴＦＴのＬＤＤ領域にｎ−層５２ｄが形成される。このｎ−層５２ｄがｎチャンネルＴＦＴのＬＤＤ部４４になる。また、ｎチャンネルＴＦＴの第２金属層５４がｎチャンネルＴＦＴのゲート電極４６になる。
【００５７】
次に、注入した不純物を活性化するため、前述の積層状態の第１基板２を５００℃程度でアニールした後に（熱活性化工程）、水素のプラズマ中にさらす水素化を行う（水素化工程）。次いで、図１３に示すように、レジスト５５を除去し、再び同じＣＶＤ装置中で、ＳｉＯｘ等を用いて第２絶縁層として層間絶縁膜４７をゲート絶縁膜４５上に成膜する。
【００５８】
さらに、図１４に示すように、ゲート絶縁膜４５及び層間絶縁膜４７に各コンタクトホール４８を設け、ｎチャンネルＴＦＴの各ｎ＋層５２ｂを露出させ、同様に、ｐチャンネルＴＦＴの各ｐ＋層５２ｃを露出させる。次いで、これらの露出領域に第３金属層（第３メタル層）５５を成膜し、ソース／ドレイン電極４９としてパターニングする。
【００５９】
これにより、第３金属層５５がｎチャンネルＴＦＴのソース／ドレイン電極４９及びｐチャンネルＴＦＴのソース／ドレイン電極４９となる。また、ｎチャンネルＴＦＴでは、ｐ−層５２ａがチャネル部４２となり、各ｎ＋層５２ｂがソース／ドレイン部４３となり、各ｎ−層５２ｄがＬＤＤ部４４となる。また、ｎチャンネルＴＦＴでは、ｐ−層５２ａがチャネル部４２となり、各ｐ＋層５２ｃがソース／ドレイン部４３となる。
【００６０】
最後に、ＳｉＮ等を用いて層間絶縁膜４７上に保護膜としてパッシベーション膜５０（図４及び図５参照）を成膜し、ｎチャンネルＴＦＴ及びｐチャンネルＴＦＴが完成する。
【００６１】
これにより、図４に示すようなｎチャンネルＴＦＴ及び図５に示すようなｐチャンネルＴＦＴが得られる。
【００６２】
以上説明したように、本実施の形態に係る表示装置１によれば、各画素トランジスタ１２Ａに対応させて、すなわち第１基板２と各画素トランジスタ１２Ａとの間にそれぞれ第１遮光層１４Ａを設けることによって、それらの第１遮光層１４Ａにより外光が遮光されるので、各画素トランジスタ１２Ａに対する外光の入射を防止することが可能になり、各画素トランジスタ１２Ａの光リークによる画像に対する影響を抑えることができる。その結果として、画素に書き込んだ映像データを保持することが可能になり、高性能な読み取り機能と高品質な表示機能とを兼ね備えた表示装置１を実現することができる。
【００６３】
さらに、各駆動トランジスタ１２Ｂに対応させて、すなわち第１基板２と各駆動トランジスタ１２Ｂとの間にそれぞれ第２遮光層１４Ｂを設けることによって、それらの第２遮光層１４Ｂにより外光が遮光されるので、各駆動トランジスタ１２Ｂに対する外光の入射を防止することが可能になり、各駆動トランジスタ１２Ｂの光リークによる画像に対する影響を抑えることができる。
【００６４】
また、各画素トランジスタ１２Ａは第１基板２上の表示層２０側にそれぞれ設けられており、第１遮光層１４Ａは第１基板２と画素トランジスタ１２Ａとの間に設けられていることから、画素トランジスタ１２Ａに対して第１基板２の外側の面から入射する外光を確実に遮ることができる。さらに、第１基板２上に第１遮光層１４Ａを積層し、その第１遮光層１４Ａ上に画素トランジスタ１２Ａを形成することにより、画素トランジスタ１２Ａに対応させて第１遮光層１４Ａを容易に形成することができる。
【００６５】
また、各駆動トランジスタ１２Ｂは第１基板２上の表示層２０側にそれぞれ設けられており、第２遮光層１４Ｂは第１基板２と駆動トランジスタ１２Ｂとの間に設けられていることから、駆動トランジスタ１２Ｂに対して第１基板２の外側の面から入射する外光を確実に遮ることができる。さらに、第１基板２上に第２遮光層１４Ｂを積層し、その第２遮光層１４Ｂ上に駆動トランジスタ１２Ｂを形成することにより、駆動トランジスタ１２Ｂに対応させて第２遮光層１４Ｂを容易に形成することができる。
【００６６】
（他の実施の形態）
なお、本発明は、前述の実施の形態に限るものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【００６７】
例えば、前述の実施の形態においては、第１基板２と画素トランジスタ１２Ａとの間に第１遮光層１４Ａを設けているが、これに限るものではなく、例えば、第１基板２中や第１基板２の外側の面に画素トランジスタ１２Ａと対向させて第１遮光層１４Ａを設けるようにしてもよい。同様に、前述の実施の形態においては、第１基板２と駆動トランジスタ１２Ｂとの間に第２遮光層１４Ｂを設けているが、これに限るものではなく、例えば、第１基板２中や第１基板２の外側の面に駆動トランジスタ１２Ｂと対向させて第２遮光層１４Ｂを設けるようにしてもよい。
【００６８】
また、前述の実施の形態においては、画素トランジスタ１２ＡとしてｎチャンネルＴＦＴを用いているが、これに限るものではなく、例えばｐチャンネルＴＦＴを用いるようにしてもよい。
【００６９】
また、前述の実施の形態においては、表示層２０を液晶材料により液晶層として形成しているが、これに限るものではなく、例えば発光体により形成し、表示装置１を有機ＥＬディスプレイとして形成するようにしてもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の一形態に係る表示装置の概略構成を示す平面図である。
【図２】図１に示す表示装置の概略構成を示すＡ−Ａ線断面図である。
【図３】図１及び図２に示す表示装置が備える光検出素子を示す断面図である。
【図４】図１及び図２に示す表示装置が備えるｎチャンネルＴＦＴを示す断面図である。
【図５】図１及び図２に示す表示装置が備えるｐチャンネルＴＦＴを示す断面図である。
【図６】ｎチャンネルＴＦＴ及びｐチャンネルＴＦＴを同一工程で製造する場合の製造工程を説明するための第１の工程断面図である。
【図７】第２の工程断面図である。
【図８】第３の工程断面図である。
【図９】第４の工程断面図である。
【図１０】第５の工程断面図である。
【図１１】第６の工程断面図である。
【図１２】第７の工程断面図である。
【図１３】第８の工程断面図である。
【図１４】第９の工程断面図である。
【符号の説明】
【００７１】
１        表示装置
２        第１基板
１１      光検出素子
１２Ａ    画素トランジスタ
１２Ｂ    駆動トランジスタ
１４Ａ    第１遮光層
１４Ｂ    第２遮光層
１９      第２基板
２０      表示層
２２      光源
【図１】
2007188017.tif 000003
【図２】
2007188017.tif 000004
【図３】
2007188017.tif 000005
【図４】
2007188017.tif 000006
【図５】
2007188017.tif 000007
【図６】
2007188017.tif 000008
【図７】
2007188017.tif 000009
【図８】
2007188017.tif 000010
【図９】
2007188017.tif 000011
【図１０】
2007188017.tif 000012
【図１１】
2007188017.tif 000013
【図１２】
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【図１３】
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【図１４】
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