(57)【要約】【課題】本発明は、低消費電力を実現するとともに高速にパワーダウンモードからの復帰が可能な半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路は、所定の電源を昇圧して生成した第１の所定の電圧と第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、複数の回路ブロックと、第１の動作モードにおいて複数の回路ブロックに第１の所定の電圧を供給するように昇圧電源回路を制御するとともに、第２の動作モードにおいて複数の回路ブロックのうちの所定の回路ブロックに第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように昇圧電源回路を制御する昇圧制御回路を含むことを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
所定の電源を昇圧して生成した第１の所定の電圧と該第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、
複数の回路ブロックと、
第１の動作モードにおいて該複数の回路ブロックに該第１の所定の電圧を供給するように該昇圧電源回路を制御するとともに、第２の動作モードにおいて該複数の回路ブロックのうちの所定の回路ブロックに該第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように該昇圧電源回路を制御する昇圧制御回路
を含むことを特徴とする半導体集積回路。
【請求項２】
該所定の回路ブロックを指定するデータを格納するレジスタを更に含み、該レジスタの該データは外部から設定可能に構成されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該第２の所定の電圧は該所定の電源の電圧であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
該複数の回路ブロックはメモリコアブロックであり、該昇圧制御回路は、該第２の動作モードにおいて該複数の回路ブロックのうちでリフレッシュを直ちに実行する回路ブロックには該第１の所定の電圧を供給するように該昇圧電源回路を制御することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
所定の電源を降圧して生成した電圧を該複数の回路ブロック毎に独立に供給するよう構成される降圧電源回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路及び電子装置に関し、詳しくは、パワーダウンモード（低消費電力モード）を有する半導体集積回路及び電子装置に関する。
【背景技術】
【０００２】
携帯電話等の携帯機器において、従来、ワークメモリとしてはＳＲＡＭが使用されていた。しかし携帯機器で必要なメモリ容量が増加するにともない、最近では、ダイナミックメモリセルを有するＤＲＡＭ、又はＤＲＡＭでありながらＳＲＡＭと等価なインターフェースを提供する擬似ＳＲＡＭが、ワークメモリとして採用されている。ＤＲＡＭのメモリセルは、ＳＲＡＭのメモリセルに比べて小さいため、同じコストでワークメモリの記憶容量を大きくできる。
【０００３】
携帯機器に搭載されるメモリは、バッテリーの使用時間を長くするために、消費電力が低いことが要求される。消費電力を低くするために、携帯機器の非動作中においては、ＤＲＡＭ及び擬似ＳＲＡＭの動作モードを、書き込まれたデータの保持が不要なパワーダウンモードに移行させる。パワーダウンモードでは、リフレッシュを停止し、内部電源を外部電源から遮断する方法、又は内部発生電源回路を停止する等の様々な方法で、動作電流及びリーク電流を削減して消費電流を減らしている。
【０００４】
図１は、半導体記憶装置の従来例を示す図である。図１の構成は、昇圧電源回路１０とメモリコア１１とを含む。
【０００５】
半導体記憶装置では、高速且つ確実にメモリセルにＨＩＧＨを記憶させるために、ワード線にはＨＩＧＨよりも高い電位の昇圧電位を供給することが必要となる。これを実現するために、外部電源電圧から昇圧電源回路１０により電源電圧を昇圧し、より高い電位の電源を生成する。
【０００６】
半導体記憶装置で用いられる昇圧電源回路は、一般にチャージポンプ回路であり、発振回路により発振する信号出力をコンデンサの一端（第１端）に結合し、そのコンデンサの他端（第２端）をダイオード（ＮＭＯＳダイオード等）のアノード側に接続することにより構成される。発振信号の第１の状態に対応するコンデンサの第１端の電圧を下げた状態で、コンデンサを第２端側から充電し、コンデンサの第２端の電位をＶに設定する。次に発振信号の第２の状態に対応してコンデンサの第１端の電圧を上げることにより、コンデンサの第２端の電圧をＶ以上に昇圧させる。このポンプ動作による第２端の電圧上昇により、コンデンサの電荷がダイオードを介して出力側に供給される。
【０００７】
このようなコンデンサとダイオードとの対を一段の回路とし、複数段の回路を用意して、前段の出力（ダイオードのカソード側）を後段の入力（コンデンサの第２端）に接続すれば、複数段の昇圧電源回路を構成することができる。また駆動する段数を可変とすれば、昇圧電源回路の出力電圧を駆動段数に応じた電圧に設定することができる。
【０００８】
図１に示される構成例において、昇圧電源回路１０は例えば二段昇圧回路である。通常動作状態では、昇圧電源回路１０は２段の駆動段数に応じた昇圧電圧を生成し、メモリコア１１に供給する。半導体記憶装置を使用しない場合には、低消費電力化の為に、低消費電力状態であるパワーダウンモードに移行する。昇圧電源回路１０はパワーダウンモードを表す"０"状態の動作モード信号を受けて、昇圧電圧供給を停止する。
【０００９】
このような構成では、パワーダウンモードにおいて、昇圧電圧がメモリコア１１のリーク電流により略グランド電圧にまで下がることになる。昇圧電圧が略グランド電圧にまで下がるので、後にパワーダウンモードから復帰する際には、上記のポンプ動作により昇圧電圧を復帰させるまでに時間がかかってしまうという問題がある。
【００１０】
なお特許文献１には、ＳＤＲＡＭの特定領域を予めパワーダウンモードとしない領域として作成する技術が示される。また特許文献２には、あるメモリバンクに対応して設けられた内部電源回路をオンとし、他のバンクに対応して設けられた内部電源回路はオフとする技術が示される。また特許文献３は、パワーダウンモードの従来例を示す。
【特許文献１】特開平０８−６３３９１号公報
【特許文献２】特開平１１−２９７０７１号公報
【特許文献３】特開２００２−１２４０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上を鑑みて、本発明は、低消費電力を実現するとともに高速にパワーダウンモードからの復帰が可能な半導体集積回路及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
半導体集積回路は、所定の電源を昇圧して生成した第１の所定の電圧と該第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、複数の回路ブロックと、第１の動作モードにおいて該複数の回路ブロックに該第１の所定の電圧を供給するように該昇圧電源回路を制御するとともに、第２の動作モードにおいて該複数の回路ブロックのうちの所定の回路ブロックに該第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように該昇圧電源回路を制御する昇圧制御回路を含むことを特徴とする。
【００１３】
電子装置は、ＣＰＵと、所定の電源を昇圧して生成した第１の所定の電圧と該第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、複数の回路ブロックと、第１の動作モードにおいて該複数の回路ブロックに該第１の所定の電圧を供給するように該昇圧電源回路を制御するとともに、第２の動作モードにおいて該複数の回路ブロックのうちの所定の回路ブロックに該第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように該昇圧電源回路を制御する昇圧制御回路を含み、該ＣＰＵにより該所定の回路ブロックを指定することを特徴とする。
【発明の効果】
【００１４】
本発明の少なくとも１つの実施例によれば、高速復帰させたい回路ブロックがあるパワーダウン時に、高速復帰させたい回路ブロックについては、第１の所定の電圧（昇圧電圧）よりも低い第２の所定の電圧を昇圧電源回路から供給する。この第２の所定の電圧は、第１の所定の電圧より低めに設定されているので、回路ブロックにおけるリーク電流が少ない。また回路ブロックに第２の所定の電圧を与えているので、グランド電圧から第１の所定の電圧へ昇圧して復帰する場合と比較して、第１の所定の電圧への復帰が速くなる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図２は、本発明による半導体記憶装置の構成の一例を示す図である。なお以下の説明では、好適例として半導体記憶装置に本願発明を適用した場合について説明するが、昇圧電源を用いて複数のブロックに昇圧電圧を供給する構成においてパワーダウンモードが存在する回路であれば本願発明を適用可能であり、半導体記憶装置に必ずしも限定される必要はない。
【００１７】
図２の半導体記憶装置２０は、コマンド制御回路２１、動作制御回路２２、モードレジスタ２３、昇圧制御回路２４、昇圧電源回路２５、アドレス入力回路２６、アドレスデコーダ２７、データ入出力回路２８、及びメモリコア回路２９を含む。メモリコア回路２９はバンク毎に分割されており、複数（この例では４つ）のメモリコア２９−１乃至２９−４を含む。メモリコア回路２９の分割はバンク毎である必要はなく、例えばローブロック毎又は複数個のローブロック毎に分割してもよい。
【００１８】
コマンド制御回路２１は、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥ等を外部コマンドとして受信する。コマンド制御回路２１は、受信した外部コマンドを解読し、解読した外部コマンドを内部コマンド信号として動作制御回路２２に出力する。内部コマンド信号により示されるコマンドとしては、読み出しコマンド及び書き込みコマンドの他に、モードレジスタ設定コマンドがある。コマンド制御回路２１は、指示されたコマンドがモードレジスタ設定コマンドのときに、モードレジスタ２３を書き替える機能を有している。
【００１９】
動作制御回路２２は、コマンド制御回路２１から供給される内部コマンド信号（読み出しコマンド及び書き込みコマンド）及びリフレッシュコマンドに応じて、読み出し動作、書き込み動作、及びリフレッシュ動作を実行するための各種タイミング信号を生成する。これらのタイミング信号は、メモリコア回路２９及びデータ入出力回路２８等に供給される。タイミング信号の生成タイミングは、モードレジスタ２３に設定される動作仕様に応じて変更される。動作制御回路２２は、読み出しコマンド又は書き込みコマンドと半導体記憶装置の内部で生成されるリフレッシュコマンドとが競合するときに、コマンドの優先順を決めるアービタ（図示せず）を有している。リフレッシュコマンドは、リフレッシュタイマ（図示せず）により周期的に生成される。
【００２０】
モードレジスタ２３には、コマンド制御回路２１への外部コマンド信号がモードレジスタ設定コマンドである時に、コマンド制御回路２１から設定信号が供給される。この設定信号に応じて、モードレジスタ２３の内部レジスタに、外部からアドレス入力回路２６を介して供給されるアドレス信号に応じた値が設定される。モードレジスタ２３には、例えば半導体記憶装置２０を動作させるための複数種の動作仕様が設定される。またモードレジスタ２３には、半導体記憶装置２０の高速復帰させたいメモリコアが登録される。
【００２１】
昇圧制御回路２４は、動作制御回路２２から供給される信号に応じて、その時の動作モードに適した昇圧電圧を生成するように、昇圧電源回路２５を制御する。通常動作モードの場合（コマンド制御回路２１がパワーダウンモード信号を出力しない場合）、昇圧制御回路２４は、昇圧電源回路２５に第１の所定の電圧（昇圧電圧）を生成させ、メモリコア２９−１乃至２９−４の全てに第１の所定の電圧を供給する。パワーダウンモードの場合（コマンド制御回路２１がパワーダウンモード信号を出力する場合）、昇圧制御回路２４は、昇圧電源回路２５に第１の所定の電圧より低い第２の所定の電圧を生成させ、メモリコア２９−１乃至２９−４のうちで高速復帰が必要なメモリコアに対して第２の所定の電圧を供給し、他のメモリコアに対しては電圧の供給を停止する。この際、昇圧制御回路２４は、モードレジスタ２３から供給される信号に基づいて高速復帰させたいメモリコアを特定する。
【００２２】
アドレス入力回路２６は、アドレス端子を介して外部アドレス信号を受け、受けたアドレスをアドレスデコーダ２７及びモードレジスタ２３等に出力する。アドレスデコーダ２７は、外部アドレス信号をデコードし、そのデコード信号をメモリコア回路２９に出力する。
【００２３】
データ入出力回路２８は、読み出し動作時に、メモリコア回路２９からコモンデータバスを介して転送される読み出しデータを外部データ端子に出力する。データ入出力回路２８は、書き込み動作時に、書き込みデータを外部データ端子を介して受信し、受信したデータ信号をコモンデータバスを介してメモリコア回路２９に転送する。
【００２４】
メモリコア回路２９のメモリコア２９−１乃至２９−４は、メモリセルアレイ、ワードデコーダＷＤ、センスアンプＳＡ及びコラムデコーダＣＤを有している。メモリセルアレイは、転送トランジスタ及びキャパシタを含む複数のメモリセル（ダイナミックメモリセル）、各メモリセルの転送トランジスタのゲートに接続されたワード線、及び転送トランジスタのデータ入出力ノードに接続されたビット線を有している。
【００２５】
ワードデコーダＷＤは、アドレスデコーダ２７からのデコード信号のうちロウデコード信号に応じてワード線のいずれかを選択する。センスアンプＳＡは、例えば、読み出し動作時に、ビット線を介してメモリセルから読み出されるデータの信号量を増幅する。
【００２６】
メモリコア２９−１乃至２９−４は、ビット線に読み出されセンスアンプＳＡで増幅された読み出しデータをコモンデータバスに伝達するとともに、コモンデータバスから供給された書き込みデータをビット線に伝達するためのコラムスイッチを有している。コラムデコーダＣＤは、アドレスデコーダ２７からのデコード信号のうちコラムデコード信号に応じてコラムスイッチを制御する制御信号を出力する。
【００２７】
図３は、メモリコアへの電源供給回路の第１の実施例の構成を示す図である。説明の便宜上、図３には、昇圧電源回路２５とともにメモリコア２９−１乃至２９−４を示してある。
【００２８】
図３において、昇圧電源回路２５は、昇圧回路３１及びスイッチ３２−１乃至３２−４を含む。昇圧回路３１は、２段の昇圧電源回路であり、駆動する段数が可変なように構成される。昇圧回路３１は、駆動段数に応じた昇圧電圧を生成する。即ち、２段駆動時の昇圧電圧は、１段駆動時の昇圧電圧よりも高い電圧である。
【００２９】
昇圧制御回路２４から昇圧回路３１に昇圧段数信号が供給される。昇圧段数信号は２ビットの信号であり、"００"であれば昇圧電源供給停止、"０１"であれば一段昇圧、"１０"又は"１１"であれば二段昇圧を示す。また昇圧制御回路２４からスイッチ３２−１乃至３２−４に昇圧電源供給信号＃０乃至＃３が供給される。スイッチ３２−１乃至３２−４は、対応する昇圧電源供給信号＃０乃至＃３が供給停止を示す"０"状態であれば、昇圧電圧を遮断する。スイッチ３２−１乃至３２−４を介して昇圧電源回路２５から出力される昇圧電圧は、メモリコア２９−１乃至２９−４に供給される。
【００３０】
通常動作時において、昇圧回路３１は、"１０"又は"１１"の昇圧段数信号を受け取り二段昇圧で動作する。またスイッチ３２−１乃至３２−４は、"１"状態の昇圧電源供給信号を受け、昇圧回路３１からメモリコア２９−１乃至２９−４に二段昇圧の昇圧電圧を供給する。
【００３１】
高速復帰させたいメモリコアがあるパワーダウン時には、昇圧回路３１は、"０１"の昇圧段数信号を受け取り一段昇圧で動作する。また高速復帰させたいメモリコア２９−１に対応するスイッチ３２−１は、"１"状態の昇圧電源供給信号を受け、昇圧回路３１からメモリコア２９−１に一段昇圧の昇圧電圧を供給する。この一段昇圧の昇圧電圧は、二段昇圧時より低めに設定されているので、メモリコアにおけるリーク電流が少ない。またメモリコアに一段昇圧電圧を与えているので、グランド電圧から二段昇圧電圧へ昇圧して復帰する場合と比較して、二段昇圧電圧への復帰が速くなる。
【００３２】
また低消費電力メモリコア２９−２乃至２９−４に対応するスイッチ３２−２乃至３２−４は、"０"状態の昇圧電源供給信号を受け、メモリコアへの昇圧電圧を遮断する。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００３３】
全てのメモリコアを低消費電力化したいパワーダウン時には、昇圧回路３１は、"００"の昇圧段数信号を受け取り動作停止する。またスイッチ３２−１乃至３２−４は、"０"状態の昇圧電源供給信号を受け、全てのメモリコアに対して昇圧電圧の供給を遮断してよい。但しこの場合、昇圧回路３１が昇圧電圧を供給していないので、昇圧電源供給信号の状態は"０"又は"１"の何れであっても構わない。
【００３４】
図４は、メモリコアへの電源供給回路の第２の実施例の構成を示す図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３５】
図４において昇圧電源回路２５は、昇圧回路３１及びスイッチ４２−１乃至４２−３を含む。図３に示す第１の実施例の構成と異なり、スイッチ４２−１乃至４２−３が昇圧電圧に関して直列接続になっている。このように直列接続となっていることを除き、スイッチ４２−１乃至４２−３の各々の動作は、スイッチ３２−１乃至３２−４の各々の動作と同様である。
【００３６】
第２の実施例の場合、高速復帰メモリコアは昇圧電源から近い側からしか選択できない。また高速復帰させたいメモリコアがメモリコア２９−１のみの場合には、スイッチ４２−１乃至４２−３の何れも導通状態にはならない。
【００３７】
第１実施例の場合と同様に、高速復帰させたいメモリコアに一段昇圧の昇圧電圧を供給する。この一段昇圧の昇圧電圧は、二段昇圧時より低めに設定されているので、メモリコアにおけるリーク電流が少ない。またメモリコアに一段昇圧電圧を与えているので、グランド電圧から二段昇圧電圧へ昇圧して復帰する場合と比較して、二段昇圧電圧への復帰が速くなる。また低消費電力メモリコアについては、昇圧電圧の供給を遮断する。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００３８】
図５は、メモリコアへの電源供給回路の第３の実施例の構成を示す図である。図５において昇圧電源回路２５は、昇圧回路３１−１乃至３１−４を含む。第１の実施例及び第２の実施例の構成と異なり、複数個のメモリコアに一対一に対応して複数個の昇圧回路が設けられ、スイッチは設けられない。昇圧回路３１−１乃至３１−４の各々は、昇圧回路３１と同様に動作する。
【００３９】
通常動作時において、昇圧回路３１−１乃至３１−４の各々は、"１０"又は"１１"の昇圧段数信号を受け取り二段昇圧で動作する。これにより昇圧回路３１−１乃至３１−４からメモリコア２９−１乃至２９−４に二段昇圧の昇圧電圧を供給する。
【００４０】
高速復帰させたいメモリコアがあるパワーダウン時には、高速復帰させたいメモリコア２９−１に対応する昇圧回路３１−１は、"０１"の昇圧段数信号を受け取り一段昇圧で動作する。これにより昇圧回路３１−１からメモリコア２９−１に一段昇圧の昇圧電圧を供給する。この一段昇圧の昇圧電圧は、二段昇圧時より低めに設定されているので、メモリコアにおけるリーク電流が少ない。またメモリコアに一段昇圧電圧を与えているので、グランド電圧から二段昇圧電圧へ昇圧して復帰する場合と比較して、二段昇圧電圧への復帰が速くなる。
【００４１】
また低消費電力メモリコア２９−２乃至２９−４に対応する昇圧回路３１−２乃至３２−４は、"００"の昇圧段数信号を受け取り、昇圧電圧供給動作を停止する。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００４２】
全てのメモリコアを低消費電力化したいパワーダウン時には、全ての昇圧回路３１−１乃至３２−４が"００"の昇圧段数信号を受け取り動作停止する。全メモリコアにおいてリーク電流を削減することで、消費電力を削減する。
【００４３】
図６は、メモリコアへの電源供給回路の第４の実施例の構成を示す図である。図６において昇圧電源回路２５は、昇圧回路５１及びスイッチ５２−１、５２−２、・・・を含む。図示の便宜上、メモリコア２９−３以降に対応する部分は省略してある。
【００４４】
上記第１乃至第３の実施例では、昇圧回路は２段の昇圧電源回路であり、駆動する段数が可変なように構成される。通常動作時には各メモリコアに二段の昇圧電圧を供給し、パワーダウンモード時には一段の昇圧電圧を高速復帰メモリコアに供給する。それに対して第４の実施例では、昇圧回路５１は例えば２段固定の昇圧回路であり、二段の昇圧電圧を供給するか否かの切り換えしかできない。その代わり、スイッチ５２−１、５２−２、・・・に昇圧電圧と外部電圧とを供給して、必要に応じて外部電圧を選択可能な構成となっている。具体的には、スイッチ５２−１、５２−２、・・・が対応する昇圧電源クランプ信号＃０、＃１、・・・を受け取り、昇圧電源クランプ信号が外部電源クランプを示す"１"状態であれば、スイッチ出力を外部電圧に接続する。この外部電源へのクランプにより、外部電源電圧を第２の所定の電圧として高速復帰メモリコアに供給する。
【００４５】
通常動作時は、昇圧回路５１は、昇圧制御回路２４から"１"状態の動作モード信号を受け、昇圧電圧を出力する。スイッチ５２−１、５２−２、・・・は、昇圧制御回路２４から"１"状態の昇圧電源供給信号及び"０"状態の昇圧電源クランプ信号を受け、昇圧回路５１からの昇圧電圧をメモリコアに供給する。
【００４６】
高速復帰させたいメモリコアがあるパワーダウン時には、昇圧回路５１は、昇圧制御回路２４から"０"の動作モード信号を受け、動作停止する。また高速復帰させたいメモリコアに対応するスイッチ５２−１は、昇圧制御回路２４から"０"状態の昇圧電源供給信号及び"１"状態の昇圧電源クランプ信号を受け、スイッチ出力を外部電源にクランプする。この外部電源電圧は、通常動作時の昇圧電圧よりも低いので、メモリコアにおけるリーク電流がその分少なくなる。またメモリコアに外部電源電圧を与えているので、グランド電圧から昇圧電圧へ昇圧して復帰する場合と比較して、昇圧電圧への復帰が速くなる。
【００４７】
低消費電力メモリコアに対応するスイッチ５２−２については、昇圧制御回路２４から"０"状態の昇圧電源供給信号及び"０"状態の昇圧電源クランプ信号を受け、メモリコアへの昇圧電圧を遮断するとともに、外部電源へのクランプも行わない。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００４８】
全てのメモリコアを低消費電力化したいパワーダウン時には、昇圧回路５１は、昇圧制御回路２４から"０"の動作モード信号を受け取り動作停止する。またスイッチ５２−１、５２−２、・・・は、昇圧制御回路２４から"０"状態の昇圧電源供給信号及び"０"状態の昇圧電源クランプ信号を受け、全てのメモリコアに対して昇圧電圧を遮断するとともに、外部電源へのクランプも行わない。但しこの場合、昇圧回路５１が昇圧電圧を供給していないので、昇圧電源供給信号の状態は"０"又は"１"の何れであっても構わない。
【００４９】
図７は、メモリコアへの電源供給回路の第５の実施例の構成を示す図である。図７において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５０】
図７において昇圧電源回路２５は、昇圧回路５１、昇圧電源クランプ回路６１、及びスイッチ６２−１、６２−２、・・・を含む。図６に示す第４の実施例の構成と異なり、スイッチ６２−１、６２−２、・・・は昇圧制御回路２４から昇圧電源供給信号＃１、＃２、・・・を受け、昇圧電源供給信号が供給停止を示す"０"状態であれば、昇圧電圧を遮断する。第４の実施例と異なり、スイッチ６２−１、６２−２、・・・は直列接続になっているので、高速復帰は昇圧電源から近い側からしか選択できない。昇圧電源クランプ回路６１は、昇圧制御回路２４から昇圧電源クランプ信号を受け、昇圧電源クランプ信号が外部電源クランプを示す"１"状態であれば、昇圧回路５１が出力する昇圧電圧を外部電源にクランプする。
【００５１】
通常動作時は、昇圧回路５１は、"１"状態の動作モード信号を受け、昇圧電圧を供給する。スイッチ６２−１、６２−２、・・・は、"１"状態の昇圧電源供給信号を受け、昇圧回路５１からの昇圧電圧をメモリコアに供給する。メモリコア２９−１については、昇圧回路５１の出力がそのままスイッチを介することなく供給される。このとき昇圧電源クランプ信号は"０"状態である。
【００５２】
高速復帰させたいメモリコアがあるパワーダウン時には、昇圧回路５１は"０"状態の動作モード信号を受け、動作停止する。昇圧電源クランプ回路６１は、"１"状態の昇圧電源クランプ信号を受け、昇圧電圧を外部電源電圧に連結する。これにより、高速復帰させたいメモリコア２９−１には、外部電源電圧が供給される。この外部電源電圧は、通常動作時の昇圧電圧よりも低いので、メモリコアにおけるリーク電流がその分少なくなる。またメモリコアに外部電源電圧を与えているので、グランド電圧から昇圧電圧へ昇圧して復帰する場合と比較して、昇圧電圧への復帰が速くなる。低消費電力メモリコアについては、スイッチ６２−１、６２−２、・・・が"０"状態の昇圧電源供給信号を受け、メモリコアへの昇圧電源を遮断する。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００５３】
全てのメモリコアを低消費電力化したいパワーダウン時には、昇圧回路５１は、"０"の動作モード信号を受け取り動作停止する。また昇圧電源クランプ回路６１は、"０"状態の昇圧電源クランプ信号を受け、動作停止する。更にスイッチ６２−１、６２−２、・・・は、"０"状態の昇圧電源供給信号を受け、全てのメモリコアに対して昇圧電圧の供給を遮断する。但しこの場合、昇圧回路５１が昇圧電圧を供給しておらず、昇圧電源クランプ回路６１によるクランプも行われていないので、昇圧電源供給信号の状態は"０"又は"１"の何れであっても構わない。
【００５４】
図８は、メモリコアへの電源供給回路の第６の実施例の構成を示す図である。図８の昇圧電源回路２５は、昇圧回路５１−１、５１−２、・・・及び昇圧電源クランプ回路６１−１、６１−２、・・・を含む。複数個のメモリコアに一対一に対応して複数個の昇圧回路が設けられ、スイッチは設けられない。昇圧回路５１−１、５１−２、・・・の各々は、図６又は図７の昇圧回路５１と同様に動作する。また昇圧電源クランプ回路６１−１、６１−２、・・・の各々は、図７の昇圧電源クランプ回路６１と同様に動作する。
【００５５】
通常動作時において、昇圧回路５１−１、５１−２、・・・の各々は、"１"の動作モード信号を受け取り昇圧電圧を出力する。これにより昇圧回路５１−１、５１−２、・・・からメモリコア２９−１、２９−２、・・・に所定の昇圧電圧を供給する。このとき全ての昇圧電源クランプ信号＃０、＃１、・・・は"０"状態であり、昇圧電源クランプ回路６１−１、６１−２、・・・はクランプ動作をしない。
【００５６】
高速復帰させたいメモリコアがあるパワーダウン時には、高速復帰させたいメモリコア２９−１に対応する昇圧回路５１−１は、"０"の動作モード信号を受け取り、昇圧動作を停止する。また昇圧電源クランプ信号＃０を"１"状態として、昇圧電源クランプ回路６１−１により昇圧電圧を外部電源電圧にクランプする。これによりメモリコア２９−１に外部電源電圧を供給する。この外部電源電圧は、通常動作時の昇圧電圧よりも低いので、メモリコアにおけるリーク電流がその分少なくなる。またメモリコアに外部電源電圧を与えているので、グランド電圧から昇圧電圧へ昇圧して復帰する場合と比較して、昇圧電圧への復帰が速くなる。低消費電力メモリコア２９−２については、対応する昇圧回路５１−２が"０"の動作モード信号を受け取り、昇圧動作を停止する。但し昇圧電源クランプ信号＃１を"０"状態とすることにより、昇圧電源クランプ回路６１−２によるクランプ動作を実行しない。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００５７】
全てのメモリコアを低消費電力化したいパワーダウン時には、全ての昇圧回路５１−１、５１−２、・・・が"０"の動作モード信号を受け取り動作停止するとともに、全ての昇圧電源クランプ回路６１−１、６１−２、・・・が"０"の昇圧電源クランプ信号を受け取り、クランプ動作を実行しない。これにより全メモリコアにおいてリーク電流を削減して低消費電力を実現する。
【００５８】
図９は、メモリコアへの電源供給回路の第７の実施例の構成を示す図である。図９において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図９の昇圧電源回路２５は、昇圧回路３１−１乃至３１−４を含む。複数個のメモリコアに一対一に対応して複数個の昇圧回路が設けられ、スイッチは設けられない。
【００５９】
通常動作時において、昇圧回路３１−１乃至３１−４の各々は、"１０"又は"１１"の昇圧段数信号を受け取り二段昇圧で動作する。これにより昇圧回路３１−１乃至３１−４からメモリコア２９−１乃至２９−４に二段昇圧の昇圧電圧を供給する。
【００６０】
図９の実施例では、パワーダウンモード時において、データ保持したいメモリコアがある場合を想定している。即ち、パワーダウンモードにおいても、指定された幾つかのメモリコアについては、データ保持するためにリフレッシュ動作を実行するようにスケジュールが組まれる。図９の例では、メモリコア２９−１が次回リフレッシュを実行するメモリコアであり、メモリコア２９−２がリフレッシュ待ち（次回はまだリフレッシュを実行しない）のメモリコアである。次回リフレッシュを実行するメモリコア２９−１に対応する昇圧回路３１−１は、"１０"又は"１１"の昇圧段数信号＃０及び＃１によって二段昇圧が選択され、二段昇圧の昇圧電圧を供給する。
【００６１】
リフレッシュ待ちのメモリコア２９−２に対応する昇圧回路３１−２は、"０１"の昇圧段数信号を受け取り一段昇圧で動作する。これにより昇圧回路３１−２からメモリコア２９−２に一段昇圧の昇圧電圧を供給する。また高速復帰させたいメモリコア２９−３に対応する昇圧回路３１−３は、"０１"の昇圧段数信号を受け取り一段昇圧で動作する。これにより昇圧回路３１−３からメモリコア２９−３に一段昇圧の昇圧電圧を供給する。この一段昇圧の昇圧電圧は、二段昇圧時より低めに設定されているので、メモリコアにおけるリーク電流が少ない。またメモリコアに一段昇圧電圧を与えているので、グランド電圧から二段昇圧電圧へ昇圧して復帰する場合と比較して、二段昇圧電圧への復帰が速くなる。
【００６２】
低消費電力メモリコア２９−４に対応する昇圧回路３１−４は、"００"の昇圧段数信号を受け取り、昇圧電圧供給動作を停止する。これにより、メモリコアにおけるリーク電流を削減して低消費電力を実現する。
【００６３】
全てのメモリコアを低消費電力化したいパワーダウン時には、全ての昇圧回路３１−１乃至３２−４が"００"の昇圧段数信号を受け取り動作停止する。全メモリコアにおいてリーク電流を削減することで、消費電力を削減する。
【００６４】
図１０は、メモリコアへの電源供給回路の第８の実施例の構成を示す図である。図１０において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図９の昇圧電源回路２５は、昇圧回路３１−１乃至３１−４を含む。またメモリコア２９−１乃至２９−４に一対一に対応して、複数個の降圧電源回路７１−１乃至７１−４が設けられる。昇圧回路３１−１乃至３１−４の動作は図５の構成の場合と同一である。
【００６５】
通常動作時において、降圧電源回路７１−１乃至７１−４は"１"状態の降圧電源供給信号＃０乃至＃３を受け、メモリコア２９−１乃至２９−４に降圧電源を供給する。昇圧回路３１−１乃至３１−４により生成する昇圧電圧によりワード線を駆動し、降圧電源回路７１−１乃至７１−４により生成する降圧電圧をメモリコアの他の部分の電源電圧とする。
【００６６】
パワーダウン時において、高速復帰させたいメモリコア２９−１に対応する降圧電源回路７１−１は、"１"状態の降圧電源供給信号を受け、メモリコア２９−１に降圧電源を供給する。一方、低消費電力メモリコア２９−２乃至２９−４に対応する降圧電源回路７１−２乃至７１−４は、"０"状態の降圧電源供給信号を受け、降圧電圧の供給を停止する。これにより、メモリコアのリーク電流を削減して、低消費電力を実現する。
【００６７】
全てのメモリコアを低消費電力化したいパワーダウン時には、全ての降圧電源回路７１−１乃至７１−４が"０"状態の降圧電源供給信号を受け、降圧電圧の供給を停止する。これにより、全てのメモリコアにおいてリーク電流を削減し、低消費電力を実現する。
【００６８】
図１１は、メモリコアへの電源供給回路の第９の実施例の構成を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１の昇圧電源回路２５は、昇圧回路３１−１乃至３１−４に加え、スイッチ７２−１乃至７２−３を含む。
【００６９】
通常動作時において、全スイッチ７２−１乃至７２−３は、昇圧制御回路２４から"１"状態の昇圧電源連結信号＃１乃至＃３を受け導通状態となることで、隣接する昇圧電圧同士を連結する。このように昇圧電圧を連結することにより、メモリコアの容量が共有され、昇圧電源回路のノイズや電流消費によるノイズを緩和し、昇圧電圧を安定化できるという効果がある。また昇圧回路３１−１乃至３１−４は、何れか一つのみを昇圧段数信号によって二段昇圧として選択し、メモリコアに二段昇圧の昇圧電圧を供給する構成としてよい。その他は、昇圧電源の供給を停止してよい。このように連結している昇圧電源間で動作する昇圧回路を一つのみにすることで、昇圧回路の駆動数を減らし、低消費電力化することができる。
【００７０】
パワーダウン時には、各メモリコアの状態に応じて、図９の場合と同様に昇圧回路３１−１乃至３１−４を駆動すればよい。但し、２つの隣接する昇圧回路が、昇圧電圧信号によって同じ昇圧段数（同じ昇圧電圧）に設定されている場合、その間に配置されるスイッチは"１"状態の昇圧電源連結信号を受けて、隣接昇圧電圧を連結する。逆に、２つの隣接する昇圧回路が、昇圧電圧信号によって異なる昇圧段数（異なる昇圧電圧）に設定されている場合、その間に配置されるスイッチは"０"状態の昇圧電源連結信号を受けて、隣接昇圧電圧を分離する。スイッチで連結している部分については、何れか１つの昇圧回路のみを動作させることで昇圧回路の駆動数を減らし、低消費電力化するように構成してよい。
【００７１】
全てのメモリコアを低消費電力化したいパワーダウン時において、全ての昇圧回路３１−１乃至３１−４が動作停止し、全メモリコアにおいてリーク電流を削減して低消費電力を実現する。またスイッチ７２−１乃至７２−３は、"１"状態の昇圧電源供給信号を受けて導通し、全てのメモリコアに対して隣接する昇圧電圧同士を連結する。
【００７２】
図１２は、メモリコアへの電源供給回路の第１０の実施例の構成を示す図である。図１２において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２の構成において、昇圧電源回路２５の昇圧回路３１−１乃至３１−４の動作は、図９に示される構成の場合の動作と同一である。
【００７３】
本実施例では、メモリコア２９−１乃至２９−４がそれぞれスタータ信号＃０乃至＃３を受け取り、それぞれ独立にリセットすることができる。通常動作時は、全てのスタータ信号＃０乃至＃３は"０"状態に設定され、スタータリセットされていない。
【００７４】
パワーダウン時において、リフレッシュが実行されるメモリコア２９−１及び２９−２は、スタータ信号＃０及び＃１が"０"状態でありリセットされない。高速復帰させたいメモリコア２９−３は、スタータ信号＃２が"１"状態でありリセットされる。これにより誤動作を回避するとともに、貫通電流を防止することができる。同様に、低消費電力のメモリコア２９−４も、スタータ信号＃３が"１"状態でありリセットされる。
【００７５】
全てのメモリコアを低消費電力化したいパワーダウン時には、全てのスタータ信号＃０乃至＃３は"１"状態に設定され、全てのメモリコア２９−１乃至２９−４がリセットされる。これにより誤動作を回避するとともに、貫通電流を防止することができる。
【００７６】
図１３は、本発明を適用した携帯電話機の構成の一例を示すブロック図である。図１３の携帯電話機は、アンテナを備えた送受信部８１と、送信信号の変調／受信信号の復調及び音声とデータの分別を行う音声信号処理部８２と、音声を入出力する音声入出力部８３と、送信データの符号化及び受信データの復号化を行うＤＳＰ(Digital Signal Processor)８４と、データを表示する表示部８５と、送受信の制御及び各機能に伴う処理を行うＣＰＵ８６と、電話番号等を入力する入力部８７と、処理プログラムや受信データ等を格納するメモリ部８８とを含む。
【００７７】
メモリ部８８は、外部電源又は内部降圧電源から昇圧し、その昇圧電圧及び昇圧段数を選択できる昇圧電源回路を備え、ブロック毎に選択された昇圧電圧を供給又は供給停止可能な半導体装置である。ＣＰＵ８６はあらかじめメモリ部８８に対して、モードレジスタ設定コマンドと共にモード設定用のビットパターンを有する外部アドレス信号を供給し、パワーダウンモードから高速復帰させたいメモリコアを選択する。高速復帰させたいメモリコアは、非動作状態の低消費電力から復帰した後、即使用するメモリである。他のメモリコアは、復帰後すぐには使用しない部分であり、従来と同等の時間後使用できるように低消費電力メモリコアとして設定すればよい。この結果、非動作時の低消費電力化と非動作時からの高速復帰とを両立することができる。
【００７８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７９】
なお本発明は以下の内容を含むものである。
（付記１）
所定の電源を昇圧して生成した第１の所定の電圧と該第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、
複数の回路ブロックと、
第１の動作モードにおいて該複数の回路ブロックに該第１の所定の電圧を供給するように該昇圧電源回路を制御するとともに、第２の動作モードにおいて該複数の回路ブロックのうちの所定の回路ブロックに該第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように該昇圧電源回路を制御する昇圧制御回路
を含むことを特徴とする半導体集積回路。
（付記２）
該所定の回路ブロックを指定するデータを格納するレジスタを更に含み、該レジスタの該データは外部から設定可能に構成されることを特徴とする付記１記載の半導体集積回路。
（付記３）
該第２の所定の電圧は該所定の電源の電圧であることを特徴とする付記１記載の半導体集積回路。
（付記４）
該複数の回路ブロックはメモリコアブロックであり、該昇圧制御回路は、該第２の動作モードにおいて該複数の回路ブロックのうちでリフレッシュを直ちに実行する回路ブロックには該第１の所定の電圧を供給するように該昇圧電源回路を制御することを特徴とする付記１記載の半導体集積回路。
（付記５）
所定の電源を降圧して生成した電圧を該複数の回路ブロック毎に独立に供給するよう構成される降圧電源回路を更に含むことを特徴とする付記１記載の半導体集積回路。
（付記６）
該複数の回路ブロックはメモリコアブロックであり、それぞれ独立のスタータ信号を受け取り独立にリセット可能なように構成されることを特徴とする付記１記載の半導体集積回路。
（付記７）
該昇圧電源回路と該複数の回路ブロックとをそれぞれ結合する複数の電圧供給経路の間に接続され、該複数の電圧供給経路間の電気的接続／非接続を決定するスイッチを更に含むことを特徴とする付記１記載の半導体集積回路。
（付記８）
該昇圧電源回路は該複数の回路ブロックに一対一に対応して設けられる複数の昇圧回路を含み、該スイッチにより電源供給経路が互いに電気的に接続される回路ブロックに対応する昇圧回路については、そのうちの１つのみを駆動するように昇圧制御回路が昇圧電源回路を制御することを特徴とする付記１記載の半導体集積回路。
（付記９）
ＣＰＵと、
所定の電源を昇圧して生成した第１の所定の電圧と該第１の所定の電圧よりも低い第２の所定の電圧との少なくとも一方を供給する昇圧電源回路と、
複数の回路ブロックと、
第１の動作モードにおいて該複数の回路ブロックに該第１の所定の電圧を供給するように該昇圧電源回路を制御するとともに、第２の動作モードにおいて該複数の回路ブロックのうちの所定の回路ブロックに該第２の所定の電圧を供給しそれ以外の回路ブロックに電圧を供給しないように該昇圧電源回路を制御する昇圧制御回路
を含み、該ＣＰＵにより該所定の回路ブロックを指定することを特徴とする電子装置。
【図面の簡単な説明】
【００８０】
【図１】半導体記憶装置の従来例を示す図である。
【図２】本発明による半導体記憶装置の構成の一例を示す図である。
【図３】メモリコアへの電源供給回路の第１の実施例の構成を示す図である。
【図４】メモリコアへの電源供給回路の第２の実施例の構成を示す図である。
【図５】メモリコアへの電源供給回路の第３の実施例の構成を示す図である。
【図６】メモリコアへの電源供給回路の第４の実施例の構成を示す図である。
【図７】メモリコアへの電源供給回路の第５の実施例の構成を示す図である。
【図８】メモリコアへの電源供給回路の第６の実施例の構成を示す図である。
【図９】メモリコアへの電源供給回路の第７の実施例の構成を示す図である。
【図１０】メモリコアへの電源供給回路の第８の実施例の構成を示す図である。
【図１１】メモリコアへの電源供給回路の第９の実施例の構成を示す図である。
【図１２】メモリコアへの電源供給回路の第１０の実施例の構成を示す図である。
【図１３】本発明を適用した携帯電話機の構成の一例を示すブロック図である。
【符号の説明】
【００８１】
２０  半導体記憶装置
２１  コマンド制御回路
２２  動作制御回路
２３  モードレジスタ
２４  昇圧制御回路
２５  昇圧電源回路
２６  アドレス入力回路
２７  アドレスデコーダ
２８  データ入出力回路
２９  メモリコア回路
２９−１〜２９−４  メモリコア
３１  昇圧回路
３１−１〜３１−４  昇圧回路
３２−１〜３２−４  スイッチ
４２−１〜４２−４  スイッチ
５１  昇圧回路
５１−１〜５１−２  昇圧回路
６１  昇圧電源クランプ回路
６１−１〜６１−２  昇圧電源クランプ回路
６２−１〜６２−２  スイッチ
７１−１〜７１−４  降圧電源回路
７２−１〜７２−３  スイッチ
８１  送受信部
８２  音声信号処理部
８３  音声入出力部
８４  ＤＳＰ(Digital Signal Processor)
８５  表示部
８６  ＣＰＵ
８７  入力部
８８  メモリ
【図１】
2007242093.tif 000003
【図２】
2007242093.tif 000004
【図３】
2007242093.tif 000005
【図４】
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【図５】
2007242093.tif 000007
【図６】
2007242093.tif 000008
【図７】
2007242093.tif 000009
【図８】
2007242093.tif 000010
【図９】
2007242093.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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