(57)【要約】【課題】メモリセルに対するアクセス情報を貯蔵する半導体メモリ装置を提供する。【解決手段】本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。ここで、前記アクセス制御回路は前記ワードラインの電圧及び前記アクセス情報によって前記複数のメモリセルをアクセスする。【選択図】図１
2007220270.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路とを含み、
前記アクセス制御回路は前記ワードラインの電圧及び前記アクセス情報によって前記複数のメモリセルをアクセスすることを特徴とする半導体メモリ装置。
【請求項２】
前記アクセス制御回路は、
前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、
前記ワードライン電圧及び前記アクセス情報を論理演算する論理ゲートを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルであることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記複数のメモリセルをアクセスすることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記アクセス制御回路は読み出し動作の時に前記ワードラインの電圧及び前記アクセス情報によって前記複数のメモリセルをアクセスすることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
複数のメモリセルを有するメモリセルアレイと、
ワードラインを介して前記メモリセルアレイと接続され、アドレスに応答して選択されたワードラインにワードライン電圧を提供するデコーダと、
ビットラインを介して前記メモリセルアレイと接続され、選択されたメモリセルのデータを感知増幅するセンスアンプと、
前記ワードラインに接続され、アクセス情報を貯蔵し、かつ前記アクセス情報によって前記センスアンプの動作を制御するセンスアンプイネーブル回路とを含むことを特徴とする半導体メモリ装置。
【請求項８】
前記センスアンプイネーブル回路は、
前記ワードラインに接続され、前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、
前記アクセス情報貯蔵回路に貯蔵されたアクセス情報に応答してセンスアンプイネーブル信号を発生し、前記センスアンプイネーブル信号を前記センスアンプに提供する論理ゲートとを含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルであることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記論理ゲートは前記ワードライン電圧及び前記アクセス情報を入力して論理演算することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記センスアンプイネーブル信号を前記センスアンプに提供することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
前記論理ゲートは、
前記アクセス情報及び前記書き込み信号が入力されてＯＲ演算する第１ゲートと、
前記ワードライン電圧及び前記第１ゲートの出力が入力されてＡＮＤ演算し、前記センスアンプイネーブル信号を発生する第２ゲートとを含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
複数のメモリセルを有するメモリセルアレイと、
アドレスに応答して選択されたワードラインにワードライン電圧を提供するデコーダと、
ゲートワードラインを介して前記複数のメモリセルに接続され、アクセス情報を貯蔵し、かつ前記アクセス情報によって前記ワードライン電圧を前記ゲートワードラインに提供するワードラインゲーティング回路とを含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記ワードラインゲーティング回路は、
前記選択されたワードラインに接続され、前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、
前記アクセス情報貯蔵回路に貯蔵されたアクセス情報に応答して前記ワードライン電圧を前記ゲートワードラインに提供する論理ゲートとを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルであることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルであることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記論理ゲートは前記ワードライン電圧及び前記アクセス情報を入力して論理演算することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記ワードライン電圧を前記ゲートワードラインに提供することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２０】
前記論理ゲートは、
前記アクセス情報及び前記書き込み信号が入力されてＯＲ演算する第１ゲートと、
前記第１ゲートの出力に応答して前記ワードライン電圧を前記ゲートワードラインに提供する第２ゲートとを含むことを特徴とする請求項１９に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係わり、より詳細にはメモリセルに対するアクセス情報を貯蔵する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを貯蔵しておいて必要な時に取り出して読み出すことができる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に分けることができる。ＲＯＭは電源が切れても記憶されたデータが消滅しない揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＯＭにはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などがある。ＲＡＭは電源が切れれば、記憶されたデータが消滅するいわゆる揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＡＭにはＤｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ）とＳｔａｔｉｃ ＲＡＭ（ＳＲＡＭ）などがある。
【０００３】
一般的に半導体メモリ装置はメモリセルアレイ、デコーダ、及びセンスアンプを含む。メモリセルアレイはワードライン及びビットラインに接続される複数のメモリセルで構成される。デコーダはアドレスに応答して選択されたワードラインにワードライン電圧を提供する。センスアンプは選択されたメモリセルに貯蔵されたデータを読み出す。すなわち、半導体メモリ装置は選択されたワードラインに接続されたメモリセルからデータを読み出す。
【０００４】
しかし、半導体メモリ装置は選択されたワードラインに接続されたメモリセルから不必要なデータを読み出す場合がある。代表的な例としては半導体メモリ装置が分岐ターゲットバッファとして用いられる場合である。一般的に分岐ターゲットバッファはＳＲＡＭを用いる。
【０００５】
分岐ターゲットバッファを用いた分岐予測方法によれば、ＡＲＭプロセッサなどの内蔵プロセッサ（ｅｍｂｅｄｄｅｄ ｐｒｏｃｅｓｓｏｒ）はすべての命令語に対して常に分岐ターゲットバッファをアクセスするため、消費電力が大きい。このような短所を解決するためにプロセッサは、分岐命令語である場合には分岐予測を実行し、分岐予測の結果によって選択的に分岐ターゲットバッファをアクセスする。しかし、このような分岐予測方法によれば、制御ロジックが複雑になってフェッチロジックのディレイが増加する短所がある。また、分岐予測の結果がノットテイクン（ｎｏｔ−ｔａｋｅｎ）である場合にも分岐ターゲットバッファをアクセスするため、不必要に電力を消費するという問題がある。
【０００６】
上述の分岐ターゲットバッファの例のように、従来の半導体メモリ装置は選択されたワードラインに接続されたメモリセルを常にアクセスする。したがって、従来の半導体メモリ装置は不必要なデータを出力するため、電力と時間とを消費するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上述の問題を解決するために提案されたもので、その目的はアクセス情報によってメモリセルを選択的にアクセスして、不必要な電力消費を減らす半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路とを含む。ここで、前記アクセス制御回路は前記ワードラインの電圧及び前記アクセス情報によって前記複数のメモリセルをアクセスする。
【０００９】
実施形態として、前記アクセス制御回路は前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、前記ワードライン電圧及び前記アクセス情報を論理演算する論理ゲートとを含む。前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルである。前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルである。前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記複数のメモリセルをアクセスする。前記アクセス制御回路は読み出し動作の時に前記ワードラインの電圧及び前記アクセス情報によって前記複数のメモリセルをアクセスする。
【００１０】
本発明による半導体メモリ装置の他の一面は、複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記メモリセルアレイと接続され、アドレスに応答して選択されたワードラインにワードライン電圧を提供するデコーダと、ビットラインを介して前記メモリセルアレイと接続され、選択されたメモリセルのデータを感知増幅するセンスアンプと、前記ワードラインに接続され、アクセス情報を貯蔵し、かつ前記アクセス情報によって前記センスアンプの動作を制御するセンスアンプイネーブル回路を含む。
【００１１】
実施形態として、前記センスアンプイネーブル回路は前記ワードラインに接続され、前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、前記アクセス情報貯蔵回路に貯蔵されたアクセス情報に応答してセンスアンプイネーブル信号を発生し、前記センスアンプイネーブル信号を前記センスアンプに提供する論理ゲートとを含む。
【００１２】
前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルである。前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルである。前記論理ゲートは前記ワードライン電圧及び前記アクセス情報を入力して論理演算する。前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記センスアンプイネーブル信号を前記センスアンプに提供する。前記論理ゲートは前記アクセス情報及び前記書き込み信号が入力されてＯＲ演算する第１ゲートと、前記ワードライン電圧及び前記第１ゲートの出力が入力されてＡＮＤ演算し、前記センスアンプイネーブル信号を発生する第２ゲートとを含む。
【００１３】
本発明による半導体メモリ装置のまた他の一面は複数のメモリセルを有するメモリセルアレイと、アドレスに応答して選択されたワードラインにワードライン電圧を提供するデコーダと、ゲートワードラインを介して前記複数のメモリセルに接続され、アクセス情報を貯蔵し、かつ前記アクセス情報によって前記ワードライン電圧を前記ゲートワードラインに提供するワードラインゲーティング回路とを含む。
【００１４】
実施形態として、前記ワードラインゲーティング回路は前記選択されたワードラインに接続され、前記アクセス情報を貯蔵するアクセス情報貯蔵回路と、前記アクセス情報貯蔵回路に貯蔵されたアクセス情報に応答して前記ワードライン電圧を前記ゲートワードラインに提供する論理ゲートとを含む。
【００１５】
前記アクセス情報貯蔵回路は１ビットデータを貯蔵するメモリセルである。前記複数のメモリセル及び前記アクセス情報貯蔵回路はＳＲＡＭセルである。前記論理ゲートは前記ワードライン電圧及び前記アクセス情報を入力して論理演算する。前記論理ゲートは書き込み信号が入力される場合に、前記アクセス情報にかかわらず前記ワードライン電圧を前記ゲートワードラインに提供する。前記論理ゲートは前記アクセス情報及び前記書き込み信号が入力されてＯＲ演算する第１ゲートと、前記第１ゲートの出力に応答して前記ワードライン電圧を前記ゲートワードラインに提供する第２ゲートとを含む。
【発明の効果】
【００１６】
上述の本発明によれば、半導体メモリ装置のうちにアクセス情報を貯蔵する手段を備え、アクセス情報によって半導体メモリ装置をアクセスするため、従来に比べて半導体メモリ装置において不必要に消費する電力を大きく減らすことができる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明が属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の望ましい実施形態を添付の図面を参照して説明する。
【００１８】
本発明による半導体メモリ装置はワードラインを介してメモリセルアレイに接続され、選択されたメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。アクセス制御回路はワードライン電圧及びアクセス情報によって選択されたメモリセルをアクセスする。本発明による半導体メモリ装置によれば、アクセス情報によって選択されたメモリセルをアクセスするため、不必要な電力消費を減らすことができる。以下では、アクセス制御回路はセンスアンプイネーブル回路１２０（図１参照）またはワードラインゲーティング回路２２０（図３参照）で説明される。
【００１９】
本発明による半導体メモリ装置は分岐予測を実行する分岐ターゲットバッファなどに効率的に用いられる。分岐ターゲットバッファは分岐予測情報、すなわち、テイクン（ｔａｋｅｎ）またはノットテイクン（ｎｏｔ−ｔａｋｅｎ）情報によって分岐予測を実行する。分岐予測情報がノットテイクンである場合には選択されたメモリセルをアクセスする必要がない。しかし、従来の分岐ターゲットバッファは分岐予測情報がノットテイクンである場合にも選択されたメモリセルをアクセスするため、不必要に電力を消費する。本発明はこのような不必要な電力消費を減らすためのものである。
【００２０】
図１は本発明による半導体メモリ装置の第１実施形態を示すブロック図である。図１を参照すると、半導体メモリ装置１００はメモリセルアレイ１１０、センスアンプイネーブル回路１２０、デコーダ１３０、及びセンスアンプ１４０を含む。本発明による半導体メモリ装置１００はＳＲＡＭ、ＤＲＡＭなどのような揮発性メモリだけではなくフラッシュメモリ、ＰＲＡＭなどのような揮発性メモリにも適用することができる。以下では、ＳＲＡＭで実現された半導体メモリ装置１００を説明する。
【００２１】
メモリセルアレイ１１０はワードラインＷＬ０〜ＷＬｎを介してデコーダ１３０と接続され、ビットラインＢＬ０〜ＢＬｍを介してセンスアンプ１４０と接続される。メモリセルアレイ１１０は複数のメモリセル（図示せず）を含む。ここで、メモリセルは半導体メモリ装置の種類によって構造が異なる。例えば、ＳＲＡＭセルは一般的に４個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタとで構成される。この中で２個のＮＭＯＳトランジスタは選択トランジスタとしてワードラインに接続されている。そして残りの２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタとはデータを貯蔵するためにラッチ回路を形成する。その他、ＳＲＡＭセルの構成及び動作は当業者によく知られたものと同一である。
【００２２】
センスアンプイネーブル回路１２０はメモリセルアレイ１１０とデコーダ１３０との間に接続される。センスアンプイネーブル回路１２０はアクセス情報貯蔵回路１２０ａ及び論理ゲート１２０ｂを含む。アクセス情報貯蔵回路１２０ａはワードラインＷＬ０〜ＷＬｎに接続され、アクセス情報を貯蔵する。ここで、アクセス情報は選択されたメモリセルにアクセスしたか否かに対する情報である。アクセス情報貯蔵回路１２０ａは１ビットＳＲＡＭセルで実現することができる。論理ゲート１２０ｂはアクセス情報貯蔵回路１２０ａに貯蔵されたアクセス情報によってセンスアンプイネーブル信号ＳＡＥＮを発生する。センスアンプイネーブル信号ＳＡＥＮはセンスアンプ１４０に提供される。
【００２３】
図１を参照すると、選択されたワードラインＷＬｉには複数のメモリセル１１１、アクセス情報貯蔵回路１２１、及び論理ゲート１２２が接続される。アクセス情報貯蔵回路１２１及び論理ゲート１２２の構成及び動作を、図２を参照して詳細に説明する。
【００２４】
デコーダ１３０はワードラインＷＬ０〜ＷＬｎを介してメモリセルアレイ１１０と接続される。デコーダ１３０はアドレスＡＤＤＲが入力され、選択されたワードラインＷＬｉにワードライン電圧を提供する。
【００２５】
センスアンプ１４０はビットラインＢＬ０〜ＢＬｍを介してメモリセルアレイ１１０と接続される。また、センスアンプ１４０はビットラインＢｉｔ、／Ｂｉｔを介してアクセス情報貯蔵回路１２０ａと接続される。センスアンプ１４０はメモリセルアレイ１１０に貯蔵されたデータを選択されたビットラインを介して読み出す。センスアンプ１４０はアクセス情報貯蔵回路１２０ａに貯蔵されたデータをアップデートする。
【００２６】
一方、センスアンプ１４０は論理ゲート１２０ｂからセンスアンプイネーブル信号ＳＡＥＮが提供される場合のみ選択されたメモリセルからデータを読み出す。すなわち、センスアンプイネーブル信号ＳＡＥＮが活性化されなければ、センスアンプ１４０は選択されたメモリセルをアクセスしない。これはアクセス情報によって選択されたメモリセルに対するアクセスを禁止し、半導体メモリ装置１００の消費電力を減らすためである。
【００２７】
図２は図１に示したセンスアンプイネーブル回路を例示的に示す回路図である。図２を参照すると、センスアンプイネーブル回路は選択されたワードラインＷＬｉ及びビットラインＢｉｔ、／Ｂｉｔに接続される。センスアンプイネーブル回路は１ビットＳＲＡＭ セル１２１と論理ゲート１２２とを含む。
【００２８】
１ビットＳＲＡＭ セル１２１はアクセス情報を貯蔵する。アクセス情報は選択されたメモリセルにアクセスしたか否かに対する情報である。１ビットＳＲＡＭセル１２１は第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２、第１ないし第４ＮＭＯＳトランジスタＮ１〜Ｎ４で構成される。第３及び第４ＮＭＯＳトランジスタＮ３、Ｎ４のゲートには選択されたワードラインＷＬｉが接続され、そのドレインにはビットラインＢｉｔ、／Ｂｉｔが接続される。そして第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳ トランジスタＮ２のドレインには１ビットデータが貯蔵される。ここで、１ビットデータはアクセス情報である。
【００２９】
論理ゲート１２２は１ビットＳＲＡＭセル１２１に貯蔵されたアクセス情報によってセンスアンプイネーブル信号ＳＡＥＮを発生する。例えば、アクセス情報がデータ‘１’である場合には、センスアンプイネーブル信号ＳＡＥＮを発生し、データ‘０’である場合には、センスアンプイネーブル信号ＳＡＥＮを発生しない。
【００３０】
図２を参照すると、論理ゲート１２２は第１及び第２ゲートＧ１、Ｇ２を含む。第１ゲートＧ１はアクセス情報及び書き込み信号ｗｒｉｔｅが入力されてＯＲ演算を実行する。ここで、書き込み信号ｗｒｉｔｅは書き込み動作を命ずるコマンドである。第１ゲートＧ１はハイレベルの書き込み信号ｗｒｉｔｅが入力される場合には、アクセス情報にかかわらずハイレベルの出力信号を発生する。第２ゲートＧ２は第１ゲートＧ１の出力信号及び選択されたワードラインＷＬｉのワードライン電圧を入力してＡＮＤ演算を実行する。
【００３１】
論理ゲート１２２はアクセス情報がデータ‘１’であるか書き込み信号が入力される場合にセンスアンプイネーブル信号ＳＡＥＮを発生する。しかし、論理ゲート１２２は読み出し動作の時にアクセス情報がデータ‘０’である場合にはセンスアンプイネーブル信号ＳＡＥＮを発生しない。この時、センスアンプ１４０（図１参照）は選択されたメモリセルをアクセスしない。これはアクセス情報によって選択されたメモリセルをアクセスしないため、消費電力を減らすためである。一方、論理ゲート１２２は書き込み信号ｗｒｉｔｅが活性化された場合にはアクセス情報にかかわらずセンスアンプイネーブル信号ＳＡＥＮを発生して正常に書き込み動作を実行するようにする。
【００３２】
本発明による半導体メモリ装置１００はアクセス情報を貯蔵し、アクセス情報によってセンスアンプ１４０をイネーブルする。半導体メモリ装置１００はアクセス情報を貯蔵するために１ビットＳＲＡＭセル１２１を実現する。１ビットＳＲＡＭセル１２１はメモリセルアレイ１１０とデコーダ１３０との間のワードラインＷＬに接続される。半導体メモリ装置１００はアクセス情報によってセンスアンプ１４０をイネーブルするため、不必要な電力消費を減らすことができる。
【００３３】
図３は本発明による半導体メモリ装置の第２実施形態を示すブロック図である。図３を参照すると、半導体メモリ装置２００はメモリセルアレイ２１０、ワードラインゲーティング回路２２０、デコーダ２３０、及びセンスアンプ２４０を含む。半導体メモリ装置２００は揮発性メモリだけではなく不揮発性メモリにも適用することができる。以下では、ＳＲＡＭで実現された半導体メモリ装置２００を説明する。メモリセルアレイ２１０及びデコーダ２３０は図１において説明したものと同一である。
【００３４】
ワードラインゲーティング回路２２０はメモリセルアレイ２１０とデコーダ２３０との間に接続される。ワードラインゲーティング回路２２０はアクセス情報貯蔵回路２２０ａ及び論理ゲート２２０ｂを含む。図３を参照すると、選択されたワードラインＷＬｉにはアクセス情報貯蔵回路２２１及び論理ゲート２２２が接続される。アクセス情報貯蔵回路２２１は１ビットＳＲＡＭセルで実現することができる。論理ゲート２２２はアクセス情報貯蔵回路２２１に貯蔵されたアクセス情報によってゲートワードラインＧＷＬｉ（図４参照）をアクセスする。アクセス情報貯蔵回路２２１及び論理ゲート２２２の構成及び動作は図４を参照して詳細に説明する。
【００３５】
センスアンプ２４０はビットラインＢＬ０〜ＢＬｍを介してメモリセルアレイ２１０と接続される。また、センスアンプ２４０はビットラインＢｉｔ、／Ｂｉｔを介してアクセス情報貯蔵回路２２０ａと接続される。センスアンプ２４０はメモリセルアレイ２１０に貯蔵されたデータを選択されたビットラインを介して読み出す。センスアンプ２４０はアクセス情報貯蔵回路２２０ａに貯蔵されたデータをアップデートする。
【００３６】
図４は図３に示したワードラインゲーティング回路を例示的に示す回路図である。図４に示したワードラインゲーティング回路は選択されたワードラインＷＬｉ及びゲートワードラインＧＷＬｉの間に接続される。ワードラインゲーティング回路は１ビットＳＲＡＭセル２２１と論理ゲート２２２とを含む。
【００３７】
１ビットＳＲＡＭ セル２２１はアクセス情報を貯蔵している。アクセス情報は選択されたメモリセルにアクセスしたか否かに対する情報である。１ビットＳＲＡＭセル２２１には１ビットのアクセス情報が貯蔵される。論理ゲート２２２は１ビットＳＲＡＭセル２２１に貯蔵されたアクセス情報によってゲートワードラインＧＷＬｉをアクセスする。例えば、アクセス情報がデータ‘１’である場合にはゲートワードラインＧＷＬｉをアクセスし、データ'０'である場合にはゲートワードラインＧＷＬｉをアクセスしない。
【００３８】
図４を参照すると、論理ゲート２２２は第１及び第２ゲートＧ１、Ｇ２を含む。第１ゲートＧ１はアクセス情報及び書き込み信号ｗｒｉｔｅを入力してＯＲ演算を実行する。ここで、書き込み信号ｗｒｉｔｅは書き込み動作を命ずるコマンドである。第１ゲートＧ１はハイレベルの書き込み信号ｗｒｉｔｅが入力される場合には、アクセス情報にかかわらずハイレベルの出力信号を発生する。第２ゲートＧ２は第１ゲートＧ１の出力信号及び選択されたワードラインＷＬｉのワードライン電圧を入力してＡＮＤ演算を実行する。
【００３９】
論理ゲート２２２はアクセス情報がデータ‘１’であるか書き込み信号が入力される場合にゲートワードラインＧＷＬｉをアクセスする。しかし、論理ゲート２２２は読み出し動作の時にアクセス情報がデータ‘０’である場合にはゲートワードラインＧＷＬｉをアクセスしない。これはアクセス情報によって選択されたメモリセルをアクセスしないため、消費電力を減らすためである。一方、論理ゲート２２２は書き込み信号ｗｒｉｔｅが活性化された場合にはアクセス情報にかかわらずゲートワードラインＧＷＬｉをアクセスして正常に書き込み動作を実行するようにする。
【００４０】
図３に示した半導体メモリ装置２００は、１ビットＳＲＡＭセル２２１にアクセス情報を貯蔵し、アクセス情報によって選択されたワードラインＷＬｉの電圧をゲートワードラインＧＷＬｉに提供する。図３に示した半導体メモリ装置２２０はアクセス情報によってゲートワードラインＧＷＬｉに接続されたメモリセルをアクセスする。
【００４１】
上述のように本発明による半導体メモリ装置はアクセス情報によってメモリセルをアクセスするため、不必要な電力消費を減らすことができる。また、１ビットＳＲＡＭセルにアクセス情報を貯蔵するため、複雑な制御回路や大きい遅延時間なしにワードラインの制御のみで半導体メモリ装置において消費する電力を減らすことができる。
【００４２】
本発明による半導体メモリ装置は分岐予測を実行する分岐ターゲットバッファに効率的に用いることができる。すなわち、１ビットＳＲＡＭセルに分岐予測情報を貯蔵し、分岐予測情報によってメモリセルアレイをアクセスする。すなわち、分岐ターゲットバッファは分岐予測情報がテイクンである場合のみ、メモリセルアレイをアクセスし、ノットテイクンである場合にはメモリセルアレイをアクセスしない。したがって、分岐ターゲットバッファは分岐予測情報がノットテイクンである場合にはメモリセルをアクセスしないため、不必要な電力消費を減らすことができる。
【００４３】
ＥＥＭＢＣベンチマーク（ｂｅｎｃｈｍａｒｋ）に対するシミュレーションによって得た結果によれば、約４０％の以上がノットテイクンに予測されることを確認することができ、これを勘案すれば、半導体メモリ装置をアクセスするのに消費する電力の４０％程度を節減することができる。
【００４４】
以上のように、本発明の詳細な説明では、具体的な実施形態について説明したが、本発明の範囲から逸脱しない限度内で多様な変形が可能である。そのため、本発明の範囲は上述の実施形態に限定されず、特許請求範囲だけでなくこの発明の特許請求範囲と均等なものによって決まらなければならない。
【図面の簡単な説明】
【００４５】
【図１】本発明による半導体メモリ装置の第１実施形態を示すブロック図である。
【図２】図１に示したセンスアンプイネーブル回路を示すブロック図である。
【図３】本発明による半導体メモリ装置の第２実施形態を示すブロック図である。
【図４】図３に示したワードラインゲーティング回路を示すブロック図である。
【符号の説明】
【００４６】
１００、２００  半導体メモリ装置
１１０、２１０  メモリセルアレイ
１２０  センスアンプイネーブル回路
２２０  ワードラインゲーティング回路
１３０、２３０  デコーダ
１４０、２４０  センスアンプ
１２１、２２１  ＳＲＡＭセル
１２２、２２２  論理ゲート
【図１】
2007220270.tif 000003
【図２】
2007220270.tif 000004
【図３】
2007220270.tif 000005
【図４】
2007220270.tif 000006