(57)【要約】【課題】相変化記憶セルを提供する。【解決手段】相変化記憶セルは、半導体基板上に形成された層間絶縁膜及び前記層間絶縁膜内に提供された第１電極及び第２電極を具備する。前記第１及び第２電極間に相変化物質パターンが提供される。前記相変化物質パターンは、アンドープトＧｅＢｉＴｅ膜、不純物を含むドープトＧｅＢｉＴｅ膜または不純物を含むＧｅＴｅ膜に相当する。前記アンドープトＧｅＢｉＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有する。【選択図】図４Ａ
2007311791.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に提供された第１電極及び第２電極と、
前記第１電極と第２電極との間に提供され、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有するアンドープトＧｅＢｉＴｅ膜、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含むドープトＧｅＢｉＴｅ膜、または前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含むドープトＧｅＴｅ膜である相変化物質パターンと、
前記層間絶縁膜上に配置され、前記第２電極に電気的に接続されたビットラインと、
を含むことを特徴とする相変化記憶セル。
【請求項２】
前記半導体基板上に形成されて前記第１電極に電気的に接続されたセルスイッチング素子をさらに含むことを特徴とする請求項１に記載の相変化記憶セル。
【請求項３】
前記セルスイッチング素子は、前記半導体基板内に形成されたソース領域及びドレイン領域と共に前記ソース領域と前記ドレイン領域との間のチャンネル領域上部に配置されたワードラインを具備するアクセスモストランジスタであって、前記第１電極は前記ソース／ドレイン領域のうちのいずれか１つに電気的に接続されたことを特徴とする請求項２に記載の相変化記憶セル。
【請求項４】
前記セルスイッチング素子は、セルダイオードであることを特徴とする請求項２に記載の相変化記憶セル。
【請求項５】
前記セルダイオードは、前記層間絶縁膜内に順に積層されたｎ型半導体及びｐ型半導体を具備する垂直セルダイオードであり、前記ｐ型半導体は前記第１電極に電気的に接続されたことを特徴とする請求項４に記載の相変化記憶セル。
【請求項６】
前記セルダイオードの前記ｎ型半導体に電気的に接続されたワードラインをさらに含むことを特徴とする請求項５に記載の相変化記憶セル。
【請求項７】
前記第１電極は、窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）であることを特徴とする請求項１に記載の相変化記憶セル。
【請求項８】
前記第２電極は、窒化チタン膜（ＴｉＮ）であることを特徴とする請求項１に記載の相変化記憶セル。
【請求項９】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ｂ１（Ｇｅ３０．７７、Ｂｉ１５．３８、Ｔｅ５３．８５）、Ｂ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｂ３（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）及びＢ４（Ｇｅ３８．７、Ｂｉ１６．１、Ｔｅ４５．２））で囲まれた範囲内の組成比を有することを特徴とする請求項１に記載の相変化記憶セル。
【請求項１０】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される６点（Ｃ１（Ｇｅ３３．３３、Ｂｉ１３．３４、Ｔｅ５３．３３）、Ｃ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｃ３（Ｇｅ５４．４３、Ｂｉ０．４７、Ｔｅ４５．１）、Ｃ４（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、Ｃ５（Ｇｅ４７．１、Ｂｉ９．８、Ｔｅ４３．１）及びＣ６（Ｇｅ４４、Ｂｉ９、Ｔｅ４７））で囲まれた範囲内の組成比を有することを特徴とする請求項１に記載の相変化記憶セル。
【請求項１１】
前記不純物は、窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素を含むことを特徴とする請求項１に記載の相変化記憶セル。
【請求項１２】
前記不純物の含量は、０．０１ａｔ％〜２０ａｔ％の範囲内であることを特徴とする請求項１１に記載の相変化記憶セル。
【請求項１３】
セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜内に提供された第１電極及び第２電極と、
前記第１電極と第２電極との間に提供され、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有するアンドープトＧｅＢｉＴｅ膜、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含むドープトＧｅＢｉＴｅ膜、または前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含むドープトＧｅＴｅ膜である相変化物質パターンと、
前記層間絶縁膜上に配置されて前記第２電極に電気的に接続されたビットラインと、
を含むことを特徴とする相変化記憶素子。
【請求項１４】
前記セルアレイ領域内の前記半導体基板上に形成されて前記第１電極に電気的に接続されたセルスイッチング素子をさらに含むことを特徴とする請求項１３に記載の相変化記憶素子。
【請求項１５】
前記セルスイッチング素子は、前記半導体基板内に形成されたソース領域及びドレイン領域と共に前記ソース領域と前記ドレイン領域との間のチャンネル領域上部に配置されたワードラインを具備するアクセスモストランジスタであって、前記第１電極は前記ソース／ドレイン領域のうちのいずれか１つに電気的に接続されたことを特徴とする請求項１４に記載の相変化記憶素子。
【請求項１６】
前記セルスイッチング素子は、セルダイオードであることを特徴とする請求項１４に記載の相変化記憶素子。
【請求項１７】
前記セルダイオードは、前記層間絶縁膜内に順に積層されたｎ型半導体及びｐ型半導体を具備する垂直セルダイオードであり、前記ｐ型半導体は前記第１電極に電気的に接続されたことを特徴とする請求項１６に記載の相変化記憶素子。
【請求項１８】
前記セルダイオードの前記ｎ型半導体に電気的に接続されたワードラインをさらに含むことを特徴とする請求項１７に記載の相変化記憶素子。
【請求項１９】
前記第１電極は、窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）であることを特徴とする請求項１３に記載の相変化記憶素子。
【請求項２０】
前記第２電極は、窒化チタン膜（ＴｉＮ）であることを特徴とする請求項１３に記載の相変化記憶素子。
【請求項２１】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ｂ１（Ｇｅ３０．７７、Ｂｉ１５．３８、Ｔｅ５３．８５）、Ｂ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｂ３（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）及びＢ４（Ｇｅ３８．７、Ｂｉ１６．１、Ｔｅ４５．２））で囲まれた範囲内の組成比を有することを特徴とする請求項１３に記載の相変化記憶素子。
【請求項２２】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される６点（Ｃ１（Ｇｅ３３．３３、Ｂｉ１３．３４、Ｔｅ５３．３３）、Ｃ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｃ３（Ｇｅ５４．４３、Ｂｉ０．４７、Ｔｅ４５．１）、Ｃ４（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、Ｃ５（Ｇｅ４７．１、Ｂｉ９．８、Ｔｅ４３．１）及びＣ６（Ｇｅ４４、Ｂｉ９、Ｔｅ４７））で囲まれた範囲内の組成比を有することを特徴とする請求項１３に記載の相変化記憶素子。
【請求項２３】
前記不純物は窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素を含むことを特徴とする請求項１３に記載の相変化記憶素子。
【請求項２４】
前記不純物の含量は０．０１ａｔ％〜２０ａｔ％の範囲内であることを特徴とする請求項２３に記載の相変化記憶素子。
【請求項２５】
プロセッサ、前記プロセッサとデータ通信を行う入／出力装置及び前記プロセッサとデータ通信を行う相変化記憶素子を有する電子システムにおいて、
前記相変化記憶素子は、
セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記セルアレイ領域内の前記層間絶縁膜内に提供された第１電極及び第２電極と、
前記第１電極と第２電極との間に提供され、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有するアンドープトＧｅＢｉＴｅ膜、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含むドープトＧｅＢｉＴｅ膜、または前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含むドープトＧｅＴｅ膜である相変化物質パターンと、
前記層間絶縁膜上に配置されて前記第２電極に電気的に接続されたビットラインと、
を含むことを特徴とする電子システム。
【請求項２６】
前記セルアレイ領域内の前記半導体基板上に形成されて前記第１電極に電気的に接続されたセルスイッチング素子をさらに含むことを特徴とする請求項２５に記載の電子システム。
【請求項２７】
前記セルスイッチング素子は、前記半導体基板内に形成されたソース領域及びドレイン領域と共に、前記ソース領域と前記ドレイン領域との間のチャンネル領域上部に配置されたワードラインを具備するアクセスモストランジスタであって、前記第１電極は前記ソース／ドレイン領域のうちのいずれか１つに電気的に接続されたことを特徴とする請求項２６に記載の電子システム。
【請求項２８】
前記セルスイッチング素子は、セルダイオードであることを特徴とする請求項２６に記載の電子システム。
【請求項２９】
前記セルダイオードは、前記層間絶縁膜内に順に積層されたｎ型半導体及びｐ型半導体を具備する垂直セルダイオードであり、前記ｐ型半導体は前記第１電極に電気的に接続されたことを特徴とする請求項２８に記載の電子システム。
【請求項３０】
前記セルダイオードの前記ｎ型半導体に電気的に接続されたワードラインをさらに含むことを特徴とする請求項２９に記載の電子システム。
【請求項３１】
前記第１電極は、窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）であることを特徴とする請求項２５に記載の電子システム。
【請求項３２】
前記第２電極は、窒化チタン膜（ＴｉＮ）であることを特徴とする請求項２５に記載の電子システム。
【請求項３３】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ｂ１（Ｇｅ３０．７７、Ｂｉ１５．３８、Ｔｅ５３．８５）、Ｂ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｂ３（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）及びＢ４（Ｇｅ３８．７、Ｂｉ１６．１、Ｔｅ４５．２））で囲まれた範囲内の組成比を有することを特徴とする請求項２５に記載の電子システム。
【請求項３４】
前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される６点（Ｃ１（Ｇｅ３３．３３、Ｂｉ１３．３４、Ｔｅ５３．３３）、Ｃ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｃ３（Ｇｅ５４．４３、Ｂｉ０．４７、Ｔｅ４５．１）、Ｃ４（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、Ｃ５（Ｇｅ４７．１、Ｂｉ９．８、Ｔｅ４３．１）及びＣ６（Ｇｅ４４、Ｂｉ９、Ｔｅ４７））で囲まれた範囲内の組成比を有することを特徴とする請求項２５に記載の電子システム。
【請求項３５】
前記不純物は窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素を含むことを特徴とする請求項２５に記載の電子システム。
【請求項３６】
前記不純物の含量は、０．０１ａｔ％〜２０ａｔ％の範囲内であることを特徴とする請求項３５に記載の電子システム。
【請求項３７】
半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜内に第１電極を形成する段階と、
前記下部層間絶縁膜上に前記第１電極と接触する相変化物質パターン及び前記相変化物質パターン上に積層された第２電極を形成する段階であって、前記相変化物質パターンはゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有するアンドープトＧｅＢｉＴｅ膜、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含むドープトＧｅＢｉＴｅ膜、または前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含むドープトＧｅＴｅ膜で形成される段階と、
前記相変化物質パターン及び前記第２電極を有する基板上に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記第２電極を露出させるビットラインコンタクトホールを形成する段階と、
前記上部層間絶縁膜上に前記ビットラインコンタクトホールを介して前記第２電極に電気的に接続されたビットラインを形成する段階と、
を含むことを特徴とする相変化記憶セルの製造方法。
【請求項３８】
前記下部層間絶縁膜を形成する前に前記半導体基板上にアクセスモストランジスタを形成する段階をさらに含み、前記第１電極は前記アクセスモストランジスタのソース領域及びドレイン領域のうちのいずれか１つに電気的に接続されたことを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【請求項３９】
前記下部層間絶縁膜を形成する前に前記半導体基板内に、または前記半導体基板上にワードラインを形成する段階と、
前記第１電極を形成する前に前記下部層間絶縁膜内に順に積層されたｎ型半導体及びｐ型半導体を具備するセルダイオードを形成する段階と、をさらに含み、
前記セルダイオードの前記ｎ型半導体は前記ワードラインに電気的に接続されて前記第１電極は前記セルダイオードの前記ｐ型半導体上に形成されることを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【請求項４０】
前記第１電極は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）で形成することを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【請求項４１】
前記相変化物質パターンは物理的気相蒸着（ＰＶＤ）技術、化学的気相蒸着（ＣＶＤ）技術または原子層蒸着（ＡＬＤ）技術を利用して形成することを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【請求項４２】
前記不純物は、窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素を含み、前記不純物の含量は、０．０１ａｔ％〜２０ａｔ％の範囲内であることを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【請求項４３】
前記第２電極は、窒化チタン膜（ＴｉＮ）で形成することを特徴とする請求項３７に記載の相変化記憶セルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子に関し、特に、ＧｅＢｉＴｅ膜を相変化物質膜として採用する相変化記憶セル、それを有する相変化記憶素子、それを有する電子システム及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性記憶素子は、それらの電源を切ってもその保存されたデータを保持し続ける特徴を有する。これによって、前記不揮発性記憶素子はコンピュータ、移動通信端末機及びメモリカードなどに広く採用されている。
【０００３】
前記不揮発性記憶素子として、フラッシュメモリ素子が広く使用されている。前記フラッシュメモリ素子は、積層ゲート構造を有するメモリセルを主に採用している。前記積層ゲート構造は、チャンネル領域上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間絶縁膜及び制御ゲート電極を含む。前記フラッシュメモリセルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質を改善しなければならなく、セルのカップリングの割合を増加させねばならない。
【０００４】
前記フラッシュメモリ素子の代りに新しい不揮発性記憶素子、例えば、相変化記憶素子が最近提案された事がある。前記相変化記憶素子の単位セルは、スイッチング素子及び前記スイッチング素子に直列に接続されたデータ保存要素を含む。前記データ保存要素は、上／下部電極及びそれらの間の相変化物質膜を具備し、前記下部電極は前記スイッチング素子に電気的に接続される。
【０００５】
一般に、前記下部電極はヒータとして作用する。前記スイッチング素子及び前記下部電極を介して書き込み電流が流れる場合、前記相変化物質膜及び前記下部電極の間の界面でジュール熱が生成される。このようなジュール熱は、前記相変化物質膜を非晶質状態（リセット状態）または結晶質状態（セット状態）に変換させる。前記非晶質状態を有する相変化物質膜は前記結晶質状態を有する相変化物質膜よりも高い抵抗を示す。よって、前記相変化物質膜は相変化記憶素子のデータ保存要素に広く採用される。
【０００６】
前記スイッチング素子は、前記書き込み電流を提供するのに十分な電流駆動能力を持つように設計されるべきである。しかしながら、前記電流駆動能力を向上させるためには前記スイッチング素子によって占められる面積が増加する。前記スイッチング素子の面積が増加されると、前記相変化記憶素子の集積度は改善しにくい。
【０００７】
前記相変化物質膜として、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）の合金膜（以下「ＧｅＳｂＴｅ膜」という）が広く使われている。前記ＧｅＳｂＴｅ膜を結晶化するためには数百ナノ秒の長い時間を有するセットパルス信号が要求される。よって、前記ＧｅＳｂＴｅ膜を採用する相変化記憶素子の書き込み速度（プログラム速度）を改善させるのに限界がある。また、前記ＧｅＳｂＴｅ膜を非晶質状態（リセット状態）に変換させるためには約０．８〜１ｍＡの高い書き込み電流（リセット電流）を有するリセットパルス信号が要求される。よって、前記ＧｅＳｂＴｅ膜を相変化記憶素子の相変化物質膜として採用する場合、前記相変化記憶素子の書き込み（プログラム）モードで電力消耗を低減するのには限界がある。
【０００８】
前記ＧｅＳｂＴｅ膜は、シリコン原子または窒素原子のような不純物でドーピングされる場合もある。この場合、前記ＧｅＳｂＴｅ膜は、前記不純物によって小さくて均一のグレーンを有することができる。これによって、前記ＧｅＳｂＴｅ膜を非晶質状態に変換させるために要求されるエネルギーが低減されて前記ＧＳＴ膜のリセット電流をさらに減少させることができる。しかしながら、前記ＧｅＳｂＴｅ膜内の不純物は前記ＧｅＳｂＴｅ膜の結晶化を邪魔する。結果的に、前記ＧｅＳｂＴｅ膜が不純物でドーピングされたら、前記ドープトＧｅＳｂＴｅ膜のリセット電流は減少する一方で、前記ＧｅＳｂＴｅ膜のセットパルス幅は逆に増加する。
【０００９】
最近、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の合金膜（以下、「ＧｅＢｉＴｅ膜」という）がデジタル映像ディスク(digital video disk；ＤＶＤ)のような光学的情報記録媒体の相変化物質膜が広く使用されている。
【００１０】
前記ＧｅＢｉＴｅ膜を相変化物質膜として採用する光学的情報記録媒体が米国特許公開番号２００５／０２２７０３５Ａ１に「情報記録媒体(information recording medium)」という名称で藤岡ら(Fuchioka et al.)によって開示されている。藤岡らによれば、前記情報記録媒体は順に積層された第１及び第２境界層と共に、これらの間に介在された記録層を含み、前記記録層はＧｅＢｉＴｅ膜のような相変化物質膜からなる。前記情報記録媒体内に所望の情報を書き込むためには前記記録層（すなわち、ＧｅＢｉＴｅ膜）の所定領域上にレーザビームのような光を照射する。その結果、前記レーザビームが照射された領域のＧｅＢｉＴｅ膜は、前記レーザビームの強度にしたがって結晶質状態または非晶質状態に変換する。すなわち、藤岡らは所望のデータを光学的に記録するための情報記録媒体を提供する。藤岡らによる前記情報記録媒体のＧｅＢｉＴｅ膜は、ビスマス（Ｂｉ）、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上に、次の４点（Ｈ１、Ｈ２、Ｈ３、Ｈ４）で囲まれた範囲内の組成比を有する。
Ｈ１（Ｂｉ３、Ｇｅ４６．２、Ｔｅ５０．８）、
Ｈ２（Ｂｉ５、Ｇｅ４６、Ｔｅ４９）、
Ｈ３（Ｂｉ１３、Ｇｅ３８、Ｔｅ４９）、
Ｈ４（Ｂｉ１０、Ｇｅ３８、Ｔｅ５２）。
【００１１】
前記ＧｅＢｉＴｅ膜を相変化物質膜として採用する、さらに他の情報記録媒体が米国特許番号第６８５８２７７Ｂ１に「情報記録媒体及びその製造方法(information recording medium and method for manufacturing the same)」という名称で山田ら(Yamada et al.)によって開示されている。山田らによれば、所望のデータを電気的または光学的にプログラムするのに好適な情報記録媒体が提供される。前記情報記録媒体は、基板上に形成された第１電極、該第１電極上に形成された絶縁膜、該絶縁膜内に形成されて前記第１電極と接触する記録層及び前記絶縁膜上に提供されて前記記録層と接触する第２電極を含む。前記記録層を構成する特定物質は、多くの格子欠陥を含み、前記格子欠陥を含む結晶相はＧｅＴｅ−Ｍ２Ｔｅ３（ここで、「Ｍ」はＳｂ、ＢｉまたはＡｌである。）で示すことができる物質内の準安定相として見なされる。
【特許文献１】米国特許公開２００５／０２２７０３５Ａ１号明細書
【特許文献２】米国特許第６８５８２７７Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、電気的プログラム速度を改善させるのに好適な組成比を有するアンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化物質膜として採用する相変化記憶セルを提供することにある。
【００１３】
本発明が解決しようとする他の技術的課題は、リセット電流を低減するのに好適な組成比を有するアンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化物質膜として採用する相変化記憶セルを提供することにある。
【００１４】
本発明が解決しようとするさらに他の技術的課題は、電気的プログラム速度及びリセット電流の低減に好適なアンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化物質膜として採用する相変化記憶素子を提供することにある。
【００１５】
本発明が解決しようとするさらに他の技術的課題は、電気的プログラム速度及びリセット電流の低減に好適なアンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を具備する相変化記憶セルを採用する電子システムを提供することにある。
【００１６】
本発明が解決しようとするさらに他の技術的課題は、アンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を使用して電気的プログラム速度及びリセット電流を低減することができる相変化記憶セルの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一様態によれば、ＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化物質膜として採用する相変化記憶セルが提供される。前記相変化記憶セルは、半導体基板上に形成された層間絶縁膜及び前記層間絶縁膜内に提供された第１電極及び第２電極を含む。前記第１及び第２電極間に相変化物質パターンが提供される。前記相変化物質パターンは、アンドープトＧｅＢｉＴｅ膜、不純物を含むドープトＧｅＢｉＴｅ膜または不純物を含むＧｅＴｅ膜を具備する。前記アンドープトＧｅＢｉＴｅ膜は、ゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有し、前記ドープトＧｅＢｉＴｅ膜は前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含む。また、前記ドープトＧｅＴｅ膜は、前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含む。前記層間絶縁膜上にビットラインが配置される。前記ビットラインは前記第２電極に電気的に接続される。
【００１８】
本発明のいくつかの実施形態で、前記相変化記憶セルは前記半導体基板上に形成されたセルスイッチング素子をさらに含むことができる。前記セルスイッチング素子は前記第１電極に電気的に接続される。前記セルスイッチング素子は前記半導体基板内に形成されたソース領域及びドレイン領域と共に、前記ソース領域及び前記ドレイン領域の間のチャンネル領域上部に配置されたワードラインを具備するアクセスモストランジスタとすることができる。前記第１電極は前記ソース／ドレイン領域のうちのいずれか１つに電気的に接続される。
【００１９】
これとは逆に、前記セルスイッチング素子はセルダイオードとすることができる。前記セルダイオードは、前記層間絶縁膜内に順に積層されたｎ型半導体及びｐ型半導体を具備する垂直セルダイオードとすることができ、前記ｐ型半導体は前記第１電極に電気的に接続することができる。この場合、前記相変化記憶セルは前記セルダイオードの前記ｎ型半導体に電気的に接続したワードラインをさらに含むことができる。
【００２０】
他の実施形態で、前記第１電極は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）とすることができる。
【００２１】
さらに他の実施形態で、前記第２電極は窒化チタン膜（ＴｉＮ）とすることができる。
【００２２】
さらに他の実施形態で、前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ｂ１（Ｇｅ３０．７７、Ｂｉ１５．３８、Ｔｅ５３．８５）、Ｂ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｂ３（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）及びＢ４（Ｇｅ３８．７、Ｂｉ１６．１、Ｔｅ４５．２））で囲まれた範囲内の組成比を有することができる。
【００２３】
さらに他の実施形態で、前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される６点（Ｃ１（Ｇｅ３３．３３、Ｂｉ１３．３４、Ｔｅ５３．３３）、Ｃ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、Ｃ３（Ｇｅ５４．４３、Ｂｉ０．４７、Ｔｅ４５．１）、Ｃ４（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、Ｃ５（Ｇｅ４７．１、Ｂｉ９．８、Ｔｅ４３．１）及びＣ６（Ｇｅ４４、Ｂｉ９、Ｔｅ４７））で囲まれた範囲内の組成比を有することができる。
【００２４】
さらに他の実施形態で、前記不純物は窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素を含むことができる。前記不純物の含量は０．０１ａｔ％〜２０ａｔ％の範囲内とすることができる。
【００２５】
本発明の他の様態によれば、ＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化物質膜として採用する相変化記憶素子が提供される。前記相変化記憶素子は、セルアレイ領域及び周辺回路領域を有する半導体基板及び前記半導体基板上に形成された層間絶縁膜を含む。前記セルアレイ領域内の前記層間絶縁膜内に第１電極及び第２電極が提供される。前記第１と第２電極との間に相変化物質パターンが提供される。前記相変化物質パターンはアンドープトＧｅＢｉＴｅ膜、不純物を含むドープトＧｅＢｉＴｅ膜または不純物を含むＧｅＴｅ膜を具備する。前記アンドープトＧｅＢｉＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有し、前記ドープトＧｅＢｉＴｅ膜は、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含む。また、前記ドープトＧｅＴｅ膜は、前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含む。前記層間絶縁膜上にビットラインが配置される。前記ビットラインは前記第２電極に電気的に接続される。
【００２６】
本発明のさらに他の様態によれば、アンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を具備する相変化記憶セルを採用する電子システムが提供される。前記電子システムはプロセッサ、前記プロセッサとデータ通信を行う入／出力装置及び前記プロセッサとデータ通信を行う相変化記憶素子を含む。前記相変化記憶素子は、セルアレイ領域及び周辺回路領域を有する半導体基板及び前記半導体基板上に形成された層間絶縁膜を含む。前記セルアレイ領域内の前記層間絶縁膜内に第１電極及び第２電極が提供される。前記第１電極と第２電極との間に相変化物質パターンが提供される。前記相変化物質パターンはアンドープトＧｅＢｉＴｅ膜、不純物を含むドープトＧｅＢｉＴｅ膜または不純物を含むＧｅＴｅ膜を具備する。前記アンドープトＧｅＢｉＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有し、前記ドープトＧｅＢｉＴｅ膜は、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含む。また、前記ドープトＧｅＴｅ膜は、前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含む。前記層間絶縁膜上にビットラインが配置される。前記ビットラインは前記第２電極に電気的に接続される。
【００２７】
本発明のさらに他の様態によれば、電気的プログラム速度及びリセット電流を低減することができる相変化記憶セルの製造方法が提供される。前記方法は半導体基板上に下部層間絶縁膜を形成することと、前記下部層間絶縁膜内に第１電極を形成することを含む。前記下部層間絶縁膜上に前記第１電極と接触する相変化物質パターン及び前記相変化物質パターン上に積層された第２電極を形成する。前記相変化物質パターンはゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される４点（Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）及びＡ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６））で囲まれた範囲内の組成比を有するアンドープトＧｅＢｉＴｅ膜、前記三角形の組成図上の座標によって示される４点（Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）及びＤ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０））で囲まれた範囲内の組成比を有しながら不純物を含むドープトＧｅＢｉＴｅ膜、または前記点（Ｄ２、Ｄ３）間の直線上の座標に相応する組成比を有しながら不純物を含むドープトＧｅＴｅ膜で形成する。前記相変化物質パターン及び前記第２電極を有する基板上に上部層間絶縁膜を形成する。前記上部層間絶縁膜をパターニングして前記第２電極を露出するビットラインコンタクトホールを形成する。前記上部層間絶縁膜上に前記ビットラインコンタクトホールを介して前記第２電極に電気的に接続されたビットラインを形成する。
【発明の効果】
【００２８】
本発明によれば、アンドープトＧｅＢｉＴｅ膜、ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜を相変化記憶セルの相変化物質膜として採用することで、相変化記憶セルのプログラム速度はもちろん、リセット電流を著しく低減させることができる。これによって、高性能相変化記憶素子を具現することができる。また、前記リセット電流の低減は、前記相変化記憶セルのスイッチング素子として使われるアクセスモストランジスタのチャンネル幅の減少につながることができる。その結果、相変化記憶素子の集積度を著しく増加させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面を参照して本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００３０】
図１は、本発明の実施形態による相変化記憶セルを採用する相変化記憶素子を示す概略的なブロックダイヤグラムである。
【００３１】
図１を参照すれば、前記相変化記憶素子は、セルアレイ領域ＣＡ及び周辺回路領域ＰＣＡを具備する。前記セルアレイ領域ＣＡ、すなわちメモリセル領域は複数個のワードラインＷＬ、複数個のビットラインＢＬ及び複数個の相変化記憶セル１００を具備する。前記ビットラインＢＬは、前記ワードラインＷＬと交差するように配置されることができ、前記相変化記憶セル１００は、それぞれ前記ワードラインＷＬ及び前記ビットラインＢＬの交差点に配置される。また、前記周辺回路領域ＰＣＡは、前記相変化記憶セル１００を駆動させる第１及び第２集積回路ＰＣＡ１、ＰＣＡ２を具備する。前記第１集積回路ＰＣＡ１は、前記ワードラインＷＬのうちのいずれか１つを選択するロウデコーダーを含むことができ、前記第２集積回路ＰＣＡ２は、前記ビットラインＢＬのうちのいずれか１つを選択するコラムデコーダーを含むことができる。
【００３２】
前記相変化記憶セル１００のそれぞれは、前記ビットラインＢＬのうちのいずれか１つに電気的に接続された相変化抵抗体ＲＰ及び前記相変化抵抗体ＲＰに電気的に接続されたスイッチング素子を含む。前記相変化抵抗体ＲＰは第１及び第２端子と共に、前記第１端子と第２端子との間に介在された相変化物質膜を含むことができ、前記スイッチング素子はゲート電極、ソース領域及びドレイン領域を有するアクセスモストランジスタＴＡとすることができる。この場合、前記相変化抵抗体ＲＰの前記第１端子は、前記アクセスモストランジスタＴＡのドレイン領域に電気的に接続され、前記相変化抵抗体ＲＰの前記第２端子は前記ビットラインＢＬに電気的に接続される。また、前記アクセスモストランジスタＴＡの前記ゲート電極は前記ワードラインＷＬのうちのいずれか１つに電気的に接続され、前記アクセスモストランジスタＴＡの前記ソース領域は共通ソースラインＣＳＬに電気的に接続される。
【００３３】
前記相変化記憶セル１００のうちのいずれか１つのセルＣＬ内に選択的にデータを保存させるためには前記選択されたセルＣＬのアクセスモストランジスタＴＡをターンオンさせて前記選択されたセルＣＬに接続されたビットラインＢＬを介して書き込み電流Ｉｗを加える。この場合、前記相変化抵抗体ＲＰの電気的抵抗は前記書き込み電流Ｉｗの量にしたがって変化することができる。例えば、前記相変化物質が前記書き込み電流Ｉｗによってそれの結晶化温度及び溶融点間の温度によって加熱され、前記加熱された相変化物質が冷却した場合、前記相変化物質は結晶質状態に変わる。反面、前記相変化物質が前記書き込み電流Ｉｗによって前記溶融点よりも高い温度に加熱され、前記溶融された相変化物質が急冷される場合、前記相変化物質は非晶質状態に変わる。前記結晶質状態を有する相変化物質の比抵抗は前記非晶質状態を有する相変化物質の比抵抗よりも低い。これによって、読み出しモードにおいて前記相変化物質を介して流れる電流を感知することで前記相変化抵抗体ＲＰ内に保存された情報が論理「１」なのか、または論理「０」なのかを判別することができる。
【００３４】
図２は、図１のセルアレイ領域ＣＡの一部を示す平面図であり、図３は図２のＩ−Ｉ’線に沿う断面図である。
【００３５】
図２及び図３を参照すれば、半導体基板１１の所定領域に素子分離膜１３が提供されてセル活性領域１３ａを画定する。前記セル活性領域１３ａに一対のスイッチング素子が提供される。前記一対のスイッチング素子は、一対のアクセスモストランジスタまたは一対のバイポーラトランジスタとすることができる。前記一対のアクセスモストランジスタは、前記セル活性領域１３ａの両端にそれぞれ形成された第１及び第２ドレイン領域１９ｄ’、１９ｄ”、前記セル活性領域１３ａの中心部に形成された共通ソース領域１９ｓ及び前記セル活性領域１３ａの上部を横切る一対のワードライン１７（図１のＷＬ）を含む。前記一対のワードライン１７のうち１つは前記第１ドレイン領域１９ｄ’と前記共通ソース領域１９ｓとの間のチャンネル領域の上部に配置され、前記一対のワードライン１７のうち他の１つは前記第２ドレイン領域１９ｄ”と前記共通ソース領域１９ｓとの間のチャンネル領域の上部に配置される。前記ワードライン１７はゲート絶縁膜１５によって前記チャンネル領域から電気的に絶縁される。
【００３６】
前記一対のアクセスモストランジスタを有する基板上に第１下部層間絶縁膜２１が提供される。前記第１下部層間絶縁膜２１上に共通ソースライン２５ｓ（図１のＣＳＬ）、第１ドレインパッド２５ｄ’及び第２ドレインパッド２５ｄ”が配置される。前記共通ソースライン２５ｓは前記ワードライン１７に並行するように配置することができる。前記共通ソースライン２５ｓは前記第１下部層間絶縁膜２１を貫通する共通ソースラインコンタクトホール２１ｓを介して前記共通ソース領域１９ｓに電気的に接続することができ、前記第１及び第２ドレインパッド２５ｄ’、２５ｄ”はそれぞれ前記第１下部層間絶縁膜２１を貫通する第１及び第２ドレインコンタクトホール２１ｄ’、２１ｄ”を介して前記第１及び第２ドレイン領域１９ｄ’、１９ｄ”に電気的に接続することができる。
【００３７】
他の実施形態で、前記共通ソースラインコンタクトホール２１ｓ、前記第１ドレインコンタクトホール２１ｄ’及び前記第２ドレインコンタクトホール２１ｄ”は、それぞれ共通ソースラインコンタクトプラグ２３ｓ、第１ドレインコンタクトプラグ２３ｄ’及び第２ドレインコンタクトプラグ２３ｄ”で埋め込まれる。この場合、前記共通ソースライン２５ｓ、前記第１ドレインパッド２５ｄ’及び前記第２ドレインパッド２５ｄ”は、それぞれ前記共通ソースラインコンタクトプラグ２３ｓ、前記第１ドレインコンタクトプラグ２３ｄ’及び第２ドレインコンタクトプラグ２３ｄ”を介して前記共通ソース領域１９ｓ、前記第１ドレイン領域１９ｄ’及び前記第２ドレイン領域１９ｄ”に電気的に接続することができる。
【００３８】
前記共通ソースライン２５ｓ、前記第１ドレインパッド２５ｄ’及び前記第２ドレインパッド２５ｄ”を有する基板上に第２下部層間絶縁膜２７が提供される。前記第１ドレインパッド２５ｄ’及び第２ドレインパッド２５ｄ”は、それぞれ前記第２下部層間絶縁膜２７を貫通する第１及び第２相変化抵抗体コンタクトホール２７ｄ’、２７ｄ”によって露出することができる。前記第１及び第２相変化抵抗体コンタクトホール２７ｄ’、２７ｄ”内にそれぞれ第１及び第２下部電極２９ｄ’、２９ｄ”が提供される。前記第１及び第２下部電極２９ｄ’、２９ｄ”は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）とすることができる。前記第１下部層間絶縁膜２１及び前記第２下部層間絶縁膜２７は下部層間絶縁膜２８を構成する。
【００３９】
前記第２下部層間絶縁膜２７上に第１及び第２相変化物質パターン３１’、３１”が提供される。前記第１及び第２相変化物質パターン３１’、３１”は、それぞれ前記第１及び第２下部電極２９ｄ’、２９ｄ”に接触するように配置される。また、前記第１及び第２相変化物質パターン３１’、３１”上に、それぞれ第１及び第２上部電極３３’、３３”が提供されることができる。前記第１及び第２上部電極３３’、３３”は窒化チタン膜（ＴｉＮ）とすることができる。前記第１下部電極２９ｄ’、前記第１相変化物質パターン３１’及び前記第１上部電極３３’は１つの相変化抵抗体ＲＰを構成し、前記第２下部電極２９ｄ”、前記第２相変化物質パターン３１”及び前記第２上部電極３３”はさらに他の１つの相変化抵抗体ＲＰを構成する。前記第１及び第２下部電極２９ｄ’、２９ｄ”は前記相変化抵抗体ＲＰの第１電極に相当し、前記第１及び第２上部電極３３’、３３”は前記相変化抵抗体ＲＰの第２電極に相当する。
【００４０】
前記第１電極２９ｄ’、２９ｄ”の上部面は実質的に前記第２下部層間絶縁膜２７の上部面と同一レベルを有することができる。この場合、前記相変化抵抗体ＲＰは、図３に示すように「Ｔ」型の相変化抵抗体に相当することができる。これとは逆に、第１電極２９ｄ’、２９ｄ”の上部面は前記第２下部層間絶縁膜２７の上部面よりも低い場合がある。この場合、前記相変化抵抗体ＲＰは限られた相変化抵抗体に相当する。
【００４１】
前記相変化物質パターン３１’、３１”はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の合金膜（すなわち、ＧｅＢｉＴｅ膜）とすることができる。さらに詳しくは、前記相変化物質パターン３１’、３１”は図４Ａに示すようにゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上において特定範囲内の組成比を有するＧｅＢｉＴｅ膜とすることができる。
【００４２】
図４Ａを参照すれば、本発明による前記相変化物質パターン３１’、３１”はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される次の４点（Ａ１、Ａ２、Ａ３及びＡ４）で囲まれた範囲内の組成比を有するＧｅＢｉＴｅ膜とすることができる。
Ａ１（Ｇｅ２１．４３、Ｂｉ１６．６７、Ｔｅ６１．９）、
Ａ２（Ｇｅ４４．５１、Ｂｉ０．３５、Ｔｅ５５．１４）、
Ａ３（Ｇｅ５９．３３、Ｂｉ０．５、Ｔｅ４０．１７）、
Ａ４（Ｇｅ３８．７１、Ｂｉ１６．１３、Ｔｅ４５．１６）。
【００４３】
上述の組成比を有するＧｅＢｉＴｅ膜からなる前記相変化物質パターン３１’または３１”は、前記相変化物質パターン３１’または３１”の結晶構造を変化させるのに要求される電気的信号の特性側面で従来のＧｅＳｂＴｅ膜と比べた場合いくつかの長所を有する。例えば、上述の組成比を有するＧｅＢｉＴｅ膜からなる前記相変化物質パターン３１’または３１”を結晶状態に変換させるために要求されるセットパルスの幅は従来のＧｅＳｂＴｅ膜を結晶状態に変換させるために要求されるセットパルスの幅よりも小さい。一般に、ＧｅＳｂＴｅ膜またはＧｅＢｉＴｅ膜のような相変化物質膜を結晶状態に変換させるために要求される時間（すなわち、セットパルス幅）は、前記相変化物質を非晶質状態に変換させるために要求される時間（すなわち、リセットパルス幅）よりも大きい。よって、本発明は従来のＧｅＳｂＴｅ膜を相変化物質膜として採用する相変化記憶セルよりも早いプログラム時間を示す改善された相変化記憶セルを提供することができる。
【００４４】
さらに、上述の組成比を有するＧｅＢｉＴｅ膜からなる前記相変化物質パターン３１’または３１”を非晶質状態に変換させるために要求されるリセットパルスの大きさ、すなわちリセット電流は従来のＧｅＳｂＴｅ膜を非晶質状態に変換させるために要求されるリセット電流よりも小さい。一般に、ＧｅＳｂＴｅ膜またはＧｅＢｉＴｅ膜のような相変化物質膜を非晶質状態に変換させるために要求される電流（すなわち、リセット電流）は前記相変化物質膜を結晶状態に変換させるために要求される電流（すなわち、セット電流）よりも大きい。よって、本発明は書き込みモード（すなわち、プログラムモード）において従来のＧｅＳｂＴｅ膜を相変化物質膜として採用する相変化記憶セルと比べて小さい電力消耗を示す、改善された相変化記憶セルを提供することができる。
【００４５】
好ましくは、前記相変化物質パターン３１’、３１”は、図４Ａのダイヤグラムに示すように次の４点（Ｂ１、Ｂ２、Ｂ３及びＢ４）で囲まれた範囲内の組成比を有するＧｅＢｉＴｅ膜とすることができる。
Ｂ１（Ｇｅ３０．７７、Ｂｉ１５．３８、Ｔｅ５３．８５）、
Ｂ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、
Ｂ３（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、
Ｂ４（Ｇｅ３８．７、Ｂｉ１６．１、Ｔｅ４５．２）。
【００４６】
さらに好ましくは、前記相変化物質パターン３１’、３１”は図４Ａのダイヤグラムに示すように次の６点（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５及びＣ６）で囲まれた範囲内の組成比を有するＧｅＢｉＴｅ膜とすることができる。
Ｃ１（Ｇｅ３３．３３、Ｂｉ１３．３４、Ｔｅ５３．３３）、
Ｃ２（Ｇｅ４８．７、Ｂｉ１．０、Ｔｅ５０．３）、
Ｃ３（Ｇｅ５４．４３、Ｂｉ０．４７、Ｔｅ４５．１）、
Ｃ４（Ｇｅ５９．３、Ｂｉ０．５、Ｔｅ４０．２）、
Ｃ５（Ｇｅ４７．１、Ｂｉ９．８、Ｔｅ４３．１）、
Ｃ６（Ｇｅ４４、Ｂｉ９、Ｔｅ４７）。
【００４７】
本発明の他の実施形態で、前記相変化物質パターン３１’または３１”は、不純物を含むドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜とすることができる。前記不純物は窒素（Ｎ）、炭素（Ｃ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、酸素（Ｏ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）及び硫黄（Ｓ）からなる群の少なくとも１つの元素とすることができる。この場合、前記不純物の含量は、０．０１ａｔ％〜２０ａｔ％の範囲内とすることができる。前記ドープトＧｅＢｉＴｅ膜またはドープトＧｅＴｅ膜は図４Ｂに示すように図４Ａに示すアンドープトＧｅＢｉＴｅ膜よりも広い範囲の組成比を有することができる。
【００４８】
図４Ｂを参照すれば、前記ドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＴｅ膜はゲルマニウム（Ｇｅ）、ビスマス（Ｂｉ）及びテルル（Ｔｅ）の頂点を具備する三角形の組成図上の座標によって示される次の４点（Ｄ１、Ｄ２、Ｄ３及びＤ４）で囲まれた範囲内の組成比を有することができる。
Ｄ１（Ｇｅ１０、Ｂｉ２０、Ｔｅ７０）、
Ｄ２（Ｇｅ３０、Ｂｉ０、Ｔｅ７０）、
Ｄ３（Ｇｅ７０、Ｂｉ０、Ｔｅ３０）、
Ｄ４（Ｇｅ５０、Ｂｉ２０、Ｔｅ３０）。
【００４９】
ここで、前記点（Ｄ２、Ｄ３）間の直線上の座標によって示される組成比を有する相変化物質膜は前記ドープトＧｅＴｅ膜を意味する。すなわち、前記ドープトＧｅＴｅ膜はビスマス（Ｂｉ）を含まない。
【００５０】
前記ドープトＧｅＢｉＴｅ膜は、アンドープトＧｅＢｉＴｅ膜に比べて小さく均一なグレーンを有する。その結果、前記ドープトＧｅＢｉＴｅ膜は、リセット電流及びセットパルス幅の両方でアンドープトＧｅＢｉＴｅ膜より改善された特性を示すことができる。反面、従来のＧｅＳｂＴｅ膜が窒素またはシリコンのような不純物でドーピングされた場合、前記ドープトＧｅＳｂＴｅ膜のリセット電流は減少しても前記ドープトＧｅＳｂＴｅ膜のセットパルス幅はさらに増加する傾向を示す。
【００５１】
図２及び図３をさらに参照すれば、前記相変化抵抗体ＲＰを有する基板上に上部層間絶縁膜３５が提供される。前記上部層間絶縁膜３５上にビットライン３７（図１のＢＬ）が配置され、前記ビットライン３７は前記上部層間絶縁膜３５を貫通するビットラインコンタクトホールを介して前記第１及び第２上部電極３３’、３３”に電気的に接続される。前記ビットライン３７は前記ワードライン１７の上部を横切るように配置することができる。
【００５２】
次に、図２及び図３に示した相変化記憶セルを形成する方法を説明する。
【００５３】
図２及び図３をさらに参照すれば、半導体基板１１の所定領域に素子分離膜１３を形成してセル活性領域１３ａを画定する。前記セル活性領域１３ａ上にゲート絶縁膜１５を形成し、前記ゲート絶縁膜１５を有する基板上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記セル活性領域１３ａを横切る一対のゲート電極、すなわち、一対のワードライン１７を形成する。前記ワードライン１７をイオン注入マスクとして用いて前記セル活性領域１３ａ内に不純物イオンを注入して第１及び第２ドレイン領域１９ｄ’、１９ｄ”と共に共通ソース領域１９ｓを形成する。前記共通ソース領域１９ｓは前記ワードラインＷＬ間のセル活性領域１３ａ内に形成され、前記第１及び第２ドレイン領域１９ｄ’、１９ｄ”はそれぞれ前記セル活性領域１３ａの両端に形成される。結果的に、前記セル活性領域１３ａに一対のアクセスモストランジスタ（図１のＴＡ）が形成される。
【００５４】
前記アクセスモストランジスタを有する基板上に第１下部層間絶縁膜２１を形成する。前記第１下部層間絶縁膜２１をパターニングして前記第１ドレイン領域１９ｄ’、前記第２ドレイン領域１９ｄ”及び前記共通ソース領域１９ｓをそれぞれ露出する第１ドレインコンタクトホール２１ｄ’、第２ドレインコンタクトホール２１ｄ”及び共通ソースラインコンタクトホール２１ｓを形成する。前記第１ドレインコンタクトホール２１ｄ’、第２ドレインコンタクトホール２１ｄ”及び共通ソースラインコンタクトホール２１ｓ内に、それぞれ第１ドレインコンタクトプラグ２３ｄ’、第２ドレインコンタクトプラグ２３ｄ”及び共通ソースラインコンタクトプラグ２３ｓを形成することができる。前記コンタクトプラグ２３ｄ’、２３ｄ”、２３ｓはタングステン膜またはドープトポリシリコン膜のような導電膜で形成することができる。
【００５５】
前記コンタクトプラグ２３ｄ’、２３ｄ”、２３ｓを有する基板上に導電膜を形成し、前記導電膜をパターニングして共通ソースライン２５ｓ、第１ドレインパッド２５ｄ’及び第２ドレインパッド２５ｄ”を形成する。前記共通ソースライン２５ｓ、第１ドレインパッド２５ｄ’及び第２ドレインパッド２５ｄ”を有する基板上に第２下部層間絶縁膜２７を形成する。前記第１及び第２下部層間絶縁膜２１、２７は下部層間絶縁膜２８を構成する。
【００５６】
前記第２下部層間絶縁膜２７をパターニングして前記第１及び第２ドレインパッド２５ｄ’、２５ｄ”をそれぞれ露出する第１及び第２相変化抵抗体コンタクトホール２７ｄ’、２７ｄ”を形成する。前記第１及び第２相変化抵抗体コンタクトホール２７ｄ’、２７ｄ”内にそれぞれ第１及び第２下部電極２９ｄ’、２９ｄ”を形成する。前記第１及び第２下部電極２９ｄ’、２９ｄ”は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）で形成することができる。前記第１及び第２下部電極２９ｄ’、２９ｄ”は、前記第２下部層間絶縁膜２７の上部面と同じであるか低い上部面を有するように形成することができる。
【００５７】
前記第１及び第２下部電極２９ｄ’、２９ｄ”及び前記第２下部層間絶縁膜２７上に相変化物質膜及び上部電極膜を順に形成する。前記上部電極膜は窒化チタン膜（ＴｉＮ）で形成することができ、前記相変化物質膜は図４Ａに示す組成比を有するアンドープトＧｅＢｉＴｅ膜または図４Ｂに示す組成比を有するドープトＧｅＢｉＴｅ膜で形成することができる。前記アンドープトＧｅＢｉＴｅ膜またはドープトＧｅＢｉＴｅ膜は、物理的気相蒸着（physical vapor deposition；ＰＶＤ）技術、化学的気相蒸着（chemical vapor deposition；ＣＶＤ）技術または原子層蒸着（atomic layer deposition；ＡＬＤ）技術を利用して形成することができる。
【００５８】
前記ドープトＧｅＢｉＴｅ膜の不純物が窒素である場合、前記ドープトＧｅＢｉＴｅ膜は窒素を用いた反応性スパッタリング技術を利用して形成することができる。同様に、前記ドープトＧｅＢｉＴｅ膜の不純物が酸素である場合、前記ドープトＧｅＢｉＴｅ膜は酸素を用いた反応性スパッタリング技術を利用して形成することができる。
【００５９】
前記上部電極膜及び前記相変化物質膜をパターニングして前記第１及び第２下部電極２９ｄ’、２９ｄ”をそれぞれ覆う第１及び第２相変化物質パターン３１’、３１”と共に、前記第１及び第２相変化物質パターン３１’、３１”上にそれぞれ積層された第１及び第２上部電極３３’、３３”を形成する。
【００６０】
続いて、前記第１及び第２上部電極３３’、３３”を有する基板上に上部層間絶縁膜３５を形成し、前記上部層間絶縁膜３５をパターニングして前記第１及び第２上部電極３３’、３３”を露出するビットラインコンタクトホール３５ｈを形成する。続いて、前記ビットラインコンタクトホール３５ｈを有する基板上に金属膜のような導電膜を形成し、前記導電膜をパターニングして前記ビットラインコンタクトホール３５ｈを覆うビットライン３７を形成する。
【００６１】
図４Ａ及び図４Ｂを参照して説明したアンドープトＧｅＢｉＴｅ膜またはドープトＧｅＢｉＴｅ膜は、多様な構造を有する相変化記憶セルに適用することができる。例えば、前記アンドープトＧｅＢｉＴｅ膜または前記ドープトＧｅＢｉＴｅ膜は図５に示したセルダイオードを具備する相変化記憶セルに採用することができる。
【００６２】
図５は、図１のアクセスモストランジスタＴＡの代りに、セルダイオードＤを具備する相変化記憶セルで構成されたセルアレイ領域ＣＡ’を示す等価回路図である。
【００６３】
図５を参照すれば、前記セルアレイ領域ＣＡ’は複数個のビットラインＢＬ及び前記複数個のビットラインＢＬを横切る複数個のワードラインＷＬを含む。前記ビットラインＢＬ及びワードラインＷＬの交差点にそれぞれ複数個の相変化記憶セル１００’が配置される。
【００６４】
前記相変化記憶セル１００のそれぞれは、前記ビットラインＢＬのうちのいずれか１つに電気的に接続された相変化抵抗体ＲＰ’及び前記相変化抵抗体ＲＰ’に電気的に接続されたセルダイオードＤを含む。前記相変化抵抗体ＲＰ’は第１及び第２端子と共に、前記第１端子と第２端子との間に介在された相変化物質膜を具備し、前記セルダイオードＤはｐ型半導体及びｎ型半導体を具備する。この場合、前記相変化抵抗体ＲＰ’の前記第１端子は前記セルダイオードＤのｐ型半導体に電気的に接続され、前記相変化抵抗体ＲＰ’の前記第２端子は前記ビットラインＢＬに電気的に接続される。また、前記セルダイオードＤのｎ型半導体は前記ワードラインＷＬのうちのいずれか１つに電気的に接続される。
【００６５】
図６は図５の単位セルを示す平面図であり、図７は図６のＩＩ−ＩＩ’線に沿う断面図である。
【００６６】
図６及び図７を参照すれば、第１導電型の半導体基板５１の所定領域に素子分離膜５３が提供されてライン型の活性領域を画定する。前記活性領域は前記第１導電型と異なる第２導電型の不純物でドーピングされてワードラインＷＬの役割をすることができる。これとは逆に、前記ワードラインＷＬは前記半導体基板５１上に積層された導電性配線とすることができる。前記導電性配線は金属配線またはエピタキシャル半導体パターンとすることができる。
【００６７】
前記ワードラインＷＬ及び前記素子分離膜５３上に下部層間絶縁膜５５が提供される。前記ワードラインＷＬの所定領域は前記下部層間絶縁膜５５を貫通するセルダイオードホール５５ｈによって露出することができる。前記セルダイオードホール５５ｈ内にセルダイオードＤが提供される。前記セルダイオードＤは順に積層されたｎ型半導体５７ｎ及びｐ型半導体５７ｐを具備する。すなわち、前記セルダイオードＤは垂直セルダイオードに相当する。前記セルダイオードＤの上部面は前記下部層間絶縁膜５５の上部面よりも低い場合がある。この場合、前記セルダイオードＤ上の前記セルダイオードホール５５ｈ内に下部電極６３が提供される。前記下部電極６３は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）とすることができる。前記下部電極６３と前記ｐ型半導体５７ｐとの間にセルダイオード電極５９が提供されることができる。前記セルダイオード電極５９はコバルトシリサイド膜のような金属シリサイド膜とすることができる。前記下部電極６３の側壁は前記セルダイオードホール５５ｈの側壁上に形成された絶縁性スペーサ６１によって囲むことができる。
【００６８】
前記下部電極６３上に順に積層された相変化物質パターン６５及び上部電極６７が提供される。前記相変化物質パターン６５は図３、図４Ａ及び図４Ｂを参照して説明した相変化物質パターン３１’、３１”と同一物質膜とすることができ、前記上部電極６７も図３の上部電極３３’、３３”と同一物質膜とすることができる。前記下部電極６３、前記相変化物質パターン６５及び前記上部電極６７は相変化抵抗体ＲＰ’を構成する。前記下部電極６３の上部面は図７に示すように前記下部層間絶縁膜５５の上部面よりも低い場合がある。この場合、前記相変化抵抗体ＲＰ’は限られた相変化抵抗体に相当することができる。これとは逆に、前記下部電極６３の上部面は前記下部層間絶縁膜５５の上部面と同一レベルを有することができる。この場合、前記相変化抵抗体ＲＰ’は「Ｔ」型の相変化抵抗体に相当することができる。
【００６９】
前記相変化抵抗体ＲＰ’を有する基板上に上部層間絶縁膜６９が提供される。前記上部層間絶縁膜６９上にビットライン７１が配置され、前記ビットライン７１は前記上部層間絶縁膜６９を貫通するビットラインコンタクトホール６９ｈを介して前記上部電極６７に電気的に接続する。前記ビットライン７１は前記ワードラインＷＬの上部を横切るように配置することができる。
【００７０】
次に、図６及び図７に示した相変化記憶セルを形成する方法を説明する。
【００７１】
図６及び図７をさらに参照すれば、第１導電型の半導体基板５１の所定領域に素子分離膜５３を形成してライン型の活性領域を画定する。前記半導体基板５１はシリコン基板とすることができる。前記活性領域内に前記第１導電型と異なる第２導電型の不純物イオンを注入して前記第２導電型のワードラインＷＬを形成する。前記第１及び第２導電型はそれぞれｐ型及びｎ型とすることができる。本発明の他の実施形態で、前記ワードラインＷＬは前記半導体基板５１上に積層されたエピタキシャル層または導電膜で形成することもできる。
【００７２】
前記ワードラインＷＬを有する基板上に下部層間絶縁膜５５を形成する。前記下部層間絶縁膜５５をパターニングして前記ワードラインＷＬの所定領域を露出するセルダイオードホール５５ｈを形成する。前記セルダイオードホール５５ｈ内に順に積層されたｎ型半導体５７ｎ及びｐ型半導体５７ｐを形成する。前記ｎ型半導体５７ｎ及びｐ型半導体５７ｐは、前記ワードラインＷＬをシード層として採用する選択的エピタキシャル成長（selective epitaxial growth；ＳＥＧ）技術を利用して形成することができる。前記ｎ型半導体５７ｎ及びｐ型半導体５７ｐはセルダイオードＤ、すなわち、垂直セルダイオードを構成する。続いて、前記ｐ型半導体５７ｐ表面に選択的にセルダイオード電極５９を形成することができる。前記セルダイオード電極５９は、よく知られているサリサイド(self-aligned silicide；salicide)技術を利用してコバルトシリサイド膜のような金属シリサイド膜で形成することができる。前記セルダイオード電極５９の表面は前記下部層間絶縁膜５５の上部面よりも低い場合がある。
【００７３】
前記セルダイオード電極５９上の前記セルダイオードホール５５ｈの側壁上に絶縁性スペーサ６１を形成することができる。続いて、前記絶縁性スペーサ６１で囲まれたセルダイオードホール５５ｈ内に下部電極６３を形成する。前記下部電極６３は窒化チタン膜（ＴｉＮ）または窒化チタンアルミニウム膜（ＴｉＡｌＮ）で形成することができる。また前記下部電極６３は、図７に示すようにリセスされて前記下部層間絶縁膜５５の上部面よりも低い表面を有するように形成することができる。これとは逆に、前記下部電極６３は前記下部層間絶縁膜５５の上部面と同一レベルに位置する表面を有するように形成することができる。
【００７４】
前記下部電極６３を有する基板上に相変化物質膜及び上部電極膜を順に形成する。前記上部電極膜は窒化チタン膜（ＴｉＮ）で形成することができ、前記相変化物質膜は図３、図４Ａ及び図４Ｂを参照して説明したものと同一方法を利用して形成することができる。前記上部電極膜及び相変化物質膜をパターニングして前記下部電極６３上に順に積層された相変化物質パターン６５及び上部電極６７を形成する。前記下部電極６３、相変化物質パターン６５及び上部電極６７は相変化抵抗体ＲＰ’を構成する。
【００７５】
前記相変化抵抗体ＲＰ’を有する基板上に図２及び図３を参照して説明したものと同一方法を利用して上部層間絶縁膜６９、ビットラインコンタクトホール６９ｈ及びビットライン７１を形成する。
【００７６】
図８は、本発明の実施形態による相変化記憶セルを採用する電子システム６００の概略的なブロックダイヤグラムである。
【００７７】
図８を参照すれば、前記電子システム６００は、データ保存媒体(data storage media)の役割をする少なくても１つの相変化記憶素子６０２及び前記相変化記憶素子６０２に接続されたプロセッサ６０４を含む。ここで、前記相変化記憶素子６０２は図１ないし図７を参照して説明した相変化記憶セルを含むことができる。前記電子システム６００は、ポータブルノート型パーソナルコンコンピュータ、デジタルビデオカメラまたは携帯電話に相当する。この場合、前記プロセッサ６０４及び前記相変化記憶素子６０２は、ボード上に設けられ、前記プロセッサ６０４実行のためのコード及びデータを保存するためのプログラムメモリとして用いられる。
【００７８】
前記電子システム６００は、入／出力装置６０６を介して個人用コンピュータまたはコンピュータのネットワークのような他の電子システムとデータを交換することができる。前記入／出力装置６０６はコンピュータの周辺バスライン、高速デジタル送信ライン、または無線送／受信用アンテナによってデータを提供することができる。前記プロセッサ６０４と前記相変化記憶素子６０２との間のデータ通信と共に前記プロセッサ６０４と前記入／出力装置６０６との間のデータ通信は、通常のコンピュータバス構造体を利用して行うことができる。
【００７９】
＜実施例＞
図９は、従来技術及び本発明の実施形態によって製造された相変化記憶セルのリセット電流を示すグラフである。図９において、横軸は従来技術及び本発明を区別するためのスプリットグループ（ＮＧＳＴ、ＮＧＢＴ）を示し、縦軸はリセット電流Ｉｒｅｓｅｔを示す。ここで、スプリットグループ（ＮＧＳＴ）は窒素でドーピングされたＧｅＳｂＴｅ膜（Ｎ２−ｄｏｐｅｄ  ＧｅＳｂＴｅ  ｌａｙｅｒ）を相変化物質膜として採用する従来の相変化記憶セルを現わし、スプリットグループ（ＮＧＢＴ）は本発明の実施形態に従って製造された窒素でドーピングされたＧｅＢｉＴｅ膜を相変化物質膜として採用する相変化記憶セルを示す。
【００８０】
図９の測定結果で示すすべての相変化記憶セルは、「Ｔ」型相変化抵抗体の構造を有するように製造された。また、従来の相変化記憶セルに印加されるリセットパルス及びセットパルスの幅は５００ｎｓであり、本発明による相変化記憶セルに印加されるリセットパルス及びセットパルスの幅は１０ｎｓであった。
【００８１】
図９の測定結果が示す相変化記憶セルは、次の表１に記載された工程条件を利用して製造された。
【００８２】
【表１】
2007311791.tif 000003
【００８３】
図９を参照すれば、従来の相変化記憶セルをリセットするためには、約１．１ｍＡ〜１．２ｍＡの高いリセット電流Ｉｒｅｓｅｔが要求されており、本発明による相変化記憶セルをリセットさせるためには約０．３８ｍＡの低いリセット電流Ｉｒｅｓｅｔが要求された。これによって、本発明による相変化記憶セルをプログラムさせるのに要求される電力消耗は従来の相変化記憶セルをプログラムさせるのに要求される電力消耗と比べて極めて低いことが理解できる。
【００８４】
図１０は、従来技術及び本発明によって製造された相変化記憶セルのリセット電流とリセットパルス幅との間の関連性を示すグラフである。図１０において、横軸はリセットパルスの幅Ｗを示し、縦軸はリセット電流Ｉｒｅｓｅｔを示す。図１０の測定結果を示す相変化記憶セルは、表１に記載されたものと同一工程条件で製造された。また、図１０のリセット電流のうちいずれか１つのリセット電流を測定するためには互いに同一幅を有するセットパルス及びリセットパルスが連続的に印加された。
【００８５】
図１０を参照すれば、従来の相変化記憶セルのリセット電流Ｉｒｅｓｅｔは、リセットパルスの幅Ｗが５００ｎｓから１０ｎｓまで減少した場合、約１．１ｍＡから約１．７５ｍＡまで増加した。反面、本発明による相変化記憶セルは、リセットパルスの幅Ｗが１００ｎｓから１ｎｓまで減少したにもかかわらず、約０．３ｍＡ〜０．４ｍＡの均一なリセット電流Ｉｒｅｓｅｔを示した。よって、本発明は、相変化記憶セルの電力消耗はもちろん、書き込み速度（プログラム速度）を著しく改善させることができる。
【００８６】
図１１は、本発明によって製造された相変化記憶セルの耐久性テスト結果を示すグラフである。図１１において、横軸は前記相変化記憶セルのプログラムサイクルの回数Ｎ、すなわち、書き込みサイクルの回数を現わし、縦軸は単位セル当りの相変化抵抗体の抵抗Ｒを現わす。ここで、前記相変化記憶セルは表１の本発明に該当する工程条件によって製造された。
【００８７】
前記各プログラムサイクルは、前記相変化記憶セルの相変化抵抗体に１回のリセットパルス及び１回のセットパルスを順次に印加することによって行った。前記リセットパルス及び前記セットパルスのそれぞれは、１０ｎｓ間に印加された。また、前記リセットパルスは、前記相変化抵抗体の相変化物質パターン（すなわち、Ｎ−ｄｏｐｅｄ  ＧｅＢｉＴｅ膜）を非晶質状態に変化させるために、約０．３８ｍＡのリセット電流を有するように生成し、前記セットパルスは前記相変化抵抗体の前記相変化物質パターンを結晶状態に変化させるために約０．２ｍＡのセット電流を有するように生成した。
【００８８】
図１１で分かるように、本発明による相変化記憶セルは、１０９サイクルの書き込み動作（プログラム動作）が実行されたにもかかわらず、約３×１０３Ω〜８×１０３Ωの均一なセット抵抗Ｒｓｅｔ及び約３×１０５Ω〜８×１０５Ωの均一なリセット抵抗Ｒｒｅｓｅｔを示した。特に、本発明によれば、前記プログラムサイクルの回数Ｎが増加したにもかかわらず、前記セット抵抗Ｒｓｅｔの増加及び前記リセット抵抗Ｒｒｅｓｅｔの減少が観察されなかった。すなわち、本発明による相変化記憶セルの耐久性はプログラムサイクルの回数Ｎの増加に従って低下されなかった。
【００８９】
さらに、本発明による相変化記憶セルは、図１１に示したように第１プログラムサイクルから安定したセット抵抗Ｒｓｅｔ及び安定したリセット抵抗Ｒｒｅｓｅｔを示した。すなわち、ＧｅＳｂＴｅ膜を相変化物質膜として採用する従来の相変化記憶セルの大部分は電気的なメインプログラム動作の前にファイアリングテストを必ず要求している一方、本発明による相変化記憶セルはいかなるファイアリングテストなしでも成功的なプログラム動作を示す。これは従来の相変化記憶セルに採用されるＧｅＳｂＴｅ膜が準安定相を有する一方、本発明による相変化記憶セルに採用されるＧｅＢｉＴｅ膜は前記準安定相を有しないので、そのようになるものと理解される。
【００９０】
以下では、図４Ａの４点（Ａ１、Ａ２、Ａ３、Ａ４）及びこれらによって囲まれた領域内のあらゆる組成比を有するアンドープトＧｅＢｉＴｅ膜に対する相変化特性の評価結果を説明する。ここで、前記アンドープトＧｅＢｉＴｅ膜は基板上にスパッタリング技術を利用して形成した。前記アンドープトＧｅＢｉＴｅ膜の相変化は、電気的信号なしに、前記アンドープトＧｅＢｉＴｅ膜をその結晶化温度と溶融点との間の温度または前記溶融点よりも高い温度で加熱することで形成される。この場合、前記アンドープトＧｅＢｉＴｅ膜のすべてが結晶状態または非晶質状態に完全に変化された。
【００９１】
前記点（Ａ１、Ａ２、Ａ３、Ａ４）の組成比を有するアンドープトＧｅＢｉＴｅ膜は、表２のような相変化特性を示した。
【００９２】
【表２】
2007311791.tif 000004
【００９３】
表２において、抵抗比Rratioは、結晶状態を有するアンドープトＧｅＢｉＴｅ膜の抵抗に対し非晶質状態を有するアンドープトＧｅＢｉＴｅ膜の抵抗の割合を示す。この場合、前記アンドープトＧｅＢｉＴｅ膜の全体が結晶状態または非晶質状態を有するので、前記抵抗比Rratioは相変化物質パターンの一部だけが結晶状態または非晶質状態に変わる実際の相変化記憶セルの抵抗比よりも大きくなれる。また、表２の相変化セル適用可能性は、アンドープトＧｅＢｉＴｅ膜を相変化物質膜として用いて製造された実際の相変化記憶セルが、図１０及び図１１を参照して説明したように０．５ｍＡよりも低く、リセット電流Ｉｒｅｓｅｔ及び１０ｎｓ以下のリセットパルス幅Ｗ（または、セットパルス幅）を現すのかどうかの判断結果を意味する。
【００９４】
表２で分かるように、図４Ａの点（Ａ１、Ａ２、Ａ３、Ａ４）に相応する組成比を有するアンドープトＧｅＢｉＴｅ膜は、すべて１０４よりも高い抵抗比を示し、相変化記憶セルの相変化物質膜として適用可能性を示した。
【００９５】
さらに、前記点（Ａ１、Ａ２、Ａ３、Ａ４）で囲まれた領域内のあらゆる組成比を有するアンドープトＧｅＢｉＴｅ膜の相変化特性もさらに評価された。
【００９６】
図４Ａの点（Ｂ１、Ｂ２）間の直線上の座標によって示される組成比を有する相変化物質膜は表３のような相変化特性を示した。
【００９７】
【表３】
2007311791.tif 000005
【００９８】
表３で分かるように、図４Ａの点（Ｂ１、Ｂ２）間の直線上の座標に相応する組成比を有するすべてのアンドープトＧｅＢｉＴｅ膜は１０５よりも高い抵抗比（Ｒｒａｔｉｏ）を示しており、相変化記憶セルの相変化物質膜として適用可能であった。反面、表３の試料番号２０に相当するアンドープトＧｅＢｉＴｅ膜は、図４Ａの点（Ａ１、Ａ２、Ａ３、Ａ４）で囲まれた範囲を脱する組成比を有する物質膜として相変化記憶セルの相変化物質膜として不適合な相変化特性を示した。
【００９９】
また、図４Ａの点（Ｂ３、Ｂ４）間の直線上の座標によって示す組成比を有する相変化物質膜は表４のような相変化特性を示した。
【０１００】
【表４】
2007311791.tif 000006
【０１０１】
表４で分かるように、図４Ａの点（Ｂ３、Ｂ４）間の直線上の座標に相応する組成比を有するすべてのアンドープトＧｅＢｉＴｅ膜は１０５よりも高い抵抗比を示していて、相変化記憶セルの相変化物質膜として適用可能であった。
【０１０２】
さらに、図４Ａの点（Ｃ３、Ｃ６）間の直線上の座標に相応する組成比を有する相変化物質膜は表５のような相変化特性を示した。
【０１０３】
【表５】
2007311791.tif 000007
【０１０４】
表５で分かるように、図４Ａの点（Ｃ３、Ｃ６）間の直線上の座標に相応する組成比を有するすべてのアンドープトＧｅＢｉＴｅ膜（試料２〜１７）は１０４よりも高い抵抗比を示していて、相変化記憶セルの相変化物質膜として適用可能であった。反面、表５の試料１に相当するアンドープトＧｅＢｉＴｅ膜は図４Ａの点（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６）で囲まれた範囲を脱する組成比を有する物質膜として相変化記憶セルの相変化物質膜として使用するには、少々低い１０の抵抗比を示した。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施形態による相変化記憶セルを採用する相変化記憶素子の概略的なブロックダイヤグラムである。
【図２】図１のセルアレイ領域の一部を示す平面図である。
【図３】図２のＩ−Ｉ’線に沿う断面図である。
【図４Ａ】本発明の実施形態による相変化記憶セルに採用される相変化物質膜の組成範囲を示す三角形の組成図である。
【図４Ｂ】本発明の他の実施形態による相変化記憶セルに採用される相変化物質膜の組成範囲を示す三角形の組成図である。
【図５】図１のセルアレイ領域の他例を示す等価回路図である。
【図６】図５のセルアレイ領域の単位セルを示す平面図である。
【図７】図６のＩＩ−ＩＩ’線に沿う断面図である。
【図８】本発明の実施形態による相変化記憶素子を具備する電子システムの概略的なブロックダイヤグラムである。
【図９】従来技術及び本発明によって製造された相変化記憶セルのリセット電流特性を示すグラフである。
【図１０】従来技術及び本発明によって製造された相変化記憶セルのリセット電流とリセットパルス幅との関連性を示すグラフである。
【図１１】本発明によって製造された相変化記憶セルの耐久性テスト結果を示すグラフである。
【符号の説明】
【０１０６】
１１  半導体基板
１３  素子分離膜
１３ａ  セル活性領域
１７  ワードライン
１９ｄ’、１９ｄ”  第１及び第２ドレイン領域
１９ｓ  共通ソース領域
２１  第１下部層間絶縁膜
２１ｄ’、２１ｄ”  第２ドレインコンタクトホール
２１ｓ  共通ソースラインコンタクトホール
２３ｓ  共通ソースラインコンタクトプラグ、
２３ｄ’、２３ｄ”  第１及び第２ドレインコンタクトプラグ
２５ｄ’、２５ｄ”  第１及び第２ドレインパッド
２５ｓ  共通ソースライン
２９ｄ’、２９ｄ”  第１及び第２下部電極
３１’、３１”  第１及び第２相変化物質パターン
３３’、３３”  第１及び第２上部電極
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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