(57)【要約】【課題】本発明は、高出力、高耐圧、高速、高周波化などを達成し得る新規なGaN系ヘテロ接合トランジスタを提供することを目的とする。【解決手段】上記課題は、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)、及び前記絶縁膜上に形成されたオーミック電極を有する電界効果トランジスタ(1)、特に絶縁膜としてSiN絶縁膜を用いた電界効果トランジスタや、そのような電界効果トランジスタの製造方法によって解決される。【選択図】図１
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【特許請求の範囲】
【請求項１】
GaN又はInGaNからなるチャネル層と、AlGaN又はAlNからなる障壁層とを含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜、および前記絶縁膜上に形成されたオーミック電極を有する電界効果トランジスタ。
【請求項２】
前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である請求項1に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜が、SiNにより構成される絶縁膜である請求項1に記載の電界効果トランジスタ。
【請求項４】
前記絶縁膜が、触媒化学気相堆積法により形成されたSiNにより構成される絶縁膜である請求項1に記載の電界効果トランジスタ。
【請求項５】
前記絶縁膜の厚さが、0.1nm〜30nmである請求項1に記載の電界効果トランジスタ。
【請求項６】
前記チャネル層がGaNからなる請求項1に記載の電界効果トランジスタ。
【請求項７】
前記チャネル層の厚さが、10nm〜10μmである請求項1に記載の電界効果トランジスタ。
【請求項８】
前記障壁層の厚さが、0.1〜100nmである請求項1に記載の電界効果トランジスタ。
【請求項９】
前記障壁層の厚さが、0.5〜40nmである請求項1に記載の電界効果トランジスタ。
【請求項１０】
前記絶縁膜の厚さが、0.1nm〜30nmである請求項1に記載の電界効果トランジスタ。
【請求項１１】
基板上に、バッファ層、GaN又はInGaNからなるチャネル層、AlGaN又はAlNからなる障壁層をこの順に形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、ソース電極、及びドレイン電極を前記絶縁膜上に形成する工程とを含むヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１２】
前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、触媒化学気相堆積法により絶縁膜を形成する工程である請求項11に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１３】
前記絶縁膜の厚さが、0.1nm〜30nmである請求項11に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１４】
前記障壁層の膜厚が0.1〜100nmである請求項11に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高出力、高耐圧かつ高速、高周波特性に優れたヘテロ構造を有する電界効果トランジスタ、及び電界効果トランジスタの製造方法に関する。より詳しく説明すると、本発明は、トランジスタ素子表面とオーミック電極との間に絶縁膜の薄層（好ましくは触媒化学気相堆積法により形成されたSiN絶縁膜）を有するヘテロ接合電界効果トランジスタ、及び電界効果トランジスタの製造方法などに関する。
【背景技術】
【０００２】
ヘテロ接合電界効果トランジスタ（FET）は、格子定数などの物性の異なる２つの材料からなる界面（ヘテロ界面）を有し、ヘテロ界面に形成される二次元電子ガスをチャネルとするトランジスタである。そして、ヘテロ接合FETの１つとして、GaN系FETが知られている。GaN系FETの中で最も一般的なものは、AlGaN/GaNヘテロ接合FETである（例えば、下記特許文献１（特開2003-258005）、特許文献２（特開2003-243424）参照）。このAlGaN/GaNヘテロ接合FETは、分極電界効果によって高い二次元電子濃度を得ることができる。
【０００３】
トランジスタのドレイン電流密度を大きくし、デバイス特性を向上させるためには、上述の二次元電子ガスチャネルのシート抵抗を小さくすること、ソースおよびドレイン電極のオーミックコンタクト抵抗を小さくすることが重要となる。これは、ドレイン電流密度を決めるドレイン−ソース電極間の総抵抗がコンタクト抵抗とシート抵抗の和で決まるためである。
【０００４】
しかしながら、AlGaN/GaNヘテロ接合FETの場合、オーミック電極を形成するAlGaN又はGaNがワイドバンドギャップ半導体であるために、低抵抗なオーミック接合が得られにくいという問題点がある。そのため、高いオーミックコンタクト抵抗を有するソース、ドレイン電極のために、ドレイン電流密度が小さくなってしまい、AlGaN/GaNヘテロ接合FETの扱えるドレイン電流および出力が小さくなってしまう問題があった。
【特許文献１】特開2003-258005
【特許文献２】特開2003-243424
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高出力、高耐圧、高速、高周波化などを達成し得るGaN系ヘテロ接合トランジスタを提供することを目的とする。
【０００６】
本発明は、ソースおよびドレインコンタクト抵抗が低く、大きなドレイン電流、及び出力を得られるヘテロ接合FETを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基本的には、GaN系ヘテロ接合FETにおいて、オーミック電極形成の際に、従来採用されていなかった方法である、半導体と電極金属の間に絶縁膜をはさむという構成を採用することにより、低いオーミックコンタクト抵抗を有するソース電極及びドレイン電極を得ることができるという知見に基づくものである。さらに、本発明は、窒化物半導体上に薄い絶縁膜を堆積し、その絶縁膜上にオーミック電極金属を蒸着し、ランプアニールを加えることにより合金化すると、非常にコンタクト抵抗が低い良好なオーミック接触を得られるという知見に基づくものである。特に，本発明は，AlGaN/GaNヘテロ接合トランジスタにおいて，触媒化学気相堆積法により形成されたSiN絶縁膜の薄層を，窒化物半導体層とオーミック電極金属との間に設けることで，極めて低いコンタクト抵抗を得ることができるという知見に基づくものである。
【０００８】
本発明の第1の側面に係る電界効果トランジスタは、GaN又はInGaNからなるチャネル層(4)と、AlGaN又はAlNからなる障壁層(5)を含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)、及び前記絶縁膜上に形成されたオーミック電極（具体的には、ソース電極(6)及びドレイン電極(8)）を有する電界効果トランジスタ(1)である。後述する実施例により実証されたとおり、このFETは、高出力、高耐圧、高速、高周波化などを達成し得るGaN系ヘテロ接合トランジスタである。とくに、前記オーミック電極を、上記した方法により製造したことで、低いオーミックコンタクト抵抗を達成でき、その結果大きなドレイン電流、及び出力を得ることができる。
【０００９】
本発明に係る電界効果トランジスタの好ましい態様は、前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である上記に記載の電界効果トランジスタである。後述する実施例などで実証されたとおり、絶縁膜の素材として、これらの中ではSiNが好ましい。後述する実施例で実証されたとおり、SiN絶縁膜をAlGaN障壁層表面に堆積し、その上にソース、ドレイン電極を形成し、ランプアニールを施すことにより、低抵抗なオーミック接触を得ることができ、FETのデバイス特性が大きく改善される。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、0.1nm〜30nm（「0.1nm以上30nm以下」、以下同様。）である上記いずれかに記載の電界効果トランジスタである。特に，後述する実施例により実証されたとおり，AlGaN/GaNヘテロ接合トランジスタにおいて，触媒化学気相堆積法により形成されたSiN絶縁膜の薄層を，窒化物半導体層とオーミック電極金属との間に設け、アニールを加えて合金化することで，極めて低いコンタクト抵抗を得ることができる。
【００１０】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層がGaNからなる上記いずれかに記載の電界効果トランジスタである。後述の実施例ではSiN絶縁膜を有するAlGaN/GaNおよびAlN/GaNヘテロ接合トランジスタにより、トランジスタとして好適な特性を得ることができたので、チャネル層としてGaNからなるものが好ましいといえる。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層の厚さが、10nm〜10μmである上記いずれかに記載の電界効果トランジスタである。実施例で実証されたとおり、この範囲の膜厚を有するチャネル層を用いれば、好ましい特性を有するFETを得ることができる。
【００１１】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、0.1〜100nm、0.5〜40nm、又は0.5〜20nmである上記いずれかに記載の電界効果トランジスタである。このように障壁層の厚さが比較的薄いものであっても、後述する実施例によって実証されたとおり、好ましいトランジスタ特性を得ることができる。
【００１２】
本発明の第2の側面に係る電界効果トランジスタの製造方法は、基本的には、基板上に、バッファ層、GaN又はInGaNからなるチャネル層、及びAlGaN又はAlNからなる障壁層をこの順に形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、ソース電極、及びドレイン電極を前記絶縁膜上に形成する工程とを含むヘテロ構造を有する電界効果トランジスタの製造方法に関する。このような製造方法を用いて得られるヘテロ構造を有する電界効果トランジスタは、上記したとおり好ましいトランジスタ特性を有することとなる。
【００１３】
本発明の第2の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、触媒化学気相堆積法により絶縁膜を形成する工程である上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
【００１４】
本発明の第2の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記ソース電極、及びドレイン電極を前記絶縁膜上に形成する工程が、前記絶縁膜上に金属多層膜層を形成した後に、ランプアニールすることにより、オーミック電極を構成するソース電極及びドレイン電極を形成する工程である、上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。このように、半導体上に絶縁膜を形成し、その絶縁膜上にオーミック電極形成することで、オーミックコンタクト抵抗の非常に低いソースおよびドレイン電極を有するヘテロ接合FETを提供できる。
【００１５】
本発明の第2の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記ソース電極、及びドレイン電極を前記絶縁膜上に形成する工程の後に、ゲート電極を形成する工程を含む、上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
【発明の効果】
【００１６】
本発明によれば、後述する実施例によって実証されたとおり、窒化物半導体上に絶縁膜を形成し、その絶縁膜上にオーミック電極形成することで、ソース電極金属、ドレイン電極金属と窒化物半導体の間に絶縁膜を挟む構造のFETを製造でき、その結果、高出力、高耐圧、高速、及び高周波化などを達成し得るヘテロ接合トランジスタを提供することができる。特に，本発明は，AlGaN/GaNおよびAlN/GaNヘテロ接合トランジスタにおいて，触媒化学気相堆積法により形成されたSiN絶縁膜の薄層を，窒化物半導体層とオーミック電極金属との間に設け、アニールを加えて合金化することで，極めて低いコンタクト抵抗を得ることができる。
【００１７】
本発明によれば、後述する実施例によって実証されたとおり、半導体上に絶縁膜を形成し、その絶縁膜上にオーミック電極を形成することで、オーミックコンタクト抵抗の非常に低いソースおよびドレイン電極を有するヘテロ接合FETを提供できる。
【００１８】
本発明によれば、後述する実施例によって実証されたとおり、半導体上に絶縁膜を形成し、その絶縁膜上にオーミック電極を形成することで、ソースおよびドレインコンタクト抵抗が低く、大きなドレイン電流、及び出力を得られるヘテロ接合FETを提供できる。
【発明を実施するための最良の形態】
【００１９】
（１．ヘテロ接合FET）
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、本発明のヘテロ接合FETは、基本的には、GaN系ヘテロ接合FETにおいて、絶縁膜をデバイス表面に堆積し、その上にオーミック電極を蒸着、ランプアニールを加えることにより半導体、絶縁膜、及び電極金属を合金化した、低抵抗なオーミック電極を有するヘテロ接合FETに関する。通常のAlGaN又はGaN上に直接オーミック電極金属を蒸着し、アニールを加える方法と比べて、上記のようにして製造した場合、非常に小さなコンタクト抵抗を有するオーミック電極を形成することができる。特に，本発明では，AlGaN/GaNおよびAlN/GaNヘテロ接合トランジスタにおいて，触媒化学気相堆積法により形成されたSiN絶縁膜の薄層を，窒化物半導体層とオーミック電極金属との間に設けることで，極めて低いコンタクト抵抗を得ることができる。
【００２０】
（１．１．ヘテロ接合FETの概要）
図１は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。図１に示されるように、本発明の第１の具現例に係るヘテロ接合FET１は、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられた障壁層５とを含む。図１に示されるように、この具現例に係るヘテロ接合FETは、ソース電極６、ゲート電極７、ドレイン電極８が設けられている。また、図中９は、絶縁膜を示す。なお、二次元電子ガスチャネルはチャネル層と障壁層の界面に形成される。また、FETがスペーサー層を具備する場合、二次元電子ガスはチャネル層とスペーサー層との界面に形成される。図１に示される例では、ソース電極及びドレイン電極が絶縁膜９上に形成され、ゲート電極は障壁層５の表面から直接形成されている。なお、図２は、本発明の図１とは別のFETの例を示す概略図である。図２に示されるように、障壁層表面すべてを覆うように絶縁膜が設けられ、その絶縁膜上からソース電極６、ゲート電極７、及びドレイン電極８が設けられてもよい。すなわち、本発明は、基本的には、ソース電極金属、ドレイン電極金属と窒化物半導体の間に絶縁膜を挟む構造を採用すれば、ランプアニールによる合金化プロセス後に、ソース電極及びドレイン電極におけるオーミックコンタクト抵抗を下げることができるという知見に基づくものであるから、そのような構成を満たすFETであればよい。
【００２１】
（１．２．基板）
基板としては、FETに用いられる公知の基板を採用できる。基板の材質として、サファイア、SiC、又はGaNがあげられ、これらの中で好ましくはサファイアである。
【００２２】
（１．３．バッファ層）
バッファ層は、緩衝層とも呼ばれる層である。サファイア基板とGaNは、格子定数の差が約16.3%と大きい。このため、サファイア基板に直接GaN層（チャネル層）を成長させるとGaN層に格子欠陥が発生し、高品質な結晶を得られない。このような事態を避けるため、基板とGaN層との間にバッファ層が設けられる。バッファ層の組成は、AlNのほかGaN系ヘテロ接合FETに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は、特に限定されないが、10nm〜1000nmがあげられ、好ましくは100nm〜500nmであり、より好ましくは200nm〜400nmであり、更に好ましくは250nm〜350nmである。なお、各層の膜厚は、例えば、成長時間と成長速度を適宜調整することにより制御できる。
【００２３】
（１．４．チャネル層）
チャネル層は、ヘテロ界面を形成する層である。チャネル層の組成として、GaN又はInGaNがあげられる。これらの中では、GaNが好ましい。InGaNの組成をInXGa1-XNとすると、Ｘとして0.0001〜0.2があげられ、好ましくは0.001〜0.05である。チャネル層の膜厚として、10nm〜10μmがあげられ、好ましくは10nm〜3μmであり、より好ましくは10nm〜2μmである。窒化ガリウム（GaN）をチャネル層としたトランジスタは、GaNのバンドギャップが約3.4 eVと大きいため、高い出力を得ることができ、また、高耐圧動作が可能である。
【００２４】
（１．６．障壁層）
障壁層は、チャネル層にくらべバンドギャップの大きな層である。本発明のヘテロ接合FETにおいて、障壁層はAlGaN又はAlN障壁層である。
【００２５】
AlGaN障壁層及びAlN障壁層の膜厚は、特に限定されないが、0.1nm〜100nmがあげられ、好ましくは0. 5nm〜40nmであり、より好ましくは1nm〜20nmであるが、適宜選択すればよい。なお、チャネル層と障壁層との間には、公知のスペーサー層が設けられてもよい。AlGaN障壁層のAlGaN組成をAlxGa1-xNとすると、xは、0.0001〜0.9999があげられ、好ましいxは、0.1〜0.9であり、0.1〜0.5、0.2〜0.4、又は0.3〜0.6であってもよい。
【００２６】
（１．７．電極）
本発明のヘテロ接合FETに用いられる電極として、ヘテロ接合FETに用いられる公知の電極を採用できる。このような電極は、ソース電極６、ゲート電極７、ドレイン電極８からなるものがあげられる。ソース電極6およびドレイン電極8は、後述の絶縁膜上に形成され、ランプアニールを加えて合金化することにより作製され、オーミック電極を構成する。ゲート電極7に関しては、絶縁膜上に形成されてもよいし、AlGaN又はAlN障壁層上に直接形成されるものであってもよい。どちらの場合でも、アニールを加えることにより合金化しなければ、ドレイン電流をコントロールするゲート電極として有効に働く。
【００２７】
（1．8．絶縁膜）
絶縁膜は、オーミック電極金属蒸着前にトランジスタ素子表面上に形成される。すなわち、絶縁膜が形成されるトランジスタ素子表面とは、障壁層など半導体部分を意味する。絶縁膜は、図１に示されるように、障壁層などのトランジスタ素子表面を覆う絶縁膜上にソース電極6、ドレイン電極8、及びゲート電極7が形成されるものであってもよい。また、障壁層などの半導体部分のうち、ソース電極6、ドレイン電極8の部分だけ絶縁膜を形成し、その上にソース電極金属及びドレイン電極金属を蒸着し、アニールすることにより形成しても良いし、ソース電極及びドレイン電極の間にも絶縁膜が形成してあってもよい。本発明は、基本的には、ソース電極金属、ドレイン電極金属と窒化物半導体の間に絶縁膜を挟む構造を採用すれば、ソース電極及びドレイン電極によるオーミックコンタクト抵抗を下げることができるという知見に基づくものであるから、絶縁膜はそのような要請を満たせばよい。絶縁膜の平均膜厚は、絶縁膜の種類、組成にもよるが、絶縁膜の機能を担保し、アニールによるオーミックコンタクト形成時に合金化を妨げない程度の膜厚、例えば0.1nm〜30nm があげられる。絶縁膜として、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜があげられ、好ましくはSiNにより形成される絶縁膜である。絶縁膜の膜厚（平均膜厚）として、0.1nm〜30nmがあげられ、好ましくは0.5nm〜20nmである。
【００２８】
絶縁膜の製造方法として，公知の方法を適宜採用でき，SiNを用いる場合は、好ましくは触媒化学気相堆積法（Cat-CVD）によるものである。Cat-CVDでは，原料ガスを加熱した触媒体に接触させて、その表面での接触分解反応を利用して分解し、分解種を加熱された基板に輸送して膜を形成する方法である。たとえば，1500-2000℃程度に加熱したフィラメント（主にタングステン）をCVD における気相分子の励起源として使用することにより薄層を形成できる。特に，AlGaN/GaNおよびAlN/GaNヘテロ接合トランジスタにおいて，触媒化学気相堆積法により形成されたSiN絶縁膜の薄層を，窒化物半導体層とオーミック電極金属との間に設けることで，極めて低いコンタクト抵抗を得ることができる。
【００２９】
（2．絶縁膜堆積による作用）
本発明のAlGaN/GaNおよびAlN/GaNヘテロ構造FETにおける絶縁膜を半導体障壁層と電極金属の間に挿入した場合の作用について説明する。
【００３０】
表１は、(1)AlGaN/GaNおよびAlN/GaNヘテロ構造FETにおいて半導体障壁層の上に直接オーミック電極金属を蒸着し、ランプアニールすることによりオーミック電極を作製したもの、および(2)半導体障壁層の上にSiN絶縁膜2nmを堆積し、そのSiN絶縁膜上にオーミック電極金属を蒸着し、ランプアニールすることによりオーミック電極を作製したもののコンタクト抵抗を比較したものである。
【００３１】
【表１】
2007311537.tif 000003
【００３２】
表１に示したように、コンタクト抵抗は、AlGaN/GaNおよびAlN/GaNヘテロ構造FETの両構造において、窒化物半導体障壁層とオーミック電極の間にSiN絶縁膜2nmを堆積することにより大幅に減少していることが分かる。
【００３３】
ソースおよびドレイン電極のコンタクト抵抗を減少させることは、素子のソース―ドレイン間の抵抗を減少させることにつながり、ドレイン電流密度の増加、相互コンダクタンスの増加、素子出力の増加、およびRF小信号特性などすべてのデバイス特性の改善につながる。
【００３４】
（3．製造方法）
本発明のヘテロ接合FETは、RFプラズマ分子線エピタキシー成長法（RF-MBE）、アンモニアガスを用いるガスソース分子線エピタキシー成長法、有機金属気相堆積法など、公知の方法により結晶を成長させることにより各層を形成し、製造することができる。例えば、RF-MBE法によるAlGaN/GaNヘテロ接合FET構造の結晶成長法では、GaNの場合、超高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したガリウムソースから蒸発したガリウム分子線と、RFプラズマによって窒素ガス（N2）を分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、GaN結晶を成長させることができる。AlGaNを成長する場合は、同時にアルミニウム分子線を基板に供給することにより製造することができる（例えば、特開2003-192497号公報参照）。また、例えば、特開2003-258005号公報、特開2003-243424号公報に記載の方法に従って、ヘテロ接合FETを製造してもよい。以下、図面を参照しつつ、本発明のヘテロ接合FET構造を製造する方法について説明する。
【００３５】
図３は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。RF-MBE装置は、真空ポンプ（図示省略）によって超高真空を実現できる成長室11内に加熱手段12を設け、この加熱手段によってサファイア基板13を昇温する。また、サファイア基板13上へ分子線を照射するためのAlセル14a、Gaセル14b、Inセル14c、及びRFプラズマセル14dを設け、それぞれシャッター15によって開閉できる。なお、図３は、Alセル14aとRFプラズマセル14dとのシャッターが開いた状態の例を示している。
【００３６】
以下では、図3に示すRF-MBE装置を用いて、図1に示す積層体を製造する例について説明する。まず、サファイア基板13を有機溶媒を用いて洗浄する。また、昇温性を良くするためにサファイア基板13の裏面に高融点金属を真空蒸着する。成長室11内の加熱手段12に裏面を向けてサファイア基板13を設置し、加熱手段12によって約800℃以上に加熱して、サファイア基板13の基板表面の高温クリーニングを行う。
【００３７】
次いで、基板の温度を約300℃まで下げ、高純度窒素ガスをＲＦプラズマセル14ｄで分解する。これにより得られる窒素ラジカル分子線を、サファイア基板13上に供給してサファイア基板表面を窒化することにより、表面に薄い窒化アルミニウム層を形成する。プラズマの出力としては、100W〜700Wがあげられ、好ましくは200W〜600Wである。窒素ガスの流量としては、0.1sccm〜2.0sccmがあげられ、好ましくは0.3sccm〜1.5sccmであり、より好ましくは0.5sccm〜1.2sccmである。
【００３８】
次いで、加熱手段12によりサファイア基板13の温度を例えば900℃まで上げる。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。アルミニウム分子線と、RFプラズマで生成した窒素ラジカル分子線とを、同時にサファイア基板13上へ供給する。これにより、AlNバッファ層を成長させる。
【００３９】
ここで、AlNバッファ層の成長温度としては、700℃以上が挙げられるが、好ましい温度範囲は800℃〜900℃である。700℃以上であると、Al極性のAlNの成長が実現され、N極性と比べてAlN層および上に成長するGaN層の結晶性が優れたものが得られやすい。また、600℃以下であると、AlNバッファ層の極性がN極性となる傾向がある。
【００４０】
次いで、Alセル14aのシャッター15を閉じてGaセル14bのシャッター15を開ける。これにより、ガリウム分子線と窒素ラジカル分子線を同時にサファイア基板13上へ供給し、AlNバッファ層の上にGaN層を成長させる。
【００４１】
ここで、GaN層の成長温度としては、650℃以上が挙げられるが、好ましい温度範囲は700℃〜800℃である。800℃以上であると、GaNの成長におけるGa分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ち、また700℃以下であると、GaN層の結晶性が良くないものとなるからである。
【００４２】
前記のようにして、GaN層が所要の厚さまで成長した後、Gaセル14b、窒素ラジカルのシャッター15を開けたまま、Alセル14aのシャッター15を開ける。これにより、AlGaN層を成長させる。
【００４３】
なお、AlGaN層を形成する前に、AlNスペーサー層を形成しても良い。
【００４４】
ここで、AlGaN層の成長温度としては、GaNの場合と同様の条件であり、好ましい温度範囲は700℃〜800℃である。800℃より高温であると、GaNの成長におけるGa分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ちAlGaNの組成比を合わせることが難しくなる、また、700℃以下であると、AlGaN層の結晶性が良くないものとなるからである。
【００４５】
AlGaN層の成長速度としては、1nm/時〜5000nm/時が挙げられ、好ましくは10nm/時〜2000nm/時であり、より好ましくは50nm/時〜1000nm/時であり、更に好ましくは100nm/時〜800nm/時であり、特に好ましくは300nm/時〜700nm/時である。結晶の成長速度が速すぎても遅すぎても、優れた結晶性を有する結晶を得ることが困難となるためである。
【００４６】
次に、障壁層上に絶縁膜を堆積する。絶縁膜は、障壁層の表面全体を覆うように形成してもよいし、ソース電極及びドレイン電極に相当する部分について形成してもよい。絶縁膜は、例えばSiN、SiO2、SiON、Al2O3、又はAlNのいずれか1つ又は2つ以上からなる原料を用いたCVD（化学気相堆積）法により形成すればよい。絶縁膜を形成するために用いられるCVD法として、熱CVD法、ECR-CVD法、VHF-CVD法、又は触媒CVD法（Catalytic CVD）があげられ、これらの中で触媒CVD法が好ましい。触媒CVD法は、高温に加熱したタングステン表面の触媒効果を利用する方法であり、ホットワイアCVD法（Hot-wire CVD）、ホットフィラメントCVD法（Hot-filament CVD）とも呼ばれている。
【００４７】
触媒CVD法は、例えば特開2004−27326号公報、特許第1704110号、特許第3145536号、特開2000−277501号、特開2000−277502号、特開2004-35981、特開2004-91802、特開2004-91821、特開2004-99917、及び特開2004-103745号公報などに記載された装置、及び方法を適宜用いればよい。
【００４８】
例えばSiN絶縁膜を形成する際の原料ガスとしては、シリコン原料ガスとして、水素、窒素、又はハロゲン元素とからなる化合物、たとえばSiH4、Si2H6、Si3H8、SiF4、SiCl4、SiCl2H2のいずれか1つ又は複数があげられ、窒素原料ガスとして、NH3、N2Oのいずれか又は両方（特開平5-095120号公報、特開2000-208417参照）が挙げられ、好ましいシリコン源ガスはSiH4であり、好ましい窒素原料ガスはNH3である。希釈用ガスとして、H2、N2、He、Ar、Ne、又はXe等を用いてもよい。
【００４９】
成膜に当たっては、これらのガスを減圧弁やマスフローコントローラーなどを用いて所望の流量や混合比に調整し、反応室に導入して、カセット本体の外周壁に形成した多数のガス通過孔を通して、発熱体に供給する。発熱体としては、一般的にタングステン等の高融点金属が用いられる。
【００５０】
成膜時のガス圧力は、0.1〜100Pa、好ましくは1.0〜10Pa、より好ましくは3〜7Paに設定すればよく、ガス圧力をこの範囲に設定することで、供給されたガスが効率的に分解され、輸送される。また、反応生成物同士の気相中での2次反応が抑制され、その結果、基板上に良質な絶縁膜を形成できる。
【００５１】
ここで、絶縁膜堆積時の基板温度として、150℃〜800℃があげられ、好ましくは200〜500℃であり、より好ましくは200〜400℃である。絶縁膜の堆積速度として、0.1nm/時〜5000nm/時があげられ、好ましくは1nm/時〜100nm/時であり、より好ましくは1nm/時〜50nm/時であり、更に好ましくは1nm/時〜30nm/時であり、特に好ましくは1nm/時〜20nm/時である。
【００５２】
なお、本明細書における堆積時の基板温度の測定方法として、熱電対にて温度を測定したものを採用すればよい。また、触媒CVD法は基板ホルダーに取り付けた熱電対により温度を測定してもよい。
【００５３】
また、各層の厚みは、堆積時間を制御することにより調整できる。TEM（透過型電子顕微鏡）で観察、写真撮影を行い、その断面写真から厚みを測定してもよい。TEM装置として、例えば透過型電子顕微鏡（（株）日立製作所製H-7100FA型）があげられる。また絶縁膜の厚さ、及び屈折率を測定するためには、公知の装置、例えばエリプソメータを用いればよい。
【００５４】
上記のようにして、障壁層上に絶縁膜を形成した後に、オーミック電極金属を形成する。具体的には、ソース電極、及びドレイン電極を構成する部位に、金属多層膜を形成する。金属多層膜を形成する方法は、公知の方法を適宜採用でき、たとえば、真空蒸着法があげられる。金属多層膜の例として、Ti/Al/Ni/Au、Ti/Al、Ti/Al/Mo/Au、Ti/Al/Ti/Au、又はTi/Al/Nb/Auがあげられるが、これらの中ではTi/Al/Ni/Auが好ましい。金属多層膜全体の膜厚として、20nm〜400nmがあげられ、好ましくは50nm〜300nmである。なお、金属多層膜を構成する各層の膜厚は適宜調整すればよい。金属多層膜を形成した後、ランプアニール法により合金化しオーミック電極を得る。ランプアニール法として、赤外線ランプを用いるものが好ましい。この場合の加熱温度は、600℃〜1000℃があげられ、好ましくは700℃〜900℃である。また、加熱時間は、10秒〜10分があげられ、好ましくは30秒〜2分である。
【００５５】
上記のようにして、ソース電極及びドレイン電極を形成した後、ゲート電極を形成する。ゲート電極は、障壁層の表面から直接形成してもよいし、障壁層を絶縁膜で覆い、絶縁膜の表面から形成してもよい。ゲート電極を形成する方法は、公知の方法を適宜用いることができる。
【００５６】
なお、障壁層の組成や、チャネル層の組成が上記とは異なる場合も、組成を変える他は上記と同様にしてFETを製造できる。
【実施例１】
【００５７】
以下に、上述したGaN系化合物半導体の積層方法により、サファイア基板上にAlGaN/GaNヘテロ接合FETを製造する例について説明する。
【００５８】
サファイア基板を有機溶媒にて洗浄し、基板の昇温性を改善するために裏面に高融点金属チタンを蒸着したサファイア基板を、超高真空（例えば、10-11Torr〜10-10Torr）に保たれているMBE成長室内の基板ヒーターに設置した。そして、基板を800℃程度まで昇温して、そのまま30分間保持し、サファイア基板表面の高温クリーニングを行った。その後、基板温度を300℃まで降温した。続いてＲＦプラズマで窒素ガスを分解して得た窒素ラジカルを照射した。これによりサファイア基板表面を60分間窒化し、表面に薄い窒化アルミニウムを形成した。
【００５９】
RFプラズマセル14dのシャッター15を開けたまま、基板表面への窒素ラジカルの照射を中断せずに、基板温度を900℃まで昇温した。その後、Alセル14aのシャッターを開けて、AlNバッファ層を膜厚300nmとなるまで成長させた。基板温度を730℃まで降温させた。その後、Alセル14aのシャッターを閉じると同時にGaセル14bのシャッターを開き、基板温度730℃にてGaN層を膜厚1500nmとなるまで成長させた。
【００６０】
GaN層の成長が終了した後、Gaセル14bのシャッターを閉じると同時にAlセル14aのシャッターを開き、AlN層を膜厚1.3nmとなるまで成長させた。その後、Gaセル14bのシャッターを開き、AlGaN層を膜厚8nmとなるまで成長させた。
【００６１】
このようにして半導体積層体を得た後に、GaN層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た。
【００６２】
次に、Cat-CVD法によりトランジスタ表面に膜厚2nmのSiN絶縁膜を堆積した。そして、そのSiN膜上にTi/Al/Ni/Auにより構成される金属多層膜を真空蒸着し、赤外線ランプを用いて加熱することにより合金化し、半導体層と金属とのオーミック接合を得て、ソース電極、ドレイン電極を作製した。ソース−ドレイン電極間隔は2μmであった。
【００６３】
そして、電子ビーム露光を用いてゲート電極のパターニングしたのち、ゲート電極金属を蒸着、リフトオフすることにより微細ゲート電極をSiN絶縁膜上に作製した。ゲート電極金属はTi/Pt/Auを用い、ゲート長は0.03μm、ゲート幅は100μmである。その後、デバイス特性測定の際に金属プローブが接触できるように、プロービングのための電極金属パッド部分に反応性ガスエッチングを施すことによりSiNをエッチングして穴あけを行い、Ti/Auを蒸着、リフトオフしてプロービング用のパッド電極を作製した。
【００６４】
このようにして製造されたトランジスタは、最大電流密度が1.5A/mm、最大相互コンダクタンスが402mS/mm、電流利得遮断周波数180GHz、最大発振周波数189GHzであった。
【００６５】
〔比較例1〕
SiN堆積前にソース、ドレイン電極を蒸着し、ランプアニールを施してオーミック電極を作製し、その後にSiNを2nm堆積した以外は、実施例1と同様のプロセスでヘテロ接合FETを製造した。このヘテロ接合FETは、最大電流密度が1.2A/mm、最大相互コンダクタンスが275 mS/mmであった、電流利得遮断周波数170GHz、最大発振周波数176GHzであった。
【実施例２】
【００６６】
AlGaN障壁層をAlN障壁層2.5nmとし、スペーサー層を排し、GaN上に直接AlN障壁層を成長した構造であること、SiN絶縁膜厚が3nmであること、およびゲート長が0.06μmであること以外は、実施例1と同様のプロセスでヘテロ接合FETを製造した。このヘテロ接合FETは、最大電流密度が0.95A/mm、最大相互コンダクタンスが182mS/mm、電流利得遮断周波数107GHz、最大発振周波数160GHzであった。
【００６７】
〔比較例2〕
SiN堆積前にソース、ドレイン電極を蒸着し、ランプアニールを施してオーミック電極を作製し、その後にSiNを2nm堆積した以外は、実施例2と同様のプロセスでヘテロ接合FETを製造した。このヘテロ接合FETは、最大電流密度が0.3A/mm、最大相互コンダクタンスが77mS/mm、電流利得遮断周波数59GHz、最大発振周波数103GHzであった。
【００６８】
実施例1と比較例1、及び実施例2と比較例2とから、絶縁膜の効果による電流密度、相互コンダクタンス、および小信号RF特性が向上することがわかる。
【産業上の利用可能性】
【００６９】
本発明のヘテロ接合FETは、高速、高周波化にも対応できるFETとして利用できる。
【００７０】
本発明のヘテロ接合FETは、車載衝突回避レーダー、高度道路交通システム（ITS）、車々間通信用などの車用無線デバイスなどに用いる素子として利用できる。
【００７１】
本発明のヘテロ接合FETは、高温でも安定に動作し、放射線により劣化しにくいので宇宙空間などでも有効に利用できる。したがって、本発明のヘテロ接合FETは、人工衛星や惑星探査機などの宇宙空間で用いられる電子デバイスとして利用できる。
【図面の簡単な説明】
【００７２】
【図１】図1は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。
【図２】図2は、本発明の図１とは別のヘテロ接合FETを表す概略図である。
【図３】図3は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。
【符号の説明】
【００７３】
１  ヘテロ接合FET
２  基板
３  バッファ層
４  チャネル層
５  障壁層
６  ソース電極
７  ゲート電極
８  ドレイン電極
９  絶縁膜
10  MIS構造のヘテロ接合FET
11  成長室
12    加熱手段
13    サファイア基板（単結晶基板）
14ａ  Inセル
14ｂ  Alセル
14ｃ  Gaセル
14ｄ  RFプラズマセル
15    シャッター
【図１】
2007311537.tif 000004
【図２】
2007311537.tif 000005
【図３】
2007311537.tif 000006