(57)【要約】【課題】酸化ハフニウムから成る容量絶縁膜の結晶化を抑制し、且つ、電極に含有される塩素に起因する容量絶縁膜の劣化を防止して、リーク電流が小さなキャパシタを提供する。【解決手段】キャパシタの上部及び下部電極に、成膜の原料ガスに塩素分を含まない材料である窒化タングステン・カーバイド(ＷＮＣ)膜を用い、この上部又は下部電極をアモルファス状態で形成する。容量絶縁膜をアモルファス状態で形成し、且つ、形成された容量絶縁膜が、その後の熱処理時に、結晶化し或いは塩素を含有するようになることを防止する。容量絶縁膜の結晶化及び塩素含有に起因する容量絶縁膜の劣化を防止することで、キャパシタのリーク電流を低減する。【選択図】図２
2007311610.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成され、下部電極、容量絶縁膜及び上部電極から成るキャパシタを有する半導体装置において、
前記下部電極及び上部電極の少なくとも一方がアモルファス状態の導電膜で形成されていることを特徴とする半導体装置。
【請求項２】
前記導電膜が窒化タングステン・カーバイド膜又は窒化チタン・カーバイド膜である、請求項１に記載の半導体装置。
【請求項３】
前記導電膜に含有される塩素量が０．２at%以下である、請求項１に記載の半導体装置。
【請求項４】
前記容量絶縁膜が、アモルファス状態の酸化ハフニウム膜、酸化ジルコニウム膜、又は、酸化タンタル膜である、請求項１に記載の半導体装置。
【請求項５】
半導体基板の上部に、下部電極、容量絶縁膜及び上部電極から成るキャパシタを有する半導体装置を製造する方法であって、
シリンダ孔を有する層間絶縁膜を形成する工程と、
前記シリンダ孔の内側面に沿って第１の導電膜を形成する工程と、
前記第１の導電膜を加工して下部電極に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜を加工して上部電極に形成する工程と、
前記キャパシタの上部に配線を形成する工程とを有し、
前記第１の導電膜及び第２の導電膜の少なくとも一方を、アモルファス状態の導電膜として形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記アモルファス状態で形成される導電膜が、窒化タングステン・カーバイド膜又は窒化チタン・カーバイド膜である、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜が、アモルファス状態の酸化ハフニウム膜、酸化ジルコニウム膜、又は、酸化タンタル膜である、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１の導電膜及び第２の導電膜の少なくとも一方を形成する工程では、塩素を含有する原料ガスを用いない、請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電膜を形成する工程でのウエハ温度が、前記容量絶縁膜を形成する工程でのウエハ温度よりも低い、請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１の導電膜を形成する工程及び第２の導電膜を形成する工程の少なくとも一方が、ＡＬＤ法又はＳＦＤ法を用いる、請求項５に記載の半導体装置の製造方法。
【請求項１１】
前記容量絶縁膜を形成する工程がＡＬＤ法を用いる、請求項５に記載の半導体装置の製造方法。
【請求項１２】
前記配線を形成する工程に伴う熱処理におけるウエハ温度が、前記第２の導電膜を形成する工程でのウエハ温度以下である、請求項５に記載の半導体装置の製造方法。
【請求項１３】
前記配線を形成する工程に伴う熱処理におけるウエハ温度が５００℃以下である、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体記憶装置として好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)等のメモリセルは、選択用トランジスタとキャパシタとから構成される。ＤＲＡＭでは、微細加工技術の進展によるメモリセルの微細化に伴い、キャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＤＲＡＭでは、ＣＯＢ(Capacitor Over Bitline)構造、及び、ＳＴＣ(Stacked Trench Capacitor)構造が採用されている。ＣＯＢ構造により、キャパシタをビット線上に形成することで、キャパシタの底面積（投影面積）を大きくできるようにし、また、ＳＴＣ構造により、円筒形状のキャパシタの高さを大きくして、キャパシタ電極の面積を増加させている。その代表例は、非特許文献１に記載されている。
【０００３】
非特許文献１には、酸化ハフニウム（ＨｆＯ）と酸化アルミニウム（ＡｌＯ）とを混合した酸化ハフニウム・アルミネート（ＨｆＡｌＯ）膜を容量絶縁膜に用い、窒化チタン（ＴｉＮ）膜を下部電極及び下部電極に用いたＭＩＭ型キャパシタが記載されている。容量絶縁膜にＨｆＯを用いた従来のキャパシタでは、キャパシタ形成以降の工程の熱処理（５００〜５５０℃）に起因して、キャパシタ内のリーク電流が増大するという問題があった。この非特許文献では、ＨｆＡｌＯを容量絶縁膜として用いることで、このリーク電流増大の問題を解消している。
【非特許文献１】2004 Symposium on VLSI Technology、 Digest of Technical Papers、ｐ126〜127
【特許文献１】特開２００５−３０３３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１に記載のように、ＨｆＡｌＯ膜を容量絶縁膜として用いると、ＨｆＯ膜を用いる場合と比較して、単位電極面積あたりの蓄積容量が低下するという問題がある。これは、ＨｆＯ膜の比誘電率が２５程度であるのに、ＡｌＯ膜の比誘電率が９程度であることに起因している。例えばＨｆＯとＡｌＯとを１：１の比率で混合したＨｆＡｌＯ膜の比誘電率は１７程度になり、ＨｆＯ膜の比誘電率に比してかなり低くなる。容量絶縁膜の膜厚を例えば８ｎｍとすると、ＨｆＯ膜では、シリコン酸化膜換算の膜厚（ＥＯＴ）は１．２５ｎｍであるが、ＨｆＡｌＯ膜のＥＯＴは１．８４ｎｍとなり、ＨｆＡｌＯ膜を用いると蓄積容量はＨｆＯ膜を用いた場合の６８％に低下する。
【０００５】
発明者らは、検討の結果、熱処理に起因してＨｆＯ膜のリーク電流が増大する問題は、以下の点にあることを突き止めた。第１の問題は、電極として用いた窒化チタン(ＴｉＮ)膜が結晶性を有することである。つまり、容量絶縁膜のリーク電流を低く押さえるためには、容量絶縁膜の結晶化を抑える必要があり、このためには、電極をアモルファス状態にする必要がある。これは、電極が結晶性を有すると、容量絶縁膜が電極に配向して結晶化しやすくなるからである。ＨｆＯ膜は、５５０℃程度の熱処理により結晶粒が成長し、ＨｆＯ膜の膜厚が不均一になり、またＨｆＯ膜中に結晶粒界が発生することによりリーク電流が増大する。第２の問題は、ＣＶＤガスが塩素を含有することである。つまり、電極が塩素を含有すると、後の工程（配線工程等）の熱処理に起因して、５００℃程度の熱処理によっても塩素と容量絶縁膜とが反応し、容量絶縁膜が劣化するものである。
【０００６】
なお、特許文献１では、ＴｉＮを電極とし、ＨｆＯ２を容量絶縁膜として用いるキャパシタで、リーク電流増大の問題を解消するため、下部電極と容量絶縁膜との間に金属酸化膜から成るシード層を介在させて相互間の反応を防止することで、容量絶縁膜の結晶化を防止する技術を記載している。しかし、シード層を形成することにより、工程数が増加すること、また、用いる金属酸化膜の比誘電率が低い場合には、その分だけキャパシタの容量が低下する欠点がある。
【０００７】
非特許文献１の技術では、窒化チタン(ＴｉＮ)膜に代えて、窒化タングステン(ＷＮ)膜を電極として用いることで、第２のＣＶＤガスに起因した塩素含有の問題は解消できる。しかしながら、窒化タングステン(ＷＮ)膜も結晶性を有するため、第１の問題は依然として解消できず、容量絶縁膜が結晶化してリーク電流が増大する。
【０００８】
そこで本発明の主な目的は、容量絶縁膜の結晶化を抑制し、且つ、塩素による容量絶縁膜の劣化を防止して、リーク電流の小さな、ひいては容量の大きなキャパシタを備える半導体装置を提供することにある。また、本発明の別な目的は、リーク電流が低減されたキャパシタを有する半導体記憶装置を製造する方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置は、半導体基板の上部に形成され、下部電極、容量絶縁膜及び上部電極から成るキャパシタを有する半導体装置において、
前記下部電極及び上部電極の少なくとも一方がアモルファス状態の導電膜で形成されていることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板の上部に、下部電極、容量絶縁膜及び上部電極から成るキャパシタを有する半導体装置を製造する方法であって、
シリンダ孔を有する層間絶縁膜を形成する工程と、
前記シリンダ孔の内側面に沿って第１の導電膜を形成する工程と、
前記第１の導電膜を加工して下部電極に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜を加工して上部電極に形成する工程と、
前記キャパシタの上部に配線を形成する工程とを有し、
前記第１の導電膜及び第２の導電膜の少なくとも一方を、アモルファス状態の導電膜として形成することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置及びその製造方法によると、下部電極及び上部電極の少なくとも一方をアモルファス状態の導電膜で形成することにより、その後の熱処理において、導電膜に接する容量絶縁膜が結晶化することを抑制できるので、容量絶縁膜の結晶化に起因する容量絶縁膜のリーク電流の増大が抑えられる。
【００１２】
本発明の半導体装置及びその製造方法の好ましい態様では、前記導電膜が窒化タングステン・カーバイド膜又は窒化チタン・カーバイド膜である。また、前記容量絶縁膜を、アモルファス状態の酸化ハフニウム膜、酸化ジルコニウム膜、又は、酸化タンタル膜とすることが好ましい。
【００１３】
前記導電膜に含有される塩素量を０．２at%以下とすることも好ましい態様である。この場合、リーク電流の増大が更に抑制できる。本発明の製造方法では、この目的のために、前記第１の導電膜及び第２の導電膜の少なくとも一方を形成する工程では、塩素を含有する原料ガスを用いないことが好ましい。
【００１４】
本発明の製造方法では、前記第２の導電膜を形成する工程でのウエハ温度が、前記容量絶縁膜を形成する工程でのウエハ温度よりも低いことが好ましい。また、前記第１の導電膜を形成する工程及び第２の導電膜を形成する工程の少なくとも一方が、ＡＬＤ法又はＳＦＤ法を用いることも好ましく、更には、前記容量絶縁膜を形成する工程がＡＬＤ法を用いることも好ましい。
【００１５】
更に、前記配線を形成する工程に伴う熱処理におけるウエハ温度を、前記第２の導電膜を形成する工程でのウエハ温度以下とすることが好ましい。例えば、配線を形成する工程に伴う熱処理におけるウエハ温度は５００℃以下とする。
【発明を実施するための最良の形態】
【００１６】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００１７】
本発明の一実施形態であるＭＩＭキャパシタを有する半導体記憶装置、及び、その製造方法について、図１乃至図１１を用いて説明する。
【００１８】
まず、半導体記憶装置の構造を説明する。図１は、本発明の一実施形態に係る半導体装置である半導体記憶装置の縦断面図である。この図のメモリセル領域Ａ１において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域には、２つの選択用トランジスタが形成されている。各選択用トランジスタは、シリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４と、ソース領域及びドレイン領域となる一対の拡散層領域５、６とから成り、双方の選択用トランジスタの拡散層領域６は一体として共有化されている。
【００１９】
選択用トランジスタでは、層間絶縁膜２１及び層間絶縁膜３１上に形成されたビット線８（タングステン膜）と、前記一方の拡散層領域６とが層間絶縁膜２１を貫通するポリシリコンプラグ１１ａと接続されている。ビット線８は層間絶縁膜２２に覆われ、この層間絶縁膜２２上に形成された第１の窒化タングステン・カーバイド膜より成る下部電極５１と、酸化ハフニウム膜より成る容量絶縁膜５２（８ｎｍ厚）と、第２の窒化タングステン・カーバイド膜より成る上部電極５３（１５ｎｍ厚）とが積層されてキャパシタが構成されている。
【００２０】
キャパシタ部分の拡大図を図２に示す。同図において、下部電極５１は、コップ形状を有し、その底面でポリシリコンプラグ１２と接続される。ポリシリコンプラグ１２は、図１に示すように、その下方のポリシリコンプラグ１１を介して、選択用トランジスタの拡散層領域５に電気的に接続されている。下部電極５１を覆って容量絶縁膜５２が形成され、容量絶縁膜５２上には、上部電極５３が形成され、上部電極５３は、容量絶縁膜５２を介して下部電極に対向配置される。
【００２１】
図１に戻り、上部電極５３上には、第２層配線６１が形成され、両者は層間絶縁膜２４を貫通して形成された接続プラグ４４によって電気的に接続されている。一方、周辺回路領域Ａ２においては、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に周辺回路用のトランジスタが形成されており、このトランジスタはゲート絶縁膜３を介して形成されたゲート電極４と、ソース領域及びドレイン領域となる一対の拡散層領域７、７ａとから成る。このトランジスタの一方の拡散層領域７は、金属プラグ４１と４３を介して第２層配線６１と電気的に接続され、他方の拡散層領域７ａは、金属プラグ４１ａを介して第１層配線８ａと電気的に接続されている。さらに、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａと電気的に接続されている。
【００２２】
次に、上記実施形態の半導体記憶装置の製造方法を、図３〜図１１、及び、図１を参照して説明する。図３に示すように、シリコン基板１０の主面を分離絶縁膜２によって区画し、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１、金属プラグ４１，４１ａ、ビット線及び第１層配線８，８ａを形成する。ビット線及び第１層配線８，８ａの上に形成した層間絶縁膜２２（酸化シリコン膜）を貫通するコンタクト孔をポリシリコン膜で埋め込んだ後に、エッチバックしてポリシリコンプラグ１２を形成する。これによって、図３の構造が得られる。次に、層間絶縁膜３２として窒化シリコン膜を形成し、その上に層間絶縁膜２３として厚さ３μｍの酸化シリコン膜を形成する（図４）。次いで、層間絶縁膜２３と３２を貫くシリンダ孔９６を、ホトリソグラフィー技術とドライエッチング技術とにより開孔し、シリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図５）。
【００２３】
次に、下部電極として第１の窒化タングステン・カーバイド膜５１Ａ（１５ｎｍ厚）を原子層成長法(ＡＬＤ法)により全面に成長堆積する（図６）。窒化タングステン・カーバイド膜５１ＡのＡＬＤ成長は、原料ガスとしてトリメチルボラン(Ｂ(ＣＨ２ＣＨ３)３)と六フッ化タングステン(ＷＦ６)とアンモニア(ＮＨ３)とを用いて、ウエハ温度を３００℃に設定した枚葉式成膜装置にて行う。
【００２４】
つづいて、シリンダ孔９６内に、ホトレジスト膜７１を形成して（図７）、孔底部分の窒化タングステン・カーバイド膜５１Ａがエッチングされるのを保護しつつ、シリンダ孔９６上部、及び、シリンダ孔９６外の窒化タングステン・カーバイド膜５１Ａをエッチバック除去する（図８）。さらに、有機剥離液を用い、ホトレジスト膜７１を除去してコップ型の下部電極５１を得る（図９）。
【００２５】
次に、酸化ハフニウム膜５２Ａ（８ｎｍ厚）をＡＬＤ法により形成する。酸化ハフニウム膜５２ＡのＡＬＤ成長は、原料ガスとしてテトラキス・エチルメチルアミノ・ハフニウム（[ＣＨ３ＣＨ２（ＣＨ３）Ｎ]４Ｈｆ）とオゾン（Ｏ３）とを用いて、ウエハ温度を３５０℃に設定した枚葉式成膜装置にて行う。つづいて上部電極として第２の窒化タングステン・カーバイド膜５３Ａ（２０ｎｍ厚）をＡＬＤ法により形成する(図１０)。窒化タングステン・カーバイド膜５３ＡのＡＬＤ成長も、第１の窒化タングステン・カーバイド膜５１ＡのＡＬＤ成長と同様に、原料ガスとしてトリメチルボランと六フッ化タングステンとアンモニアとを用いて、ウエハ温度を３００℃に設定した枚葉式成膜装置を用いる。
【００２６】
第２の窒化タングステン・カーバイド膜５３Ａを、酸化ハフニウム膜５２Ａとともに、ホトリソグラフィー技術とドライエッチング技術とにより上部電極形状に加工して、容量絶縁膜５２及び上部電極５３を得る。これによって、下部電極５１、容量電極５２及び上部電極５３から成り、高さが３μｍのシリンダ形状のキャパシタが得られる（図１１）。
【００２７】
次に、図１に示すように、酸化シリコン膜より成る層間絶縁膜２４を形成し、層間絶縁膜２４、２３、３２、及び２２を貫いた接続孔を形成し、その接続孔を第３の窒化チタン膜とタングステン膜とで埋め込む。次いで、接続孔外の第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２、４３、４４を形成する。つづいて、チタン膜とアルミニウム膜と窒化チタン膜とを順次にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術とを用いてパターニングして、第２層配線６１、６１ａを形成する。これによって、図１の構造が得られる。
【００２８】
図１２及び図１３は、上記実施形態のキャパシタ特性を評価するために作成した試料ウエハの断面概略図である。図１２に示すように、砒素（Ａｓ）を４ｅ２０／ｃｍ３ドープしたシリコン基板１０上に、上記実施形態の製造方法に従って、ポリシリコンプラグ１２、及び、ＷＮＣ／ＨｆＯ／ＷＮＣ構造のキャパシタ、すなわち下部電極５１と上部電極５３に窒化タングステン・カーバイド(ＷＮＣ)膜を、容量絶縁膜５２に酸化ハフニウム(ＨｆＯ)膜を用いたＭＩＭ型キャパシタを有する試料ウエハを形成した。キャパシタが１０キロ・ビット並列に接続されたＴＥＧを用いて、シリコン基板１０（端子Ｘ）の電位を０Ｖに固定して、上部電極５３（端子Ｙ）の電位(Ｖｐｌ)を０から＋１０Ｖまでスィープさせたときの電流値を測定してＩ−Ｖ特性のデータを得た。また図１３に示すように、ポリシリコンプラグ１２、及び、上記キャパシタに加えて、金属プラグ４４と第１層配線８ａを有する試料ウエハも作成した。同様に、シリコン基板１０ａ（端子Ｘ）の電位を０Ｖに固定して、第１層配線８ａ（端子Ｙ）の電位(Ｖｐｌ)をスィープさせたときの電流値を測定してＩ−Ｖ特性のデータを得た。なお、測定温度は９０℃とした。図１４は、これら試料（実施例）で得られた、配線工程なし（１４（ａ））及びあり（１４（ｂ））の測定データを示す。
【００２９】
また、比較例として、ＴｉＮ／ＨｆＯ／ＷＮＣ構造のキャパシタ、すなわち下部電極に窒化タングステン・カーバイド膜を、上部電極に窒化チタン(ＴｉＮ)膜を、容量絶縁膜に酸化ハフニウム膜を用いたＭＩＭ型キャパシタを有する試料ウエハを作成した。窒化チタン膜は、原料ガスとして四塩化チタン(ＴｉＣｌ４) とアンモニア(ＮＨ３)とを用いて、ウエハ温度を５００℃に設定した枚葉式成膜装置を用いて、ＳＦＤ法（後述）により形成した。上記キャパシタの形成プロセスは、実施形態における上部電極の窒化タングステン・カーバイド膜を、比較例で窒化チタン膜に替えた以外は、比較例と実施形態とで同一である。比較例についても、実施例と同様な測定を行った。比較例の測定データを、実施例の測定データを示す図１４と同様に図１５に示した。
【００３０】
図１４(ａ)及び(ｂ)から理解できるように、実施例のキャパシタは、配線の有無に拘わらず、低いリーク電流（＜１ｅ−１６Ａ／cell＠１Ｖ）を示した。他方、比較例のキャパシタは、配線を形成しない場合には低いリーク電流 (図１５(ａ))を示したものの、配線を形成した後にはリーク電流が増大した(図１５(ｂ))。金属プラグ４２，４３，４４の形成には、ＣＶＤ法によるＴｉＮ膜の成膜工程において、５００℃以上の熱処理、典型例的には５５０℃の熱処理を伴う。このため、比較例では同熱処理に起因してキャパシタが劣化したと考えられる。
【００３１】
発明者らの実験によると、上記キャパシタの劣化は、（１）酸化ハフニウムの結晶化と、（２）酸化ハフニウムと塩素との反応とに起因するものであることが判明した。これらの実験結果を図１６の表にまとめるとともに、その実験結果及びそれから得られた結論について、以下に詳述する。
【００３２】
第一に、酸化ハフニウム膜を容量絶縁膜としたキャパシタのリーク電流は、酸化ハフニウム膜がアモルファス状態のときには低く保たれる。例えば、１Ｖのときに、１Ｅ−１６Ａ／cellよりも小さい。しかし、このリーク電流は、酸化ハフニウム膜が結晶状態になると増大する。酸化ハフニウム膜の結晶化により形成された結晶粒界が、リーク電流のパスとなるためであると考えられる。さらに、この酸化ハフニウム膜の結晶化現象は、酸化ハフニウム膜の形成後に加えられる熱処理のみならず、下部電極及び上部電極の結晶状態に依存することが明らかになった。
【００３３】
すなわち、下部電極あるいは上部電極に窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）のように結晶性を有する金属膜を用いると、上部電極の形成時に、或いは、その形成後に、５５０℃の熱処理を加えることでリーク電流が増大する。しかし、窒化タングステン・カーバイド（ＷＮＣ）のように結晶性を有さない金属膜を電極として用いれば、６００℃までの熱処理後にも、リーク電流は低く保たれる。この理由は、下部電極又は上部電極が結晶性を有すると、容量絶縁膜が電極に配向して結晶化しやすくなるからである。
【００３４】
第二に、酸化ハフニウムを容量絶縁膜としたキャパシタのリーク電流は、電極に含まれる塩素（Ｃｌ）量が大きいと、キャパシタ形成後の熱処理によりリーク電流が増大する。上部電極に窒化チタン膜を用いる場合には、成膜温度を５００℃として、原料ガスの四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すＣＶＤ法を用いると、窒化チタン膜中に含有される塩素量は２at％になるが、四塩化チタンとアンモニアを交互に流すＡＬＤ法や、四塩化チタンとアンモニアとを同時に流すプロセス・ステップとアンモニアのみを流すプロセス・ステップを交互に繰り返すＳＦＤ(Sequential Flow Deposition)法によれば、塩素量は０．２at％以下になる。
【００３５】
ＳＦＤ法により成膜した窒化チタン膜を上部電極として用いた場合には、リーク電流が低く保たれる熱処理温度の上限が５５０℃であった。これに対して、ＣＶＤ法により成膜した場合には、５００℃の熱処理によりリーク電流が増大した（図１５(ｂ)）。これは、電極に含まれる塩素が酸化ハフニウムと反応して塩化ハフニウムを形成するため、電極と容量絶縁膜界面のバリア障壁が低下し、また容量絶縁膜の膜厚が不均一になったことに起因すると考えられる。なお、配線工程の熱処理も上部電極の成膜の温度がともに５００℃であるにもかかわらず、配線工程の熱処理により容量絶縁膜の劣化が顕在化するのは、上部電極の成膜時には塩素が排気されるパスがあるのに対して、配線工程の熱処理においては塩素の排気パスがなく容量絶縁膜が蒸し焼き状態になり、容量絶縁膜の劣化度合が大きいためと考えられる。
【００３６】
なお、窒化タングステン・カーバイド膜の成膜温度が、容量絶縁膜の成膜温度よりも低いため、上部電極成膜時における容量絶縁膜の劣化の度合が小さいことも、リーク電流が低く保たれることに影響していると考えられる。
【００３７】
上記実施形態では、容量絶縁膜として酸化ハフニウム膜を用いた例を示したが、これに代えて酸化ジルコニウム膜や酸化タンタル膜を用いた場合にも、窒化タングステン・カーバイドを電極に用いると容量絶縁膜の結晶化、劣化によるリーク電流の増大を抑制できる。
【００３８】
また、上記実施形態では、上部電極あるいは下部電極として窒化タングステン・カーバイドを用いた例を示したが、窒化チタン・カーバイド（ＴｉＮＣ）などのアモルファス層の電極膜を用いた場合にも、容量絶縁膜の結晶化に起因したリーク電流の増大を抑制できる。
【００３９】
更に、上記実施形態では、上部電極及び下部電極の双方に金属膜を用いたＭＩＭ型キャパシタを用いた例を示したが、下部電極として多結晶シリコン膜膜を用いたＭＩＳ型キャパシタを採用する場合にも、上部電極に窒化タングステン・カーバイドを用いると、容量絶縁膜の結晶化、劣化に起因したリーク電流の増大が抑制できる。
【００４０】
上記実施形態の製造法で得られた半導体装置では、以下の効果が得られる。
（１）下部電極又は上部電極の結晶性、下部電極又は上部電極の含有塩素量、上部電極成膜時の熱負荷などに起因した、酸化ハフニウム膜の結晶化・劣化を抑制することができる。
（２）上記効果（１）により、酸化ハフニウム膜の結晶化・劣化に起因したキャパシタのリーク電流の増大を抑制することができる。
（３）上記効果（２）により、キャパシタの信頼性が向上する。
（４）上記効果（３）により、半導体装置、特に、半導体記憶装置（ＤＲＡＭなど）の信頼性が向上する。
【００４１】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置、半導体記憶装置、及び、その製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る半導体記憶装置の縦断面図である。
【図２】図１の半導体記憶装置の一部詳細を示す縦断面図である。
【図３】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図５】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図６】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図７】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図８】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図９】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１０】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１１】実施形態の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１２】キャパシタ評価に用いた試料ウエハの縦断面図である(配線工程なし)。
【図１３】キャパシタ評価に用いた試料ウエハの縦断面図である(配線工程あり)。
【図１４】実施形態のキャパシタのＩ−Ｖ特性を示すグラフである。
【図１５】比較例のキャパシタのＩ−Ｖ特性を示すグラフである。
【図１６】実験結果を示す表である。
【符号の説明】
【００４３】
２…分離絶縁膜
３…ゲート絶縁膜
４…ゲート電極
５，６，７，７ａ…拡散層領域
８，８ａ…ビット線及び第１層配線
１０…シリコン基板
１１，１１ａ，１２…ポリシリコンプラグ
２１，２２，２３，２４…層間絶縁膜（酸化シリコン膜）
３１，３２…層間絶縁膜（窒化シリコン膜）
４１，４１ａ，４２，４３，４４…金属プラグ及び接続プラグ
５１…下部電極及び第１の窒化タングステン・カーバイド膜
５２…容量絶縁膜及び酸化ハフニウム膜
５３…上部電極及び第２の窒化タングステン・カーバイド膜
６１，６１ａ…第２層配線
７１…ホトレジスト膜
９６…シリンダ孔
【図１】
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【図２】
2007311610.tif 000004
【図３】
2007311610.tif 000005
【図４】
2007311610.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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