(57)【要約】【課題】パターンデータを削減することで記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能なパターン発生器を実現する。【解決手段】任意の出力パターン信号を生成するパターン発生器において、出力パターン信号の分周比データが格納されている記憶部と、記憶部から読み出す分周比データの最初のアドレスであるスタートアドレスと記憶部から読み出す分周比データの最後のアドレスであるエンドアドレスに基づき、記憶部のアドレスを制御するアドレス制御部と、記憶部から出力される分周比データに基づき、出力パターン信号を生成出力し、パターン更新時には更新要求信号をアドレス制御部に出力するパターン生成制御部とを備える。【選択図】  図１
2007214826.tif 000002
【特許請求の範囲】
【請求項１】
任意の出力パターン信号を生成するパターン発生器において、
前記出力パターン信号の分周比データが格納されている記憶部と、
この記憶部から読み出す前記分周比データの最初のアドレスであるスタートアドレスと前記記憶部から読み出す前記分周比データの最後のアドレスであるエンドアドレスに基づき、前記記憶部のアドレスを制御するアドレス制御部と、
前記記憶部から出力される前記分周比データに基づき、前記出力パターン信号を生成出力し、パターン更新時には更新要求信号を前記アドレス制御部に出力するパターン生成制御部と
を備えたことを特徴とするパターン発生器。
【請求項２】
任意の出力パターン信号を生成するパターン発生器において、
第１のスタートアドレス及び第１のエンドアドレスが格納された第１の記憶部と、
この第１の記憶部から読み出すデータの最初のアドレスである第２のスタートアドレスと前記第１の記憶部から読み出すデータの最後のアドレスである第２のエンドアドレスに基づき、前記第１の記憶部のアドレスを制御する第１のアドレス制御部と、
前記出力パターン信号の分周比データが格納されている第２の記憶部と、
この第２の記憶部から読み出す前記分周比データの最初のアドレスである前記第１のスタートアドレスと前記第２の記憶部から読み出す前記分周比データの最後のアドレスである前記第１のエンドアドレスに基づき、前記第２の記憶部のアドレスを制御し、前記第２のスタートアドレス及び前記第２のエンドアドレス更新時には第１の更新要求信号を前記第１のアドレス制御部に出力する第２のアドレス制御部と、
前記第２の記憶部から出力される前記分周比データに基づき、前記出力パターン信号を生成出力し、パターン更新時には第２の更新要求信号を前記第２のアドレス制御部に出力するパターン生成制御部と
を備えたことを特徴とするパターン発生器。
【請求項３】
前記パターン生成制御部が、
前記分周比データのハイ側データで指定されたクロック数だけハイレベルを出力し、前記分周比データのロー側データで指定されたクロック数だけローレベルを出力することを特徴とする
請求項１若しくは請求項２に記載のパターン発生器。
【請求項４】
前記アドレス制御部が、
前記エンドアドレスで停止する、若しくは、前記スタートアドレスと前記エンドアドレスの間で繰り返し動作を行うことを特徴とする
請求項１に記載のパターン発生器。
【請求項５】
前記第１のアドレス制御部が、
前記第２のエンドアドレスで停止する、若しくは、前記第２のスタートアドレスと前記第２のエンドアドレスの間で繰り返し動作を行うことを特徴とする
請求項２に記載のパターン発生器。
【請求項６】
前記第２のアドレス制御部が、
前記第１のエンドアドレスで停止する、若しくは、前記第１のスタートアドレスと前記第１のエンドアドレスの間で繰り返し動作を行うことを特徴とする
請求項２に記載のパターン発生器。
【請求項７】
出力パターン信号を生成するパターン発生器において、
前記出力パターン信号の分周比データが予め格納され、この分周比データに基づき、前記出力パターン信号を生成出力するパターン生成制御部
を備えたことを特徴とするパターン発生器。
【請求項８】
前記パターン生成制御部が、
前記出力パターン信号を繰り返し出力することを特徴とする
請求項７に記載のパターン発生器。
【請求項９】
前記パターン生成制御部が、
前記分周比データのハイ側データで指定されたクロック数だけハイレベルを出力し、前記分周比データのロー側データで指定されたクロック数だけローレベルを出力することを特徴とする
請求項７若しくは請求項８に記載のパターン発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意のパターンを生成するパターン発生器に関し、特にパターン発生に使用されるデータ（以下、単にパターンデータという。）を削減することで記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能なパターン発生器に関する。
【背景技術】
【０００２】
従来のパターン発生器に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特公平８−１０１８４号公報
【特許文献２】特許２９６４６４４号公報
【０００４】
図１０はこのような従来のパターン発生器の一例を示す構成ブロック図である。図１０において１はパターンデータが格納されるＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory)、若しくは、フラッシュメモリ（電気的に書き換え可能なＲＯＭ）等の記憶部、２は記憶部１のアドレスを制御するアドレス制御部、３は出力用フリップフロップである。１００はクロック信号、１０１はリードイネーブル信号、１０２はリードアドレス信号、１０３はリードデータ信号、１０４は出力パターン信号である。
【０００５】
アドレス制御部２の出力端子は記憶部１のアドレス入力端子に接続され、記憶部１の出力端子は出力用フリップフロップ３のデータ入力端子に接続される。出力用フリップフロップ３の出力は出力パターン信号１０４として出力される。
【０００６】
クロック信号１００は記憶部１のクロック入力端子、アドレス制御部２のクロック入力端子及び出力用フリップフロップ３のクロック入力端子にそれぞれ供給される。リードイネーブル信号１０１は記憶部１のイネーブル入力端子及びアドレス制御部２のイネーブル入力端子にそれぞれ供給される。
【０００７】
ここで、図１０に示す従来例の動作を図１１及び図１２を用いて説明する。図１１は従来例の動作を示すタイミングチャート、図１２は記憶部１に格納されているパターンデータである。図１１において（ａ）はクロック信号１００、（ｂ）はリードイネーブル信号１０１、（ｃ）はリードアドレス信号１０２、（ｄ）はリードデータ信号１０３、（ｅ）は出力パターン信号１０４である。また、図１１ではリードアドレス信号１０２は１６進数で表され、リードデータ信号１０３は２進数で表されている。
【０００８】
記憶部１には図１２に示すように予めパターンデータがロードされている。具体的にはアドレス”００００Ｈ”にはパターンデータ”０”、アドレス”０００１Ｈ”にはパターンデータ”０”、アドレス”０００２Ｈ”にはパターンデータ”１”、アドレス”０００３Ｈ”にはパターンデータ”０”がそれぞれ格納されている。
【０００９】
アドレス”０００４Ｈ”にはパターンデータ”１”、アドレス”０００５Ｈ”にはパターンデータ”０”、アドレス”０００６Ｈ”にはパターンデータ”０”、アドレス”０００７Ｈ”にはパターンデータ”０” がそれぞれ格納されている。
【００１０】
また、アドレス”０００８Ｈ”にはパターンデータ”１”、アドレス”０００９Ｈ”にはパターンデータ”１”、アドレス”０００ＡＨ”にはパターンデータ”１”、アドレス”０００ＢＨ”にはパターンデータ”１” がそれぞれ格納されている。
【００１１】
そして、アドレス”０００ＣＨ”にはパターンデータ”０”、アドレス”０００ＤＨ”にはパターンデータ”０”、アドレス”０００ＥＨ”にはパターンデータ”０”、アドレス”０００ＦＨ”にはパターンデータ”１” がそれぞれ格納されている。
【００１２】
図１１においてリードイネーブル信号１０１をハイレベルにすることにより記憶部１はリードデータ信号１０３の出力が可能になり、アドレス制御部２はリードアドレス信号１０２の生成を開始する。
【００１３】
図１１においてクロック信号１００の１番目の立ち上がりエッジでアドレス制御部２はリードアドレス信号１０２としてアドレス”００００Ｈ”を出力し、クロック信号１００の２番目の立ち上がりエッジでこのアドレスを受信した記憶部１はアドレス”００００Ｈ”に格納されているパターンデータ”０”をリードデータ信号１０３として出力する。
【００１４】
そして、クロック信号１００の３番目の立ち上がりエッジでリードデータ信号１０３を受信した出力用フリップフロップ３は出力パターン信号１０４として”０”を出力する。
【００１５】
同様に、図１１においてクロック信号１００の２番目の立ち上がりエッジでアドレス制御部２はリードアドレス信号１０２としてアドレス”０００１Ｈ”を出力し、クロック信号１００の３番目の立ち上がりエッジでこのアドレスを受信した記憶部１はアドレス”０００１Ｈ”に格納されているパターンデータ”０”をリードデータ信号１０３として出力する。
【００１６】
そして、クロック信号１００の４番目の立ち上がりエッジでリードデータ信号１０３を受信した出力用フリップフロップ３は出力パターン信号１０４として”０”を出力する。
【００１７】
また、図１１においてクロック信号１００の３番目の立ち上がりエッジでアドレス制御部２はリードアドレス信号１０２としてアドレス”０００２Ｈ”を出力し、クロック信号１００の４番目の立ち上がりエッジでこのアドレスを受信した記憶部１はアドレス”０００２Ｈ”に格納されているパターンデータ”１”をリードデータ信号１０３として出力する。
【００１８】
そして、クロック信号１００の５番目の立ち上がりエッジでリードデータ信号１０３を受信した出力用フリップフロップ３は出力パターン信号１０４として”１”を出力する。
【００１９】
以下同様に、クロック信号１００の立ち上がりエッジ毎にアドレス制御部２はリードアドレス信号１０２としてアドレスを”０００３Ｈ”から”０００ＦＨ”まで出力し、クロック信号１００の立ち上がりエッジ毎に記憶部１はこのリードアドレス信号１０２に基づいてリードデータ信号１０３を出力する。そして、クロック信号１００の立ち上がりエッジ毎にリードデータ信号１０３を受信した出力用フリップフロップ３は出力パターン信号１０４を出力する。
【００２０】
この結果、リードイネーブル信号１０１をハイレベルにし、クロック信号１００の立ち上がりエッジ毎にアドレス制御部２がリードアドレス信号１０２を生成出力し、記憶部１がリードアドレス信号１０２に基づいてパターンデータをリードデータ信号１０３として出力し、このリードデータ信号１０３を受信した出力用フリップフロップ３が出力パターン信号１０４を出力することにより、記憶部１に格納されたパターンデータがクロック信号１００に同期して出力されるので、任意のパターンを発生することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、図１０に示す従来例では、パターンが長くなるとパターンデータが大きくなり、記憶部１の容量を増やさなければならないので、回路規模が大きくなるという問題点があった。さらに、パターンが長くなるとパターンデータを記憶部１にロードする時間が長くなるという問題点があった。従って本発明が解決しようとする課題は、パターンデータを削減することで記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能なパターン発生器を実現することにある。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
任意の出力パターン信号を生成するパターン発生器において、
前記出力パターン信号の分周比データが格納されている記憶部と、この記憶部から読み出す前記分周比データの最初のアドレスであるスタートアドレスと前記記憶部から読み出す前記分周比データの最後のアドレスであるエンドアドレスに基づき、前記記憶部のアドレスを制御するアドレス制御部と、前記記憶部から出力される前記分周比データに基づき、前記出力パターン信号を生成出力し、パターン更新時には更新要求信号を前記アドレス制御部に出力するパターン生成制御部とを備えたことにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２３】
請求項２記載の発明は、
任意の出力パターン信号を生成するパターン発生器において、
第１のスタートアドレス及び第１のエンドアドレスが格納された第１の記憶部と、この第１の記憶部から読み出すデータの最初のアドレスである第２のスタートアドレスと前記第１の記憶部から読み出すデータの最後のアドレスである第２のエンドアドレスに基づき、前記第１の記憶部のアドレスを制御する第１のアドレス制御部と、前記出力パターン信号の分周比データが格納されている第２の記憶部と、この第２の記憶部から読み出す前記分周比データの最初のアドレスである前記第１のスタートアドレスと前記第２の記憶部から読み出す前記分周比データの最後のアドレスである前記第１のエンドアドレスに基づき、前記第２の記憶部のアドレスを制御し、前記第２のスタートアドレス及び前記第２のエンドアドレス更新時には第１の更新要求信号を前記第１のアドレス制御部に出力する第２のアドレス制御部と、前記第２の記憶部から出力される前記分周比データに基づき、前記出力パターン信号を生成出力し、パターン更新時には第２の更新要求信号を前記第２のアドレス制御部に出力するパターン生成制御部とを備えたことにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２４】
請求項３記載の発明は、
請求項１若しくは請求項２記載の発明であるパターン発生器において、
前記パターン生成制御部が、
前記分周比データのハイ側データで指定されたクロック数だけハイレベルを出力し、前記分周比データのロー側データで指定されたクロック数だけローレベルを出力することにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２５】
請求項４記載の発明は、
請求項１記載の発明であるパターン発生器において、
前記アドレス制御部が、
前記エンドアドレスで停止する、若しくは、前記スタートアドレスと前記エンドアドレスの間で繰り返し動作を行うことにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２６】
請求項５記載の発明は、
請求項２記載の発明であるパターン発生器において、
前記第１のアドレス制御部が、
前記第２のエンドアドレスで停止する、若しくは、前記第２のスタートアドレスと前記第２のエンドアドレスの間で繰り返し動作を行うことにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２７】
請求項６記載の発明は、
請求項２記載の発明であるパターン発生器において、
前記第２のアドレス制御部が、
前記第１のエンドアドレスで停止する、若しくは、前記第１のスタートアドレスと前記第１のエンドアドレスの間で繰り返し動作を行うことにより、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００２８】
請求項７記載の発明は、
出力パターン信号を生成するパターン発生器において、
前記出力パターン信号の分周比データが予め格納され、この分周比データに基づき、前記出力パターン信号を生成出力するパターン生成制御部を備えたことにより、パターンデータが分周比データから構成されているので、パターンデータを削減することが可能になる。
【００２９】
請求項８記載の発明は、
請求項７記載の発明であるパターン発生器において、
前記パターン生成制御部が、
前記出力パターン信号を繰り返し出力することにより、パターンデータが分周比データから構成されているので、パターンデータを削減することが可能になる。
【００３０】
請求項９記載の発明は、
請求項７若しくは請求項８記載の発明であるパターン発生器において、
前記パターン生成制御部が、
前記分周比データのハイ側データで指定されたクロック数だけハイレベルを出力し、前記分周比データのロー側データで指定されたクロック数だけローレベルを出力することにより、パターンデータを削減することが可能になる。
【発明の効果】
【００３１】
本発明によれば次のような効果がある。
請求項１の発明によれば、記憶部に出力パターンの分周比データを持ち、この分周比データに基づいてパターン生成制御部において出力パターンを生成することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００３２】
請求項２の発明によれば、記憶部にスタートアドレス及びエンドアドレスを持ち、このデータに基づいてアドレス制御部においてリードアドレスを生成し、このリードアドレスに基づいて記憶部に格納されている出力パターンの分周比データを出力し、この分周比データに基づいてパターン生成制御部において出力パターンを生成することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００３３】
請求項３の発明によれば、分周比データが出力パターンのハイ側データとロー側データの２つのデータから構成されることにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００３４】
請求項４、請求項５及び請求項６の発明によれば、アドレス制御部においてスタートアドレス及びエンドアドレスを制御することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００３５】
請求項７、請求項８及び請求項９の発明によれば、パターン生成制御部が予め出力パターンの分周比データを持ち、この分周比データに基づいて出力パターンを生成することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することが可能になる。
【発明を実施するための最良の形態】
【００３６】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るパターン発生器の一実施例を示す構成ブロック図である。
【００３７】
図１において４はパターンデータが格納されるＲＯＭ、ＲＡＭ、若しくは、フラッシュメモリ等の記憶部、５は記憶部４のアドレスを制御するアドレス制御部、６はパターンを生成するパターン生成制御部である。１００ａはクロック信号、１０５はスタートアドレス信号、１０６はエンドアドレス信号、１０７は生成開始信号、１０８は更新要求信号、１０９はリードアドレス信号、１１０及び１１１は分周比信号、１１２は出力パターン信号である。
【００３８】
アドレス制御部５の出力端子は記憶部４のアドレス入力端子に接続される。記憶部４の一方のデータ出力端子はパターン生成制御部６の一方のデータ入力端子に接続され、記憶部４の他方のデータ出力端子はパターン生成制御部６の他方のデータ入力端子に接続される。
【００３９】
また、パターン生成制御部６の制御信号出力端子はアドレス制御部５の制御信号入力端子に接続され、パターン生成制御部６の出力は出力パターン信号１１２として出力される。
【００４０】
クロック信号１００ａは記憶部４のクロック入力端子、アドレス制御部５のクロック入力端子及びパターン生成制御部６のクロック入力端子にそれぞれ供給される。スタートアドレス信号１０５はアドレス制御部５の一方のアドレス入力端子に供給され、エンドアドレス信号１０６はアドレス制御部５の他方のアドレス入力端子に供給される。生成開始信号１０７はパターン生成制御部６の制御信号入力端子に供給される。
【００４１】
ここで、図１に示す実施例の動作を図２、図３、図４、図５、図６及び図７を用いて説明する。図２は実施例の動作を示すタイミングチャート、図３、図４、図５及び図６は分周比信号と出力パターンの関係を示すタイミングチャート、図７は記憶部４に格納されているパターンデータである。
【００４２】
図２において（ａ）はクロック信号１００ａ、（ｂ）は生成開始信号１０７、（ｃ）は更新要求信号１０８、（ｄ）はリードアドレス信号１０９、（ｅ）は分周比信号１１０、（ｆ）は分周比信号１１１、（ｇ）は出力パターン信号１１２である。図３、図４、図５及び図６において１００ａ，１１０，１１１及び１１２は図１と同一符号を付してある。
【００４３】
記憶部４には予め出力するパターンの分周比データが格納されている。この分周比データはパターンのハイ側とロー側の２種類のデータで構成されており、ハイ側のデータは分周比信号１１０として出力され、ロー側のデータは分周比信号１１１として記憶部４からパターン生成制御部６へ出力される。パターン生成制御部６では入力される分周比データに基づいてパターンが生成される。
【００４４】
具体的には、パターンはハイレベル部分とローレベル部分から構成され、パターンのハイレベル期間は分周比データのハイ側データで指定されたクロック数、パターンのローレベル期間は分周比データのロー側データで指定されたクロック数で定義される。
【００４５】
図３は分周比データのハイ側データ（分周比信号１１０）が”１”、ロー側データ（分周比信号１１１）が”１”の場合の出力パターン信号１１２を示している。図３に示すようにパターン生成制御部６はハイレベル期間が”１クロック”、ローレベル期間が”１クロック”となるように出力パターン信号１１２を出力する。
【００４６】
図４は分周比データのハイ側データ（分周比信号１１０）が”１”、ロー側データ（分周比信号１１１）が”２”の場合の出力パターン信号１１２を示している。図４に示すようにパターン生成制御部６はハイレベル期間が”１クロック”、ローレベル期間が”２クロック”となるように出力パターン信号１１２を出力する。
【００４７】
また、図５は分周比データのハイ側データ（分周比信号１１０）が”３”、ロー側データ（分周比信号１１１）が”２”の場合の出力パターン信号１１２を示している。図５に示すようにパターン生成制御部６はハイレベル期間が”３クロック”、ローレベル期間が”２クロック”となるように出力パターン信号１１２を出力する。
【００４８】
同様に、図６は分周比データのハイ側データ（分周比信号１１０）が”４”、ロー側データ（分周比信号１１１）が”３”の場合の出力パターン信号１１２を示している。図６に示すようにパターン生成制御部６はハイレベル期間が”４クロック”、ローレベル期間が”３クロック”となるように出力パターン信号１１２を出力する。
【００４９】
記憶部４には図７に示すように予め分周比データがロードされている。具体的にはアドレス”００００Ｈ”には分周比データのハイ側データ”１”及びロー側データ”１”が格納され、アドレス”０００１Ｈ”には分周比データのハイ側データ”１”及びロー側データ”１”が格納される。
【００５０】
また、アドレス”０００２Ｈ”には分周比データのハイ側データ”１”及びロー側データ”２”が格納され、アドレス”０００３Ｈ”には分周比データのハイ側データ”４”及びロー側データ”３”が格納される。アドレス”０００４Ｈ”には分周比データのハイ側データ”２”及びロー側データ”１”が格納され、アドレス”０００５Ｈ”には分周比データのハイ側データ”３”及びロー側データ”２”が格納される。
【００５１】
図２において、例えば、スタートアドレス信号１０５は”０”に設定され、エンドアドレス信号１０６は”４”に設定されていると仮定する。
【００５２】
図２において生成開始信号１０７をハイレベルにすることによりパターン生成制御部６はパターンの生成を開始し、分周比データを獲得するためにクロック信号１００ａの１番目の立ち上がりエッジで更新要求信号１０８をハイレベルにする。
【００５３】
更新要求信号１０８を受信したアドレス制御部５はスタートアドレス信号１０５により設定されているアドレス”０”をリードアドレス信号１０９として出力する。クロック信号１００ａの２番目の立ち上がりエッジでこのアドレス”０”を受信した記憶部４はアドレス”００００Ｈ”に格納されている分周比データのハイ側データ”１”を分周比信号１１０として出力し、ロー側データ”１”を分周比信号１１１として出力する。
【００５４】
そして、パターン生成制御部６は図２に示す”アドレス０のパターン”としてクロック信号１００ａの３番目の立ち上がりエッジで出力パターン信号１１２をハイレベルにし、クロック信号１００ａの４番目の立ち上がりエッジで出力パターン信号１１２をローレベルにする。
【００５５】
すなわち、記憶部４からパターン生成制御部６に入力される分周比データのハイ側データが”１”、ロー側データが”１”であるので、パターン生成制御部６から出力されるパターンはハイレベルが１クロック幅、ローレベルが１クロック幅となる。
【００５６】
また、更新要求信号１０８は生成開始信号１０７がハイレベルになった直後には２クロック分出力され、それ以外は出力パターン信号１１２において１つのパターンが終了する２クロック前のタイミングで出力される。
【００５７】
クロック信号１００ａの２番目の立ち上がりエッジでアドレス制御部５はアドレスを”＋１”インクリメントし、アドレス”１”をリードアドレス信号１０９として出力する。
【００５８】
そして、クロック信号１００ａの３番目の立ち上がりエッジでこのアドレス”１”を受信した記憶部４はアドレス”０００１Ｈ”に格納されている分周比データのハイ側データ”１”を分周比信号１１０として出力し、ロー側データ”１”を分周比信号１１１として出力する。
【００５９】
パターン生成制御部６は図２に示す”アドレス１のパターン”としてクロック信号１００ａの５番目の立ち上がりエッジで出力パターン信号１１２をハイレベルにし、クロック信号１００ａの６番目の立ち上がりエッジで出力パターン信号１１２をローレベルにする。
【００６０】
すなわち、記憶部４からパターン生成制御部６に入力される分周比データのハイ側データが”１”、ロー側データが”１”であるので、パターン生成制御部６から出力されるパターンはハイレベルが１クロック幅、ローレベルが１クロック幅となる。
【００６１】
同様に、図２に示す”アドレス１のパターン”が終了する２クロック前、すなわち、クロック信号１００ａの５番目の立ち上がりエッジで更新要求信号１０８が出力される。この更新要求信号１０８を受信したアドレス制御部５はアドレスを”＋１”インクリメントし、アドレス”２”をリードアドレス信号１０９として出力する。
【００６２】
そして、クロック信号１００ａの６番目の立ち上がりエッジでこのアドレス”２”を受信した記憶部４はアドレス”０００２Ｈ”に格納されている分周比データのハイ側データ”１”を分周比信号１１０として出力し、ロー側データ”２”を分周比信号１１１として出力する。
【００６３】
パターン生成制御部６は図２に示す”アドレス２のパターン”としてクロック信号１００ａの７番目の立ち上がりエッジで出力パターン信号１１２をハイレベルにし、クロック信号１００ａの８番目の立ち上がりエッジで出力パターン信号１１２をローレベルにする。
【００６４】
すなわち、記憶部４からパターン生成制御部６に入力される分周比データのハイ側データが”１”、ロー側データが”２”であるので、パターン生成制御部６から出力されるパターンはハイレベルが１クロック幅、ローレベルが２クロック幅となる。
【００６５】
以下同様に、パターン生成制御部６は図２に示す”アドレス３のパターン”及び”アドレス４のパターン”を出力する。そして、エンドアドレス信号１０６で設定されているアドレス”４”のパターンを出力し終えると停止する。
【００６６】
この結果、記憶部４に出力パターンの分周比データを持ち、この分周比データに基づいてパターン生成制御部６において出力パターンを生成することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００６７】
図８は本発明に係るパターン発生器の他の実施例を示す構成ブロック図である。図８において４，５，６，１００ａ，１０５，１０６，１０７，１０８，１０９，１１０，１１１及び１１２は図１と同一符号を付してあり、７はスタートアドレス及びエンドアドレスが格納されるＲＯＭ、ＲＡＭ、若しくは、フラッシュメモリ等の記憶部、８は記憶部７のアドレスを制御するアドレス制御部である。
【００６８】
また、１１３はスタートアドレス信号、１１４はエンドアドレス信号、１１５は更新要求信号、１１６はリードアドレス信号である。
【００６９】
アドレス制御部８の出力端子は記憶部７のアドレス入力端子に接続される。記憶部７の一方のデータ出力端子はアドレス制御部５の一方のアドレス入力端子に接続され、記憶部７の他方のデータ出力端子はアドレス制御部５の他方のアドレス入力端子に接続される。アドレス制御部５の制御信号出力端子はアドレス制御部８の制御信号入力端子に接続される。
【００７０】
アドレス制御部５の出力端子は記憶部４のアドレス入力端子に接続される。記憶部４の一方のデータ出力端子はパターン生成制御部６の一方のデータ入力端子に接続され、記憶部４の他方のデータ出力端子はパターン生成制御部６の他方のデータ入力端子に接続される。
【００７１】
また、パターン生成制御部６の制御信号出力端子はアドレス制御部５の制御信号入力端子に接続され、パターン生成制御部６の出力は出力パターン信号１１２として出力される。
【００７２】
クロック信号１００ａは記憶部４のクロック入力端子、アドレス制御部５のクロック入力端子、パターン生成制御部６のクロック入力端子、記憶部７のクロック入力端子及びアドレス制御部８のクロック入力端子にそれぞれ供給される。スタートアドレス信号１１３はアドレス制御部８の一方のアドレス入力端子に供給され、エンドアドレス信号１１４はアドレス制御部８の他方のアドレス入力端子に供給される。生成開始信号１０７はパターン生成制御部６の制御信号入力端子に供給される。
【００７３】
ここで、図８に示す実施例の動作を図９を用いて説明する。図９は実施例の動作を示す説明図である。基本的な動作は図１の実施例とほぼ同一であり、異なる点は記憶部７とアドレス制御部８を追加したことである。
【００７４】
図９に示すように記憶部７にはアドレス制御部５に供給するスタートアドレス及びエンドアドレスが格納されている。記憶部７のアドレス”０００１Ｈ”にはスタートアドレス”０００５Ｈ”及びエンドアドレス”０００７Ｈ”が格納され、アドレス”０００２Ｈ”にはスタートアドレス”００００Ｈ”及びエンドアドレス”０００３Ｈ”が格納される。また、アドレス”０００３Ｈ”にはスタートアドレス”０００４Ｈ”及びエンドアドレス”０００６Ｈ”が格納される。
【００７５】
また、記憶部４には予め分周比データがロードされている。具体的にはアドレス”００００Ｈ”には分周比データのハイ側データ”１”及びロー側データ”１”が格納され、アドレス”０００１Ｈ”には分周比データのハイ側データ”１”及びロー側データ”１”が格納される。
【００７６】
また、アドレス”０００２Ｈ”には分周比データのハイ側データ”２”及びロー側データ”３”が格納され、アドレス”０００３Ｈ”には分周比データのハイ側データ”３”及びロー側データ”２”が格納される。アドレス”０００４Ｈ”には分周比データのハイ側データ”１”及びロー側データ”２”が格納され、アドレス”０００５Ｈ”には分周比データのハイ側データ”２”及びロー側データ”２”が格納される。
【００７７】
アドレス”０００６Ｈ”には分周比データのハイ側データ”１”及びロー側データ”１”が格納され、アドレス”０００７Ｈ”には分周比データのハイ側データ”２”及びロー側データ”２”が格納される。
【００７８】
図９において、例えば、スタートアドレス信号１１３は”１”に設定され、エンドアドレス信号１１４は”３”に設定されていると仮定する。
【００７９】
図８において生成開始信号１０７がパターン生成制御部６に入力されると、パターン生成制御部６は分周比データを獲得するために更新要求信号１０８をアドレス制御部５に出力する。この更新要求信号１０８を受信したアドレス制御部５は更新要求信号１１５を出力し、この更新要求信号１１５を受信したアドレス制御部８はリードアドレス信号１１６を記憶部７に出力する。
【００８０】
この時、アドレス制御部８はスタートアドレス信号１１３で設定されているアドレス”１”をリードアドレス信号１１６として出力する。図９において記憶部７のアドレス”０００１Ｈ”にはスタートアドレス”０００５Ｈ”及びエンドアドレス”０００７Ｈ”が格納されているので、記憶部７はスタートアドレス信号１０５として”０００５Ｈ”を出力し、エンドアドレス信号１０６として”０００７Ｈ”を出力する。
【００８１】
そして、アドレス制御部５はリードアドレス信号１０９として”０００５Ｈ”を出力する。これ以降の動作に関しては図１の実施例と同じため、省略する。アドレス制御部５は更新要求信号１０８に従い、リードアドレス信号１０９を”０００６Ｈ”、”０００７Ｈ”と順次出力する。
【００８２】
リードアドレス信号１０９が”０００７Ｈ”になった時、アドレス制御部５は更新要求信号１１５を出力し、アドレス制御部８にスタートアドレス信号１０５及びエンドアドレス信号１０６の更新を要求する。更新要求信号１１５を受信したアドレス制御部８はリードアドレス信号１１６として出力していた”０００１Ｈ”を”＋１”インクリメントし、リードアドレス信号１１６として”０００２Ｈ”を出力する。
【００８３】
記憶部７のアドレス”０００２Ｈ”にはスタートアドレス”００００Ｈ”及びエンドアドレス”０００３Ｈ”が格納されているので、記憶部７はスタートアドレス信号１０５として”００００Ｈ”を出力し、エンドアドレス信号１０６として”０００３Ｈ”を出力する。
【００８４】
そして、アドレス制御部５はリードアドレス信号１０９として”００００Ｈ”を出力し、更新要求信号１０８が入力される毎にリードアドレス信号１０９を”０００１Ｈ”、”０００２Ｈ”、”０００３Ｈ”と順次出力する。
【００８５】
リードアドレス信号１０９が”０００３Ｈ”になった時、アドレス制御部５は更新要求信号１１５を出力し、アドレス制御部８にスタートアドレス信号１０５及びエンドアドレス信号１０６の更新を要求する。更新要求信号１１５を受信したアドレス制御部８はリードアドレス信号１１６として出力していた”０００２Ｈ”を”＋１”インクリメントし、リードアドレス信号１１６として”０００３Ｈ”を出力する。
【００８６】
記憶部７のアドレス”０００３Ｈ”にはスタートアドレス”０００４Ｈ”及びエンドアドレス”０００６Ｈ”が格納されているので、記憶部７はスタートアドレス信号１０５として”０００４Ｈ”を出力し、エンドアドレス信号１０６として”０００６Ｈ”を出力する。
【００８７】
そして、アドレス制御部５はリードアドレス信号１０９として”０００４Ｈ”を出力し、更新要求信号１０８が入力される毎にリードアドレス信号１０９を”０００５Ｈ”、”０００６Ｈ”と順次出力する。
【００８８】
アドレス制御部８はリードアドレス信号１１６として”０００３Ｈ”を出力すると、エンドアドレス信号１１４で設定されたアドレス”０００３Ｈ”に達したので、リードアドレス信号１１６の更新を停止する。
【００８９】
この結果、記憶部７にスタートアドレス及びエンドアドレスを持ち、このデータに基づいてアドレス制御部５においてリードアドレス信号１０９を生成し、このリードアドレス信号１０９に基づいて記憶部４に格納されている出力パターンの分周比データを出力し、この分周比データに基づいてパターン生成制御部６において出力パターンを生成することにより、クロック毎にパターンデータを持つ必要が無く、パターンデータを削減することができるので、記憶部の回路規模を縮小し、記憶部にロードする時間を短縮することが可能になる。
【００９０】
なお、図２に示す実施例のタイミングチャートは一例を示したに過ぎず、必ずしもこのタイミングの通りに動作しなければならないということではなく、本発明の本質から逸脱しない範囲であれば各部のタイミングが変わってもよい。
【００９１】
また、図１に示す実施例及び図８に示す実施例ではアドレス制御部５がスタートアドレス信号１０５からエンドアドレス信号１０６までを更新要求信号１０８が来る毎にインクリメントしていたが、単にインクリメントするだけでなく、任意のアドレスにジャンプするジャンプ機能や任意のアドレスの間をループするループ機能を持たせてもよい。
【００９２】
同様に、図８に示す実施例ではアドレス制御部８がスタートアドレス信号１１３からエンドアドレス信号１１４までを更新要求信号１１５が来る毎にインクリメントしていたが、単にインクリメントするだけでなく、任意のアドレスにジャンプするジャンプ機能や任意のアドレスの間をループするループ機能を持たせてもよい。
【００９３】
また、図１に示す実施例ではリードアドレス信号１０９がエンドアドレス信号１０６で設定されたエンドアドレスに到達するとアドレス制御部５が停止するとなっているが、必ずしも停止する必要はなく、スタートアドレス信号１０５で設定されるスタートアドレスとエンドアドレスの間で繰り返し動作をしてもよい。
【００９４】
また、図８に示す実施例ではリードアドレス信号１０９がエンドアドレス信号１０６で設定されたエンドアドレスに到達するとアドレス制御部５が停止、若しくは、スタートアドレス信号１０５で設定されるスタートアドレスとエンドアドレスの間で繰り返し動作をしてもよい。
【００９５】
また、図８に示す実施例ではリードアドレス信号１１６がエンドアドレス信号１１４で設定されたエンドアドレスに到達するとアドレス制御部８が停止するとなっているが、必ずしも停止する必要はなく、スタートアドレス信号１１３で設定されるスタートアドレスとエンドアドレスの間で繰り返し動作をしてもよい。
【００９６】
また、図１に示す実施例では記憶部４に分周比データを格納し、アドレス制御部５により記憶部４のアドレス制御を行っているが、必ずしもそうする必要はなく、記憶部４及びアドレス制御部５は削除し、パターン生成制御部６のみでパターンを生成し、出力してもよい。
【００９７】
この場合、パターン生成制御部６に予め１パターン分の分周比データを格納しておき、生成開始信号１０７により、この分周比データに基づいて図１の実施例と同様にパターンを生成出力する。また、パターン生成制御部６がこのパターンを繰り返し出力するようにしてもよい。
【図面の簡単な説明】
【００９８】
【図１】本発明に係るパターン発生器の一実施例を示す構成ブロック図である。
【図２】実施例の動作を示すタイミングチャートである。
【図３】分周比信号と出力パターンの関係を示すタイミングチャートである。
【図４】分周比信号と出力パターンの関係を示すタイミングチャートである。
【図５】分周比信号と出力パターンの関係を示すタイミングチャートである。
【図６】分周比信号と出力パターンの関係を示すタイミングチャートである。
【図７】記憶部に格納されているパターンデータである。
【図８】本発明に係るパターン発生器の他の実施例を示す構成ブロック図である。
【図９】実施例の動作を示す説明図である。
【図１０】従来のパターン発生器の一例を示す構成ブロック図である。
【図１１】従来例の動作を示すタイミングチャートである。
【図１２】記憶部に格納されているパターンデータである。
【符号の説明】
【００９９】
１，４，７  記憶部
２，５，８  アドレス制御部
３  出力用フリップフロップ
６  パターン生成制御部
１００，１００ａ  クロック信号
１０１  リードイネーブル信号
１０２，１０９，１１６  リードアドレス信号
１０３  リードデータ信号
１０４，１１２  出力パターン信号
１０５，１１３  スタートアドレス信号
１０６，１１４  エンドアドレス信号
１０７  生成開始信号
１０８，１１５  更新要求信号
１１０，１１１  分周比信号
【図１】
2007214826.tif 000003
【図２】
2007214826.tif 000004
【図３】
2007214826.tif 000005
【図４】
2007214826.tif 000006
【図５】
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【図６】
2007214826.tif 000008
【図７】
2007214826.tif 000009
【図８】
2007214826.tif 000010
【図９】
2007214826.tif 000011
【図１０】
2007214826.tif 000012
【図１１】
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【図１２】
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