(57)【要約】【課題】バイアスラインを介した高周波信号の漏洩を防止しつつ、安定、確実な動作で高アイソレーション特性を実現する。【解決手段】  第１の高周波入出力端子１、第３の電界効果トランジスタ１３と第１のコンデンサ４１の相互の接続点、及び、第６の電界効果トランジスタ１６と第２のコンデンサ４２の接続点に、高抵抗素子２７、２８、２９をそれぞれ介して外部から電源電圧が印加される一方、第１、第２、第４、及び、第５の電界効果トランジスタ１１、１２、１４、１５のドレイン・ソース間に、高抵抗素子３０、３１、３２、３３が接続されて、バイアスラインを直接に介することなくドレイン、ソース電位が確定できるようになっている。【選択図】図１
2007214825.tif 000002
【特許請求の範囲】
【請求項１】
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第１の高周波入出力端子、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第１、第２、第４、及び、第５の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。
【請求項２】
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって
前記第１の高周波入出力端子、前記第２の高周波入出力端子、前記第３の高周波入出力端子、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの相互の接続点、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、前記第４の電界効果トランジスタと前記第５の電界効果トランジスタの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの相互の接続点のいずれか一箇所、又は、複数箇所に高抵抗素子を介して電源電圧が印加可能とされる一方、
前記第１乃至第６の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。
【請求項３】
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第１の高周波入出力端子、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの相互の接続点、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、前記第４の電界効果トランジスタと前記第５の電界効果トランジスタの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの相互の接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第２及び第５の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えを行う半導体スイッチ集積回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信装置などでは、高周波信号の入出力経路の切り替えを行うために、ＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳ  ＦＥＴやＨＪＦＥＴを用いて構成された半導体スイッチ集積回路が使用されている。このような半導体スイッチ集積回路に種々求められる特性の一つに、高周波入出力端子間のアイソレーションがあり、送受信回路の切り替え、携帯電話やＰＨＳの基地局のローカルキャリアの切り替えに用いられる場合には、特に高いアイソレーション特性が求められる。
【０００３】
また、近年の各種携帯端末では、多バンド化が主流になりつつあり、複数の周波数信号を切り替えるために、フィルタと半導体スイッチ集積回路を組み合わせたアプリケーションも実用化されているが、従来は、フィルタを用いて充分に端子間アイソレーションの確保ができていた場合であっても、使用するバンドの組み合わせによっては、近い周波数帯域を使用するためにフィルタでは充分なアイソレーションが確保できず、そのため、半導体スイッチ集積回路自体に特に高いアイソレーション特性が要求される場合も生じている。このように、高アイソレーション特性は、半導体スイッチ集積回路の重要な特性となっている。
【０００４】
図５には、従来の半導体スイッチ集積回路の一構成例が示されており、以下、同図を参照しつつ従来回路について説明する。
この半導体スイッチ集積回路は、第１乃至第３の高周波入出力端子６１〜６３を有し、第１の高周波入出力端子６１と第２の高周波入出力端子６２との間、又は、第１の高周波入出力端子６１と第３の高周波入出力端子６３との間のいずれか一方を選択的に導通状態とできるよう構成されたものである。
【０００５】
すなわち、第１及び第２の高周波入出力端子６１，６２には、第１及び第２のＦＥＴＱ１，Ｑ２が、また、第１及び第３の高周波入出力端子６１，６３には、第４及び第５のＦＥＴＱ４，Ｑ５が、それぞれ直列接続されて設けられている。また、第１及び第２のＦＥＴＱ１，Ｑ２の相互の接続点とグランドとの間には、第３のＦＥＴＱ３と第１のコンデンサＣ１が、そして、第４及び第５のＦＥＴＱ４，Ｑ５の相互の接続点とグランドとの間には、第６のＦＥＴＱ６及び第２のコンデンサＣ２が、直列接続されて設けられたものとなっている。
【０００６】
そして、第１、第２及び第６のＦＥＴＱ１，Ｑ２，Ｑ６のゲートには、外部から第１の制御端子６５に印加された制御電圧が、抵抗素子Ｒ１，Ｒ２，Ｒ６をそれぞれ介して、また、第３、第４及び第５のＦＥＴＱ３，Ｑ４，Ｑ５のゲートには、同じく外部から第２の制御端子６６に印加された制御電圧が、抵抗素子Ｒ３，Ｒ４，Ｒ５をそれぞれ介して、印加されるようになっている。一方、第１乃至第６のＦＥＴＱ１〜Ｑ６の各ドレイン及びソースには、電源端子６７を介して外部から所定のバイアス電圧が印加されるようになっている。
【０００７】
かかる構成において、電源端子６７に所定のバイアス電圧を印加する一方、第１の制御端子６５に、バイアス電圧と同一又は高い電圧を印加し、また、第２の制御端子６６には、第１の制御端子６５への印加電圧よりも低く、且つ、バイアス電圧と同一か又は低い電圧を印加し、第１の制御端子６５の印加電圧と第２の制御端子６６の印加電圧の電圧差が各ＦＥＴのピンチオフ電圧以上であれば、第１、第２及び第６のＦＥＴＱ１，Ｑ２，Ｑ６は、ゲートに順方向の電圧が印加される状態となるため、これらのドレイン・ソース間は導通状態となる一方、第４、第５及び第３のＦＥＴＱ４，Ｑ５，Ｑ３のゲートには、ピンチオフ電圧以上に逆方向に電圧が印加される状態となるため、これらのドレイン・ソース間は遮断状態となる。
【０００８】
その結果、第１と第２の高周波入出力端子６１，６２間は導通状態となる一方、第１と第３の高周波入出力端子６１，６３間は遮断状態となり、第１と第２の高周波入出力端子６１，６２間に高周波信号を通過させることが可能となる。ところが、実際には、第４のＦＥＴＱ４のドレイン・ソース間に存在する容量成分により高周波信号が第４のＦＥＴＱ４を介して第５のＦＥＴＱ５側へ漏洩してくる。ここで、第６のＦＥＴＱ６が設けられていない構成とした場合には、第４のＦＥＴＱ４を介して漏洩してきた高周波信号は、遮断状態にある第５のＦＥＴＱ５のドレイン・ソース間に存在する容量成分により、第３の高周波入出力端子６３へ漏洩するために、高アイソレーション特性を得ることはできない。しかし、この図５に示された構成例においては、第４と第５のＦＥＴＱ４，Ｑ５の接続点に漏洩してきた入力高周波信号は、導通して低インピーダンスとなっている第６のＦＥＴＱ６のドレイン・ソース間を通過し、第２のコンデンサＣ２を介してグランドへ流れ込むため、高アイソレーション特性が実現されるものとなっている。
【０００９】
かかる構成の従来回路においては、第４及び５のＦＥＴＱ４，Ｑ５の相互の接続点から導通状態の第６のＦＥＴＱ６と第２のコンデンサＣ２を介してグランドへ至るまでのインピーダンスと、第４及び５のＦＥＴＱ４，Ｑ５の相互の接続点から遮断状態の第５のＦＥＴＱ５を介して接続される第３の高周波入出力端子６３へ至るまでのインピーダンスとの非常に大きなインピーダンス差が高アイソレーションを実現する最大のポイントである。なお、上述した動作は、第１と第２の高周波入出力端子６１，６２を導通状態とする場合であるが、上述した第１の制御端子６５と第２の制御端子６６への印加電圧の関係を逆にすることで、第１と第３の高周波入出力端子６１，６３間を同様に導通状態とすることができ、第１と第２の高周波入出力端子６１，６２間における高アイソレーションを得ることができることは勿論である。
なお、上述のような従来回路としては、例えば、特許文献１等に開示されたものがある。
【００１０】
【特許文献１】特許第３４４１２３６号公報（第４−８頁、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、通常、ＧＨｚ帯からそれ以上の高周波数帯域を扱う半導体集積回路では、チップ内に形成された素子の配置や配線に起因した容量成分やインダクタンス成分などのいわゆる寄生成分が生じ、それにより所望の特性が得られないことがあることは既に良く知られているところである。上述した従来回路においても、計算上は５０ｄＢ、あるいはそれ以上のアイソレーションが得られるものであるが、実際には、次述するような要因によりアイソレーション特性が劣化してしまうという問題がある。
【００１２】
すなわち、図５に示された従来回路においては、電源端子６７から延びる配線、すなわちバイアスラインに接続されている高抵抗素子Ｒ７、Ｒ８、Ｒ９、Ｒ１６、Ｒ１７、Ｒ１８、Ｒ１９の両端には、図中点線で示されたように寄生容量Ｃ３〜Ｃ９が存在する。これは、半導体スイッチ集積回路のレアウトを行う際に、高周波信号が通過する経路とバイアスラインが近接、或いは、交差することで等価的に発生するものであり、通常、数ｆＦから数１０ｆＦ程度の大きさである。
【００１３】
ここで、先の動作説明で述べたように、第１と第２の高周波入出力端子６１，６２間を導通状態とし、第１と第３の高周波入出力端子６１，６３間を遮断状態とした場合における上述の寄生容量の影響について考えると次述するようなものとなる。
すなわち、まず、第１の高周波入出力端子６１へ高周波信号を印加すると、大部分の入力高周波信号は導通状態の第２の高周波入出力端子６２へ出力されるが、第１の高周波入出力端子６１に接続されている高抵抗素子Ｒ７及び寄生容量Ｃ３や、第２の高周波入出力端子６２に接続されている高抵抗素子Ｒ１８及び寄生容量Ｃ４、第１と第２のＦＥＴＱ１，Ｑ２の相互の接続点に接続されている高抵抗素子Ｒ１６及び寄生容量Ｃ８を介して入力された高周波信号の一部がバイアスラインへ漏洩してくることとなる。
【００１４】
このバイアスラインに漏洩した入力高周波信号の一部は、高抵抗素子Ｒ１９及び寄生容量Ｃ５を介して遮断状態にある第３の高周波入出力端子６３に出現し、そのため、アイソレーションが劣化することとなる。
このような高抵抗素子や寄生容量による信号漏洩は、バイアスラインに接続される高抵抗素子が通常、数１０ｋΩから１００ｋΩ程度の高い抵抗値のものが用いられることや、寄生容量値が数ｆＦから数１０ｆＦ程度と比較的微少であることから、２０ｄＢ〜３０ｄＢ程度のアイソレーション特性を有する半導体スイッチ集積回路ではさほどに問題となるものではない。
【００１５】
しかしながら、図５に示されたような計算上５０ｄＢあるいはそれ以上の高いアイソレーション特性の半導体スイッチ集積回路においては、上述のような微少な信号漏洩であってもアイソレーション特性に与える影響は大きく、大きな特性劣化を招くこととなる。このようなアイソレーション特性の劣化を招く寄生容量成分を減少させるには、高周波信号が通過する経路とバイアスラインをできる限り離間させたり、相互の配線の交差をなくすようチップレアウトを考慮する必要がある。
ところが、このようなレアウトを行うことは、チップ上に部品配置に使用されないスペースを多く確保しなければならず、チップサイズを増大させることとなるため、チップコストの増加を招き、パッケージの小型化をより困難なものとする等の不都合を生ずる。
【００１６】
一方、バイアスラインに漏洩した高周波信号を、遮断状態にある高周波入力端子に出現させないようにするには、例えば、バイアスラインとグランドとの間にバイパスキャパシタを接続し、バイアスラインに漏洩した高周波信号をグランドへ逃がす方法が考えられる。
しかしながら、半導体集積回路内にバイパスキャパシタを作製する場合に実現できる容量値は、サイズなどの制限があることから数ｐＦ程度となる。例えば、１ｐＦのキャパシタをバイパスキャパシタとして用いた場合、１ＧＨｚでのインピーダンスは、大凡１６０Ω程となるが、この値は、通常、バイアスラインに接続される高抵抗素子が数１０ｋΩであることや、カップリング容量として数１０ｆＦ程度を想定した際のインピーダンスと比較すると、２桁程度のインピーダンス差しかなく、高アイソレーションを特徴とする半導体スイッチ集積回路のバイパスキャパシタとして充分な値であるとは言い難い。
【００１７】
そこで、さらに大きなバイパスキャパシタを内蔵しようとすると、チップ面積を大きくしなければならず、必然的にコストアップを招く。そのため、例えば、チップの外で、半導体集積回路とは別部品として、セラミックキャパシタなどの高容量キャパシタをバイパスキャパシタとして設ける構成も考えられるが、チップの外部に接続するためのボンディングワイヤが存在することになり、このボンディングワイヤのインダクタンス成分によって外部に接続したバイパスキャパシタのバイパス効果が低減するという新たな問題を生むこととなる。
【００１８】
また、上述のような方法以外のアイソレーション劣化防止のための方策としては、例えば、図５に示された構成において、第２の高周波入出力端子６２に接続される高抵抗素子Ｒ１８、第３の高周波入出力端子６３に接続される高抵抗素子Ｒ１９を省略し、バイアスラインから高周波入出力端子６２，６３に高周波信号が漏洩して来る経路を無くす構成とすることが考えられる。しかしながら、この場合、第２、第３の高周波入出力端子６２、６３に接続されている第２、第５のＦＥＴＱ２、Ｑ５のドレインあるいはソースに電圧を供給することができなくなるため、第２、第５のＦＥＴＱ２、Ｑ５は、ゲート、ドレイン及びソースの電位を確定させることが出来なくなる。
【００１９】
ところが、半導体スイッチ集積回路では、回路を構成するＦＥＴのゲート、ドレイン及びソースの電位差によりスイッチとしてのオン、オフ動作を実現しているため、上述のようにＦＥＴのゲート、ドレイン及びソースの電位を確定させることができない場合には半導体スイッチ集積回路の動作は不安定となってしまう。そのため、結局のところ、上述のように第２、第３の高周波入出力端子６２、６３に接続される高抵抗素子Ｒ１８，Ｒ１９を省略することは現実的な方策ではない。
【００２０】
本発明は、上記実状に鑑みてなされたもので、バイアスラインを介した高周波信号の漏洩を防止しつつ、安定、確実な動作で高アイソレーション特性を実現することができる半導体スイッチ集積回路を提供するものである。
【課題を解決するための手段】
【００２１】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第１の高周波入出力端子、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第１、第２、第４、及び、第５の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって
前記第１の高周波入出力端子、前記第２の高周波入出力端子、前記第３の高周波入出力端子、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの相互の接続点、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、前記第４の電界効果トランジスタと前記第５の電界効果トランジスタの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの相互の接続点のいずれか一箇所、又は、複数箇所に高抵抗素子を介して電源電圧が印加可能とされる一方、
前記第１乃至第６の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
第１の高周波入出力端子と第２の高周波入出力端子間に第１及び第２の電界効果トランジスタが直列接続されて設けられ、前記第１の電界効果トランジスタと第２の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第３の電界効果トランジスタ及び第１のコンデンサが直列接続されて設けられ、
前記第１の高周波入出力端子と第３の高周波入出力端子間に第４及び第５の電界効果トランジスタが直列接続されて設けられ、前記第４の電界効果トランジスタと第５の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第６の電界効果トランジスタ及び第２のコンデンサが直列接続されて設けられ、
前記第１、第２及び第６の電界効果トランジスタのゲートに抵抗素子を介して第１の制御電圧が、また、前記第３、第４及び第５の電界効果トランジスタのゲートに抵抗素子を介して第２の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第１の高周波入出力端子、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタの相互の接続点、前記第３の電界効果トランジスタと前記第１のコンデンサの相互の接続点、前記第４の電界効果トランジスタと前記第５の電界効果トランジスタの相互の接続点、及び、前記第６の電界効果トランジスタと前記第２のコンデンサの相互の接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第２及び第５の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものも好適である。
【発明の効果】
【００２２】
本発明によれば、請求項１記載の回路構成とすることにより、電源端子から延びるバイアスラインへ第１の高周波入出力端子から入力高周波信号が半導体スイッチ集積回路内に漏洩してきても、バイアスラインを通じて漏洩してくる箇所は、第３の電界効果トランジスタと第１のコンデンサの相互の接続点、又は、第６の電界効果トランジスタと第２のコンデンサの相互の接続点であり、高周波信号は、第１又は第２のコンデンサを介してグランドへ逃げてゆくこととなるため、遮断状態にある第２又は第３の高周波入出力端子のいずれかに、入力高周波信号が漏れ出ることはなく、高アイソレーション特性を維持することができる。また、第１、第２、第４、及び、第５の電界効果トランジスタの各々のドレイン・ソース間に、それぞれ高抵抗素子を接続することで、バイアスラインから高抵抗素子を介して直接電源電圧を供給することなく、各電界効果トランジスタのドレイン、ソース電位を確定することができるため、安定なスイッチング動作を確保することができる。さらに、バイアスラインに大きなバイパスキャパシタを設けなくとも、高アイソレーション特性が実現できるので、チップサイズの縮小、チップコストの低減を図ることが容易となる。
また、請求項２記載の回路構成とすることにより、半導体スイッチ集積回路内への高抵抗素子を介したバイアスラインの接続点は一箇所となり、請求項１記載の回路と同様な動作原理により、バイアスラインを介した遮断状態にある高周波入出力端子への信号漏洩を防ぎつつ、半導体スイッチ集積回路を構成する全ての電界効果トランジスタのドレイン、ソース電位を確定することができ、高アイソレーション特性の維持と共に安定したスイッチング動作を確保することができる。
さらに、請求項３記載の回路構成とすることにより、従来回路に簡易な変更を施すことにより、請求項１記載の回路と同様の作用、動作が実現でき、それによって、高アイソレーション特性を達成しつつ、安定したスイッチング動作を確保することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における半導体スイッチ集積回路は、第１乃至第６の電界効果トランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」、「Ｑ４」、「Ｑ５」、「Ｑ６」と表記）１１〜１６を主たる構成要素とすると共に、第１乃至第３の高周波入出力端子１〜３有し、第１の高周波入出力端子１と第２の高周波入出力端子２との間、又は、第１の高周波入出力端子１と第３の高周波入出力端子３との間のいずれか一方を選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。すなわち、この第１の構成例は、ＳＰＤＴ(Single Pole Double Throw)スイッチが構成されたものである。
【００２４】
以下、具体的にその回路構成について説明すれば、まず、第１及び第２の高周波入出力端子１，２間には、第１及第２の電界効果トランジスタ（以下、それそれ、「第１のＦＥＴ」、「第２のＦＥＴ」と称する）１１，１２が直列接続されて設けられている。すなわち、この構成例においては、第１のＦＥＴ１１のソース（又はドレイン）と第２のＦＥＴ１２のドレイン（又はソース）が相互に接続される一方、第１のＦＥＴ１１のドレイン（又はソース）は第１の高周波入出力端子１に、また、第２のＦＥＴ１２のソース（又はドレイン）は第２の高周波入出力端子２に、それぞれ接続されたものとなっている。
【００２５】
また、第１及び第３の高周波入出力端子１，３間には、第４及第５の電界効果トランジスタ（以下、それぞれ、「第４のＦＥＴ」、「第５のＦＥＴ」と称する）１４，１５が直列接続されて設けられている。すなわち、この構成例においては、第４のＦＥＴ１４のソース（又はドレイン）と第５のＦＥＴ１５のドレイン（又はソース）が相互に接続される一方、第４のＦＥＴ１４のドレイン（又はソース）は第１の高周波入出力端子１に、また、第５のＦＥＴ１５のソース（又はドレイン）は第３の高周波入出力端子３に、それぞれ接続されたものとなっている。
【００２６】
一方、第１のＦＥＴ１１と第２のＦＥＴ１２の相互の接続点とグランドとの間には、第３の電界効果トランジスタ（以下、「第３のＦＥＴ」と称する）１３と第１のコンデンサ（図１においては「Ｃ１」と表記）４１が直列接続されて設けられている。すなわち、第３のＦＥＴ１３のドレイン（又はソース）は、第１のＦＥＴ１１と第２のＦＥＴ１２の相互の接続点に接続される一方、ソース（又はドレイン）は、第１のコンデンサ４１の一端に接続されており、第１のコンデンサ４１の他端がグランドに接続されている。
【００２７】
また、第４のＦＥＴ１４と第５のＦＥＴ１５の相互の接続点とグランドとの間には、第６の電界効果トランジスタ（以下、「第６のＦＥＴ」と称する）１６と第２のコンデンサ（図１においては「Ｃ２」と表記）４２が直列接続されて設けられている。すなわち、第６のＦＥＴ１６のドレイン（又はソース）は、第４のＦＥＴ１４と第５のＦＥＴ１５の相互の接続点に接続される一方、ソース（又はドレイン）は、第２のコンデンサ４２の一端に接続されており、第２のコンデンサ４２の他端がグランドに接続されている。
【００２８】
さらに、第１のＦＥＴ１１のゲートには、第１の抵抗素子（図１においては「Ｒ１」と表記）２１の一端が、第２のＦＥＴ１１のゲートには、第２の抵抗素子（図１においては「Ｒ２」と表記）２２の一端が、第６のＦＥＴ１６のゲートには、第６の抵抗素子（図１においては「Ｒ６」と表記）２６の一端が、それぞれ接続される一方、これら第１，第２及び第６の抵抗素子２１，２２，２６の他端は、相互に接続されると共に第１の制御端子４に接続されている。この第１の制御端子４には、後述するように外部からの所定の電圧（第１の制御電圧）が印加される。
【００２９】
またさらに、第４のＦＥＴ１４のゲートには、第４の抵抗素子（図１においては「Ｒ４」と表記）２４の一端が、第５のＦＥＴ１５のゲートには、第５の抵抗素子（図１においては「Ｒ５」と表記）２５の一端が、第３のＦＥＴ１３のゲートには、第３の抵抗素子（図１においては「Ｒ３」と表記）２３の一端が、それぞれ接続される一方、これら第３、第４及び第５の抵抗素子２３，２４，２５の他端は、相互に接続されると共に第２の制御端子５に接続されている。この第２の制御端子５には、後述するように外部からの所定の電圧（第２の制御電圧）が印加される。
なお、これら第１乃至第６の抵抗素子２１〜２６は、それぞれの一端が接続するＦＥＴのドレインあるいはソースに印加される高周波信号が、ゲートを経由して漏洩することによる特性劣化を防止するため、通常、高抵抗素子が用いられる。
【００３０】
また、第１のＦＥＴ１１のドレイン・ソース間には、第１０の抵抗素子（図１においては「Ｒ１０」と表記）３０が、第２のＦＥＴ１２のドレイン・ソース間には、第１１の抵抗素子（図１においては「Ｒ１１」と表記）３１が、第４のＦＥＴ１４のドレイン・ソース間には、第１２の抵抗素子（図１においては「Ｒ１２」と表記）３２が、第５のＦＥＴ１５のドレイン・ソース間には、第１３の抵抗素子（図１においては「Ｒ１３」と表記）３３が、それぞれ接続されたものとなっている。
これら第１０乃至１３の抵抗素子３０〜３３は、高周波信号漏洩による特性劣化を防止するため、高抵抗素子が用いられるが、第１乃至第４のＦＥＴ１１〜１４の遮断特性を維持できる程度の抵抗値として１０ｋΩ〜数１０ｋΩ程度に設定されるのが好適である。
【００３１】
そして、第１のＦＥＴ１１と第４のＦＥＴ１４の相互の接続点には、第７の抵抗素子（（図１においては「Ｒ７」と表記）２７の一端が、第３のＦＥＴ１３と第１のコンデンサ４１の相互の接続点には、第８の抵抗素子（（図１においては「Ｒ８」と表記）２８の一端が、第６のＦＥＴ１６と第２のコンデンサ４２の相互の接続点には、第９の抵抗素子（（図１においては「Ｒ９」と表記）２９の一端が、それぞれ接続される一方、これら第７乃至第９の抵抗素子２７〜２９の他端は、電源端子６が接続されている。
なお、第７乃至第９の抵抗素子２７〜２９には、高抵抗素子が用いられている。
【００３２】
なお、図１において、第７の抵抗素子２７の両端、第８の抵抗素子２８の両端、第９の抵抗素子２９の両端において、それぞれ点線で表された第３、第６及び第７のコンデンサ４３，４６，４７は、高周波信号が伝搬するラインと電源端子６から第７、第８及び第９の抵抗素子２７，２８，２９へ、それぞれ延びる配線（以下、「バイアスライン」と称する）が近接したり、交差したりすることで発生する寄生容量成分を等価的に表したものであり、回路中に意図的に設けられたものではなく、上述の回路構成を集積回路化した場合には不可避的に生じてしまうものである。これら第３、第６及び第７のコンデンサ４３，４４，４７の実際の容量値としては、例えば、数ｆＦから数１０ｆＦ程度の大きさである。
【００３３】
次に、上記構成における動作について説明する。
最初に、第１、第２の高周波入出力端子１、２間を導通状態として第１の高周波入出力端子１に印加された高周波信号を第２の高周波入出力端子２に出力させる一方、第１、第３の高周波入出力端子１、３間を遮断状態とする場合、まず、電源端子６には、所定のバイアス電圧（基準電圧）を印加する。
また、第１の制御端子４には、電源端子６に印加されたバイアス電圧と同一か、あるいはそれよりも高い電圧を印加する一方、第２の制御端子５には、第１の制御端子４に印加した電圧よりも低く、かつ、電源端子６のバイアス電圧と同一か、あるいはそれより低い電圧を印加する。
【００３４】
そして、第１の制御端子４と第２の制御端子５に印加された電圧の差がこの半導体スイッチ集積回路を構成する第１乃至第６のＦＥＴ１１〜１６のピンチオフ電圧以上であれば、第１、第２及び第６のＦＥＴ１１，１２，１６はドレイン・ソース間が導通状態となる一方、第３、第４及び第５のＦＥＴ１３，１４，１５のドレイン・ソース間は遮断状態となる。その結果、第１の高周波入出力端子１に印加された高周波信号は第２の高周波入出力端子２から出力されることとなる。
【００３５】
一方、上述の場合とは逆に、第１、第２の高周波入出力端子１、２間を遮断状態として、第１、第３の高周波入出力端子１、３間を導通状態とするには、まず、第２の制御端子５に、電源端子６に印加されたバイアス電圧と同一か、あるいはそれよりも高い電圧を印加する一方、第１の制御端子４には、第２の制御端子５に印加した電圧よりも低く、かつ、電源端子６のバイアス電圧と同一か、あるいはそれより低い電圧を印加する。
そして、第１の制御端子４と第２の制御端子５に印加された電圧の差がこの半導体スイッチ集積回路を構成する第１乃至第６のＦＥＴ１１〜１６のピンチオフ電圧以上であれば、第１、第２及び第６のＦＥＴ１１，１２，１６はドレイン・ソース間が遮断状態となる一方、第３、第４及び第５のＦＥＴ１３，１４，１５のドレイン・ソース間は導通状態となる。その結果、第１の高周波入出力端子１に印加された高周波信号は第３の高周波入出力端子３から出力されることとなる。
【００３６】
次に、本発明の実施の形態における半導体スイッチ集積回路が、従来回路において問題であったバイアスラインを介したアイソレーション劣化に対して有効であることについて説明する。
前提として、第１、第２の高周波入出力端子１、２間が導通状態であり、第１、第３の高周波入出力端子１、３間が遮断状態にあるとすると、この場合、本来の信号通過経路以外に高周波信号が漏洩してゆく可能性のある主たる箇所としては、次の３つの箇所が考えられる。
すなわち、（１）遮断状態の第３のＦＥＴ１３のドレイン・ソース間、（２）遮断状態の第４のＦＥＴ１４のドレイン・ソース間、（３）第７の抵抗素子２７及び第７の抵抗素子２７の両端間に等価的に生ずる高周波信号通過経路とバイアスライン間に発生する寄生容量である第３のコンデンサ４３を介した経路、を挙げることができる。なお、（２）の経路において、第１２の抵抗素子３２を介した信号漏洩も含まれる。
【００３７】
これらの経路の内、（１）の経路は、第３のＦＥＴ１３を介した漏洩信号が、第１のコンデンサ４１を介してグランドに流れ込むこととなるので、アイソレーション劣化を招くことはない。また、（２）の経路では、第４のＦＥＴ１４と第５のＦＥＴ１５の相互の接続点に漏洩してきた高周波信号は、導通状態の第６のＦＥＴ１６及び第２のコンデンサ４２を介してグランドに流れ込むため、遮断状態にある第３の高周波入出力端子３へ高周波信号が漏れてくることはなく、（１）の経路同様、アイソレーション劣化を招くことはない。
【００３８】
最後に、（３）の経路では、バイアスラインに漏洩した高周波信号は、第８の抵抗素子２８の両端に生じた寄生容量である第６のコンデンサ４６、又は、第９の抵抗素子２９の両端に生じた寄生容量である第７のコンデンサ４７を介して第３のＦＥＴ１３と第１のコンデンサ４１の接続点、又は、第６のＦＥＴ１６と第２のコンデンサ４２との接続点に出現するが、結局、第１のコンデンサ４１、又は、第２のコンデンサ４２を介してグランドへ流れ込むこととなるため、遮断状態にある第３の高周波入出力端子３へ漏洩してくることはなく、他の経路同様、アイソレーション劣化を招くことはない。
【００３９】
このように本発明の実施の形態における半導体スイッチ集積回路においては、回路レイアウトにより生ずる不要な寄生容量成分があっても、高アイソレーション特性が維持されることとなる。また、寄生容量が大きくなっても、上述したような動作によって、漏洩高周波信号は確実にグランドへ流れ込み、アイソレーション劣化を招くことはないので、従来と異なり、レイアウトの自由度が大幅に増す。
それ故、半導体スイッチ集積回路の最大の特長であるアイソレーション特性の劣化を生じさせることなくチップサイズの小型化が可能となり、コストダウンや、より小さなパッケージへのチップ搭載が実現できることとなる。
【００４０】
一方、本発明の実施の形態においては、第２の高周波入出力端子２に接続されている第２のＦＥＴ１２及び第３の高周波入出力端子３に接続されている第５のＦＥＴ１５の各ドレイン・ソース間には、直接バイアス電圧が供給されてはいないが、第１、第２のＦＥＴ１１、１２のドレイン・ソース間に接続されている高抵抗の第１０、第１１の抵抗素子３０、３１、また、第４、第５のＦＥＴ１４、１５のドレイン・ソース間に接続されている高抵抗の第１２、第１３の抵抗素子３２、３３により、これら全てのＦＥＴのドレイン、又は、ソースは、第７の抵抗素子２７を介してバイアス電圧が直接供給されている第１の高周波入出力端子１と同電圧とされる。そのため、第２のＦＥＴ１２や第５のＦＥＴ１５の各ドレイン電位、ソース電位は、直接バイアス電圧が供給されていなくとも、電位を決定することができ、安定したスイッチ動作が確保されることとなる。
【００４１】
図４には、本発明の実施の形態における半導体スイッチ集積回路のアイソレーションの周波数特性を従来回路のものと共に表した特性線図が示されており、以下、同図について説明する。
まず、同図において横軸は、使用周波数を、縦軸はアイソレーションの大きさを、それぞれ示している。
同図において、実線の特性線は、本発明の実施例における半導体スイッチ集積回路の使用周波数の変化に対するアイソレーションの変化を示し、点線の特性線は、従来回路における同様な特性を示すものである。
【００４２】
同図によれば、従来回路では、１ＧＨｚで４４ｄＢのアイソレーション、２ＧＨｚで４０ｄＢのアイソレーションとなっているのに対して、本発明の実施の形態における回路の場合、１ＧＨｚで５７ｄＢ、２ＧＨｚで５８ｄＢと、それぞれ従来回路に比して凡そ２０ｄＢ以上改善した高いアイソレーション特性が実現されていることが確認できる。
【００４３】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例においては、第３のＦＥＴ１３のドレイン・ソース間に、第１４の抵抗素子３４が、第６のＦＥＴ１６のドレイン・ソース間に、第１５の抵抗素子３５が、それぞれ接続されたものとなっている。なお、これら第１４及び第１５の抵抗素子３４，３５は、第３及び第６のＦＥＴ１３，１６の遮断特性を維持できる程度の高抵抗素子が用いられている。
一方、図１に示された第１の構成例における第８及び第９の抵抗素子２８，２９は、この第２の構成例においては省略されたものとなっている。
【００４４】
かかる構成においても、その基本的な動作や、バイアスラインを介したアイソレーション劣化の防止に対して有効な作用を奏する点は、先の第１の構成例と同様である。
なお、この第２の構成例においては、電源端子６に印加されるバイアス電圧が第７の抵抗素子２７を介して第１の高周波入出力端子１に印加されるように構成されているが、必ずしもこのような構成に限定される必要はない。すなわち、第１の高周波入出力端子１に代えて、第２の高周波入出力端子２、第３の高周波入出力端子３、ＦＥＴ１〜６のドレイン、又は、ソースのいずれか一箇所、又は、複数箇所にバイアス電圧が印加されるよう構成してもよい。
【００４５】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、第１の構成例の回路において、さらに、電源端子６と第３のＦＥＴ１３のドレイン（又はソース）との間に第１６の抵抗素子３６を、また、電源端子６と第６のＦＥＴ１６のドレイン（又はソース）との間に第１７の抵抗素子３７を、それぞれ接続して設ける一方、第１のＦＥＴ１１のドレイン・ソース間を接続する第１０の抵抗素子３０と、第４のＦＥＴ１４のドレイン・ソース間を接続する第１２の抵抗素子３２が省略された構成となっているものである。
【００４６】
かかる構成においても、その基本的な動作や、バイアスラインを介したアイソレーション劣化の防止に対して有効な作用を奏する点は、先の第１の構成例と同様である。
この第３の構成例においては、レイアウトの都合上、全てのＦＥＴのドレイン・ソース間に高抵抗素子を接続するのが困難な場合などに好都合の回路である。すなわち、この第３の構成例における回路は、例えば、図５に示された従来回路と比較すると、図５における高抵抗素子Ｒ１８，Ｒ１９を削除する一方、第２のＦＥＴ１２のドレイン・ソース間を接続する第１１の抵抗素子３１及び第５のＦＥＴ１５のドレイン・ソース間を接続する第１３の抵抗素子３３を増設した構成となっており、従来回路に比較的小さな変更を加えることで、バイアスラインを介したアイソレーション劣化の防止に関して、上述したように従来回路と比較して格段の作用、効果を奏するものである。
【００４７】
なお、上述した本発明の実施の形態における半導体スイッチ集積回路は、信号通過経路に２つのＦＥＴが設けられてなるＳＰＤＴスイッチが構成された例であるが、これに限定される必要はなく、ＳＰＤＴスイッチ以外にも、ＳＰ３Ｔ(Single Port Three Throw)スイッチやＳＰ４Ｔ(Single Port Four Throw)スイッチなどのいわゆるマルチパス用半導体スイッチ集積回路にも適用できるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態における半導体スイッチ集積回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ集積回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における半導体スイッチ集積回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態における半導体スイッチ集積回路の周波数変化に対するアイソレーション特性を従来回路の特性と共に示した特性線図である。
【図５】従来の回路構成例を示す回路図である。
【符号の説明】
【００４９】
１…第１の高周波入出力端子
２…第２の高周波入出力端子
３…第３の高周波入出力端子
４…第１の制御端子
５…第１の制御端子
１１〜１６…第１〜第６のＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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