(57)【要約】【課題】  従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置及び半導体装置の製造方法を提供することを課題とする。【解決手段】  電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置及び平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法によって解決される。【選択図】        図２
2007220783.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置。
【請求項２】
上記複数の溝の深さは、上記電界効果型トランジスタのソース及びドレイン領域を構成する不純物拡散層深さより浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記半導体基板が、絶縁層上に形成されたシリコン層であることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項４】
平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法。
【請求項５】
上記半導体基板がシリコンであり、上記エッチングが基板面に対するよりエッチング速度が遅い結晶面を露出するものであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
上記半導体基板の面方位が（１００）面であって、上記複数の溝は、側面が異方性選択エッチングで形成された（１１１）結晶面からなる溝であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
上記半導体基板の面方位が（１１０）面であって、上記複数の溝は、側面が異方性選択エッチングで形成された（１１１）結晶面からなる溝であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
上記複数の溝は、シリコン基板を高周波プラズマあるいは紫外線で励起したハロゲンガスを含む雰囲気中で異方性エッチングすることによって形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置特に集積回路等の主要構成要素である電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、集積回路等の主要構成要素である電界効果型トランジスタは、いわゆる比例縮小則に従って各寸法を縮小させることによって小型化し、動作速度を向上させ、また消費電力を低減してきた。そして微細加工技術の進展により、寸法を３年ごとに約０．７倍にし、単位素子の占める面積を約半分にすることが継続的に可能であった。
その結果、０．１μｍ以下の加工寸法を用いて大規模集積回路の量産が可能になったが、その加工寸法は光露光技術の限界に近付いており微細化をさらに進めることは、技術的にも経済的にも困難になっている。
【０００３】
微細加工用の製造装置は非常に高価になり、微細化に頼った製造は半導体装置のコストを押し上げる問題があった。
その対策として、従来のプレーナ構造に代え、フィン型チャネル等の立体的なトランジスタ構造が検討された。
フィン型構造は短冊状シリコンの側壁を電流通路に利用するため、フィンが高い程性能は上がるが、従来の半導体製造工程を大きく変更するものであるため、製造が難しかった。
【０００４】
また、薄いシリコン層の上下にゲートを設けるダブルゲート構造もあり、電界効果型トランジスタのチャネル面積の向上には寄与するものの、上下のゲートの位置合わせが本質的に難しい問題があり、さらにシリコン薄層の均一加工、チャネル不純物濃度の均一制御など必須課題が未解決であった。
【特許文献１】特開平６−１６１８１８号公報
【特許文献２】特開２００２−３８２３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置及び半導体装置の製造方法を提供することを課題とするものである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明は、次のような半導体装置及び半導体装置の製造方法を提供するものである。
（１）電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置。
（２）上記複数の溝の深さは、上記電界効果型トランジスタのソース及びドレイン領域を構成する不純物拡散層深さより浅いことを特徴とする半導体装置。
（３）上記半導体基板が、絶縁層上に形成されたシリコン層であることを特徴とする半導体装置。
（４）平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法。
（５）上記半導体基板がシリコンであり、上記エッチングが基板面に対するよりエッチング速度が遅い結晶面を露出するものであることを特徴とする半導体装置の製造方法。
（６）上記半導体基板の面方位が（１００）面であって、上記複数の溝は、側面が異方性選択エッチングで形成された（１１１）結晶面からなる溝であることを特徴とする半導体装置の製造方法。
（７）上記半導体基板の面方位が（１１０）面であって、上記複数の溝は、側面が異方性選択エッチングで形成された（１１１）結晶面からなる溝であることを特徴とする半導体装置の製造方法。
（８）上記複数の溝は、シリコン基板を高周波プラズマあるいは紫外線で励起したハロゲンガスを含む雰囲気中で異方性エッチングすることによって形成することを特徴とする半導体装置の製造方法。
【発明の効果】
【０００７】
本発明の半導体装置によれば、次のような効果が得られる。
電流の流れる方向と並行に複数の溝を設けたことにより実質的に電流通路を拡大し、一定の基板面積において駆動電流を増加せしめることが可能となる。また電流は溝に沿って流れるため、基本的には従来の電界効果トランジスタと同様のキャリア走行メカニズムが適用でき、溝の凹凸によっては電子あるいは正孔であるキャリア走行の散乱等による影響を招くことはない。
【０００８】
なお溝が矩形であり、深さ／幅のアスペクト比が大きい時には、チャネル部分の一部は絶縁基板に形成したフィン型トランジスタ構造に近くなるが、本発明はチャネル領域として、フィン領域以外も活用するため、半導体の全表面を効率的にチャネルとできる利点がある。
フィン構造の場合、従来のソース・ドレイン拡散層形成技術、チャネル領域の不純物プロファイル制御技術、ゲート絶縁膜の信頼性確保、被覆性の優れたゲート電極形成技術等の高度な技術開発が問題であるが、本発明ではそれらの問題がない。
【０００９】
また本発明の半導体装置の製造方法によれば、従来の半導体製造工程に若干の工程を加えるだけで、製品の性能価格比を大幅に改善できる効果がある。さらに、溝は電界効果トランジスタの主要製造工程に入る前に形成されているため、露光マスクパターンに依存することはないのも大きな利点である。
また、溝の深さがソース・ドレインの不純物拡散層深さより浅いときは、従来のイオン注入などの条件を踏襲できるので、チャネル領域の不純物濃度制御も従来の製造条件を若干変更することで対応できる。
【発明を実施するための最良の形態】
【００１０】
本発明を、電界効果型トランジスタとして代表的なＭＯＳトランジスタを例に詳細に説明する。
【００１１】
図１は、ＭＯＳトランジスタの製造工程を示すものである。
図１において、１はｐ型（１１０）結晶面を持つシリコン基板である。シリコン基板１の表面にレジストを塗布し、紫外光露光、Ｘ線露光、電子ビーム露光あるいはナノインプリントなどの手段により、溝の方向が基板結晶格子の方位＜１１０＞あるいはそれと実質的に同じ方位に平行であるように、０．１μｍ幅と０．１μｍ間隔のラインとスペースのパターンを形成する。
【００１２】
次に、このレジストパターンをマスクにしてシリコン基板１の表面を化学エッチングし、図１の（１）に示すような複数の矩形溝２を形成する。この化学エッチングでは、（１１０）面よりもエッチング速度が遅い（１１１）面を溝側面に表出させることにより、側面においても平坦性に優れた表面を実現できる。
【００１３】
ここでは、例えばエッチング液として、２５０ｇのＫＯＨと２００ｇのプロピルアルコール、８００ｇの脱イオン水の混合溶液を用いれば、８０℃にて（１１１）面は、（１１０）面に対して１００倍以上エッチング速度が遅くなり、所望のエッチング形状が得られる。０．１μｍのラインとスペース溝の場合、各溝の深さが０．１μｍに達したとき、溝形状は正方形に近くなる。なお、エッチングがさらに進むと矩形溝はこれより深くなる。
【００１４】
次にＭＯＳトランジスタの活性領域すなわちチャネル領域とソース及びドレイン領域を囲む素子分離領域３を、シリコン基板１に２酸化シリコンを埋め込むことによって形成する。（図１の（２））
【００１５】
次に、活性領域にボロンイオンを注入し、チャネルの不純物濃度を制御する。イオン注入の条件をボロンの分布が溝の深さ以上に広がるように選べば、従来のプレーナ型ＭＯＳトランジスタの場合とほぼ同じしきい値となる。
【００１６】
次に、酸化雰囲気にて９００℃の温度に加熱し、溝表面全体に５ｎｍの厚さのゲート絶縁膜４を形成する。（図１の（３））
ゲート絶縁膜４の形成は、化学気相成長法などの他の方法によってもよい。
【００１７】
次に、全面にポリシリコンを堆積し、ゲート電極パターンに加工する。その後、ゲート電極５及びソース・ドレイン領域に砒素をイオン注入し、不活性ガス中で８００℃の活性化熱処理を施し、金属配線工程を経ることにより、ＭＯＳトランジスタを完成する。（図１の（４））
【００１８】
図２の（１）、（２）は、それぞれ図１の（４）に示した図（Ｘ方向）及びこれと直角方向の切断面（Ｙ方向）を示す。
図２の（２）には、ソース６とドレイン７及び電流の流れるチャネル領域８が明示されている。
【００１９】
図２に示すＭＯＳトランジスタにおいて、特にソース・ドレイン間隔を狭く構成したい場合には、ソース・ドレインの拡散層の深さを溝の深さよりも浅くすることにより、いわゆる短チャネル効果を低減できる。
【００２０】
図３の（１）は、本発明の実施に際し、シリコン基板１の全面に渡って矩形溝２を形成した状態を示す拡大図である。これは、ラインとスペースパターンを全面一括あるいは部分繰り返しで露光し、一括エッチングすることにより、容易に形成できる。表出した溝の各表面は基本的に平坦であり、この面をトランジスタのチャネルに使用することには何ら問題はない。溝の間隔が狭ければ、より多くの溝が形成できることは容易に理解できる。これにより、半導体の表面積を増大することができるので、本発明をより効果的に実現できる。
【００２１】
さらに、（１）の矩形溝に拘る必要はなく、例えば（２）に示す台形の溝であってもよい。この場合は、基板面に比べエッチング速度が遅い面を利用する。例えば、基板面が（１００）であった場合は、（１１１）面を台形の溝の側面に利用できる。
【００２２】
本発明においては、溝の深さが深いほどチャネルとなる面積は増加する。重要なことは、電界効果型トランジスタにおいて、基板面積を増やさずに、電流が流れる表面積が実効的に拡大することである。
【００２３】
図３の（２）は、異方性エッチングを一部施した例であり、チャネル領域として利用する表面積については、図４において説明する。
ここで１つの溝の幅を２Ｘとすると、簡単な計算で表面積は１＋０．８２Ｘとなる。
Ｘ＝０．５の場合は、三角形の溝となる。なおＸ＝０の場合は、溝を形成しない従来型の平坦面を用いるＭＯＳトランジスタに相当する。
【００２４】
図４は、異方性エッチングによって形成した溝部分の拡大図である。
（１００）基板面を用いて（１１１）面を表出した三角形の溝を基板表面全面に形成した場合は、電流の流れる領域は１．４１倍になる。したがって、ＭＯＳトランジスタを流れる電流は、従来のＭＯＳトランジスタのものの１．４１倍になり、利得を表す相互コンダクタンスも従来の平坦な表面に形成した場合と比較して１．４１倍に増大する。
【００２５】
従来、ＭＯＳトランジスタの基板には主に（１００）面が用いられてきた。その理由は、シリコン（１００）面は、界面準位密度が小さく、他の面と比較してキャリアの散乱が少ないためである。例えば図５の１０、１１はそれぞれ（１１１）、（１００）基板に形成したＭＯＳトランジスタの相互コンダクタンスを示し、これによれば（１００）基板に形成したＭＯＳトランジスタの相互コンダクタンスの方が大きいことがわかる。
本発明のＭＯＳトランジスタでは異方性エッチングにより（１１０）面と（１１１）面を積極活用しているので、(１１０)面及び（１１１）面を流れるキャリアの散乱がやや多くなり、電子移動度はやや低下する。
【００２６】
しかしながら、本発明の実施で実現できる実効的なチャネル面積の増大効果の方がはるかに大きくなり、流れる電流の増大、したがってトランジスタの相互コンダクタンスの増大が得られる。
【００２７】
本発明のＭＯＳトランジスタにおいては、ゲート電極が複数の溝の上を被うため溝の凸部の電界が大きくなり、構造的に電流が集中する。ゲート絶縁膜がトンネル電流を流すほど薄くなったときは、ゲートリーク電流の増大をもたらすが、ゲート絶縁膜を厚くすることによってリーク電流を抑制することは可能である。
また、凸部の形状をエッチングあるいは犠牲酸化の手段によって平坦化あるいはなだらかにすることも、リーク電流の抑制には効果的である。
【００２８】
また、ゲート絶縁膜として高誘電率の材料を用いれば、この問題を避けることができる。例えば、比誘電率が２酸化シリコン膜の値の７倍も大きい５酸化タンタル膜を採用することによって、同じ利得を得るために7倍厚いゲート絶縁膜を採用できるため、リーク電流は無視できるようになる。
【００２９】
また、基板として絶縁基板上に形成したシリコン層（ＳＯＩ）の採用は何ら問題ない。さらに、半導体基板としては、ゲルマニウムあるいはシリコンとゲルマニウムの化合物も使用可能である。
なおＭＯＳトランジスタを例示したが、他のＭＩＳ（金属―絶縁膜―半導体）トランジスタあるいはＭＥＳ（金属―半導体）トランジスタについても適用可能であることはいうまでもない。
【００３０】
次に、シリコン基板表面に複数の溝を形成する工程において溶液によるエッチングを用いない別の実施例について説明する。なお溶液エッチングは比較的簡便な方法であるが、溝形成工程において、溝表面には結晶損傷や汚染の発生及び使用済みの溶液処理の問題がある。
【００３１】
図６は、溶液によるエッチングを用いない別の実施例について、その一部工程を説明するものである。図６の（１）において、１２は（１１０）面のシリコン基板である。
シリコン基板１２を熱酸化することによって、表面に約０．１μｍの厚さのシリコン酸化膜１３を形成する。
【００３２】
次に図６の（２）において、フォトリソグラフィの手段によって、０．１μｍ間隔のストライプレジストパターンを形成し、該レジストパターンを使って、シリコン酸化膜１３をエッチングし、ラインとスペースのストライプパターン１４に転写する。
【００３３】
次に、塩素ガスを高周波プラズマに励起し、活性な塩素ラジカルとシリコン基板１２の開口部１４を反応させ、塩素ガスによるシリコン基板１２のエッチングを行う。この工程においてシリコン基板１２のエッチングは、異方性をもって進むので、図６の（３）の１６に示すように（１１１）面からなる矩形溝を形成できる。最後に、基板をフッ酸溶液に浸すことでシリコン酸化膜１３を除去することで図１の（１）に示すのと同様な複数の矩形溝を有するシリコン基板が得られる。これ以降は、図１の（２）と同様の製造工程を経て電界効果型トランジスタを有する半導体装置が製造される。
【００３４】
なお、本発明における複数の溝の形成は、基板全体にわたってもよく、また基板上の部分例えばチップ領域を対象に限ってもよいことはいうまでもない。また、図６の（３）の１５に示した塩素ラジカルは、高周波励起に限ることはなく、例えば紫外線で励起することも可能である。
【００３５】
図７に矩形溝を形成したシリコン基板の断面写真を示す。そして図８は、このシリコン基板上にＭＯＳトランジスタを試作し、溝の深さに対するＭＯＳトランジスタのオン電流特性を図示したものである。図８において溝深さ０は、溝を設けない従来方法によるＭＯＳトランジスタのものである。
同図より溝の深さを増すことにより、オン電流が増えていることがわかる。そして、溝の深さが２５ｎｍの場合は、オン電流は約３０％増加している。またこの場合は、ＭＯＳトランジスタの動作速度は約３０％速くできることになる。
【００３６】
本発明の実施により、従来構造のものと比較してオン電流が増大できるが、電流を一定にして比較するとシリコン基板の表面積が低減できることになり、動作速度の改善とともにチップ面積の縮小により、製造コストの低減が可能になる。
半導体製品の高性能化及び低価格化に本発明は極めて有効であり、幅広く電子機器産業に貢献することが見込める。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るＭＯＳトランジスタの主要製造工程を示す図である。
【図２】本発明に係るＭＯＳトランジスタの断面構造を直交する２方向から示す図である。
【図３】本発明に係る代表的な溝の拡大図である。
【図４】溝形状と表面積の関係を説明する図である。
【図５】ＭＯＳトランジスタの相互コンダクタンスの比較を示す図である。
【図６】本発明に係る溝形成を、励起したガス雰囲気で行う場合の製造工程説明図である。
【図７】矩形溝を形成したシリコン基板の断面写真である。
【図８】ＭＯＳトランジスタの溝の深さに対するオン電流特性図である。
【符号の説明】
【００３８】
１  シリコン基板
２  矩形溝
３  素子分離領域
４  ゲート絶縁膜
５  ゲート電極
６  ソース
７  ドレイン
８  チャネル
１０  １１１基板の相互コンダクタンス
１１  １００基板の相互コンダクタンス
１２  シリコン基板
１３  シリコン酸化膜
１４  ストライプパターン
１５  塩素ラジカル
１６  矩形溝
【図１】
2007220783.tif 000003
【図２】
2007220783.tif 000004
【図３】
2007220783.tif 000005
【図４】
2007220783.tif 000006
【図５】
2007220783.tif 000007
【図６】
2007220783.tif 000008
【図８】
2007220783.tif 000009
【図７】
2007220783.tif 000010