(57)【要約】【課題】凹部の埋め込み性を向上できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１０上に互いに並走する導電層１、１が形成されている。各導電層１上には上層絶縁層２と保護絶縁層３とが積層して積層構造が形成されている。この積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ３）、下部において小さく（寸法Ｗ４）なるように側壁絶縁層５はその上部と下部との間に段差部Ｐを有している。【選択図】図１
2007214354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上において互いに並走する第１および第２の導電層と、
前記第１の導電層上に形成された第１の上層絶縁層と、
前記第２の導電層上に形成された第２の上層絶縁層と、
前記第１の導電層および前記第１の上層絶縁層の側壁を覆うように形成された第１の側壁絶縁層と、
前記第２の導電層および前記第２の上層絶縁層の側壁を覆うように形成された第２の側壁絶縁層とを備え、
前記半導体基板の主表面に平行な方向における前記第１および第２の側壁絶縁層の間隔が前記第１および第２の側壁絶縁層の上部において大きく、下部において小さくなるように前記第１および第２の側壁絶縁層の各々は前記上部と前記下部との間に段差部を有している、半導体装置。
【請求項２】
前記第１および第２の側壁絶縁層の各々は、第１の絶縁層と第２の絶縁層とを有し、
前記第１の絶縁層は前記第１の導電層または前記第２の導電層の側壁を覆い、前記第２の絶縁層は前記第１の絶縁層の側面を覆いかつ前記段差部を有することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の側壁絶縁層の各々が有する前記段差部は第１の段差と第２の段差とを有していることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面上に、導電層と上層絶縁層と保護絶縁層とが順次積層された積層構造を形成する工程と、
前記積層構造を覆うように第１の絶縁層を形成する工程と、
前記保護絶縁層の上面が露出するまで前記第１の絶縁層に異方性エッチングを施すことにより、前記積層構造の側壁を覆う第１の側壁絶縁層を前記第１の絶縁層から形成する工程と、
前記第１の側壁絶縁層に等方性エッチングを施すことにより、少なくとも前記導電層と前記上層絶縁層との側壁を覆うように前記第１の側壁絶縁層を後退させる工程と、
前記積層構造および前記第１の側壁絶縁層を覆うように第２の絶縁層を形成する工程と、
前記半導体基板の主表面の一部および前記保護絶縁層の上面が露出するまで前記第２の絶縁層に異方性エッチングを施すことにより、前記第１の側壁絶縁層の側面を覆う第２の側壁絶縁層を前記第２の絶縁層から形成する工程とを備えた、半導体装置の製造方法。
【請求項５】
前記積層構造を形成した後であって前記第１の絶縁層を形成する前に、前記保護絶縁層の幅を減じるために前記保護絶縁層に等方性エッチングを施す工程をさらに備えたことを特徴とする、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、側壁絶縁層を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体基板上に形成された導電層同士の間において、コンタクトプラグなどの充填層が形成された半導体装置およびその製造方法に関する技術が存在する（特許文献１参照）。
【０００３】
このような導電層間の凹部における充填層の埋め込みの難易度は、微細化が進むにしたがって上昇し、特に埋め込み前の導電層を含む下地形状に大きく依存していた。この埋め込みによる問題は、一般的には埋め込みプロセスの条件や埋め込み材料（膜種）の最適化あるいは下地導電層自身の形状を改善する（順テーパ形状にする）ことによって解決されてきた。
【特許文献１】特開２００４−２１４５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、埋め込み不良は下地形状などに大きく依存するため、埋め込みプロセスの条件や埋め込み材料を最適化するだけでは、製造過程で発生する各種ばらつきによる埋め込み不良（たとえばボイド）の発生を防止することは難しい。
【０００５】
また下地導電層の形状を改善（順テーパ形状化）することで、副作用として導電層のトップの寸法が小さくなる。このため、当該導電層へのコンタクトホール形成時の重ね合わせずれに対するマージンの減少、コンタクト抵抗の上昇、あるいは導電層自身の抵抗の上昇が生じる。
【０００６】
また下地導電層の側壁を覆う側壁絶縁層が形成されている場合、埋め込み時の導電層間のスペースはより狭くなり、導電層間の凹部のアスペクト比が増大するため、それに伴って埋め込みマージンが低下する。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、本発明の目的は、凹部の埋め込み性を向上できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、第１および第２の導電層と、第１および第２の上層絶縁層と、第１および第２の側壁絶縁層とを備えている。第１および第２の導電層は、半導体基板の主表面上において互いに並走している。第１の上層絶縁層は、第１の導電層上に形成されている。第２の上層絶縁層は、第２の導電層上に形成されている。第１の側壁絶縁層は、第１の導電層および第１の上層絶縁層の側壁を覆うように形成されている。第２の側壁絶縁層は、第２の導電層および第２の上層絶縁層の側壁を覆うように形成されている。半導体基板の主表面に平行な方向における第１および第２の側壁絶縁層の間隔が第１および第２の側壁絶縁層の上部において大きく、下部において小さくなるように第１および第２の側壁絶縁層の各々は上部と下部との間に段差部を有している。
【０００９】
本発明の半導体装置の製造方法は、以下の工程を備えている。
まず半導体基板の主表面上に、導電層と上層絶縁層と保護絶縁層とが順次積層された積層構造が形成される。その積層構造を覆うように第１の絶縁層が形成される。その保護絶縁層の上面が露出するまで第１の絶縁層に異方性エッチングが施されることにより、積層構造の側壁を覆う第１の側壁絶縁層が第１の絶縁層から形成される。第１の側壁絶縁層に等方性エッチングが施されることにより、少なくとも導電層と上層絶縁層との側壁を覆うように第１の側壁絶縁層が後退する。積層構造および第１の側壁絶縁層を覆うように第２の絶縁層が形成される。半導体基板の主表面の一部および保護絶縁層の上面が露出するまで第２の絶縁層に異方性エッチングが施されることにより、第１の側壁絶縁層の側面を覆う第２の側壁絶縁層が第２の絶縁層から形成される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１および第２の側壁絶縁層の各々が上部と下部との間に段差部を有することにより、第１および第２の側壁絶縁層の間隔が第１および第２の側壁絶縁層の上部において大きく、下部において小さくなっている。このように当該上部において第１および第２の側壁絶縁層の間隔が大きくなるため、第１および第２の側壁絶縁層の間の凹部のアスペクト比を小さくできる。これにより凹部を充填する際の埋め込み性が向上するため、埋め込み不良の発生を抑制することができる。
【００１１】
本発明の半導体装置の製造方法によれば、第１の絶縁層に異方性エッチングを施した後に等方性エッチングを施しているため、第１の絶縁層を厚く成膜しても所定の幅を有する第１の側壁絶縁層を形成することができる。このように第１の絶縁層を厚く成膜できるため、下地形状はキャンセルされ、第１の側壁絶縁層の形状が安定する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなる半導体基板１０上に、互いに並走する導電層１、１が形成されている。
【００１３】
各導電層１上には上層絶縁層２と保護絶縁層３とが積層して形成されており、導電層１と上層絶縁層２と保護絶縁層３とにより積層構造が形成されている。導電層１はたとえば不純物がドープされた多結晶シリコンよりなっており、上層絶縁層２はたとえばシリコン酸化膜よりなっている。また保護絶縁層３はたとえばシリコン窒化膜よりなっているが、後述する側壁絶縁層４、５に対してウエットエッチングにおける選択比の十分大きい材質であればよい。
【００１４】
この積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。側壁絶縁層４は、導電層１と上層絶縁層２との側壁を覆うようにその側壁に接して形成されている。側壁絶縁層５は、側壁絶縁層４の側壁を覆うようにその側壁に接するとともに、保護絶縁層３の側壁に接するように形成されている。側壁絶縁層４、５の各々は、たとえばシリコン酸化膜よりなっている。
【００１５】
半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ３）、下部において小さく（寸法Ｗ４）なるように側壁絶縁層５はその上部と下部との間に段差部Ｐを有している。
【００１６】
次に本実施の形態における半導体装置の製造方法について説明する。
図２〜図８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、例えばシリコンよりなる半導体基板１０の表面上に、下地配線などの材料である導電層１が形成される。この導電層１上に、たとえばシリコン酸化膜よりなる上層絶縁層２とたとえばシリコン窒化膜よりなる保護絶縁層３とが順に積層して形成される。この際、保護絶縁層３の膜厚は、後述のウエットエッチングにより側壁絶縁層４を除去する膜厚よりも厚い方がよい。この後、写真製版技術により保護絶縁層３上に所定形状のフォトレジスト（図示せず）が形成され、このフォトレジストをマスクとしてドライエッチングが施される。これにより、上層絶縁層２と保護絶縁層３とが所定の形状にパターニングされる。この後、フォトレジストがたとえばアッシングなどにより除去される。
【００１７】
このパターニングの際、上述のようにフォトレジストをマスクとして保護絶縁層３と上層絶縁層２との双方が順次エッチングによりパターニングされてもよく、またフォトレジストをマスクとして保護絶縁層３がエッチングによりパターニングされた後、フォトレジストが除去され、そのパターニングされた保護絶縁層３をマスクとして上層絶縁層２がエッチングによりパターニングされてもよい。
【００１８】
パターニングされた保護絶縁層３をマスクとして導電層１にドライエッチングが施される。
【００１９】
図３を参照して、上記の導電層１のエッチングにより、導電層１が下地配線などの形状にパターニングされる。これにより、パターニングされた導電層１と上層絶縁層２と保護絶縁層３とからなる積層構造が形成される。
【００２０】
図４を参照して、上記の積層構造を覆うように、たとえばシリコン酸化膜よりなる絶縁層４が半導体基板１０上に形成される。この絶縁層４に異方性のドライエッチングが施される。
【００２１】
図５を参照して、上記の絶縁層４のドライエッチングは保護絶縁層３の上面と半導体基板１０の上面とが露出するまで行なわれる。これにより、導電層１と上層絶縁層２と保護絶縁層３とからなる積層構造の側壁を覆う側壁絶縁層４が絶縁層４から形成される。この側壁絶縁層４の幅が所定の幅となるように、側壁絶縁層４に等方性のウエットエッチングが施される。
【００２２】
図６を参照して、上記のウエットエッチングにより、側壁絶縁層４が縮退して後退し、所定の幅に制御される。なお、このウエットエッチング量は、上層絶縁層２の側壁が露出しない量に制御される。つまり、側壁絶縁層４は少なくとも導電層１と上層絶縁層２との側壁を覆うようにエッチング制御される。
【００２３】
図７を参照して、上記の積層構造および側壁絶縁層４を覆うように、たとえばシリコン酸化膜よりなる絶縁層５が半導体基板１０上に形成される。この際、絶縁層５の側面には、積層構造と側壁絶縁層４との境目の段差部を反映した段差部が形成される。この絶縁層５に異方性のドライエッチングが施される。
【００２４】
図８を参照して、上記の絶縁層５のドライエッチングは保護絶縁層３の上面と半導体基板１０の上面の一部とが露出するまで行なわれる。これにより、側壁絶縁層４の側面と保護絶縁層３の側面とに接する側壁絶縁層５が絶縁層５から形成される。この側壁絶縁層５の側面には、積層構造と側壁絶縁層４との境目の段差部を反映した段差部Ｐが残る。これにより、本実施の形態の半導体装置が製造される。
【００２５】
本実施の形態の半導体装置によれば、図１に示すように側壁絶縁層５が上部と下部との間に段差部Ｐを有することにより、側壁絶縁層５同士の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ３）、下部において小さくなっている（寸法Ｗ４）。このように当該上部において側壁絶縁層５同士の間隔が大きくなるため、図８に示すように凹部７の垂直成分Ｈ１１を、従来の段差部を有しない側壁絶縁層（図中破線で示す）の垂直成分Ｈ２１よりも小さくすることができる。また側壁絶縁層の幅Ｗ１は、電気特性（絶縁耐性）から決定されるため、本実施の形態における２層構造の側壁絶縁層４、５と従来の１層構造の側壁絶縁層とで最終の幅Ｗ１は同じとなる。このため、本実施の形態の凹部７のアスペクト比（Ｈ１１／Ｗ０１）は従来のアスペクト比（Ｈ２１／Ｗ０１）よりも小さくすることができる。これにより本実施の形態では凹部７を充填する際の埋め込み性が向上するため、埋め込み不良（たとえばボイド）の発生を抑制することができる。
【００２６】
本実施の形態の半導体装置の製造方法によれば、図４および図５に示す工程で絶縁層４に異方性エッチングが施された後に、図５および図６に示す工程で等方性エッチングが施されているため、図４に示す工程で絶縁層４を厚く成膜しても所定の幅を有する側壁絶縁層４（図６）を形成することができる。このように図４に示す工程で絶縁層４を厚く成膜できるため、導電層１の断面形状が導電層１間の埋め込みに不利な逆テーパ形状であっても下地形状はキャンセルされ、それにより側壁絶縁層４（図６）の形状が安定する。
【００２７】
ただし、等方性エッチングの際に上層絶縁層２が露出しないように保護絶縁層３の膜厚を適切に設定する必要がある。
【００２８】
なお図４に示す絶縁層４に異方性エッチングのみを施して側壁絶縁層を形成する場合、図４に示す工程で絶縁層４を厚く成膜すると最終の側壁絶縁層４の幅が大きくなりすぎて、所望の電気特性（絶縁耐性）が得られない。
【００２９】
また導電層１の断面形状を順テーパ形状にせずとも埋め込み性が良好となるため、導電層１の断面形状を順テーパ形状にした場合に生じる導電層１に達するコンタクトホール形成時の重ね合わせズレに対するマージンの減少、コンタクト抵抗の上昇、あるいは導電層１自身の抵抗上昇は生じない。
【００３０】
本実施の形態の構成は、たとえば絶縁ゲート型電界効果トランジスタ（ＭＩＳ（Metal Insulator Semiconductor）トランジスタ）に適用することができる。以下、その構成について説明する。
【００３１】
図９は、本発明の実施の形態１における半導体装置の構成を絶縁ゲート型電界効果トランジスタに適用した構成を概略的に示す断面図である。図９を参照して、ＭＩＳトランジスタ１５は、１対のソース／ドレイン領域１２、１２と、ゲート絶縁層１１と、ゲート電極層１とを主に有している。１対のソース／ドレイン領域１２、１２の各々は、半導体基板１０の表面に形成されている。このソース／ドレイン領域１２はたとえば低濃度領域と高濃度領域との組合せにより構成されたＬＤＤ（Lightly Doped Drain）構造を有している。この１対のソース／ドレイン領域１２、１２にはさまれた領域上にゲート絶縁層１１を介してゲート電極層１が形成されている。このゲート電極層１が図１における導電層１に対応する。
【００３２】
ゲート電極層１上には、上層絶縁層２と保護絶縁層３とが順に積層して形成されており、ゲート絶縁層１１とゲート電極層１と上層絶縁層２と保護絶縁層３とが順に積層されてなる積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。この側壁絶縁層５の側面には、積層構造と側壁絶縁層４との境目の段差部を反映した段差部が形成されている。これにより、半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔が側壁絶縁層５の上部において大きく、下部において小さくなっている。側壁絶縁層５間の凹部７には導電性のコンタクトプラグ６が埋め込まれており、ソース／ドレイン領域１２に電気的に接続されている。
【００３３】
なお、これ以外の図９の構成は上述した図１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００３４】
このように本実施の形態の構成をＭＩＳトランジスタに適用することにより、ＭＩＳトランジスタを有する素子において埋め込み不良（たとえばボイド）の発生を抑制することができ、側壁絶縁層４（図６）の形状が安定し、またゲート電極層１の断面形状を順テーパ形状にせずとも埋め込み性を向上することができる。
【００３５】
（実施の形態２）
図１０は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態の構成は、保護絶縁層３の幅が小さくなっている点、側壁絶縁層４の側面に段差部Ｐ３が形成されている点、および側壁絶縁層５の側面に２つの段差部Ｐ１、Ｐ２が形成されている点において図１に示す実施の形態１の構成と異なっている。
【００３６】
本実施の形態では、保護絶縁層３の幅が薄くなっているため、保護絶縁層３と上層絶縁層２との境界に段差が生じている。このため、導電層１と上層絶縁層２と保護絶縁層３との側壁に形成される側壁絶縁層４の側面には、保護絶縁層３と上層絶縁層２との境界の段差を反映した段差部Ｐ３が生じている。また導電層１と上層絶縁層２と保護絶縁層３とからなる積層構造と側壁絶縁層４とを覆う側壁絶縁層５の側面には段差部が生じている。この側壁絶縁層５の段差部は、保護絶縁層３と側壁絶縁層４との間に生じた段差を反映した段差部Ｐ１と、側壁絶縁層４の段差部Ｐ３を反映した段差部Ｐ２とを有している。
【００３７】
この側壁絶縁層５の側面の２つの段差Ｐ１、Ｐ２により、半導体基板１０の表面に平行な方向における側壁絶縁層５、５の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ５）、下部において小さくなっている（寸法Ｗ６）。
【００３８】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００３９】
次に本実施の形態における半導体装置の製造方法について説明する。
図１１〜図１７は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。まず図１１を参照して、例えばシリコンよりなる半導体基板１０の表面上に、下地配線などの材料である導電層１が形成される。この導電層１上に、たとえばシリコン酸化膜よりなる上層絶縁層２とたとえばシリコン窒化膜よりなる保護絶縁層３とが順に積層して形成される。この後、写真製版技術により保護絶縁層３上に所定形状のフォトレジスト（図示せず）が形成され、このフォトレジストをマスクとしてドライエッチングが施される。これにより、上層絶縁層２と保護絶縁層３とが所定の形状にパターニングされる。この後、フォトレジストがたとえばアッシングなどにより除去される。
【００４０】
このパターニングの際、上述のようにフォトレジストをマスクとして保護絶縁層３と上層絶縁層２との双方が順次エッチングによりパターニングされてもよく、またフォトレジストをマスクとして保護絶縁層３がエッチングによりパターニングされた後、フォトレジストが除去され、そのパターニングされた保護絶縁層３をマスクとして上層絶縁層２がエッチングによりパターニングされてもよい。
【００４１】
この後、保護絶縁層３の幅を小さくするために、保護絶縁層３のみをエッチングするようなウエットエッチングが行なわれる。これにより、保護絶縁層３と上層絶縁層２との境界に段差が生じる。
【００４２】
次に、パターニングされた上層絶縁層２をマスクとして導電層１にドライエッチングが施される。
【００４３】
図１２を参照して、上記の導電層１のエッチングにより、導電層１が下地配線などの形状にパターニングされる。これにより、パターニングされた導電層１と上層絶縁層２と保護絶縁層３とからなる積層構造が形成される。
【００４４】
図１３を参照して、上記の積層構造を覆うように、たとえばシリコン酸化膜よりなる絶縁層４が半導体基板１０上に形成される。この絶縁層４の側面には、保護絶縁層３と上層絶縁層２との境界の段差を反映した段差が生じる。この絶縁層４に異方性のドライエッチングが施される。
【００４５】
図１４を参照して、上記の絶縁層４のドライエッチングは保護絶縁層３の上面と半導体基板１０の上面とが露出するまで行なわれる。これにより、導電層１と上層絶縁層２と保護絶縁層３とからなる積層構造の側壁を覆う側壁絶縁層４が絶縁層４から形成される。この側壁絶縁層４の幅が所定の幅となるように、側壁絶縁層４に等方性のウエットエッチングが施される。
【００４６】
図１５を参照して、上記のウエットエッチングにより、側壁絶縁層４が縮退して後退し、所定の幅に制御される。この側壁絶縁層４の側面には、保護絶縁層３と上層絶縁層２との境界の段差を反映した段差部Ｐ４が残る。なお、このウエットエッチング量は、上層絶縁層２の側壁が露出しない量に制御される。
【００４７】
図１６を参照して、上記の積層構造および側壁絶縁層４を覆うように、たとえばシリコン酸化膜よりなる絶縁層５が半導体基板１０上に形成される。この際、絶縁層５の側面には、積層構造と側壁絶縁層４との境目の段差部を反映した段差部と、側壁絶縁層４の段差部Ｐ３を反映した段差部とが形成される。この絶縁層５に異方性のドライエッチングが施される。
【００４８】
図１７を参照して、上記の絶縁層５のドライエッチングは保護絶縁層３の上面と半導体基板１０の上面とが露出するまで行なわれる。これにより、側壁絶縁層４の側面と保護絶縁層３の側面とに接する側壁絶縁層５が絶縁層５から形成される。この側壁絶縁層５の側面には、積層構造と側壁絶縁層４との境目の段差部を反映した段差部Ｐ１と、側壁絶縁層４の段差部Ｐ３を反映した段差部Ｐ２とが残る。これにより、本実施の形態の半導体装置が製造される。
【００４９】
本実施の形態の半導体装置によれば、図１０に示すように側壁絶縁層５が上部と下部との間に２つの段差部Ｐ１、Ｐ２を有することにより、側壁絶縁層５同士の間隔（凹部７の寸法）が側壁絶縁層５の上部において大きく（寸法Ｗ５）、下部において小さくなっている（寸法Ｗ６）。また保護絶縁層３が細く、かつ２つの段差部Ｐ１、Ｐ２があるため、側壁絶縁層５の上部における間隔（寸法Ｗ５）は図１に示す実施の形態１の間隔（寸法Ｗ３）よりも大きくなる。このように当該上部において側壁絶縁層５同士の間隔が大きくなるため、図１７に示すように凹部７の垂直成分Ｈ１２を従来の段差部を有しない側壁絶縁層（図中破線で示す）の垂直成分Ｈ２２および図８に示す実施の形態１の側壁絶縁層の垂直成分Ｈ１１よりも少なくすることができる。また側壁絶縁層の幅Ｗ２は、電気特性（絶縁耐性）から決定されるため、本実施の形態における２層構造の側壁絶縁層４、５の最終の幅Ｗ１は従来の１層構造の側壁絶縁層の最終の幅Ｗ１および図８に示す実施の形態１における側壁絶縁層４、５の幅Ｗ１と同じとなる。このため、本実施の形態の凹部７のアスペクト比（Ｈ１２／Ｗ０２）は従来のアスペクト比（Ｈ２２／Ｗ０２）および実施の形態１におけるアスペクト比（Ｈ１１／Ｗ０１）よりも小さくすることができる。これにより凹部７を充填する際の埋め込み性がさらに向上するため、埋め込み不良（たとえばボイド）の発生をさらに抑制することができる。
【００５０】
本実施の形態の半導体装置の製造方法によれば、実施の形態１と同様、図１３および図１４に示す工程で絶縁層４に異方性エッチングが施された後に、図１４および図１５に示す工程で等方性エッチングが施されているため、図１３に示す工程で絶縁層４を厚く成膜しても所定の幅を有する側壁絶縁層４（図１５）を形成することができる。このように図１３に示す工程で絶縁層４を厚く成膜できるため、導電層１の断面形状が導電層１間の埋め込みに不利な逆テーパ形状であっても下地形状はキャンセルされ、それにより側壁絶縁層４（図１５）の形状が安定する。
【００５１】
ただし、等方性エッチングの際に上層絶縁層２が露出しないように保護絶縁層３の膜厚を適切に設定する必要がある。
【００５２】
また導電層１の断面形状を順テーパ形状にせずとも埋め込み性が良好となるため、導電層１の断面形状を順テーパ形状にした場合に生じる導電層１に達するコンタクトホール形成時の重ね合わせズレに対するマージンの減少、コンタクト抵抗の上昇、あるいは導電層１自身の抵抗上昇は生じない。
【００５３】
本実施の形態の構成は、実施の形態１と同様、たとえばＭＩＳトランジスタに適用することができる。以下、その構成について説明する。
【００５４】
図１８は、本発明の実施の形態２における半導体装置の構成を絶縁ゲート型電界効果トランジスタに適用した構成を概略的に示す断面図である。図１８を参照して、ＭＩＳトランジスタ１５は、１対のソース／ドレイン領域１２、１２と、ゲート絶縁層１１と、ゲート電極層１とを主に有している。１対のソース／ドレイン領域１２、１２の各々は、半導体基板１０の表面に形成されている。このソース／ドレイン領域１２はたとえば低濃度領域と高濃度領域との組合せにより構成されたＬＤＤ（Lightly Doped Drain）構造を有している。この１対のソース／ドレイン領域１２、１２にはさまれた領域上にゲート絶縁層１１を介してゲート電極層１が形成されている。このゲート電極層１が図１における導電層１に対応する。
【００５５】
ゲート電極層１上には、上層絶縁層２と保護絶縁層３とが順に積層して形成されており、ゲート絶縁層１１とゲート電極層１と上層絶縁層２と保護絶縁層３とが順に積層されてなる積層構造の側壁を覆うように側壁絶縁層４、５が形成されている。側壁絶縁層５間の凹部７には導電性のコンタクトプラグ６が埋め込まれており、ソース／ドレイン領域１２に電気的に接続されている。
【００５６】
なお、これ以外の図１８の構成は上述した図１０の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００５７】
このように本実施の形態の構成をＭＩＳトランジスタに適用することにより、ＭＩＳトランジスタを有する素子において埋め込み不良（たとえばボイド）の発生を抑制することができ、側壁絶縁層４（図１５）の形状が安定し、またゲート電極層１の断面形状を順テーパ形状にせずとも埋め込み性を向上することができる。
【００５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５９】
本発明は、側壁絶縁層を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の構成を絶縁ゲート型電界効果トランジスタに適用した構成を概略的に示す断面図である。
【図１０】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１８】本発明の実施の形態２における半導体装置の構成を絶縁ゲート型電界効果トランジスタに適用した構成を概略的に示す断面図である。
【符号の説明】
【００６１】
１  導電層（ゲート電極層）、２  上層絶縁層、３  保護絶縁層、４，５  側壁絶縁層、６  コンタクトプラグ、７  凹部、１０  半導体基板、１１  ゲート絶縁層、１２  ソース／ドレイン領域、１５  ＭＩＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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