(57)【要約】【課題】構成が簡易で、高速に読み出し動作を行うことができる強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置は、複数のビット線ＢＬと、各ビット線ＢＬに接続され、所定のデータを記憶する複数のメモリセルＭＣと、各ビット線ＢＬに対応して設けられており、メモリセルＭＣから読み出されたデータを増幅する複数のセンスアンプ１５０と、各センスアンプ１５０にスイッチＳＷを介して接続され、センスアンプ１５０から出力されたデータをさらに増幅する複数のラッチ型センスアンプ２００と、を備える。【選択図】図３
2007220163.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
各ビット線に接続され、所定のデータを記憶する複数のメモリセルと、
各ビット線に対応して設けられており、メモリセルから読み出されたデータを増幅する複数のセンスアンプと、
各センスアンプにスイッチを介して接続され、前記センスアンプから出力されたデータをさらに増幅する複数のラッチ型センスアンプと、
を備え、
前記センスアンプは、
ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、
前記第１のｎ型ＭＯＳトランジスタのドレインを、前記第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、
前記メモリセルに記憶されたデータが前記ビット線に読み出されたときに、当該ビット線の電圧に基づいて前記第１のｎ型ＭＯＳトランジスタの前記ソースと前記ドレインとの間の抵抗を制御して、前記第２の電圧にプリチャージされた前記ドレインの電圧を低下させるトランジスタ制御部と、
前記ドレインの電圧の低下に基づいて、前記ビット線の電圧を低下させる電圧制御部と、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記トランジスタ制御部は、
前記第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第２のプリチャージ部と、
前記ビット線と前記ゲートとの間に設けられた第１のキャパシタと、
を有することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記第１のキャパシタが強誘電体キャパシタであることを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項４】
前記第２のプリチャージ部は、前記ゲートを、前記第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージすることを特徴とする請求項２又は３記載の強誘電体メモリ装置。
【請求項５】
前記電圧制御部は、前記第１のｎ型ＭＯＳトランジスタのドレインと前記ビット線との間に設けられた第２のキャパシタを有することを特徴とする請求項１から３のいずれか１項記載の強誘電体メモリ装置。
【請求項６】
前記第２のキャパシタが強誘電体キャパシタであることを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項７】
前記第１の電圧は、接地電圧であることを特徴とする請求項１から６のいずれか１項記載の強誘電体メモリ装置。
【請求項８】
前記複数のセンスアンプのうち、第１のセンスアンプが前記ラッチ型センスアンプの第１の入力部に接続され、第２のセンスアンプが当該ラッチ型センスアンプの第２の入力部に接続されることを特徴とする請求項１から７のいずれか１項記載の強誘電体メモリ装置。
【請求項９】
前記複数のセンスアンプのうち、第１のセンスアンプが前記複数のラッチ型センスアンプの複数の第１の入力部に共通接続され、複数の第２のセンスアンプが前記複数のラッチ型センスアンプの複数の第２の入力部にそれぞれ接続されることを特徴とする請求項１から７のいずれか１項記載の強誘電体メモリ装置。
【請求項１０】
前記第１及び第２のセンスアンプのそれぞれと、前記ラッチ型センスアンプとの間に設けられた電圧変換回路をさらに含むことを特徴とする請求項９記載の強誘電体メモリ装置。
【請求項１１】
電圧発生回路をさらに含み、
前記電圧発生回路は、前記ラッチ型センスアンプの第１の入力部に第１のスイッチを介して接続され、かつ第２の入力部に第２のスイッチを介して接続され、
前記複数のセンスアンプのうち、第１のセンスアンプが前記ラッチ型センスアンプの前記第１の入力部に第３のスイッチを介して接続され、第２のセンスアンプが前記ラッチ型センスアンプの前記第２の入力部に第４のスイッチを介して接続され、
前記第１及び第４のスイッチが共にオン・オフ制御され、
前記第２及び第３のスイッチが共にオン・オフ制御されることを特徴とする請求項１から７のいずれか１項記載の強誘電体メモリ装置。
【請求項１２】
前記複数のメモリセルは、第１及び第２のメモリセルアレイに設けられ、
前記第１のセンスアンプは、前記第１のメモリセルアレイに設けられるメモリセルから読み出されたデータを増幅し、
前記第２のセンスアンプは、前記第２のメモリセルアレイに設けられるメモリセルから読み出されたデータを増幅し、
前記複数のラッチ型センスアンプは、前記第１のメモリセルアレイと前記第２のメモリセルアレイの間の領域に設けられることを特徴とする請求項８から１１のいずれか１項記載の強誘電体メモリ装置。
【請求項１３】
電圧発生回路をさらに含み、
前記電圧発生回路がスイッチを介して前記複数のラッチ型センスアンプの複数の第１の入力部に共通接続され、前記複数のセンスアンプが前記複数のラッチ型センスアンプの複数の第２の入力部にそれぞれ接続されることを特徴とする請求項１から７のいずれか１項記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来のデータ記憶装置として、特開２００２−１３３８５７号公報（特許文献１）に開示されたものがある。上記従来のデータ記憶装置は、データに基づいてメモリセルに蓄積された電荷を電荷蓄積手段へ転送し、電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅することによりメモリセルに記憶されていたデータを読み出している。
【特許文献１】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来のデータ記憶装置は、電荷転送手段等の回路規模が大きいため、多数の読み出し回路を配置することがきわめて困難であるため、同時に読み出せるビット数が制限されるという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
（１）本発明の一形態によれば、
複数のビット線と、
各ビット線に接続され、所定のデータを記憶する複数のメモリセルと、
各ビット線に対応して設けられており、メモリセルから読み出されたデータを増幅する複数のセンスアンプと、
各センスアンプにスイッチを介して接続され、前記センスアンプから出力されたデータをさらに増幅する複数のラッチ型センスアンプと、
を備え、
前記センスアンプは、
ソースに第１の電圧が供給された第１のｎ型ＭＯＳトランジスタと、
前記第１のｎ型ＭＯＳトランジスタのドレインを、前記第１の電圧よりも高い正電圧である第２の電圧にプリチャージする第１のプリチャージ部と、
前記メモリセルに記憶されたデータが前記ビット線に読み出されたときに、当該ビット線の電圧に基づいて前記第１のｎ型ＭＯＳトランジスタの前記ソースと前記ドレインとの間の抵抗を制御して、前記第２の電圧にプリチャージされた前記ドレインの電圧を低下させるトランジスタ制御部と、
前記ドレインの電圧の低下に基づいて、前記ビット線の電圧を低下させる電圧制御部と、
を有する。
【０００６】
上記形態によれば、ビット線の電圧は、メモリセルに記憶されたデータに基づいて変化し、トランジスタ制御部は、第１のｎ型ＭＯＳトランジスタをオンし、さらにそのオン抵抗を制御することとなる。そして、第１のｎ型ＭＯＳトランジスタのオン抵抗は、ビット線の電圧の微小な変化によって大きく変化させることができる。従って、上記形態によれば、極めて簡易な構成で、第１のｎ型ＭＯＳトランジスタのドレイン電圧の低下量を、メモリセルに記憶されたデータに基づいて、大きく異ならせることができるので、回路規模やチップ面積が小さく、読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
【０００７】
また、上記形態によれば、電圧制御部がビット線の電圧の上昇を抑えるので、メモリセルにかかる電圧を高いまま維持することができる。従って、上記形態によれば、読み出しマージンをさらに大きくすることができる。
【０００８】
さらに、センスアンプの出力にラッチ型センスアンプが設けられており、ラッチ型センスアンプは、センスアンプから出力されるデータをさらに増幅するので、さらに読み出しマージンの大きい強誘電体メモリ装置を提供することができる。
【０００９】
（２）この強誘電体メモリ装置において、
前記トランジスタ制御部は、
前記第１のｎ型ＭＯＳトランジスタのゲートを所定の正電圧にプリチャージする第２のプリチャージ部と、
前記ビット線と前記ゲートとの間に設けられた第１のキャパシタと、
を有してもよい。
【００１０】
上記形態によれば、メモリセルに記憶されたデータがビット線に読み出されて、当該ビット線の電圧が上昇すると、第１のキャパシタは、所定の正電圧にプリチャージされた第１のｎ型ＭＯＳトランジスタのゲート電圧をさらに上昇させる。従って、上記形態によれば、極めて簡易な構成で、ビット線の電圧に基づいて第１のｎ型ＭＯＳトランジスタのオン抵抗を制御できるので、回路規模やチップ面積の小さい強誘電体メモリ装置を提供することができる。
【００１１】
（３）この強誘電体メモリ装置において、
前記第１のキャパシタが強誘電体キャパシタであってもよい。
【００１２】
上記形態によれば、容量を大きく保ちつつキャパシタ面積の縮小化を図ることができるので、回路規模やチップ面積をさらに小さくすることができる。
【００１３】
（４）この強誘電体メモリ装置において、
前記第２のプリチャージ部は、前記ゲートを、前記第１のｎ型ＭＯＳトランジスタの閾値電圧にプリチャージしてもよい。
【００１４】
上記形態によれば、ビット線の電圧変化が微小な場合であっても、第１のｎ型ＭＯＳトランジスタをオンさせて、さらにオン抵抗を制御することができる。
【００１５】
（５）この強誘電体メモリ装置において、
前記電圧制御部は、前記第１のｎ型ＭＯＳトランジスタのドレインと前記ビット線との間に設けられた第２のキャパシタを有してもよい。
【００１６】
上記形態によれば、極めて簡易な構成で、第１のｎ型ＭＯＳトランジスタのドレイン電圧の変化に基づいて、ビット線の電圧を変化させることができる。
【００１７】
（６）この強誘電体メモリ装置において、
前記第２のキャパシタが強誘電体キャパシタであってもよい。
【００１８】
上記形態によれば、容量を大きく保ちつつキャパシタ面積の縮小化を図ることができるので、回路規模やチップ面積をさらに小さくすることができる。
【００１９】
（７）この強誘電体メモリ装置において、
前記第１の電圧は、接地電圧であってもよい。
【００２０】
上記形態によれば、センスアンプにおいて使用する電圧の範囲を、接地電圧から所定の正電圧とすることができるので、高速かつ電圧制御が容易で、レベルシフト回路を不要とする強誘電体メモリ装置を提供することができる。
【００２１】
（８）この強誘電体メモリ装置において、
前記複数のセンスアンプのうち、第１のセンスアンプが前記ラッチ型センスアンプの第１の入力部に接続され、第２のセンスアンプが当該ラッチ型センスアンプの第２の入力部に接続されてもよい。
【００２２】
上記形態によれば、第１のセンスアンプの出力と、第２のセンスアンプの出力とを比較することにより、読み出し動作を行うことができる。
【００２３】
（９）この強誘電体メモリ装置において、
前記複数のセンスアンプのうち、第１のセンスアンプが前記複数のラッチ型センスアンプの複数の第１の入力部に共通接続され、複数の第２のセンスアンプが前記複数のラッチ型センスアンプの複数の第２の入力部にそれぞれ接続されてもよい。
【００２４】
上記形態によれば、第１のセンスアンプの出力を参照電圧として各第２のセンスアンプの出力と比較することにより、読み出し動作を行うことができる。
【００２５】
（１０）この強誘電体メモリ装置において、
前記第１及び第２のセンスアンプのそれぞれと、前記ラッチ型センスアンプとの間に設けられた電圧変換回路をさらに含んでもよい。
【００２６】
上記形態によれば、第１及び第２のセンスアンプに寄生する容量の大きさに依存することなく、所定電圧をラッチ型センスアンプに入力することができる。
【００２７】
（１１）この強誘電体メモリ装置において、
電圧発生回路をさらに含み、
前記電圧発生回路は、前記ラッチ型センスアンプの第１の入力部に第１のスイッチを介して接続され、かつ第２の入力部に第２のスイッチを介して接続され、
前記複数のセンスアンプのうち、第１のセンスアンプが前記ラッチ型センスアンプの前記第１の入力部に第３のスイッチを介して接続され、第２のセンスアンプが前記ラッチ型センスアンプの前記第２の入力部に第４のスイッチを介して接続され、
前記第１及び第４のスイッチが共にオン・オフ制御され、
前記第２及び第３のスイッチが共にオン・オフ制御されてもよい。
【００２８】
上記形態によれば、電圧発生回路が生成する所定電圧を参照電圧としてセンスアンプの出力と比較することにより、読み出し動作を行うことができる。また、上記形態によれば、参照電圧が固定されるので、メモリセルのばらつきに影響して変動することがないため、読み出し動作のさらなる安定化を図ることができる。さらに、２つのビット線についてラッチ型センスアンプが共有されるので、回路規模やチップ面積をさらに小さくすることができる。
【００２９】
（１２）この強誘電体メモリ装置において、
前記複数のメモリセルは、第１及び第２のメモリセルアレイに設けられ、
前記第１のセンスアンプは、前記第１のメモリセルアレイに設けられるメモリセルから読み出されたデータを増幅し、
前記第２のセンスアンプは、前記第２のメモリセルアレイに設けられるメモリセルから読み出されたデータを増幅し、
前記複数のラッチ型センスアンプは、前記第１のメモリセルアレイと前記第２のメモリセルアレイの間の領域に設けられてもよい。
【００３０】
（１３）この強誘電体メモリ装置において、
電圧発生回路をさらに含み、
前記電圧発生回路がスイッチを介して前記複数のラッチ型センスアンプの複数の第１の入力部に共通接続され、前記複数のセンスアンプが前記複数のラッチ型センスアンプの複数の第２の入力部にそれぞれ接続されてもよい。
【００３１】
上記形態によれば、電圧発生回路が生成する所定電圧を参照電圧としてセンスアンプの出力と比較することにより、読み出し動作を行うことができる。また、上記形態によれば、参照電圧が固定されるので、メモリセルのばらつきに影響して変動することがないため、読み出し動作のさらなる安定化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００３３】
（参考例に係る第１の実施の形態）
図１は、本実施の形態に係る強誘電体メモリ装置を示す図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、ｎ型ＭＯＳトランジスタ１４０と、センスアンプ１５０と、基準電圧発生部１７０と、判定部１８０とを備えて構成される。
【００３４】
また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎと、ダミービット線ＤＢＬとを備えて構成される。
【００３５】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
【００３６】
ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
【００３７】
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端（ｎ型ＭＯＳトランジスタ側）の電位に対して、他方端（プレート線側）の電位が、その抗電圧より高くなった場合に"０"を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に“１”を記憶する。
【００３８】
ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電位を、他のワード線ＷＬの電位より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセルＭＣを選択する。
【００３９】
プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。そして、プレート線制御部１３０は、当該所定のプレート線ＰＬを選択する。
【００４０】
ｎ型ＭＯＳトランジスタ１４０は、ソースが接地されており、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１４０は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを接地するか否かを切り換える。
【００４１】
センスアンプ１５０は、第１のキャパシタの一例であるキャパシタ１５２と、ｎ型ＭＯＳトランジスタ１５４及び１５６と、ｐ型ＭＯＳトランジスタ１５８と、第２のキャパシタの一例であるキャパシタ１６０とを有して構成される。センスアンプ１５０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに対応してそれぞれ設けられており、メモリセルＭＣからデータが読み出されたときのダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を増幅して出力する。
【００４２】
キャパシタ１５２は、その一方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、他方端がｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、キャパシタ１５２は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を変化させる。
【００４３】
ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインがセンスアンプ１５０の出力に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフし、さらに、オン時には、ゲート電圧に基づいて、ソース・ドレイン間の抵抗を制御する。
【００４４】
ｎ型ＭＯＳトランジスタ１５６は、ソースがｎ型ＭＯＳトランジスタ１５４のゲートに接続されており、ドレインに、ｎ型ＭＯＳトランジスタ１５４の閾値電圧付近の電圧Ｖｔｈが供給されている。そして、ｎ型ＭＯＳトランジスタ１５６は、ゲートに供給される信号ＰＲＥの電圧に基づいて、ｎ型ＭＯＳトランジスタのゲートをその閾値電圧付近に充電する。
【００４５】
ｐ型ＭＯＳトランジスタ１５８は、ソースに第２の電圧の一例である、強誘電体メモリ装置の動作電圧ＶＣＣが供給されており、ドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレインを電圧ＶＣＣに充電する。
【００４６】
キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を変化させる。
【００４７】
基準電圧発生部１７０及び判定部１８０は、それぞれ、ｐ型ＭＯＳトランジスタ１７２及び１８２と、ｎ型ＭＯＳトランジスタ１７４及び１８４とを有して構成される。そして、判定部１８０は、センスアンプ１５０の出力と基準電圧発生部１７０の出力とを比較して、メモリセルＭＣに記憶されたデータを判定する。
【００４８】
具体的には、ｐ型ＭＯＳトランジスタ１７２及び１８２は、ゲートにセンスアンプ１５０の出力、すなわち、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧が供給されており、ドレインがそれぞれｎ型ＭＯＳトランジスタ１７４及び１８４のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１７４のゲートは、そのドレインに接続されており、さらに、ｎ型ＭＯＳトランジスタ１８４は、ゲートがｎ型ＭＯＳトランジスタ１７４のゲート及びドレインと接続されており、ソースが接地されている。すなわち、ｐ型ＭＯＳトランジスタ１７２及びｎ型ＭＯＳトランジスタ１７４と、ｐ型ＭＯＳトランジスタ１８２及びｎ型ＭＯＳトランジスタ１８４とは、カレントミラーを構成している。
【００４９】
図２は、本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１及びプレート線ＰＬ１を選択して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置の動作について説明する。
【００５０】
以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の動作電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００５１】
まず、初期状態において、信号ＢＬＥＱはＨ論理を示しており、各ｎ型ＭＯＳトランジスタ１４０はオンし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧は、接地電圧となる。そして、信号ＢＬＥＱがＬ論理となり、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは接地電圧にプリチャージされる。
【００５２】
また、初期状態において、信号ＰＲＥはＨ論理を示し、信号／ＰＲＥはＬ論理を示しており、ｎ型ＭＯＳトランジスタ１５６及びｐ型ＭＯＳトランジスタ１５８はオンし、ｎ型ＭＯＳトランジスタ１５４のゲート電圧は、閾値電圧Ｖｔｈとなり、ドレイン電圧はＶＣＣとなる。そして、信号ＰＲＥがＬ論理となり、信号／ＰＲＥがＨ論理となって、ｎ型ＭＯＳトランジスタ１５４のゲート及びドレインは、それぞれＶｔｈ及びＶＣＣにプリチャージされる。
【００５３】
次に、ワード線制御部１２０は、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続される。
【００５４】
次に、プレート線制御部１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を基準として、ＶＣＣがかかる。
【００５５】
これにより、強誘電体キャパシタＣに記憶されたデータに応じて、当該強誘電体キャパシタＣから取り出された電荷が、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出されるので、各メモリセルＭＣに記憶されたデータに基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧が上昇する。具体的には、メモリセルＭＣに記憶されたデータが"１"である場合のダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧（図中点線）は、当該データが"０"である場合のダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧（図中実線）よりも高くなる。
【００５６】
メモリセルＭＣからデータが読み出されて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧、すなわち、キャパシタ１５２の一方端の電圧が上昇すると、キャパシタ１５２は、一方端の電圧に基づいて、他方端の電圧、すなわち、ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇを上昇させる。
【００５７】
ｎ型ＭＯＳトランジスタ１５４のゲート電圧Ｖｇは閾値電圧であるＶｔｈにプリチャージされているので、キャパシタ１５２の一方端の電圧が上昇すると、ゲート電圧ＶｇはＶｔｈより高い電圧となり、ｎ型ＭＯＳトランジスタ１５４がオンする。
【００５８】
ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗（オン抵抗）を介して、接地されたソースと接続される。また、ｎ型ＭＯＳトランジスタのチャネル抵抗の大きさは、ゲート電圧Ｖｇの大きさによって変化する。すなわち、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗の大きさは、メモリセルＭＣに記憶されたデータに応じて変化する。
【００５９】
従って、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧Ｖｄは、メモリセルＭＣに記憶されたデータが"０"である場合に比して、当該データが"１"である場合の方が、大きく低下することとなる。すなわち、ｎ型ＭＯＳトランジスタ１５４は、ゲート電圧Ｖｇの微小な変化を、ドレイン電圧Ｖｄを変化させることによって大きく増幅することができる。
【００６０】
また、ドレイン電圧Ｖｄ、すなわち、キャパシタ１６０の一方端の電圧が低下すると、キャパシタ１６０は、当該低下に基づいて、その他方端、すなわち、ビット線ＢＬ１〜ｎの電圧上昇を抑える。これにより、ビット線ＢＬ１〜ｎとプレート線ＰＬ１との電位差、すなわち、強誘電体キャパシタＣにかかる電圧を大きく保つことができるので、ビット線ＢＬ１〜ｎに放出される電荷量が増加させることができる。
【００６１】
また、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧Ｖｄが変化すると、それに応じて、基準電圧発生部１７０及び判定部１８０のカレントミラーを構成するｐ型ＭＯＳトランジスタ１７２及び１８２のゲート電圧が変化する。
【００６２】
そして、本実施形態において、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣには"０"が記憶されている。また、当該強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣよりも大きく設定している。このため、当該強誘電体キャパシタＣからダミービット線ＤＢＬに放出される電荷量は、"０"が記憶された強誘電体キャパシタＣからビット線ＢＬ１〜ｎに放出される電荷量よりも多い。従って、基準電圧発生部１７０のｐ型ＭＯＳトランジスタ１７２のゲートには、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが"０"である場合のドレイン電圧Ｖｄと、当該データが"１"である場合のドレイン電圧との間の電圧が、基準電圧として供給される。
【００６３】
そして、判定部１８０は、ｐ型ＭＯＳトランジスタ１７２のゲート電圧と、ｐ型ＭＯＳトランジスタ１８２のゲート電圧とを比較して、メモリセルＭＣに記憶されたデータを判定する。具体的には、ｐ型ＭＯＳトランジスタ１８２のゲート電圧がｐ型ＭＯＳトランジスタ１７２のゲート電圧よりも高い場合、すなわち、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが"０"である場合、判定部１８０の出力であるｐ型ＭＯＳトランジスタ１８２のドレイン電圧が上昇し、当該データが"１"である場合、当該ドレイン電圧は低下する。以上の動作により、本実施形態の強誘電体メモリ装置において、強誘電体キャパシタＣに記憶されたデータが読み出される。
【００６４】
本実施形態によれば、ビット線ＢＬ１〜ｎの電圧は、メモリセルＭＣに記憶されたデータに基づいて変化し、トランジスタ制御部の一例であるキャパシタ１５２及びｎ型ＭＯＳトランジスタ１５６は、ｎ型ＭＯＳトランジスタ１５４をオンし、さらにそのオン抵抗を制御することとなる。そして、ｎ型ＭＯＳトランジスタ１５４のオン抵抗は、ビット線ＢＬ１〜ｎの電圧の微小な変化によっても大きく変化させることができる。従って、本実施形態によれば、極めて簡易な構成で、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の低下量を、メモリセルＭＣに記憶されたデータに基づいて、大きく異ならせることができるので、回路規模やチップ面積が小さく、制御が簡単で高速かつ読み出しマージンが大きい強誘電体メモリ装置を提供することができる。もちろん、回路規模がきわめて小さいため、多数の読み出し回路を配置することで、同時に読み出せるビット数を増加させることができる。
【００６５】
また、本実施形態によれば、電圧制御部がビット線ＢＬ１〜ｎの電圧の上昇を抑えるので、メモリセルＭＣにかかる電圧の低下を防ぐことができる。従って、本実施形態によれば、読み出しマージンをさらに大きくすることができる。
【００６６】
本実施形態によれば、メモリセルＭＣにかかる電圧が読み出し動作によって低下しないため、メモリセルＭＣに記憶されたデータがビット線ＢＬ１〜ｎに十分に読み出される。このとき、当該ビット線ＢＬ１〜ｎの電圧及びｎ型ＭＯＳトランジスタ１５４のゲート電圧はメモリセルＭＣに記憶されたデータが十分に読み出されるまで維持される。従って、本実施形態によれば、極めて簡易な構成で、メモリセルＭＣに記憶されたデータに基づいてドレイン電圧Ｖｄを十分に低下させることができるので、回路規模やチップ面積の小さい強誘電体メモリ装置を提供することができる。また、ビット線ＢＬ１〜ｎの電圧変化が微小な場合であっても、オン抵抗を制御することができる。
【００６７】
本実施形態によれば、キャパシタ１６０を備えるので、極めて簡易な構成で、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ビット線ＢＬ１〜ｎの電圧を変化させることができる。
【００６８】
本実施形態によれば、センスアンプ１５０において使用する電圧の範囲を、強誘電体メモリ装置において使用する接地電圧から動作電圧ＶＣＣの範囲とすることができるので、高速かつ電圧制御が容易で、レベルシフト回路を不要とする強誘電体メモリ装置を提供することができる。
【００６９】
本実施形態によれば、基準電圧発生部１７０を備えるので、参照電圧を生成する構成を有しなくてもメモリセルＭＣに記憶されたデータを判定でき、回路規模やチップ面積がさらに小さい強誘電体メモリ装置を提供することができる。
【００７０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る強誘電体メモリ装置の一部を示す図であり、図４は、図３のラッチ型センスアンプの回路図である。本実施の形態は、上述した実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００７１】
本実施の形態に係る強誘電体メモリ装置は、ラッチ型センスアンプ２００をさらに含み、当該ラッチ型センスアンプ２００は、上述したセンスアンプ１５０（図１参照）にスイッチＳＷを介して接続され、センスアンプ１５０から出力されたデータをさらに増幅する。詳しくは、ラッチ型センスアンプ２００は、第１及び第２のインバータ２１０，２２０が互いに入力と出力とが接続されて構成され、第１のインバータ２１０の出力と第２のインバータ２２０の入力に相当する第１の入力部２００Ａと、第１のインバータ２１０の入力と第２のインバータ２２０の出力に相当する第２の入力部２００Ｂと、を有する。図４に示すように、第１のインバータ２１０は、ｎ型ＭＯＳトランジスタ２１２のソースが接地され、ｐ型ＭＯＳトランジスタ２１４のソースが動作電圧ＶＣＣに接続され、さらに各ＭＯＳトランジスタ２１２，２１４のドレイン同士が接続されて構成されている。第２のインバータ２２０も同様に、ｎ型ＭＯＳトランジスタ２２２のソースが接地され、ｐ型ＭＯＳトランジスタ２２４のソースが動作電圧ＶＣＣに接続され、さらに各ＭＯＳトランジスタ２２２，２２４のドレイン同士が接続されて構成されている。
【００７２】
また、本実施の形態に係る強誘電体メモリ装置は、ビット線ＢＬ１から供給されるデータを増幅する第１のセンスアンプ１５０Ａと、ビット線ＢＬ２から供給されるデータを増幅する第２のセンスアンプ１５０Ｂと、を含み、第１のセンスアンプ１５０ＡがスイッチＳＷを介してラッチ型センスアンプ２００の第１の入力部２００Ａに接続され、第２のセンスアンプ１５０ＢがスイッチＳＷを介してラッチ型センスアンプ２００の第２の入力部２００Ｂに接続されている。第１及び第２のセンスアンプ１５０Ａ，１５０Ｂは、上述したセンスアンプ１５０と同一回路構成を有している。また、各スイッチＳＷは、例えばｎ型ＭＯＳトランジスタであり、各ｎ型ＭＯＳトランジスタのゲートにはセレクト線ＳＥＬが共通接続されている。
【００７３】
このように本実施の形態では、ダミービット線ＤＢＬに接続されるメモリセルのデータに基づいて参照電圧を生成する１Ｔ１Ｃ型の形態（上述した参考例）とは異なり、ビット線ＢＬ１に接続されるメモリセルのデータを、他のビット線ＢＬ２に接続されるメモリセルの反対データと比較することにより読み出し動作を行う２Ｔ２Ｃ型の形態を採用している。
【００７４】
なお、本実施の形態及び以下に説明する実施の形態では、上述した基準電圧発生部１７０及び判定部１８０は省略することができる。
【００７５】
次に、本実施の形態に係る強誘電体メモリ装置の動作を、データの読み出し動作を例として説明する。
【００７６】
図３に示すように、セレクト線ＳＥＬの信号がＨ論理を示すと各ｎ型ＭＯＳトランジスタ（すなわちスイッチＳＷ）がオンし、第１のセンスアンプ１５０Ａから出力されるデータがラッチ型センスアンプ２００の第１の入力部２００Ａに入力され、第２のセンスアンプ１５０Ｂから出力されるデータがラッチ型センスアンプ２００の第２の入力部２００Ｂに入力される。ラッチ型センスアンプ２００では、第１及び第２のインバータ２１０，２２０の動作電圧（ＶＣＣ及び接地電圧）に基づいて、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂの各出力電圧が増幅される。例えば、第１のセンスアンプ１５０Ａのデータ“０”に対応する出力電圧（例えば１Ｖ）は、ＶＣＣにプルアップされ、第２のセンスアンプ１５０Ｂのデータ“１”に対応する出力電圧（例えば０．５Ｖ）は、０Ｖにプルダウンされる。こうして、ラッチ型センスアンプ２００を設けることによって、さらに読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
【００７７】
また、ラッチ型センスアンプ２００が動作し、増幅されたデータが出力されるときに、セレクト線ＳＥＬの信号をＬ論理とし、各ｎ型ＭＯＳトランジスタ（すなわちスイッチＳＷ）をオフする。これによれば、ラッチ型センスアンプ２００によって増幅されたデータが、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂに逆入力されるのを回避し、センスアンプの誤動作等を防止することができる。
【００７８】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る強誘電体メモリ装置の一部を示す図であり、図６は、図５の電圧変換回路の一例を示す図である。本実施の形態においても、上述した全ての実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００７９】
本実施の形態に係る強誘電体メモリ装置は、１Ｔ１Ｃ型であって、ダミービット線ＤＢＬに接続されるメモリセルのデータに基づいて参照電圧を生成する形態を採用する。詳しくは、強誘電体メモリ装置は、ダミービット線ＤＢＬから供給されるデータを増幅する第１のセンスアンプ１５０Ａと、複数のビット線ＢＬ１，２，…から供給されるデータを増幅する複数の第２のセンスアンプ１５０Ｂと、を含む。第１のセンスアンプ１５０Ａは、スイッチＳＷを介して、複数のラッチ型センスアンプ２００の各第１の入力部２００Ａに共通接続され、一方、複数の第２のセンスアンプ１５０Ｂは、スイッチＳＷを介して、複数のラッチ型センスアンプ２００の複数の第２の入力部２００Ｂにそれぞれ接続されている。このように、本実施の形態では、１つの第１のセンスアンプ１５０Ａに対して複数のラッチ型センスアンプ２００が対応する一方で、１つの第２のセンスアンプ１５０Ｂに対して１つのラッチ型センスアンプ２００が対応する。そのため、第１のセンスアンプ１５０Ａの出力には、複数のラッチ型センスアンプ２００が接続されることに起因する無視できない容量が寄生し、第１のセンスアンプ１５０Ａによって所定電圧である参照電圧を生成することが難しい場合がある。
【００８０】
そこで、本実施の形態では、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂの出力側、すなわち第１及び第２のセンスアンプ１５０Ａ，１５０Ｂのそれぞれと、ラッチ型センスアンプ２００との間に電圧変換回路（Ｖｓｈｉｆｔ）２３０を設けている。具体的には、各電圧変換回路２３０は、第１及び第２のセンスアンプ１５０Ａ，１５０ＢのそれぞれとスイッチＳＷとの間に設けられる。これによれば、第１及び第２のセンスアンプ１５０Ａの出力，１５０Ｂの出力に寄生する容量の大きさに依存することなく、所定電圧をラッチ型センスアンプ２００に入力することができる。
【００８１】
図６に示す例では、電圧変換回路２３０は、ｐ型ＭＯＳトランジスタ２３２のソースが動作電圧ＶＣＣに接続され、ｐ型ＭＯＳトランジスタのドレインが抵抗成分２３４の一方に接続され、抵抗成分２３４の他方が接地されて構成されており、ｐ型ＭＯＳトランジスタ２３２のゲートに入力部を有し、ｐ型ＭＯＳトランジスタ２３２及び抵抗成分２３４の間に出力部を有する。なお、抵抗成分２３４は、抵抗器又はｎ型ＭＯＳトランジスタなど、定電流を生成できるものであれば限定されるものではない。
【００８２】
次に、本実施の形態に係る強誘電体メモリ装置の動作を、データの読み出し動作を例として説明する。
【００８３】
セレクト線ＳＥＬの信号がＨ論理を示すと各ｎ型ＭＯＳトランジスタ（すなわちスイッチＳＷ）がオンし、第１のセンスアンプ１５０Ａから出力されるデータが、電圧変換回路２３０を介して、複数のラッチ型センスアンプ２００の複数の第１の入力部２００Ａにそれぞれ入力される。一方、第２のセンスアンプ１５０Ｂから出力されるデータは、電圧変換回路２３０を介して、ラッチ型センスアンプ２００の第２の入力部２００Ｂに入力される。ラッチ型センスアンプ２００では、既に説明したように、その動作電圧（ＶＣＣ及び接地電圧）に基づいて、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂの各出力電圧が増幅される。こうして、ラッチ型センスアンプ２００を設けることによって、さらに読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
【００８４】
また、ラッチ型センスアンプ２００が動作し、増幅されたデータが出力されるときに、セレクト線ＳＥＬの信号をＬ論理とし、各ｎ型ＭＯＳトランジスタ（すなわちスイッチＳＷ）をオフする。これによれば、ラッチ型センスアンプ２００によって増幅されたデータが、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂに逆入力されるのを回避し、センスアンプの誤動作等を防止することができる。
【００８５】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る強誘電体メモリ装置の一部を示す図であり、図８は、変形例を示す図である。本実施の形態においても、上述した全ての実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００８６】
本実施の形態に係る強誘電体メモリ装置は、ダミービット線ＤＢＬに接続されるメモリセルのデータに基づいて参照電圧を生成する形態とは異なり、電圧発生回路（Ｖｒｅｆ発生回路）２４０に基づいて参照電圧を生成する１Ｔ１Ｃ型の形態を採用する。詳しくは、電圧発生回路２４０は、スイッチＳＷを介してラッチ型センスアンプ２００に接続されている。図７に示す例では、電圧発生回路２４０は、スイッチＳＷを介して複数のラッチ型センスアンプ２００の複数の第１の入力部２００Ａに共通接続され、一方、複数のビット線ＢＬ１，２，…から供給されるデータを増幅する複数のセンスアンプ１５０は、スイッチＳＷを介して複数のラッチ型センスアンプ２００の複数の第２の入力部２００Ｂにそれぞれ接続されている。電圧発生回路２４０は、予め決められた所定電圧、すなわち、データ“０”及び“１”の略中間に対応する所定電圧（例えば０．７５Ｖ）を発生するので、複数のラッチ型センスアンプ２００に共通接続することによる寄生容量の問題が解消され、より安定して読み出し動作を行うことができる。さらに、参照電圧は固定であるため、メモリセルのばらつきに影響して変動することがなく、読み出し動作のさらなる安定化を図ることができる。
【００８７】
図７に示す例では、１つのセンスアンプ１５０に対して１つのラッチ型センスアンプ２００が対応しているが、変形例として、図８に示すように、１つのラッチ型センスアンプ２００を第１及び第２のセンスアンプ１５０Ａ，１５０Ｂで共有することもできる。
【００８８】
図８に示す例では、電圧発生回路２４０は、第１のスイッチＳＷ１を介してラッチ型センスアンプ２００の第１の入力部２００Ａに接続され、かつ第２のスイッチＳＷ２を介してラッチ型センスアンプ２００の第２の入力部２００Ｂに接続されている。一方、第１のセンスアンプ１５０Ａは、第３のスイッチＳＷ３を介してラッチ型センスアンプ２００の第１の入力部２００Ａに接続され、第２のセンスアンプ１５０Ｂは、第４のスイッチＳＷ４を介してラッチ型センスアンプ２００の第２の入力部２００Ｂに接続されている。そして、各スイッチは、第１及び第４のスイッチＳＷ１，４が共にオン・オフ制御されるようにセレクト線ＳＥＬ１により各ｎ型ＭＯＳトランジスタのゲートが共通接続され、第２及び第３のスイッチＳＷ２，３が共にオン・オフ制御されるようにセレクト線ＳＥＬ２により各ｎ型ＭＯＳトランジスタのゲートが共通接続されている。こうして、セレクト線ＳＥＬ１，２の一方の信号をＨ論理とし他方をＬ論理とすることにより、ラッチ型センスアンプ２００の一方に、電圧発生回路２４０から供給される所定電圧を入力し、他方に、センスアンプから供給されるデータを入力することができる。
【００８９】
なお、同一のラッチ型センスアンプ２００に対応する２つのビット線ＢＬ１，２は、それぞれ異なるワード線が選択される場合にデータが読み出されるように設定する。すなわち、いずれかのワード線が選択される場合にビット線ＢＬ１から第１のセンスアンプ１５０Ａにデータが供給され、図示しない他のワード線が選択される場合にビット線ＢＬ２から第２のセンスアンプ１５０Ｂにデータが供給されるように設定することができる。
【００９０】
本実施の形態及び変形例に係る強誘電体メモリ装置の動作は、参照電圧の供給形態及びそれに伴う構成が異なる点を除き、第３の実施の形態で説明した内容を適用することができる。
【００９１】
（第５の実施の形態）
図９及び図１０は、本発明の第５の実施の形態に係る強誘電体メモリ装置を示す図であり、いずれも、複数のメモリセルが設けられた第１及び第２のメモリセル１１０Ａ，１１０Ｂを有する、いわゆるオープンビット線方式を採用した例を示す図である。
【００９２】
本実施の形態に係る強誘電体メモリ装置では、第１のメモリセル１１０Ａに設けられた各メモリセルから供給されるデータが、第１のセンスアンプ１５０Ａ及びスイッチＳＷを介して、ラッチ型センスアンプ２００の第１の入力部２００Ａに供給され、一方、第２のメモリセル１１０Ｂに設けられた各メモリセルから供給されるデータが、第２のセンスアンプ１５０Ｂ及びスイッチＳＷを介して、ラッチ型センスアンプ２００の第２の入力部２００Ｂに供給される。複数のラッチ型センスアンプ２００は、第１及び第２のメモリセルアレイ１１０Ａ，１１０Ｂの間の領域に設けられている。
【００９３】
図９に示す例では、１Ｔ１Ｃ型であって、ダミーメモリセルＤＭＣのデータに基づいて参照電圧を生成する形態が示されている。具体的には、第１のメモリセルアレイ１１０Ａには、複数のワード線ＷＬ１−１〜１−ｍ及び複数のビット線に対応して複数のメモリセルＭＣが設けられ、ダミーワード線ＤＷＬ１及び複数のビット線に対応して複数のダミーメモリセルＤＭＣが設けられている。すなわち、いずれか１つのビット線には、複数のメモリセルＭＣ及び１つのダミーメモリセルＤＭＣが接続されている。そして、各ビット線は、第１のセンスアンプ１５０Ａに接続されている。
【００９４】
一方、第２のメモリセルアレイ１１０Ｂには、複数のワード線ＷＬ２−１〜２−ｍ及び複数のビット線に対応して複数のメモリセルＭＣが設けられ、ダミーワード線ＤＷＬ２及び複数のビット線に対応して複数のダミーメモリセルＤＭＣが設けられている。すなわち、いずれか１つのビット線には、複数のメモリセルＭＣ及び１つのダミーメモリセルＤＭＣが接続されている。そして、各ビット線は、第２のセンスアンプ１５０Ｂに接続されている。
【００９５】
この強誘電体メモリ装置では、第１のメモリセルアレイ１１０ＡにおいてメモリセルＭＣに記憶されているデータを選択する場合（すなわちワード線ＷＬ１−１〜１−ｍのいずれかを選択する場合）には、第２のメモリセルアレイ１１０Ｂにおいては、ダミーメモリセルＤＭＣに記憶されているデータを選択する（すなわちダミーワード線ＤＷＬ２を選択する）。これにより、第１のセンスアンプ１５０Ａには、読み出すべきデータ“０”又は“１”が供給され、一方で、第２のセンスアンプ１５０Ｂには、参照すべきデータ“０”又は“１”の中間に対応する所定電圧が供給される。そして、第１及び第２のセンスアンプ１５０Ａ，１５０Ｂの出力は、各スイッチＳＷを介して、ラッチ型センスアンプ２００に入力され、当該ラッチ型センスアンプ２００においてさらに増幅される。
【００９６】
図１０に示す強誘電体メモリ装置は、１Ｔ１Ｃ型であって、電圧発生回路２４０に基づいて参照電圧を生成する形態を有し、さらに、１つのラッチ型センスアンプ２００が第１及び第２のセンスアンプ１５０Ａ，１５０Ｂにより共有されている。すなわち、この強誘電体メモリ装置は、各センスアンプ１５０Ａ，１５０Ｂには、互いに異なるメモリセルアレイ１１０Ａ，１１０Ｂに属するメモリセルＭＣのデータが供給される点を除き、図８に示す形態と同一形態を有している。なお、各スイッチＳＷ１〜４の制御については、図８に示す形態において説明したとおりである。
【００９７】
上記実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９８】
例えば上記実施形態において、参照電圧をメモリセルに記憶されるデータに基づいて生成する場合、当該メモリセルの強誘電体キャパシタＣの面積を大きくして"０"を記憶してもよいし、当該メモリセルの強誘電体キャパシタＣの面積を小さくして"１"を記憶してもよい。また、第１の実施の形態において、当該メモリセルの強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣの面積と等しくし、ｐ型ＭＯＳトランジスタ１７２の駆動能力をｐ型ＭＯＳトランジスタ１８２の駆動能力より大きくする、あるいはｎ型ＭＯＳトランジスタ１７４の駆動能力をｎ型ＭＯＳトランジスタ１８４の駆動能力より小さくしてもよい。
【００９９】
また、例えば上記実施形態において、センスアンプ１５０のキャパシタ１５２，１６０のいずれか１つ又は両方を強誘電体キャパシタにしてもよい。これにより、容量を大きく保ちつつキャパシタ面積の縮小化を図ることができるので、回路規模やチップ面積をさらに小さくすることができる。
【０１００】
また、例えば上記実施形態において、２Ｔ２Ｃ型の形態をオープンビット線方式に適用してもよい。その場合、一対の各メモリセルは互いに異なるメモリセルアレイに設けられる。
【図面の簡単な説明】
【０１０１】
【図１】第１の実施の形態に係る強誘電体メモリ装置を示す図である。
【図２】第１の実施の形態に係る強誘電体メモリ装置の動作を示すタイミングチャートである。
【図３】第２の実施の形態に係る強誘電体メモリ装置の一部を示す図である。
【図４】図３のラッチ型センスアンプの回路図である。
【図５】第３の実施の形態に係る強誘電体メモリ装置の一部を示す図である。
【図６】図５の電圧変換回路の一例を示す図である。
【図７】第４の実施の形態に係る強誘電体メモリ装置の一部を示す図である。
【図８】第４の実施の形態の変形例を示す図である。
【図９】第５の実施の形態に係る強誘電体メモリ装置を示す図である。
【図１０】第５の実施の形態に係る強誘電体メモリ装置を示す図である。
【符号の説明】
【０１０２】
１１０…メモリセルアレイ  １２０…ワード線制御部  １３０…プレート線制御部
１４０…ｎ型ＭＯＳトランジスタ  １５０…センスアンプ
１５０Ａ…第１のセンスアンプ  １５０Ｂ…第２のセンスアンプ
１５２…キャパシタ  １５４，１５６…ｎ型ＭＯＳトランジスタ
１５８…ｐ型ＭＯＳトランジスタ  １６０…キャパシタ  １７０…基準電圧発生部
１７２，１８２…ｐ型ＭＯＳトランジスタ
１７４，１８４…ｎ型ＭＯＳトランジスタ
１８０…判定部  ２００…ラッチ型センスアンプ  ２１０…第１のインバータ
２１２，２２２…ｎ型ＭＯＳトランジスタ
２１４，２２４…ｐ型ＭＯＳトランジスタ  ２２０…第２のインバータ
２３０…電圧変換回路  ２３２…ｐ型ＭＯＳトランジスタ  ２３４…抵抗成分
２４０…電圧発生回路
【図１】
2007220163.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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