(57)【要約】【課題】スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置を提供する。【解決手段】パワーＭＯＳＦＥＴ１は、水平断面がストライプ形状であるｐ型ピラー層１４、ｎ型ピラー層１５がＹ方向に交互に形成されたスーパージャンクション構造を有している。半導体基板としてのドレイン層１２は、例えば面方位［１００］に対してオフセットされたウェーハであり、そのオフセット方向とスーパージャンクションのストライプ形状長手方向とが略同一とされている。【選択図】図１
2007311669.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上にストライプ形状の平面方向の断面を有する第１導電型の第１半導体ピラー層及び第２導電型の第２半導体ピラー層を周期的に交互に配置してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層に沿って絶縁膜を介して形成された制御電極と
を備え、
前記ストライプ形状の長手方向は、前記第１半導体層のパターンシフトが発生する方向と略同一とされている
ことを特徴とする半導体装置。
【請求項２】
前記第１半導体層は、所定の面方位に対してオフセットされたウェーハであり、そのオフセット方向と前記ストライプ形状の長手方向とが略同一とされていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ピラー層は、前記半導体第１半導体層上に、第１導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
複数の前記エピタキシャル層の各々において前記オフセットに対応した位置にアライメントマークが形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板上に、ストライプ形状の平面方向の断面を有する第１導電型の第１半導体ピラー層及び第２導電型の第２半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基板は、所定の面方位に対してオフセットされており、
前記ピラー層は、前記半導体基板上に、第１導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
前記イオン注入は、最下層の前記エピタキシャル層においては、前記半導体基板又は前記エピタキシャル層上に形成されたアライメントマークに基づいて位置合せを行った後実行され、最下層の前記エピタキシャル層よりも上層の前記エピタキシャル層においては、エピタキシャル成長の条件、及び前記オフセット方向に従ってパターンシフトされるアライメントマークに基づいて前記位置合せを行った後、パターンシフトの量を考慮して前記ピラー層が前記半導体基板に対し略垂直に形成されるようイオン注入位置を補正しつつ実行される
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、ストライプ形状の平面方向の断面を有する第１導電型の第１半導体ピラー層及び第２導電型の第２半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基板は、所定の面方位に対してオフセットされており、
前記ピラー層は、前記半導体基板上に、第１導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、
前記ストライプ形状の長手方向が、前記オフセットの方向と略一致するように前記ピラー層が形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を横方向に交互に形成したスーパージャンクション構造を備えた半導体装置、及び、そのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に形成した構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このようなスーパージャンクション構造は、イオン注入とエピタキシャル成長を繰り返す方法や（例えば、特許文献１参照）、半導体層にトレンチを形成した後このトレンチ内に結晶成長により半導体層を埋め込む方法などにより形成される。
【０００５】
このうち、前者のイオン注入とエピタキシャル成長を繰り返す方法によりスーパージャンクション構造を形成する場合、下層のエピタキシャル層におけるイオン注入位置と、上層のエピタキシャル層におけるイオン注入位置との位置合せが必要となるが、この際位置合せズレが生じることがある。位置合せズレが生じると、スーパージャンクション構造を形成するピラー層が垂直に形成されず、次のような不都合が生じ得る。
（１）ドリフト層の縦方向の実質的な長さが増大し、半導体素子のオン抵抗が増大する。
（２）スーパージャンクション構造が所望のピッチをもって形成されない、または形成されたとしてもｐ／ｎピラー間のチャージバランスが崩れる。これにより、半導体素子の耐圧が低下する。
（３）イオン注入位置のズレにより、各ｐ／ｎピラーの不純物濃度プロファイルが崩れる。
【０００６】
従って、イオン注入の位置合せズレが生じないようにすること、或いは、位置合せズレが生じたとしても半導体素子の性能が低下しないようにすることが必要となる。
【特許文献１】特開２００１−１１９０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に、前記第１半導体層の表面に平行な断面がストライプ形状である第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを周期的に交互に配置してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層に沿って絶縁膜を介して形成された制御電極とを備え、前記ストライプ形状の長手方向は、前記第１半導体層のパターンシフトが発生する方向と略同一とされていることを特徴とする。
【０００９】
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、ストライプ形状の平面方向の断面を有する第１導電型の第１半導体ピラー層及び第２導電型の第２半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、前記半導体基板は、所定の面方位に対してオフセットされており、前記ピラー層は、前記半導体基板上に、第１導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、前記イオン注入は、最下層の前記エピタキシャル層においては、前記半導体基板又は前記エピタキシャル層上に形成されたアライメントマークに基づいて位置合せを行った後実行され、最下層の前記エピタキシャル層よりも上層の前記エピタキシャル層においては、エピタキシャル成長の条件、及び前記オフセットの方向に従ってパターンシフトされるアライメントマークに基づいて、前記位置合せを行った後、パターンシフトの量を考慮して前記ピラー層が前記半導体基板に対し略垂直に形成されるようイオン注入位置を補正しつつ実行されることを特徴とする。
【００１０】
本発明の別の一態様に係る半導体装置の製造方法は、半導体基板上に、ストライプ形状の平面方向の断面を有する第１導電型の第１半導体ピラー層及び第２導電型の第２半導体ピラー層を周期的に交互に配置してなるピラー層を有する半導体装置を製造する半導体装置の製造方法において、前記半導体基板は、所定の面方位に対してオフセットされており、前記ピラー層は、前記半導体基板上に、第１導電型のエピタキシャル層を成長させる工程と、前記エピタキシャル層に対しイオン注入を行う工程とを繰り返し実行することにより形成され、前記ストライプ形状の長手方向が、前記オフセットの方向と略一致するように前記ピラー層が形成されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、スーパージャンクション構造のピラー層を基板に対し略垂直に形成した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。
【００１３】
（第１の実施形態）  図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図（ＹＺ面）である。このＭＯＳＦＥＴでは、半導体基板となるｎ＋型ドレイン層１２上に、ｎ型ピラー層１５となるｎ型エピタキシャル層１３が形成され、このｎ型エピタキシャル層１３のＹ軸方向において等間隔に、ｐ型ピラー層１４が複数個形成されている。この複数個のｐ型ピラー層１４と、それらの間に存在するｎ型エピタキシャル層１３により形成されるｎ型ピラー層１５により、スーパージャンクション構造が形成されている。各ピラー層１４、１５は、図２の平面方向（ＸＹ平面）の断面図に示すように、Ｘ軸方向に延びるストライプ形状の水平方向の断面を有するものとする。
【００１４】
更に、ｐ型ピラー層１４の表面には、ｐ型ベース層１６が選択的に拡散形成され、更にこのｐ型ベース層１６の表面にはｎ型ソース層１７、及びｐ＋型コンタクト層１８が選択的に拡散形成されている。ｐ型ベース層１６、及びｎ型ソース層１７も、ｐ型ピラー層１４、及びｎ型ピラー層１５と同様に、Ｘ軸方向に延在するストライプ形状を有する様に形成されている。
【００１５】
また、ｐ型ベース層１６及びｎ型ソース層１７からｎ型ピラー層１５を介して隣接するｐ型ベース層１６およびｎ型ソース層１７に至る領域上にはゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、たとえば膜厚約０．１μｍの酸化シリコン膜からなる。このゲート絶縁膜１９を介してゲート電極２０が、同様にＸ軸方向を長手方向とするストライプ形状に形成されている。このゲート電極２０を挟むように、ｐ型ベース層１６及びｎ型ソース層１７上には、ソース電極２１が形成されている。ソース電極２１も、ｎ型ソース層１７等と同様にＸ方向を長手方向とするようにストライプ状に形成されている。また、ｎ＋型ドレイン層１２の下面には、ドレイン電極１１が形成されている。
【００１６】
このスーパージャンクション構造部分（ｐ型ピラー層１４、ｎ型ピラー層１５）を形成する工程を、図３〜図６を参照して説明する。まず図３に示すように、ｎ＋型ドレイン層１２となる半導体ウェーハの主面に、ｎ型エピタキシャル層１３となるエピタキシャル層１３−１を、例えば５μｍ程度成長させる。
【００１７】
次に、図４に示すように、エピタキシャル層１３−１上にレジスト膜ＲＳを形成した後、レジスト膜ＲＳをマスクとしてｐ型ドーパント例えばボロン（Ｂ）を注入して、エピタキシャル層１３−１表面に不純物注入領域１４−１を形成する。このマスクの開口部は、形成しようとするスーパージャンクション構造のｐｎピッチに応じて、Ｘ軸方向を長手方向として所定のピッチで形成されたストライプ形状を有している。従って、不純物注入領域１４−１の形状もＸ軸を長手方向とするストライプ形状（立体的には横長の略円柱形状）となる。
【００１８】
次に、図５に示すように、レジスト膜ＲＳを除去した後、ｎ型エピタキシャル層１３−２を、ｎ型エピタキシャル層１３−１上に、例えば５μｍ程度の厚さに成長させる。その後、同様のレジストをマスクとして、不純物注入領域１４−１の直上にボロンを注入して不純物注入領域１４−２を形成する。以下同様に、ｎ型エピタキシャル層１３−ｉを成長させた後、不純物注入領域１４−ｉを形成することを必要回数繰り返す。その後、熱処理工程が実行されることにより、上下方向に連なる不純物注入領域１４−ｉの不純物イオンが拡散して各不純物注入領域が連結されることにより、ｐ型ピラー層１４が形成される。また、これらに挟まれるｎ型ピラー層１５が形成される。
【００１９】
ｐ型ピラー層１４を半導体基板であるドレイン層１２に対し略垂直に真っ直ぐ伸びるように形成するためには、不純物注入領域１４−ｉは、その下層の不純物注入領域１４−ｉ−１の直上に形成する必要がある。ｐ型ピラー層１４、ｎ型ピラー層１５が略垂直方向に真っ直ぐ伸びず、斜め方向に伸びるよう形成されたり、又はうねりをもって形成されたりすることは、ＭＯＳＦＥＴのオン抵抗の増加、耐圧の低下等の不利益を招来する。
【００２０】
不純物注入領域１４−ｉのイオン注入箇所の位置決めを行うため、イオン注入位置の目印としてアライメントマーク（エッチングにより形成される段差）が半導体基板となるドレイン層１２又はエピタキシャル層１３−１の余白位置に付される。
【００２１】
このアライメントマーク（段差）は、その上層にエピタキシャル層１３−ｉを積み増しした場合においても、その積み増ししたエピタキシャル層１３−ｉにおいて（段差として）現れる。このとき、ドレイン層１２に用いられる半導体基板として例えば所謂オフセットの無いウェーハ（インゴッドからの切断面が面方位に沿っているウェーハ）を用いると、エピタキシャル層の多層に亘る堆積を繰り返すうちにアライメントマークの段差が上層のエピタキシャル層１３−ｉでは消滅してしまう所謂ウオッシュアウト現象が生じる。この場合には、アライメントマークを再度エッチング等により形成し直すことが必要となり、工程数が増加してしまう。
【００２２】
これを防止するため、本実施の形態では、半導体基板であるドレイン層１２として、図７に示すようにオフセット方向（オフセット角θｏｆｆ）が３°〜５°傾いた［１１１］ウェーハ（又は［１００］ウェーハ）１２Ｗが用いられる。このようなオフセットを持たせたウェーハ１２Ｗを用いた場合には、ウオッシュアウト現象は生じず従ってアライメントマークは消失しない。
【００２３】
ただし、このようなオフセットがある場合には、所謂パターンシフトが生ずる。パターンシフトとは、例えば下層の半導体層に形成された段差の位置に比べ、その上面に堆積されたエピタキシャル層に反映される段差の位置がずれる現象のことをいう。すなわち、スーパージャンクション構造を形成するため、図８に示すように、最下層のエピタキシャル層１３−１においては、その余白位置にアライメントマークＭ１を形成し、このアライメントマークＭ１を基準にイオン注入を行う。さらにこのエピタキシャル層１３−１の上にエピタキシャル層１３−２を積層させると、そのエピタキシャル層１３−２においてもアライメントマークＭ１の段差に基づき、アライメントマークＭ２が消失せず現れる。しかしそのアライメントマークＭ２の出現位置は、下層のアライメントマークＭ１の直上ではなく、オフセット方向に応じた斜め方向（エピタキシャル成長の条件（成長速度、時間、温度、使用されるガスの種類、その他）によって変化する）にシフトすることになる。
【００２４】
その上層のエピタキシャル層１３−ｉにおけるアライメントマークＭｉについても同様にパターンシフトが生じる。もっとも、エピタキシャル成長の条件が把握されている限り、アライメントマークＭｉのシフト量は把握できる。
【００２５】
そこで、本実施の形態では、このシフト量をエピタキシャル成長条件に従って算出し、これを考慮してイオン注入位置を補正し、不純物注入領域１４−１、１４−２、・・・、１４−ｉが半導体基板であるドレイン層１２に対し略垂直方向に真っ直ぐに並ぶようにする。具体的に図８に沿って説明する。エピタキシャル層１３−１では、アライメントマークＭ１からｘ方向に距離ｘ１だけ離れた位置にイオン注入を行う。一方、エピタキシャル層１３−１の上層に堆積されたエピタキシャル層１３−２では、アライメントマークＭ２からｘ方向に距離ｘ２だけ離れた位置にイオン注入を行う。このｘ２は、オフセット方向、及びエピタキシャル層１３−２のエピタキシャル成長の条件をパラメータとして、不純物注入領域１４−２が不純物注入領域１４−１の直上となるように算出される。以下、上層のエピタキシャル層１３−ｉでも、シフト量を同様にして算出し、これを考慮して距離ｘｉを補正する。これにより、ピラー層１４は、半導体基板であるドレイン層１２に対し略垂直に真っ直ぐ伸びるように形成される。なお、アライメントマークＭ１は、エピタキシャル層１３−１にエッチングにより形成されてもよいが、代わりにドレイン層１２にアライメントマーク（Ｍ０）を形成し、エピタキシャル層１３−１にはこのアライメントマークＭ０がパターンシフトされて形成されたアライメントマークＭ１を形成するようにしてもよい。
【００２６】
［第２の実施の形態］  次に、本発明の第２の実施の形態のパワーＭＯＳＦＥＴを、図９を参照して説明する。本実施の形態のパワーＭＯＳＦＥＴは、構造としては図１に示すものと略同様であり、スーパージャンクション構造を有する点で共通する。また、半導体基板であるドレイン層１２として、オフセット方向（オフセット角θｏｆｆ）が３°〜５°傾いたウェーハ１２Ｗが用いられる点も、第１の実施の形態と同様である。
【００２７】
ただし、この実施の形態では、図９に示すように、スーパージャンクション構造の水平方向断面のストライプ形状の長手方向が、このオフセット方向と略同一とされている点で、第１の実施の形態と異なっている。ここで、「略同一」とは、たとえばオフセット方向とストライプ形状の長手方向の角度の差が±１％以下である場合を意味するものとする。
【００２８】
オフセットの方向とストライプ形状の長手方向とが同一でない場合、例えば両者が９０°異なる場合でも、第１の実施の形態の図８で説明したような補正を行えば、ピラー層１４、１５を略垂直方向に真っ直ぐ形成することは可能である。しかし、エピタキシャル成長条件が変動して、各エピタキシャル層１３−ｉの厚さ等に誤差が生じると、正確な補正が困難となり、このためピラー層１４、１５も垂直方向に真っ直ぐ形成することができなくなる。
【００２９】
本実施の形態の効果を、図１０を参照して説明する。オフセット方向はピラー層１４、１５のストライプ形状の長手方向と略一致するＸ方向に設定されている。従って、アライメントマークＭ１，Ｍ２・・・Ｍｉの位置も、上層のエピタキシャル層になるほどＸ方向にシフトする（図１０参照）。
【００３０】
アライメントマークＭｉの位置は、エピタキシャル層１３−ｉのエピタキシャル成長条件に従って算出は可能であるが、条件の変動等に起因して、多少の誤差を生じる。しかし、本実施の形態では、ピラー層１４のストライプ形状の長手方向と、オフセット方向とが一致しているので、上記のような誤差が生じたとしても、ピラー層１４の形成位置の誤差がこの長手方向すなわちＸ方向に生じ、ｐｎピッチ方向、すなわちＹ方向には誤差を生じさせない。従って、誤差が生じる環境下においても、ピラー層を半導体基板に対し略垂直方向に真っ直ぐに形成することができる。従って、（１）ドリフト層の縦方向の実質的な長さが増大し、半導体素子のオン抵抗が増大する、（２）スーパージャンクション構造が所望のピッチをもって形成されない、または形成されたとしてもｐ／ｎピラー間のチャージバランスが崩れる、（３）イオン注入位置のズレにより、各ｐ／ｎピラーの不純物濃度プロファイルが崩れる、等の問題を生じさせることがない。
【００３１】
なお、この実施の形態において、上記の補正を全く行わずに、形成されたアライメントマークＭ１、Ｍ２、・・・Ｍｎから等距離ｘ（固定）の位置にイオン注入を行うようにしてもよい。これでも、スーパージャンクションのｐｎピッチには影響はなく、ピラー層１４、１５は半導体基板に対し略垂直に真っ直ぐ伸びるように形成されるから、スーパージャンクション構造の機能には影響を生じない。
【００３２】
［第３の実施の形態］  次に、本発明の第３の実施の形態のパワーＭＯＳＦＥＴを、図１１を参照して説明する。本実施の形態のパワーＭＯＳＦＥＴは、スーパージャンクション構造を有する点では共通するが、図１１に示すように、ｎ型エピタキシャル層１３に対し、ｐ型ドーパントだけでなく、その間にｎ型ドーパント（例えばリン（Ｐ））を注入してｎ型ピラー層１５を形成している点で第１の実施の形態と異なっている。すなわち、この実施の形態のパワーＭＯＳＦＥＴは、図３〜６に示すような工程によりｎ型ドーパントをｐ型ドーパント（不純物注入領域１４−ｉ）の間に注入するものである。その他の点は、第１の実施の形態と同様である。
【００３３】
［その他］  以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００３４】
例えば、上記の実施の形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、上記の実施の形態では、ｎ型のエピタキシャル層１３に、ｐ型不純物（更にはｎ型不純物）のイオン注入を行ってスーパージャンクション構造を形成したが、これとは逆にｐ型のエピタキシャル層に、ｎ型不純物（リンなど）を注入してスーパージャンクション構造を形成してもよい。
【００３５】
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００３６】
更にスーパージャンクション構造を有するＭＯＳＦＥＴを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。また、上記の実施の形態では、所謂プレーナ型のゲート電極を有するＭＯＳＦＥＴを例にとって説明したが、本発明はベース層に形成したトレンチに絶縁膜を介してゲート電極を埋め込む、所謂トレンチゲート型ＭＯＳＦＥＴにも適用可能であることは言うまでもない。
【００３７】
更に、図１２に示すように、スーパージャンクション構造を、ＭＯＳＦＥＴセルが形成される素子領域だけでなく、素子領域を囲う終端領域にも形成することが可能である。なお、図１２において、２３はＲＥＳＵＲＦ領域、２４はフィールドプレート絶縁膜、２５はフィールドプレート電極を示している。
【００３８】
更に、図１３に示すように、ｐ型ピラー層１４及びｎ型ピラー層１５からなるスーパージャンクション構造の下にｎ−型エピタキシャル層３１を形成することも可能である。この場合、スーパージャンクション構造部分ではＭＯＳＦＥＴの非導通時において電界が均一であり、ｎ−型エピタキシャル層３１では下層に向かうに従って電界が低下するが、ｎ−エピタキシャル層３１の部分でも耐圧を持たせることができる分、素子全体の耐圧を高めることができる。この場合、ｎ−エピタキシャル層３１がピラー層に対する半導体基板として機能することになる。
【００３９】
また、アライメントマークＭｉは、エピタキシャル層１３−ｉやドレイン層１２の余白位置に形成された後、ダイシングによりカットされてもよいが、ダイシング後のチップ上に残存させることも可能である。このとき、第２の実施の形態においては、アライメントマークＭｉの位置の変化方向は、ピラー層１４、１５のストライプ形状の長手方向と略同一である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図（ＹＺ面）である。
【図２】第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図（ＸＹ面）である。
【図３】第１の実施の形態に係るパワーＭＯＳＦＥＴのスーパージャンクション構造部分（ピラー層１４、１５）を形成するための工程を説明する工程図である。
【図４】第１の実施の形態に係るパワーＭＯＳＦＥＴのスーパージャンクション構造部分（ピラー層１４、１５）を形成するための工程を説明する工程図である。
【図５】第１の実施の形態に係るパワーＭＯＳＦＥＴのスーパージャンクション構造部分（ピラー層１４、１５）を形成するための工程を説明する工程図である。
【図６】第１の実施の形態に係るパワーＭＯＳＦＥＴのスーパージャンクション構造部分（ピラー層１４、１５）を形成するための工程を説明する工程図である。
【図７】第１の実施の形態の半導体基板としてのドレイン層１２に用いられるウェーハ１２Ｗである。
【図８】アライメントマークＭｉのパターンシフトとイオン注入位置の補正を説明している。
【図９】本発明の第２の実施の形態を示す。
【図１０】第２の実施の形態の効果を説明している。
【図１１】本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図（ＹＺ面）である。
【図１２】本発明の変形例を説明している。
【図１３】本発明の変形例を説明している。
【符号の説明】
【００４１】
１１・・・ドレイン電極、  １２・・・ｎ型ドレイン層、  １３・・・ｎ型エピタキシャル層、  １４・・・ｐ型ピラー層、  １５・・・ｎ型ピラー層、  １６・・・ｐ型ベース層、  １７・・・ｎ型ソース層、  １８・・・ｐ＋型コンタクト層、  １９・・・ゲート絶縁膜、  ２０・・・ゲート電極、  ２１・・・ソース電極。
【図１】
2007311669.tif 000003
【図２】
2007311669.tif 000004
【図３】
2007311669.tif 000005
【図４】
2007311669.tif 000006
【図５】
2007311669.tif 000007
【図６】
2007311669.tif 000008
【図７】
2007311669.tif 000009
【図８】
2007311669.tif 000010
【図９】
2007311669.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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