(57)【要約】【課題】画像処理装置等のデータ処理装置の構成を簡略化する。【解決手段】画像処理装置１は、動画像データに所定の処理を行うモジュール１０として、第１符号化部１１、第２符号化部１２、動き探索部１３及びＤＣＴ・量子化部１４を備えるとともに、処理対象のデータを記憶するＲＡＭ１５を備える。モジュール１０は、ＲＡＭ１５へアクセスし、処理対象の動画像データをポートを経由して入出力する。メモリ制御部１６は、ＲＡＭ１５の記憶領域を４個の実体Ｓ０〜Ｓ３に分解し、４個の実体Ｓ０〜Ｓ３の各々に対応するアドレス空間であるアドレス空間要素の複数を、ＲＡＭ１５へアクセスするモジュール１０が入出力する動画像データのデータフォーマットに応じてそのアドレス順序を設定することにより、ＲＡＭ１５へアクセスするモジュール１０が入出力する動画像データのデータフォーマットに適合するアドレス空間を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ処理装置であって、
データが記憶される記憶領域を有するメモリと、
前記メモリへとアクセスし、前記データを第１のデータフォーマットで入出力する第１のデータ入出力部と、
前記メモリへとアクセスし、前記データを前記第１のデータフォーマットとは異なる第２のデータフォーマットで入出力する第２のデータ入出力部と、
前記記憶領域に対応するアドレス空間を、前記第１のデータフォーマット及び前記第２のデータフォーマットに適合させて個別に生成する生成手段と
を備えることを特徴とするデータ処理装置。
【請求項２】
請求項１に記載のデータ処理装置において、
前記生成手段は、
前記記憶領域を分解して得られる複数の実体の各々に対応したアドレス空間であるアドレス空間要素の複数を、前記第１のデータフォーマット及び前記第２のデータフォーマットに応じてそのアドレス順序を設定することにより、前記記憶領域に対応する前記アドレス空間を個別に生成することを特徴とする、データ処理装置。
【請求項３】
請求項２に記載のデータ処理装置において、
前記生成手段は、
前記第１のデータ入出力部が前記メモリへのアクセスにあたって指定したアドレスを所定の規則にしたがって変換することにより、前記アドレス空間要素の複数のアドレス順序を設定することを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関する。
【背景技術】
【０００２】
従来、Ｈ．２６３、Ｈ．２６４又はＭＰＥＧ−４等の規格にしたがってコーデック処理を行う画像処理装置では、コーデック処理中の動画像データをＲＡＭを介してモジュール間で転送することが行われていた（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−９８５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の技術では、複数のモジュールが異なるデータフォーマットで動画像データを入出力する場合、データフォーマットごとにＲＡＭを準備する必要があり、画像処理装置の構成が複雑になるという問題があった。
【０００５】
本発明は、この問題を解決するためになされたもので、画像処理装置等のデータ処理装置の構成を簡略化することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１の発明は、データ処理装置であって、データが記憶される記憶領域を有するメモリと、前記メモリへとアクセスし、前記データを第１のデータフォーマットで入出力する第１のデータ入出力部と、前記メモリへとアクセスし、前記データを前記第１のデータフォーマットとは異なる第２のデータフォーマットで入出力する第２のデータ入出力部と、前記記憶領域に対応するアドレス空間を、前記第１のデータフォーマット及び前記第２のデータフォーマットに適合させて個別に生成する生成手段とを備える。
【０００７】
請求項２の発明は、請求項１に記載のデータ処理装置において、前記生成手段は、前記記憶領域を分解して得られる複数の実体の各々に対応したアドレス空間であるアドレス空間要素の複数を、前記第１のデータフォーマット及び前記第２のデータフォーマットに応じてそのアドレス順序を設定することにより、前記記憶領域に対応する前記アドレス空間を個別に生成する。
【０００８】
請求項３の発明は、請求項２に記載のデータ処理装置において、前記生成手段は、前記第１のデータ入出力部が前記メモリへのアクセスにあたって指定したアドレスを所定の規則にしたがって変換することにより、前記アドレス空間要素の複数のアドレス順序を設定する。
【発明の効果】
【０００９】
請求項１ないし請求項３の発明によれば、複数のデータ入出力部でメモリを共用することができるので、データ処理装置の構成を簡略化することができる。
【００１０】
請求項２の発明によれば、データ入出力部が入出力するデータのデータフォーマットに適合するアドレス空間を容易に生成することができる。
【発明を実施するための最良の形態】
【００１１】
＜１  画像処理装置の構成＞
図１は、本発明の望ましい実施形態に係る画像処理装置１の構成を示すブロック図である。画像処理装置１は、移動体通信端末に実装され、マルチメディア処理を担うシステムＬＳＩとして構成されており、Ｈ．２６３、Ｈ．２６４又はＭＰＥＧ−４の規格にしたがって、動画像データを圧縮又は伸張する。
【００１２】
図１に示すように、画像処理装置１は、動画像データに所定の処理を行うモジュール１０として、第１符号化部１１、第２符号化部１２、動き探索部１３及びＤＣＴ・量子化部１４を備えるとともに、処理対象の動画像データを記憶するメモリであるＲＡＭ（Random Access Memory）１５を備える。モジュール１０は、ＲＡＭ１５及びメモリ制御部１６を含むデータ記憶部１７に物理的に接続され、ＲＡＭ１５へアクセスし、処理対象の動画像データをポート１１１，１１２，１２１，１２２，１３１及び１４１を経由して入出力する。メモリ制御部１６は、モジュール１０のＲＡＭ１５へのアクセスを制御する。
【００１３】
より詳細に説明すると、第１符号化部１１は、Ｈ．２６４の規格にしたがって、動画像データの符号化（エンコード）又は復号化（デコード）を行う。第１符号化部１１は、偶数アドレス0x0000,0x0002,…,0x03FEを指定して１６ビット単位でデータの入出力を行うevenポート１１１と、奇数アドレス0x0001,0x0003,…,0x03FFを指定して１６ビット単位でデータの入出力を行うoddポート１１２とを有する。
【００１４】
第１符号化部１１は、２個のポートを有するデュアルポートＲＡＭを要求するモジュールであり、evenポート１１１及びoddポート１１２は、デュアルポートＲＡＭの２個のポートと接続することが予定されている。そこで、画像処理装置１では、ＲＡＭ１５及びメモリ制御部１６によって、仮想的なデュアルポートＲＡＭ（以下、「仮想デュアルポートＲＡＭ」）２５を実現し、evenポート１１１と仮想デュアルポートＲＡＭ２５の一方のポート２５１とを接続し、oddポート１１２と仮想デュアルポートＲＡＭ２５の他方のポート２５２とを接続している（図３参照）。
【００１５】
第１符号化部１１は、evenポート１１１のみで又はoddポート１１２のみでＲＡＭ１５へアクセスし、１６ビット単位でデータを入出力することができる。また、第１符号化部１１は、evenポート１１１及びoddポート１１２で交互にＲＡＭ１５へアクセスし、１６ビット単位でデータを入出力することもできる。加えて、第１符号化部１１は、evenポート１１１及びoddポート１１２の両方で同時にＲＡＭ１５へアクセスし、３２ビット単位でデータを入出力することもできる。
【００１６】
第２符号化部１２は、ＭＰＥＧ−４又はＨ．２６３の規格にしたがって、動画像データの符号化又は復号化を行う。第２符号化部１２は、アドレス0x0000,0x0001,…,0x01FFを指定して１６ビット単位でデータの入出力を行うRAMEポート１２１と、同じくアドレス0x0000,0x0001,…,0x01FFを指定して１６ビット単位でデータの入出力を行うRAMDポート１２２とを有する。RAMEポート１２１及びRAMDポート１２２が入出力の対象とするデータは、それぞれ、符号化前及び復号化後のＤＣＡＣ係数（離散コサイン変換（Discrete Cosine Transform）及び量子化後のデータ）である。
【００１７】
第２符号化部１２は、独立した２個のＲＡＭを要求するモジュールであり、RAMEポート１２１及びRAMDポート１２２は、独立した２個のＲＡＭと接続することが予定されている。そこで、画像処理装置１では、ＲＡＭ１５及びメモリ制御部１６によって、独立した２個の仮想的なＲＡＭ（以下、「仮想ＲＡＭ」）３５及び３６を実現し、RAMEポート１２１と仮想ＲＡＭ３５とを接続し、RAMDポート１２２と仮想ＲＡＭ３６とを接続している（図５参照）。
【００１８】
第２符号化部１２は、RAMEポート１２１及びRAMDポート１２２でＲＡＭ１５へアクセスし、１６ビット単位でデータを入出力することができる。
【００１９】
動き探索部１３は、動画像データから動きベクトルを検出し、ＤＣＴ・量子化部１４へ出力する。さらに、動き探索部１３は、画像処理装置１が処理対象とする動画像データの管理も行う。動き探索部１３は、１６ビット単位でデータの入出力を行うポート１３１を有する。動き探索部１３は、ポート１３１を経由してＲＡＭ１５へアクセス可能である。
【００２０】
ＤＣＴ・量子化部１４は、動画像に含まれるマクロブロック（例えば、水平１６画素×垂直１６画素のブロック）を単位として、離散コサイン変換及び量子化を順次行う。ＤＣＴ・量子化部１４は、１６ビット単位でデータの入出力を行うポート１４１を有する。ＤＣＴ・量子化部１４は、ポート１４１を経由してＲＡＭ１５へアクセス可能である。
【００２１】
ＲＡＭ１５は、図２のアドレスマップＡＭに示すように、１６ビット×１０２４ワードの構成を有している。
【００２２】
メモリ制御部１６は、アドレス0x0000〜0x03FFが割り当てられたＲＡＭ１５の記憶領域を４個の部分記憶領域である実体Ｓ０〜Ｓ３に分解して管理する。より具体的には、メモリ制御部１６は、４個の実体Ｓ０〜Ｓ３の各々に対応するアドレス空間（以下、「アドレス空間要素」）の複数を、ＲＡＭ１５へアクセスするモジュール１０が入出力する動画像データのデータフォーマットに応じてそのアドレス順序を設定することにより、ＲＡＭ１５へアクセスするモジュール１０が入出力する動画像データのデータフォーマットに適合するアドレス空間を生成し、ＲＡＭ１５へアクセスするモジュール１０が要求する仕様を満足するメモリとしてＲＡＭ１５が機能するようにしている。このようなアドレス順序の設定は、モジュール１０が動画像データを構成する８ビットの単位データの入出力先として指定したアドレスを所定の規則に従って変換することにより実現される。このメモリ制御部１６により、複数のモジュール１０で１個のＲＡＭ１５を共用することができるので、画像処理装置１の構成を簡略化することができる。
【００２３】
実体Ｓ０及びＳ１は、それぞれ、ＲＡＭ１５の偶数アドレス0x0000,0x0002,…,0x03FEの記憶領域の下位８ビット（RAMF0(0),RAMF0(1),…RAMF0(511)）及び上位８ビット（RAMF1(0),RAMF1(1),…RAMF1(511)）である。また、実体Ｓ２及びＳ３は、それぞれ、ＲＡＭの奇数アドレス0x0001,0x0003,…,0x03FFの記憶領域の下位８ビット（RAMF2(0),RAMF2(1),…RAMF2(511)）及び上位８ビット（RAMF3(0),RAMF3(1),…RAMF3(511)）である。したがって、実体Ｓ０〜３の各々は、８ビット×５１２ワードの構成を有している。
【００２４】
画像処理装置１では、Ｈ．２６４の規格にしたがって動画像データの圧縮又は伸張を行う場合は、第１符号化部１１と、動き探索部１３及びＤＣＴ・量子化部１４との間でＲＡＭ１５を介して動画像データの転送が行われる。一方、画像処理装置１では、Ｈ．２６３又はＭＰＥＧ−４の規格にしたがって動画像データの圧縮又は伸張を行う場合は、第２符号化部１２と、動き探索部１３及びＤＣＴ・量子化部１４との間でＲＡＭ１５を介して動画像データの転送が行われる。
【００２５】
この動画像データの転送にあたって、第１符号化部１１及び第２符号化部１２は、固有のデータフォーマットでのみ動画像データの入出力を行うが、動き探索部１３及びＤＣＴ・量子化部１４は、第１符号化部１１及び第２符号化部１２が採用しているデータフォーマットのいずれでも動画像データを入出力することができる。
【００２６】
＜２  第１符号化部からＲＡＭへのアクセス＞
図３は、第１符号化部１１からＲＡＭ１５へアクセスし、第１符号化部１１と動き探索部１３又はＤＣＴ・量子化部１４との間で動画像データの転送を行う場合の、evenポート１１１及びoddポート１１２と仮想デュアルポートＲＡＭ２５との論理的な接続を示す図である。
【００２７】
図３に示すように、第１符号化部１１からＲＡＭ１５へアクセスする場合、evenポート１１１の上位８ビット及び下位８ビットを、それぞれ、仮想デュアルポートＲＡＭ（DPRAM）２５の一方のポート２５１の上位８ビット２５１Ｕ及び下位８ビット２５１Ｌと接続し、oddポート１１２の上位８ビット及び下位８ビットを、それぞれ、仮想デュアルポートＲＡＭ２５の他方のポート２５２の上位８ビット２５２Ｕ及び下位８ビット２５２Ｌと接続する。ここで、ポート２５１の上位８ビット２５１Ｕ及び下位８ビット２５１Ｌには、それぞれ、ＲＡＭ１５の実体Ｓ０及びＳ１が割り当てられ、ポート２５２の上位８ビット２５２Ｕ及び下位８ビット２５２Ｌには、それぞれ、ＲＡＭ１５の実体Ｓ２及びＳ３が割り当てられる。
【００２８】
そして、第１符号化部１１が、偶数アドレス0x0000,0x0002,…,0x03FEを指定し、evenポート１１１でＲＡＭ１５へのアクセスを試みた場合、メモリ制御部１６は、そのまま、ＲＡＭ１５の偶数アドレス0x0000,0x0002,…,0x03FEへのアクセスを許可する。一方、第１符号化部１１が、奇数アドレス0x0001,0x0003,…,0x03FFを指定し、oddポート１１２でＲＡＭ１５へのアクセスを試みた場合、メモリ制御部１６は、そのまま、ＲＡＭ１５の奇数アドレス0x0001,0x0003,…,0x03FFへのアクセスを許可する。
【００２９】
したがって、第１符号化部１１からＲＡＭ１５へアクセスする場合、ＲＡＭ１５の記憶領域を利用して生成されるアドレス空間Ａ１、すなわち、第１符号化部１１から見た仮想デュアルポートＲＡＭ２５のアドレス空間Ａ１においては、図４に示すように、偶数アドレス0x0000,0x0002,…,0x03FEの記憶領域の上位８ビット及び下位８ビットが、それぞれ、evenポート１１１を経由して入出力されるデータの上位８ビットeven U+0,even U+1,…,even U+511及び下位８ビットeven L+0,even L+1,…,even L+511を格納する記憶領域となっており、奇数アドレス0x0001,0x0003,…,0x03FFの記憶領域の上位８ビット及び下位８ビットが、それぞれ、oddポート１１２を経由して入出力されるデータの上位８ビットodd U+0,odd U+1,…,odd U+511及び下位８ビットodd L+0,odd L+1,…,odd L+511を格納する記憶領域となっている。
【００３０】
このような接続により、ＲＡＭ１５のポート幅が１６ビットであっても、ポート幅が合計で３２ビットとなる第１符号化部１１の２個のポート（evenポート１１１及びoddポート１１２）を有効に利用することができる。
【００３１】
なお、図３に示すように、動き探索部１３及びＤＣＴ・量子化部１４等のモジュール１０は、実体Ｓ０〜Ｓ３へアクセスして、第１符号化部１１との間で動画像データの転送を行うことができる。
【００３２】
＜３  第２符号化部からのＲＡＭへのアクセス＞
図５は、第２符号化部１２からＲＡＭ１５へアクセスし、第２符号化部１１と動き探索部１３又はＤＣＴ・量子化部１４との間で動画像データの転送を行う場合の、RAMEポート１２１及びRAMDポート１２２と２個の仮想ＲＡＭ３５及び３６との論理的な接続を示す図である。
【００３３】
図５に示すように、第２符号化部１２からＲＡＭ１５へアクセスする場合、RAMEポート１２１及びRAMDポート１２２を、それぞれ、仮想ＲＡＭ３５及び３６と接続する。ここで、仮想ＲＡＭ３５には、ＲＡＭ１５の実体Ｓ０及びＳ１が割り当てられ、仮想ＲＡＭ３６には、ＲＡＭ１５の実体Ｓ２及びＳ３が割り当てられる。
【００３４】
そして、第２符号化部１２が、アドレス0x0000,0x0001,…,0x01FFを指定し、RAMEポート１２１でＲＡＭ１５へのアクセスを試みた場合、メモリ制御部１６は、アドレスを変換して、ＲＡＭ１５の偶数アドレス0x0000,0x0002,…,0x03FEへのアクセスを許可する。一方、第２符号化部１２が、アドレス0x0000,0x0001,…,0x01FFを指定し、RAMDポート１２２でＲＡＭ１５へのアクセスを試みた場合、メモリ制御部１６は、アドレスを変換して、ＲＡＭ１５の奇数アドレス0x0001,0x0003,…,0x03FFへのアクセスを許可する。
【００３５】
したがって、第２符号化部１２からＲＡＭ１５へアクセスする場合、ＲＡＭ１５の記憶領域を利用して生成される第１のアドレス空間Ａ２１、すなわち、第２符号化部１２から見た仮想ＲＡＭ３５のアドレス空間Ａ２１においては、図５に示すように、アドレス0x0000,0x0001,…,0x01FFの記憶領域が、RAMEポート１２１を経由して入出力される１１ビットのデータRAME(0),RAME(1),…,RAME(511)を格納する記憶領域となっている。また、ＲＡＭ１５の記憶領域を利用して生成される第２のアドレス空間Ａ２２、すなわち、第２符号化部１２から見た仮想ＲＡＭ３６のアドレス空間Ａ２２においては、図５に示すように、アドレス0x0000,0x0001,…,0x01FFの記憶領域が、RAMDポート１２１を経由して入出力される１１ビットのデータRAMD(0),RAMD(1),…,RAMD(511)を格納する記憶領域となっている。
【００３６】
そして、図７に示すように、物理的なＲＡＭ１５の偶数アドレス0x0000,0x0002,…,0x03FEには、データRAME(0),RAME(1),…,RAME(511)が格納され、ＲＡＭの奇数アドレス0x0001,0x0003,…,0x03FFには、データRAMD(0),RAMD(1),…,RAMD(511)が格納される。
【００３７】
なお、図５に示すように、動き探索部１３及びＤＣＴ・量子化部１４等のモジュール１０も、実体Ｓ０〜Ｓ３へアクセスして、第２符号化部１２との間で動画像データの転送を行うことができる。
【００３８】
＜変形例＞
上述の説明では、動画像データを処理する画像処理装置１を例として本発明の望ましい実施形態について説明したが、本発明は、画像処理装置１以外のデータ処理装置、例えば、静止画像データ（ＪＰＥＧ（Joint Photographic Experts Group）等）及び音声データ等を処理するデータ処理装置にも適用することができる。なお、ＲＡＭ１５の記憶領域を分解して得られる実体の数は、３個以下又は５個以上であってもよく、上述の方法以外の方法によりＲＡＭ１５の記憶領域を複数の実体へ分解してもよい。
【００３９】
また、上述の説明では、アドレス変換によりモジュール１０が入出力するデータのデータフォーマットに適合するアドレス空間を生成したが、これは、アドレス変換によるアドレス空間の生成は、画像処理装置１の構成を複雑化することなく容易に行うことができるためであるが、このことは、出力するデータに対する操作によって当該アドレス空間を生成することを妨げるものではない。
【図面の簡単な説明】
【００４０】
【図１】本発明の望ましい実施形態に係る画像処理装置１の構成を示すブロック図である。
【図２】ＲＡＭ１５のアドレスマップを示す図である。
【図３】第１符号化部１１からＲＡＭ１５へアクセスする場合の、evenポート１１１及びoddポート１１２とデュアルポートＲＡＭ２５との論理的な接続を示す図である。
【図４】第１符号化部１１から見た仮想デュアルポートＲＡＭ２５のアドレス空間Ａ１を示す図である。
【図５】第２符号化部１２からＲＡＭ１５へアクセスする場合の、RAMEポート１２１及びRAMDポート１２２と２個の仮想ＲＡＭ３５との論理的な接続を示す図である。
【図６】第１符号化部１１から見た仮想ＲＡＭ３５及び３６アドレス空間Ａ２１及びＡ２２を示す図である。
【図７】ＲＡＭ１５へ格納されるデータを示す図である。
【符号の説明】
【００４１】
１  画像処理装置
１０  モジュール
１１  第１符号化部
１２  第２符号化部
１３  動き探索部
１４  ＤＣＴ・量子化部
１５  ＲＡＭ
１６  メモリ制御部
Ｓ０〜Ｓ３  実体
２５  仮想デュアルポートＲＡＭ
３５，３６  仮想ＲＡＭ
Ａ１，Ａ２１，Ａ２２  アドレス空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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