(57)【要約】【課題】リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起きた場合であっても、データ読み出し時に、メモリセルの記憶データを高速かつ確実に読み出すことができる強誘電体メモリを提供する。【解決手段】ビット線ＢＬとセンスノードＳＮとの間に容量Ｃ１からなる第１のレベルシフタを設け、ビット線ｘＢＬとセンスノードｘＳＮとの間に容量Ｃ２からなる第２のレベルシフタを設け、データ読み出し前、センスノードＳＮ、ｘＳＮを中間電位ＶＤＤ／２にプリチャージする。【選択図】          図１
2007052821.tif 000002
【特許請求の範囲】
【請求項１】
２トランジスタ／２キャパシタ型のメモリセルと、
前記メモリセルが接続された第１、第２のビット線と、
データ読み出し時、前記第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段と、
第１、第２のセンスノードを有し、データ読み出し時、前記第１、第２のセンスノード間の電位差を増幅するラッチアンプを有する強誘電体メモリであって、
前記第１のビット線と前記第１のセンスノードとの間に第１のレベルシフタを設け、
前記第２のビット線と前記第２のセンスノードとの間に第２のレベルシフタを設けた
ことを特徴とする強誘電体メモリ。
【請求項２】
前記第１、第２のレベルシフタは、それぞれ容量で構成されている
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記第１、第２のレベルシフタは、それぞれソースホロア回路で構成されている
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
２トランジスタ／２キャパシタ型のメモリセルと、
前記メモリセルが接続された第１、第２のビット線と、
データ読み出し時、前記第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段と、
第１、第２のセンスノードを有し、データ読み出し時、前記第１、第２のセンスノード間の電位差を増幅するラッチアンプを有する強誘電体メモリであって、
前記第１のビット線と前記第１のセンスノードとの間に第１のチャージトランスファアンプを設け、
前記第２のビット線と前記第２のセンスノードとの間に第２のチャージトランスファアンプを設けた
ことを特徴とする強誘電体メモリ。
【請求項５】
前記ラッチアンプによるラッチ終了後、前記第１のセンスノードと前記第１のビット線をショートする第１のショート手段と、
前記ラッチアンプによるラッチ終了後、前記第２のセンスノードと前記第２のビット線をショートする第２のショート手段を備える
ことを特徴とする請求項１、２、３又は４記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ（ＦeＲＡＭ）に関する。より詳細には、２Ｔ／２Ｃ型（２トランジスタ／２キャパシタ型）のメモリセルを有する強誘電体メモリに関する。
【背景技術】
【０００２】
図７は従来の強誘電体メモリの一例の一部分を示す回路図である（例えば、特許文献１参照）。図７中、１は２Ｔ／２Ｃ型のメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ｘＢＬはビット線、２はラッチアンプである。
【０００３】
メモリセル１は、記憶媒体をなす強誘電体容量Ｆ１、Ｆ２と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）からなるアクセストランジスタＮ１、Ｎ２を有している。
【０００４】
アクセストランジスタＮ１は、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ１の一端に接続し、ソースをビット線ＢＬに接続し、強誘電体容量Ｆ１は、他端をプレート線ＰＬに接続している。アクセストランジスタＮ２は、ゲートをワード線ＷＬに接続し、ドレインを強誘電体容量Ｆ２の一端に接続し、ソースをビット線ｘＢＬに接続し、強誘電体容量Ｆ２は、他端をプレート線ＰＬに接続している。
【０００５】
ラッチアンプ２は、データ読み出し時、ビット線ＢＬ、ｘＢＬの電位差を増幅して、メモリセル１など、ビット線ＢＬ、ｘＢＬに接続されているメモリセルのうち、選択されたメモリセルの記憶データを検出するものであり、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ３、Ｎ４と、スイッチＳ１、Ｓ２を有している。
【０００６】
ＰＭＯＳトランジスタＰ１は、ソースをスイッチＳ１の一端に接続し、ゲートをビット線ｘＢＬに接続し、ドレインをビット線ＢＬに接続している。ＰＭＯＳトランジスタＰ２は、ソースをスイッチＳ１の一端に接続し、ゲートをビット線ＢＬに接続し、ドレインをビット線ｘＢＬに接続している。スイッチＳ１は、他端をＶＤＤ電源に接続している。
【０００７】
ＮＭＯＳトランジスタＮ３は、ドレインをビット線ＢＬに接続し、ゲートをビット線ｘＢＬに接続し、ソースをスイッチＳ２の一端に接続している。ＮＭＯＳトランジスタＮ４は、ドレインをビット線ｘＢＬに接続し、ゲートをビット線ＢＬに接続し、ソースをスイッチＳ２の他端に接続している。スイッチＳ２は、他端を接地している。
【０００８】
図７では、書き込み回路は、図示を省略しているが、強誘電体容量Ｆ１、Ｆ２には相補データが書き込まれる。即ち、強誘電体容量Ｆ１にデータ“０”が書込まれる場合には、強誘電体容量Ｆ２にはデータ“１”が書き込まれ、強誘電体容量Ｆ１にデータ“１”が書き込まれる場合には、強誘電体容量Ｆ２にはデータ“０”が書込まれる。
【０００９】
ここで、強誘電体容量Ｆ１に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ（例えば、３Ｖ）にしてアクセストランジスタＮ１をＯＮとし、ビット線ＢＬの電位＝０Ｖ、プレート線ＰＬの電位＝ＶＤＤとし、強誘電体容量Ｆ１に正電圧を印加することにより行われる。また、強誘電体容量Ｆ２に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤにしてアクセストランジスタＮ２をＯＮとし、ビット線ｘＢＬの電位＝ＶＤＤ、プレート線ＰＬの電位＝０Ｖとし、強誘電体容量Ｆ２に負電圧を印加することにより行われる。
【００１０】
これに対して、強誘電体容量Ｆ１に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤにしてアクセストランジスタＮ１をＯＮとし、ビット線ＢＬの電位＝ＶＤＤ、プレート線ＰＬの電位＝０Ｖとし、強誘電体容量Ｆ１に負電圧を印加することにより行われる。また、強誘電体容量Ｆ２に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤにしてアクセストランジスタＮ２をＯＮとし、ビット線ｘＢＬの電位＝０Ｖ、プレート線ＰＬの電位＝ＶＤＤとし、強誘電体容量Ｆ２に正電圧を印加することにより行われる。
【００１１】
また、メモリセル１からのデータの読み出しは、ワード線ＷＬの電位＝ＶＤＤとしてアクセストランジスタＮ１、Ｎ２をＯＮとし、更に、プレート線ＰＬの電位＝ＶＤＤとして強誘電体容量Ｆ１、Ｆ２に正電圧を印加することにより行われる。
【００１２】
ここで、例えば、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶していた場合、強誘電体容量Ｆ１に印加される読み出し電圧は、書き込み時と反対極性となるので、強誘電体容量Ｆ１に分極反転が起こり、強誘電体容量Ｆ１から比較的大きな反転電荷がビット線ＢＬに流れることになる。他方、データ“０”を記憶していた強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性となるので、強誘電体容量Ｆ２では分極反転は起こらず、強誘電体容量Ｆ２から比較的小さな電荷がビット線ｘＢＬに流れることになる。
【００１３】
この結果、ビット線ＢＬ、ｘＢＬ間には、ビット線ＢＬの電位がビット線ｘＢＬの電位よりも高くなるような電位差が生じるが、ラッチアンプ２は、これらビット線ＢＬ、ｘＢＬ間の電位差を増幅し、ビット線ＢＬの電位＝ＶＤＤ、ビット線ｘＢＬの電位＝０Ｖにする。
【００１４】
ところで、強誘電体容量Ｆ１、Ｆ２では、時間経過に伴い、ヒステリシスの中心の移動（imprint）が起こり、データ読み出し時に分極反転が起こる側（Ｐターム）の強誘電体容量がビット線に出力する電荷は減少し、分極反転が起こらない側（Ｕターム）の強誘電体容量がビット線に出力する電荷は増加する。この結果、メモリセル１からデータを読み出した場合、ビット線ＢＬ、ｘＢＬ間の電位差が小さくなり、即ち、ラッチアンプ２の入力電位差が小さくなり、誤読み出しを起こすという問題点がある。
【００１５】
これに対処するデータ読み出し方式として、メモリセル１からのデータ読み出し時に、ビット線ＢＬ、ｘＢＬの電位をなるべく低くしてプレート線ＰＬとビット線ＢＬ、ｘＢＬとの間の電位差を大きくするデータ読み出し方式、いわゆるリファレンス読み出し方式がある（例えば、特願２００４−１５９０３２参照）。
【００１６】
図８はリファレンス読み出し方式を採用する強誘電体メモリの一例の一部分を示す回路図である（例えば、特願２００４−１５９０３２の図４参照）。図８中、１はメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ｘＢＬはビット線、２はラッチアンプ、４、５は電流源、６は電流源４、５に流す電流を設定する電流設定部であり、メモリセル１、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬ、ラッチアンプ２は図７に示すものと同様のものである。電流源４、５および電流設定部６は、リファレンス読み出し方式を採用するために設けられたビット線電位引き下げ回路を構成するものである。
【００１７】
電流源４は、ＮＭＯＳトランジスタＮ５と、スイッチＳ３を有している。ＮＭＯＳトランジスタＮ５は、ドレインをビット線ＢＬに接続し、ソースをスイッチＳ３の一端に接続し、スイッチＳ３は、他端を接地している。電流源５は、ＮＭＯＳトランジスタＮ６とスイッチＳ４を有している。ＮＭＯＳトランジスタＮ６は、ドレインをビット線ｘＢＬに接続し、ソースをスイッチＳ４の一端に接続し、スイッチＳ４は、他端を接地している。
【００１８】
電流設定部６は、リファレンスメモリセル７と、リファレンスビット線ＲＢＬと、ＮＭＯＳトランジスタＮ７と、スイッチＳ５を有しており、リファレンスメモリセル７は、強誘電体容量Ｆ３と、ＮＭＯＳトランジスタからなるアクセストランジスタＮ８を有している。アクセストランジスタＮ８は、ゲートをワード線ＷＬに接続し、ドレインをリファレンスビット線ＲＢＬに接続し、ソースを強誘電体容量Ｆ３の一端に接続し、強誘電体容量Ｆ３は、他端をプレート線ＰＬに接続している。強誘電体容量Ｆ３にはデータ“１”が記憶される。
【００１９】
ＮＭＯＳトランジスタＮ７は、ドレインおよびゲートをリファレンスビット線ＲＢＬおよびＮＭＯＳトランジスタＮ５、Ｎ６のゲートに接続し、ソースをスイッチＳ５の一端に接続し、スイッチＳ５は、他端を接地している。本例では、ＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ５、Ｎ６とでカレントミラー回路が構成されている。
【００２０】
この強誘電体メモリでは、メモリセル１からのデータの読み出しは、ワード線ＷＬの電位＝ＶＤＤとしてアクセストランジスタＮ１、Ｎ２、Ｎ８をＯＮとした後、スイッチＳ３、Ｓ４、Ｓ５をＯＮとし、続いて、プレート線ＰＬの電位＝ＶＤＤとして強誘電体容量Ｆ１、Ｆ２、Ｆ３に正電圧を印加し、その後、スイッチＳ１、Ｓ２をＯＮとすることにより行われる。
【００２１】
この場合、強誘電体容量Ｆ１、Ｆ２から電荷がビット線ＢＬ、ｘＢＬに流れ、ビット線ＢＬ、ｘＢＬ間に電位差が生じる。例えば、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶していた場合、ビット線ＢＬの電位がビット線ｘＢＬの電位よりも高くなるような電位差が生じる。これに対して、強誘電体容量Ｆ１がデータ“０”、強誘電体容量Ｆ２がデータ“０”を記憶していた場合、ビット線ｘＢＬの電位がビット線ＢＬの電位よりも高くなるような電位差が生じる。
【００２２】
他方、電流設定部６では、強誘電体容量Ｆ３の電荷がリファレンスビット線ＲＢＬに流れ、リファレンスビット線ＲＢＬの電位は、ＮＭＯＳトランジスタＮ７のスレッショルド電圧となり、この電圧がＮＭＯＳトランジスタＮ５、Ｎ６のゲートに与えられ、ＮＭＯＳトランジスタＮ５、Ｎ６が電流源として動作し、ビット線ＢＬ、ｘＢＬから電荷を引き抜き、ビット線ＢＬ、ｘＢＬの電位を低くし、ビット線ＢＬ、ｘＢＬ間の電位差を拡大する。
【００２３】
このように、この強誘電体メモリは、メモリセル１からのデータ読み出し時に、ビット線ＢＬ、ｘＢＬの電位を低くし、プレート線ＰＬとビット線ＢＬ、ｘＢＬとの間の電位差を大きくし、即ち、ラッチアンプ２の入力電位差を大きくし、ラッチアンプ２の誤読み出し動作を防ぐというものである。
【特許文献１】特開２００４−１３９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図９は図８に示す強誘電体メモリが有する問題点を説明するための電位波形図であり、メモリセル１からのデータ読み出し時のプレート線ＰＬ、ビット線ＢＬ、ｘＢＬの電位変化を示しており、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶している場合を例にしている。
【００２５】
但し、電位波形Ｗ１は強誘電体容量Ｆ１に熱減極が起きていない場合のビット線ＢＬの電位変化、電位波形Ｗ２は強誘電体容量Ｆ２に熱減極が起きていない場合のビット線ｘＢＬの電位変化、電位波形Ｗ３は強誘電体容量Ｆ１に熱減極が起きている場合のビット線ＢＬの電位波形、電位波形Ｗ４は強誘電体容量Ｆ２に熱減極が起きている場合のビット線ｘＢＬの電位波形である。
【００２６】
ここで、強誘電体容量Ｆ１、Ｆ２に熱減極が起きていない場合には、ラッチアンプ２のラッチ開始時、ビット線ＢＬの電位はラッチアンプ２のＮＭＯＳトランジスタＮ３、Ｎ４のスレッショルド電圧Ｓ／Ａ＿ＶＴよりも高い電圧となり、ビット線ｘＢＬの電位は０Ｖまで下がる。したがって、ラッチアンプ２は、ビット線ＢＬの電位をＶＤＤまで引き上げ、ビット線ＢＬ、ｘＢＬ間の電位差をＶＤＤ−０Ｖに増幅することができる。
【００２７】
ところが、強誘電体容量Ｆ１、Ｆ２においては、時間経過によるほか、高温でも、減極が起こり、データ読み出し時に分極反転が起こる側の強誘電体容量がビット線に出力する電荷は減少すると共に、分極反転が起こらない側の強誘電体容量がビット線に出力する電荷は増加する。
【００２８】
このため、強誘電体メモリを高温雰囲気にさらした場合、電位波形Ｗ３、Ｗ４で示すようにビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位が共にラッチアンプ２のＮＭＯＳトランジスタＮ３、Ｎ４のスレッショルド電圧Ｓ／Ａ＿ＶＴを下回り、ラッチアンプ２がビット線ＢＬ、ｘＢＬ間の電位差を増幅できなくなるという場合が発生する。
【００２９】
この場合、ラッチアンプ２のＰＭＯＳトランジスタＰ１が先にＯＮすることになるが、この場合には、ビット線ＢＬ、ｘＢＬの容量のアンバランスにより誤ラッチしてしまう場合があるため、ビット線ＢＬ、ｘＢＬの平均電位をなるべく動かさないまま、ＮＭＯＳトランジスタＮ７のスレッショルド電圧以下でのビット線電位からの確実なラッチアンプが必要となる。
【００３０】
ここで、例えば、ラッチアンプ２のＮＭＯＳトランジスタＮ３、Ｎ４として、チャネル長を短くし、チャネル幅を広くしたＮＭＯＳトランジスタを設けると共に、電流設定部６のＮＭＯＳトランジスタＮ７として、チャネル長を長くし、チャネル幅を狭くしたＮＭＯＳトランジスタを設けるようにし、ラッチアンプ２のＮＭＯＳトランジスタＮ３、Ｎ４のスレッショルド電圧Ｓ／Ａ＿ＶＴをＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも低く設定する場合には、ラッチアンプ２は、ＮＭＯＳトランジスタＮ７のスレッショルド電圧以下でのビット線ＢＬ、ｘＢＬ間の電位差を増幅することができる。
【００３１】
しかしながら、ラッチアンプ２のＮＭＯＳトランジスタＮ３、Ｎ４のスレッショルド電圧Ｓ／Ａ＿ＶＴをＮＭＯＳトランジスタＮ７のスレッショルド電圧よりも低く設定する場合には、データ読み出し時のビット線ＢＬ、ｘＢＬの電位が高めになり、強誘電体容量Ｆ１、Ｆ２にかかる電圧が数百ｍＶ減少してしまい、ヒステリシスの中心移動に弱くなってしまうという問題点がある。
【００３２】
また、ＮＭＯＳトランジスタＮ７は、チャネル幅を狭くすると、製造ばらつきでスレッショルド電圧の変動が大きくなり、オフセットが増大する。理想的には、ＮＭＯＳトランジスタＮ７のスレッショルド電圧を低くして、即ち、ＮＭＯＳトランジスタＮ７のチャネル幅を広くしてスレッショルド電圧の変動を減少すると共に、ビット線ＢＬ、ｘＢＬの電位をなるべく低くし（例えば、０.８Ｖ以下にし）、強誘電体容量Ｆ１、Ｆ２のヒステリシスの中心移動に強くしておいて、ビット線ＢＬ、ｘＢＬ間の電位差を増幅することが望ましい。
【００３３】
本発明は、かかる点に鑑み、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起きた場合であっても、データ読み出し時に、メモリセルの記憶データを高速かつ確実に読み出すことができるようにした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明中、第１の発明は、２Ｔ／２Ｃ型のメモリセルと、前記メモリセルが接続された第１、第２のビット線と、データ読み出し時、第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段と、第１、第２のセンスノードを有し、データ読み出し時、第１、第２のセンスノード間の電位差を増幅するラッチアンプを有する強誘電体メモリであって、第１のビット線と第１のセンスノードとの間に第１のレベルシフタを設け、第２のビット線と第２のセンスノードとの間に第２のレベルシフタを設けたものである。
【００３５】
本発明中、第２の発明は、２Ｔ／２Ｃ型のメモリセルと、前記メモリセルが接続された第１、第２のビット線と、データ読み出し時、第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段と、第１、第２のセンスノードを有し、データ読み出し時、第１、第２のセンスノード間の電位差を増幅するラッチアンプを有する強誘電体メモリであって、第１のビット線と第１のセンスノードとの間に第１のチャージトランスファアンプを設け、第２のビット線と第２のセンスノードとの間に第２のチャージトランスファアンプを設けたものである。
【発明の効果】
【００３６】
本発明中、第１の発明によれば、第１、第２のビット線とラッチアンプとの間に第１、第２のレベルシフタを設けているので、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起こり、第１、第２のビット線間の電位差が微小になり、かつ、第１、第２のビット線の電位がラッチアンプのＮＭＯＳトランジスタのスレッショルド電圧よりも低くなった場合であっても、第１、第２のレベルシフタにより第１、第２のビット線の電位を高電位側にシフトした電位をラッチアンプに与えることができる。
【００３７】
したがって、データ読み出し時、第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段を備え、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起きた場合であっても、データ読み出し時に、メモリセルの記憶データを高速かつ確実に読み出すことができる。
【００３８】
本発明中、第２の発明によれば、第１、第２のビット線とラッチアンプとの間に第１、第２のチャージトランスファアンプを設けているので、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起こり、第１、第２のビット線間の電位差が微小になり、かつ、第１、第２のビット線の電位がラッチアンプのＮＭＯＳトランジスタのスレッショルド電圧よりも低くなった場合であっても、第１、第２のチャージトランスファアンプにより第１、第２のビット線の電位差を増幅した電位差をラッチアンプに与えることができる。
【００３９】
したがって、データ読み出し時、第１、第２のビット線の電位を引き下げるビット線電位引き下げ手段を備え、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセルを構成する強誘電体容量に減極が起きた場合であっても、データ読み出し時に、メモリセルの記憶データを高速かつ確実に読み出すことができる。
【発明を実施するための最良の形態】
【００４０】
（第１実施形態）
図１は本発明の第１実施形態の一部分を示す回路図である。図１中、１はメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ｘＢＬはビット線、８はセンス回路、９、１０は電流源、１１は電流源９、１０に流す電流を設定する電流設定部であり、メモリセル１、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬは図７に示すものと同様のものである。電流源９、１０および電流設定部１１は、リファレンス読み出し方式を採用するために設けられたビット線電位引き下げ手段を構成するものである。
【００４１】
センス回路８は、データ読み出し時、メモリセル１など、ビット線ＢＬ、ｘＢＬに接続されているメモリセルのうち、選択されたメモリセルの記憶データを検出するものであり、ＰＭＯＳトランジスタＰ３〜Ｐ１１と、ＮＭＯＳトランジスタＮ９〜Ｎ１７と、容量Ｃ１、Ｃ２を有している。
【００４２】
ＰＭＯＳトランジスタＰ３〜Ｐ６とＮＭＯＳトランジスタＮ９〜Ｎ１２は、ラッチアンプを構成するものである。ＰＭＯＳトランジスタＰ３、Ｐ４は、ソースをＶＤＤ電源に接続し、ゲートにラッチイネーブル信号ｘＳＥＯＮが与えられる。ＰＭＯＳトランジスタＰ５は、ソースをＰＭＯＳトランジスタＰ３のドレインに接続し、ゲートをセンスノードｘＳＮに接続し、ドレインをセンスノードＳＮに接続している。ＰＭＯＳトランジスタＰ６は、ソースをＰＭＯＳトランジスタＰ４のドレインに接続し、ゲートをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続している。
【００４３】
ＮＭＯＳトランジスタＮ９、Ｎ１０は、ソースを接地し、ゲートにラッチイネーブル信号ＳＥＯＮが与えられる。ＮＭＯＳトランジスタＮ１１は、ソースをＮＭＯＳトランジスタＮ９のドレインに接続し、ゲートをセンスノードｘＳＮに接続し、ドレインをセンスノードＳＮに接続している。ＮＭＯＳトランジスタＮ１２は、ソースをＮＭＯＳトランジスタＮ１０のドレインに接続し、ゲートをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続している。
【００４４】
ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ１３は、センスノードＳＮをプリチャージするプリチャージ回路を構成するものである。ＰＭＯＳトランジスタＰ７は、ドレインを接地し、ソースをセンスノードＳＮに接続し、ゲートにイコライズ信号ｘＥＱが与えられる。ＮＭＯＳトランジスタＮ１３は、ドレインをＶＤＤ電源に接続し、ソースをセンスノードＳＮに接続し、ゲートにイコライズ信号ＥＱが与えられる。
【００４５】
ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ１４は、センスノードｘＳＮをプリチャージするプリチャージ回路を構成するものである。ＰＭＯＳトランジスタＰ８は、ドレインを接地し、ソースをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ｘＥＱが与えられる。ＮＭＯＳトランジスタＮ１４は、ドレインをＶＤＤ電源に接続し、ソースをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ＥＱが与えられる。
【００４６】
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１５は、センスノードＳＮ、ｘＳＮの電位をイコライズするイコライズ回路を構成するものである。ＰＭＯＳトランジスタＰ９は、ソースをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ｘＥＱが与えられる。ＮＭＯＳトランジスタＮ１５は、ドレインをセンスノードＳＮに接続し、ソースをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ＥＱが与えられる。
【００４７】
容量Ｃ１は、第１のレベルシフタを構成するものであり、一方の電極をビット線ＢＬに接続し、他方の電極をセンスノードＳＮに接続している。容量Ｃ２は、第２のレベルシフタを構成するものであり、一方の電極をビット線ｘＢＬに接続し、他方の電極をセンスノードｘＳＮに接続している。
【００４８】
ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１６は、強誘電体容量Ｆ１等、データ読み出し時にビット線ＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものである。ＰＭＯＳトランジスタＰ１０は、ソースをセンスノードＳＮに接続し、ドレインをビット線ＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。ＮＭＯＳトランジスタＮ１６は、ドレインをセンスノードＳＮに接続し、ソースをビット線ＢＬに接続し、ゲートにライトバック信号ＷＢが与えられる。
【００４９】
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１７は、強誘電体容量Ｆ２等、データ読み出し時にビット線ｘＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものである。ＰＭＯＳトランジスタＰ１１は、ソースをセンスノードｘＳＮに接続し、ドレインをビット線ｘＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。ＮＭＯＳトランジスタＮ１７は、ドレインをセンスノードｘＳＮに接続し、ソースをビット線ｘＢＬに接続し、ゲートにライトバック信号ＷＢが与えられる。
【００５０】
電流源９は、ＮＭＯＳトランジスタＮ１８、Ｎ１９を有している。ＮＭＯＳトランジスタＮ１８は、ドレインをビット線ＢＬに接続し、ソースをＮＭＯＳトランジスタＮ１９のドレインに接続している。ＮＭＯＳトランジスタＮ１９は、ソースを接地し、ゲートにカレント信号ＣＯＮが与えられる。
【００５１】
電流源１０は、ＮＭＯＳトランジスタＮ２０、Ｎ２１を有している。ＮＭＯＳトランジスタＮ２０は、ドレインをビット線ｘＢＬに接続し、ソースをＮＭＯＳトランジスタＮ２１のドレインに接続している。ＮＭＯＳトランジスタＮ２１は、ソースを接地し、ゲートにカレント信号ＣＯＮが与えられる。
【００５２】
電流設定部１１は、リファレンスメモリセル７と、リファレンスビット線ＲＢＬと、ＮＭＯＳトランジスタＮ２２、Ｎ２３を有しており、リファレンスメモリセル７とリファレンスビット線ＲＢＬは、図８に示すものと同様のものである。
【００５３】
ＮＭＯＳトランジスタＮ２２は、ドレインおよびゲートをリファレンスビット線ＲＢＬおよびＮＭＯＳトランジスタＮ１８、Ｎ２０のゲートに接続し、ソースをＮＭＯＳトランジスタＮ２３のドレインに接続している。ＮＭＯＳトランジスタＮ２３は、ソースを接地し、ゲートにカレント信号ＣＯＮが与えられる。
【００５４】
図２は本発明の第１実施形態のデータ読み出し時の動作を示す電位波形図であり、メモリセル１からデータを読み出す場合のイコライズ信号ＥＱ、ｘＥＱ、ラッチイネーブル信号ＳＥＯＮ、ｘＳＥＯＮ、ライトバック信号ＷＢ、ｘＷＢ、カレント信号ＣＯＮ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬおよびセンスノードＳＮ、ｘＳＮの電位変化を示している。
【００５５】
但し、本例では、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶しているが、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ１１、Ｎ１２のスレッショルド電圧よりも低くなった場合を例にしている。
【００５６】
ここに、データ読み出し前の時刻ＴＡ１では、イコライズ信号ＥＱの電位＝０Ｖ、イコライズ信号ｘＥＱの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９＝ＯＦＦ状態とされている。また、ラッチイネーブル信号ＳＥＯＮの電位＝０Ｖ、ラッチイネーブル信号ｘＳＥＯＮの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ９、Ｎ１０＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ３、Ｐ４＝ＯＦＦ状態とされている。
【００５７】
また、ライトバック信号ＷＢの電位＝０Ｖ、ライトバック信号ｘＷＢの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ１６、Ｎ１７＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ１０、Ｐ１１＝ＯＦＦ状態とされている。また、カレント信号ＣＯＮの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ１９、Ｎ２１、Ｎ２３＝ＯＮ状態とされている。また、ビット線ＢＬ、ｘＢＬの電位＝０Ｖとされている。
【００５８】
この状態から時刻ＴＡ２になると、イコライズ信号ＥＱの電位＝ＶＤＤ、イコライズ信号ｘＥＱの電位＝０Ｖ、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５＝ＯＮ状態、ＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９＝ＯＮ状態とされる。この結果、センスノードＳＮ、ｘＳＮの電位がＶＤＤと０Ｖの中間電位ＶＤＤ／２にプリチャージされる。即ち、容量Ｃ１、Ｃ２のセンスノードＳＮ、ｘＳＮ側電極の電位が中間電位ＶＤＤ／２とされる。
【００５９】
その後、イコライズ信号ＥＱの電位＝０Ｖ、イコライズ信号ｘＥＱの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９＝ＯＦＦ状態とされ、センスノードＳＮ、ｘＳＮの電位＝中間電位ＶＤＤ／２に保持される。
【００６０】
続いて、時刻ＴＡ３になると、ワード線ＷＬの電位＝ＶＤＤ、プレート線ＰＬの電位＝ＶＤＤ、アクセストランジスタＮ１、Ｎ２、Ｎ８＝ＯＮ状態とされると共に、強誘電体容量Ｆ１、Ｆ２、Ｆ３に正電圧が印加され、強誘電体容量Ｆ１からビット線ＢＬに電荷が流れ、強誘電体容量Ｆ２からビット線ｘＢＬに電荷が流れ、強誘電体容量Ｆ３からリファレンスビット線ＲＢＬに電荷が流れる。
【００６１】
この場合、強誘電体容量Ｆ１に印加される読み出し電圧は、書き込み時と反対極性であるから、強誘電体容量Ｆ１に分極反転が起こり、相対的に大きな反転電荷がビット線ＢＬに流れることになるが、強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であるから、強誘電体容量Ｆ２では分極反転は起こらず、相対的に小さな電荷がビット線ｘＢＬに流れることになる。
【００６２】
この結果、ビット線ＢＬ、ｘＢＬ間には、ビット線ＢＬの電位がビット線ｘＢＬの電位よりも高くなるような電位差が生じる。但し、本例では、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になっていることを前提としている。
【００６３】
また、この場合、容量Ｃ１、Ｃ２はそれぞれその両端間電位差を保持しようとするので、中間電位ＶＤＤ／２にされているセンスノードＳＮ、ｘＳＮの電位は、ビット線ＢＬ、ｘＢＬの電位変化に応じて変化し、ビット線ＢＬ、ｘＢＬの電位を中間電位ＶＤＤ／２を基準に高電位側にレベルシフトすることになる。
【００６４】
その後、時刻ＴＡ４になると、リファレンスビット線ＲＢＬからＮＭＯＳトランジスタＮ２２、Ｎ２３に流れる電流により、ビット線ＢＬから電流源９を介して接地側に電流が流れると共に、ビット線ｘＢＬから電流源１０を介して接地側に電流が流れる。この結果、ビット線ＢＬ、ｘＢＬの電位は下降するが、微小電位差はついたままである。
【００６５】
その後、時刻ＴＡ５になると、ラッチイネーブル信号ＳＥＯＮの電位＝ＶＤＤ、ラッチイネーブル信号ｘＳＥＯＮの電位＝０Ｖ、ＮＭＯＳトランジスタＮ９、Ｎ１０＝ＯＮ状態、ＰＭＯＳトランジスタＰ３、Ｐ４＝ＯＮ状態とされる。この結果、ＮＭＯＳトランジスタＮ１２＝ＯＮ状態となり、センスノードｘＳＮの電位を０Ｖ側に引き下げ、また、ＰＭＯＳトランジスタＰ５＝ＯＮ状態となり、センスノードＳＮの電位をＶＤＤ側に引き上げる。
【００６６】
なお、ラッチイネーブル信号ＳＥＯＮの電位＝ＶＤＤ、ラッチイネーブル信号ｘＳＥＯＮの電位＝０Ｖとなった時点では、センスノードＳＮ、ｘＳＮの電位は、ラッチアンプのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがＯＮする「ＶＤＤ−ＰＭＯＳトランジスタのスレッショルド電圧」から「０Ｖ＋ＮＭＯＳトランジスタのスレッショルド電圧」の範囲にあるため、ＰＭＯＳトランジスタＰ６、Ｐ７およびＮＭＯＳトランジスタＮ１１、Ｎ１２からなるラッチアンプは、速やかに増幅動作を行うことができる。
【００６７】
その後、時刻ＴＡ６になると、カレント信号ＣＯＮ電位＝０Ｖ、ＮＭＯＳトランジスタＮ１９、Ｎ２１、Ｎ２３＝ＯＦＦ状態とされ、電流源９、１０および電流設定部１１は非活性状態とされる。
【００６８】
続いて、ライトバック信号ＷＢの電位＝ＶＤＤ、ライトバック信号ｘＷＢの電位＝０Ｖ、ＮＭＯＳトランジスタＮ１６、Ｎ１７＝ＯＮ状態、ＰＭＯＳトランジスタＰ１０、Ｐ１１＝ＯＮ状態とされる。この結果、センスノードＳＮとビット線ＢＬとがショートすると共に、センスノードｘＳＮとビット線ｘＢＬとがショートし、ビット線ＢＬ、ｘＢＬがフル振幅にドライブされ、強誘電体容量Ｆ１、Ｆ２に対する再書き込みが行われる。
【００６９】
以上のように、本発明の第１実施形態では、ビット線ＢＬとセンスノードＳＮとの間に容量Ｃ１からなる第１のレベルシフタを設け、ビット線ｘＢＬとセンスノードｘＳＮとの間に容量Ｃ２からなる第２のレベルシフタを設け、データ読み出し前、センスノードＳＮ、ｘＳＮを中間電位ＶＤＤ／２にプリチャージするとしている。
【００７０】
この結果、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ１１、Ｎ１２のスレッショルド電圧よりも低くなった場合であっても、容量Ｃ１、Ｃ２によりビット線ＢＬ、ｘＢＬの電位を高電位側にシフトした電位をラッチアンプに与えることができる。
【００７１】
したがって、本発明の第１実施形態によれば、データ読み出し時にビット線ＢＬ、ｘＢＬの電位を引き下げるビット線電位引き下げ手段を備え、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こった場合であっても、データ読み出し時に、メモリセル１の記憶データを高速かつ確実に読み出すことができる。
【００７２】
（第２実施形態）
図３は本発明の第２実施形態の一部分を示す回路図である。本発明の第２実施形態は、図１に示す本発明の第１実施形態が備えるセンス回路８の代わりに、回路構成の異なるセンス回路１２を備え、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【００７３】
センス回路１２は、データ読み出し時、メモリセル１など、ビット線ＢＬ、ｘＢＬに接続されているメモリセルのうち、選択されたメモリセルの記憶データを検出するものであり、ＰＭＯＳトランジスタＰ１２〜Ｐ２０と、ＮＭＯＳトランジスタＮ２４〜Ｎ３２を有している。
【００７４】
ＰＭＯＳトランジスタＰ１２〜Ｐ１５とＮＭＯＳトランジスタＮ２４〜Ｎ２７はラッチアンプを構成するものである。ＰＭＯＳトランジスタＰ１２、Ｐ１３は、ソースをＶＤＤ電源に接続し、ゲートにラッチイネーブル信号ｘＳＥＯＮが与えられる。ＰＭＯＳトランジスタＰ１４は、ソースをＰＭＯＳトランジスタＰ１２のドレインに接続し、ゲートをセンスノードｘＳＮに接続し、ドレインをセンスノードＳＮに接続している。ＰＭＯＳトランジスタＰ１５は、ソースをＰＭＯＳトランジスタＰ１３のドレインに接続し、ゲートをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続している。
【００７５】
ＮＭＯＳトランジスタＮ２４、Ｎ２５は、ソースを接地し、ゲートにラッチイネーブル信号ＳＥＯＮが与えられる。ＮＭＯＳトランジスタＮ２６は、ソースをＮＭＯＳトランジスタＮ２４のドレインに接続し、ゲートをセンスノードｘＳＮに接続し、ドレインをセンスノードＳＮに接続している。ＮＭＯＳトランジスタＮ２７は、ソースをＮＭＯＳトランジスタＮ２５のドレインに接続し、ゲートをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続している。
【００７６】
ＰＭＯＳトランジスタＰ１６とＮＭＯＳトランジスタＮ２８は、ビット線ＢＬの電位をレベルシフトするＰＭＯＳレベルシフタを構成するものである。ＰＭＯＳトランジスタＰ１６は、ドレインを接地し、ゲートをビット線ＢＬに接続し、ソースをセンスノードＳＮに接続している。ＮＭＯＳトランジスタＮ２８は、ドレインをＶＤＤ電源に接続し、ソースをセンスノードＳＮに接続し、ゲートにプルアップ信号ＰＵＯＮが与えられる。ＰＭＯＳトランジスタＰ１６は、チャネル幅をＮＭＯＳトランジスタＮ２８よりも広くし、ソースフォロア回路として動作するように構成されている。
【００７７】
ＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ２９は、ビット線ｘＢＬの電位をレベルシフトするＰＭＯＳレベルシフタを構成するものである。ＰＭＯＳトランジスタＰ１７は、ドレインを接地し、ゲートをビット線ｘＢＬに接続し、ソースをセンスノードｘＳＮに接続している。ＮＭＯＳトランジスタＮ２９は、ドレインをＶＤＤ電源に接続し、ソースをセンスノードｘＳＮに接続し、ゲートにプルアップ信号ＰＵＯＮが与えられる。ＰＭＯＳトランジスタＰ１７は、チャネル幅をＮＭＯＳトランジスタＮ２９よりも広くし、ソースフォロア回路として動作するように構成されている。
【００７８】
ＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ３０は、センスノードＳＮ、ｘＳＮの電位をイコライズするイコライズ回路を構成するものである。ＰＭＯＳトランジスタＰ１８は、ソースをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ｘＥＱが与えられる。ＮＭＯＳトランジスタＮ３０は、ドレインをセンスノードＳＮに接続し、ソースをセンスノードｘＳＮに接続し、ゲートにイコライズ信号ＥＱが与えられる。
【００７９】
ＰＭＯＳトランジスタＰ１９とＮＭＯＳトランジスタＮ３１は、強誘電体容量Ｆ１等、データ読み出し時にビット線ＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものである。ＰＭＯＳトランジスタＰ１９は、ソースをセンスノードＳＮに接続し、ドレインをビット線ＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。ＮＭＯＳトランジスタＮ３１は、ドレインをセンスノードＳＮに接続し、ソースをビット線ＢＬに接続し、ゲートにライトバック信号ＷＢが与えられる。
【００８０】
ＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ３２は、強誘電体容量Ｆ２等、データ読み出し時にビット線ｘＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものである。ＰＭＯＳトランジスタＰ２０は、ソースをセンスノードｘＳＮに接続し、ドレインをビット線ｘＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。ＮＭＯＳトランジスタＮ３２は、ドレインをセンスノードｘＳＮに接続し、ソースをビット線ｘＢＬに接続し、ゲートにライトバック信号ＷＢが与えられる。
【００８１】
図４は本発明の第２実施形態のデータ読み出し時の動作を示す電位波形図であり、メモリセル１からデータを読み出す場合のイコライズ信号ＥＱ、ｘＥＱ、プルアップ信号ＰＵＯＮ、ラッチイネーブル信号ＳＥＯＮ、ｘＳＥＯＮ、ライトバック信号ＷＢ、ｘＷＢ、カレント信号ＣＯＮ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬおよびセンスノードＳＮ、ｘＳＮの電位変化を示している。
【００８２】
但し、本例では、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶しているが、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ２６、Ｎ２７のスレッショルド電圧よりも低くなった場合を例にしている。
【００８３】
ここに、データ読み出し前の時刻ＴＢ１では、イコライズ信号ＥＱの電位＝０Ｖ、イコライズ信号ｘＥＱの電位＝ＶＤＤ、ＰＭＯＳトランジスタＰ１８＝ＯＦＦ状態、ＮＭＯＳトランジスタＮ３０＝ＯＦＦ状態とされている。また、プルアップ信号ＰＵＯＮの電位＝０Ｖ、ＮＭＯＳトランジスタＮ２８、Ｎ２９＝ＯＦＦ状態とされている。
【００８４】
また、ラッチイネーブル信号ＳＥＯＮの電位＝０Ｖ、ラッチイネーブル信号ｘＳＥＯＮの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ２４、Ｎ２５＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ１２、Ｐ１３＝ＯＦＦ状態とされている。
【００８５】
また、ライトバック信号ＷＢの電位＝０Ｖ、ライトバック信号ｘＷＢの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ３１、Ｎ３２＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ１９、Ｐ２０＝ＯＦＦ状態とされている。また、カレント信号ＣＯＮ＝ＶＤＤ、ＮＭＯＳトランジスタＮ１９、Ｎ２１、Ｎ２３＝ＯＮ状態とされている。また、ビット線ＢＬ、ｘＢＬの電位＝０Ｖとされている。
【００８６】
この状態から時刻ＴＢ２になると、イコライズ信号ＥＱの電位＝ＶＤＤ、イコライズ信号ｘＥＱ＝０Ｖ、ＮＭＯＳトランジスタＮ３０＝ＯＮ状態、ＰＭＯＳトランジスタＰ１８＝ＯＮ状態とされる。
【００８７】
また、プルアップ信号ＰＵＯＮ＝ＶＤＤ、ＮＭＯＳトランジスタＮ２８、Ｎ２９＝ＯＮ状態とされる。この場合、ビット線ＢＬ、ｘＢＬの電位＝０Ｖであり、ＰＭＯＳトランジスタＰ１６、Ｐ１７＝ＯＮ状態であるから、センスノードＳＮ、ｘＳＮの電位がＶＤＤと０Ｖとの中間電位｜ＶＴＨｐ｜（ＰＭＯＳトランジスタのスレッショルド電圧の絶対値）になる。
【００８８】
その後、イコライズ信号ＥＱ＝０Ｖ、イコライズ信号ｘＥＱ＝ＶＤＤ、ＮＭＯＳトランジスタＮ３０＝ＯＦＦ状態、ＰＭＯＳトランジスタＰ１８＝ＯＦＦ状態とされる。この結果、センスノードＳＮ、ｘＳＮが非ショート状態とされ、センスノードＳＮ、ｘＳＮの電位は中間電位｜ＶＴＨｐ｜に保持される。
【００８９】
続いて、時刻ＴＢ３になると、ワード線ＷＬ＝ＶＤＤ、プレート線ＰＬ＝ＶＤＤとされ、アクセストランジスタＮ１、Ｎ２、Ｎ８＝ＯＮ状態とされると共に、強誘電体容量Ｆ１、Ｆ２、Ｆ３に正電圧が印加され、強誘電体容量Ｆ１からビット線ＢＬに電荷が流れ、強誘電体容量Ｆ２からビット線ｘＢＬに電荷が流れ、強誘電体容量Ｆ３からリファレンスビット線ＲＢＬに電荷が流れる。
【００９０】
この場合、強誘電体容量Ｆ１に印加される読み出し電圧は、書き込み時と反対極性であるから、強誘電体容量Ｆ１に分極反転が起こり、相対的に大きな反転電荷がビット線ＢＬに流れることになるが、強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であるから、強誘電体容量Ｆ２では分極反転は起こらず、相対的に小さな電荷がビット線ｘＢＬに流れることになる。
【００９１】
この結果、ビット線ＢＬ、ｘＢＬ間には、ビット線ＢＬの電位がビット線ｘＢＬの電位よりも高くなるような電位差が生じる。但し、本例では、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になっていることを前提としている。
【００９２】
また、この場合、ＮＭＯＳトランジスタＮ２８、Ｎ２９のプルアップにより、中間電位｜ＶＴＨｐ｜にされているセンスノードＳＮ、ｘＳＮの電位は、ビット線ＢＬ、ｘＢＬの電位変化に応じて変化し、ビット線ＢＬ、ｘＢＬの電位を中間電位｜ＶＴＨｐ｜を基準に高電位側にレベルシフトすることになる。即ち、センスノードＳＮの電位＝ビット線ＢＬの電位＋ＰＭＯＳトランジスタＰ１６のスレッショルド電圧の絶対値｜ＶＴＨｐ｜、センスノードｘＳＮの電位＝ビット線ｘＳＮの電位＋ＰＭＯＳトランジスタＰ１７のスレッショルド電圧の絶対値｜ＶＴＨｐ｜となる。
【００９３】
その後、時刻ＴＢ４になると、リファレンスビット線ＲＢＬからＮＭＯＳトランジスタＮ２２、Ｎ２３に流れる電流により、ビット線ＢＬから電流源９を介して接地側に電流が流れると共に、ビット線ｘＢＬから電流源１０を介して接地側に電流が流れる。この結果、ビット線ＢＬ、ｘＢＬの電位は下降するが、微小電位差はついたままである。その後、時刻ＴＢ５になると、プルアップ信号ＰＵＯＮの電位＝０Ｖとされ、ＮＭＯＳトランジスタＮ２８、Ｎ２９＝ＯＦＦ状態とされる。
【００９４】
続いて、時刻ＴＢ６になると、ラッチイネーブル信号ＳＥＯＮの電位＝ＶＤＤ、ラッチイネーブル信号ｘＳＥＯＮ＝０Ｖ、ＮＭＯＳトランジスタＮ２０、Ｎ２１＝ＯＮ状態、ＰＭＯＳトランジスタＰ１４、Ｐ１５＝ＯＮ状態とされる。この結果、ＮＭＯＳトランジスタＮ２７＝ＯＮ状態となり、センスノードｘＳＮの電位を０Ｖ側に引き下げ、また、ＰＭＯＳトランジスタＰ１４＝ＯＮ状態となり、センスノードＳＮの電位をＶＤＤ側に引き上げる。
【００９５】
なお、ラッチイネーブル信号ＳＥＯＮ＝ＶＤＤ、ｘＳＥＯＮ＝０Ｖとなった時点では、センスノードＳＮ、ｘＳＮの電位は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがＯＮする「ＶＤＤ−ＰＭＯＳトランジスタのスレッショルド電圧の絶対値」から「０Ｖ＋ＮＭＯＳトランジスタのスレッショルド電圧」の範囲にあるため、ＰＭＯＳトランジスタＰ１４、Ｐ１５およびＮＭＯＳトランジスタＮ２６、Ｎ２７からなるラッチアンプは、速やかに増幅動作を行うことができる。
【００９６】
その後、時刻ＴＢ７になると、カレント信号ＣＯＮの電位＝０Ｖ、ＮＭＯＳトランジスタＮ１９、Ｎ２１、Ｎ２３＝ＯＦＦ状態とされ、電流源９、１０および電流設定部１１は非活性状態とされる。
【００９７】
続いて、ライトバック信号ＷＢの電位＝ＶＤＤ、ライトバック信号ｘＷＢの電位＝０Ｖ、ＮＭＯＳトランジスタＮ３１、Ｎ３２＝ＯＮ状態、ＰＭＯＳトランジスタＰ１９、Ｐ２０＝ＯＮ状態とされる。この結果、センスノードＳＮとビット線ＢＬとがショートすると共に、センスノードｘＳＮとビット線ｘＢＬとがショートし、ビット線ＢＬ、ｘＢＬがフル振幅にドライブされ、強誘電体容量Ｆ１、Ｆ２に対する再書き込みが行われる。
【００９８】
以上のように、本発明の第２実施形態では、ビット線ＢＬとセンスノードＳＮとの間にＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ２８からなる第１のレベルシフタ（ソースフォロア回路）を設け、ビット線ｘＢＬとセンスノードｘＳＮとの間にＰＭＯＳトランジスタＰ１７およびＮＭＯＳトランジスタＮ２９からなる第２のレベルシフタ（ソースフォロア回路）を設け、データ読み出し前、センスノードＳＮ、ｘＳＮを中間電位｜ＶＴＨｐ｜にプリチャージするとしている。
【００９９】
この結果、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ２６、Ｎ２７のスレッショルド電圧よりも低くなった場合であっても、ＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ２８からなる第１のレベルシフタと、ビット線ｘＢＬとセンスノードｘＳＮとの間にＰＭＯＳトランジスタＰ１７およびＮＭＯＳトランジスタＮ２９からなる第２のレベルシフタにより、ビット線ＢＬ、ｘＢＬの電位を高電位側にシフトした電位をラッチアンプに与えることができる。
【０１００】
したがって、本発明の第２実施形態によれば、データ読み出し時にビット線ＢＬの電位を引き下げるビット線電位引き下げ手段を備え、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こった場合であっても、データ読み出し時に、メモリセル１の記憶データを高速かつ確実に読み出すことができる。
【０１０１】
（第３実施形態）
図５は本発明の第３実施形態の一部分を示す回路図である。図５中、１はメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ｘＢＬはビット線、１３はセンス回路、１４、１５は電流源、１６は電流源１４、１５に流す電流を設定する電流設定部であり、メモリセル１、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬは図７に示すものと同様のものである。電流源１４、１５および電流設定部１６は、リファレンス読み出し方式を採用するために設けられたビット線電位引き下げ手段を構成するものである。
【０１０２】
センス回路１３は、データ読み出し時、メモリセル１など、ビット線ＢＬ、ｘＢＬに接続されているメモリセルのうち、選択されたメモリセルの記憶データを検出するものであり、ＰＭＯＳトランジスタＰ２１〜Ｐ２６と、ＮＭＯＳトランジスタＮ３３〜Ｎ４０と、インバータＩＢ１を有している。
【０１０３】
ＰＭＯＳトランジスタＰ２１、Ｐ２２とＮＭＯＳトランジスタＮ３３〜Ｎ３６は、ラッチアンプを構成するものである。ＰＭＯＳトランジスタＰ２１は、ソースをＶＤＤ電源に接続し、ゲートをセンスノードｘＳＮに接続し、ソースをセンスノードＳＮに接続している。ＰＭＯＳトランジスタＰ２２は、ソースをＶＤＤ電源に接続し、ゲートをセンスノードＳＮに接続し、ソースをセンスノードｘＳＮに接続している。
【０１０４】
ＮＭＯＳトランジスタＮ３３、Ｎ３４は、ソースを接地し、ゲートにライトバック信号ＷＢが与えられる。ＮＭＯＳトランジスタＮ３５は、ソースをＮＭＯＳトランジスタＮ３３のドレインに接続し、ゲートをセンスノードｘＳＮに接続し、ドレインをセンスノードＳＮに接続している。ＮＭＯＳトランジスタＮ３６は、ソースをＮＭＯＳトランジスタＮ３４のドレインに接続し、ゲートをセンスノードＳＮに接続し、ドレインをセンスノードｘＳＮに接続している。
【０１０５】
ＰＭＯＳトランジスタＰ２３は、センスノードＳＮを電源電位ＶＤＤにプリチャージするプリチャージ回路を構成するものであり、ソースをＶＤＤ電源に接続し、ドレインをセンスノードＳＮに接続し、ゲートにプリチャージ信号ＰＣが与えられる。ＰＭＯＳトランジスタＰ２４は、センスノードｘＳＮを電源電位ＶＤＤにプリチャージするプリチャージ回路を構成するものであり、ソースをＶＤＤ電源に接続し、ドレインをセンスノードｘＳＮに接続し、ゲートにプリチャージ信号ＰＣが与えられる。
【０１０６】
ＰＭＯＳトランジスタＰ２５は、強誘電体容量Ｆ１等、データ読み出し時にビット線ＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものであり、ソースをセンスノードＳＮに接続し、ドレインをビット線ＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。
【０１０７】
ＰＭＯＳトランジスタＰ２６は、強誘電体容量Ｆ２等、データ読み出し時にビット線ｘＢＬに電荷を出力する強誘電体容量に対して再書き込みを行う再書き込み回路を構成するものであり、ソースをセンスノードｘＳＮに接続し、ドレインをビット線ｘＢＬに接続し、ゲートにライトバック信号ｘＷＢが与えられる。
【０１０８】
ＮＭＯＳトランジスタＮ３７は、ビット線ＢＬに対応して設けられたチャージトランスファアンプを構成するＮＭＯＳトランジスタであり、ドレインをセンスノードＳＮに接続し、ソースをビット線ＢＬに接続し、ゲートにリファレンス電圧Ｎrefが与えられる。ＮＭＯＳトランジスタＮ３８は、ビット線ｘＢＬに対応して設けられたチャージトランスファアンプを構成するＮＭＯＳトランジスタであり、ドレインをセンスノードＳＮに接続し、ソースをビット線ｘＢＬに接続し、ゲートにリファレンス電圧Ｎrefが与えられる。
【０１０９】
インバータＩＢ１は、プリチャージ信号ＰＣを反転するものである。ＮＭＯＳトランジスタＮ３９、Ｎ４０は、ＮＭＯＳトランジスタＮ３７、Ｎ３８のゲートに与えるリファレンス電圧Ｎrefを生成するためのものである。ＮＭＯＳトランジスタＮ３９は、ドレインをＶＤＤ電源に接続し、ソースをＮＭＯＳトランジスタＮ４０のドレインおよびＮＭＯＳトランジスタＮ３７、Ｎ３８のゲートに接続し、ゲートにプリチャージ信号ＰＣが与えられる。ＮＭＯＳトランジスタＮ４０は、ゲートをインバータＩＢ１の出力端に接続し、ソースを接地している。
【０１１０】
電流源１４は、ＮＭＯＳトランジスタＮ１９のゲートに対して、カレント信号ＣＯＮの代わりに、ライトバック信号ｘＷＢを与えるようにし、その他については、図１に示す電流源９と同様に構成したものである。電流源１５は、ＮＭＯＳトランジスタＮ２１のゲートに対して、カレント信号ＣＯＮの代わりに、ライトバック信号ｘＷＢを与えるようにし、その他については、図１に示す電流源１０と同様に構成したものである。
【０１１１】
電流設定部１６は、ＮＭＯＳトランジスタＮ２３のゲートに対して、カレント信号ＣＯＮの代わりに、ライトバック信号ｘＷＢを与えるようにし、その他については、図１に示す電流設定部１０と同様に構成したものである。
【０１１２】
図６は本発明の第３実施形態のデータ読み出し時の動作を示す電位波形図であり、メモリセル１からデータを読み出す場合のプリチャージ信号ＰＣ、ライトバック信号ＷＢ、ｘＷＢ、プレート線ＰＬ、ビット線ＢＬ、ｘＢＬの電位変化、リファレンス電位Ｎrefの変化およびセンスノードＳＮ、ｘＳＮの電位変化を示している。
【０１１３】
但し、本例では、強誘電体容量Ｆ１がデータ“１”、強誘電体容量Ｆ２がデータ“０”を記憶しているが、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ３５、Ｎ３６のスレッショルド電圧よりも低くなった場合を例にしている。
【０１１４】
ここに、データ読み出し前である時刻ＴＣ１では、プリチャージ信号ＰＣの電位＝０Ｖ、インバータＩＢ１の出力＝ＶＤＤ、ＮＭＯＳトランジスタＮ３９＝ＯＦＦ状態、ＮＭＯＳトランジスタＮ４０＝ＯＮ状態、リファレンス電位Ｎref＝０Ｖとされている。また、ＰＭＯＳトランジスタＰ２３、Ｐ２４＝ＯＮ状態とされている。また、ライトバック信号ＷＢの電位＝０Ｖ、ＮＭＯＳトランジスタＮ３３、Ｎ３４＝ＯＦＦ状態とされている。この結果、センスノードＳＮ、ｘＳＮの電位＝ＶＤＤとされている。
【０１１５】
また、ライトバック信号ｘＷＢの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ１９、Ｎ２１、Ｎ２３＝ＯＮ状態とされている。また、ビット線ＢＬ、ｘＢＬの電位＝０Ｖとされている。
【０１１６】
続いて、時刻ＴＣ２になると、ワード線ＷＬの電位＝ＶＤＤ、プレート線ＰＬの電位＝ＶＤＤとされ、アクセストランジスタＮ１、Ｎ２、Ｎ８＝ＯＮ状態とされると共に、強誘電体容量Ｆ１、Ｆ２、Ｆ３に正電圧が印加され、強誘電体容量Ｆ１からビット線ＢＬに電荷が流れ、強誘電体容量Ｆ２からビット線ｘＢＬに電荷が流れ、強誘電体容量Ｆ３からリファレンスビット線ＲＢＬに電荷が流れる。
【０１１７】
この場合、強誘電体容量Ｆ１に印加される読み出し電圧は、書き込み時と反対極性であるから、強誘電体容量Ｆ１に分極反転が起こり、相対的に大きな反転電荷がビット線ＢＬに流れることになるが、強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であるから、強誘電体容量Ｆ２では分極反転は起こらず、相対的に小さな電荷がビット線ｘＢＬに流れることになる。
【０１１８】
この結果、ビット線ＢＬ、ｘＢＬ間には、ビット線ＢＬの電位がビット線ｘＢＬの電位よりも高くなるような電位差が生じる。但し、本例では、時間経過や高温などにより強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になっていることを前提としている。
【０１１９】
その後、時刻ＴＣ３になると、リファレンスビット線ＲＢＬからＮＭＯＳトランジスタＮ２２、Ｎ２３に流れる電流により、ビット線ＢＬから電流源１４を介して接地側に電流が流れると共に、ビット線ｘＢＬから電流源１５を介して接地側に電流が流れる。この結果、ビット線ＢＬ、ｘＢＬの電位は下降するが、微小電位差はついたままである。
【０１２０】
その後、時刻ＴＣ４になると、プリチャージ信号ＰＣの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ３９＝ＯＮ状態、インバータＩＢ１の出力＝０Ｖ、ＮＭＯＳトランジスタＮ４０＝ＯＦＦ状態とされる。この結果、リファレンス電位Ｎrefは中間電位ＶＤＤ−ＶＴＨｎ（ＮＭＯＳトランジスタＮ３９のスレッショルド電圧）となり、ＮＭＯＳトランジスタＮ３７、Ｎ３８＝ＯＮ状態となる。
【０１２１】
即ち、この時点では、ＮＭＯＳトランジスタＮ３７は、ソース電位＝ビット線ＢＬの電位、ゲート電位＝ＶＤＤ−ＶＴＨｎであり、ＮＭＯＳトランジスタＮ３８は、ソース電位＝ビット線ｘＢＬの電位、ゲート電位＝ＶＤＤ−ＶＴＨｎであり、ソース電位の低いＮＭＯＳトランジスタＮ３８の方がゲート・ソース間電圧ＶＧＳが大きく、より電流を流すことになる。
【０１２２】
この結果、センスノードＳＮの電位は緩やかに降下することになるが、センスノードｘＳＮの電位は急速に下降し、ＶＤＤ−｜ＶＴＨｐ｜より低下すると、ＰＭＯＳトランジスタＰ２１がＯＮ状態となり、センスノードＳＮの電位はＶＤＤに増幅されてラッチされる。他方、センスノードｘＳＮの電位は、ＮＭＯＳトランジスタＮ３８により更に降下し、ビット線ｘＢＬの電位と同一電位になる。
【０１２３】
その後、時刻ＴＣ５になると、ライトバック信号ＷＢの電位＝ＶＤＤ、ＮＭＯＳトランジスタＮ３３、Ｎ３４＝ＯＮ状態とされる。この結果、ＮＭＯＳトランジスタＮ３６がセンスノードｘＳＮの電位を０Ｖに引き下げることになる。
【０１２４】
続いて、ライトバック信号ｘＷＢの電位＝０Ｖ、ＰＭＯＳトランジスタＰ２５、Ｐ２６＝ＯＮ状態とされる。この結果、センスノードＳＮとビット線ＢＬとがショートすると共に、センスノードｘＳＮとビット線ｘＢＬとがショートし、ビット線ＢＬ、ｘＢＬがフル振幅にドライブされ、強誘電体容量Ｆ１、Ｆ２に対する再書き込みが行われる。
【０１２５】
以上のように、本発明の第３実施形態においては、ビット線ＢＬとセンスノードＳＮとの間にチャージトランスファアンプをなすＮＭＯＳトランジスタＮ３７を設け、ビット線ｘＢＬとセンスノードｘＳＮとの間にチャージトランスファアンプをなすＮＭＯＳトランジスタＮ３８を設け、データ読み出し前には、センスノードＳＮ、ｘＳＮをＶＤＤにプリチャージしている。
【０１２６】
この結果、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こり、ビット線ＢＬ、ｘＢＬ間の電位差が微小になり、かつ、ビット線ＢＬ、ｘＢＬの電位がラッチアンプのＮＭＯＳトランジスタＮ３５、Ｎ３６のスレッショルド電圧よりも低くなった場合であっても、チャージトランスファアンプをなすＮＭＯＳトランジスタＮ３７、Ｎ３８により、センスノードＳＮ、ｘＳＮの電位差を高電位側をＶＤＤ、低電位側をビット線ＢＬ、ｘＢＬのうちの低い方の電位と同一電位にすることができる。
【０１２７】
したがって、本発明の第３実施形態によれば、データ読み出し時にビット線ＢＬの電位を引き下げるビット線電位引き下げ手段を備え、リファレンス読み出し方式を採用する場合において、時間経過や高温などによりメモリセル１を構成する強誘電体容量Ｆ１、Ｆ２に減極が起こった場合であっても、データ読み出し時に、メモリセル１の記憶データを高速かつ確実に読み出すことができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１実施形態の一部分を示す回路図である。
【図２】本発明の第１実施形態のデータ読み出し時の動作を示す電位波形図である。
【図３】本発明の第２実施形態の一部分を示す回路図である。
【図４】本発明の第２実施形態のデータ読み出し時の動作を示す電位波形図である。
【図５】本発明の第３実施形態の一部分を示す回路図である。
【図６】本発明の第３実施形態のデータ読み出し時の動作を示す電位波形図である。
【図７】従来の強誘電体メモリの一例の一部分を示す回路図である。
【図８】リファレス読み出し方式を採用する強誘電体メモリの一例の一部分を示す回路図である。
【図９】図８に示す強誘電体メモリが有する問題点を説明するための電位波形図である。
【符号の説明】
【０１２９】
１…メモリセル
２…ラッチアンプ
４、５…電流源
６…電流設定部
７…リファレンスメモリセル
８…センス回路
９、１０…電流源
１１…電流設定部
１２、１３…センス回路
１４、１５…電流源
１６…電流設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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