(57)【要約】【課題】  キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供する。【解決手段】  シリコン基板１００上にゲート絶縁膜１０３を介してゲート電極１０４を有し、ゲート電極１０４の側面に第一の側壁絶縁膜１０５を有し、第一の側壁絶縁膜１０５の側面に第二の側壁絶縁膜１０６を有し、第二の側壁絶縁膜１０６の下方に第一のソース／ドレイン層１０８を有し、第二の側壁絶縁膜１０６の外側に第一のソース／ドレイン層１０８と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層１１０を有する第二のソース／ドレイン層１１１を有し、第二のソース／ドレイン層１１１のゲルマニウム層１１０上にジャーマナイド層１１３を有する。【選択図】図１
2007214481.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成され、シリコンゲルマニウムを含有し、表層部にゲルマニウム層を有するソース／ドレイン層と、
前記ソース／ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層と、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成された第一の側壁絶縁膜と、
前記第一の側壁絶縁膜の側面に形成された第二の側壁絶縁膜と、
前記第二の側壁絶縁膜の下方に形成された第一のソース／ドレイン層と、
前記第二の側壁絶縁膜の外側に前記第一のソース／ドレイン層と接して形成され、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層を有する第二のソース／ドレイン層と、
前記第二のソース／ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第一のソース／ドレイン層は、シリコンゲルマニウムを含有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記シリコンゲルマニウムのゲルマニウム濃度は１０ａｔ％以上であることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
【請求項５】
前記第一のソース／ドレイン層の表面又は前記第二のソース／ドレイン層の表面は、前記半導体基板の表面よりも上方に位置することを特徴とする請求項２乃至４のいずれか一項記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴って、ＭＩＳＦＥＴの高速化について注目が集められている。例えば、ＣＭＯＳＦＥＴ（Complementally MOS Field Effect Transistor）では、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）のチャネル領域のキャリア（ホール）移動度が、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）のチャネル領域のキャリア（電子）移動度より遅いため、ｐＭＯＳを高速化させることが望まれている。
【０００３】
これに対し、ｐＭＯＳにおいて、ソース／ドレイン層に、シリコンとシリコンよりも原子半径の大きいゲルマニウムとの化合物であるシリコンゲルマニウムを使用することにより、チャネル領域に圧縮応力を与え、キャリア移動度を向上させること、さらに、シリコンゲルマニウムのソース／ドレイン層上に、シリサイド膜を形成することによって、ソース／ドレイン層の低抵抗化を図ることが知られている（例えば、非特許文献１参照。）。
【０００４】
しかしながら、この従来技術では、ソース／ドレイン層にシリサイド膜を形成する場合、シリコンゲルマニウムとシリサイド膜とは親和性が悪いため、接合リーク電流の増大又はコンタクト不良を引き起こしてしまう恐れがある。つまり、シリコンゲルマニウム上に例えばニッケルシリサイド膜を形成した場合、それらの間にＮｉＳｉＧｅの３元化合物が形成されるが、この化合物は熱的に不安定であるために、Ｎｉの凝集や表面モホロジーの劣化が起こり、接合リーク電流が増大し、また化合物とニッケルシリサイド膜との界面等でコンタクト抵抗のばらつきが増大し、トランジスタ特性が劣化するという問題が生じる場合がある。
【非特許文献１】P. R. Chidambaram et. al.; “35% Drive Current Improvement from Recessed-SiGe Drain  Extension on 37nm Gate Length PMOS”, 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 48-49.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記問題点を解決するためになされたもので、キャリア移動度を向上しつつ、トランジスタ特性の劣化を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成され、シリコンゲルマニウムを含有し、表層部にゲルマニウム層を有するソース／ドレイン層と、前記ソース／ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層を備えたことを特徴とする。
【０００７】
また、本発明の別の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第一の側壁絶縁膜と、前記第一の側壁絶縁膜の側面に形成された第二の側壁絶縁膜と、前記第二の側壁絶縁膜の下方に形成された第一のソース／ドレイン層と、前記第二の側壁絶縁膜の外側に前記第一のソース／ドレイン層と接して形成され、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層を有する第二のソース／ドレイン層と、前記第二のソース／ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体層装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１０】
まず、図１を参照して、本発明の実施例１に係る半導体装置の構成を説明する。図１は、ＣＭＯＳＦＥＴのｐＭＯＳとして機能する本実施例に係る半導体装置を示す断面図である。
【００１１】
図１に示すように、本実施例に係る半導体装置は、単結晶シリコン基板（半導体基板）１００に素子分離１０１が設けられ、この素子分離１０１で区画された素子形成領域１００ａに、ｎ型不純物イオンを有するｎ型ウェル領域１０２が形成されている。シリコン基板１００のｎ型ウェル領域１０２上にはゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の側面には第一の側壁絶縁膜１０５が形成され、第一の側壁絶縁膜１０５の側面には第二の側壁絶縁膜１０６が形成されている。
【００１２】
また、第二の側壁絶縁膜１０６の下方のｎ型ウェル領域１０２上には半導体層１０７が形成されており、さらにこの半導体層１０７にはｐ型不純物イオンが注入されたエクステンション層である第一のソース／ドレイン層１０８が形成されている。ここで、半導体層１０７は、チャネル領域に圧縮応力を与えてキャリアの移動度を高めるため、シリコンゲルマニウムを含む半導体層であることが好ましい。また、第一のソース／ドレイン層１０８は、実効的な接合深さを浅くして短チャネル効果を抑制するため、その表面がチャネルの移動するシリコン基板１００表面よりも上方に位置する、いわゆるエレベーテッド構造となるように形成されていることが好ましい。
【００１３】
第二の側壁絶縁膜１０６の両側（外側）のｎ型ウェル領域１０２上には、シリコンゲルマニウム層１０９が形成されており、シリコンゲルマニウム層１０９上にはゲルマニウム層１１０が形成されている。さらに、このシリコンゲルマニウム層１０９及びゲルマニウム層１１０には、ｐ型不純物イオンが注入された第二のソース／ドレイン層１１１が形成されている。このように、第二のソース／ドレイン層１１１にシリコンゲルマニウムを含有することにより、チャネル領域に圧縮応力を与えてキャリアの移動度を高めることができる。またここで、第一のソース／ドレイン層１０８と同様に、短チャネル効果の抑制を図るため、第二のソース／ドレイン層１１１は、その表面がシリコン基板１００の表面の高さよりも高い位置に形成されるエレベーテッド構造となるように形成されることが好ましい。
【００１４】
また、ゲート電極１０４、第二のソース／ドレイン層１１１の低抵抗化を図るため、ゲート電極１０４上部にはシリサイド層１１２、第二のソース／ドレイン層１１１のゲルマニウム層１１０上にはジャーマナイド層１１３が形成されている。このジャーマナイト層１１３は、第二のソース／ドレイン層１１１のゲルマニウム層１１０上に、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）あるいはチタン（Ｔｉ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のような高融点金属膜を形成した後、熱処理を行って、第二のソース／ドレイン層１１１のゲルマニウム層１１０と高融点金属膜とを反応させることにより形成され、Ｓｉを含まない、ＮｉＧｅ、ＣｏＧｅ、ＴｉＧｅ、ＩｒＧｅ、ＰｔＧｅ等の２元化合物で構成される。
【００１５】
さらに、素子分離１０１、ゲート電極１０４、側壁絶縁膜１０５、１０６及びジャーマナイド層１１３上には、バリア絶縁膜１１４が形成され、バリア絶縁膜１１４上には層間絶縁層１１５が形成されている。また、層間絶縁層１１５上には配線層１１６が形成され、コンタクトプラグ１１７を介してジャーマナイド層１１３と電気的に接続されている。
【００１６】
次に、図２乃至図４を参照して、上述した本実施例に係る半導体装置の製造方法を説明する。図２乃至図４は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
【００１７】
はじめに、図２（ａ）に示すように、シリコン基板等の半導体基板１００に素子分離１０１を形成する。素子分離１０１は、リソグラフィー法によりシリコン基板１００に浅い溝を形成して、その溝を絶縁膜、例えば、ＣＶＤ（Chemical vapor deposition）法で形成した酸化シリコン膜（ＳｉＯ２膜）で埋めた、いわゆるＳＴＩ（shallow trench isolation）を使用することができる。さらに、シリコン基板１００の素子形成領域１００ａに、ｎ型不純物イオン注入し、熱処理を施してｎ型ウェル領域１０２を形成する。そして、シリコン基板１００上及び素子分離１０１上に、ＣＶＤ法等を用いて、例えば、ＳｉＯ２膜若しくは酸窒化シリコン膜（ＳｉＯＮ膜）等を材料とするゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３上に、ゲート電極１０４となる導電性材料膜、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコン膜を堆積する。さらに、多結晶シリコン膜上に、例えば、ＣＶＤ法で形成したＳｉＯ２膜等の酸化膜１１８を堆積する。
【００１８】
次に、図２（ｂ）に示すように、酸化膜１１８にゲート電極パターンをリソグラフィー及びエッチングによって加工した後、この酸化膜１１８をマスクとして多結晶シリコン膜をエッチングしてゲート電極１０４を形成し、さらにゲート電極１０４下部以外のゲート絶縁膜１０３をエッチング除去する。
【００１９】
次に、図２（ｃ）に示したように、ＣＶＤ法等により、例えば膜厚１０ｎｍの窒化シリコン膜（ＳｉＮ膜）を、素子分離１０１上、シリコン基板１００上及びゲート電極１０４上に形成する。そして、ゲート電極１０４上及びシリコン基板１００上等に形成された窒化シリコン膜を異方性エッチングすることにより、ゲート電極１０４の側面に第一の側壁絶縁膜１０５を形成する。さらに、ゲート電極１０４及び第一の側壁絶縁膜１０５をマスクにしてシリコン基板１００表面部をエッチング除去し、ソース／ドレイン・エクステンション層となる第一のソース／ドレイン層１０８用の浅い溝１１９を形成する。
【００２０】
次に、図３（ａ）に示したように、溝１１９上に半導体層１０７、例えばシリコンゲルマニウム層を選択エピタキシャル成長させる。このシリコンゲルマニウム層１０７の選択エピタキシャル成長は、キャリアガスである水素（Ｈ２）に塩化水素（ＨＣｌ）を、例えば、０．４％から０．５％程度添加し、ジクロルシラン（ＳｉＨ２Ｃｌ２）とモノゲルマン（ＧｅＨ４）の混合ガスを原料として、例えば、６５０℃から７５０℃の温度で行うことができる。ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量は、例えば、２％から５％とすることができる。このガス流量比を変えることによって、シリコンゲルマニウム層１０７中のゲルマニウム濃度を所望の値に制御することがでる。本実施例では、このシリコンゲルマニウム層１０７中のゲルマニウム濃度は、ゲルマニウムを含有することによりチャネル領域に圧縮応力を与えキャリア移動度を効果的に向上するために、また一方でゲルマニウムを過剰に含有することによる結晶欠陥発生の影響を抑制するため、例えば１０ａｔ％から３０ａｔ％の範囲とする。また、シリコンゲルマニウム層１０７の厚さは、ゲート長に依存して変えることができる。ゲート長が、例えば、７０ｎｍの場合、シリコンゲルマニウム層１０７の厚みを、例えば、３５ｎｍから４０ｎｍとすることができるが、この値より厚くして、チャネル領域に与える圧縮応力を大きくすることもできる。
【００２１】
本実施例に係る半導体装置では、このシリコンゲルマニウム層１０７の表面の高さは、チャネル領域のシリコン基板１００の表面よりも高くする。例えば、シリコンゲルマニウム層１０７形成のための溝１１９の深さを３０ｎｍとし、シリコンゲルマニウム層１０７の膜厚を４０ｎｍとする。このようにシリコンゲルマニウム層１０７をエレベーテッド構造とすることによって、シリコンゲルマニウム層１０７を厚く形成して圧縮応力を向上することができる。また一方で、後述する第一のソース／ドレイン層１０８の実効的な接合深さを浅くすることができ、平坦構造よりも、短チャネル効果を抑制することが可能となる。
【００２２】
その後、シリコンゲルマニウム層１０７に、例えば不純物イオンを注入することにより、第一のソース／ドレイン層１０８を形成する。シリコンゲルマニウム層１０７中に注入する不純物としては、例えば、ホウ素（Ｂ）を使用することができる。ここでイオン注入により第一のソース／ドレイン層１０８を形成する場合、注入エネルギーを調節することによって接合深さを制御できる。例えば、図３（ａ）に示したように、第一のソース／ドレイン層１０８の接合深さをシリコンゲルマニウム層１０７の厚さよりも浅くすることができる。さらに、シリコンゲルマニウム層１０７中のホウ素（Ｂ）の拡散は、シリコン基板中よりも抑制されるため、第一のソース／ドレイン層１０８の接合深さを浅くして短チャネル効果を抑止するためには好都合である。
【００２３】
次に、図３（ｂ）に示したように、ＣＶＤ法等によりゲート電極１０４上及びシリコンゲルマニウム層１０７上に、第二の側壁絶縁膜１０６となる、例えば膜厚２０〜３０ｎｍのＳｉＮ膜若しくはＳｉＯ２膜を堆積する。その後、異方性エッチングによりゲート電極１０４上及びシリコンゲルマニウム層１０７上のこの絶縁膜を除去して、ゲート電極１０４の側面にだけ絶縁膜を残し、第二の側壁絶縁膜１０６を形成する。
【００２４】
さらに、ゲート電極１０４及び第二の側壁絶縁膜１０６をマスクとして、露出したシリコンゲルマニウム層１０７をエッチングして、第二のソース／ドレイン層１１１を形成するための溝１２０を形成する。この溝１２０の深さは、例えばシリコンゲルマニウム層１０７を除去する深さとすることができる。なお、このエッチング時には、ゲート電極１０４の上面は酸化膜１１８により覆われているため、ゲート電極１０４がエッチングされることはない。このようにして、第二の側壁絶縁膜１０６の下にだけ、シリコンゲルマニウム層１０７が残され、第二の側壁絶縁膜１０６の下に第一のソース／ドレイン層１０８が形成された構造にする。  次に、図３（ｃ）に示したように、溝１２０にシリコンゲルマニウム層１０９及びゲルマニウム層１１０を順次選択エピタキシャル成長させる。シリコンゲルマニウム層１０９の選択エピタキシャル成長は、上述のシリコンゲルマニウム層１０７の選択エピタキシャル成長と同様に、キャリアガスであるＨ２ガスに微量のＨＣｌを添加し、モノシラン（ＳｉＨ４）を原料ガスとして行うことができる。またゲルマニウム層１１０は、シリコンゲルマニウム層１０９を成長させた後、シリコンゲルマニウム層１０９の選択エピタキシャル成長時のガス流量比、すなわちＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量を大きく上昇させて、シリコンゲルマニウム層１０９上に選択エピタキシャル成長させる。このとき、例えば、シリコンゲルマニウム層１０９のゲルマニウム濃度が１０ａｔ％〜３０ａｔ％、ゲルマニウム層１１０のゲルマニウム濃度が約１００ａｔ％となるように成長させる。シリコンゲルマニウム層１０９及びゲルマニウム層１１０の全体の厚さは、この後の工程でここに形成する第二のソース／ドレイン層１１１をエレベーテッド構造とするために、溝１２０の深さ、すなわち、シリコンゲルマニウム層１０７の厚さより厚くする。このようにして、第二のソース／ドレイン層１１１をエレベーテッド構造とすれば、第二のソース／ドレイン層１１１の実効的な接合深さを浅くして、短チャネル効果を抑制することができる。
【００２５】
さらに、第二の側壁絶縁膜１０６の両側に第二のソース／ドレイン層１１１を形成するために、ゲート電極１０４及び第二の側壁絶縁膜１０６をマスクとして、例えば、ホウ素（Ｂ）イオンを、シリコンゲルマニウム層１０９及びゲルマニウム層１１０に注入する。第二のソース／ドレイン層１１１のイオン注入条件は、第一のソース／ドレイン層１０８のイオン注入より、高エネルギーで高濃度である。これにより、ソース／ドレイン・エクステンション層である第一のソース／ドレイン層１０８の接合深さよりも、第二のソース／ドレイン層１１１を深く形成することができる。ここでは、第二のソース／ドレイン層１１１は、第一のソース／ドレイン層１０８と接するように形成し、またシリコンゲルマニウム層１０９よりも深く形成してもよい。なお本実施例では、図３（ｂ）及び図３（ｃ）に示したように、第二の側壁絶縁膜１０６の外側の露出したシリコンゲルマニウム層１０７をエッチングして溝１２０を形成後、溝１２０にシリコンゲルマニウム層１０９を形成しているが、本実施例のように半導体層１０７にシリコンゲルマニウム層を用いる場合であれば、シリコンゲルマニウム層１０７をエッチングせずにそのまま残置させておいてもよい。この場合、残置させた第二の側壁絶縁膜１０６の外側のシリコンゲルマニウム層１０７上にゲルマニウム層１１０を形成することができ、さらにこの第二の側壁絶縁膜１０６の外側のシリコンゲルマニウム層１０７及びゲルマニウム層１１０に第二のソース／ドレイン層１１１を形成することができる。
【００２６】
次に、図４（ａ）に示したように、ゲート電極１０４上の酸化膜１１８を、例えば、ウェット・エッチングにより除去し、ゲート電極１０４の多結晶シリコン層表面を露出した後、ゲート電極１０４上にシリサイド層１１２、第二のソース／ドレイン層１１１上にジャーマナイド層１１３を形成する。すなわち、ゲート電極１０４上、第二のソース／ドレイン層１１１上に金属膜（図示せず）を、例えば、スパッタリングにより堆積した後、熱処理を行って、ゲート電極１０４表面の多結晶シリコン層と金属膜とを反応させゲート電極１０４上にシリサイド層１１２を形成し、第二のソース／ドレイン層１１１表層部のゲルマニウム層１１０と金属膜とを反応させて第二のソース／ドレイン層１１１上にジャーマナイド層１１３を形成する。このとき、第二のソース／ドレイン層１１１は、ジャーマナイド層１１３との界面においてゲルマニウム層１１０を有している。また、金属膜の金属材料としては、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）あるいはチタン（Ｔｉ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のような高融点金属を使用することができる。その後、シリサイド層１１２及びジャーマナイド層１１３以外の未反応の金属膜を除去する。次に、図４（ｂ）に示したように、バリア絶縁膜１１４を全面に堆積した後、バリア絶縁膜１１４上に層間絶縁層１１５を堆積し、例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。さらに、層間絶縁層１１５に第二のソース／ドレイン層１１１に達するコンタクトホールを形成した後、コンタクトホール内に導電性材料を埋め込みコンタクトプラグ１１７を形成し、層間絶縁層１１５上にコンタクトプラグ１１７に接続する配線層１１６を形成する。その後、多層配線等の半導体装置に必要な工程を行って、本実施例に係る半導体装置を製造することができる。
【００２７】
本実施例に係る半導体装置によれば、ソース／ドレイン層１０８、１１１に、シリコンとシリコンよりも原子半径の大きいゲルマニウムとの化合物であるシリコンゲルマニウムを含有することにより、チャネル領域に圧縮応力を与え、キャリア移動度を向上することができる。
【００２８】
また、従来技術では、シリコンゲルマニウムを使用したソース／ドレイン層の低抵抗化を図るためにソース／ドレイン層上にシリサイド層を形成するが、ソース／ドレイン層のシリコンゲルマニウムにシリサイド層が直接接触することで熱的に不安定な化合物が生成され、トランジスタ特性の劣化を引き起こす場合がある。また、シリコンゲルマニウムのソース／ドレイン層の表層を一定の厚さのシリコン層で構成し、そのシリコン層にのみシリサイド層を形成してシリコンゲルマニウムとシリサイド層の反応による化合物の生成を抑えたとしても、シリコン層とシリサイド層とのコンタクト抵抗が高くなるために、トランジスタ特性の劣化の改善が不十分となる恐れがある。
【００２９】
これに対し、本実施例に係る半導体装置は、ソース／ドレイン層１０８、１１１の低抵抗化を図るために、シリコンゲルマニウムを使用した第二のソース／ドレイン層１１１の表層を一定の厚さのゲルマニウム層１１０で構成し、さらにシリコンゲルマニウム層１０９に達しないようにゲルマニウム層１１０上にジャーマナイド層１１３を設けているため、第二のソース／ドレイン層１１１のシリコンゲルマニウム層１０９とジャーマナイド層１１３が直接接触することがなく熱的に不安定な化合物が生成されないため、トランジスタ特性の劣化を防止することができる。さらに、ゲルマニウム層１１０とジャーマナイド層１１３とのコンタクト抵抗は、シリコン層とシリサイド層とのコンタクト抵抗よりも低いため、トランジスタ特性の劣化を効果的に抑制することができる。
【００３０】
従って、本実施例に係る半導体装置によれば、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース／ドレイン層上において熱的に不安定な化合物を生成せずに、ソース／ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
【００３１】
（実施例１の変形例１）
図５は、上記実施例１の変形例１に係る半導体装置の断面図である。
【００３２】
本変形例に係る半導体装置は、ソース／ドレイン・エクステンション層である第一のソース／ドレイン層１０８の厚みが、第二の側壁絶縁膜１０６の下方の半導体層１０７の厚みと同じである点で上記実施例１に係る半導体装置と異なる。従って以下、本変形例に係る半導体装置の説明においては、実施例１に係る半導体装置の構成及び製造方法と同様の部分については同一符号を付して詳細な説明を省略する。
【００３３】
すなわち、本変形例に係る半導体装置の第一のソース／ドレイン層１０８は、半導体層１０７としてのシリコンゲルマニウム層の選択エピタキシャル成長時に、例えば、ホウ素（Ｂ）を同時にドープすることによって形成される。従って、図５に示すように、第一のソース／ドレイン層１０８の厚みは、シリコンゲルマニウム層１０７の厚みと同じ厚みとなる。
【００３４】
本変形例の半導体装置によれば、実施例１と同様に、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース／ドレイン層上において熱的に不安定な化合物を生成せずに、ソース／ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
【００３５】
また、本変形例に係る半導体装置の製造においては、実施例１に係る半導体装置の製造における半導体層１０７へのイオン注入工程を省略することができる。
【００３６】
なお、本変形例では、半導体層１０７の選択エピタキシャル成長時にホウ素（Ｂ）を同時にドープして第一のソース／ドレイン層１０８を形成しているが、第二のソース／ドレイン層１１１も同様に、シリコンゲルマニウム層１０９とゲルマニウム層１１０の選択エピタキシャル成長時にホウ素（Ｂ）を同時にドープすることによって形成してもよい。
【００３７】
（実施例１の変形例２）
図６は、上記実施例１の変形例２に係る半導体装置の断面図である。
【００３８】
本変形例に係る半導体装置では、第二のソース／ドレイン層１１１上に形成されたジャーマナイド層１１３が、ソース／ドレイン・エクステンション層である第一のソース／ドレイン層１０８に接している点で上記実施例１に係る半導体装置と異なる。従って以下、本変形例に係る半導体装置の説明においては、実施例１に係る半導体装置の構成及び製造方法と同様の部分については同一の符号を付して詳細な説明を省略する。
【００３９】
すなわち、図６に示すように、本変形例に係る半導体装置では、第二のソース／ドレイン層１１１上に金属膜を形成した後、熱処理を施してジャーマナイド層１１３を形成する際、ジャーマナイド層１１３が第二のソース／ドレイン層１１１に隣接して形成された第一のソース／ドレイン層１０８に接する位置まで形成されている。なお、本変形例に係る半導体装置においても、第二のソース／ドレイン層１１１は、ジャーマナイド層１１３との界面においてゲルマニウム層１１０を有している。
【００４０】
また本変形例では、ジャーマナイド層１１３と半導体層１０７の界面において、熱的に不安定なＮｉＳｉＧｅの３元化合物が形成されないようにするため、半導体層１０７のジャーマナイド層１１３との接触部には、ゲルマニウム層２１０を有している。
【００４１】
本変形例に係る半導体装置によれば、実施例１に係る半導体装置と同様に、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース／ドレイン層上において熱的に不安定な化合物を生成せずに、ソース／ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
【実施例２】
【００４２】
次に、図７を参照して、実施例２に係る半導体装置の構成について説明する。図７は、本実施例に係る半導体装置の断面図である。
【００４３】
本実施例に係る半導体装置は、実施例１に係る半導体装置と、ゲート電極１０４側面の第二の側壁絶縁膜１０６両側のシリコンゲルマニウム層１０９とゲルマニウム層１１０の間に遷移層１２１を有する点で異なる。従って以下、本実施例の説明においては、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については同一符号を付して詳細な説明を省略する。
【００４４】
すなわち、図７に示すように、本実施例に係る半導体装置は、第二の側壁絶縁膜１０６の両側のシリコン基板１００上には、シリコンゲルマニウム層１０９が形成されており、さらにシリコンゲルマニウム層１０９上には遷移層１２１、遷移層１２１上にはゲルマニウム層１１０が形成されている。ここで、シリコンゲルマニウム層１０９及びゲルマニウム層１１０に含有されたゲルマニウム濃度は、それぞれ１０〜３０ａｔ％及び約１００ａｔ％である。また遷移層１２１は、シリコンゲルマニウム層からなり、シリコンゲルマニウム層１０９との界面においてゲルマニウム濃度が約３０ａｔ％で、上方に向かうにつれてゲルマニウム濃度が高くなり、ゲルマニウム層１１０との界面においてゲルマニウム濃度が約１００ａｔ％となっている。
【００４５】
また、このシリコンゲルマニウム層１０９、遷移層１２１及びゲルマニウム層１１０には、不純物イオンが注入された第二のソース／ドレイン層１１１が形成され、ゲルマニウム層１１０上には、第二のソース／ドレイン層１１１の抵抗を低減するため、ジャーマナイド層１１３が形成されている。
【００４６】
次に、本実施例に係る半導体装置のシリコンゲルマニウム層１０９及び遷移層１２１及びゲルマニウム層１１０の形成方法を説明する。
【００４７】
まず、実施例１に係る半導体装置の製造方法と同様に、シリコン基板１００上にゲート電極１０４、第一のソース／ドレイン層１０８等を形成した後、ゲート電極１０４側面に形成された第二の側壁絶縁膜１０６の両側のシリコン基板１００に溝１２０を形成する。
【００４８】
次に、溝１２０にシリコンゲルマニウム層１０９を選択エピタキシャル成長させる。このとき、シリコンゲルマニウム層１０９は、実施例１と同様に、キャリアガスである水素（Ｈ２）に塩化水素（ＨＣｌ）を添加し、ジクロルシラン（ＳｉＨ２Ｃｌ２）とモノゲルマン（ＧｅＨ４）の混合ガスを原料として、加熱することで成長させることができる。ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量は、例えば、２％から５％とすることができる。
【００４９】
さらに、シリコンゲルマニウム層１０９を選択エピタキシャル成長させた後、ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量比を徐々に上昇させて、ゲルマニウム濃度を徐々に上昇させながら、シリコンゲルマニウムによって構成される遷移層１２１を連続的に選択エピタキシャル成長させる。このとき、遷移層１２１のゲルマニウム濃度が３０ａｔ％〜約１００ａｔ％の濃度勾配となるように調節する。
【００５０】
さらに、ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量比を上昇させて、ゲルマニウム濃度が約１００ａｔ％となるゲルマニウム層１１０を、例えば３０ｎｍ程度の厚みになるよう連続的にエピタキシャル成長させる。
【００５１】
以上のようにして、本実施例に係る半導体装置のシリコンゲルマニウム層１０９、遷移層１２１及びゲルマニウム層１１０を順に形成することができる。
【００５２】
本実施例に係る半導体装置によれば、実施例１に係る半導体装置と同様に、ソース／ドレイン層１０８、１１１にシリコンゲルマニウムを含有させて、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、シリコンゲルマニウム層上にゲルマニウム層を形成し、このゲルマニウム層上に高融点金属膜を形成してジャーマナイド層を形成することにより、ソース／ドレイン層上において熱的に不安定な化合物が生成されないためトランジスタ特性の劣化を抑えることができ、さらにはソース／ドレイン層の抵抗を低減することができる。
【００５３】
また、実施例１に係る半導体装置の製造における、第二のソース／ドレイン層１１１が形成されるシリコンゲルマニウム層１０９及びゲルマニウム層１１０の成長工程では、ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量比を急激に変化させてシリコンゲルマニウム層１０９上にゲルマニウム層１１０を成長させる必要がある。これに対し、本実施例に係る半導体装置の製造における、第二のソース／ドレイン層１１１が形成されるシリコンゲルマニウム層１０９、遷移層１２１及びゲルマニウム層１１０の成長工程では、ＳｉＨ２Ｃｌ２に対するＧｅＨ４のガス流量比を徐々に上昇させつつ、連続的にシリコンゲルマニウム層１０９上に遷移層１２１、遷移層１２１上にゲルマニウム層１１０を成長させることで形成できるため、製造が簡易である。
【００５４】
また本発明は、上述の各実施例あるいは変形例に限定されるものではなく、発明の要旨を変更しない範囲で、種々、変更し、実施することは可能である。
【００５５】
例えば、上述の各実施例あるいは各変形例に係る半導体装置では、第一のソース／ドレイン層１０８の表面又は第二のソース／ドレイン層１１１の表面が、シリコン基板１００の表面よりも上方に位置しているが、シリコン基板１００の表面と同じ高さあるいは下方に位置してもよい。
【００５６】
また、上述の各実施例あるいは各変形例に係る半導体装置では、半導体層１０７にシリコンゲルマニウム層を使用しているが、例えば他の材料としてシリコン層を使用することも可能である。
【００５７】
また、上述の各実施例あるいは各変形例に係る半導体装置の第二のソース／ドレイン層１１１では、シリコンゲルマニウム層１０９又は遷移層１２１上に直接ゲルマニウム層１１０を形成しているが、シリコンゲルマニウム層１０９又は遷移層１２１上に、例えばシリコン層を介在させてゲルマニウム層１１０を形成してもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の実施例１の変形例１に係る半導体装置を示す断面図。
【図６】本発明の実施例１の変形例２に係る半導体装置を示す断面図。
【図７】本発明の実施例２に係る半導体装置を示す断面図。
【符号の説明】
【００５９】
１００  半導体基板
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  第一の側壁絶縁膜
１０６  第二の側壁絶縁膜
１０７  半導体層（シリコンゲルマニウム層）
１０８  第一のソース／ドレイン層
１０９  シリコンゲルマニウム層
１１０  ２１０  ゲルマニウム層
１１１  第二のソース／ドレイン層
１１３  ジャーマナイド層
１２１  遷移層 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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