(57)【要約】【課題】ＳＯＩ基板のＳＯＩ層内に形成され、リークの影響を最小限に抑えた抵抗素子等を有する半導体装置を得る。【解決手段】ＳＯＩ層３内にＮ+拡散領域１１が選択的に形成され、Ｎ+拡散領域１１の全周辺領域を覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ+拡散領域１１が完全分離領域４によって外部から電気的に完全に絶縁される。Ｎ+拡散領域１１は図中縦方向に延びて平面視縦長矩形状に形成される。そして、Ｎ+拡散領域１１の一端側の表面内にシリサイド膜６ａが形成され、他端側の表面内にシリサイド膜６ｂが形成され、シリサイド膜６ａ，６ｂ上に金属プラグ７，７がそれぞれ形成される。【選択図】図１
2007242660.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成される拡散抵抗を有する半導体装置であって、
前記拡散抵抗は、
前記ＳＯＩ層内に形成される第１の導電型の拡散領域と、
前記拡散領域の表面内において、所定の形成方向における一方端及び他方端の近傍領域のみにそれぞれ形成される一方及び他方シリサイド膜とを備え、前記拡散領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、
前記拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備える、
半導体装置。
【請求項２】
半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるボディー抵抗を有する半導体装置であって、
前記ボディ抵抗は、
前記ＳＯＩ層内に形成される第１の導電型のボディ領域と、
前記ＳＯＩ層内に形成され、前記ボディ領域の所定の形成方向における一方側及び他方側に隣接してそれぞれ形成される、第１の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第１の導電型の不純物濃度は前記ボディ領域より高く設定され、
少なくとも前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜をさらに備え、前記ボディ領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、
前記ボディ領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備える、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記一方及び他方シリサイド膜は、前記一方及び他方拡散領域の表面内のみに形成される、
半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記一方及び他方シリサイド膜は、前記一方及び他方拡散領域の表面内から前記ボディ領域の表面内の一部にかけてそれぞれ形成される、
半導体装置。
【請求項５】
請求項２記載の半導体装置であって、
前記ボディ抵抗は、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備える、
半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
第１の導電型のＭＯＳトランジスタをさらに備え、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成される第１の導電型の一方及び他方電極領域と、
前記ＳＯＩ層内に形成され、前記一方電極領域と前記他方電極領域とに挟まれた第２の導電型のボディ領域と、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記一方及び他方電極領域に隣接して、前記ゲート電極下方の前記ボディ領域の表面内の一部に形成される第１の導電型の低濃度領域とを備え、前記低濃度領域は、前記一方及び他方電極領域より第１の導電型の不純物濃度が低く、前記ボディー抵抗の前記ボディ領域より第１の導電型の不純物濃度が高い所定の不純物濃度に設定され、
前記ボディ抵抗の前記ボディ領域は、前記ボディ抵抗の前記ゲート電極下及びその近傍領域全てにおいて、第１の導電型の不純物濃度が前記所定の不純物濃度より低いことを特徴とする、
半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記ボディ抵抗は複数のボディ抵抗を含み、
前記半導体装置は、
複数の第２の導電型のＭＯＳトランジスタをさらに備え、
前記複数のＭＯＳトランジスタは、それぞれ
前記ＳＯＩ層内に前記完全分離領域によって素子分離されて形成される、第１の導電型のウェル領域と、
前記ウェル領域内の上層部に選択的に形成される第２の導電型の一方及び他方電極領域と、
前記一方及び他方電極領域とに挟まれた前記ウェル領域上にゲート絶縁膜を介して形成されるゲート電極とを備え、
前記複数のＭＯＳトランジスタは、前記ウェル領域の第１の導電型の不純物濃度として、互いに異なる複数種の不純物濃度を有し、
前記複数のボディ抵抗の前記抵抗体主要部は前記複数種の不純物濃度によって複数の抵抗値に設定される、
半導体装置。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体装置であって、
前記抵抗体主要部の平面視形状は第１及び第２の方向の第１及び第２の長さで規定される矩形状を呈し、前記第１の長さは前記半導体装置の製造プロセス時に規定される最小寸法の１０倍以上で、かつ前記第２の長さが前記第１の長さ以上であることを特徴とする、
半導体装置。
【請求項９】
請求項５ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記ボディ抵抗の前記ゲート電極は第１の導電型のポリシリコン電極を含む、
半導体装置。
【請求項１０】
半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳキャパシタを有する半導体装置であって、
前記ＭＯＳキャパシタは、
前記ＳＯＩ層内に形成される、第１の導電型の第１の不純物濃度のキャパシタ電極領域と、
前記ＳＯＩ層内に形成され、前記キャパシタ電極領域の所定の形成方向における一方側及び他方側に隣接して形成される、第１の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第１の導電型の不純物濃度は前記第１の不純物濃度より高く設定され、
前記キャパシタ電極領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備え、前記ゲート電極、前記ゲート絶縁膜及び前記キャパシタ電極領域によって前記ＭＯＳキャパシタが規定され、
前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜と、
前記キャパシタ電極領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域とをさらに備え、
前記キャパシタ電極領域は前記ゲート電極下及びその近傍領域の領域において、前記第１の不純物濃度のみを有することを特徴とする、
半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記キャパシタ電極領域の前記第１の不純物濃度は前記ゲート電極に付与される電位によって容量値が影響を受けない不純物濃度を含む、
半導体装置。
【請求項１２】
請求項１０あるいは請求項１１記載の半導体装置であって、
第１の導電型のＭＯＳトランジスタをさらに備え、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成される第１の導電型の一方及び他方電極領域と、
前記ＳＯＩ層内に形成され、前記一方電極領域と前記他方電極領域とに挟まれた第２の導電型のボディ領域と、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、
前記一方及び他方電極領域に隣接して、前記ゲート電極下方の前記ボディ領域の表面内に形成される第１の導電型の低濃度領域とを備え、前記低濃度領域は、前記一方及び他方電極領域より第１の導電型の不純物濃度が低く設定される、
半導体装置。
【請求項１３】
請求項１０ないし請求項１２のうち、いずれか１項に記載の半導体装置であって、
前記ＭＯＳキャパシタの前記ゲート電極は第１の導電型のポリシリコン電極を含む、
半導体装置。
【請求項１４】
請求項１ないし請求項１３記載のうち、いずれか１項に記載の半導体装置であって、
前記第１の導電型はＮ型を含む、
半導体装置。
【請求項１５】
請求項１ないし請求項１３記載のうち、いずれか１項に記載の半導体装置であって、
前記第１の導電型はＰ型を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板上に形成される抵抗素子、容量素子等を有する半導体装置に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
図９２は従来のバルク基板（Ｓｉ基板５１）上に形成される拡散抵抗を示す断面図である。同図に示すように、Ｐ型のＳｉ基板５１の上層部に選択的に素子分離用のＳＴＩ（shallow trench isolation）領域５２が形成され、ＳＴＩ領域５２，５２間のＳｉ基板５１の上層部にＮ+拡散領域５３が形成される。
【０００６】
Ｎ+拡散領域５３の一方端領域（図９２の左側）の表面内にシリサイド領域５４ａが、他方端領域（図９２の右側）の表面内にシリサイド領域５４ｂが形成され、シリサイド領域５４ａ，５４ｂ上に金属プラグ５５，５５が形成される。
【０００７】
このような構成において、Ｎ+拡散領域５３が抵抗体となり、シリサイド領域５４ａを一端とし、シリサイド領域５４ｂを他端とした抵抗素子が実現する。
【０００８】
また、ＳＯＩ基板のＳＯＩ層上に形成される抵抗素子としてトレンチ分離絶縁膜上に形成された抵抗素子（ゲート電極材を用いる）を有する半導体装置が、例えば特許文献１に開示されている。
【０００９】
【特許文献１】特開２００５−１８３６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図９２で示した構造では、Ｎ+拡散領域５３とＳｉ基板５１のＰ型領域とが電気的に絶縁されていないため、Ｎ+拡散領域５３とＳｉ基板５１との間における接合リークが発生することで、抵抗値の変動や、この抵抗体の周辺の他の回路に接合リークの影響が生じるという問題点があった。
【００１１】
また、上記特許文献１を含め、ＳＯＩ基板のＳＯＩ層内に形成され、かつ接合リークの影響を考慮した拡散抵抗等の抵抗素子は存在しなかった。
【００１２】
この発明は上記問題点を解決するためになされたもので、ＳＯＩ基板のＳＯＩ層内に形成され、リークの影響を最小限に抑えた抵抗素子等を有する半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係る請求項１記載の半導体装置は、半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成される拡散抵抗を有し、前記拡散抵抗は、前記ＳＯＩ層内に形成される第１の導電型の拡散領域と、前記拡散領域の表面内において、所定の形成方向における一方端及び他方端の近傍領域のみにそれぞれ形成される一方及び他方シリサイド膜とを備え、前記拡散領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、前記拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備えている。
【００１４】
この発明に係る請求項２記載の半導体装置は、半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるボディー抵抗を有し、前記ボディ抵抗は、前記ＳＯＩ層内に形成される第１の導電型のボディ領域と、前記ＳＯＩ層内に形成され、前記ボディ領域の所定の形成方向における一方側及び他方側に隣接してそれぞれ形成される、第１の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第１の導電型の不純物濃度は前記ボディ領域より高く設定され、少なくとも前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜をさらに備え、前記ボディ領域において上層部に前記一方及び他方シリサイド膜を有さない領域が抵抗体主要部として規定され、前記ボディ領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備えている。
【００１５】
この発明に係る請求項１０記載の半導体装置は、半導体基板、前記半導体基板上に形成される埋込絶縁膜及び前記埋込絶縁膜上に形成されるＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳキャパシタを有し、前記ＭＯＳキャパシタは、前記ＳＯＩ層内に形成される、第１の導電型の第１の不純物濃度のキャパシタ電極領域と、前記ＳＯＩ層内に形成され、前記キャパシタ電極領域の所定の形成方向における一方側及び他方側に隣接して形成される、第１の導電型の一方及び他方拡散領域とを備え、前記一方及び他方拡散領域の第１の導電型の不純物濃度は前記第１の不純物濃度より高く設定され、前記キャパシタ電極領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備え、前記ゲート電極、前記ゲート絶縁膜及び前記キャパシタ電極領域によって前記ＭＯＳキャパシタが規定され、前記一方及び他方拡散領域の表面内に形成され、互いに独立した一方及び他方シリサイド膜と、前記キャパシタ電極領域及び前記一方及び他方拡散領域の周辺領域の全領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域とをさらに備え、前記キャパシタ電極領域は前記ゲート電極下及びその近傍領域の領域において、前記第１の不純物濃度のみを有している。
【発明の効果】
【００１６】
この発明における請求項１記載の半導体装置は、抵抗体主要部を構成する拡散領域の周辺領域の全領域に前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域が形成され、拡散領域の下方は埋込絶縁膜が形成されている。したがって、拡散領域が外部から完全に絶縁されるため、拡散領域からのリークを効果的に抑制することができる効果を奏する。
【００１７】
さらに、拡散領域の表面内の一部（一方端及び他方端近傍領域）にのみ一方及び他方シリサイド膜を形成することにより、抵抗体主要部の高抵抗化が可能となる効果を奏する。
【００１８】
この発明における請求項２記載の半導体装置は、抵抗体主要部を構成するボディ領域の周辺領域の全領域にＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域が形成され、ボディ領域の下方は埋込絶縁膜が形成されている。したがって、ボディ領域が外部から完全に絶縁されるため、ボディ領域からのリークを効果的に抑制することができる効果を奏する。
【００１９】
さらに、ボディ領域を抵抗体主要部とすることにより、抵抗体主要部の高抵抗化が比較的簡単に行える効果を奏する。
【００２０】
この発明における請求項１０記載の半導体装置は、ＭＯＳキャパシタを構成するキャパシタ電極領域の周辺領域の全領域に前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域が形成され、キャパシタ電極領域の下方は埋込絶縁膜が形成されている。したがって、キャパシタ電極領域が外部から完全に絶縁されるため、キャパシタ電極領域からのリークを効果的に抑制することができる効果を奏する。
【００２１】
さらに、前記キャパシタ電極領域は前記ゲート電極下及びその近傍領域の領域において、前記第１の不純物濃度のみを有するため、容量値を精度良く設定することができる効果を奏する。
【発明を実施するための最良の形態】
【００２２】
＜実施の形態１＞
（基本構成）
図１はこの発明の実施の形態１である半導体装置の構成を示す平面図であり、図２は図１のＡ−Ａ断面を示す断面図、図３は図１のＢ−Ｂ断面を示す断面図である。実施の形態１の半導体装置は内部に拡散抵抗を有してる。
【００２３】
これらの図に示すように、Ｓｉ基板等の支持基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成される。これら支持基板１、埋め込み酸化膜２及びＳＯＩ層３によりＳＯＩ基板が構成される。
【００２４】
ＳＯＩ層３内にＮ+拡散領域１１が選択的に形成され、Ｎ+拡散領域１１の周辺領域の全てを平面視覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ+拡散領域１１が完全分離領域４によって外部から電気的に完全に絶縁される。
【００２５】
Ｎ+拡散領域１１はＹ方向（図１の縦方向：所定の形成方向）に延びて形成され、平面視形状が矩形状に形成される。そして、Ｎ+拡散領域１１のＹ方向一端側（一方端近傍領域）の表面内にシリサイド膜６ａ（一方シリサイド膜）が形成され、Ｎ+拡散領域１１のＹ方向他端側（他方端近傍領域）の表面内にシリサイド膜６ｂ（他方側シリサイド膜）が形成され、シリサイド膜６ａ，６ｂ上に金属プラグ７，７がそれぞれ形成される。
【００２６】
このような構成の実施の形態１の拡散抵抗において、Ｎ+拡散領域１１が抵抗体となり、Ｎ+拡散領域１１における上層部にシリサイド膜６ａ，６ｂを有さない領域が抵抗体主要部として規定され、シリサイド膜６ａを一端とし、シリサイド膜６ｂを他端とした抵抗素子が実現する。
【００２７】
このように、実施の形態１の拡散抵抗は、Ｎ+拡散領域１１の周辺領域全てに完全分離領域４が形成され、Ｎ+拡散領域１１の下層は埋め込み酸化膜２が存在している。したがって、Ｎ+拡散領域１１が外部から完全に絶縁されるため、抵抗体主要部を有するＮ+拡散領域１１からのリークを効果的に抑制することができる効果を奏する。
【００２８】
さらに、Ｎ+拡散領域１１の表面内の一部（一端側、他端側）にのみシリサイド膜６ａ，６ｂを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。
【００２９】
（寸法特性）
図４は実施の形態１の半導体装置の寸法特性を示す平面図である。同図に示すように、Ｎ+拡散領域１１の抵抗体主要部が平面視形状が矩形状を呈しており、Ｘ方向（図４の横方向；第１の方向）の長さである幅ＬＸ（第１の長さ）と、上記抵抗体主要部の平面視形状である矩形状のＹ方向（図４の縦方向；第２の方向）の長さである長さＬＹ（第２の長さ）によってその平面視形状が規定される。
【００３０】
ＳＯＩ基板上にトランジスタ，抵抗素子等を形成する際には、各プロセスの寸法バラツキを考慮する必要がある。例えば、ＭＰＵ等のロジック回路を製造する場合、ゲート電極長が最小寸法になる場合が多い。ここで、最小寸法長に対して±１５％のプロセスばらつきが存在としたとする。
【００３１】
図５はＮ+拡散領域１１における抵抗体主要部の幅ＬＸと長さＬＹとによる寸法特性を表形式で示した説明図である。図５において、回路の最小寸法を０．１μｍから０．０５μｍに設定した場合の、幅ＬＸと長さＬＹにプロセスの上下限（１５％）のバラツキ（ＬＸについてＸmax（上限），Ｘmin（下限），ＬＹについてＹmax（上限），Ｙmin（下限））を考慮した場合のＮ+拡散領域１１の抵抗体主要部の単位長さ（ＬＹ／ＬＸ）の最大値（Ｙmax／Ｘmin）及び最小値（Ｙmin／Ｘmax）を示している。
【００３２】
図５に示すように、幅ＬＸを回路内の最小寸法の１０倍の長さにし、長さＬＹを幅ＬＸと同一に設定することによより、抵抗体であるＮ+拡散領域１１における抵抗体主要部の単位長さの変動、すなわち、抵抗値の変動を±３％の範囲内に収めることができる。
【００３３】
したがって、実施の形態１の半導体装置において、Ｎ+拡散領域１１における抵抗体主要部の幅ＬＸを回路の最小寸法の１０倍以上に設定し、長さＬＹを幅ＬＸ以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるＮ+拡散領域１１を得ることができる効果を奏する。
【００３４】
なお、実施の形態１では、Ｎ+拡散領域１１を抵抗体として示したが、Ｐ型の拡散領域を抵抗体としても同様の効果を奏する。
【００３５】
＜実施の形態２＞
（基本構成）
図６はこの発明の実施の形態２である半導体装置の構成を示す平面図であり、図７は図６のＣ−Ｃ断面を示す断面図、図８は図６のＤ−Ｄ断面を示す断面図である。実施の形態２の半導体装置は内部にボディ抵抗を有している。
【００３６】
これらの図に示すように、ＳＯＩ基板を構成するＳＯＩ層３内にＮ-ボディ領域２１が選択的に形成され、Ｎ-ボディ領域２１のＹ方向の両端において、各々がＮ-ボディ領域２１に隣接するＮ+拡散領域５，５（一方及び他方拡散領域）がそれぞれ形成される。
【００３７】
そして、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の全周辺領域を平面視覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ-ボディ領域２１及びＮ+拡散領域５，５が完全分離領域４によって外部から電気的に完全に絶縁される。
【００３８】
一端側のＮ+拡散領域５（一方拡散領域）の表面内にシリサイド膜１６ａ（一方シリサイド膜）が形成され、他端側のＮ+拡散領域５（他方拡散領域）の表面内にシリサイド膜１６ｂ（他方シリサイド膜）が形成され、シリサイド膜１６ａ，１６ｂ上に金属プラグ７，７がそれぞれ形成される。
【００３９】
このような構成のボディ抵抗において、Ｎ-ボディ領域２１及びその両端のＮ+拡散領域５，５が抵抗体となり、Ｎ-ボディ領域２１において上層部にシリサイド膜１６ａ，１６ｂを有さない領域が抵抗体主要部として規定され、シリサイド膜１６ａを一端とし、シリサイド膜１６ｂを他端とした抵抗素子が実現する。
【００４０】
このように、実施の形態２のボディ抵抗は、Ｎ-ボディ領域２１及びＮ+拡散領域５の周辺領域全てに完全分離領域４が形成され、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の下層は埋め込み酸化膜２が存在している。したがって、Ｎ-ボディ領域２１及びＮ+拡散領域５，５が外部から完全に絶縁されるため、Ｎ-ボディ領域２１及びＮ+拡散領域５、５からのリークを効果的に抑制することができる効果を奏する。
【００４１】
さらに、Ｎ+拡散領域５の表面内（一端側、他端側）にのみシリサイド膜１６ａ，１６ｂを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。加えて、Ｎ-ボディ領域２１の方が実施の形態１のＮ+拡散領域１１よりもより高抵抗値を比較的容易に設定することができる効果を奏する。
【００４２】
（他の態様）
図９は実施の形態２の他の態様を示す断面図である。図９は図６のＤ−Ｄ断面に相当する。同図に示すように、シリサイド膜１７ａ，１７ｂがＮ+拡散領域５の表面内からＮ-ボディ領域２１の表面内の一部にかけて形成される。他の構成は図６〜図８で示した基本構成と同様であるため、説明を省略する。
【００４３】
他の態様におけるシリサイド膜１７ａ，１７ｂは、基本構成のシリサイド膜１６ａ，１６ｂよりも広い形成面積を有するため、金属プラグ７の形成時のコンタクトホール開口時おける重ね合わせマージンをより確保し易いという効果を奏する。
【００４４】
（寸法特性）
図１０は実施の形態２の半導体装置の寸法特性を示す平面図である。同図に示すように、Ｎ-ボディ領域２１の抵抗体主要部の矩形状の平面視領域のＸ方向（図１０の横方向）の長さである幅ＬＸと、Ｙ方向（図１０の縦方向）の長さである長さＬＹとする。
【００４５】
この場合、実施の形態１と同様、Ｎ-ボディ領域２１における抵抗値主要部の幅ＬＸを回路の最小寸法の１０倍以上に設定し、長さＬＹを幅ＬＸ以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるＮ-ボディ領域２１を得ることができる効果を奏する。
【００４６】
なお、実施の形態２では、Ｎ-ボディ領域２１及びＮ+拡散領域５を抵抗体として示したが、Ｐ型のボディ領域及び拡散領域を抵抗体としても同様の効果を奏する。
【００４７】
＜実施の形態３＞
（基本構成）
図１１はこの発明の実施の形態３である半導体装置の構成を示す平面図であり、図１２は図１１のＥ−Ｅ断面を示す断面図、図１３は図１１のＦ−Ｆ断面を示す断面図である。実施の形態５の半導体装置はゲート電極付きボディ抵抗を有している。
【００４８】
これらの図に示すように、ＳＯＩ基板を構成するＳＯＩ層３内にＮ-ボディ領域２１が選択的に形成され、Ｎ-ボディ領域２１のＹ方向の両端において、各々がＮ-ボディ領域２１に隣接するＮ+拡散領域５，５がそれぞれ形成される。
【００４９】
そして、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の全周辺領域を平面視覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ-ボディ領域２１及びＮ+拡散領域５，５が完全分離領域４によって外部から電気的に完全に絶縁される。
【００５０】
一端側のＮ+拡散領域５の表面内にシリサイド膜１６ａが形成され、他端側のＮ+拡散領域５の表面内にシリサイド膜１６ｂが形成され、シリサイド膜１６ａ，１６ｂ上に金属プラグ７，７が形成される。
【００５１】
さらに、Ｎ-ボディ領域２１をＸ方向（図１１の横方向）に横断し、かつ両側の完全分離領域４の一部上にゲート酸化膜１０が形成され、ゲート酸化膜１０上にＮ型のポリシリコン（Ｎ+ＰＯ）によりなるゲート電極８が形成さる。ゲート電極８上にシリサイド膜１８が形成され、シリサイド膜１８の一部上に金属プラグ１９が設けられる。また、ゲート酸化膜１０、ゲート電極８及びシリサイド膜１８の全側面にサイドウォール２０が形成される。なお、図１１においては、説明の都合上、シリサイド膜１８及びサイドウォール２０の図示は省略している。
【００５２】
このような構成のゲート電極付きボディ抵抗において、Ｎ-ボディ領域２１及びその両端のＮ+拡散領域５，５が抵抗体となり、Ｎ-ボディ領域２１において上層部にシリサイド膜１６ａ，１６ｂを有さない領域が抵抗体主要部として規定され、シリサイド膜１６ａを一端とし、シリサイド膜１６ｂを他端とした抵抗素子が実現する。
【００５３】
さらに、金属プラグ１９を介してゲート電極８に付与するゲート電圧Ｖｇにより上記抵抗体主要部の抵抗値を制御することができる。
【００５４】
このように、実施の形態３のゲート電極付きボディ抵抗は、Ｎ-ボディ領域２１及びＮ+拡散領域５の周辺領域全てに完全分離領域４が形成され、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の下層は埋め込み酸化膜２が存在しているため、実施の形態２と同様、Ｎ-ボディ領域２１及びＮ+拡散領域５、５からのリークを効果的に抑制することができる効果を奏する。
【００５５】
さらに、Ｎ+拡散領域５の表面内にのみシリサイド膜１６ａ，１６ｂを形成することにより、抵抗素子として高抵抗化が可能となる効果を奏する。加えて、Ｎ-ボディ領域２１の方が実施の形態１のＮ+拡散領域１１よりもより高抵抗値を比較的容易に設定することができる効果を奏する。
【００５６】
さらに、実施の形態３のゲート電極付きボディ抵抗は、ゲート電極８に付与するゲート電圧Ｖｇによって抵抗値主要部における抵抗値を可変制御できる効果を奏する。
【００５７】
（寸法特性）
図１４は実施の形態３の半導体装置の寸法特性を示す平面図である。同図に示すように、Ｎ-ボディ領域２１の抵抗体主要部における矩形状の平面視領域のＸ方向（図１４の横方向）の長さである幅ＬＸと、Ｙ方向（図１２の縦方向）の長さである長さＬＹとする。
【００５８】
この場合、実施の形態１及び実施の形態２と同様、Ｎ-ボディ領域２１の幅ＬＸを回路の最小寸法の１０倍以上に設定し、長さＬＹを幅ＬＸ以上に設定することにより、プロセスのバラツキにより抵抗値の影響をほとんど受けない抵抗体であるＮ-ボディ領域２１を得ることができる効果を奏する。
【００５９】
なお、実施の形態３では、Ｎ-ボディ領域２１、Ｎ+拡散領域５よりなる抵抗体及びＮ+ＰＯよりなるゲート電極８を示したが、Ｐ型のボディ領域及び拡散領域を抵抗体とし、Ｐ型のポリシリコン（Ｐ+ＰＯ）をゲート電極としても同様の効果を奏する。
【００６０】
なお、ゲート電極８の導電型をＮ-ボディ領域２１の導電型と同じ導電型に設定した方が、Ｎ-ボディ領域２１の抵抗値の制御性が高いという効果を奏する。
【００６１】
（他の態様）
図１５は実施の形態３の半導体装置の他の態様を示す断面図である。他の態様の半導体装置は内部にゲート電極付きボディ抵抗及びＭＯＳトランジスタを有している。
【００６２】
同図において、（ゲート電極付き）ボディ抵抗領域Ａ１は図１１のＦ−Ｆ断面に相当するため、説明を省略する。以下、Ｎ型トランジスタ領域Ａ２について説明する。Ｎ型トランジスタ領域Ａ２とボディ抵抗領域Ａ１とは完全分離領域４及び埋め込み酸化膜２によって電気的に分離されてるため、ボディ抵抗領域Ａ１に形成されるゲート電極付きボディ抵抗とＮ型トランジスタ領域Ａ２に形成されるＮＭＯＳトランジスタとは電気的に完全に分離される。
【００６３】
Ｎ型トランジスタ領域Ａ２において、ＳＯＩ層３内にＰ-ボディ領域３１を挟んでＮ+拡散領域３２，３２（一方，他方電極領域）が形成される。Ｎ+拡散領域３２，３２間のＰ-ボディ領域３１上にゲート酸化膜３５を介してゲート電極３６が形成され、ゲート電極３６上にシリサイド膜３７が形成され、ゲート酸化膜３５、ゲート電極３６及びシリサイド膜３７の側面にサイドウォール３９が設けられる。
【００６４】
そして、Ｎ+拡散領域３２，３２それぞれから、サイドウォール３９，３９下からゲート酸化膜３５の一部下にかけて、Ｎ型ＬＤＤ領域３３，３３（低濃度領域）が形成される。一方、ボディ抵抗領域Ａ１に形成されるゲート電極付きボディ抵抗は、ゲート電極８（ゲート酸化膜１０）下及びその近傍全てにおいて、Ｎ型ＬＤＤ領域３３に相当する領域は存在せず、Ｎ型ＬＤＤ領域３３より低い不純物濃度を呈している。
【００６５】
通常のＭＯＳトランジスタでは、信頼性向上のためＮ型ＬＤＤ領域３３を形成する。したがって、実施の形態３のゲート電極付きボディ抵抗をＭＯＳトランジスタと同時に形成する場合、通常、ゲート電極付きボディ抵抗のＮ-ボディ領域２１にもＮ型ＬＤＤ領域３３相当の領域が形成されることになる。
【００６６】
この場合、Ｎ型ＬＤＤ領域３３相当の領域形成時に注入される不純物により、Ｎ-ボディ領域２１の抵抗値にバラツキが生じる懸念材料がある。実施の形態３の他の態様では、後述する製造方法によって、ゲート電極付きボディ抵抗のＮ-ボディ領域２１はＮ型ＬＤＤ領域３３相当の領域を形成しないことにより、上記懸念材料を確実に回避することができる効果を奏する。
【００６７】
なお、実施の形態３の他の態様では、Ｎ-ボディ領域２１及びＮ+拡散領域５よりなる抵抗体及びＮ+ＰＯよりなるゲート電極８を示したが、Ｐ型のボディ領域及び拡散領域を抵抗体とし、Ｐ型のポリシリコンを（Ｐ+ＰＯ）ゲート電極としても同様の効果を奏する。
【００６８】
＜実施の形態４＞
（基本構成）
図１６はこの発明の実施の形態４である半導体装置の構成を示す平面図であり、図１７は図１６のＧ−Ｇ断面に相当する断面図である。実施の形態４の半導体装置はＭＯＳ（ゲート）キャパシタを有している。
【００６９】
図１６及び図１７を参照して、ＭＯＳキャパシタ形成領域Ａ４に形成されるＭＯＳキャパシタについて説明する。ＳＯＩ基板を構成するＳＯＩ層３内にＮ-ボディ領域２１（キャパシタ電極領域）が選択的に形成され、Ｎ-ボディ領域２１の図中縦方向の両端において、各々がＮ-ボディ領域２１に隣接するＮ+拡散領域５，５（一方及び他方電極領域）がそれぞれ形成される。
【００７０】
そして、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の全周辺領域を平面視覆って完全分離領域４が形成される。完全分離領域４はＳＯＩ層３を貫通して埋め込み酸化膜２に到達するため、Ｎ-ボディ領域２１及びＮ+拡散領域５，５が完全分離領域４によって外部から電気的に完全に絶縁される。
【００７１】
一端側のＮ+拡散領域５の表面内にシリサイド膜１６ａが形成され、他端側のＮ+拡散領域５の表面内にシリサイド膜１６ｂが形成され、シリサイド膜１６ａ，１６ｂ上に金属プラグ３０，３０が形成される。
【００７２】
さらに、Ｎ-ボディ領域２１をＸ方向（図１６の横方向）に横断し、かつ両側の完全分離領域４の一部上にゲート酸化膜１０が形成され、ゲート酸化膜１０上にＮ型のポリシリコン（Ｎ+ＰＯ）によりなるゲート電極２８が形成される。ゲート電極２８、ゲート酸化膜１０及びＮ-ボディ領域２１によってＭＯＳキャパシタが構成される。
【００７３】
ゲート電極２８上にシリサイド膜４１が形成される。シリサイド膜４１の一部上に金属プラグ２９が設けられる。また、ゲート酸化膜１０、ゲート電極２８及びシリサイド膜４１の全側面にサイドウォール２０が形成される。なお、図１６においては、説明の都合上、シリサイド膜４１及びサイドウォール２０の図示は省略している。
【００７４】
Ｎ型トランジスタ領域Ａ２において、図１５で示したＮ型トランジスタ領域Ａ２に形成されるＮＭＯＳトランジスタと同様な構成のＮＭＯＳトランジスタが形成される。そして、ＮＭＯＳトランジスタとＭＯＳキャパシタとは完全分離領域４及び埋め込み酸化膜２によって電気的に完全に分離される。
【００７５】
このような構成のＭＯＳキャパシタは、ゲート電極２８上に形成されるシリサイド膜４１を一方電極、Ｎ+拡散領域５上に形成されるシリサイド膜１６ａ，１６ｂを他方電極としたＭＯＳキャパシタが実現する。
【００７６】
このように、実施の形態４のＭＯＳキャパシタは、Ｎ-ボディ領域２１及びＮ+拡散領域５の周辺領域全てに完全分離領域４が形成され、Ｎ-ボディ領域２１及びＮ+拡散領域５，５の下層は埋め込み酸化膜２が存在しているため、実施の形態２及び実施の形態３と同様、Ｎ-ボディ領域２１及びＮ+拡散領域５、５からのリークを効果的に抑制することができる効果を奏する。
【００７７】
さらに、実施の形態３の他の態様と同様、ＮＭＯＳトランジスタと共に形成される場合においても、ＭＯＳキャパシタのＮ-ボディ領域２１はゲート電極２８下及びその近傍領域においてＮ型ＬＤＤ領域３３相当の領域を形成しないことにより、Ｎ型ＬＤＤ領域３３の不純物濃度より低い不純物濃度のみを有しており、容量値を精度良く設定することができる効果を奏する。
【００７８】
なお、実施の形態４では、Ｎ-ボディ領域２１、Ｎ+拡散領域５及びＮ+ＰＯのゲート電極２８を示したが、Ｐ型のボディ領域及び拡散領域、及びＰ型のポリシリコン（Ｐ+ＰＯ）をゲート電極としても同様の効果を奏する。この際、Ｐ型のＬＤＤ領域に相当する領域は勿論、形成されない。
【００７９】
なお、ゲート電極２８の導電型をＮ-ボディ領域２１の導電型と同じ導電型に設定した方が、ＭＯＳキャパシタとしての容量値の精度を高めることができるという効果を奏する。
【００８０】
（他の態様）
図１８は実施の形態４の半導体装置の他の態様を示す断面図である。図１８は図１７と同様、図１６のＧ−Ｇ断面に相当する。
【００８１】
同図に示すように、他の態様では内部はＮ-ボディ領域２１に代えて、キャパシタ電極領域として、Ｎ-ボディ領域２１よりＮ型の不純物濃度が高い高濃度領域２５を設けている。
【００８２】
Ｎ+拡散領域５の形成方法としては、例えば、リン等を、注入エネルギーが４０〜８０ｋｅＶ，不純物濃度が１〜１０×１０15／cm2程度の高濃度で注入することが考えられる。なお、他の構成は図１６で示した実施の形態４の基本構成と同様であるため、説明を省略する。
【００８３】
このように、実施の形態４の他の態様ではゲート電極２８下にＮ型の高濃度領域２５を有するキャパシタドープＭＯＳキャパシタを実現している。
【００８４】
図１９はＭＯＳキャパシタの概念を示す説明図である。同図に示すように、ＭＯＳキャパシタはゲート電極２８、ゲート酸化膜１０及びＮ-ボディ領域２１（高濃度領域２５）により構成され、同図ではゲート電極２８にゲート電圧Ｖｇが印加され、Ｎ-ボディ領域２１は接地されている状態を示している。
【００８５】
図２０は通常ＭＯＳキャパシタ（図１６，図１７で示した基本構成のＭＯＳキャパシタ）及びキャパシタドープＭＯＳキャパシタ（図１８で示した他の態様のＭＯＳキャパシタ）におけるゲート電圧Ｖｇと容量値Ｃｇとの関係を示すグラフである。同図において、Ｌ１が通常ＭＯＳキャパシタの特性を示し、Ｌ２がキャパシタドープＭＯＳキャパシタの特性を示している。
【００８６】
一般に、通常のＭＯＳキャパシタは、ゲート酸化膜１０の容量Ｃoxは蓄積領域の容量値によって定義される。そのため、動作条件（各電極の電圧設定）によっては、動作状態が空乏領域や反転領域になり、容量値が低下する。
【００８７】
一方、キャパシタドープＭＯＳキャパシタでは、高濃度領域２５が他方電極領域となるため、ＮＭＯＳトランジスタとしての閾値電圧が低電圧側にシフトする（蓄積領域の下限がより低電圧側にシフトする）。このため、キャパシタドープＭＯＳキャパシタでは動作条件に関係なく、蓄積領域での動作、すなわち、安定した容量値を維持することができる効果を奏する。
【００８８】
＜製造方法＞
（素子分離領域形成工程）
図２１〜図２９は、実施の形態１〜実施の形態４共通の素子分離領域形成工程を示す断面図である。以下、これらの図を参照して、素子分離領域形成工程の処理手順を説明する。
【００８９】
まず、図２１に示すように、支持基板１、埋め込み酸化膜２及びＳＯＩ層３より構成されるＳＯＩ基板上のＳＯＩ層３上全面に数（２〜３）十ｎｍの膜厚のシリコン酸化膜１３を形成し、シリコン酸化膜１３上に数百ｎｍの膜厚のシリコン窒化膜１４を形成する。そして、シリコン窒化膜１４上にパターニングされたレジストパターン１５を形成し、レジストパターン１５をマスクとしてシリコン窒化膜１４に対するエッチングを行い、シリコン窒化膜１４をパターニングする。
【００９０】
次に、図２２に示すように、レジストパターン１５を除去した後、パターニングされたシリコン窒化膜１４をマスクとして、シリコン酸化膜１３及びＳＯＩ層３の一部をエッチング除去して非貫通溝４５を形成する。すなわち、非貫通溝４５下のＳＯＩ層３は所望の膜厚で残存させる。
【００９１】
そして、図２３に示すように、非貫通溝４５により露出したＳＯＩ層３の内壁に数十ｎｍ程度の膜厚の内壁酸化膜２３を形成する。
【００９２】
次に、図２４に示すように、レジストを塗布して後、パターニングしてレジストパターン１００を得る。このレジストパターン１００の開口部が完全分離領域形成領域となる。
【００９３】
その後、図２５に示すように、レジストパターン１００をマスクとして内壁酸化膜２３及びＳＯＩ層３をエッチング除去することにより、ＳＯＩ層３を貫通する貫通溝４６ａ及び貫通溝４６ｂを得た後、レジストパターン１００を除去する。なお、貫通孔としては非貫通溝４５の開口部と同程度広さの開口部で貫通させた貫通溝４６ａでも、非貫通溝４５の開口部より狭い開口部で貫通させた貫通溝４６ｂでも、どちらでも良い。
【００９４】
続いて、図２６に示すように、全面にシリコン酸化膜２４を堆積した後、図２７に示すように、ＣＭＰ処理によりシリコン窒化膜１４上の高さでシリコン酸化膜２４を平坦化する。そして、図２８に示すように、シリコン酸化膜２４が所望の膜厚に達するまでエッチング除去する。
【００９５】
最後に、図２９に示すように、シリコン窒化膜１４を除去することにより、残存したシリコン酸化膜２４によって下方にＳＯＩ層３の一部を有する部分分離領域２７と、ＳＯＩ層３を貫通した完全分離領域４とがそれぞれ形成され、シリコン酸化膜２４，２４間のＳＯＩ層３が実施の形態１〜３の抵抗、実施の形態４のキャパシタ等の素子形成領域となる。
【００９６】
（実施の形態１の製造方法）
図３０〜図３５は実施の形態１の拡散抵抗の製造工程を示す断面図である。なお、図３０〜図３５では、上述した素子分離領域形成工程によって、完全分離領域４によって分離された後の状態（図２９で示す状態）からの製造工程を示している。また、図３０〜図３５では、実施の形態１の拡散抵抗と共にＮＭＯＳトランジスタが形成される工程を示している。なお、図３０〜図３５は図１のＢ−Ｂ断面に相当する。
【００９７】
まず、図３０に示すように、拡散抵抗領域Ａ３及びＮ型トランジスタ領域Ａ２において、ウェル領域形成用のリン（イオン）の不純物注入処理を行い、拡散抵抗領域Ａ３及びＭＯＳキャパシタ形成領域Ａ４のＳＯＩ層３をＰ-に設定した後、ＳＯＩ層３の表面に形成されたシリコン酸化膜２４（図２９参照）を除去する。なお、リンの注入条件として、例えば注入エネルギーは数百ｋｅＶ、不純物濃度は数１０13／ｃｍ2で行う。なお、Ｎ型のウェル領域を形成する場合は、例えばボロンを注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で行う。
【００９８】
次に、図３１に示すように、表面に形成された自然酸化膜（図３０，図３１では図示せず）を除去し、酸化膜を数ｎｍの膜厚で、ポリシリコンを数十〜百ｎｍ程度の膜厚で順次堆積した後、パターニングすることにより、Ｎ型トランジスタ領域Ａ２において、ゲート酸化膜３５及びゲート電極３６の積層構造を得る。
【００９９】
さらに、図３２に示すように、Ｎ型トランジスタ領域Ａ２において、ゲート電極３６をマスクとしてＮ型ＬＤＤ領域３３形成用のＮ型の不純物注入処理を行いＮ型ＬＤＤ領域３３，３３を形成し、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極３６の側面にサイドウォール３９を形成し、さらに、ゲート電極３６及びサイドウォール３９をマスクとしてソース・ドレイン領域形成用のＮ型の不純物注入処理を行い、Ｎ+拡散領域３２，３２を形成する。
【０１００】
なお、拡散抵抗領域Ａ１はマスクされないため、Ｎ型ＬＤＤ領域３３形成用のＮ型の不純物注入処理及びソース・ドレイン領域形成用のＮ型の不純物注入処理によって、Ｎ+拡散領域１１が形成される。
【０１０１】
なお、Ｎ型ＬＤＤ領域３３形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられ、Ｎ+拡散領域３２形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギー数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１０２】
また、Ｐ型ＬＤＤ領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられ、Ｐ+拡散領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１０３】
そして、図３３に示すように、拡散抵抗領域Ａ１において、Ｎ+拡散領域１１の両端部の表面内にシリサイド膜６ａ，６ｂが選択的に形成され、Ｎ型トランジスタ領域Ａ２において、Ｎ+拡散領域３２の表面内にシリサイド膜３４（ＴｉＳｉ，ＣｏＳｉ2、ＮｉＳｉ等）が形成される。なお、シリサイド膜６ａ，６ｂの選択的形成については後述する実施の形態２の製造方法において詳述する。
【０１０４】
その後、図３４に示すように、全面にシリコン窒化膜４０を数十ｎｍの膜厚で堆積し、シリコン窒化膜４０上に酸化膜４２を数百ｎｍの膜厚で堆積し、ＣＭＰ処理を行い平坦化する。
【０１０５】
そして、図３５に示すように、シリサイド膜６ａ，６ｂ及びシリサイド膜３４，３４上に酸化膜４２を貫通してコンタクトホール９１を設け、全面にタングステン等の金属層を堆積し、コンタクトホール９１内に形成される金属層以外の金属層を研磨除去することにより、シリサイド膜６ａ，６ｂ上に金属プラグ７，７、シリサイド膜３４，３４上に金属プラグ３８，３８を形成する。その後、必要な配線（図示せず）を形成することにより、実施の形態１の拡散抵抗とＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１０６】
（実施の形態２の製造方法（基本構成））
図３６〜図４５は実施の形態２のボディ抵抗の基本構成（図６〜図８参照）の製造工程を示す断面図である。なお、図３６〜図４５では、上述した素子分離領域形成工程によって、完全分離領域４によって分離された後の状態（図２９で示す状態）からの製造工程を示している。また、図３６〜図４５では、実施の形態２のボディ抵抗と共にＮＭＯＳトランジスタが形成される工程を示している。また、図３６〜図４５は図６のＤ−Ｄ断面に相当する。
【０１０７】
まず、図３６に示すように、ボディ抵抗領域Ａ１において、ウェル領域形成用のボロンの不純物注入を行い、ボディ抵抗領域Ａ１のＳＯＩ層３にＮ-ボディ領域２１を形成し、Ｎ型トランジスタ領域Ａ２において、ウェル領域形成用のリンの不純物注入を行い、Ｎ型トランジスタ領域Ａ２のＳＯＩ層３をＰ-に設定した後、ＳＯＩ層３の表面に形成されたシリコン酸化膜２４（図２９参照）を除去する。なお、リンは例えば注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で行い、ボロンは、例えば注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で行う。
【０１０８】
次に、図３７に示すように、表面に形成された自然酸化膜（図３６，図３７では図示せず）を除去し、酸化膜を数ｎｍの膜厚で、ポリシリコンを数十〜百ｎｍ程度の膜厚で順次堆積した後、パターニングすることにより、Ｎ型トランジスタ領域Ａ２において、ゲート酸化膜３５及びゲート電極３６の積層構造を得る。
【０１０９】
さらに、図３８に示すように、Ｎ-ボディ領域２１上の全面をレジストパターン４３を覆った後、ゲート電極３６をマスクとしてＮ型ＬＤＤ領域３３形成用のＮ型の不純物注入処理を行い、Ｎ型トランジスタ領域Ａ２にＮ型ＬＤＤ領域３３，３３を形成する。
【０１１０】
なお、Ｎ型ＬＤＤ領域３３形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。また、Ｐ型ＬＤＤ領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１１１】
その後、図３９に示すように、レジストパターン４３を除去した後、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極３６の側面にサイドウォール３９を形成し、さらに、ボディ抵抗領域Ａ１のＮ-ボディ領域２１の両端部領域（Ｎ+拡散領域５予定領域）を除く領域上にレジストパターン４４を形成する。
【０１１２】
そして、ゲート電極３６及びサイドウォール３９並びにレジストパターン４４をマスクとしてＮ型の不純物注入処理を行い、ボディ抵抗領域Ａ１にＮ+拡散領域５，５を、Ｎ型トランジスタ領域Ａ２にＮ+拡散領域３２，３２をそれぞれ形成する。
【０１１３】
このときのＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられ、Ｐ+拡散領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１１４】
その後、図４０に示すように、レジストパターン４４を除去した後、全面に数十〜数百ｎｍの膜厚の酸化膜４７を形成する。
【０１１５】
そして、図４１に示すように、レジストを塗布し、ボディ抵抗領域Ａ１において、写真製版によりレジストをパターニングして、Ｎ+拡散領域５の一部（シリサイド形成予定領域）のみ開口するように、Ｎ-ボディ領域２１上からＮ+拡散領域５域の一部上にかけて形成されるレジストパターン４８Ａを得る。
【０１１６】
その後、図４２に示すように、レジストパターン４８Ａをマスクとして、酸化膜４７をエッチングしてシリサイドブロック４７Ｂを得る。
【０１１７】
そして、図４３に示すように、Ｔｉ，Ｃｏ，Ｎｉ等の金属原子からなる金属層４９を数ｎｍ〜数十ｎｍの膜厚でスパッタリングにより形成する。
【０１１８】
その後、図４４に示すように、４００〜７００℃の熱処理により、金属原子を順安定の金属シリサイド化（ＭｘＳｉｘ，Ｍは金属元素、Ｓｉはシリコン）する。その後、ウェットプロセス（ウェットエッチング）等により、金属層４９のシリサイド化されていない未反応部分を選択的に除去することにより、Ｎ+拡散領域５，５の表面内にシリサイド膜１６ａ，１６ｂが形成され、Ｎ+拡散領域３２，３２の表面内にシリサイド膜３４，３４が形成され、ゲート電極３６の上部表面内にシリサイド膜３７が形成される。
【０１１９】
そして、図４５に示すように、さらに、７００〜９００℃で熱処理を行い、安定性が高く低抵抗のシリサイド膜１６ａ，１６ｂ、シリサイド膜３４及びシリサイド膜３７を形成する。
【０１２０】
以降、図３４及び図３５で示した実施の形態１と同様の処理を経て、実施の形態２の基本構成（図６〜図８参照）のボディ抵抗とＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１２１】
（実施の形態２の製造方法（他の態様））
図４６は実施の形態２のボディ抵抗の他の態様（図９参照）の製造工程の一部を示す断面図である。なお、図４６では、実施の形態２の基本構成の製造方法と同様の工程を経て図４０で示す構造が得られた後の製造工程を示している。図４６では、実施の形態２のボディ抵抗と共にＮＭＯＳトランジスタが形成される工程の一部を示している。また、図４６は図６のＤ−Ｄ断面に相当する。
【０１２２】
図４６に示すように、レジストを塗布し、ボディ抵抗領域Ａ１において、写真製版によりレジストをパターニングして、Ｎ+拡散領域５の全部及びＮ-ボディ領域２１の両端部の一部（シリサイド形成予定領域）以外のＮ-ボディ領域２１の領域上のみ残存するように、レジストパターン４８Ｂを得る。
【０１２３】
その後、図４２〜４５で示した実施の形態１の基本構成の製造工程を経て、さらに、図３４及び図３５で示した実施の形態１と同様の処理を経て、実施の形態２の他の態様（図９参照）のボディ抵抗とＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１２４】
（実施の形態３の製造方法（第１の構成））
図４７〜図４９は実施の形態３のゲート電極付きボディ抵抗の第１の構成（基本構成のＬＤＤ領域付きゲート電極付きボディ抵抗）の製造工程を示す断面図である。なお、図４７〜図４９では、上述した素子分離領域形成工程によって、完全分離領域４によって分離された後の状態（図２９で示す状態）からの製造工程を示している。また、図４７〜図４９では、実施の形態３のゲート電極付きボディ抵抗と共にＮＭＯＳトランジスタが形成される工程を示している。また、図４７〜図４９は図１１のＦ−Ｆ断面に相当する。
【０１２５】
まず、図４７に示すように、（ゲート電極付き）ボディ抵抗領域Ａ１において、ウェル領域形成用のボロンの不純物注入を行い、ボディ抵抗領域Ａ１のＳＯＩ層３にＮ-ボディ領域２１を形成し、Ｎ型トランジスタ領域Ａ２において、ウェル領域形成用のリンの不純物注入を行い、Ｎ型トランジスタ領域Ａ２のＳＯＩ層３をＰ-に設定した後、ＳＯＩ層３の表面に形成されたシリコン酸化膜２４（図２９参照）を除去する。なお、リンは例えば注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で行い、ボロンは、例えば注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で行う。
【０１２６】
次に、図４８に示すように、表面に形成された自然酸化膜（図４７，図４８では図示せず）を除去し、酸化膜を数ｎｍの膜厚で、ポリシリコンを数十〜百ｎｍ程度の膜厚で順次堆積した後、パターニングすることにより、ボディ抵抗領域Ａ１において、ゲート酸化膜１０及びゲート電極８の積層構造を得るとともに、Ｎ型トランジスタ領域Ａ２において、ゲート酸化膜３５及びゲート電極３６の積層構造を得る。
【０１２７】
さらに、図４９に示すように、ゲート電極８及びゲート電極３６をマスクとしてＮ型ＬＤＤ領域形成用のＮ型の不純物注入処理を行い、ボディ抵抗領域Ａ１にＬＤＤ領域２６を形成するとともに、Ｎ型トランジスタ領域Ａ２にＮ型ＬＤＤ領域３３を形成する。
【０１２８】
なお、Ｎ型ＬＤＤ領域形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。また、Ｐ型ＬＤＤ領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１２９】
その後、図４９に示すように、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極８の側面にサイドウォール２０を形成するとともに、ゲート電極３６の側面にサイドウォール３９を形成する。
【０１３０】
そして、ゲート電極８及びサイドウォール２０並びにゲート電極３６及びサイドウォール３９並びにレジストパターン４４をマスクとしてＮ型の不純物注入処理を行い、ボディ抵抗領域Ａ１にＮ+拡散領域５，５を、Ｎ型トランジスタ領域Ａ２にＮ+拡散領域３２，３２をそれぞれ形成する。
【０１３１】
このときのＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギー数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の不純物濃度で注入することが考えられ、Ｐ+拡散領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１３２】
以降、図３３〜図３５で示した実施の形態１と同様の処理を経て、実施の形態３の第１の構成であるＬＤＤ領域を有するゲート電極付きボディ抵抗とＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１３３】
（実施の形態３の製造方法（第２の態様））
図５０及び図５１は実施の形態３のゲート電極付きボディ抵抗の第２の態様（図１５で示した実施の形態３の他の態様と同様なＬＤＤ領域無しのゲート電極付きボディ抵抗）の製造工程の一部を示す断面図である。なお、図５０，図５１では、実施の形態３の第１の構成の製造方法と同様の工程を経て図４８で示す構造が得られた後の製造工程を示している。図５０，図５１では、実施の形態３のゲート電極付きボディ抵抗と共にＮＭＯＳトランジスタが形成される工程の一部を示している。また、図５０，図５１は図１１のＦ−Ｆ断面に相当する。
【０１３４】
図５０に示すように、ボディ抵抗領域Ａ１のＮ-ボディ領域２１全面を覆うようにパターニングされたレジストパターン５０を形成した後、Ｎ型トランジスタ領域Ａ２において、ゲート電極８及びゲート電極３６をマスクとしてＮ型ＬＤＤ領域形成用のＮ型の不純物注入処理を行い、Ｎ型トランジスタ領域Ａ２のみにＮ型ＬＤＤ領域３３を形成する。
【０１３５】
なお、Ｎ型ＬＤＤ領域形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。また、Ｐ型ＬＤＤ領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１３６】
さらに、図５１に示すように、レジストパターン５０を除去後、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極８の側面にサイドウォール２０を形成するとともに、ゲート電極３６の側面にサイドウォール３９を形成する。
【０１３７】
そして、ゲート電極８及びサイドウォール２０並びにゲート電極３６及びサイドウォール３９並びにレジストパターン４４をマスクとしてＮ型の不純物注入処理を行い、ボディ抵抗領域Ａ１にＮ+拡散領域５，５を、Ｎ型トランジスタ領域Ａ２にＮ+拡散領域３２，３２をそれぞれ形成する。
【０１３８】
このときのＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられ、Ｐ+拡散領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１３９】
以降、図３３〜図３５で示した実施の形態１と同様の処理を経て、実施の形態３の第２の構成であるＬＤＤ領域を有さないゲート電極付きボディ抵抗とＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１４０】
（実施の形態４の製造方法（基本構成））
実施の形態４の基本構成であるＭＯＳキャパシタは構造的には、実施の形態３の第２の態様（ＬＤＤ領域無しゲート電極付きボディ抵抗）と同様であるため、実施の形態３の第２の態様と同様な製造方法によって実施の形態４の基本構成のＭＯＳキャパシタ（図１６，図１７参照）を得ることができる。
【０１４１】
（実施の形態４の製造方法（他の態様））
図５２〜図５５は実施の形態４のＭＯＳキャパシタの他の態様（図１８参照）であるキャパシタドープＭＯＳキャパシタの製造工程を示す断面図である。なお、図５２〜図５５では、上述した素子分離領域形成工程によって、完全分離領域４によって分離された後の状態（図２９で示す状態）からの製造工程を示している。また、図５２〜図５５では、実施の形態４のＭＯＳキャパシタと共にＮＭＯＳトランジスタが形成される工程を示している。また、図５２〜図５５は図１６のＧ−Ｇ断面に相当する。
【０１４２】
まず、図５２に示すように、ＭＯＳキャパシタ形成領域Ａ４及びＮ型トランジスタ領域Ａ２において、ウェル領域形成用のボロンの不純物注入を行い、ＳＯＩ層３をＰ-に設定した後、ＳＯＩ層３の表面に形成されたシリコン酸化膜２４（図２９参照）を除去する。なお、ボロン注入は、注入エネルギー数百ｋｅＶ、不純物濃度は数１０13／ｃｍ2で行う。
【０１４３】
そして、図５３に示すように、ＭＯＳキャパシタ形成領域Ａ４の中心部（高濃度領域形成領域）に開口部を有するレジストパターン５６を形成し、レジストパターン５６をマスクとしてリンを注入して、ＭＯＳキャパシタ形成領域Ａ４のＳＯＩ層３内にＮ型の高濃度領域２５を形成する。リンの注入は、例えば、注入エネルギーが４０〜８０ｋｅＶ、不純物濃度が１〜１０・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１４４】
次に、図５４に示すように、表面に形成された自然酸化膜（図５２，図５３では図示せず）を除去し、酸化膜を数ｎｍの膜厚で、ポリシリコンを数十〜百ｎｍ程度の膜厚で順次堆積した後、パターニングすることにより、ＭＯＳキャパシタ形成領域Ａ４の高濃度領域２５上において、ゲート酸化膜１０及びゲート電極８の積層構造を得るとともに、Ｎ型トランジスタ領域Ａ２において、ゲート酸化膜３５及びゲート電極３６の積層構造を得る。
【０１４５】
そして、実施の形態３の第２の構成における図５０で示す工程と同様、ＭＯＳキャパシタ形成領域Ａ４の高濃度領域２５を含むＳＯＩ層３全面を覆うようにパターニングされたレジストパターン（図示せず）を形成する。
【０１４６】
その後、図５５に示すように、Ｎ型トランジスタ領域Ａ２において、ゲート電極８及びゲート電極３６をマスクとしてＮ型ＬＤＤ領域形成用のＮ型の不純物注入処理を行い、Ｎ型トランジスタ領域Ａ２のみにＮ型ＬＤＤ領域３３を形成する。
【０１４７】
なお、Ｎ型ＬＤＤ領域形成用のＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数〜数十ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。また、Ｐ型ＬＤＤ領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギー数ｋｅＶ、不純物濃度が数・１０14〜１・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１４８】
さらに、上記レジストパターンを除去後、図５５に示すように、シリコン酸化膜を全面に堆積してエッチバックすることによりゲート電極８の側面にサイドウォール２０を形成するとともに、ゲート電極３６の側面にサイドウォール３９を形成する。
【０１４９】
そして、ゲート電極８及びサイドウォール２０並びにゲート電極３６及びサイドウォール３９並びにレジストパターン４４をマスクとしてＮ型の不純物注入処理を行い、ＭＯＳキャパシタ形成領域Ａ４にＮ+拡散領域５，５を、Ｎ型トランジスタ領域Ａ２にＮ+拡散領域３２，３２をそれぞれ形成する。
【０１５０】
このときのＮ型の不純物注入処理として、例えば、ヒ素を注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられ、Ｐ+拡散領域形成用のＰ型の不純物注入処理として、例えば、ボロンを注入エネルギーが数十ｋｅＶ、不純物濃度が数・１０15／ｃｍ2の注入条件で注入することが考えられる。
【０１５１】
以降、図３３〜図３５で示した実施の形態１と同様の処理を経て、実施の形態４の他の構成であるキャパシタドープＭＯＳキャパシタとＮＭＯＳトランジスタを含む半導体装置が完成する。
【０１５２】
＜応用例＞
（実施の形態１の応用例）
図５６は従来のバルク基板上に複数種のトランジスタ（コアトランジスタＱＣ２、Ｉ／ＯトランジスタＱＩ２）と共に拡散抵抗ＲＤ２を形成した半導体装置の構造を示す断面図である。
【０１５３】
同図に示すように、Ｐ型のＳｉ基板５１の上層部にＰウェル領域５７ａ〜５７ｃが選択的に形成され、Ｐウェル領域５７ａ〜５７ｃはそれぞれの間に形成されたＳＴＩ領域５２によって分離されている。
【０１５４】
Ｐウェル領域５７ａの上層部に選択的にＮ+拡散領域８１，８１が形成され、Ｎ+拡散領域８１，８１間のＰウェル領域５７ａ上にゲート酸化膜８３ａを介してゲート電極８４が形成され、ゲート電極８４上にシリサイド領域８５が形成され、ゲート酸化膜８３ａ，ゲート電極８４及びシリサイド領域８５の側面にサイドウォール８６が形成される。また、Ｎ+拡散領域８１の表面内にシリサイド領域８２ａ，８２ｂが形成され、シリサイド領域８２ａ，８２ｂ上に金属プラグ８７，８７が形成される。このように、Ｐウェル領域５７ａにおいて、コアトランジスタＱＣ２が形成される。なお、コアトランジスタとは、ロジック回路やＳＲＡＭ等を構成するトランジスタを意味する。
【０１５５】
Ｐウェル領域５７ｂの上層部にＮ+拡散領域５３が形成され、Ｎ+拡散領域５３の両端部の表面内にシリサイド領域５４ａ，５４ｂが選択的に形成され、シリサイド領域５４ａ，５４ｂ上に金属プラグ５５，５５が形成される。このように、Ｐウェル領域５７ｂにおいて、拡散抵抗ＲＤ２が形成される。
【０１５６】
Ｐウェル領域５７ｃの上層部に選択的にＮ+拡散領域８１，８１が形成され、Ｎ+拡散領域８１，８１間のＰウェル領域５７ｃ上にゲート酸化膜８３ｂを介してゲート電極８４が形成され、ゲート電極８４上にシリサイド領域８５が形成される。ゲート酸化膜８３ｂ，ゲート電極８４及びシリサイド領域８５の側面にサイドウォール８６が形成される。また、Ｎ+拡散領域８１の表面内にシリサイド領域８２ａ，８２ｂが形成され、シリサイド領域８２ａ，８２ｂ上に金属プラグ８７，８７が形成される。このように、Ｐウェル領域５７ｃにおいて、Ｉ／ＯトランジスタＱＩ２が形成される。なお、Ｉ／Ｏトランジスタとは、電原系回路等を構成するトランジスタを意味する。
【０１５７】
上述したコアトランジスタＱＣ２、拡散抵抗ＲＤ２及びＩ／ＯトランジスタＱＩ２はＳｉ基板５１上に形成されおり、ＳＴＩ領域５２よって素子分離はされているものの、例えば、Ｐウェル領域５７ａ、ＳＴＩ領域５２下のＰ型のＳｉ基板５１及びＰウェル領域５７ｂの経路等のウェル領域間でリーク電流が生じる。上記リーク電流を回避するためには、分離の間隔（ウェル領域間の距離）や注入される不純物プロファイルの最適化等を行う制約が生じ、回路レイアウトの自由度が制限される問題点があった。
【０１５８】
図５７は、複数種のトランジスタ（コアトランジスタＱＣ１、Ｉ／ＯトランジスタＱＩ１）と共に実施の形態１の拡散抵抗ＲＤ１を形成した半導体装置の構造を示す断面図である。
【０１５９】
同図に示すように、Ｐ型の支持基板１、埋め込み酸化膜２及びＳＯＩ層３よりなるＳＯＩ基板のＳＯＩ層３にＰウェル領域５８ａ〜５８ｃが形成され、Ｐウェル領域５８ａ〜５８ｃはそれぞれの間にＳＯＩ層３を貫通して形成された完全分離領域４によって分離されている。
【０１６０】
Ｐウェル領域５８ａの上層部に選択的にＮ+拡散領域３２，３２が形成され、Ｎ+拡散領域３２，３２間のＰウェル領域５８ａ上にゲート酸化膜３５ａを介してゲート電極３６が形成され、ゲート電極３６上にシリサイド膜３７が形成され、ゲート酸化膜３５ａ，ゲート電極３６及びシリサイド膜３７の側面にサイドウォール３９が形成される。また、Ｎ+拡散領域３２の表面内にシリサイド膜３４ａ，３４ｂが形成され、シリサイド膜３４ａ，３４ｂ上に金属プラグ３８，３８が形成される。このように、Ｐウェル領域５８ａにおいて、コアトランジスタＱＣ１が形成される。
【０１６１】
Ｐウェル領域５８ｂの上層部にＮ+拡散領域１１が形成され、Ｎ+拡散領域１１の両端部の表面内にシリサイド膜６ａ，６ｂが選択的に形成され、シリサイド膜６ａ，６ｂ上に金属プラグ７，７が形成される。このように、Ｐウェル領域５８ｂにおいて、拡散抵抗ＲＤ１が形成される。
【０１６２】
Ｐウェル領域５８ｃの上層部に選択的にＮ+拡散領域３２，３２が形成され、Ｎ+拡散領域３２，３２間のＰウェル領域５８ｃ上にゲート酸化膜３５ｂを介してゲート電極３６が形成され、ゲート電極３６上にシリサイド膜３７が形成される。ゲート酸化膜３５ｂ，ゲート電極３６及びシリサイド膜３７の側面にサイドウォール３９が形成される。また、Ｎ+拡散領域３２の表面内にシリサイド膜３４ａ，３４ｂが形成され、シリサイド膜３４ａ，３４ｂ上に金属プラグ３８，３８が形成される。このように、Ｐウェル領域５８ｃにおいて、Ｉ／ＯトランジスタＱＩ１が形成される。
【０１６３】
上述したコアトランジスタＱＣ１、拡散抵抗ＲＤ１及びＩ／ＯトランジスタＱＩ１はＳＯＩ層３内に形成されおり、完全分離領域４及び埋め込み酸化膜２よって互いに電気的に完全に絶縁されている。
【０１６４】
したがって、図５６で示したバルク基板上に形成する場合のようにリーク電流の問題は考慮する必要がなく、素子分離に関する制約は受けないため、回路設計の自由度を広げることができる効果を奏する。
【０１６５】
（実施の形態２の応用例）
実施の形態２の応用例として、実施の形態２のボディ抵抗と同時にコア（Core）トランジスタとＩ／Ｏトランジスタとを製造する半導体装置が考えられる。一般に、コアトランジスタとＩ／Ｏトランジスタとはウェル領域形成の不純物注入条件及びチャネルドープの不純物注入条件が異なる。
【０１６６】
図５８はＩ／Ｏトランジスタとコアトランジスタとのウェル領域形成用のマスク（Wellマスク）とチャネルドープ領域形成用のマスク（ＣＤマスク）とを用いて、実施の形態２のボディ抵抗のＮ-ボディ領域２１を形成する場合の抵抗値のバリエーションを表形式で示した説明図である。
【０１６７】
図５８において、コアトランジスタ及びＩ／Ｏトランジスタのウェル領域形成の不純物条件を第１及び第２の注入条件とし、コアトランジスタ及びＩ／Ｏトランジスタのウェル領域形成の不純物条件を第３及び第４の注入条件として示している。コアトランジスタ及びＩ／ＯトランジスタをＮＭＯＳトランジスタで構成する場合、例えば、第１及び第２の注入条件としてはボロンを用いた異なる内容の不純物注入が考えられ、第３の注入条件としてはヒ素を用いて不純物注入が考えられ、第４の注入条件としてはボロンを用いた不純物注入が考えられる。
【０１６８】
図５８に示すように、WellマスクとしてＩ／Ｏトランジスタ用のマスクを用い、CDマスクとしてＩ／Ｏトランジスタ用のマスクを用いた場合、Ｉ／Ｏトランジスタと共に、抵抗値Ｒ１のボディ領域（抵抗値主要部）を得ることができる。
【０１６９】
Wellマスクとしてコアトランジスタ用のマスクを用い、CDマスクとしてＩ／Ｏトランジスタ用のマスクを用いた場合、抵抗値Ｒ２のボディ領域（抵抗値主要部）を得ることができる。
【０１７０】
WellマスクとしてＩ／Ｏトランジスタ用のマスクを用い、CDマスクとしてコアトランジスタ用のマスクを用いた場合、抵抗値Ｒ３のボディ領域（抵抗値主要部）を得ることができる。
【０１７１】
Wellマスクとしてコアトランジスタ用のマスクを用い、CDマスクとしてコアトランジスタ用のマスクを用いた場合、コアトランジスタと共に、抵抗値Ｒ４のボディ領域（抵抗値主要部）を得ることができる。
【０１７２】
このように、Ｉ／ＯトランジスタとコアトランジスタのWellマスク及びCDマスクとを用いてボディ領域を形成することにより、４種類の抵抗値（Ｒ１〜Ｒ４）を有するボディ抵抗を得ることができる。なお、コアトランジスタ及びＩ／Ｏトランジスタは閾値電圧を所望の値に設定する必要があるため、それぞれ１種類で、計２種類のみ製造される。
【０１７３】
さらに、ＳｏＣ（System On Chip）等でトランジスタを作り分けるする際、CDマスクとして、メモリ（ＳＲＡＭ）専用のマスクをさらに備える場合、Wellマスクは２種類（Ｉ／Ｏトランジスタ用、コアトランジスタ用（メモリ用））、CDマスクは３種類（Ｉ／Ｏトランジスタ用、コアトランジスタ用、メモリ用）とを組み合わせて、計６種類（２×３）の抵抗値のボディ抵抗を得ることができる。さらに、トランジスタの導電型（Ｐ型，Ｎ型）を組み合わせることにより、１２種類（６×２）の抵抗値を有するボディ抵抗を得ることができる。
【０１７４】
このように、ボディ抵抗、トランジスタ等の各素子を完全分離領域４で分離することにより、複数種の抵抗値を精度良く設定することができる。また、抵抗値のバリエーションが豊富になることにより、ボディ領域の面積縮小にもつながる効果を奏する。なお、この効果は実施の形態３のゲート電極付きボディ抵抗も同様に発揮することができる。
【０１７５】
（具体的構造）
図５９は実施の形態２の応用例である半導体装置を示す平面図であり、図６０は図５９のＨ−Ｈ断面を示す断面図である。これら図に示すように、実施の形態２の２種類のボディ抵抗ＲＢ１及びＲＢ２とがCore回路部１０１及びＩ／Ｏ回路部１０２に形成されている半導体装置を示している。
【０１７６】
これらの図に示すように、支持基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成されることによりＳＯＩ基板を構成し、ＳＯＩ層３はＳＯＩ層３を貫通して形成される完全分離領域４によって６つの素子（図６０の左から、Core回路部１０１内にコアトランジスタＱＣ１、ボディ抵抗ＲＢ１、コアトランジスタＱＣ１及びボディ抵抗ＲＢ２、Ｉ／Ｏ回路部１０２内にＩ／ＯトランジスタＱＩ１及びボディ抵抗ＲＢ１）形成領域に分離される。
【０１７７】
Core回路部１０１内に形成れる２つのＮウェル領域９０ａの上層部に選択的にＰ+拡散領域９２，９２が形成される。Ｐ+拡散領域９２，９２間のＮウェル領域９０ａ上にゲート酸化膜９５を介してゲート電極９６が形成され、ゲート電極９６上にシリサイド膜９７が形成され、ゲート酸化膜９５、ゲート電極９６及びシリサイド膜９７の側面にサイドウォール９９が設けられる。
【０１７８】
そして、Ｐ+拡散領域９２の表面内にシリサイド膜９４が形成される。シリサイド膜９４上に金属プラグ９８が形成される。このように、Ｎウェル領域９０ａにおいてＰＭＯＳ構成のコアトランジスタＱＣ１が構成される。コアトランジスタＱＣ１はゲート電極９６のゲート長延長方向にボディ電位固定用のボディコンタクト領域６０Ｎが設けられ、ボディコンタクト領域６０Ｎ上に金属プラグ８９Ｎが形成される。
【０１７９】
Core回路部１０１内において、ＳＯＩ層３内にＮ-ボディ領域２１ａが形成され、Ｎ-ボディ領域２１ａの両端の上層部にＮ+拡散領域５，５がそれぞれ形成される。
【０１８０】
一端側のＮ+拡散領域５の表面内にシリサイド膜１６ａが形成され、他端側のＮ+拡散領域５の表面内にシリサイド膜１６ｂが形成され、シリサイド膜１６ａ，１６ｂ上に金属プラグ７，７が形成される。このように、Ｎ-ボディ領域２１ａにおいてボディ抵抗ＲＢ１が構成される。
【０１８１】
Core回路部１０１内において、ＳＯＩ層３内にＮ-ボディ領域２１ｂが形成され、Ｎ-ボディ領域２１ｂの両端の上層部にＮ+拡散領域５，５がそれぞれ形成される。
【０１８２】
一端側のＮ+拡散領域５の表面内にシリサイド膜１６ａが形成され、他端側のＮ+拡散領域５の表面内にシリサイド膜１６ｂが形成され、シリサイド膜１６ａ，１６ｂ上に金属プラグ７，７が形成される。このように、Ｎ-ボディ領域２１ｂにおいてボディ抵抗ＲＢ２が構成される。
【０１８３】
Ｉ／Ｏ回路部１０２内に形成されるＮウェル領域９０ｂの上層部に選択的にＰ+拡散領域９２，９２が形成される。Ｐ+拡散領域９２，９２間のＮウェル領域９０ｂ上にゲート酸化膜９５を介してゲート電極９６が形成され、ゲート電極９６上にシリサイド膜９７が形成され、ゲート酸化膜９５、ゲート電極９６及びシリサイド膜９７の側面にサイドウォール９９が設けられる。
【０１８４】
そして、Ｐ+拡散領域９２の表面内にシリサイド膜９４が形成される。シリサイド膜９４上に金属プラグ９８が形成される。このように、Ｎウェル領域９０ｂにおいてＩ／ＯトランジスタＱＩ１が構成される。なお、Ｉ／ＯトランジスタＱＩ１はゲート電極９６のゲート長延長方向にボディ電位固定用のボディコンタクト領域６０Ｎが設けられ、ボディコンタクト領域６０Ｎ上に金属プラグ８９Ｎが形成される。
【０１８５】
Ｎウェル領域９０ａはコアトランジスタ用のWellマスクを用いた第１の注入条件で形成されるウェル領域を意味し、Ｎウェル領域９０ｂはＩ／Ｏトランジスタ用のWellマスクを用いた第２の注入で形成されるウェル領域を意味し、Ｎ-ボディ領域２１ａはコアトランジスタ用のWellマスクを用いた第１の注入条件でＮウェル領域９０ａと同時に形成されるボディ領域を意味し、Ｎ-ボディ領域２１ｂはＩ／Ｏトランジスタ用のWellマスクを用いた第２の注入条件でＮウェル領域９０ｂと同時に形成されるボディ領域を意味する。
【０１８６】
Ｎウェル領域９０ａ及び９０ｂを形成するための第１及び第２の注入条件のうち一方の注入条件を採用してＮ-ボディ領域２１（Ｎ-ボディ領域２１ａ，２１ｂ）を形成することにより、Core回路部１０１及びＩ／Ｏ回路部１０２おいて、抵抗体主要部が２種類の抵抗値（Ｎ-ボディ領域２１ａ，２１ｂによって決定する抵抗値）を有するボディ抵抗ＲＢ１，ＲＢ２を形成することができ、抵抗値のバリエーションの多様化を図ることができる。
【０１８７】
Core回路部１０１内にＩ／ＯトランジスタのＮウェル領域９０ｂと同時に形成されるＮ-ボディ領域２１ｂを形成し、Ｉ／Ｏ回路部１０２内にＮウェル領域９０ａと同時に形成されるＮ-ボディ領域２１ａを形成することができるのは、ＳＯＩ基板上において完全分離領域４により各素子間が完全に分離できるため、接合リークやラッチアップ現象等を考慮することなく、Ｎ-ボディ領域２１への不純物注入条件を任意に設定できるからである。また、素子間を完全分離領域４により分離することにより、各素子間の分離距離を狭く設定できるため、回路面積の縮小を図ることができる。
【０１８８】
なお、図５９及び図６０で示した例では、Ｉ／Ｏ回路部１０２には１種類のボディ抵抗ＲＢ１しか示していないが、Ｉ／Ｏ回路部１０２内においてもＮウェル領域９０ｂと同時に形成されるＮ-ボディ領域２１ｂを形成することにより他方の抵抗値を有するボディ抵抗ＲＢ２をボディ抵抗ＲＢ１と共に形成することができるのは当然である。
【０１８９】
（複数種のトランジスタの形成工程）
図６１〜図８２は複数種のトランジスタの形成工程を示す断面図である。複数種のトランジスタとしてＮＭＯＳトランジスタ構成のコアトランジスタ及びＩ／Ｏトランジスタ、ＰＭＯＳ構成のコアトランジスタ及びＩ／Ｏトランジスタの４種類のトランジスタの形成工程を示す。
【０１９０】
図６１〜図８２で示す工程では、Wellマスクは同一導電型のコアトランジスタ及びＩ／Ｏトランジスタで共通に用い、CDマスクはコアトランジスタ及びＩ／Ｏトランジスタで異なるマスクを用いる例を示している。
【０１９１】
まず、図６１に示すように、図２１〜図２９で示した素子分離工程を経て、ＳＯＩ層３におけるＣoreＮＭＯＳ領域Ａ１１、Ｉ／ＯＮＭＯＳ領域Ａ１２、ＣoreＰＭＯＳ領域Ａ１３及びＩ／ＯＰＭＯＳ領域Ａ１４が完全分離領域４によって素子分離された構造を得る。
【０１９２】
次に、図６２に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、ＰＭＯＳ形成領域（ＣoreＰＭＯＳ領域Ａ１３及びＩ／ＯＰＭＯＳ領域Ａ１４）のみを覆うレジストパターン６１（Wellマスク）を得る。
【０１９３】
そして、図６３に示すように、レジストパターン６１をマスクとして、ＮＭＯＳ形成領域（ＣoreＮＭＯＳ領域Ａ１１及びＩ／ＯＮＭＯＳ領域Ａ１２）のＳＯＩ層３にボロンイオン６２を注入エネルギーが数十ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で注入する。その結果、ＣoreＮＭＯＳ領域Ａ１１及びＩ／ＯＮＭＯＳ領域Ａ１２のＳＯＩ層３の導電型がＰ型に設定され、Ｐウェル領域が形成される。
【０１９４】
次に、図６４に示すように、レジストパターン６１を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、ＮＭＯＳ形成領域のみを覆うレジストパターン６３（Wellマスク）を得る。
【０１９５】
そして、図６５に示すように、レジストパターン６３をマスクとして、ＰＭＯＳ形成領域のＳＯＩ層３にリンイオン６４を注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で注入する。その結果、ＣoreＰＭＯＳ領域Ａ１３及びＩ／ＯＰＭＯＳ領域Ａ１４のＳＯＩ層３の導電型がＮ型に設定され、Ｎウェル領域が形成される。
【０１９６】
次に、図６６に示すように、レジストパターン６３を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、ＣoreＮＭＯＳ領域Ａ１１のみ開口させたレジストパターン６５（CDマスク）を得る。
【０１９７】
そして、図６７に示すように、レジストパターン６５をマスクとして、ＣoreＮＭＯＳ領域Ａ１１のＳＯＩ層３にボロンイオン６６を注入エネルギーが数十ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で注入する。その結果、ＣoreＮＭＯＳ領域Ａ１１にＰウェル領域（コアトランジスタ用（Core））が形成される。
【０１９８】
次に、図６８に示すように、レジストパターン６５を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、Ｉ／ＯＮＭＯＳ領域Ａ１２のみ開口させたレジストパターン６７（CDマスク）を得る。
【０１９９】
そして、図６９に示すように、レジストパターン６７をマスクとして、Ｉ／ＯＮＭＯＳ領域Ａ１２のＳＯＩ層３にボロンイオン６８を注入エネルギーが数十ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件で注入する。ただし、ボロンイオン６８の注入条件はボロンイオン６６の注入条件（図６７参照）とは異なる条件に設定される。その結果、Ｉ／ＯＮＭＯＳ領域Ａ１２にＰウェル領域（Ｉ／Ｏトランジスタ（I/O））が形成される。
【０２００】
次に、図７０に示すように、レジストパターン６７を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、ＣoreＰＭＯＳ領域Ａ１３のみ開口させたレジストパターン６９（CDマスク）を得る。
【０２０１】
そして、図７１に示すように、レジストパターン６９をマスクとして、ＣoreＰＭＯＳ領域Ａ１３のＳＯＩ層３にリン等イオン７０を注入エネルギーが数百ｋｅＶ、不純物濃度が数１０13／ｃｍ2の注入条件（リンの場合）で注入する。その結果、ＣoreＰＭＯＳ領域Ａ１３にＮウェル領域（コアトランジスタ用（Core））が形成される。なお、リンに代えてヒ素又はヒ素，リン両方を注入することも考えられる。ヒ素の場合は例えば注入エネルギーが数十ｋｅＶ、不純物濃度が数１０12／ｃｍ2の注入条件で注入する。
【０２０２】
次に、図７２に示すように、レジストパターン６９を除去して、再度レジストを塗布し、写真製版技術によりレジストをパターニングして、Ｉ／ＯＰＭＯＳ領域Ａ１４のみ開口させたレジストパターン７１（CDマスク）を得る。
【０２０３】
そして、図７３に示すように、レジストパターン７１をマスクとして、Ｉ／ＯＰＭＯＳ領域Ａ１４のＳＯＩ層３にリン等イオン７２を入エネルギーが数十ｋｅＶ、不純物濃度が数１０12／ｃｍ2の注入条件（リンの場合）で注入する。ただし、リン等イオン７２の注入条件とリン等イオン７０の注入条件は異なる内容で設定される。その結果、Ｉ／ＯＰＭＯＳ領域Ａ１４にＮウェル領域（Ｉ／Ｏトランジスタ用（I/O））が形成される。なお、リンに代えてヒ素又はヒ素，リン両方を注入することも考えられる。ヒ素の場合は例えば注入エネルギーが数十ｋｅＶ、不純物濃度が数１０12／ｃｍ2の注入条件で注入する。
【０２０４】
その後、図７４に示すように、レジストパターン７１を除去し、さらに、ＳＯＩ層３の表面上に形成されたシリコン酸化膜１３を除去する。
【０２０５】
続いて、図７５に示すように、ＳＯＩ層３の表面に数十ｎｍの膜厚でゲート酸化膜７３を形成する。
【０２０６】
そして、図７６に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、ＣoreＮＭＯＳ領域Ａ１１及びＣoreＰＭＯＳ領域Ａ１３を開口させたレジストパターン７４を得る。
【０２０７】
次に、図７７に示すように、レジストパターン７４をマスクとして、ＣoreＮＭＯＳ領域Ａ１１及びＣoreＰＭＯＳ領域Ａ１３に形成されたゲート酸化膜７３を除去し、ウェットエッチング処理によりレジストパターン７４を除去する。
【０２０８】
そして、図７８に示すように、ＳＯＩ層３の表面上を酸化することにより、ＣoreＮＭＯＳ領域Ａ１１及びＣoreＰＭＯＳ領域Ａ１３において、数ｎｍ〜数十ｎｍの膜厚のゲート酸化膜７５を形成する。この際、Ｉ／ＯＮＭＯＳ領域Ａ１２及びＩ／ＯＰＭＯＳ領域Ａ１４におけるゲート酸化膜７３の膜厚が増加する。
【０２０９】
続いて、図７９に示すように、全面に数十〜数百ｎｍの膜厚のＰ型のポリシリコン層７６を堆積する。
【０２１０】
そして、図８０に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、ＮＭＯＳ形成領域を開口させたレジストパターン７７を得た後、レジストパターン７７をマスクとしてリンイオン７８を注入エネルギーが数十ｋｅＶ、不純物濃度が数１０15／ｃｍ2の注入条件で注入し、ＮＭＯＳ形成領域上のポリシリコン層７６にＮ型ゲート部７６ｎを形成する。その結果、レジストパターン７７下のポリシリコン層７６がＰ型ゲート部７６ｐとなる。
【０２１１】
なお、仕事関数（閾値電圧）の制御を行いたい場合は、写真製版技術等によりＰＭＯＳ形成領域に開口部を有するレジストパターンを設け、ポリシリコン層７６に対し、ボロンイオンを注入エネルギーが数ｋｅＶ、不純物濃度が数１０15／ｃｍ2の注入条件で注入しても良い。
【０２１２】
そして、図８１に示すように、レジストを塗布し、写真製版技術によりレジストをパターニングして、ゲート電極形成領域のみを残存させたレジストパターン７９を得る。
【０２１３】
その後、図８２に示すように、レジストパターン７９をマスクとしてポリシリコン層７６及びゲート酸化膜７３（７５）をエッチングすることにより、ＮＭＯＳ形成領域にＮ型ゲート電極８０ｎを形成し、ＰＭＯＳ形成領域にＰ型ゲート電極８０ｐを形成する。
【０２１４】
なお、その後の工程は例えば、図３２〜図３５で示した実施の形態１の工程と同様に行われる。
【０２１５】
このようなＮＭＯＳトランジスタ構成のコアトランジスタ及びＩ／Ｏトランジスタ、ＰＭＯＳ構成のコアトランジスタ及びＩ／Ｏトランジスタの４種類のトランジスタの形成工程時におけるWellマスクを用いた不純物注入処理であるウェル領域形成工程とCDマスクを用いたチャネルドープ工程との組合せを適宜選択して、複数の抵抗値を有するボディ抵抗を同時に形成することができる。
【０２１６】
（レイアウトパターン例）
（第１の例）
図８３は実施の形態１の拡散抵抗ＲＤ１等を有する半導体装置のレイアウトパターンの第１の例を示す平面図である。図８４は図８３のＩ−Ｉ断面を示す断面図であり、図８５は図８３のＪ−Ｊ断面を示す断面図である。なお、図８３においては、説明の都合上、シリサイド膜６ａ，６ｂ等のシリサイド領域は示していない。
【０２１７】
これらの図に示すように、Ｓｉ基板等の支持基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成される。これら支持基板１、埋め込み酸化膜２及びＳＯＩ層３によりＳＯＩ基板が構成される。
【０２１８】
ＳＯＩ層３内にＮ+拡散領域１１が選択的に形成され、Ｎ+拡散領域１１の全周辺領域を平面視覆って完全分離領域４が形成される。
【０２１９】
Ｎ+拡散領域１１の一端側の表面内にシリサイド膜６ａが形成され、他端側の表面内にシリサイド膜６ｂが形成され、シリサイド膜６ａ，６ｂ上に金属プラグ７，７が形成される。
【０２２０】
このように、Ｎ+拡散領域１１は抵抗体主要部を有し、シリサイド膜６ａを一端とし、シリサイド膜６ｂを他端とした拡散抵抗ＲＤ１が構成される。
【０２２１】
一方、拡散抵抗ＲＤ１とは完全分離領域４によって素子分離され、互いに部分分離領域２７によって素子分離されるＮＭＯＳトランジスタＱＮ１及びＱＮ２が併せて形成される。
【０２２２】
ＳＯＩ層３におけるＮＭＯＳトランジスタＱＮ１及びＱＮ２の形成領域において、ＳＯＩ層３内にＰ-ボディ領域５８を挟んでＮ+拡散領域３２，３２が形成される。Ｎ+拡散領域３２，３２間のＰ-ボディ領域３１上にゲート酸化膜３５を介してゲート電極３６が形成され、ゲート電極３６上にシリサイド膜３７が形成され、ゲート酸化膜３５、ゲート電極３６及びシリサイド膜３７の側面にサイドウォール３９が設けられる。
【０２２３】
そして、Ｎ+拡散領域３２の表面内にシリサイド膜３４が形成され、シリサイド膜３４上に金属プラグ３８が設けられる。
【０２２４】
図８４に示すように、ＮＭＯＳトランジスタＱＮ１及びＱＮ２間は下層にＳＯＩ層３の一部が残存した部分分離領域２７により分離され、ＮＭＯＳトランジスタＱＮ１と拡散抵抗ＲＤ１との間は完全分離領域４により分離される。なお正確には、図８４において、拡散抵抗ＲＤ１，ＮＭＯＳトランジスタＱＮ１間にも部分分離領域２７が存在するが、説明の都合上、図時は省略する。
【０２２５】
また、図８３に示すように、ＮＭＯＳトランジスタＱＮ１及びＱＮ２共有のボディコンタクト領域６０が設けられ、ボディコンタクト領域６０は金属プラグ８９を介して固定電位が付与される。
【０２２６】
図８５に示すように、ＮＭＯＳトランジスタＱＮ１（ＱＮ２）のＰ-ボディ領域３１は部分分離領域２７下のＳＯＩ層３を介してボディコンタクト領域６０と電気的に接続される。そして、ボディコンタクト領域６０の表面内にはシリサイド領域５９が形成される。
【０２２７】
なお、図８３〜図８５では、実施の形態１〜実施の形態４のうち、実施の形態１の拡散抵抗ＲＤ１を代表させて示したが、拡散抵抗ＲＤ１の代わりに、実施の形態２のボディ抵抗、実施の形態３のゲート電極付きボディ抵抗あるいは実施の形態４のＭＯＳキャパシタを用いる場合でも同様なレイアウト構成が可能である。
【０２２８】
また、レイアウトパターンの第１の例では、拡散抵抗ＲＤ１と共に形成されるＭＯＳトランジスタとしてＮＭＯＳトランジスタを示したが、ＰＭＯＳトランジスタの場合も同様に形成できることは勿論である。
【０２２９】
（第２の例）
図８６は実施の形態１の拡散抵抗ＲＤ１等を有する半導体装置のレイアウトパターンの第２の例を示す平面図である。図８７は図８６のＫ−Ｋ断面を示す断面図であり、図８８は図８６のＬ−Ｌ断面を示す断面図である。なお、図８６においては、説明の都合上、シリサイド膜６ａ，６ｂ等のシリサイド領域は示していない。
【０２３０】
これらの図に示すように、第１の例と同様にＳＯＩ層３内に完全分離領域４によって素子分離された拡散抵抗ＲＤ１が構成される。
【０２３１】
一方、ＮＭＯＳトランジスタＱＮ１と拡散抵抗ＲＤ１とは完全分離領域４によって素子分離され、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１とは互いに完全分離領域４によって素子分離される。そして、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１それぞれにおいて、ボディコンタクト領域６０（６０Ｐ，６０Ｎ）とは部分分離領域２７よって分離される。
【０２３２】
ＮＭＯＳトランジスタＱＮ１は第１の例と同様に構成される。一方、ＳＯＩ層３のＰＭＯＳトランジスタＱＰ１の形成領域において、ＳＯＩ層３内にＮ-ボディ領域９０を挟んでＰ+拡散領域９２，９２が形成される。Ｐ+拡散領域９２，９２間のＮ-ボディ領域９０上にゲート酸化膜９５を介してゲート電極９６が形成され、ゲート電極９６上にシリサイド膜９７が形成され、ゲート酸化膜９５、ゲート電極９６及びシリサイド膜９７の側面にサイドウォール９９が設けられる。
【０２３３】
そして、Ｐ+拡散領域９２の表面内にシリサイド膜９４が形成され、シリサイド膜９４上に金属プラグ９８が設けられる。
【０２３４】
図８７に示すように、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１とは完全分離領域４によって完全分離され、ＮＭＯＳトランジスタＱＮ１と拡散抵抗ＲＤ１との間も完全分離領域４により分離される。
【０２３５】
また、図８６に示すように、ＮＭＯＳトランジスタＱＮ１のボディコンタクト領域６０Ｐが設けられ、ボディコンタクト領域６０Ｐは金属プラグ８９Ｐを介して固定電位が付与される。そして、ＰＭＯＳトランジスタＱＰ１のボディコンタクト領域６０ＮがＰ型ボディコンタクト領域６０Ｐと完全分離領域４を介して独立して設けられ、ボディコンタクト領域６０Ｎは金属プラグ８９Ｎを介して固定電位が付与される。
【０２３６】
図８８に示すように、ＮＭＯＳトランジスタＱＮ１のＰ-ボディ領域３１は部分分離領域２７下のＳＯＩ層３を介してボディコンタクト領域６０Ｐと電気的に接続される。そして、ボディコンタクト領域６０Ｐの表面内にはシリサイド領域５９が形成される。同様にして、ＰＭＯＳトランジスタＱＰ１のＮ-ボディ領域９０は部分分離領域２７下のＳＯＩ層３を介してボディコンタクト領域６０Ｎと電気的に接続される。そして、ボディコンタクト領域６０Ｎの表面内にはシリサイド領域５９が形成される。
【０２３７】
このように第２の例では、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１との間も完全分離領域４により分離することにより、拡散抵抗ＲＤ１からのリーク成分に加え、ラッチアップフリー等のメリットも生じる。
【０２３８】
なお、図８６〜図８８では、実施の形態１〜実施の形態４のうち、実施の形態１の拡散抵抗ＲＤ１を代表させて示したが、拡散抵抗ＲＤ１の代わりに、実施の形態２のボディ抵抗、実施の形態３のゲート電極付きボディ抵抗あるいは実施の形態４のＭＯＳキャパシタを用いる場合でも同様なレイアウト構成が可能である。
【０２３９】
（第３の例）
図８９は実施の形態１の拡散抵抗ＲＤ１等を有する半導体装置のレイアウトパターンの第３の例を示す平面図である。図９０は図８９のＭ−Ｍ断面を示す断面図であり、図９１は図８９のＮ−Ｎ断面を示す断面図である。なお、図８９においては、説明の都合上、シリサイド膜６ａ，６ｂ等のシリサイド領域は示していない。
【０２４０】
これらの図に示すように、第１の例と同様にＳＯＩ層３内に完全分離領域４によって素子分離された拡散抵抗ＲＤ１が構成される。
【０２４１】
一方、ＮＭＯＳトランジスタＱＮ１と拡散抵抗ＲＤ１とは完全分離領域４によって素子分離され、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１とは互いに完全分離領域４によって素子分離される。そして、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１それぞれにおいて、ボディコンタクト領域６０（６０Ｐ，６０Ｎ）の中心部とゲート電極３６（９６）との直線経路及びその近傍領域のみを部分分離領域２７よって分離し、他は完全分離領域４によって分離している。
【０２４２】
ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１は基本的に第２の例と同様に構成される。
【０２４３】
図９０に示すように、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１とは完全分離領域４によって完全分離され、ＮＭＯＳトランジスタＱＮ１と拡散抵抗ＲＤ１との間も完全分離領域４により分離される。
【０２４４】
また、図８９に示すように、ＮＭＯＳトランジスタＱＮ１のボディコンタクト領域６０Ｐ及びＰＭＯＳトランジスタＱＰ１のＮ型ボディコンタクト領域６０Ｎとが第２の例と同様に設けられる。
【０２４５】
図９１に示すように、第２の例と同様、ＮＭＯＳトランジスタＱＮ１のＰ-ボディ領域３１は部分分離領域２７下のＳＯＩ層３を介してボディコンタクト領域６０Ｐと電気的に接続される。ただし、図８９から明らかなように、部分分離領域２７及びその下方のＳＯＩ層３は、ゲート電極３６の一方のゲート長方向延長線上及びその近傍領域のみ形成される。同様にして、ＰＭＯＳトランジスタＱＰ１のＮ-ボディ領域９０は部分分離領域２７下のＳＯＩ層３を介してボディコンタクト領域６０Ｎと電気的に接続される。ただし、部分分離領域２７及びその下方のＳＯＩ層３は、ゲート電極９６の一方のゲート長方向延長線上及びその近傍領域のみ形成される。
【０２４６】
このように第３の例では、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ１との間も完全分離領域４により分離することにより、拡散抵抗ＲＤ１からのリーク成分に加え、ラッチアップフリー等のメリットも生じる。さらに、ボディ固定に必要な領域にのみ部分分離領域２７及びその下層のＳＯＩ層３を形成することにより、ソース・ドレイン領域となるＮ+拡散領域３２（Ｐ+拡散領域９２）に生じるＰＮ接合容量を削減することができる。
【０２４７】
なお、図８９〜図９１では、実施の形態１〜実施の形態４のうち、実施の形態１の拡散抵抗ＲＤ１を代表させて示したが、拡散抵抗ＲＤ１の代わりに、実施の形態２のボディ抵抗、実施の形態３のゲート電極付きボディ抵抗あるいは実施の形態４のＭＯＳキャパシタを用いる場合でも同様なレイアウト構成が可能である。
【０２４８】
また、ＮＭＯＳトランジスタ同士、ＰＭＯＳトランジスタ同士を隣接配置する場合も同様に構成することができることは勿論である。
【図面の簡単な説明】
【０２４９】
【図１】この発明の実施の形態１である半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ断面を示す断面図である。
【図３】図１のＢ−Ｂ断面を示す断面図である。
【図４】実施の形態１の半導体装置の寸法特性を示す平面図である。
【図５】実施の形態１のＮ+拡散領域における幅ＬＸと長さＬＹとの寸法特性を表形式で示した説明図である。
【図６】この発明の実施の形態２である半導体装置の構成を示す平面図である。
【図７】図６のＣ−Ｃ断面を示す断面図である。
【図８】図６のＤ−Ｄ断面を示す断面図である。
【図９】実施の形態２の他の態様を示す断面図である。
【図１０】実施の形態２の半導体装置の寸法特性を示す平面図である。
【図１１】この発明の実施の形態３である半導体装置の構成を示す平面図である。
【図１２】図１１のＥ−Ｅ断面を示す断面図である。
【図１３】図１１のＦ−Ｆ断面を示す断面図である。
【図１４】実施の形態３の半導体装置の寸法特性を示す平面図である。
【図１５】実施の形態３の半導体装置の他の態様を示す断面図である。
【図１６】この発明の実施の形態４である半導体装置の構成を示す平面図である。
【図１７】図１６のＧ−Ｇ断面を示す断面図である。
【図１８】実施の形態４の半導体装置の他の態様を示す断面図である。
【図１９】ＭＯＳキャパシタの概念を示す説明図である。
【図２０】通常ＭＯＳキャパシタ及びキャパシタドープＭＯＳキャパシタにおけるゲート電圧Ｖｇと容量値Ｃｇとの関係を示すグラフである。
【図２１】実施の形態１〜実施の形態４共通の素子分離領域形成工程を示す断面図である。
【図２２】素子分離領域形成工程を示す断面図である。
【図２３】素子分離領域形成工程を示す断面図である。
【図２４】素子分離領域形成工程を示す断面図である。
【図２５】素子分離領域形成工程を示す断面図である。
【図２６】素子分離領域形成工程を示す断面図である。
【図２７】素子分離領域形成工程を示す断面図である。
【図２８】素子分離領域形成工程を示す断面図である。
【図２９】素子分離領域形成工程を示す断面図である。
【図３０】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３１】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３２】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３３】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３４】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３５】実施の形態１の拡散抵抗の製造工程を示す断面図である。
【図３６】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図３７】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図３８】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図３９】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４０】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４１】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４２】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４３】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４４】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４５】実施の形態２のボディ抵抗の基本構成の製造工程を示す断面図である。
【図４６】実施の形態２のボディ抵抗の他の態様の製造工程の一部を示す断面図である。
【図４７】実施の形態３のゲート電極付きボディ抵抗の第１の構成の製造工程を示す断面図である。
【図４８】実施の形態３のゲート電極付きボディ抵抗の第１の構成の製造工程を示す断面図である。
【図４９】実施の形態３のゲート電極付きボディ抵抗の第１の構成の製造工程を示す断面図である。
【図５０】実施の形態３のゲート電極付きボディ抵抗の第２の態様の製造工程の一部を示す断面図である。
【図５１】実施の形態３のゲート電極付きボディ抵抗の第２の態様の製造工程の一部を示す断面図である。
【図５２】実施の形態４のＭＯＳキャパシタの他の態様であるキャパシタドープＭＯＳキャパシタの製造工程を示す断面図である。
【図５３】実施の形態４のＭＯＳキャパシタの他の態様の製造工程を示す断面図である。
【図５４】実施の形態４のＭＯＳキャパシタの他の態様の製造工程を示す断面図である。
【図５５】実施の形態４のＭＯＳキャパシタの他の態様の製造工程を示す断面図である。
【図５６】従来のバルク基板上に複数種のトランジスタと共に拡散抵抗を形成した半導体装置の構造を示す断面図である。
【図５７】複数種のトランジスタと共に実施の形態１の拡散抵抗を形成した半導体装置の構造を示す断面図である。
【図５８】WellマスクとCDマスクとを用いて、実施の形態２のボディ抵抗のボディ領域２１を形成する場合の抵抗値のバリエーションを表形式で示した説明図である。
【図５９】実施の形態２の応用例である半導体装置を示す平面図である。
【図６０】図５９のＨ−Ｈ断面を示す断面図である。
【図６１】複数種のトランジスタの形成工程を示す断面図である。
【図６２】複数種のトランジスタの形成工程を示す断面図である。
【図６３】複数種のトランジスタの形成工程を示す断面図である。
【図６４】複数種のトランジスタの形成工程を示す断面図である。
【図６５】複数種のトランジスタの形成工程を示す断面図である。
【図６６】複数種のトランジスタの形成工程を示す断面図である。
【図６７】複数種のトランジスタの形成工程を示す断面図である。
【図６８】複数種のトランジスタの形成工程を示す断面図である。
【図６９】複数種のトランジスタの形成工程を示す断面図である。
【図７０】複数種のトランジスタの形成工程を示す断面図である。
【図７１】複数種のトランジスタの形成工程を示す断面図である。
【図７２】複数種のトランジスタの形成工程を示す断面図である。
【図７３】複数種のトランジスタの形成工程を示す断面図である。
【図７４】複数種のトランジスタの形成工程を示す断面図である。
【図７５】複数種のトランジスタの形成工程を示す断面図である。
【図７６】複数種のトランジスタの形成工程を示す断面図である。
【図７７】複数種のトランジスタの形成工程を示す断面図である。
【図７８】複数種のトランジスタの形成工程を示す断面図である。
【図７９】複数種のトランジスタの形成工程を示す断面図である。
【図８０】複数種のトランジスタの形成工程を示す断面図である。
【図８１】複数種のトランジスタの形成工程を示す断面図である。
【図８２】複数種のトランジスタの形成工程を示す断面図である。
【図８３】実施の形態１の拡散抵抗等を有する半導体装置のレイアウトパターンの第１の例を示す平面図である。
【図８４】図８３のＩ−Ｉ断面を示す断面図である。
【図８５】図８３のＪ−Ｊ断面を示す断面図である。
【図８６】実施の形態１の拡散抵抗等を有する半導体装置のレイアウトパターンの第２の例を示す平面図である。
【図８７】図８６のＫ−Ｋ断面を示す断面図である。
【図８８】図８６のＬ−Ｌ断面を示す断面図である。
【図８９】実施の形態１の拡散抵抗等を有する半導体装置のレイアウトパターンの第３の例を示す平面図である。
【図９０】図８９のＭ−Ｍ断面を示す断面図である。
【図９１】図８９のＬ−Ｌ断面を示す断面図である。
【図９２】従来のバルク基板上に形成される拡散抵抗を示す断面図である。
【符号の説明】
【０２５０】
１  支持基板、２  埋め込み酸化膜、３  ＳＯＩ層、４  完全分離領域、５，１１  Ｎ+拡散領域、６ａ，６ｂ，１６ａ，１６ｂ  シリサイド膜、７，１９，２９，３０  金属プラグ、８，９，２８  ゲート電極、２１，２２  Ｎ-ボディ領域、２５  高濃度領域、３３  Ｎ型ＬＤＤ領域、１０１  Core回路部、１０２  Ｉ／Ｏ回路部、Ａ１  ボディ抵抗領域、Ａ２  Ｎ型トランジスタ領域、Ａ３  拡散抵抗領域、Ａ４  ＭＯＳキャパシタ領域。
【図１】
2007242660.tif 000003
【図２】
2007242660.tif 000004
【図３】
2007242660.tif 000005
【図４】
2007242660.tif 000006
【図５】
2007242660.tif 000007
【図６】
2007242660.tif 000008
【図７】
2007242660.tif 000009
【図８】
2007242660.tif 000010
【図９】
2007242660.tif 000011
【図１０】
2007242660.tif 000012
【図１１】
2007242660.tif 000013
【図１２】
2007242660.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７６】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８４】
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【図８５】
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【図８６】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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