(57)【要約】【課題】書き込みトランジスタが備える第１導電型半導体領域の接合リークの影響を排除する。【解決手段】メモリセルＭＣｃを有し、メモリセルＭＣｃ内に、第１導電型半導体領域（ソース・ドレイン領域６）を備え、当該ソース・ドレイン領域６にデータを入力し、電気的にフローティングにしてデータを保持し、保持データに応じたデータを出力するデータ入出力部（書き込みトランジスタＷＴ、アンプトランジスタＡＴ、セレクトトランジスタＳＴおよび第１ストレージノードＳＮ１）と、ソース・ドレイン領域６から離れた第２導電型半導体領域１Ａに第１導電型反転層ＩＬを形成可能な電界を付与するためのＭＩＳキャパシタＳＣと、第２導電型半導体領域１Ａとソース・ドレイン領域６との間で電荷転送を制御する電荷転送ゲート３とを含む。【選択図】図３
2007328871.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有し、
前記メモリセル内に、
第１導電型半導体領域を備え、当該第１導電型半導体領域にデータを入力し、当該第１導電型半導体領域を電気的にフローティングにしてデータを保持し、保持データに応じたデータを出力するデータ入出力部と、
前記第１導電型半導体領域から離れた第２導電型半導体領域に第１導電型反転層を形成可能な電界を付与するためのＭＩＳキャパシタと、
前記ＭＩＳキャパシタの前記第２導電型半導体領域と前記第１導電型半導体領域との間で電荷転送を制御する電荷転送ゲートと、
を含む半導体メモリデバイス。
【請求項２】
前記ＭＩＳキャパシタは、
前記第２導電型半導体領域と、
前記電界を付与するキャパシタ制御信号が印加される導電層と、
前記第２導電型半導体領域と前記導電層との間に介在する絶縁膜と、
を有する請求項１に記載の半導体メモリデバイス。
【請求項３】
前記データ入出力部は、
ソースまたはドレインとなる一方の第１導電型半導体領域にデータを入力する書き込みトランジスタと、
前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、当該ゲートの電位に応じたデータを出力する読み出しトランジスタと、
を含む請求項１に記載の半導体メモリデバイス。
【請求項４】
前記書き込みトランジスタは、他方の第１導電型半導体領域が書き込みビット線に電気的に接続され、ゲートが書き込みワード線に接続され、
前記読み出しトランジスタは、
前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、ソースとドレインの一方が電圧供給線に接続されているアンプトランジスタと、
ゲートが読み出しワード線に接続され、ソースとドレインの一方が前記アンプトランジスタのソースとドレインの他方に接続され、ソースとドレインの他方が読み出しビット線に接続されているセレクトトランジスタと、
を含む請求項３に記載の半導体メモリデバイス。
【請求項５】
前記書き込みトランジスタは、他方の第１導電型半導体領域が書き込みビット線に電気的に接続され、ゲートが書き込みワード線に接続され、
前記読み出しトランジスタは、前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、ソースとドレインの一方が読み出しワード線に接続され、他方が読み出しビット線に接続されている
請求項３に記載の半導体メモリデバイス。
【請求項６】
メモリセルを有し、
前記メモリセル内に、
第１ストレージノードを備え、当該第１ストレージノードにデータを入力し、当該第１ストレージノードを電気的にフローティングにしてデータを保持し、保持データに応じたデータを出力するデータ入出力部と、
第２ストレージノードと、
前記第２ストレージノードの電位を、電気的に絶縁された状態で制御する制御ノードと、
前記第１ストレージノードと前記第２ストレージノードとの電荷移送および電気的分離を制御するスイッチと、
を含む半導体メモリデバイス。
【請求項７】
前記第１ストレージノードが第１導電型半導体領域を含み、
前記第２ストレージノードが、前記第１導電型半導体領域と離れた第２導電型半導体領域からなり、
前記制御ノードは、前記第２導電型半導体領域に対して絶縁膜を介して対面し、前記第２導電型半導体領域に第１導電型反転層を形成する電界を付与する導電層を含む
請求項６に記載の半導体メモリデバイス。
【請求項８】
前記データ入出力部は、
ソースまたはドレインとなる一方の第１導電型半導体領域にデータを入力する書き込みトランジスタと、
前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、当該ゲートの電位に応じたデータを出力する読み出しトランジスタと、
を含む請求項６に記載の半導体メモリデバイス。
【請求項９】
メモリセル内の第１導電型半導体領域の電位をセル外部から強制的に変化させることによって、メモリセル内にデータを書き込む書き込みステップと、
前記第１導電型半導体領域を電気的フローティング状態にするデータ保持ステップと、  前記第１導電型半導体領域の電位をセル間共通線の電位変化に変換して読み出す読み出しステップと、を有し、
前記書き込みステップが、
前記第１導電型半導体領域と離れた第２導電型半導体領域に対し、第１導電型反転層を形成する電界を印加する第１ステップと、
形成された前記第１導電型反転層を前記第１導電型半導体領域と電気的に接続する第２ステップと、
前記第１導電型反転層と前記第１導電型半導体領域との電気的接続を解除する第３ステップと、を備え、
前記読み出しステップでは、前記第２導電型半導体領域に前記電界が印加された状態で、前記前記第１導電型反転層と前記第１導電型半導体領域とを電気的に再接続する
半導体メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル内のデータ入出力部の第１導電型半導体領域を電気的にフローティング状態にしてデータを保持する半導体メモリデバイスと、その動作方法とに関する。
【背景技術】
【０００２】
半導体メモリ素子で、いわゆるダイナミックランダムアクセスメモリ（ＤＲＡＭ）に分類されるメモリ素子の中で、１Ｔ１Ｃ型ＤＲＡＭセルの素子が、１つのトランジスタと１つの電荷蓄積キャパシタからなり、高集積性に優れている。
ところが、１Ｔ１Ｃ型ＤＲＡＭセルはビット線を充放電することから、電荷蓄積キャパシタＣの容量は数十[fF]という大きな容量が必要であり、セルサイズの微細化とともにキャパシタの製造技術が複雑になってきている。
【０００３】
上記の理由から、いわゆるゲインセルと称されるメモリセルが注目されている。
ゲインセルとは、セル内に蓄積した電荷を直接センスするのではなく、記憶として蓄積されている電荷でアンプトランジスタを動作させ、セル外の電源から供給される電荷をセンスアンプに送りこみ、記憶として蓄積されている電荷有無を判定する方式のメモリセルである。アンプトランジスタのゲートは、書き込みトランジスタの一方のソース・ドレイン領域に接続され、書き込みトランジスタをオンして、当該ソース・ドレイン領域に記憶として電化を蓄積し、書き込みトランジスタをオフして当該電荷の保持状態を実現する。この書き込みトランジスタ、ストレージノードとなる、その一方のソース・ドレイン領域（第１導電型半導体領域）、および、読み出しトランジスタとしてのアンプトランジスタを含め、以下、「データ入出力部」と称する。
【０００４】
ゲインセルには、種々のセル構成が存在する。
図１および図２にゲインセル（以下、単にメモリセルと称する）の等価回路図を示す。
【０００５】
図１に示すメモリセルは、たとえば特許文献１に記載されている。
このメモリセルＭＣａはデータ入出力部を構成する３つのトランジスタ、すなわち、書き込みトランジスタＷＴ、第１読み出しトランジスタとしてのアンプトランジスタＡＴ、および、第２読み出しトランジスタとしてのセレクトトランジスタＳＴを有する。
書き込みトランジスタＷＴが備える２つのソース・ドレイン領域のうち、その一方がアンプトランジスタＡＴのゲートに接続され、他方が書き込みビット線ＷＢＬに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。アンプトランジスタＡＴが備える２つのソース・ドレイン領域のうち、その一方が接地され、他方がセレクトトランジスタＳＴの一方のソース・ドレイン領域に接続されている。セレクトトランジスタＳＴの他方のソース・ドレイン領域が読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。
【０００６】
このように図１に示すメモリセルＭＣａでは、アンプトランジスタＡＴのゲートに接続されている部分がストレージノードＳＮとなる。より詳細にストレージノードＳＮは、書き込みトランジスタＷＴの一方のソース・ドレイン領域（第１導電型半導体領域）と基板（またはウェル）との間の容量と、当該書き込みトランジスタＷＴの一方のソース・ドレイン領域とゲートとの間の容量と、アンプトランジスタＡＴのＭＯＳ容量とからなる。
ここで３つのトランジスタはＮチャネル型であるため、第１導電型半導体領域は、Ｎ型の不純物が比較的高濃度に添加されている、いわゆるＮ＋拡散層からなる。Ｎ＋拡散層はＰ型ウェルまたはＰ型基板バルクの表面部分に形成され、コンタクト等を介してアンプトランジスタＡＴのゲート配線に電気的に接続され、これによってストレージノードＳＮが形成されている。
【０００７】
図１に示すメモリセルの動作について説明する。
書き込みは、書き込みワード線ＷＷＬをオン、すなわちハイレベルに立ち上げて、書き込みトランジスタＷＴを活性化する。セルに“１”データを格納する場合には、書き込みビット線ＷＢＬを電源電圧Ｖddに、セルに“０”データを格納する場合には、書き込みビット線ＷＢＬを０[Ｖ]に予め設定しておく。このため書き込みトランジスタＷＴをオンすると、ストレージノードＳＮに書き込みビット線ＷＢＬから所望の電圧が与えられる。
【０００８】
書き込み後は書き込みワード線ＷＷＬをオフ、すなわちローレベルに立ち下げて、書き込みトランジスタＷＴをオフする。これによって、ストレージノードＳＮはフローティングとなり、蓄積電荷は保持される。
【０００９】
読み出し時は、読み出しビット線ＲＢＬをハイレベル（たとえば電源電圧Ｖdd）にプリチャージした後、読み出しワード線ＲＷＬをオン（活性化）する。
セルに“１”データが書き込まれている場合には、アンプトランジスタＡＴとセレクトトランジスタＳＴの両方がオンとなることから、読み出しビット線ＲＢＬは接地電圧（ＧＮＤ）に接続され、読み出しビット線ＲＢＬの電圧が低下する。
セルに“０”データが書き込まれている場合には、選択トランジスタＳＴはオン可能となるが、アンプトランジスタＡＴがオフ状態を維持することから、読み出しビット線ＲＢＬは接地電圧（ＧＮＤ）に接続されず、読み出しビット線ＲＢＬの電圧は変化しない。
読み出しビット線ＲＢＬの電圧の変化を不図示のセンスアンプで判別する。
【００１０】
読み出しトランジスタをアンプトランジスタＡＴのみとし、ストレージノードＳＮにキャパシタを付加したメモリセルが知られている（特許文献２参照）。
図２に、特許文献２に記載されているメモリセルの等価回路図を示す。
【００１１】
図２に示すメモリセルＭＣｂは、書き込みトランジスタＷＴ、アンプトランジスタＡＴおよびキャパシタＣを有する。
書き込みトランジスタＷＴは、ゲートが書き込みワード線ＷＷＬに接続され、一方のソース・ドレイン領域（第１導電型半導体領域）がアンプトランジスタＡＴのゲートと、キャパシタＣの一方電極とに接続されている。書き込みトランジスタＷＴの他方のソース・ドレイン領域が書き込みビット線ＷＢＬに接続され、ゲートが書き込みワード線ＷＷＬに接続されていることは図１のメモリセルＭＣａと同様である。
アンプトランジスタＡＴの一方のソース・ドレイン領域が読み出しワード線ＲＷＬと、キャパシタＣの他方電極とに接続され、他方のソース・ドレイン領域が読み出しビット線ＲＢＬに接続されている。
キャパシタＣの一方電極、および、これに接続されたアンプトランジスタＡＴと書き込みトランジスタＷＴの接続中点が、当該メモリセルＭＣｂのストレージノードＳＮをなす。
【００１２】
書き込み時には、書き込みワード線ＷＷＬにハイレベルの書き込み電圧を印加することにより書き込みトランジスタＷＴをオンさせる。このとき、書き込みビット線ＷＢＬの設定電位に応じて、上記したストレージノードＳＮの電荷蓄積量が変化する。
【００１３】
読み出し時には、読み出しビット線ＲＢＬをディスチャージして電気的なフローティング状態を保持し、この状態で、読み出しワード線ＲＷＬにハイレベルの読み出し電圧を印加する。これにより、キャパシタＣを介した容量カップリングでストレージノードＳＮの電圧レベルが上昇する。この昇圧後のストレージノード電圧において、記憶データ“１”の場合はストレージノードＳＮの電荷蓄積量が相対的に多いのでアンプトランジスタＡＴがオンして、電荷が読み出しワード線ＲＷＬから読み出しビット線ＲＢＬに供給され、その電位が上昇する。一方、記憶データ“０”の場合は、ストレージノードＳＮの電荷蓄積量がゼロまたは相対的に少ないのでアンプトランジスタＡＴはオフのままとなり、読み出しビット線ＲＢＬの電圧は初期状態（ディスチャージ電圧）を維持する。この記憶データに応じた読み出しビット線ＲＢＬの電位変化を、図示しないセンスアンプで検出し、記憶データとして判別する。
【特許文献１】特開昭６０−９５９６３号公報
【特許文献２】米国特許第６３１４０１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１のメモリセルＭＣａ、図２のメモリセルＭＣｂのいずれにおいても、その記憶はアンプトランジスタＡＴのゲート電極に蓄積された電荷で決まり、記憶の保持時間は、蓄積された電荷の保持時間で決まる。そして、蓄積された電荷の保持時間は電荷のリークで決まる。
図１のメモリセルＭＣａ、図２のメモリセルＭＣｂのいずれにおいても、電荷の主なリーク経路に、アンプトランジスタＡＴのゲート絶縁膜のリーク経路と、アンプトランジスタＡＴのゲート電極に接続されている書き込みトランジスタＷＴの第１導電型半導体領域の接合リーク経路とを含む。図２のメモリセルＭＣｂは、上記２つのリーク経路に加えて、アンプトランジスタＡＴのゲート電極に繋がっているキャパシタＣの絶縁膜のリーク経路を有する。
【００１５】
メモリセルＭＣａ,ＭＣｂは、センスアンプ本体を駆動するのに必要な多量の電荷を保持するものではない。基本的にアンプトランジスタＡＴのオンとオフを制御するに足る電荷をストレージノードＳＮに蓄積する。そのため、わずかの電荷量で記憶状態を決めることができる。しかしながら、このことはリーク電流の影響を受け易いことを意味する。
【００１６】
アンプトランジスタＡＴのゲート絶縁膜のリークあるいはキャパシタＣの絶縁膜のリークは、絶縁膜厚を厚くすることによって回避することができる。また、書き込みトランジスタＷＴの接合リークの大きさは接合を形成する不純物（第１導電型半導体領域）の濃度分布を緩やかにし接合に加わる電界を弱めることによって低減することができる。しかしながら、接合を形成する比較的高濃度の不純物領域が存在することによって、リーク電流を極端に低減することは困難である。
【００１７】
本発明が解決しようとする課題は、メモリセル内のデータ入出力部の第１導電型半導体領域を電気的にフローティング状態にしてデータを保持する半導体メモリデバイスにおいて、第１導電型半導体領域の接合リーク電流の影響を排除することである。
【課題を解決するための手段】
【００１８】
本発明に係る半導体メモリデバイスは、メモリセルを有し、前記メモリセル内に、第１導電型半導体領域を備え、当該第１導電型半導体領域にデータを入力し、当該第１導電型半導体領域を電気的にフローティングにしてデータを保持し、保持データに応じたデータを出力するデータ入出力部と、前記第１導電型半導体領域から離れた第２導電型半導体領域に第１導電型反転層を形成可能な電界を付与するためのＭＩＳキャパシタと、前記ＭＩＳキャパシタの前記第２導電型半導体領域と前記第１導電型半導体領域との間で電荷転送を制御する電荷転送ゲートとを含む。
【００１９】
本発明では好適に、前記ＭＩＳキャパシタは、前記第２導電型半導体領域と、前記電界を付与するキャパシタ制御信号が印加される導電層と、前記第２導電型半導体領域と前記導電層との間に介在する絶縁膜とを有する。
本発明では好適に、前記データ入出力部は、ソースまたはドレインとなる一方の第１導電型半導体領域にデータを入力する書き込みトランジスタと、前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、当該ゲートの電位に応じたデータを出力する読み出しトランジスタとを含む。
本発明では好適に、前記書き込みトランジスタは、他方の第１導電型半導体領域が書き込みビット線に電気的に接続され、ゲートが書き込みワード線に接続され、前記読み出しトランジスタは、前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、ソースとドレインの一方が電圧供給線に接続されているアンプトランジスタと、ゲートが読み出しワード線に接続され、ソースとドレインの一方が前記アンプトランジスタのソースとドレインの他方に接続され、ソースとドレインの他方が読み出しビット線に接続されているセレクトトランジスタとを含む。
あるいは好適に、前記書き込みトランジスタは、他方の第１導電型半導体領域が書き込みビット線に電気的に接続され、ゲートが書き込みワード線に接続され、前記読み出しトランジスタは、前記書き込みトランジスタの前記一方の第１導電型半導体領域にゲートが電気的に接続され、ソースとドレインの一方が読み出しワード線に接続され、他方が読み出しビット線に接続されている。
【００２０】
本発明に係る他の半導体メモリデバイスは、メモリセルを有し、前記メモリセル内に、第１ストレージノードを備え、当該第１ストレージノードにデータを入力し、当該第１ストレージノードを電気的にフローティングにしてデータを保持し、保持データに応じたデータを出力するデータ入出力部と、第２ストレージノードと、前記第２ストレージノードの電位を、電気的に絶縁された状態で制御する制御ノードと、前記第１ストレージノードと前記第２ストレージノードとの電荷移送および電気的分離を制御するスイッチとを含む。
【００２１】
上記構成の半導体メモリデバイスによれば、書き込みトランジスタの一方の第１導電型半導体領域が形成する接合容量等とアンプトランジスタのゲート容量とによって第１ストレージノードが形成されている。そして、この第１ストレージノードに対して、電荷転送ゲート（スイッチ）とＭＩＳ(Metal Insulator Semiconductor)キャパシタが設けられている。ＭＩＳキャパシタは、上記書き込みトランジスタの第１導電型半導体領域と離れた第２導電型半導体領域（第２ストレージノード）と、第２導電型半導体領域に第１導電型反転層を形成するための電界を付与する導電層と、その間の絶縁膜とを備える。電荷転送ゲートは、ＭＩＳキャパシタの第２導電型半導体領域と書き込みトランジスタの第１導電型半導体領域との間の領域の電位を制御するために設けられており、そのオンによって、両半導体領域間（第１および第２ストレージノード間）が、電荷移送が可能な状態になる。つまり、第１および第２ストレージノード間に電位差がある場合、当該電荷転送ゲートをオンにすると、その電位差に応じた電荷の移送が行われる。一方、電荷転送ゲートをオフすると、第１ストレージノード（第１導電型半導体領域）と第２ストレージノードとが電気的に分離される。
【００２２】
この機能を用いると、電荷転送ゲートをオンすることによって、第１ストレージノードの記憶に相当する電荷を第２ストレージノードに格納することができる。つまり、第２ストレージノードを構成する第２導電型半導体領域に第１導電型反転層を形成した状態で電荷転送ゲートをオンすると、第１導電型反転層の電荷（たとえば電子）を第１ストレージノードに移送し、これにより第２ストレージノード電位が上昇し、結果として、記憶電荷が第２ストレージノードに格納される。
そして、電荷転送ゲート（スイッチ）をオフすると、記憶電荷を格納した第２ストレージノードは第１ストレージノードから電気的に分離される。第１ストレージノードは書き込みトランジスタのソースまたはドレインとして機能する第１導電型半導体領域を含み、その接合リークが大きい。よって、電荷転送ゲート（スイッチ）のオフ後は、第２ストレージノードの記憶電荷は、リークが大きい接合から電気的に分離される。
【００２３】
本発明にかかる半導体メモリデバイスの動作方法は、メモリセル内の第１導電型半導体領域の電位をセル外部から強制的に変化させることによって、メモリセル内にデータを書き込む書き込みステップと、前記第１導電型半導体領域を電気的フローティング状態にするデータ保持ステップと、前記第１導電型半導体領域の電位をセル間共通線の電位変化に変換して読み出す読み出しステップとを有し、前記書き込みステップが、前記第１導電型半導体領域と離れた第２導電型半導体領域に対し、第１導電型反転層を形成する電界を印加する第１ステップと、形成された前記第１導電型反転層を前記第１導電型半導体領域と電気的に接続する第２ステップと、前記第１導電型反転層と前記第１導電型半導体領域との電気的接続を解除する第３ステップとを備え、前記読み出しステップでは、前記第２導電型半導体領域に前記電界が印加された状態で、前記前記第１導電型反転層と前記第１導電型半導体領域とを電気的に再接続する。
【発明の効果】
【００２４】
本発明によれば、第１導電型半導体領域の接合リーク電流の影響を排除することができるという利点がある。
【発明を実施するための最良の形態】
【００２５】
本発明は、メモリセル内のデータ入出力部の第１導電型半導体領域を電気的にフローティング状態にしてデータを保持する半導体メモリデバイスに広く適用できる。このようなメモリデバイスとしてはＤＲＡＭセルを有するものが知られている。
以下、ＤＲＡＭセルのうち、とくにアンプトランジスタのゲート容量に蓄積された電荷に応じてデータ記憶を行う、いわゆるＮチャネル型トランジスタを有するゲインセルを例として、本発明の実施形態を説明する。なお、Ｐチャネル型の場合は、よく知られているように、各種半導体領域等の導電型、必要に応じて電圧の極性を逆にすることによって、以下の説明が類推適用できる。
【００２６】
ここで当該ゲインセルは、バルク基板に形成されていることを前提とする。バルク基板とは、一般に、Ｎチャネル型トランジスタの場合、そのトランジスタが形成されるＰ型半導体基板を言うが、ここでは、Ｐ型基板（たとえばＰ型シリコンウェハ）のほかに、Ｐ型またはＮ型の基板（シリコンウェハ）に形成されているＰ型ウェル、基板（半導体基板に限らない）に絶縁層を介して形成されているＰ型のＳＯＩ(Silicon On Insulator)層等を概念としてバルク基板に含むものとする。
そして、本実施形態のゲインセルは、バルク基坂に形成され、記憶としての電荷をＭＯＳ容量（アンプトランジスタのゲートに接続されている容量）に蓄積するものである。以下の説明では、ゲインセルを単にメモリセルと称する。
【００２７】
本実施形態のメモリセルは、詳細は図面を用いて後述するが、書き込みトランジスタと、少なくとも１つの読み出しトランジスタ（アンプトランジスタ）とを各メモリセル内のデータ入出力部に有する。
そして、本実施形態では、アンプトランジスタのゲート容量を含む、データ入出力部の第１ストレージノードとは別に、ＭＩＳキャパシタを設け、そのＭＩＳキャパシタの第２導電型半導体領域（Ｐ型半導体領域）に、ＭＩＳキャパシタ電極（導電層）に印加する電圧による電界制御で電荷の井戸を形成し、そこに記憶電荷を格納できるようにする。この記憶電荷の格納部分を第２ストレージノードと称する。第２ストレージノードを構成するＰ型半導体領域は、リークが大きい書き込みトランジスタの第１導電型半導体領域（Ｎ型半導体領域）から離れたバルク基板の表面部とする。そして、その書き込みトランジスタのＮ型半導体領域（第１ストレージノードの一部）と、ＭＩＳキャパシタのＰ型半導体領域（第２ストレージノード）との電気的接続と分離を、当該領域上に絶縁膜を介して形成されている絶縁ゲート（電荷転送ゲート）によって電界制御する。
【００２８】
この構成では、書き込みトランジスタのＮ型半導体領域とＰ型半導体領域（第２ストレージノード）との一方をソースとし、他方をドレインとし、電荷転送ゲートによってオンとオフが制御されるＭＩＳトランジスタスイッチをセル内に有する。このスイッチがオンすると、書き込みトランジスタのＮ型半導体領域とＰ型半導体領域（第２ストレージノード）が電気的に接続され、オフすると両者が電気的に分離される。
【００２９】
良く知られているように、独立して設けられているＭＩＳキャパシタの電極に、半導体基板（バルク基板、ここでは第２導電型半導体領域）が反転する向きの電圧を加えると、熱平衡状態になるまでに数秒から数百秒の時間を要する。
【００３０】
ここに言う熱平衡状態とは、与えられたＭＩＳ構造、すなわちキャパシタ絶縁膜容量、基板不純物濃度において、キャパシタ電極に反転層を形成するのに十分な電圧を印加し、その電圧に応じた反転層が形成された状態を言う。
【００３１】
本実施形態では、上記データ入出力部内のアンプトランジスタのＭＩＳキャパシタとは独立に、記憶電荷を分離して格納するためのＭＩＳキャパシタを設けている。そして、この独立に設けたＭＩＳキャパシタの電極に反転層を形成するのに十分な電圧を印加した場合、直ちに反転層が形成されるわけではない。反転層が形成されるためには、反転層を形成する電荷が供給されなければならない。独立したＭＩＳキャパシタの場合、この電荷は、キャパシタ電極に印加される電圧によって形成される基板中の空乏層中で生成される。あるいは基板中の中性領域の少数キャリアが拡散によって空乏層中へ入ってくることを待たなければならない。暗所で、かつ、ＭＩＳキャパシタの基板不純物濃度が比較的低く、あるいは、基板の欠陥が少ない場合、この様にして反転層が形成されるまでの時間が数秒から数百秒である。
【００３２】
本実施形態では、記憶電荷の格納領域（第２ストレージノード）を、第１ストレージノード（書き込みトランジスタの接合）と電気的に接しない領域に作り、かつ、上記反転層が形成されるまでの時間差を利用することによって、接合リークの影響を排除して電荷の保持時間を飛躍的に延ばす。
【００３３】
以上は本実施形態の概要である。
つぎに、具体的なセル回路の例と動作シーケンスの例を用いて、本実施形態を詳細に説明する。
【００３４】
［第１実施形態］
図３は、第１実施形態における基本メモリ単位（メモリセル）の等価回路図である。
図３に示すメモリセルＭＣｃは、図１に示す３トランジスタ型のメモリセルＭＣａに、ＭＩＳトランジスタのスイッチＳＷと、このスイッチＳＷによって記憶保持時に第１ストレージノードＳＮ１から電気的に切り離される第２ストレージノードＳＮ２を含むＭＩＳキャパシタＳＣとを付加したものである。
【００３５】
メモリセルＭＣｃはデータ入出力部を構成する３つのトランジスタ、すなわち、書き込みトランジスタＷＴ、第１読み出しトランジスタとしてのアンプトランジスタＡＴ、および、第２読み出しトランジスタとしてのセレクトトランジスタＳＴを有する。
書き込みトランジスタＷＴが備える２つのソース・ドレイン領域のうち、その一方がアンプトランジスタＡＴのゲートに接続され、他方が書き込みビット線ＷＢＬに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。アンプトランジスタＡＴが備える２つのソース・ドレイン領域のうち、その一方がたとえばコモンソース線ＣＳＬに接続されていることによって接地され、他方がセレクトトランジスタＳＴの一方のソース・ドレイン領域に接続されている。セレクトトランジスタＳＴの他方のソース・ドレイン領域が読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。
【００３６】
メモリセルＭＣｃでは、アンプトランジスタＡＴのゲートに接続されている部分が第１ストレージノードＳＮ１となる。より詳細に第１ストレージノードＳＮ１は、書き込みトランジスタＷＴの一方のソース・ドレイン領域（第１導電型半導体領域）と基板（またはウェル）との間の容量と、書き込みトランジスタＷＴの一方のソース・ドレイン領域とゲートとの間の容量と、アンプトランジスタＡＴのＭＯＳ容量とからなる。
ここでデータ入出力部を構成する３つのトランジスタはＮチャネル型であるため、第１導電型半導体領域は、Ｎ型の不純物が比較的高濃度に添加されている、いわゆるＮ＋拡散層からなる。Ｎ＋拡散層はＰ型ウェルまたはＰ型基板バルクの表面部分に形成され、コンタクト等を介してアンプトランジスタＡＴのゲート配線に電気的に接続され、これによって第１ストレージノードＳＮ１が形成されている。
【００３７】
本実施形態のメモリセルＭＣｃは、さらに第１ストレージノードＳＮ１に対して、Ｎチャネル型のＭＩＳトランジスタからなるスイッチＳＷと、当該スイッチＳＷを介して接続可能なＭＩＳキャパシタＳＣとが設けられている。
スイッチＳＷの電荷転送ゲートが、ゲート制御線ＧＣＬに接続され、ＭＩＳキャパシタＳＣのキャパシタ電極（導電層）がキャパシタ制御線ＣＣＬに接続されている。
【００３８】
特に図示しないが、このような構成のメモリセルＭＣｃが行列状に多数配置されて、本実施形態の半導体メモリデバイスのメモリセルアレイが構成されている。
メモリセルアレイの周辺には、特に図示しないが、入力されるアドレス信号をデコードして書き込みワード線ＷＷＬおよび読み出しワード線ＲＷＬをデコードするロウデコーダを含むロウ制御回路と、入力されるアドレス信号をデコードして書き込みビット線ＷＢＬおよび読み出しビット線ＲＢＬをデコードするカラムデコーダ、書き込み回路、読み出し回路等を含むカラム制御回路、さらに、電源回路や制御回路が設けられている。
【００３９】
図３に示すゲート制御線ＧＣＬおよびキャパシタ制御線ＣＣＬは、ロウデコーダにより活性化され、上記ロウ制御回路内の駆動回路によって所定のタイミングで所定の電圧が印加される。
また、カラム制御回路の読み出し回路内に、書き込みビット線ＷＢＬの電位、または、別途供給された基準電圧をセンスレベルとして読み出しビット線ＲＢＬの電位変化を増幅するセンスアンプが設けられている。センスアンプは、読み出しビット線ＲＢＬごとに設けられている。あるいは、複数の読み出しビット線ＲＢＬに対して１個の割合でセンスアンプが設けられており、当該センスアンプを複数の読み出しビット線ＲＢＬに対し切り替えて用いる。センスアンプは、カラム制御回路内のセンスアンプ駆動回路から供給される制御線によってセンスアンプの電源供給を制御することによって活性化される。
【００４０】
つぎに、図３のメモリセルＭＣｃの書き込み動作、電荷保持、および、読み出し動作を、図４（Ａ）〜図４（Ｇ）のタイミングチャートおよび図５（Ａ）〜図７（Ｃ）を用いて説明する。
図５（Ａ）〜図７（Ｃ）は、図３のメモリセルＭＣｃの第１ストレージノードＳＮ１を構成する書き込みトランジスタＷＴの第１導電型半導体領域、スイッチＳＷおよびＭＩＳキャパシタＳＣの概略的な断面図である。
【００４１】
最初に、図５（Ａ）を用いて、この断面部分の構造を説明する。
バルク基板１に書き込みトランジスタＷＴ（図３参照）の一方の第１導電型半導体領域であるソース・ドレイン領域６が形成されている。ソース・ドレイン領域６は、Ｐ型のバルク基板１の表面部にＮ型不純物を比較的高濃度にイオン注入し、活性化アニールを行うことによって形成される。
【００４２】
バルク基板１上に絶縁膜２と電荷転送ゲート３が形成されている。電荷転送ゲート３は、その一部が絶縁膜２を介してソース・ドレイン領域６のエッジ部と重なるように配置されている。これによりスイッチＳＷが形成されている。
【００４３】
スイッチＳＷのソース・ドレイン領域６と反対側に位置する隣接領域のバルク基板１部分の上に、絶縁膜４と導電層５とが形成されている。導電層５は、電荷転送ゲート３と同じ導電層を加工して形成できるが、両者は異なる電圧が印加可能に分離されている。あるいは、図には示されていないが、導電層５と電荷転送ゲート３は、互いに絶縁された状態でオーバーラップする構造でもよい。絶縁膜４は絶縁膜２と同じ膜から形成してもよいし、異なる材料、異なる膜厚としてもよい。これによりＭＩＳキャパシタＳＣが形成されている。
導電層５下方のバルク基板１部分が、第２ストレージノードＳＮ２としての第２導電型（Ｐ型）半導体領域であり、この領域の電位をＭＩＳキャパシタＳＣの導電層５に印加するキャパシタ制御信号によって変化できる。
【００４４】
なお導電層５を図３のキャパシタ制御線ＣＣＬそのものとしてもよいし、さらに上層の配線層をキャパシタ制御線ＣＣＬとし、この配線層を導電層５に接続させてもよい。キャパシタ制御線ＣＣＬはメモリセルアレイ内を長く配線することから、通常、低抵抗化のために上層の配線層からキャパシタ制御線ＣＣＬを形成する。
このことは電荷転送ゲート３についても同様であり、通常、電荷転送ゲート３を上層の配線層（ゲート制御線ＧＣＬ）に接続する。
【００４５】
図４（Ａ）に示すように、キャパシタ制御線ＣＣＬにハイレベルの固定電圧Ｖｏを、書き込み開始の時間Ｔ１より十分に早い段階で印加する。
図５（Ｂ）には、この固定電圧Ｖｏが印加されて十分に時間が経った、あるいは、書き込みビット線ＷＢＬを零電位（あるいはグランド）とし、書き込みトランジスタＷＴおよびスイッチＳＷを一旦オンにし、その後書き込みトランジスタＷＴおよびスイッチＳＷをオフとした、書き込み動作開始の直前の状態を示す。
このとき導電層５に印加するキャパシタ制御電圧Ｖccl＝Ｖｏ、電荷転送ゲート３に印加するゲート制御電圧Ｖgcl＝０[Ｖ]、第１ストレージノード電圧Ｖsn1＝０[Ｖ]である。
【００４６】
導電層５に固定電圧Ｖｏを印加して十分な時間が経つか、あるいは、書き込みビット線ＷＢＬを零電位（あるいはグランド）とし、書き込みトランジスタＷＴおよびスイッチＳＷを一旦オンにし、その後書き込みトランジスタＷＴおよびスイッチＳＷをオフとすると、導電層５下方のバルク基板１部分、すなわち第２導電型半導体領域１Ａに第１導電型（Ｎ型）の反転層ＩＬが形成され、熱平衡状態となっている。また、電荷転送ゲート３にローレベル（＝０[Ｖ]）が印加されていることからスイッチＳＷがオフしている。このため反転層ＩＬは、ソース・ドレイン領域６に接続されていない。
このような熱平衡状態では余り大きくない幅（深さ方向の寸法）の空乏層１Ｂが、反転層ＩＬの周囲に形成されている。また、ソース・ドレイン領域６からバルク基板１内部へも空乏層は余り伸びていない。
【００４７】
図４（Ｄ）に示すように時間Ｔ１のタイミングにて、書き込みビット線ＷＢＬの電圧をハイレベル、たとえば電源電圧Ｖddに立ち上げる。また、図４（Ｃ）に示すように、続く時間Ｔ２のタイミングにて、書き込みワード線ＷＷＬの電圧をハイレベル、たとえば電源電圧Ｖddに立ち上げる。
すると図３の書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬのハイレベルの電圧が第１ストレージノードＳＮ１に送られる。具体的には、図５（Ｃ）のソース・ドレイン領域６から電子が書き込みビット線ＷＢＬに引き抜かれ、ソース・ドレイン領域６の電位（第１ストレージノード電圧Ｖsn1）が０[Ｖ]からハイレベル電位Ｖnhに上昇する（図４（Ｇ））。
このとき未だゲート制御電圧Ｖgclは０[Ｖ]のままでスイッチＳＷがオフしていることから、ソース・ドレイン領域６周囲の空乏層が伸びる程度の変化が生じるだけである。
【００４８】
図４（Ｂ）に示すように、時間Ｔ３のタイミングにてゲート制御線ＧＣＬの電圧（ゲート制御電圧Ｖgcl）を、０[Ｖ]からハイレベルの固定電圧Ｖｏに立ち上げる。なお、この固定電圧Ｖｏは、ＭＩＳキャパシタＳＣに印加している固定電圧Ｖｏと異なる電圧値としてもよいし、同じでもよい。
すると図６（Ａ）に示すように、ＭＩＳキャパシタＳＣの反転層ＩＬと、ソース・ドレイン領域６とが、スイッチＳＷの反転層によって電気的に接続される。この図６（Ａ）は、スイッチＳＷをオンした瞬間の様子を示し、このときＭＩＳキャパシタＳＣの反転層ＩＬにほとんど変化がない。
【００４９】
図６（Ｂ）は、スイッチＳＷをオンした後の様子を示す。スイッチＳＷがオンして、その反転層によりＭＩＳキャパシタＳＣの反転層ＩＬがソース・ドレイン領域６に接続されると、反転層ＩＬから電子がソース・ドレイン領域６に吸い出される。これは、ソース・ドレイン領域６の電位が高く、第１および第２ストレージノード間に電位差があるためである。
その結果、ＭＩＳキャパシタＳＣの反転層ＩＬの幅（深さ方向の寸法）が縮小し、その周囲の空乏層１Ｂの幅（深さ方向の寸法）が大きいオーバーデプレッション状態となる。
このとき書き込みトランジスタＷＴがオンしていることから、吸い出した電子は書き込みビット線ＷＢＬに引く抜かれるため、第１ストレージノード電圧Ｖsn1はハイレベル電位Ｖnhを維持する。
【００５０】
図４（Ｂ）に示すように、時間Ｔ４のタイミングにて、ゲート制御線ＧＣＬの電圧をローレベル（０[Ｖ]）に戻す。
これにより図６（Ｃ）に示すように、スイッチＳＷがオフして、その反転層が消滅し、再び、ＭＩＳキャパシタＳＣの反転層ＩＬがソース・ドレイン領域６から電気的に切り離される。
このとき反転層ＩＬは縮退したままで、その周囲に大きな幅の空乏層１Ｂが延びている。つまり、縮退した反転層ＩＬを含む第２ストレージノードＳＮ２は、電子が吸い出されて高い電位のオーバーデプレッション状態のままとなっている。よって、第１ストレージノードＳＮ１の記憶電荷が第２ストレージノードＳＮ２に格納された状態で、第２ストレージノードＳＮ２は電気的な孤立状態（フローティング状態）になる。
【００５１】
図４（Ｃ）に示すように、時間Ｔ５のタイミングにて、書き込みワード線ＷＷＬの電圧を元の０[Ｖ]に立ち下げる。これにより図３の書き込みトランジスタＷＴがオフし、第１ストレージノードＳＮ１もフローティング状態となる。
図４（Ｇ）に示すように、この時間Ｔ５から徐々に第１ストレージノードＳＮ１の電位（第１ストレージノード電圧Ｖsn1）が下がり始める。これは、前述したようにソース・ドレイン領域６の接合リークを含むリーク経路から電荷が抜けていくためである。
その後、図４（Ｄ）に示すように書き込みビット線ＷＢＬの電圧を立ち下げると、書き込み動作が終了する。
【００５２】
電荷保持状態では、上記した第１ストレージノードＳＮ１の電位低下が起こり、通常は、このノード電位が、図３のアンプトランジスタＡＴの閾値電圧Ｖth(Amp Tr Vth)を下回る前にリフレッシュ動作を行う必要がある。
しかし、本実施形態のメモリセルＭＣｃは、記憶電荷をＭＩＳキャパシタＳＣの第２導電型半導体領域（第２ストレージノードＳＮ２）に予め格納しているため、第１ストレージノード電圧Ｖsn1がアンプトランジスタＡＴの閾値電圧Ｖthを下回っても読み出し動作が可能である。
【００５３】
読み出し動作では、図４（Ｆ）に示すように、時間Ｔ６のタイミングにて、読み出しビット線ＲＢＬをハイレベルのプリチャージ電圧Ｖpcgに充電して、フローティング状態にする。
【００５４】
続く時間Ｔ７のタイミングで、図４（Ｅ）に示すように読み出しワード線ＲＷＬの電圧をハイレベル、たとえば電源電圧Ｖddに立ち上げる。
しかし本例では、このとき図４（Ｇ）に示すように、第１ストレージノード電圧Ｖsn1がアンプトランジスタＡＴの閾値電圧Ｖthより小さいのでアンプトランジスタＡＴはオンすることができない。
このノード電圧低下時の様子を図７（Ａ）に示す。図７（Ａ）では、第１ストレージノード電圧Ｖsn1がハイレベル電位Ｖnhから、アンプトランジスタＡＴがオン不可能なローレベル電位Ｖnlに低下している。
【００５５】
本実施形態では、図４（Ｂ）に示すように、その後の時間Ｔ８のタイミングにて、ゲート制御線ＧＣＬの電圧をハイレベル、たとえば固定電圧Ｖｏに立ち上げる。これにより図７（Ｂ）に示すように、スイッチＳＷがオンして反転層が形成され、そのためＭＩＳキャパシタＳＣの反転層ＩＬがソース・ドレイン領域６と電気的に接続される。図７（Ｂ）は、このスイッチＳＷがオンした直後の様子を示す。このときＭＩＳキャパシタＳＣの反転層ＩＬは縮退したままでオーバーデプレッション状態となっている。
【００５６】
スイッチＳＷがオンすると、オーバーデプレッション状態で記憶電荷を格納している第２ストレージノードＳＮ２より、第１ストレージノードＳＮ１の電位が下がっているため、その電位差をなくすようにソース・ドレイン領域６から電子が反転層ＩＬに供給され、反転層ＩＬは元の幅（深さ方向の寸法）に復帰する。そのため、空乏層１Ｂも縮み、オーバーデプレッション状態は解除され、再び熱平衡状態となる。
そのため、第１ストレージノード電圧Ｖsn1はローレベル電位Ｖnlから上昇し、ハイレベル電位Ｖnhより低いがアンプトランジスタＡＴをオン可能なレベルの中間レベルＶnmになる（図４（Ｇ））。
これにより図３のアンプトランジスタＡＴおよびセレクトトランジスタＳＴがオンし、図４（Ｆ）に示すように、読み出しビット線ＲＢＬがコモンソース線ＣＳＬに放電して、その電位が低下する。
この読み出しビット線ＲＢＬの電位が図４（Ｆ）に示すセンスレベルを下回ると、当該読み出しビット線ＲＢＬの読み出しデータが、たとえば“１”データと判定される。
【００５７】
なお、上記動作はストレージノードＳＮにハイレベルを書き込み、読み出す場合を示すが、ストレージノードＳＮにローレベルを書き込む場合は、時間Ｔ３でスイッチＳＷをオンしても、第１および第２ストレージノード間に有効な電位差がないため、反転層ＩＬの縮退（オーバーデプレッション状態への遷移）は生じない。また、読み出し時に時間Ｔ８にてスイッチＳＷをオンしても、第１および第２ストレージノード間に有効な電位差がないため第１ストレージノードＳＮ１が中間レベルＶnmに上昇することはなく、図４（Ｆ）の読み出しビット線ＲＢＬの電位はプリチャージ電圧Ｖpcgを維持し、センスレベルをした回ることがない。よって、たとえば“０”データと判定される。
【００５８】
［第２実施形態］
図８に、第２実施形態のメモリセルの等価回路を示す。
このメモリセルＭＣｄは、特許文献２の２トランジスタ、１キャパシタ型セルのキャパシタＣの部分を、ＭＩＳトランジスタのスイッチＳＷと、このスイッチＳＷによって記憶保持時に第１ストレージノードＳＮ１から電気的に切り離される第２ストレージノードＳＮ２を含むＭＩＳキャパシタＳＣとによって置き換えたものである。
基本的なセル動作は第１実施形態と同様であり、また、ゲート制御線ＧＣＬとキャパシタ制御線ＣＣＬのパルス印加制御も図４と共通し、さらに、書き込み時の記憶電荷の第２ストレージノードＳＮ２への格納と、その格納した電荷を読み出し時に第１ストレージノードＳＮ１に移送することも図５（Ａ）〜図７（Ｃ）と同様であることから、ここでの説明を省略する。
第１および第２実施形態のメモリセル（ゲインセル）は、電荷の保持を助ける機能をメモリセル自体が有している。つまり本実施形態のメモリセルは、書き込み時の記憶電荷を第２ストレージノードＳＮ２に格納するＭＩＳキャパシタＳＣと、保持時に第２ストレージノードＳＮ２を第１ストレージノードＳＮ１と電気的に切り離すためのスイッチＳＷとを有する。
そして、第１導電型半導体領域の接合リークによって電位低下した第１ストレージノードＳＮ１の電位を、このスイッチＳＷを読み出し時にオンすることで格納電荷によって補い、電位低下があっても正しい読み出し動作を可能とする。
したがって、本実施形態のメモリセルはデータ保持特性が大幅に改善される。また、リフレッシュ動作の間隔も長くできるため、消費電力の低減も図ることができる。
【００５９】
［第３実施形態］
さらに、本発明の異なる実施形態として、第２実施形態におけるアンプトランジスタＡＴと読み出しワード線ＲＷＬを除去した形態がある。
本実施形態における動作は、通常のＤＲＡＭ動作と同じもので、通常のＤＲＡＭキャパシタの役割をＭＩＳキャパシタＳＣが担い、通常１個の選択トランジスタが担う役割を書き込みトランジスタＷＴとスイッチＳＷが担うと言うものである。
この様な構成にすることによって、すなわち電荷蓄積部分とｐｎ接合を直接接続することを避けることによって、従来のＤＲＡＭで問題となっていた接合リークを大幅に低減できる。よって、データ保持特性が改善され、リフレッシュ動作の間隔を長くして消費電力の低減を図ることができる。
【図面の簡単な説明】
【００６０】
【図１】背景技術に関するメモリセルの等価回路図である。
【図２】背景技術に関する他のメモリセルの等価回路図である。
【図３】第１実施形態におけるメモリセルの等価回路図である。
【図４】（Ａ）〜（Ｇ）は、第１実施形態のメモリセルの動作タイミングチャートである。
【図５】（Ａ）〜（Ｃ）は、実施形態の動作補足説明のためのメモリセルの一部断面図である。
【図６】（Ａ）〜（Ｃ）は、実施形態の、図５（Ｃ）に続く動作補足説明のためのメモリセルの一部断面図である。
【図７】（Ａ）〜（Ｃ）は、実施形態の、図６（Ｃ）に続く動作補足説明のためのメモリセルの一部断面図である。
【図８】第２実施形態におけるメモリセルの等価回路図である。
【符号の説明】
【００６１】
１…バルク基板、１Ａ…第２導電型半導体領域、１Ｂ…空乏層、２,４…絶縁膜、３…電荷転送ゲート、５…導電層、６…ソース・ドレイン領域、ＭＣｃ,Ｃｄ…メモリセル、ＷＴ…書き込みトランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…セレクトトランジスタ、ＳＣ…ＭＩＳキャパシタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＣＳＬ…コモンソース線、ＧＣＬ…ゲート制御線、ＣＣＬ…キャパシタ制御線、ＳＮ１…第１ストレージノード、ＳＮ２…第２ストレージノード、ＩＬ…反転層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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