(57)【要約】【課題】オフ状態でのドレイン電流が少なく、かつ高電圧に対応できるＬＤＤ型の半導体装置を提供する。【解決手段】熱酸化膜３の上にゲート電極７となるポリシリコン膜４ａ、ＣＶＤ酸化膜５ａ及びレジストパターン６を形成した後（工程２）、このＣＶＤ酸化膜５ａをサイドエッチングしてポリシリコン膜４ａよりも１回り小さい、ＣＶＤ酸化膜５ｂを形成する（工程３）。レジストパターン６をマスクとして高濃度の不純物を注入して、ポリシリコン膜４ａとは重ならない位置に、高濃度のソース・ドレイン領域８を形成する。更に、レジストパターン６を除去し、ＣＶＤ酸化膜５ｂをマスクとして低濃度の不純物を注入して、ポリシリコン膜４ａによるゲート電極７とオーバーラップする位置に、低濃度のＬＤＤ領域を形成する。【選択図】図１
2007242754.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域上に形成された絶縁膜と、
前記絶縁膜上の所定の位置に形成されたゲート電極と、
外周が前記ゲート電極よりも一定寸法だけ内側に位置するように該ゲート電極上に形成された酸化膜と、
前記ゲート電極と重なる位置を除外して前記アクティブ領域に高濃度の不純物が拡散されて形成された第１の拡散層と、
前記アクティブ領域で前記ゲート電極と重なり、かつ前記酸化膜とは重ならない位置に低濃度の不純物が拡散されて形成された第２の拡散層とを、
備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、断面が台形状で、かつ前記絶縁膜と接する面が小さくなるように傾斜が付けられて構成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板の回路形成面に選択的にフィールド酸化膜と絶縁膜を形成する処理と、
前記フィールド酸化膜と絶縁膜の表面にゲート電極膜と酸化膜を順次形成する処理と、  ホトリソグラフィによって前記酸化膜上に所定の形状のレジストパターンを形成する処理と、
前記レジストパターンをマスクとして前記酸化膜と前記ゲート電極膜をエッチングしてゲート電極を形成する処理と、
前記レジストパターンをマスクとして前記酸化膜の壁面を一定寸法だけエッチングして除去する処理と、
前記レジストパターンをマスクとして前記半導体基板の回路形成面にイオン注入を行って高濃度の第１の拡散層を形成する処理と、
前記レジストパターンを除去し、前記酸化膜をマスクとして前記半導体基板の回路形成面にイオン注入を行って低濃度の第２の拡散層を形成する処理とを、
順次行うことを特徴とする半導体装置の製造方法。
【請求項４】
前記レジストパターンをマスクとして前記酸化膜と前記ゲート電極膜をエッチングしてゲート電極を形成する処理において、前記形成されるゲート電極の底面が前記レジストパターンよりも小さくなるように、該ゲート電極の側壁を傾斜させることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に半導体基板上に形成される高耐圧トランジスタを有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平３−２０４９３９号公報
【特許文献２】特開平５−２６７３３４号公報
【特許文献３】特開平６−３３３９４８号公報
【０００３】
図２（Ａ）〜（Ｃ）は、上記特許文献１〜３に記載された従来の半導体装置の製造工程図である。これらは、いずれもソース・ドレイン領域のゲート電極側を低濃度不純物領域とするＬＤＤ(Lightly  Doped  Drain）構造のトランジスタの製造方法である。ＬＤＤ構造のトランジスタは、チャネル領域とソース・ドレイン領域との間に形成される空乏層幅が広がって電位傾度が低減され、オフ状態でのドレイン電流が低減することを特徴とするものである。
【０００４】
図２（Ａ）は、特許文献１に記載されたもので、工程１において、ｐ型シリコン基板１１上にゲート酸化膜１２とポリシリコン層１３を形成し、このポリシリコン層１３上に自然酸化膜１４を形成した後、タングステン等の高融点金属層１５を堆積し、フォトレジスト１９のパターンを形成する。次に、フォトレジスト１９及び自然酸化膜１４をそれぞれマスク及びエッチング・ストッパとして、高融点金属層１５を異方性エッチングして高融点金属による第２のゲート電極１５ａを形成する。
【０００５】
工程２において、フォトレジスト１９を除去し、ゲート電極１５ａをマスクとして低濃度のｎ型不純物を打ち込み、ｎ−拡散層１７を形成する。更に、自然酸化膜１４及びゲート電極１５ａの表面全体に、シリコン酸化膜１６を堆積する。
【０００６】
工程３において、シリコン酸化膜１６をエッチバックして酸化膜側壁１６ａを形成する。このエッチバックにより、ゲート電極１５ａ及び酸化膜側壁１６ａと接する部分以外の自然酸化膜１４もエッチング除去される。その後、ゲート電極１５ａと酸化膜側壁１６ａをマスクとして、ポリシリコン層１３をエッチングし、ポリシリコンによる第１のゲート電極１３ａを形成する。
【０００７】
工程４において、第２のゲート電極１５ａ、酸化膜側壁１６ａ及び第１のゲート電極１３ａをマスクとして高濃度のｎ型不純物を打ち込み、ｎ＋拡散層１８を形成する。このｎ＋拡散層１８は、トランジスタのソース・ドレイン領域となる。その後、熱処理を加えると、第２のゲート電極１５ａの高融点金属が自然酸化膜１４中に熱拡散され、第１のゲート電極１３ａと第２のゲート電極１５ａが電気的に接続される。
【０００８】
図２（Ｂ）は、特許文献２に記載されたもので、工程１において、ｐ型のシリコン基板２１の主表面上に、ＬＯＣＯＳ(Local  Oxidation  of  Silicon:選択酸化）法により素子分離領域にフィールド酸化膜２２を形成し、素子形成領域にはゲート酸化膜２３を形成する。次に、フィールド酸化膜２２とゲート酸化膜２３の表面に、ポリシリコン膜２４と自然酸化膜２５を順次形成する。更に、自然酸化膜２５の表面に、ゲート電極の構成材料となるｎ型のポリシリコン層を堆積し、このポリシリコン層をフォトリソグラフィによってドライエッチングして第２のポリシリコン膜２６を形成する。このドライエッチングでは、自然酸化膜２５がエッチング・ストッパとなる。この状態で第２のポリシリコン膜２６をマスクとして低濃度のｎ型不純物を打ち込み、ｎ型の低濃度層２７を形成する。
【０００９】
工程２において、窒化シリコン膜を堆積し、この窒化シリコン膜をエッチングして第２のポリシリコン膜２６の側面に第１のサイドウォール２８ａを形成する。更に、ポリシリコン膜２６とサイドウォール２８ａをマスクとし、自然酸化膜２５とポリシリコン膜２４を順次ドライエッチングする。これにより、ゲート電極となる自然酸化膜２５ａとポリシリコン膜２４ａが形成される。
【００１０】
工程３において、第１のサイドウォール２８ａを選択的に除去した後、二酸化シリコン膜を堆積し、この二酸化シリコン膜をエッチングして第２のサイドウォール２９を形成する。
【００１１】
工程４において、高濃度のｎ型不純物を打ち込み、ソース・ドレイン領域となるｎ型の高濃度層３０を形成する。
【００１２】
図２（Ｃ）は、特許文献３に記載されたもので、工程１において、絶縁基板３１上にシリコン等の半導体薄膜３２を形成し、その表面にゲート酸化膜３３を形成し、更にその表面にゲート電極を形成するためのゲート電極膜３４を形成する。
【００１３】
工程２において、レジスト膜３５をマスクとしてゲート電極膜３４をドライエッチングし、ゲート電極３４ａを形成する。このとき、ゲート電極３４ａの幅は、サイドエッチングによりレジスト膜３５の幅よりも狭くなる。
【００１４】
工程３において、レジスト膜３５をマスクとしてゲート絶縁膜３３を部分的に異方性エッチングし、ゲート電極３４ａよりも幅広の位置に段差部を形成する。これにより、ゲート電極３４ａの下側が厚く、それ以外の箇所が薄くなった膜厚の異なるゲート絶縁膜３３ａが形成される。
【００１５】
工程４において、レジスト膜３５を除去した後、不純物を半導体薄膜３２に注入してソース・ドレイン領域３６を形成する。不純物の注入量は、ゲート絶縁膜の膜厚に依存するので、ゲート電極３４ａに近い部分は不純物濃度が低い低濃度層３６Ｌとなり、このゲート電極３５ａから遠い部分が不純物濃度の高い高濃度層３６Ｈとなって、ＬＤＤ構造が得られる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１〜３に記載されたトランジスタでは、低濃度層とゲート電極のオーバーラップ量が小さいため、ホットキャリア耐性を高める電界緩和層としての働きが小さく、高電圧用のトランジスタに対応することが困難であるという課題があった。
【００１７】
本発明は、オフ状態でのドレイン電流が少なく、かつ高電圧に対応できる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板のアクティブ領域上に形成された絶縁膜と、前記絶縁膜上の所定の位置に形成されたゲート電極と、外周が前記ゲート電極よりも一定寸法だけ内側に位置するように該ゲート電極上に形成された酸化膜と、前記ゲート電極と重なる位置を除外して前記アクティブ領域に高濃度の不純物が拡散されて形成された第１の拡散層と、前記アクティブ領域で前記ゲート電極と重なり、かつ前記酸化膜とは重ならない位置に低濃度の不純物が拡散されて形成された第２の拡散層とを備えたことを特徴としている。
【発明の効果】
【００１９】
本発明では、アクティブ領域でゲート電極と重なり、かつ酸化膜とは重ならない位置に低濃度の不純物が拡散されて第２の拡散層（ＬＤＤ）が形成されている。これにより、ＬＤＤ構造のトランジスタとして、オフ状態でのドレイン電流を減少させることができる。更に、ゲート電極とＬＤＤとがオーバーラップしているので、このＬＤＤが電界緩和層として有効に働き、ホットキャリア耐性が向上して高電圧に対応することができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
半導体基板の回路形成面に選択的にフィールド酸化膜と絶縁膜を形成し、その表面にゲート電極膜と酸化膜を順次形成する。また、酸化膜上にレジストパターンを形成し、これをマスクとして酸化膜とゲート電極膜をエッチングしてゲート電極を形成する。
【００２１】
次に、レジストパターンをマスクとして酸化膜の壁面を一定寸法だけエッチングで除去した後、このレジストパターンをマスクとして半導体基板の回路形成面にイオン注入を行い、高濃度の第１の拡散層を形成する。その後、レジストパターンを除去し、酸化膜をマスクとして半導体基板にイオン注入を行って低濃度の第２の拡散層を形成する。
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す半導体装置の製造工程図である。以下、この図１を参照して説明する。
【００２４】
この半導体装置（トランジスタ）は、図１（ｅ）に示すように、半導体基板（例えば、シリコン基板１）のアクティブ領域上に形成された絶縁膜（例えば、熱酸化膜３）と、この絶縁膜上の所定の位置に形成されたゲート電極（例えば、ポリシリコン膜４ａ）と、外周がこのゲート電極よりも一定寸法だけ内側に位置するように形成された酸化膜（例えば、ＣＶＤ(Chemical  Vapour  Deposition)酸化膜５ｂ）を備えている。更に、この半導体装置は、ゲート電極と重なる位置を除外してアクティブ領域に高濃度の不純物が拡散されて形成された第１の拡散層（例えば、ソース・ドレイン領域８）と、アクティブ領域でゲート電極と重なり、かつ酸化膜とは重ならない位置に低濃度の不純物が拡散されて形成された第２の拡散層（例えば、ＬＤＤ領域９）を備えている。
【００２５】
この半導体装置は、以下の工程で製造することができる。
工程１において、ｐ型のシリコン基板１の回路形成面上に、従来通りのＬＯＣＯＳ法を使用して、素子分離領域に６００〜１０００ｎｍの膜厚のフィールド酸化膜２を形成する。また、アクティブ領域には、７００〜９００℃の乾燥酸素の雰囲気で５０ｎｍ程度の熱酸化膜３を形成する。
【００２６】
工程２において、フィールド酸化膜２と熱酸化膜３の表面全体に、ポリシリコン膜４を例えば１５０ｎｍの厚さに生成し、続いてＣＶＤ酸化膜５を例えば１００ｎｍの厚さに堆積させた後、公知のホトリソグラフィ・エッチング技術を用いてレジストパターン６を形成する。更に、レジストパターン６をマスク、熱酸化膜３をエッチング・ストッパとして、ＣＶＤ酸化膜５とポリシリコン膜４をドライエッチングし、残ったＣＶＤ酸化膜５ａとポリシリコン膜４ａによるゲート電極７を形成する。この時点では、レジストパターン６は除去せずにそのまま残す。
【００２７】
工程３において、レジストパターン６をマスクとして、例えばＨＦ（フッ化水素）系のウエットエッチングにより、ＣＶＤ酸化膜５ａのみをサイドエッチングする。ここで、エッチング後のＣＶＤ酸化膜５ｂでは、壁面のエッチング量が、３００〜４００ｎｍ程度となるように調整される。
【００２８】
これにより、壁面が除去されたＣＶＤ酸化膜５ｂの上にレジストパターン６の外周部が庇のように張り出した庇型構造が形成される。なお、このエッチングは、ウエットエッチング以外にも、例えばＣｘＦｙ（フッ化炭素）系ガスを用いたシリコンとの選択比が高いドライエッチングを用いることもできる。
【００２９】
工程４において、レジストパターン６をマスクにして、１回目の高濃度のイオン注入を行う。このイオン注入では、例えば３０〜５０ｋｅＶ程度の低いエネルギで、燐を１０15／ｃｍ2 程度の高濃度に注入してソース・ドレイン領域８を形成する。このとき、シリコン基板１のレジストパターン６で覆われた領域には、イオンは注入されない。
【００３０】
工程５において、レジストパターン６を除去した後、ＣＶＤ酸化膜５ｂをマスクにして、２回目のイオン注入を行う。このイオン注入では、例えば１００ｋｅＶ程度の高いエネルギで、燐を１０13／ｃｍ2 程度の低濃度に注入してＬＤＤ領域９を形成する。
【００３１】
以上のように、この実施例１の半導体装置は、アクティブ領域で、ゲート電極７（ポリシリコン膜４ａ）と重なり、かつ熱酸化膜３とは重ならない箇所に、低濃度の不純物が拡散されたＬＤＤ領域９が形成されている。これにより、ＬＤＤ構造のトランジスタとして、オフ状態でのドレイン電流を減少させることができると共に、ゲート電極７とＬＤＤ領域９とがオーバーラップしているので、このＬＤＤ領域９が電界緩和層として有効に働き、ホットキャリア耐性が向上して高電圧に対応することができるという利点がある。
【実施例２】
【００３２】
図３は、本発明の実施例２を示す半導体装置の製造工程図であり、図１中の要素と共通の要素には共通の符号が付されている。以下、この図３を参照して説明する。
【００３３】
この半導体装置は、図３（ｄ）に示すように、シリコン基板１のアクティブ領域上に形成された熱酸化膜３と、この熱酸化膜３上の所定の位置に形成されたポリシリコン膜４ｘによるゲート電極７ｘと、外周がこのゲート電極７ｘよりも一定寸法だけ内側に位置するように形成されたＣＶＤ酸化膜５ｙと、ゲート電極７ｘと重なる位置を除外して、アクティブ領域に高濃度の不純物が拡散されて形成されたソース・ドレイン領域８ｘと、アクティブ領域でゲート電極７ｘと重なり、かつ熱酸化膜３とは重ならない位置に低濃度の不純物が拡散されて形成されたＬＤＤ領域９ｘを備えている。この内、図１の半導体装置との相違は、ゲート電極７ｘを構成するポリシリコン膜４ｘと、ＣＶＤ酸化膜５ｙの断面が、シリコン基板１側で狭くなるような台形となっていることである。
【００３４】
この半導体装置は、以下の工程で製造することができる。
工程１は、実施例１の工程１と同様である。
【００３５】
工程２において、実施例１の工程２と同様に、フィールド酸化膜２と熱酸化膜３の表面全体に、ポリシリコン膜４を生成し、続いてＣＶＤ酸化膜５を堆積させた後、レジストパターン６を形成する。更に、レジストパターン６をマスク、熱酸化膜３をエッチング・ストッパとして、ＣＶＤ酸化膜５とポリシリコン膜４をドライエッチングし、残ったＣＶＤ酸化膜５ｘとポリシリコン膜４ｘによるゲート電極７ｘを形成する。
【００３６】
このとき、ゲート電極７ｘ以外のポリシリコン膜４が除去された後も、オーバーエッチングによってゲート電極７ｘのシリコン基板１側が狭くなるまでエッチングを続ける。これにより、ゲート電極７ｘの壁面とシリコン基板１表面の角度を、６０〜８０°のテーパ形状とする。この時点では、レジストパターン６は除去せずにそのまま残す。
【００３７】
工程３において、レジストパターン６をマスクとして、ＣＶＤ酸化膜５ｘのみをサイドエッチングする。ここで、エッチング後のＣＶＤ酸化膜５ｙでは、壁面のエッチング量が、３００〜４００ｎｍ程度となるように調整される。これにより、壁面が除去されたＣＶＤ酸化膜５ｙの上にレジストパターン６の外周部が庇のように張り出した庇型構造が形成される。
【００３８】
工程４において、レジストパターン６をマスクにして、１回目の高濃度イオン注入を行い、更に、レジストパターン６を除去した後、ＣＶＤ酸化膜５ｙをマスクにして、２回目の低濃度イオン注入を行う。これにより、高濃度のソース・ドレイン領域８ｘは、ゲート電極７ｘ（ポリシリコン膜４ｘ）のボトム端に対して、オフセットＬが形成される。
【００３９】
以上のように、この実施例２の半導体装置は実施例１と同様の利点に加えて、ソース・ドレイン領域８ｘとゲート電極７ｘ間にオフセットＬが形成されているため、実施例１の半導体装置に比べて更にホットキャリア耐性が向上して高電圧に対応することができるという利点がある。
【００４０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ｐ型のシリコン基板１を使用しているが、ｎ型のシリコン基板に対しても同様に適用することができる。
（ｂ）  材料や寸法及び処理方法は、例示したものに限定されない。
（ｃ）  ゲート電極７，７ｘの生成時に、熱酸化膜３をエッチング・ストッパとして用いたが、この熱酸化膜３もエッチングで除去するようにしても良い。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１を示す半導体装置の製造工程図である。
【図２】従来の半導体装置の製造工程図である。
【図３】本発明の実施例２を示す半導体装置の製造工程図である。
【符号の説明】
【００４２】
１    シリコン基板
２    フィールド酸化膜
３    熱酸化膜
４    ポリシリコン膜
５    ＣＶＤ酸化膜
６    レジストパターン
７    ゲート電極
８    ソース・ドレイン領域
９    ＬＤＤ領域
【図１】
2007242754.tif 000003
【図２】
2007242754.tif 000004
【図３】
2007242754.tif 000005