(57)【要約】【課題】  レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路、電気光学装置及び電子機器を提供する。【解決手段】  （ｐ＋ｑ）ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、２（ｐ＋ｑ）種類の基準電圧を発生する基準電圧発生回路と、各階調電圧信号線に２（ｐ＋ｑ）種類の基準電圧のうちの１つの電圧が供給される２ｐ本の階調電圧信号線と、各階調電圧信号線に、隣り合った２ｑ種類の基準電圧のいずれかの電圧を出力するための２ｐ個の基準電圧切替回路と、階調データの上位ｐビットのデータに対応して選択された２ｐ本の階調電圧信号線のいずれかの基準電圧に基づいてソース線を駆動するインピーダンス変換回路と、インピーダンス変換回路と並列に設けられ該インピーダンス変換回路をバイパスするためのバイパス回路とを含む。【選択図】      図９
2007219091.tif 000002
【特許請求の範囲】
【請求項１】
（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
２（ｐ＋ｑ）種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記２（ｐ＋ｑ）種類の基準電圧のいずれかの電圧が供給される２ｐ本の階調電圧信号線と、
前記２ｐ本の階調電圧信号線の各階調電圧信号線に、隣り合った２ｑ種類の基準電圧のいずれかの電圧を出力するための２ｐ個の基準電圧切替回路と、
前記階調データの上位ｐビットのデータに対応して選択された前記２ｐ本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位ｑビットのデータが第１の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位ｑビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給することを特徴とする駆動回路。
【請求項２】
請求項１において、
前記２ｐ本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位ｐビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することを特徴とする駆動回路。
【請求項３】
請求項１又は２において、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた２ｑ個のバイパススイッチを含むことを特徴とする駆動回路。
【請求項４】
請求項３において、
前記２ｑ個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位ｑビットのデータを用いて導通状態又は非導通状態に設定されることを特徴とする駆動回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の値が、
前記階調データの下位ｑビットの各ビットのデータが０のときの値であることを特徴とする駆動回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記インピーダンス変換回路が、
Ｂ級プッシュプル動作の演算増幅器を含むことを特徴とする駆動回路。
【請求項７】
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する請求項１乃至６のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項８】
請求項７記載の電気光学装置を含むことを特徴とする電子機器。
【請求項９】
（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
２ｐ本の階調電圧信号線の各階調電圧信号線に、２（ｐ＋ｑ）種類の基準電圧の隣り合った２ｑ種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位ｐビットのデータに対応して選択される前記２ｐ本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記２ｐ本の階調電圧信号線の各階調電圧信号線に、前記２ｑ種類の基準電圧のうち（ｐ＋ｑ）ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位ｐビットのデータに対応して選択される前記２ｐ本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給することを特徴とする駆動方法。
【請求項１０】
請求項９において、
前記インピーダンス変換回路が、
前記２ｑ種類の基準電圧のうち、階調データの下位ｑビットのデータが０に対応した基準電圧に基づいて、ソース線を駆動することを特徴とする駆動方法。
【請求項１１】
請求項９又は１０において、
所与の駆動期間内に割り当てられた２ｑ個の期間の各期間に、前記２ｑ種類の基準電圧の各基準電圧を各階調電圧信号線に出力することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
一般に、画像表示を行うための駆動信号は、表示装置の階調特性に応じてガンマ補正が行われる。液晶装置を例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
【特許文献１】特開平７−３０６６６０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、近年、表示画像の高画質化の要求が多くなり、電気光学装置のソース線を駆動する駆動回路に対し、多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。
【０００７】
一般的に、駆動回路を半導体基板上に集積化させると、半導体基板の長辺方向に沿って複数の出力バッファが並ぶ構成が採用される。そのため、階調電圧信号線群もまた、半導体基板の長辺方向に延びるように配置されることになる。従って、階調電圧信号線の数を増加させる場合には、半導体基板の長辺方向と交差する該半導体基板の短辺方向のレイアウト面積を増加させてしまう。例えば、各ドットの階調データのビット数を６とすると、階調電圧信号線の数は６４（＝２６）本となるが、階調データのビット数を８とすると、階調電圧信号線の数が２５６（＝２８）本となり、階調電圧信号線群のレイアウト面積が４（＝２８−６）倍に増加してしまう。
【０００８】
一方、特許文献１には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。
【０００９】
また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献１に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、
（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動回路であって、
２（ｐ＋ｑ）種類の基準電圧を発生する基準電圧発生回路と、
各階調電圧信号線に前記２（ｐ＋ｑ）種類の基準電圧のいずれかの電圧が供給される２ｐ本の階調電圧信号線と、
前記２ｐ本の階調電圧信号線の各階調電圧信号線に、隣り合った２ｑ種類の基準電圧のいずれかの電圧を出力するための２ｐ個の基準電圧切替回路と、
前記階調データの上位ｐビットのデータに対応して選択された前記２ｐ本の階調電圧信号線のいずれかの基準電圧に基づいて、前記ソース線を駆動するためのインピーダンス変換回路と、
前記インピーダンス変換回路と並列に設けられ、該インピーダンス変換回路の入力と出力とをバイパスするためのバイパス回路とを含み、
前記階調データの下位ｑビットのデータが第１の値のときに各基準電圧切替回路によって出力される基準電圧に基づいて、前記インピーダンス変換回路が前記ソース線を駆動し、
その後、前記インピーダンス変換回路の出力をハイインピーダンス状態に設定すると共に前記バイパス回路を導通状態に設定して、前記階調データの下位ｑビットのデータに対応して各基準電圧切替回路によって選択される基準電圧を前記ソース線に供給する駆動回路に関係する。
【００１２】
また本発明に係る駆動回路では、
前記２ｐ本の階調電圧信号線のいずれかの基準電圧を、前記階調データの上位ｐビットのデータに基づいて選択する電圧選択回路を含み、
前記インピーダンス変換回路が、
前記電圧選択回路によって選択された電圧に基づいて、前記ソース線を駆動することができる。
【００１３】
また本発明に係る駆動回路では、
前記バイパス回路が、
各バイパススイッチが、前記インピーダンス変換回路と並列に設けられた２ｑ個のバイパススイッチを含むことができる。
【００１４】
また本発明に係る駆動回路では、
前記２ｑ個のバイパススイッチの各バイパススイッチは、
所与の駆動期間内にバイパススイッチ毎に割り当てられた期間に、前記階調データの下位ｑビットのデータを用いて導通状態又は非導通状態に設定されてもよい。
【００１５】
また本発明に係る駆動回路では、
前記第１の値が、
前記階調データの下位ｑビットの各ビットのデータが０のときの値であってもよい。
【００１６】
上記のいずれかの発明によれば、２ｐ本の階調電圧信号線を用いて２（ｐ＋ｑ）種類の基準電圧に基づいてソース線を駆動することができるので、階調数が増加した場合であっても、駆動回路が集積化されたチップの短辺方向の長さが長くなることを抑え、駆動回路の低コスト化を図ることができる。
【００１７】
また、まず、インピーダンス変換回路によりソース線を駆動した後、該インピーダンス変換回路の出力をハイインピーダンス状態に設定して基準電圧発生回路からの基準電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【００１８】
更に、高電位側電源電圧と低電位側電源電圧との間を抵抗分割して複数の基準電圧を生成する場合に比べて、２（ｐ＋ｑ）種類の基準電圧の各基準電圧のずれを、２ｑ種類の基準電圧の最高電位の電圧と最低電位の電圧との間に抑えることができるので、２（ｐ＋ｑ）種類の基準電圧の各基準電圧を高精度に生成できるようになる。
【００１９】
また本発明に係る駆動回路では、
前記インピーダンス変換回路が、
Ｂ級プッシュプル動作の演算増幅器を含むことができる。
【００２０】
本発明によれば、いわゆるＢ級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【００２１】
また本発明は、
複数の走査線と、
複数のソース線と、
複数の画素と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００２２】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置を提供できる。
【００２３】
また本発明は、上記記載の電気光学装置を含む電子機器に関係する。
【００２４】
本発明によれば、レイアウト面積の増大を招くことなく、画質を劣化させることなく階調数を増加できる駆動回路を含む電気光学装置が適用される電子機器を提供できる。
【００２５】
また本発明は、
（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて、電気光学装置が有するソース線を駆動するための駆動方法であって、
２ｐ本の階調電圧信号線の各階調電圧信号線に、２（ｐ＋ｑ）種類の基準電圧の隣り合った２ｑ種類の基準電圧のいずれかの電圧を出力し、
前記階調データの上位ｐビットのデータに対応して選択される前記２ｐ本の階調電圧信号線のいずれかの基準電圧に基づいて、インピーダンス変換回路により前記ソース線を駆動し、
前記２ｐ本の階調電圧信号線の各階調電圧信号線に、前記２ｑ種類の基準電圧のうち（ｐ＋ｑ）ビットの階調データに対応した電圧を出力し、
前記インピーダンス変換回路の出力をハイインピーダンス状態に設定して、前記階調データの上位ｐビットのデータに対応して選択される前記２ｐ本の階調電圧信号線のいずれかの基準電圧を前記ソース線に供給する駆動方法に関係する。
【００２６】
また本発明に係る駆動方法では、
前記インピーダンス変換回路が、
前記２ｑ種類の基準電圧のうち、階調データの下位ｑビットのデータが０に対応した基準電圧に基づいて、ソース線を駆動することができる。
【００２７】
また本発明に係る駆動方法では、
所与の駆動期間内に割り当てられた２ｑ個の期間の各期間に、前記２ｑ種類の基準電圧の各基準電圧を各階調電圧信号線に出力することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２９】
１．  液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても、本実施形態におけるソースドライバとしての駆動回路を適用できる。
【００３０】
液晶表示装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００３１】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００３２】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００３３】
液晶表示装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。
【００３４】
液晶表示装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。
【００３５】
液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。
【００３６】
また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００３７】
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【００３８】
液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【００３９】
なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。
【００４０】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００４１】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【００４２】
２．  ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
【００４３】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００４４】
シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００４５】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００４６】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００４７】
３．  ソースドライバ（駆動回路）
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
【００４８】
ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ（広義には、階調データラッチ）５４、階調電圧発生回路５６、ＤＡＣ（Digital/Analog Converter）５８、駆動部６０を含む。
【００４９】
ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【００５０】
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。
【００５１】
表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【００５２】
アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。
【００５３】
ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。
【００５４】
階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。
【００５５】
アドレス制御回路６２は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。
【００５６】
従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【００５７】
ラインラッチ（階調データラッチ）５４は、表示メモリ５２から読み出された一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。
【００５８】
階調電圧発生回路（広義には基準電圧発生回路）５６は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに基づいて、２（ｐ＋ｑ）種類の階調電圧を生成する。このような階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路の複数の分割ノードの電圧のうち、同時に２ｐ種類の階調電圧として出力させる。
【００５９】
ＤＡＣ５８は、ラインラッチ５４から出力される階調データ（より具体的には階調データの上位ｐビットのデータ）に対応した階調電圧を、駆動部６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力された駆動部６０の１出力線分の階調データ（より具体的には階調データの上位ｐビットのデータ）に対応した階調電圧を選択し、選択した階調電圧を出力する。
【００６０】
ＤＡＣ５８は、出力線毎に設けられた電圧選択回路ＤＥＣ１〜ＤＥＣＮを含む。各電圧選択回路は、階調電圧発生回路５６からの複数の階調電圧の中から、階調データに対応した１つの階調電圧を出力する。
【００６１】
駆動部６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、駆動部６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。駆動部６０は、出力線毎に設けられた出力回路ＯＵＴ１〜ＯＵＴＮを含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。
【００６２】
図５に、ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す。図５におけるＸ方向及びＹ方向は、図１と同様である。
【００６３】
Ｙ方向に延びるソース線ＳＬ１〜ＳＬＮの配列方向であるＸ方向が、ソースドライバ３０の各部が半導体基板に集積化されたチップ９０の長辺方向となるようにＬＣＤパネル２０に対して実装される。そのため、Ｙ方向が、チップ９０の短辺方向となる。
【００６４】
このようなチップ９０において、図４の駆動部６０の出力回路ＯＵＴ１〜ＯＵＴＮの各出力回路が、チップ９０がソース線ＳＬ１〜ＳＬＮに接続されるチップ９０の端部付近の領域に、Ｘ方向に沿って配列されることになる。そして、出力回路ＯＵＴ１〜ＯＵＴＮのそれぞれに階調データに対応した階調電圧を供給するために、階調電圧を伝送するための階調電圧信号線群９２がチップ９０の長辺方向に延びるように配置される。
【００６５】
このとき、階調電圧信号線群の長さが長くなって負荷容量を分散させるために、チップ９０の中央部に階調電圧発生回路５６を設けて、チップ９０の中央部からチップ９０の長辺方向に沿ってそれぞれ逆方向に延びるように階調電圧信号線群９２１、９２２が配置される。そして、チップ９０の長辺方向に延びる表示メモリ５２のワードライン（ビットライン）の長さを短くするために、表示メモリ５２を、２つの表示メモリブロック５２１、５２２に分割してチップ９０の中央部にロジック部９４を設けることが行われる。このロジック部９４は、図４のアドレス制御回路６２、カラムアドレスデコーダ６６、ロウアドレスデコーダ６４及びラインアドレスデコーダ６８のうち少なくとも１つを含む。
【００６６】
ここで、図５に示すチップ９０に集積化される階調電圧発生回路、ＤＡＣ及び駆動部の構成例について説明する。
【００６７】
図６に、本実施形態の比較例における階調電圧発生回路、ＤＡＣ及び駆動部の構成例を示す。図６では、階調データが６ビットであるものとする。図６では、図５のソース線ＳＬ１〜ＳＬＮのうちソース線ＳＬ１〜ＳＬｎを駆動する部分について示すが、ソース線ＳＬ（ｎ＋１）〜ＳＬＮを駆動する部分についても、チップ９０の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図６と逆方向である点を除いて同様である。
【００６８】
比較例における階調電圧発生回路３００は、抵抗回路３１０を含む。この階調電圧発生回路３００が、図５の階調電圧発生回路５６の部分に配置される。抵抗回路３１０の両端には、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとが供給される。抵抗回路３１０は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。階調電圧発生回路３００は、このような階調電圧Ｖ０〜Ｖ６３の各階調電圧を階調電圧信号線ＧＶＬ０〜ＧＶＬ６３の各階調電圧信号線に出力する。
【００６９】
階調電圧信号線ＧＶＬ０〜ＧＶＬ６３からなる階調電圧信号線群は、電圧選択回路ＤＥＣ１〜ＤＥＣｎに共通に接続される。電圧選択回路ＤＥＣ１〜ＤＥＣＮは、それぞれ同じ構成である。各電圧選択回路には、ラインラッチから６ビットの階調データＤ０〜Ｄ５と、各ビットの反転データＸＤ０〜ＸＤ５が入力される。そして、階調データＤ０〜Ｄ５及び反転データＸＤ０〜ＸＤ５に対応して、階調電圧Ｖ０〜Ｖ６３のうちの１つを各出力回路に出力する。電圧選択回路ＤＥＣｊ（１≦ｊ≦ｎ、ｊは整数）は、ラインラッチからの階調データを受け、出力回路ＯＵＴｊに対して階調電圧を供給する。そのため、階調電圧信号線群は、ソース線の並び方向であるＸ方向（図５参照）に延びる。
【００７０】
図７及び図８に、電圧選択回路ＤＥＣ１の構成例の説明図を示す。
【００７１】
図７では、電圧選択回路ＤＥＣ１が、いわゆるＲＯＭ（Read Only Memory）により構成される例を示している。この場合、図８に示すように、階調電圧Ｖｉが供給される階調電圧信号線ＧＶＬｉと、階調データのうちの１ビットのデータ線Ｄａとの交差位置に、トランジスタＱａ−ｂが設けられる。
【００７２】
実際には、階調電圧信号線ＧＶＬｉと、階調データのうちの１ビットのデータ線Ｄａ＋１との交差位置にもトランジスタＱ（ａ＋１）−ｂが設けられる。そして、図８に示すように、トランジスタＱ（ａ＋１）−ｂのチャネル領域にはイオン注入により、該チャネル領域が常に導通状態になるように形成される。従って、トランジスタＱａ−ｂは、いわゆるスイッチ素子として動作し、トランジスタＱ（ａ＋１）−ｂは常時オン状態のスイッチ素子となる。
【００７３】
これにより、いわゆるマスク交換のみでＲＯＭのデータを変更でき、レイアウト面積も削減できるという効果が得られる。
【００７４】
こうして電圧選択回路ＤＥＣｊによって階調データＤ０〜Ｄ５及びその反転データＸＤ０〜ＸＤ５に基づいて選択された階調電圧Ｖ０〜Ｖ６３のうちのいずれか１つの階調電圧が、出力回路ＯＵＴｊに供給される。図６において、出力回路ＯＵＴｊは、ボルテージフォロワ接続された演算増幅器を含み、該演算増幅器によってインピーダンス変換された駆動信号がソース線ＳＬｊに供給されるようになっている。
【００７５】
ところで、図６に示すような比較例において階調数が増加した場合、階調電圧信号線の本数も増加してしまうことになる。例えば、階調データを６ビットから８ビットの増加させた場合、階調電圧信号線の本数が６４本から２５６本に増えてしまう。即ち、図６において、４倍に増加した階調電圧信号線の配線領域増加分だけレイアウト面積を増大させ、チップ９０の短辺方向の長さが長くなってしまうという問題がある。
【００７６】
そこで、本実施形態では、以下のような構成を採用することで、階調数を増加させた場合であっても、レイアウト面積の増大を抑え、ソースドライバの低コスト化を実現させることができるようになっている。
【００７７】
図９に、本実施形態における階調電圧発生回路５６、ＤＡＣ５８及び駆動部６０の構成例を示す。図９において、図４又は図６と同一部分には同一符号を付し、適宜説明を省略する。図９では、図５のソース線ＳＬ１〜ＳＬＮのうちソース線ＳＬ１〜ＳＬｎを駆動する部分について示すが、ソース線ＳＬ（ｎ＋１）〜ＳＬＮを駆動する部分についても、チップ９０の中央部に配置された階調電圧発生回路を基準に階調電圧信号線が延びる方向が図９と逆方向である点を除いて同様である。
【００７８】
図６に示す比較例では６ビットの階調データに対応した２６種類の階調電圧を発生させ、各階調電圧を２６本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路ＤＥＣ１〜ＤＥＣｎに供給していた。これに対して、本実施形態では（ｐ＋ｑ）（ｐ、ｑは自然数）ビットの階調データに対応した２（ｐ＋ｑ）種類の階調電圧を発生させ、各階調電圧を２ｐ本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路ＤＥＣ１〜ＤＥＣＮ（図９では電圧選択回路ＤＥＣ１〜ＤＥＣｎ）に供給することができる。即ち、ｐを６、ｑを２とすると、８（＝ｐ＋ｑ）ビットの階調データにもかかわらず、２８種類の階調電圧の各階調電圧を２６本の階調電圧信号線の各階調電圧信号線を介して電圧選択回路ＤＥＣ１〜ＤＥＣｎに供給するものである。
【００７９】
図９において、階調電圧発生回路（基準電圧発生回路）５６は、抵抗回路５７を含む。この階調電圧発生回路５６が、図５の階調電圧発生回路５６の部分に配置される。抵抗回路５７の両端には、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとが供給される。抵抗回路５７は、両端の電圧を抵抗分割した電圧を出力するための複数の分割ノードを有し、各分割ノードの電圧を階調電圧（基準電圧）として出力する。抵抗分割した電圧を変更することで、ガンマ補正された階調電圧として出力できる。
【００８０】
このような構成において、階調データのビット数が（ｐ＋ｑ）の場合に、階調電圧発生回路５６は、２（ｐ＋ｑ）種類の階調電圧の各階調電圧を各分割ノードに発生させることができる。階調電圧発生回路５６は、更に、第１〜第２ｐの階調電圧切替回路（第１〜第２ｐの基準電圧切替回路）ＶＳＥＬ−１〜ＶＳＥＬ−２ｐを含む。第１〜第２ｐの階調電圧切替回路ＶＳＥＬ−１〜ＶＳＥＬ−２ｐの各階調電圧切替回路は、各階調電圧信号線に、隣り合った２ｑ種類の階調電圧のいずれかの電圧を切り替えて出力する。即ち、各階調電圧切替回路が、２ｑ個の分割ノード毎に設けられる。各分割ノードには、抵抗回路５７が発生する、隣り合った２ｑ種類の階調電圧が出力される。
【００８１】
そして、各階調電圧切替回路が、階調電圧切替制御信号に基づいて、２ｑ個の分割ノードの電圧のいずれかを各階調電圧信号線に出力するようになっている。従って、図９では、各階調電圧切替回路が、抵抗回路５７が発生する、隣り合った２２種類の階調電圧が出力される２２個の分割ノード毎に設けられる。或いは、各階調電圧切替回路が、２ｐ本の階調電圧信号線の各階調電圧信号線に対応して設けられる。
【００８２】
このような各階調電圧切替回路が、階調電圧切替制御信号に基づいて、２２個の分割ノードの電圧のいずれかを各階調電圧信号線に出力する。従って、階調電圧信号線の本数は２６本であり、図６に示す比較例と同じである。例えば、第１の階調電圧切替回路ＶＳＥＬ−１は、隣り合った階調電圧Ｖ０〜Ｖ３が出力される４個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧Ｖ０〜Ｖ３のいずれか１つの電圧を階調電圧信号線ＧＶＬ０に出力する。また、第２の階調電圧切替回路ＶＳＥＬ−２は、隣り合った階調電圧Ｖ４〜Ｖ７が出力される４個の分割ノードに対応して設けられ、階調電圧切替制御信号に基づいて、階調電圧のいずれか１つの電圧を階調電圧信号線ＧＶＬ１に出力する。
【００８３】
階調電圧信号線ＧＶＬ０〜ＧＶＬ６３からなる階調電圧信号線群は、電圧選択回路ＤＥＣ１〜ＤＥＣｎに共通に接続される。電圧選択回路ＤＥＣ１〜ＤＥＣＮは、図７、図８で説明した構成を有している。図５に示す電圧選択回路に６ビットの階調データＤ０〜Ｄ５及びその反転データＸＤ０〜ＸＤ５が入力される。これに対し、図９に示す電圧選択回路には８ビットの階調データのうち上位６ビットの階調データＤ２〜Ｄ７及びその反転データＸＤ２〜ＸＤ７が入力される。
【００８４】
そして、各電圧選択回路は、上位６ビットの階調データＤ２〜Ｄ７及び反転データＸＤ２〜ＸＤ７に対応して、階調電圧信号線ＧＶＬ０〜ＧＶＬ６３のいずれか１つの階調電圧信号線の電圧を各出力回路に出力する。
【００８５】
図１０に、図９の第１の階調電圧切替回路ＶＳＥＬ−１の構成例のブロック図を示す。
【００８６】
第１の階調電圧切替回路ＶＳＥＬ−１は、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３に基づいて、抵抗回路５７の分割ノードの電圧である階調電圧Ｖ０〜Ｖ３のいずれかの電圧を階調電圧信号線ＧＶＬ０に出力する。
【００８７】
第１の階調電圧切替回路ＶＳＥＬ−１は、一端が階調電圧信号線ＧＶＬ０に接続され、他端がそれぞれ抵抗回路５７の複数の分割ノードのうち階調電圧Ｖ０〜Ｖ３を出力する分割ノードに接続されるスイッチ素子ＧＳＷ０〜ＧＳＷ３を含む。
【００８８】
スイッチ素子ＧＳＷ０は、階調電圧切替制御信号ＸＤＡＣＯＮ０によりオンオフ制御される。スイッチ素子ＧＳＷ１は、階調電圧切替制御信号ＸＤＡＣＯＮ１によりオンオフ制御される。スイッチ素子ＧＳＷ２は、階調電圧切替制御信号ＸＤＡＣＯＮ２によりオンオフ制御される。スイッチ素子ＧＳＷ３は、階調電圧切替制御信号ＸＤＡＣＯＮ３によりオンオフ制御される。
【００８９】
図１０では、第１の階調電圧切替回路ＶＳＥＬ−１の構成について示すが、第２〜第２ｐの階調電圧切替回路ＶＳＥＬ２〜ＶＳＥＬ２ｐの構成も第１の階調電圧切替回路ＶＳＥＬ−１の構成と同様である。そして、第２〜第２ｐの階調電圧切替回路ＶＳＥＬ２〜ＶＳＥＬ２ｐもまた、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３により制御される。
【００９０】
このような階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３は、ソースドライバ３０の図示しない制御回路において生成される。
【００９１】
図１１に、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３の説明図を示す。
【００９２】
本実施形態では、ＤＡＣ５８で選択された階調電圧がインピーダンス変換回路をバイパスしてそのままソース線ＳＬ１〜ＳＬＮに供給されるＤＡＣ駆動期間が、ソースドライバ３０の駆動期間内に設けられる。
【００９３】
階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３のそれぞれは、Ｌレベルのときに制御対象のスイッチ素子を導通状態に設定し、Ｈレベルのときに制御対象のスイッチ素子を非導通状態に設定するものとする。そして、ＤＡＣ駆動期間内には、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３の各階調電圧切替制御信号に割り当てられた期間に、当該階調電圧切替制御信号がＬレベルとなるように制御される。
【００９４】
図９において、電圧選択回路によって選択された階調電圧信号線の電圧は、出力回路に供給される。図９において、出力回路は、ソース線を駆動するためのインピーダンス変換回路を含み、階調データの上位ｐビットのデータに対応して選択された２ｐ本の階調電圧信号線のいずれかの階調電圧に基づいてソース線を駆動する。このようなインピーダンス変換回路は、ボルテージフォロワ接続された演算増幅器により実現される。ボルテージフォロワ接続された演算増幅器の構成は公知であるため、その説明を省略する。
【００９５】
また本実施形態の出力回路は、インピーダンス変換回路としての演算増幅器と並列に設けられ、該演算増幅器の入力と出力とをバイパスするためのバイパス回路を含む。即ち、出力回路ＯＵＴ１〜ＯＵＴＮの出力回路ＯＵＴｋ（１≦ｋ≦Ｎ、ｋは整数）は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器ＯＰｋと、該演算増幅器ＯＰｋの入力と出力とをバイパスするためのバイパス回路ＢＰＳｋとを含む。例えば出力回路ＯＵＴ１は、インピーダンス変換回路として動作するボルテージフォロワ接続された演算増幅器ＯＰ１と、該演算増幅器ＯＰ１の入力と出力とをバイパスするためのバイパス回路ＢＰＳ１とを含む。
【００９６】
各バイパス回路では、階調データの下位ｑ（図９ではｑ＝２）ビットのデータと階調電圧切替制御信号とに基づいて、インピーダンス変換回路を構成する演算増幅器の入力と出力との導通状態、非導通状態の切替制御が行われる。
【００９７】
このような構成において、階調データの下位ｑビットのデータが０（所定の値、第１の値）のときに各階調電圧切替回路によって出力される階調電圧に基づいて、ボルテージフォロワ接続された演算増幅器（インピーダンス変換回路）がソース線を駆動する。その後、演算増幅器の動作を停止させてその出力をハイインピーダンス状態に設定すると共にバイパス回路を導通状態に設定し、階調データの下位ｑビットのデータに対応して階調電圧切替回路によって選択される階調電圧をソース線にそのまま供給する。
【００９８】
図１２に、出力回路ＯＵＴ１の構成例を示す。
【００９９】
バイパス回路ＢＰＳ１は、各バイパススイッチが、演算増幅器ＯＰ１（広義には演算増幅回路、インピーダンス変換回路）と並列に設けられた２ｑ個のバイパススイッチを含む。従って、ｑが２の場合には、バイパス回路ＢＰＳ１は、４つのバイパススイッチＢＳＷ１〜ＢＳＷ４を含む。
【０１００】
バイパス回路ＢＰＳ１は、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３に基づいて制御される。このようなバイパス回路ＢＰＳ１を構成するバイパススイッチＢＳＷ１は、バイパス制御信号ＤＡＣｃｎｔ０によりオンオフ制御される。同様にバイパススイッチＢＳＷ２は、バイパス制御信号ＤＡＣｃｎｔ１によりオンオフ制御される。同様にバイパススイッチＢＳＷ３は、バイパス制御信号ＤＡＣｃｎｔ２によりオンオフ制御される。同様にバイパススイッチＢＳＷ４は、バイパス制御信号ＤＡＣｃｎｔ３によりオンオフ制御される。
【０１０１】
このようなバイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３は、階調データの下位ｑビットのデータと階調電圧切替制御信号とに基づいて生成される。
【０１０２】
図１３に、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３の説明図を示す。
【０１０３】
図１３では、図９に示すようにｑが２の場合の例を示している。なお、図１３に示す回路は、ソースドライバ３０の図示しない制御回路に内蔵される。
【０１０４】
バイパス制御信号ＤＡＣｃｎｔ０は、階調データの下位２ビットのデータＤ０、Ｄ１と階調電圧切替制御信号ＸＤＡＣＯＮ０とに基づいて生成される。より具体的には、バイパス制御信号ＤＡＣｃｎｔ０は、例えば階調データの下位２ビットのデータＤ０、Ｄ１が共に「０」で、階調電圧切替制御信号ＸＤＡＣＯＮ０がＬレベルのときに、Ｈレベルとなるように生成される。
【０１０５】
バイパス制御信号ＤＡＣｃｎｔ１は、階調データの下位２ビットのデータＤ０、Ｄ１と階調電圧切替制御信号ＸＤＡＣＯＮ１とに基づいて生成される。より具体的には、バイパス制御信号ＤＡＣｃｎｔ１は、例えば階調データの下位２ビットのデータＤ０が「１」、Ｄ１が「０」で、階調電圧切替制御信号ＸＤＡＣＯＮ１がＬレベルのときに、Ｈレベルとなるように生成される。
【０１０６】
バイパス制御信号ＤＡＣｃｎｔ２は、階調データの下位２ビットのデータＤ０、Ｄ１と階調電圧切替制御信号ＸＤＡＣＯＮ２とに基づいて生成される。より具体的には、バイパス制御信号ＤＡＣｃｎｔ０は、例えば階調データの下位２ビットのデータＤ０が「１」、Ｄ１が「１」で、階調電圧切替制御信号ＸＤＡＣＯＮ２がＬレベルのときに、Ｈレベルとなるように生成される。
【０１０７】
バイパス制御信号ＤＡＣｃｎｔ３は、階調データの下位２ビットのデータＤ０、Ｄ１と階調電圧切替制御信号ＸＤＡＣＯＮ３とに基づいて生成される。より具体的には、バイパス制御信号ＤＡＣｃｎｔ０は、例えば階調データの下位２ビットのデータＤ０、Ｄ１が共に「１」で、階調電圧切替制御信号ＸＤＡＣＯＮ３がＬレベルのときに、Ｈレベルとなるように生成される。
【０１０８】
なお図１３において、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３が、出力回路の演算増幅器の出力がハイインピーダンス状態に設定されるＯＰアンプ駆動期間に変化せずＤＡＣ駆動期間のみ変化するように、オペアンプ制御信号によりマスク制御されるようになっている。図１３では、出力回路ＯＵＴ１の演算増幅器ＯＰ１の動作制御を行うオペアンプ制御信号ＯＰＣ１によりマスク制御される。
【０１０９】
図１２のバイパススイッチＢＳＷ１は、バイパス制御信号ＤＡＣｃｎｔ０がＨレベルのときに導通状態に設定され、バイパス制御信号ＤＡＣｃｎｔ０がＬレベルのときに非導通状態に設定される。
【０１１０】
バイパススイッチＢＳＷ２は、バイパス制御信号ＤＡＣｃｎｔ１がＨレベルのときに導通状態に設定され、バイパス制御信号ＤＡＣｃｎｔ１がＬレベルのときに非導通状態に設定される。
【０１１１】
バイパススイッチＢＳＷ３は、バイパス制御信号ＤＡＣｃｎｔ２がＨレベルのときに導通状態に設定され、バイパス制御信号ＤＡＣｃｎｔ２がＬレベルのときに非導通状態に設定される。
【０１１２】
バイパススイッチＢＳＷ４は、バイパス制御信号ＤＡＣｃｎｔ３がＨレベルのときに導通状態に設定され、バイパス制御信号ＤＡＣｃｎｔ３がＬレベルのときに非導通状態に設定される。
【０１１３】
従って、ソース線の１つの通常駆動期間内に設けられたＤＡＣ駆動期間においては、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３のうちいずれか１つのみがＨレベルに設定されることになる。また、低消費モードにおいて、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３をＨレベルに固定することで、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３をＬレベルに設定して、無駄な電力消費を避けることも可能となる。
【０１１４】
なおバイパス回路ＢＰＳ１の構成は、図１２に示すものに限定されるものではない。また、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３は、図１３に示す回路で生成されるものに限定されるものではない。
【０１１５】
また、図１２では出力回路ＯＵＴ１の構成例を示すが、出力回路ＯＵＴ２〜ＯＵＴＮも同様である。
【０１１６】
図１４に、階調電圧信号線ＧＶＬ０の変化の一例を模式的に示す。
【０１１７】
図１４では、階調データの下位２ビットのデータＤ０、Ｄ１が「０」、「１」である場合の階調電圧信号線ＧＶＬ０の電圧変化の一例を示している。即ち、ＤＡＣ駆動期間においては、バイパス制御信号ＤＡＣｃｎｔ１のみがＨレベルに変化し、バイパス制御信号ＤＡＣｃｎｔ０、ＤＡＣｃｎｔ２、ＤＡＣｃｎｔ３はＬレベルのままである。
【０１１８】
ＤＡＣ駆動期間では、図１１に示すように階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３のそれぞれが、順次オンになる。従って、第１の階調電圧切替回路ＶＳＥＬ−１は、抵抗回路５７の分割ノードの電圧である階調電圧Ｖ０〜Ｖ３を順次切り替えて階調電圧信号線ＧＶＬ０に出力していく。階調電圧信号線群のうち階調電圧信号線ＧＶＬ０を除く他の階調電圧信号線ＧＶＬ１〜ＧＶＬ６３についても同様に、隣り合った４つの階調電圧が順次切り替えられて出力される。
【０１１９】
電圧選択回路ＤＥＣ１〜ＤＥＣＮは、こうしてＤＡＣ駆動期間内に電圧レベルが変化する階調電圧信号線ＧＶＬ０〜ＧＶＬ６３の中から、８（＝ｐ＋ｑ）ビットの階調データのうち上位６（＝ｐ）ビットの階調データに対応した１つの階調電圧信号線を選択し、該階調電圧信号線の電圧を出力回路に出力する。
【０１２０】
例えば出力回路ＯＵＴ１に対応した８ビットの階調データＤ０〜Ｄ７が「１０００００００」であるものとする。このとき、該階調データの上位６ビットのデータＤ２〜Ｄ７に対応して、出力回路ＯＵＴ１に対して階調電圧信号線ＧＶＬ０の電圧が出力される。そして、バイパス制御信号ＤＡＣｃｎｔ１がＨレベルに変化するため、出力回路ＯＵＴ１では、階調電圧Ｖ１を用いてソース線ＳＬ１の電圧供給が行われることになる。
【０１２１】
図１５に、出力回路ＯＵＴ１の動作例のタイミング図を示す。
【０１２２】
出力回路ＯＵＴ１は、水平同期信号ＨＳＹＮＣにより規定される１水平走査期間に、８ビットの階調データに基づいてソース線ＳＬ１を駆動することができる。１水平走査期間は、ＯＰアンプ駆動期間と、該ＯＰアンプ駆動期間後に設けられるＤＡＣ駆動期間とを含む。
【０１２３】
まず、ＯＰアンプ駆動期間では、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３のうち階調電圧切替制御信号ＸＤＡＣＯＮ０のみがＬレベルに設定され、階調電圧切替制御信号ＸＤＡＣＯＮ１〜ＸＤＡＣＯＮ３がＨレベルのままである。即ち、強制的に、階調データの下位２（＝ｑ）ビットのデータが「００」（第１の値）のときに各階調電圧切替回路によって所定の階調電圧（階調電圧切替回路ＶＳＥＬ１の場合には階調電圧Ｖ０、階調電圧切替回路ＶＳＥＬ２の場合には階調電圧Ｖ４）が出力されるようにしている。このような階調電圧切替制御信号の生成は、ソースドライバ３０の図示しない制御回路において行われる。
【０１２４】
なお図１３に示すように、バイパス制御信号ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３がＬレベルのままである。
【０１２５】
従って、ＯＰアンプ駆動期間では、出力回路ＯＵＴ１の演算増幅器ＯＰ１は、階調データの下位２（＝ｑ）ビットのデータが「００」（第１の値）のときに第１の階調電圧切替回路ＶＳＥＬ−１によって出力される階調電圧Ｖ０に基づいて、ソース線ＳＬ１を駆動することができる。
【０１２６】
その後、ＤＡＣ駆動期間では、演算増幅器ＯＰ１〜ＯＰＮの動作制御を行うオペアンプ制御信号ＯＰＣ１〜ＯＰＣＮ（図１５ではオペアンプ制御信号ＯＰＣ１）はＬレベルに設定される。そして、階調電圧切替制御信号ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３のそれぞれが順次Ｌレベルに変化する。
【０１２７】
ここで、出力回路ＯＵＴ１に対応した階調データの下位２ビットのデータＤ０、Ｄ１が「００」の場合、ＤＡＣ駆動期間では、バイパス制御信号ＤＡＣｃｎｔ０のみがＨレベルに変化する。従って、ＯＰアンプ駆動期間において、演算増幅器ＯＰ１によりほぼ階調電圧Ｖ０の電圧レベルに到達したソース線ＳＬ１の電圧レベルが、ＤＡＣ駆動期間において、バイパススイッチＢＳＷ１を介して階調電圧Ｖ０の本来の電圧レベルに高精度で調整できる。
【０１２８】
また、出力回路ＯＵＴ１に対応した階調データの下位２ビットのデータＤ０、Ｄ１が「０１」の場合、ＤＡＣ駆動期間では、バイパス制御信号ＤＡＣｃｎｔ２のみがＨレベルに変化する。従って、ＯＰアンプ駆動期間において、演算増幅器ＯＰ１によりほぼ階調電圧Ｖ０の電圧レベルに到達したソース線ＳＬ１の電圧レベルが、ＤＡＣ駆動期間において、バイパススイッチＢＳＷ１を介して階調電圧Ｖ２の本来の電圧レベルに高精度で調整できる。
【０１２９】
これにより、演算増幅器ＯＰ１の製造ばらつき等に伴う出力誤差を修正することができる。
【０１３０】
以上説明したように、各出力回路は、２ｐ本の階調電圧信号線を用いて２（ｐ＋ｑ）種類の階調電圧に基づいてソース線を駆動することができる。従って、階調数が増加した場合であっても、チップの短辺方向の長さが長くなることを抑え、ソースドライバの低コスト化を図ることができる。
【０１３１】
また、まず、消費電流の多い演算増幅器によりソース線を駆動した後、該演算増幅器の動作を停止させて階調電圧発生回路５６からの階調電圧をそのままソース線に供給するようにしたので、ソース線に与えるべき電圧レベルを高速に、且つ低消費で設定できるようになる。しかも、各電圧レベルを高精度で設定できるようになる。
【０１３２】
従って、ソース線に高速に電荷を充電したり、ソース線から高速に電荷を放電するための手段であるインピーダンス変換回路として演算増幅器を採用した場合であっても、いわゆるＡＢ級プッシュプル動作の演算増幅器を採用する必要がなく、いわゆるＢ級プッシュプル動作の演算増幅器を採用することで、構成の簡素化、低消費電力化を図ることができる。
【０１３３】
また、階調電圧信号線群に供給される２（ｐ＋ｑ）種類の階調電圧の各階調電圧を高精度に発生させる場合を考慮すると、２（ｐ＋ｑ）種類の階調電圧のそれぞれについて高精度に電圧を発生させる構成が必要となる。これに対し、本実施形態では、階調電圧切替回路が各階調電圧信号線に出力する２ｑ種類の階調電圧は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間でずれるのではなく、この２ｑ種類の階調電圧のうちの最高電位と最低電位の間でずれることになる。例えば、第１の階調電圧切替回路ＶＳＥＬ−１が出力する階調電圧Ｖ０〜Ｖ３は、抵抗回路５７により階調電圧Ｖ０、Ｖ３を精度よく生成できるので、階調電圧Ｖ１、Ｖ２がずれたとしても、階調電圧Ｖ０より高電位になったり、階調電圧Ｖ３より低電位となることはない。従って、本実施形態の構成によれば、２（ｐ＋ｑ）種類の階調電圧の各階調電圧を、高精度に生成できることになる。
【０１３４】
４．  電子機器
図１６に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１６において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１３５】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１３６】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１３７】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１３８】
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１３９】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０１４０】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１４１】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０１４２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１４３】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１４４】
【図１】本実施形態における液晶表示装置の構成の概要を示す図。
【図２】本実施形態における液晶表示装置の他の構成の概要を示す図。
【図３】図１のゲートドライバの構成例のブロック図。
【図４】図１のソースドライバの構成例のブロック図。
【図５】ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す図。
【図６】本実施形態の比較例における階調電圧発生回路、ＤＡＣ及び駆動部の構成例の図。
【図７】電圧選択回路の構成例の説明図。
【図８】図７の電圧選択回路の構成例の説明図。
【図９】本実施形態における階調電圧発生回路、ＤＡＣ及び駆動部の構成例の図。
【図１０】図９の第１の階調電圧切替回路ＶＳＥＬ−１の構成例のブロック図。
【図１１】階調電圧切替制御信号の説明図。
【図１２】出力回路の構成例を示す図。
【図１３】バイパス制御信号の説明図。
【図１４】階調電圧信号線の変化の一例を模式的に示す図。
【図１５】出力回路の動作例のタイミング図。
【図１６】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１４５】
１０  液晶表示装置、  ２０  ＬＣＤパネル、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ４０  シフトレジスタ、
４２  レベルシフタ、  ４４  出力バッファ、  ５０  Ｉ／Ｏバッファ、
５２  表示メモリ、  ５４  ラインラッチ、  ５６  階調電圧発生回路、
５７  抵抗回路、  ５８  ＤＡＣ、  ６０  駆動部、  ６２  アドレス制御回路、
６４  ロウアドレスデコーダ、  ６６  カラムアドレスデコーダ、
６８  ラインアドレスデコーダ、  １００  電源回路、
ＢＰＳ１〜ＢＰＳｎ  バイパス回路、  ＢＳＷ１〜ＢＳＷ３  バイパススイッチ、
Ｄ０〜Ｄ７  階調データ、  ＤＡＣｃｎｔ０〜ＤＡＣｃｎｔ３  バイパス制御信号、
ＤＥＣ１〜ＤＥＣＮ  電圧選択回路、  ＧＬ１〜ＧＬＭ  ゲート線、
ＧＳＷ０〜ＧＳＷ３  スイッチ素子、  ＧＶＬ０〜ＧＶＬ６３  階調電圧信号線、
ＯＵＴ１〜ＯＵＴＮ  出力回路、  ＳＬ１〜ＳＬＮ  ソース線、
Ｖ０〜Ｖ６３  階調電圧、  ＶＤＤＨ  高電位側電源電圧、
ＶＳＥＬ−１〜ＶＳＥＬ−２ｐ  第１〜第２ｐの階調電圧切替回路、
ＶＳＳＨ  低電位側電源電圧、
ＸＤＡＣＯＮ０〜ＸＤＡＣＯＮ３  階調電圧切替制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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