(57)【要約】【課題】  大面積化が容易なプラズマ放電によりイオン化が行え、且つ酸化物半導体薄膜層に浅い不純物準位を形成する元素を選択する。該元素からなるガスをプラズマ分解等により質量分離を行わず、大面積にわたりイオンを形成し、イオン化した元素を該酸化物半導体薄膜層に導入することでソース・ドレイン領域を形成する。【解決手段】  ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されており、酸化物半導体薄膜層であって、該ゲート電極の下側以外の範囲が、該ゲート電極の下側の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタを提供する。【選択図】  図１
2007220816.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成されており、前記酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタ。
【請求項２】
絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜が前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなり、該酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタ。
【請求項３】
前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項２記載の薄膜トランジスタ。
【請求項４】
絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種をイオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも該元素群のうち少なくとも1種の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法。
【請求項５】
絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層の少なくとも上側全面を被覆して第一ゲート絶縁膜を形成する工程と、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を形成する工程と、該第二ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記第二ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種をイオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも該元素群のうち少なくとも1種の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法。
【請求項６】
前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
前記ソース・ドレイン領域の形成のためのイオンのドーピングを、イオンを加速して行うことを特徴とする請求項４乃至６いずれか記載の薄膜トランジスタの製法。
【請求項８】
前記ソース・ドレイン領域の形成において、前記元素群のうち少なくとも1種のガスをプラズマ分解し、該プラズマ雰囲気に、前記酸化物半導体薄膜層における前記ゲート電極の直下方以外の範囲を暴露することを特徴とする請求項４乃至６いずれか記載の薄膜トランジスタの製法。
【請求項９】
前記ソース・ドレイン領域の形成の工程において、前記絶縁基板にバイアス電力を印加することを特徴とする請求項８記載の薄膜トランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ（以下、TFTと略）及びその製法に関する。
【背景技術】
【０００２】
酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。
【０００３】
酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。
【０００４】
ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている。該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。
【０００５】
しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。
【０００６】
トップゲート型構造の一例としては、基板上より順にソース・ドレイン電極、酸化物半導体薄膜層、ゲート絶縁膜、ゲート電極を積層して形成される構造を例示することができる。
しかしながらこの構造は、ソース・ドレイン電極からチャネルに至るまでの酸化物半導体薄膜層が寄生抵抗となり、電流律速が生じるという問題がある。
酸化亜鉛TFTと同様の問題が既にアモルファスシリコンTFTにおいても存在し、下記特許文献１において、図７に示す構造が解決策として開示されている。該構造は基板１０１上に一対のソース・ドレイン電極１０２、半導体薄膜層１０３、ゲート絶縁膜１０４、ゲート電極１０５が順に形成されている。また、ゲート絶縁膜１０４とゲート電極１０５が自己整合的に同じ形状を有している。加えて、半導体薄膜層１０３の膜厚方向全体において、ゲート電極の直下方以外の領域に不純物が導入され、ゲート電極の直下方の範囲より低抵抗化したソース・ドレイン領域となっている。そのため、前記電流律速を抑制することができる。なお、アモルファスシリコンTFTにおけるソース・ドレイン領域形成の方法としては、半導体薄膜層の主成分であるアモルファスシリコンに対してドナーとなる元素、例えば燐(P)をイオンの状態で外部から注入するイオン注入法が示されている。また、該構造では、イオンのドーピングをゲート絶縁膜を介さずに行えるため、イオン注入法での加圧電圧を小さくすることができる。
【０００７】
このアモルファスシリコンTFTにおける解決方法を酸化亜鉛TFTに応用しようとした場合、酸化亜鉛に対してドナーとなる不純物としてはインジウム、ガリウム、アルミニウム等が考えられる。しかしながら、これらの不純物をイオン化してドーピングするためにはイオン注入装置が必要であるが、イオン注入装置は質量分離を行わなければならず、広い面積に高生産性にてドーピングするための制約となるという問題があった。
【０００８】
【特許文献１】特開平８−５１２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題に鑑みてなされたものであり、その解決課題は以下に記載するものである。まず、不純物をイオン化してドーピングする際、質量分離を行わず、大面積にわたりイオンを形成する方法を確立する。そして、該方法を用いることにより、酸化亜鉛TFTにおいて、アモルファスシリコンTFTと同様の自己整合型の薄膜トランジスタを形成し、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。そして、ゲート電極とソース・ドレイン領域間の寄生容量を低減させ高速動作の薄膜トランジスタを提供する。加えて、酸化亜鉛に対してイオンをドーピングすることによるダメージを低減する。
【課題を解決するための手段】
【００１０】
請求項１に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成されており、前記酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタに関する。
【００１１】
請求項２に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に積載されたゲート電極とを有する薄膜トランジスタにおいて、前記ゲート絶縁膜が前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなり、該酸化物半導体薄膜層であって、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタに関する。
【００１２】
請求項３に係る発明は、前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項２記載の薄膜トランジスタに関する。
【００１３】
請求項４に係る発明は、絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種をイオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも該元素群のうち少なくとも1種の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法に関する。
【００１４】
請求項５に係る発明は、絶縁基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層の少なくとも上側全面を被覆して第一ゲート絶縁膜を形成する工程と、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を形成する工程と、該第二ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記第二ゲート絶縁膜をエッチング処理し、該ゲート電極をマスクにして自己整合的に前記酸化物半導体薄膜層の該ゲート電極の直下方以外の領域に、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種をイオンの状態でドーピングすることにより、該ゲート電極の直下方以外の範囲に、該ゲート電極の直下方の範囲よりも該元素群のうち少なくとも1種の濃度が高いソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製法に関する。
【００１５】
請求項６に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項５記載の薄膜トランジスタに関する。
【００１６】
請求項７に係る発明は、前記ソース・ドレイン領域の形成のためのイオンのドーピングを、イオンを加速して行うことを特徴とする請求項４乃至６いずれか記載の薄膜トランジスタの製法に関する。
【００１７】
請求項８に係る発明は、前記ソース・ドレイン領域の形成において、前記元素群のうち少なくとも1種のガスをプラズマ分解し、該プラズマ雰囲気に、前記酸化物半導体薄膜層における前記ゲート電極の直下方以外の範囲を暴露することを特徴とする請求項４乃至６いずれか記載の薄膜トランジスタの製法に関する。
【００１８】
請求項９に係る発明は、前記ソース・ドレイン領域の形成の工程において、前記絶縁基板にバイアス電力を印加することを特徴とする請求項８記載の薄膜トランジスタの製法に関する。
【発明の効果】
【００１９】
請求項１に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されるので、ソース・ドレイン領域となる領域上にゲート絶縁膜が存在しなくなり、イオンをドーピングする方法で低抵抗化を行う際、印加電圧を小さいものとすることができ、酸化亜鉛に対してイオンをドーピングすることによるダメージを低減することができる。
また、ゲート電極の直下方以外の範囲が、ゲート電極の直下方の範囲より、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むことにより、ゲート電極の直下方以外の範囲が低抵抗化したソース・ドレイン領域を有するため、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。
また、ゲート電極の直下方以外の領域がソース・ドレイン領域となっているため、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。
【００２０】
請求項２に係る発明によれば、第二ゲート絶縁膜がゲート電極と自己整合的に同一形状に形成されているので、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在せず、ゲート電極下に存在するゲート絶縁膜よりも膜厚が薄くなる。そのため、イオンをドーピングする方法で低抵抗化を行う際、印加電圧を小さいものとすることができる。加えて、第一ゲート絶縁膜が、ソース・ドレイン領域を保護する役割を果たし、ソース・ドレイン領域のさらなる抵抗低減を図れる。
また、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高いソース・ドレイン領域を有するため、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。
また、ゲート電極の直下方以外の領域がソース・ドレイン領域となっているため、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。
【００２１】
請求項３に係る発明によれば、請求項２に係る発明による効果に加え、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとるため、酸化物半導体薄膜層をレジスト剥離液といった各種薬液から保護する役割を果たすことができる。そのため、酸化物半導体薄膜層の表面あれを防ぐことができ、酸化物半導体薄膜層とゲート絶縁膜の界面特性を良好に維持することができる。
【００２２】
請求項４に係る発明によれば、ゲート電極をマスクとしてゲート絶縁膜をエッチング処理することで、ゲート絶縁膜を介さずにソース・ドレイン領域を形成できるので、イオンをドーピングする際、印加電圧等を小さいものとすることができる。
また、ゲート電極の直下方以外の領域にソース・ドレイン領域を形成することにより、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなるので、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。
また、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)といった元素は、プラズマ分解等により容易にイオン化できるので、質量分離を行わずに、大面積にわたってイオンをドーピングすることができる。
【００２３】
請求項５に係る発明によれば、ゲート電極をマスクとして第二ゲート絶縁膜をエッチング処理することで、ソース・ドレイン領域上に第一ゲート絶縁膜が残り、第一ゲート絶縁膜だけを介してソース・ドレイン領域を形成できる。そのため、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする方法で低抵抗化を行う際、印加電圧等を小さいものとすることができる。さらに、ソース・ドレイン領域上を第一ゲート絶縁膜が被膜しているため、製造工程においてソース・ドレイン領域を保護することもできる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
また、ゲート電極の直下方以外の領域にソース・ドレイン領域を形成することにより、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の低下を防ぐことができる。
また、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)といった元素は、プラズマ分解等により容易にイオン化できるので、質量分離を行わずに、大面積にわたってイオンをドーピングすることができる。
【００２４】
請求項６に係る発明によれば、請求項５に係る発明の効果に加え、酸化物半導体薄膜層と第一ゲート絶縁膜を一括してエッチング処理することで、酸化物半導体薄膜層をレジスト剥離液といった各種薬液から保護することができ、酸化物半導体薄膜層の表面あれを防ぐことができる。そのため、酸化物半導体薄膜層とゲート絶縁膜の界面特性が良好に維持される。
【００２５】
請求項７に係る発明によれば、ソース・ドレイン領域の形成のためのイオンを加速して酸化物半導体薄膜層にドーピングすることで、層全体において、より確実にイオンをドーピングすることができる。
【００２６】
請求項８に係る発明によれば、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種のガスをプラズマ分解し、該プラズマ雰囲気に、酸化物半導体薄膜層におけるゲート電極の直下方以外の範囲を暴露することで、広範囲にわたり低抵抗化されたソース・ドレイン領域を形成することができる。
【００２７】
請求項９に係る発明によれば、ソース・ドレイン領域の形成の工程において、絶縁基板にバイアス電力を印加することで、広範囲にわたり、且つ、層全体がより確実に低抵抗化されたソース・ドレイン領域を形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明の薄膜トランジスタの実施形態について説明する。
図１は本発明に係る薄膜トランジスタの第一の実施形態を示す断面図である。
【００２９】
本発明の第一の実施形態に係る薄膜トランジスタ１００は、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート絶縁膜４、ゲート電極６、層間絶縁膜７、コンタクト部８ａ、一対のソース・ドレイン外部電極２ａ、表示電極９を有しており、図１に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。
【００３０】
薄膜トランジスタ１００は、図１に示す通り、ガラス（SiO2とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。
【００３１】
基板１上には、一対のソース・ドレイン電極２が積層されている。この一対のソース・ドレイン電極２は、基板１上面に間隙を有して配置されている。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
【００３２】
酸化物半導体薄膜層３は、一対のソース・ドレイン電極２の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。
また、酸化物半導体薄膜層３はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。一対のソース・ドレイン領域３２は酸化物半導体薄膜層３のゲート絶縁膜に被覆されない領域に自己整合的に形成され、チャネル領域３１より水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種の濃度が高く、これにより、チャネル領域３１よりソース・ドレイン領域３２のほうが抵抗が低くなる。
この一対のソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。
【００３３】
ゲート絶縁膜４は、酸化物半導体薄膜層３のチャネル領域３１の上側全面のみを被覆するように形成されている。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。
【００３４】
ゲート電極６は、ゲート絶縁膜４上に形成されている。このゲート電極６は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層３中の電子密度を制御する役割を果たすものである。
ゲート電極６はCr、Tiで例示できる金属膜からなる。
また、ゲート電極６の両端は、ソース・ドレイン領域の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が低減し、動作速度の低下を防ぐことができる。
加えて、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が低減し、動作速度の低下を起こさないからである。
【００３５】
層間絶縁膜７は一対のソース・ドレイン電極２及びゲート電極６の表面全面を被覆するように積層されている。
【００３６】
一対のソース・ドレイン外部電極２ａはコンタクト部８ａを介してそれぞれ対応するソース・ドレイン電極２と接続される。
【００３７】
表示電極９は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。
【００３８】
また、図３で示すような第二の実施形態も考えられる。第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域の上にそれぞれ対応するソース・ドレイン電極を接続した構造を有している。第二の実施形態のTFT２００の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を示している。第二の実施形態のTFT２００の場合、一対のソース・ドレイン領域３２は少なくとも上表面だけが低抵抗化していればよい。
【００３９】
また、図４で示すような第三の実施形態も考えられる。第三の実施形態に係るTFT３００の一部はTFT１００及びTFT２００と同じ構造を有しており、同じ参照番号を付してある。但し、ゲート絶縁膜４は第一ゲート絶縁膜と第二ゲート絶縁膜からなり、便宜上、第一ゲート絶縁膜４１及び第二ゲート絶縁膜５とする。
【００４０】
第一ゲート絶縁膜４１は、酸化物半導体薄膜層３の上側表面及び側面を全面に亘って被覆するように形成されている。この第一ゲート絶縁膜４１は、ソース・ドレイン領域３２を被覆しているため、製造工程におけるエッチング処理などからソース・ドレイン領域３２を保護することができる。
【００４１】
第二ゲート絶縁膜５は、第一ゲート絶縁膜４１の上部の一部分を覆うように、ゲート電極６と自己整合的に同一形状で形成される。
【００４２】
第一ゲート絶縁膜４１と第二ゲート絶縁膜５は異なる化合物で形成される。これにより、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜のみをエッチングすることができる。具体的には、第一ゲート絶縁膜４１を酸化珪素（SiOx）膜、第二ゲート絶縁膜５を窒化珪素（SiNx）膜とする構成などが挙げられる。
【００４３】
また、図６で示すような第四の実施形態も考えられる。第四の実施形態に係るTFT４００は、TFT３００の第一ゲート絶縁膜４１が、酸化物半導体薄膜層３の上表面のみを被覆した構造である。従って、TFT３００と同じ参照番号を付している。
TFT４００は、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとる。このような構造をとるために、酸化物半導体薄膜層３と第一ゲート絶縁膜４１が一括してエッチングされることとなり、第一ゲート絶縁膜４１が酸化物半導体薄膜層３をレジスト剥離液といった各種薬液から保護する役割を果たす。なお、好ましくは、酸化物半導体薄膜層３と第一ゲート絶縁膜４１を真空中にて連続的に形成するのがよい。これにより、真空中で形成した酸化物半導体薄膜層３と第一ゲート絶縁膜４１の良好な界面が維持され、TFT特性の向上が期待できる。
【００４４】
なお、本発明には、ゲート絶縁膜が二層からなり、且つソース・ドレイン領域の上にソース・ドレイン電極を接続した構造（コプラナー型）も当然含まれる。また、ゲート絶縁膜が３層以上からなる構造も当然含まれる。
【００４５】
本発明の第一の実施形態の薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。
【００４６】
まず、図２（１）に示される如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)、を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜４を形成する。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNxを50〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。
【００４７】
図２（２）に示される如く、ゲート絶縁膜４上にゲート電極６を積載し、ゲート電極６をマスクとして、ゲート絶縁膜４をSF6等のガスを用いてドライエッチングする。
【００４８】
図２（３）はゲート絶縁膜４をドライエッチングした後の断面図を示しており、ゲート絶縁膜４とゲート電極６が自己整合的に同一形状に形成されている。また、酸化物半導体薄膜層３は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜４で被覆されておらず露出した構造となる。
【００４９】
ゲート絶縁膜４のパターン形成後、図２（４）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして露出した一対のソース・ドレイン領域３２にイオンをドーピングし低抵抗化を行う。低抵抗化は、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。
これらの元素はゲート絶縁膜を介さずにドーピングするため、ドーピング時のエネルギーを抑制することができる。
また、これらの元素をドーピングする際、イオンドーピング法やプラズマ処理によるドーピング等を用いると、質量分離を行う必要がなく、大面積にわたってイオンをドーピングすることができる。イオンドーピング法によるイオンのドーピングは、プラズマ処理によるドーピングに比べ、膜全体において、より確実にイオンをドーピングすることができる。また、プラズマ処理によりドーピングする際、絶縁基板にバイアス電力を印加することで、イオンを層全体により確実にドーピングすることもできる。
イオンをドーピングする方法としては、質量分離を行ってイオン化するイオン注入法も挙げられる。イオン注入法を用いても、プラズマ処理によるドーピングに比べ、層全体において、より確実にイオンをドーピングすることができる。
なお、イオンをドーピングする方法は、上記された方法に限らない。
【００５０】
図２（５）に示す如く、前記基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。
【００５１】
その後、図２（６）に示す如く、フォトリソグラフィーを用いて、ソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。
【００５２】
本発明の第二の実施形態の薄膜トランジスタ（TFT）の製造方法について、以下に説明する（図示せず）。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングし、酸化物半導体薄膜層３の該エッチング処理で露出した部分を低抵抗化して一対のソース・ドレイン領域３２を形成する。
低抵抗化の方法としては、第一の実施形態と同様に水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。また、第二の実施形態ではソース・ドレイン領域は少なくとも上表面が低抵抗化されていればよい。
その後、層間絶縁膜７を形成し、コンタクトホールを開口して、ソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。
【００５３】
次に、第三の実施形態に係るTFTの製造方法を説明する。
まず、図５（１）に示す如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を被膜し、パターニングする。そして、図５（２）に示す如く、酸化亜鉛が低抵抗化されない手法および条件で第一ゲート絶縁膜４１を形成する。
【００５４】
図５（３）に示す如く、第一ゲート絶縁膜４１を被覆するように第二ゲート絶縁膜５を形成する。第二ゲート絶縁膜５上にゲート電極６を積載し、ゲート電極６をマスクとして、第二ゲート絶縁膜５をSF6等のガスを用いてドライエッチングする。第一ゲート絶縁膜４１と第二ゲート絶縁膜５を異なる化合物とすることで、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜５のみをエッチングすることができる。また、第一ゲート絶縁膜４１がソース・ドレイン領域３２を被覆しているため、ソース・ドレイン領域へのダメージを防ぐことができ、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
具体的には、第一ゲート絶縁膜４１としてSiH4とN2Oガスを用いたプラズマCVD法にて形成したSiO2膜を、第二ゲート絶縁膜として前述のプラズマCVD法にて形成したSiNx膜を用いることでエッチング選択性を確保でき、該構造が形成可能である。この場合、各層の膜厚は特に限定されないが、第一ゲート絶縁膜に関しては酸化亜鉛膜厚と同等レベルの50〜100nmとすることで、イオン注入の加速電圧の上昇を防ぐことが可能となる。
【００５５】
図５（４）は第二ゲート絶縁膜５をドライエッチングした後の断面図を示しており、第二ゲート絶縁膜５とゲート電極６が自己整合的に同一形状に形成されている。
【００５６】
ゲート絶縁膜４のパターン形成後、図５（５）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして、一対のソース・ドレイン領域３２にイオンをドーピングし低抵抗化を行う。低抵抗化は、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の少なくとも1種をイオンの状態でドーピングすることで行う。
このとき、第一ゲート絶縁膜を酸化物半導体薄膜層の膜厚と同等レベルの50〜100nmとすることで、ドーピング時のエネルギーを抑制することができる。これにより、膜中深くまでイオンをドーピングするのが難しいプラズマ処理によるドーピングを用いても、本発明の効果が期待できる。
【００５７】
その後、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。そして、フォトリソグラフィーを用いてソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。
【００５８】
最後に、本発明の第四の実施形態に係るTFT４００の製造方法を説明する（図示せず）。
TFT４００の製造方法は、TFT３００の製造方法において、酸化物半導体薄膜層３をエッチングする際、第一ゲート絶縁膜４１とともに一括して行う。具体的には、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を形成し、パターニングをせずに、第一ゲート絶縁膜４１を形成する。この時、酸化物半導体薄膜層をスパッタリング法を用いて真空中にて形成し、大気開放することなく連続してプラズマCVD法やスパッタリング法を用いてゲート絶縁膜を形成することが望ましい。これにより、酸化物半導体薄膜層３と第一ゲート絶縁膜４１の間に良好な界面が形成され、維持される。その後、該基板を大気中に取り出し、第一ゲート絶縁膜４１上にフォトレジストをコーティングし、パターニングされたフォトレジストを形成して、このフォトレジストをマスクとして、第一ゲート絶縁膜４１と酸化物半導体薄膜層３を一括してドライエッチングする。
【００５９】
これにより、酸化物半導体薄膜層３と同一形状の第一ゲート絶縁膜４１を有するTFT活性層領域が形成される。第一ゲート絶縁膜４１は、酸化物半導体薄膜層３との界面形成に加えて、活性領域をパターン形成する時の酸化物半導体薄膜層を保護する役目も同時に果たしている。すなわち、活性層パターニング後のフォトレジスト４ａを剥離する場合に使用するレジスト剥離液が酸化物半導体薄膜層３表面に接すると、薄膜表面や結晶粒界をエッチングで荒らしてしまうが、第一ゲート絶縁膜４１が酸化物半導体薄膜層３表面に存在することで、フォトリソグラフィー工程におけるレジスト剥離液といった各種薬液に対する保護膜としての機能を果たし、酸化物半導体薄膜層３の表面あれを防ぐことができる。また、ソース・ドレイン領域３２上に、第一ゲート絶縁膜４１が存在することとなり、第二ゲート絶縁膜５をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
【産業上の利用可能性】
【００６０】
以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。
【図面の簡単な説明】
【００６１】
【図１】本発明における薄膜トランジスタ（TFT）の第一実施形態を示す断面図である。
【図２】本発明における薄膜トランジスタ（TFT）の第一の実施形態の製法を経時的に示す断面図であり、下記（１）から（６）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成し、ゲート絶縁膜を被膜した構造の断面図（２）ゲート電極を積載した断面図（３）ゲート絶縁膜をパターニングした構造の断面図（４）低抵抗化した後の断面図（５）層間絶縁膜を被膜した断面図（６）コンタクト部、ソース・ドレイン外部電極、表示電極を形成した構造の断面図
【図３】本発明における薄膜トランジスタ（TFT）の第二の実施形態を示す断面図である。
【図４】本発明における薄膜トランジスタ（TFT）の第三の実施形態を示す断面図である。
【図５】本発明における薄膜トランジスタ（TFT）の第三の実施形態の製法を経時的に示す断面図であり、下記（１）から（５）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成した構造の断面図（２）第一ゲート絶縁膜を形成した断面図（３）第二ゲート絶縁膜とゲート電極を積層した断面図（４）第二ゲート絶縁膜をパターニングした後の断面図（５）低抵抗化した後の断面図
【図６】本発明における薄膜トランジスタ（TFT）の第四の実施形態を示す断面図である。
【図７】アモルファスシリコンを半導体薄膜層として利用した薄膜トランジスタ(TFT)を示す断面図である。
【符号の説明】
【００６２】
１                              基板
２                              ソース・ドレイン電極
３                              酸化物半導体薄膜層
３１                            チャネル領域
３２                            ソース・ドレイン領域
４                              ゲート絶縁膜
４１                            第一ゲート絶縁膜
５                              第二ゲート絶縁膜
６                              ゲート電極
１００、２００、３００、４００  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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