(57)【要約】【課題】  メモリコントローラとメモリデバイスとの間で伝送される信号の伝送レートを、最小限のコストで向上する。【解決手段】  メモリコントローラは、複数ビットからなるアクセス信号を光信号として多重化し、多重化した光信号を出力する。この際、メモリデバイス毎に波長の異なる光信号が生成される。メモリインタフェースユニットは、多重化された光信号を元の光信号に分離し、分離した光信号を電気信号に変換する。メモリインタフェースユニットは、変換した電気信号のメモリデバイスへの出力先を、分離した光信号の波長に応じて決める。これにより、メモリコントローラは、メモリデバイスを識別する信号を、メモリインタフェースユニットに伝送する必要がない。メモリインタフェースユニットは、メモリデバイスを識別するためのデコード回路を形成する必要がない。【選択図】    図１
2007219852.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリデバイスと、
複数ビットからなるアクセス信号を光信号として多重化し、多重化した光信号を前記メモリデバイスをアクセスするために出力するメモリコントローラと、
前記メモリコントローラからの多重化された光信号を元の光信号に分離し、分離した光信号を電気信号に変換し、変換した電気信号を前記メモリデバイスに出力するメモリインタフェースユニットとを備え、
前記メモリコントローラは、前記メモリデバイス毎に波長が異なる光信号を生成し、生成した光信号を多重化し、
前記メモリインタフェースユニットは、多重化された光信号を分離し、変換される電気信号の前記メモリデバイスへの出力先を、分離した光信号の波長に応じて決めることを特徴とするメモリシステム。
【請求項２】
請求項１記載のメモリシステムにおいて、
前記アクセス信号は、電気信号であり、
前記メモリコントローラは、
前記電気信号を前記光信号に変換する第１電気／光変換器と、
前記電気／光変換部により変換された前記光信号を多重化する第１光合波器とを備え、
前記メモリインタフェースユニットは、
前記第１光合波器により多重化された前記光信号を、元の光信号に分離する第１光分波器と、
分離された光信号を電気信号に変換する第１光／電気変換器とを備えていることを特徴とするメモリシステム。
【請求項３】
請求項２記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される電気信号を波長が互いに異なる光信号に変換する第２電気／光変換器と、
前記第２電気／光変換部により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を電気信号に変換する第２光／電気変換器とを備えていることを特徴とするメモリシステム。
【請求項４】
請求項２記載のメモリシステムにおいて、
前記メモリコントローラは、並列のアクセス信号を直列信号にそれぞれ変換し、変換した直列信号を前記第１電気／光変換器に出力する第１シリアライザを備え、
前記メモリインタフェースユニットは、前記第１光／電気変換器により変換された直列信号を並列信号に変換する第１デシリアライザを備えていることを特徴とするメモリシステム。
【請求項５】
請求項４記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される並列の電気信号を直列信号にそれぞれ変換する第２シリアライザと、
前記第２シリアライザから出力される直列信号を波長が互いに異なる光信号にそれぞれ変換する第２電気／光変換器と、
前記第２電気／光変換部により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を電気信号に変換する第２光／電気変換器と、
前記第２光／電気変換器により変換された直列の電気信号を並列信号に変換する第２デシリアライザを備えていることを特徴とするメモリシステム。
【請求項６】
請求項２記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、前記第１光／電気変換部により変換された電気信号のタイミングを調整する第１タイミング調整器を備えていることを特徴とするメモリシステム。
【請求項７】
請求項１記載のメモリシステムにおいて、
前記アクセス信号は、光信号であり、
前記メモリコントローラは、
前記アクセス信号の波長を、アクセスするメモリデバイス毎に異なる波長に変換する第１波長変換器と、
前記第１波長変換器により変換された光信号を多重化する第１光合波器とを備え、
前記メモリインタフェースユニットは、
前記第１光合波器により多重化された前記光信号を、元の光信号に分離する第１光分波器と、
分離された光信号を電気信号に変換する第１光／電気変換器とを備えていることを特徴とするメモリシステム。
【請求項８】
請求項１記載のメモリシステムにおいて、
前記メモリデバイスは、コマンド体系が互いに異なる異種のメモリデバイスであることを特徴とするメモリシステム。
【請求項９】
請求項１記載のメモリシステムにおいて、
前記メモリコントローラは、前記メモリデバイスの少なくとも１つに対して、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して出力し、
前記メモリデバイスの少なくとも１つは、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して受信することを特徴とするメモリシステム。
【請求項１０】
請求項１記載のメモリシステムにおいて、
前記メモリデバイス少なくとも１つは、独立に動作可能な複数のメモリブロックを備え、
前記メモリコントローラは、前記メモリブロックを有するメモリデバイスに対して前記メモリブロック毎に独立した前記アクセス信号を出力し、
前記メモリブロックを有するメモリデバイスは、前記メモリブロック毎に独立した前記アクセス信号を受信することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスと、メモリデバイスをアクセスするためのメモリコントローラとを有するメモリシステムに関する。
【背景技術】
【０００２】
ＣＰＵ等のマイクロコントローラの性能は、年々向上している。これに伴い、マイクロコントローラによりアクセスされるメモリデバイスおよびメモリコントローラも性能を向上する必要がある。具体的には、マイクロコントローラとメモリデバイス間でのデータ信号等の伝送レート（バンド幅）を向上する必要がある。伝送レートを向上するために、ある種のメモリデバイスは、データ信号のビット数を増やしている。別のメモリデバイスは、高い周波数のクロックを用いて直列のデータ信号を伝送するインタフェース回路を搭載している。さらに、高い周波数のクロックを用いて複数ビットからなるデータ信号を伝送するインタフェース回路が検討されている。
【０００３】
また、従来のメモリデバイスのインタフェース回路は、電気信号を用いている。電気信号の伝送レートの上限は、１０Ｇｂｐｓ程度と言われており、これを超える伝送レートが必要な場合、光信号等を用いた新たなインタフェース回路を検討する必要がある。
【０００４】
例えば、マイクロコントローラとメモリコントローラとの間に、光インタフェースを適用する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−６４９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、メモリコントローラとメモリデバイスとの間のインタフェースの詳細は、記載されていない。すなわち、メモリコントローラとメモリデバイスとの間で伝送される信号の伝送レート向上する手法は、開示されていない。
【０００６】
本発明の目的は、メモリコントローラとメモリデバイスとの間で伝送される信号の伝送レートを、最小限のコストで向上することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態では、メモリコントローラは、複数ビットからなるアクセス信号を光信号として多重化し、多重化した光信号を複数のメモリデバイスをアクセスするために出力する。この際、メモリコントローラは、メモリデバイス毎に波長が異なる光信号を生成し、生成した光信号を多重化する。多重化により信号の伝送レートは向上する。メモリインタフェースユニットは、メモリコントローラからの多重化された光信号を元の光信号に分離し、分離した光信号を電気信号に変換する。この際、メモリインタフェースユニットは、変換した電気信号のメモリデバイスへの出力先を、分離した光信号の波長に応じて決める。これにより、メモリコントローラは、アクセスするメモリデバイスを識別する信号を、メモリインタフェースユニットに伝送する必要がない。メモリインタフェースユニットは、アクセスするメモリデバイスを識別するためのデコード回路を形成する必要がない。したがって、メモリコントローラとメモリデバイスとの間で伝送される信号の伝送レートを、最小限のコストで向上できる。
【０００８】
本発明の一形態における好ましい例では、メモリコントローラにおいて、第１電気／光変換器は、アクセス信号（電気信号）を光信号に変換する。第１光合波器は、第１電気／
光変換器により変換された光信号を多重化する。メモリインタフェースユニットにおいて、第１光分波器は、第１光合波器により多重化された光信号を、元の光信号に分離する。第１光／電気変換器は、分離された光信号を電気信号に変換する。これにより、メモリコントローラからメモリインタフェースユニットに伝送される信号の伝送レートを向上できる。
【０００９】
本発明の一形態における好ましい例では、メモリインタフェースユニットにおいて、第２電気／光変換器は、メモリデバイスから出力される電気信号を波長が互いに異なる光信号に変換する。第２光合波器は、第２電気／光変換器により変換された光信号を多重化する。メモリコントローラにおいて、第２光分波器は、第２光合波器により多重化された光信号を、元の光信号に分離する。第２光／電気変換器は、分離された光信号を電気信号に変換する。これにより、メモリインタフェースユニットからメモリコントローラに伝送される信号の伝送レートを向上できる。
【００１０】
本発明の一形態における好ましい例では、メモリコントローラにおいて、第１シリアライザは、並列のアクセス信号を直列信号にそれぞれ変換し、変換した直列信号を第１電気／光変換器に出力する。メモリインタフェースユニットにおいて、第１デシリアライザは、第１光／電気変換器により変換された直列信号を並列信号に変換する。これにより、第１電気／光変換器および第１光／電気変換器の数を減らすことができ、第１光合波器および第１光分波器の回路規模を削減できる。すなわち、メモリコントローラからメモリインタフェースユニットに信号を伝送するためのコストを削減できる。
【００１１】
本発明の一形態における好ましい例では、メモリインタフェースユニットにおいて、第２シリアライザは、メモリデバイスから出力される並列の電気信号を直列信号にそれぞれ変換し、第２電気／光変換器に出力する。メモリコントローラにおいて、第２デシリアライザは、第２光／電気変換器により変換された直列の電気信号を並列信号に変換する。これにより、第２電気／光変換器および第２光／電気変換器の数を減らすことができ、第２光合波器および第２光分波器の回路規模を削減できる。すなわち、メモリインタフェースユニットからメモリコントローラに信号を伝送するためのコストを削減できる。
【００１２】
本発明の一形態における好ましい例では、メモリインタフェースユニットにおいて、第１タイミング調整器は、第１光／電気変換器により変換された電気信号のタイミングを調整する。例えば、第１タイミング調整器は、同種の電気信号のスキューを取り除くデスキュー回路と、デスキュー回路によりスキューが取り除かれた電気信号のサイクルを互いに合わせるサイクル調整回路とを有している。これにより、光伝送により信号の位相がずれた場合にも伝送レートを下げることなく正しい信号を送受信できる。特に、メモリコントローラとメモリデバイスとの距離が大きい等、信号の位相がずれやすい環境においても、伝送レートを下げることなく正しい信号を送受信できる。
【００１３】
本発明の一形態における好ましい例では、メモリコントローラにおいて、第１波長変換器は、アクセス信号（光信号）の波長を、アクセスするメモリデバイス毎に異なる波長に変換する。第１光合波器は、第１波長変換器により変換された光信号を多重化する。メモリインタフェースユニットにおいて、第１光分波器は、第１光合波器により多重化された光信号を、元の光信号に分離する。第１光／電気変換器は、分離された光信号を電気信号に変換する。これにより、メモリコントローラが光信号を扱う場合にも、光ケーブルにより複数のメモリデバイスをアクセスできる。この結果、最小限のコストで信号の伝送レートを向上できる。
【００１４】
本発明の一形態における好ましい例では、コマンド体系が互いに異なる異種のメモリデバイスに入出力される信号が多重化され伝送される。したがって、信号の伝送レートを向
上できる。
【００１５】
本発明の一形態における好ましい例では、メモリコントローラは、メモリデバイスの少なくとも１つに対して、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して出力する。メモリデバイスの少なくとも１つは、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して受信する。メモリデバイスの読み出し動作および書き込み動作を独立して実行できるため、信号の伝送レートをさらに向上できる。
【００１６】
本発明の一形態における好ましい例では、メモリデバイス少なくとも１つは、独立に動作可能な複数のメモリブロックを有している。メモリコントローラは、メモリブロックを有するメモリデバイスに対してメモリブロック毎に独立したアクセス信号を出力する。メモリブロックを有するメモリデバイスは、メモリブロック毎に独立したアクセス信号を受信する。メモリブロックを独立にアクセスできるため、信号の伝送レートをさらに向上できる。
【発明の効果】
【００１７】
メモリコントローラとメモリデバイスとの間で伝送される信号の伝送レートを、最小限のコストで向上できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１９】
図１は、本発明の第１の実施形態を示している。この実施形態では、メモリシステムＭＳＹＳは、メモリコントローラＭＣＮＴおよびメモリモジュールＭＯＤＵＬＥにより構成されている。メモリモジュールＭＯＤＵＬＥは、１本の光ケーブルＯＰＴによりメモリコントローラＭＣＮＴに接続されている。メモリコントローラＭＣＮＴは、ＣＰＵ（マイクロプロセッサ）、ＤＭＡＣおよび周辺デバイスＰＥＲＩ１−２とともにシステムバスＳＢＵＳに接続されている。システムバスＳＢＵＳは電気的インタフェースを有している。
【００２０】
メモリコントローラＭＣＮＴは、光変換ユニットＯＰＴＵ１および図示しない光コネクタを、プリント基板等に搭載して形成されている。メモリモジュールＭＯＤＵＬＥは、メモリインタフェースユニットＭＩＦＵおよびメモリデバイスＭＥＭ（ＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤ）を、プリント基板等に搭載して形成されている。メモリインタフェースユニットＭＩＦＵは、光変換ユニットＯＰＴＵ２および図示しない光コネクタを搭載して形成されている。メモリデバイスＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤは、高速ＳＲＡＭ、フラッシュメモリＦＬＡＳＨ、ＤＲＡＭ、ＤＲＡＭである。
【００２１】
メモリデバイスＭＥＭは、クロック同期式でもクロック非同期式でもよい。メモリモジュールＭＯＤＵＬＥにクロック同期式のメモリデバイスＭＥＭを搭載する場合、クロック信号を供給する必要がある。この場合、クロック信号の周波数は、メモリデバイスＭＥＭ毎に異なっていてもよい。クロック信号は、光ケーブルＯＰＴを介して供給してもよく、別のケーブル（電気ケーブルまたは光ケーブル）を介して供給してもよい。
【００２２】
本発明では、メモリデバイスＭＥＭは、メモリコントローラＭＣＮＴを介してＣＰＵおよびＤＭＡＣによりアクセスされる。メモリコントローラＭＣＮＴとメモリモジュールＭＯＤＵＬＥの間では、情報は、光信号を用いて伝送される。光伝送は、例えば、ＷＤＭ（Wavelength Division Multiplex）方式を用いて行われる。本発明に適用可能なＷＤＭ方式
として、例えば、ＤＷＤＭ（Dense ＷＤＭ）およびＣＷＤＭ（Coarse ＷＤＭ）等がある。これにより、４つのメモリデバイスＭＥＭをアクセスするための多ビットからなるアクセス信号を、１本の光ケーブルＯＰＴにより伝送できる。ここで、アクセス信号は、メモリデバイスＭＥＭをアクセスするコマンド信号の他に、メモリデバイスＭＥＭに書き込まれるデータ信号およびメモリデバイスＭＥＭから読み出されるデータ信号を含んでいる。
【００２３】
メモリデバイスＭＥＭＡ（ＳＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤＡ、アドレス信号ＡＤＡおよびデータ信号ＤＴＡがある。例えば、コマンド信号ＣＭＤＡは、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥにより構成される。メモリデバイスＭＥＭＢ（ＦＬＡＳＨ）へのアクセス信号として、コマンド信号ＣＭＤＢおよびデータ信号ＤＴＢがある。例えば、コマンド信号ＣＭＤＢは、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、チップイネーブル信号／ＣＥ等により構成される。
【００２４】
メモリデバイスＭＥＭＣ（ＤＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤＣ、アドレス信号ＡＤＣおよびデータ信号ＤＴＣがある。同様に、メモリデバイスＭＥＭＤ（ＤＲＡＭ）へのアクセス信号として、コマンド信号ＣＭＤＤ、アドレス信号ＡＤＤ、データ信号ＤＴＤがある。例えば、コマンド信号ＣＭＤＣ、ＣＭＤＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ等によりそれぞれ構成される。
【００２５】
図２は、図１に示したメモリコントローラＭＣＮＴの詳細を示している。メモリコントローラＭＣＮＴは、論理回路ＬＯＧＩＣおよび光変換ユニットＯＰＴＵ１を有している。論理回路ＬＯＧＩＣは、電気的なデジタル回路である。論理回路ＬＯＧＩＣは、システムバスＳＢＵＳを介して供給されるアクセス信号（ＣＭＤＡ１−３、ＡＤＡ０−２等）を光変換ユニットＯＰＴＵ１に出力する。また、論理回路ＬＯＧＩＣは、光変換ユニットＯＰＴＵ１を介して受けるメモリデバイスＭＥＭ（ＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤ）からの読み出しデータＲＤＴ（ＲＤＴＡ、ＲＤＴＢ、ＲＤＴＣ、ＲＤＴＤ；図では、ＲＤＴＤ１３−１５のみを示す）をシステムバスＳＢＵＳに出力する。
【００２６】
例えば、メモリデバイスＭＥＭＡをアクセスするためのコマンド信号ＣＭＤＡは、３ビット（ＣＭＤＡ１−３）である。メモリデバイスＭＥＭＡをアクセスするアドレス信号ＡＤＡは、２２ビット（ＡＤＡ０−２１）である。メモリデバイスＭＥＭＡに書き込まれるデータ信号ＤＴＡは、１６ビットである。データ信号ＤＴＡは、書き込みデータ信号ＷＤＴＡ０−１５および読み出しデータ信号ＲＤＴＡ０−１５として論理回路ＬＯＧＩＣに入出力される。他のメモリデバイスＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤも同様に、複数ビットからなるコマンド信号およびデータ信号等が入出力される。
【００２７】
光変換ユニットＯＰＴＵ１は、複数の第１電気／光変換器Ｅ／Ｏ１、複数の第２光／電気変換器Ｏ／Ｅ２、第１光合波器ＯＰＴＭＵＬ１および第２光分波器ＯＰＴＤＭＵＬ２を有している。電気／光変換器Ｅ／Ｏ１は、論理回路ＬＯＧＩＣから供給されるアクセス信号の各ビットに対応して配置されている。各電気／光変換器Ｅ／Ｏ１は、アクセス信号の各ビットを所定の波長λ（λ１−６等）の光信号に変換する。このように、電気／光変換器Ｅ／Ｏ１から出力される光信号の波長λは、アクセス（読み書き）するメモリデバイスＭＥＭ毎に異なっている。
【００２８】
光合波器ＯＰＴＭＵＬは、電気／光変換器Ｅ／Ｏ１からの光信号を多重化し、多重化した光信号を光ケーブルＯＰＴに出力する。光分波器ＯＰＴＤＭＵＬは、光ケーブルＯＰＴを介して受信する多重化された光信号（読み出しデータ信号ＲＤＴ）を分離し、分離した光信号を光／電気変換器Ｏ／Ｅ２に出力する。光／電気変換器Ｏ／Ｅ２は、光分波器ＯＰ
ＴＤＭＵＬからの光信号を電気信号に変換する。
【００２９】
図３は、図１に示したメモリインタフェースユニットＭＩＦＵの詳細を示している。メモリインタフェースユニットＭＩＦＵは、第１光分波器ＯＰＴＤＭＵＬ１、第２光合波器ＯＰＴＭＵＬ２、複数の第１光／電気変換器Ｏ／Ｅ１、および複数の第２電気／光変換器Ｅ／Ｏ２を有している。
【００３０】
光分波器ＯＰＴＤＭＵＬ１は、光ケーブルＯＰＴを介して受信する多重化された光信号（アクセス信号）を分離し、分離した光信号を光／電気変換器Ｏ／Ｅ１に出力する。光／電気変換器Ｏ／Ｅ１は、光分波器ＯＰＴＤＭＵＬ１により分離された光信号を電気信号（アクセス信号）に変換し、対応するメモリデバイスＭＥＭに出力する。すなわち、光分波器ＯＰＴＤＭＵＬ１は、光信号の波長λに応じて、受けた光信号のメモリデバイスＭＥＭへの出力先を決める機能を有している。
【００３１】
電気／光変換器Ｅ／Ｏ２は、メモリデバイスＭＥＭから読み出されたデータ信号ＲＤＴを波長が互いに異なる光信号に変換する。光合波器ＯＰＴＭＵＬ２は、電気／光変換器Ｅ／Ｏ２からの光信号を多重化し、多重化した光信号を光ケーブルＯＰＴに出力する。
【００３２】
メモリインタフェースユニットＭＩＦＵは、メモリコントローラＭＣＮＴから見ると論理的に透過している（トランスペアレント性）。すなわち、メモリコントローラＭＣＮＴによるメモリインタフェースユニットＭＩＦＵを介するアクセスは、各メモリデバイスＭＥＭが直接アクセスされるのと等価である。
【００３３】
以上、第１の実施形態では、メモリコントローラＭＣＮＴは、アクセスするメモリデバイスＭＥＭを識別する信号を、メモリインタフェースユニットＭＩＦＵに伝送する必要がない。メモリインタフェースユニットＭＩＦＵは、アクセスするメモリデバイスＭＥＭを識別するためのデコード回路等を形成する必要がない。したがって、メモリコントローラＭＣＮＴとメモリデバイスＭＥＭとの間で伝送される信号の伝送レートを、最小限のコストで向上できる。
【００３４】
図４および図５は、本発明の第２の実施形態におけるメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図４に示すように、メモリコントローラＭＣＮＴは、第１電気／光変換器Ｅ／Ｏ１の入力に直列に接続された第１エンコーダＥＮＣ１および第１シリアライザＳＥＲ１と、第２光／電気変換器Ｏ／Ｅ２の出力に直列に接続された第２デシリアライザＤＥＳ２および第２デコーダＤＥＣ２とを有している。
【００３５】
図５に示すように、メモリインタフェースユニットＭＩＦＵは、第１光／電気変換器Ｏ／Ｅ１の出力に直列に接続された第１デシリアライザＤＥＳ１および第１デコーダＤＥＣ１と、第２電気／光変換器Ｅ／Ｏ２の入力に直列に接続された第２エンコーダＥＮＣ２および第２シリアライザＳＥＲ２とを有している。すなわち、この実施形態では、電気信号は、光信号に変換される前にシリアライザＳＥＲ１、ＳＥＲ２により並列直列変換される。光信号は電気信号に変換された後に、デシリアライザＤＥＳ１−２により直列並列変換される。その他の構成は、第１の実施形態と同じである。
【００３６】
図４において、エンコーダＥＮＣ１は、例えば、８Ｂ１０Ｂエンコーダである。シリアライザＳＥＲ１は、エンコーダＥＮＣ１により符号化された並列のアクセス信号を直列信号に変換する。電気／光変換器Ｅ／Ｏ１は、直列に変換された信号を所定の波長λの光信号に変換する。
【００３７】
電気／光変換器Ｏ／Ｅ１および光分波器ＯＰＴＤＭＵＬ２から出力される光信号の波長λ１−１５は、アクセス（読み書き）するメモリデバイスＭＥＭ毎に互いに異なっている。具体的には、メモリデバイスＭＥＭＡのアクセスには、波長λ１、λ２、λ３、λ１２が使用される。メモリデバイスＭＥＭＢのアクセスには、波長λ４、λ５、λ１３が使用される。メモリデバイスＭＥＭＣのアクセスには、波長λ６、λ７、λ８、λ１４が使用される。メモリデバイスＭＥＭＤのアクセスには、波長λ９、λ１０、λ１１、λ１５が使用される。
【００３８】
光合波器ＯＰＴＭＵＬ１は、電気／光変換器Ｅ／Ｏ１からの光信号（λ１−１１）を多重化し、多重化した光信号を光ケーブルＯＰＴに出力する。光分波器ＯＰＴＤＭＵＬ２は、光ケーブルＯＰＴを介して受信する多重化された光信号（読み出しデータ信号ＲＤＴ）を分離し、分離した光信号（λ１２−１５）を光／電気変換器Ｏ／Ｅ２に出力する。光／電気変換器Ｏ／Ｅ２は、光分波器ＯＰＴＤＭＵＬ２からの光信号を電気信号（直列信号）に変換する。デシリアライザＤＥＳ２は、光／電気変換器Ｏ／Ｅ２により変換された直列の信号を並列の信号に変換する。デコーダＤＥＣ２は、例えば、１０Ｂ８Ｂデコーダである。
【００３９】
図５において、光分波器ＯＰＴＤＭＵＬ１は、光ケーブルＯＰＴを介して受信する多重化された光信号（アクセス信号）を分離し、分離した光信号（λ１−１１）を光／電気変換器Ｏ／Ｅ１に出力する。光合分波器により分離された光信号λ１−３は、メモリデバイスＭＥＭＡのアクセス信号である。同様に、光信号λ４−５、λ６−８、λ９−１１は、それぞれメモリデバイスＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤのアクセス信号である。すなわち、光分波器ＯＰＴＤＭＵＬ１は、光信号の波長に応じて、受けた光信号のメモリデバイスＭＥＭへの出力先を決める機能を有している。
【００４０】
光／電気変換器Ｏ／Ｅ１、デシリアライザＤＥＳ１、デコーダＤＥＣ１、エンコーダＥＮＣ２、シリアサイザＳＥＲ２および電気／光変換器Ｅ／Ｏ２の機能は、上述した図４の光／電気変換器Ｏ／Ｅ２、デシリアライザＤＥＳ２、デコーダＤＥＣ２、エンコーダＥＮＣ１、シリアサイザＳＥＲ１および電気／光変換器Ｅ／Ｏ１の機能と同じである。光合波器ＯＰＴＭＵＬ２は、電気／光変換器Ｅ／Ｏ２からの光信号（λ１２−１５）を多重化し、多重化した光信号を光ケーブルＯＰＴに出力する。
【００４１】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、シリアライザＳＥＲ１−２により直列信号に変換した電気信号を光信号に変換して伝送することで、光伝送に使用する波長の数を減らすことができる。このため、電気／光変換器Ｅ／Ｏ１−２、光／電気変換器Ｏ／Ｅ１−２の数を減らすことができる。また、光合波器ＯＰＴＭＵＬ１−２、光分波器ＯＰＴＤＭＵＬ１−２の構成を簡易にできる。この結果、高い伝送レートを有するメモリシステムを低いコストで構成できる。
【００４２】
図６および図７は、本発明の第３の実施形態におけるメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図７に示すように、メモリインタフェースユニットＭＩＦＵのデコーダＤＥＣ１の出力に第１タイミング調整器ＴＡＤＪ１が接続されている。図６に示すように、メモリコントローラＭＣＮＴのデコーダＤＥＣ２の出力に第２タイミング調整器ＴＡＤＪ２が接続されている。その他の構成は、第２の実施形態と同じである。タイミング調整器ＴＡＤＪ１−２は、メモリデバイスＭＥＭ毎に形成されている。
【００４３】
図８は、図７に示したメモリデバイスＭＥＭＡに対応するタイミング調整器ＴＡＤＪ１の詳細を示している。タイミング調整器ＴＡＤＪ１は、２つのデスキュー回路ＤＥＳＫＷおよび２つのウインドウ調整回路ＷＮＤＡＤＪを有している。
【００４４】
デスキュー回路ＤＥＳＫＷの一方は、コマンド信号ＣＭＤＡ（ＣＭＤＡ１−３）およびアドレス信号ＡＤＡ（ＡＤＡ０−１７）を受け、これ等信号のスキュー（信号のエッジのずれ）を除去する。デスキュー回路ＤＥＳＫＷの他方は、書き込みデータ信号ＷＤＴＡ（ＷＤＴＡ０−１５）を受け、これ等信号のスキューを除去する。ウインドウ調整回路ＷＮＤＡＤＪの一方は、スキューが除去されたコマンド信号ＣＭＤＡおよびアドレス信号ＡＤＡを受け、これ等信号のサイクルのずれを補正する。ウインドウ調整回路ＷＮＤＡＤＪの他方は、スキューが除去された書き込みデータ信号ＷＤＴＡを受け、これ等信号のサイクルのずれを補正する。
【００４５】
特に図示していないが、読み出しデータ信号ＲＤＴ（ＲＤＴＡ、ＲＤＴＢ、ＲＤＴＣ、ＲＤＴＤ）を受けるタイミング調整器ＴＡＤＪ２（図６）は、タイミング調整器ＴＡＤＪ１と同様に、デスキュー回路ＤＥＳＫＷおよびウインドウ調整回路ＷＮＤＡＤＪを有している。タイミング調整器ＴＡＤＪ２は、読み出しデータ信号ＲＤＴのスキューを除去し、サイクルのずれを調整する。
【００４６】
メモリデバイスＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤに対応するタイミング調整器ＴＡＤＪ１−２も、図８とほぼ同じ構成である。すなわち、タイミング調整器ＴＡＤＪ１は、コマンド信号ＣＭＤ、アドレス信号ＡＤ、書き込みデータ信号ＷＤＴまたは読み出しデータ信号ＲＤＴに対応するデスキュー回路ＤＥＳＫＷおよびウインドウ調整回路ＷＮＤＡＤＪと、書き込みデータ信号ＷＤＴに対応するデスキュー回路ＤＥＳＫＷおよびウインドウ調整回路ＷＮＤＡＤＪとを有している。
【００４７】
電気／光変換、光伝送および光／電気変換により、信号の位相が大きくずれた場合にも、メモリコントローラＭＣＮＴは、タイミング調整器ＴＡＤＪ１−２によりメモリデバイスＭＥＭＡに正しい信号を供給でき、メモリデバイスＭＥＭから正しいデータ信号を受信できる。
【００４８】
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、光伝送により信号の位相がずれた場合にも伝送レートを下げることなく正しい信号を送受信できる。特に、メモリコントローラＭＣＮＴとメモリシステムＭＳＹＳ（メモリデバイスＭＥＭ）との距離が大きい等、信号の位相がずれやすい環境においても、伝送レートを下げることなく正しい信号を送受信できる。
【００４９】
図９および図１０は、本発明の第４の実施形態におけるメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの詳細を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５０】
この実施形態のメモリシステムは、第１の実施形態のメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵにタイミング調整器ＴＡＤＪ２、ＴＡＤＪ１を形成して構成されている。その他の構成は、第１の実施形態と同じである。第４の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００５１】
図１１および図１２は、本発明の第５の実施形態におけるメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの詳細を示している。第１の実施形態で説
明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５２】
この実施形態では、メモリデバイスＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤ毎に、光合波器ＯＰＴＭＵＬ１−２および光分波器ＯＰＴＤＭＵＬ１−２が形成されている。また、メモリデバイスＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤ毎に、光ケーブルＯＰＴＡ、ＯＰＴＢ、ＯＰＴＣ、ＯＰＴＤが配線されている。その他の構成は、第１の実施形態と同じである。
【００５３】
光合波器ＯＰＴＭＵＬ１−２により多重化される光信号の波長λは、電気／光変換器Ｏ／Ｅ１−２毎に変えてもよい。この場合、第１の実施形態と同じ電気／光変換器Ｏ／Ｅ１−２を使用できる。あるいは、光信号の波長λは、光ケーブルＯＰＴＡ、ＯＰＴＢ、ＯＰＴＣ、ＯＰＴＤ毎に変えてもよい。この場合、メモリデバイスＭＥＭに対応して配置される光合波器ＯＰＴＭＵＬ１−２、光分波器ＯＰＴＤＭＵＬ１−２および電気／光変換器Ｏ／Ｅ１−２を共通にできる。
【００５４】
以上、第５の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリデバイスＭＥＭ毎に主要な回路および光ケーブルＯＰＴを独立に構成することで、メモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵを、接続するメモリデバイスＭＥＭに応じて容易に設計変更できる。
【００５５】
図１３は、本発明の第６の実施形態におけるメモリコントローラＭＣＮＴの詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５６】
この実施形態では、メモリコントローラＭＣＮＴの論理回路ＬＯＧＩＣは、光信号を伝送する光デジタル回路である。このため、論理回路ＬＯＧＩＣは、光変換ユニットＯＰＴＵ１に光信号を出力し、光変換ユニットＯＰＴＵ１から光信号を受ける。論理回路ＬＯＧＩＣ内で伝送される光信号の波長は、信号にかかわらず全て同じである。その他の構成は、第１の実施形態と同じである。メモリモジュールＭＯＤＵＬＥのメモリインタフェースユニットＭＩＦＵは、上述した図３と同じである。図１に示したシステムバスＳＢＵＳは、電気インタフェースまたは光インタフェースの何れでもよい。
【００５７】
光変換ユニットＯＰＴＵ１は、論理回路ＬＯＧＩＣからの光信号を所定の波長（例えば、λ１−６）の光信号にそれぞれ変換し、光合波器ＯＰＴＭＵＬ１に出力する波長変換器ＷＣＯＮＶ１と、光分波器ＯＰＴＤＭＵＬ２からの光信号の波長を論理回路ＬＯＧＩＣで使用する波長に変換する波長変換器ＷＣＯＮＶ２とを有している。光合波器ＯＰＴＭＵＬ１に供給されるアクセス信号（コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＷＤＴ）と光信号の波長との関係、および光分波器ＯＰＴＤＭＵＬ２から出力される読み出しデータ信号ＲＤＴと光信号の波長の関係は、第１の実施形態と同じである。
【００５８】
以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、論理回路ＬＯＧＩＣが光信号を扱う場合にも、１本の光ケーブルＯＰＴにより複数のメモリデバイスＭＥＭをアクセスできる。この結果、信号の伝送レートを向上できる。
【００５９】
図１４は、本発明の第７の実施形態におけるメモリコントローラＭＣＮＴの詳細を示している。第１、第２および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、波長変換
器ＷＣＯＮＶ１の入力に光シリアライザＯＳＥＲ１が接続され、波長変換器ＷＣＯＮＶ２の出力に光デシリアライザＯＤＥＳ２が接続されている。
【００６０】
すなわち、この実施形態では、論理回路ＬＯＧＩＣから出力される並列の光信号は、光シリアライザＯＳＥＲ１により、直列の光信号に変換され、波長変換器ＷＣＯＮＶ１に供給される。同様に、波長変換器ＷＣＯＮＶ２から出力される直列の光信号は、光デシリアライザＯＤＥＳ２により並列の光信号に変換され、論理回路ＬＯＧＩＣに出力される。その他の構成は、第６の実施形態と同じである。
【００６１】
メモリモジュールＭＯＤＵＬＥのメモリインタフェースユニットＭＩＦＵは、上述した図５と同じである。図１に示したシステムバスＳＢＵＳは、電気インタフェースまたは光インタフェースの何れでもよい。第７の実施形態においても、上述した第１、第２および第６の実施形態と同様の効果を得ることができる。
【００６２】
図１５は、本発明の第８の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリデバイスＭＥＭＣ（ＤＲＡＭ）は、読み出し動作用のアクセス信号（読み出しコマンド信号ＲＣＭＤＣおよび読み出しアドレス信号ＲＡＤＣ）と書き込み動作用のアクセス信号（書き込みコマンド信号ＷＣＭＤＣおよび書き込みアドレス信号ＷＡＤＣ）とを互いに独立して受信する。メモリデバイスＭＥＭＣからの読み出しデータ信号ＲＤＴＣおよびメモリデバイスＭＥＭＣへの書き込みデータ信号ＷＤＴＣも、互いに独立に送受信される。これ等信号を伝送するための信号線ＲＣＭＤＣ、ＲＡＤＣ、ＲＤＴＣと、信号線ＷＣＭＤＣ、ＷＡＤＣ、ＷＤＴＣは、メモリモジュールＭＯＤＵＬＥ上で独立に配線されている。メモリデバイスＭＥＭＣは、読み出しアクセス信号と書き込みアクセス信号とを同時に受けたときに、アクセスの優先順を決めるためのアービタＡＲＢを有している。アービタＡＲＢは、決定した優先順にしたがって、メモリセルアレイＡＲＹを順次にアクセスする。
【００６３】
メモリコントローラＭＣＮＴは、互いに独立のアクセス信号ＲＣＭＤＣ、ＲＡＤＣ、ＲＤＴＣおよびアクセス信号ＷＣＭＤＣ、ＷＡＤＣ、ＷＤＴＣを光ケーブルＯＰＴを介して送受信する機能を有している。メモリインタフェースユニットＭＩＦＵは、互いに独立のアクセス信号ＲＣＭＤＣ、ＲＡＤＣ、ＲＤＴＣおよびアクセス信号ＷＣＭＤＣ、ＷＡＤＣ、ＷＤＴＣを光ケーブルＯＰＴを介して送受信する機能を有している。また、メモリインタフェースユニットＭＩＦＵは、互いに独立のアクセス信号ＲＣＭＤＣ、ＲＡＤＣ、ＲＤＴＣおよびアクセス信号ＷＣＭＤＣ、ＷＡＤＣ、ＷＤＴＣをメモリデバイスＭＥＭＣに送受信する機能を有している。この実施形態は、第１−第６の実施形態のメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの何れかに適用できる。
【００６４】
以上、第８の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリデバイスＭＥＭＣの読み出し動作および書き込み動作を独立して実行できるため、信号の伝送レートをさらに向上できる。
【００６５】
図１６は、本発明の第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリデバイスＭＥＭＣ（ＤＲＡＭ）は、互いに独立に動作するバンクＢＫ１、ＢＫ２（メモリブロック）を有している。また、メモリデバイスＭＥＭＣは、バンクＢＫ１用のアクセス信号（コマンド信号ＣＭＤＣ１およびアドレス信号ＡＤＣ１）とバンクＢＫ２用のアクセス信号（コマンド信号ＣＭＤＣ２およびアドレス信号ＡＤＣ２）とを互いに独立して受信する。バンクＢＫ１に対するデータ信号ＤＴＣ１およびバンクＢＫ２に対するデータ信号ＤＴＣ２も、互いに独立して送受信される。これ等信号を伝送す
るための信号線ＣＭＤＣ１、ＡＤＣ１、ＤＴＣ１と、信号線ＣＭＤＣ２、ＡＤＣ２、ＤＴＣ２は、メモリモジュールＭＯＤＵＬＥ上で独立に配線されている。
【００６６】
メモリコントローラＭＣＮＴは、互いに独立のアクセス信号ＣＭＤＣ１、ＡＤＣ１、ＤＴＣ１およびアクセス信号ＣＭＤＣ２、ＡＤＣ２、ＤＴＣ２を光ケーブルＯＰＴを介して送受信する機能を有している。メモリインタフェースユニットＭＩＦＵは、互いに独立のアクセス信号ＣＭＤＣ１、ＡＤＣ１、ＤＴＣ１およびアクセス信号ＣＭＤＣ２、ＡＤＣ２、ＤＴＣ２を光ケーブルＯＰＴを介して送受信する機能を有している。また、メモリインタフェースユニットＭＩＦＵは、互いに独立のアクセス信号ＣＭＤＣ１、ＡＤＣ１、ＤＴＣ１およびアクセス信号ＣＭＤＣ２、ＡＤＣ２、ＤＴＣ２をメモリデバイスＭＥＭＣに送受信する機能を有している。この実施形態は、第１−第６の実施形態のメモリコントローラＭＣＮＴおよびメモリインタフェースユニットＭＩＦＵの何れかに適用できる。
【００６７】
以上、第９の実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリデバイスＭＥＭＣのバンクＢＫ１−２を独立にアクセスできるため、信号の伝送レートをさらに向上できる。
【００６８】
なお、上述した第３の実施形態では、タイミング調整器ＴＡＤＪ１−２を、デスキュー回路ＤＥＳＫＷおよびウインドウ調整回路ＷＮＤＡＤＪにより構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、タイミング調整器ＴＡＤＪ１−２をデスキュー回路ＤＥＳＫＷのみで構成してもよい。
【００６９】
上述した第８の実施形態では、メモリデバイスＭＥＭＣの信号線を読み出し動作用と書き込み動作用で独立させる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、他のメモリデバイスＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣの信号線を読み出し動作用と書き込み動作用で独立させてもよい。
【００７０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリデバイスと、
複数ビットからなるアクセス信号を光信号として多重化し、多重化した光信号を前記メモリデバイスをアクセスするために出力するメモリコントローラと、
前記メモリコントローラからの多重化された光信号を元の光信号に分離し、分離した光信号を電気信号に変換し、変換した電気信号を前記メモリデバイスに出力するメモリインタフェースユニットとを備え、
前記メモリコントローラは、前記メモリデバイス毎に波長が異なる光信号を生成し、生成した光信号を多重化し、
前記メモリインタフェースユニットは、多重化された光信号を分離し、変換される電気信号の前記メモリデバイスへの出力先を、分離した光信号の波長に応じて決めることを特徴とするメモリシステム。
（付記２）
付記１記載のメモリシステムにおいて、
前記アクセス信号は、電気信号であり、
前記メモリコントローラは、
前記電気信号を前記光信号に変換する第１電気／光変換器と、
前記第１電気／光変換器により変換された前記光信号を多重化する第１光合波器とを備え、
前記メモリインタフェースユニットは、
前記第１光合波器により多重化された前記光信号を、元の光信号に分離する第１光分波器と、
分離された光信号を電気信号に変換する第１光／電気変換器とを備えていることを特徴とするメモリシステム。
（付記３）
付記２記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される電気信号を波長が互いに異なる光信号に変換する第２電気／光変換器と、
前記第２電気／光変換器により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を電気信号に変換する第２光／電気変換器とを備えていることを特徴とするメモリシステム。
（付記４）
付記２記載のメモリシステムにおいて、
前記メモリコントローラは、並列のアクセス信号を直列信号にそれぞれ変換し、変換した直列信号を前記第１電気／光変換器に出力する第１シリアライザを備え、
前記メモリインタフェースユニットは、前記第１光／電気変換器により変換された直列信号を並列信号に変換する第１デシリアライザを備えていることを特徴とするメモリシステム。
（付記５）
付記４記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される並列の電気信号を直列信号にそれぞれ変換する第２シリアライザと、
前記第２シリアライザから出力される直列信号を波長が互いに異なる光信号にそれぞれ変換する第２電気／光変換器と、
前記第２電気／光変換器により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を電気信号に変換する第２光／電気変換器と、
前記第２光／電気変換器により変換された直列の電気信号を並列信号に変換する第２デシリアライザを備えていることを特徴とするメモリシステム。
（付記６）
付記２記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、前記第１光／電気変換器により変換された電気信号のタイミングを調整する第１タイミング調整器を備えていることを特徴とするメモリシステム。
（付記７）
付記６記載のメモリシステムにおいて、
前記第１タイミング調整器は、同種の電気信号のスキューを取り除くデスキュー回路を備えていることを特徴とするメモリシステム。
（付記８）
付記７記載のメモリシステムにおいて、
前記第１タイミング調整器は、前記デスキュー回路によりスキューが取り除かれた電気信号のサイクルを互いに合わせるサイクル調整回路を備えていることを特徴とするメモリシステム。
（付記９）
付記６記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される電気信号を波長が互いに異なる光信号にそれぞれ変換する第２電気／光変換器と、
前記第２電気／光変換器により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を電気信号に変換する第２光／電気変換器と、
前記第２光／電気変換器により変換された電気信号のタイミングを調整する第２タイミング調整器を備えていることを特徴とするメモリシステム。
（付記１０）
付記２記載のメモリシステムにおいて、
前記第１電気／光変換器は、前記アクセス信号の各ビットを互いに異なる波長の光信号に変換することを特徴とするメモリシステム。
（付記１１）
付記１記載のメモリシステムにおいて、
前記アクセス信号は、光信号であり、
前記メモリコントローラは、
前記アクセス信号の波長を、アクセスするメモリデバイス毎に異なる波長に変換する第１波長変換器と、
前記第１波長変換器により変換された光信号を多重化する第１光合波器とを備え、
前記メモリインタフェースユニットは、
前記第１光合波器により多重化された前記光信号を、元の光信号に分離する第１光分波器と、
分離された光信号を電気信号に変換する第１光／電気変換器とを備えていることを特徴とするメモリシステム。
（付記１２）
付記１１記載のメモリシステムにおいて、
前記メモリインタフェースユニットは、
前記メモリデバイスから出力される電気信号を波長が互いに異なる光信号にそれぞれ変換する第２電気／光変換器と、
前記第２電気／光変換器により変換された前記光信号を多重化する第２光合波器とを備え、
前記メモリコントローラは、
前記第２光合波器により多重化された前記光信号を、元の光信号に分離する第２光分波器と、
分離された光信号を共通の波長を有する光信号に変換する第２波長変換器とを備えていることを特徴とするメモリシステム。
（付記１３）
付記１１記載のメモリシステムにおいて、
前記メモリコントローラは、所定数のビットのアクセス信号で構成される並列信号を直列信号に変換し、変換した直列信号を前記波長変換器に出力する光シリアライザを備え、
前記メモリインタフェースユニットは、前記波長変換器により変換された直列の光信号を並列の光信号に変換する光デシリアライザとを備えていることを特徴とするメモリシステム。
（付記１４）
付記１記載のメモリシステムにおいて、
前記メモリデバイスは、コマンド体系が互いに異なる異種のメモリデバイスであることを特徴とするメモリシステム。
（付記１５）
付記１記載のメモリシステムにおいて、
前記メモリコントローラは、前記メモリデバイスの少なくとも１つに対して、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して出力し、
前記メモリデバイスの少なくとも１つは、読み出し動作用のアクセス信号と書き込み動作用のアクセス信号とを互いに独立して受信することを特徴とするメモリシステム。
（付記１６）
付記１５記載のメモリシステムにおいて、
前記メモリコントローラは、前記メモリデバイス少なくとも１つに対するアクセス信号として、読み出し動作用のコマンド信号およびアドレス信号と、書き込み動作用のコマンド信号およびアドレス信号とを互いに独立して受信することを特徴とするメモリシステム。
（付記１７）
付記１記載のメモリシステムにおいて、
前記メモリデバイス少なくとも１つは、独立に動作可能な複数のメモリブロックを備え、
前記メモリコントローラは、前記メモリブロックを有するメモリデバイスに対して前記メモリブロック毎に独立した前記アクセス信号を出力し、
前記メモリブロックを有するメモリデバイスは、前記メモリブロック毎に独立した前記アクセス信号を受信することを特徴とするメモリシステム。
（付記１８）
付記１記載のメモリシステムにおいて、
前記メモリデバイスおよび前記メモリインタフェース部を含むメモリモジュールを備えていることを特徴とするメモリシステム。
【００７１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００７２】
本発明は、メモリデバイスと、メモリデバイスをアクセスするためのメモリコントローラとを有するメモリシステムに適用できる。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコントローラの詳細を示すブロック図である。
【図３】図１に示したメモリインタフェースユニットの詳細を示すブロック図である。
【図４】第２の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図５】第２の実施形態におけるメモリインタフェースユニットの詳細を示すブロック図である。
【図６】第３の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図７】第３の実施形態におけるメモリインタフェースユニットの詳細を示すブロック図である。
【図８】図７に示したメモリデバイスに対応するタイミング調整器の詳細を示すブロック図である。
【図９】第４の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図１０】第４の実施形態におけるメモリインタフェースユニットの詳細を示すブロック図である。
【図１１】第５の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図１２】第５の実施形態におけるメモリインタフェースユニットの詳細を示すブロック図である。
【図１３】第６の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図１４】第７の実施形態におけるメモリコントローラの詳細を示すブロック図である。
【図１５】第８の実施形態を示すブロック図である。
【図１６】第９の実施形態を示すブロック図である。
【符号の説明】
【００７４】
ＡＲＢ‥アービタ；ＢＫ１、ＢＫ２‥バンク；ＤＥＣ１−２‥デコーダ；ＤＥＳ１−２‥デシリアライザ；ＤＥＳＫＷ‥デスキュー回路；ＥＮＣ１−２‥エンコーダ；Ｅ／Ｏ１−２‥電気／光変換器；ＬＯＧＩＣ‥論理回路；ＭＣＮＴ‥メモリコントローラ；ＭＥＭＡ、ＭＥＭＢ、ＭＥＭＣ、ＭＥＭＤ‥メモリデバイス；ＭＩＦＵ‥メモリインタフェースユニット；ＭＯＤＵＬＥ‥メモリモジュール；ＭＳＹＳ‥メモリシステム； Ｏ／Ｅ１−２‥光／電気変換器；ＯＰＴ‥光ケーブル；ＯＰＴＤＭＵＬ１−２‥光分波器；ＯＰＴＭＵＬ１−２‥光合波器；ＯＰＴＵ１−２‥光変換ユニット；ＳＢＵＳ‥システムバス；ＳＥＲ１−２‥シリアライザ；ＴＡＤＪ１−２‥タイミング調整器；ＷＣＯＮＶ１−２‥波長変換器；ＷＮＤＡＤＪ‥ウインドウ調整回路
【図１】
2007219852.tif 000003
【図２】
2007219852.tif 000004
【図３】
2007219852.tif 000005
【図４】
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【図５】
2007219852.tif 000007
【図６】
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【図７】
2007219852.tif 000009
【図８】
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【図９】
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【図１０】
2007219852.tif 000012
【図１１】
2007219852.tif 000013
【図１２】
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【図１３】
2007219852.tif 000015
【図１４】
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【図１５】
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【図１６】
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