(57)【要約】【課題】  拡散層上コンタクトの接合リークの対策として、Ｎ型不純物拡散層２３上、Ｐ型不純物拡散層３３上にそれぞれ同じ型のイオン注入を行う必要がある。レジストマスク削減のため、先ず、層間絶縁膜をマスクとしてＮ型のイオンを全面に注入して、その後、Ｐ型のイオンのみレジストマスクを使用して注入すると、層間絶縁膜３にＮ型及びＰ型のイオンが両方注入された箇所で、膜剥がれや表面荒れ等の問題が生じる。【解決手段】  第１のコンタクト孔２４及び第２のコンタクト孔３４の開口に用いたレジストマスク１０１を除去せず、Ｎ型のイオン注入用のマスクとしても利用する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
一導電型不純物拡散層及び逆導電型不純物拡散層を備えた半導体装置の製造方法において、
半導体基板上に層間絶縁膜を堆積する工程と、
該層間絶縁膜上に第１のレジスト膜を塗布する工程と、
該第１のレジスト膜にリソグラフィ技術を施し前記一導電型不純物拡散層上及び前記逆導電型不純物拡散層上の所望の位置に開口部を有する第１のレジストパターンを形成する工程と、
該第１のレジスト膜をマスクとして前記層間絶縁膜のエッチングを行い前記一導電型不純物拡散層に到達する第１のコンタクト孔と前記逆導電型不純物拡散層前記に到達する第２のコンタクト孔とを形成する工程と、
前記第１のレジスト膜をマスクとして前記第１のコンタクト孔内及び前記第２のコンタクト孔内に一導電型不純物のイオン注入を行い前記一導電型不純物拡散層の表面及び前記逆導電型不純物拡散層の表面に一導電型高濃度不純物拡散層を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記層間絶縁膜上及び前記一導電型高濃度不純物拡散層上に第２のレジスト膜を塗布する工程と、
該第２のレジスト膜にリソグラフィ技術を施し前記第１のコンタクト孔を塞ぎ、かつ前記第２のコンタクト孔上開口部を有する第２のレジストパターンを形成する工程と、
該第２のレジスト膜をマスクとして逆導電型不純物のイオン注入を行い前記逆導電型不純物拡散層表面に逆導電型高濃度不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のレジストパターンは前記層間絶縁膜上に開口部を有しないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のレジスト膜を除去した後に熱処理を施す工程を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にＮ型不純物拡散層及びＰ型不純物拡散層を有する半導体装置において、当該不純物拡散層と引き出し配線との接触抵抗が低減される半導体装置の製造方法に関する。
【背景技術】
【０００２】
二つの相異なる金属、または金属と半導体を物理的・機械的に接触させたとき、その接触部に生じる接触抵抗が問題となる。この点、ＭＯＳ型半導体装置等では不純物拡散層と引き出し配線との接触部に生じる接触抵抗が問題となっている。
【０００３】
一般的に、半導体と金属との接触抵抗は半導体の不純物濃度を高くすることで低減できる。このため、ＭＯＳ型半導体装置等では前記不純物拡散層の表面近傍において不純物濃度を高くすることで接触抵抗を低減している。
【０００４】
すなわち、先ず、層間絶縁膜にコンタクト孔を開口する。次に、該コンタクトホール内に高濃度不純物をイオン注入して前記不純物拡散層の表面近傍に高濃度の不純物拡散層を形成する。次に、熱処理を施し該高濃度の不純物拡散層を活性化する。
【０００５】
この方法において、ＣＭＯＳ型半導体装置等、Ｎ型不純物拡散層とＰ型不純物拡散層とが混在する半導体装置では、コンタクトホールを開口した後にＮ型とＰ型との高濃度不純物をそれぞれ別工程でイオン注入する必要がある。
【０００６】
ここで、第１の従来技術に係る、Ｎ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域を有するＣＭＯＳ型半導体装置の製造方法を示す。
【０００７】
先ず、図７（ａ）の如く、Ｎ型ＭＯＳトランジスタ領域２１にＰウェル２２を、Ｐ型ＭＯＳトランジスタ領域３１にＮウェル３２を、それぞれ半導体基板１に形成する。次に、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法を用いて、前記Ｐウェル２２と前記Ｎウェル３２とを素子分離膜２により分離する。次に、イオン注入を行い、前記Ｐウェル２２内にＮ型不純物拡散層２３を形成し、前記Ｎウェル３２内にＰ型不純物拡散層３３を形成する。その後、前記半導体基板１の全面にＢＰＳＧからなる層間絶縁膜３を堆積する。
【０００８】
次に図７（ｂ）の如く、全面にレジスト膜Ａ１０１を塗布する。
【０００９】
次に図８（ａ）の如く、該レジスト膜Ａ１０１にリソグラフィ技術を施し、前記Ｎ型不純物拡散層上２３及び前記Ｐ型不純物拡散層３３上の所望の位置に開口部Ａ２０１を有するレジストパターンを形成する。
【００１０】
次に図８（ｂ）の如く、前記レジスト膜Ａ１０１をマスクとして前記層間絶縁膜３のエッチングを行い、前記Ｎ型不純物拡散層２３に到達する第１のコンタクト孔２４と前記Ｐ型不純物拡散層３３に到達する第２のコンタクト孔３４とを形成する。
【００１１】
次に図９の如く、前記レジスト膜Ａ１０１を除去する。
【００１２】
次に図１０（ａ）の如く、全面にレジスト膜Ｄ１０４を塗布する。
【００１３】
次に図１０（ｂ）の如く、該レジスト膜Ｄ１０４にリソグラフィ技術を施し、前記Ｎ型ＭＯＳトランジスタ領域２１に開口部Ｄ２０４を有するレジストパターンを形成する。
【００１４】
次に図１０（ｃ）の如く、前記レジスト膜Ｄ１０４と前記層間絶縁膜３とをマスクとしてイオン注入を行い、前記Ｎ型不純物拡散層２３の表面に高濃度のＮ型不純物拡散層２５を形成する。
【００１５】
次に図１１（ａ）の如く、前記レジスト膜Ｄ１０４を除去した後、全面にレジスト膜Ｅ１０５を形成する。
【００１６】
次に図１１（ｂ）の如く、該レジスト膜Ｅ１０５にリソグラフィ技術を施し、前記Ｐ型ＭＯＳトランジスタ領域３１に開口部Ｅ２０５を有するレジストパターンを形成する。
【００１７】
次に図１１（ｃ）の如く、前記レジスト膜Ｅ１０５と前記層間絶縁膜３とをマスクとしてイオン注入を行い、前記Ｐ型不純物拡散層３３の表面に高濃度のＰ型不純物拡散層３５を形成する。その後、前記レジスト膜Ｅ１０５を除去する。
【００１８】
次に図１２（ａ）の如く、高温の熱処理を施して前記高濃度のＮ型不純物拡散層２５及び前記高濃度のＰ型不純物拡散層３５の拡散と活性化とを行う。
【００１９】
次に図１２（ｂ）の如く、引き出し配線用金属膜の堆積と、リソグラフィ工程と、エッチング工程と、を経て、前記高濃度のＮ型不純物拡散層２５と前記高濃度のＰ型不純物拡散層３５とに接合する引き出し配線５を形成する。
【００２０】
以上、第１の従来技術に係るＮ型不純物拡散層とＰ型不純物拡散層とが混在する半導体装置の製造方法では、前記高濃度のＮ型不純物層２５と前記高濃度のＰ型不純物拡散層３５とを形成するまでに、３種類の異なるレジストパターンが必要となる。すなわち、前記第１のコンタクト孔上及び前記第２のコンタクト孔上に開口部Ａ２０１を有するレジストパターンと、前記Ｐ型ＭＯＳトランジスタ領域に開口部Ｄ２０４を有するレジストパターンと、前記Ｎ型ＭＯＳトランジスタ領域に開口部Ｅ２０５を有するレジストパターンと、が必要となり、コストが増大するという問題があった。
【００２１】
当該問題に対して、前記高濃度のＮ型不純物層２５と前記高濃度のＰ型不純物拡散層３５とを形成するまでに必要なレジストパターンを２種類に削減するプロセスが開発された。
【００２２】
以下、第２の従来技術に係る、Ｎ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域を有するＣＭＯＳ型半導体装置の製造方法を示す。
【００２３】
先ず、第１の従来技術と同様に、図７乃至図８の工程を経る。
【００２４】
次に図１３（ａ）の如く、前記レジスト膜Ａ１０１を除去する。
【００２５】
次に図１３（ｂ）の如く、前記層間絶縁膜３をマスクとしてイオン注入を行い、前記Ｎ型不純物拡散層２３と前記Ｐ型不純物拡散層３３との表面に高濃度のＮ型不純物拡散層２５を形成する。
【００２６】
次に図１４（ａ）の如く、全面にレジスト膜Ｂ１０２を形成する。
【００２７】
次に図１４（ｂ）の如く、該レジスト膜Ｂ１０２にリソグラフィ技術を施し、前記Ｐ型ＭＯＳトランジスタ領域３１に開口部Ｂ２０２を有するレジストパターンを形成する。
【００２８】
次に図１４（ｃ）の如く、前記レジスト膜Ｂ２０２と前記層間絶縁膜３とをマスクとして前記イオン注入よりも高濃度の条件でイオン注入を行い、前記Ｐ型ＭＯＳトランジスタ領域３１における前記Ｐ型不純物拡散層３３の表面に高濃度のＰ型不純物拡散層３５を形成する。その後、前記レジスト膜Ｂ２０２を除去する。
【００２９】
以下、第１の従来技術と同様に、図１２の工程を経る。
【００３０】
尚、関連した技術文献として、例えば以下の特許文献が挙げられる。
【特許文献１】特開平３−１８００５９
【特許文献２】特開平４−３０９２５９
【特許文献３】特開平１０−２２３５５５
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述したように、第２の従来技術に係る製造方法では、前記Ｐ型ＭＯＳトランジスタ領域に開口部を有するレジストパターンを形成する工程を削減することができる。したがって、前記高濃度のＮ型不純物層と、前記高濃度のＰ型不純物拡散層とを形成するまでに必要なレジストパターンは２種類で足りる。
【００３２】
しかしながら、当該プロセスにより形成された半導体装置は、第１の従来技術に係るプロセスにより形成された半導体装置と比べて、ショートやスタンバイ不良等が生じやすくなった。
【００３３】
その原因として、前記熱処理の工程において、前記層間絶縁膜が剥がれやすくなったことが考えられる。この剥がれは、該層間絶縁膜に段差を形成するため、バリアメタルの残渣が生じる要因となる。また、剥がれた膜が、前記コンタクトホール内に移動するため、開口不良が生じる要因となる。
【００３４】
この点、本発明の発明者は、高濃度のＮ型不純物と高濃度のＰ型不純物とがそれぞれイオン注入された層間絶縁膜３、すなわち、第２の従来技術の場合は前記Ｎ型ＭＯＳトランジスタ領域２１の層間絶縁膜３が剥がれやすいことを見出した。特に、層間絶縁膜３がＢＳＰＧ膜から形成されている場合、当該層間絶縁膜３の剥がれは顕著であった。
【課題を解決するための手段】
【００３５】
上記課題に鑑み、本発明に係る一導電型不純物拡散層及び逆導電型不純物拡散層を備えた半導体装置の製造方法は、半導体基板上に層間絶縁膜を堆積する工程と、該層間絶縁膜上に第１のレジスト膜を塗布する工程と、該第１のレジスト膜にリソグラフィ技術を施し前記一導電型不純物拡散層上及び前記逆導電型不純物拡散層上の所望の位置に開口部を有する第１のレジストパターンを形成する工程と、該第１のレジスト膜をマスクとして前記層間絶縁膜のエッチングを行い前記一導電型不純物拡散層に到達する第１のコンタクト孔と前記逆導電型不純物拡散層前記に到達する第２のコンタクト孔とを形成する工程と、前記第１のレジスト膜をマスクとして前記第１のコンタクト孔内及び前記第２のコンタクト孔内に一導電型不純物のイオン注入を行い前記一導電型不純物拡散層の表面及び前記逆導電型不純物拡散層の表面に一導電型高濃度不純物拡散層を形成する工程と、前記第１のレジスト膜を除去する工程と、前記層間絶縁膜上及び前記一導電型高濃度不純物拡散層上に第２のレジスト膜を塗布する工程と、該第２のレジスト膜にリソグラフィ技術を施し前記第１のコンタクト孔を塞ぎ、かつ前記第２のコンタクト孔上開口部を有する第２のレジストパターンを形成する工程と、該第２のレジスト膜をマスクとして逆導電型不純物のイオン注入を行い前記逆導電型不純物拡散層表面に逆導電型高濃度不純物拡散層を形成する工程と、を有することを特徴とする。
【００３６】
また、前記第２のレジスト膜を除去した後に熱処理を施す工程を有することを特徴とする。
【００３７】
また、前記第２のレジストパターンは前記層間絶縁膜上に開口部を有しないことを特徴とする。
【００３８】
また、前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする。
【発明の効果】
【００３９】
高濃度のＮ型不純物層と、高濃度のＰ型不純物拡散層とを形成するまでに必要なレジストパターンは２種類としながらも、層間絶縁膜の同一箇所に注入される不純物は、少なくともＮ型不純物、又はＰ型不純物のいずれか一方のみにすることができる。このため、熱処理を施しても、層間絶縁膜の剥がれは生じにくい。
【発明を実施するための最良の形態】
【００４０】
次に、本発明の実施形態について、図面を参照して説明する。
【００４１】
先ず、第１の実施形態に係る、Ｎ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域を有するＣＭＯＳ型半導体装置の製造方法を示す。
【００４２】
図１（ａ）の如く、周知の技術を用いて、Ｎ型ＭＯＳトランジスタ領域２１にＰウェル２２を、Ｐ型ＭＯＳトランジスタ領域３１にＮウェル３２を、それぞれ半導体基板上１に形成する。次に、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法を用いて、前記Ｐウェル２２と前記Ｎウェル３２とを０．４５μｍ程度の厚い素子分離膜２により分離する。次に、前記Ｐウェル２２内に注入エネルギ１００ｋｅＶ、注入量５×１０15/ｃｍ２、の条件で砒素（Ａｓ）をイオン注入してＮ型不純物拡散層２３を形成し、前記Ｎウェル３２内に注入エネルギ４０ｋｅＶ、注入量２×１０15/ｃｍ２、の条件で２弗化ボロン（ＢＦ２）をイオン注入してＰ型不純物拡散層３３を形成する。その後、前記半導体基板１の全面にＢＰＳＧを１μｍ堆積した後にエッチバックを行い、膜厚０．５μｍ程度の層間絶縁膜３を形成する。
【００４３】
次に図１（ｂ）の如く、全面にレジスト膜Ａ１０１を塗布する。
【００４４】
次に図２（ａ）の如く、該レジスト膜Ａ１０１にリソグラフィ技術を施し、前記Ｎ型不純物拡散層上２３及び前記Ｐ型不純物拡散層３３上の所望の位置に開口部Ａ２０１を有するレジストパターンを形成する。
【００４５】
次に図２（ｂ）の如く、前記レジスト膜Ａ１０１をマスクとして前記層間絶縁膜３のエッチングを行い、前記Ｎ型不純物拡散層２３に到達する第１のコンタクト孔２４と前記Ｐ型不純物拡散層３３に到達する第２のコンタクト孔３４とを形成する。
【００４６】
次に図３の如く、前記レジスト膜Ａ１０１をマスクとして、注入エネルギ２５ｋｅＶ、注入量３×１０14/ｃｍ２、の条件で燐（Ｐ）をイオン注入して、前記Ｎ型不純物拡散層２３と前記Ｐ型不純物拡散層３３との表面に高濃度のＮ型不純物拡散層２５を形成する。尚、当該イオン注入では前記レジスト膜Ａ１０１を除去しないで行うため、注入角度を厳密に０度に制御する必要がある。
【００４７】
次に図４（ａ）の如く、前記レジスト膜Ａ１０１を除去した後、全面にレジスト膜Ｂ１０２を形成する。
【００４８】
次に図４（ｂ）の如く、該レジスト膜Ｂ１０２にリソグラフィ技術を施し、前記Ｐ型ＭＯＳトランジスタ領域３１に開口部Ｂ２０２を有するレジストパターンを形成する。
【００４９】
次に図４（ｃ）の如く、前記レジスト膜Ｂ１０２と前記層間絶縁膜３とをマスクとして前記イオン注入よりも高濃度の条件、すなわち、注入エネルギ４０ｋｅＶ、注入量２×１０15/ｃｍ２、の条件で２弗化ボロン（ＢＦ２）をイオン注入して、前記Ｐ型ＭＯＳトランジスタ領域３１における前記高濃度のＮ型不純物拡散層２５を相殺することで、前記Ｐ型不純物拡散層３３の表面に高濃度のＰ型不純物拡散層３５を形成する。その後、前記レジスト膜Ｂ１０２を除去する。
【００５０】
次に図５（ａ）の如く、熱処理を、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により７４０℃程度の温度で３０分行うことにより、前記高濃度のＮ型不純物拡散層２５及び前記高濃度のＰ型不純物拡散層３５の拡散と活性化とを行う。尚、本実施形態では、熱処理を施しても、前記層間絶縁膜３の膜剥がれ、表面荒れ等の問題は生じない。これは、本実施形態に係るプロセスでは、前記層間絶縁膜３の同一箇所に注入される不純物は、Ｐ型不純物若しくはＮ型不純物のいずれか一方になり、第２の従来技術に係るプロセスのように、前記層間絶縁膜３にＮ型不純物とＰ型不純物との両方が同一箇所に注入されないことによる。
【００５１】
次に図５（ｂ）の如く、前記層間絶縁膜３上にＴｉ、ＴｉＮ等からなるバリアメタル層４を形成した後、当該バリアメタル層４上に、前記高濃度のＮ型不純物拡散層２５と前記高濃度のＰ型不純物拡散層３５とに接合するＡｌ合金（Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ）等からなる引き出し配線５を形成する。
【００５２】
次に、第２の実施形態に係る、Ｎ型ＭＯＳトランジスタ領域及びＰ型ＭＯＳトランジスタ領域を有するＣＭＯＳ型半導体装置の製造方法を示す。
【００５３】
先ず、第１の実施形態と同様に、図１乃至図３の工程を経る。
【００５４】
次に図６（ａ）の如く、前記レジスト膜Ａ１０１を除去した後、全面にレジスト膜Ｃ１０３を形成する。
【００５５】
次に図６（ｂ）の如く、該レジスト膜Ｃ１０３にリソグラフィ技術を施し、前記第２のコンタクト孔３４上にのみ開口部Ｃ２０３を有するレジストパターンを形成する。尚、該開口部Ｃ２０３の径が前記第２のコンタクト孔３４の径よりも小さくなれば、前記高濃度のＮ型不純物拡散層２５を全範囲相殺することができなくなる。したがって、当該問題を防ぐため、前記開口部Ｃ２０３の径は、前記第２のコンタクト孔３４の径より大きく形成する。
【００５６】
次に図６（ｃ）の如く、前記レジスト膜Ｃ１０３をマスクとして前記イオン注入よりも高濃度の条件、すなわち、注入エネルギ４０ｋｅＶ、注入量２×１０15／ｃｍ２、の条件で２弗化ボロン（ＢＦ２）をイオン注入して、前記Ｐ型ＭＯＳトランジスタ領域３１における前記高濃度のＮ型不純物拡散層２５をコンペイセイトすることで、前記Ｐ型不純物拡散層３３の表面に高濃度のＰ型不純物拡散層３５を形成する。その後、前記レジスト膜Ｃ１０３を除去する。
【００５７】
次に、第１の実施形態と同様に図５のプロセスを経る。
【００５８】
本実施形態では、前記層間絶縁膜３には、Ｎ型不純物又はＰ型不純物のいずれも注入されない。したがって、熱処理を施しても、前記層間絶縁膜の膜剥がれ、表面荒れ等の問題は生じない。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】従来技術に係る半導体装置の製造方法を示す断面図である。
【図８】従来技術に係る半導体装置の製造方法を示す断面図である。
【図９】従来技術に係る半導体装置の製造方法を示す断面図である。
【図１０】従来技術に係る半導体装置の製造方法を示す断面図である。
【図１１】従来技術に係る半導体装置の製造方法を示す断面図である。
【図１２】従来技術に係る半導体装置の製造方法を示す断面図である。
【図１３】従来技術に係る半導体装置の製造方法を示す断面図である。
【図１４】従来技術に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６０】
１      半導体基板
２      素子分離膜
３      層間絶縁膜
４      バリアメタル層
５      引き出し配線
２１    Ｎ型ＭＯＳトランジスタ領域
２２    Ｐウェル
２３    Ｎ型不純物拡散層
２４    第１のコンタクト孔
２５    高濃度のＮ型不純物層
３１    Ｐ型ＭＯＳトランジスタ領域
３２    Ｎウェル
３３    Ｐ型不純物拡散層
３４    第２のコンタクト孔
３５    高濃度のＰ型不純物拡散層
１０１  レジスト膜Ａ
１０２  レジスト膜Ｂ
１０３  レジスト膜Ｃ
１０４  レジスト膜Ｄ
１０５  レジスト膜Ｅ
２０１  開口部Ａ
２０２  開口部Ｂ
２０３  開口部Ｃ
２０４  開口部Ｄ
２０５  開口部Ｅ 
【図１】
2007214386.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007214386.tif 000011
【図１０】
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【図１１】
2007214386.tif 000013
【図１２】
2007214386.tif 000014
【図１３】
2007214386.tif 000015
【図１４】
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