(57)【要約】【課題】  半導体素子の微細化にともない重ね合わせ測定マークにおける基準マークの膜剥れが発生する。この膜剥れにより重ね合わせの位置ずれを精確に測定できなくなり所望の重ね合わせ精度が得られないという問題がある。【解決手段】  重ね合わせ測定マークの基本マークパターンの各辺に微小な突起パターンを付加することで、重ね合わせ測定マークの膜剥れを防止できる。膜剥れがない重ね合わせ測定マークにより重ね合わせの位置ずれを精確に測定し、露光機にフィードバックすることで更に重ね合わせ精度の良いパターン形成結果が得られる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
重ね合わせ測定マークにおいて、基本マークパターンに突起パターンを付加したことを特徴とする重ね合わせ測定マーク。
【請求項２】
前記突起パターンは、前記基本マークパターンの辺に接して設けられることを特徴とする請求項１に記載の重ね合わせ測定マーク。
【請求項３】
前記突起パターンの幅はパターニングされた後の成膜工程において成膜される膜厚の２倍以下であることを特徴とする請求項２に記載の重ね合わせ測定マーク。
【請求項４】
前記突起パターンは、前記基本マークパターンに交差するように設けられた矩形パターンであることを特徴とする請求項３に記載の重ね合わせ測定マーク。
【請求項５】
前記突起パターンは、前記基本マークパターンの一辺の一部を底辺とする三角形パターンであることを特徴とする請求項３に記載の重ね合わせ測定マーク。
【請求項６】
前記突起パターンは、前記基本マークパターンの一辺の一部を径とする半球形パターンであることを特徴とする請求項３に記載の重ね合わせ測定マーク。
【請求項７】
前記基本マークパターンを複数備えている場合には、隣接する基本マークパターン間を１つの突起パターンにより結ぶことを特徴とする請求項３に記載の重ね合わせ測定マーク。
【請求項８】
重ね合わせ測定マークのパターン形成方法において、基本マークパターンに突起パターンを付加した基準マークを形成する基準マーク形成工程と、前記突起パターンを充填する成膜工程と、測定側マークを形成する測定側マーク形成工程とを備えたことを特徴とする重ね合わせ測定マークのパターン形成方法。
【請求項９】
請求項１乃至７のいずれかに記載の重ね合わせ測定マーク及び請求項８に記載の重ね合わせ測定マークのパターン形成方法を用いて製造されたことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を製造するリソグラフィ工程において、回路パターンの重ね合わせの位置ずれを測定する重ね合わせ測定マーク及びそのパターン形成方法に関する。
【背景技術】
【０００２】
近年の半導体素子の進歩は目覚しく、ＤＲＡＭ（Dynamic Random Access memory）を例に挙げると、ほぼ１〜１．５年毎に２倍のペースで半導体素子の高集積化が為されている。この高集積化の牽引力の一つが光リソグラフィ技術である。光リソグラフィ技術は素子を構成する回路パターンを微細に形成する技術であり、微細な回路パターンが形成される層を精度よく重ね合わせて形成する技術である。これまで光リソグラフィの微細化は光源の短波長化によって達成されてきた。一方重ね合わせの技術に関しても、露光機性能の向上と重ね合わせ測定器の導入などにより進歩している。しかし重ね合わせ精度は、最終的には製造する素子プロセスに依存する為、重ね合わせ測定マーク構造の工夫や重ね合わせ先の最適な選択（アライメントツリー）が重ね合わせ精度を左右する。
【０００３】
これらの転写位置情報と精度は、ウェハ上とレチクル上に形成された重ね合わせ測定マークを利用する事によって得られる。光リソグラフィにおいてはステッパと呼ばれる露光機が用いられる。最初に露光機のレチクルとウェハがセットされる。レチクルに合わせてウェハが位置合わせされ、Ｘ方向、Ｙ方向に移動し、露光される。位置ずれとしてはＸ方向、Ｙ方向、ローテーション（回転）方向がある。そのため通常重ね合わせ測定マークは、水平方向と垂直方向の位置ずれがそれぞれ測定できるパターンで構成されている。
【０００４】
例えば先行特許文献１（特開昭６２−０９２４４０）には、半導体基板の主面における微小幅の凹状又は凸状のパターンを基準マークとし、光反射光の強度をシャープにすることで誤認識を防止している。特許文献２（特開平０４−１５９７０６）には、基準マークと合わせマークの四角形マークの辺に凹凸を設け、狭い間隔部と広い間隔部との２つを測定ポイントとしている。特許文献３（特開２００２−３１３６９８）には並行した基準マークに対し、基準マークに対向した合わせマークの辺に凹凸を設け誤認識を防止している。特許文献４（特開平０８−３２１５３４）には、基準マークと合わせマークの四角形マークの辺をそれぞれ倍の間隔に設けられた櫛状に形成し、複数の工程で使用できるようにしている。特許文献５（特開平０９−１２９７１１）には辺の一部に山形パターンを設けエピタキシャルのパターンシフト、ディストーションを防止している。
【０００５】
これらの従来の基本的な重ね合わせ測定マークについて図１０、図１１を参照して説明する。図１０に重ね合わせ測定マークの平面図を、図１１に各工程における断面図を示す。
【０００６】
ここでの半導体素子製造工程としては最初に絶縁膜２にコンタクトホールを開口する。導電物を成膜し、コンタクトホールを充填しコンタクトプラグとするとともに上面の導電膜をＣＭＰにより平坦化する。さらに絶縁膜を成膜しコンタクトプラグとの導通コンタクトを開口する。この場合には基準マークは最初のコンタクト工程で、重ね合わせ測定側マークは２回目の導通コンタクト工程で形成されることになる。また重ね合わせ測定側マークは半導体素子製造プロセスによって、図１０，１１のように測定マーク周辺近傍を掘り込む凸マークの場合と、逆に基準マークの成膜が除去される掘り込み形状（凹マーク）である場合とがある。
【０００７】
図１１（Ａ）に示すように半導体基板１の主平面に成膜された絶縁膜２のコンタクトホールを開口し、四角形の基準マーク３を形成する。図１１（Ｂ）に示すようにコンタクトプラグとなる導電膜４を成膜し、コンタクトホールを充填する。上面の導電膜はエッチバック法あるいはＣＭＰ（Chemical Mechanical Polishing）によりその表面を絶縁膜２の高さまで平坦化する。この場合に基準マークパターン３の線幅が内部回路パターンと同じ場合には、基準マークパターン３は導電膜４により埋設してしまう。そのために基準マークパターン３となるコンタクトホールの線幅は内部回路パターンにおける幅よりもやや大きく設定されることになる。その後、図１１（Ｃ）に示すように層間絶縁膜５を成膜し、コンタクトプラグと導通させるための導通コンタクトを開口し、重ね合わせ測定側マーク５を形成する。この重ね合わせ基準マーク３と重ね合わせ測定側マーク５との位置ずれ量を測定する事によって露光時の重ね合わせ補正値の算出に利用される。
【０００８】
このように基準マークパターンの線幅には制限がある。基準マークパターン３の線幅を小さくすると、基準マークパターン３は導電膜４により埋設してしまう。基準マークパターン３が埋設されると、マーク測定時に必要なマーク信号強度が得られず、所望の重ね合わせ精度が得られないといった問題が生じる。そのために、基準マークパターン３となるコンタクトホールの線幅は内部回路パターンにおける幅よりも大きく設定されることになる。しかし大きな線幅とした場合には、基準マークの導電膜４はＣＭＰ（Chemical Mechanical Polishing）工程や、洗浄工程時に絶縁膜２の側壁の導電膜が剥れるという問題が発生する。また、重ね合わせ測定マーク膜剥れの無い別の工程で形成した重ね合わせ測定マークを利用した場合、重ね合わせ補正の為に所望の重ね合わせ精度が得られないといった問題が生じる。
【０００９】
このように最近の微細化された半導体素子の製造フローにおいては、ＣＭＰやエッチバックによる平坦化が行われることで、基準マークの側壁に残留した膜が剥れるという問題が顕在化している。上記先行文献においてもいろんな基準マーク及び重ね合わせ測定側マークが提案されている。しかし、基準マークにおける膜剥れの問題に対しては認識されていない。そのために適切な解決方法は開示されていない。本発明は、この問題を解決するための重ね合わせ測定マーク及びそのパターン形成方法を提供するものである。
【００１０】
【特許文献１】特開昭６２−０９２４４０号公報
【特許文献２】特開平０４−１５９７０６号公報
【特許文献３】特開２００２−３１３６９８号公報
【特許文献４】特開平０８−３２１５３４号公報
【特許文献５】特開平０９−１２９７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、最近の半導体素子の微細化にともない重ね合わせ測定マークにおいて基準マークの膜剥れが発生する。この膜剥れのため重ね合わせの位置ずれを精確に測定できなくなり、所望の重ね合わせ精度が得られないという問題がある。
【００１２】
本発明の目的は，上記した問題に鑑み、重ね合わせ測定マークにおける基準マークの膜剥れを防止し、重ね合わせの位置ずれを精確に測定できる重ね合わせ測定マーク及びそのパターン形成方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１４】
本発明の重ね合わせ測定マークは、基本マークパターンに突起パターンを付加したことを特徴とする。
【００１５】
本発明の重ね合わせ測定マークの突起パターンは、前記基本マークパターンの辺に接して設けられることを特徴とする。
【００１６】
本発明の重ね合わせ測定マークにおいては、前記突起パターンの幅はパターニングされた後の成膜工程において成膜される膜厚の２倍以下であることを特徴とする。
【００１７】
本発明の重ね合わせ測定マークの前記突起パターンは、前記基本マークパターンに交差するように設けられた矩形パターンであることを特徴とする。
【００１８】
本発明の重ね合わせ測定マークの前記突起パターンは、前記基本マークパターンの一辺の一部を底辺とする三角形パターンであることを特徴とする。
【００１９】
本発明の重ね合わせ測定マークの前記突起パターンは、前記基本マークパターンの一辺の一部を径とする半球形パターンであることを特徴とする。
【００２０】
本発明の重ね合わせ測定マークにおいては、前記基本マークパターンを複数備えている場合には、隣接する基本マークパターン間を１つの突起パターンにより結ぶことを特徴とする。
【００２１】
本発明の重ね合わせ測定マークのパターン形成方法は、重ね合わせ測定マークのパターン形成方法において、基本マークパターンに突起パターンを付加した基準マークを形成する基準マーク形成工程と、前記突起パターンを充填する成膜工程と、測定側マークを形成する測定側マーク形成工程とを備えたことを特徴とする。
【００２２】
本発明の半導体素子は、上記したいずれかに記載の重ね合わせ測定マーク及び上記重ね合わせ測定マークのパターン形成方法を用いて製造されたことを特徴とする。
【発明の効果】
【００２３】
本発明は重ね合わせ測定マークの基準マークに微小な突起パターンを配置することで、重ね合わせ測定マークの膜剥れを抑制できる。そのため、線幅の広い重ね合わせ基準マークを利用する事ができ、重ね合わせ精度を確保したい回路パターン形成層との所望の重ね合わせ精度を達成できる効果が得られる。従って本発明は、益々微細化ならびに高集積化されるＵＬＳＩ等の半導体素子製造に寄与し、高性能な半導体素子を提供することできる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態について、図を参照して説明する。
【実施例１】
【００２５】
本発明の実施例１について図１、図２を参照して説明する。図１に重ね合わせ測定マークの平面図を、図２（Ａ）、（Ｂ），（Ｃ）には図１の線Ｘ−Ｘ’における各工程の断面図を示す。本実施例においては本発明の基本的な重ね合わせ測定マークと、そのパターン形成方法を説明する。本実施例は重ね合わせ測定マークとして基準マーク周辺近傍を掘り込む凸マークとして説明する。
【００２６】
図１の重ね合わせ測定マークの平面図と、図２の各工程の断面図を参照して説明する。図２（Ａ）に示すように半導体基板１の主平面上に絶縁膜２を成膜する。絶縁膜２に光リソグラフィ工程およびエッチング工程を用いてコンタクトホールを形成する。コンタクトホールとしては半導体回路パターン４、重ね合わせ測定基準マーク３が開口される。ここでは基準マーク３は、基本マークパターン３−１と突起パターン３−２から構成される。基本マークパターン３−１は四角形の枠として絶縁膜２が開口され、重ね合わせ位置ずれを測定するための基準となる。その基本マークパターン３−１に交差するように突起パターンとして矩形パターン３−２が配置されている。
【００２７】
これら開口されたコンタクトホールのうち半導体回路パターン４と矩形パターン３−２の線幅は、コンタクトプラグとなる導電物５で埋設する必要がある。そのため回路パターン４と矩形パターン３−２の線幅は成膜する導電膜５の膜厚の２倍以下とする。基本マークパターン３−１の線幅は重ね合わせ位置ずれを測定するため光を反射させる段差が必要であり、導電膜の膜厚の２倍より大きくする。その結果、半導体回路パターン４と矩形パターン３−２とは導電膜５により完全に充填され、段部がないことから光を反射させない。一方基本マークパターン３−１は、導電膜５により充填されずに、その内部に凹部を備え、段部において光を反射させる。
【００２８】
次いで図２（Ｂ）に示すように、コンタクトホールが開口された半導体基板上に成膜装置を用いて導電膜５を成膜し、ＣＭＰ工程によって導電膜５を平坦化する。回路パターン４と矩形パターン３−２は完全に導電膜５で充填され、基本マークパターン３−１は充填されない状態となる。このＣＭＰ工程の際、重ね合わせ測定マークの基本マークパターン３−１内の導電膜５に圧力が加わり、導電膜剥れが発生する虞がある。基本マークパターン３−１の側壁の導電膜は片側のみを側壁に接し、反対側は側壁に接していないことから導電膜剥れが発生しやすい。一方矩形パターン３−２に充填された導電膜５は３辺を側壁に囲まれていることから、膜剥れが発生しない。この矩形パターン３−２を補強材とすることで、基本マークパターン３−１の導電膜剥れを防止する。その結果所望の重ね合わせ測定の基準のマークが形成される。
【００２９】
次いで光リソグラフィに用いる露光装置の重ね合わせ露光機能を利用し、図２（Ｃ）に示すように、半導体基板１に重ね合わせ測定側マーク６と回路パターン７を形成する。基準マーク３と重ね合わせ測定側マーク６の重ね合わせの位置ずれ量を測定する。重ね合わせ測定器Archer10(KLA Tencor社製（ここでは図示しない）)を用いて測定したところ、マーク剥れもなく、重ね合わせ測定は異常なく測定できた。重ね合わせ測定器を利用して基準マーク３と、重ね合わせ測定側マーク６の位置ずれ量を測定し、精度向上の為の重ね合わせ補正値を出力する。この重ね合わせ補正値をパターンの露光の際に用いる露光機にフィードバックすることによって、更に重ね合わせ精度の良いパターン形成結果が得られる。
【００３０】
重ね合わせ測定マークの基準マーク３として基本マークパターン３−１と、基本マークパターン３−１に交差するように突起パターンとして矩形パターン３−２を配置している。ここでは基本マークパターン３−１に交差するように内側、外側に突起パターンとして矩形パターン３−２を配置している。また内側のコーナー部においては一部の内向きの矩形パターンを省略している。矩形パターンは内向きと、外向きとも任意の間隔で設けることができる。さらにそのサイズは不均一で、間隔も等しくなくてもよい。この矩形パターン３−２は、基本マークパターン３−１の膜剥れの補強材として有効な線幅であればよく、位置やその数は自由に設置できる。重ね合わせ測定マークとして、この矩形パターンを補強材として備えることで膜剥れの発生を防止できる。
【００３１】
本実施例においては重ね合わせ測定マークの基準マークとして、基本マークパターン３−１と矩形パターン３−２が配置されている。基本マークパターン３−１の各辺に付加した矩形パターン３−２は微小サイズで導電膜５により充填されていることから補強材となり、膜剥れを防止する。その結果所望の重ね合わせ測定の基準マークが形成される。基準マーク３と重ね合わせ測定側マーク６の重ね合わせの位置ずれ量を重ね合わせ補正値として出力する。この重ね合わせ補正値をパターンの露光の際に用いる露光機にフィードバックすることによって、更に重ね合わせ精度の良いパターン形成結果が得られる。本発明を用いる事によって微細寸法を要するＵＬＳＩ(Ultra Large Scale Integrated Circuit)素子の製造が出来るようになる。
【実施例２】
【００３２】
本発明の実施例２について図３〜５を参照して説明する。図３には平面図、図４、図５には線Ｘ−Ｘ’における各工程の断面図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）を示す。本実施例は、重ね合わせ測定マークを半導体素子としてのＤＲＡＭ（Dynamic Random Access memory）に適用した実施例である。重ね合わせ測定マークとして基準マーク周辺近傍を掘り込む凸マークとして説明する。
【００３３】
図３には、図の左側にメモリセル、右側に重ね合わせ測定マークを示す。左側のＤＲＡＭメモリセルは半導体基板１に、素子分離層１１と、ゲート電極となるワード線１２と、導通コンタクトホール１６とビット線１０を備えている。右側にはこれらの重ね合わせを精度よく行う為の重ね合わせ測定マークを示す。ここでは本発明の本質に関係する工程について説明し、他の説明は省略する。
【００３４】
図４（Ａ）に示す通り、ワード線１２が形成された半導体基板１に、サイドウォール窒化膜（図示しない）を形成し、さらに絶縁膜１３を成膜する。次いで図４（Ｂ）に示す通り、光リソグラフィ工程において、レジスト１４をパターニングする。さらにエッチング工程により図４（Ｃ）のように絶縁膜１３を開口しコンタクトホール１５、１６を開口する。コンタクトホール１５は重ね合わせ測定マークの基準マーク１５であり四角形の枠からなる基本マークパターン１５−１と、突起パターンとしての矩形パターン１５−２から構成される。コンタクトホール１６は、回路パターンの導通コンタクト及びビット線への導通コンタクトとなる１６−３，１６−５，１６−４から構成される。
【００３５】
基本マークパターン１５−１は外形２０μｍ角、一辺の線幅４μｍの四角形の枠状のホールである。その基本マークパターン１５−１に交差するように突起パターンとして配置された矩形パターン１５−２は、突起幅０．３μｍ×長さ１μｍ、矩形パターンピッチ間隔１．５μｍである。矩形パターン１５−２の線幅は次工程の多結晶シリコンの膜厚の２倍以下で、十分に多結晶シリコンで充填される幅であればよい。実施例１同様にこの矩形パターン１５−２は、そのサイズは不均一で、間隔は等間隔でなくてもよい。基本マークパターン１５−１の膜剥れの補強材として有効なサイズであればよく、位置、数は自由に設置できるものである。基本マークパターン１５−１と矩形パターン１５−２とにより重ね合わせ測定マークの基準マーク１５が構成される。
【００３６】
その後、図５（Ｄ）に示す通り、導通コンタクトを得るためのＰドープの多結晶シリコン１７を膜厚０．３μｍにて成膜する。ＣＭＰ工程でワード線上層の該多結晶シリコン１７を除去し平坦化することによって、導通コンタクト１６−３，１６−４，１６−５は多結晶シリコン１７で充填される。基準マーク１５の突起パターン部の矩形パターン１５−２には多結晶シリコン１７が完全に埋め込まれ、基本マークパターン１５−１はその中央部が凹部となる。矩形パターン１５−２は多結晶シリコン１７による充填された状態の為、膜剥れ防止の補強材機能を果たし、基本マークパターン１５−１の側壁における多結晶シリコン１７の膜剥れは見られない。
【００３７】
次いで図５（Ｅ）に示す通り層間酸化膜１８を０．２μｍ形成し、光リソグラフィとエッチング工程によって導通コンタクトを開口する。次に、該導通コンタクトを接続する為のＷ等の重金属膜をスパッタ法によって成長させ、上記同様に該コンタクトホール部以外はＣＭＰによって除去した。さらにビット線１０となるタングステン（Ｗ）膜１９をスパッタ法によって０．０５μｍ成膜する。ハードマスク膜２０として窒化膜と酸化膜を併せて０．３μｍ形成した。その後光リソグラフィ工程によってレジスト２１により、ビット線のレジストパターン１０と、重ね合わせ測定側マークのレジストパターン２２を形成した（図５（Ｆ））。説明を簡単にするためレジストパターン１０をビット線１０、レジストパターン２２を重ね合わせ測定側マーク２２とする。
【００３８】
基準マーク１５と重ね合わせ測定側マーク２２の重ね合わせの位置ずれを測定する。重ね合わせ測定器Archer10(KLA Tencor社製（ここでは図示しない）)を用いて測定したところ、基準マークの膜剥れもなく、重ね合わせ測定は異常なく測定できた。またこの位置ずれの測定値を利用して位置ずれ量の補正値をビット線パターンの光リソグラフィ工程、中でもパターンの露光の際に用いる露光機にフィードバックすることによって、更に重ね合わせ精度の良いパターン形成結果が得られた。
【００３９】
本実施例は重ね合わせ測定マークをＤＲＡＭの製造工程に適用した実施例である。重ね合わせ測定マークの基準マークとして、基本マークパターン１５−１と、その基本マークパターン１５−１に交差するように突起パターンとして矩形パターン１５−２が配置されている。基本マークパターン１５−１の各辺に付加した矩形パターン１５−２は微小サイズで導電膜１７により充填されていることから補強材となり、基本マークパターン１５−１の導電膜剥れを防止する。その結果所望の重ね合わせ測定の基準のマークが形成される。基準マークと重ね合わせ測定側マークの重ね合わせの位置ずれ量を重ね合わせ補正値として出力する。この重ね合わせ補正値をパターンの露光の際に用いる露光機にフィードバックすることによって、更に重ね合わせ精度の良いパターン形成結果が得られる。本発明を用いる事によって微細寸法を要するＵＬＳＩ(Ultra Large Scale Integrated Circuit)素子の製造が出来るようになる。
【実施例３】
【００４０】
本発明の実施例３について図６〜９を参照して説明する。図６には突起パターンとして三角形パターンを用いた重ね合わせ測定マークの平面図、図７には各工程における断面図（（Ａ）〜（Ｃ））を示す。図８には突起パターンとして半球形パターンを用いた重ね合わせ測定マークの平面図、図９には突起パターンとして橋架け形状を用いた重ね合わせ測定マークの平面図を示す。本実施例は基準マークの成膜が除去され掘り込み形状である凹マークの重ね合わせ測定マークである。
【００４１】
図６の重ね合わせ測定マークは突起パターンとして三角形パターンを用いている。図６の平面図の線Ｘ−Ｘ’に沿った各工程における断面図を図７（Ａ）、（Ｂ）、（Ｃ）に示す。凹マークの重ね合わせ測定マークの場合には、基準マークは凹部の形状であり、基準マークの凹部において重ね合わせ測定側マークとの重ね合わせの位置ずれ量が測定される。図７（Ａ）に示すように半導体基板１に絶縁膜２３を成膜し、光リソグラフィとエッチング工程によってコンタクトホール２４−１，２４−２を開口形成する。コンタクトホール２４−１は四角形状であり、基本マークパターン２４−１となる。コンタクトホール２４−２は基本マークパターンである四角形の各辺に沿った三角形パターンであり、突起パターン２４−２となる。三角形パターンの底辺は基本マークパターンである四角形の辺に接して設けられ、その底辺の大きさは次に成膜される導電膜の膜厚の２倍以下の微細パターンとする。
【００４２】
コンタクトホールを充填する導電膜２５が成膜され、ＣＭＰやエッチバック法によって導電膜２５は平坦化される。ここではエッチバック法を用い、基本マークパターン２４−１の凹部の導電膜２５はエッチング除去されるとする。しかしその側壁に沿って導電膜２５−１が図７（Ｂ）に示すように残ってしまう。しかし突起パターンである微細な三角形パターン２４−２は導電膜２５−２により充填されたままとなる。この基本マークパターン２４−１の側壁に沿って残った導電膜２５−１は、次の工程等で剥れやすい。しかし、突起状の三角形パターンに残った導電膜２５−２は剥れない。この導電膜２５−２が補強材となり導電膜２５−１の剥れを防止する。
【００４３】
この基準マークに対し次工程において、図７（Ｃ）のように重ね合わせ測定側マーク２６を形成する。基準マーク２４と重ね合わせ測定側マーク２６との重ね合わせ位置ずれ量を測定する。この位置ずれ量を重ね合わせ補正値としてパターンの露光の際に用いる露光機にフィードバックすることによって、更に重ね合わせ精度の良いパターン形成結果が得られる。このように三角形パターンは微小サイズで導電膜により充填されていることから補強材となり、導電膜剥れを防止することができる。
【００４４】
図８には突起パターンとして半球形パターンを用いた重ね合わせ測定マークを示す。基準マークとして、基本マークパターンの四角形の各辺に沿って突起状の半球形パターンを設ける。半球形パターンの中心は四角形の辺に接するように設けられ、その半球の直径の大きさは後工程で成膜される膜厚の２倍以下の微細パターンとする。このように半球形パターンは後工程で成膜される膜により充填されていることから補強材となり、膜剥れを防止することができる。
【００４５】
さらに図９には、突起パターンを橋架け形状にした重ね合わせ測定マークを示す。ここでは重ね合わせ測定に用いる基準マークが二重線の場合である。測定に使用される基本マークパターンが２７−１とその外側の２７−３の２重となっている。基本マークパターン２７−１は凹マークであり、基本マークパターン２７−３は凸マークである。この２つの基本マークパターン間を結ぶように突起パターン２７−２を設ける。この２つの基本マークパターン間に橋を架けるように突起パターン２７−２を設けることから橋架け形状と呼ぶ。
【００４６】
ここでは突起パターンとして矩形パターンとしたが、半球形あるいは三角形パターンでもよい。また基本マークパターン２７−３とクロスさせ、その外側に延伸させてもよい。ここで矩形パターン２７−２の線幅は、後工程で成膜される膜厚の２倍以下の幅の微細パターンとし、成膜により完全に充填されるものとする。このように矩形パターン２７−２は微小サイズで成膜により充填されていることから補強材となり、２つの基本マークパターン２７−１，２７−２の側壁の膜剥れを防止することができる。
【００４７】
このように重ね合わせ測定マークの基本マークパターンの側壁における膜剥れ抑制としての突起パターンの形状は、種々の形状が利用できる。また、重ね合わせ測定マークの基本マークパターンが二重もしくは複数の場合は膜剥れ抑制の突起パターンを橋架け形状にしても同様に利用できる。また重ね合わせ測定マークの各辺に配置の突起パターンの形状は、必ずしも同形状でなくとも利用できる。また、突起パターンの大きさと配置数および配置の間隔は、膜剥れの抑制に有効であればよく、任意に選択利用できる。また突起パターン同士が交差しても利用できる。
【００４８】
上記したように基準マークの基本マークパターンの各辺に微小な突起パターンを付加することで、重ね合わせ測定マークの膜剥れを防止できる。膜剥れがない重ね合わせ測定マークにより重ね合わせの位置ずれを精確に測定し、露光機にフィードバックすることで更に重ね合わせ精度の良いパターン形成結果が得られる。本発明を用いる事によって微細寸法を要するＵＬＳＩ(Ultra Large Scale Integrated Circuit)素子の製造が出来るようになる。
【００４９】
ここでは重ね合わせ測定マークの基準マークについて説明したが、露光の際に利用する露光アライメントマークの膜剥れ抑制にも利用できる。露光アライメントマークに利用することで、露光アライメント精度確保とアライメント精度の向上の利点が得られる。また、重ね合わせ測定側マークにも利用できることは言うまでもない。また、実施例２では ビット線の重ね合わせ測定マークの形成方法について説明したが、別の回路パターン形成工程にも利用できる。さらにＤＲＡＭ以外の半導体素子製造についても本発明は利用できる。また、ここでは光リソグラフィについて述べたが、重ね合わせを必要とする光リソグラフィ以外のリソグラフィ技術にも本発明は利用できるものである。
【００５０】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、種々変更して実施することが可能である。これらの組み合わせは限定されることなく、任意に組み合わせて適用することが可能である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５１】
【図１】本発明における突起パターンとして矩形パターンを用いた重ね合わせ測定マークの平面図である。
【図２】図１の線Ｘ−Ｘ’における各工程の断面図（Ａ）、（Ｂ）、（Ｃ）である。
【図３】メモリセルと重ね合わせ測定マークの平面図である。
【図４】図３の線Ｘ−Ｘ’における各工程の断面図（Ａ）、（Ｂ）、（Ｃ）である。
【図５】図３の線Ｘ−Ｘ’における各工程の断面図（Ｄ）、（Ｅ）、（Ｆ）である。
【図６】突起パターンとして三角形パターンを用いた重ね合わせ測定マークの平面図である。
【図７】図６の線Ｘ−Ｘ’における各工程の断面図（Ａ）、（Ｂ）、（Ｃ）である。
【図８】突起パターンとして半球形パターンを用いた重ね合わせ測定マークの平面図である。
【図９】突起パターンとして橋架け形状を用いた重ね合わせ測定マークの平面図を示す。
【図１０】従来例の重ね合わせ測定マークの平面図である。
【図１１】図１０の線Ｘ−Ｘ’における各工程の断面図（Ａ）、（Ｂ）、（Ｃ）である。
【符号の説明】
【００５２】
１    半導体基板
２    絶縁膜
３、１５、２４、２７    基準マーク
４，７    回路パターン
５、２５    導電膜
６、２２、２６    重ね合わせ測定側マーク
１０    ビット線
１１    素子分離層
１２    ワード線
１３、２３    絶縁膜
１４、２１    レジスト
１６    導通コンタクト
１７    多結晶シリコン
１８    層間酸化膜
１９    タングステン（Ｗ）
２０    ハードマスク膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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