(57)【要約】【課題】高い信頼性を有し、負荷される電圧が互いに異なる３種類または３種類以上のＭＩＳＦＥＴを内蔵する半導体装置を形成することのできる技術を提供する。【解決手段】浅溝アイソレーションを形成する際に用いたパッド絶縁膜を介して、Ａ領域、Ｂ領域およびＣ領域の半導体基板１に不純物をイオン注入した後、パッド絶縁膜を除去し、続いてＡ領域、Ｂ領域およびＣ領域の半導体基板１の表面に３．３Ｖ系ｎＭＩＳのゲート絶縁膜を構成する厚さ７ｎｍの酸化シリコン膜８を形成する。次いで、Ｂ領域の酸化シリコン膜８を除去した後、熱酸化法によりＢ領域の半導体基板１の表面に厚さ４ｎｍの１．８Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜１０）を形成し、さらにＡ領域の酸化シリコン膜８を除去した後、熱酸化法によりＡ領域の半導体基板１の表面に厚さ２ｎｍの１．０Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜１２）を形成する。【選択図】図１３
2007242685.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧で駆動する第１電界効果トランジスタ、前記第１電圧よりも高い第２電圧で駆動する第２電界効果トランジスタおよび前記第２電圧よりも高い第３電圧で駆動する第３電界効果トランジスタを半導体基板の主面の第１、第２および第３活性領域にそれぞれ形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、前記第１、第２および第３活性領域をそれぞれ囲む素子分離部を形成する工程と、
（ｂ）前記半導体基板の表面に形成された第１絶縁膜を通して、前記第１、第２および第３活性領域の前記半導体基板に不純物をイオン注入する工程と、
（ｃ）前記第１絶縁膜を除去した後、前記第１、第２および第３活性領域の前記半導体基板の表面に前記第３電界効果トランジスタの第３ゲート絶縁膜を構成する第１厚さの第２絶縁膜を形成する工程と、
（ｄ）前記第２活性領域の前記第２絶縁膜を除去した後、熱酸化法により前記第２活性領域の前記半導体基板の表面に前記第１厚さよりも薄い第２厚さの前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程と、
（ｅ）前記第１活性領域の前記第２絶縁膜を除去した後、熱酸化法により前記第１活性領域の前記半導体基板の表面に前記第２厚さよりも薄い第３厚さの前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程と、
（ｆ）前記第１活性領域の前記第１ゲート絶縁膜上、前記第２活性領域の前記第２ゲート絶縁膜上および前記第３活性領域の前記第３ゲート絶縁膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程の前記不純物は、前記第１、第２および第３電界効果トランジスタのチャネル領域にイオン注入されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程は、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ１）前記半導体基板の表面に前記第１絶縁膜および第３絶縁膜を順次形成した後、前記第３絶縁膜を加工して、前記第１、第２および第３活性領域に前記第３絶縁膜を残す工程と、
（ａ２）前記第３絶縁膜をマスクとして前記第１絶縁膜および前記半導体基板をエッチングし、前記素子分離部が形成される領域に溝を形成する工程と、
（ａ３）前記溝の内部を埋め込んで前記半導体基板上に第４絶縁膜を形成する工程と、
（ａ４）前記溝の外部の前記第４絶縁膜を除去し、前記溝の内部に埋め込まれた前記第４絶縁膜からなる前記素子分離部を形成する工程と、
（ａ５）前記第３絶縁膜を除去し、前記第１、第２および第３活性領域の前記半導体基板の表面に前記第１絶縁膜を残す工程。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程は、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ１）前記半導体基板の表面にパッド絶縁膜および第３絶縁膜を順次形成した後、前記第３絶縁膜を加工して、前記第１、第２および第３活性領域に前記第３絶縁膜を残す工程と、
（ａ２）前記第３絶縁膜をマスクとして前記パッド絶縁膜および前記半導体基板をエッチングし、前記素子分離部が形成される領域に溝を形成する工程と、
（ａ３）前記溝の内部を埋め込んで前記半導体基板上に第４絶縁膜を形成する工程と、
（ａ４）前記溝の外部の前記第４絶縁膜を除去し、前記溝の内部に埋め込まれた前記第４絶縁膜からなる前記素子分離部を形成する工程と、
（ａ５）前記パッド絶縁膜を除去した後、熱酸化法により前記第１、第２および第３活性領域の前記半導体基板の表面に前記第１絶縁膜を形成する工程。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、
（ｇ）ＮＯまたはＮ２Ｏガスを用いた酸窒化処理により、前記第１、第２および第３活性領域の前記第２絶縁膜に第１濃度分布を有して窒素を導入する工程と、
前記（ｅ）工程の後に、
（ｈ）ラジカル窒化処理により、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜に第２濃度分布を有して窒素を導入する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記第１ゲート絶縁膜は、前記第１ゲート絶縁膜と前記ゲート電極との界面近傍に窒素の前記第２濃度分布の最大値を有し、前記第２ゲート絶縁膜は、前記第２ゲート絶縁膜と前記ゲート電極との界面近傍に窒素の前記第２濃度分布の最大値を有し、前記第３ゲート絶縁膜は、前記第３ゲート絶縁膜と前記ゲート電極との界面近傍および前記第３ゲート絶縁膜と前記半導体基板との界面近傍に窒素の前記第２濃度分布の最大値および前記第１濃度分布の最大値をそれぞれ有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程の後に、
（ｇ）ＮＯまたはＮ２Ｏガスを用いた酸窒化処理により、前記第１および第３活性領域の前記第２絶縁膜、ならびに前記第２活性領域の前記第２電界効果トランジスタの第２ゲート絶縁膜に第１濃度分布を有して窒素を導入する工程と、
前記（ｅ）工程の後に、
（ｈ）ラジカル窒化処理により、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶縁膜に第２濃度分布を有して窒素を導入する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記第１ゲート絶縁膜は、前記第１ゲート絶縁膜と前記ゲート電極との界面近傍に窒素の前記第２濃度分布の最大値を有し、前記第２ゲート絶縁膜は、前記第２ゲート絶縁膜と前記ゲート電極との界面近傍および前記第２ゲート絶縁膜と前記半導体基板との界面近傍に窒素の前記第２濃度分布の最大値および前記第１濃度分布の最大値をそれぞれ有し、前記第３ゲート絶縁膜は、前記第３ゲート絶縁膜と前記ゲート電極との界面近傍および前記第３ゲート絶縁膜と前記半導体基板との界面近傍に窒素の前記第２濃度分布の最大値および前記第１濃度分布の最大値をそれぞれ有することを特徴とする半導体装置の製造方法。
【請求項９】
第１電圧で駆動する第１電界効果トランジスタ、前記第１電圧よりも高い第２電圧で駆動する第２電界効果トランジスタおよび前記第２電圧よりも高い第３電圧で駆動する第３電界効果トランジスタを半導体基板の主面の第１、第２および第３活性領域にそれぞれ形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、前記第１、第２および第３活性領域をそれぞれ囲む素子分離部を形成する工程と、
（ｂ）前記半導体基板の表面に形成された第１絶縁膜を通して、前記第１、第２および第３活性領域の前記半導体基板に不純物をイオン注入する工程と、
（ｃ）前記第１絶縁膜を除去した後、前記第１、第２および第３活性領域の前記半導体基板の表面に第１厚さの第５絶縁膜を形成する工程と、
（ｄ）前記第２活性領域の前記第２絶縁膜を除去した後、熱酸化法により前記第２活性領域の前記半導体基板の表面に前記第１厚さよりも薄い第２厚さの第６絶縁膜を形成する工程と、
（ｅ）前記第１活性領域の前記第２絶縁膜を除去した後、前記第１活性領域の前記半導体基板上、前記第２活性領域の前記第６絶縁膜上および前記第３活性領域の第５絶縁膜上に高誘電率膜を形成して、前記第１活性領域に前記高誘電率膜からなる前記第１電界効果トランジスタの第１ゲート絶縁膜と、前記第２活性領域に前記第６絶縁膜および前記高誘電率膜の積層膜からなる前記第２電界効果トランジスタの第２ゲート絶縁膜と、前記第３活性領域に前記第５絶縁膜および前記高誘電率膜の積層膜からなる前記第３電界効果トランジスタの第３ゲート絶縁膜とを形成する工程と、
（ｆ）前記第１活性領域の前記第１ゲート絶縁膜上、前記第２活性領域の前記第２ゲート絶縁膜上および前記第３活性領域の前記第３ゲート絶縁膜上にそれぞれゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記高誘電率膜は、ハフニウムを主体とした絶縁膜、Ａｌ２Ｏ３膜、ＺｒＯ２膜、ＬａＡｌＯ３膜、またはこれらのうちいずれかを積層した積層膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記ハフニウムを主体とした絶縁膜は、ＨｆＯ、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯまたはＨｆＳｉＯＮであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記（ｂ）工程の前記不純物は、前記第１、第２および第３電界効果トランジスタのチャネル領域にイオン注入されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、前記（ａ）工程は、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ１）前記半導体基板の表面に前記第１絶縁膜および第３絶縁膜を順次形成した後、前記第３絶縁膜を加工して、前記第１、第２および第３活性領域に前記第３絶縁膜を残す工程と、
（ａ２）前記第３絶縁膜をマスクとして前記第１絶縁膜および前記半導体基板をエッチングし、前記素子分離部が形成される領域に溝を形成する工程と、
（ａ３）前記溝の内部を埋め込んで前記半導体基板上に第４絶縁膜を形成する工程と、
（ａ４）前記溝の外部の前記第４絶縁膜を除去し、前記溝の内部に埋め込まれた前記第４絶縁膜からなる前記素子分離部を形成する工程と、
（ａ５）前記第３絶縁膜を除去し、前記第１、第２および第３活性領域の前記半導体基板の表面に前記第１絶縁膜を残す工程。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記（ａ）工程は、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ１）前記半導体基板の表面にパッド絶縁膜および第３絶縁膜を順次形成した後、前記第３絶縁膜を加工して、前記第１、第２および第３活性領域に前記第３絶縁膜を残す工程と、
（ａ２）前記第３絶縁膜をマスクとして前記パッド絶縁膜および前記半導体基板をエッチングし、前記素子分離部が形成される領域に溝を形成する工程と、
（ａ３）前記溝の内部を埋め込んで前記半導体基板上に第４絶縁膜を形成する工程と、
（ａ４）前記溝の外部の前記第４絶縁膜を除去し、前記溝の内部に埋め込まれた前記第４絶縁膜からなる前記素子分離部を形成する工程と、
（ａ５）前記パッド絶縁膜を除去した後、熱酸化法により前記第１、第２および第３活性領域の前記半導体基板の表面に前記第１絶縁膜を形成する工程。
【請求項１５】
請求項１または９記載の半導体装置の製造方法において、前記（ｆ）工程の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｉ）前記第１、第２および第３電界効果トランジスタの前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｊ）前記第１、第２および第３電界効果トランジスタ、ならびに前記サイドウォールをマスクとして、前記第１、第２および第３活性領域の前記半導体基板に不純物をイオン注入し、前記第１、第２および第３電界効果トランジスタのソース・ドレインをそれぞれ形成する工程。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記（ｉ）工程の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｋ）前記第１、第２および第３電界効果トランジスタの前記ゲート電極をマスクとして、前記第１、第２および第３活性領域の前記半導体基板に不純物をイオン注入し、前記第１、第２および第３電界効果トランジスタのソース・ドレインの内側に伸びる一対の拡張領域を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、負荷される電圧が互いに異なる３種類または３種類以上の電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）を内蔵する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
メモリＬＳＩ（Large Scale Integrated Circuit）またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ＬＳＩなどの半導体装置では内部回路と入出力回路とで電源電圧が異なる場合があり、例えば互いに異なる３つの電源電圧でそれぞれ駆動するＭＩＳＦＥＴを内蔵する半導体製品が提供されている。互いに異なる３つの電源電圧でそれぞれ駆動するＭＩＳＦＥＴにおいては、例えばゲート絶縁膜の厚さが互いに異なる３種類のＭＩＳＦＥＴを形成するなどの手段により、必要とされる性能が確保されている。
【０００３】
例えば第１，第２および第３トランジスタ領域のそれぞれに５ｎｍの第１ゲート酸化膜を形成した後、第２トランジスタ領域のみの第１ゲート酸化膜を除去し、この領域に３ｎｍの第２ゲート酸化膜を形成する。次いでウエットエッチングを利用して第３トランジスタ領域のみの第１ゲート酸化膜を１ｎｍ除去することにより、４ｎｍの第３ゲート酸化膜を形成する技術が開示されている（特許文献１参照）。
【０００４】
また、半導体基板の全面にスルー酸化膜を形成した後、所望する領域におけるスルー酸化膜を介したしきい値電圧調整用イオン注入と、その所望する領域におけるスルー酸化膜の除去と、その所望する領域におけるゲート酸化膜の形成とを繰り返すことにより、半導体基板へ与えるダメージを抑制して、互いに厚さの異なる２種類以上のゲート絶縁膜を有する半導体装置を製造する方法が開示されている（特許文献２参照）。
【特許文献１】特開２００１−１７６９８３号公報（段落［００１９］〜［００２２］、図４）
【特許文献２】特開２００１−１９６４７１号公報（段落［０１２８］〜［０１４７］、図１９〜図２９）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
微細化されたＬＳＩでは、一般に浅溝アイソレーションが用いられている。この浅溝アイソレーションは、半導体基板の素子分離領域に、例えば４００ｎｍ程度の深さの溝を掘り、そこに絶縁膜を埋め込んだ構造、またはそのような構造を有している。
【０００６】
しかし、浅溝アイソレーションは、その製造過程における制御性が悪いと、半導体基板の表面よりも溝に埋め込まれた絶縁膜の表面が低くなるリセス構造、または逆に半導体基板の表面から絶縁膜が突き出る逆リセス構造となる。前者の場合は、例えばＭＩＳＦＥＴのゲート電極を形成するために半導体基板の表面に堆積される導電膜の表面に段差ができて、この導体膜をエッチングする際、段差部に沿ったエッチング残りが生じることがある。また、後者の場合は、例えば素子分離部で囲まれた活性領域の端部でＭＩＳＦＥＴのゲート電極の電界が強くなり、ドレイン電流とゲート電圧との関係においてハンプ特性が現れてオフ電流が大きくなるという問題が生じる。従って、半導体基板の表面と溝に埋め込まれた絶縁膜の表面とが同じ高さとなるのが理想的であると考えられる。
【０００７】
ところで、ゲート絶縁膜の厚さが互いに異なる３種類のＭＩＳＦＥＴを内蔵する半導体装置の製造においては、例えば以下に説明するゲート絶縁膜の形成方法が提案されている。まず、半導体基板の表面を洗浄した後、第１活性領域、第２活性領域および第３活性領域に厚いゲート絶縁膜を形成する。続いて第１および第２活性領域の厚いゲート絶縁膜をウエットエッチングにより除去した後、第１および第２活性領域に薄いゲート絶縁膜する。続いて第１活性領域の薄いゲート絶縁膜をウエットエッチングにより除去した後、第１活性領域にさらに薄いゲート絶縁膜を形成する。これにより、互いに厚さの異なるゲート絶縁膜を半導体基板の表面に形成することができる。しかし、このゲート絶縁膜の形成方法では、洗浄を含めて少なくとも３回のウエットエッチングが行われることになり、同時に浅溝アイソレーションの溝に埋め込まれた絶縁膜も削れてしまう。この絶縁膜の削れ量を少なくするためには、半導体基板の表面のウエットエッチングの回数を少なくすることが望ましい。
【０００８】
なお、上記特許文献１および２による方法を用いることにより、半導体基板の表面のウエットエッチングの回数を少なくすることは可能であり、浅溝アイソレーションの溝に埋め込まれた絶縁膜の削れ量を少なくすることができる。しかし、上記特許文献１では、薄いゲート絶縁膜のピンホールが拡大してゲート絶縁膜の信頼性が低下する恐れがある。また、上記特許文献２では、ｎチャネル型ＭＩＳＦＥＴのみまたはｐチャネル型ＭＩＳＦＥＴのみを形成するのであれば製造工程数を減らすことができるが、両者を同一半導体基板に形成する場合は、かえって製造工程数の増加を招いてしまう。
【０００９】
本発明の目的は、高い信頼性を有し、負荷される電圧が互いに異なる３種類または３種類以上のＭＩＳＦＥＴを内蔵する半導体装置を形成することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、第１電圧で駆動する第１ＭＩＳＦＥＴ、第１電圧よりも高い第２電圧で駆動する第２ＭＩＳＦＥＴおよび第２電圧よりも高い第３電圧で駆動する第３ＭＩＳＦＥＴを半導体基板の主面の第１、第２および第３活性領域にそれぞれ形成する半導体装置の製造方法であって、半導体基板の主面に第１、第２および第３活性領域をそれぞれ囲む浅溝アイソレーションからなる素子分離部を形成する工程と、浅溝アイソレーションを形成する際に用いたパッド絶縁膜を介して、第１、第２および第３活性領域の半導体基板に不純物をイオン注入する工程と、パッド絶縁膜を除去した後、第１、第２および第３活性領域の半導体基板の表面に第３ＭＩＳＦＥＴの第３ゲート絶縁膜を構成する第１厚さの第２絶縁膜を形成する工程と、第２活性領域の第２絶縁膜を除去した後、熱酸化法により第２活性領域の半導体基板の表面に第１厚さよりも薄い第２厚さの第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程と、第１活性領域の第２絶縁膜を除去した後、熱酸化法により第１活性領域の半導体基板の表面に第２厚さよりも薄い第３厚さの第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程とを有するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
互いに異なる３つまたは３つ以上の電源電圧でそれぞれ駆動する３種類または３種類以上のＭＩＳＦＥＴの製造過程において、ＭＩＳＦＥＴの信頼性の低下を回避することができる。これにより、高い信頼性を有し、負荷される電圧が互いに異なる３種類または３種類以上のＭＩＳＦＥＴを内蔵する半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態においては、ＭＩＳＦＥＴをＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、シリコン単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１による互いに異なる３つの電源電圧でそれぞれ駆動するｎＭＩＳの製造方法を図１〜図１９を用いて工程順に説明する。なお、図中、Ａ領域は１．０Ｖの電源電圧が供給されるｎＭＩＳ（以下、１．０Ｖ系ｎＭＩＳと記す）、Ｂ領域は１．８Ｖの電源電圧が供給されるｎＭＩＳ（以下、１．８Ｖ系ｎＭＩＳと記す）、Ｃ領域は３．３Ｖの電源電圧が供給されるｎＭＩＳ（以下、３．３Ｖ系ｎＭＩＳと記す）が形成される領域である。
【００２０】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成される半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ１０ｎｍのパッド絶縁膜２ａを形成し、次いでその上層にＣＶＤ（Chemical Vapor Deposition）法で厚さ１００ｎｍの窒化シリコン膜２ｂを堆積する。続いて半導体基板１の主面にレジスト膜を塗布し、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターンを形成した後、このレジストパターンをマスクとして窒化シリコン膜２ｂ、パッド絶縁膜２ａおよび半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ３５０ｎｍの素子分離の溝を形成する。
【００２１】
次に、溝の内部を含む半導体基板１の主面に酸化シリコン膜２ｃを堆積して溝の内部を埋め込んだ後、この酸化シリコン膜２ｃをＣＭＰ（Chemical Mechanical Polishing）法により研磨して溝の内部に酸化シリコン膜２ｃを残すことにより素子分離部２を形成する。続いて半導体基板１を１０００℃で熱処理することにより、溝に埋め込んだ酸化シリコン膜２ｃを焼き締めする。
【００２２】
次に、図２に示すように、熱リン酸を用いて窒化シリコン膜２ｂのみを除去した後、パッド絶縁膜２ａを残した状態で、半導体基板１の主面にｐ型の導電型を示す不純物、例えばボロンをイオン注入してｐウエル３を形成する。
【００２３】
次に、図３に示すように、レジストパターン４をＢ領域およびＣ領域の半導体基板１の主面に形成した後、レジストパターン４をマスクとし、パッド絶縁膜２ａを通してＡ領域のｐウエル３に１．０Ｖ系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。さらに、図４に示すように、上記レジストパターン４を除去し、レジストパターン５をＡ領域およびＣ領域の半導体基板１の主面に形成した後、レジストパターン５をマスクとし、パッド絶縁膜２ａを通してＢ領域のｐウエル３に１．８Ｖ系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。さらに、図５に示すように、上記レジストパターン５を除去し、レジストパターン６をＡ領域およびＢ領域の半導体基板１の主面に形成した後、レジストパターン６をマスクとし、パッド絶縁膜２ａを通してＣ領域のｐウエル３に３．３系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。その後、レジストパターン６を除去する。
【００２４】
なお、前述したしきい値電圧調整用不純物のイオン注入工程では、素子分離部２の形成に用いたパッド絶縁膜２ａを通してしきい値電圧調整用不純物をイオン注入したが、一旦パッド絶縁膜２ａを除去し、改めて半導体基板１の表面に犠牲酸化膜を形成し、この犠牲酸化膜を通して各ｎＭＩＳのｐウエル３に上記不純物をイオン注入してもよい。
【００２５】
この場合、まず、図６に示すように、フッ酸系の水溶液を用いてパッド絶縁膜２ａを除去した後、半導体基板１を熱酸化して半導体基板１の表面に犠牲酸化膜７を形成する。次に、レジストパターン４をＢ領域およびＣ領域の半導体基板１の主面に形成した後、レジストパターン４をマスクとし、犠牲酸化膜７を通してＡ領域のｐウエル３に１．０Ｖ系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。以下、同様に、図７に示すように、Ａ領域およびＣ領域の半導体基板１の主面に形成したレジストパターン５をマスクとし、犠牲酸化膜７を通してＢ領域のｐウエル３に１．８Ｖ系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。さらに、図８に示すように、Ａ領域およびＢ領域の半導体基板１の主面に形成したレジストパターン６をマスクとし、犠牲酸化膜７を通してＣ領域のｐウエル３に３．３系ｎＭＩＳのしきい値電圧を制御するための不純物をイオン注入する。
【００２６】
次に、図９に示すように、半導体基板１の表面をフッ酸系の水溶液を用いた洗浄により、パッド絶縁膜２ａ（または犠牲酸化膜７）を除去して、半導体基板１の表面を露出した後、例えば熱酸化法または熱ＣＶＤ法により半導体基板１の表面に酸化シリコン膜８を形成する。その厚さは例えば７ｎｍであり、酸化シリコン膜８は３．３Ｖ系ｎＭＩＳのゲート絶縁膜を構成する。
【００２７】
次に、図１０に示すように、レジストパターン９をＡ領域およびＣ領域の半導体基板１の主面に形成する。続いてレジストパターン９をマスクとしたエッチングにより酸化シリコン膜８を除去し、Ｂ領域の半導体基板１（ｐウエル３）の表面を露出させる。続いて、図１１に示すように、レジストパターン９を除去した後、例えば熱酸化法によりＢ領域の半導体基板１の表面に酸化シリコン膜１０を形成する。その厚さは例えば４ｎｍであり、酸化シリコン膜１０は１．８Ｖ系ｎＭＩＳのゲート絶縁膜を構成する。Ａ領域およびＣ領域の酸化シリコン膜８は追加酸化されて僅かに厚くなる。
【００２８】
次に、図１２に示すように、レジストパターン１１をＢ領域およびＣ領域の半導体基板１の主面に形成する。続いてレジストパターン１１をマスクとしたエッチングにより酸化シリコン膜８を除去し、Ａ領域の半導体基板１（ｐウエル３）の表面を露出させる。続いて、図１３に示すように、レジストパターン１１を除去した後、例えば熱酸化法によりＡ領域の半導体基板１の表面に酸化シリコン膜１２を形成する。その厚さは例えば２ｎｍであり、酸化シリコン膜１２は１．０Ｖ系ｎＭＩＳのゲート絶縁膜を構成する。Ｂ領域の酸化シリコン膜１０およびＣ領域の酸化シリコン膜８は追加酸化されてそれぞれ僅かに厚くなる。
【００２９】
すなわち、Ａ領域には１．０Ｖ系ｎＭＩＳの２ｎｍの厚さのゲート絶縁膜（酸化シリコン膜１２）が形成され、Ｂ領域には１．８Ｖ系ｎＭＩＳの約４ｎｍ（４ｎｍ＋１回の追加酸化により増加した厚さ）の厚さのゲート絶縁膜（酸化シリコン膜１０）が形成され、およびＣ領域には３．３Ｖ系ｎＭＩＳの約７ｎｍ（７ｎｍ＋２回の追加酸化により増加した厚さ）の厚さのゲート絶縁膜（酸化シリコン膜８）が形成されて、各領域にそれぞれ互いに厚さの異なるゲート絶縁膜が形成される。
【００３０】
また、本実施の形態１による各ｎＭＩＳのゲート絶縁膜の形成工程では、ゲート絶縁膜を形成する前に半導体基板１の表面が露出する回数は以下のようになる。Ｃ領域では、３．３Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜８が形成される前の１回、Ｂ領域では、酸化シリコン膜８が形成される前と１．８Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜１０が形成される前の２回、Ａ領域では、酸化シリコン膜８が形成される前と１．０Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜１２が形成される前の２回である。従って、互いに厚さの異なる３つのゲート絶縁膜を形成する工程で行われる各領域でのウエットエッチングの回数は２回以下となり、素子分離部２の溝に埋め込まれた酸化シリコン膜２ｃの表面がウエットエッチングされる回数は最多でも２回とすることができるので、酸化シリコン膜２ｃの削れ量を最小限に抑えることができる。
【００３１】
なお、各領域へのゲート絶縁膜の形成は、厚いゲート絶縁膜から順に形成するのが好ましい。この順序でゲート絶縁膜を形成することにより、追加酸化によるゲート絶縁膜の厚さの増加を抑えることができる。
【００３２】
次に、図１４に示すように、例えばＣＶＤ法により半導体基板１の主面にｎ型の導電型を示す不純物が導入された多結晶シリコン膜を堆積した後、レジストパターンをマスクとしたエッチングにより多結晶シリコン膜を加工して、ゲート電極１３を形成する。各ｎＭＩＳのゲート電極１３は、それぞれの性能を満たすために最適なゲート長を有して形成してもよく、例えばＡ領域に形成される１．０Ｖ系ｎＭＩＳのゲート長は９０ｎｍ、Ｂ領域に形成される１．８Ｖ系ｎＭＩＳのゲート長は３４０ｎｍ、Ｃ領域に形成される３．３Ｖ系ｎＭＩＳのゲート長は４００ｎｍとすることもできる。
【００３３】
次に、図１５に示すように、Ａ領域およびＢ領域をレジストパターン１４で覆った後、３．３Ｖ系ｎＭＩＳのゲート電極１３をマスクとしてＣ領域のｐウエル３にｎ型の導電型を示す不純物、例えばリンをイオン注入し、３．３Ｖ系ｎＭＩＳのゲート電極１３の両側のｐウエル３にｎ型拡張領域１５を形成する。
【００３４】
次に、図１６に示すように、Ａ領域およびＣ領域をレジストパターン１６で覆った後、１．８Ｖ系ｎＭＩＳのゲート電極１３をマスクとしてＢ領域のｐウエル３にｎ型の導電型を示す不純物、例えばリンをイオン注入し、１．８Ｖ系ｎＭＩＳのゲート電極１３の両側のｐウエル３にｎ型拡張領域１７を形成する。
【００３５】
次に、図１７に示すように、Ｂ領域およびＣ領域をレジストパターン１８で覆った後、１．０Ｖ系ｎＭＩＳのゲート電極１３をマスクとしてＡ領域のｐウエル３にｎ型の導電型を示す不純物、例えば砒素をイオン注入し、１．０Ｖ系ｎＭＩＳのゲート電極１３の両側のｐウエル３にｎ型拡張領域１９を形成する。
【００３６】
次に、図１８に示すように、半導体基板１の主面に、例えばＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、各ｎＭＩＳのゲート電極１３の側壁にサイドウォール２０を形成する。その後、ｐウエル３にｎ型の導電型を示す不純物、例えば砒素をイオン注入して、各ｎＭＩＳの両側のｐウエル３にｎ型拡散領域を形成する。このｎ型拡散領域は、ゲート電極１３およびサイドウォール２０に対して自己整合的に形成され、各ｎＭＩＳのソース・ドレイン２１として機能する。
【００３７】
次に、図１９に示すように、半導体基板１の主面に酸化シリコン膜２２を形成した後、その酸化シリコン膜２２を、例えばＣＭＰ法で研磨することによって表面を平坦化する。酸化シリコン膜２２は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜等の絶縁膜で構成される。
【００３８】
次に、レジストパターンをマスクとしたエッチングにより酸化シリコン膜２２に接続孔２３を形成する。この接続孔２３はソース・ドレイン２１上などの必要部分に形成される。さらに、接続孔２３の内部を含む半導体基板１の主面に窒化チタン膜を、例えばＣＶＤ法で堆積し、さらに接続孔２３を埋め込むタングステン膜を、例えばＣＶＤ法で堆積する。その後、接続孔２３以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去して接続孔２３の内部にプラグ２４を形成する。
【００３９】
次に、半導体基板１の主面に金属膜、例えばアルミニウム合金膜またはタングステン膜を堆積した後、レジストパターンをマスクとしたエッチングによって金属膜を加工し、配線２５を形成する。さらに上層の配線を形成した後、パッシべーション膜により半導体基板１の全面を覆うことにより、互いに厚さの異なるゲート絶縁膜を備える１．０Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳが半導体基板１の主面に形成される。
【００４０】
前述した実施の形態１では、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳについて説明したが、互いに異なる４つ以上の電源電圧でそれぞれ駆動する４種類以上のｎＭＩＳにも同様に適用することができる。例えば４つの電源電圧（例えば１．０Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳ、２．５Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳ）でそれぞれ駆動する４種類のｎＭＩＳに本実施の形態１を適用した場合は、ゲート絶縁膜を形成する前に半導体基板１の表面が露出する回数は以下のようになる。３．３Ｖ系ｎＭＩＳが形成されるＤ領域では３．３Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前の１回、２．５Ｖ系ｎＭＩＳが形成されるＣ領域では３．３Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前と２．５Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前の２回、１．８Ｖ系ｎＭＩＳが形成されるＢ領域では３．３Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前と１．８Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前の２回、１．０Ｖ系ｎＭＩＳが形成されるＡ領域では３．３Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前と１．０Ｖ系ｎＭＩＳのゲート絶縁膜となる酸化シリコン膜が形成される前の２回である。従って、互いに厚さの異なる４つまたは４つ以上のゲート絶縁膜を形成する工程で行われる各領域でのウエットエッチングの回数も２回以下となることがわかる。
【００４１】
なお、素子分離部２の形成に用いたパッド絶縁膜２ａを一旦除去し、改めて半導体基板１の表面に犠牲酸化膜７を形成し、この犠牲酸化膜７を通して各ｎＭＩＳのｐウエル３に不純物をイオン注入する製造方法においては、互いに異なる３つまたは３つ上のゲート絶縁膜を形成する工程で行われる各領域でのウエットエッチングの回数は３回以下となり、素子分離部２の溝に埋め込まれた酸化シリコン膜２ｃの表面がウエットエッチングされる回数は最多で３回とすることができる。
【００４２】
このように、本実施の形態１によれば、互いに異なる３つまたは３つ以上の電源電圧でそれぞれ駆動する３種類または３種類以上のｎＭＩＳにおいて、互いに厚さの異なるゲート絶縁膜を形成する工程で行われる各領域でのウエットエッチングの回数は２回以下となり、素子分離部２の溝に埋め込まれた酸化シリコン膜２ｃの表面がウエットエッチングされる回数は最多でも２回とすることができるので、酸化シリコン膜２ｃの削れ量を最小限に抑えることができる。これにより、素子分離部２の構造に起因するｎＭＩＳの信頼性の低下を回避することができる。
【００４３】
（実施の形態２）
本実施の形態２による互いに異なる３つの電源電圧でそれぞれ駆動するｎＭＩＳの製造方法を図２０〜図２７を用いて工程順に説明する。なお、図２０〜２４および図２７中、Ａ領域は１．０Ｖ系ｎＭＩＳ、Ｂ領域は１．８Ｖ系ｎＭＩＳ、Ｃ領域は３．３Ｖ系ｎＭＩＳが形成される領域である。
【００４４】
まず、前述した実施の形態１と同様にして、半導体基板１の主面に素子分離部２およびｐウエル３を形成した後、各領域にしきい値電圧制御用不純物をイオン注入する。さらに、図２０に示すように、半導体基板１の表面に酸化シリコン膜３０を形成する。その厚さは例えば７ｎｍである。
【００４５】
次に、図２１に示すように、レジストパターン９をＡ領域およびＣ領域の半導体基板１の主面に形成する。続いてレジストパターン９をマスクとしたエッチングによって酸化シリコン膜３０を除去し、Ｂ領域の半導体基板１（ｐウエル３）の表面を露出させる。続いて、図２２に示すように、レジストパターン９を除去した後、例えば熱酸化法によりＢ領域の半導体基板１の表面に酸化シリコン膜３１を形成する。その厚さは例えば４ｎｍである。Ａ領域およびＣ領域の酸化シリコン膜３０は追加酸化されて僅かに厚くなる。さらに、ＮＯまたはＮ２Ｏガスを用いた酸窒化処理により酸化シリコン膜３０，３１中に窒素を導入して、ゲート絶縁膜と半導体基板１との界面付近に窒素の濃度分布の最大値を有する酸化シリコン膜３０Ｎ，３１Ｎを形成する。酸窒化処理の条件は、例えば温度１０００℃、時間３０秒、雰囲気１０％ＮＯである。
【００４６】
次に、図２３に示すように、レジストパターン１１をＢ領域およびＣ領域の半導体基板１の主面に形成する。続いてレジストパターン１１をマスクとしたエッチングによって酸化シリコン膜３０Ｎを除去し、Ａ領域の半導体基板１（ｐウエル３）の表面を露出させる。続いて、図２４に示すように、レジストパターン１１を除去した後、例えば熱酸化法によりＡ領域の半導体基板１の表面に酸化シリコン膜３２を形成する。その厚さは例えば２ｎｍである。Ｂ領域の酸化シリコン膜３１ＮおよびＣ領域の酸化シリコン膜３０Ｎは追加酸化されてそれぞれ僅かに厚くなる。さらに、ラジカル窒化処理により酸化シリコン膜３２中に窒素を導入して、ゲート絶縁膜とゲート電極（ゲート電極は、後の工程で半導体基板１とは反対側のゲート絶縁膜上に形成される）との界面付近に窒素の濃度分布の最大値を有する酸化シリコン膜３２Ｎを形成する。ラジカル窒化処理の条件は、例えば温度４００℃、圧力１３３Ｐａ、パワー１．５ｋＷ、時間９０秒である。
【００４７】
なおこの際、酸化シリコン膜３０Ｎ，３１Ｎにも窒素が導入されて、ゲート絶縁膜と半導体基板１との界面近傍およびゲート絶縁膜とゲート電極との界面近傍に窒素の濃度分布の最大値を有する酸化シリコン膜３０ＮＮ，３１ＮＮが形成される。これにより１．０Ｖ系ｎＭＩＳのゲート絶縁膜を構成する酸化シリコン膜３２Ｎ、１．８Ｖ系ｎＭＩＳのゲート絶縁膜を構成する酸化シリコン膜３１ＮＮ、３．３Ｖ系ｎＭＩＳのゲート絶縁膜を構成する酸化シリコン膜３０ＮＮが形成される。
【００４８】
ところで、ＭＩＳのゲート絶縁膜と半導体基板との界面近傍に多くの窒素を導入する効果として、ホットキャリア耐性の向上を挙げることができる。しかし、一方では、キャリア移動度が劣化してドレイン電流が小さくなるという副作用が生ずる。従って、電源電圧が高いｎＭＩＳまたはｐＭＩＳでは、ホットキャリア耐性を向上させるためにゲート絶縁膜と半導体基板との界面近傍に多くの窒素を導入することが望ましい。なお、電源電圧が低いｎＭＩＳまたはｐＭＩＳでは、ホットキャリア耐性に対する余裕があると考えられるため、必ずしもゲート絶縁膜と半導体基板との界面近傍への窒素の導入は必要ではない。
【００４９】
さらに、ＭＩＳのゲート絶縁膜とゲート電極との界面近傍に多くの窒素を導入する効果として、ｎＭＩＳと相補になるｐＭＩＳのゲート電極に添加されるｐ型不純物（例えばボロン）の半導体基板への漏れを抑制することによるしきい値電圧の変動等の防止を挙げることができる。従って、ｐＭＩＳでは、ゲート電極からのｐ型不純物の漏れを抑えて、しきい値電圧の変動等を防止するために、ゲート絶縁膜とゲート電極との界面近傍に多くの窒素を導入することが望ましい。なお、ｎＭＩＳのゲート絶縁膜とゲート電極との界面近傍に多くの窒素を導入しても、その窒素がｎＭＩＳの動作特性へ及ぼす影響は少ないと考えられる。よって、本実施の形態２においては、１．８Ｖ系および３．３Ｖ系ｎＭＩＳ（１．８Ｖ系および３．３Ｖ系ｐＭＩＳも同様）では、ゲート絶縁膜と半導体基板との界面近傍とゲート絶縁膜とゲート電極との界面近傍に多くの窒素を導入し、１．０Ｖ系ｎＭＩＳ（１．０Ｖ系ｐＭＩＳも同様）では、ゲート絶縁膜とゲート電極との界面近傍に多くの窒素を導入するとした。
【００５０】
図２５に、１．０Ｖ系ＭＩＳのゲート絶縁膜の厚さ方向の窒素濃度分布の模式図を示し、図２６に、１．８Ｖ系ＭＩＳまたは３．３Ｖ系ＭＩＳのゲート絶縁膜の厚さ方向の窒素濃度分布の模式図を示す。
【００５１】
１．０Ｖ系ＭＩＳのゲート絶縁膜では、ラジカル窒化処理により窒素が導入されるのでゲート絶縁膜とゲート電極との界面近傍に窒素の濃度分布の最大値がある（図２５）。従って、Ａ領域にはゲート電極からのｐ型不純物の漏れを抑えることのできる２ｎｍの厚さのゲート絶縁膜が形成される。Ａ領域にｐＭＩＳが形成された場合には、ゲート電極からのｐ型不純物の漏れを抑えられて、しきい値電圧等の変動を防ぐことができる。
【００５２】
一方、１．８Ｖ系ＭＩＳまたは３．３Ｖ系ＭＩＳのゲート絶縁膜では、熱酸化処理およびラジカル窒化処理により窒素が導入されるので、ゲート絶縁膜と半導体基板との界面近傍およびゲート絶縁膜とゲート電極との界面近傍に窒素の濃度分布の最大値がある（図２６）。従って、Ｂ領域にはホットキャリア耐性を向上させることのできる約４ｎｍ（４ｎｍ＋１回の追加酸化により増加した厚さ）の厚さのゲート絶縁膜が形成され、Ｃ領域にはホットキャリア耐性を向上させることのできる約７ｎｍ（７ｎｍ＋２回の追加酸化により増加した厚さ）の厚さのゲート絶縁膜が形成される。さらに、Ｂ領域およびＣ領域にｐＭＩＳが形成された場合には、ゲート電極からのｐ型不純物の漏れが抑えられて、しきい値電圧等の変動を防ぐことができる。
【００５３】
その後は、前述した実施の形態１と同様にして、ゲート電極１３、ソース・ドレイン２１および配線２５等を順次形成することにより、図２７に示すように、窒素が導入され、互いに厚さの異なるゲート絶縁膜を備える１．０Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳが半導体基板１の主面に形成される。
【００５４】
なお、前述した実施の形態２では、酸窒化処理を１．８Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜３１）を形成した後に行ったが、３．３Ｖ系ｎＭＩＳのゲート絶縁膜（酸化シリコン膜３０）を形成した後に行い、３．３Ｖ系ｎＭＩＳのみにゲート絶縁膜と半導体基板１との界面近傍に窒素の濃度分布の最大値を有するゲート絶縁膜を形成することもできる。
【００５５】
また、前述した実施の形態２では、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳについて説明したが、互いに異なる４つ以上の電源電圧でそれぞれ駆動する４種類以上のｎＭＩＳにも同様に形成することができる。
【００５６】
このように、本実施の形態２によれば、互いに異なる３つまたは３つ以上の電源電圧でそれぞれ駆動する３種類または３種類以上のｎＭＩＳとｐＭＩＳにおいて、前述した実施の形態１の効果に加えて、電源電圧の高いｎＭＩＳおよびｐＭＩＳでは、ホットキャリア耐性を向上させることができ、ｐＭＩＳでは、ゲート電極１３に添加されたｐ型不純物の漏れを抑えてしきい値電圧等の変動を防ぐことができる。
【００５７】
（実施の形態３）
本実施の形態３による互いに異なる３つの電源電圧でそれぞれ駆動するｎＭＩＳの製造方法を図２８〜図３０を用いて工程順に説明する。なお、図中、Ａ領域は１．０Ｖ系ｎＭＩＳ、Ｂ領域は１．８Ｖ系ｎＭＩＳ、Ｃ領域は３．３Ｖ系ｎＭＩＳが形成される領域である。
【００５８】
まず、図２８に示すように、前述した実施の形態１と同様にして、半導体基板１の主面に素子分離部２、ｐウエル３を形成した後、Ｃ領域に３．３Ｖ系ｎＭＩＳの厚さ４ｎｍのゲート絶縁膜（酸化シリコン膜３５）を形成し、Ｂ領域に１．８Ｖ系ｎＭＩＳの厚さ２ｎｍのゲート絶縁膜（酸化シリコン膜３６）を形成する。さらに、Ａ領域の半導体基板１（ｐウエル３）の表面を露出させる。
【００５９】
次に、図２９に示すように、高誘電率膜３７を半導体基板１の主面、すなわちＡ領域の半導体基板１（ｐウエル３）上、Ｂ領域の酸化シリコン膜３６上およびＣ領域の酸化シリコン膜３５上に形成する。高誘電率膜３７としては、ハフニウムを主体とした絶縁膜（例えばＨｆＯ、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ）、Ａｌ２Ｏ３膜、ＺｒＯ２膜、ＬａＡｌＯ３膜、またはこれらのうちいずれかを積層した積層膜等を例示することができる。これにより、Ａ領域に高誘電率膜３７からなる１．０Ｖ系ｎＭＩＳのゲート絶縁膜が形成され、Ｂ領域に酸化シリコン膜３６と高誘電率膜３７との積層膜からなる１．８Ｖ系ｎＭＩＳのゲート絶縁膜が形成され、Ｃ領域に酸化シリコン膜３５と高誘電率膜３７との積層膜からなる３．３Ｖ系ｎＭＩＳのゲート絶縁膜が形成される。
【００６０】
その後は、前述した実施の形態１と同様にして、ゲート電極１３、ソース・ドレイン２１および配線２５等を順次形成することにより、図３０に示すように、高誘電率膜が形成され、互いに厚さの異なるゲート絶縁膜を備える１．０Ｖ系ｎＭＩＳ、１．８Ｖ系ｎＭＩＳおよび３．３Ｖ系ｎＭＩＳが半導体基板１の主面に形成される。
【００６１】
前述した実施の形態３では、互いに異なる３つの電源電圧でそれぞれ駆動する３種類のｎＭＩＳについて説明したが、互いに異なる４つ以上の電源電圧でそれぞれ駆動する４種類以上のｎＭＩＳにも同様に形成することができる。
【００６２】
このように、本実施の形態３によれば、互いに異なる３つまたは３つ以上の電源電圧でそれぞれ駆動する３種類または３種類以上のｎＭＩＳにおいて、前述した実施の形態１の効果に加えて、ゲート絶縁膜に高誘電率膜３７を使用することにより、ゲート絶縁膜の実効膜厚（比誘電率を考慮した厚さ）を薄くすることができるので、短チャネル効果が抑制されて、より短チャネルのｎＭＩＳを形成することが可能となる。これにより、半導体装置の集積度を向上することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば前記実施の形態では、主としてｎＭＩＳに適用した場合について説明したが、ｎＭＩＳにも適用することができる。
【産業上の利用可能性】
【００６５】
本発明の半導体装置の製造方法は、電源電圧が互いに異なる３種類または３種類以上のＭＩＳＦＥＴを内蔵する半導体装置に適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１と同じ箇所の要部断面図である。
【図２０】本発明の実施の形態２による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図２０と同じ箇所の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図２０と同じ箇所の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図２０と同じ箇所の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図２０と同じ箇所の要部断面図である。
【図２５】低い電源電圧が供給される電界効果トランジスタのゲート絶縁膜の厚さ方向の窒素濃度分布の模式図である。
【図２６】高い電源電圧が供給される電界効果トランジスタのゲート絶縁膜の厚さ方向の窒素濃度分布の模式図である。
【図２７】図２４に続く半導体装置の製造工程中の図２０と同じ箇所の要部断面図である。
【図２８】本発明の実施の形態３による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。
【符号の説明】
【００６７】
１  半導体基板
２  素子分離部
２ａ  パッド絶縁膜（第１絶縁膜）
２ｂ  窒化シリコン膜（第３絶縁膜）
２ｃ  酸化シリコン膜（第４絶縁膜）
３  ｐウエル
４，５，６  レジストパターン
７  犠牲酸化膜（第１絶縁膜）
８  酸化シリコン膜（第２絶縁膜）
９  レジストパターン
１０  酸化シリコン膜
１１  レジストパターン
１２  酸化シリコン膜
１３  ゲート電極
１４  レジストパターン
１５  ｎ型拡張領域
１６  レジストパターン
１７  ｎ型拡張領域
１８  レジストパターン
１９  ｎ型拡張領域
２０  サイドウォール
２１  ソース・ドレイン
２２  酸化シリコン膜
２３  接続孔
２４  プラグ
２５  配線
３０，３１，３２  酸化シリコン膜
３０Ｎ，３１Ｎ，３２Ｎ  酸化シリコン膜
３０ＮＮ，３１ＮＮ  酸化シリコン膜
３５  酸化シリコン膜（第５絶縁膜）
３６  酸化シリコン膜（第６絶縁膜）
３７  高誘電率膜
【図１】
2007242685.tif 000003
【図２】
2007242685.tif 000004
【図３】
2007242685.tif 000005
【図４】
2007242685.tif 000006
【図５】
2007242685.tif 000007
【図６】
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【図７】
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【図８】
2007242685.tif 000010
【図９】
2007242685.tif 000011
【図１０】
2007242685.tif 000012
【図１１】
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【図１２】
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【図１３】
2007242685.tif 000015
【図１４】
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【図１５】
2007242685.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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