(57)【要約】【課題】ＭＩＳトランジスタを有する半導体装置の歩留りを向上することが可能な技術を提供する。【解決手段】半導体層８０における半導体基板１の上面１ａ上には、ＭＩＳトランジスタのゲート構造４ｃが形成されている。また、半導体層８０における半導体層８の上面８ａ内にはソース・ドレイン領域９が形成されている。半導体層８０上には、ゲート構造４ｃを覆って層間絶縁膜２０が形成されている。層間絶縁膜２０内には、ゲート構造４ｃに含まれるゲート電極６の上面６ａと、半導体層８の上面８ａとの両方に接続されたコンタクトプラグ２３が形成されている。そして、半導体層８の上面８ａは、活性領域１００ｃにおける半導体基板１の上面１ａよりも上方に位置している。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層における第１部分の上面上に形成された、ＭＩＳトランジスタのゲート構造と、
前記半導体層における第２部分の上面内に形成された不純物領域と、
前記ゲート構造を覆って前記半導体層上に形成された絶縁膜と、
前記ゲート構造に含まれるゲート電極の上面と、前記第２部分の前記上面との両方に接続されて前記絶縁膜内に形成されたコンタクトプラグと
を備え、
前記第２部分の前記上面は、前記第１部分の前記上面よりも上方に位置する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記不純物領域は、前記ゲート構造を有する前記ＭＩＳトランジスタとは別のＭＩＳトランジスタのソース・ドレイン領域として機能する、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第２部分の前記上面は、前記ゲート電極の前記上面において前記コンタクトプラグと接続されている部分と同じ高さに位置する、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記半導体層における第３部分の上面上に形成された、第２ＭＩＳトランジスタのゲート構造と、
前記半導体層における第４部分の上面内に形成された第２不純物領域と
をさらに備え、
前記絶縁膜は、前記第２ＭＩＳトランジスタの前記ゲート構造をさらに覆って前記半導体層上に形成されており、
前記第２ＭＩＳトランジスタの前記ゲート構造に含まれるゲート電極の上面に接続されて前記絶縁膜内に形成された第２コンタクトプラグと、
前記第４部分の前記上面に接続されて前記絶縁膜内に形成された第３コンタクトプラグと
をさらに備え、
前記第４部分の前記上面は、前記第３部分の前記上面よりも上方に位置し、
前記第４部分は、前記第２ＭＩＳトランジスタの前記ゲート構造の側面と対面する側面を有し、
前記第４部分の前記側面は、前記半導体層の厚み方向に対して、前記第４部分の前記上面に向かうほど前記第２ＭＩＳトランジスタの前記ゲート構造とは離れる方向に傾斜している、半導体装置。
【請求項５】
半導体層と、
前記半導体層上に形成された、ＭＩＳトランジスタのゲート構造と、
前記半導体層上に形成された、不純物を含むシリサイド層と、
前記ゲート構造及び前記シリサイド層を覆って前記半導体層上に形成された絶縁膜と、
前記ゲート構造に含まれるゲート電極の上面と、前記シリサイド層の上面との両方に接続されて前記絶縁膜内に形成されたコンタクトプラグと
を備え、
前記シリサイド層の前記上面は、前記ゲート構造に含まれるゲート絶縁膜の上面よりも上方に位置する、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記シリサイド層は、前記ゲート構造を有する前記ＭＩＳトランジスタとは別のＭＩＳトランジスタのソース・ドレイン領域として機能する、半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記ゲート電極は、その全領域がシリサイドで形成されている、半導体装置。
【請求項８】
請求項５に記載の半導体装置であって、
前記シリサイド層の前記上面は、前記ゲート電極の前記上面において前記コンタクトプラグと接続されている部分と同じ高さに位置する、半導体装置。
【請求項９】
請求項５に記載の半導体装置であって、
前記半導体層上に形成された、第２ＭＩＳトランジスタのゲート構造と
前記半導体層上に形成された、不純物を含む第２シリサイド層と
をさらに備え、
前記絶縁膜は、前記第２ＭＩＳトランジスタの前記ゲート構造及び前記第２シリサイド層をさらに覆って前記半導体層上に形成されており、
前記第２ＭＩＳトランジスタの前記ゲート構造に含まれるゲート電極の上面に接続されて前記絶縁膜内に形成された第２コンタクトプラグと、
前記第２シリサイド層の上面に接続されて前記絶縁膜内に形成された第３コンタクトプラグと
をさらに備え、
前記第２シリサイド層の前記上面は、前記第２ＭＩＳトランジスタの前記ゲート構造に含まれるゲート絶縁膜の上面よりも上方に位置し、
前記第２シリサイド層は、前記第２ＭＩＳトランジスタの前記ゲート構造の側面と対面する側面を有し、
前記第２シリサイド層の前記側面は、前記第２シリサイド層の厚み方向に対して、前記第２シリサイド層の前記上面に向かうほど前記第２ＭＩＳトランジスタの前記ゲート構造とは離れる方向に傾斜している、半導体装置。
【請求項１０】
（ａ）半導体基板上にＭＩＳトランジスタのゲート構造を形成する工程と、
（ｂ）前記半導体基板上に半導体層を形成する工程と、
（ｃ）前記半導体層の上面内に不純物領域を形成する工程と、
（ｄ）前記ゲート構造と前記半導体層を覆って前記半導体基板上に絶縁膜を形成する工程と、
（ｅ）前記ゲート構造に含まれるゲート電極の上面と、前記半導体層の前記上面との両方に達するコンタクトホールを前記絶縁膜内に形成する工程と、
（ｆ）前記コンタクトホールを充填するコンタクトプラグを形成する工程と
を備える、半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板上にＭＩＳトランジスタのゲート構造を形成する工程と、
（ｂ）前記半導体基板上に半導体層を形成する工程と、
（ｃ）前記半導体層の上面内に不純物領域を形成する工程と、
（ｄ）前記半導体層をその上面からシリサイド化して、当該半導体層内にシリサイド層を形成する工程と、
（ｅ）前記ゲート構造と前記シリサイド層とを覆って前記半導体基板上に絶縁膜を形成する工程と、
（ｆ）前記ゲート構造に含まれるゲート電極の上面と、前記シリサイド層の上面との両方に達するコンタクトホールを前記絶縁膜内に形成する工程と、
（ｇ）前記コンタクトホールを充填するコンタクトプラグを形成する工程と
を備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
（ｈ）前記工程（ｅ）の前に、前記ゲート電極の全領域をシリサイド化する工程をさらに備える、半導体装置の製造方法。
【請求項１３】
請求項１０及び請求項１１のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｂ）において、前記半導体層をエピタキシャル成長法を用いて形成する、半導体装置の製造方法。
【請求項１４】
請求項１０及び請求項１１のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｃ）において、前記不純物領域を、前記ゲート構造を有する前記ＭＩＳトランジスタとは別のＭＩＳトランジスタのソース・ドレイン領域として形成する、半導体装置の製造方法。
【請求項１５】
請求項１０及び請求項１１のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記半導体層の前記上面が、前記ゲート電極の前記上面において前記コンタクトホールが達する部分と同じ高さに位置するように前記半導体層を形成する、半導体装置の製造方法。
【請求項１６】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記半導体基板上に第２ＭＩＳトランジスタのゲート構造をさらに形成し、
前記工程（ｂ）において、前記半導体基板上に、前記第２ＭＩＳトランジスタの前記ゲート構造の側面と対面する側面を有する第２半導体層をさらに形成し、
前記工程（ｃ）において、さらに前記第２半導体層の上面内に不純物領域を形成し、
前記工程（ｄ）において、前記第２ＭＩＳトランジスタの前記ゲート構造及び前記第２半導体層をさらに覆って前記半導体基板上に前記絶縁膜を形成し、
前記工程（ｅ）において、前記第２ＭＩＳトランジスタにおける前記ゲート構造に含まれるゲート電極の上面に達する第２コンタクトホールと、前記第２半導体層の前記上面に達する第３コンタクトホールとを前記絶縁膜内にさらに形成し、
前記工程（ｆ）において、前記第２及び第３コンタクトホールをそれぞれ充填する第２及び第３コンタクトプラグをさらに形成し、
前記工程（ｂ）において、前記第２半導体層の前記側面が、前記第２半導体層の厚み方向に対して、前記第２半導体層の前記上面に向かうほど前記第２ＭＩＳトランジスタの前記ゲート構造とは離れる方向に傾斜するように、前記第２半導体層を形成する、半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記半導体基板上に第２ＭＩＳトランジスタのゲート構造をさらに形成し、
前記工程（ｂ）において、前記半導体基板上に、前記第２ＭＩＳトランジスタの前記ゲート構造の側面と対面する側面を有する第２半導体層をさらに形成し、
前記工程（ｃ）において、さらに前記第２半導体層の上面内に不純物領域を形成し、
前記工程（ｄ）において、さらに前記第２半導体層をその上面からシリサイド化して、当該第２半導体層内に第２シリサイド層を形成し、
前記工程（ｅ）において、前記第２ＭＩＳトランジスタの前記ゲート構造及び前記第２シリサイド層をさらに覆って前記半導体基板上に前記絶縁膜を形成し、
前記工程（ｆ）において、前記第２ＭＩＳトランジスタにおける前記ゲート構造に含まれるゲート電極の上面に達する第２コンタクトホールと、前記第２シリサイド層の上面に達する第３コンタクトホールとを前記絶縁膜内にさらに形成し、
前記工程（ｇ）において、前記第２及び第３コンタクトホールをそれぞれ充填する第２及び第３コンタクトプラグをさらに形成し、
前記工程（ｂ）において、前記第２半導体層の前記側面が、前記第２半導体層の厚み方向に対して、前記第２半導体層の前記上面に向かうほど前記第２ＭＩＳトランジスタの前記ゲート構造とは離れる方向に傾斜するように、前記第２半導体層を形成する、半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法であって、
（ｈ）前記工程（ｅ）の前に、前記ＭＩＳトランジスタの前記ゲート電極の全領域と、前記第２ＭＩＳトランジスタの前記ゲート電極の全領域とをシリサイド化する工程をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等のＭＩＳ（Metal Insulator Semiconductor）トランジスタを備える半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary MOS）ロジックデバイスやメモリデバイスの微細化が急速に進んでいる。これに伴って、例えばロジックデバイスの内部に搭載されるＳＲＡＭ（Static Random Access Memory）においても、その占有面積の縮小が求められている。ＳＲＡＭのメモリセルでは、ゲート電極とソース・ドレイン領域等の不純物領域とを電気的に接続するために「シェアードコンタクト技術」と呼ばれるコンタクト技術が採用されている。このシェアードコンタクト技術においては、深さの異なるゲート電極の上面と不純物領域の上面との両方に達する単一のコンタクトプラグを形成することによって、ゲート電極と不純物領域とを電気的に接続している。このようなシェアードコンタクト技術については、例えば特許文献１に記載されている。また特許文献２，３には、ＭＯＳトランジスタに関する技術が記載されている。
【０００３】
【特許文献１】特開２００４−２７３６４２号公報
【特許文献２】特開２００２−７６３３７号公報
【特許文献３】特開２０００−３１４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のシェアードコンタクト技術を使用して、例えば、ゲート電極とソース・ドレイン領域との両方に接続されるコンタクトプラグを形成する際、そのエッチングプロセスにおいてエッチング条件が最適に調整されていないと、当該コンタクトプラグを形成する際のエッチングに起因してＭＩＳトランジスタに不良が発生することがある。例えば、ゲート電極の側面に形成されているサイドウォールが削られしまい、サイドウォール下の半導体領域にもコンタクトプラグの底部が接触してしまう。サイドウォール下の半導体領域では通常適切な接合が形成されていないため、当該半導体領域とコンタクトプラグとの接触部分から当該半導体領域内へ接合リーク電流が流れてしまい、その結果、ＭＩＳトランジスタが正常に動作しないことがある。そのため、不良チップが発生してしまい、半導体装置の歩留りが低下することがある。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、ＭＩＳトランジスタを有する半導体装置の歩留りを向上することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の第１の半導体装置は、半導体層と、前記半導体層における第１部分の上面上に形成された、ＭＩＳトランジスタのゲート構造と、前記半導体層における第２部分の上面内に形成された不純物領域と、前記ゲート構造を覆って前記半導体層上に形成された絶縁膜と、前記ゲート構造に含まれるゲート電極の上面と、前記第２部分の前記上面との両方に接続されて前記絶縁膜内に形成されたコンタクトプラグとを備え、前記第２部分の前記上面は、前記第１部分の前記上面よりも上方に位置する。
【０００７】
また、この発明の第２の半導体装置は、半導体層と、前記半導体層上に形成された、ＭＩＳトランジスタのゲート構造と、前記半導体層上に形成された、不純物を含むシリサイド層と、前記ゲート構造及び前記シリサイド層を覆って前記半導体層上に形成された絶縁膜と、前記ゲート構造に含まれるゲート電極の上面と、前記シリサイド層の上面との両方に接続されて前記絶縁膜内に形成されたコンタクトプラグとを備え、前記シリサイド層の前記上面は、前記ゲート構造に含まれるゲート絶縁膜の上面よりも上方に位置する。
【０００８】
また、この発明の第１の半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳトランジスタのゲート構造を形成する工程と、（ｂ）前記半導体基板上に半導体層を形成する工程と、（ｃ）前記半導体層の上面内に不純物領域を形成する工程と、（ｄ）前記ゲート構造と前記半導体層を覆って前記半導体基板上に絶縁膜を形成する工程と、（ｅ）前記ゲート構造に含まれるゲート電極の上面と、前記半導体層の前記上面との両方に達するコンタクトホールを前記絶縁膜内に形成する工程と、（ｆ）前記コンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【０００９】
また、この発明の第２の半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳトランジスタのゲート構造を形成する工程と、（ｂ）前記半導体基板上に半導体層を形成する工程と、（ｃ）前記半導体層の上面内に不純物領域を形成する工程と、（ｄ）前記半導体層をその上面からシリサイド化して、当該半導体層内にシリサイド層を形成する工程と、（ｅ）前記ゲート構造と前記シリサイド層とを覆って前記半導体基板上に絶縁膜を形成する工程と、（ｆ）前記ゲート構造に含まれるゲート電極の上面と、前記シリサイド層の上面との両方に達するコンタクトホールを前記絶縁膜内に形成する工程と、（ｇ）前記コンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【発明の効果】
【００１０】
この発明の第１の半導体装置によれば、半導体層における不純物領域が形成されている第１部分の上面は、半導体層におけるゲート構造が形成されている第２部分の上面よりも上方に位置するため、当該第２部分の上面とゲート電極の上面の両方に接続されるコンタクトプラグを絶縁膜内に形成する際のエッチング量を低減することができる。したがって、当該コンタクトプラグを形成する際のエッチングに起因するＭＩＳトランジスタの不良を低減することができる。よって、本半導体装置の歩留りを向上することができる。
【００１１】
また、この発明の第２の半導体装置によれば、シリサイド層の上面はゲート絶縁膜の上面よりも上方に位置するため、シリサイド層の上面とゲート電極の上面の両方に接続されるコンタクトプラグを絶縁膜内に形成する際のエッチング量を低減することができる。したがって、当該コンタクトプラグを形成する際のエッチングに起因するＭＩＳトランジスタの不良を低減することができる。よって、本半導体装置の歩留りを向上することができる。
【００１２】
また、この発明の第１の半導体装置の製造方法によれば、半導体基板上に半導体層を形成しているため、当該半導体層の上面は、半導体基板の上面よりも上方に位置するようになる。したがって、ゲート電極の上面と、不純物領域が形成された半導体層の上面との両方に達するコンタクトホールを形成する際のエッチング量を低減できる。よって、当該コンタクトホールを形成する際のエッチングに起因するＭＩＳトランジスタの不良を低減することができ、その結果、本半導体装置の歩留りを向上することができる。
【００１３】
また、この発明の第２の半導体装置の製造方法によれば、半導体基板上に形成された半導体層をその上面からシリサイド化して、当該半導体層内にシリサイド層を形成しているため、当該シリサイド層の上面は、半導体基板をシリサイド化して当該半導体基板内にシリサイド層を形成した場合の当該シリサイド層の上面よりも上方に位置するようになる。したがって、ゲート電極の上面とシリサイド層の上面との両方に達するコンタクトホールを形成する際のエッチング量を低減できる。よって、当該コンタクトホールを形成する際のエッチングに起因するＭＩＳトランジスタの不良を低減することができ、その結果、本半導体装置の歩留りを向上することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１，２はそれぞれ本発明の実施の形態１に係る半導体装置の構造を示す平面図及び断面図である。本実施の形態１に係る半導体装置は例えばＳＲＡＭを備えている。図１では当該ＳＲＡＭのメモリセルの平面構造を示している。また図２は、図１中の矢視Ａ−Ａにおける本半導体装置の断面構造と、矢視Ｂ−Ｂにおける本半導体装置の断面構造と、矢視Ｃ−Ｃにおける本半導体装置の断面構造とを示している。なお図１では、説明の便宜上、後述するゲート構造４ａ〜４ｄ、コンタクトプラグ２１〜２３及び活性領域１００ａ〜１００ｄのみを示している。
【００１５】
図２に示されるように、本実施の形態１に係る半導体装置は半導体層８０を備えている。半導体層８０は、上面１ａ内にウェル領域３が形成された半導体基板１と、当該半導体基板１上に部分的に形成された半導体層８とから成る。半導体層８０における半導体基板１上には素子分離絶縁膜２が形成されており、この素子分離絶縁膜２によって半導体層８０には複数の活性領域１００ａ〜１００ｄが区画されている。
【００１６】
図１に示されるように、活性領域１００ａにはＭＩＳトランジスタＭ１，Ｍ３が形成されており、活性領域１００ｂにはＭＩＳトランジスタＭ４が形成されている。また活性領域１００ｃにはＭＩＳトランジスタＭ５が形成されており、活性領域１００ｄにはＭＩＳトランジスタＭ２，Ｍ６が形成されている。ＭＩＳトランジスタＭ１〜Ｍ６のそれぞれは例えばＭＯＳトランジスタである。
【００１７】
図２に示されるように、ＭＩＳトランジスタＭ１のゲート構造４ａは、活性領域１００ａにおける半導体基板１上に形成されており、当該ゲート構造４ａは活性領域１００ａ上からその周辺の素子分離絶縁膜２上にも延びている。同様に、ＭＩＳトランジスタＭ２のゲート構造４ｂは、活性領域１００ｄにおける半導体基板１上に形成されており、当該ゲート構造４ｂは活性領域１００ｄ上からその周辺の素子分離絶縁膜２上にも延びている。
【００１８】
ＭＩＳトランジスタＭ３，Ｍ４に共通のゲート構造４ｃは、活性領域１００ａにおける半導体基板１上と、活性領域１００ｂにおける半導体基板１上とに形成されている。さらに、ゲート構造４ｃは、図１，２に示されるように、ＭＩＳトランジスタＭ３，Ｍ４とは別のＭＩＳトランジスタＭ５が形成されている活性領域１００ｃの端部における半導体基板１上にも形成されている。そして、ゲート構造４ｃは活性領域１００ａ〜１００ｃの間の素子分離絶縁膜２上にも形成されている。
【００１９】
同様に、ＭＩＳトランジスタＭ５，Ｍ６に共通のゲート構造４ｄは、活性領域１００ｃにおける半導体基板１上と、活性領域１００ｄにおける半導体基板１上とに形成されている。さらに、ゲート構造４ｄは、ＭＩＳトランジスタＭ５，Ｍ６とは別のＭＩＳトランジスタＭ４が形成されている活性領域１００ｂの端部における半導体基板１上にも形成されている。そして、ゲート構造４ｄは活性領域１００ｂ〜１００ｄの間の素子分離絶縁膜２上にも形成されている。
【００２０】
ゲート構造４ａ〜４ｄのそれぞれは、半導体基板１上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート絶縁膜５及びゲート電極６の側面に形成されたサイドウォール７とを備えている。
【００２１】
半導体層８は、半導体基板１の上面１ａのうち、素子分離絶縁膜２とゲート構造４ａ〜４ｄが形成されている領域以外の領域すべてに形成されている。その結果、図２に示されるように、半導体基板１上のゲート構造４ａの両側には当該ゲート構造４ａの側面と接触するように半導体層８が形成されている。同様に、半導体基板１上のゲート構造４ｂの両側には当該ゲート構造４ｂの側面と接触するように半導体層８が形成されている。また、活性領域１００ａ，１００ｂ上のゲート構造４ｃの両側には当該ゲート構造４ｃの側面と接触するように半導体層８が形成されており、活性領域１００ｃ，１００ｄ上のゲート構造４ｄの両側には当該ゲート構造４ｄの側面と接触するように半導体層８が形成されている。そして、活性領域１００ｃ上のゲート構造４ｃにおいては、図２に示されるように、その片側のみに当該ゲート構造４ｃの側面と接触するように半導体層８が形成されている。同様に、活性領域１００ｂ上のゲート構造４ｄにおいては、その片側のみに当該ゲート構造４ｄの側面と接触するように半導体層８が形成されている。
【００２２】
活性領域１００ａ上のゲート構造４ａの両側に位置する半導体層８のうち、ゲート構造４ａとゲート構造４ｃとの間を埋める半導体層８の上面８ａ内には、ＭＩＳトランジスタＭ１，Ｍ３に共通のソース・ドレイン領域９が形成されており、他方の半導体層８の上面８ａ内にはＭＩＳトランジスタＭ１の他方のソース・ドレイン領域９が形成されている。そして、活性領域１００ａ上のゲート構造４ｃの両側に位置する半導体層８のうち、当該ゲート構造４ｃに対してゲート構造４ａとは反対側に位置する半導体層８の上面８ａ内には、ＭＩＳトランジスタＭ３の他方のソース・ドレイン領域９が形成されている。
【００２３】
また、活性領域１００ｂ上のゲート構造４ｃの両側に位置する半導体層のそれぞれの上面８ａ内には、ＭＩＳトランジスタＭ４のソース・ドレイン領域９が形成されており、活性領域１００ｃ上のゲート構造４ｄの両側に位置する半導体層のそれぞれの上面８ａ内には、ＭＩＳトランジスタＭ５のソース・ドレイン領域９が形成されている。
【００２４】
また、活性領域１００ｄのゲート構造４ｂの両側に位置する半導体層８のうち、ゲート構造４ｂとゲート構造４ｄとの間を埋める半導体層８の上面８ａ内には、ＭＩＳトランジスタＭ２，Ｍ６に共通のソース・ドレイン領域９が形成されており、他方の半導体層８の上面８ａ内にはＭＩＳトランジスタＭ２の他方のソース・ドレイン領域９が形成されている。そして、活性領域１００ｄ上のゲート構造４ｄの両側に位置する半導体層８のうち、当該ゲート構造４ｄに対してゲート構造４ｂとは反対側に位置する半導体層の上面８ａ内には、ＭＩＳトランジスタＭ６の他方のソース・ドレイン領域９が形成されている。
【００２５】
なお、図２にも示されるように、活性領域１００ａ〜１００ｄにおける半導体基板１の上面１ａ内にはウェル領域３が形成されている。そして、各ソース・ドレイン領域９は、それが形成されている半導体層８の下方に位置するウェル領域３内にも若干形成されている。
【００２６】
本実施の形態１では、図２に示されるように、半導体層８の上面８ａは、活性領域１００ａ〜１００ｄにおける半導体基板１の上面１ａよりも上方に位置している。具体的には、半導体層８の上面８ａは、活性領域１００ａ〜１００ｄ上に形成された各ゲート構造４ａ〜４ｄにおけるゲート電極６の上面６ａと同じ高さに位置している。したがって、半導体層８０におけるソース・ドレイン領域９が形成されている部分の上面は、半導体層８０におけるゲート構造４ａ〜４ｄが形成されている部分の上面よりも上方に位置している。
【００２７】
半導体層８０及び素子分離絶縁膜２上にはゲート構造４ａ〜４ｄを覆って層間絶縁膜２０が形成されている。層間絶縁膜２０内には、それを貫通して、それぞれがゲート電極６に達する２つのコンタクトプラグ２１と、それぞれがソース・ドレイン領域９が形成されている半導体層８に達する８つのコンタクトプラグ２２と、それぞれがソース・ドレイン領域９が形成されている半導体層８及びゲート電極６の両方に達する２つのコンタクトプラグ２３とが形成されている。
【００２８】
複数のコンタクトプラグ２１は、素子分離絶縁膜２上のゲート構造４ａ，４ｂにおけるゲート電極６の上面にそれぞれ接続されている。複数のコンタクトプラグ２２は、ＭＩＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ６のソース・ドレイン領域９が形成されている半導体層８の上面８ａと、活性領域１００ｂ上のゲート構造４ｃの両側に位置する半導体層８のうち当該ゲート構造４ｃに対してゲート構造４ｄとは反対側に位置する半導体層８の上面８ａと、活性領域１００ｃ上のゲート構造４ｄの両側に位置する半導体層８のうち当該ゲート構造４ｄに対してゲート構造４ｃとは反対側に位置する半導体層８の上面８ａとにそれぞれ接続されている。２つのコンタクトプラグ２３の一方は、活性領域１００ｃ上のゲート構造４ｃにおけるゲート電極６の上面６ａと、活性領域１００ｃにおけるゲート構造４ｃとゲート構造４ｄとの間を埋める半導体層８の上面８ａとの両方に接続されており、他方は、活性領域１００ｂ上のゲート構造４ｄにおけるゲート電極６の上面６ａと、活性領域１００ｂにおけるゲート構造４ｃとゲート構造４ｄとの間を埋める半導体層８の上面８ａとの両方に接続されている。
【００２９】
図２に示されるように、層間絶縁膜２０上にはライナー膜３０が形成されており、当該ライナー膜３０上には層間絶縁膜３１が形成されている。ライナー膜３０及び層間絶縁膜３１内には、それらを貫通して、複数のコンタクトプラグ２１にそれぞれ達する複数の配線３２と、複数のコンタクトプラグ２２にそれぞれ達する複数の配線３３と、複数のコンタクトプラグ２３にそれぞれ達する複数の配線３４とが形成されている。
【００３０】
本実施の形態１では、半導体基板１及び半導体層８のそれぞれは例えばシリコンから成り、素子分離絶縁膜２、ゲート絶縁膜５及び層間絶縁膜２０，３１のそれぞれは例えばシリコン酸化膜からなる。また、サイドウォール７は例えばシリコン窒化膜から成り、ゲート電極６及びコンタクトプラグ２１〜２３のそれぞれは例えばポリシリコンから成る。そして、ライナー膜３０は例えばシリコン炭化膜から成り、配線３２〜３４のそれぞれは例えば銅から成る。
【００３１】
以上のように、本実施の形態１に係る半導体装置では、半導体層８０におけるソース・ドレイン領域９が形成されている部分の上面は、半導体層８０におけるゲート構造４ｃ，４ｄが形成されている部分の上面よりも上方に位置しているため、ソース・ドレイン領域９とゲート電極６との両方に達するコンタクトプラグ２３を層間絶縁膜２０内に形成する際の当該層間絶縁層２０に対するエッチング量を低減することができる。
【００３２】
一方で、図３に示されるように、本実施の形態１とは異なり、半導体基板１の上面１ａ内にソース・ドレイン領域９を形成した場合には、半導体基板１におけるゲート構造４ｃ，４ｄが形成されている部分の上面と、半導体基板１におけるソース・ドレイン領域９が形成されている部分の上面とは同じ高さに位置しているため、ゲート電極６とソース・ドレイン領域９との両方に達するコンタクトプラグ２３を層間絶縁膜２０内に形成する際の当該層間絶縁層２０に対するエッチング量が増加する。したがって、図３に示されるように、ゲート電極６の側面に形成されているサイドウォール７が大きく削れてしまい、半導体基板１におけるサイドウォール７下の部分とコンタクトプラグ２３が接触してしまうことがある。その結果、コンタクトプラグ２３から半導体基板１へのリーク電流が増大し、ＭＩＳトランジスタＭ４，Ｍ５が正常に動作しないことがある。
【００３３】
本実施の形態１では、上述のように、コンタクトプラグ２３を形成する際のエッチング量を低減することができるため、サイドウォール７が削れることを抑制でき、コンタクトプラグ２３を形成する際のエッチングに起因するＭＩＳトランジスタＭ４，Ｍ５の不良を低減することができる。よって、本半導体装置の歩留りを向上することができる。
【００３４】
また、半導体層８０におけるソース・ドレイン領域９が形成されている部分の上面、つまり半導体層８の上面８ａは、ゲート構造４ｃ，４ｄのゲート電極６の上面６ａにおいてコンタクトプラグ２３が接続されている部分と同じ高さに位置しているため、コンタクトプラグ２３を形成する際のエッチング量をさらに低減することができる。よって、ＭＩＳトランジスタＭ４，Ｍ５の不良をさらに低減することができ、本半導体装置の歩留りをさらに向上することができる。
【００３５】
次に図１，２に示される半導体装置の製造方法について説明する。図４〜１４は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず図４に示されるように、半導体基板１の上面１ａ内に素子分離絶縁膜２を形成し、半導体基板１に複数の活性領域１００ａ〜１００ｄを形成する。その後、半導体基板１の上面１ａ内にウェル領域３を形成する。そして図５に示されるように、シリコン酸化膜１０５及びポリシリコン膜１０６をこの順で全面に形成する。
【００３６】
次に、所定の開口パターンを有する図示しないレジストをポリシリコン膜１０６上に形成し、当該レジストをマスクに用いてポリシリコン膜１０６及びシリコン酸化膜１０５を順次エッチングする。これにより、図６に示されるように、シリコン酸化膜１０５から成るゲート絶縁膜５と、ポリシリコン膜１０６から成るゲート電極６とが、半導体基板１上と素子分離絶縁膜２上とに形成される。次に図７に示されるように、シリコン窒化膜１２７を全面に形成する。そして、半導体基板１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いてシリコン窒化膜１２７をエッチングする。これにより、図８に示されるように、ゲート絶縁膜５及びゲート電極６の両側面には、シリコン窒化膜１２７から成るサイドウォール７が形成される。その結果、半導体基板１及び素子分離絶縁膜２上にゲート構造４ａ〜４ｄが完成する。
【００３７】
次に図９に示されるように、半導体基板１における露出している部分の上面上に選択エピタキシャル成長法を用いてシリコンから成る半導体層８を形成する。このとき、半導体層８の上面８ａが、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート電極６の上面６ａと同じ高さに位置するように半導体層８を形成する。これにより、半導体基板１と半導体層８とから成る半導体層８０が完成する。そして図１０に示されるように、ＭＩＳトランジスタＭ１〜Ｍ６の導電型に応じて、半導体層８内にｐ型あるいはｎ型の不純物を導入して当該半導体層８の上面８ａ内にソース・ドレイン領域９を形成する。このとき、半導体層８の下方のウェル領域３の上面内にもソース・ドレイン領域９が若干形成される。
【００３８】
次に図１１に示されるように、全面に層間絶縁膜２０を形成する。これにより、ゲート構造４ａ〜４ｄと半導体層８とを覆って半導体基板１及び素子分離絶縁膜２上に層間絶縁膜２０が形成される。次に、所定の開口パターンを有する図示しないレジストを層間絶縁膜２０上に形成し、当該レジストをマスクに用いて層間絶縁膜２０をドライエッチングする。これにより、図１２に示されるように、それぞれがゲート電極６に達する２つのコンタクトホール１３１と、それぞれがソース・ドレイン領域９が形成されている半導体層８に達する８つのコンタクトホール１３２と、それぞれがソース・ドレイン領域９が形成されている半導体層８及びゲート電極６の両方に達する２つのコンタクトホール１３３とが層間絶縁膜２０内に形成される。
【００３９】
複数のコンタクトホール１３１は、素子分離絶縁膜２上のゲート構造４ａ，４ｂにおけるゲート電極６の上面６ａにそれぞれ達している。複数のコンタクトホール１３２は、ＭＩＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ６のソース・ドレイン領域９が形成されている半導体層８の上面８ａと、活性領域１００ｂ上のゲート構造４ｃの両側に位置する半導体層８のうち当該ゲート構造４ｃに対してゲート構造４ｄとは反対側に位置する半導体層８の上面８ａと、活性領域１００ｃ上のゲート構造４ｄの両側に位置する半導体層８のうち当該ゲート構造４ｄに対してゲート構造４ｃとは反対側に位置する半導体層８の上面８ａとにそれぞれ達している。２つのコンタクトホール１３３の一方は、活性領域１００ｃ上のゲート構造４ｃにおけるゲート電極６の上面６ａと、活性領域１００ｃにおけるゲート構造４ｃとゲート構造４ｄとの間を埋める半導体層８の上面８ａとの両方に達しており、他方は、活性領域１００ｂ上のゲート構造４ｄにおけるゲート電極６の上面６ａと、活性領域１００ｂにおけるゲート構造４ｃとゲート構造４ｄとの間を埋める半導体層８の上面８ａとの両方に達している。
【００４０】
次に、コンタクトホール１３１〜１３３のそれぞれを充填しつつ層間絶縁膜２０上にポリシリコン膜を形成する。そして、コンタクトホール１３１〜１３３よりも上方のポリシリコン膜を除去する。これにより、図１３に示されるように、複数のコンタクトホール１３１をそれぞれ充填する複数のコンタクトプラグ２１と、複数のコンタクトホール１３２をそれぞれ充填する複数のコンタクトプラグ２２と、複数のコンタクトホール１３３をそれぞれ充填する複数のコンタクトプラグ２３とが層間絶縁膜２０内にそれを貫通して形成される。
【００４１】
次に図１４に示されるように、ライナー膜３０と層間絶縁膜３１とをこの順で全面に形成する。そして、ライナー膜３０及び層間絶縁膜３１内に配線３２〜３４を形成すると、図１，２に示される半導体装置が完成する。
【００４２】
このように本実施の形態１に係る半導体装置の製造方法では、活性領域１００ａ〜１００ｄにおける半導体基板１上に半導体層８を形成しているため、当該半導体層８の上面８ａは、活性領域１００ａ〜１００ｄにおける半導体基板１の上面１ａよりも上方に位置するようになる。したがって、ゲート電極６の上面６ａと、ソース・ドレイン領域９が形成された半導体層８の上面８ａとの両方に達するコンタクトホール１３３を形成する際のエッチング量を低減できる。したがって、コンタクトホール１３３を形成する際のエッチングに起因するＭＩＳトランジスタＭ４，Ｍ５の不良を低減することができ、その結果、本半導体装置の歩留りを向上することができる。
【００４３】
また、半導体層８の上面８ａがゲート構造４ｃ，４ｄのゲート電極６の上面６ａにおいてコンタクトホール１３３が達する部分と同じ高さに位置するように当該半導体層８を形成しているため、コンタクトホール１３３を形成する際のエッチング量をさらに低減することができる。よって、ＭＩＳトランジスタＭ４，Ｍ５の不良をさらに低減することができ、本半導体装置の歩留りをさらに向上することができる。
【００４４】
また、半導体層８をエピタキシャル成長法を使用して形成しているため、当該半導体層８を簡単に形成することができる。
【００４５】
実施の形態２．
上述の実施の形態１に係る半導体装置では、図２に示されるように、ゲート構造４ａの側面と、コンタクトプラグ２２が接続されている半導体層８の側面とが互いに接触している。したがって、半導体層８を形成する際の製造条件のばらつき等によって半導体層８が厚く成りすぎると、互いに絶縁する必要のあるゲート電極６と半導体層８とが電気的に接続されてしまうことがある。
【００４６】
そこで、本実施の形態２では、互いに異なったコンタクトプラグが接続されるゲート電極６と半導体層８との間の電気絶縁性を向上することができる半導体装置とその製造方法を提供する。
【００４７】
図１５は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、半導体層８の形状を変更したものである。
【００４８】
図１５に示されるように、本実施の形態２に係る半導体層８は、その上面８ａに向かうほど細くなるテーパ状を成している。具体的には、ＭＩＳトランジスタＭ１，Ｍ３に共通のソース・ドレイン領域９が形成されている半導体層８、ＭＩＳトランジスタＭ１の他方のソース・ドレイン領域９が形成されている半導体層８及びＭＩＳトランジスタＭ３の他方のソース・ドレイン領域９が形成されている半導体層８のそれぞれは、その上面８ａに向かうほど細くなるテーパ状を成している。また、ＭＩＳトランジスタＭ４の２つのソース・ドレイン領域９が形成されている半導体層８及びＭＩＳトランジスタＭ５の２つのソース・ドレイン領域９が形成されている半導体層８のそれぞれは、その上面８ａに向かうほど細くなるテーパ状を成している。また、ＭＩＳトランジスタＭ２，Ｍ６に共通のソース・ドレイン領域９が形成されている半導体層８、ＭＩＳトランジスタＭ６の他方のソース・ドレイン領域９が形成されている半導体層８及びＭＩＳトランジスタＭ２の他方のソース・ドレイン領域９が形成されている半導体層８のそれぞれは、その上面８ａに向かうほど細くなるテーパ状を成している。
【００４９】
このように、本実施の形態２に係る半導体層８は、その上面８ａに向かうほど細くなるテーパ状を成しているため、図１５に示されるように、ゲート構造４ａの側面４０ａと対面する半導体層８の側面８ｂは、半導体層８の厚み方向に対して、ゲート構造４ａとは離れる方向に傾斜している。言い換えれば、半導体層８０のソース・ドレイン領域９が形成されている部分におけるゲート構造４ａの側面４０ａと対面する側面は、半導体層８０の厚み方向に対して、ゲート構造４ａとは離れる方向に傾斜している。
【００５０】
同様に、ゲート構造４ｂの側面と対面する半導体層８の側面８ｂは、半導体層８の厚み方向に対して、ゲート構造４ｂとは離れる方向に傾斜しており、ゲート構造４ｃの側面４０ｃと対面する半導体層８の側面８ｂは、半導体層８の厚み方向に対して、ゲート構造４ｃとは離れる方向に傾斜しており、ゲート構造４ｄの側面と対面する半導体層８の側面８ｂは、半導体層８の厚み方向に対して、ゲート構造４ｄとは離れる方向に傾斜している。本実施の形態２に係る半導体装置のその他の構造については、実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００５１】
以上のように、本実施の形態２に係る半導体装置では、ゲート構造４ａの側面４０ａと対面している半導体層８の側面８ｂは、当該半導体層８の上面８ａに向かうほどゲート構造４ａとは離れる方向に傾斜しているため、ゲート構造４ａにおけるゲート電極６と半導体層８との距離を大きくすることができる。したがって、別々のコンタクトプラグが接続されるゲート電極６と半導体層８との間の電気絶縁性を向上することができる。
【００５２】
同様に、ゲート構造４ｂの側面と対面している半導体層８の側面８ｂは、当該半導体層８の上面８ａに向かうほどゲート構造４ｂとは離れる方向に傾斜しているため、ゲート構造４ｂにおけるゲート電極６と半導体層８との距離を大きくすることができる。したがって、別々のコンタクトプラグが接続されるゲート電極６と半導体層８との間の電気絶縁性を向上することができる。
【００５３】
上述のような構造を備える半導体装置を製造する際には、まず、上述の実施の形態１に係る製造方法と同様にして図８に示される構造を形成する。そして、図１６に示されるように、半導体層８がその上面８ａに向かって細くなるテーパ状となるように当該半導体層８を半導体基板１の露出している部分の上面上に選択エピタキシャル成長法を用いて形成する。その後、実施の形態１と同様にして、ソース・ドレイン領域９、層間絶縁膜２０及びコンタクトプラグ２１〜２３等を形成すると、図１５に示される構造が完成する。なお、上面８ａに向かって細くなるテーパ状を成す半導体層８は、選択エピタキシャル成長法におけるシリコンの成長条件を調整することよって簡単に実現できる。
【００５４】
このように、ゲート構造４ａの側面４０ａと対面する半導体層８の側面８ｂが、その上面８ａに向かうほどゲート構造４ａとは離れる方向に傾斜するように当該半導体層８を形成することによって、また、ゲート構造４ｂの側面と対面する半導体層８の側面８ｂが、その上面８ａに向かうほどゲート構造４ｂとは離れる方向に傾斜するように当該半導体層８を形成することによって、別々のコンタクトプラグが接続されるゲート電極６と半導体層８との間の電気絶縁性を向上することができる。
【００５５】
実施の形態３．
図１７は本発明の実施の形態３に係る半導体装置の構造を示す断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、半導体層８及びゲート電極６をシリサイド化したものである。
【００５６】
図１７に示されるように、半導体層８の大部分はその上面からシリサイド化されている。その結果、半導体層８上にシリサイド層１８が形成されており、半導体層８の厚みは実施の形態１よりも薄くなっている。ＭＩＳトランジスタＭ１〜Ｍ６のソース・ドレイン領域９のそれぞれは、シリサイド層１８及び半導体層８内に形成されており、半導体層８の下方のウェル領域３の上面内にも若干形成されている。シリサイド層１８の上面１８ａは、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート絶縁膜５の上面５ａよりも上方に位置している。具体的には、シリサイド層１８の上面１８ａは活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート電極６の上面６ａと同じ高さに位置している。本実施の形態３に係るゲート電極６は、その全領域がシリサイドで形成されている。ゲート電極６及びシリサイド層１８のそれぞれは、例えばニッケルシリサイドやコバルトシリサイドで形成されている。
【００５７】
本実施の形態３では、層間絶縁膜２０は、ゲート構造４ａ〜４ｄとシリサイド層１８とを覆って半導体層８０及び素子分離絶縁膜２上に形成されている。複数のコンタクトプラグ２２のそれぞれはシリサイド層１８の上面１８ａに接続されている。また、複数のコンタクトプラグ２３のそれぞれは、シリサイド層１８の上面１８ａとゲート電極６の上面６ａとの両方に接続されている。
【００５８】
なお、本実施の形態３では、半導体層８の大部分をシリサイド化しているが、半導体層８の全領域をシリサイド化しても良い。つまり、半導体基板１上に直接シリサイド層１８を形成しても良い。本実施の形態３に係る半導体装置のその他の構造については、実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００５９】
このように、本実施の形態３に係る半導体装置では、ｐ型あるいはｎ型の不純物を含むシリサイド層１８の上面１８ａが、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート絶縁膜５の上面５ａよりも上方に位置している。そのため、層間絶縁膜２０内に、ゲート電極６の上面６ａとシリサイド層１８の上面１８ａの両方に接続されるコンタクトプラグ２３を形成する際のエッチング量を低減することができる。したがって、コンタクトプラグ２３を形成する際のエッチングに起因するＭＩＳトランジスタＭ４，Ｍ５の不良を低減することができる。よって、本半導体装置の歩留りを向上することができる。
【００６０】
また、本実施の形態３では、シリサイド層１８の上面１８ａが、ゲート構造４ｃ，４ｄのゲート電極６の上面６ａにおいてコンタクトプラグ２３が接続されている部分と同じ高さに位置しているため、コンタクトプラグ２３を形成する際のエッチング量をさらに低減することができる。よって、ＭＩＳトランジスタＭ４，Ｍ５の不良をさらに低減することができ、本半導体装置の歩留りをさらに向上することができる。
【００６１】
また、本実施の形態３では、ゲート電極６の全領域がシリサイドから成るため、ゲート電極６の電気抵抗を低減でき、ＭＩＳトランジスタＭ１〜Ｍ６の性能を向上することができる。
【００６２】
次に図１７に示される半導体装置の製造方法について説明する。図１８〜２８は本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。まず、上述の実施の形態１に係る製造方法と同様にして図４に示される構造を形成する。そして図１８に示されるように、シリコン酸化膜１０５と、ポリシリコン膜１０６と、シリコン窒化膜１０７とをこの順で全面に形成する。
【００６３】
次に、所定の開口パターンを有する図示しないレジストをシリコン窒化膜１０７上に形成し、当該レジストをマスクに用いてシリコン窒化膜１０７、ポリシリコン膜１０６及びシリコン酸化膜１０５を順次エッチングする。これにより、図１９に示されるように、シリコン酸化膜１０５から成るゲート絶縁膜５と、ポリシリコン膜１０６から成るゲート電極６と、シリコン窒化膜１０７とが積層された積層構造が半導体基板１上及び素子分離絶縁膜２上に形成される。
【００６４】
次に図２０に示されるように、実施の形態１と同様に、シリコン窒化膜１２７を全面形成する。そして、半導体基板１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いてシリコン窒化膜１２７をエッチングする。これにより、図２１に示されるように、ゲート絶縁膜５、ゲート電極６及びシリコン窒化膜１０７のそれぞれの両側面には、シリコン窒化膜１２７から成るサイドウォール７が形成される。
【００６５】
次に図２２に示されるように、実施の形態１と同様にして、半導体基板１における露出している部分の上面上に選択エピタキシャル成長法を用いて半導体層８を形成する。このとき、半導体層８の上面８ａが、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート電極６の上面６ａと同じ高さに位置するように当該半導体層８を形成する。これにより、半導体基板１と半導体層８とから成る半導体層８０が完成する。その後、図２３に示されるように、実施の形態１と同様にして、半導体層８内にｐ型あるいはｎ型の不純物を導入して当該半導体層８の上面８ａ内にソース・ドレイン領域９を形成する。このとき、半導体層８の下方のウェル領域３の上面内にもソース・ドレイン領域９が若干形成される。
【００６６】
次に図２４に示されるように、例えばシリコン酸化膜から成る層間絶縁膜１３０を全面に形成する。そして、シリコン窒化膜１０７をストッパ層として層間絶縁膜１３０をその上面からＣＭＰ法等を用いて研磨し、その後、露出したシリコン窒化膜１０７をドライエッチング等で除去して、図２５に示されるようにゲート電極６及び半導体層８を露出させる。
【００６７】
次に、コバルト膜やニッケル膜等の図示しない金属膜を全面に形成し、得られた構造に対して熱処理を実行して、シリコンとそれに接触する金属とを反応させる。そして、未反応の金属膜を除去する。これにより、図２６に示されるように、ゲート電極６の全領域がシリサイド化するとともに、半導体層８の大部分がその上面８ａからシリサイド化され、半導体層８内にシリサイド層１８が形成される。
【００６８】
次に、例えばシリコン酸化膜から成る層間絶縁膜を全面に形成する。これにより、図２７に示されるように、ゲート構造４ａ〜４ｄとシリサイド層１８とを覆う層間絶縁膜２０が半導体層８０上及び素子分離絶縁膜２上に形成される。次に、所定の開口パターンを有する図示しないレジストを層間絶縁膜２０上に形成し、当該レジストをマスクに用いて層間絶縁膜２０をドライエッチングする。これにより、図２８に示されるように、それぞれがゲート電極６に達する２つのコンタクトホール２３１と、それぞれがシリサイド層１８に達する８つのコンタクトホール２３２と、それぞれがシリサイド層１８及びゲート電極６の両方に達する２つのコンタクトホール２３３とが層間絶縁膜２０内に形成される。
【００６９】
複数のコンタクトホール２３１は、素子分離絶縁膜２上のゲート構造４ａ，４ｂにおけるゲート電極６の上面６ａにそれぞれ達している。複数のコンタクトホール２３２は、ＭＩＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ６のソース・ドレイン領域９が形成されているシリサイド層１８の上面１８ａと、活性領域１００ｂ上のゲート構造４ｃの両側に位置するシリサイド層１８のうち当該ゲート構造４ｃに対してゲート構造４ｄとは反対側に位置するシリサイド層１８の上面１８ａと、活性領域１００ｃ上のゲート構造４ｄの両側に位置するシリサイド層１８のうち当該ゲート構造４ｄに対してゲート構造４ｃとは反対側に位置するシリサイド層１８の上面１８ａとにそれぞれ達している。２つのコンタクトホール２３３の一方は、活性領域１００ｃ上のゲート構造４ｃにおけるゲート電極６の上面６ａと、活性領域１００ｃ上におけるゲート構造４ｃとゲート構造４ｄとの間のシリサイド層１８の上面１８ａとの両方に達しており、他方は、活性領域１００ｂ上のゲート構造４ｄにおけるゲート電極６の上面６ａと、活性領域１００ｂ上におけるゲート構造４ｃとゲート構造４ｄとの間のシリサイド層１８の上面１８ａとの両方に達している。
【００７０】
次に、実施の形態１と同様にして、コンタクトホール２３１〜２３３のそれぞれを充填しつつ層間絶縁膜２０上にポリシリコン膜を形成する。そして、コンタクトホール２３１〜２３３よりも上方のポリシリコン膜を除去して、複数のコンタクトホール２３１をそれぞれ充填する複数のコンタクトプラグ２１と、複数のコンタクトホール２３２をそれぞれ充填する複数のコンタクトプラグ２２と、複数のコンタクトホール２３３をそれぞれ充填する複数のコンタクトプラグ２３とを層間絶縁膜２０内に形成する。その後、実施の形態１と同様にして、ライナー膜３０、層間絶縁膜３１及び配線３２〜３４を形成すると、図１７に示される半導体装置が完成する。
【００７１】
このように本実施の形態３に係る半導体装置の製造方法では、半導体基板１上に形成された半導体層８をその上面８ａからシリサイド化して、当該半導体層８内にシリサイド層１８を形成しているため、当該シリサイド層１８の上面１８ａは、半導体基板１をシリサイド化して当該半導体基板１内にシリサイド層を形成した場合の当該シリサイド層の上面よりも上方に位置するようになる。したがって、ゲート電極６の上面６ａと、ソース・ドレイン領域９が形成されたシリサイド層１８の上面１８ａとの両方に達するコンタクトホール２３３を形成する際のエッチング量を低減できる。よって、コンタクトホール２３３を形成する際のエッチングに起因するＭＩＳトランジスタＭ４，Ｍ５の不良を低減することができ、その結果、本半導体装置の歩留りを向上することができる。
【００７２】
また、実施の形態１と同様に、半導体層８の上面８ａが、ゲート構造４ｃ，４ｄのゲート電極６の上面６ａにおいてコンタクトホール２３３が達する部分と同じ高さに位置するように当該半導体層８を形成しているため、コンタクトホール２３３を形成する際のエッチング量をさらに低減することができる。よって、ＭＩＳトランジスタＭ４，Ｍ５の不良をさらに低減することができ、本半導体装置の歩留りをさらに向上することができる。
【００７３】
また、ゲート電極６の全領域をシリサイド化しているため、ゲート電極６の電気抵抗が低減する。よって、ＭＩＳトランジスタＭ１〜Ｍ６の性能が向上する。
【００７４】
また、実施の形態１と同様に、半導体層８をエピタキシャル成長法を使用して形成しているため、当該半導体層８を簡単に形成することができる。
【００７５】
実施の形態４．
図２９は本発明の実施の形態４に係る半導体装置の構造を示す断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態２に係る半導体装置において、半導体層８及びゲート電極６をシリサイド化したものである。
【００７６】
図２９に示されるように、半導体層８の大部分はその上面からシリサイド化されている。その結果、実施の形態３と同様に、半導体層８上にはシリサイド層１８が形成されており、半導体層８の厚みは実施の形態２よりも薄くなっている。ＭＩＳトランジスタＭ１〜Ｍ６のソース・ドレイン領域９のそれぞれは、実施の形態３と同様に、シリサイド層１８及び半導体層８内に形成されており、半導体層８の下方のウェル領域３の上面内にも若干形成されている。シリサイド層１８の上面１８ａは、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート絶縁膜５の上面５ａよりも上方に位置している。具体的には、シリサイド層１８の上面１８ａは、活性領域１００ａ〜１００ｄ上のゲート構造４ａ〜４ｄにおけるゲート電極６の上面６ａと同じ高さに位置している。そして、ゲート電極６は、その全領域がシリサイドで形成されている。ゲート電極６及びシリサイド層１８のそれぞれは、例えばニッケルシリサイドやコバルトシリサイドで形成されている。
【００７７】
実施の形態３と同様に、層間絶縁膜２０は、ゲート構造４ａ〜４ｄとシリサイド層１８とを覆って半導体層８０及び素子分離絶縁膜２上に形成されている。複数のコンタクトプラグ２２のそれぞれはシリサイド層１８の上面１８ａに接続されている。また、複数のコンタクトプラグ２３のそれぞれは、シリサイド層１８の上面１８ａとゲート電極６の上面６ａとの両方に接続されている。
【００７８】
このように、本実施の形態４では、実施の形態２に係る半導体層８をシリサイド化することによって、シリサイド層１８を形成しているため、シリサイド層１８は、その上面１８ａに向かって細くなるテーパ状を成している。したがって、図２９に示されるように、ゲート構造４ａの側面４０ａと対面するシリサイド層１８の側面１８ｂは、シリサイド層１８の厚み方向に対して、ゲート構造４ａとは離れる方向に傾斜している。同様に、ゲート構造４ｂの側面と対面するシリサイド層１８の側面１８ｂは、シリサイド層１８の厚み方向に対して、ゲート構造４ｂとは離れる方向に傾斜しており、ゲート構造４ｃの側面４０ｃと対面するシリサイド層１８の側面１８ｂは、シリサイド層１８の厚み方向に対して、ゲート構造４ｃとは離れる方向に傾斜しており、ゲート構造４ｄの側面と対面するシリサイド層１８の側面１８ｂは、シリサイド層１８の厚み方向に対して、ゲート構造４ｄとは離れる方向に傾斜している。
【００７９】
なお、実施の形態３と同様に、半導体層８の全領域をシリサイド化しても良い。本実施の形態４に係る半導体装置のその他の構造については、実施の形態２に係る半導体装置と同様であるため、その説明は省略する。
【００８０】
以上のように、本実施の形態４に係る半導体装置では、ゲート構造４ａの側面４０ａと対面しているシリサイド層１８の側面１８ｂは、当該シリサイド層１８の上面１８ａに向かうほどゲート構造４ａとは離れる方向に傾斜しているため、ゲート構造４ａにおけるゲート電極６とシリサイド層１８との距離を大きくすることができる。したがって、別々のコンタクトプラグが接続されるゲート電極６とシリサイド層１８との間の電気絶縁性を向上することができる。
【００８１】
同様に、ゲート構造４ｂの側面と対面しているシリサイド層１８の側面１８ｂは、当該シリサイド層１８の上面１８ａに向かうほどゲート構造４ｂとは離れる方向に傾斜しているため、ゲート構造４ｂにおけるゲート電極６とシリサイド層１８との距離を大きくすることができる。したがって、別々のコンタクトプラグが接続されるゲート電極６とシリサイド層１８との間の電気絶縁性を向上することができる。
【００８２】
上述のような構造を備える半導体装置を製造する際には、まず、上述の実施の形態３に係る製造方法と同様にして図２１に示される構造を形成する。そして、図３０に示されるように、実施の形態２と同様に、半導体層８がその上面８ａに向かって細くなるテーパ状となるように当該半導体層８を半導体基板１の露出している部分の上面上に選択エピタキシャル成長法を用いて形成する。その後、実施の形態３と同様にして、ソース・ドレイン領域９、層間絶縁膜２０及びコンタクトプラグ２１〜２３等を形成すると、図２９に示される構造が完成する。
【００８３】
このように、ゲート構造４ａの側面４０ａと対面する半導体層８の側面８ｂが、その上面８ａに向かうほどゲート構造４ａとは離れる方向に傾斜するように当該半導体層８を形成することによって、また、ゲート構造４ｂの側面と対面する半導体層８の側面８ｂが、その上面８ａに向かうほどゲート構造４ｂとは離れる方向に傾斜するように当該半導体層８を形成することによって、別々のコンタクトプラグが接続されるゲート電極６とシリサイド層１８との間の電気絶縁性を向上することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８５】
１  半導体基板、１ａ，５ａ，６ａ，８ａ，１８ａ  上面、４ａ〜４ｄ  ゲート構造、５  ゲート絶縁膜、６  ゲート電極、８，８０  半導体層、８ｂ，１８ｂ，４０ａ，４０ｃ  側面、９  ソース・ドレイン領域、１８  シリサイド層、２０  層間絶縁膜、２１〜２３コンタクトプラグ、１３１〜１３３，２３１〜２３３  コンタクトホール、Ｍ１〜Ｍ６  ＭＩＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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