(57)【要約】【課題】加工工程を減らすことができる半導体装置および半導体装置の製造方法を提供する。【解決手段】本発明の半導体チップ１は、素子の配された回路面側１ａの主面に配されたパッド電極２と、回路面側１ａの主面と対向する裏面側１ｂの主面からパッド電極２に至るように形成された貫通孔３０と、貫通孔３０の壁面に、回路面側１ａから裏面側１ｂまで形成されており、回路面側１ａの部分がパッド電極２に接している貫通電極１５と、貫通電極１５と連続的に形成され、裏面側１ｂ上に延在する突起電極１６とを有する。【選択図】図１
2007242693.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の少なくとも第１の主面に素子が配される半導体装置において、
前記素子の配された前記第１の主面に配された第１の電極と、
前記第１の主面と対向する第２の主面から前記第１の電極に至るように形成された貫通孔と、
前記貫通孔の壁面に、前記第１の主面側から前記第２の主面まで形成されており、前記第１の主面側の部分が前記第１の電極に接している貫通電極と、
前記貫通電極と連続的に形成され、前記第２の主面上に延在する突起電極と、を有することを特徴とする半導体装置。
【請求項２】
前記第２の主面上に形成された複数の前記突起電極が互いに電気的に接続されている、請求項１記載の半導体装置。
【請求項３】
前記突起電極は、複数の前記第１の電極の外側部分を結んでできた仮想線で囲まれた領域内に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記貫通孔の壁面に形成した絶縁膜の厚さが、前記第２の主面側のほうが前記第１の主面側のほうよりも厚くなるように形成されている、請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記突起電極と他の基板の導電部とが直接接触することで電気的に接続されている、請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記素子は光電変換素子である、請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の少なくとも第１の主面に素子が配される半導体装置の製造方法において、
前記第１の主面に設けられた第１の電極の直下に、側壁に絶縁膜を有する貫通孔を、前記第１の主面に対向する面である第２の主面側から形成する工程と、
前記貫通孔および前記第２の主面の全面に第１の金属層を形成する工程と、
前記第２の主面にレジストを形成した後に、前記貫通孔を囲いかつ前記貫通孔より延在した領域に前記レジストの開口部を形成する工程と、
前記貫通孔の前記第１の金属層上および前記貫通孔より延在した領域に電界メッキ処理により第２の金属層を形成することにより、前記貫通孔の壁面に、前記第１の主面側から前記第２の主面まで形成されており、前記第１の主面側の部分が前記第１の電極に接している貫通電極と、前記貫通電極と連続的に形成され、前記第２の主面上に延在する突起電極とを同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に半導体素子の裏面への電極形成に関するものである。
【背景技術】
【０００２】
図１２は特許文献１の半導体装置でチップオンチップ構造を示す断面図である。半導体チップ１１１ａ，１１１ｂの表面から裏面へ貫通孔を設けた後、金属を貫通させ、半導体チップの表面と裏面をつなぐ電極接続を可能にしている。半導体チップ１１１ｂと半導体チップ１１３はフェイスツーフェイス、半導体チップ１１１ａは配線基板１１２にフェイスダウンで接続され、半導体チップ１１１ａと半導体チップ１１１ｂはバックツーバックでそれぞれ接続されている。また、貫通電極１０６と配線１０６はともにバンプで形成され、配線１０８と配線１０８ａは盛り上がったバンプで形成されている。
【０００３】
一方、図１３は特許文献２の半導体装置でフリップチップ構造を示す断面図である。回路チップ２０２の表面２０２ａの配線パターン２０７の直下にスルーホール２１２、２１３を設け、その側壁に電極を形成すると同時にバンプ用の配線電極２１６、２１７を回路チップ裏面２０２ｂに延在している。ここで、スルーホール内の側壁の電極と回路チップ裏面のバンプ用の配線電極は連続的に形成されている。さらに、バンプ２１４、２１５を設け、誘電体基板２０１の表面２０１ａに形成された配線２０４、２１０と回路チップ上の配線パターンをスルーホール内の電極を介して電気的に接続している。
【特許文献１】特開２０００−２５２４１２号公報
【特許文献２】特開平９−９７８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の半導体装置では以下の問題があった。
１．特許文献１に記載の半導体装置では貫通電極を有する半導体チップをフェイスツーフェイスで半導体チップと電気的に接続する場合やフェイスダウンで配線基板と電気的に接続する場合、貫通電極を有する半導体チップの接続部に該当する部分のバンプはバンプの一部にさらにバンプを盛り上げ一段高く形成する構造であるため、メッキ工程、フォトレジストによるパターン形成工程を繰り返し行う必要があり製造コストが高くなっていた。
２．特許文献２に記載の半導体装置では回路チップにスルーホールを設けその側壁に電極を形成後、チップ裏面に連続的にバンプ用の配線電極を延在する構造で、誘電体基板と接続するため新たにバンプを設ける必要があり、加工工程が増え製造コストが高くなっていた。
【０００５】
そこで、本発明は、加工工程を減らすことができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の半導体装置は、半導体基板の少なくとも第１の主面に素子が配される半導体装置において、前記素子の配された前記第１の主面に配された第１の電極と、前記第１の主面と対向する第２の主面から前記第１の電極に至るように形成された貫通孔と、前記貫通孔の壁面に、前記第１の主面側から前記第２の主面まで形成されており、前記第１の主面側の部分が前記第１の電極に接している貫通電極と、前記貫通電極と連続的に形成され、前記第２の主面上に延在する突起電極と、を有する。
【０００７】
また、本発明の半導体装置の製造方法は、半導体基板の少なくとも第１の主面に素子が配される半導体装置の製造方法において、前記第１の主面に設けられた第１の電極の直下に、側壁に絶縁膜を有する貫通孔を、前記第１の主面に対向する面である第２の主面側から形成する工程と、前記貫通孔および前記第２の主面の全面に第１の金属層を形成する工程と、前記第２の主面にレジストを形成した後に、前記貫通孔を囲いかつ前記貫通孔より延在した領域に前記レジストの開口部を形成する工程と、前記貫通孔の前記第１の金属層上および前記貫通孔より延在した領域に電界メッキ処理により第２の金属層を形成することにより、前記貫通孔の壁面に、前記第１の主面側から前記第２の主面まで形成されており、前記第１の主面側の部分が前記第１の電極に接している貫通電極と、前記貫通電極と連続的に形成され、前記第２の主面上に延在する突起電極とを同時に形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、新たに接続用のバンプを設ける必要がないとともにバンプに段差をつけるなどの再加工の必要もないため、加工工程を減らすことができる。
【発明を実施するための最良の形態】
【０００９】
[実施例１]
以下に本発明の実施例１を図面に基づいて説明する。
【００１０】
図１は本実施例の半導体装置の要部拡大断面図である。半導体チップ１の回路面側１ａにはパッド電極２が形成されている。このパッド電極２の直下には貫通孔３０が形成されており、その側壁および半導体チップ１の裏面側１ｂにはそれぞれ側壁絶縁膜１１および絶縁膜７が形成されている。これら側壁絶縁膜１１および絶縁膜７は、半導体チップ１に対して貫通電極１５およびシードメタル４を電気的に絶縁している。貫通電極１５はパッド電極２の裏面に接触しており、貫通孔３０から半導体チップ１の裏面側１ｂまで連続的に形成されており、さらにこの裏面側１ｂに突起電極１６を形成している。
【００１１】
本実施例の半導体装置は、半導体チップ１の裏面側１ｂに突起電極１６が延在しているため、配線基板（不図示）との接続を直接、突起電極１６と行うことができる。すなわち、配線基板と接続するために新たに突起電極を設ける必要が無く、またチップ裏面に延在した突起電極１６は貫通電極１５と同時形成されるため、再配線工程およびメッキ工程が省略され製造コストを低減することができる。この発明の半導体装置に使用する突起電極１６の材質は特に限定されたものではなくＡｕ，Ｃｕ，Ｎｉ，Ａｌ，Ｓｎ，Ｓｎ・Ｐｂ合金，Ｓｎ・Ａｇ合金，Ｓｎ・Ｂｉ合金などの材料でも構わない。また例えば、Ｃｕの表面にＡｕメッキ等を施すなど積層構造をとってもよい。さらに、本実施例ではパッド電極２の裏面と貫通孔３０の側壁に貫通電極１５を形成し、貫通孔３０内の中央部が空洞になる構造で示したが、貫通孔３０内すべてに金属充填しても構わない。
【００１２】
次に、本実施例の半導体チップの製造工程の一例を図２に示す。
【００１３】
図２（ａ）に示す半導体チップ１の裏面１ｂをバックグラインドで薄く研磨した後（図２（ｂ））、研磨した半導体チップ１の裏面１ｂにプラズマ−ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でＰ−ＳｉＯからなる絶縁膜７を形成した（図２（ｃ））。
【００１４】
次に、半導体チップ１の回路面にあるパッド電極２の直下に、外径がパッド電極２より小さいレジスト開口部９を設け、絶縁膜７をドライエッチング後（図２（ｄ））、ドライエッチング工程でＳｉ及びフィールド酸化膜１０を順次エッチングし、貫通孔３０を形成した（図２（ｅ））。
【００１５】
そして、貫通孔３０の側壁にはプラズマ−ＣＶＤ法で側壁絶縁膜１１（Ｐ−ＳｉＯ）を形成し、パッド電極２の直下に、同時に形成された絶縁膜をドライエッチングで除去し、側壁絶縁膜形成工程を完成させた（図２（ｆ））。
【００１６】
つづいて、ＳＰ（スパッタリング）法で、Ｔａ／ＴＮ／Ｃｕからなるシードメタル１２をチップ裏面と貫通孔３０内に形成（図２（ｇ））した。その後、貫通孔３０を囲うように貫通電極１５を形成するためのレジスト開口部１３を設ける（図２（ｈ））。これと同時に、突起電極１６を形成するため、レジスト開口部１３の一部を拡張して延在部１４を形成した（図２（ｈ））。
【００１７】
さらに、レジスト開口部１３および延在部１４のシードメタル１２にメッキ処理を行い、パッド電極２の裏面と貫通孔側壁に貫通電極１５を形成し、同時に裏面１ｂに連続的に突起電極１６を形成した（図２（ｉ））。メッキ処理はＣｕメッキ後、Ｎｉ／Ａｕメッキを行った。最後に、レジスト剥離、シードメタル１２のエッチングを行い工程を完成させた（図２（ｊ））。
【００１８】
本実施例ではここで説明した製造方法においては特に限定されることは無く、例えばプラズマ−ＣＶＤ法で絶縁膜７としてＰ−ＳｉＯを形成したが形成方法、膜質は限定されないのは言うまでもない。またＳＰ法でシードメタル１２としてＴａ／ＴＮ／Ｃｕを形成したが形成方法、材質は限定されないのは言うまでもない。さらに、ドライエッチングでＳｉ、フィールド酸化膜１０をエッチングしたが、エッチング方法はこれに限定されないのは言うまでもない。メッキ処理はＣｕメッキ後、Ｎｉ／Ａｕメッキの３層構成で行ったが、材質、積総数などは限定されないのは言うまでもない。このように本実施例のように、半導体チップ裏面に直接、突起電極を形成し、さらに、貫通電極と同時形成することが可能で低価格で信頼性の高い半導体チップを提供できた。
[実施例２]
【００１９】
以下に本発明の実施例２を図面に基づいて説明する。
【００２０】
図３は本実施例の半導体装置をチップ裏面から見た平面図である。半導体チップ２０のチップ裏面に延在した電源用の突起電極１７、１８が形成されており、これら突起電極１７、１８は配線１９によって接続されている。この配線１９はチップ裏面に形成した突起電極１７、１８と同時形成している。
【００２１】
一方、図４は外部回路基板２３に接続された半導体チップ２０の平面図である。半導体チップ２０には突起電極１７、１８、裏面配線１９が形成されており、外部回路基板２３には電極２１および配線２２が形成されている。すなわち、本実施例の半導体チップ２０は電源用の突起電極１７、１８の接続が外部回路基板２３側ではなくチップ裏面で裏面配線１９によってなされている。また、本実施例の半導体チップ２０は、半導体チップ２０の何れかの突起電極（例えば突起電極１７）または配線１９の途中によって、外部回路基板２３の電極２１と突起電極（例えば突起電極１８）とをあわせて同時に接続する。
【００２２】
これにより、外部回路基板２３の配線方法の単純化、配線数の削減ができ、外部回路基板２３の小型化が可能となり製作コストが低減できる。また、外部回路基板２３のパターン設計も容易になるため設計にかかるコストも低減できる。さらに、半導体チップ裏面で配線されることで半導体チップ回路面のパッド電極の配置に制約がなくなる。このため半導体チップの設計自由度が拡がる。本実施例では電源用の突起電極１７、１８を例に説明したが、グランド用、信号用の突起電極等についても同様に適用でき特に限定されない。また、２個の突起電極１７、１８の接続について説明したが、３個以上の突起電極の接続についても同様に適用可能である。さらに外部回路基板２３は有機系基板、セラミック基板などに限定されないのは言うまでもない。
[実施例３]
【００２３】
以下に本発明の実施例３を図面に基づいて説明する。
【００２４】
図５は本発明に係わる半導体装置をチップ裏面から見た平面図である。図６は図５に示すＡ−Ａ´線での断面図である。図５、６に示すように、半導体チップ２４には、パッド電極２５、貫通電極２６および突起電極２７が形成されている。
【００２５】
本実施例では半導体チップ２４の回路面側２４ａにパッド電極２５が形成されている。このパッド電極２５の直下に形成された貫通孔の側壁面には貫通電極２６が設けられている。裏面側２４ｂに形成された突起電極２７は貫通電極２６と連続的に形成されたものであり、図５に示すように半導体チップ２４の中心部２４ｃに向けて形成されている。パッド電極２５は半導体チップ２４の回路面側２４ａの外周部分に複数形成されている。これら各パッド電極２５を結んだ仮想的な線を仮想閉塞線２５Ａとする。突起電極２７は仮想閉塞線２５Ａによって形成された閉じた領域内であって、半導体チップ２４の中心部２４ｃに向いて延在している。つまり、突起電極２７がパッド電極２５より内側に配置されるようにすることでチップサイズの大型化を回避することができる。このように、本実施例によれば、貫通電極２６を有し半導体チップ２４の裏面側２４ｂに突起電極２７を備えた半導体チップ２４を従来と同等なチップサイズとすることができる。
[実施例４]
【００２６】
以下に本発明の実施例４を図面に基づいて説明する。図７は本発明に係わる半導体装置の要部拡大断面図である。半導体チップ２８には裏面側２８ｂからドライエッチングにより空けられた貫通孔３０が形成されている。半導体チップ２８の回路面側２８ａにはパッド電極２９が形成されており、裏面側２８ｂにはプラズマＣＶＤによりＰ−ＳｉＯ膜３１が形成されている。貫通孔３０の側壁面３０ａにはＣＶＤ法により絶縁膜３２、３２Ａが形成されている。なお、半導体チップ２８の回路面側２８ａの絶縁膜３２Ａの膜厚より裏面側２８ｂの絶縁膜３２のほうを厚く堆積した。すなわち、応力が裏面側２８ｂにある開口部でより強く働くため、裏面側２８ｂの絶縁膜３２のみを厚く堆積し、一方、裏面側２８ｂに比べてかかる応力が小さい回路面側２８ａの絶縁膜３２Ａを薄く堆積したものである。本実施例の場合、かかる応力に合わせてその絶縁膜の厚みを適正化したことにより、回路面側２８ａの絶縁膜３２Ａを裏面側２８ｂの絶縁膜３２の厚みと均一にする場合に比べて短い絶縁膜形成時間で信頼性の高い絶縁膜を形成できる。
[実施例５]
【００２７】
以下に本発明の実施例５を図面に基づいて説明する。
【００２８】
図８は本実施例の半導体装置の断面図である。
【００２９】
半導体チップ３３の回路面３３ａ上にはパッド電極３４、３４ａが形成されており、これらパッド電極３４、３４ａ上にはそれぞれバンプ３５、３５ａが形成されている。一方、半導体チップ３６はパッド電極３７ｂ、３７ｃ直下にそれぞれ貫通電極３７、３７ａを有し、その裏面３６ｂに貫通電極３７、３７ａと一体に形成された突起電極３８、３８ａが形成されている。半導体チップ３６は圧接工法を用いて接触接合用部材であるＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ：異方性導電接着剤）３９により、半導体チップ３３に対してフェイスツーフェイスで電気的に接続されている。
【００３０】
配線基板４０の表面には電極４１、４１ａが設けられており、各電極４１、４１ａはそれぞれ半導体チップ３６の突起電極３８、３８ａに対して圧接工法を用いてＡＣＰ４２により電気的に接続されている。
【００３１】
配線基板４０に対する半導体チップ３６の電気的な接続は、半導体チップ３６がその裏面３６ｂに突起電極３８、３８ａを有することで以下の点で有利である。すなわち、ＡＣＰを用いた圧接工法で行えば電極部材へのプラズマ処理等の表面処理が不要、フラックス等の接合部材も不要など製造工程を大幅に短縮できる。また、接続に際し、特定の電極部材を必要としない方法であるため、半導体チップの電極部材および配線基板の電極部材を低価格なもので構成でき、半導体チップと配線基板のコストを下げることができる。
【００３２】
なお、本実施例では半導体チップ３３、３６の２層構成について説明したが単層でも３層構成以上でも構わない。また、チップ間、チップと配線基板間の接続を本実施例では異方性導電接着剤で行った例で説明したがＮＣＰ等他の接触接合用部材を用いても構わない。
【００３３】
次に、本実施例の半導体装置の加工工程の一例を図９に示す。
【００３４】
まず、半導体チップ３３の回路面３３ａに、ＡＣＰ３９をディスペンサー３９ａなどを用いて塗布する（図９（ａ））。
。
【００３５】
次に、半導体チップ３６のパッド電極３７ｂ、３７ｃを、半導体チップ３３のバンプ３５、３５ａに対して位置決めした後、半導体チップ３６を半導体チップ３３にフェイスダウンで近接させる（図９（ｂ））。この操作でＡＣＰ３９が、バンプ３５、３５ａとパッド電極３７ｂ、３７ｃとの間、およびチップ間に流入、充填される。その後、半導体チップ３３に半導体チップ３６側から圧力を加え、加温すれば、半導体チップ３３のバンプ３５、３５ａと半導体チップ３６のパッド電極３７ｂ、３７ｃが電気的に接合されると同時に半導体チップ間がＡＣＰ３９で接着固定される。
【００３６】
次に、半導体チップ３６の裏面３６ｂにディスペンサー４２ａなどを用いてＡＣＰ４２を塗布する（図９（ｃ））。
【００３７】
配線基板４０の電極４１ａを、半導体チップ３６の裏面３６ｂの突起電極３８、３８ａに対して位置決めし、近接させる。この操作でＡＣＰ４２が、電極４１、４１ａと突起電極３８、３８ａとの間、および配線基板４０と半導体チップ３６との間に流入、充填される（図９（ｄ））。
【００３８】
その後、半導体チップ３６に配線基板４０側から圧力を加え、加温すれば、半導体チップ３６の突起電極３８、３８ａと配線基板４０の電極４１、４１ａが電気的に接合すると同時に配線基板４０と半導体チップ３６間がＡＣＰ４２で接着固定される（図９（ｅ））。
【００３９】
以上のようにして、図８に示した半導体装置が製造される。
[実施例６]
【００４０】
以下に本発明の実施例６を図面に基づいて説明する。
【００４１】
図１０は本実施例の固体撮像装置である半導体装置の断面図である。固体撮像素子チップ４８は、複数の光電変換素子４３及びその表面にマイクロレンズが形成された半導体チップである。固体撮像素子チップ４８は、光電変換素子４３側に形成されたパッド電極４６、４６ａの直下に貫通電極４７、４７ａが形成されており、貫通電極４７、４７ａから連続的に形成された突起電極４９と４９ａはチップの裏面４８ｂに延在している。
【００４２】
透光性基板５１は、固体撮像素子チップ４８と同等の大きさであり、その表面には反射防止膜４５が設けられている。この反射防止膜４５は、固体撮像素子チップ４８の感度低下を防止するためのものである。固体撮像素子チップ４８と透光性基板５１とは対向して設置されており、その間に接合層４４を有している。接合層４４は、光電変換素子４３の周辺を囲むようにして形成されている。
【００４３】
枠５０は絶縁性を有しており、対向配置された固体撮像素子チップ４８および透光性基板５１の外周に設けられている。この枠５０は、透光性基板５１の端面の反射光が迷光となって光電変換素子４３の領域内へと入射するのを抑制し、画像品質を高レベルで維持するためのものである。
【００４４】
本実施例の固体撮像装置は、本発明の固体撮像素子チップ４８に接合層４４を介して透光性基板５１を対向配置したことで小型化、薄型化されたものとすることができる。また、本実施例の固体撮像装置は、構成部品が固体撮像素子チップ４８、透光性基板５１および接合層４４のみなので部品コストの削減が可能である。
【００４５】
また、接合層４４として紫外線硬化型の接着剤を用いると、熱硬化が不要となることで工程短縮が可能となり好適である。紫外線硬化型接着剤を接合層４４として用い、透光性基板５１側から紫外線を照射した場合、透光性基板５１から紫外線硬化型接着剤を経て固体撮像素子チップ４８の表面まで紫外線を遮るものがない。このため、熱による養生、熱硬化が不要で紫外線のみで硬化でき、工程を短縮することができることとなる。なお、例えば固体撮像素子チップ４８と透光性基板５１との電気的接続にＴＡＢ（Ｔａｐｅ  Ａｕｔｏ  Ｂｏｎｄｉｎｇ）を用いた場合には紫外線のみの硬化は不可能で熱硬化との併用が不可欠である。ＴＡＢはインナーリードがあるため、このインナーリードが紫外線を遮ってしまうためである。
【００４６】
さらに、遮光マスクによってマスキングし、これに平行光学系を通した紫外線を照射することで形成する接合層４４の幅の高精度な管理が可能となり、信頼性の高い固体撮像装置を提供できる。なお、紫外線による光電変換素子４３への影響を排除するため光電変換素子４３の領域には別の遮光マスクを併設するとさらに好適である。
【００４７】
本実施例では透光性基板５１の反射防止膜４５を片面のみ設けた例を示したが両面設けても良い。また、反射防止膜４５は単層でも良いし多層膜でよく、その膜質はＳｉＯ2、フッ化マグネシュウム、ＴｉＯ2などであってもよい。透光性基板５１としては硝子材の他、石英、水晶または樹脂材などを用いてもよい。
【００４８】
また、接合層４４を紫外線硬化型接着剤としたが、エポキシ系、アクリル系、ウレタン系などの材料を用いるのが好適であるが、これらに限定されるものではなく、接合層４４の硬化システムは紫外線と熱を併用したものを用いても良い。
【００４９】
さらにマイクロレンズ付きの固体撮像素子チップ４８の実装例として、固体撮像素子チップ４８の周辺部分に接合層４４を設けた例を示したがマイクロレンズを形成しない場合、接合層４４は固体撮像素子チップ４８の全面に亘って形成しても構わない。枠５０は固体撮像素子チップ４８の側面のみに設置しても構わない。また、枠５０は機械的に固定されても接着剤により固定されても構わない。
【００５０】
次に、図１０に示した固体撮像装置の製造工程の一例を図１１に示す。
【００５１】
まず、透光性基板５１の指定エリア５６にディスペンサーなどを用いて紫外線硬化型接着剤５２を塗布した（図１１（ａ）（ｂ）（ｂ´））。ここで、指定エリア５６とは、透光性基板５１の下に積設された第１の遮光マスク５３および第２の遮光マスク５４により形成された開口部５５より外側部分の透光性基板上の領域を指す。第１の遮光マスク５３は第２の遮光マスク５４の外周に、紫外線を透過させるための隙間である開口部５５を形成する。第２の遮光マスク５４は、紫外線で固体撮像素子チップ４８の光電変換素子４３が劣化するのを防止するために設けたものであり、遮光部の大きさは光電変換素子４３と同等以上とした。
【００５２】
固体撮像装置の製造工程において、接合層４４の幅は固体撮像装置のそりや耐湿性に影響するため、高精度の管理が要求される。そこで、本発明では第１の遮光マスク５３により、以下のようにして接合層４４の幅（位置）を規定した。
【００５３】
紫外線硬化型接着剤５２は、固体撮像素子チップ４８に押されることでマスク遮光部の内側に向かって流動する。紫外線は、第１の遮光マスク５３の遮光部端を接するようにして下側から通り、第１の遮光マスク５３の遮光部端に位置する透光性基板上で紫外線硬化型接着剤５２に触れる。これにより、紫外線硬化型接着剤５２は内側側壁部のみが硬化して流動が止まり、接合層４４の幅が規定される。さらに、位置精度を増すため紫外線の照射を平行光学系を通して行った。また、塗布形状は空気内圧による影響を無くすため、図１１（ａ）に示すように、スリット５７の形成されたパターンとした。
【００５４】
次に、図１１（ｂ）のように透光性基板５１をステージ５８にセットし、固体撮像素子チップ４８を専用冶具５９にセットした後、紫外線硬化型接着剤５２が塗布された透光性基板５１に固体撮像素子チップ４８がセットされた専用冶具５９を位置決めセットした。ステージ５８には固体撮像素子チップ４８の光電変換領域４３に該当する部分のガラス表面が接触しないように段差６０を設け、さらに材質は紫外線の透過損失が少ない石英を用いた。なお、透光性基板５１と固体撮像素子チップ４８との間の隙間は専用冶具５９の脚部６１で管理した。
【００５５】
続いて、図１１（ｃ）のようにセット後、開口部５５から紫外線を照射６２した。透光性基板５１上の紫外線硬化型接着剤５２は専用冶具５９にセットされた固体撮像素子チップ４８に押され、透光性基板５１と固体撮像素子チップ４８との間で拡がる。紫外線硬化型接着剤５２は流動を続け、やがて開口部５５を形成する第１の遮光マスク５３の遮光部端に該当する透光性基板５１上に到達する。この位置まで紫外線硬化型接着剤５２が到達すると予め照射していた紫外線６２に触れ、紫外線硬化型接着剤５２の４辺内側の側壁部のみが硬化し接合層４４の幅が規定されることとなる。
【００５６】
この後、第１の遮光マスク５３を取り除く。これにより、透光性基板５１から紫外線硬化型接着剤５２を経て固体撮像素子チップ４８の表面まで紫外線６２を遮るものがない状態となる。この状態で紫外線硬化型接着剤５２に紫外線６２が照射されることで紫外線硬化型接着剤５２は完全硬化し接合層４４が完成する（図１１（ｄ））。
【００５７】
最後に透光性基板５１と固体撮像素子チップ４８の側面部に枠５０を接着固定し、固体撮像装置を完成させた（図１１（ｅ））。
【００５８】
なお、本実施例で使用した固体撮像素子チップ４８をセットした専用冶具５９の形状、透光性基板５１と固体撮像素子チップ４８との間の隙間設定方法およびステージ５８の形状、材質等は特に限定されるものではない。
【００５９】
以上のように、本実施例によれば信頼性の高い低価格な固体撮像装置を提供できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１の半導体装置の要部拡大断面図である。
【図２】図１に示した半導体装置の製造工程を示す図である。
【図３】本発明の実施例２の半導体装置の裏面の平面図である。
【図４】外部回路基板に接続された状態の、図２に示す半導体装置の平面図である。
【図５】本発明の実施例３の半導体装置の裏面の平面図である。
【図６】図５に示すＡ−Ａ´線での断面図である。
【図７】本発明の実施例４の半導体装置の要部拡大断面図である。
【図８】本発明の実施例４の半導体装置の断面図である。
【図９】図８に示した半導体装置の製造工程を示す図である。
【図１０】本発明の実施例４の固体撮像装置の断面図である。
【図１１】図８に示した固体撮像装置の製造工程を示す図である。
【図１２】従来の半導体装置におけるチップオンチップ構造の一例を示す断面図である。
【図１３】従来の半導体装置におけるフリップチップ構造の一例を示す断面図である。
【符号の説明】
【００６１】
１    半導体チップ
１ａ    回路面側
１ｂ    裏面側
２    パッド電極
１５    貫通電極
１６    突起電極
３０    貫通孔
【図１】
2007242693.tif 000003
【図２】
2007242693.tif 000004
【図３】
2007242693.tif 000005
【図４】
2007242693.tif 000006
【図５】
2007242693.tif 000007
【図６】
2007242693.tif 000008
【図７】
2007242693.tif 000009
【図８】
2007242693.tif 000010
【図９】
2007242693.tif 000011
【図１０】
2007242693.tif 000012
【図１１】
2007242693.tif 000013
【図１２】
2007242693.tif 000014
【図１３】
2007242693.tif 000015