(57)【要約】【課題】バス動作の検証を行う場合、トレース情報を外部に出力するため、多くの端子を必要とする。端子数の制約があるため、複数の内部情報を監視することが困難である。【解決手段】入力データＤinの有効タイミングを表す入力データ有効タイミング情報Ａinと出力データＤoutの有効タイミングを表す出力データ有効タイミング情報Ａoutを生成出力するデバッグ対象ブロック２を監視対象とする。入力データ有効タイミング情報Ａinと出力データ有効タイミング情報Ａoutを入力して保持タイミング信号Ｓhdと比較タイミング信号Ｓcmを生成出力する制御回路４と、保持タイミング信号Ｓhdに同期して入力データＤinを保持するデータ保持回路５と、比較タイミング信号Ｓcmに同期してデータ保持回路５による保持データＨinとデバッグ対象ブロック２からの出力データＤoutとの不一致を判定し、不一致検出信号Ｓrを生成出力する不一致検出回路６とを備える。【選択図】図１
2007328403.tif 000002
【特許請求の範囲】
【請求項１】
入力されてくるデータを受理した上で出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報を生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報を入力して保持タイミング信号と比較タイミング信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期して前記入力データを保持するデータ保持回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項２】
さらに、前記制御回路からの前記保持タイミング信号と前記比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれレイテンシ信号、アクセス回数信号として出力するアクセス情報算出回路を備えている請求項１に記載のバス監視回路。
【請求項３】
入力データに対して任意のデータ処理を行い、その処理結果である出力データを出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記任意のデータ処理にかかわるデータ処理情報を生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記データ処理情報を入力して保持タイミング信号と比較タイミング信号とデータ処理制御信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期して前記入力データを保持するデータ保持回路と、
前記制御回路からの前記データ処理制御信号に基づいて前記データ保持回路による保持データに任意のデータ処理を施して、処理データを出力するデータ処理回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ処理回路による前記処理データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項４】
異なるバスからの入力データ群のうち有効な入力データを受理した上で出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記入力データ群のうちの有効な入力データを表す有効データ指示情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記有効データ指示情報とを入力して保持タイミング信号と比較タイミング信号と有効データ選択信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期する状態で、前記制御回路からの前記有効データ選択信号に従って前記入力データ群のうち有効な入力データを保持するデータ保持回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項５】
異なるバスからの入力データ群のうち有効な入力データに対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記入力データ群のうちの有効な入力データを表す有効データ指示情報と前記入力データごとに対する前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記有効データ指示情報と前記データ処理情報とを入力して保持タイミング信号と比較タイミング信号と有効データ選択信号と前記入力データ群のそれぞれに対応するデータ処理制御信号群とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期する状態で、前記制御回路からの前記有効データ選択信号に従って前記入力データ群のうち有効な入力データを保持するデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記データ保持回路による保持データに前記入力データごとの任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ処理回路群による前記処理データ群のうちの有効な処理データと前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項６】
異なるバスからの入力データ群に対して入力データごとに受理を行った上で出力するとともに、前記入力データごとの有効タイミングを表す入力データ有効タイミング情報と前記出力データごとの有効タイミングを表す出力データ有効タイミング情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの前記入力データ有効タイミング情報と前記出力データごとの前記出力データ有効タイミング情報とを入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記各入力データを個別に保持する複数のデータ保持回路と、
前記制御回路からの前記各比較タイミング信号に同期して前記各データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を個別的に判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項７】
異なるバスからの入力データ群に対して入力データごとに受理を行った上で出力するとともに、前記入力データごとの有効タイミングを表す入力データ有効タイミング情報と前記出力データごとの有効タイミングを表す出力データ有効タイミング情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの前記入力データ有効タイミング情報と前記出力データごとの前記出力データ有効タイミング情報とを入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記各入力データを個別に保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各比較タイミング信号に同期して前記各データ保持回路による保持データと前記各出力データとの不一致を個別的に判定し、不一致検出信号を生成出力する複数の不一致検出回路とを備えたバス監視回路。
【請求項８】
さらに、個数が前記入力データ群に対応し、前記制御回路からの前記入力データごとの保持タイミング信号と前記入力データごとの比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれ入力データごとのレイテンシ信号、入力データごとのアクセス回数信号として出力する複数のアクセス情報算出回路を備えている請求項７に記載のバス監視回路。
【請求項９】
異なるバスからの入力データ群に対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを出力するとともに、入力データごとの入力データ有効タイミング情報と出力データごとの出力データ有効タイミング情報と入力データごとの前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの入力データ有効タイミング情報と前記出力データごとの出力データ有効タイミング情報と前記入力データごとのデータ処理情報を入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号と入力データごとのデータ処理制御信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記入力データを保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記各データ保持回路による保持データに任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
前記制御回路からの前記各比較タイミング信号に同期して前記各データ処理回路による前記処理データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項１０】
異なるバスからの入力データ群に対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを入力データごとに出力するとともに、入力データごとの入力データ有効タイミング情報と出力データごとの出力データ有効タイミング情報と入力データごとの前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの入力データ有効タイミング情報と前記出力データごとの出力データ有効タイミング情報と前記入力データごとのデータ処理情報を入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号と入力データごとのデータ処理制御信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記入力データを保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記各データ保持回路による保持データに任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各比較タイミング信号に同期して前記各データ処理回路による前記処理データと前記各出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたバス監視回路。
【請求項１１】
さらに、個数が前記入力データ群に対応し、前記制御回路からの前記入力データごとの保持タイミング信号と前記入力データごとの比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれ入力データごとのレイテンシ信号、入力データごとのアクセス回数信号として出力する複数のアクセス情報算出回路を備えている請求項１０に記載のバス監視回路。
【請求項１２】
請求項１から請求項１１までのいずれかに記載のバス監視回路を備えた情報処理検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置等におけるシステムのデバッグ、アプリケーションの性能評価・改善に好適なバス監視回路に関する。また、そのようなバス監視回路を備えた情報処理検査システムに関する。
【背景技術】
【０００２】
従来のオンチップデバッガ（ＯＣＤ）やインサーキットエミュレータ（ＩＣＥ）のようなデバッグ手法では、バスの動作の検証を行う場合、トレース情報を外部に出力してデバッグを行う。
【０００３】
また、あらかじめプロトコル遷移情報を記憶装置に格納しておき、プロトコル遷移情報を比較し、プロトコル不正を検出する手法もある（例えば、特許文献１参照）。
【特許文献１】特開平５−３２４４９５号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のオンチップデバッガ（ＯＣＤ）やインサーキットエミュレータ（ＩＣＥ）のようなデバッグ手法では、複数のバスの動作の検証を行う場合、トレース情報を外部に出力するため、多くの端子を必要とする。しかし、端子数の制約があるため、複数の内部情報を監視することが困難である。また、回路複雑化により、物理故障やクロストークの影響によるデータ化け等の不具合箇所の特定が困難である。また、あらかじめプロトコル遷移情報を記憶装置に格納しておく手法では、プロトコル遷移の不正は検出できるが、データ化け等の不具合箇所の特定はできない。
【０００５】
本発明は、このような事情に鑑みて創作したものであり、トレース情報を参照しなくても、データ化け等の不具合箇所を特定することが容易で、不具合解析工数を削減できるとともに、少ない端子数で多くの検証を行うことができるようにすることを目的としている。
【課題を解決するための手段】
【０００６】
（１）本発明によるバス監視回路は、
入力されてくるデータを受理した上で出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報を生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報を入力して保持タイミング信号と比較タイミング信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期して前記入力データを保持するデータ保持回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【０００７】
この構成において、バス上の入力データがデバッグ対象ブロックに入力されると、デバッグ対象ブロックは入力データを受理した上でバスに対して出力するとともに、入力データの有効タイミングを表す入力データ有効タイミング情報と出力データの有効タイミングを表す出力データ有効タイミング情報とを生成し、制御回路に出力する。この結果として、制御回路は保持タイミング信号と比較タイミング信号とを生成し、保持タイミング信号をデータ保持回路に出力するとともに、比較タイミング信号を不一致検出回路に出力する。データ保持回路は、制御回路からの保持タイミング信号に同期して、デバッグ対象ブロックに対する入力データを保持し、その保持データを不一致検出回路に出力する。不一致検出回路は、制御回路からの比較タイミング信号に同期して、データ保持回路による保持データとデバッグ対象ブロックからの出力データとの不一致を判定し、不一致を検出したときは不一致検出信号を有効にして出力する。
【０００８】
この場合、デバッグ対象ブロックの入力データと出力データをリアルタイムに比較するため、従来技術のようにトレース情報を参照しなくても、データ化け等の不具合箇所を特定することが容易になり、不具合解析工数を削減することができる。また、比較結果の不一致検出信号を出力するものであって従来技術のようなトレース情報は出力しなくてよいため、少ない端子数で多くの検証を行うことができる。
【０００９】
（２）上記の構成において、さらに、前記制御回路からの前記保持タイミング信号と前記比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれレイテンシ信号、アクセス回数信号として出力するアクセス情報算出回路を備えているという態様がある。
【００１０】
この場合、アクセス情報算出回路は、制御回路からの保持タイミング信号と比較タイミング信号とに基づいてデバッグ対象ブロック内のレイテンシ（入力データの入力タイミングから出力データの出力タイミングまでの伝送遅延）を算出しレイテンシ信号として出力するとともに、デバッグ対象ブロックに対するアクセス回数を算出しアクセス回数信号として出力する。その結果、アプリケーションの性能評価において、デバッグ対象ブロック内のレイテンシ、アクセス回数を評価することで、ボトルネックとなる箇所を検出できるため、アプリケーションの性能改善に有用となる。
【００１１】
（３）また、本発明によるバス監視回路は、上記（１）に対して、データ保持回路と不一致検出回路との間にデータ処理回路を介在させたものに相当する。すなわち、入力データに対して任意のデータ処理を行い、その処理結果である出力データを出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記任意のデータ処理にかかわるデータ処理情報を生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記データ処理情報を入力して保持タイミング信号と比較タイミング信号とデータ処理制御信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期して前記入力データを保持するデータ保持回路と、
前記制御回路からの前記データ処理制御信号に基づいて前記データ保持回路による保持データに任意のデータ処理を施して、処理データを出力するデータ処理回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ処理回路による前記処理データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００１２】
この構成においては、入力データをデータ保持回路で保持した上で、その保持データに対してデータ処理回路において任意のデータ処理を施し、その結果としての処理データを不一致検出回路において出力データと比較する。この場合、データ処理回路として、デバッグ対象ブロックが入力データに対して行うデータ処理と同等の機能を有する回路を構成しておけば、デバッグ対象ブロックにおけるデータ処理の結果を反映したデータ処理回路の処理結果の処理データと出力データとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００１３】
（４）また、本発明によるバス監視回路は、上記（１）に対して、入力データを複数取り扱うようにしたものに相当する。すなわち、異なるバスからの入力データ群のうち有効な入力データを受理した上で出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記入力データ群のうちの有効な入力データを表す有効データ指示情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記有効データ指示情報とを入力して保持タイミング信号と比較タイミング信号と有効データ選択信号とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期する状態で、前記制御回路からの前記有効データ選択信号に従って前記入力データ群のうち有効な入力データを保持するデータ保持回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００１４】
この構成においては、デバッグ対象ブロックが異なるバスからの複数のデータを入力するようになっている。デバッグ対象ブロックは、入力データ群のうちの有効な入力データを表す有効データ指示情報を生成し、制御回路は有効データ指示情報に基づいて有効データ選択信号を生成し、データ保持回路に出力する。データ保持回路は複数の入力データを入力するが、有効データ選択信号に従って入力データ群のうちの有効な入力データを選択して保持する。不一致検出回路は、データ保持回路に保持された有効な入力データとデバッグ対象ブロックからの出力データとの不一致を判定し、不一致を検出したときは不一致検出信号を有効にして出力する。このように異なるバスからの入力データ群を取り扱う場合でも、入力データの保持をタイムシェアリングすることにより、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００１５】
（５）また、本発明によるバス監視回路は、上記（４）に対して、データ処理回路を入力データごとにもたせたものに相当する。すなわち、異なるバスからの入力データ群のうち有効な入力データに対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを出力するとともに、前記入力データの有効タイミングを表す入力データ有効タイミング情報と前記出力データの有効タイミングを表す出力データ有効タイミング情報と前記入力データ群のうちの有効な入力データを表す有効データ指示情報と前記入力データごとに対する前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データ有効タイミング情報と前記出力データ有効タイミング情報と前記有効データ指示情報と前記データ処理情報とを入力して保持タイミング信号と比較タイミング信号と有効データ選択信号と前記入力データ群のそれぞれに対応するデータ処理制御信号群とを生成出力する制御回路と、
前記制御回路からの前記保持タイミング信号に同期する状態で、前記制御回路からの前記有効データ選択信号に従って前記入力データ群のうち有効な入力データを保持するデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記データ保持回路による保持データに前記入力データごとの任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
前記制御回路からの前記比較タイミング信号に同期して前記データ処理回路群による前記処理データ群のうちの有効な処理データと前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００１６】
この構成においては、データ処理回路も複数設けられ、データ保持回路に保持されたデータは、複数のデータ処理回路のうち入力データごとに対応したデータ処理回路に入力される。複数あるデータ処理回路のそれぞれは、デバッグ対象ブロックが入力データ群のそれぞれに対して行う各データ処理と同等の機能を有するものとすれば、あるデータ処理回路は、これに対応する入力データが有効とされるときに、その有効な入力データをデータ保持回路から入力し、デバッグ対象ブロックがその入力データに対して施す特定のデータ処理の結果を反映した処理データを生成する。また、別のデータ処理回路は、それに対応する入力データが有効とされるときに、その有効な入力データをデータ保持回路から入力し、デバッグ対象ブロックがその別の入力データに対して施す別の特定のデータ処理の結果を反映した処理データを生成する。このように異なるバスからの入力データ群を取り扱う場合でも、入力データの保持をタイムシェアリングし、かつ、デバッグ対象ブロックにおけるデータ処理の結果を反映したデータ処理回路の処理結果の処理データと出力データとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００１７】
（６）また、本発明によるバス監視回路は、上記（４）に対して、データ保持回路を入力データごとにもたせたものに相当する。すなわち、異なるバスからの入力データ群に対して入力データごとに受理を行った上で出力するとともに、前記入力データごとの有効タイミングを表す入力データ有効タイミング情報と前記出力データごとの有効タイミングを表す出力データ有効タイミング情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの前記入力データ有効タイミング情報と前記出力データごとの前記出力データ有効タイミング情報とを入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記各入力データを個別に保持する複数のデータ保持回路と、
前記制御回路からの前記各比較タイミング信号に同期して前記各データ保持回路による保持データと前記デバッグ対象ブロックからの前記出力データとの不一致を個別的に判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００１８】
この構成においては、データ保持回路が入力データ群の個数に応じて複数設けられているので、デバッグ対象ブロックで複数の入力データに対するデータ処理を時系列的に行う場合に、タイミング的に接近した複数の入力データの保持を可能にし、出力データとの比較を行う不一致検出回路を複数の入力データに兼用することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００１９】
（７）また、本発明によるバス監視回路は、上記（６）に対して、不一致検出回路を入力データごとにもたせたものに相当する。すなわち、異なるバスからの入力データ群に対して入力データごとに受理を行った上で出力するとともに、前記入力データごとの有効タイミングを表す入力データ有効タイミング情報と前記出力データごとの有効タイミングを表す出力データ有効タイミング情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの前記入力データ有効タイミング情報と前記出力データごとの前記出力データ有効タイミング情報とを入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記各入力データを個別に保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各比較タイミング信号に同期して前記各データ保持回路による保持データと前記各出力データとの不一致を個別的に判定し、不一致検出信号を生成出力する複数の不一致検出回路とを備えたものである。
【００２０】
この構成においては、データ保持回路と不一致検出回路とが入力データ群の個数に応じて複数設けられているので、デバッグ対象ブロックが複数の入力データに対するデータ処理を同時並行的に行う場合でも、その複数のデータ処理をリアルタイムに同時並行的に監視することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００２１】
（８）上記の（７）の構成において、さらに、個数が前記入力データ群に対応し、前記制御回路からの前記入力データごとの保持タイミング信号と前記入力データごとの比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれ入力データごとのレイテンシ信号、入力データごとのアクセス回数信号として出力する複数のアクセス情報算出回路を備えているという態様がある。
【００２２】
この場合、入力データごとにデバッグ対象ブロック内のレイテンシとアクセス回数を同時的に観察することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００２３】
（９）また、本発明によるバス監視回路は、上記（６）に対して、データ処理回路を入力データごとにもたせたものに相当する。すなわち、異なるバスからの入力データ群に対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを出力するとともに、入力データごとの入力データ有効タイミング情報と出力データごとの出力データ有効タイミング情報と入力データごとの前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの入力データ有効タイミング情報と前記出力データごとの出力データ有効タイミング情報と前記入力データごとのデータ処理情報を入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号と入力データごとのデータ処理制御信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記入力データを保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記各データ保持回路による保持データに任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
前記制御回路からの前記各比較タイミング信号に同期して前記各データ処理回路による前記処理データと前記デバッグ対象ブロックからの前記出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００２４】
この構成においては、データ保持回路とデータ処理回路とが入力データ群の個数に応じて複数設けられているので、デバッグ対象ブロックで複数の入力データに対するデータ処理を時系列的に行う場合に、タイミング的に接近した複数の入力データの保持を可能にし、出力データとの比較を行う不一致検出回路を複数の入力データに兼用することができる。しかも、デバッグ対象ブロックにおけるデータ処理の結果を反映したデータ処理回路の処理結果の処理データと出力データとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００２５】
（１０）本発明の第１０のバス監視回路は、上記（９）に対して、不一致検出回路を入力データごとにもたせたものに相当する。すなわち、異なるバスからの入力データ群に対して入力データごとに任意のデータ処理を行い、その処理結果である出力データを入力データごとに出力するとともに、入力データごとの入力データ有効タイミング情報と出力データごとの出力データ有効タイミング情報と入力データごとの前記任意のデータ処理にかかわるデータ処理情報とを生成出力するデバッグ対象ブロックを監視対象として、
前記デバッグ対象ブロックからの前記入力データごとの入力データ有効タイミング情報と前記出力データごとの出力データ有効タイミング情報と前記入力データごとのデータ処理情報を入力して入力データごとの保持タイミング信号と入力データごとの比較タイミング信号と入力データごとのデータ処理制御信号とを生成出力する制御回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各保持タイミング信号に同期して前記入力データを保持する複数のデータ保持回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各データ処理制御信号に基づいて前記各データ保持回路による保持データに任意のデータ処理を施して、処理データを出力する複数のデータ処理回路と、
個数が前記入力データ群に対応し、前記制御回路からの前記各比較タイミング信号に同期して前記各データ処理回路による前記処理データと前記各出力データとの不一致を判定し、不一致検出信号を生成出力する不一致検出回路とを備えたものである。
【００２６】
この構成においては、データ保持回路とデータ処理回路と不一致検出回路とが入力データ群の個数に応じて複数設けられているので、デバッグ対象ブロックが複数の入力データに対するデータ処理を同時並行的に行う場合でも、その複数のデータ処理をリアルタイムに同時並行的に監視することができる。しかも、デバッグ対象ブロックにおけるデータ処理の結果を反映したデータ処理回路の処理結果の処理データと出力データとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００２７】
（１１）上記の（１０）の構成において、さらに、個数が前記入力データ群に対応し、前記制御回路からの前記入力データごとの保持タイミング信号と前記入力データごとの比較タイミング信号とに基づいて、前記デバッグ対象ブロック内のレイテンシと前記デバッグ対象ブロックに対するアクセス回数を算出し、それぞれ入力データごとのレイテンシ信号、入力データごとのアクセス回数信号として出力する複数のアクセス情報算出回路を備えているという態様がある。
【００２８】
この場合、入力データごとにデバッグ対象ブロック内のレイテンシとアクセス回数を同時的に観察することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００２９】
（１２）上記の（１）〜（１１）のいずれかのバス監視回路を備えた情報処理検査システムも有効である。
【発明の効果】
【００３０】
本発明によれば、デバッグ対象ブロックの入出力の相関をリアルタイムに監視するので、従来技術のようにトレース情報を参照しなくても、データ化け等の不具合箇所を特定することが容易になり、不具合解析工数を削減することができる。また、比較結果の不一致検出信号を出力するものであって従来技術のようなトレース情報は出力しなくてよいため、少ない端子数で多くの検証を行うことができる。
【００３１】
また、デバッグ対象ブロック内のレイテンシ、アクセス回数を評価することで、ボトルネックとなる箇所を検出でき、アプリケーションの性能改善に有用となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明にかかわるバス監視回路の実施の形態を図面に基づいて詳細に説明する。
【００３３】
（実施の形態１）
図１は本発明の実施の形態１におけるバス監視回路の構成を示すブロック図である。
【００３４】
このバス監視回路は、バス上のデータを取り込み、入力データＤinとして出力するデータ入力ブロック１と、入力データＤinを受理した上で出力データＤoutとして出力するデバッグ対象ブロック２と、出力データＤoutを外部へ送出するデータ出力ブロック３と、制御回路４と、入力データＤinを保持するデータ保持回路５と、結果的に入力データＤinと出力データＤoutの不一致を検出する不一致検出回路６と、デバッグ対象ブロック２のレイテンシ（伝送遅延）とアクセス回数を算出するアクセス情報算出回路７とを備えている。
【００３５】
なお、データ入力ブロック１の機能については、バスからのデータをそのまま入力して入力データＤinとして出力するのでもよいし、バスからのデータを加工した上で入力データＤinとして出力するのでもよいし、バス上のデータにかかわらず内部生成したものを入力データＤinとして出力するのでもよい。また、データ出力ブロック３の機能については、出力データＤoutをそのまま外部に出力するのでもよいし、加工した上で出力するのでもよい。これらの点は、以下の実施の形態２〜８においても同様である。
【００３６】
デバッグ対象ブロック２は、入力データＤinを受理した上で出力データＤoutとしてデータ出力ブロック３と不一致検出回路６へ出力するとともに、入力データＤinの有効タイミングを表す入力データ有効タイミング情報Ａinと、出力データＤoutの有効タイミングを表す出力データ有効タイミング情報Ａoutを制御回路４へ出力するように構成されている。制御回路４は、デバッグ対象ブロック２からの入力データ有効タイミング情報Ａinと出力データ有効タイミング情報Ａoutを入力して、入力データ有効タイミング情報Ａinを基に保持タイミング信号Ｓhdを生成してデータ保持回路５とアクセス情報算出回路７へ出力するとともに、出力データ有効タイミング情報Ａoutに基づいて比較タイミング信号Ｓcmを生成し、不一致検出回路６とアクセス情報算出回路７へ出力するように構成されている。
【００３７】
データ保持回路５は、制御回路４からの保持タイミング信号Ｓhdに同期して、デバッグ対象ブロック２への入力データＤinを保持した上でその保持データＨinを不一致検出回路６へ出力するように構成されている。
【００３８】
不一致検出回路６は、制御回路４からの比較タイミング信号Ｓcmに同期して、データ保持回路５からの保持データＨinとデバッグ対象ブロック２からの出力データＤoutとの不一致を判定し、不一致と判定したときに不一致検出信号Ｓrを出力するように構成されている。
アクセス情報算出回路７は、制御回路４からの保持タイミング信号Ｓhdと比較タイミング信号Ｓcmに同期して、デバッグ対象ブロック２が入力データＤinを入力してから出力データＤoutを出力するまでのレイテンシを算出し、レイテンシ信号Ｓdを出力するとともに、比較タイミング信号Ｓcmに基づいてデバッグ対象ブロック２に何回アクセスがあったかを算出し、アクセス回数信号Ｓaを出力するように構成されている。
【００３９】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。
【００４０】
外部のバスからの入力データＤinがデータ入力ブロック１によって取り込まれ、デバッグ対象ブロック２とデータ保持回路５へ出力される。デバッグ対象ブロック２において、入力データＤinが受理された上で出力データＤoutとしてデータ出力ブロック３と不一致検出回路６へ出力される。また、デバッグ対象ブロック２において、入力データＤinの有効タイミングを表す入力データ有効タイミング情報Ａinと、出力データＤoutの有効タイミングを表す出力データ有効タイミング情報Ａoutが生成され、それぞれ制御回路４へ出力される。
【００４１】
制御回路４において、入力データ有効タイミング情報Ａinを基に保持タイミング信号Ｓhdが生成されデータ保持回路５へ出力されるとともに、出力データ有効タイミング情報Ａoutに基づいて比較タイミング信号Ｓcmが生成され、不一致検出回路６とアクセス情報算出回路７へ出力される。比較タイミング信号Ｓcmは、データ保持回路５の保持データＨinとデバッグ対象ブロック２からの出力データＤoutを比較するタイミングを制御するものである。
【００４２】
データ保持回路５において、デバッグ対象ブロック２への入力データＤinは制御回路４からの保持タイミング信号Ｓhdに同期して保持され、その保持データＨinが不一致検出回路６へ出力される。
【００４３】
不一致検出回路６において、制御回路４からの比較タイミング信号Ｓcmに同期して、データ保持回路５からの保持データＨinとデバッグ対象ブロック２からの出力データＤoutとの不一致が判定され、不一致のときに不一致検出信号Ｓrが生成出力される。
【００４４】
また、アクセス情報算出回路７において、保持タイミング信号Ｓhdと比較タイミング信号Ｓcmに同期して、デバッグ対象ブロック２が入力データＤinを入力してから出力データＤoutを出力するまでのレイテンシ（伝送遅延）を算出し、レイテンシ信号Ｓdを出力する。さらに、アクセス情報算出回路７において、比較タイミング信号Ｓcmに基づいてデバッグ対象ブロック２に何回アクセスがあったかが算出され、アクセス回数信号Ｓaが出力される。
【００４５】
本実施の形態によれば、デバッグ対象ブロック２の入出力バスを監視し、入力バス上の入力データＤinと出力バス上の出力データＤoutとを不一致検出回路６においてリアルタイムに比較し、デバッグ対象ブロック２の入出力の相関をリアルタイムに観察するので、従来技術のようにトレース情報を参照しなくても、データ化け等の不具合箇所の特定が容易になり、不具合解析工数を削減することができる。また、比較結果の不一致検出信号Ｓrを出力するものであって、従来技術のようなトレース情報は出力しなくてよいため、少ない端子数で多くの検証を行うことができる。
また、入力データＤinがデバッグ対象ブロック２へ入力されてから出力バス上へ出力データＤoutとして出力されるまでのデバッグ対象ブロック２のレイテンシとアクセス回数を検出するアクセス情報算出回路７を備えているので、アプリケーションの性能評価においてボトルネックとなる箇所を検出でき、アプリケーションの性能改善に有用である。
【００４６】
（実施の形態２）
図２は本発明の実施の形態２におけるバス監視回路の構成を示すブロック図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００４７】
データ保持回路５と不一致検出回路６との間にデータ処理回路８が介挿されている。このデータ処理回路８は、データ保持回路５からの保持データＨinに任意のデータ処理を行い、処理の結果得られた処理データＰinを生成して不一致検出回路６に出力するように構成されている。デバッグ対象ブロック２は、上記と同様の入力データ有効タイミング情報Ａin、出力データ有効タイミング情報Ａout以外に、入力データＤinに対する任意のデータ処理にかかわるデータ処理情報Ｄpを生成して制御回路４へ出力するように構成されている。制御回路４は、上記と同様の動作のほか、デバッグ対象ブロック２からのデータ処理情報Ｄpに基づいて前記任意のデータ処理にかかわるデータ処理制御信号Ｓpをデータ処理回路８へ出力するように構成されている。不一致検出回路６は、制御回路４からの比較タイミング信号Ｓcmに同期して処理データＰinと出力データＤoutを比較し、不一致検出信号Ｓrを出力するように構成されている。なお、図２ではアクセス情報算出回路７は図示されていないが、実施の形態１の場合と同様に設けてもよい。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００４８】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。ここでは、本実施の形態に特有の動作を中心に説明する。
デバッグ対象ブロック２において、入力データＤinに対する任意のデータ処理にかかわるデータ処理情報Ｄpが生成され、制御回路４へ出力される。制御回路４において、データ処理情報Ｄpに基づいて任意のデータ処理にかかわるデータ処理制御信号Ｓpが生成されデータ処理回路８へ出力される。
【００４９】
データ保持回路５による保持データＨinはデータ処理回路８へ出力される。データ処理回路８において、データ処理制御信号Ｓpに従って、保持データＨinに対して任意のデータ処理が行われ、処理の結果得られた処理データＰinが不一致検出回路６へ出力される。その他の動作については、実施の形態１と同様であるので説明を省略する。
【００５０】
本実施の形態によれば、データ保持回路５の次段にデータ処理回路８を介在させてあるので、デバッグ対象ブロック２におけるデータ処理の結果を反映したデータ処理回路８の処理結果の処理データＰinと出力データＤoutとをリアルタイムに比較することになる。したがって、上記同様に、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３におけるバス監視回路の構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００５２】
バス上のデータを取り込み、入力データＤin′として出力するデータ入力ブロック１′が追加されている。デバッグ対象ブロック２は、データ入力ブロック１からの入力データＤinとデータ入力ブロック１′からの入力データＤinを受理した上で出力データＤoutとしてデータ出力ブロック３と不一致検出回路６へ出力するように構成されている。また、デバッグ対象ブロック２は、入力データＤinまたは入力データＤin′の有効タイミングを表す入力データ有効タイミング情報Ａinと、入力データＤinと入力データＤin′のうちどちらが有効であるかを示す有効データ指示情報Ｄyを制御回路４へ出力するように構成されている。制御回路４は、デバッグ対象ブロック２からの有効データ指示情報Ｄyに基づいて入力データＤinと入力データＤin′のどちらを保持させるかを制御する有効データ選択信号Ｓyを生成し、データ保持回路５へ出力するように構成されている。データ保持回路５は、保持タイミング信号Ｓhdに同期する状態で、有効データ選択信号Ｓyに従って、入力データＤinと入力データＤin′のうち有効なデータを保持し、保持データＨinを不一致検出回路６へ出力するように構成されている。なお、図３ではアクセス情報算出回路７は図示されていないが、実施の形態１の場合と同様に設けてもよい。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００５３】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。
【００５４】
２つの入力データＤin，Ｄin′のうち入力データＤinが有効のときには、データ保持回路５には入力データＤinが保持され、入力データＤin′が有効のときには、データ保持回路５には入力データＤin′が保持される。入力データＤinまたは入力データＤin′はデバッグ対象ブロック２において受理された上で出力データＤoutとしてデータ出力ブロック３と不一致検出回路６へ出力される。さらに、デバッグ対象ブロック２において、入力データＤinまたは入力データＤin′のいずれにしてもその有効タイミングを表す入力データ有効タイミング情報Ａinと、入力データＤinと入力データＤin′のうちどちらが有効であるかを示す有効データ指示情報Ｄyと、出力データＤoutの有効タイミングを表す出力データ有効タイミング情報Ａoutとが制御回路４へ出力される。
【００５５】
制御回路４において生成された保持タイミング信号Ｓhdがデータ保持回路５へ出力され、比較タイミング信号Ｓcmが不一致検出回路６へ出力される。さらに、有効データ指示情報Ｄyに基づいて入力データＤinと入力データＤin′のどちらを保持させるかを制御する有効データ選択信号Ｓyが生成され、データ保持回路５へ出力される。データ保持回路５において、保持タイミング信号Ｓhdに同期する状態で、有効データ選択信号Ｓyに従って、入力データＤinと入力データＤin′のうち有効なデータが保持され、保持データＨinが不一致検出回路６へ出力される。不一致検出回路６において、比較タイミング信号Ｓcmに同期して保持データＨinと出力データＤoutとの比較が行われ、不一致検出信号Ｓrが出力される。
【００５６】
本実施の形態によれば、異なるバスからの複数の入力データを取り扱う場合でも、入力データの保持をタイムシェアリングすることにより、上記同様に、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００５７】
（実施の形態４）
図４は本発明の実施の形態４におけるバス監視回路の構成を示すブロック図である。図４において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００５８】
データ保持回路５と不一致検出回路６との間に複数のデータ処理回路８，８′が介挿されている。これらのデータ処理回路８，８′は、データ入力ブロック１，１′のそれぞれに個別に対応している。デバッグ対象ブロック２は、実施の形態３の場合と同様の入力データ有効タイミング情報Ａin、出力データ有効タイミング情報Ａout、有効データ指示情報Ｄyのほか、入力データＤinに対する任意のデータ処理にかかわるデータ処理情報Ｄpと、入力データＤin′に対する任意のデータ処理にかかわるデータ処理情報Ｄp′とを生成し、制御回路４へ出力するように構成されている。制御回路４は、実施の形態３の場合と同様の保持タイミング信号Ｓhdと比較タイミング信号Ｓcmと有効データ選択信号Ｓyを生成出力するとともに、データ処理情報Ｄpに基づいて入力データＤinに対する任意のデータ処理にかかわるデータ処理制御信号Ｓpを生成し、データ処理情報Ｄp′に基づいて入力データＤin′に対する任意のデータ処理にかかわるデータ処理制御信号Ｓp′を生成し、それぞれデータ処理回路８，８′へ出力するように構成されている。有効データ選択信号Ｓyは、データ保持回路５だけでなく不一致検出回路６へも出力されるようになっている。
データ処理回路８は、データ保持回路５における入力データＤinに対応した保持データＨinに対して、デバッグ対象ブロック２が入力データＤinに行う処理に対応した任意のデータ処理を行い、その結果得られた処理データＰinを不一致検出回路６へ出力するように構成されている。また、データ処理回路８′は、データ保持回路５における入力データＤin′に対応した保持データＨinに対して、デバッグ対象ブロック２が入力データＤin′に行う処理に対応した任意のデータ処理を行い、その結果得られた処理データＰin′を不一致検出回路６へ出力するように構成されている。その他の構成については、実施の形態３と同様であるので、説明を省略する。
【００５９】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。ここでは、本実施の形態に特有の動作を中心に説明する。
【００６０】
２つの入力データＤin，Ｄin′のうち入力データＤinが有効のときには、データ保持回路５には入力データＤinが保持され、入力データＤin′が有効のときには、データ保持回路５には入力データＤin′が保持される。デバッグ対象ブロック２において、入力データＤinまたは入力データＤin′に対して任意のデータ処理が行われ、それぞれデータ処理情報Ｄpまたはデータ処理情報Ｄp′が生成され制御回路４へ出力される。制御回路４においては、データ処理情報Ｄpまたはデータ処理情報Ｄp′に基づいてそれぞれデータ処理制御信号Ｓpまたはデータ処理制御信号Ｓp′が生成され、それぞれデータ処理回路８またはデータ処理回路８′へ出力される。
【００６１】
データ処理回路８においては、データ処理制御信号Ｓpに従って保持データＨinに対して任意のデータ処理が行われ、得られた処理データＰinが出力される。また、データ処理回路８′においては、データ処理制御信号Ｓp′に従って保持データＨinに対して任意のデータ処理が行われ、得られた処理データＰin′が出力される。不一致検出回路６においては、比較タイミング信号Ｓcmに同期して有効データ選択信号Ｓyに従って処理データＰinまたは処理データＰin′と出力データＤoutとの比較が行われ、不一致検出信号Ｓrが出力される。
【００６２】
本実施の形態によれば、異なるバスからの入力データ群を取り扱う場合でも、入力データの保持をタイムシェアリングし、かつ、デバッグ対象ブロック２におけるデータ処理の結果を反映したデータ処理回路８，８′の処理結果の処理データと出力データとをリアルタイムに比較することになる。したがって、上記同様に、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００６３】
（実施の形態５）
図５は本発明の実施の形態５におけるバス監視回路の構成を示すブロック図である。図５において、実施の形態３の図３におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００６４】
本実施の形態５は、データ保持回路を複数有していることを特徴としている。データ保持回路５は、制御回路４からの保持タイミング信号Ｓhdに同期してデバッグ対象ブロック２への入力データＤinを保持するものであり、データ保持回路５′は、制御回路４からの保持タイミング信号Ｓhd′に同期してデータ入力ブロック１′からの入力データＤin′を保持するものである。デバッグ対象ブロック２は、入力データＤin，Ｄin′のそれぞれに対応する入力データ有効タイミング情報Ａin，Ａin′と、出力データＤout，Ｄout′のそれぞれに対応する出力データ有効タイミング情報Ａout，Ａout′とを生成し、制御回路４へ出力するように構成されている。制御回路４は、入力データＤin，Ｄin′のそれぞれに対応した保持タイミング信号Ｓhd，Ｓhd′と比較タイミング信号Ｓcm，Ｓcm′を生成出力するように構成されている。その他の構成については実施の形態３の場合と同様であるので、説明を省略する。
【００６５】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。ここでは、本実施の形態に特有の動作を中心に説明する。
【００６６】
データ入力ブロック１からデバッグ対象ブロック２への入力データＤinは、制御回路４からの保持タイミング信号Ｓhdに同期してデータ保持回路５に保持される。また、データ入力ブロック１′からデバッグ対象ブロック２への入力データＤin′は、制御回路４からの保持タイミング信号Ｓhd′に同期してデータ保持回路５′に保持される。これらの動作は、同時的に行われることがある。不一致検出回路６において、制御回路４からの比較タイミング信号Ｓcmに同期してデータ保持回路５による保持データＨinがデバッグ対象ブロック２からの出力データＤoutと不一致判定され、不一致のときに不一致検出信号Ｓrが生成出力される。また、比較タイミング信号Ｓcm′に同期してデータ保持回路５′による保持データＨin′が出力データＤoutと不一致判定され、不一致のときに不一致検出信号Ｓrが生成出力される。
【００６７】
本実施の形態によれば、２つの入力データＤin，Ｄin′に対して個別的にデータ保持回路５，５′が設けられているので、デバッグ対象ブロック２で複数の入力データに対するデータ処理を時系列的に行う場合に、タイミング的に接近した複数の入力データの保持を可能にし、出力データとの比較を行う不一致検出回路６を複数の入力データに兼用することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００６８】
（実施の形態６）
図６は本発明の実施の形態６におけるバス監視回路の構成を示すブロック図である。図６において、実施の形態５の図５におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００６９】
本実施の形態６は、不一致検出回路を複数有していることを特徴としている。不一致検出回路６は、制御回路４からの比較タイミング信号Ｓcmに同期してデータ保持回路５による保持データＨinとデバッグ対象ブロック２からの出力データＤoutとを比較し、不一致のときに不一致検出信号Ｓrを出力するように構成されている。また、不一致検出回路６′は、制御回路４からの比較タイミング信号Ｓcm′に同期してデータ保持回路５′による保持データＨin′とデバッグ対象ブロック２からの出力データＤout′とを比較し、不一致のときに不一致検出信号Ｓr′を出力するように構成されている。
【００７０】
また、２つの入力データＤin，Ｄin′それぞれに対応して、アクセス情報算出回路７，７′が設けられている。
【００７１】
デバッグ対象ブロック２は、入力データＤinに対する受理と入力データＤin′に対する受理とを同時並行的に行うことが可能となっている。制御回路４は、２つの入力データＤin，Ｄin′それぞれに対応して、保持タイミング信号Ｓhd，Ｓhd′、比較タイミング信号Ｓcm，Ｓcm′を生成出力するように構成されている。
【００７２】
次に、上記のように構成された本実施の形態のバス監視回路の動作を説明する。ここでは、本実施の形態に特有の動作を中心に説明する。
【００７３】
データ入力ブロック１からの入力データＤinとデータ入力ブロック１′からの入力データＤin′とが同時にデバッグ対象ブロック２に入力され、同時並行的に受理が行われ、それぞれ出力データＤout，Ｄout′が同時的にデータ出力ブロック３へ出力されるとともに、それぞれ不一致検出回路６，６′に出力される。
【００７４】
不一致検出回路６において、制御回路４からの比較タイミング信号Ｓcmに同期してデータ保持回路５による保持データＨinがデバッグ対象ブロック２からの出力データＤoutと不一致判定され、不一致のときに不一致検出信号Ｓrが生成出力される。
【００７５】
また、不一致検出回路６′において、制御回路４からの比較タイミング信号Ｓcm′に同期してデータ保持回路５′による保持データＨin′がデバッグ対象ブロック２からの出力データＤout′と不一致判定され、不一致のときに不一致検出信号Ｓr′が生成出力される。
【００７６】
さらに、アクセス情報算出回路７において、保持タイミング信号Ｓhdと比較タイミング信号Ｓcmに同期して、デバッグ対象ブロック２が入力データＤinを入力してから出力データＤoutを出力するまでのレイテンシを算出し、レイテンシ信号Ｓdが出力されるとともに、比較タイミング信号Ｓcmに基づいてデバッグ対象ブロック２に入力データＤinで何回アクセスがあったかが算出され、アクセス回数信号Ｓaが出力される。
【００７７】
また、アクセス情報算出回路７′において、保持タイミング信号Ｓhd′と比較タイミング信号Ｓcm′に同期して、デバッグ対象ブロック２が入力データＤin′を入力してから出力データＤout′を出力するまでのレイテンシを算出し、レイテンシ信号Ｓd′が出力されるとともに、比較タイミング信号Ｓcm′に基づいてデバッグ対象ブロック２に入力データＤin′で何回アクセスがあったかが算出され、アクセス回数信号Ｓa′が出力される。
【００７８】
本実施の形態によれば、２つの入力データＤin，Ｄin′に対して個別的にデータ保持回路５，５′と不一致検出回路６，６′が設けられているので、入力データＤin，Ｄin′それぞれに対する同時的な監視が実現可能である。さらに、入力データＤin，Ｄin′それぞれに対してデバッグ対象ブロック２内のレイテンシとアクセス回数を同時的に観察することができる。デバッグ対象ブロック２が複数の入力データに対する受理を同時並行的に行う場合でも、その複数のデータの流れをリアルタイムに同時並行的に監視することができる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００７９】
（実施の形態７）
図７は本発明の実施の形態７におけるバス監視回路の構成を示すブロック図である。図７において、実施の形態５の図５におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００８０】
データ保持回路５と不一致検出回路６との間にデータ処理回路８が介挿され、データ保持回路５′と不一致検出回路６との間にデータ処理回路８′が介挿されている。
【００８１】
デバッグ対象ブロック２は、入力データＤinと入力データＤin′を同時に入力し、優先順位の高い方の入力データＤinに対して任意のデータ処理を行い、入力データ有効タイミング情報Ａin，Ａin′、出力データ有効タイミング情報Ａout，Ａout′のほか、入力データＤinに対する任意のデータ処理にかかわるデータ処理情報Ｄpと、入力データＤin′に対する任意のデータ処理にかかわるデータ処理情報Ｄp′とを生成し、制御回路４へ出力するように構成されている。
【００８２】
制御回路４は、データ処理情報Ｄpに基づいて入力データＤinに対する任意のデータ処理にかかわるデータ処理制御信号Ｓpをデータ処理回路８へ出力し、データ処理情報Ｄp′に基づいて入力データＤin′に対する任意のデータ処理にかかわるデータ処理制御信号Ｓp′を生成し、データ処理回路８′へ出力するように構成されている。その他の構成については、実施の形態５と同様であるので、説明を省略する。
【００８３】
本実施の形態によれば、２つの入力データＤin，Ｄin′それぞれに対して個別的にデータ保持回路５，５′およびデータ処理回路８，８′を設けているので、２つの入力データＤin，Ｄin′に対する同時の監視が実現可能である。デバッグ対象ブロック２で複数の入力データに対するデータ処理を時系列的に行う場合に、タイミング的に接近した複数の入力データの保持を可能にし、出力データとの比較を行う不一致検出回路６を複数の入力データに兼用することができる。しかも、デバッグ対象ブロック２におけるデータ処理の結果を反映したデータ処理回路８，８′の処理結果の処理データＰin，Ｐin′と出力データＤoutとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【００８４】
（実施の形態８）
図８は本発明の実施の形態８におけるバス監視回路の構成を示すブロック図である。図８において、実施の形態６の図６におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。
【００８５】
本実施の形態８は、不一致検出回路を複数有していることを特徴としている。不一致検出回路６は、制御回路４からの比較タイミング信号Ｓcmに同期してデータ処理回路８による処理データＰinとデバッグ対象ブロック２からの出力データＤoutとを比較し、不一致のときに不一致検出信号Ｓrを出力するように構成されている。また、不一致検出回路６′は、制御回路４からの比較タイミング信号Ｓcm′に同期してデータ処理回路８′による処理データＰin′とデバッグ対象ブロック２からの出力データＤout′とを比較し、不一致のときに不一致検出信号Ｓr′を出力するように構成されている。その他の構成については、実施の形態７と同様であるので、説明を省略する。
【００８６】
本実施の形態によれば、デバッグ対象ブロック２が複数の入力データに対するデータ処理を同時並行的に行う場合でも、その複数のデータ処理をリアルタイムに同時並行的に監視することができる。しかも、デバッグ対象ブロック２におけるデータ処理の結果を反映したデータ処理回路８の処理結果の処理データと出力データとをリアルタイムに比較することになる。この場合も、トレース情報の参照なしにデータ化け等の不具合箇所の特定が容易になり、不具合解析工数の削減が実現でき、端子数も少なくてすむ。
【産業上の利用可能性】
【００８７】
本発明のバス監視回路は、情報処理装置等におけるシステムの不具合解析等に有用である。また、レイテンシ検出機能を有するので、アプリケーションの性能評価、改善などにも有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１におけるバス監視回路の構成を示すブロック図
【図２】本発明の実施の形態２におけるバス監視回路の構成を示すブロック図
【図３】本発明の実施の形態３におけるバス監視回路の構成を示すブロック図
【図４】本発明の実施の形態４におけるバス監視回路の構成を示すブロック図
【図５】本発明の実施の形態５におけるバス監視回路の構成を示すブロック図
【図６】本発明の実施の形態６におけるバス監視回路の構成を示すブロック図
【図７】本発明の実施の形態７におけるバス監視回路の構成を示すブロック図
【図８】本発明の実施の形態８におけるバス監視回路の構成を示すブロック図
【符号の説明】
【００８９】
１，１′  データ入力ブロック
２  デバッグ対象ブロック
３  データ出力ブロック
４  制御回路
５，５′  データ保持回路
６，６′  不一致検出回路
７，７′  アクセス情報算出回路
８，８′  データ処理回路
Ａin，Ａin′  入力データ有効タイミング情報
Ａout，Ａout′  出力データ有効タイミング情報
Ｄin，Ｄin′  入力データ
Ｄout，Ｄout′  出力データ
Ｄp，Ｄp′  データ処理情報
Ｄy  有効データ指示情報
Ｈin，Ｈin′  保持データ
Ｐin，Ｐin′  処理データ
Ｓa，Ｓa′  アクセス回数信号
Ｓcm，Ｓcm′  比較タイミング信号
Ｓd，Ｓd′  レイテンシ信号
Ｓhd，Ｓhd′  保持タイミング信号
Ｓp，Ｓp′  データ処理制御信号
Ｓr，Ｓr′  不一致検出信号
Ｓy  有効データ選択信号
【図１】
2007328403.tif 000003
【図２】
2007328403.tif 000004
【図３】
2007328403.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007328403.tif 000009
【図８】
2007328403.tif 000010