(57)【要約】【課題】半導体層に残っている微量の金属触媒（Ｎｉ等）の残留量を最少にすることで素子特性を向上させたＰ型薄膜トランジスタを製造する。【解決手段】本発明の薄膜トランジスタの製造方法は、基板１０１上に非晶質シリコン層を形成し、その上にキャッピング層と金属触媒を蒸着して第１熱処理を実施することにより非晶質シリコン層を多結晶シリコン層に結晶化する段階と、キャッピング層を除去してから多結晶シリコン層をパターニングして半導体層１１０を形成する段階と、基板１０１上にゲート絶縁膜１２０及びゲート電極１３０を形成する段階と、半導体層１１０にｐ型不純物を注入する段階と、半導体層１１０にゲッターリング工程物質を注入して第２熱処理を実施し、半導体層１１０に残留した金属触媒を除去する段階とを含むことを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板を準備する段階と、
前記基板上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層の上にキャッピング層を形成する段階と、
前記キャッピング層の上に金属触媒を蒸着する段階と、
前記基板に第１熱処理を実施して前記金属触媒を前記キャッピング層を介して拡散させて前記非晶質シリコン層の界面に拡散させ、前記拡散した金属触媒により前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、
前記キャッピング層を除去する段階と、
前記多結晶シリコン層をパターニングして半導体層を形成する段階と、
前記基板上にゲート絶縁膜及びゲート電極を形成する段階と、
前記半導体層にｐ型不純物を注入する段階と、
前記半導体層にゲッターリング工程物質を注入して第２熱処理を実施し、前記半導体層に残留した金属触媒を除去する段階とを含み、
前記ｐ型不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量を注入し、前記ゲッターリング工程物質は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量を注入することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記ｐ型不純物は、ホウ素（Ｂ）、Ｂ２Ｈｘ＋またはＢＨｘ＋（ただし、Ｘ＝１，２，３・・・）で構成される群の中から選択されるいずれか一つであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記ホウ素（Ｂ）は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶで注入されることを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記ホウ素（Ｂ）は、投射範囲（Ｒｐ）を前記半導体層と前記ゲート絶縁膜との界面から±５００Å以内となるようにして注入されることを特徴とする請求項２または請求項３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記ゲッターリング工程物質は、ソース領域とドレイン領域に注入されることを特徴とする請求項１乃至請求項４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記ゲッターリング工程物質は、周期律表上の５族元素であることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記ゲッターリング工程物質は、燐（Ｐ）、ＰＨｘ＋またはＰ２Ｈｘ（ただし、Ｘ＝１，２，３・・・）で構成される群の中から選択されるいずれか一つであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記燐（Ｐ）は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶで注入されることを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記燐（Ｐ）は、投射範囲（Ｒｐ）を前記半導体層と前記ゲート絶縁膜との界面から±５００Å以内となるようにして注入されることを特徴とする請求項７または請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記第２熱処理は、５００℃乃至８００℃の温度範囲で実施されることを特徴とする請求項１乃至請求項９のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記第２熱処理は、１分以上１２０分以下の時間加熱することを特徴とする請求項１乃至請求項１０のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記キャッピング層は、シリコン酸化膜またはシリコン窒化膜の単層または複層で形成することを特徴とする請求項１乃至請求項１１のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記キャッピング層は、１乃至２０００Åの厚さに形成することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型薄膜トランジスタの製造方法に係り、さらに詳細にはＳＧＳ結晶化法によって非晶質シリコン層を多結晶シリコン層に結晶化し、この多結晶シリコン層をパターニングして半導体層を形成して半導体層のソース／ドレイン領域にゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質を注入して熱処理することによって、前記半導体層に残っている微量の金属触媒（Ｎｉ等）を除去し、前記半導体層に残っている金属触媒の残留量を最少にして素子特性を向上させることのできるＰ型薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
一般的に、多結晶シリコン層は高い電界効果移動度を有し、高速動作回路に適用可能であるのでＣＭＯＳ回路を構成することが可能であるという長所がある。これにより、多結晶シリコン層は薄膜トランジスタ用の半導体層として多く使われている。このような多結晶シリコン層を利用した薄膜トランジスタは主にアクティブマトリクス液晶ディスプレイ装置（ＡＭＬＣＤ）のアクティブ素子や有機電界発光素子（ＯＬＥＤ）のスイッチング素子及び駆動素子として使われている。
【０００３】
従来、非晶質シリコン層を多結晶シリコン層に結晶化する方法としては、固相結晶化法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、金属誘導結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び金属誘導側面結晶化法（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）等があった。これらの結晶化法のうち、固相結晶化法は薄膜トランジスタが使われるディスプレイ素子の基板を形成する物質であるガラスの変形温度である約７００℃以下の温度において、非晶質シリコン層を数時間乃至数十時間かけてアニーリングする方法であり、エキシマレーザ結晶化法はエキシマレーザを非晶質シリコン層に走査して非常に短時間の間、局部的に高い温度で加熱して結晶化する方法である。また、金属誘導結晶化法はニッケル、パラジウム、金、アルミニウム等の金属を非晶質シリコン層と接触させたり注入したりして、前記金属によって非晶質シリコン層から多結晶シリコン層への相変化を誘導する現象を利用した方法であり、金属誘導側面結晶化法は金属とシリコンが反応して生成されたシリサイドの側面が、連続して伝播しながら順に非晶質シリコン層の結晶化を誘導していく結晶化法である。
【０００４】
しかし、固相結晶化法は工程時間があまりに長いだけでなく、高温で長時間熱処理するので基板に変形が発生しやすいという短所がある。また、エキシマレーザ結晶化法は高価なレーザ装置が必要であるだけでなく、多結晶化された表面に突起（ｐｒｏｔｒｕｓｉｏｎ）が発生して半導体層とゲート絶縁膜との間の界面特性が悪くなるという短所がある。さらに、金属誘導結晶化法と金属誘導側面結晶化法を利用して結晶化する場合には、結晶化された多結晶シリコン層に多量の金属触媒が残留し、薄膜トランジスタの半導体層において漏れ電流を増加させてしまうという短所がある。
【０００５】
現在、金属触媒を利用して非晶質シリコン層を結晶化する方法が多く研究されており、このような結晶化法では、固相結晶化法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）よりも低い温度で迅速に結晶化させることができるという長所がある。また、金属を利用した結晶化方法は、金属誘導結晶化（ＭＩＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法と金属誘導側面結晶化（ＭＩＬＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法とに区分されるが、金属触媒を利用したこのような方法では結晶化後の多結晶シリコン層に残留した金属触媒によって汚染が生じ、薄膜トランジスタの素子特性が低下するという問題点がある。
【０００６】
このような金属触媒による汚染の問題を解決するために、キャッピング層を利用した結晶化方法によって多結晶シリコン層を製造する方法（韓国公開特許２００３−００６０４０３）が開発された。この方法では基板上に非晶質シリコン層及びキャッピング層を蒸着し、その上に金属触媒層を形成する。その後に、基板を熱処理（annealing）あるいはレーザを利用した熱処理工程を行って前記金属触媒をキャッピング層を介して非晶質シリコン層に拡散させてシード（ｓｅｅｄ）を形成し、このシードを利用して多結晶シリコン層を形成する方法である。この方法では金属触媒がキャッピング層を介して拡散するので、必要以上の金属汚染を防止することができるという長所があるが、相変らず多結晶シリコン層の内部に金属触媒が多量に存在してしまうという問題点がある。
【特許文献１】大韓民国特許公開第２００３−００６０４０３号公報
【特許文献２】特開２００３−１８８０９８号公報
【特許文献３】特開２００５−０３９２４９号公報
【特許文献４】特開２０００−１９５７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した従来の問題点を解決するために、本発明のＰ型薄膜トランジスタの製造方法は、ＳＧＳ結晶化法によって非晶質シリコン層を多結晶シリコン層に結晶化した後、この多結晶シリコン層をパターニングして形成した半導体層のソース／ドレイン領域にゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質を注入して熱処理するので、半導体層に残っている微量の金属触媒（Ｎｉ等）を除去することができ、これによって前記多結晶シリコン層に残っている金属触媒の残留量を最少にして素子特性を向上させた薄膜トランジスタを製造することができる。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明の薄膜トランジスタの製造方法は、基板を準備する段階と、前記基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層の上にキャッピング層を形成する段階と、前記キャッピング層の上に金属触媒を蒸着する段階と、前記基板に第１熱処理を実施して前記金属触媒を前記キャッピング層を介して拡散させて前記非晶質シリコン層の界面に拡散させ、前記拡散した金属触媒により前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、前記キャッピング層を除去する段階と、前記多結晶シリコン層をパターニングして半導体層を形成する段階と、前記基板上にゲート絶縁膜及びゲート電極を形成する段階と、前記半導体層にｐ型不純物を注入する段階と、前記半導体層にゲッターリング工程物質を注入して第２熱処理を実施し、前記半導体層に残留した金属触媒を除去する段階とを含み、前記ｐ型不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量を注入し、前記ゲッターリング工程物質は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量を注入することを特徴とする。
【０００９】
また、前記目的を達成するために、本発明の別の実施形態に係る薄膜トランジスタの製造方法は、基板を準備する段階と、前記基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層の上にキャッピング層を形成する段階と、前記キャッピング層の上に金属触媒を蒸着する段階と、前記基板に第１熱処理を実施して前記金属触媒を前記キャッピング層を介して拡散させて前記非晶質シリコン層の界面に拡散させ、前記拡散した金属触媒により前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、前記キャッピング層を除去する段階と、前記多結晶シリコン層をパターニングして半導体層を形成する段階と、前記基板上にゲート絶縁膜及びゲート電極を形成する段階と、前記半導体層にゲッターリング工程物質を注入する段階と、前記半導体層にｐ型不純物を注入して第３熱処理を実施し、前記半導体層に残留した金属触媒を除去する段階とを含み、前記ｐ型不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量を注入し、前記ゲッターリング工程物質は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量を注入することを特徴とする。
【００１０】
本発明の目的と技術的構成及びそれによる作用効果に関する詳細な説明は、本発明の望ましい実施形態を示している図面に基づいて以下に示す詳細な説明によってさらに明確に理解されるであろう。しかし、本発明はここで説明する実施形態に限定されるわけではなく、他の形態で具体化することも可能である。むしろ、ここで紹介する実施形態は、開示された内容を徹底して完全に構成できるように、そして当業者が本発明の思想を十分に理解できるように提供されるものである。図面において、層が異なる層または基板“上”にあると言及する場合には、他の層または基板上に直接形成されている場合の他に、それらの間に第３の層を介在する場合もある。本発明の望ましい実施形態を示している図面は、明確な説明のために誇張する場合もあり、明細書全体にわたって同じ参照番号は同じ構成要素を示している。
【発明の効果】
【００１１】
上述したように、本発明の薄膜トランジスタの製造方法によれば、半導体層のソース／ドレイン領域にゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質を注入して熱処理するので、半導体層に残っている微量の金属触媒（Ｎｉ等）を除去することができ、これによって半導体層に残っている金属触媒の残留量を最少にして漏れ電流及び駆動電圧を減少させて素子特性の向上した薄膜トランジスタを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る望ましい実施形態を、添付した図面に基づいてさらに詳細に説明する。
（実施形態１）
【００１３】
図１Ａ乃至図１Ｄは本発明に係る薄膜トランジスタの製造方法における結晶化工程を説明するための断面図である。
【００１４】
まず、図１Ａに示すように、ガラスまたはプラスチックなどで形成された基板１０１の上に化学的気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または物理的気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｏｎ）法を利用してシリコン酸化膜またはシリコン窒化膜のような絶縁膜を単層または複層に形成してバッファ層１０２を形成する。ここで、前記バッファ層１０２は、基板１０１において発生する水分や不純物の拡散を防止したり、結晶化するときに発生する熱の伝達速度を調節したりすることによって、非晶質シリコン層の結晶化を進行させるような役割を担っている。
【００１５】
続いて、前記バッファ層１０２上に非晶質シリコン層１０３を形成する。この時、非晶質シリコン層１０３は化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または物理的気相蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を利用して形成することができる。また、非晶質シリコン層１０３を形成する時、または形成した後に脱水素処理を行って水素の濃度を低くする工程を実施することも可能である。
【００１６】
次に、図１Ｂは前記非晶質シリコン層１０３の上にキャッピング層及び金属触媒層を形成する工程を示した断面図である。
【００１７】
図１Ｂを参照すると、まず前記非晶質シリコン層１０３上にキャッピング層１０５を形成する。ここで、キャッピング層１０５は、金属触媒が熱処理（annealing）工程において拡散することが可能なシリコン窒化膜として形成することが望ましく、またはシリコン窒化膜とシリコン酸化膜の複層として形成してもよい。そして、キャッピング層１０５の形成方法としては、化学的気相蒸着法または物理的気相蒸着法等のような方法で形成することができる。この時、キャッピング層１０５の厚さは１乃至２０００Åに形成する。
【００１８】
続いて、前記キャッピング層１０５上に金属触媒を蒸着して金属触媒層１０６を形成する。この時、蒸着される金属触媒はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔのうちのいずれか一つ以上を用いればよいが、望ましくはニッケル（Ｎｉ）を利用する。
【００１９】
ここで、従来の金属誘導結晶化法または金属誘導側面結晶化法を用いて結晶化する場合には、金属触媒の厚さまたは密度を用心深く調節しなければならなかった。これは結晶化した後に、金属触媒が多結晶シリコン層の表面に残留して薄膜トランジスタの漏れ電流を増加させる等の問題を引き起こしていたからである。しかし、本発明では金属触媒層１０６の厚さまたは密度を精密に制御する必要はなく、金属触媒層１０６を厚く形成しても構わない。これはキャッピング層１０５によって拡散する金属触媒がフィルターリングされて微量の金属触媒だけが結晶化に寄与するようにしたためであり、拡散する大部分の金属触媒はキャッピング層１０５を通過することができずに、結晶化に寄与することはない。
【００２０】
次に、図１Ｃは、基板に第１熱処理（annealing）を実施することにより、キャッピング層を介して金属触媒を拡散させて非晶質シリコン層の界面に移動させる工程を示した断面図である。本発明では、非晶質シリコン層１０３を多結晶シリコン層に結晶化するために熱処理（annealing）を実施するが、この熱処理は第１、第２熱処理の２段階で行うようにする。以下、熱処理を２段階で行う場合について説明する。
【００２１】
図１Ｃを参照すると、バッファ層１０２、非晶質シリコン層１０３、キャッピング層１０５及び金属触媒層１０６が形成された基板１０１に対して第１熱処理（annealing）１０７が実施され、これにより金属触媒層１０６を形成する金属触媒のうちの一部が非晶質シリコン層１０３の表面に移動する。すなわち、第１熱処理１０７を実施することによって金属触媒層１０６から金属触媒がキャッピング層１０５を通過して拡散していく。このときキャッピング層１０５内を拡散して移動する金属触媒１０６ａ、１０６ｂのうち、微量の金属触媒１０６ｂだけが非晶質シリコン層１０３の表面に拡散することができ、大部分の金属触媒１０６ａはキャッピング層１０５を通過することができずに非晶質シリコン層１０３に到達することはできない。ここで、キャッピング層１０５の拡散阻止能力に応じて非晶質シリコン層１０３の表面に到達できる金属触媒の量が決定されるが、このキャッピング層１０５の拡散阻止能力はキャッピング層１０５の厚さと密接な関係がある。すなわち、キャッピング層１０５の厚さが厚くなるほど拡散する金属触媒の量は少なくなって結晶粒の大きさが大きくなり、厚さが薄くなると拡散する金属触媒の量は多くなって結晶粒の大きさは小さくなる。
【００２２】
この時、第１熱処理工程１０７は２００乃至８００℃の温度範囲で数秒乃至数時間、実施されて金属触媒を拡散させており、第１熱処理工程１０７は炉（ｆｕｒｎａｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｌｉｎｇ）工程、ＵＶ工程またはレーザ（Ｌａｓｅｒ）工程のうちのいずれか一つ以上の工程を利用することができる。
【００２３】
次に、図１Ｄは、基板に第２熱処理（annealing）を実施することにより、拡散した金属触媒が非晶質シリコン層を多結晶シリコン層に結晶化する工程を示した断面図である。
【００２４】
図１Ｄを参照すると、キャッピング層１０５を通過して非晶質シリコン層１０３の表面に拡散した金属触媒１０６ｂが、第２熱処理工程１０８によって非晶質シリコン層１０３を多結晶シリコン層１０９に結晶化している。すなわち、金属触媒層１０６の金属触媒１０６ｂが非晶質シリコン層１０３のシリコンと結合して金属シリサイドを形成し、この金属シリサイドが結晶化の核となるシード（ｓｅｅｄ）として作用することによって非晶質シリコン層１０３の結晶化を誘導している。
【００２５】
ここで、本発明の結晶化法は、非晶質シリコン層１０３上にキャッピング層１０５を形成し、このキャッピング層１０５上に金属触媒層１０６を形成して、その後に第１、第２熱処理工程を実施することにより、金属触媒を拡散させて非晶質シリコン層１０３を多結晶シリコン層１０９に結晶化する方法である。この結晶化法をＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）結晶化法という。
【００２６】
したがって、結晶化の核となる金属シリサイドの量を調節することによって、多結晶シリコン層１０９の結晶粒の大きさを調節することができ、このような結晶粒の大きさの調節は結晶化に寄与する金属触媒１０６ｂによって決定されるので、キャッピング層１０５の拡散阻止能力を調節することによって多結晶シリコン層１０９の結晶粒の大きさを調節することができる。すなわち、キャッピング層１０５の厚さを調節して多結晶シリコン層１０９の結晶粒の大きさを調節することができる。
【００２７】
一方、図１Ｄではキャッピング層１０５と金属触媒層１０６を除去しないで第２熱処理工程１０８を行っていたが、キャッピング層１０５と金属触媒層１０６を除去した後に第２熱処理工程１０８を行ってもよく、第１熱処理工程（図１Ｃの１０７）の後に金属触媒層１０６を除去して第２熱処理工程１０８を実施し、その後にキャッピング層１０５を除去しても構わない。この時、第２熱処理工程１０８は４００乃至１３００℃の温度範囲で行われ、炉工程、ＲＴＡ工程、ＵＶ工程またはレーザ工程のうちのいずれか一つ以上の工程を利用することができる。
【００２８】
次に、図２Ａ乃至図２Ｂは本発明の薄膜トランジスタの製造方法によって製造された多結晶シリコン層を利用して製造された薄膜トランジスタの製造工程を示す断面図である。
【００２９】
図２Ａを参照すると、バッファ層１０２が形成された基板１０１上にキャッピング層を含むＳＧＳ結晶化法で結晶化された多結晶シリコン層（図１Ｄの１０９）をパターニングして半導体層１１０を形成する。この時、半導体層１１０はキャッピング層により微量の金属触媒だけが半導体層１１０に残留するように形成されたものであり、他の結晶化法で形成された場合と比較して優秀な漏れ電流特性を有している。
【００３０】
続いて、図２Ｂに示すように、半導体層１１０が形成された基板１０１上にゲート絶縁膜１２０を形成する。このゲート絶縁膜１２０はシリコン酸化膜またはシリコン窒化膜を単層または複層で積層することにより形成されている。
【００３１】
次に、ゲート絶縁膜１２０の上部にアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金を積層した多重層などによってゲート電極用の金属層（図示せず）を形成し、この金属層をフォトエッチング工程でエッチングすることによって半導体層１１０に対応した位置にゲート電極１３０を形成する。
【００３２】
ここで、図３Ａは、半導体層１１０にｐ型不純物を注入してソース／ドレイン領域及びチャネル領域を形成する工程を示す断面図であり、図３Ｂは不純物の注入量と抵抗値との間の特性を示した図である。
【００３３】
図３Ａに示すように、ゲート電極１３０をマスクとして用いて不純物イオンを半導体層１１０にドーピングしてソース領域１１２とドレイン領域１１６を形成する。ここで、ドーピングされる不純物イオンはｐ型不純物が利用されてＰ型薄膜トランジスタを形成するためのものであり、このｐ型不純物としてはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択することができる。本発明では不純物イオンとしてホウ素（Ｂ）を注入する場合、ホウ素（Ｂ）、Ｂ２Ｈｘ＋、ＢＨｘ＋（ここで、Ｘ＝１，２，３・・・）が注入可能であり、周期律表上の３族元素も注入可能である。本発明においてホウ素（Ｂ）のドーピング量としては６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２を注入することが好ましい。これはホウ素（Ｂ）のドーピング量を６×ｅ１３／ｃｍ２よりも少なく注入すると漏れ電流が発生する場合があり、逆にホウ素（Ｂ）のドーピング量を５×ｅ１５／ｃｍ２よりも多く注入すると図３Ｂに示したように抵抗値が増加して駆動電圧が上昇するという問題点が生じるからである。また、ホウ素イオンの注入は、加速電圧が１０ｋｅＶ乃至１００ｋｅＶで、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）が半導体層１１０とゲート絶縁膜１２０との界面から±５００Å以内となるようにして行われる。
【００３４】
この時、ソース領域１１２とドレイン領域１１６との間に位置する領域は、不純物がドーピングされずにチャネル領域１１４となる。しかし、ドーピング工程はゲート電極１３０を形成する前にフォトレジストを形成して行うことも可能である。
【００３５】
次に、図４Ａ及び図４Ｃは、ゲッターリング工程物質を注入して第３熱処理（annealing）を実施し、半導体層に残留している金属触媒を除去するための工程を示した断面図であり、図４Ｂは不純物の注入量と抵抗値との間の特性を示した図である。
【００３６】
まず、図４Ａに示すように、半導体層１１０に残留している微量の金属触媒を除去するためにゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質をドーピング（注入）する（矢印１３５で示す）。このゲッターリング工程物質は、燐（Ｐ）、ＰＨｘ＋またはＰ２Ｈｘ（ここで、Ｘ＝１，２，３・・・）によって構成される群の中から選択される一つの物質であり、その代わりに周期律表上の５族元素のイオンであってもよい。望ましくは、１回の注入で燐イオンを１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２を注入するようにする。このとき、１回の注入で１×ｅ１１／ｃｍ２以下しかドーピングしないと、注入される燐（Ｐ）の量が十分ではなくて半導体層１１０に残留する微量の金属触媒（Ｎｉ等）を十分に除去できない。逆に、１回の注入で３×ｅ１５／ｃｍ２以上ドーピングした場合には、図４Ｂに示すように抵抗値が増加する。ここで、燐（Ｐ）の原子量が大きいために、燐イオンの１回分の注入量が増加すると、通常の熱処理温度では抵抗値を小さくすることはできない。この電気的な効果は、燐イオンが十分に活性化（ａｃｔｉｖａｔｉｏｎ）されていないために起こっている。したがって、燐イオンの注入は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶにして、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を半導体層１１０とゲート絶縁膜１２０との界面から±５００Å以内となるようにして行う必要がある。
【００３７】
続いて、図４Ｃに示すように第３熱処理（annealing）工程１３８を実施して金属触媒（Ｎｉ等）を除去する。このとき、第３熱処理１３８は５００℃乃至８００℃の温度範囲で実施し、加熱時間は１分以上１２０分以下とする。この第３熱処理工程１３８により半導体層１１０に残留する微量の金属触媒（Ｎｉ等）が除去され、電気的特性が優れたＰ型薄膜トランジスタを形成することができる。
【００３８】
上述したようにソース／ドレイン領域１１２、１１６にゲッターリング工程物質をドーピングして第３熱処理１３８を実施してＰ型薄膜トランジスタを形成することにより、図５Ａ及び図５Ｂに示すようにＰ型薄膜トランジスタの特性が改善されていることが分かる。図５Ａはゲッターリング工程物質を注入しない場合のＶｇとＩｄの特性を示したグラフであり、図５Ｂはゲッターリング工程物質として燐（Ｐ）を注入した後に熱処理を実施して金属触媒（Ｎｉ）を除去した場合の特性を示したグラフである。図５Ａと図５Ｂを比較すると、ゲッターリング工程物質を注入した後に熱処理（annealing）を実施した図５Ｂのグラフにおいて、薄膜トランジスタの特性が改善していることを確認できる。
【００３９】
次に、図６は、本発明によって製造された多結晶シリコン層を利用して薄膜トランジスタを製造する工程を示す断面図である。
【００４０】
図６を参照すると、前記ゲート絶縁膜１２０上のゲート電極１３０の上部に下部構造を保護する層間絶縁膜１４０を形成した後に、この層間絶縁膜１４０とゲート絶縁膜１２０の所定領域をエッチングしてコンタクトホールを形成する。そして、このコンタクトホールに充填されたソース／ドレイン電極１４２、１４４を形成すると、ゲッターリングされたソース領域１１２’、ドレイン領域１１６’とチャネル領域１１４’を具備した半導体層１１０’を含むＰ型薄膜トランジスタが完成する。
【００４１】
したがって、前記薄膜トランジスタはキャッピング層により金属触媒の量が制御されて金属誘導結晶化法または金属誘導側面結晶化法に比べて微量の金属触媒しか残留しないので、多結晶シリコン層の結晶粒の大きさが大きい半導体層を形成することができる。
（実施形態２）
【００４２】
図７Ａ及び図７Ｂは本発明の実施形態２に係る薄膜トランジスタの製造工程を順次説明する断面図である。
【００４３】
本発明の実施形態２では、実施形態１と比較してゲッターリング工程物質を注入する工程とｐ型不純物イオンであるホウ素（Ｂ）をドーピングする工程の順序が異なっており、これを除いたゲッターリング工程物質の１回分の注入量、温度等の注入条件及びそれ以外の条件は実施形態１と同じである。したがって、ゲッターリング工程物質を注入する工程とｐ型不純物を注入する工程についてだけ説明する。
【００４４】
図７Ａは、半導体層に微量残っている金属触媒を除去するためにゲッターリング工程物質を注入する工程を示した断面図である。
【００４５】
図７Ａを参照すると、半導体層１１０に残留している微量の金属触媒を除去するためにゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質をドーピング（注入）する（矢印１３５で示す）。このゲッターリング工程物質は半導体層１１０に注入され、このゲッターリング工程物質が注入される半導体層１１０の位置には下記に示す工程でホウ素イオンが注入されてソース／ドレイン領域１１２、１１６が形成される（すなわち、ゲート電極１３０に対応する半導体層１１０の部分の両側に位置する部分がソース／ドレイン領域１１２、１１６となる）。ここで、ゲッターリング工程物質は、燐（Ｐ）、ＰＨｘ＋またはＰ２Ｈｘ（ただし、Ｘ＝１，２，３・・・）によって構成される群から選択されるいずれか一つが注入可能であり、その代わりに周期律表上の５族元素も注入可能である。望ましくは、ゲッターリング工程物質として燐（Ｐ）を用いて１回の注入量を１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２とする。
ここで、１回の注入量を１×ｅ１１／ｃｍ２以下にすると、注入される燐（Ｐ）の量が十分ではなくなり、半導体層１１０に残留している微量の金属触媒（Ｎｉ等）を十分に除去することができない。逆に、１回の注入量を３×ｅ１５／ｃｍ２以上にすると、図４Ｂに示したように抵抗値が増加してしまう。ここで、燐（Ｐ）の原子量が大きいために、燐イオンの１回分の注入量が増加すると、通常の熱処理温度では抵抗値を小さくすることはできない。この電気的な効果は、燐イオンが十分に活性化（ａｃｔｉｖａｔｉｏｎ）されていないために起こっている。したがって、燐イオンの注入は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶにして、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を半導体層１１０とゲート絶縁膜１２０との界面から±５００Å以内となるようにして行う必要がある。
【００４６】
続いて、前記ゲート電極１３０をマスクとして用い、不純物イオンを所定量ドーピングしてソース領域１１２とドレイン領域１１６を形成する。ここで、不純物イオンとしてはＰ型薄膜トランジスタを形成するためにｐ型不純物を利用し、このｐ型不純物はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択することができる。本発明では不純物イオンとしてホウ素（Ｂ）を注入するために、ホウ素（Ｂ）、Ｂ２Ｈｘ＋、ＢＨｘ＋（ただし、Ｘ＝１，２，３・・・）が注入可能であり、その代わりに周期律表上の３族元素も注入可能である。本発明におけるホウ素イオンのドーピング量は、６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２を注入する。ここで、ホウ素イオンのドーピング量が６×ｅ１３／ｃｍ２以下の場合には漏れ電流が発生する場合があり、ホウ素イオンのドーピング量が５×ｅ１５／ｃｍ２以上の場合には図３Ｂに示したように抵抗値が増加して駆動電圧が上昇する問題点がある。また、ホウ素イオンの注入は加速電圧を１０ｋｅＶ乃至１００ｋｅＶにして、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を半導体層１１０とゲート絶縁膜１２０との界面から±５００Å以内となるようにして行う必要がある。
【００４７】
この時、ソース領域１１２とドレイン領域１１６との間に位置する領域は、不純物がドーピングされないのでチャネル領域１１４として作用する。しかし、ドーピング工程はゲート電極１３０を形成する前にフォトレジストを形成して行うことも可能である。
【００４８】
続いて、図７Ｂに示したように第３熱処理工程１３８を遂行して金属触媒を除去する。ここで、第３熱処理工程１３８は５００℃乃至８００℃の温度範囲で実施され、１分以上１２０分以下の間加熱される。この第３熱処理工程１３８により半導体層１１０に残留する微量の金属触媒（Ｎｉ等）が除去されて電気的特性が優秀なＰ型薄膜トランジスタを形成することができる。
【００４９】
次に、ゲート絶縁膜１２０上のゲート電極１３０の上部に下部構造を保護する層間絶縁膜を形成した後に、この層間絶縁膜とゲート絶縁膜１２０の所定領域をエッチングしてコンタクトホールを形成する。そして、このコンタクトホールを充填するソース／ドレイン電極を形成してゲッターリングされた半導体層を含むＰ型薄膜トランジスタが完成する。
【００５０】
本発明について、上述したような望ましい実施形態を挙げて図示して説明したが、前記の実施形態に限られるわけではなく、本発明の精神を外れない範囲内で、発明が属する技術分野における通常の知識を有する者により多様な変形と修正が可能であることは明白である。
【図面の簡単な説明】
【００５１】
【図１Ａ】本発明の薄膜トランジスタの製造方法における結晶化工程を示す断面図である。
【図１Ｂ】本発明の薄膜トランジスタの製造方法における結晶化工程を示す断面図である。
【図１Ｃ】本発明の薄膜トランジスタの製造方法における結晶化工程を示す断面図である。
【図１Ｄ】本発明の薄膜トランジスタの製造方法における結晶化工程を示す断面図である。
【図２Ａ】本発明の薄膜トランジスタの製造方法によって製造された多結晶シリコン層を利用して薄膜トランジスタを製造する工程の断面図である。
【図２Ｂ】本発明の薄膜トランジスタの製造方法によって製造された多結晶シリコン層を利用して薄膜トランジスタを製造する工程の断面図である。
【図３Ａ】ｐ型不純物を注入してソース／ドレイン領域及びチャネル領域を形成する工程の断面図である。
【図３Ｂ】不純物の注入量と抵抗値との間の特性を示した図である。
【図４Ａ】ゲッターリング工程物質を注入する工程を示した断面図である。
【図４Ｂ】不純物の注入量と抵抗値との間の特性を示した図である。
【図４Ｃ】第３熱処理を実施して半導体層に残留している金属触媒を除去するための工程を示した断面図である。
【図５Ａ】ゲッターリング工程物質を注入する前のＶｇとＩｄの特性を示したグラフである。
【図５Ｂ】ゲッターリング工程物質を注入した後のＶｇとＩｄの特性を示したグラフである。
【図６】本発明の薄膜トランジスタの製造方法によって製造された多結晶シリコン層を利用して薄膜トランジスタを製造する工程の断面図である。
【図７Ａ】本発明の実施形態２によって薄膜トランジスタを製造する工程を示す断面図である。
【図７Ｂ】本発明の実施形態２によって薄膜トランジスタを製造する工程を示す断面図である。
【符号の説明】
【００５２】
１０１：基板
１０２：バッファ層
１０３：非晶質シリコン層
１０５：キャッピング層
１０６：金属触媒層
１０６ａ、１０６ｂ：金属触媒
１０７：第１熱処理
１０８：第２熱処理
１０９：多結晶シリコン層
１１０、１１０’：半導体層
１１２、１１２’：ソース領域
１１４、１１４’：チャネル領域
１１６、１１６’：ドレイン領域
１２０：ゲート絶縁膜
１３０：ゲート電極
１３５：ドーピング
１３８：第３熱処理
１４０：層間絶縁膜
１４２：ソース電極
１４４：ドレイン電極 
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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