(57)【要約】【課題】簡便な方法で、キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供する。【解決手段】基板１上に層間絶縁膜１０及び下部電極用導電膜の下側層１１ａ等を形成した後、下側層１１ａ上に下部電極用導電膜の上側層１１ｂとして厚さが５０ｎｍ〜５００ｎｍ、例えば約１７５ｎｍのＰｔ膜をＤＣマグネトロンスパッタ法により形成する。下側層１１ａとしては、例えばＴｉ膜を形成する。また、上側層１１ｂを形成する際の基板温度は、２５０℃〜４５０℃、例えば３５０℃とする。このような基板温度において上側層１１ｂを形成することにより、［２２２］方向への配向性が強い上側層１１ｂが得られる。このため、その直上に形成される強誘電体膜１２の［１１１］方向への配向性も極めて良好なものとなる。【選択図】図１Ｄ
2007242730.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有し、
前記下部電極用導電膜を形成する工程は、
前記絶縁膜上に下部電極用導電膜の下側層を形成する工程と、
前記下側層上に、基板温度を２５０℃乃至４５０℃に保持しながら、前記下部電極用導電膜の上側層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記上側層をスパッタ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上側層として、プラチナ層、イリジウム層、ルテニウム層、パラジウム層、酸化プラチナ層、酸化イリジウム層、酸化ルテニウム層及び酸化パラジウム層からなる群から選択された少なくとも１種を含む導電層を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記上側層の配向方向は［２２２］方向であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下側層として、チタン層又はチタンと貴金属との合金層を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記下側層の配向方向は［００２］方向であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体膜として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3、（Ｂａ,Ｓｒ）ＴｉＯ3、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ≦１）及び（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3のからなる群から選択された１種の膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3に、カルシウム、ストロンチウム及びランタンからなる群から選択された少なくとも１種が導入された材料からなる膜を形成することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記強誘電体膜の配向方向は［１１１］方向であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記上側層の厚さを５０ｎｍ乃至５００ｎｍとすることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記上側層を形成する際に、前記基板温度を２５０℃乃至４００℃に保持することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報が残存する不揮発性メモリには幾つかのタイプがある。その中でもＦｅＲＡＭ（Ferroelectric Random Access Memory）はその高速動作と低電圧動作とにより、近年、特に注目されている。
【０００３】
ＦｅＲＡＭは、下部電極、キャパシタ強誘電体膜、及び上部電極をこの順に積層して構成された強誘電体キャパシタを備え、キャパシタ強誘電体膜の二つの分極方向をそれぞれ「０」、「１」に対応させることで情報を記憶する。「０」、「１」の識別は、キャパシタ強誘電体膜の分極量が大きい程容易となるが、そのためには良好な結晶性がキャパシタ強誘電体膜に要求される。
【０００４】
一般的に使用されるキャパシタ強誘電体膜としてはＰＺＴ（Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3）膜があり、このＰＺＴ膜は［００１］方向に分極する。従って、ＰＺＴ膜では、その配向を［００１］方向に揃えることにより自発分極を最大にできる。しかし、通常は［００１］方向へ配向を揃えることができず、代わりに［１１１］方向へ配向を揃えることにより自発分極を稼ぐのが一般的である。
【０００５】
ＰＺＴ膜の配向は下部電極の配向と同じ方向となり、更にその配向強度も下部電極の配向が強くなるほど大きくなる。よって、ＰＺＴ膜の自発分極を大きくするには、ＰＺＴ［１１１］と同じ方向に強く配向した材料で下部電極を構成すればよく、通常は、［１１１］方向と同方向である［２２２］方向に配向したＰｔ膜を下部電極に採用している。
【０００６】
ところが、Ｐｔ膜を絶縁膜上に直接形成するとＰｔ膜がその絶縁膜から剥がれ易くなる。そこで、特許文献１のように、Ｔｉ（チタン）膜等の密着膜の上にＰｔ膜を形成し、これらＴｉ膜とＰｔ膜とで下部電極を構成することが提案されている。
【０００７】
その場合、Ｔｉ膜の配向性は、その上のＰｔ膜の配向に影響を与え、最終的にはキャパシタ強誘電体膜の配向性を左右することになるので、［００２］方向に強い配向を持ったＴｉ膜を成膜することが望まれる。
【０００８】
例えば、非特許文献１には、基板を３５０℃に加熱し、Ｔｉのスパッタ雰囲気中にＨ2Ｏを添加することにより、Ｔｉ膜の［００２］方向の配向を高める方法とその実験結果とが開示されている。
【０００９】
特許文献１には、チタン酸鉛系強誘電体薄膜の下地となるＰｔ膜を［２００］方向に配向させることにより、その上の強誘電体薄膜をその分極方向であるｃ軸方向に配向させ、該強誘電体薄膜の自発分極を最大にする方法が提案されている。
【００１０】
しかしながら、特許文献１に記載の方法では、Ｐｔ膜を［２００］）方向に配向させるために、（ｉ）Ｐｔ−Ｐｂ合金薄膜の形成、（ｉｉ）Ｐｔ−Ｐｂ合金薄膜の酸化、（ｉｉｉ）該酸化で形成されたＰｂＯ層の除去、という複雑なステップが必要とされる。このため、ＦｅＲＡＭのプロセスが煩雑になってしまう。
【００１１】
よって、プロセスの煩雑化の防止と、ＰＺＴ膜の自発分極の増大とを両立させるには、配向し難い［２００］方向にＰｔ膜を無理に配向させるよりも、配向し易い［２２２］方向にＰｔ膜を強く配向させるのが好ましいといえる。そのためには、下地のＴｉ膜の配向も強くする必要がある。
【００１２】
【特許文献１】特開平９−５３１８８号公報
【非特許文献１】Jpn.J.Appl.Phys.Vol.36 (1997) pp. L154-L157 Part2, No.2A, February 1997
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、簡便な方法で、キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１５】
本発明に係る半導体装置の製造方法では、半導体基板の上方に絶縁膜を形成した後、前記絶縁膜上に下部電極用導電膜を形成する。次に、前記下部電極用導電膜上に強誘電体膜を形成する。次いで、前記強誘電体膜上に上部電極用導電膜を形成する。その後、前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する。そして、前記下部電極用導電膜を形成する際に、前記絶縁膜上に下部電極用導電膜の下側層を形成した後、前記下側層上に、基板温度を２５０℃乃至４５０℃に保持しながら、前記下部電極用導電膜の上側層を形成する。
【発明の効果】
【００１６】
本発明によれば、下部電極用導電膜の上側層を形成する際の基板温度を適切に規定しているため、より配向の強い上側層を形成することができる。このため、その上に形成される強誘電体膜の配向もより強いものとすることができ、自発分極量の大きな強誘電体キャパシタを安定して製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｐは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１８】
先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜２を形成する。素子分離絶縁膜２としてＳＴＩ（Shallow Trench Isolation）を採用してもよい。
【００１９】
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にｐウェル３を形成する。
【００２０】
その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化膜をゲート絶縁膜４として形成する。
【００２１】
次に、シリコン基板１の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィー法により所定の形状にパターニングして、ゲート絶縁膜４上にゲート電極５ａ，５ｂを形成する。メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。ゲート電極５ａ，５ｂはワード線の一部を構成する。
【００２２】
続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインを構成するｎ型不純物拡散領域６ａ，６ｂを形成する。更に、シリコン基板１の全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁膜７として残す。このような絶縁膜としては、例えばＣＶＤ法により酸化シリコン（ＳｉＯ2）膜を形成することができる。
【００２３】
更に、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することにより、ｎ型不拡散領域６ａ，６ｂをＬＤＤ（Lightly Doped Drain）構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａの間に挟まれるｎ型不純物拡散領域６ｂは後述するビット線に電気的に接続され、ｐウェル３の両側の２つの不純物拡散領域６ａは後述するキャパシタ上部電極に電気的に接続される。
【００２４】
以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成される。
【００２５】
次に、全面に高融点金属膜を形成し、この高融点金属膜を加熱してｐ型不純物拡散領域６ａ，６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００２６】
更に、プラズマＣＶＤ法により、ＭＯＳトランジスタを覆うカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜をシリコン基板１の全面に約２００ｎｍの厚さで形成する。更に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ2）をカバー膜９上に約１．０μｍの厚さで形成する。続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により研磨してその上面を平坦化する。
【００２７】
次に、図１Ｂに示すように、不図示のＴｉスパッタチャンバ内のヒーターステージ上にシリコン基板１を載置し、基板温度を室温（２０℃）よりも高い温度、例えば１５０℃に加熱して安定させる。基板温度の上限は、特に限定されないが、３００℃よりも低い温度であることが好ましい。
【００２８】
更に、不図示の真空ポンプでチャンバ内を排気しながら、スパッタガスとしてＡｒを５０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を例えば３．４×１０-1Ｐａに保持する。
【００２９】
そして、チャンバ内の雰囲気が安定したところで、パワーが２．０ｋＷのＤＣ電力をＴｉターゲットに印加し、ＤＣマグネトロンスパッタ法によるＴｉのスパッタリングを開始する。この状態を例えば１５秒間維持することにより、Ｔｉ膜を第１の層間絶縁膜１０上に５ｎｍ〜５０ｎｍ、例えば約２０ｎｍの厚さで形成する。このＴｉ膜は下部電極用導電膜の下側層１１ａとして用いられる。
【００３０】
下側層１１ａは、後述の下部電極と第１の層間絶縁膜１０との密着性を向上させ、下部電極の第１の層間絶縁膜１０からの剥がれを防止する。
【００３１】
なお、下側層１１ａとしては、Ｔｉ膜に代えて、Ｔｉと貴金属との合金よりなる合金膜を形成してもよい。そのような合金膜としては、例えば、Ｐｔ−Ｔｉ合金膜、Ｉｒ−Ｔｉ合金膜、及びＲｕ−Ｔｉ合金膜等が挙げられる。
【００３２】
その後、図１Ｃに示すように、下部電極用導電膜の上側層１１ｂとして厚さが５０ｎｍ〜５００ｎｍ、例えば約１７５ｎｍのＰｔ膜をＤＣマグネトロンスパッタ法により形成する。Ｐｔ膜の成膜条件は、例えば、ＤＣパワー：１．０ｋＷ、Ａｒ流量：１００ｓｃｃｍ、圧力：５．０×１０-1Ｐａである。また、基板温度は、２５０℃〜４５０℃、例えば３５０℃とする。上側層１１ｂの厚さが５０ｎｍ未満であると、十分な配向性が得られないことがある。一方、上側層１１ｂの厚さが５００ｎｍを超えると、加工が困難になることがある。また、基板温度が２５０℃未満であるか、４５０℃を超えると、十分な配向性を得にくい。
【００３３】
これにより、下側層１１ａと上側層１１ｂ層とから構成される下部電極用導電膜１１が第１の層間絶縁膜１０上に形成されたことになる。
【００３４】
なお、上側層１１ｂとしては、単層のＰｔ膜に代えて、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｐｄ（パラジウム）、ＰｔＯx（酸化プラチナ）、ＩｒＯx（酸化イリジウム）、ＲｕＯx（酸化ルテニウム）、及びＰｄＯx（酸化パラジウム）のいずれか、又はこれらの合金よりなる単層膜、又は積層膜を形成してもよい。
【００３５】
次に、図１Ｄに示すように、ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）用のスパッタチャンバ（不図示）内に設けられたヒーターステージ上にシリコン基板１を載置し、シリコン基板１を約５０℃に加熱する。そして、スパッタ用のＡｒを１５〜２５ｓｃｃｍの流量でチャンバ内に供給すすると共に、チャンバ内を真空ポンプで排気する。そして、チャンバ内の圧力が安定したところで、周波数が１３．５６ＭＨｚでパワーが１．０ｋＷのＲＦ電力をＰＺＴターゲットに印加することにより、下部電極用導電膜１１上に、強誘電体膜１２としてＰＺＴ膜を、１５０ｎｍ〜２００ｎｍ、例えば約１７５ｎｍの厚さでＲＦスパッタ法により形成する。
【００３６】
この強誘電体膜１２中のＰｂの量は、スパッタに使用されるＡｒの流量を調節することにより制御可能である。また、強誘電体膜１２の成膜方法はスパッタ法に限定されず、スピンオン法、ゾル−ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ（Metal Organic CVD）法であってもよい。更に、求められるキャパシタの特性に応じて、強誘電体膜１２を構成するＰＺＴに、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）等を微量にドープしてもよい。
【００３７】
なお、強誘電体膜１２を構成する材料としては、ＰＺＴの他に、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ≦１）やＢｉ4Ｔｉ2Ｏ12のようなＢｉ層状構造化合物や、ＳｒＴｉＯ3、（Ｂａ,Ｓｒ）ＴｉＯ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3等が挙げられる。
【００３８】
その後、酸素含有雰囲気中で強誘電体膜１２をアニールすることにより、強誘電体膜１２を構成するＰＺＴを結晶化する。このアニールでは、例えば２ステップのＲＴＡ（Rapid Thermal Annealing）を採用する。第１ステップでは、例えば、酸素濃度：２．５％のＡｒ雰囲気中で、基板温度：６００℃、処理時間：９０秒の条件でのアニールを行う。第２ステップでは、例えば、酸素濃度：１００％で、基板温度：７５０℃、処理時間：６０秒の条件でのアニールを行う。
【００３９】
続いて、２ステップのＤＣマグネトロンスパッタ法により、強誘電体膜１２上に上部電極用導電膜１３としてＩｒＯx層を厚さ約２００ｎｍに形成する。第１ステップの条件としては、例えば、ＤＣパワー：１．０４ｋＷ、Ａｒ流量：１００ｓｃｃｍ、Ｏ2流量：１００ｓｃｃｍ、基板温度：２０℃、成膜時間：２９秒とする。第２ステップの条件としては、例えば、ＤＣパワー：２．０５ｋＷ、Ａｒ流量：１００ｓｃｃｍ、Ｏ2流量：１００ｓｃｃｍ、基板温度：２０℃、成膜時間：２２秒とする。
【００４０】
なお、上部電極用導電膜１３として、プラチナ膜又はルテニウム酸ストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００４１】
その後に、上部電極用導電膜１３上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第１のレジストパターン１４を形成する。
【００４２】
次に、図１Ｅに示すように、第１のレジストパターン１４をマスクとして使用し、上部電極用導電膜１３をエッチングする。この結果、残った上部電極用導電膜１３がキャパシタ上部電極１３ａとして用いられる。
【００４３】
第１のレジストパターン１４を除去し、温度：６５０℃、６０分間の条件で、キャパシタ上部電極１３ａを透過させて強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体膜１２を回復させるために行われる。
【００４４】
次に、キャパシタ上部電極１３ａ及び強誘電体膜１２の上にレジストを塗布し、これを露光、現像することにより、図１Ｆに示すように、第２のレジストパターン１５を形成する。
【００４５】
その後、図１Ｇに示すように、第２のレジストパターン１５をマスクとして使用し、強誘電体膜１２をエッチングする。この結果、残った強誘電体膜１２がキャパシタ強誘電体膜１２ａとして用いられる。
【００４６】
第２のレジストパターン１５を除去し、温度：６５０℃、６０分間の条件で、キャパシタ強誘電体膜１２ａを酸素雰囲気中でアニールする。
【００４７】
更に、図１Ｈに示すように、キャパシタ上部電極１３ａ、キャパシタ強誘電体膜１２ａ及び下部電極用導電膜１１の上に、エンキャップ層１７としてＡｌ2Ｏ3膜をスパッタリング法により約５０ｎｍの厚さで常温で形成する。エンキャップ層１７は、還元され易いキャパシタ強誘電体膜１２ａを水素から保護するために形成される。エンキャップ層１７として、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。
【００４８】
その後、酸素雰囲気中で、７００℃、６０秒間、昇温速度：１２５℃／ｓｅｃの条件で、エンキャップ層１７の下のキャパシタ強誘電体膜１２ａを急速熱処理することにより、その膜質を改善する。
【００４９】
次に、図１Ｉに示すように、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、キャパシタ下部電極形状の第３のレジストパターン１６をキャパシタ強誘電体膜１２ａの上に形成する。
【００５０】
その後、図１Ｊに示すように、第３のレジストパターン１６をマスクとして使用し、エンキャップ層１７及び上部電極用導電膜１１をエッチングする。この結果、残った上部電極用導電膜１１がキャパシタ下部電極１１ｃとして用いられる。次いで、第３のレジストパターン１６を除去する。
【００５１】
このようにして、キャパシタ下部電極１１ｃ、キャパシタ強誘電体膜１２ａ、及びキャパシタ上部電極１３ａを順に積層して構成された強誘電体キャパシタＱが第１の層間絶縁膜１０上に形成されたことになる。
【００５２】
続いて、酸素雰囲気中で温度：６５０℃、６０分間の条件で、キャパシタ強誘電体膜１２ａをアニールしてダメージから回復させる。
【００５３】
次に、図１Ｋに示すように、強誘電体キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１８として膜厚が約１２００ｎｍのＳｉＯ2膜をＣＶＤ法により形成する。そして、第２の層間絶縁膜１８の表面をＣＭＰ法により平坦化する。第２の層間絶縁膜１８の成長では、反応ガスとしてシラン（ＳｉＨ4）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜１８の表面の平坦化は、例えば、キャパシタ上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００５４】
次に、図１Ｌに示すように、第１及び第２の層間絶縁膜１０，１８、カバー膜９をパターニングして、ｎ型不純物拡散層６ａ，６ｂの上にコンタクトホール１８ａ，１８ｂを形成する。第１及び第２の層間絶縁膜１０，１８とカバー膜９のエッチングガスとして、ＣＦ系ガス、例えばＣＦ4にＡｒを加えた混合ガスを用いる。
【００５５】
次に、第２の層間絶縁膜１８の上面とコンタクトホール１８ａ，１８ｂの内面に、スパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）膜を５０ｎｍの厚さで形成し、これらを密着層とする。更に、フッ化タングステンガス（ＷＦ6）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成し、これにより各コンタクトホール１８ａ，１８ｂを完全に埋め込む。
【００５６】
更に、第２の層間絶縁膜１５上のタングステン膜及び密着層をＣＭＰ法により除去し、各コンタクトホール１８ａ，１８ｂ内にのみ残す。コンタクトホール１８ａ，１８ｂ内のタングステン膜及び密着層が導電性プラグ１９ａ，１９ｂとして使用される。
【００５７】
なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれる中央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１９ｂは後述するビット線に電気的に接続される。また、その両側方の２つの第２の導電性導電性プラグ１９ａは、後述する配線を介してキャパシタ上部電極１３ａに電気的に接続される。
【００５８】
その後、真空チャンバ内で３９０℃の温度で第２の層間絶縁膜１８を加熱して水を外部に放出させる。
【００５９】
次に、図１Ｍに示すように、第２の層間絶縁膜１８と導電性プラグ１９ａ，１９ｂの上に、酸化防止膜２０としてＳｉＯＮ膜をプラズマＣＶＤ法により例えば１００ｎｍの厚さで形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ4）及びＮ2Ｏの混合ガスを用いて形成される。
【００６０】
続いて、酸化防止膜２０の上にフォトレジスト（不図示）を塗布し、これを露光、現像してキャパシタ上部電極１３ａの上に窓を形成する。そして、フォトレジストをマスクとして使用し、エンキャップ層１７、第２の層間絶縁膜１８及び酸化防止膜２０をエッチングする。この結果、キャパシタ上部電極１３ａ上にコンタクトホール２０ａが形成される。
【００６１】
そして、フォトレジスト（不図示）を除去した後に、５５０℃、６０分間の条件で、キャパシタ強誘電体膜１２ａを酸素雰囲気中でアニールして、キャパシタ強誘電体膜１２ａの膜質を改善する。この場合、導電性プラグ１９ａ，１９ｂの酸化は酸化防止膜２０によって防止される。
【００６２】
次に、図１Ｎに示すように、ＣＦ系のガスを用いて酸化防止膜２０をドライエッチングして除去する。
【００６３】
その後、第２の層間絶縁膜１８の上と導電性プラグ１９ａ，１９ｂの上とコンタクトホール２０ａの内面上に、下地導電膜２１として窒化チタン（ＴｉＮ）膜をスパッタにより形成する。この下地導電膜２１は、後述するアルミニウム膜と密着性のよいバリア膜として機能する。下地導電膜２１の構成材料は、窒化チタンに限られるものではなく、窒化チタンとチタンの積層構造であってもよいし、窒化タングステンであってもよい。
【００６４】
そして、下地導電膜２１の上にアルミニウム膜２２をスパッタにより形成する。アルミニウム膜２２は、第２層間絶縁膜１８の上で約５００ｎｍとなるように形成される。なお、アルミニウム膜２２には銅が含有されていてもよい。
【００６５】
続いて、図１Ｏに示すように、アルミニウム膜２２と下地導電膜２１をフォトリソグラフィー法によりパターニングして、ｐウェル３中央の導電性プラグ１９ｂの上にビアコンタクトパッド２１ｃを形成すると共に、その両側方の導電性プラグ１９ａの上面からコンタクトホール２０ａを通してキャパシタ上部電極１３ａの上面に接続される上部電極引出配線２１ａを形成する。
【００６６】
これにより、キャパシタ上部電極１３ａは、上部電極引出配線２１ａ、導電性プラグ１９ａ及び高融点金属シリサイド層８ａを介してｐウェル３の両側寄りのｎ型不純物拡散領域６ａに電気的に接続されることになる。
【００６７】
なお、下地導電膜２１やアルミニウム膜２２を形成するためのスパッタとしてロングスロースパッタ（Long Through Spattering）を用いてもよい。
【００６８】
次に、図１Ｐに示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ2膜を第３の層間絶縁膜２３ａとして約２３００ｎｍの厚さで形成する。この結果、第２の層間絶縁膜１８、上部電極引出配線２１ａ、コンタクトパッド２１ｃは第３の層間絶縁膜２３ａにより覆われる。続いて、第３の層間絶縁膜２３ａの表面をＣＭＰ法により平坦化する。
【００６９】
更に、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ2よりなる保護絶縁膜２３ｂを第３の層間絶縁膜２３ａの上に形成する。そして、第３の層間絶縁膜２３ａと保護絶縁膜２３ｂをパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド２１ｃの上にホール２２ａを形成する。
【００７０】
次に、保護絶縁膜２３ｂの上面とホール２２ａの内面の上に、膜厚が９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなる密着層２４をスパッタ法により形成する。その後、基板温度を約４００℃に設定し、ホール２２ａを埋め込むようにブランケットタングステン膜２５をＷＦ6を用いるＣＶＤ法により形成する。
【００７１】
次に、ブラケットタングステン膜２５をエッチバックしてホール２２ａの中にのみ残し、ホール２２ａ内のブラケットタングステン膜２５を２層目の導電性プラグとして使用する。
【００７２】
その後に、密着層２４、ブラケットタングステン膜２５の上に金属膜２６をスパッタ法により形成する。続いて、金属膜２６をフォトリソグラフィー法によりパターニングして、２層目の導電性プラグ２５、コンタクトパッド２１ｃ、１層目の導電性プラグ１９ｂ及び高融点金属シリサイド層８ｂを介してｎ型不純物拡散領域６ｂに電気的に接続されるビット線ＢＬを形成する。
【００７３】
このような実施形態によれば、上側層１１ｂを形成する際の基板温度（成膜温度）を適切に規定しているため、極めて良好な［２２２］方向への配向性を具えた上側層１１ｂが形成される。このため、その直上に形成される強誘電体膜１２の［１１１］方向への配向性も極めて良好なものとなる。
【００７４】
なお、上述の実施形態では、プレーナ構造の強誘電体キャパシタに本発明が適用されているが、本発明はスタック構造の強誘電体キャパシタ等に適用されてもよい。
【００７５】
以下、本願発明者が行った実験について説明する。
【００７６】
この実験では、Ｐｔ膜を形成する際の基板温度を種々のものに設定した上で、ＤＣマグネトロンスパッタ法によりＰｔ膜をＴｉ膜上に１７５ｎｍの厚さで形成した。そして、各基板温度の試料についてＰｔ膜の［２２２］方向の配向強度（積分強度）をＸ線回折法により測定した。この結果を図２に示す。
【００７７】
図２の横軸は基板温度を示し、縦軸は、Ｐｔの［２２２］方向へのＸ線の配向強度（積分強度）を表す。
【００７８】
図２に示すように、［２２２］方向への配向強度は、基板温度が１００℃から上昇するに連れて３５０℃まで単調に増加した。一方、基板温度が３５０℃を超えると、配向強度は温度の上昇に連れて単調に減少した。そして、２５０℃〜４５０℃の基板温度において、高い配向強度が得られた。また、図２に示す結果から、基板温度は、特に２５０℃〜４００℃とすることが好ましいといえる。
【００７９】
この実験結果は、２５０℃〜４５０℃の基板温度でＰｔ膜を形成した場合には、その上にＰＺＴ膜を形成し、このＰＺＴ膜を結晶化したときには、ＰＺＴ［２２２］のＸ線回折による積分強度が完全にＰｔ［２２２］に引きずられて、良好な配向のＰＺＴ膜が得られることを意味している。
【００８０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８１】
（付記１）
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有し、
前記下部電極用導電膜を形成する工程は、
前記絶縁膜上に下部電極用導電膜の下側層を形成する工程と、
前記下側層上に、基板温度を２５０℃乃至４５０℃に保持しながら、前記下部電極用導電膜の上側層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８２】
（付記２）
前記上側層をスパッタ法により形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００８３】
（付記３）
前記上側層として、プラチナ層、イリジウム層、ルテニウム層、パラジウム層、酸化プラチナ層、酸化イリジウム層、酸化ルテニウム層及び酸化パラジウム層からなる群から選択された少なくとも１種を含む導電層を形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００８４】
（付記４）
前記上側層の配向方向は［２２２］方向であることを特徴とする付記３に記載の半導体装置の製造方法。
【００８５】
（付記５）
前記下側層として、チタン層又はチタンと貴金属との合金層を形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記６）
前記下側層の配向方向は［００２］方向であることを特徴とする付記５に記載の半導体装置の製造方法。
【００８７】
（付記７）
前記強誘電体膜として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＴｉＯ3、（Ｂａ,Ｓｒ）ＴｉＯ3、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ≦１）及び（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3のからなる群から選択された１種の膜、又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3に、カルシウム、ストロンチウム及びランタンからなる群から選択された少なくとも１種が導入された材料からなる膜を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記８）
前記強誘電体膜の配向方向は［１１１］方向であることを特徴とする付記７に記載の半導体装置の製造方法。
【００８９】
（付記９）
前記上側層の厚さを５０ｎｍ乃至５００ｎｍとすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記１０）
前記上側層を形成する際に、前記基板温度を２５０℃乃至４００℃に保持することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記１１）
前記強誘電体膜を形成する工程と前記上部電極用導電膜を形成する工程との間に、前記強誘電体膜のアニールを行うことにより、前記強誘電体膜を結晶化する工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００９２】
（付記１２）
前記アニールとして、酸素を含むＡｒ雰囲気中でのアニール及び酸素雰囲気中でのアニールを連続して行うことを特徴とする付記１１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９３】
【図１Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｊ】図１Ｉに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｋ】図１Ｊに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｌ】図１Ｋに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｍ】図１Ｌに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｎ】図１Ｍに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｏ】図１Ｎに引き続き、半導体装置の製造方法を示す断面図である。
【図１Ｐ】図１Ｏに引き続き、半導体装置の製造方法を示す断面図である。
【図２】Ｐｔ膜の成膜温度と、Ｐｔ膜の［００２］方向への配向強度との関係を示すグラフである。
【符号の説明】
【００９４】
１：シリコン基板
２：素子分離絶縁膜
３：ｐウェル
４：ゲート絶縁膜
５ａ，５ｂ：ゲート電極
６ａ，６ｂ：ｎ型不純物拡散領域
７：側壁絶縁膜
８ａ，８ｂ：高融点金属シリサイド層
９：カバー膜
１０：層間絶縁膜
１１：下部電極用導電膜
１１ａ：下側層
１１ｂ：上側層
１１ｃ：下部電極
１２：強誘電体膜
１２ａ：キャパシタ強誘電体膜
１３：第２の導電膜
１３ａ：上部電極
１４，１５，１６：レジストパターン
１７：エンキャップ層
１８：層間絶縁膜
１９ａ，１９ｂ，１９ｃ：導電性プラグ
２０：酸化防止膜
２０ａ：コンタクトホール
２１：窒化チタン（バリア）膜
２１ａ：上部電極引出配線
２１ｃ：コンタクトパッド
２２：アルミニウム膜
２３ａ：層間絶縁膜
２３ｂ：保護絶縁膜
２４：密着層
２５：ブラケットタングステン膜
２６：金属膜
ＢＬ：ビット線
Ｑ：強誘電体キャパシタ
【図１Ａ】
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【図１Ｂ】
2007242730.tif 000004
【図１Ｃ】
2007242730.tif 000005
【図１Ｄ】
2007242730.tif 000006
【図１Ｅ】
2007242730.tif 000007
【図１Ｆ】
2007242730.tif 000008
【図１Ｇ】
2007242730.tif 000009
【図１Ｈ】
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【図１Ｉ】
2007242730.tif 000011
【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
2007242730.tif 000015
【図１Ｎ】
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【図１Ｏ】
2007242730.tif 000017
【図１Ｐ】
2007242730.tif 000018
【図２】
2007242730.tif 000019