(57)【要約】【課題】リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板（１０ａ）にリセスＡを形成し、次に、リセスＡの内壁面において、リセスＡの側面より底面に高い選択性をもって異方的にマスク２５を形成し、次に、マスク２５でリセスＡの底面を保護しながらエッチングを行い、リセスＡをゲート電極２１ａ側に拡張し、次に、マスク２５を除去し、リセスＡに導電体を埋め込んで、ゲート電極２１ａの両側部に一対のソース・ドレイン領域を形成する。【選択図】図４
2007214362.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、
前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、
前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、
前記マスクを除去する工程と、
前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程と
を有する
半導体装置の製造方法。
【請求項２】
前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に酸化シリコン膜を形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクを形成する工程において、Ｏ２イオン種によるプラズマ酸化を行って前記マスクを形成する
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電層を形成する工程において、エピタキシャル成長により前記リセスの内壁面にＳｉＧｅ膜を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記マスクを除去する工程が、前記マスクの表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む
請求項２に記載の半導体装置の製造方法。
【請求項６】
前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２処理が９００〜１１００℃の温度を印加する熱処理である
請求項５に記載の半導体装置の製造方法。
【請求項８】
前記マスクを除去する工程において、ウェットエッチングにより前記マスクを除去する
請求項１に記載の半導体装置の製造方法。
【請求項９】
前記マスクを除去する工程において、前記リセスの内壁面に形成された自然酸化膜を同時に除去する
請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に窒化シリコン膜または炭化シリコン膜を形成する
請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程と、前記リセスを形成する工程の間に、前記ゲート電極の両側部に、酸化シリコン膜及び／又は窒化シリコン膜からなるサイドウォール絶縁膜を形成する工程をさらに有する
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタのソース・ドレイン領域にリセスを形成してＳｉＧｅ膜を埋め込む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の基本的な素子であるＭＩＳＦＥＴ（金属―絶縁膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
【０００３】
しかし、微細化が進むにつれてＭＩＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、例えば特許文献１などに記載されているように、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生する応力膜を使用して応力を印加することにより、電流駆動能力を高めてＭＩＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。
【０００４】
上記においては、ソース・ドレイン領域の形成後にＮチャネルＭＩＳＦＥＴ（以降ＮＴｒとも称する）とＰチャネルＭＩＳＦＥＴ（以降ＰＴｒとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて能力向上を図っている。
【０００５】
例えば非特許文献１に記載されているように、ＰＴｒのソース・ドレイン領域となる領域にリセスを形成し、圧縮応力を与える応力膜としてＳｉＧｅ膜をエピタキシャル成長により形成する方法が知られている。
【０００６】
図１１は、上記のようにして形成された半導体装置の断面図である。
例えば、半導体基板のｎ型半導体領域１１０ａとｐ型半導体領域１１０ｂにおける活性領域を区分するように、ＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１１が形成されている。
上記のｎ型半導体領域１１０ａにはＰチャネルＭＩＳＦＥＴ（ＰＴｒ）が形成されており、ｐ型半導体領域１１０ｂにはＮチャネルＭＩＳＦＥＴ（ＮＴｒ）が形成されている。
【０００７】
まず、ＰＴｒについて説明する。
上記のｎ型半導体領域１１０ａの活性領域上にゲート絶縁膜１２０ａが形成され、その上層にゲート電極１２１ａが形成され、その上層にキャップ絶縁膜１２２ａが形成されており、ゲート電極１２１ａの両側部にサイドウォール絶縁膜１２３ａが形成されている。
さらに、ゲート電極１２１ａの両側部におけるｎ型半導体領域１１０ａの表面のソース・ドレイン領域となる領域においてリセスＡが形成されており、リセスＡ内にＳｉＧｅ膜１２６が埋め込まれて一対のソース・ドレイン領域が形成されている。
【０００８】
次に、ＮＴｒについて説明する。
上記のｐ型半導体領域１１０ｂの活性領域上にゲート絶縁膜１２０ｂが形成され、その上層にゲート電極１２１ｂが形成され、その上層にキャップ絶縁膜１２２ｂが形成されており、ゲート電極１２１ｂの両側部にサイドウォール絶縁膜１２３ｂが形成されている。
さらに、ゲート電極１２１ｂの両側部におけるｐ型半導体領域１１０ｂ中に一対のソース・ドレイン領域１３０が形成されている。
【０００９】
上記の半導体装置の製造方法について説明する。
まず、図１２（ａ）に示すように、半導体基板のｎ型半導体領域１１０ａとｐ型半導体領域１１０ｂにおける活性領域を区分するようにＳＴＩ型の素子分離絶縁膜１１１を形成する。
上記のｎ型半導体領域１１０ａがＰＴｒ形成領域Ｒａとなり、ｐ型半導体領域１１０ｂがＮＴｒ形成領域Ｒｂとなる。
次に、例えば、上記のＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、活性領域におけるｎ型半導体領域１１０ａとｐ型半導体領域１１０ｂ上に、ゲート絶縁膜（１２０ａ，１２０ｂ）、ゲート電極（１２１ａ，１２１ｂ）及びキャップ絶縁膜（１２２ａ，１２２ｂ）を形成する。
【００１０】
次に、図１２（ｂ）に示すように、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて酸化シリコン膜１２３を堆積する。
【００１１】
次に、図１３（ａ）に示すように、例えば、ＰＴｒ形成領域Ｒａを開口してＮＴｒ形成領域Ｒｂにレジスト膜１２４をパターン形成し、ＰＴｒ形成領域Ｒａにおいて、酸化シリコン膜１２３を全面にエッチバックしてサイドウォール絶縁膜１２３ａを形成する。
【００１２】
次に、図１３（ｂ）に示すように、例えば、ＰＴｒ形成領域Ｒａにおいて、サイドウォール絶縁膜１２３ａ及びキャップ絶縁膜１２２ａをマスクとして、活性領域におけるｎ型半導体領域１１０ａの表面にウェットエッチングを施し、ＰＴｒのソース・ドレイン領域となる領域においてリセスＡを形成する。
【００１３】
次に、レジスト膜１２４を除去し、さらにリセスＡの表面の自然酸化膜を除去した後、図１４（ａ）に示すように、シリコンが露出しているリセスＡの表面に、ＳｉＧｅを選択的にエピタキシャル成長させ、ＳｉＧｅ膜１２６を形成する。
【００１４】
次に、図１４（ｂ）に示すように、例えば、ＮＴｒ形成領域Ｒｂを開口してＰＴｒ形成領域Ｒａにレジスト膜１２７をパターン形成し、ＮＴｒ形成領域Ｒｂにおいて酸化シリコン膜１２３を全面にエッチバックしてサイドウォール絶縁膜１２３ｂを形成する。
【００１５】
次に、図１５に示すように、ＮＴｒ形成領域Ｒｂにおいて、サイドウォール絶縁膜１２３ｂ及びキャップ絶縁膜１２２ｂをマスクとしてｎ型の導電性不純物をイオン注入し、ソース・ドレイン領域１３０を形成する。
以上で、図１１に示す半導体装置が形成される。
【００１６】
このようにして形成されたＰＴｒは、ソース・ドレイン部分がＳｉＧｅ膜で形成されていて、圧縮応力の歪みが生じ、ＰＴｒ電流駆動能力が向上する。
なお、ＮＴｒにおいても、ソース・ドレイン部分にＳｉＣを用いることで、上記と逆の歪みが発生し、電流駆動能力が向上する。
【００１７】
ここで、ＳｉＧｅ膜によるチャネル形成領域へのストレス印加は、ＳｉＧｅ層がチャネル形成領域に近く、ＳｉＧｅ膜の体積が大きいほど効果的である。このため、リセスを形成する際に、できるだけチャネル形成領域側に広げて形成することが重要となる。
しかし、上記のリセス形成はウェットエッチングにより等方的に進行するので、リセスをチャネル形成領域に広げるためにエッチング時間を延ばすほど、リセスが深くなり、最終的に形成されるＳｉＧｅ膜の膜厚が厚くなっていくことになる。
【００１８】
しかし、ＳｉＧｅ膜の成長工程においては、ＳｉＧｅ膜の膜厚を厚くするに従って異常成長が発生しやすくなるという問題がある。異常成長は、条件によっては、例えば数１０ｎｍ程度の膜厚で発生することもある。
また、リセスの形成において、基板下方向もエッチングされて削れてしまうと、トランジスタの素子分離特性が悪化する方向に作用する。
このため、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成することが重要となる。
【特許文献１】特開２００５−５７３０１号公報
【非特許文献１】P. Bai et al, “A 65nm Logic Technology Featuring 35nm Gate Lengths, Enhanced Channel Strain, 8 Cu Interconnect, Low-k ILD and 0.57 μm2 SRAM Cell”, International Electron Devices Meeting, pp 657-660, 2004.
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は上記の問題に鑑みてなされたものであり、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げてリセスを形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、前記マスクを除去する工程と、前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程とを有する。
【００２１】
上記の本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側部において半導体基板にリセスを形成する。
次に、リセスの内壁面において、リセスの側面より底面に高い選択性をもって異方的にマスクを形成する。
次に、マスクでリセスの底面を保護しながらエッチングを行い、リセスをゲート電極側に拡張する。
次に、マスクを除去し、リセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法によれば、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げてリセスを形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２４】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１が形成されている。
上記のｎ型半導体領域１０ａにはＰチャネルＭＩＳＦＥＴ（ＰＴｒ）が形成されており、ｐ型半導体領域１０ｂにはＮチャネルＭＩＳＦＥＴ（ＮＴｒ）が形成されている。
【００２５】
まず、ＰＴｒについて説明する。
例えば、上記のｎ型半導体領域１０ａの活性領域上にゲート絶縁膜２０ａが形成され、その上層にゲート電極２１ａが形成され、その上層にキャップ絶縁膜２２ａが形成されている。
また、ゲート電極２１ａの両側部に、サイドウォール絶縁膜２３ａが形成されている。
【００２６】
例えば、サイドウォール絶縁膜２３ａは、ＴＥＯＳ（tetra-ethyl-ortho-silicate）を原料ガスとする減圧ＣＶＤ（chemical vapor deposition）法による酸化シリコン膜（ＴＥＯＳ膜）あるいはプラズマＣＶＤ法によるＮＳＧ（non-doped silicate glass）である酸化シリコン膜（ＮＳＧ膜）などで形成されている。あるいは、例えば６５０℃以下の成膜温度の低温ＣＶＤ法などによる窒化シリコン膜（低温ＳｉＮ膜）で形成されていてもよく、酸化シリコン膜と窒化シリコン膜との積層体で形成されていてもよい。
また、ゲート絶縁膜２０ａは例えば酸化シリコンで形成されており、あるいは、ハフニウムやアルミニウムを含んだ金属酸化膜などで形成されていてもよい。
また、ゲート電極２１ａは例えばポリシリコンで形成されており、あるいは、金属材料を含んだ電極でもよい。
また、キャップ絶縁膜２２ａは窒化シリコンなどで形成されており、素子分離絶縁膜１１はＮＳＧ膜などで形成されている。
【００２７】
さらに、ゲート電極２１ａの両側部におけるｎ型半導体領域１０ａの表面のソース・ドレイン領域となる領域においてリセスＡが形成されており、リセスＡ内にＳｉＧｅ膜２６が埋め込まれて一対のソース・ドレイン領域が形成されている。
また、ＳｉＧｅ膜２６のチャネル形成領域側におけるｎ型半導体領域１０ａの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、ＰＴｒが構成されている。
【００２８】
上記のＰＴｒにおいて、ＳｉＧｅ膜２６はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて能力が向上したＰＴｒとなっている。
【００２９】
次に、ＮＴｒについて説明する。
上記のｐ型半導体領域１０ｂの活性領域上にゲート絶縁膜２０ｂが形成され、その上層にゲート電極２１ｂが形成され、その上層にキャップ絶縁膜２２ｂが形成されている。
また、ゲート電極２１ｂの両側部にサイドウォール絶縁膜２３ｂが形成されている。
ゲート絶縁膜２０ｂ、ゲート電極２１ｂ、キャップ絶縁膜２２ｂ、サイドウォール絶縁膜２３ｂは、例えば、それぞれＰＴｒの対応する部材と同じ材料で形成されている。
【００３０】
さらに、ゲート電極２１ｂの両側部におけるｐ型半導体領域１０ｂ中に一対のソース・ドレイン領域３０が形成されている。
また、ソース・ドレイン領域３０のチャネル形成領域側におけるｐ型半導体領域１０ｂの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、ＮＴｒが構成されている。
【００３１】
さらに、上記のＮＴｒを被覆して、例えば窒化シリコンからなり、ＮＴｒに引っ張りの応力を印加する応力膜３１が形成されている。
上記の応力膜３１が形成されているので、電流駆動能力が高められて能力が向上したＮＴｒとなっている。
【００３２】
次に、上記の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＮＳＧ膜からなるＳＴＩ型の素子分離絶縁膜１１を形成する。
上記のｎ型半導体領域１０ａがＰＴｒ形成領域Ｒａとなり、ｐ型半導体領域１０ｂがＮＴｒ形成領域Ｒｂとなる。
【００３３】
次に、例えば、上記のＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、活性領域におけるｎ型半導体領域１０ａとｐ型半導体領域１０ｂ上に、例えば熱酸化法などによりゲート絶縁膜（２０ａ，２０ｂ）を形成する。
【００３４】
次に、例えば、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、ゲート絶縁膜（２０ａ，２０ｂ）の上層に、ＣＶＤ法によりポリシリコンなどの導電膜を堆積し、さらに成膜温度６５０℃以下の低温ＣＶＤ法により窒化シリコンなどを堆積し、ゲート電極のパターンにエッチング加工して、ポリシリコンなどからなるゲート電極（２１ａ，２１ｂ）と低温ＳｉＮ膜などからなるキャップ絶縁膜（２２ａ，２２ｂ）を形成する。キャップ絶縁膜（２２ａ，２２ｂ）は、ゲート電極となる導電膜をエッチングする際のマスクとなり、ハードマスクとも称せられる。
【００３５】
次に、例えば、ＰＴｒ形成領域Ｒａにおいて、ゲート電極２１ａ及びキャップ絶縁膜２２ａをマスクとしてｐ型の導電性不純物をｎ型半導体領域１０ａの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
また、例えば、ＮＴｒ形成領域Ｒｂにおいて、ゲート電極２１ｂ及びキャップ絶縁膜２２ｂをマスクとしてｎ型の導電性不純物をｐ型半導体領域１０ｂの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
【００３６】
次に、図２（ｂ）に示すように、例えば、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、ＴＥＯＳを原料ガスとする減圧ＣＶＤ法などにより酸化シリコン膜（ＴＥＯＳ膜）２３を堆積する。
【００３７】
次に、図３（ａ）に示すように、例えば、ＰＴｒ形成領域Ｒａを開口してＮＴｒ形成領域Ｒｂにレジスト膜２４をパターン形成し、ＰＴｒ形成領域Ｒａにおいて、例えば、ＴＥＯＳ膜２３を全面にエッチバックして、ＴＥＯＳ膜であるサイドウォール絶縁膜２３ａを形成する。
サイドウォール絶縁膜２３ａとしては、上記のようにＮＳＧ膜や窒化シリコン膜などで形成してもよく、あるいは、ＴＥＯＳ膜、ＮＳＧ膜、窒化シリコン膜などから選択された材料の積層体として形成してもよい。
【００３８】
次に、図３（ｂ）に示すように、例えば、ＰＴｒ形成領域Ｒａにおいて、サイドウォール絶縁膜２３ａ及びキャップ絶縁膜２２ａをマスクとして、活性領域におけるｎ型半導体領域１０ａの表面にエッチングを施し、ＰＴｒのソース・ドレイン領域となる領域においてリセスＡを形成する。
【００３９】
上記のリセスのエッチングは、例えば以下の条件により、５０ｎｍ程度除去するようにして行う。
・処理圧力：２０ｍＴｏｒｒ
・処理温度：６０℃
・ソースパワー：５００Ｗ、バイアスパワー：５０Ｗ
・ＣＦ４／Ｏ２流量：４０／１０ｓｃｃｍ
【００４０】
次に、図４（ａ）に示すように、例えば、リセスＡの側面より底面に高い選択性をもって異方的にマスク２５を形成する。
ここでは、Ｏ２イオン種を種とした異方性のアッシング処理により、リセス底面のみアッシング酸化を行い、酸化シリコン膜を形成する。ここで用いるアッシング酸化は、ホロカソード型構造のアッシング装置で行うことが望ましい。ホロカソード型構造では、放電インピーダンスが小さいため、大きな電流が流れる。すなわち、プラズマ密度が非常に高く、基板表面には多量のＯ２イオンが入射することになる。主反応種がイオンであるため、直進性が高く、リセスの側壁はあまり酸化されず底部のみが積極的に酸化される。
【００４１】
上記のマスク形成のための異方性アッシングの条件は、以下のようにして行う。
・Ｏ２流量：１００ｓｃｃｍ
・ＲＦパワー：２００Ｗ
・圧力：０．１Ｔｏｒｒ
・処理時間：２〜３分
【００４２】
なお、平行平板型等のＲＩＥ装置でもＯ２イオンを主とした酸化処理は可能であるが、イオン密度が小さいためホロカソード型処理の方が有効である。
【００４３】
あるいは、上記のマスク２５を形成する工程において、指向性の強いスパッタリング法などにより、リセスＡの底面に異方的に窒化シリコン膜または炭化シリコン膜を形成して、マスク２５としてもよい。
【００４４】
次に、図４（ｂ）に示すように、例えば、マスク２５でリセスＡの底面を保護しながらエッチングを行い、リセスＡをゲート電極２１ａ側に拡張する。
ここでは、例えば、リセスＡのゲート電極２１ａ側の端部が、ゲート電極２１ａの直下に到達しない程度に、できるだけチャネル形成領域側に近づくようにしてエッチングする。
リセスＡの底部には上記のマスク２５が存在するため、基板下方向のエッチングは抑制され、横方向のエッチングが促進される。
【００４５】
上記のリセスＡをゲート電極２１ａ側に拡張するエッチングとしては、以下の条件の等方的エッチングを行う。
・処理圧力：２０ｍＴｏｒｒ
・処理温度：６０℃
・ソースパワー：５００W、バイアスパワー：５０W
・ＣＦ４／Ｏ２流量：４０／１０ｓｃｃｍ
【００４６】
次に、図５（ａ）に示すように、例えばアッシング処理によりレジスト膜２４を除去する。
【００４７】
次に、リセスＡ部分に選択的にＳｉＧｅ膜をエピタキシャル成長させるが、ＳｉＧｅ膜成長領域の表面はＳｉであることが必要であるため、ＳｉＧｅ膜成長の前処理として、図５（ｂ）に示すように、リセスＡの底面に存在しているマスク２５及びリセスＡ側壁に存在する自然酸化膜やダメージ層を除去する。
一般的には、ＤＨＦ処理により熱酸化膜相当１〜３ｎｍのウェットエッチング処理を行うが、より高選択比でリセス酸化膜を除去するには、以下のようなドライクリーニング技術を用いる。
【００４８】
上記マスク２５除去のエッチング処理は、例えば、まず、第１処理として、リセスＡの内壁面に露出しているマスク２５の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
【００４９】
上記の第１処理について説明する。
例えば、リセスＡの内壁面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、マスク２５及び自然酸化膜を化学反応させてリセスＡの内壁面にＳｉを含む錯体の層を形成させる。
【００５０】
上記の第１処理の条件は以下のようにする。
・チャンバー内圧力：１０〜３０ｍＴｏｒｒ、例えば２０ｍＴｏｒｒ
・ＨＦ流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・ＮＨ３流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・Ａｒ流量：５０〜１００ｓｃｃｍ、８０ｍＴｏｒｒ
・基板温度：２０〜４０℃、例えば３５℃
【００５１】
上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、露出している自然酸化膜（酸化シリコン）の表面に、ガスがラングミュア吸着される。同時に次の化学式（１）及び（２）で示されるような化学反応が進行する。
【００５２】
［化１］
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ                 （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6        （２）
【００５３】
つまり、ＨＦで一旦、ＳｉＦ4とＨ2Ｏが生成した後に、ＮＨ3とＨＦとＳｉＦ4の化学反応により、酸化シリコンからなる自然酸化膜の表面に、（ＮＨ4）2ＳｉＦ6の錯体の層が形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。
【００５４】
次に上記の第２処理について説明する。
上記の（ＮＨ4）2ＳｉＦ6の錯体の層が形成されたウェーハを直ちに加熱チャンバーに搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して蒸発させる。
【００５５】
上記の第２処理の条件は以下のようにする。
・チャンバー内圧力：５００〜７００ｍＴｏｒｒ，例えば６７５ｍＴｏｒｒ
・温度：１００〜２００℃，例えば１７５℃
【００５６】
この反応は次の化学式（３）で説明される。リセスＡの内壁面に形成された（ＮＨ4）2ＳｉＦ6の錯体の層２７ｃは、基板温度が上記の温度に加熱されると、ＳｉＦ4、ＮＨ3、ＨＦなどに分解して蒸発し、ガスとしてドライポンプにより排気される。
【００５７】
［化２］
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋２ＨＦ      （３）
【００５８】
上記のケミカルエッチングでは、熱酸化膜（自然酸化膜）とＴＥＯＳ膜のエッチング選択比が従来のＤＨＦ薬液を用いたエッチングの場合と逆転する。
ＤＨＦ薬液の場合は、熱酸化膜のエッチング量を１とした時のＴＥＯＳ膜のエッチング量は５〜７程度であるのに対し、上記の本実施形態のガス反応によるケミカルエッチング反応を行った場合は、熱酸化膜のエッチング量を１とした時にＴＥＯＳ膜のエッチング量は０．５〜１．０程度になる。
ＮＳＧ膜についても同様であり、ＤＨＦ薬液の場合は、熱酸化膜の７倍程度のエッチングレートであるが、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとなる。
さらに、低温ＳｉＮ膜についても同様であり、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとすることができる。
【００５９】
また、ＤＨＦ処理により、上記のマスク２５及び自然酸化膜を除去してもよい。
あるいは、マスク２５が酸化シリコン以外の材料で形成されている場合には、上記以外のエッチング条件でマスクを除去し、さらに上記のようなエッチングにより自然酸化膜を除去するようにしてもよい。
【００６０】
次に、図６（ａ）に示すように、シリコンが露出しているリセスＡの表面に、ＳｉＧｅ膜を選択的にエピタキシャル成長させ、例えばホウ素をドープしたＳｉＧｅ膜２６を形成する。
【００６１】
上記のＳｉＧｅ膜２６の形成の条件は以下のようにする。
・処理温度：７００℃
・処理圧力：１０Ｔｏｒｒ
・ＤＣＳ／ＧｅＨ４／ＨＣｌ＝５０／１００／２０ｓｃｃｍ
【００６２】
上記のＳｉＧｅ膜２６はそのままソース・ドレイン領域となり、ＰＴｒが構成される。
また、ＳｉＧｅ膜２６はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められてＰＴｒの能力が向上する。
【００６３】
次に、図６（ｂ）に示すように、例えば、ＮＴｒ形成領域Ｒｂを開口してＰＴｒ形成領域にレジスト膜２７をパターン形成し、ＮＴｒ形成領域Ｒｂにおいて、例えば、ＴＥＯＳ膜２３を全面にエッチバックして、ＴＥＯＳ膜であるサイドウォール絶縁膜２３ｂを形成する。
【００６４】
次に、図７（ａ）に示すように、例えば、ＮＴｒ形成領域Ｒｂにおいて、サイドウォール絶縁膜２３ｂ及びキャップ絶縁膜２２ｂをマスクとして、ｎ型の導電性不純物をｐ型半導体領域１０ｂの活性領域における表層部分にイオン注入することで、ソース・ドレイン領域３０を形成する。これにより、ＮＴｒが形成される。
【００６５】
次に、例えば、ＮＴｒ形成領域Ｒｂにおいて、ＣＶＤ法によりＮＴｒを被覆して窒化シリコンを堆積させ、応力膜３１を形成する。以上で図１に示す構成とすることができる。
上記の応力膜３１はＮＴｒのチャネル形成領域に引っ張り応力を印加する応力膜であり、電流駆動能力が高められてＮＴｒの能力が向上する。
あるいは、ＰＴｒと同様にして、ＮＴｒにおいてもリセスを形成し、リセス内にソース・ドレインとしてＳｉＣ膜を選択的にエピタキシャル成長させ、ＳｉＣ膜によりチャネル形成領域に引っ張り応力を印加してトランジスタ特性を向上させることができる。
【００６６】
上記のＳｉＣ膜の形成条件は、例えば以下のようにする。
・処理温度：７００℃
・処理圧力：１０Ｔｏｒｒ
・ＳｉＨ４／ＳｉＨ３ＣＨ３／ＨＣｌ／ＡｓＨ３＝３０／５０／２０／１０ｓｃｃｍ
【００６７】
上記の本実施形態に係る半導体装置の製造方法によれば、ＰＴｒ駆動能力を高めるために、ソース・ドレイン領域にリセスを形成して応力膜としてＳｉＧｅ膜を形成する方法において、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
【００６８】
第２実施形態
図８は、本実施形態に係る半導体装置の断面図である。
実質的に第１実施形態の半導体装置と同様であるが、ＰＴｒのソース・ドレインとしてリセスＡに埋め込まれているＳｉＧｅ膜２６が、ノンドープＳｉＧｅ膜２８とホウ素ドープＳｉＧｅ膜２９の積層体で形成されていることが異なる。
【００６９】
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図９（ａ）に示すリセスＡ内壁表面のマスク２５、自然酸化膜及びダメージ層の除去工程までは、第１実施形態と同様にして行う。
次に、図９（ｂ）に示すように、シリコンが露出しているリセスＡの表面に、ＳｉＧｅ膜を選択的にエピタキシャル成長させ、リセスＡの一部を埋め込むような膜厚で、ノンドープＳｉＧｅ膜２８を形成する。
次に、図１０（ａ）に示すように、ノンドープＳｉＧｅ膜２８の上層に、リセスＡを埋め込むようにして、ホウ素ドープノンドープＳｉＧｅ膜２９を形成する。
【００７０】
以降の工程は、第１実施形態と同様にして、図１０（ｂ）に示すように、ＮＴｒ形成領域Ｒｂにおいてサイドウォール絶縁膜２３ｂを形成し、ソース・ドレイン領域３０を形成して、ＮＴｒとする。
【００７１】
上記の本実施形態に係る半導体装置の製造方法によれば、ＰＴｒ駆動能力を高めるために、ソース・ドレイン領域にリセスを形成して応力膜としてＳｉＧｅ膜を形成する方法において、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
【００７２】
本発明は上記の説明に限定されない。
例えば、実施形態においてはＰＴｒのソース・ドレインとしてＳｉＧｅ膜を埋め込んでいるが、その他の導電性の応力膜を埋め込むことも可能であり、例えばＮＴｒに適用する場合にはＳｉＣ膜を形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７３】
本発明の半導体装置の製造方法は、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
【図面の簡単な説明】
【００７４】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）及び図２（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８は本発明の第２実施形態に係る半導体装置の断面図である。
【図９】図９（ａ）及び図９（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１は従来例に係る半導体装置の断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５は従来例の問題点を説明する模式図である。
【符号の説明】
【００７５】
１０ａ…ｎ型半導体領域、１０ｂ…ｐ型半導体領域、１１…素子分離絶縁膜、２０ａ，２０ｂ…ゲート絶縁膜、２１ａ，２１ｂ…ゲート電極、２２ａ，２２ｂ…キャップ絶縁膜、２３ａ，２３ｂ…サイドウォール絶縁膜、２４……レジスト膜、２５…マスク、２６…ＳｉＧｅ膜、２７…レジスト膜、２８…ノンドープＳｉＧｅ膜、２９…ホウ素ドープＳｉＧｅ膜、３０…ソース・ドレイン領域、３１…応力膜、１１０ａ…ｎ型半導体領域、１１０ｂ…ｐ型半導体領域、１１１…素子分離絶縁膜、１２０ａ，１２０ｂ…ゲート絶縁膜、１２１ａ，１２１ｂ…ゲート電極、１２２ａ，１２２ｂ…キャップ絶縁膜、１２３ａ，１２３ｂ…サイドウォール絶縁膜、１２４……レジスト膜、１２６…ＳｉＧｅ膜、１２７…レジスト膜、１３０…ソース・ドレイン領域、Ａ…リセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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