(57)【要約】【課題】    ポケットとエクステンションを備えたＭＯＳトランジスタのポケットとエクステンションのオフセット距離の精度を向上する。【解決手段】    半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極１６及びキャパシタ用下部電極１８をそれぞれ形成する。絶縁膜１２及び電極１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極１６，１８を覆って絶縁層２６をCVD法等により形成する。絶縁層２６を介してのイオン注入処理によりエクステンション領域２８，３０を形成する。ポケット領域２０，２２とエクステンション領域２８，３０との間のオフセット距離Lは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース／ドレイン領域を形成する。【選択図】  図４
2007214503.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に、第１導電型の活性領域を画定する素子分離領域を作成する工程と、
（ｂ）前記活性領域表面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして、前記活性領域に前記第１導電型の不純物をイオン注入して、ポケット領域を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ゲート電極の側面、上面を覆って、前記半導体基板上に第１の絶縁膜を堆積する工程と、
（ｆ）前記ゲート電極及び前記第１の絶縁膜をマスクとして、前記活性領域に前記第１導電型と逆導電型の第２導電型の不純物をイオン注入して、エクステンション領域を形成する工程と、
（ｇ）前記第１の絶縁膜の側壁上にサイドウォールを形成する工程と、
（ｈ）前記第１の絶縁膜と前記サイドウォールをマスクとして、前記活性領域に前記第２導電型の不純物をイオン注入して、ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｅ）は、コンフォーマルな前記第１の絶縁膜を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）、（ｆ）のイオン注入が前記半導体基板に対して垂直に行われる請求項１または２記載の半導体装置の製造方法。
【請求項４】
さらに、
（ｉ）熱処理を行い、前記エクステンション領域が前記ゲート電極下方に到達するようにする工程、
を含む請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｇ）が、
（ｇ−１）前記第１絶縁膜の上に、サイドウォール材料膜を形成する工程と、
（ｇ−２）前記サイドウォール材料膜、前記第１絶縁膜をエッチングして前記ゲート電極の側壁にサイドウォールを残す工程と、
を含む請求項１〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記サイドウォール材料膜が第２の絶縁膜である請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）が、前記素子分離領域上にキャパシタ下部電極も形成する工程であり、前記工程（ｅ）が、キャパシタ下部電極上にも前記第１の絶縁膜を形成し、さらに、
（ｊ）前記工程（ｆ）と（ｇ）との間に、前記キャパシタ下部電極上に前記第１の絶縁膜を介してキャパシタ上部電極を形成する工程、
を含む請求項６記載の半導体装置の製造方法。
【請求項８】
前記サイドウォール材料膜が導電性膜である請求項５記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）が、前記素子分離領域上にキャパシタ下部電極も形成する工程であり、前記工程（ｅ）が、キャパシタ下部電極上にも前記第１の絶縁膜を形成し、前記工程（ｇ−２）が、前記キャパシタ下部電極上に前記第１の絶縁膜を介してキャパシタ上部電極を形成する請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｇ−２）が、前記キャパシタ上部電極形状のレジストマスクを用いたエッチバック工程である請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は短チャンネル効果抑制用のポケット領域と浅い接合形成用のエクステンション領域とを有するＭＯＳ型トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ポケット領域およびエクステンション領域を備えたＭＯＳ型トランジスタが知られている（例えば、特許文献１及び非特許文献１,２参照）。図１３〜１６には、非特許文献１に記載されたｐチャンネルＭＯＳ型トランジスタの製造方法に類似したｎチャンネルＭＯＳ型トランジスタの製造方法を示す。
【０００３】
図１３の工程では、ｐ型シリコン基板１の表面にフィールド酸化膜２を形成した後、酸化膜２の素子孔２ａ内のｐ型シリコン領域の表面にゲート酸化膜３を形成する。そして、ゲート酸化膜３の上には、ドープトポリシリコン等からなるゲート電極層４を形成する。この後、フィールド酸化膜２とゲート電極層４とをマスクとしてボロンイオンＢ＋を斜め方向から複数回イオン注入することによりｐ型ポケット領域５Ｓ，５Ｄをゲート電極層４の両側で素子孔２ａ内のｐ型シリコン領域に形成する。
【０００４】
図１４の工程では、フィールド酸化膜２とゲート電極層４とをマスクとしてリンイオンＰ＋を垂直に注入することによりｎ型のエクステンション領域６Ｓ,６Ｄをゲート電極層４の両側で素子孔２ａ内のｐ型シリコン領域に形成する。ｐ型ポケット領域がｎ型エクステンション領域を囲むような形状となる。
【０００５】
図１５の工程では、基板上にＣＶＤ（ケミカル・ベーパー・デポジション）によりシリコン酸化膜を形成した後、このシリコン酸化膜を異方性ドライエッチングによりエッチバックすることによりシリコン酸化膜の残存部からなるサイドスペーサ７Ｓ，７Ｄをゲート電極層４のサイドウォール上に形成する。
【０００６】
図１６の工程では、フィールド酸化膜２とゲート電極層４とサイドスペーサ７Ｓ，７Ｄとをマスクとしてヒ素イオンＡｓ＋を垂直に注入することによりｎ型のソース／ドレイン領域８Ｓ，８Ｄをゲート電極層４の両側で素子孔２ａ内のｐ型シリコン領域にそれぞれ形成する。深いソース／ドレイン領域から浅いエクステンション領域が張り出し、ポケット領域がエクステンション領域を囲む形状となる。なお、注入不純物を活性化するための熱処理を適宜行う。
【０００７】
特許文献１は、ポケット領域形成のための斜めイオン注入を高エネルギで行うと、注入イオンがゲート電極層を突き抜けてチャンネル領域に達し、閾値に悪影響を与えることを指摘し、ゲート電極層上にゲート電極層と同じパターンで絶縁層を形成することを提案する。ソース／ドレイン領域を形成した後、フィールド酸化膜とゲート電極層及び絶縁層の積層とサイドスペーサとをマスクとする斜めイオン注入処理によりポケット領域を形成する。
【０００８】
非特許文献２に記載されたＭＯＳ型トランジスタの製造方法によると、ポケット領域の形成は、高濃度ソース／ドレイン領域を形成した後で行われる。すなわち、ソース／ドレイン領域上でゲート酸化膜を選択的に除去してソース／ドレインの表面を露呈させる。そして、周知のサリサイドプロセスによりゲート電極層の上面とソース／ドレイン領域の上面とにシリサイド層をそれぞれ形成した後、サイドスペーサを除去する。この後、斜めイオン注入を行うことによりポケット領域を形成する。
【０００９】
ポケット領域とエクステンション領域とを形成したトランジスタ構造は、いわゆるサブミクロンからクオーターミクロンの世代のトランジスタに多く使われるもので、エクステンションで浅い接合を形成すると共にポケット領域で短チャンネル効果を効果的に抑制する。
【００１０】
【特許文献１】特開平８−１６２６１８号公報
【非特許文献１】“A study of tilt angle effect on HaloPMOS performance ”Microelectronics Reliability , Vol. 38(1998) , pp. 1503-1512
【非特許文献２】“HighPerformance Dual-Gate CMOS Utilizing a Novel Self-Aligned Pocket Implantation (SPI ) Technology”IEEE Transactions on Electron De vices, Vol. 40, No 9,September 1993  ポケット領域は斜めイオン注入で形成される。エクステンション領域は垂直イオン注入で形成される。
【００１１】
垂直イオン注入では、ゲート電極層の上方エッジのマスク作用が支配的であるのに対し、斜めイオン注入では、ゲート電極層の下方エッジのマスク作用が支配的となる。ポケットとエクステンションとの端部が異なる要素の影響を受ける。ゲート電極層の下部が細くなるように加工された場合や、ゲート電極層の側部が傾斜して加工された場合には、ポケット領域とエクステンション領域との間のオフセット距離Ｌが設計値から変化してしまう。この結果、エクステンション領域からの空乏層の拡がりを抑制するポケット領域の効果が変化してしまい、トランジスタのスレッショルド電圧の変動やオン状態の駆動電流の変動等を招くことがある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ポケットとエクステンションを備えたＭＯＳトランジスタを有する半導体装置の新規な製造方法を提供することである。
【００１３】
本発明の他の目的は、ポケットとエクステンションを備えたＭＯＳトランジスタとキャパシタを有する半導体装置の新規な製造方法を提供することである。
【００１４】
本発明のさらに他の目的は、ポケットとエクステンションを備えたＭＯＳトランジスタのポケットとエクステンションのオフセット距離の精度を向上できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の１観点によれば、
（ａ）半導体基板に、第１導電型の活性領域を画定する素子分離領域を作成する工程と、
（ｂ）前記活性領域表面にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記ゲート電極をマスクとして、前記活性領域に前記第１導電型の不純物をイオン注入して、ポケット領域を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ゲート電極の側面、上面を覆って、前記半導体基板上に第１の絶縁膜を堆積する工程と、
（ｆ）前記ゲート電極及び前記第１の絶縁膜をマスクとして、前記活性領域に前記第１導電型と逆導電型の第２導電型の不純物をイオン注入して、エクステンション領域を形成する工程と、
（ｇ）前記第１の絶縁膜の側壁上にサイドウォールを形成する工程と、
（ｈ）前記第１の絶縁膜と前記サイドウォールをマスクとして、前記活性領域に前記第２導電型の不純物をイオン注入して、ソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
ゲート電極側面上の絶縁膜の形成前にポケットをイオン注入し、形成後にエクステンションをイオン注入するので、両者の相対的位置精度を制御しやすい。
【発明を実施するための最良の形態】
【００１７】
図１〜１０は、この発明の一実施形態に係るＭＯＳ型ＩＣの製造方法を示す。以下、各々の図に対応する工程（１）〜（１０）を順次に説明する。図１〜１０に示す例では、ｎチャンネルＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳＩＣを製作する。
【００１８】
（１）例えばシリコンからなる半導体基板１０の一方の主面には、周知の選択酸化法によりシリコン酸化膜からなるフィールド絶縁膜１２を形成する。半導体基板１０は、一方の主面にｐ型ウエル領域ＰＷおよびｎ型ウエルＮＷを有する。基板１０はｐ型でもｎ型でもよい。フィールド絶縁膜１２は、基板１０の一方の主面に設けたトレンチ内にＣＶＤ法等によりシリコン酸化膜を堆積し、不要部を化学機械研磨（ＣＭＰ）等により除去するシャロートレンチアイソレーション（ＳＴＩ）によっても形成することができる。絶縁膜１２の素子孔１２ａ内のｐ型半導体領域の表面には、周知の熱酸化法により、たとえば厚さ１４ｎｍのシリコン酸化膜からなるゲート絶縁膜１４を形成する。
【００１９】
次に、基板上面にフィールド絶縁膜１２及びゲート絶縁膜１４を覆って、たとえば厚さ３００ｎｍの電極材層を形成する。そして、この電極材層をホトリソグラフィ及びドライエッチング処理によりパターニングしてゲート長０．６５μｍのゲート電極１６及びキャパシタ用の第１の電極１８をゲート絶縁膜１４及びフィールド絶縁膜１２の上にそれぞれ形成する。電極材層としては、ドープトポリシリコン層又はポリサイド層（ポリシリコン層上にＴｉ，Ｗ又はＭｏ等の高融点金属のシリサイド層を重ねた積層）等を用いることができる。第１の電極１８は、キャパシタの下部電極として用いられるものである。他に抵抗等を作成することも可能である。
【００２０】
（２）フィールド絶縁膜１２とゲート電極１６とをマスクとする不純物イオン注入処理により第１及び第２のｐ型ポケット領域２０及び２２をゲート電極１６の両側で素子孔１２ａ内のｐ型半導体領域に形成する。不純物イオン注入処理では、一例としてボロンイオンＢ＋を加速エネルギー４０ｋｅＶ、ドーズ量４．０×１０１２ｃｍ−２、垂直入射の条件で注入することができる。この場合、イオン注入角度は、基板１０の一方の主面に対して直角に代え、所望により若干傾斜させてもよい。
【００２１】
ゲート電極をマスクとしてポケット領域２０，２２のイオン注入を行い、ポケット領域のラテラル方向端部の位置をゲート電極端部によって画定する。
【００２２】
なお、ＣＭＯＳ（コンプリメンタリＭＯＳ）型ＩＣを製作する場合は、不純物マスクとしてのレジスト層２４を、素子孔１２ａを露呈し且つｐチャンネルＭＯＳ型トランジスタ形成領域を覆うように基板上面に配置した状態で不純物イオン注入処理を行う。この後レジスト層２４を除去し、ＮＭＯＳ領域とキャパシタを覆うレジストマスクを用いてＰＭＯＳ領域のイオン注入を行う。以下、主にＮＭＯＳ領域について説明を行う。
【００２３】
（３）フィールド絶縁膜１２及びゲート絶縁膜１４の上にゲート電極１６及び第１の電極１８を覆ってコンフォーマルな絶縁層２６を形成する。コンフォーマルな絶縁膜２６は、ゲート電極１６の側壁上にも均一な厚さで形成され、ゲート電極側壁より一定距離外側に新たな側壁を形成する。また、第１の電極１８上にも形成され、キャパシタ用絶縁膜として用いられる。一例として７０ｎｍの厚さのシリコン酸化膜（ＳｉＯ２膜）をＣＶＤにより形成することができる。絶縁膜２６の他の例としては、シリコン窒化膜（ＳｉＮ膜）、シリコン酸化窒化膜（ＳｉＯＮ膜）又は高誘電率膜（例えばタンタル酸化膜[ＴａｘＯｙ膜：例えばｘ＝２，ｙ＝５]）等を用いてもよく、あるいはここに例示した膜の積層（例えばＳｉＯ２／ＳｉＮ，ＳｉＯ２／ＳｉＮ／ＳｉＯＮ，ＳｉＯ２／ＴａｘＯｙ／ＳｉＯ２，ＳｉＯＮ／ＴａｘＯｙ／ＳｉＯＮ等）を用いてもよい。ここで、Ａ／Ｂのような積層の表示は、ＡをＢの上に重ねた構成を表す。
【００２４】
（４）図４Ａに示すように、フィールド絶縁膜１２及び絶縁層２６の積層とゲート電極１６及び絶縁層２６の積層とをマスクとするｎ型不純物イオン注入処理によりｎ型のエクステンション領域２８，３０をゲート電極層１６の両側で素子孔１２ａ内のｐ型半導体領域に形成する。ゲート電極１６側壁上には絶縁膜２６が堆積されているので、エクステンション領域２８，３０の内側（ゲート電極側）端部はポケット領域端部から絶縁膜の厚さ分外側にオフセットされる。不純物イオン注入処理では、一例として、リンイオンＰ＋を加速エネルギー８０−１２０ｋｅＶ、より好ましくは１００ｋｅＶ、ドーズ量２×１０１３ｃｍ−２垂直入射の条件で注入することができる。この場合、ゲート電極層１６の両側部では絶縁層２６が不純物マスクとして機能するため、ポケット領域２０，２２とエクステンション領域２８，３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。
【００２５】
なお、ＣＭＯＳ型ＩＣを製作する場合は、不純物マスクとしてのレジスト層３２を、素子孔１２ａを露呈し且つＰチャンネルＭＯＳ型トランジスタ形成領域を覆うように基板上面に配置した状態でイオン注入処理を行う。この後、レジスト層３２を除去し、ＰＭＯＳを露呈するマスクを形成し、ｐ型不純物の注入を行う。
【００２６】
図４Ｂに示すように、絶縁層２６堆積後、リンイオンＰ＋注入前に、絶縁層２６をリアクティブエッチングで異方的にエッチし、平坦部上の絶縁層２６を除去し、ゲート電極１６側壁上にサイドスペーサ２６ｄを残してもよい。この場合は、エクステンション領域を形成するＰ＋イオン注入の加速電圧は５０ｋｅＶに低減できる。
【００２７】
（５）基板上に絶縁層２６を覆って導電材層３４を形成する。導電材層３４としては、例えば厚さ１５０ｎｍのポリシリコン層をＣＶＤ法により堆積形成すると共にポリシリコン層には堆積中にリンを１×１０２０ｃｍ−３以上の濃度でドープして低抵抗化を図る。
【００２８】
（６）導電材層３４の上にキャパシタの上部電極パターンに従ってレジスト層３６をホトリソグラフィ処理により形成する。
【００２９】
（７）レジスト層３６をマスクとするドライエッチング処理を導電材層３４に施して導電材層３４の残存部からなるキャパシタ用の第２の電極層３４Ａを形成する。この後、レジスト層３６を除去する。第２の電極層３４Ａは、キャパシタの上部電極として用いられる。
【００３０】
（８）絶縁層２６の上に第２の電極層３４Ａを覆って絶縁材層３８を形成する。絶縁材層３８は、絶縁層２６と共にサイドスペーサを形成するために用いられる。一例として１５０ｎｍの厚さのシリコン酸化膜２６をＣＶＤにより形成することができる。
【００３１】
（９）絶縁層２６及び絶縁材層３８の積層を異方性ドライエッチングによりエッチバックしてゲート電極１６の側面上にそれぞれサイドスペーサＳ１及びＳ２を形成する。サイドスペーサＳ１は、絶縁層２６の残存部２６ａと絶縁材層３８の残存部３８ａとからなり、サイドスペーサＳ２は、絶縁層２６の残存部２６ｂと絶縁材層３８の残存部３８ｂとからなる。
【００３２】
このときの異方性ドライエッチング処理では、第１の電極１８の側面上にもサイドスペーサＳ３及びＳ４がそれぞれ形成される。サイドスペーサＳ３は、絶縁層２６の残存部２６ｃと絶縁材層３８の残存部３８ｃとからなり、サイドスペーサＳ４は、絶縁層２６の残存部２６ｄと絶縁材層３８の残存部３８ｄとからなる。また、第１，第２の電極１８，３４Ａの間には、絶縁層２６の一部がキャパシタ用絶縁膜２６Ａとして残存すると共に、第２の電極３４Ａの側面上には、絶縁材層３８の残存部からなるサイドスペーサ３８ｅ及び３８ｆが形成される。第１，第２の電極層１８，３４Ａと絶縁膜２６Ａとが平行平板型キャパシタを構成する。
【００３３】
なお、図９の異方性エッチング処理では、フィールド絶縁膜１２とサイドスペーサＳ１，Ｓ２との間でゲート絶縁膜１４を選択的に除去してエクステンション領域２８，３０の表面を部分的に露呈させるようにしてもよい。
【００３４】
（１０）フィールド絶縁膜１２とゲート電極層１６とサイドスペーサＳ１，Ｓ２とをマスクとする垂直不純物イオン注入処理によりｎ型の高濃度ソース／ドレイン領域４０，４２をゲート電極層１６の両側で素子孔１２ａ内のＰ型半導体領域に形成する。ソース／ドレイン領域４０，４２のイオン注入はサイドスペーサもマスクとするので、内側端部はエクステンション領域２８，３０の内側端部から絶縁材層３８の厚さ分オフセットされる。図１０において、「ｎ＋」は、高不純物濃度のｎ型であることを表わす。不純物イオン注入処理では、一例として、ヒ素イオンＡｓ＋を加速エネルギー７０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件で必要に応じ、マスク４４を介して、垂直入射で注入することができる。この場合、ソース／ドレイン領域４０，４２におけるゲート電極１６側の先端位置は、それぞれサイドスペーサＳ１，Ｓ２の絶縁材層３８のソースードレイン方向の厚さに対して精度良く決定される。
【００３５】
なお、イオン注入を基板表面に対して垂直方向で行う場合を主として説明したが、所定角度に傾けて行うこともできる。この場合もポケット領域とエクステンション領域とのオフセットは絶縁膜２６の厚さに基づいて定まり、エクステンション領域とソース／ドレイン領域のオフセットは絶縁材層３８の厚さに基づいて定まる。
【００３６】
なお、ＣＭＯＳ型ＩＣを製作する場合は、上述同様レジストマスクを用いて、ｎ型不純物，ｐ型不純物を打ち分ける。
【００３７】
図１０の不純物イオン注入処理の後、注入不純物を活性化するための熱処理を行う。この熱処理は、一例として９５０℃、４０分の条件で行うことができる。注入不純物活性化のための熱処理やその後の熱処理を経た後では、ポケット領域２０，２２、エクステンション領域２８，３０及び高濃度のソース／ドレイン領域４０，４２がいずれも不純物の拡散により広がった位置に最終的な境界を持つようになる。エクステンション領域２８，３０を例にとると、イオン注入時の不純物分布は横方向拡がりが２０ｎｍ程度ある。９５０℃，４０分の熱処理は、昇温工程、降温工程も伴ない、６０ｎｍ程度の拡散長を生じる。両者を合わせると、エクステンション領域２８，３０は絶縁膜２６の外側側面から８０ｎｍ程度ゲート電極側に拡がる。結果として、エクステンション領域２８，３０はゲート電極１６とオーバーラップする。ＭＯＳ型トランジスタのオン状態においてゲート電極層１６の下方に形成されるチャンネルからエクステンション領域２８、３０が離間しないようにするためには、エクステンション領域２８、３０のゲート側端縁がゲート電極層１６のドレイン側端縁の下方に位置するように熱処理条件を選ぶのが望ましい。
【００３８】
上記した実施形態によれば、図４Ａに示したようにポケット領域２０、２２とエクステンション領域２８，３０との間のオフセット距離Ｌを絶縁層２６の厚さに対応して精度良く決定できると共に、図１０に示したようにエクステンション領域２８，３０に対する高濃度ソース／ドレイン領域４０、４２の位置を絶縁材層３８のソースードレイン方向の厚さに対応して精度良く決定できる。従って、スレッショルド電圧、オン状態の駆動電流等のトランジスタ特性のばらつきを低減することができ、製造歩留りが向上する。また、ゲート電極層１６の形成工程を流用してキャパシタ用の第１の電極層１８を形成すると共に、オフセット距離Ｌを設定するための絶縁層２６をキャパシタ用絶縁膜２６Ａとして流用するようにしたので、ＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳ型ＩＣを少ない工程数で製作することができ、コスト低減を達成可能となる。
【００３９】
なお、主に、イオン注入を垂直入射で行う場合を説明したが、イオン注入を所定角度傾けて行ってもよい。イオン注入毎に角度を変えてもよい。たとえばポケットのイオン注入のみを傾けてもよい。傾きに合わせて絶縁膜２６の厚さを調整してもよい。これらの場合にも、オフセット距離は絶縁膜の厚さに基づいて定められると言える。
【００４０】
図１１，１２は、上記した実施形態の変形例に係るＭＯＳ型ＩＣの製造方法を示すもので、図１〜１０と同様の部分には同様の符号を付して詳細な説明を省略する。図１１の工程は、図６の工程に続く異方性エッチング工程である。
【００４１】
図１１の工程では、異方性エッチングにより導電材層３４をエッチバックして導電材層３４の残存部からなるサイドスペーサＳ１及びＳ２をゲート電極層１６の側面上に絶縁層２６を介して形成する。このとき、キャパシタ用の第１の電極１８の側面上にも導電材層３４の残存部からなるサイドスペーサＳ３及びＳ４が絶縁層２６を介して形成される。また、レジスト層３６をマスクとして導電材層３４がエッチングされるため、第１の電極層１８の上方には、レジスト層３６に対応する導電材層３４の残存部からなるキャパシタ用の第２の電極３４Ａが形成される。
【００４２】
導電材層３４からからキャパシタ上部電極を形成するのみでなく、サイドスペーサも形成する。サイドスペーサの幅がキャパシタ上部電極の厚さの制約を受けるが、サイドスペーサ用の別個の絶縁膜成膜及びエッチングが不要となる。
【００４３】
図１２の工程では、フィールド絶縁膜１２と絶縁層２６で覆われたゲート電極層１６と絶縁層２６に重なる第１及び第２のサイドスペーサＳ１，Ｓ２とをマスクとする不純物イオン注入処理によりｎ型の高濃度ソース／ドレイン領域４０，４２を図１０に関して前述したと同様に形成する。
【００４４】
図１１，１２に関して上記した変形例によれば、図１〜１０に関して前述した実施形態と同様の作用効果が得られる他、第２の電極層３４ＡについてもＭＯＳ型トランジスタの形成工程を流用するので、キャパシタ形成工程が一層簡単となる利点がある。
【００４５】
なお、上記した変形例では、サイドスペーサＳ１，Ｓ２の形成工程を流用してキャパシタの上部電極を形成したが、キャパシタ以外の他の回路素子の電極層を形成してもよい。また、図８に示した絶縁材層３８の代りに導電材層３４を用いてサイドスペーサＳ１，Ｓ２を形成するだけでもよい。
【００４６】
このように、ポケット領域とエクステンション領域との間のオフセット距離をゲート電極を覆うサイドスペーサ材料層の厚さに対応して精度良く決定可能としたので、スレッショルド電圧、オン状態の駆動電流等のトランジスタ特性のばらつきを低減することができ、製造歩留りが向上する。
【００４７】
また、ＭＯＳ型トランジスタの形成工程を流用してキャパシタを形成するようにしたので、ＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳ型ＩＣ等の半導体装置を少ない工程数で製作可能となり、コスト低減を達成できる。
【００４８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば導電型を反転してもよい。その他種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４９】
【図１】この発明の一実施形態に係るＭＯＳ型ＩＣの製造方法におけるゲート電極層形成工程を示す断面図である。
【図２】図１の工程に続くポケット領域形成のためのイオン注入工程を示す断面図である。
【図３】図２の工程に続く絶縁層形成工程を示す断面図である。
【図４】図３の工程に続くエクステンション領域形成のためのイオン注入工程を示す断面図である。
【図５】図４の工程に続く導電材層形成工程を示す断面図である。
【図６】図５の工程に続くレジスト層形成工程を示す断面図である。
【図７】図６の工程に続く選択エッチング工程及びレジスト除去工程を示す断面図である。
【図８】図７の工程に続く絶縁材層形成工程を示す断面図である。
【図９】図８の工程に続く異方性エッチング工程を示す断面図である。
【図１０】図９の工程に続く高濃度ソース／ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１１】変形例に係るＭＯＳ型ＩＣの製造方法における異方性エッチング工程及びレジスト除去工程を示す断面図である。
【図１２】図１１の工程に続く高濃度ソース／ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１３】従来のＭＯＳ型トランジスタの製造方法におけるポケット領域形成のための斜めイオン注入工程を示す断面図である。
【図１４】図１３の工程に続くエクステンション領域形成のためのイオン注入工程を示す断面図である。
【図１５】図１４の工程に続くサイドスペーサ形成工程を示す断面図である。
【図１６】図１５の工程に続く高濃度ソース／ドレイン領域形成のためのイオン注入工程を示す断面図である。
【符号の説明】
【００５０】
１０：半導体基板、１２，１３：絶縁膜、１６，１８，３４Ａ：電極層、２０，２２：ポケット領域、２６：絶縁層、２８，３０：エクステンション領域、３４：導電材層、３６：レジスト層、３８：絶縁材層、４０，４２：（高濃度）ソース／ドレイン領域、Ｓ１〜Ｓ４：サイドスペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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