(57)【要約】【課題】ダイオード兼用抵抗素子を具備する相変化ＲＡＭ、その製造及び動作方法を提供する。【解決手段】基板、基板上に形成された相変化ダイオード層、及び相変化ダイオード層上に形成された上部電極を備えることを特徴とするダイオード兼用抵抗素子を具備する相変化ＲＡＭであり、該相変化ダイオード層は、第１不純物のドーピングされた物質層と相変化層とが順次に積層されたものであるが、相変化層自体は、第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなりうる。【選択図】図２Ａ
2007214565.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された相変化ダイオード層と、
前記相変化ダイオード層上に形成された上部電極とを備えることを特徴とする相変化ＲＡＭ。
【請求項２】
前記相変化ダイオード層は、
第１不純物のドーピングされた物質層と相変化層とが順次に積層されたものであるが、
前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質特性を示す相変化物質からなることを特徴とする請求項１に記載の相変化ＲＡＭ。
【請求項３】
前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体物質の特性を示す相変化物質からなることを特徴とする請求項２に記載の相変化ＲＡＭ。
【請求項４】
前記相変化ダイオード層と前記基板との間に配置されたワードラインと、
前記上部電極の上側に、前記上部電極に接触され、前記ワードラインと交差するビットラインとをさらに具備することを特徴とする請求項１に記載の相変化ＲＡＭ。
【請求項５】
前記相変化ダイオード層から離隔された前記基板上に配置されたワードラインと、
前記上部電極の上側に、前記上部電極に接触され、前記ワードラインと交差するビットラインとをさらに具備することを特徴とする請求項１に記載の相変化ＲＡＭ。
【請求項６】
前記相変化層の幅が前記第１不純物のドーピングされた物質層の幅より広いことを特徴とする請求項２、請求項４及び請求項５のうちいずれか１項に記載の相変化ＲＡＭ。
【請求項７】
前記相変化ダイオード層は、
相変化層と第１不純物のドーピングされた物質層とが順次に積層されたものであるが、
前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなることを特徴とする請求項１に記載の相変化ＲＡＭ。
【請求項８】
前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体物質の特性を示す相変化物質からなることを特徴とする請求項７に記載の相変化ＲＡＭ。
【請求項９】
前記相変化ダイオード層と前記基板との間に配置されたビットラインと、
前記上部電極の上側に、前記上部電極に接触され、前記ビットラインと交差するワードラインとをさらに具備することを特徴とする請求項７に記載の相変化ＲＡＭ。
【請求項１０】
前記相変化ダイオード層から離隔された前記基板上に配置されたビットラインをさらに具備することを特徴とする請求項７に記載の相変化ＲＡＭ。
【請求項１１】
前記相変化層の幅が前記第１不純物のドーピングされた物質層の幅より広いことを特徴とする請求項７、請求項９及び請求項１０のうちいずれか１項に記載の相変化ＲＡＭ。
【請求項１２】
前記基板は、ｎ型またはｐ型の半導体基板であることを特徴とする請求項１に記載の相変化ＲＡＭ。
【請求項１３】
前記基板は、絶縁体基板であることを特徴とする請求項４に記載の相変化ＲＡＭ。
【請求項１４】
前記第１不純物はｐ型不純物であり、前記相変化層は、ｎ型半導体物質の特性を示す相変化物質からなることを特徴とする請求項２または請求項９に記載の相変化ＲＡＭ。
【請求項１５】
基板と配線との間に相変化ダイオード層を具備する相変化ＲＡＭの動作方法において、
前記基板と前記配線との間に前記相変化ダイオード層を順方向に通過する電流を印加する段階を含むことを特徴とする相変化ＲＡＭの動作方法。
【請求項１６】
前記電流印加段階は、書き込み電流を印加する段階であることを特徴とする請求項１５に記載の相変化ＲＡＭの動作方法。
【請求項１７】
前記電流印加段階は、読み取り電流を印加する段階であることを特徴とする請求項１５に記載の相変化ＲＡＭの動作方法。
【請求項１８】
前記電流印加段階は、消去電流を印加する段階であることを特徴とする請求項１５に記載の相変化ＲＡＭの動作方法。
【請求項１９】
前記読み取り電流印加段階は、
前記相変化ダイオード層の抵抗を測定する段階と、
前記測定された抵抗を基準抵抗と比較する段階とをさらに含むことを特徴とする請求項１７に記載の相変化ＲＡＭの動作方法。
【請求項２０】
前記相変化ダイオード層は、
第１不純物のドーピングされた物質層と相変化層とが順次に積層されたものであり、
前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなることを特徴とする請求項１５に記載の相変化ＲＡＭの動作方法。
【請求項２１】
前記相変化ダイオード層は、
相変化層と第１不純物のドーピングされた物質層とが順次に積層されたものであり、
前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなることを特徴とする請求項１５に記載の相変化ＲＡＭの動作方法。
【請求項２２】
前記基板と前記相変化ダイオード層との間に他の配線がさらに備わっており、前記電流は、前記配線と前記他の配線との間に印加されることを特徴とする請求項１５、請求項２０及び請求項２１のうちいずれか１項に記載の相変化ＲＡＭの動作方法。
【請求項２３】
前記相変化ダイオード層と離隔された前記基板の所定領域上に他の配線がさらに備わっており、前記電流は、前記配線と前記他の配線との間に印加されることを特徴とする請求項１５、請求項２０及び請求項２１のうちいずれか１項に記載の相変化ＲＡＭの動作方法。
【請求項２４】
第１不純物のドーピングされた基板上に第１配線を形成する第１段階と、
前記基板上に前記第１配線を覆う第１層間絶縁層を形成する第２段階と、
前記第１層間絶縁層に、前記第１配線と離隔された前記基板の所定領域が露出されるコンタクトホールを形成する第３段階と、
前記コンタクトホールに前記第１不純物のドーピングされた物質層を充填する第４段階と、
前記第１層間絶縁層上に、前記ドーピングされた物質層を覆い、前記ドーピングされた物質層と反対の半導体特性を示す相変化層と上部電極とを順次に積層する第５段階と、
前記上部電極に連結され、前記第１配線と交差する第２配線を形成する第６段階とを含むことを特徴とする相変化ＲＡＭの製造方法。
【請求項２５】
前記第５段階は、
前記第１層間絶縁層上に、前記ドーピングされた物質層を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層上に、前記相変化層の形成される領域を限定する感光膜パターンを形成する段階と、
前記感光膜パターンをマスクとし、前記第２層間絶縁層に前記ドーピングされた物質層が露出されるビアホ―ルを形成する段階と、
前記ビアホ―ルに前記相変化層及び前記上部電極を順次に積層する段階と、
前記感光膜パターンを除去する段階をさらに含むことを特徴とする請求項２４に記載の相変化ＲＡＭの製造方法。
【請求項２６】
前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体特性を示す相変化物質により形成することを特徴とする請求項２４に記載の相変化ＲＡＭの製造方法。
【請求項２７】
第１不純物のドーピングされた基板上に第１配線を形成する第１段階と、
前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階と、
前記層間絶縁層に、前記第１配線から離隔された前記基板の所定領域が露出されるコンタクトホールを形成する第３段階と、
前記コンタクトホールに、前記第１不純物のドーピングされた物質層、前記ドーピングされた物質層と反対の半導体特性を示す相変化層、及び上部電極を順次に積層する第４段階と、
前記層間絶縁層上に、前記上部電極に連結され、前記第１配線と交差する第２配線を形成する第５段階とを含むことを特徴とする相変化ＲＡＭの製造方法。
【請求項２８】
前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体特性を示す相変化物質からなることを特徴とする請求項２７に記載の相変化ＲＡＭの製造方法。
【請求項２９】
前記第１不純物のドーピングされた物質層と前記相変化層は、互いに異なる方法で形成することを特徴とする請求項２７に記載の相変化ＲＡＭの製造方法
【請求項３０】
前記第１不純物のドーピングされた物質層は、選択的エピタキシャル成長法で形成することを特徴とする請求項２７に記載の相変化ＲＡＭの製造方法。
【請求項３１】
基板に第１配線を形成する第１段階と、
前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階と、
前記層間絶縁層に前記第１配線の一部が露出されるコンタクトホールを形成する第３段階と、
前記コンタクトホールに、導電層、相変化層及び第１不純物のドーピングされた物質層を形成する第４段階と、
前記層間絶縁層上に、前記ドーピングされた物質層に接触され、前記第１配線と交差する第２配線を形成する第５段階とを含むが、
前記相変化層は、前記ドーピングされた物質層と反対の半導体特性を示す相変化物質により形成することを特徴とする相変化ＲＡＭの製造方法。
【請求項３２】
前記第１配線は、前記基板に陽刻または陰刻されていることを特徴とする請求項３１に記載の相変化ＲＡＭの製造方法。
【請求項３３】
第１不純物のドーピングされた基板上に第１配線を形成する第１段階と、
前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階と、
前記層間絶縁層に、前記第１配線と離隔された前記基板の一部が露出されるコンタクトホールを形成する第３段階と、
前記コンタクトホールに、相変化層及び前記第１不純物と反対のタイプの第２不純物がドーピングされた物質層を順次に形成する第４段階と、
前記層間絶縁層上に、前記ドーピングされた物質層に接触され、前記第１配線と交差する第２配線を形成する第５段階とを含み、
前記相変化層は、前記基板と同じ半導体特性を示す相変化物質により形成することを特徴とする相変化ＲＡＭの製造方法。
【請求項３４】
前記基板と前記相変化層との間に導電層をさらに形成することを特徴とする請求項３３に記載の相変化ＲＡＭの製造方法。
【請求項３５】
前記第１配線と前記基板との間に導電性プラグをさらに形成することを特徴とする請求項３３に記載の相変化ＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、ダイオード機能を有する相変化抵抗素子を具備する相変化ＲＡＭ、その製造及び動作方法に関する。
【背景技術】
【０００２】
最近のメモリ素子の大勢は、ＤＲＡＭの利点を有する不揮発性メモリ素子である。情報技術の発展に相応するための多様な装備とコンテンツとが開発されており、かような不揮発性メモリ素子の需要は急増している。かような市場変化に歩調を合わせ、既存のフラッシュやＳＯＮＯＳメモリ素子に続き、多様な不揮発性メモリ素子が発表されている。
【０００３】
現在において使われているか、または市場進出を目前に控えている不揮発性メモリ素子の一つは、磁気ＲＡＭ（ＭＲＡＭ）、強誘電体ＲＡＭ（ＦＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）と共にトップグループをなす相変化ＲＡＭ（ＰＲＡＭ：Ｐｈａｓｅ  ｃｈａｎｇｅＲＡＭ）である。
【０００４】
初期のＰＲＡＭの単位セルは、相変化物質からなる抵抗素子一つと、かような抵抗素子に電流を流したり、または遮断させるためのトランジスタ一つとを備えたが、集積度をさらに高めるために、最近、前記トランジスタをダイオードに替えたＰＲＡＭ、すなわち１個の抵抗素子と１個のダイオードとを備えるＰＲＡＭが発表された。
【０００５】
しかし、現在までに発表されたＰＲＡＭ（以下、従来のＰＲＡＭ）は、既存のメモリ素子のさまざまな短所を改善した面がなくはないが、現在の産業技術の発展速度を考慮すると、従来のＰＲＡＭは、工程をさらに単純化させ、集積度をさらに高められる構造にする必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、従来のＰＲＡＭが有する問題点を改善するためのものであり、工程を単純化させ、集積度を高められるさらに簡単な構造を有するＰＲＡＭを提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、かようなＰＲＡＭの動作方法を提供するところにある。
【０００８】
本発明が解決しようとするさらに他の技術的課題は、前記ＰＲＡＭの製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために、本発明は、基板、前記基板上に形成された相変化ダイオード層、及び前記相変化ダイオード層上に形成された上部電極を備えることを特徴とするＰＲＡＭを提供する。
【００１０】
本発明の実施例によれば、前記相変化ダイオード層は、第１不純物がドーピングされた物質層と相変化層とが順次に積層されたものであるが、前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなりうる。このとき、前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体物質の特性を示す相変化物質からなりうる。
【００１１】
また、前記相変化ダイオード層と前記基板との間にワードラインが備わっており、前記上部電極の上側に、前記上部電極に接触され、前記ワードラインと交差するビットラインが備わりうる。
【００１２】
また、前記相変化ダイオード層から離隔された前記基板上にワードラインが備わっており、前記上部電極の上側に、前記上部電極に接触され、前記ワードラインと交差するビットラインが備わりうる。
【００１３】
前記相変化層の幅が前記第１不純物がドーピングされた物質層の幅と同じであるか、またはそれより広くありうる。
【００１４】
本発明の他の実施例によれば、前記相変化ダイオード層は、相変化層と第１不純物がドーピングされた物質層とが順次に積層されたものであるが、前記相変化層自体は、前記第１不純物と反対のタイプの不純物がドーピングされた半導体物質の特性を示す相変化物質からなりうる。このとき、前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体物質の特性を示す相変化物質からなりうる。
【００１５】
前記基板は、ｎ型またはｐ型の半導体基板であって、絶縁体基板でもありうる。
【００１６】
本発明の他の実施例によれば、前記第１不純物はｐ型不純物であり、前記相変化層は、ｎ型半導体物質の特性を示す相変化物質からなりうる。
【００１７】
前記他の技術的課題を達成するために、本発明は、基板と、前記基板に接触された相変化ダイオード層と、前記相変化ダイオード層に連結されて形成された配線とを備えるＰＲＡＭの動作方法において、前記基板と前記配線との間に前記相変化ダイオード層を順方向に通過する電流を印加する段階を含むことを特徴とするＰＲＡＭの動作方法を提供する。
【００１８】
かような動作方法において、前記電流は、書き込み電流、読み取り電流または消去電流でありうる。
【００１９】
また、前記動作方法は、前記読み取り電流を印加して前記相変化ダイオード層の抵抗を測定する段階と、前記測定された抵抗を基準抵抗と比較する段階とをさらに含むことができる。
【００２０】
また、前記基板と前記相変化ダイオード層との間に他の配線がさらに備わっており、前記電流は、前記配線と他の配線との間に印加されうる。一方、前記相変化ダイオード層と離隔された前記基板の所定領域上に他の配線がさらに備わっており、前記電流は、前記配線と前記他の配線との間に印加されうる。
【００２１】
前記さらに他の技術的課題を達成するために、本発明は、第１不純物がドーピングされた基板上に第１配線を形成する第１段階、前記基板上に前記第１配線を覆う第１層間絶縁層を形成する第２段階、前記第１層間絶縁層に前記第１配線と離隔された前記基板の所定領域が露出されるコンタクトホールを形成する第３段階、前記コンタクトホールに前記第１不純物がドーピングされた物質層を充填する第４段階、前記第１層間絶縁層上に前記ドーピングされた物質層を覆い、前記ドーピングされた物質層と反対の半導体特性を示す相変化層と上部電極とを順次に積層する第５段階、及び前記上部電極に連結され、前記第１配線と交差する第２配線を形成する第６段階を含むことを特徴とするＰＲＡＭの製造方法を提供する。
【００２２】
前記第５段階は、前記第１層間絶縁層上に前記ドーピングされた物質層を覆う第２層間絶縁層を形成する段階、前記第２層間絶縁層上に前記相変化層の形成される領域を限定する感光膜パターンを形成する段階、前記感光膜パターンをマスクとし、前記第２層間絶縁層に前記ドーピングされた物質層が露出されるビアホールを形成する段階、前記ビアホールに前記相変化層及び前記上部電極を順次に積層する段階、及び前記感光膜パターンを除去する段階をさらに含むことができる。
【００２３】
前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体特性を示す相変化物質により形成できる。
【００２４】
本発明は、また、前記さらに他の技術的課題を達成するために、第１不純物がドーピングされた基板上に第１配線を形成する第１段階、前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階、前記層間絶縁層に前記第１配線から離隔された前記基板の所定領域が露出されるコンタクトホールを形成する第３段階、前記コンタクトホールに前記第１不純物がドーピングされた物質層、前記ドーピングされた物質層と反対の半導体特性を示す相変化層、及び上部電極を順次に積層する第４段階、及び前記層間絶縁層上に前記上部電極に連結され、前記第１配線と交差する第２配線を形成する第５段階を含むことを特徴とするＰＲＡＭの製造方法を提供する。
【００２５】
この製造方法で、前記第１不純物はｎ型不純物であり、前記相変化層は、ｐ型半導体特性を示す相変化物質により形成できる。そして、前記第１不純物がドーピングされた物質層と前記相変化層は、互いに異なる方法により形成できるが、前記第１不純物がドーピングされた物質層の場合、選択的エピタキシャル成長法により形成できる。
【００２６】
本発明は、また、前記さらに他の技術的課題を達成するために、基板に第１配線を形成する第１段階、前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階、前記層間絶縁層に前記第１配線の一部が露出されるコンタクトホールを形成する第３段階、前記コンタクトホールに導電層、相変化層及び第１不純物がドーピングされた物質層を形成する第４段階、及び前記層間絶縁層上に前記ドーピングされた物質層に接触され、前記第１配線と交差する第２配線を形成する第５段階を含むが、前記相変化層は、前記ドーピングされた物質層と反対の半導体特性を示す相変化物質により形成することを特徴とするＰＲＡＭの製造方法を提供する。
【００２７】
かような製造方法において、前記第１配線は、前記基板に陽刻または陰刻されるように形成できる。
【００２８】
本発明は、また前記さらに他の技術的課題を達成するために、第１不純物がドーピングされた基板上に第１配線を形成する第１段階、前記基板上に前記第１配線を覆う層間絶縁層を形成する第２段階、前記層間絶縁層に前記第１配線と離隔された前記基板の一部が露出されるコンタクトホールを形成する第３段階、前記コンタクトホールに相変化層と、前記第１不純物と反対のタイプの第２不純物がドーピングされた物質層とを順次に形成する第４段階、及び前記層間絶縁層上に前記ドーピングされた物質層に接触され、前記第１配線と交差する第２配線を形成する第５段階を含むが、前記相変化層は、前記基板と同じ半導体特性を示す相変化物質により形成することを特徴とするＰＲＡＭの製造方法を提供する。
【００２９】
かような製造方法において、前記基板と前記相変化層との間に導電層をさらに形成できる。
【００３０】
また、前記第１配線と前記基板との間に導電性プラグをさらに形成できる。
【発明の効果】
【００３１】
本発明のＰＲＡＭにおいては、相変化層が、ｐ型半導体物質、あるいはｎ型半導体物質の特性を有しているが、前記相変化層を備える積層物は抵抗素子であり、かつダイオード機能も有している。よって、本発明のＰＲＡＭを利用する場合、電流管理のための別途のスイッチング素子（例えば、トランジスタやダイオード）を具備する必要がなく、ＰＲＡＭの構造が簡単になる。従って、製造工程を単純化でき、集積度も高めることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例によるダイオード機能を有する相変化抵抗素子を具備するＰＲＡＭ、その製造及び動作方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示されている。
【００３３】
まず、本発明の実施例によるＰＲＡＭを説明する。
【００３４】
図１は、本発明の実施例によるＰＲＡＭの等価回路を示している。
【００３５】
図１を参照すれば、本発明の実施例によるＰＲＡＭは、１つの相変化ダイオード３０を備える。相変化ダイオード３０は、ｎ型半導体層３０ａとｐ型相変化層３０ｂとを備え、一般のＰＮ接合ダイオードと同じ電流−電圧特性を示すダイオードをいう。相変化ダイオード３０で、ｎ型半導体層３０ａとｐ型相変化層３０ｂは、順次に積層されている。相変化ダイオード３０のｐ型相変化層３０ｂは、ビットラインＢＬに連結されている。そして、ｎ型半導体層３０ａは、ワードラインＷＬに連結されている。Ｎ型半導体層３０ａは、例えば、ｎ型不純物のドーピングされたシリコン層でありうる。また、ｐ型相変化層３０ｂは、例えば、それ自体でｐ型半導体特性を示すテルル（Ｔｅ）を含む化合物層でありうる。テルルを含む化合物層は、Ｇｅ−Ｓｂ−Ｔｅ層、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ層、Ｂｉ−Ｓｂ−Ｔｅ層、Ｂｉ−Ｓｂ−Ｔｅ−Ｓｅ層、Ｉｎ−Ｓｂ−Ｔｅ層、Ｓｂ−Ｓｅ層でありうる。ここで、前記Ｇｅ−Ｓｂ−Ｔｅ層は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５層またはＧｅＳｂ２Ｔｅ４層でありうる。そして、前記Ｂｉ−Ｓｂ−Ｔｅ−Ｓｅ層は、例えば、Ｓｂ２Ｔｅ３−Ｂｉ２Ｓｅ３層でありうる。また、前記Ｉｎ−Ｓｂ−Ｔｅ層は、Ｉｎ３ＳｂＴｅ２層でありうる。また、前記Ｓｂ−Ｓｅ層は、例えば、Ｓｂ２Ｓｅ層でありうる。
【００３６】
図２Ａは、図１の等価回路を有する本発明の第１実施例によるＰＲＡＭの構成を示す。
【００３７】
図２Ａを参照すれば、基板４０の所定領域上に、第１配線４２が形成されている。基板４０は、一般的な半導体基板であるか、またはＳＯＩ基板、あるいは絶縁体基板でもありうる。第１配線４２は導電性配線であり、下部電極兼ワードラインとして使われる。基板４０上に第１配線４２が露出されるビアホールｖ１の形成された第１層間絶縁層４４が形成されている。そして、ビアホールｖ１は、導電性プラグ４６で充填されている。導電性プラグ４６は、下部電極コンタクトプラグであり、ｎ型半導体により形成されていることが望ましい。従って、導電性プラグ４６は、図１に図示したｎ型半導体層３０ａに該当する。第１層間絶縁層４４上に、導電性プラグ４６を覆う相変化層４８と上部電極５０とが順次に積層されている。相変化層４８それ自体がｐ型半導体と同じ特性を有する、例えば、ＧＳＴ層でありうる。上部電極５０は、チタン（Ｔｉ）、Ｔｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｗ−Ｎ、Ｔｉ−Ｗ、Ｔｉ−Ｔｅの電極、及びこれらのうち少なくとも二種を含む電極からなる群のうちいずれか一つでありうる。相変化層４８と上部電極５０との周りは、第２層間絶縁層５２によって覆われている。第２層間絶縁層５２は、その下の第１層間絶縁層４４と同じ物質でありうる。上部電極５０上に上部電極コンタクトプラグ５３が存在し、上部電極コンタクトプラグ５３の周りは、第３層間絶縁層５５で覆われている。第３層間絶縁層５５は、第２層間絶縁層５２と同じ物質、あるいは異なる物質でありうる。第３層間絶縁層５５上に、上部電極コンタクトプラグ５３を覆う第２配線５４が存在する。第２配線５４は、第１配線４２と交差する方向、あるいは平行方向に形成されうる。第２配線５４は、ビットラインでありうる。
【００３８】
一方、第１配線４２及び第２配線５４の形成された位置は、図２Ｂに図示したように、互いに入れ替わることがある。すなわち、第１配線４２が第３層間絶縁層５５上に、上部電極コンタクトプラグ５３を覆うように備わることがあり、第２配線５４が基板４０と導電性プラグ４６との間に備わりうる。図２Ｂの場合にも、第１配線４２及び第２配線５４は、互いに交差するか、または平行するように備わりうる。
【００３９】
図３は、図１の等価回路を有する本発明の第２実施例によるＰＲＡＭの構成を示す。
【００４０】
図３を参照すれば、基板６０上に第１層間絶縁層６２が形成されている。基板６０は、例えば、ｎ型半導体基板でありうる。第１層間絶縁層６２に、基板６０の互いに異なる領域の露出される第１コンタクトホールｈ１１及び第２コンタクトホールｈ２２が形成されている。第１コンタクトホールｈ１１は、第１導電性プラグ６６で充填されており、第２コンタクトホールｈ２２は、第２導電性プラグ６８で充填されている。第１導電性プラグ６６及び第２導電性プラグ６８は、互いに異なる物質により形成されうる。例えば、第１導電性プラグ６６は、基板６０と同じタイプの半導体物質、例えば、ｎ型シリコンにより形成されたプラグでありうる。このとき、基板６０と第１導電性プラグ６６とのドーピング濃度は異なりうる。第２導電性プラグ６８は、金属により形成されたプラグでありうる。しかしながら、第２導電性プラグ６８も、基板６０と同じタイプの半導体により形成されたプラグであってもよい。第１層間絶縁層６２上に、第１配線７０と相変化層７４とが離隔されて存在する。相変化層７４上に上部電極７６が形成されている。上部電極７６は、チタン（Ｔｉ）、Ｔｉ−Ｎ、Ｔｉ−Ａｌ−Ｎ、Ｗ−Ｎ、Ｔｉ−Ｗ、Ｔｉ−Ｔｅ電極、及びこれらのうちから少なくとも二種を含む電極のうち、いずれか一つでありうる。第１配線７０は、第２導電性プラグ６８と接触されている。第１配線７０は、ワードラインの役割を果たし、図２Ａの第１配線４２と同じ材質でありうる。相変化層７４は、それ自体でｐ型半導体の特性を有し、図２Ａの相変化層４８と同一でありえる。従って、相変化層７４は、第１導電性プラグ６６とＰＮ接合ダイオードを形成できる。かような相変化層７４は、第１導電性プラグ６６と接触されている。第１層間絶縁層６２上に、第１配線７０を覆って上部電極７６の上部面だけ露出させる第２層間絶縁層７２が形成されている。第２層間絶縁層７２は、第１層間絶縁層６２と同じ材質でありうる。第２層間絶縁層７２上には第２配線７８が存在する。第２配線７８は、第１配線７０と交差する。望ましくは、垂直に交差する方向に長く延伸されている。第２配線７８は、上部電極７６の上部面に接触されている。第２配線７８は、ビットラインとして使われる。
【００４１】
図４は、図１の等価回路を有する本発明の第３実施例によるＰＲＡＭの構成を示す。
【００４２】
図４を参照すれば、基板６０上に第１積層物Ｓ１及び第２積層物Ｓ２が備わっている。基板６０は、ｎ型半導体基板あるいはｐ型半導体基板のｎ型ドーピング領域、すなわちｎ型ウェルでありうる。第１積層物Ｓ１及び第２積層物Ｓ２は離隔されている。第１積層物Ｓ１は、順次に積層された下部電極コンタクト層８０、相変化層８２及び上部電極８４を備える。第２積層物Ｓ２は、順次に積層された第１導電性プラグ８６及び第１配線８８を備える。下部電極コンタクト層８０の材質と役割は、図３の第１導電性プラグ６６と同一でありうる。ただし、形成方法において、図３の第１導電性プラグ６６は、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたものである一方、第１積層物Ｓ１の下部電極コンタクト層８０は、選択的エピタキシャル成長法により形成されうる。第１積層物Ｓ１の相変化層８２及び上部電極８４は、例えば、ＣＶＤ法により形成され、材質と役割とで、図３の相変化層７４及び上部電極７６と同一でありうる。第１積層物Ｓ１の相変化層８２と下部電極コンタクト層８０は、ＰＮ接合ダイオードのような特性を示す。第２積層物Ｓ２の第１導電性プラグ８６と第１配線８８との材質及び役割は、図３の導電性プラグ６８と及び第１配線７０と同一でありうる。第１配線８８は、ワードライン及び下部電極の役割を果たす。
【００４３】
次に、基板６０上に、第２積層物Ｓ２を覆い、第１積層物Ｓ１の上部電極８４の上部面だけを露出させる層間絶縁層９０が形成されている。層間絶縁層９０は、図３の第１層間絶縁層６２と同一でありうる。層間絶縁層９０上に、第１積層物Ｓ１の上部電極８４の上部面と接触される第２配線９８が備わっている。第２配線９８は、ビットラインとして使われ、第１配線８８と交差する方向に長く形成されている。
【００４４】
一方、図２Ａに図示した本発明の第１実施例によるＰＲＡＭに、図４に図示した本発明の第３実施例によるＰＲＡＭの技術的特徴を付与できるが、図５Ａ及び図５Ｂは、その例を示す。
【００４５】
図５Ａを参照すれば、基板４０上に、ワードライン兼下部電極の役割を果たす第１配線４２が存在する。第１配線４２上に積層物Ｓ１１が存在する。積層物Ｓ１１は、順次に積層された下部電極コンタクト層９１、相変化層９２及び上部電極コンタクトプラグ９４を備える。下部電極コンタクト層９１は、ｎ型シリコン層でありうる。そして、相変化層９２は、自体でｐ型半導体と同じ特性を示す相変化物質層、例えば、ＧＳＴ層でありうる。上部電極コンタクトプラグ９４は、例えば、チタン電極でありうる。基板４０上に、第１配線４２の露出された部分を覆い、積層物Ｓ１１の上部電極コンタクトプラグ９４の上部面を除外した残りを覆う層間絶縁層９６が形成されている。層間絶縁層９６上には、上部電極コンタクトプラグ９４の上部面に接触された第２配線９８が形成されている。第２配線９８は、ビットラインとして使われ、第１配線４２と交差するか、または平行するように備わっている。
【００４６】
一方、第１配線４２及び第２配線９８の位置は、図５Ｂに図示したように、互いに入れ替わることがある。従って、第２配線９８は、基板４０と下部電極コンタクト層９８との間に位置できる。そして、第１配線４２は、層間絶縁層９６上に上部電極コンタクトプラグ９４を覆うように備わりうる。かような場合にも、第１配線４２及び第２配線９８は、互いに交差するか、または平行するように備わりうる。
【００４７】
図６は、図１の等価回路を有する本発明の第４実施例によるＰＲＡＭの構成を示す。第４実施例によるＰＲＡＭの特徴は、相変化層と下部電極コンタクト層との位置が反転されたところにある。
【００４８】
図６を参照すれば、基板１００上に第１配線１０２が形成されている。第１配線１０２は、ビットラインの役割を果たす。第１配線１０２は、ダマシン工程により形成され、図７に図示したように、上部面を除外した残りの部分が基板１００に埋め込まれた形態でありうる。また、第１配線１０２は、図８に図示したように、基板１００の与えられた領域上に形成されうる。かような第１配線１０２の与えられた領域上に、第１導電層１０４が存在する。第１導電層１０４は、前述の第１実施例ないし第３実施例によるＰＲＡＭの上部電極５０，７６，８４，９４に対応する。従って、第１導電層１０４は、例えば、チタン層でありうる。第１導電層１０４は、基板１００上にも拡張されている。第１導電層１０４上に、相変化層１０６が備わっている。相変化層１０６は、ｐ型半導体と同じ特性を示し、例えば、ＧＳＴ層でありうる。かような相変化層１０６の一部領域上に、導電性プラグ１０８が存在する。導電性プラグ１０８は、ｎ型半導体物質、例えば、ｎ型不純物のリン（Ｐ）がドーピングされたシリコンプラグでありうる。基板１００上に、ライン形態の第１配線１０２を覆い、かつ第１導電層１０４及び相変化層１０６の露出された部分を覆い、導電性プラグ１０８の上部面だけ露出させる層間絶縁層１１０が形成されている。層間絶縁層１１０上に、導電性プラグ１０８の上部面に接触された第２配線１１２が備わっている。第２配線１１２は、ワードライン及び上部電極の役割を果たし、第１配線１０２と交差する。一方、第１導電層１０４、相変化層１０６及び導電性プラグ１０８は、図９に図示したように、同径を有するように備わることもある。
【００４９】
本発明者は、前述の本発明のさまざまな実施例によるＰＲＡＭで、下部電極コンタクト層と相変化層とを備える積層物がＰＮ接合ダイオード特性を示すか否かを検証するために、前記積層物に対する電流−電圧特性を測定した。この測定のために、本発明者は、４枚の試片を形成した。前記４枚の試片は、いずれも同じ構成の積層物を有するように製造した。前記積層物は、順次に積層された銀（Ａｇ）層、ｎ型シリコン層、ＧＳＴ層（９０ｎｍ厚）及びチタン層（４０ｎｍ厚）により構成される。しかし、前記積層物のサイズ（横×縦）は、各試片別に異なるように形成した。すなわち、第１試片の積層物のサイズは１０μｍμ×１０μｍであり、第２試片の積層物のサイズは２０μｍ×２０μｍであり、第３試片の積層物のサイズは５０μｍ×５０μｍであり、第４試片の積層物のサイズは１００μｍ×１００μｍに形成した。前記各試片の積層物を作る過程で、ｎ型シリコン層上に自然酸化膜（ＳｉＯ２）が形成されうるが、その厚さは非常に薄いために、積層物の電流−電圧特性には影響を与えない。
【００５０】
図１０は、前記４枚の試片に対して測定した電流−電圧特性を示す。図１０で、第１グラフＧ１ないし第４グラフＧ４は、それぞれ前記第１試片ないし第４試片の電流−電圧特性グラフを表す。前記電流−電圧の特性測定では、電流が上部電極（Ｔｉ層）から下部電極（Ａｇ層）に流れるように、上部電極と下部電極との間に電圧を印加した。
【００５１】
図１０を参照すれば、印加電圧がスレショルド電圧を超えると、サイズの差によって電流の大きさが異なるが、前記第１試片ないし第４試片いずれもＰＮ接合ダイオード特性を示すということが分かる。
【００５２】
図１１は、相変化層であるＧＳＴ層の除去された前記第２試片の積層物に対する電流−電圧特性を示す。図１１と図１０の第２グラフＧ２とを比較すれば、図１１のグラフは、ＰＮ接合ダイオード特性のグラフと全く異なっているということが分かる。図１１のかような結果は、まさに前記第２試片の積層物において、ＧＳＴ層がｐ型半導体と同じ特性を有しているということを意味する。第１試片ないし第４試片の積層物は構成がいずれも同じであり、図１０の結果からサイズは異なってもいずれも同じＰＮ接合ダイオード特性を示すので、ＧＳＴ層の除去された前記第１試片、第３試片及び第４試片の積層物に対する電流−電圧特性も、図１１のグラフと異なるところはないであろう。
【００５３】
次に、本発明の前記実施例によるＰＲＡＭの動作方法について説明する。本発明の前記実施例によるＰＲＡＭの基本的構成原理は同一なので、いずれか１つの実施例、例えば、図４に図示したＰＲＡＭについての動作方法を説明し、残りの実施例によるＰＲＡＭの動作方法は、図４に図示したＰＲＡＭについての動作方法にかえる。
【００５４】
具体的には、図１２を参照すれば、ビットラインとして使われる第２配線９８と、ワードライン及び下部電極の役割を果たす第１配線８８との間に電源ＰＳを連結する。電源ＰＳから、第１配線８８、第１導電性プラグ８６及び基板６０を介し、ｎ型半導体物質により形成された下部電極コンタクト層８０に負電圧が印加され、第２配線９８を介して上部電極８４に正電圧が印加される。かような電圧印加により、第１積層物Ｓ１に順方向電流Ｉ１が流れる。第１配線８８と第２配線９８との間に印加される電流条件がリセット電流条件を満たす場合、順方向電流Ｉ１は、リセット電流Ｉｒｅｓｅｔより大きくなるので、第１積層物Ｓ１の相変化層８２の下部電極コンタクト層８０と接触する部分は、結晶質から非晶質に相変化を起こす。従って、図１３に図示したように、第１積層物Ｓ１の相変化層８２は、下部電極コンタクト層８０と接触される界面全体に非晶質領域Ａ１を有する。相変化層８２に、かような非晶質領域Ａ１が形成されることにより、第１積層物Ｓ１の抵抗は、非晶質領域Ａ１が形成される前より大きくなる。このように、第１積層物Ｓ１の抵抗が大きくなったとき、本発明のＰＲＡＭにデータ１が記録されたと見なす。従って、順方向電流Ｉ１がＩｒｅｓｅｔより大きくなる印加電圧を書き込み電圧という。
【００５５】
一方、図１４に図示したように、相変化層８２に非晶質領域Ａ１が存在する第１積層物Ｓ１に、順方向にセット電流Ｉｓｅｔが流れると、相変化層８２に形成された非晶質領域Ａ１は結晶領域になる。従って、相変化層８２全体は結晶になるが、第１積層物Ｓ１の抵抗は、非晶質領域Ａ１が存在するときより低くなる。このように、相変化層８２に存在する非晶質領域Ａ１を結晶に変化させ、第１積層物の抵抗を低くする過程を、本発明のＰＲＡＭに記録されたデータを消去する過程と見なす。従って、第１積層物Ｓ１に順方向にセット電流Ｉｓｅｔが流れるように、第１配線８８及び第２配線９８間に印加される電圧を消去電圧という。
【００５６】
本発明のＰＲＡＭに対する読み取り動作は、第１積層物Ｓ１の相変化層８２に非晶質領域Ａ１が存在するとき及び存在しないときに、第１積層物Ｓ１の抵抗の変わる性質を利用する。
【００５７】
具体的には、図１５を参照すれば、第１配線８８及び第２配線９８間に所定の読み取り電圧Ｖｒを印加する。このとき、第１積層物Ｓ１に流れる順方向電流Ｉ２が流れるが、順方向電流Ｉ２は、セット電流Ｉｓｅｔより小さなことが望ましい。第１積層物Ｓ１にかような順方向電流Ｉ２を流れるようにし、第１積層物Ｓ１の抵抗を測定する。次に、測定された抵抗を基準抵抗と比較する。前記基準抵抗は、相変化層８２に非晶質領域が存在するときの第１積層物Ｓ１の抵抗と、相変化層８２に非晶質領域の存在しないときの第１積層物Ｓ１の抵抗との中間値を有する。従って、前記測定された抵抗が前記基準抵抗より小さければ、相変化層８２に非晶質領域が存在しないということを意味し、データ０を読み込んだと見なす。反対に、前記測定された抵抗が前記基準抵抗より大きいならば、相変化層８２に非晶質領域が存在するということを意味し、データ１を読み込んだと見なす。
【００５８】
次に、本発明の前記実施例によるＰＲＡＭの製造方法について説明する。
【００５９】
図１６を参照すれば、基板６０上に第１層間絶縁層６２を形成する。基板６０は、ｎ型半導体基板でありうる。また、基板６０としては、ｐ型半導体基板にｎ型不純物、例えば、リンをドーピングして形成したｎ−ウェルを利用することもできる。フォトリソグラフィ及びエッチング工程を利用し、第１層間絶縁層６２に基板６０の露出される第１コンタクトホールｈ１１を形成する。
【００６０】
図１７を参照すれば、第１コンタクトホールｈ１１を第１導電性プラグ６６で充填する。第１導電性プラグ６６は、ｎ型半導体物質、例えばｎ−Ｓｉを使用して形成できる。第１層間絶縁層６２上に、第１導電性プラグ６６の露出された部分を覆う相変化層７４及び上部電極７６を順次に形成する。かような相変化層７４と上部電極７６は、それぞれの形成物質層を順次に積層した後、相変化層７４の形態を限定するマスクを利用し、前記それぞれの形成物質層を逆順でエッチングした後、前記マスクを除去することにより形成できる。相変化層７４は、それ自体がｐ型半導体物質の特性を有し、例えば、Ｇｅ２Ｓｂ２Ｔｅ５層、ＧｅＳｂ２Ｔｅ４層、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ層、ＧｅＴｅ−Ｓｂ２Ｔｅ３層、Ｉｎ３ＳｂＴｅ２層、ＧｅＴｅ−Ｓｂ２Ｔｅ３−Ｓｂ層、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ層、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ層またはＳｂ２Ｔｅ３−Ｂｉ２Ｓｅ３層により形成できる。かような相変化層７４は、ＣＶＤ法あるいは他の方法により形成できる。上部電極７６は、所定の金属電極、例えば、チタン電極でありうる。
【００６１】
図１８を参照すれば、第１層間絶縁層６２上に、相変化層７４及び上部電極７６を覆う第２層間絶縁層７２を形成した後、第２層間絶縁層７２の上部面をＣＭＰ法や他の研磨法を利用して平坦化する。前記平坦化工程は、上部電極７６が露出されるまで実施する。第２層間絶縁層７２は、第１層間絶縁層６２と同じ物質により形成できる。前記平坦化工程後、第２層間絶縁層７２上に導電層（図示せず）を形成する。通常のフォトリソグラフィ及びエッチング工程を利用し、前記導電層をライン形態にパターニングする。その結果、第２層間絶縁層７２上にビットライン８１が形成される。
【００６２】
次に、図１９を参照すれば、第１層間絶縁層６２の第１コンタクトホールｈ１１と離隔された位置に、基板６０の露出される第２コンタクトホールｈ２２を形成する。第２コンタクトホールｈ２２に、第２導電性プラグ６８を充填する。第２導電性プラグ６８は、ドーピングされたシリコンあるいは金属により形成できる。第１層間絶縁層６２上に、第２導電性プラグ６８の露出された部分を覆う導電性ライン７１を形成する。このとき、導電性ライン７１は、ビットライン８１と交差する方向に形成する。導電性ライン７１は、ワードライン及び下部電極として使われる。導電性ライン７１は、図３の第１配線７０に対応し、ビットライン８１は、第２配線７８に対応する。
【００６３】
一方、第２コンタクトホールｈ２２、第２導電性プラグ６８及び導電性ライン７１は、図１９の断面図の後側または前側に形成されるために、図１９の断面図には示せないが、便宜上図示し、かかる理由により点線で図示した。
【００６４】
しかし、一方で、第１層間絶縁層６２の第１コンタクトホールｈ１１に第１導電性プラグ６６を充填した後、この部分をマスキングした状態で第１層間絶縁層６２に第２ビアホール（図示せず）を形成し、第２コンタクトホールｈ２２を第２導電性プラグ６８で充填することもできる。
【００６５】
また、相変化層７４と上部電極７６は、前記の工程とは異なる工程、例えば、ダマシン工程により形成できる。
【００６６】
すなわち、図２０に図示したように、第２層間絶縁層７２に相変化層７４が形成される領域を限定する感光膜パターンＰＲ１を形成する。感光膜パターンＰＲ１をエッチングマスクとして使用し、第２層間絶縁層７２をエッチングする。前記エッチングは、第１導電性プラグ６６が露出されるまで実施する。かようなエッチングの結果、第２層間絶縁層７２に第１導電性プラグ６６の上部面とその周りの第２層間絶縁層７２の一部とが露出されるビアホールｖ１１が形成される。
【００６７】
図２１を参照すれば、ビアホールｖ１１の所定高さを相変化層７４で充填する。この工程で、感光膜パターンＰＲ１上にも相変化層７４が形成される。次に、相変化層７４の充填されたビアホールｖ１１の残りを上部電極７６で充填する。このとき、上部電極７６は、感光膜パターンＰＲ１上に形成された相変化層７４上にも形成される。その後、感光膜パターンＰＲ１を除去する。感光膜パターンＰＲ１が除去されて、感光膜パターンＰＲ１上に形成された相変化層７４と上部電極７６とも共に除去される。この結果、図２２に図示したように、ビアホールｖ１１は、相変化層７４と上部電極７６とが順次に積層されて充填される。以後の工程は、図１８及び図１９に説明したところと同じである。
【００６８】
次には、図４に図示した本発明のＰＲＡＭの製造方法について説明する。
【００６９】
図２３を参照すれば、基板６０上に第１層間絶縁層９０ａを形成する。第１層間絶縁層９０ａに、基板６０が露出される第１コンタクトホールｈｈ１を形成する。第１コンタクトホールｈｈ１を第１導電性プラグ８６で充填する。第１導電性プラグ８６は、ドーピングされたシリコン層あるいは導電層により形成できる。第１層間絶縁層９０ａ上に、第１導電性プラグ８６を覆う第１配線８８を形成する。第１配線８８は、ワードライン及び下部電極として使われうる。
【００７０】
次に、図２４を参照すれば、第１層間絶縁層９０ａ上に、第１配線８８を覆う第２層間絶縁層９０ｂを形成する。第１層間絶縁層９０ａ及び第２層間絶縁層９０ｂからなる層間絶縁層９０に、基板６０の露出される第２コンタクトホールｈｈ２を形成する。
【００７１】
次に、図２５を参照すれば、第２コンタクトホールｈｈ２の所定高さまでを、下部電極コンタクト層８０で充填する。このとき、下部電極コンタクト層８０は、選択的エピタキシャル成長法を適用し、第２コンタクトホールｈｈ２を介して露出された基板６０上にのみ成長させたｎ型シリコン層でありうる。前記ｎ型シリコン層は、前記選択的エピタキシャル成長法でシリコン層を成長させる過程で、ｎ型不純物、例えば、リン（Ｐ）をドーピングして形成できる。第２コンタクトホールｈｈ２の一部を、このように下部電極コンタクト層８０で充填した後、第２コンタクトホールｈｈ２の残りは、相変化層８２と上部電極８４とを順次に積層して充填する。相変化層８２と上部電極８４は、例えばＣＶＤ法により形成できる。第２コンタクトホールｈｈ２を充填した後、図２６に図示したように、層間絶縁層９０上に第２配線９８を形成する。第２配線９８は、ビットラインとして使われ、第１配線８８と交差するように形成することが望ましい。
【００７２】
図２Ａと図５Ａとに図示した本発明の他の実施例によるＰＲＡＭは、第１導電性プラグ８６と第１配線８８とを形成する代わりに、基板６０と下部電極コンタクト層８０との間に第１配線８８を形成し、これをワードライン及び下部電極として使用したものである。
【００７３】
一方、図６及び図９に図示した本発明の実施例によるＰＲＡＭは、ビットラインをワードラインの下に形成し、相変化層を下部電極コンタクト層の下に形成することを除いては、本発明の他の実施例によって形成できる。
【００７４】
また、本発明の前記実施例による様々なＰＲＡＭで、相変化層４８，７４，８２，９２，１０６としてｐ型半導体特性を示す相変化物質（例えば、ＧＳＴ）ではなく、ｎ型半導体特性を示す相変化物質、例えば、Ｉｎ−Ｓ、Ｔｉ−Ｉｎ−Ｓ、Ｇｅ−Ｂｉ−Ｔｅを使用できる。このときは、本発明の前記ＰＲＡＭの下部電極コンタクト層４６，６６，８０，９０，１０８は、ｐ型不純物のドーピングされた半導体物質、例えば、ｐ−Ｓｉにより形成されうる。また、このときは、動作のための印加電圧を上述とは反対に印加する。すなわち、前記相変化層に負電圧を印加し、前記下部電極コンタクト層に正電圧を印加する。
【００７５】
また、本発明の前記実施例によるＰＲＡＭ及びその製造方法で、下部電極コンタクト層のドーピング濃度を領域によって異なるように形成できる。例えば、下部電極コンタクト層の下端から上端にあるいは上端から下端に不純物ドーピング濃度が順次に上昇したり低下したりしうる。
【００７６】
前記の説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるものである。例えば、本
発明の属する技術分野の当業者ならば、相変化層や下部電極コンタクト層を上述とは異なる物質を使用して形成することができるであろう。また、本発明と同じ技術的思想を有するが、各部分のサイズの縮小を介して動作電流を低くすることができるであろう。また、基板と下部電極コンタクト層との間、または上部電極とビットラインとの間に接触抵抗を低くするための物質膜をさらに具備することができるであろう。よって、本発明の範囲は、説明された実施例によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【産業上の利用可能性】
【００７７】
本発明のダイオード兼用抵抗素子を具備するＰＲＡＭ、その製造及び動作方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例によるＰＲＡＭの等価回路である。
【図２Ａ】図１の等価回路を有する本発明の第１実施例によるＰＲＡＭの構成を表した断面図である。
【図２Ｂ】図１の等価回路を有する本発明の第１実施例によるＰＲＡＭの構成を表した断面図である。
【図３】図１の等価回路を有する本発明の第２実施例によるＰＲＡＭの構成を表した断面図である。
【図４】図１の等価回路を有する本発明の第３実施例によるＰＲＡＭの構成を表した断面図である。
【図５Ａ】図２ＡのＰＲＡＭに、図４に図示したＰＲＡＭの技術的特徴が適用されたＰＲＡＭの断面図である。
【図５Ｂ】図２ＢのＰＲＡＭに、図４に図示したＰＲＡＭの技術的特徴が適用されたＰＲＡＭの断面図である。
【図６】図１の等価回路を有する本発明の第４実施例によるＰＲＡＭの構成を表した断面図である。
【図７】図６のＰＲＡＭで、ビットラインの役割を果たす第１配線が基板に陰刻された形態で備わった場合を表した立体図である。
【図８】図６のＰＲＡＭで、ビットラインの役割を果たす第１配線が基板上に陽刻された形態で備わった場合を表した立体図である。
【図９】図６のＰＲＡＭで、導電層と相変化層と導電性プラグとがいずれも同径を有する場合を表した断面図である。
【図１０】本発明の実施例によるＰＲＡＭで、下部電極コンタクト層と相変化層とがＰＮ接合ダイオード特性を表しているか否かを検証するために、４枚の試片に対して測定した電流−電圧特性を表したグラフである。
【図１１】図１０の結果を得るために使われた４枚の試片のうち、相変化層を除去した試片を対象に測定した電流−電圧特性を表したグラフである。
【図１２】本発明の実施例によるＰＲＡＭの動作方法を説明する断面図である。
【図１３】本発明の実施例によるＰＲＡＭの動作方法を説明する断面図である。
【図１４】本発明の実施例によるＰＲＡＭの動作方法を説明する断面図である。
【図１５】本発明の実施例によるＰＲＡＭの動作方法を説明する断面図である。
【図１６】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図１７】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図１８】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図１９】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２０】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２１】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２２】図３に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２３】図４に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２４】図４に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２５】図４に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【図２６】図４に図示したＰＲＡＭの製造方法を段層別に表した断面図である。
【符号の説明】
【００７９】
３０  相変化ダイオード
３０ａ  ｎ型半導体層
３０ｂ  ｐ型相変化層
４０，６０，１００  基板
４２，７０，８８，１０２  第１配線
４４，６２，９０ａ  第１層間絶縁層
４６，１０８  導電性プラグ
４８，７４，８２，９２，１０６  相変化層
５０，７６，８４  上部電極
５２，７２，９０ｂ  第２層間絶縁層
５３，９４  上部電極コンタクトプラグ
５４，７８，９８，１１２  第２配線
５５  第３層間絶縁層
６６，８６  第１導電性プラグ
６８  第２導電性プラグ
７１  導電性ライン
８０，９１  下部電極コンタクト層
８１，ＢＬ  ビットライン
９０，９６，１１０  層間絶縁層
１０４  第１導電層
Ａ１  非晶質領域
Ｉ１，Ｉ２  順方向電流
Ｉｓｅｔ  セット電流
ＰＲ１  感光膜パターン
ＰＳ  電源
Ｓ１  第１積層物
Ｓ１１  積層物
Ｓ２  第２積層物
ＷＬ  ワードライン
Ｖｒ  読み取り電圧
ｈ１１，ｈｈ１  第１コンタクトホール
ｈ２２，ｈｈ２  第２コンタクトホール
ｖ１，ｖ１１  ビアホール
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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