(57)【要約】【課題】固定的な画像を長時間表示させた際に生じる局所的な輝度の劣化による、画像低下の発生を防止する平面表示装置を提供する。【解決手段】基板上にマトリクス状に配置され表示領域を形成した複数の画素と、各列の画素群にそれぞれ書き込み信号である画像データを供給するための複数の信号線と、前記複数の信号線へ画像データを出力する信号線駆動回路と、行単位の画素群を駆動する走査信号を供給するための複数の走査線と、前記複数の走査線へ前記走査信号を出力する走査線駆動回路と、前記信号線駆動回路と前記走査線駆動回路に制御信号を供給する制御回路と、前記制御回路からの制御信号に基づいて、前記信号線駆動回路に入力された画像データを所定の位置から左右の第1方向および上下の第２の方向少なくとも１方向に繰り返しずらして前記複数の画素に供給する手段を有する。【選択図】      図５
2007147847.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置され表示領域を形成した複数の画素と、
列毎に設けられ、各列の画素群にそれぞれ書き込み信号である画像データを供給するための複数の信号線と、
前記複数の信号線へ画像データを出力する信号線駆動回路と、
行毎に設けられ、行単位の画素群を駆動するアドレス信号を供給するための複数の走査線と、
前記複数の走査線へ前記アドレス信号を出力する走査線駆動回路と、
前記信号線駆動回路と前記走査線駆動回路に制御信号を供給する制御回路と、
前記制御回路からの制御信号に基づいて、前記信号線駆動回路に入力された画像データを所定の位置から左右の第1方向および上下の第２の方向少なくとも１方向に繰り返しずらして前記複数の画素に供給する手段と、
を具備することを特徴とする平面表示装置。
【請求項２】
前記入力された画像データを所定の位置から左右にずらして供給するための手段は、
前記信号線駆動回路に配置された、1行分の画像データを格納するラインメモリと、１つの画素に対応した付加メモリ部とを含むことを特徴とする、請求項１記載の平面表示装置。
【請求項３】
前記入力された画像データを所定の位置から上下にずらして供給するための手段は、
前記走査線駆動回路に配置された、アドレス信号を順次出力するシフトレジスタと、アドレス信号を各走査線に出力するラッチ回路と、前記シフトレジスタと前記ラッチ回路との間に設けられ、前記シフトレジスタの出力を前記ラッチ回路のラッチ部に対して上又は下にシフトして与えるスイッチ回路と、を含むことを特徴とする請求項１記載の平面表示装置。
【請求項４】
前記付加メモリ部は、ロジック回路により、前記ラインメモリの始端のメモリ領域に格納されている１つの画素の画像データを、２つの信号線に対応したレジスタの転送段に供給するように切り替えられた状態と、前記ラインメモリの終端のメモリ領域に格納されている１つの画素の画像データを、２つの信号線に対応したレジスタの転送段に供給するように切り替えられた状態と、に制御される
ことを特徴とする請求項３記載の平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された画像信号を所定の位置から上下および左右の少なくとも１方向にずらして表示する手段を備えた平面表示装置に関する。
【背景技術】
【０００２】
平面表示装置として液晶、発光素子、プラズマ、フィールドエミッション素子を用いた表示装置がある。こられの表示装置において、例えば固定的なエッジを有しこのエッジ部で輝度の高い領域と輝度の低い領域とが区分されている画像が表示される場合がある。このような表示形態が長時間続くと、エッジ部において、輝度劣化が生じる。このような輝度劣化を防止するために、従来の装置では画面を切り替えて特定の動画を画面上平均的に移動させるような手法が取られている。
【特許文献１】特開２００５−０６２４８５公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の平面表示装置において固定的な画像を長時間表示すると、コントラストが高い部分と低い部分の境界で局所的な輝度劣化を生じる一つの原因となっている。従来の装置では、このような問題を改善するために画面を切り替えて特定の動画を画面上平均的に移動させている。しかしこの方法であると、画像が切り換わるために本来表示されている画像内容を認識することができないという問題がある。
【０００４】
そこで本発明は、表示画像の内容を変えることなく、固定的な画像を長時間表示させた際の、局所的な輝度劣化（焼付き）による画像低下の発生を防止する平面表示装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一面は、基板上にマトリクス状に配置され表示領域を形成した複数の画素と、列毎に設けられ、各列の画素群にそれぞれ書き込み信号である画像データを供給するための複数の信号線と、前記複数の信号線へ画像データを出力する信号線駆動回路と、行毎に設けられ、行単位の画素群を駆動するアドレス信号を供給するための複数の走査線と、前記複数の走査線へ前記アドレス信号を出力する走査線駆動回路と、前記信号線駆動回路と前記走査線駆動回路に制御信号を供給する制御回路と、前記制御回路からの制御信号に基づいて、前記信号線駆動回路に入力された画像データを所定の位置から左右の第1方向および上下の第２の方向少なくとも１方向に繰り返しずらして前記複数の画素に供給する手段と、を具備する。
【発明の効果】
【０００６】
本発明によれば、平面表示装置の外部からの制御信号等を用いることなく、比較的容易な平面表示装置の構成により、画像データの表示を左右、上下にずらすことができる。この事により、固定的な画像を表示する際でも、局所的な輝度劣化（焼付き）による画質低下を生じることがなく、平面表示装置の短寿命化を防ぐことができる。
【発明を実施するための最良の形態】
【０００７】
以下この発明の実施の形態を図面を参照して説明する。図１に本発明の一実施形態に係る平面表示装置の概略図を示す。図１で、画素配列領域（表示領域）である表示部１００には、Ｖ行Ｈ列のマトリックス状に各画像データを表示する画素Ｐｘ（１、１）、Ｐｘ（２、１）、…Ｐｘ（Ｈ、Ｖ）が、ガラス等の絶縁支持基板（図示せず）上に配列されている。
【０００８】
また、表示部１００の外側領域には、表示部を駆動するための走査線駆動回路１１０および信号線駆動回路１２０と、これら駆動回路を制御するコントローラ１３０が備えられている。この走査線駆動回路１１０、信号線駆動回路１２０は、シフトレジスタ、ラインメモリ等を有している。走査線駆動回路１１０には、画素の行毎に設けられた走査線ＳＬ１〜ＳＬＶが接続されている。１つの行に対応する走査線は、画素駆動回路の種類ごとに異なるので、ここでは、各行毎に１本の走査線ＳＬ１、ＳＬ２、…ＳＬＹ、…ＳＬＶを代表して表示している。各走査線は、行単位の画素群をそれぞれ選択駆動するためのアドレス信号でドライブされる。このドライブ信号は、先の走査線駆動回路１１０より出力される。信号線駆動回路１２０には、画素の列ごとに設けられた信号線ＤＬ１、ＤＬ２、ＤＬ３、…ＤＬＸ、…ＤＬＨが接続されている。各信号線は、各列の画素群にそれぞれ書き込み信号を供給する。この書き込み信号は先の信号線駆動回路１２０から出力されている。
【０００９】
制御部１３０は、制御回路１３２、ソースドライバ１３４等を備えており、信号線駆動回路１２０および走査線駆動回路１１０が動作を得るためのデータ信号、タイミング信号、クロック信号等を出力する。
【００１０】
ここでは図示していないが、走査線駆動回路１１０、信号線駆動回路１２０、制御部１３０には電源を供給するための電源ラインも導かれている。
【００１１】
以下に、上記の平面表示装置に入力された画像データ信号を、表示部１００の左右方向に一定周期でずらす場合の説明を行う。
【００１２】
図２（Ａ）は、各行毎のライン単位画像データＤ_Ｌ１〜Ｄ_ＬＶを信号線駆動回路１２０に備えられたラインメモリに書き込むタイミングを説明する図である。ｔ１は１フレーム期間である。ＮＣＬＫはクロック信号で、図１に示す制御部１３０から信号線駆動回路１２０に供給される。ＥＮＡＢ（イネーブル信号）はＮＣＬＫの一定のパルス数毎に同期してオンオフを繰り返す。ＥＮＡＢの１周期は１水平期間ｔ３であり、１水平期間ｔ３の間に１つの走査ラインに対応したライン単位画像データが、信号線駆動回路１２０内のラインメモリに書き込まれる。そして、図に示す期間ｔ２の間に、ラインメモリに対して、書き込み・読出しが繰り返され、結果として、表示部１００に１画面分の画像データが書き込まれる。
【００１３】
図２（Ｂ）は、図２（Ａ）に示す１水平期間ｔ３内を詳細に示す図で、例えばラインＹ上の各画素に対応する画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）を、信号線駆動回路１２０内のラインメモリに書き込むタイミングを説明する。期間ｔ５はＮＣＬＫの１パルスが入力される期間で、期間ｔ５内に１つの画素に対応する画像データが、ラインメモリのメモリ領域に書き込まれる。また、期間ｔ４は走査線駆動回路１１０からの走査信号又はアドレス信号（先のイネーブル信号ＥＮＡＢに対応する）によって、ラインＹが選択されている期間であり、その期間内にラインＹ上の画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）がクロックに同期して順次に書き込まれる。
【００１４】
なお、図２（Ａ）で示す、ライン単位画像データＤ_Ｌ１〜Ｄ_ＬＶのラインメモリへの書き込みは、それぞれのライン毎に１系統であるが、カラー表示に対応した平面表示装置の場合には、それぞれのライン毎に赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各カラーに対応したライン単位画像データが３系統のラインメモリに書き込まれる。同様に、図２（Ｂ）に示されている画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）についても、１系統のデータを示しているが、カラー表示に対応した平面表示装置の場合には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各カラーに対応した３系統のラインメモリに画素単位画像データを書き込むことになる。
【００１５】
図３は、上記の様なタイミングでラインメモリＬＭに書き込まれたラインＹ上の画素単位画像データを、ずらすことなく表示する場合における、画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）の流れを説明する図である。画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、図２（Ｂ）で説明した一定のタイミングで、Ｄ（１、Ｙ）、Ｄ（２、Ｙ）、…、Ｄ（Ｈ、Ｙ）の順に信号線駆動回路１２０内のラインメモリＬＭの各メモリ領域Ｍ１、Ｍ２、…ＭＨに書き込まれる。そして、画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、ラインメモリＬＭの左端のメモリ領域Ｍ１〜ＭＨから一斉に出力され、シフトレジスタ１２２の所定の転送段であるＳＲ１、ＳＲ２、…、ＳＲＨに、ずれることなく書き込まれる。
【００１６】
具体的には例えば、画素単位画像データＤ（Ｘ、Ｙ）はラインメモリＬＭのメモリ領域ＭＸに書き込まれる。次に、メモリ領域ＭＸから出力された画素単位画像データＤ（Ｘ、Ｙ）は、シフトレジスタの転送段ＳＲＸに書き込まれる。
【００１７】
次に画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、シフトレジスタ１２２から出力され、データラッチ１２４に取り込まれ、ラッチ処理される。そして、データラッチ１２４から出力された画素単位画像データは、次にＤ／Ａ変換部１２６でアナログデータに変換され、信号線（図示せず）を介して表示部の各画素領域に供給される。
【００１８】
図４（Ａ）、図４（Ｂ）では、ラインメモリＬＭに書き込まれたラインＹ上の画素単位画像データを左右にずらして表示する場合の画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）の流れを説明する。
【００１９】
図４（Ａ）では、画素画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）を図の右方向にずらす場合を説明する。画素画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は図３での説明と同様に、一定のタイミングで、Ｄ（１、Ｙ）、Ｄ（２、Ｙ）、…、Ｄ（Ｈ、Ｙ）の順に、ラインメモリＬＭのメモリ領域Ｍ１、Ｍ２、…ＭＨに書き込まれる。そして、各画素単位画像データはラインメモリＬＭから一斉に読み出され、シフトレジスタ１２２の各転送段に書き込まれる。その時に、ラインメモリＬＭの左端のメモリ領域Ｍ１に記録された画素単位画像データＤ（１、Ｙ）は、シフトレジスタ１２２の転送段ＳＲ１と転送段ＳＲ２にダブって書き込まれる。よって、その後に書き込まれる画素単位画像データは、シフトレジスタ１２２の転送段ＳＲ３から順に、それぞれが右にずれるように書き込まれる。このデータ書き込みは、ラインメモリＬＭとシフトレジスタ１２２のデータ転送経路に、後述するロジック回路が設けられているからである。
【００２０】
つまり、画素単位画像データＤ（２、Ｙ）がシフトレジスタ１２２の転送段ＳＲ３に書き込まれ、Ｄ（３、Ｙ）がシフトレジスタ１２２の転送段ＳＲ４に書き込まれる。最後の画素単位画像データＤ（Ｈ、Ｙ）はシフトレジスタ１２２に書き込まれない。
【００２１】
上記のように、シフトレジスタ１２２に書き込まれた画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ−１、Ｙ）は、図３での説明と同様に、データラッチ１２４に取り込まれ、ラッチ処理される。そして、データラッチ１２４から出力された画素単位画像データは、次にＤ／Ａ変換部１２６でアナログデータに変換され、信号線（図示せず）を介して表示部の各画素領域に送信される。
【００２２】
よってこの場合には、ラインメモリＬＭの右端のメモリ領域ＭＨに書き込まれた画素単位画像データＤ（Ｈ、Ｙ）が表示されず、左端に書き込まれた画素単位画像データＤ（１、Ｙ）がダブって表示されることになる。全体のライン上の画素単位画像データが右にシフトした状態で表示される。
【００２３】
図４（Ｂ）では、画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）を左方向にずらす場合を説明する。上記の説明と同様に、ラインメモリＬＭの各メモリ領域に書き込まれた画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、ラインメモリＬＭを介して、シフトレジスタ１２２の各転送段に書き込まれる。この時に、ラインメモリＬＭの左端のメモリ領域Ｍ１に書き込まれた画素単位画像データＤ（１、Ｙ）は、シフトレジスタ１２２に書き込まれない。また、ラインメモリＬＭの右端のメモリ領域ＭＨに書き込まれた画素単位画像データＤ（Ｈ、Ｙ）は、シフトレジスタ１２２の転送段ＳＲＨ−１と転送段ＳＲＨにダブって書き込まれる。このデータ書き込みも、ラインメモリＬＭとシフトレジスタ１２２のデータ転送経路に、後述するロジック回路が設けられていることによる。
【００２４】
上記のように、シフトレジスタ１２２に書き込まれた画素単位画像データＤ（２、Ｙ）〜Ｄ（Ｈ、Ｙ）は、図３での説明と同様に、シフトレジスタ１２２からデータラッチ１２４に取り込まれ、データラッチ１２４でラッチ処理され、次にＤ／Ａ変換部１２６でアナログデータに変換されて、信号線（図示せず）を介して表示部の各画素領域に送信される。
【００２５】
よってこの場合には、ラインメモリＬＭの右端のメモリ領域に書き込まれた画素単位画像データＤ（Ｈ、Ｙ）がダブって表示され、左端のメモリ領域ＭＨに書き込まれた画素単位画像データＤ（１、Ｙ）が表示されないことになる。全体のライン上の画素単位画像データが左にシフトした状態で表示される。
【００２６】
図５では、ラインメモリＬＭとシフトレジスタ１２２の間のデータ転送路として備えられたロジック回路１２８を示している。このロジック回路１２８によって、画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）全体を左又は右にずらしている。ロジック回路１２８は、状態制御信号により、その接続状態が切り換わるスイッチ群である。この接続状態は、図４（Ａ）、図４（Ｂ）及び後で説明する図６及び図７で示すような接続状態である。つまりこのロジック回路１２８は、画素データの転送経路を切り替えることができる。
【００２７】
例えば、画素単位画像データを右にずらして表示する場合には、ラインメモリＬＭのメモリ領域Ｍ１の出力側は、メモリＭＥｘの入力側に接続される。そして、メモリＭＥｘの出力側はシフトレジスタ１２２の転送段ＳＲ１の入力側と転送段ＳＲ２の入力側に接続される。上記のようにメモリ領域Ｍ１の出力側は、メモリＭＥｘを介してシフトレジスタ１２２の転送段ＳＲ１と転送段ＳＲ２に接続される。また、メモリ領域Ｍ２の出力側はシフトレジスタ１２２の転送段ＳＲ３の入力側に接続される。
【００２８】
同様に、メモリ領域ＭＨ−１の出力側までは、各メモリ領域の出力側が右に１列ずれるようにシフトレジスタ１２２の各転送段の入力側に接続される。そして、モリ領域ＭＨの出力側は、シフトレジスタ１２２に接続されない。
【００２９】
よって、ラインメモリＬＭのメモリ領域Ｍ１に書き込まれた画素単位画像データが、シフトレジスタ１２２の転送段ＳＲ１と転送段ＳＲ２に書き込まれ、メモリ領域ＭＨに書き込まれた画像データはシフトレジスタ１２２に書き込まれない事になる。この様に、ラインメモリＬＭに書き込まれた各画素単位画像データは左端でダブり、全体が右にずれるようにシフトレジスタ１２２の各転送段に書き込まれる。
【００３０】
また、画素単位画像データを左にずらして表示する場合には、ラインメモリＬＭのメモリ領域Ｍ１の出力側はシフトレジスタ１２２に接続されない。また、メモリ領域Ｍ２の出力側は、シフトレジスタ１２２の転送段ＳＲ１の入力側に接続される。同様に、メモリ領域ＭＨ−１の出力側までは、各メモリ領域の出力側が左に１列ずれるようにシフトレジスタ１２２の各転送段の入力側に接続される。そして、メモリ領域ＭＨの出力側はシフトレジスタ１２２の転送段ＳＲＨ−１の入力側とメモリＭＥｘの入力側に接続される。メモリＭＥｘの出力側はシフトレジスタ１２２の転送段ＳＲＨの入力側に接続される。
【００３１】
よって、ラインメモリＬＭのメモリ領域Ｍ１に書き込まれた画素単位画像データは、シフトレジスタ１２２に書き込まれず、メモリ領域ＭＨに書き込まれた画素単位画像データは、シフトレジスタ１２２の転送段ＳＲＨ−１と転送段ＳＲＨに書き込まれることになる。この様に、ラインメモリＬＭに書き込まれた各画素単位画像データは右端でダブり、全体が左にずれるようにシフトレジスタ１２２の各転送段に書き込まれる。
【００３２】
画素単位画像データをずらすことなく表示する場合には、メモリＭＥｘは使用せず、ラインメモリＬＭに書き込まれた各画素単位画像データは、メモリ領域Ｍ１の出力側はシフトレジスタ１２２の転送段ＳＲ１の入力側、メモリ領域Ｍ２の出力側は転送段ＳＲ２の入力側と言うように、メモリ領域ＭＨまでずれることなくシフトレジスタ１２２の各転送段に書き込まれる。上記のように１つの画素の画素単位画像データを保持するメモリＭＥｘ（1個）と、スイッチャ−としてのロジック回路１２８を追加するだけでライン単位画像を左右に周期的にずらすことが可能である。これにより、所謂表示部の焼きつき減少を低減し、長寿命化を図ることが可能である。
【００３３】
図６では、画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）が図の右方向にずれる場合のタイミングを説明する。ＬＭ_Ｗは、ラインメモリＬＭに画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）が書き込まれるタイミング信号を示しており、ＬＭ_ＲはラインメモリＬＭに書き込まれた画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）を読み出すタイミング信号を示している。また、ＭＥｘ_ＷはメモリＭＥｘに画素単位画像データを書き込むタイミング信号で、ＭＥｘ_ＲはメモリＭＥｘから画素単位画像データが読み出されるタイミングを示している。
【００３４】
各画素単位画像データは、ＬＭ_Ｗのパルスに合わせて、ラインメモリＬＭの各メモリ領域に書き込まれ、Ｄ（１、Ｙ）、Ｄ（２、Ｙ）…Ｄ（Ｈ、Ｙ）の順にメモリ領域Ｍ１、Ｍ２、…ＭＨに記憶される。そして、ＬＭ_Ｒのパルスに合わせてラインメモリＬＭの左端のメモリ領域Ｍ１から順に画素単位画像データが読み出される。このとき、ラインメモリＬＭの左端のメモリ領域Ｍ１に書き込まれた画素単位画像データＤ（１、Ｙ）は、ラインメモリＬＭから読み出されるのと同時に、メモリＭＥｘに書き込まれる。そして、次のＭＥｘ_Ｒのパルスに合わせてメモリＭＥｘから読み出され、シフトレジスタ１２２の転送段ＳＲ１と転送段ＳＲ２にダブって書き込まれる。また、ラインメモリＬＭの右端のメモリ領域ＭＨに書き込まれた画素単位画像データＤ（Ｈ、Ｙ）は、シフトレジスタ１２２に書き込まれない。
【００３５】
よって、ラインメモリＬＭに入力された画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、Ｄ（１、Ｙ）が左端にダブって表示され、Ｄ（Ｈ、Ｙ）が表示されなくなる。
【００３６】
図７では、画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）が図の左方向にずれるタイミングを説明する。ＬＭ_Ｗ、ＬＭ_Ｒ、ＭＥｘ_Ｗ、ＭＥｘ_Ｒは図６の説明と同様に、それぞれラインメモリＬＭに画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）が書き込まれるタイミング信号、ラインメモリＬＭに書き込まれた画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）を読み出すタイミング信号、メモリＭＥｘに画素単位画像データを書き込むタイミング信号、メモリＭＥｘから画素単位画像データが読み出されるタイミングを示している。
【００３７】
図６の場合と同様に、各画素単位画像データは、ＬＭ_Ｗのパルスに合わせて、Ｄ（１、Ｙ）、Ｄ（２、Ｙ）…Ｄ（Ｈ、Ｙ）の順にラインメモリＬＭの各メモリ領域に書き込まれる。そして、各画素単位画像データは、ＬＭ_ＲのパルスでラインメモリＬＭの各メモリ領域から順に読み出される。この時に、ラインメモリＬＭのメモリ領域Ｍ１に書き込まれたデータは読み出されずに、メモリ領域Ｍ２のデータから順にメモリ領域ＭＨまで読み出されていく。
【００３８】
ここで、ラインメモリＬＭの右端のメモリ領域ＭＨに書き込まれたＤ（Ｈ、Ｙ）は、ラインメモリＬＭから読み出されるのと同時に、シフトレジスタの転送段ＳＲＨ−１とメモリＭＥｘに書き込まれる。そして、次のＭＥｘ_Ｒのパルスと同時にメモリＭＥｘから読み出され、シフトレジスタ１２２の転送段ＳＲＨに書き込まれる。つまり、ラインメモリＬＭの右端のメモリ領域ＭＨに書き込まれた画素単位画像データＤ（Ｈ、Ｙ）は、シフトレジスタ１２２の転送段ＳＲＨ−１とＳＲＨにダブって書き込まれる。
【００３９】
よって、ラインメモリＬＭに入力された画素単位画像データＤ（１、Ｙ）〜Ｄ（Ｈ、Ｙ）は、Ｄ（１、Ｙ）が表示されず、Ｄ（Ｈ、Ｙ）が右端にダブって表示されることになる。
【００４０】
上記のように付加メモリＭＥｘは、ロジック回路により、ラインメモリLMの始端のメモリ部に格納されている１つの画素の画素単位画像データを、２つの信号線の各レジスタに供給するように切り替えられた状態（図６）と、ラインメモリLMの終端のメモリ部に格納されている１つの画素の画素単位画像データを、１つの信号線のレジスタに供給するように切り替えられた状態（図７）とに制御される。
【００４１】
次に図８を参照して、画像を上下方向にずらす場合について説明する。図に示すシフトレジスタ１１２とスイッチ回路１１４とラッチ回路１１６は、図１に示す走査線駆動回路１１０に備えられている。シフトレジスタ１１２は、転送段ＳＲ_Ｌ１〜ＳＲ_ＬＶにはライン毎のアドレスデータが書き込まれる。スイッチ回路１１４は制御回路１３２からの制御パルスによって制御され、ラッチ回路１１６は制御回路１３２からのラッチパルスによって制御される。
【００４２】
画像を上にずらす場合は、シフトレジスタ１１２の転送段ＳＲ_Ｌ１の出力側は、ラッチ回路１１６の転送段Ｌ_０の入力側に接続される。同様に、転送段ＳＲ_Ｌ２は転送段Ｌ_１に、ＳＲ_Ｌ３は転送段Ｌ_２に接続されると言うように、シフトレジスタ１１２の各転送段に書き込まれているアドレスデータは、ラッチ回路１１６に入力される際に、上にずれるように入力される。このとき、ラッチ回路１１６の転送段Ｌ_Ｖと転送段Ｌ_Ｖ＋１にはある一定の信号が入力される。
【００４３】
また、画像を下にずらす場合には、シフトレジスタ１１２の転送段ＳＲ_Ｌ１の出力側は転送段Ｌ_２の入力側に接続される。同様に、ＳＲ_Ｌ２は転送段Ｌ_３に、ＳＲ_Ｌ３は転送段Ｌ_４に接続されると言うように、シフトレジスタ１１２の各転送段に書き込まれているアドレスデータは、ラッチ回路１１６に入力される際に、下にずれるように入力される。このとき、ラッチ回路１１６の転送段Ｌ_１と転送段Ｌ_０にはある一定の信号が入力される。
【００４４】
同様に、画像を上下にずらさないで表示する場合には、ＳＲ_Ｌ１は転送段Ｌ_１に、ＳＲ_Ｌ２は転送段Ｌ_２に接続され、シフトレジスタ１１２の各転送段に書き込まれているアドレスデータは、ずれることなくラッチ回路１１６に入力される。
【００４５】
上記のようにラッチ回路１１６の各転送段に入力されたアドレスデータは、制御回路１３２からのラッチパルスによって、表示部に入力されるが、実際に有効表示部１０１に入力されるのは、ラッチ回路１１６の転送段Ｌ_１〜転送段Ｌ_Ｖに書き込まれたアドレスデータ部分になる。
【００４６】
図９は、ある画像データをずらすことなく表示した場合の表示例である。タイミング信号ＳＨは信号線駆動回路から出力される画素単位画像データ信号期間で、タイミング信号ＳＶは走査線駆動回路から出力されるアドレス信号期間である。表示部１００では、タイミング信号ＳＨ、ＳＶが立ち上がって重なる部分に例えば白画像（背景は黒画像）が表示されている。
【００４７】
図１０（Ａ）は、画像データを左右方向にのみずらした場合の表示例である。タイミング信号ＳＨは、ずれない場合と左右にずれる場合があり、信号の立ち上がり部分と立ち下りの部分を平均化した形になっている。この例ではタイミング信号ＳＶはずれない。よって、図に示すように、左右に画像がずれて表示される。
【００４８】
図１０（Ｂ）は、画像データを上下方向にのみずらした場合の表示例である。タイミング信号ＳＶは、ずれない場合と上下にずれる場合があり、図１０（Ａ）のタイミング信号ＳＨの時と同様に、信号の立ち上がり部分と立ち下りの部分を平均化した形となっている。この例ではタイミング信号ＳＨはずれない。よって、図に示すように、上下に画像がずれて表示される。
【００４９】
図１１（Ａ）と図１１（Ｂ）は、上下左右に画像をずらした場合の表示例である。この場合は、図１０（Ａ）の場合のタイミング信号ＳＨと、図１０（Ｂ）の場合のタイミング信号ＳＶを組み合せている。図１１（Ａ）の場合に表示されている画像は、画像が上下にずれないで表示されるタイミングに、左右にずれるよう表示した場合である。また、図１１（Ｂ）の場合に表示されている画像は、画像が上下にずれて表示されるタイミングにも、左右にずれるよう表示した場合である。
【００５０】
上記のように、本発明によれば、平面表示装置の外部からの制御信号等を用いることなく、制御回路１３２からの制御信号と、メモリＭＥｘおよび図８に示すような構成の回路によって、画像データの表示を左右および上下の少なくとも１方向にずらすことができる。この事から、比較的容易な構成によって、固定的な画像を表示する際でも、局所的な輝度劣化（焼付き）による画質低下を生じることがない平面表示装置を提供することが可能になり、平面表示装置の短寿命化を防ぐことができる。
【００５１】
また、上記の実施形態で画像を左右にずらす場合は画素単位画像データを１列ずらし、上下にずらす場合にはアドレスデータを１行ずらす場合について説明したが、画像がずれる量及びその方向、タイミングは制御回路１３２によって制御される。また、画像がずれる量については、表示部１００に表示される文字や図が認識できる程度である。
【００５２】
図１２には、周囲のエリアの輝度に対して輝度差が大きいエリア（特定エリア）が存在するか否かを検出する回路の例を示している。この回路の機能は、ソフトウエアによる処理でも実現可能である。画素データは、垂直方向エッジ検出部４００と、水平方向エッジ検出部５００とに供給される。
【００５３】
垂直方向エッジ検出部４００は、ラインメモリ４０１と、減算器４０２と、減算結果の正値に対して閾値を与える閾値回路４０３と、減算結果の負値に対して閾値を与える閾値回路４０４を有する。閾値回路４０３、４０４の出力は、フリップフロップ回路４０５のセット（Ｓ）端子、リセット（Ｒ）端子に供給される。減算器４０２で上下ライン間の差が計算されるので、輝度が大きく変化しているような画像エッジ部分ではフリップフロップ回路４０５からセット出力、又はリセット出力が得られる。このセット出力、リセット出力を監視することで、垂直方向において、輝度が大きく変化しているエリアを識別することが可能である。
【００５４】
水平方向エッジ検出部５００は、画素データメモリ５０１と、減算器５０２と、減算結果の正値に対して閾値を与える閾値回路５０３と、減算結果の負値に対して閾値を与える閾値回路５０４を有する。閾値回路５０３、５０４の出力は、フリップフロップ回路５０５のセット（Ｓ）端子、リセット（Ｒ）端子に供給される。減算器５０２で隣り合う画素間の差が計算されるので、輝度が大きく変化しているような画像エッジ部分ではフリップフロップ回路５０５からセット出力、又はリセット出力が得られる。このセット出力、リセット出力を監視することで、水平方向において、輝度が大きく変化しているエリアを識別することが可能である。
【００５５】
フリップフロップ回路４０５、５０５の出力は、オア回路６０１を介してフレームメモリ６０２に入力される。これにより、フレームメモリ６０２内には、輝度の例えば白領域と黒領域とを区別したデータが蓄積されることになる。この蓄積データを利用して、白領域あるいは黒領域が一定面積以上あるか否かを特定領域検出回路６０３が検出する。例えば、フレームメモリ６０２内で集合している“０”の数、あるいは集合している“１”の数を計数することにより、面積を推定している。
【００５６】
上記のように処理した結果、面積がある一定値以上の白と黒が隣り合う場合には、一定時間ロジック回路１２８及びスイッチ１１４がスイッチング動作を行うための指令信号を出力する。一定時間経過すると、フレームメモリ６０２をクリアし、再度上記のような判定出力を得る。
【００５７】
上記の説明では、垂直方向及び水平方向の画像シフトが同時に行われるものとして、説明した。しかしこれに限らず、垂直方向エッジ検出部４００の出力を用いて、独立して、垂直方向に対する白黒領域のエッジがあるかどうかを判断してもよい。そして、この判断結果を図８のスイッチ１１４の制御に反映させてもよい。この場合、水平方向エッジ検出部５００の出力を用いて、独立して、水平方向に対する白黒領域のエッジがあるかどうかを判断する。そして、この判断結果を図５のロジック回路１２８の制御に反映させてもよい。
【００５８】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の考案を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る平面表示装置の構成例を示す概略図。
【図２】画像データを信号線駆動回路内のラインメモリに書き込むタイミングの一例を説明する図。
【図３】画像をずらすことなく表示する場合の画素単位画像データの流れの一例を説明する概要図。
【図４】画像を左右にずらして表示する場合の画素単位画像データの流れの一例を説明する概要図。
【図５】画像を左右にずらすためのロジック回路の動作例を説明する図。
【図６】画素単位画素データが右にずれる場合のタイミングの一例を説明する図。
【図７】画素単位画像データが左にずれる場合のタイミングの一例を説明する図。
【図８】画像データを上下にずらすための回路の例を示す構成図。
【図９】画像をずらすことなく表示した表示例を示す説明図。
【図１０】画像を左右及び上下にずらして表示した表示例を示す説明図。
【図１１】画像を上下左右にずらして表示した表示例を示す説明図。
【図１２】周囲に対して輝度差が大きな特定エリアを検出するための回路例を示す図。
【符号の説明】
【００６０】
１００…表示部、１１０…走査線駆動回路、１２０…信号線駆動回路、１３０…制御部、１３２…制御回路、１３４…ソースドライバ、ＬＭ…ラインメモリ、１２２…シフトレジスタ、ＭＥｘ…メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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