(57)【要約】【課題】ビット長のカウンタを備えた非同期式シリアルデータ伝送用の集積回路を提供する。【解決手段】本発明は、非同期式シリアルデータ伝送用の集積回路（７）であって、    非同期式シリアルデータ（ｄ）を与える入力端子（３０）と、    該入力端子に与える走査クロック（ａｃｌｋ）によって非同期式シリアルデータ（ｄ）を走査する走査器（５）と、    走査クロック（ａｃｌｋ）のクロック数（ｍ）またはビット長のカウンタクロック（ｘｃｌｋ）の計数によってビット時間を決定するビット長のカウンタ（４）と、を構成するための構造を有する集積回路において、    ビット長のカウンタ（４）のクロック数（ｍ）の可変設定用のビット長端子（３２）が集積回路（７）及び／またはビット長のカウンタ（４）に構成されている集積回路に関する。【選択図】図１
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【特許請求の範囲】
【請求項１】
非同期式シリアルデータ伝送用の集積回路（７）において、
非同期式シリアルデータ（ｄ）を与えるための入力端子（３０）と、
該入力端子に与える走査クロック（ａｃｌｋ）によって非同期式シリアルデータ（ｄ）を走査する走査器（５）と、
所定のクロック数（ｍ）の計数によりビット時間を決定するビット長のカウンタ（４；４１）と、を構成するための構造を備えた集積回路であって、
ビット長のカウンタ（４；４１）のクロック数（ｍ）の可変設定用のビット長端子（３２）が集積回路（７）及び／またはビット長のカウンタ（４）に構成されていることを特徴とする集積回路。
【請求項２】
ビット長のカウンタ（４）が、ビット長端子（３２）を備える設定可能なビット長のカウンタとして構成されている、請求項１に記載の集積回路。
【請求項３】
走査クロック（ａｃｌｋ）またはビット長のカウンタクロック（ｘｃｌｋ）の所定のクロックが、集積されたクロック選択装置（２１）により設定可能な前分周器（２０）のビット長のカウンタ（４）に与えられる、請求項１または２に記載の集積回路。
【請求項４】
前分周器（２３）に走査クロック（ａｃｌｋ）及びクロック数（ｍ）を決定する設定量（ｍｏ）が与えられ、前記設定量（ｍｏ）及び走査クロック（ａｃｌｋ）によって、ビット長のカウンタ（４）に走査クロック（ａｃｌｋ）と相対的に可変設定可能なビットカウンタクロック（ｘｃｌｋ）のクロック数の計数によってビット時間を決定可能にする、ビット長のカウンタ（４１）用のビット長のカウンタクロック（ｘｃｌｋ）を提供する前分周器（２３）が構成されている、請求項１または２に記載の集積回路。
【請求項５】
前分周器（２３）が１つのクロック選択装置（２１）と、設定量（ｍｏ）を入力する１つの設定量入力部（２４）とを有する、請求項４に記載の集積回路。
【請求項６】
前分周器（２３）及びビット長のカウンタ（４；４１）が集積回路（７）の共通の構造ユニット（４０）によって構成さている、請求項３ないし５のいずれか一項に記載の集積回路。
【請求項７】
分配器（２３）が除数量として１／２ｎ（ただし、ｎ＝１、２、３．．．）を有することを特徴とする、請求項３ないし６のいずれか一項に記載の集積回路。
【請求項８】
走査器（５）が独立のクロック（ｓｐ）によって制御されることを特徴とする、請求項３ないし７のいずれか一項に記載の集積回路。
【請求項９】
設定可能なビット長のカウンタ（４；４０）に、非同期式シリアルデータを走査する走査クロック（ａｃｌｋ）と相対的にビット長のカウンタの可変設定のために１つの設定量（ａ、ｍ；ｍｏ）が与えられる、請求項１から８のいずれか一項に記載の集積回路（７）の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の上位概念の特徴によるビット長のカウンタを構成する構造を備える非同期式シリアルデータ伝送用の集積回路もしくはこのような回路の駆動方法に関する。
【背景技術】
【０００２】
それぞれ１台または複数台の送信機及び受信機からなる通信システムにおいて、データはある１つの伝送速度もしくは伝送レートで伝送され、該伝送速度及び伝送レートは１秒毎の伝送ビット数もしくはその逆数、１ビットの時間によって定義される。
【０００３】
ある１つの伝送は、個々のビットが１台の送信機と１台の受信機との間で順々に伝送されるとき、シリアルとして表示される。ある１つの伝送は、該データに加えて送信機と受信機との間で、受信機に個別ビットの同期走査を可能にし得るクロック信号が伝送されないとき、非同期として表示される。非同期式伝送の場合、受信機は対応して伝送開始時に送信された同期化符号を検出し、かつこの符号から後続のデータビットの走査時点を計算する必要がある。そのために受信機は、１つのビットの伝送にかかる持続時間、すなわちビット長を充分正確に設定できなければならない。受信機は一般に独立のクロック発生器もしくはオシレータのクロックの整数に相当するビット長のみを設定することができる。この理由から、受信機は制限された精度でのみ所望の伝送レートを設定できる。この理論的に達成し得る精度は、中でもオシレータの周波数対伝送レート比に依存する。理論的に達成し得る精度Ｇ１は、
Ｇ１＝Ｕ／Ｆ×１００
（式中、Ｇ１は原理的もしくは理論的に達成し得る精度％であり、Ｕは伝送レートＢｉｔ／ｓであり、かつＦはオシレータの周波数Ｈｚである）に従って計算される。
【０００４】
図４は、非同期式伝送のシリアルデータストリームの例示による受信機の構成要素を示す。オシレータ１によって、システムクロックｓｃｌｋは、除数ｎでシステムクロックｓｃｌｋを分割する設定可能な前分周器２＊に与えられる。この設定可能な前分周器２＊は、対応する走査クロックａｃｌｋを受信機３＊に与え、該受信機３＊は構造上の構成要素によって構成される。走査クロックａｃｌｋは、受信機３＊内でいわゆる固定ビット長のカウンタ４＊と走査器５とに与えられる。さらに、走査器５には、走査クロックａｃｌｋによって走査されるシリアルデータｄの順序が与えられる。走査器５は対応するビットレベルｂｌｅｖをビット収集回路６へ出力する。固定ビット長のカウンタは与える走査クロックａｃｌｋを、例えば固定設定値１６によって分割し、対応するビットクロックｂｃｌｋをビット収集回路６へ出力する。ビット収集回路６は、対応する出力信号もしくは受信機の出力部に与えられる出力データｏを発生する。
【０００５】
この種の非同期式シリアルデータｄ用の受信機３＊は、対応してビット時間を一定数の走査クロック、例えばビットあたり８または１６クロックに分割する。走査クロックａｃｌｋは、設定可能の前分周器２＊によってオシレータ１のシステムクロックｓｃｌｋから導き出される。この場合、前分周器２＊によって行われる所望の走査クロックａｃｌｋを提供する分割を設定可能である。しかしながら、ビットあたりのクロック数は、ハードウエアすなわち対応する集積回路の固定ビット長のカウンタ４＊の構造上の構成によって規定されている。前分周器２＊は、一般に整数の除数ｎによってのみロードすることができる。この設定値、ビットあたり一定数のクロック及び前分周器２＊用の整数の除数ｎは、達成し得る精度を制限する。この場合の精度は、ビットあたりのクロック数によって分割されたオシレータ１の周波数対伝送レート比に依存する。達成し得る精度Ｇ２は、
Ｇ２＝（Ｕ×ＴｐＢ）／Ｆ×１００
（式中、Ｇ２は達成し得る精度％であり、Ｕは伝送レートＢｉｔ／ｓであり、ＴｐＢはビットあたりのクロック数、例えば８または１６であり、かつＦはオシレータの周波数Ｈｚである）に相当する。
【０００６】
対応して、ビット長は、前分周器２＊の除数値が１だけ変化されるとき、同様に８もしくは１６オシレータクロックだけ変化される。所望のビット長への近似は、８もしくは１６オシレータクロックのステップでのみ実施でき、これは最悪の場合４もしくは８オシレータクロックだけ誤りのある決定をもたらす。
【０００７】
非特許文献１から、ボーレート発生器が２種類のクロックを提供するために前置された非同期式シリアルデータ伝送用の受信機が知られている。非特許文献２から、２種類のクロックの１つを選択可能である受信機が知られている。これは受信に対して明確な制限を生じる。非特許文献３から、プログラミング可能のボーレート発生器が知られている。非特許文献４から、ボーレートクロック及び受信機リファレンスクロックを発生するプログラミング可能のボーレート発生器が知られている。
【０００８】
上記全ての受信機において、８または１６オシレータクロックの大きいステップ幅が欠点である。これは結果的に、付与されたオシレータ周波数で一定の伝送レートが要求される精度で設定できないことになる。例えば、伝送レートＵ＝２０Ｋｂｉｔ／ｓ、オシレータ周波数Ｆ＝４ＭＨｚ及びビット長ＴｐＢ＝８クロックは、達成し得る精度Ｇ２＝２００００／４００００００×８×１００＝４％を生じる。しかしながら、このようなエラーは多くの適用事例において容認することができない。
【０００９】
この通常８または１６クロックの大きいステップ幅と共に残留する最大のエラーを低減するために、「フラクショナル・プリスケーラ」（ｆｒａｃｔｉｏｎａｌ  ｐｒｅ−ｓｃａｌｅｒ）と呼ばれる方法が使用され、それによって一定の間隔で走査クロックを１オシレータクロックだけ長くまたは短くする前分周器が表示される。それによって、ビットあたり８もしくは１６走査クロックの１つまたは複数が１オシレータクロックだけ長くまたは短くなる。方法技術的に多額の費用のほかに、ハードウエア構造の変更にもコストがかかることが加わる。
【００１０】
別法として、オシレータの出力周波数がそれ以上一定の状態にとどまらず、それぞれ受信機の必要性に応じてより速く、より遅くなるようにオシレータを干渉することが知られている。しかしながら、このような解決策は、別のモジュールが一定のオシレータクロックに指定されたシステムにまたは上述の受信機の２つを異なる伝送レートで作動する必要があり、かつ１つの共通のオシレータクロックによって供給される場合に提供されている。
【非特許文献１】ＡＲＭ  ＰｒｉｍｅＣｅｌｌ  ＵＡＲＴ  （ＰＬＯ１１），  Ｔｅｃｈｎｉｃａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ，  ２００１
【非特許文献２】ＤｅｓｉｇｎＷａｒｅ  ＤＷ＿ａｐｂ＿ｕａｒｔ  Ｄａｔａｂｏｏｋ，  ｃｈａｐｔｅｒ  １：  Ｄｅｓｃｒｉｐｔｉｏｎ  ｏｆ  ＤＷ＿ａｐｂ＿ｕａｒｔ，  ２００３
【非特許文献３】Ｎａｔｉｏｎａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，  ＰＣ１６５５０Ｄ  Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ  ｗｉｔｈ  ＦＩＦＯｓ，  Ｊｕｎｉ  １９９５
【非特許文献４】ＱｕｉｃｋＬｏｇｉｃ  Ｃｏｒｐｏｒａｔｉｏｎ，  Ｏｐｅｎ  Ｓｏｕｒｃｅ  １６５５０  ＵＡＲＴ  Ｃｏｒｅ，  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ  ６９，  ２００２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、択一的な構造を備えた非同期式シリアルデータ伝送用の集積回路を提案することである。
【課題を解決するための手段】
【００１２】
この課題は、請求項１の特徴を有する集積回路もしくは請求項７の特徴を有するこのような集積回路の駆動方法によって解決される。
【００１３】
好ましい実施形態は従属請求項に記載される。
【発明の効果】
【００１４】
それに応じて、非同期式シリアルデータを与える入力端子の構成、該入力端子に与える走査クロックによって非同期式シリアルデータを走査する走査器の構成及び、走査クロックのクロック数またはビット長のカウンタクロックの計数によりビット時間を決定するビット長のカウンタを構成する構造を有する非同期式シリアルデータ伝送用の集積回路が好適であり、ビット長のカウンタのクロック数の可変設定用のビット長端子が集積回路及び／またはビット長のカウンタに構成されている。
【００１５】
特に、ビット長のカウンタがビット長端子を備えた設定可能なビット長のカウンタとして構成された集積回路が好ましい。
【００１６】
特に、走査クロックが集積されたクロック選択装置により設定可能の前分周器のビット長のカウンタに与えられる集積回路が好ましい。
【００１７】
別の実施形態に従って、特に前分周器に走査クロック及びクロック数を決定する設定量が与えられる集積回路が好ましく、設定量及び走査クロックによって、ビット長のカウンタに走査クロックと相対的に可変設定可能なビットカウンタクロックのクロック数の計数によってビット時間を決定可能にする、ビット長のカウンタ用のビット長のカウンタクロックを提供する前分周器が構成されている。この場合、前分周器がクロック選択装置と、設定量を入力する設定量入力部とを有する集積回路が特に好ましい。この場合、特に前分周器及びビット長のカウンタが集積回路の共通の構造ユニットによって構成された集積回路が好ましい。
【００１８】
本発明によると、特に設定可能なビット長のカウンタに、非同期式シリアルデータを走査する走査クロックと相対的にビット長のカウンタの可変設定のために１つの設定量が与えられるような集積回路の駆動方法が好ましい。
【００１９】
上記従来の技術と比較して、好適に設定可能の前分周器及び固定ビット長のカウンタが１つの設定可能なビット長のカウンタにまとめられる構造が提供される。それによって、所望のビット長をオシレータクロックステップで設定することができる。
【００２０】
それによって、好適にビット長がより小さいステップで、かつそれによってより正確に設定可能である。さらに、走査器がより高い周波数での作動を可能にし、したがって、同期化符号がシリアルデータストリームの開始時により高い解像度で走査され、かつそれによってより速く検出することができる。もう１つの長所は、必要であれば多重走査によってデータ入力部に生じる遅延は、該遅延が通常の方式に比べて最大８分の１または１６分の１のみになるので、もはやそれほど重要にならないことにある。
【００２１】
この構想の転換を好適に集積回路内部の対応する構造形成の形態に転換できるだけでなく、互いに接続される個々の構造上の構成要素として独立の個々の回路構成要素の好適な提供によっても転換できる。例えば、クロック選択装置を備えた設定可能の前分周器及び固定ビット長のカウンタを共通の構成要素として提供することができ、他方、走査器及びビット収集回路が１つまたは複数の別の独立の構成要素として提供される。
【００２２】
以下、図面を利用して、実施例をより詳しく説明する。
【発明を実施するための最良の形態】
【００２３】
図１から明らかなように、簡素に図示した基本原理による好ましい受信機回路は、好適に集積回路によって転換された種々の個別の構成要素からなる。
【００２４】
オシレータ１からシステムクロックｓｃｌｋが提供され、システムクロックｓｃｌｋを設定可能の除数ｎによって分割する設定可能の前分周器２に与えられる。設定可能の前分周器２は、対応して発生された本来の受信機３に与えられる走査クロックａｃｌｋを出力する。設定可能の前分周器２は、特に簡単な実施形態に従って、省くこともできる任意の構成要素である。
【００２５】
受信機３は、必要であればその他の常用の構成要素のほかに、走査クロックａｃｌｋが与えられた設定可能なビット長のカウンタ４を有する。設定可能なビット長のカウンタ４は、１つのビットクロックｂｃｌｋを出力するために、設定可能の除数ｍを利用して走査信号ａｃｌｋを分割する。除数ｍは、最も簡単な実施形態に従って、ある１つのビット時間を決定するために、ビット長のカウンタ４によって計数される走査クロックａｃｌｋのクロック数ｍに相当する。除数もしくは数ｍは、それぞれ必要に応じて設定することができ、その結果、ビット長のカウンタ４は、あるビット時間の決定に対して設定可能である。
【００２６】
受信機３は、さらに同様に走査クロックａｃｌｋが与えられる走査器５を含む。走査器５に、さらに走査クロックａｃｌｋによって走査される対応する入力端子を介して非同期式シリアルデータｄが与えられている。走査器５は自体公知の方法で１つのビットレベルｂｌｅｖを出力する。
【００２７】
受信機３は、さらにビット収集回路６の入力部に走査器５のビットレベルｂｌｅｖと、設定可能なビットカウンタ４のビットクロックｂｃｌｋとが与えられるビット収集回路を有する。該ビット収集回路は、同様に自体公知の方法で受信機３の出力部に与えられる対応する出力信号もしくは出力するべきデータｏを発生する。
【００２８】
受信機３は、好ましくは対応する集積回路の構造によって構成され、集積回路は走査クロックａｃｌｋ及びシリアル非同期データｄを与えならびに対応してビット収集回路６から提供されたデータｏを与える常法の内部端子を有する。このような実施形態における設定可能なビット長のカウンタ４は、対応して設定可能の前分周器及び公知の固定ビット長のカウンタを、設定可能なビット長のカウンタ４を提供するためにまとめた形態で含む。それによって、走査クロックａｃｌｋとして直接オシレータクロックｓｃｌｋが付加的な任意に設定可能の前分周器２を迂回して与えられるとき、所望のビット長をオシレータクロックステップで設定することができる。
【００２９】
図２は、本来の受信機３が再び特に図２記載の構成要素を有する集積回路７のもう１つの実施形態を示す。受信機３は、設定可能なビット長のカウンタ４と走査器５とを含み、それらに走査クロックａｃｌｋが与えられる。データ端子３０を介して、走査器５に非同期式シリアルデータｄが与えられる。除数もしくはビット長のカウンタ４のクロック数ｍは、ビット長のカウンタ４用のビット長端子３２を介して提供される。ビット長のカウンタ４のビットクロックｂｃｌｋ及び走査器５のビットレベルｂｌｅｖは、再びデータｏをデータ出力部３１に提供するビット収集回路６に与えられる。
【００３０】
図示した受信機３に、好ましい前分周器２が前置されている。前分周器２は、オシレータ１から提供されたシステムクロックｓｃｌｋを与えるクロック入力部１０を有する。クロック入力部１０のクロックは、多数の前後に接続されたクロックレート分周器２０からなる簡単なクロックレート分周器連鎖に与えられる。例えば、１６ＭＨｚを有するシステムクロックｓｃｌｋは、第１クロックレート分周器２０によって８ＭＨｚに、第２クロックレート分周器２０によって４ＭＨｚ等に分割される。各クロックレート分周器は、対応するクロック信号を、システムクロックｓｃｌｋも非分割形態で与えられるクロック選択装置２１に与える。さらに、クロック選択装置に１つの選択信号ａを１つの選択入力部２２を介して与える。設定可能の量を表す選択信号ａを利用して、クロック選択装置が走査クロックａｃｌｋとして受信機３用に提供される対応するクロック信号を選択する。それによって受信機に、拡張されたクロック選択と共により大きいバンド幅を可能にする任意の前分周器２が前置されている。ここで再度注記しておくが、除数として１／２ｎは特に簡単に回路技術的に実現できる特殊ケースである。
【００３１】
図３は、集積された設定可能の前分周器２３を備えた集積回路配列７の構造を有するもう１つの実施形態を示す。前分周器２３は、構造に関して図２の前分周器２に相当し、クロック入力部１０を介して、例えば直接的にまたはもう１つの前置された分周器を介してオシレータ１から生じる走査クロックａｃｌｋが与えられる分周器２０を備えた分周器連鎖を含む。この走査クロックａｃｌｋならびにクロックレート分周器２０の個々のステップクロックは、クロック選択装置２１に与えられる。クロック選択装置２１に、さらに１つの選択信号もしくは１つの設定量ｍｏが対応する入力部２４を介して与えられる。それによって、前分周器２３は、与えられる設定量ｍｏに応じてビット長のカウンタクロックｘｃｌｋを出力する。
【００３２】
ビット長のカウンタクロックｘｃｌｋは、設定可能なビット長のカウンタとしてまたは図示したように固定ビット長のカウンタ４１として構成されたビット長のカウンタ４１に与えられる。ビット長のカウンタ４１は、再び１つのビットクロックｂｃｌｋをビット収集回路６に出力する。
【００３３】
前分周器２３に供給される走査クロックａｃｌｋは、さらにそれに依存しない走査器５に与えられる。走査器５のもう１つの入力部に、再び非同期式シリアルデータｄが入力端子３０を介して与えられる。走査器５はビットレベルｂｌｅｖをビット収集回路６に出力し、これは再び自体公知の方法で対応するデータｏが出力端子３１で提供される。分周器をビット長のカウンタ４１に集積したことによって、走査器５は従来の回路よりも高いクロックを得る。
【００３４】
この回路配列において、ビット長のカウンタが実効性のあるかつ設定可能の分割１／ｍを与える走査クロックａｃｌｋと設定量ｍｏとに応じて提供するように、前分周器２３及びビット長のカウンタ４１が駆動される。この場合、前分周器２３及びビット長のカウンタ４１が１つの構造ユニット４０を集積回路７の中に構成し、他方、走査器５及びビット収集回路６は、集積回路７の別の構造上の構成要素によって、または独立の構成要素によって構成される。この場合、全構成要素は独立の構造群もしくはＩＧ群として構成することができる。
【図面の簡単な説明】
【００３５】
【図１】非同期式シリアルデータ用の簡単な受信機回路である。
【図２】非同期式シリアルデータの受信用の、別の例示による受信機回路である。
【図３】非同期式シリアルデータの受信用の、さらに別の例示による受信機回路である。
【図４】従来の技術による受信機回路である。
【図１】
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【図２】
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【図３】
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【図４】
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