(57)【要約】【課題】メモリセル部と周辺ロジック部とにおいて、ゲート電極の高さが等しい半導体装置及びその製造方法を提供する。【解決手段】本発明の１態様による半導体装置は、メモリ装置及びロジック装置を具備する半導体装置であって、前記メモリ装置は、半導体基板上に形成された第１のゲート絶縁膜を介して形成された第１の導電体膜と、前記第１の導電体膜上に電極間絶縁膜を介して形成された第２の導電体膜とを具備する第１のゲート電極を具備し、前記ロジック装置は、前記半導体基板上に形成された第２の絶縁膜を介して形成された第２のゲート電極を具備し、前記第２のゲート電極は、第２の導電膜上に形成された第３の導電体膜を含み、前記第１のゲート電極と同等の高さを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリ装置及びロジック装置を具備する半導体装置であって、
前記メモリ装置は、
半導体基板上に形成された第１のゲート絶縁膜を介して形成された第１の導電体膜と、
前記第１の導電体膜上に電極間絶縁膜を介して形成された第２の導電体膜と
を具備する第１のゲート電極を具備し、
前記ロジック装置は、
前記半導体基板上に形成された第２の絶縁膜を介して形成された第２のゲート電極を具備し、
前記第２のゲート電極は、第２の導電膜上に形成された第３の導電体膜を含み、前記第１のゲート電極と同等の高さを有する
ことを特徴とする、半導体装置。
【請求項２】
前記メモリ装置は、フラッシュメモリであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ロジック装置は、前記メモリ装置の周囲を囲んで配置されることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記ロジック装置は、高耐圧トランジスタ及び低耐圧トランジスタを含むことを特徴とする、請求項１ないし３に記載の半導体装置。
【請求項５】
半導体基板上にメモリセル領域及びロジック領域を形成する工程と、
前記半導体基板上に第１のゲート絶縁膜を介して第１の導電体膜を堆積する工程と、
前記第１の導電体膜を短冊状にパターニングする工程と、
前記第１の導電体膜上に電極間絶縁膜を形成する工程と、
前記ロジック領域の前記電極間絶縁膜、第１の導電体膜及び第１のゲート絶縁膜を除去する工程と、
前記ロジック領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記半導体基板上方の全面に第２の導電体膜を堆積する工程と、
前記第２の導電体膜上に第３の導電体膜を堆積する工程と、
少なくとも前記メモリセル領域の前記第３の導電体膜を除去して平坦にする工程と、
前記メモリセル領域にメモリセルゲート電極を及びロジック領域にトランジスタのゲート電極をパターニングにより形成する工程と、
前記メモリセルゲート電極及びトランジスタのゲート電極をマスクとして前記半導体基板にソース／ドレインを形成する工程と
を具備することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、不揮発性半導体記憶装置を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリ回路と周辺ロジック回路とを含む混載型半導体装置、特に、２層のゲート電極構造を有する不揮発性メモリを含む混載型半導体装置では、メモリセル部と周辺ロジック部とにおけるゲート電極の高さの差異が、半導体装置のさらなる微細化に際して問題になってきている。
【０００３】
従来の混載型半導体装置は、例えば、特許文献１に開示されている。この半導体装置の不揮発性メモリセル部のゲート電極は、フローティングゲート電極とコントロールゲート電極との２層ゲート構造である。一方、周辺ロジック部のゲート電極は、１層ゲート構造であり、メモリセル部よりも低い。このようにメモリセル部と周辺ロジック部とにおいてゲート電極の高さに差異がある半導体装置では、例えば、リソグラフィ、ＣＭＰ（chemical mechanical polishing）のような製造プロセスにおいて問題が生じる。一例として、リソグラフィ工程において、例えば、レジスト膜厚の塗布むら、段差による焦点ズレ、リソグラフィ加工を領域毎に分離して行う必要がある等の問題がある。
【０００４】
ゲート電極の段差を解消した半導体装置が、特許文献２に開示されている。この半導体装置では、周辺ロジック部のゲート電極にフラッシュメモリのメモリセルと類似のゲート電極構造を使用している。この装置では、フラッシュメモリのメモリセルのフローティングゲート電極とコントロールゲート電極と同じ電極層を接続させて周辺ロジック部のゲート電極を形成している。フローティングゲート電極を形成する電極層を周辺ロジック部のゲート電極として用いるため、不純物のドーピング、コントロールゲート電極とのコンタクトの形成、ゲート電極の加工等を追加して行う必要がある。このために、製造プロセスが煩雑になる、あるいは困難になる等の問題点がある。さらに、この電極層にドープできる不純物は、例えば、ｎ型に限定されるため、ｐチャネルトランジスタの性能を向上させることが困難である。
【特許文献１】特開平８−３０６８８８
【特許文献２】特開２００２−１７６１１４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセル部と周辺ロジック部において、ゲート電極の高さが等しい半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の１態様による半導体装置は、メモリ装置及びロジック装置を具備する半導体装置であって、前記メモリ装置は、半導体基板上に形成された第１のゲート絶縁膜を介して形成された第１の導電体膜と、前記第１の導電体膜上に電極間絶縁膜を介して形成された第２の導電体膜とを具備する第１のゲート電極を具備し、前記ロジック装置は、前記半導体基板上に形成された第２の絶縁膜を介して形成された第２のゲート電極を具備し、前記第２のゲート電極は、第２の導電膜上に形成された第３の導電体膜を含み、前記第１のゲート電極と同等の高さを有する。
【０００７】
本発明の他の１態様による半導体装置の製造方法は、半導体基板上にメモリセル領域及びロジック領域を形成する工程と、前記半導体基板上に第１のゲート絶縁膜を介して第１の導電体膜を堆積する工程と、前記第１の導電体膜を短冊状にパターニングする工程と、前記第１の導電体膜上に電極間絶縁膜を形成する工程と、前記ロジック領域の前記電極間絶縁膜、第１の導電体膜及び第１のゲート絶縁膜を除去する工程と、前記ロジック領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、前記半導体基板上方の全面に第２の導電体膜を堆積する工程と、前記第２の導電体膜上に第３の導電体膜を堆積する工程と、少なくとも前記メモリセル領域の前記第３の導電体膜を除去して平坦にする工程と、前記メモリセル領域にメモリセルゲート電極を及びロジック領域にトランジスタのゲート電極をパターニングにより形成する工程と、前記メモリセルゲート電極及びトランジスタのゲート電極をマスクとして前記半導体基板にソース／ドレインを形成する工程とを具備する。
【発明の効果】
【０００８】
本発明により、メモリセル部と周辺ロジック部において、ゲート電極の高さが等しい半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１０】
本発明の実施形態によれば、半導体装置は、メモリセル部と周辺ロジック部とを具備し、周辺ロジック部のトランジスタのゲート電極は、メモリセル部のゲート電極とほぼ等しい高さを有する。ここで、メモリセル部は、例えば、フラッシュメモリのような不揮発性記憶装置を含み、少なくとも２層の電極構造を有する。
【００１１】
本発明の１実施形態による半導体装置１００の平面レイアウトの一例を図１に示す。半導体装置１００は、フラッシュメモリを含むメモリセル部（ＭＣ）及び高耐圧トランジスタ部（ＨＶ）及び低耐圧トランジスタ部（ＬＶ）を含む周辺ロジック部（ＬＧ）を具備する。高耐圧トランジスタ部（ＨＶ）は、メモリセル部（ＭＣ）を囲んで配置され、フラッシュメモリの動作に必要な高電圧をメモリセル部（ＭＣ）に供給する。低耐圧トランジスタ部（ＬＶ）は、論理演算等を実行し、好ましくはＣＭＯＳで構成される。メモリセル部（ＭＣ）と周辺ロジック部（ＬＧ）のゲート電極は、互いにほぼ等しい高さに形成される。ここで、メモリセル部（ＭＣ）のゲート電極とその周囲を囲み隣接する高耐圧トランジスタ部（ＨＶ）のゲート電極との高さをほぼ等しく形成することが、特に重要である。
【００１２】
（第１の実施形態）
本発明の第１の実施形態の半導体装置は、周辺ロジック部のゲート電極の高さがメモリセル部のゲート電極の高さとほぼ等しくなるように周辺ロジック部に導電体膜を追加した半導体装置及びその製造方法である。
【００１３】
本実施形態の半導体装置１００のゲート電極断面構造の一例を図２に示す。図において、ＭＣはメモリセル領域、ＬＧは周辺ロジック領域、ＨＶは高耐圧トランジスタ領域、ＬＶは低耐圧トランジスタ領域をそれぞれ表す。低耐圧トランジスタ領域の添え字ｐ及びｎは、それぞれｐチャネル領域及びｎチャネル領域を表す。周辺ロジック領域（ＬＧ）は、高耐圧トランジスタ領域（ＨＶ）と低耐圧トランジスタ領域（ＬＶ）との両者を含む。
【００１４】
図示された本実施形態の半導体装置１００の例では、メモリセル領域（ＭＣ）のメモリセルのゲート電極ＧＥｍは、第１の導電性膜１４からなるフローティングゲート電極及び第２の導電性膜２２からなるコントロールゲート電極を含み、周辺ロジック領域（ＬＧ）のトランジスタのゲート電極（ＧＥｈ、ＧＥｌ−ｎ、ＧＥｌ−ｐ）は、第１の導電性膜１４とほぼ同じ厚さを有する第３の導電性膜２４と第２の導電性膜２２とを含む。このようにそれぞれのゲート電極を形成することによって、両者の領域のゲート電極は、ほぼ等しい高さに形成される。
【００１５】
本実施形態による半導体装置の製造方法の一例を図３に示した工程断面図を参照して説明する。
【００１６】
図示しないが、まず、半導体基板１０、例えば、シリコン基板に、メモリセル領域（ＭＣ）、周辺ロジック領域（ＬＧ）の各領域を構成するウェル及び素子分離を形成する。素子分離は、例えば、ＳＴＩ（Shallow Trench Isolation）又はＬＯＣＯＳ（Local Oxidation of Silicon）によって形成することができる。
【００１７】
図３（ａ）を参照して、半導体基板１０の全面に第１のゲート絶縁膜１２、例えば、シリコン酸化膜（ＳｉＯ２膜）を熱酸化により形成する。第１のゲート絶縁膜１２は、フラッシュメモリのゲート絶縁膜（トンネル絶縁膜）として機能する。第１のゲート絶縁膜１２上に第１の導電性膜１４を堆積する。第１の導電性膜１４は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成したポリシリコン膜を使用することができ、後にフローティングゲート電極にパターニングされる。第１の導電性膜１４の厚さは、例えば、６０ｎｍである。第１の導電性膜１４にはｎ型の不純物、例えば、リン（Ｐ）がドープされる。
【００１８】
次に、メモリセル領域（ＭＣ）の第１の導電性膜１４を短冊状にパターニングする。短冊状のパターンは、図３（ａ）の紙面に平行な方向に長く形成される。その後、全面に電極間絶縁膜１６を堆積する。電極間絶縁膜１６は、例えば、厚さ１５ｎｍのＳｉＯ２膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／ＳｉＯ２膜を積層したＯＮＯ膜を使用することができる。電極間絶縁膜１６は、パターニングされた第１の導電性膜１４の上面だけでなく側面にも形成される。
【００１９】
図３（ｂ）を参照して、周辺ロジック領域（ＬＧ）の電極間絶縁膜１６、第１の導電性膜１４及び第１のゲート絶縁膜を除去する。高耐圧トランジスタ領域（ＨＶ）に第２のゲート絶縁膜１８、低耐圧トランジスタ領域（ＬＶ）に第３のゲート絶縁膜２０をそれぞれ形成する。第２及び第３のゲート絶縁膜は、例えば、それぞれ１８ｎｍ及び３ｎｍの膜厚のＳｉＯ２膜である。
【００２０】
次に、メモリセル領域（ＭＣ）の電極間絶縁膜１６上及び周辺ロジック領域（ＬＧ）の第２及び第３のゲート絶縁膜１８，２０上の全面に第２の導電性膜２２を堆積する。第２の導電性膜２２は、第１の導電性膜１４と同様に、例えば、ＣＶＤで堆積したポリシリコン膜を使用できる。メモリセル領域（ＭＣ）、高耐圧トランジスタ領域（ＨＶ）及びｎチャネル低耐圧トランジスタ領域（ＬＶ−ｎ）の第２の導電性膜２２には、ｎ型不純物、例えば、リン（Ｐ）、ヒ素（Ａｓ）がドープされ、ｐチャネル低耐圧トランジスタ領域（ＬＶ−ｐ）の第２の導電性膜２２ｐには、ｐ型不純物、例えば、ホウ素（Ｂ）がドープされる。
【００２１】
第２の導電性膜２２を堆積した後では、図３（ｂ）に示されたように、メモリセル領域（ＭＣ）と周辺ロジック領域（ＬＧ）との間で、ほぼ第１の導電性膜１４の厚さに相当する段差がある。
【００２２】
そこで、図３（ｃ）に示したように、周辺ロジック領域（ＬＧ）にだけ、第１の導電性膜１４の膜厚と同じ膜厚の第３の導電性膜２４を形成して、上記の段差を実質的に平坦化する。具体的には、全面に第３の導電性膜２４を堆積する。第３の導電性膜２４は、第１及び第２の導電性膜１４、２２と同様に、例えば、ＣＶＤで堆積したポリシリコン膜を使用できる。メモリセル領域（ＭＣ）の第３の導電性膜２４を、選択的に除去する。第３の導電性膜２４にも、第２の導電性膜と同じｎ型又はｐ型の不純物がドープされる。
【００２３】
このようにして、メモリセル領域（ＭＣ）と周辺ロジック領域（ＬＧ）において積層された導電性膜の高さを実質的に同じにすることができる。特に、次のリソグラフィの加工において重要な、メモリセル領域（ＭＣ）とその周囲に隣接する高耐圧トランジスタ領域（ＨＶ）との段差を無くすことができる。厳密に見れば、高耐圧トランジスタ領域（ＨＶ）と低耐圧トランジスタ領域（ＬＶ）とで、第２のゲート絶縁膜１８と第３のゲート絶縁膜２０との膜厚差（約１５ｎｍ）の段差が生じるが、この程度の段差であれば、製造プロセスにおいて問題を生じない。
【００２４】
その後、ゲート電極ＧＥｍ、ＧＥｈ、ＧＥｌをリソグラフィ及びエッチングによりパターニングする。このパターニングの際に、メモリセル領域（ＭＣ）と隣接する高耐圧トランジスタ領域（ＨＶ）との間に段差がないため、全体が均一な厚さのレジスト膜を形成できる。したがって、メモリセル領域（ＭＣ）内部では、微細で一様なパターニングが可能になる。従来は、メモリセル領域（ＭＣ）と高耐圧トランジスタ領域（ＨＶ）との間に段差があったため、メモリセル領域（ＭＣ）の周辺でレジスト膜が厚くなり、メモリセル領域（ＭＣ）内で一様な寸法のパターニングができなかった。このようにして形成したメモリセル部、すなわちフラッシュメモリのゲート電極ＧＥｍは、第１のゲート絶縁膜１２、第１の導電性膜からなるフローティングゲート電極１４、電極間絶縁膜１６、及び第２の導電性膜１６からなるコントロールゲート電極２２により構成される。高耐圧トランジスタのゲート電極ＧＥｈは、第２のゲート絶縁膜１８、第２及び第３の導電性膜から構成される。低耐圧トランジスタのゲート電極ＧＥｌは、第３のゲート絶縁膜２０、第２及び第３の導電性膜から構成される。第１の導電性膜と第３の導電性膜とはほぼ等しい厚さを有するため、全てのゲート電極ＧＥは、ほぼ同じ高さに形成される。
【００２５】
次に、各ゲート電極ＧＥにサイドウォール絶縁膜２６を形成する。そして、ゲート電極ＧＥｍ、ＧＥｈ、ＧＥｌ及びサイドウォール絶縁膜２６をマスクとして半導体基板１０に、例えば、イオン注入により、例えば、ヒ素（Ａｓ）又はホウ素（Ｂ）をドーピングして、各ソース／ドレイン２８ｍ、２８ｈ、２８ｌ−ｎ、２８ｌ−ｐを形成する。このようにして、図２に示した本実施形態の半導体装置１００のゲート電極構造を形成することができる。
【００２６】
さらに、多層配線等の半導体装置に必要な工程を行って、本実施形態の半導体装置１００を完成することができる。
【００２７】
上記に説明したように、本実施形態によって、メモリセル領域（ＭＣ）と周辺ロジック領域（ＬＧ）とにおいてゲート電極ＧＥの高さを実質的に同じ高さに形成した、半導体記憶装置を混載した半導体装置及びその製造方法が実現される。ゲート電極を同じ高さに形成することで、特に、リソグラフィ工程におけるパターニングが容易になり、加工マージンを小さな値に設定することが可能になる。さらに、高さの異なるそれぞれの領域毎に行っていたパターニング等の加工を同時に行うことができ、製造工程を簡略化することが可能になる。
【００２８】
したがって、本実施形態によって、周辺トランジスタの高速性を維持しつつ、プロセス加工上のマージンを確保し、製造工程を簡略化することを可能にする半導体装置及びその製造方法が提供される。
【００２９】
（第２の実施形態）
本発明の第２の実施形態は、メモリセル領域と周辺ロジック領域とにおいてゲート電極の高さをほぼ等しく形成するために、平坦化プロセスを用いて異なる高さの複数のゲート電極構造を平坦化した半導体記憶装置を混載した半導体装置及びその製造方法である。
【００３０】
本実施形態の半導体装置２００のゲート電極構造は、一例を図４に示したように、周辺ロジック領域（ＬＧ）のゲート電極ＧＥｈ、ＧＥｌの高さが、メモリセル領域（ＭＣ）のゲート電極ＧＥｍと等しくなるように、周辺ロジック領域（ＬＧ）に第３の導電性膜を形成したものである。第３の導電性膜２４は、初めに厚く堆積して、平坦化プロセス、例えば、ＣＭＰ、エッチバックにより平坦化することができる。
【００３１】
次に、図５を参照して、本実施形態の半導体装置２００の製造方法の一例を簡単に説明する。
【００３２】
第３の導電性膜２４の堆積までは、第１の実施形態とほぼ同様であるため説明を省略する。相違点は、図５（ａ）に示したように、第３の導電性膜２４を第１の実施形態よりも厚く堆積することである。すなわち、高耐圧トランジスタ領域（ＨＶ）及び低耐圧トランジスタ領域（ＬＶ）における堆積直後の第３の導電性膜２４の表面が、メモリセル領域（ＭＣ）の第２の導電性膜２２の表面の高さよりも高くなることである。
【００３３】
その後、図５（ｂ）に示したように、メモリセル領域（ＭＣ）の第２の導電性膜２２表面の高さまで、第３の導電性膜２４を平坦化プロセス、例えば、ＣＭＰ、エッチバックにより除去して平坦化する。すなわち、第３の導電性膜２４の厚さは、各領域間でゲート電極の高さが等しくなるように調節される。このようにして、メモリセル領域（ＭＣ）と周辺ロジック領域（ＬＧ）の段差を無くすことができる。
【００３４】
そして、ゲート電極ＧＥｍ、ＧＥｈ、ＧＥｌをリソグラフィ及びエッチングによりパターニングする。このパターニングの際に、第１の実施形態と同様に、メモリセル領域（ＭＣ）とその周囲に隣接する高耐圧トランジスタ領域（ＨＶ）との間に段差がないため、メモリセル領域（ＭＣ）内部では、微細で一様なパターニングが可能になる。形成されたメモリセル部のフラッシュメモリのゲート電極ＧＥｍは、第１のゲート絶縁膜１２、第１の導電性膜からなるフローティングゲート電極１４、電極間絶縁膜１６、及び第２の導電性膜１６からなるコントロールゲート電極２２を含むように形成される。高耐圧トランジスタのゲート電極ＧＥｈは、第２のゲート絶縁膜１８、第２の導電性膜及び第３の導電性膜２２，２４から構成される。低耐圧トランジスタのゲート電極ＧＥｌは、第３のゲート絶縁膜２０、第２及び第３の導電性膜２２，２４から構成される。このようにして、全てのゲート電極ＧＥｍ、ＧＥｈ、ＧＥｌは、同じ高さに形成される。
【００３５】
さらに、ゲート電極ＧＥのサイドウォール絶縁膜２６の形成、ソース／ドレイン２８ｍ、２８ｈ、２８ｌ−ｎ、２８ｌ−ｐの形成、等を行って、図４に示した本実施形態の半導体装置２００のゲート電極構造を形成することができる。
【００３６】
その後、多層配線等の半導体装置に必要な工程を行って、本実施形態の半導体装置を完成することができる。
【００３７】
上記に説明したように、本実施形態によって、メモリセル領域（ＭＣ）と周辺ロジック領域（ＬＧ）とにおいてゲート電極ＧＥの高さを実質的に同じ高さに形成した、半導体記憶装置を混載した半導体装置及びその製造方法を提供することができる。
【００３８】
したがって、第１の実施形態と同様に、本実施形態によっても、周辺トランジスタの高速性を維持しつつ、プロセス加工上のマージンを確保し、製造工程を簡略することが可能になる。
【００３９】
上記の実施形態では、半導体装置の全ての領域においてゲート電極の高さがほぼ等しくなるように形成した。しかし、少なくとも最も微細加工が要求されるメモリセル領域（ＭＣ）を囲み隣接して配置された高耐圧トランジスタ領域（ＨＶ）のゲート電極ＧＥｈの高さをメモリセル領域（ＭＣ）のゲート電極ＧＥｍとほぼ等しく形成することによって、メモリセル領域（ＭＣ）の加工精度が低下することを防止できる。
【００４０】
上記の実施形態は、フラッシュメモリを例に、半導体記憶装置を混載した半導体装置を説明してきたが、半導体記憶装置は、フラッシュメモリに限定されることなく、２層のゲート電極構造を有する半導体記憶装置、例えば、ＥＥＰＲＯＭ、にも適用することができる。
【００４１】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の１実施形態による半導体装置の平面レイアウト図の一例である。
【図２】図２は、本発明の第１の実施形態による半導体装置のゲート電極断面構造の一例を示す図である。
【図３】図３（ａ）から（ｃ）は、本発明の第１の実施形態による半導体装置の製造方法の一例を説明するために示す工程断面図である。
【図４】図４は、本発明の第２の実施形態による半導体装置のゲート電極断面構造の一例を示す図である。
【図５】図５（ａ）、（ｂ）は、本発明の第２の実施形態による半導体装置の製造方法の一例を説明するために示す工程断面図である。
【符号の説明】
【００４３】
ＭＣ…メモリセル領域，ＬＧ…周辺ロジック領域，ＨＶ…高耐圧トランジスタ領域，ＬＶ…低耐圧トランジスタ領域，ＧＥ…ゲート電極，１０…半導体基板，１２，１８，２０…ゲート絶縁膜，１４，２２，２４…導電体膜，１６…電極間絶縁膜，２６…サイドウォール絶縁膜，２８…ソース／ドレイン，１００，２００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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