(57)【要約】【課題】メモリマクロ内のフューズデータ転送経路を分岐させ、同時に駆動される転送経路を低減し、転送経路の消費電力を低減する。【解決手段】メモリマクロへリダンダンシなどのフューズデータを転送・ラッチする機能を有する半導体メモリにおいて、フューズボックス２０は、データ転送用クロックCLKを発生するクロック発生回路２１と、フューズデータをラッチし、転送用クロックを受けてフューズデータをシリアルに転送する複数のフューズデータラッチ回路２２と、転送用クロックをカウントし、所定数のカウントによりカウントアップ信号を生成するクロックカウンタ２３とを有する。メモリマクロ１０は、クロックカウンタで生成されるカウントアップ信号に基づいて生成される分岐制御信号を受けて制御され、フューズボックスから転送されるフューズデータおよび転送用クロックを複数の転送経路１２１，１２２へ分岐させる分岐制御回路１１を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリマクロと、前記メモリマクロへ転送するためのフューズデータを不揮発性記憶素子に記憶したフューズボックスとを具備し、
前記フューズボックスは、データ転送用クロックを発生するクロック発生回路と、前記フューズデータをラッチし、前記転送用クロックを受けてフューズデータをシリアルに転送する複数の第１のフューズデータラッチ回路と、前記転送用クロックをカウントし、所定数のカウントによりカウントアップ信号を生成するクロックカウンタとを具備し、
前記メモリマクロは、前記カウントアップ信号に基づいて生成される分岐制御信号により制御され、前記フューズボックスから転送されるフューズデータおよび転送用クロックを複数の転送経路へ分岐させる分岐制御回路を具備する
ことを特徴とする半導体記憶装置。
【請求項２】
前記分岐制御回路は、ステージが等しい少なくとも２つの転送経路を択一的に選択する機能を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数の転送経路はステージが異なる転送経路を有し、前記分岐制御回路は前記各ステージ毎に設けられており、
前記各ステージに設けられた分岐制御回路は、前記分岐制御信号の一回目のトグルを受けると、データを当該ステージの転送経路へ転送し、下位ステージには転送しない第１の機能を有し、
最終ステージ以外の各ステージに設けられた分岐制御回路は、前記分岐制御信号の二回目のトグルを受けると、データを下位ステージの分岐制御回路へ転送する第２の機能を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記各転送経路は、前記分岐制御回路から分岐される前記転送用クロックを受けてフューズデータをシリアルに転送する複数の第２のフューズデータラッチ回路を具備し、
前記クロックカウンタは、前記各転送経路に含まれる前記第２のフューズデータラッチ回路と同数のカウントにより前記カウントアップ信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリマクロは複数の救済単位に分割されており、
前記フューズデータラッチ回路群は、前記メモリマクロ内の救済単位毎に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にフューズデータの転送を行うメモリにおけるフューズデータ転送方法に関するもので、例えばダイナミック型メモリに使用されるものである。
【背景技術】
【０００２】
半導体メモリ装置において使用するフューズデータには、リダンダンシ用フューズデータの他に、内部電源や内部タイミングを調整するトリミング用フューズデータや、半導体メモリの製造履歴であるチップIDなどがある。これらのフューズデータは、メモリの出荷テスト時に光学的もしくは電気的に切断されるオプティカルフューズ（以下、o-fuse）もしくはエレクトリカルフューズ（以下、e-fuse）に不揮発性の情報として記憶される。
【０００３】
前記o-fuseはメタル等で作られており、レーザーなどを用いて切断されるので、o-fuseの近傍や上下層には配線を通すことができず、配線が効率的に行えない。即ち、例えば、メモリマクロの他にメモリコントローラやMPU など様々な回路が混載された混載メモリでは、各回路を接続する配線は一般的に面積の大きいメモリ上を通過させたい場合が多々ある。しかし、メモリマクロ上にo-fuseが散らばって配置してあると、メモリマクロ上の通過配線に規制が生じてしまい、混載メモリ全体としての配線が効率的に行えなくなってしまう。
【０００４】
そこで、最近、o-fuseやe-fuseをメモリマクロ内には配置せずにメモリマクロ外に一箇所（いわゆるフューズボックス）に集められることがある。フューズボックスの利点は、メモリマクロ上の上層配線が自由になることや、フューズが一箇所に集められているのでo-fuseの切断効率が向上し、フューズの切断時間を短縮できることなどである。また、e-fuseも一箇所に集めた方が効率が良い。
【０００５】
ところで、従来は、フューズデータを転送するために、メモリマクロ内に散らばって配置してあるラッチ回路を一筆書きにつなげてシリアルに転送する必要があった。この場合、フューズデータが転送用クロックに同期してラッチ回路に転送・保存されるので、転送用クロックとフューズデータおよびラッチ回路が同数でなくてはならない。
【０００６】
一方、フューズデータの転送経路として、ラッチ回路を一筆書きにつなげるのではなく、ラッチ回路をメモリマクロ内で分岐させたい場合などがある。例えば、メモリ内のロウリダンダンシのラッチ回路とカラムリダンダンシのラッチ回路で電源電圧が異なる場合などである。この場合、ラッチ回路をシリアル接続した転送経路におけるラッチ回路の段間毎にレベルシフト回路を挿入しなければならない等の問題がある。また、レイアウト上の制約により、一筆書きのシリアル転送よりも転送経路を分岐させた方が都合のいい場合などもある。
【０００７】
しかし、前述した従来の方法では、ラッチ回路と同数の転送用クロックを用いてシリアル転送させているので、同時に駆動される転送経路が多く、その消費電力が増大し、しかも、フューズデータの転送経路を枝分かれさせることができない。もし、転送経路が分岐した場合には、各ラッチ回路に伝わるフューズデータ数とクロック数が一致しなくなり、データの転送終了時にそれぞれのデータがラッチされるべきラッチ回路に正しく停めておくことができなくなる。
【０００８】
なお、特許文献１には、高性能でタイミングマージンのテスト動作を可能にしたテストクロック生成回路を備えた半導体集積回路装置が開示されている。この半導体集積回路装置では、レジスタ順序回路及びクロック出力制御回路を備えるテストクロック生成回路をパルス発生回路と論理回路の間に設けている。そして、テスト動作が有効とされた時には、パルス発生回路で形成されたクロックパルスの論理回路への伝達を停止させ、レジスタの設定情報にしたがってレジスタ順序回路によりクロック伝達制御回路を制御して、パルス発生回路で形成されたパルス信号を用いて論理回路を動作させるクロックパルスを出力させる。
【特許文献１】特開２００３−２２２６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は前記した従来の問題点を解決すべくなされたもので、メモリマクロ内のフューズデータ転送経路を分岐させることができ、同時に駆動される転送経路を低減し、転送経路の消費電力を低減し得る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、メモリマクロと、前記メモリマクロへ転送するためのフューズデータを不揮発性記憶素子に記憶したフューズボックスとを具備し、前記フューズボックスは、データ転送用クロックを発生するクロック発生回路と、前記フューズデータをラッチし、前記転送用クロックを受けてフューズデータをシリアルに転送する複数のフューズデータラッチ回路と、前記転送用クロックをカウントし、所定数のカウントによりカウントアップ信号を生成するクロックカウンタとを具備し、前記メモリマクロは、前記カウントアップ信号に基づいて生成される分岐制御信号により制御され、前記フューズボックスから転送されるフューズデータおよび転送用クロックを複数の転送経路へ分岐させる分岐制御回路を具備することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体記憶装置によれば、メモリマクロ内のフューズデータ転送経路を分岐させることができ、同時に駆動される転送経路を低減し、その消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１３】
＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態に係るロジック混載メモリの一部を示すブロック図である。このメモリは、メモリマクロ１０と、メモリマクロ１０内のメモリセル救済用のリダンダンシデータあるいはトリミングデータを不揮発性記憶素子（フューズ）に記憶したフューズボックス２０とを有する。
【００１４】
フューズボックス２０には、データ転送用のクロックCLKを発生するクロック発生回路（CLK Pulse Generator）２１と、データを記憶するフューズ（図示せず、本例ではレーザーにより溶断可能なo-fuse）と、そのオン／オフ情報（フューズデータ）を一時的に保存し、転送用クロックCLKを受けてフューズデータをシリアルに転送するように転送線がシリアルに接続された複数のデータラッチ回路（C0、C1、R0、R1）からなるデータラッチ回路群２２と、転送用クロックCLKをカウントし、所定数のカウントによりカウントアップ信号を生成するクロックカウンタ（CLK Counter）２３が設けられている。上記カウントアップ信号に基づいて分岐制御信号(Select Signal)が生成されるが、この分岐制御信号は、例えばフューズボックス２０内で生成される。
【００１５】
一方、メモリマクロ１０には、分岐制御信号により制御され、フューズボックス２０から転送されるフューズデータFuse Dataおよび転送用クロックCLKを複数の転送経路へ分岐させる分岐制御回路（セレクタ；Selector）１１が設けられている。本例の分岐制御回路１１は、転送経路の階層（ステージ）が等しい少なくとも２つの転送経路１２１、１２２を択一的に選択する機能を有する。ここで、一方の転送経路１２１はロウリダンダンシ用のフューズデータを保存しておくためのロウリダンダンシラッチ回路R0、R1を有し、他方の転送経路１２２はカラムリダンダンシ用のフューズデータを保存しておくためのカラムリダンダンシラッチ回路C0、C1を有しており、それぞれ転送用クロックCLKに同期してフューズデータを次段のラッチ回路へ転送する。
【００１６】
図２は、図１中のクロックカウンタ２３の構成を概略的に示す回路図である。このクロックカウンタは、例えばロウリダンダンシのフューズデータ数分だけカウントアップが終了した時にカウントアップ信号が発生するように、複数のＤ型フリップフロップ(FF)回路２３１、ナンド回路２３２、インバータ回路２３３により構成されている。
【００１７】
なお、クロックカウンタ２３の構成は、図２に限らず、実質的に転送用クロック数をカウントする各種の構成を使用することが可能である。例えば、カウント数と同数のデータラッチ回路で構成されるシフトレジスタ列の初段のシフトレジスタに特定の論理レベルを入力し、シフトレジスタ列の各段回路を転送用クロックで駆動し、前記特定の論理レベルが終段のシフトレジスタから出力されることによって実質的に転送用クロック数をカウントするような回路構成を採用してもよい。
【００１８】
図３は、図１中のメモリマクロ内の分岐制御回路１１を概略的に示す回路図である。この分岐制御回路において、ナンド回路１１１には、フューズボックス２０から転送されるフューズデータFuse Dataと、分岐制御信号Select Signalがインバータ回路１１０により反転された反転信号とが入力される。ナンド回路１１２には、Fuse DataおよびSelect Signalが入力される。ナンド回路１１３には、フューズボックス２０から転送されるCLKおよびSelect Signalの反転信号が入力される。ナンド回路１１４には、CLKおよびSelect Signalが入力される。ナンド回路１１１の出力は、インバータ回路１１５により反転されてロウ用のフューズデータFuse Data（Fuse Data for Row）として出力される。ナンド回路１１２の出力は、インバータ回路１１６により反転されてカラム用のフューズデータFuse Data（Fuse Data for Column）として出力される。ナンド回路１１３の出力は、インバータ回路１１７により反転されてロウ用のクロックCLK（CLK for Row）として出力される。ナンド回路１１４の出力は、インバータ回路１１８により反転されてカラム用のクロックCLK（CLK for Column）として出力される。
【００１９】
図４は、図１に示したメモリの動作例を示すタイミング図である。まず、ロウリダンダンシデータ転送中はSelect signalはLowのままであり、これを受けて分岐制御回路１１は、ロウリダンダンシラッチ回路R0、R1に対してクロックCLKを供給すると共にデータ線を選択する。この際、カラムリダンダンシラッチ回路用クロックおよびデータ線はLowのままとなる。ロウリダンダンシのフューズデータ数と同数分のクロックCLKがクロックカウンタ２３でカウントされると、カウントアップ信号(Select signal)がHighになる。これを受けて分岐制御回路１１は、ロウリダンダンシデータラッチ回路用クロックおよびデータ線をLowの状態に固定し、カラムリダンダンシラッチ回路C0、C1の転送経路を選択する。
【００２０】
上述したように、ロウリダンダンシ用フューズデータがロウリダンダンシラッチ回路R0、R1で転送されている際は、カラムリダンダンシラッチラッチ回路C0、C1にはフューズデータおよびクロックは転送されていない。一方、カラムリダンダンシ用フューズデータがカラムリダンダンシラッチ回路C0、C1で転送されている際は、ロウリダンダンシラッチラッチ回路R0、R1にはフューズデータおよびクロックは転送されていない。従って、転送経路を分岐してもフューズデータ数と転送クロック数とラッチ数がずれることはない。
【００２１】
上記した第１の実施形態によれば、フューズボックス２０に記憶されたフューズデータをメモリマクロ１０に転送してラッチする機能を有する半導体メモリにおいて、フューズボックス２０は転送用クロックの所定数をカウントしてカウントアップ信号を生成するクロックカウンタ２３を有し、メモリマクロ１０はカウントアップ信号から作られる分岐制御信号を受けてフューズボックスからのフューズデータおよび転送用クロックを複数の分岐経路へ分岐させるように制御する分岐制御回路１１を有する。このようにメモリマクロ１０内のフューズデータ転送経路を分岐させることにより、同時に駆動される転送経路を削減することができ、転送経路の消費電力を低減することができる。
【００２２】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るＤＲＡＭ（ダイナミック型メモリ）の一部を示すブロック図である。図５中、５０はメモリマクロ、６０はフューズボックスである。
【００２３】
フューズボックス６０において、６１はクロック発生回路（CLK Pulse Generator）、６２は複数のデータラッチ回路（R0〜R3、C0〜C3）からなるデータラッチ回路群、６３はクロックカウンタ（CLK Counter）である。データラッチ回路群６２のデータラッチ回路C0〜C3はそれぞれカラムリダンダンシ用フューズデータの記憶・転送が行われるデータラッチ回路であり、データラッチ回路R0〜R3はそれぞれロウリダンダンシ用フューズデータの記憶・転送が行われるデータラッチ回路である。
【００２４】
メモリマクロ５０は、異なるステージ(Stage 0〜Stage 3)を有する複数の転送経路を有し、各ステージに対応して分岐制御回路５１−０〜５１−３（Sel.#0〜Sel.#3）が設けられている。具体的には、ステージが本流から子流へ段階的に分岐している。信号S00、S10、S20、S30は分岐制御回路５１−０〜５１−３の分岐制御信号である。データラッチ回路C0〜C3は各ステージでそれぞれカラムリダンダンシ用フューズデータの転送・記憶を行うデータラッチ回路である。データラッチ回路R0〜R3は各ステージでそれぞれロウリダンダンシ用フューズデータの転送・記憶を行うデータラッチ回路である。
【００２５】
ステージ0に設けられた分岐制御回路５１−０は、対応する分岐制御信号S00のトグルが終了するまで、クロックおよびデータを当該ステージの転送経路に転送し、下位ステージには転送しない第１の機能を有する。また、他のステージに設けられた分岐回路５１−１〜５１−３も同様の機能を有する。最終ステージ(Stage 3)以外の各ステージに設けられた分岐制御回路５１−０〜５１−２は、分岐制御信号S00、S10、S20の二回目のトグルを受けると、そのダウンエッジをアップエッジとしてクロックとデータを下位ステージの分岐制御回路５１−１〜５１−３に転送する第２の機能を有する。
【００２６】
図６は、図５中の分岐制御回路５１−０〜５１−３の構成を概略的に示す回路図である。これらの分岐制御回路５１−０〜５１−３は全て同じ構成を有する。分岐制御回路５１において、Select Signalはシフトレジスタ５２０と５２１でタイミング調節される。シフトレジスタ５２１の出力信号５２１ａがインバータ回路５２２により反転された反転信号と、Select Signalとがナンド回路５２３によりナンド処理されてインバータ回路５２４に入力される。このインバータ回路５２４の出力信号５２４ａは、次のステージの分岐制御回路に対する制御信号Select Signal to Next Selectorとなる。これにより、次のステージには一回目のSelect Signalのトグルは伝わらず、二回目以降のSelect Signalのトグルが伝わる。
【００２７】
一方、フリップフロップ回路（FF）５２６には、セット入力として、シフトレジスタ５２０の出力５２０ａが二段のインバータ回路を経由した信号とSelect Signalの反転信号とがナンド回路５２５によりナンド処理された信号が入力し、リセット入力としてSelect Resetが入力する。フリップフロップ回路５２６の出力信号５２６ａは、フューズボックス６０から転送されるクロックCLKおよびデータFuse Dataの分岐制御をSelect Signalのダウンエッジで行うために使用され、インバータ回路５２７、ナンド回路５３０〜５３３を制御し、クロックCLKおよびデータFuse Dataを当該ステージ（同一ステージ）に伝えるか、次のステージに伝えるかを制御する。
【００２８】
ここで、ナンド回路５３０には、データFuse Dataおよびフリップフロップ回路５２６の出力信号５２６ａがインバータ回路５２７により反転された反転信号が入力する。ナンド回路５３１には、データFuse Dataおよびフリップフロップ回路５２６の出力信号５２６ａが入力する。ナンド回路５３２には、クロックCLKおよびフリップフロップ回路５２６の出力信号５２６ａがインバータ回路５２７により反転された反転信号が入力する。ナンド回路５３３には、クロックCLKおよびフリップフロップ回路５２６の出力信号５２６ａが入力する。そして、ナンド回路５３０の出力信号は、インバータ回路５４０により反転されて同一ステージへ転送されるデータFuse Data to Same Stageとなる。ナンド回路５３１の出力信号は、インバータ回路５４１により反転されて次のステージへ転送されるデータFuse Data to Next Stageとなる。ナンド回路５３２の出力信号は、インバータ回路５４２により反転されて同一ステージへ転送されるクロックCLK to Same Stageとなる。ナンド回路５３３の出力信号は、インバータ回路５４３により反転されて次のステージへ転送されるクロックCLK to Next Stageとなる。
【００２９】
図７および図８は、図５に示したＤＲＡＭの動作例を示すタイミング図であり、以下、図７および図８を参照しながら図５、図６のＤＲＡＭにおける転送動作を詳細に説明する。図５のＤＲＡＭの各ステージにおける分岐制御信号によるロウ系への転送動作およびカラム系への転送動作は第１の実施形態と若干異なる。第１の実施形態と大きく異なる点は、各ステージにおけるロウ系とカラム系への分岐がなくシリアル転送に制御されている点と、対象ステージのへの転送が終了するまでは次段以降のステージへのSelect SignalはLowのままにされる点である。
【００３０】
次に、具体的な動作の説明に移る。まず、フューズデータの転送開始前に一度、Sel.#０〜#３(５１-０〜５１-３)にSelector Reset信号が入り、シフトレジスタ（図６の５２０、５２１）とフリップフロップ（図６の５２６）をリセットする。その後、ステージ0（Stage ０）から順次転送が行われる。図７中に示すStage 0において、Select Signalが一回目のトグルが終了するまで、図５中の分岐制御回路５１−０では、この時ステージ1（Stage 1）以降に供給される信号Select Signal（S10）と、次のステージ1（Stage 1）へのCLK(図５_５１−０１Ｃ)とFuse Data（図５_５１−０１Ｄ）はLowに固定されている。一方、この間当該ステージ0（Stage 0）にはクロック(図５_５１−０Ｃ)とフューズデータ(図５_５１−０Ｄ)が伝わる。
【００３１】
次に、Select Signalの一回目のトグルが終了すると、ステージ０におけるクロック(図５_５１−０Ｃ)とフューズデータ(図５_５１ー０Ｄ)はLowに固定される一方、次のステージ1（Stage 1）へのクロック(図５_５１-０１Ｃ)とフューズデータ(図５_５１-０１Ｄ)の転送が開始される。更にSelect Signalの二回目のトグルが終了するまで、図５中の分岐制御回路５１-１では、この時ステージ２(Stage 2)以降に供給される信号Select Signal（S20）と、次のステージ２(Stage 2)へのCLK(図５_５１−１２Ｃ)とFuse Data（図５_５１−１２Ｄ）はLowに固定されている。一方、この間当該ステージ1（Stage 1）にはクロック(図５_５１−１Ｃ)とフューズデータ(図５_５１−１Ｄ)が伝わる。以降、ステージ２(Stage 2)とステージ３(Stage 3)においても同様の動作を行うことでフューズデータが順次転送される。
【００３２】
第２の実施形態によれば、フューズボックス６０に記憶されているFuse Dataをメモリマクロ５０に転送してラッチする機能を有するメモリにおいて、フューズボックス６０はクロックCLKの所定数をカウントしてカウントアップ信号を生成するクロックカウンタ６３を有し、メモリマクロ５０はカウントアップ信号から作られるselect signalを受けてフューズボックス６０からのFuse DataおよびCLKを本流から子流へと異なるステージの転送経路へ分岐させるように制御する分岐制御回路５１−０、５１−３を有する。このようにメモリマクロ５０内のフューズデータ転送経路を分岐させることにより、同時に駆動される転送経路を削減することができ、転送経路の消費電力を低減することができる。特に救済データ数が多く、大容量のＤＲＡＭに適用した場合には消費電力の低減効果が著しく大きい。
【００３３】
第２の実施形態は、メモリマクロを複数の救済単位、例えば図９に示すように、４Ｍｂ（メガビット）のメモリマクロ９０を４つの１Ｍｂメモリアレイ(Memory Array)単位９０１〜９０４に分けたメモリに適用する場合、メモリマクロの複数のデータラッチ回路を各救済単位に設けることができるので都合が良い。即ち、例えば図１０に示すように、メモリマクロ９０内のロウ系とカラム系の救済単位が同じである場合には、救済単位毎にロウ系とカラム系に転送経路の異なるステージを割り当てることができる。また、例えば図１１に示すように、メモリマクロ９０内のロウ系とカラム系の救済単位が同じでない場合には、救済単位毎に、ロウ系の半分とカラム系とロウ系の残り半分に転送経路の異なるステージを割り当てることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体記憶装置の第１の実施形態に係るロジック混載メモリのブロック図。
【図２】図１中のクロックカウンタの回路図。
【図３】図１中のメモリマクロ内の分岐制御回路の回路図。
【図４】図１に示した回路の動作例を示すタイミング図。
【図５】本発明の第２の実施形態に係るＤＲＡＭのブロック図。
【図６】図５中の分岐制御回路の回路図。
【図７】図５に示した回路の動作例の一部を示すタイミング図。
【図８】図５に示した回路の動作例の一部を示すタイミング図。
【図９】本発明を適用するメモリマクロを複数の救済単位に分割した一例を示すブロック図。
【図１０】本発明の一適用例としてメモリマクロ内のロウ系とカラム系の救済単位が同じであって救済単位毎にロウ系とカラム系に転送経路の異なるステージを割り当てた一例を示すブロック図。
【図１１】本発明の一適用例としてメモリマクロ内のロウ系とカラム系の救済単位が同じでなく、救済単位毎にロウ系の半分とカラム系とロウ系の残り半分に転送経路の異なるステージを割り当てた一例を示すブロック図。
【符号の説明】
【００３５】
１０…メモリマクロ、１１…分岐制御回路、１２１，１２２…転送経路、２０…フューズボックス、２１…クロック発生回路、２２…データラッチ回路群、２３…クロックカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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