(57)【要約】【課題】  信号量の大きい小型の半導体装置を提供することを目的とする。【解決手段】  シリコン基板１００上に第一導電型ウェル１０１を形成し、第一導電型ウェル１０１表面に第二導電型フローティングウェル１０２を形成し、第二導電型フローティングウェル１０２にソース領域１０４及びドレイン領域１０５を形成し、ソース領域１０４及びドレイン領域１０５との間の第二導電型フローティングウェル１０２上に絶縁膜を介してゲート電極１０３を形成し、ソース領域１０４及び前記ドレイン領域１０５下方に、ソース領域１０４及び前記ドレイン領域１０５から第一導電型ウェル１０１にまで達するように素子分離領域１０６を形成する。【選択図】図２
2007214482.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成された第一導電型ウェルと、
前記第一導電型ウェル表面に形成された第二導電型フローティングウェルと、
前記第二導電型フローティングウェルに形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記第二導電型フローティングウェル上に絶縁膜を介して形成されたゲート電極と、
前記ソース領域及び前記ドレイン領域の下方に、前記ソース領域及び前記ドレイン領域から前記第一導電型ウェルに達するまで形成された素子分離領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記素子分離領域は、前記ソース領域及び前記ドレイン領域の下面全体に接して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域下面と前記素子分離領域との接触面積及び前記ドレイン領域下面と前記素子分離領域との接触面積は、前記第一導電型ウェルと前記第二導電型フローティングウェルの境界位置における前記素子分離領域の断面積と異なることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記素子分離領域はテーパー状であることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板表面にダミー層を形成する工程と、
前記ダミー層表面に半導体層を形成する工程と、
前記半導体層及び前記ダミー層をエッチング除去して第一の直線状の溝を形成する工程と、
前記第一の直線状の溝に前記半導体層を形成する工程と、
前記ダミー層表面及び前記第一の直線状の溝表面部の前記半導体層をエッチング除去し前記第一の直線状の溝と交差する方向に第二の直線状の溝を形成して、前記ダミー層を露出する工程と、
露出させた前記ダミー層をエッチング除去して第三の溝を形成する工程と、
前記第二の直線状の溝及び前記第三の溝に素子分離領域を形成する工程と、
前記半導体基板及び前記半導体層に第一導電型ウェルを形成する工程と、
前記半導体層に形成された前記第一導電型ウェルの表面部に、前記第一導電型ウェルとの界面が前記第三の溝に形成された前記素子分離領域の上端と下端の間に位置するように第二導電型フローティングウェルを形成する工程と、
前記第一の直線状の溝に形成された前記半導体層の前記第二導電型フローティングウェル上にゲート電極を形成する工程と、
前記第三の溝に形成された前記素子分離領域上の前記第二導電型フローティングウェルに前記ゲート電極をマスクにして不純物イオンを注入し、下面で前記素子分離領域と接するようにソース領域及びドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特にメモリ動作が可能なＦＢＣ（Floating Body Cell；以下ＦＢＣと記載する。）及びその製造方法に関する。
【背景技術】
【０００２】
ＦＢＣは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタに形成されたフローティングウェルに正孔を蓄積することによりメモリ動作が可能な半導体装置である。従来の一般的なＤＲＡＭ（Dynamic Random Access Memory）セルは、１つのトランジスタと１つのキャパシタから構成されているのに対して、ＦＢＣはトランジスタのみでメモリ動作が可能であることから、セル面積の縮小が可能であり、高集積メモリ装置として期待されている。
【０００３】
現在までに、ＳＯＩ（Silicon On Insulator）基板或いはバルクＳｉ基板上で試作・評価されたＦＢＣに関する報告がある。ＳＯＩ基板上でのＦＢＣは、ＳＯＩ Ｌｏｇｉｃ混載にとって重要であるもののＳＯＩ基板が非常に高価であるという問題もあり、現状ではバルクＳｉ基板を使用したＦＢＣが望ましいとされている。
【０００４】
バルクＳｉ基板を使用したＦＢＣとして、隣接するセルのソース領域とドレイン領域間に素子分離領域であるＳＴＩ（Shallow Trench Isolation；以下ＳＴＩと記載する。）を設けることによって、セルを分割したＦＢＣが知られている（例えば、非特許文献１参照。）。
【０００５】
しかしながら、このバルクＳｉ基板を使用した従来技術であるＦＢＣは、ソース領域及びドレイン領域下にフローティングウェルが配置されているため、ソース領域及びドレイン領域下に絶縁層が配置されるＳＯＩ基板を用いたＦＢＣに比較して、ソース領域及びドレイン領域とそれらの下層との間における接合容量が増加する。このため、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差が小さくなり、信号量が小さくなるという問題が生じている。
【０００６】
またさらに、この従来技術であるＦＢＣは、隣接するセルのソース領域とドレイン領域との間に設けられたＳＴＩがセルサイズに影響を与えるため、ＦＢＣを小型にすることができないという問題もある。
【非特許文献１】R. Ranica et al.,“A One Transister Cell on Bulk Substrate (1T-Bulk) for Low-Cost and High Density  eDRAM”Symp. on VLSI Tech, pp128-129, 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点を解決するためになされたもので、信号量が大きく、小型化が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板表面に形成された第一導電型ウェルと、前記第一導電型ウェル表面に形成された第二導電型フローティングウェルと、前記第二導電型フローティングウェルに形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記第二導電型フローティングウェル上に絶縁膜を介して形成されたゲート電極と、前記ソース領域及び前記ドレイン領域の下方に、前記ソース領域及び前記ドレイン領域から前記第一導電型ウェルに達するまで形成された素子分離領域を備えたことを特徴とする。
【０００９】
また、本発明の別の態様の半導体装置の製造方法は、半導体基板表面にダミー層を形成する工程と、前記ダミー層表面に半導体層を形成する工程と、前記半導体層及び前記ダミー層をエッチング除去して第一の直線状の溝を形成する工程と、前記第一の直線状の溝に前記半導体層を形成する工程と、前記ダミー層表面及び前記第一の直線状の溝表面部の前記半導体層をエッチング除去し前記第一の直線状の溝と交差する方向に第二の直線状の溝を形成して、前記ダミー層を露出する工程と、露出させた前記ダミー層をエッチング除去して第三の溝を形成する工程と、前記第二の直線状の溝及び前記第三の溝に素子分離領域を形成する工程と、前記半導体基板及び前記半導体層に第一導電型ウェルを形成する工程と、前記半導体層に形成された前記第一導電型ウェルの表面部に、前記第一導電型ウェルとの界面が前記第三の溝に形成された前記素子分離領域の上端と下端の間に位置するように第二導電型フローティングウェルを形成する工程と、前記第一の直線状の溝に形成された前記半導体層の前記第二導電型フローティングウェル上にゲート電極を形成する工程と、前記第三の溝に形成された前記素子分離領域上の前記第二導電型フローティングウェルに前記ゲート電極をマスクにして第一導電型の不純物イオンを注入し、下面で前記素子分離領域と接するようにソース領域及びドレイン領域を形成する工程を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、信号量の大きい小型の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１２】
まず、図１乃至図３を参照して、本発明の実施例１に係る半導体装置について説明する。図１は、本実施例に係る半導体装置によるメモリセルアレイの平面図、図２及び図３は、それぞれ図１の一点鎖線Ｘ−Ｘ’（ビット線ＢＬ方向）、一点鎖線Ｙ−Ｙ’（ワード線ＷＬ方向）における断面図である。
【００１３】
本実施例に係る半導体装置は、単結晶シリコン等からなる半導体基板１００表面に形成された埋め込みＮウェル（第一導電型ウェル）１０１と、埋め込みＮウェル１０１表面に形成されたフローティングＰウェル（第二導電型フローティングウェル）１０２を有する。ここでは、半導体基板１００はＰ型（第二導電型）である。
【００１４】
フローティングＰウェル１０２には、Ｎ型（第一導電型）のソース領域１０４及びドレイン領域１０５が形成され、ソース領域１０４とドレイン領域１０５との間のチャネル領域となるフローティングＰウェル１０２上には、ゲート絶縁膜（図示せず）を介してゲート電極１０３が形成されている。また、ゲート電極１０３の両側壁には、ゲート側壁絶縁膜（図示せず）が形成されている。
【００１５】
本実施例では、ユニットセルＡがマトリクス状に配列されており、メモリセルアレイを構成する。ここで、ユニットセルＡのゲート電極１０３は一方向に連続して形成され、ワード線ＷＬとなる。ソース領域１０４は隣接するセルと共有し、固定電位線であるソース線ＳＬに接続され、ソース線ＳＬはワード線ＷＬと並行して連続的に形成される。ドレイン領域１０５は、隣接するセルと共有し、ワード線ＷＬと直行する方向に連続的に形成されるビット線ＢＬに接続されている。ドレイン領域１０５とビット線ＢＬは、層間絶縁層１１５内に設けられたビット線コンタクト１０７を介して接続されている。
【００１６】
また、本実施例に係る半導体装置は、ビット線ＢＬ方向に隣接するセルを絶縁分離するため、ソース領域１０４及びドレイン領域１０５の下方に、ソース領域１０４及びドレイン領域１０５から埋め込みＮウェル１０１に達するまでＳｉＯ２等からなるＳＴＩ１０６（素子分離領域）を有している。本実施例では、ソース領域下面１０４ａ全体及びドレイン領域下面１０５ａ全体に接触してＳＴＩ１０６が形成されている。さらに、ＳＴＩ１０６は、ワード線ＷＬ方向に隣接するセルも絶縁分離するために、ワード線ＷＬ方向に隣接するセルの間にも形成されている。
【００１７】
次に、図４を参照して、本実施例に係る半導体装置の製造方法を説明する。図４は本実施例に係る半導体装置の製造方法を示す工程断面図である。ここで図４（ａ―１）、図４（ｂ−１）、図４（ｃ−１）、図４（ｄ−１）、図４（ｅ−１）は、それぞれ本実施例に係る半導体装置のビット線ＢＬ方向の断面図であり、図４（ａ―２）、図４（ｂ−２）、図４（ｃ−２）、図４（ｄ−２）、図４（ｅ−２）は、それぞれ図４（ａ―１）、図４（ｂ−１）、図４（ｃ−１）、図４（ｄ−１）、図４（ｅ−１）に示した一点破線Ｚ−Ｚ’で切り出したワード線ＷＬ方向の断面図である。
【００１８】
まず、図４（ａ―１）、図４（ａ―２）に示すように、単結晶シリコン基板１００の表面（上面）にダミー層となるＳｉＧｅ層１０８と半導体層（Ｓｉ層）１０９をそれぞれ順にエピタキシャル成長で形成した後、例えばＣＶＤ（Chemical vapor depositionの略で、以下、単にＣＶＤと言う）等により、ハードマスクとして利用するＳｉＮ層１１０を堆積する。さらに、フォトリソグラフィー法等により所定位置のＳｉＮ層１１０、Ｓｉ層１０９、ＳｉＧｅ層１０８をエッチング除去して、第一の直線状の溝１１１を形成する。
【００１９】
次に、図４（ｂ―１）、図４（ｂ―２）に示すように、残存したＳｉＮ層１１０を全剥した後、再度半導体層（Ｓｉ層）１０９を第一の直線状の溝１１１にエピタキシャル成長させて形成する。
【００２０】
続いて、図４（ｃ―１）、図４（ｃ―２）に示すように、ワード線ＷＬ方向のセル間を分離するＳＴＩを形成するため、まず、所定位置のＳｉＧｅ層１０８表面及び第一の直線状の溝１１１表面部のＳｉ層１０９をフォトリソグラフィー法によりＳｉＧｅ層１０８が露出するまでエッチング除去して、第一の直線状の溝１１１と直交する方向に第二の直線状の溝１１２を形成する。
【００２１】
さらに、図４（ｄ―１）、図４（ｄ―２）に示すように、素子分離領域を形成するため、ＳｉＧｅ層１０８をエッチング除去して第三の溝１１３を形成する。
【００２２】
最後に、図４（ｅ―１）、図４（ｅ―２）に示すように、第二の直線状の溝１１２及び第三の溝１１３に、例えばシランガス又はＴＥＯＳを用いたプラズマＣＶＤ、あるいは高密度プラズマ源を用いたＣＶＤ等によりＳｉＯ２１１４を堆積し、素子分離領域となるＳＴＩ１０６を形成する。
【００２３】
その後さらに、一般的なトランジスタ製造工程を行うことにより、本実施例に係る半導体装置を製造することができる。すなわち、シリコン基板１００及びＳｉ層１０９にＮ型不純物、例えば燐を濃度が１．０×１０１８ｃｍ−３となるようにイオン注入し、シリコン基板１００表面及びＳｉ層１０９に埋め込みＮウェル１０１を形成する。
【００２４】
次に、Ｓｉ層１０９に形成された埋め込みＮウェル１０１表面部にＰ型不純物、例えばボロンを濃度が３．０×１０１７ｃｍ−３から１．０×１０１８ｃｍ−３となるようにイオン注入し、アニールを施してフローティングＰウェル１０２を形成する。このとき、フローティングＰウェル１０２は、埋め込みＮウェル１０１との界面が、第三の溝に形成されたＳＴＩ１０６の上端と下端の間に位置するように形成する。
【００２５】
さらに熱処理を施して、第一の直線状の溝１１１に形成されたＳｉ層１０９のフローティングＰウェル１０２上に、ゲート絶縁膜（図示せず）を介してゲート電極１０３を形成する。さらにゲート電極１０３の側壁に酸化膜等の絶縁膜（図示せず）を設けた後、ゲート電極１０３及びゲート側壁絶縁膜をマスクにして、Ｎ型不純物をフローティングＰウェル１０２にイオン注入し、アニールを施すことにより、ソース領域１０４及びドレイン領域１０５を形成する。ここでは、ソース領域１０４の下面及びドレイン領域１０５の下面１０４ａ、１０５ａを素子分離領域であるＳＴＩ１０６に接触させるように、ソース領域１０４及びドレイン領域１０５をそれぞれ形成する。
【００２６】
このような本実施例に係る半導体装置は、ＳＴＩ１０６がソース領域下面１０４ａ及びドレイン領域下面１０５ａに接触するように形成されている。従って、ソース領域下面１０４ａ及びドレイン領域下面１０５ａの全面にフローティングＰウェルを有する従来の半導体装置に比較して、ソース領域及びドレイン領域とその下層との接合容量を低減することができる。
【００２７】
ここで以下に、シミュレーションによる本実施例に係る半導体装置と従来の半導体装置の信号量の比較を示す。
【表１】
2007214482.tif 000003
【００２８】
表１は、半導体装置の動作条件の一例を示す。この動作条件は、メモリ動作時のバイアス条件であり、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｖｓはソース電圧、Ｖｂｎは埋め込みＮウェル１０１に印加される電圧である。
【００２９】
図５は、表１の動作条件により、従来の半導体装置と本実施例に係る半導体装置の動作をシミュレーションした結果を示し、図５（ａ）は、従来の半導体装置による「０」と「１」の読み出し時のＩｄ（ドレイン電流）−Ｖｇ特性、図５（ｂ）は本実施例に係る半導体装置による「０」と「１」の読み出し時のＩｄ−Ｖｇ特性である。ここで、Ｉｄ１は、「１」を読み出す時のドレイン電流を表し、Ｉｄ０は「０」を読み出す時のドレイン電流を表す。
【００３０】
従来の半導体装置では、「０」と「１」の読み出し時の信号量ＳＡは、図５（ａ）のように、０．１９９Ｖであった。これに対し、本実施例に係る半導体装置では、「０」と「１」の読み出し時の信号量ＳＡは、図５（ｂ）のように、０．２５３Ｖであり、従来の半導体装置に比べて信号量が増加している。
【００３１】
以上の結果から、本実施例に係る半導体装置は、ソース領域１０４及びドレイン領域１０５の下方に、ソース領域１０４及びドレイン領域１０５から埋め込みＮウェル１０１に達するまでＳＴＩ１０６を形成することで、ソース領域１０４及びドレイン領域１０５とその下層との接合容量を従来の半導体装置よりも低減することにより、データ状態“１”とデータ状態“０”の閾値の差を大きくし、信号量を増大させることができることがわかる。
【００３２】
なお、本実施例に係る半導体装置では、ソース領域１０４とドレイン領域１０５間のキャリアの移動を妨げないように、チャネル領域を介して対向するソース領域１０４とドレイン領域１０５の側面部１０４ｂ、１０５ｂにはＳＴＩ１０６を形成していない。しかし、ソース領域１０４及びドレイン領域１０５とフローティングＰウェル１０２の接触面積をさらに低減して、より効果的に接合容量を低減し、半導体装置の信号量を増加させる場合には、ソース領域下面１０４ａ及びドレイン領域下面１０５ａに加え、チャネル領域を介して対向するソース領域側面部１０４ｂ及びドレイン領域側面部１０５ｂの一部にも接触させるようにＳＴＩ１０６を設けることが好ましい。
【００３３】
なお本実施例では、ＳＴＩ１０６部にＳｉＯ２を形成しているが、ソース領域１０４及びドレイン領域１０５下方のＳＴＩ１０６部を空洞化させることにより、ソース領域１０４及びドレイン領域１０５とその下層との接合容量をより低減することもできる。
【００３４】
また、「１」書き込み時間を比べると、従来の半導体装置では９６ｎｓｅｃであったが、本実施例に係る半導体装置では６４ｎｓｅｃとなり、約５割程度書き込み時間が高速化できることが確認された。更に、本実施例に係る半導体装置は、従来の半導体装置に比べて“１”保持時のボディ電位が負側に深くできるため、０ｄｉｓｔｕｒｂなどにも強くなると考えられる。
【００３５】
また、隣接するセルのソース領域とドレイン領域との間にＳＴＩが形成されている従来の半導体装置に比較して、本実施例に係る半導体装置は、ソース領域１０４及びドレイン領域１０５の下方にＳＴＩ１０６を形成することによりビット線ＢＬ方向に隣接するセルを分離しているため、ＳＴＩ幅の影響を無視することができ、セルサイズを小さくすることができる。
【００３６】
従って、本実施例に係る半導体装置は、従来の半導体装置に比較して、ソース領域及びドレイン領域とその下層との接合容量を低減し信号容量を増大できるだけではなく、小型の半導体装置であるということができる。
【実施例２】
【００３７】
次に、図６を参照して、実施例２に係る半導体装置について説明する。図６は、図２と同様、本実施例に係る半導体装置によるセルアレイの一部におけるビット線ＢＬ方向の断面図である。本実施例に係る半導体装置は、上述の実施例１に係る半導体装置とはＳＴＩの構造が異なり、それ以外の構成は実施例１と同様である。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については、同一符号を付して詳細な説明を省略する。
【００３８】
本実施例に係る半導体装置では、図６に示すように、ＳＴＩはソース領域下面１０４ａ及びドレイン領域下面１０５ａとの接触面積と、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置における断面積とが異なるような構造を有することを特徴としている。
【００３９】
すなわち、図６（ａ）に示したように、本実施例に係る半導体装置の一形態では、ＳＴＩ２０６は、ソース領域下面１０４ａ及びドレイン領域下面１０５ａから埋め込みＮウェル１０１に向かって幅が狭くなる逆テーパー形状になっており、ソース領域下面１０４ａ及びドレイン領域下面１０５ａとの接触部２０６ａの面積に比較して、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩの断面部２０６ｂの面積が小さくなっている。
【００４０】
上記構造の半導体装置によれば、実施例１に係る半導体装置よりも、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩの断面部２０６ｂの面積が小さくなり、埋め込みＮウェル１０１とフローティングＰウェル１０２との接合面積が増加することから、正孔を蓄積するために必要な容量を増加することができ、実施例１に係る半導体装置に比較して「０」と「１」の読み出し時の信号量を更に増加することができる。
【００４１】
また、ＳＴＩ２０６がソース領域下面１０４ａ及びドレイン領域下面１０５ａに接触して下方に形成されているので、ソース領域１０４及びドレイン領域１０５とその下層との接合容量を低減することができ、信号量を増大させることができる。さらには、セルサイズを小さくすることができる。
【００４２】
また図６（ｂ）に示したように、本実施例に係る半導体装置の別の一形態では、ＳＴＩ３０６は、ソース領域下面１０４ａ及びドレイン領域下面１０５ａから埋め込みＮウェル１０１に向かって幅が広い順テーパー形状になっており、ソース領域下面１０４ａ及びドレイン領域下面１０５ａとの接触部３０６ａの面積に比較して、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩの断面部３０６ｂの面積が大きくなっている。
【００４３】
上記構造の半導体装置によれば、実施例１に係る半導体装置よりも、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩの断面部３０６ｂの面積が大きく、埋め込みＮウェル１０１とフローティングＰウェル１０２との接合面積が減少するため、正孔を蓄積するために必要な容量が減少し、「０」と「１」の読み出し時の信号量が減少する。
【００４４】
しかし一方で、実施例１に係る半導体装置に比較して、隣接するセルのフローティングＰウェル１０２間のＳＴＩ３０６幅が拡大されることにより、ＳＴＩ３０６の正孔の抜けに対する障壁としての効果がより強化され、正孔の抜けを効果的に防止することができる。つまり、隣接するセルのフローティングＰウェル１０２間のＳＴＩ３０６幅を拡大させて、隣接するセルの一方のフローティングＰウェル１０２内の正孔が埋め込みＮウェル１０１を経由して他方のフローティングＰウェル１０２へ移動することを効果的に防止することができる。
【００４５】
また、ＳＴＩ３０６がソース領域１０４及びドレイン領域１０５に接触して下方に形成されているので、ソース領域１０４及びドレイン領域１０５とその下層との接合容量を低減することができ、信号量を増大させることができる。さらに、セルサイズを小さくすることができる。
【００４６】
以上のように、図６（ａ）、（ｂ）に示した半導体装置では、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩ断面部２０６ｂ、３０６ｂの面積の大きさを、用途に応じて適宜変化させることにより、信号量の増加或いは正孔の移動の防止効果を調整することができる。
【００４７】
また、図６（ｃ）に示したように、本実施例に係る半導体装置のさらに別の一形態では、ソース領域１０４及びドレイン領域１０５の下方のＳＴＩ４０６が、その上面がソース領域下面１０４ａ及びドレイン領域下面１０５ａの全体に接触し、さらにその接触部４０６ａの面積に比較して、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩ断面部４０６ｂの面積が小さくなるように、断面Ｔ字型形状となっている。しかも、ソース領域１０４及びドレイン領域１０５に接触して下方のＳＴＩ４０６は、その下面が埋め込みＮウェル１０１の下面に近接するように、実施例１に係る半導体装置のＳＴＩ１０６に比較して深く形成されている。
【００４８】
従って、上記構造の半導体装置によれば、ソース領域１０４及びドレイン領域１０５の下方のＳＴＩ４０６を深く形成することにより、ＳＴＩ４０６の下方の埋め込みＮウェル１０１の厚さを縮小できるため、ＳＴＩ４０６の下方の埋め込みＮウェル１０１を経由して隣接するフローティングＰウェル１０２間を移動する正孔の量を低減することができる。さらに、実施例１と同様にソース領域１０４及びドレイン領域１０５とその下層との接合容量を低減し信号容量を増大できるのみならず、埋め込みＮウェル１０１とフローティングＰウェル１０２との接合面積を増加させることで、正孔を蓄積するために必要な容量を増加することができ、信号量を更に増加することができる。
【００４９】
また、図６（ｄ）に示したように、本実施例に係る半導体装置のさらに別の一形態では、ソース領域１０４及びドレイン領域１０５の下方のＳＴＩ５０６が、ソース領域下面１０４ａ及びドレイン領域下面１０５ａから埋め込みＮウェル１０１に向かって幅が狭くなる逆テーパー形状に構成され、さらに、その上部がソース領域下面１０４ａ及びドレイン領域下面１０５ａに囲まれるように形成され、その下面部が埋め込みＮウェル１０１内に形成されている。従って、ソース領域１０４及びドレイン領域１０５の下方のＳＴＩ５０６は、その上面及び側面の一部においてソース領域１０４及びドレイン領域１０５と接触している。ただしこのとき、ソース領域１０４及びドレイン領域１０５と埋め込みＮウェル１０１間のショートを防ぐため、ソース領域１０４及びドレイン領域１０５と埋め込みＮウェル１０１の間には一定の距離が確保されている。
【００５０】
また、ソース領域１０４及びドレイン領域１０５の下方のＳＴＩ５０６とソース領域１０４及びドレイン領域１０５との接触部５０６ａの面積に比較して、埋め込みＮウェル１０１とフローティングＰウェル１０２の境界位置におけるＳＴＩの断面部５０６ｂの面積が小さくなっている。
【００５１】
上記構造の半導体装置によれば、実施例１と同様、ソース領域１０４及びドレイン領域１０５とその下層との接合容量を低減して信号容量を大きく増大するとともに、セルサイズを小型化することができる。また、正孔を蓄積するために必要な容量を増加することができ、実施例１に係る半導体装置よりも、信号量を更に増加することができる。
【００５２】
本発明は、上述の各実施例に限定されるものではなく、発明の要旨を変更しない範囲で、種々、変更し、実施することは可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係る半導体装置によるセルアレイを示す平面図。
【図２】本発明の実施例１に係る半導体装置を示すビット線方向の断面図。
【図３】本発明の実施例１に係る半導体装置を示すワード線方向の断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図５】表１の動作条件でシミュレーションした従来の半導体装置と実施例１に係る半導体装置のＩｄ−Ｖｇ特性を示す図。
【図６】本発明の実施例２に係る半導体装置を示すビット線方向の断面図。
【符号の説明】
【００５４】
１００  半導体基板
１０１  埋め込みＮウェル（第一導電型ウェル）
１０２  フローティングＰウェル（第二導電型フローティングウェル）
１０３  ゲート電極
１０４  ソース領域
１０４ａ  ソース領域下面
１０４ｂ  ソース領域側面
１０５  ドレイン領域
１０５ａ  ドレイン領域下面
１０５ｂ  ドレイン領域側面
１０６、２０６、３０６、４０６  ＳＴＩ（素子分離領域）
１０７  ビット線コンタクト
１０８  ＳｉＧｅ層（ダミー層）
１０９  Ｓｉ層（半導体層）
１１０  ＳｉＮ層
１１１  第一の直線状の溝
１１２  第二の直線状の溝
１１３  第三の溝
１１４  ＳｉＯ２
１１５  層間絶縁層
２０６ａ、３０６ａ、４０６ａ、５０６ａ  
ソース領域／ドレイン領域下面とＳＴＩの接触部
２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ  埋め込みＮウェルとフローティングＰウェルの境界位置におけるＳＴＩ断面部 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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