(57)【要約】【課題】  高アスペクト比の筒状コンデンサにおいては、コンデンサホールのストレート部の有効開口径が小さくなる。有効開口径が小さいことから反応ガスが流れにくく、局所的にホール内部の上部電極膜が形成されない。そのため下部電極のＨＳＧ表面が有効活用されずに、セルキャパシタンスが小さくなるという問題がある。【解決手段】  筒状コンデンサのストレート部の不純物を高濃度とし、ストレート部のＨＳＧ粒径を小さくすることで有効開口径を大きくする。ストレート部の有効開口径を大きくし、反応ガスの流れを改善する。上部電極膜の段差被覆性を改善し、ＨＳＧ化された下部電極の全表面を有効活用することでセルキャパシタンスを確保する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
筒状コンデンサを備えた半導体装置において、前記筒状コンデンサのストレート部に形成されたＨＳＧ粒径は、ボーイング部に形成されたＨＳＧ粒径よりも小さいことを特徴とする半導体装置。
【請求項２】
前記ストレート部の有効開口径は、少なくとも容量誘電体膜厚の２倍以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ストレート部の有効開口径は、容量誘電体膜厚と上部電極の下層金属膜厚との和の２倍以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ストレート部は下部電極の上端から半導体基板の主平面に対しほぼ垂直に形成された領域であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ボーイング部は筒状コンデンサの垂直方向で、前記筒状コンデンサの底面から７０〜８０％の位置において最も大きな開口径を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記筒状コンデンサのストレート部に形成されたＨＳＧ粒径は、前記ボーイング部に形成されたＨＳＧ粒径よりも５〜１５ｎｍ小さいことを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体装置の製造方法において、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に筒状のホールを形成する工程と、前記半導体基板全面にコンデンサ下部電極としての非晶質半導体層を形成する工程と、前記非晶質半導体層のストレート部に不純物を導入する工程と、前記非晶質半導体の表面に核付けを行う工程と、ボーイング部におけるＨＳＧより前記ストレート部のＨＳＧを小さくなるように粗面化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記不純物の導入工程は、前記非晶質半導体層のストレート部に斜めイオン注入により不純物を導入することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記斜めイオン注入は、１５°〜７０°の角度でｎ型不純物を注入することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記不純物の導入工程の前に、前記非晶質半導体層のストレート部の下領域をレジストで覆う工程をさらに備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に筒状コンデンサを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
最近の半導体装置に対しては、ますます大規模化が要求され、ＤＲＡＭ（Dynamic Random Access Memory）においては、１Ｇｂｉｔの大容量メモリが開発されている。ＤＲＡＭメモリセルは、１つのゲートトランジスタと１つのコンデンサから構成されている。そのコンデンサに蓄えられた電荷量を情報とし、ゲートトランジスタにより電荷のやり取りを行っている。従ってＤＲＡＭの安定動作のためには一定値以上のキャパシタンスを確保する必要がある。しかし、搭載される記憶容量の増大によりメモリセルの面積は小さくなり、セルコンデンサの有効面積も小さくなっている。この小さな面積においてセルキャパシタンスを確保するために、現在でもいろいろな工夫がなされている。
【０００３】
例えばセルコンデンサをビット線の上側に配置するＣＯＢ(Capacitor over  bit line)構造や、ＨＳＧ（Hemispherical Silicon Grain）構造によりコンデンサの電極面積を大きくする方法や、高誘電体膜等が採用されている。高誘電体膜としてはいままでのシリコン酸化膜や窒化シリコン膜より数倍以上高い誘電率を有するタンタルオキサイド（Ｔａ２Ｏ５）膜等が使用されている。これらの技術を組み合わせることにより大容量の記憶容量を有する半導体装置を実現してきた。
【０００４】
これらのセルコンデンサの製造方法を説明する。ＣＯＢ構造としてビット線上の層間絶縁膜に筒状のセルコンデンサを形成するコンデンサホールを開口する。コンデンサホールはポリシリコンプラグによりセルトランジスタの拡散層に接続される。開口されたコンデンサホール内部にコンデンサ下部電極として非晶質シリコンを成膜する。成膜した非晶質シリコンに、ＳｉＨ４あるいはＳｉ２Ｈ６雰囲気中で熱処理することにより種付けを行う。引き続き、高真空状態で熱処理を施す事で粗面化（ＨＳＧ化）する。熱処理により、先に種付けしたＳｉ原子を中心とした結晶化の遷移中に、シリコン原子のマイグレーションを起こし、ＨＳＧ（Hemispherical Silicon Grain）として成長させるものである。
【０００５】
このとき、非晶質シリコン中に不純物としてたとえばＰ（リン）を多く含むと、このシリコンのマイグレーションを阻害するため、十分な成長を起こさない。そこで、一般的に１〜２Ｅ＋２０atoms/cm３程度あるいはそれ以下の不純物濃度の状態で、ＨＳＧ処理を施し、粗面化を促進させる。その後、電気的に不純物濃度が不足している場合、改めてたとえばＰＨ３雰囲気中で熱処理を行う事により、Ｐをシリコン膜中に導入し、不純物濃度を高くするといった方法を用いる。この方法により、シリコン表面積で約２倍の増加を得ることができ、微細化をはかりながら、シリコン表面積を増大させることができる。
【０００６】
セルコンデンサの改善については下記特許文献がある。特許文献１及び特許文献２にはＨＳＧシリコン層の剥離が生じやすい円筒状電極の上端部にイオン注入して不純物濃度を高くし、電極頂上部のＨＳＧシリコンの成長を抑制する技術が開示されている。特許文献３では高誘電体膜を筒状コンデンサや王冠型コンデンサに適用している。特許文献４には半導体基板内にトレンチを形成し、粗面化するトレンチコンデンサに関する技術が開示されている。
【０００７】
【特許文献１】特開２００２−３６８１３３号公報
【特許文献２】特開２０００−１９６０４２号公報
【特許文献３】特開２００３−１２４３４８号公報
【特許文献４】特開２００３−２０９１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したようにＣＯＢ(Capacitor over bit line)構造や、ＨＳＧ（Hemispherical Silicon Grain）構造により小さな面積においてもコンデンサの電極面積を大きくし、さらに高誘電体膜等の技術を組み合わせることにより大容量の記憶容量を備えた半導体装置を実現してきた。しかしながら、メモリセルの寸法縮小に伴い、円筒状コンデンサ構造の寸法も制約を受け、円筒の直径はますます小さくする必要がある。さらに、隣接する円筒コンデンサ間の距離も狭くなる。このために微細化された筒状コンデンサのアスペクト比をますます大きくする必要がある。このアスペクト比を大きくした筒状コンデンサにおいて、次のような新しい問題が本願発明者により見出された。
【０００９】
この新しい問題点を、図１１（Ａ）,（Ｂ）を参照して説明する。図１１は半導体装置の断面図であり、（Ａ）にはコンデンサホール開口時、（Ｂ）にはセルコンデンサの上部電極形成時の断面図を示す。図１１（Ａ）に示すように窒化シリコン膜１７、層間絶縁膜１８に筒状のセルコンデンサを形成するコンデンサホールを開口する。コンデンサホールはポリシリコンプラグ１６により図示していないセルトランジスタの拡散層に接続されている。
【００１０】
このときコンデンサホールのアスペクト比が大きい場合には、開口されたコンデンサホールの形状は円柱とはならず、図に示す花瓶のような形状をなす。層間絶縁膜１８の主表面から深さｈの範囲のホール上部は、絶縁膜の主表面に対し垂直な形状である。その領域の直径は設計寸法である径Ｒと等しい。さらにその下の部分は設計寸法Ｒよりも大きな膨らみをもつ、ボーイングと呼ばれる形状となる。そしてテーパー状に傾斜してホール底部となる。ホール底部の径は設計寸法Ｒよりやや小さくなっている。以下の本願説明においては、コンデンサホール上部のほぼ垂直な形状である領域をストレート部、その下のテーパー状に膨らみのある領域をボーイング部と呼ぶ。
【００１１】
このコンデンサホール内部に下部電極として非晶質シリコン１９を成膜する。成膜した非晶質シリコンに、ＨＳＧ処理しＨＳＧ１９ｂを形成する。さらに容量誘電体膜２０を成膜し、上部電極２１を成膜する。上部電極２１の成膜時には、ストレート部を入口としてコンデンサホール内部に反応ガスが供給される。反応ガスが流入する面積は、ホール中央部の対向する両側壁から成長したＨＳＧ間の中央部空間と、ホール測壁近くの隣接するＨＳＧ間の周辺空間となる。しかしその反応ガスの流入口であるストレート部の開口径が小さいことからホール中央部空間は小さな面積である。そのためにストレート部において成膜途中で、上部電極２１同士が接触してしまう。上部電極２１同士が接触し部分的に閉塞することで、閉塞した下の領域には反応ガスが流れにくくなる。
【００１２】
このように反応ガスの流れが不均一になり、コンデンサホール内のＨＳＧ表面に成膜される上部電極２１は局所的に成膜されない、またはその膜厚が不均一となる。このように上部電極２１の段差被覆性が悪くなり、粗面化された下部電極の表面に上部電極が形成されないで、一部の表面がコンデンサとして機能しなくなる。さらに開口径が小さいストレート部が上部電極２１で完全に閉塞すると、コンデンサホール内へ反応ガスが流れなくなる。そのため内部では空洞（ボイド）や局所的な接続不良が発生し、キャパシタンスを低下させることになる。このようにコンデンサホールの入り口であるストレート部の開口径が小さく、最初にストレート部が成膜される上部電極により塞がる。そのためにコンデンサ内部には局所的にコンデンサ上部電極の成長不良が発生し、キャパシタンスが低下するという問題がある。この問題は容量誘電体膜２０の成長時にも同様に発生する。
【００１３】
本願の目的は、これらの問題に鑑み、ストレート部の開口径が小さいことで局所的なコンデンサ上部電極の成長不良による筒状コンデンサのキャパシタンスの低下を防止できる半導体装置の製造方法を提供することにある。さらにこれらの製造方法で製造し、一定値のキャパシタンスを確保することで安定動作する半導体装置を提供することにある。本発明によれば、開口径の小さいストレート部のＨＳＧ粒径をボーイング部のＨＳＧ粒径よりも小さくする。ストレート部のＨＳＧ粒径を小さくすることで容量誘電体膜及び上部電極膜の成膜時の有効開口径を大きくする。有効開口径を大きくすることで成膜反応ガスの流れをよくし、容量誘電体膜及び上部電極の段差被覆性を改善し、一定値のキャパシタンスを確保できる。このようにすることで安定動作する半導体装置及び半導体装置の製造方法を提供することができる。
【課題を解決するための手段】
【００１４】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１５】
本発明の半導体装置は、筒状コンデンサを備え、前記筒状コンデンサのストレート部に形成されたＨＳＧ粒径は、ボーイング部に形成されたＨＳＧ粒径よりも小さいことを特徴とする。
【００１６】
本発明の半導体装置における前記ストレート部の有効開口径は、少なくとも容量誘電体膜厚の２倍以上であることを特徴とする。
【００１７】
本発明の半導体装置における前記ストレート部の有効開口径は、容量誘電体膜厚と上部電極の下層金属膜厚との和の２倍以上であることを特徴とする。
【００１８】
本発明の半導体装置における前記ストレート部は、下部電極の上端から半導体基板の主平面に対しほぼ垂直に形成された領域であることを特徴とする。
【００１９】
本発明の半導体装置における前記ボーイング部は、筒状コンデンサの垂直方向で、前記筒状コンデンサの底面から７０〜８０％の位置において最も大きな開口径を有することを特徴とする。
【００２０】
本発明の半導体装置における前記筒状コンデンサのストレート部に形成されたＨＳＧ粒径は、前記ボーイング部に形成されたＨＳＧ粒径よりも５〜１５ｎｍ小さいことを特徴とする。
【００２１】
本発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に筒状のホールを形成する工程と、前記半導体基板全面にコンデンサ下部電極としての非晶質半導体層を形成する工程と、前記非晶質半導体層のストレート部に不純物を導入する工程と、前記非晶質半導体の表面に核付けを行う工程と、ボーイング部におけるＨＳＧより前記ストレート部のＨＳＧを小さくなるように粗面化する工程と、を含むことを特徴とする。
【００２２】
本発明の半導体装置の製造方法における前記不純物の導入工程は、前記非晶質半導体層のストレート部に斜めイオン注入により不純物を導入することを特徴とする。
【００２３】
本発明の半導体装置の製造方法における前記斜めイオン注入は、１５°〜７０°の角度でｎ型不純物を注入することを特徴とする。
【００２４】
本発明の半導体装置の製造方法においては、前記不純物の導入工程の前に、前記非晶質半導体層のストレート部の下領域をレジストで覆う工程をさらに備えたことを特徴とする。
【発明の効果】
【００２５】
本願発明の半導体装置の製造方法においては、筒状コンデンサ開口付近のストレート部のＨＳＧ粒径を下側のボーイング部の粒径より小さくする。粒径を小さくすることで有効開口径が大きくなり、反応ガスの導入面積を増加させる効果がある。さらに反応ガスの流れがよくなることで成膜の段差被覆性を改善し、シリコンの全ての表面を下部電極として使用し、キャパシタンスを確保できる効果がある。キャパシタンスを確保することで安定動作する半導体装置及び半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の半導体装置及びその製造方法について、図１〜図１０を参照して説明する。図１は本発明における筒状コンデンサの断面図である。図２〜図６は本実施例の主たる途中工程における断面図である。図７〜９には本発明におけるデータを示す。図１０は他の製造方法による断面図である。
【００２７】
図１に示すように、半導体基板１に素子分離領域２を形成し、その後メモリセルのゲートトランジスタ３を形成する。メモリセルトランジスタ３はｐウエル領域４の表面に設けられる。ゲート絶縁膜５と、ゲート絶縁膜５上に設けられた多結晶シリコン膜６及びシリサイド膜７が積層してなるゲート電極８と、拡散層領域１０から形成されている。これらのトランジスタ３を第１の層間絶縁膜９により覆い、リソグラフィー及び異方性ドライエッチングによって拡散層領域１０に達するコンタクトホールを開口する。そして、ポリシリコンもしくは非晶質シリコンを堆積しエッチバックまたはＣＭＰによってコンタクトホールの内部にポリシリコンプラグ１１を形成する。
【００２８】
ポリシリコンプラグ１１を形成した後に第２の層間絶縁膜１２を形成し、リソグラフィー及び異方性ドライエッチングによってホールを開口する。そして、ＴｉＮ及びＷを堆積しエッチバックまたはＣＭＰによってホールの内部にＷプラグ１３を形成する。Ｗプラグ１３を形成した後、ＴｉＮ及びＷを堆積する。そしてリソグラフィー及び異方性ドライエッチングによって、ビット線１４を形成する。
【００２９】
ビット線１４を第３の層間絶縁膜１５によって覆い、リソグラフィー及び異方性ドライエッチングによって拡散層領域に接続されたポリシリコンプラグ１１に達するコンタクトホールを開口する。そして、ポリシリコンもしくは非晶質シリコンを堆積し、エッチバックまたはＣＭＰによってホールの内部にポリシリコンプラグ１６を形成する。さらに窒化膜１７を形成し、さらにプラズマ酸化膜１８を２〜４μｍの膜厚で堆積する。以下の各工程はそれぞれ図２〜図６を参照して説明する。
【００３０】
図２に示すようにリソグラフィー及び異方性ドライエッチングによってプラズマ酸化膜１８及び窒化膜１７をエッチングし、筒状のコンデンサホールを開口する。下部電極となる低濃度の燐を含有する非晶質シリコン層１９を５００℃以上、５５０℃以下の成長温度で、開口径の１／４以下の２０〜５０ｎｍの膜厚で堆積する。非晶質シリコン層１９は筒状コンデンサの下部電極を形成する筒状電極となる。
【００３１】
このときコンデンサホールの形状はアスペクト比が特に１５以上になると円柱とはならず、花瓶のような形状をなす。プラズマ酸化膜１８の主表面から深さｈまでの領域は主表面に対しほぼ垂直にパターニングされ、設計寸法である径Ｒに近い形状である。この領域をストレート部と称する。さらにその下のボーイング部は設計寸法よりも大きく膨らみをもち、さらにテーパー状に傾斜してホール底部となる。ここで例えば、プラズマ酸化膜１８の膜厚を３.２μｍ、開口の寸法を１５５ｎｍとするとアスペクト比は約２０となる。本実施例においては、ストレート部の高さｈは０.２〜０.３μｍ、もっとも大きく膨らむ部分の位置はホール底面から７０〜８０％の高さで、その径（Ｒ＋１）は設計寸法径の２０〜３０％程度大きくなり、約１９０ｎｍとなる。
【００３２】
次に図３に示すように、全面に非晶質シリコン層１９が残された状態で不純物を、例えば燐をドーズ量１Ｅ＋１４atoms/cm２、入射角度３０度、加速電圧２０ｋｅＶ、４方向stepの条件にてイオン注入によりドーピングする。このとき下部電極となる非晶質シリコン層１９には、その高さ方向の位置に依存した濃度の不純物がドープされる。ここではストレート部の非晶質シリコン層１９には不純物がドープされ、ボーイング部には不純物がドープされないように入射角度を設定する。
【００３３】
このイオン注入の入射角度を大きくした場合にはストレート部の一部の非晶質シリコン層１９に不純物がドープされないために問題が発生する。一方イオン注入の入射角度をやや小さくした場合にはボーイング部の一部にも一部不純物がドープされる。しかしアスペクト比が大きいためにその高さ方向の位置誤差の絶対値は小さく問題とはならない程度である。そのためにイオン注入の入射角度は設定値からやや小さくするのが好ましい。この角度は、アスペクト比により異なるが１５°〜７０°が好ましい。
【００３４】
次に図４に示すように、フォトリソグラフィープロセスによってホール内のみにレジストを残す。さらに非晶質シリコンをエッチバックして、ホールの上端より３０ｎｍ低い位置に非晶質シリコンの上端が来るように非晶質シリコン層１９を残す。非晶質シリコンをエッチバックし、隣接した他のホール内の非晶質シリコン層１９同士の絶縁を確保する。それぞれ分離された非晶質シリコン層１９は筒状コンデンサの下部電極（筒状電極）となる。次に上記フォトレジストを加熱した硫酸過水溶液によって除去する。
【００３５】
次に図５に示すように、非晶質シリコン層１９の洗浄、及び自然酸化膜の除去を行う。続いてＨＳＧ−Ｓｉ装置において、温度５５０℃以上５７０℃以下でモノシランまたはジシランのシーディングガスを用いて下部電極の表面に微結晶粒を形成させる。その後、アニーリングによって結晶粒を成長させＨＳＧシリコン１９ｂを成長させる。非晶質シリコン層１９は、ＨＳＧシリコン１９ｂと、ホール側壁面に沿って残ったシリコン層１９ａとなる。ＨＳＧシリコン１９ｂと、シリコン層１９ａとが下部電極を形成する。ＨＳＧにより下部電極は粗面化され、その表面積が増大する。
【００３６】
このときＨＳＧシリコンの結晶粒は非晶質シリコン層１９に含まれる不純物濃度により、低濃度であるボーイング部の結晶粒は大きく成長する。イオン注入され不純物濃度が高濃度とされたストレート部の結晶粒は小さくなる。ホール径の中心部には対向するホール側壁からそれぞれ成長したＨＳＧに囲まれた空間ができる。この空間の径を有効開口径Ｒeffとする。ストレート部のＨＳＧ結晶粒が小さいことから、ストレート部の有効開口径Ｒeffは大きくなる。図７にイオン注入ドーズ量と有効開口径Ｒeffとの関係を示す。図７には、有効開口径Ｒeffの平均値（丸印）とそのばらつき範囲を示している。
【００３７】
平均値としては、開口時の開口径Ｒが１５５ｎｍ、下地のシリコン層１９ａが１５ｎｍ、イオン注入なしのＨＳＧ径が４０ｎｍとした場合には、有効開口径Ｒeffは４５ｎｍとなる。イオン注入することでＨＳＧ径が小さくなり有効開口径Ｒeffは大きくなる。イオン注入１Ｅ＋１４atoms/cm２ではＨＳＧ粒径が３５ｎｍとなり、有効開口径Ｒeffは５５ｎｍと大きくなる。イオン注入２Ｅ＋１５atoms/cm２ではＨＳＧ粒径が２５ｎｍとなり、有効開口径Ｒeffは約７５ｎｍと大きくなっている。
【００３８】
ＨＳＧ径はそのばらつきが大きく、例えば平均値４０ｎｍの場合には±１０ｎｍのばらつきがある。イオン注入することにより平均の粒径を小さくすることで、そのばらつきも小さくなる。このようにイオン注入されたストレート部のＨＳＧ粒径はイオン注入なしのボーイング部のＨＳＧ粒径より平均値として５〜１５ｎｍ小さくなる。反応ガスは有効開口径の空間と、側壁に沿って隣接するＨＳＧ間の空間を利用してコンデンサホール内部に導入される。最小の面積で効率よく反応ガスを導入するには、ストレート部とボーイング部における有効開口径をなるべく等しくすることが必要である。
【００３９】
有効開口径Ｒeffの最も小さな箇所から上部電極の成膜時の閉塞が始まり、反応ガスの流れが悪くなる。従って有効開口径Ｒeffの最小値として、一定値以上を確保する必要がある。少なくとも最小値は後述する容量誘電体膜厚が十分成膜できる有効開口径Ｒeff以上とする。好ましくはさらに上部電極の下層金属層厚が十分成膜できる有効開口径Ｒeff以上とする。例えば容量誘電体膜厚（１０〜１５ｎｍ）とすれば膜厚の２倍＋アルファで、少なくとも４０ｎｍ以上とする。さらに好ましくは、上部電極の下層金属層厚（１０ｎｍ）も十分な段差被覆性を有するように成膜できるように容量誘電体膜厚（１０〜１５ｎｍ）と下層金属層厚（１０ｎｍ）との和の２倍＋アルファで、５５ｎｍ以上が望まれる。
【００４０】
次に図６に示すように、コンデンサ下部電極である非晶質シリコン層１９ａ、ＨＳＧシリコン層１９ｂの空乏化の抑制と低抵抗化のために、減圧ＣＶＤ炉にてｎ型不純物、例えば濃度５Ｅ＋２０atoms/cm３の燐をドープする。その後コンデンサ下部電極上に容量誘電体膜２０を膜厚（１０〜１５ｎｍ）として、減圧ＣＶＤにより形成し、酸化性ガスにより容量誘電体膜２０の酸化を行う。次に容量誘電体膜２０の上に上部電極２１を堆積しコンデンサを形成する。この上部電極２１としては、例えば下層金属層としてＴｉＮを１０ｎｍ成膜し、上層金属としてＷを成膜する。この場合に下層金属層が容量誘電体膜２０の全表面を覆うまでは、下層金属層の成膜ガスが流れ込むようにストレート部の有効開口径を確保することが望ましい。
【００４１】
図８にイオン注入量に対するセルキャパシタンスＣｓの平均値（丸印）と、ばらつきを示す。図９にイオン注入量と情報保持時間良品率とを示す。図８のセルキャパシタンスＣｓは、平均値と最大値はイオン注入量することで、約１〜２％だけわずかに減少している。しかし最小値はイオン注入することで、６０％だったのが８５％〜９０％に大幅に改善されている。このセルキャパシタンスの最小値に比例し図９の情報保持時間良品率も大幅に改善される。
【００４２】
前記したようにセルコンデンサの開口径１５５ｎｍ、深さ３.２μｍ、ストレート部を０.２μｍとする。この場合ストレート部の割合は０.２／３.２＝６％であり、ストレート部分のＨＳＧ粒径をイオン注入なし４０ｎｍ、イオン注入時３５ｎｍとすれば平均値としては約１％の表面積の減少となる。そのために平均値及び最大値はわずかに減少することになる。
【００４３】
一方セルキャパシタンスの最小値は有効開口径Reffが一定量以上確保されているかどうかに依存する。イオン注入なしの場合には有効開口径Reffの最小値が約２５ｎｍである。この場合容量誘電体膜１０ｎｍを成膜した時点で、有効開口径の残りは５ｎｍとなり、上部電極の下層金属を成膜する段階では局所的にガスの入り口が閉塞される。そのために上部電極の下層金属が粗面化されたＨＳＧの全ての表面を覆うことができない。従ってＨＳＧの全表面積が有効活用されないことからセルキャパシタンスは大幅に低く、小さい方向にばらつきが大きくなる。大きい方へのばらつきは約１０％で、どの水準においてもほぼ等しい。しかし、セルキャパシタンスの小さい方へのばらつきは非常に大きく、イオン注入なしでは約６０％と４０％も低下している。
【００４４】
セルキャパシタンスの最大、最小のばらつきが等しくなるのはイオン注入量１Ｅ＋１４atoms/cm２以上の場合である。イオン注入量１Ｅ＋１４atoms/cm２以上の場合にはセルキャパシタンスのばらつきは上下側で等しく、情報保持時間の良品率としても一定レベルを確保している。すなわちイオン注入量１Ｅ＋１４atoms/cm２以上の場合には、必要な有効開口径Reffを確保し、上部電極の形成が段差被覆性を含めて良好であり、ＨＳＧの表面積が有効活用されたことになる。つまり少なくとも上部電極がＨＳＧの表面積を全面被覆するまでは、ストレート部の閉塞は発生していないことになる。図７によれば、イオン注入量１Ｅ＋１４atoms/cm２における有効開口径Reffは最小４０ｎｍ、平均５５ｎｍである。
【００４５】
図１０には他の製造方法による断面図を示す。図２に示すように非晶質シリコンを５００℃以上、５５０℃以下の成長温度で、開口径の１／４以下の２０〜５０ｎｍの膜厚で堆積する。その後全面に非晶質シリコンが残された状態でフォトリソグラフィープロセスによってホール内のみにレジストを残し、イオン注入を行う。このときのレジストはストレート部には残さず、ボーイングが始まる高さにレジストの上端がくるようにする。従って前記した方法と同じくストレート部のみに不純物がドープされる。次にフォトレジストを加熱した硫酸過水溶液によって除去する。その後は図４に示すフォトリソグラフィープロセスによるエッチバック工程以降と同様に処理する。
【００４６】
本発明においては、筒状コンデンサのストレート部に高濃度の不純物をドープする。不純物がドープされたストレート部のＨＳＧシリコンの粒径が小さくなることで、ストレート部の有効開口径を大きくできる。この結果、反応ガスの導入がスムーズに行われ、形成される容量誘電体膜及び上部電極膜の段差被覆性を確保する。粗面化された下部電極表面に万遍なく上部電極を成膜することで、ＨＳＧの表面積を有効活用し、所望のセルキャパシタンスを確保する。局所的な接続不良が発生しないセルキャパシタンスを得ることで安定動作する半導体装置、及び半導体装置の製造方法が得られる。
【００４７】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更して実施することが可能であり、これらの変更例も本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００４８】
【図１】本発明における筒状コンデンサの断面図である。
【図２】本発明の途中工程（１）における断面図である。
【図３】本発明の途中工程（２）における断面図である。
【図４】本発明の途中工程（３）における断面図である。
【図５】本発明の途中工程（４）における断面図である。
【図６】本発明の途中工程（５）における断面図である。
【図７】イオン注入量と有効開口径を示す関係図である。
【図８】イオン注入量とセルキャパシタンスを示す関係図である。
【図９】イオン注入量と情報保持時間良品率を示す関係図である。
【図１０】本発明の他の製造方法による途中工程の断面図である。
【図１１】従来例における断面図であり、（Ａ）は工程（１）における断面図、（Ｂ）は工程（２）における断面図である。
【符号の説明】
【００４９】
１    半導体基板
２    素子分離領域
３    メモリセルトランジスタ
４    Ｐウエル領域
５    ゲート絶縁膜
６    多結晶シリコン膜
７    シリサイド膜
８    ゲート電極
９    第１層間絶縁膜
１０  拡散層領域
１１  ポリシリコンプラグ
１２  第２層間絶縁膜
１３  Ｗプラグ
１４  ビット線
１５  第３層間絶縁膜
１６  ポリシリコンプラグ
１７  窒化シリコン膜
１８  プラズマ酸化膜
１９  非晶質シリコン層
１９ａ  シリコン層
１９ｂ  ＨＳＧシリコン
２０  容量誘電体膜
２１  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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