(57)【要約】【課題】規格外となってしまったバリキャップダイオードの端子間容量値を回復させる。【解決手段】ＰＮ接合形成後に計測したダイオード素子の容量（端子間容量）値を基にして、その容量値が規格値より小さい場合には、裏面電極の形成後に基板が帯電している電荷を除去するために行う紫外線照射工程において、紫外線照射エネルギーを抑制して照射を行う。それにより、基板が帯電したことによって増大した見かけ上のＰＮ接合容量が低下してしまうことを抑制する。【選択図】図９
2007311670.tif 000002
【特許請求の範囲】
【請求項１】
バリキャップダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射することを特徴とする半導体装置の製造方法。
【請求項２】
バリキャップダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記窒化シリコン膜はプラズマＣＶＤ法で形成し、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射することを特徴とする半導体装置の製造方法。
【請求項３】
ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に高抵抗のエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射することを特徴とする半導体装置の製造方法。
【請求項４】
ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に高抵抗のエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記窒化シリコン膜はプラズマＣＶＤ法で形成し、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、バリキャップダイオードを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平６−１７７４０５号公報（特許文献１）には、バリキャップダイオードの電圧−容量特性を安定させるために、電圧−容量特性を表す算出式に基づいて変数を求め、その変数が変わらない条件となるように製造条件を決定してバリキャップダイオードを製造する技術が開示されている。
【０００３】
特開平５−１２９２８４号公報（特許文献２）には、ＥＰＲＯＭのプラズマＳｉＮ膜の紫外線吸収量とストレス値とを測定して、双方の許容値が広くなるように、プラズマＳｉＮ膜の成膜時にＳｉＨ４の流量と高周波電力とを設定してプラズマＳｉＮ膜を成膜する技術が開示されている。
【０００４】
特開昭６３−１７０９２９号公報（特許文献３）には、半導体基板上に形成したプラズマＳｉＮｘ膜に熱処理を行って内部電荷量を増加した後に、紫外線照射の時間をコントロールすることによってプラズマＳｉＮｘ膜中の蓄積電荷量を定期的にコントロールして任意の蓄積電荷量を得る方法が開示されている。
【特許文献１】特開平６−１７７４０５号公報
【特許文献２】特開平５−１２９２８４号公報
【特許文献３】特開昭６３−１７０９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
テレビチューナー、ＡＭラジオおよびＦＭラジオ等において、電源電圧変動に対する周波数の調整に用いられるバリキャップダイオードには、端子間容量規格が必須となっている。このようなバリキャップダイオードが搭載される製品の高性能化に伴って、端子間容量規格の狭偏差化が強く求められている。
【０００６】
上記端子間容量値を決定する方法として、ダイオード素子を形成するＰＮ接合の接合深さを熱処理によって調整する手段がある。このような手段を用いた場合には、ＰＮ接合を深く形成してしまうと、ＰＮ接合を浅い状態に回復できないことから、浅いＰＮ接合時の端子間容量値に回復できなくなってしまう課題が存在する。
【０００７】
本発明の目的は、規格外となってしまったバリキャップダイオードの端子間容量値を回復することができる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
（１）本発明による半導体装置の製造方法は、バリキャップダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に第１導電型の不純物を含むエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記窒化シリコン膜はプラズマＣＶＤ法で形成し、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射するものである。
【００１１】
（２）また、本発明による半導体装置の製造方法は、ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体基板の主面上に高抵抗のエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層上に選択的に第２導電型の第１半導体層を形成し、ダイオード素子を形成する工程、
（ｃ）前記ダイオード素子の容量を計測する工程、
（ｄ）前記半導体基板上に酸化シリコン膜を形成する工程、
（ｅ）前記酸化シリコン膜に前記第１半導体層に達する開口部を形成する工程、
（ｆ）前記開口部の底部で前記第１半導体層と接する第１金属電極を形成する工程、
（ｇ）前記第１金属電極の存在下で前記半導体基板上に窒化シリコン膜を含む表面保護膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の裏面に第２金属電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記半導体基板に紫外線を照射する工程、
を含み、
前記ダイオード素子の前記容量が規格値より小さい場合には、前記（ｉ）工程においては前記紫外線の照射エネルギーを抑制しつつ前記紫外線を照射するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
バリキャップダイオードの製造工程における紫外線照射工程において、紫外線照射エネルギーを抑制して照射を行うことにより、見かけ上のＰＮ接合容量が低下してしまうことを抑制できるので、ＰＮ接合形成後に計測したダイオード素子の容量値が規定値より小さかった場合でも、紫外線照射工程後には規定値内に回復させることができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１９】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は、ラップトップ型コンピュータにおける映像および音声の外部出力構成を示すブロック図である。
【００２３】
図１に示すように、その映像および音声の外部出力構成は、チューナーＴＮ、ビデオデコーダーＶＤ、Ａ／ＤコンバータＡＤＣ、入力キーＩＫ、降圧用のＤＣ／ＤＣコンバータＤＣＶ、スケーラーＳＣＬ、ＭＣＵ（Micro Controller Unit）Ｍ１、ＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）Ｆ１、デジタル増幅器ＤＡＭＰ、スピーカーＳＰＫ、表示パネル部ＰＮＬおよび端子Ｔ１〜Ｔ４などから形成されている。また、表示パネル部ＰＮＬは、ＬＣＤ（Liquid Crystal Display）Ｌ１、ＬＣＤＬ１のドライバ回路Ｄ１、バックライトＢＬおよびインバータＩＮＶなどを含む。端子Ｔ１には外部からの映像信号が入力され、その映像信号はビデオデコーダーＶＤへ送られて画像処理が施される。端子Ｔ２は外部アンテナおよびチューナーＴＮと電気的に接続しており、チューナーＴＮは外部アンテナを通して電波を受信し、映像信号をビデオデコーダーＶＤへ送る。端子Ｔ３には、コンピュータからの映像および音声に関するデジタル信号が入力され、そのデジタル信号はＡ／ＤコンバータＡＤＣにてデジタル／アナログ変換が施される。端子Ｔ４には電源電圧（たとえば直流１２Ｖ程度）が印加され、その電源電圧はＤＣ／ＤＣコンバータＤＣＶにて５Ｖおよび３．３Ｖ等の所定の電圧に降圧される。
【００２４】
本実施の形態１の半導体装置は、上記チューナーＴＮである。このチューナーＴＮに含まれる電子同調回路で用いられるバリキャップダイオードは、約０．５Ｖ〜５Ｖの動作電圧で駆動するものである。以下、このバリキャップダイオードの製造工程について図２〜図１０を用いて説明する。
【００２５】
まず、図２に示すように、ｎ型（第１導電型）の導電型を有する不純物（たとえば、ＡｓまたはＰ（リン））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体基板）１の表面に、ｎ型の導電型を有する不純物（たとえば、ＡｓまたはＰ）がドープされたｎ−型単結晶シリコン層（エピタキシャル層）２をエピタキシャル成長させる。
【００２６】
次いで、図３に示すように、ｎ＋型単結晶シリコン基板１に熱処理を施し、ｎ−型単結晶シリコン層２の表面に酸化シリコン膜３を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をドライエッチングし、ｎ−型単結晶シリコン層２に達する開口部４を形成する。続いて、その開口部４よりｎ−型単結晶シリコン層２にｐ型の不純物（たとえばＢ（ホウ素））を導入し、ｐ＋型（第２導電型）半導体領域（第１半導体層）５を形成する。次いで、Ｎ２（窒素）雰囲気中において、ｎ＋型単結晶シリコン基板１に熱処理を施すことにより、ｐ＋型半導体領域５、ｎ−型単結晶シリコン層２およびｎ＋型単結晶シリコン基板１によるＰＮ接合（ダイオード素子）を形成することができる。次いで、そのダイオード素子の容量（端子間容量）値を計測する。この容量値の計測の目的については、後で詳述する。
【００２７】
次に、図４に示すように、酸化シリコン膜３を除去した後、高温低圧ＣＶＤ法によりｎ−型単結晶シリコン層２上に酸化シリコン膜６を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜６をドライエッチングし、開口部７を形成する。続いて、その開口部７よりｎ−型単結晶シリコン層２にｎ型の不純物（たとえばＰ）を導入し、平面でｐ＋型半導体領域５を取り囲むｎ＋型ガードリング領域８を形成する。このようなｎ＋型ガードリング領域８を形成したことにより、本実施の形態１のバリキャップダイオードの完成後（使用時）において、ｎ−型単結晶シリコン層２に広がる空乏層をｎ＋型ガードリング領域８で遮断することができる。
【００２８】
次に、図５に示すように、たとえばＣＶＤ法によりｎ＋型単結晶シリコン基板１上に酸化シリコン膜９およびＰＳＧ（Phospho Silicate Glass）膜１０を順次堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてＰＳＧ膜（酸化シリコン膜）１０、酸化シリコン膜９および酸化シリコン膜６をドライエッチングし、ｐ＋型半導体領域５に達する開口部１１Ａおよびｎ＋型ガードリング領域８に達する開口部１１Ｂを形成する。
【００２９】
次に、図６に示すように、開口部１１Ａ、１１Ｂの内部を含むｎ＋型単結晶シリコン基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにしてそのＡｌおよびＳｉからなる合金膜をエッチングすることにより、ｐ＋型半導体領域５と接する表面電極（第１金属電極）１２Ａおよびｎ＋型ガードリング領域８と接する表面電極１２Ｂを形成する。表面電極１２Ａは、バリキャップダイオードのアノード電極となる。また、表面電極１２Ｂは、ＰＮ接合（ダイオード素子）への電界集中を緩和する機能を有する。
【００３０】
次に、図７に示すように、たとえばＣＶＤ法によりｎ＋型単結晶シリコン基板１上に酸化シリコン膜（表面保護膜）１３および窒化シリコン膜（表面保護膜）１４を順次堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜１３および窒化シリコン膜１４をドライエッチングし、ｐ＋型半導体領域５に達する開口部１５を形成する。
【００３１】
次に、図８に示すように、表面電極１２Ａ、１２Ｂ等が形成されたｎ＋型単結晶シリコン基板１の主面の水素等を除去するための熱処理を施した後、ｎ＋型単結晶シリコン基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ＋型単結晶シリコン基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ＋型単結晶シリコン基板１を薄くする。なお、ｎ＋型単結晶シリコン基板１の裏面を研削した後に、さらにｎ＋型単結晶シリコン基板１の裏面をライトエッチングしてもよい。
【００３２】
次に、上記保護テープを剥がし、ｎ＋型単結晶シリコン基板１を洗浄した後、ｎ＋型単結晶シリコン基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を蒸着する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極（第２金属電極）１６を形成する。次いで、必要に応じて、ｎ＋型単結晶シリコン基板１の主面に紫外線を照射し、ｎ＋型単結晶シリコン基板１が帯電している電荷を除去する。
【００３３】
上記裏面電極１６となる多層膜の蒸着時には、高温が加わることによって窒化シリコン膜１４が下層の膜に電位を与え、酸化シリコン膜１３、ＰＳＧ膜１０および酸化シリコン膜９が負の電位に追い込まれる。また、正イオンが酸化シリコン膜６下の寄生空乏層ＤＰＬに引き寄せられ、見かけ上のＰＮ接合容量が増大する（図９参照）。そこで、本実施の形態１では、前述のＰＮ接合形成後に計測したダイオード素子の容量（端子間容量）値を基にして、その容量値が規格値より小さい場合には、裏面電極１６の形成後に行う紫外線照射工程において、紫外線照射エネルギーを抑制して照射を行う。本実施の形態１では、そのダイオード素子の容量値の規定値が約０．１５０ｐＦ〜０．１９０ｐＦであり、ダイオード素子の容量値が規定値内である場合の紫外線照射エネルギーが約９．０Ｊ〜１０Ｊであるとすると、測定した容量値が０．１４５ｐＦ〜０．１５５ｐＦ程度と小さかった場合には、紫外線照射エネルギーを約３．０Ｊ〜４．０Ｊまで小さくすることを例示できる。それにより、見かけ上のＰＮ接合容量が低下してしまうことを抑制できるので、前述のＰＮ接合形成後に計測したダイオード素子の容量値が規定値より小さかった場合でも、その紫外線照射工程後には規定値内に回復させることが可能となる。
【００３４】
次に、図１０に示すように、ｎ＋型単結晶シリコン基板１をダイシングにより分割し、単位素子のバリキャップダイオードのチップ１７に分割する。続いて、個々のチップ１７を封止樹脂により封止し、パッケージングする。このパッケージングにおいては、リード１８にチップ１７の裏面電極１６を接続する。そして、表面電極１２Ａを、ボンディングワイヤ１９を介してリード２０と電気的に接続する。続いて、リード１８、２０、チップ１７およびボンディングワイヤ１９を封止樹脂２１により封止することにより、リード１８、２０の一部を実装用に外部に露出させたパッケージを形成する。その後、封止樹脂２１の外周面にレーザー印字等の極性識別マークを形成して本実施の形態１の半導体装置を製造する。
【００３５】
（実施の形態２）
本実施の形態２の半導体装置は、たとえば移動体通信機器や高速データ通信機器等におけるアンテナスイッチモジュールなどの高周波モジュールである。
【００３６】
図１１は、上記高周波モジュールにおけるアンテナ切り替え回路の回路図である。この図１１に示したアンテナ切り替え回路においては、アンテナＡＮＴを、端子ＴＸにつながる送信用回路（図示は省略）と端子ＲＸにつながる受信用回路（図示は省略）とで共用している。送信時においては、端子ＶＣより切り替え電流を入力し、ＰＩＮダイオードＤ３をオンさせる。また、マイクロストリップ線路Ｚ０は、受信時において受信用回路とのインピーダンス整合が取れるように、アンテナインピーダンスと同じとし、その線路長は、送信波長の約１／４程度となるようにする。受信時においては、端子ＶＣより入力する切り替え電流を切り、ＰＩＮダイオードＤ３をオフさせることにより、送信用回路をアンテナより切り離すものである。
【００３７】
図１２は、上記ＰＩＮダイオードＤ３が形成されたチップの要部断面図である。図１２に示すように、本実施の形態２のＰＩＮダイオードＤ３は、前記実施の形態１におけるバリキャップダイオード（図８参照）におけるｎ−型単結晶シリコン層２が、たとえば高抵抗（低効率が１００Ωｃｍ〜１０００Ωｃｍ程度）のｎ−型エピタキシャル層から形成されたＩ層２Ａとなっている点以外はほぼ同様の構造を有しており、製造工程もほぼ同様である。このようなＰＩＮダイオードＤ３では、Ｉ層２Ａにおける不純物濃度によってダイオード素子の容量値（端子間容量）が決定される。
【００３８】
本実施の形態２においても、ダイオード素子の容量値が規格値より小さい場合には、裏面電極１６の形成後に行う紫外線照射工程において、紫外線照射エネルギーを抑制して照射を行う。それにより、ダイオード素子の容量値が規定値より小さかった場合でも、その紫外線照射工程後には規定値内に回復させることが可能となる。
【００３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４０】
本発明の半導体装置の製造方法は、たとえばバリキャップダイオードまたはＰＩＮダイオードを有する半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態である半導体装置を有する映像および音声の外部出力構成を示すブロック図である。
【図２】本発明の一実施の形態である半導体装置に含まれるバリキャップダイオードの製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８の一部を拡大して示した要部断面図である。
【図１０】本発明の一実施の形態である半導体装置に含まれるバリキャップダイオードの製造工程中の要部断面図である。
【図１１】本発明の他の実施の形態である半導体装置を有するアンテナ切り替え回路の回路図である。
【図１２】本発明の他の実施の形態である半導体装置に含まれるＰＩＮダイオードが形成されたチップの要部断面図である。
【符号の説明】
【００４２】
１  ｎ＋型単結晶シリコン基板（半導体基板）
２  ｎ−型単結晶シリコン層（エピタキシャル層）
２Ａ  Ｉ層
３  酸化シリコン膜
４  開口部
５  ｐ＋型半導体領域（第１半導体層）
６  酸化シリコン膜
７  開口部
８  ｎ＋型ガードリング領域
９  酸化シリコン膜
１０  ＰＳＧ膜（酸化シリコン膜）
１１Ａ  開口部
１１Ｂ  開口部
１２Ａ  表面電極（第１金属電極）
１２Ｂ  表面電極
１３  酸化シリコン膜（表面保護膜）
１４  窒化シリコン膜（表面保護膜）
１５  開口部
１６  裏面電極（第２金属電極）
１７  チップ
１８  リード
１９  ボンディングワイヤ
２０  リード
２１  封止樹脂
ＡＤＣ  Ａ／Ｄコンバータ
ＡＮＴ  アンテナ
Ｄ３  ＰＩＮダイオード
ＤＡＭＰ  デジタル増幅器
ＤＣＶ  ＤＣ／ＤＣコンバータ
ＤＰＬ  寄生空乏層
Ｆ１  ＥＥＰＲＯＭ
ＩＫ  入力キー
Ｍ１  ＭＣＵ
ＰＮＬ  表示パネル部
ＲＸ  端子
ＳＣＬ  スケーラー
ＳＰＫ  スピーカー
Ｔ１〜Ｔ４  端子
ＴＮ  チューナー
ＴＸ  端子
ＶＣ  端子
ＶＤ  ビデオデコーダー
Ｚ０  マイクロストリップ線路
【図１】
2007311670.tif 000003
【図２】
2007311670.tif 000004
【図３】
2007311670.tif 000005
【図４】
2007311670.tif 000006
【図５】
2007311670.tif 000007
【図６】
2007311670.tif 000008
【図７】
2007311670.tif 000009
【図８】
2007311670.tif 000010
【図９】
2007311670.tif 000011
【図１０】
2007311670.tif 000012
【図１１】
2007311670.tif 000013
【図１２】
2007311670.tif 000014