(57)【要約】【課題】被処理体にストレスを与えることなく、残渣のないアッシングを実現する方法を提供する。被処理体にストレスを与えることなく、残渣のないアッシングを実現することのできるアッシング装置を提供する。【解決手段】被処理基体表面に、レジストのパターンを形成し、このレジストのパターンをマスクとして、所定の処理を行う処理工程と、アッシングにより、前記レジストのパターンを剥離するレジスト剥離工程とを含む半導体装置の製造方法であって、前記アッシングに先立ち、低温下で、前記処理工程によりレジストのパターンの表面に堆積された表面層あるいは、表面変質層を除去する工程を含む。【選択図】図３
2007214373.tif 000002
【特許請求の範囲】
【請求項１】
被処理基体表面に、レジストのパターンを形成し、前記レジストのパターンをマスクとして、所定の処理を行う処理工程と、
アッシングにより、前記レジストのパターンを剥離するレジスト剥離工程とを含む半導体装置の製造方法であって、
前記アッシングに先立ち、低温下で、前記処理工程でレジストのパターンの表面に堆積された表面層あるいは、表面変質層を除去する工程を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記表面層あるいは、表面変質層を除去する工程は、１００℃以下の低温下でアッシングする低温アッシング工程と、
前記低温アッシング工程後に、１００℃以上の高温でアッシングを行う高温アッシング工程とを含む半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記低温アッシング工程は、８０℃から１００℃で３０秒程度アッシング処理する工程を含む半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法であって、
前記高温アッシング工程は、１２０℃から２００℃でアッシング処理する工程を含む半導体装置の製造方法。
【請求項５】
請求項４の半導体装置の製造方法であって、
前記高温アッシング工程は、６０秒程度アッシング処理する工程を含む半導体装置の製造方法。
【請求項６】
請求項２乃至５のいずれかに記載の半導体装置の製造方法であって、
前記低温アッシング工程後、前記高温アッシング工程に先立ち、前記被処理基体の温度を徐々に上昇させる工程を含む半導体装置の製造方法。
【請求項７】
プラズマ生成機能を備え、アッシング処理を行うための処理室と、
前記処理室内に被処理基体を配置するための支持台とを備え、
請求項１乃至６のいずれかに記載の半導体装置の製造方法を実施するための半導体製造装置であって、
前記支持台が、温度制御機能を備え、処理中に少なくとも２つの温度に設定可能となるように構成した半導体製造装置。
【請求項８】
請求項７に記載の半導体製造装置であって、
前記支持台は、所定の速度で前記支持台の温度を上昇させる温度上昇機能を備えた半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体製造装置にかかり、特に半導体集積回路の製造プロセスにおけるレジストをアッシング除去する方法およびアッシング装置に関する。
【背景技術】
【０００２】
半導体プロセスにおいて、レジストをマスクとしてエッチングやイオン注入などの処理を行った後、レジストを剥離する必要がある。
近年、このようなレジストのレジスト剥離工程としては、発煙硝酸や硫酸過水（硝酸と過酸化水素水との混液）を用いたウエットプロセスに代わって、Ｏ2プラズマを利用するいわゆるドライアッシング法が、広く量産現場でも採用されるようになっている。
【０００３】
このドライアッシング法では、有機高分子で構成されるフォトレジストをプラズマ中で発生するＯラジカル，Ｏ2ラジカル等により、ＣＯ，ＣＯ2とする燃焼反応で除去してゆくのが基本的なメカニズムである。
【０００４】
しかし、フォトレジスト材料の剥離が困難である場合がある。例えば、反応性イオンエッチングなどのエッチングのマスクとしてレジストを用いた場合には、剥離に際してレジスト表層もしくはエッチング面に堆積層あるいは変質層が発生し、これが剥離の際の阻害となり、変質層発生の原因となっていた。
【０００５】
また、イオン注入後のレジスト剥離についても、必ずしも容易ではない。とりわけ、超ＬＳＩ製造のためのソース／ドレイン領域形成などのように、高ドーズ量のイオン注入工程が必要になる場合、問題が大きい。
【０００６】
イオン注入のマスクとしてフォトレジストを用いた場合には、当然このレジストの中にも、高ドーズ量、高エネルギーでのイオン注入が行われる。この時、イオン衝撃に伴う熱が主な原因と考えられるが、レジストの表面が硬化してしまい、例えば通常のＯ2プラズマのみでは、この硬化層の除去が困難であるという問題があった。
【０００７】
この表面の硬化層は、熱によって形成されるのみならず、イオン注入されたドーパントが、レジスト材料の分子構造の中で置換して架橋反応を起こし、この架橋された部分がＯ2プラズマによって酸化されるため、そのまま難エッチング層として残渣となる場合もある。特に後者は、残存するとパーティクルによる汚染源となり、超ＬＳＩ等の製品の歩留まりを著しく低下させるおそれがある。
【０００８】
この対策として、種々の方法が提案されており、レジストを介して処理のなされた被処理体を、温度０℃またはその近傍あるいはそれ以下の温度に冷却して被処理体上のレジストをアッシングする方法も提案されている（特許文献１）。
この方法は、被処理体を冷却することにより、レジストの硬化膜が冷却され、この硬化膜にかかるストレスにより硬化膜にクラックを生じさせ、このクラックから例えばＯラジカルが入ってアッシングが進むようにしたものである。
これにより、残渣の無い、レジストアッシングプロセスを実現することが可能となる。
【０００９】
また、他の方法としては、高温にして、高速でアッシングする方法が提案されている。
この方法は、例えば図６（ａ）乃至（ｃ）にその製造工程図を示すように、２５０℃程度の高温で１２０秒程度の高温アッシングを行うことにより、レジストのパターンを剥離するものである。
すなわち、図６（ａ）に示すように、シリコン基板１表面に図示しないゲート絶縁膜を形成した後、電極を形成するための多結晶シリコン層３を形成し、この上層にレジストを塗布し、フォトリソグラフィを経て、レジストＲのパターンを形成する。
【００１０】
そしてこのレジストＲのパターンをマスクとして、反応性イオンエッチングを行い、多結晶シリコン層をパターニングする（図６（ｂ））。このとき、反応性イオンエッチング工程で生成されたエッチング残渣がレジストＲの表面に堆積物Ｒｓとして付着している。
【００１１】
この後図７に温度プロファイルを示すように、２５０℃に予熱されたサセプタに、このシリコン基板を載置し、酸素プラズマを照射し、１２０秒にわたりアッシングを行いレジストを除去する。
この工程では、図６（ｃ）のように堆積物Ｒｓが若干残留している。これは堆積物Ｒｓが高温プラズマによって硬化せしめられ除去されにくい状態になっているものと考えられる。
【００１２】
この方法により、アッシングが高速化され、スループットの向上をはかることができるとされているが、堆積物の残留により、エッチング残りが生じることがある。
【００１３】
【特許文献１】特開平６−１７７０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、前者の、被処理体を冷却する工程を含む方法では、熱ストレスにより硬化膜にクラックを生じさせるということは、被処理体自体も、急激な温度変化による、ストレスを受けることになり、膜質の劣化を招き、また剥離の原因となるなどの問題があり、歩留まり低下の原因となっていた。
また、後者の高温アッシング工程を用いる方法では、前述したように、この高温アッシング工程で、レジストの表層あるいはエッチング面に堆積層あるいは変質層が形成され、これが、レジスト剥離工程において、剥離を阻む原因となり、例えば図８にアッシング後のＳＥＭ写真を示すように、残渣が発生することがあった。
【００１５】
本発明は、前記実情に鑑みてなされたもので、被処理体にストレスを与えることなく、残渣のないアッシングを実現する方法を提供することを目的とする。
また本発明は、構成が簡単で、被処理体にストレスを与えることなく、残渣のないアッシングを実現することのできるアッシング装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、被処理基体表面に、レジストのパターンを形成し、このレジストのパターンをマスクとして、所定の処理を行う処理工程と、アッシングにより、前記レジストのパターンを剥離するレジスト剥離工程とを含む半導体装置の製造方法であって、前記アッシングに先立ち、低温下で、前記処理工程によりレジストのパターンの表面に堆積された表面層あるいは、表面変質層を除去する工程を含む。
この構成により、低温アッシング（１００℃以下）により、表面層をアッシングした後、高温アッシングをするようにしているため、例えばエッチングによって堆積された堆積物を除去するように、低温アッシングを行うことにより、堆積層や変質層が硬化しない温度でアッシングし、堆積層や変質層を除去することができる。そして、その後にウェット処理などでレジストのパターンを除去するようにしているため、ウェット処理で容易に変質層を除去することが可能となる。
【００１７】
また、本発明は、上記半導体装置の製造方法において、前記表面層あるいは、表面変質層を除去する工程は、１００℃以下の低温下でアッシングする低温アッシング工程と、前記低温アッシング工程後に、１００℃以上の高温でアッシングを行う高温アッシング工程とを含む。
この構成により、従来は、高温下でのアッシングが主流であったのに対し、本発明によれば、高温アッシングに先立ち低温アッシングを実施することにより、堆積層や変質層の硬化を招くことなく、効率よく剥離除去することが可能となる。
【００１８】
また、本発明は、上記半導体装置の製造方法において、前記低温アッシング工程は、８０℃から１００℃で３０秒程度アッシング処理する工程を含む。
この構成により、この程度の短時間のアッシングにより、効率よく堆積層や変質層を除去することができる。
【００１９】
また、本発明は、上記半導体装置の製造方法において、前記高温アッシング工程は、１２０℃から２００℃でアッシング処理する工程を含む。
この構成により、表面層を除去した後高温アッシングを行うことにより、高速除去が可能となる。
【００２０】
また、本発明は、上記半導体装置の製造方法において、前記高温アッシング工程は、６０秒程度アッシング処理する工程を含む。
この構成により、６０秒程度の処理時間であれば被処理基体の劣化を招くことなく確実なアッシングが可能となる。
【００２１】
また、本発明は、上記半導体装置の製造方法において、前記低温アッシング工程後、前記高温アッシング工程に先立ち、前記被処理基体の温度を徐々に上昇させる工程を含む。
この構成により、効率よくかつ短時間でレジスト除去を実現することが可能となる。
【００２２】
また、本発明は、プラズマ生成機能を備え、アッシング処理を行うための処理室と、前記処理室内に被処理基体を配置するための支持台とを備え、上記半導体装置の製造方法を実施するための半導体製造装置であって、前記支持台が、温度制御機能を備え、処理中に少なくとも２つの温度に設定可能となるように構成している。
この構成により、アッシング装置において低温アッシングと高温アッシングの両方が同一装置内で実現でき、作業性よく信頼性の高いレジスト剥離を実現することが可能となる。
【００２３】
また、本発明は、上記半導体装置の製造方法において、前記支持台は、所定の速度で前記支持台の温度を上昇させる温度上昇機能を備えたものを含む。
この構成により、効率よくかつ短時間でレジスト除去を実現することが可能となる。
【発明の効果】
【００２４】
本発明によれば、堆積層や変質層を硬化させない程度の温度設定にすることにより、信頼性の高い半導体装置を歩留まりよく製造することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
（実施の形態１）
本実施の形態ではシリコン基板１表面に形成された多結晶シリコン層３に、レジストのパターンＲを形成し、このレジストのパターンＲをマスクとして、エッチング処理を行い、この多結晶シリコン層３をパターニングしたのち、アッシングにより、レジストのパターンＲを剥離するに際し、８０℃の低温下で３０秒程度の酸素プラズマによるアッシングを行った後、一旦取り出し、２５０℃６０秒程度の熱処理を行い、この後、ウェット処理を行うようにしたことを特徴とするものである。この方法では、アッシングに先立ち、８０℃の低温下で３０秒程度の酸素プラズマによるアッシングを行うようにしているため、レジストのパターンの表面に堆積された表面層あるいは、表面変質層が硬化することなく良好に除去される。
【００２７】
図１（ａ）乃至（ｅ）は本発明の実施の形態の多結晶シリコン層３のパターンを形成するための工程を示す図、図２はこのレジストのパターンＲを除去するためのアッシング装置を示す図、図３はこのアッシング工程における温度プロファイルを示す図である。
【００２８】
このアッシング装置は、μ波プラズマアッシング装置であり、図２に本実施の形態の半導体製造装置で用いられるアッシング装置の概略構成図を示すように、マグネトロン１０１Ａで発生させたμ波１０１Ｂを、導波管１０３を通して、石英ベルジャー１０４にて囲まれた反応室１０５に移送し、この反応室１０５を囲む形で設置されているソレノイドコイル１０６にて、μ波（周波数２．４５ＧＨｚ）と、いわゆるＥＣＲ放電を起こす８．７５×１０-2Ｔ（テスラ）の磁場を発生させ、ガスプラズマ１０７を生じせしめるように攻勢されている。被処理基体であるシリコン基板１は、サセプター１０９上に載置され、温度制御手段１１０を備えた加熱手段１１２により加熱がなされるように構成されている。ガスは、ガス導入管１１１を用いて反応質１０５内に導入され、図示しない排気管より排気される。また、サセプター１０９中には、加熱手段としてヒーター１１２も埋設されていて、ウェハーとしてのシリコン基板１を急熱できるようになっている。勿論、ＩＲランプなどを用いて加熱してもよい。
【００２９】
次に本実施の形態の方法を用いたパターン形成工程について説明する。
レジストパターンの形成工程から、多結晶シリコン層のエッチング工程までは通例の方法を用いて形成されるが、前述したようにアッシング工程が、８０℃３０秒の低温アッシング工程と２５０℃６０秒の高温アッシング工程を経た後、ウェット処理により除去されるようにしたことを特徴とするものである。
【００３０】
すなわち、シリコン基板表面に図示しないゲート絶縁膜を形成した後、電極を形成するための多結晶シリコン層３を形成し、この上層にレジストを塗布し、フォトリソグラフィを経て、図１（ａ）に示すように、レジストＲのパターンを形成する。（フォトレジストはＴＳＭＲ−Ｖ３）
【００３１】
そしてこのレジストＲのパターンをマスクとして、反応性イオンエッチングを行い、多結晶シリコン層をパターニングする（図１（ｂ））。このとき、反応性イオンエッチング工程で生成されたエッチング残渣がレジストＲの表面に堆積物Ｒｓとして付着している。
【００３２】
この後図２に示したアッシング装置のサセプタ１０９の温度制御手段を制御し、図３に温度プロファイルを示すように、８０℃に加熱しておく。
そして、以下のような条件でアッシングした。
ガス ： Ｏ2 ＝８００ｓｃｃｍ圧力 ： ２６６Ｐａμ波電力 ： １ｋＷサセプター温度 ： ８０℃
【００３３】
この工程により、図１（ｃ）のように堆積物Ｒｓが低温プラズマによって除去される。
そして一旦反応室から取り出した後、さらに温度制御手段１１０を制御し、加熱手段１１２によって１ｋＷサセプター温度を２５０℃まで加熱し、６０秒のアッシングを行う。そしてウェット処理を経て、図１（ｄ）に示すように、レジストのパターンＲが確実に除去されてきれいな表面を得た。
【００３４】
（実施の形態２）
前記実施の形態１では、アッシングに際し、低温アッシングを行った後、一旦反応室１０５から被処理基体であるシリコン基板を取り出し、再度反応室に設置し、高温アッシングを行うようにしたが、本実施の形態では、図４に示すように、温度を徐々に高めるようにしている。
他は前記実施の形態１と同様である。
この方法によって得られたアッシング後の表面を撮影したＳＥＭ写真を図５に示す。この図と同様の方法で形成したレジストパターン付半導体装置を、図８に示す。この方法によれば、より短時間で効率よくレジストパターンを剥離することが可能となる。
【００３５】
また、前記実施の形態では、エッチング工程で用いられたレジストパターンのアッシングについて説明したが、表面に変質層が形成されやすいイオン注入工程で用いられたレジストパターンのアッシングにも有効に適用可能である。、
【産業上の利用可能性】
【００３６】
以上説明してきたように本発明によれば、レジストのパターンの残渣を低減し高精度で信頼性の高い半導体装置を形成することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１の半導体装置の製造工程を示す工程説明図
【図２】本実施の形態の半導体製造装置で用いられるアッシング装置の概略説明図
【図３】図１に示す半導体装置の製造方法におけるアッシングを実施するためのサセプタの温度プロファイルを示す説明図
【図４】本発明の実施の形態２の半導体装置の製造方法におけるアッシングを実施するためのサセプタの温度プロファイルを示す説明図
【図５】本発明の実施の形態２の半導体装置の製造方法で得られたアッシング後のパターンを示す図
【図６】本発明の従来例の半導体装置の製造工程を示す工程説明図
【図７】図１に示す半導体装置の製造方法を実施するための温度プロファイルを示す説明図
【図８】従来例の実施の形態２の半導体装置の製造方法で得られたアッシング後のパターンを示す図
【符号の説明】
【００３８】
１  シリコン基板
３  多結晶シリコン膜
【図１】
2007214373.tif 000003
【図２】
2007214373.tif 000004
【図３】
2007214373.tif 000005
【図４】
2007214373.tif 000006
【図５】
2007214373.tif 000007
【図６】
2007214373.tif 000008
【図７】
2007214373.tif 000009
【図８】
2007214373.tif 000010