(57)【要約】【課題】マトリクス状に発光素子が配列された表示パネルに対する行線走査においてリセット制御を行う場合に、発光素子の擬似発光および／または破壊が生じないようにすること。【解決手段】各陰極線に対応して、タイミング回路２３とトランジスタＱ１〜Ｑ３とを備える。リセット期間の経過後、走査対象の陰極線以外のすべての陰極線の電位を、接地電位から電源電位ＶＤＤへ緩やかに変化させるように、タイミング回路２３がトランジスタＱ１〜Ｑ３をオンするタイミングを制御する。【選択図】図５
2007219176.tif 000002
【特許請求の範囲】
【請求項１】
複数の行線と複数の列線の各交点に発光素子が配列された表示パネルに対して、単位走査期間の間、走査対象の第１行線を第１基準電位に接続し、前記第１行線以外の行線を前記第１基準電位よりも高い第２基準電位に接続するようにして、前記複数の行線を順次走査する走査部と、
連続する行線に対する前記単位走査期間の間にリセット期間を設け、このリセット期間の間、前記複数の行線を前記第１基準電位に接続するリセット部と、
前記リセット期間の経過後、前記第１行線以外の行線の電位を、所定の時間電位変化率以下で前記第１基準電位から前記第２基準電位へ変化させる電位制御部と、
を備えた、表示パネルの駆動装置。
【請求項２】
前記リセット期間の終了時を基準として、少なくとも第１期間を設定するタイミング回路と、
行線と前記第１基準電位間に接続されたトランジスタであって、前記リセット期間の間オンする第１トランジスタと、
第２基準電位と行線間に接続され、第１オン抵抗を有するトランジスタであって、前記リセット期間の終了時にオンする第２トランジスタと、
第２基準電位と行線間に接続され、前記第１オン抵抗よりも小さい第２オン抵抗を有するトランジスタであって、前記リセット期間の終了から前記第１期間経過後にオンする第３トランジスタと、を備えたことを特徴とする
請求項１記載の表示パネルの駆動装置。
【請求項３】
前記タイミング回路は、前記リセット期間よりも短い第２期間を設定し、前記第１トランジスタは、前記リセット期間の開始から当該第２期間経過後にオフすることを特徴とする
請求項２記載の表示パネルの駆動装置。
【請求項４】
前記リセット期間の終了時を基準として、少なくとも第３期間を設定するタイミング回路と、
行線と前記第１基準電位間に接続されたトランジスタであって、前記リセット期間の間オンする第１トランジスタと、
前記リセット期間の終了時を基準として、前記第３期間の間、前記第１基準電位と第２基準電位間の中間電位を選択し、第３期間の経過後に前記第２基準電位を選択して出力する選択回路と、
前記選択回路の出力と行線間に接続されたトランジスタであって、前記リセット期間の終了時にオンする第４トランジスタと、を備えたことを特徴とする
請求項１記載の表示パネルの駆動装置。
【請求項５】
前記タイミング回路は、前記リセット期間よりも短い第４期間を設定し、前記第１トランジスタは、前記リセット期間の開始から当該第４期間経過後にオフすることを特徴とする
請求項４記載の表示パネルの駆動装置。
【請求項６】
前記発光素子を３２階調以上の発光で制御することを特徴とする
請求項１記載の表示パネルの駆動装置。
【請求項７】
前記発光素子は、赤、緑、青の発光素子から構成され、
前記赤、緑、青の発光素子それぞれは、３２階調以上の発光で制御されることを特徴とする
請求項１記載の表示パネルの駆動装置。
【請求項８】
複数の行線と複数の列線の各交点に発光素子が配列された表示パネルを対象とした、表示パネルの駆動方法であって、
リセット期間に、前記複数の行線のすべてを第１基準電位に接続するステップと、
前記リセット期間の経過後、走査対象の第１行線以外のすべての行線の電位を、所定の時間電位変化率以下で、前記第１基準電位から、第１基準電位よりも高い第２基準電位へ変化させるステップと、
を備えた、表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（エレクトロルミネッセンス）等、電流駆動によって発光する発光素子がマトリクス状に配列された表示パネルの走査線駆動技術に関する。
【背景技術】
【０００２】
自発光素子として有機ＥＬ素子をマトリクス状に配列させた表示装置が知られている。有機ＥＬ素子（以下、単に「ＥＬ素子」と称する）を用いた表示装置は、低消費電力であるとともに、バックライトなどの照明部品を必要とせず、さらには、表示応答速度が非常に高速であるため、将来の表示装置として有望視されている。
【０００３】
以下、有機ＥＬを用いた表示装置の従来の駆動装置について、図１および図２を参照して説明する。なお、図２に記載されている従来の駆動装置は、下記特許文献１において先行技術として開示されているものである。
【０００４】
図１は、ＥＬ素子の等価回路を示す図である。図２は、従来の駆動装置を含む、ＥＬ素子を用いた表示装置の構成を示す図である。
【０００５】
図１に示すように、ＥＬ素子は、ダイオード成分Ｅと、このダイオードに並列に接続される寄生容量成分Ｃｐとからなる等価回路によって表現することができる。すなわち、ＥＬ素子は容量性発光素子である。
【０００６】
図２において、表示パネル４０では、マトリクス状に配列されたｍ×ｎ個のＥＬ素子Ｅ＿１１〜Ｅ＿ｍｎは、ｍ本の陰極線（行線）とｎ本の陽極線（列線）とが交差する位置に接続されている。
【０００７】
ＥＬ素子の陰極側の駆動装置（陰極ドライバ２１）は、陰極線Ｈ＿１〜Ｈ＿ｍに接続されたｍ個のスイッチング素子ＳＷ＿１０〜ＳＷ＿ｍ０を有する。各スイッチング素子ＳＷ＿１０〜ＳＷ＿ｍ０は、発光制御回路（ＣＯＮＴ）１１からの制御信号に応じて動作し、陰極線Ｈ＿１〜Ｈ＿ｍを電源電位ＶＤＤ（以下、Ｈ（ハイ）レベル）または接地電位（以下、Ｌ（ロー）レベル）に接続する。陰極線を電源電位ＶＤＤ（Ｈレベル）に接続することによって、その陰極線に接続されるＥＬ素子に対して逆バイアス電圧が与えられるようになっている。
【０００８】
ＥＬ素子の陽極側の駆動装置（陽極ドライバ３０）は、陽極線Ｖ＿１〜Ｖ＿ｎに接続されたｎ個のスイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎを有する。各スイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎは、発光制御回路１１からの制御信号に応じて動作し、陽極線Ｖ＿１〜Ｖ＿ｎをそれぞれに対応する定電流源ＣＳ＿１〜ＣＳ＿ｎに接続するか、または、Ｌレベルに接続する。
【０００９】
たとえば、ＥＬ素子Ｅ＿２１を発光させるためには、陰極線Ｈ＿２が走査されているときにスイッチング素子ＳＷ＿０１に定電流源ＣＳ＿１を接続する。これにより、ＥＬ素子Ｅ＿２１のダイオード成分に順バイアスが印加され、ＥＬ素子Ｅ＿２１が発光する。
【００１０】
図２に示した従来の駆動装置では、マトリクス状に配列されたＥＬ素子の陰極側の各列を順に走査するときにリセット制御が行われる。すなわち、リセット制御では、連続する陰極線走査の間の期間にリセット期間を設け、このリセット期間では、すべての陰極線および陽極線を一旦リセット電位（図２では接地電位）にする。
【００１１】
図３は、リセット制御を行う従来の駆動装置の動作を示すタイミングチャートである。図３において、（ａ）は陽極線の信号波形、（ｂ）は陰極線の信号波形を示す。
【００１２】
図３（ｂ）に示すように、リセット制御では、陰極線Ｈ＿１が走査される期間Ｔ１、陰極線Ｈ＿２が走査される期間Ｔ２、陰極線Ｈ＿３が走査される期間Ｔ３の各期間の間に、リセット期間ＲＳが設けられる。たとえば期間Ｔ１では、陰極線Ｈ＿１がＬレベルに接続され、陰極線Ｈ＿１に接続されたすべてのＥＬ素子は、定電流源ＣＳ＿１〜ＣＳ＿ｎからの電流に応じて発光する。期間Ｔ１では、陰極線Ｈ＿１以外のすべての陰極線はＨレベルとなっているので、たとえば陰極線Ｈ＿２，Ｈ＿３に接続されたＥＬ素子の寄生容量は、陰極線に接続される側を正極として充電された状態となっている。そこで、期間Ｔ１に続くリセット期間ＲＳでは、すべての陰極線および陽極線を一旦接地電圧にすることで、寄生容量に貯えられた電荷を放電させる。この電荷放電によって、期間Ｔ２では、発光すべきＥＬ素子の寄生容量に向けて、陰極線Ｈ＿２以外の陰極線（Ｈ＿１，Ｈ＿３，…）から瞬時に電流が流れ込み、発光すべきＥＬ素子の寄生容量が充電される。
【特許文献１】特開２００４−３０２０２５
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、リセット制御を行う従来の駆動装置では、ＥＬ素子の擬似発光および／または破壊が生ずる場合がある。この点について以下説明する。
【００１４】
図３に示すように、従来の駆動装置では、リセット期間ＲＳではすべての陰極線がＬレベルとなっており、いずれかの陰極線の走査を開始する時刻ｔ１〜ｔ３では、走査対象でないすべての陰極線をＬレベルからＨレベルに変化させる。
【００１５】
たとえば、時刻ｔ１において、期間Ｔ１で走査対象の陰極線Ｈ＿１をＬレベルとし、期間Ｔ１で走査対象でない陰極線Ｈ＿２，Ｈ＿３をＬレベルからＨレベルに変化させる。このとき、陰極線Ｈ＿２，Ｈ＿３の電位変化が急峻であるため、陰極線Ｈ＿２，Ｈ＿３に接続されたＥＬ素子の寄生容量が瞬間的に導通する。これは、急峻な電位変化の際に、寄生容量のインピーダンスが過渡的に低下することに起因する。
【００１６】
陰極線Ｈ＿２，Ｈ＿３に接続されたＥＬ素子の寄生容量が瞬間的に導通すると、この寄生容量を通じて、本来高電位となるべきでない陽極線の電位が跳ね上がり（図３（ａ）の時刻ｔ１参照）、その陽極線に接続されたＥＬ素子が擬似発光する。また、この寄生容量の瞬間的な導通によって、陽極線に意図しない高電圧が印加されるため、ＥＬ素子が破壊する可能性がある。図３に示すように、時刻ｔ１以外の陰極線走査の開始時刻（ｔ２，ｔ３，…）についても同様に、ＥＬ素子の寄生容量が瞬間的に導通する。
【００１７】
２〜３年前には、表示可能な色の数が４０００色程度の表示装置が開発され、ＲＧＢ発光用の各素子が４ビット（１６階調）の発光をすることで実現されていた。近年、ＥＬ素子を用いた表示装置では、表示可能な色の数の増加が顕著である。表示可能な色の数として、たとえば６万５，０００色や２６万色の表示装置が開発されている。言い換えると、ＲＧＢ発光用の各素子が５ビット（３２階調）以上の発色をする表示装置が開発されている。この色の階調は、ＥＬ素子を流れる電流のＰＷＭ期間によって決定されるが（時間階調）、上述した擬似発光が生じた場合には、この擬似発光に伴う階調の変化によって色ずれが発生する。特に、表示装置のＲＧＢ発光用の各素子が５ビットから６ビットへ増加するにつれて、擬似発光による色ずれへの影響が無視できないものとなっている。
【００１８】
したがって、本発明の目的は、マトリクス状に発光素子が配列された表示パネルに対する行線走査において上述したリセット制御を行う場合に、発光素子の擬似発光および／または破壊が生じないようにした、表示パネルの駆動装置および表示パネルの駆動方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の第１の観点は、走査部と、リセット部と、電位制御部とを備えた、表示パネルの駆動装置である。
【００２０】
走査部は、複数の行線と複数の列線の各交点に発光素子が配列された表示パネルに対して、単位走査期間の間、走査対象の第１行線を第１基準電位に接続し、第１行線以外の行線を第１基準電位よりも高い第２基準電位に接続するようにして、前記複数の行線を順次走査する。
【００２１】
リセット部は、連続する行線に対する単位走査期間の間にリセット期間を設け、このリセット期間の間、複数の行線を第１基準電位に接続する。
【００２２】
電位制御部は、リセット期間の経過後、第１行線以外の行線の電位を、所定の時間電位変化率以下で第１基準電位から第２基準電位へ変化させる。
【００２３】
上記目的を達成するために、本発明の第２の観点は、複数の行線と複数の列線の各交点に発光素子が配列された表示パネルを対象とした、表示パネルの駆動方法である。
【００２４】
この駆動方法は、リセット期間に、複数の行線のすべてを第１基準電位に接続するステップと、リセット期間の経過後、走査対象の第１行線以外のすべての行線の電位を、所定の時間電位変化率以下で、第１基準電位から、第１基準電位よりも高い第２基準電位へ変化させるステップとを備える。
【発明の効果】
【００２５】
本発明によれば、マトリクス状に発光素子が配列された表示パネルに対する行線走査において上述したリセット制御を行う場合に、そのリセット期間の経過後、走査対象の第１行線以外のすべての行線の電位が第１基準電位から第２基準電位へ緩やかに変化するため、その行線に接続された発光素子の寄生容量が導通しない。したがって、発光素子の擬似発光および／または破壊が生じない。
【発明を実施するための最良の形態】
【００２６】
＜第１の実施形態＞
以下、本発明の駆動装置の第１の実施形態について、図４〜７を参照して説明する。
【００２７】
図４は、本発明の駆動装置の一実施形態が適用される表示装置の構成を示す図である。
【００２８】
図４において、表示パネル４０では、マトリクス状に配列されたｍ×ｎ個のＥＬ素子Ｅ＿１１〜Ｅ＿ｍｎは、ｍ本の陰極線（行線）とｎ本の陽極線（列線）とが交差する位置に接続されている。
【００２９】
表示パネル４０の陰極線（行線）を駆動する陰極ドライバ２０は、本発明の駆動装置の一実施形態である。
【００３０】
陰極ドライバ２０は、発光制御回路１０から供給されるシフトパルスＳＰ、クロックＣＬＫに基づいて、陰極線Ｈ＿１〜Ｈ＿ｍを順次走査する。具体的には、陰極ドライバ２０は、走査対象の陰極線を接地電位（以下、Ｌレベル）に接続し、走査対象でない他の陰極線を電源電位ＶＤＤ（以下、Ｈレベル）に接続する。陰極線を電源電位ＶＤＤ（Ｈレベル）に接続することによって、その陰極線に接続されるＥＬ素子に対して逆バイアス電圧を与える。
【００３１】
また、陰極ドライバ２０は、発光制御回路１０から供給されるリセット信号ＲＥＳ（ローアクティブ）に基づいてリセット制御を行う。リセット信号ＲＥＳがローレベル（以下、Ｌレベル）となるリセット期間では、すべての陰極線Ｈ＿１〜Ｈ＿ｍがＬレベルとなって、ＥＬ素子の寄生容量の電荷が放電される。
【００３２】
陰極ドライバ２０の具体的な回路構成については後述する。
【００３３】
ＥＬ素子の陽極側の駆動装置（陽極ドライバ３０）は、陽極線Ｖ＿１〜Ｖ＿ｎに接続されたｎ個のスイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎを有する。各スイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎは端子ａと端子ｂとを有し、発光制御回路（ＣＯＮＴ）１０からの制御信号に応じて、いずれかの端子が選択される。この制御信号は、外部から発光制御回路１０に供給される映像データ（図示しない）が反映されたものとなっている。スイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎにおいて端子ａが選択されると、対応する陽極線Ｖ＿１〜Ｖ＿ｎが接地電位となる。スイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎにおいて端子ｂが選択されると、対応する陽極線Ｖ＿１〜Ｖ＿ｎは、対応する定電流源ＣＳ＿１〜ＣＳ＿ｎに接続される。
【００３４】
陰極ドライバ２０と同様、陽極ドライバ３０は、発光制御回路１０から供給されるリセット信号ＲＥＳに基づいてリセット制御を行う。リセット信号ＲＥＳがＬレベルとなるリセット期間では、スイッチング素子ＳＷ＿０１〜ＳＷ＿０ｎにおいて端子ａが選択され、ＥＬ素子の寄生容量の電荷が放電される。
【００３５】
次に、図５を参照して、陰極ドライバ２０の具体的な構成を説明する。
【００３６】
図５は、陰極ドライバ２０の回路構成を示すブロック図である。図５に示すように、陰極ドライバ２０は、ラッチ回路２２と陰極線Ｈ＿１〜Ｈ＿ｍとの間の構成がすべての陰極線で同一であるため、以下では、陰極線Ｈ＿１に対応する構成のみを説明する。
【００３７】
陰極ドライバ２０は、シフトレジスタ（ＳＲ）２１と、ラッチ回路（Ｌ）２２と、シフトレジスタ２１の各転送段に対応したタイミング回路（ＴＩＭ）２３と、各タイミング回路２３に接続されるトランジスタＱ１〜Ｑ３とを有する。なお、トランジスタＱ１〜Ｑ３は、それぞれ本発明の第１〜第３トランジスタに対応する。
【００３８】
シフトレジスタ２１は、陰極線Ｈ＿１〜Ｈ＿ｍに対応した複数の転送段を含み、発光制御回路１０から供給されるクロックＣＬＫによって動作する。シフトレジスタ２１は、発光制御回路１０から供給されるシフトパルスＳＰを順次垂直方向に転送する。
【００３９】
シフトレジスタ２１は、発光制御回路１０から供給されるリセット信号ＲＥＳがＬレベルに反転するときには、すべての出力をＬレベルとする。
【００４０】
ラッチ回路２２は、単位走査期間の間、シフトレジスタ２１の出力をラッチして、後段のタイミング回路２３に出力する。
【００４１】
タイミング回路２３の出力端は、ＮＭＯＳトランジスタＱ１のゲートと、ＰＭＯＳトランジスタＱ２のゲートと、ＰＭＯＳトランジスタＱ３のゲートとに接続される。タイミング回路２３は、ラッチ回路２２の出力信号およびリセット信号ＲＥＳを受けて、トランジスタＱ１〜Ｑ３のゲートに所望のタイミングでそれぞれ動作電位ＶＧ１〜ＶＧ３を与える。
【００４２】
なお、タイミング回路２３およびトランジスタＱ１〜Ｑ３は、本発明の電位制御部の一実施形態を構成する。
【００４３】
ＮＭＯＳトランジスタＱ１のドレインは陰極線Ｈ＿１に接続され、ソースは接地電位に接続される。ＮＭＯＳトランジスタＱ１は、タイミング回路２３から供給される電位ＶＧ１がＨレベルのときにオンし、陰極線Ｈ＿１を接地電位（Ｌレベル）とする。
【００４４】
ＰＭＯＳトランジスタＱ２のドレインは陰極線Ｈ＿１に接続され、ソースは電源電位ＶＤＤに接続される。ＰＭＯＳトランジスタＱ２は、電位ＶＧ２がＬレベルのときにオンし、陰極線Ｈ＿１を電源電位ＶＤＤ（Ｈレベル）とする。ここで、ＰＭＯＳトランジスタＱ２は、そのゲート電圧が印加されてから陰極線Ｈ＿１の電位が上昇する速度が遅くなるように、ＰＭＯＳトランジスタＱ３よりも大きいオン抵抗（第１オン抵抗）を有している。
【００４５】
ＰＭＯＳトランジスタＱ３のドレインは陰極線Ｈ＿１に接続され、ソースは電源電位ＶＤＤに接続される。ＰＭＯＳトランジスタＱ３は、電位ＶＧ３がＬレベルのときにオンし、陰極線Ｈ＿１を電源電位ＶＤＤ（Ｈレベル）とする。ここで、ＰＭＯＳトランジスタＱ３は、そのゲート電圧が印加されてから陰極線Ｈ＿１の電位が素早く電源電位ＶＤＤに達するように、小さいオン抵抗（第２オン抵抗）を有している。
【００４６】
次に、図６を参照して、リセット期間における陰極ドライバ２０の動作について説明する。図６は、リセット期間における陰極ドライバ２０の動作を説明するためのタイミングチャートであって、（ａ）はリセット信号ＲＥＳ、（ｂ）は電位ＶＧ１、（ｃ）は電位ＶＧ２、（ｄ）は電位ＶＧ３、（ｅ）は陰極線Ｈ＿１の電位をそれぞれ示す。
【００４７】
なお、図６は、リセット期間ＲＳの経過後に、陰極線Ｈ＿１が走査対象でない場合のタイミングチャートである。
【００４８】
時刻ｔ１にリセット信号ＲＥＳがＬレベル（アクティブ）になると、シフトレジスタ２１のすべての出力がＬレベルとなり、すべてのラッチ回路２２の出力がＬレベルとなる。図６に示すように、リセット信号ＲＥＳがＬレベルとなる時刻ｔ１から時刻ｔ２までの間がリセット期間ＲＳである。
【００４９】
タイミング回路２３は、リセット期間ＲＳの開始（時刻ｔ１）時に、電位ＶＧ１をＬレベルからＨレベルに変化させる（図６（ｂ）参照）。これにより、ＮＭＯＳトランジスタＱ１がオンし、陰極線Ｈ＿１の電位は時刻ｔ１にＬレベルとなる（図６（ｅ）参照）。
【００５０】
時刻ｔ２にリセット信号ＲＥＳがＨレベル（非アクティブ）になる、すなわち、リセット期間ＲＳが終了すると、タイミング回路２３は、電位ＶＧ１をＨレベルからＬレベルに変化させる。これにより、ＮＭＯＳトランジスタＱ１がオフする。
【００５１】
さらに、時刻ｔ２に、タイミング回路２３は、電位ＶＧ２をＨレベルからＬレベルへ変化させる（図６（ｃ）参照）。これにより、ＰＭＯＳトランジスタＱ２がオンし、陰極線Ｈ＿１が電源電位ＶＤＤに接続されるが、ＰＭＯＳトランジスタＱ２のオン抵抗が大きいため、陰極線Ｈ＿１の電位の上昇が遅い。すなわち、図６（ｅ）に示すように、時刻ｔ２から時刻ｔ３にかけて、陰極線Ｈ＿１の電位が緩やかに上昇する。
【００５２】
次に、時刻ｔ２から所定期間（第１期間）が経過した時刻ｔ３に、タイミング回路２３は、電位ＶＧ３をＨレベルからＬレベルへ変化させる（図６（ｃ）参照）。これにより、ＰＭＯＳトランジスタＱ３がオンするが、ＰＭＯＳトランジスタＱ３のオン抵抗はＰＭＯＳトランジスタＱ２のオン抵抗よりも小さいため、陰極線Ｈ＿１の電位の上昇が早い。すなわち、図６（ｅ）に示すように、時刻ｔ３から時刻ｔ４にかけて、陰極線Ｈ＿１の電位が素早く電源電位ＶＤＤに達する。
【００５３】
このように、実施形態における陰極ドライバ２０では、リセット期間ＲＳ終了直後において、走査対象でない陰極線の電位変化（ＬレベルからＨレベル）が緩やかになるように、タイミング回路２３による陰極線電位の制御が行われる。
【００５４】
なお、図６に示すタイミングチャートでは、時刻ｔ２において、ＮＭＯＳトランジスタＱ１のオンからオフへの変化と、ＰＭＯＳトランジスタＱ２のオフからオンへの変化とが同時に行われているが、電源電位ＶＤＤと接地電位との間の貫通電流の防止を確実にするため、ＮＭＯＳトランジスタＱ１がオフするタイミングを時刻ｔ２よりも少し早くすることが好ましい。この場合、タイミング回路２３は、時刻ｔ１を基準としてリセット期間よりも短い所定の期間（第２期間）経過後に、電位ＶＧ１をＨレベルからＬレベルへ変化させるようにする。
【００５５】
次に、図７を参照して、陰極ドライバ２０の全体動作について説明する。図７は、陰極ドライバ２０の全体動作を説明するためのタイミングチャートであって、（ａ）は陰極線Ｈ＿１の電位、（ｂ）は陰極線Ｈ＿２の電位、（ｃ）は陰極線Ｈ＿３の電位をそれぞれ示す。
【００５６】
図７において、時刻ｔ０にシフトレジスタ２１が走査を開始する。すなわち、時刻ｔ０以降、発光制御回路１０から供給されるシフトパルスＳＰを順次垂直方向に転送していく。
【００５７】
図７において、期間Ｔ１（時刻ｔ０〜時刻ｔ１）では陰極線Ｈ＿１が走査対象となり、陰極線Ｈ＿１に対応するシフトレジスタ２１の出力がＨレベルとなる。
【００５８】
陰極ドライバ２０において、走査対象のタイミング回路２３は、順次転送されるＨレベルのシフトパルスＳＰを入力すると、単位走査期間の間、電位ＶＧ１〜ＶＧ３をすべてＨレベルとするように制御する。したがって、陰極線Ｈ＿１に対する単位走査期間である期間Ｔ１では、トランジスタＱ１のみがオンし、陰極線Ｈ＿１は接地電位（Ｌレベル）となる。
【００５９】
時刻ｔ１から時刻ｔ２の間は、リセット期間ＲＳ１である。このリセット期間では、シフトレジスタ２１のすべての出力がＬレベルとなるとともに、すべての陰極線Ｈ＿１，Ｈ＿２，Ｈ＿３，…は、接地電位（Ｌレベル）となる。
【００６０】
時刻ｔ２にリセット期間ＲＳ１が終了すると、次の走査対象である陰極線Ｈ＿２に対応するシフトレジスタ２１の出力がＨレベルとなる。図７において、期間Ｔ２（時刻ｔ２〜時刻ｔ３）は、陰極線Ｈ＿２に対する単位走査期間である。この期間Ｔ２の間、陰極線Ｈ＿２に対応するラッチ回路２２の出力はＨレベルに固定される。これにより、期間Ｔ１における陰極線Ｈ＿１と同様に、陰極線Ｈ＿２が走査されている期間Ｔ２の間、陰極線Ｈ＿２は接地電位（Ｌレベル）となる。
【００６１】
一方、時刻ｔ２にリセット期間ＲＳ１が終了すると、期間Ｔ２に走査対象でない陰極線Ｈ＿１，陰極線Ｈ＿３，…に対応するシフトレジスタ２１の出力はＬレベルとなる。そうすると、図６を参照して説明したように、陰極線Ｈ＿１，陰極線Ｈ＿３，…に対応するタイミング回路の動作によって、陰極線Ｈ＿１，陰極線Ｈ＿３，…の電位は、図７（ａ）および（ｃ）の時刻ｔ２直後に見られるように、接地電位（Ｌレベル）から電源電位ＶＤＤ（Ｈレベル）へ緩やかに上昇する。
【００６２】
時刻ｔ３から時刻ｔ４の間は、リセット期間ＲＳ２である。このリセット期間では、シフトレジスタ２１のすべての出力がＬレベルとなるとともに、すべての陰極線Ｈ＿１，Ｈ＿２，Ｈ＿３，…は、接地電位（Ｌレベル）となる。
【００６３】
時刻ｔ４にリセット期間ＲＳ２が終了すると、次の走査対象である陰極線Ｈ＿３に対応するシフトレジスタ２１の出力がＨレベルとなる。図７において、期間Ｔ３（時刻ｔ４〜）は、陰極線Ｈ＿３に対する単位走査期間である。この期間Ｔ３の間、陰極線Ｈ＿３に対応するラッチ回路２２の出力はＨレベルに固定される。これにより、期間Ｔ１における陰極線Ｈ＿１と同様に、陰極線Ｈ＿３が走査されている期間Ｔ３の間、陰極線Ｈ＿３は接地電位（Ｌレベル）となる。
【００６４】
一方、時刻ｔ４にリセット期間ＲＳ２が終了すると、期間Ｔ３に走査対象でない陰極線Ｈ＿１，陰極線Ｈ＿２，…に対応するシフトレジスタ２１の出力はＬレベルとなる。そうすると、図６を参照して説明したように、陰極線Ｈ＿１，陰極線Ｈ＿２，…に対応するタイミング回路の動作によって、陰極線Ｈ＿１，陰極線Ｈ＿２，…の電位は、図７（ａ）および（ｂ）の時刻ｔ４直後に見られるように、接地電位（Ｌレベル）から電源電位ＶＤＤ（Ｈレベル）へ緩やかに上昇する。
【００６５】
同様にして、陰極線Ｈ＿４以降も順に走査され、連続する単位走査期間の間にリセット期間が設けられるとともに、リセット期間の直後には、走査対象でない陰極線の電位は緩やかに上昇する。
【００６６】
以上説明したように、本実施形態に係る陰極ドライバ２０は、各陰極線に対応して、タイミング回路２３とトランジスタＱ１〜Ｑ３とを備え、リセット期間の経過後、走査対象の陰極線（第１行線）以外の陰極線の電位を、接地電位（第１基準電位）から電源電位ＶＤＤ（第２基準電位）へ緩やかに変化させるように、タイミング回路２３がトランジスタＱ１〜Ｑ３をオンするタイミングを制御するようにした。
【００６７】
したがって、リセット期間直後において、走査対象の陰極線以外の陰極線の電圧波形に高周波成分が少なく、その陰極線に接続されたＥＬ素子の寄生容量のインピーダンスが大きく保たれるため、この寄生容量の導通が生じない。それゆえ、本来高電位となるべきでない陽極線の電位が跳ね上がるということがなく、ＥＬ素子の擬似発光および／または素子破壊が生じない。その結果、ＥＬ素子が５ビット以上（３２階調以上）の発光を行う場合でも精度の良い発光を行うことが可能となる。
【００６８】
また、図５において、ＮＭＯＳトランジスタ（Ｑ１）は、走査対象の陰極線を接地電位に接続するために従来から必要であり、少なくとも１つのＰＭＯＳトランジスタ（Ｑ３）は、走査対象でない陰極線を電源電位ＶＤＤに接続するために従来から必要であったが、実施形態に係る陰極ドライバ２０は、１つのＰＭＯＳトランジスタ（Ｑ２）を追加し、ＰＭＯＳトランジスタの時分割制御を行うためのタイミング回路の変更を行うことのみで実現できる。したがって、従来の陰極ドライバに対して、本実施形態の陰極ドライバ２０を実現するための追加の回路規模は小さくて済む。
【００６９】
なお、リセット期間の経過後における、走査対象の陰極線以外の陰極線の電位変化の緩やかさの度合いは、表示パネル４０上のＥＬ素子の寄生容量や、陰極ドライバ２０内のトランジスタＱ１〜Ｑ３の駆動能力によるため一概には言えないが、たとえば、表示パネルごとに、ＥＬ素子の擬似発光および／または素子破壊が生じないような時間電位変化率を設定し、陰極線の電位変化がその時間電位変化率以下となるように、トランジスタＱ１〜Ｑ３の動特性を設定すればよい。
＜第２の実施形態＞
以下、本発明の駆動装置の第２の実施形態について、図８および図９を参照して説明する。
【００７０】
本実施形態に係る陰極ドライバは、リセット期間の経過後、走査対象の陰極線以外のすべての陰極線の電位を、接地電位（第１基準電位）から電源電位ＶＤＤ（第２基準電位）へ緩やかに変化させる点で、第１の実施形態に係る陰極ドライバ２０と同様であるが、そのための回路構成が第１の実施形態で示したものと異なる。
【００７１】
以下、図８を参照して、第２の実施形態の陰極ドライバ２８の具体的な構成を説明する。
【００７２】
図８は、陰極ドライバ２８の回路構成を示すブロック図である。図８に示すように、陰極ドライバ２８は、ラッチ回路２２と陰極線Ｈ＿１〜Ｈ＿ｍとの間の構成がすべての陰極線で同一であるため、以下では、陰極線Ｈ＿１に対応する構成のみを説明する。なお、図５に示したものと同一の部位については、同一の符号を付して重複説明を行わない。
【００７３】
陰極ドライバ２８は、シフトレジスタ（ＳＲ）２１と、ラッチ回路（Ｌ）２２と、シフトレジスタ２１の各転送段に対応したタイミング回路（ＴＩＭ）２４と、各タイミング回路２４に接続されるトランジスタＱ１およびＱ４と、選択回路２５とを有する。なお、トランジスタＱ４は、本発明の第４トランジスタに対応する。
【００７４】
タイミング回路２４の出力端は、ＮＭＯＳトランジスタＱ１のゲートと、ＰＭＯＳトランジスタＱ４のゲートとに接続される。タイミング回路２４は、ラッチ回路２２の出力信号およびリセット信号ＲＥＳを受けて、トランジスタＱ１およびＱ４のゲートに所望のタイミングでそれぞれ動作電位ＶＧ１およびＶＧ４を与えるとともに、選択回路２５に所望のタイミングで制御信号Ｃ２５を与える。
【００７５】
選択回路２５は、タイミング回路２４からの制御信号Ｃ２５に応じて、電源電位ＶＤＤまたは中間電位ＶＭＩＤのいずれかを選択して出力する。中間電位ＶＭＩＤは、接地電位と電源電位ＶＤＤとの間の所定の電位である。具体的には、制御信号Ｃ２５がＬレベルのときには中間電位ＶＭＩＤを選択し、Ｈレベルのときには電源電位ＶＤＤを選択する。Ｖ２５は選択回路２５の出力端子の電位を示し、中間電位ＶＭＩＤまたは電源電位ＶＤＤのいずれかとなる。
【００７６】
なお、タイミング回路２４、選択回路２５、および、トランジスタＱ１，Ｑ４は、本発明の電位制御部の一実施形態を構成する。
【００７７】
ＮＭＯＳトランジスタＱ１のドレインは陰極線Ｈ＿１に接続され、ソースは接地電位に接続される。ＮＭＯＳトランジスタＱ１は、タイミング回路２３から供給される電位ＶＧ１がＨレベルのときにオンし、陰極線Ｈ＿１を接地電位（Ｌレベル）とする。
【００７８】
ＰＭＯＳトランジスタＱ４のドレインは陰極線Ｈ＿１に接続され、ソースは選択回路２５の出力端子に接続される。ＰＭＯＳトランジスタＱ２は、電位ＶＧ２がＬレベルのときにオンし、陰極線Ｈ＿１を選択回路２５の出力端子に接続する。
【００７９】
次に、図９を参照して、リセット期間における陰極ドライバ２８の動作について説明する。図９は、リセット期間における陰極ドライバ２８の動作を説明するためのタイミングチャートであって、（ａ）はリセット信号ＲＥＳ、（ｂ）は電位ＶＧ１、（ｃ）は電位ＶＧ４、（ｄ）は制御信号Ｃ２５、（ｅ）は選択回路２５の出力電位Ｖ２５、（ｆ）は陰極線Ｈ＿１の電位をそれぞれ示す。
【００８０】
なお、図９は、リセット期間ＲＳの経過後に、陰極線Ｈ＿１が走査対象でない場合のタイミングチャートである。
【００８１】
時刻ｔ１にリセット信号ＲＥＳがＬレベル（アクティブ）になると、シフトレジスタ２１のすべての出力がＬレベルとなり、すべてのラッチ回路２２の出力がＬレベルとなる。図９に示すように、リセット信号ＲＥＳがＬレベルとなる時刻ｔ１から時刻ｔ２までの間がリセット期間ＲＳである。
【００８２】
タイミング回路２４は、リセット期間ＲＳの開始（時刻ｔ１）時に、電位ＶＧ１をＬレベルからＨレベルに変化させる（図９（ｂ）参照）。これにより、ＮＭＯＳトランジスタＱ１がオンし、陰極線Ｈ＿１の電位は時刻ｔ１にＬレベルとなる（図９（ｆ）参照）。
【００８３】
また、時刻ｔ１には、制御信号Ｃ２５はＬレベルに変化し、それに応じて、選択回路２５の出力電位Ｖ２５が電源電位ＶＤＤから中間電位ＶＭＩＤに変化する（図９（ｄ）および（ｅ）参照）。
【００８４】
時刻ｔ２にリセット信号ＲＥＳがＨレベル（非アクティブ）になる、すなわち、リセット期間ＲＳが終了すると、タイミング回路２４は、電位ＶＧ１をＨレベルからＬレベルに変化させる。これにより、ＮＭＯＳトランジスタＱ１がオフする。
【００８５】
さらに、時刻ｔ２に、タイミング回路２４は、電位ＶＧ４をＨレベルからＬレベルへ変化させる（図９（ｃ）参照）。これにより、ＰＭＯＳトランジスタＱ４がオンし、陰極線Ｈ＿１が中間電位ＶＭＩＤに接続される。
【００８６】
次に、時刻ｔ２から所定期間（第３期間）が経過した時刻ｔ３に、タイミング回路２４は、制御信号Ｃ２５をＬレベルからＨレベルへ変化させる（図９（ｄ）参照）。これにより、選択回路２５の出力電位Ｖ２５が中間電位ＶＭＩＤから電源電位ＶＤＤに変化し（図９（ｅ）参照）、それに応じて、陰極線Ｈ＿１の電位も中間電位ＶＭＩＤから電源電位ＶＤＤへ変化する（図９（ｆ）参照）。
【００８７】
このように、実施形態における陰極ドライバ２８では、リセット期間ＲＳ終了直後において、走査対象でない陰極線の電位変化（ＬレベルからＨレベル）が段階的に行われるように、タイミング回路２４による陰極線電位の制御が行われる。
【００８８】
なお、図９に示すタイミングチャートでは、時刻ｔ２において、ＮＭＯＳトランジスタＱ１のオンからオフへの変化と、ＰＭＯＳトランジスタＱ４のオフからオンへの変化とが同時に行われているが、電源電位ＶＤＤと接地電位との間の貫通電流の防止を確実にするため、ＮＭＯＳトランジスタＱ１がオフするタイミングを時刻ｔ２よりも少し早くすることが好ましい。この場合、タイミング回路２４は、時刻ｔ１を基準としてリセット期間よりも短い所定の期間（第４期間）経過後に、電位ＶＧ１をＨレベルからＬレベルへ変化させるようにする。
【００８９】
以上説明したように、本実施形態に係る陰極ドライバ２８は、各陰極線に対応して、タイミング回路２４とトランジスタＱ１およびＱ４と選択回路２５とを備え、リセット期間の経過後、走査対象の陰極線（第１行線）以外の陰極線の電位を、接地電位（第１基準電位）から電源電位ＶＤＤ（第２基準電位）へ段階的に変化させるように、タイミング回路２４がトランジスタＱ１およびＱ４をオンするタイミングと、選択回路２５の切り替えタイミングとを制御するようにした。
【００９０】
したがって、本実施形態に係る陰極ドライバ２８は、リセット期間直後において、走査対象の陰極線以外の陰極線の電位が緩やかに上昇することになり、第１の実施形態に係る陰極ドライバ２０と同様の効果が得られる。
【００９１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
【００９２】
たとえば、第２の実施形態では、選択回路２５が選択可能な電位を電源電位ＶＤＤと中間電位ＶＭＩＤの２つとした例を示したが、この選択可能な電位の数は２つに限られない。選択可能な電位の数を３以上とすることで、リセット期間経過後の電位の立ち上がりをより滑らかにすることができ、ＥＬ素子の寄生容量の導通をより確実に生じないようにすることができる。
【００９３】
また、図５および図８に示した回路構成例では、各陰極線に対応した複数のタイミング回路を備えているが、各タイミング回路の機能は同一であるため、１つの共通のタイミング回路を用いて回路を構成することもできる。
【図面の簡単な説明】
【００９４】
【図１】ＥＬ素子の等価回路を示す図である。
【図２】従来の駆動装置を含む、ＥＬ素子を用いた表示装置の構成を示す図である。
【図３】リセット制御を行う従来の駆動装置の動作を示すタイミングチャートである。
【図４】実施形態に係る陰極ドライバが適用される表示装置の構成を示す図である。
【図５】第１の実施形態に係る陰極ドライバの回路構成を示すブロック図である。
【図６】第１の実施形態に係る陰極ドライバの動作を説明するためのタイミングチャートである。
【図７】第１の実施形態に係る陰極ドライバの全体動作を説明するためのタイミングチャートである。
【図８】第２の実施形態に係る陰極ドライバの回路構成を示すブロック図である。
【図９】第２の実施形態に係る陰極ドライバの動作を説明するためのタイミングチャートである。
【符号の説明】
【００９５】
１０  発光制御回路
２０，２８  陰極ドライバ
２１  シフトレジスタ
２２  ラッチ回路
２３，２４  タイミング回路
トランジスタＱ１（第１トランジスタ）
トランジスタＱ２（第２トランジスタ）
トランジスタＱ３（第３トランジスタ）
トランジスタＱ４（第４トランジスタ）
２５  選択回路２５
３０  陽極ドライバ
４０  表示パネル
Ｅ＿１１〜Ｅ＿ｍｎ  ＥＬ素子
Ｈ＿１〜Ｈ＿ｍ  陰極線（行線）
Ｖ＿１〜Ｖ＿ｎ  陽極線（列線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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