(57)【要約】      （修正有）【課題】自然酸化膜下に位置する半導体基板や金属膜がオーバエッチングされず、位置によって厚みの異なる自然酸化膜を良好に除去できる半導体装置の提供。【解決手段】半導体基板１の主表面に、第１導電型の第１不純物を導入して第１不純物領域３、４を形成する工程と、第２導電型の第２不純物を導入して第２不純物領域３３、３４を形成する工程と、第１不純物領域１上に第１ニッケルシリサイド膜２１、２２を形成すると共に、第２不純物領域３３、３４上に第２ニッケルシリサイド膜４１、４２を形成する工程と、ＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、第１、第２ニッケルシリサイド膜２１、２２上に形成された酸化膜を除去する工程と、酸化膜を除去した状態で、第１ニッケルシリサイド膜２１、２２上に第１導電膜６ａ、７ａ、を形成すると共に、第２ニッケルシリサイド膜上に第２導電膜３６ａ、３７ａを形成する工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に、第１導電型の第１不純物を導入して第１不純物領域を形成する工程と、
前記半導体基板の主表面に、第１導電型と異なる第２導電型の第２不純物を導入して第２不純物領域を形成する工程と、
前記第１不純物領域上に第１ニッケルシリサイド膜を形成するとともに、前記第２不純物領域上に第２ニッケルシリサイド膜を形成する工程と、
ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、前記第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、
前記酸化膜を除去した状態で、前記第１ニッケルシリサイド膜上に第１導電膜を形成するとともに、前記第２ニッケルシリサイド膜上に第２導電膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記酸化膜の除去工程と、前記第１導電膜と前記第２導電膜とを形成する工程とを同一処理室内で行なう、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜の除去後に、前記第１ニッケルシリサイド膜と前記第２ニッケルシリサイド膜上とに、前記第１ニッケルシリサイド膜と前記第２ニッケルシリサイド膜の表面が酸化されるのを抑制可能な保護膜を残した状態で、前記酸化膜を除去した第１処理室とは異なる第２処理室に、前記半導体基板を搬送する工程と、
前記半導体基板の搬送後に、前記第２処理室内で前記保護膜を除去する工程と、
を備え、
前記保護膜を除去した後に前記第１導電膜と前記第２導電膜とを形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記水素元素を含むガスは、ＮＨ３、ＨＦ、Ｈ２のいずれかである、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
プラズマ雰囲気中で、前記第１ニッケルシリサイド膜および前記第２ニッケルシリサイド膜上に形成された前記酸化膜を除去する、請求項１から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
ＮＦ３ガスとＨＦガスとを含む混合ガス、ＮＦ３ガスとＨ２ガスとを含む混合ガスまたは、ＮＦ３とＮＨ３との混合ガスのいずれかを用いて、前記第１不純物領域上に第１耐酸化膜を形成するとともに、前記第２不純物領域上に第２耐酸化膜を形成する工程をさらに備え、
前記第１および第２耐酸化膜を除去した後に、前記第１および第２ニッケルシリサイド膜を形成する、請求項１から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
半導体基板の主表面上に形成された第１半導体層に第１導電型の第１不純物を導入して、第１ゲート電極を形成する工程と、
前記半導体基板の主表面上に形成された第２半導体層に、前記第１導電型と異なる第２導電型の第２不純物を導入して、第２ゲート電極を形成する工程と、
前記第１ゲート電極上に第１ニッケルシリサイド膜を形成するとともに、前記第２ゲート電極上に第２ニッケルシリサイド膜を形成する工程と、
ＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、前記第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、
前記酸化膜を除去した状態で、前記第１ニッケルシリサイド膜上に第１導電膜を形成するとともに、前記第２ニッケルシリサイド膜上に第２導電膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項８】
半導体基板の主表面上に形成された第１不純物領域と、
前記半導体基板の主表面上に形成された第２不純物領域と、
前記第１不純物領域が位置する前記半導体基板の主表面上に形成された第１ニッケルシリサイド膜と、
前記第２不純物領域が位置する前記半導体基板の主表面上に形成された第２ニッケルシリサイド膜とを備え、
前記第１ニッケルシリサイド膜の厚さと、前記第２ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされた半導体装置。
【請求項９】
前記第１ニッケルシリサイド膜上に形成された第１導電膜と、
前記第２ニッケルシリサイド膜上に形成された第２導電膜とをさらに備え、
前記第１導電膜と前記第１ニッケルシリサイド膜との第１コンタクト部下に位置する前記第１ニッケルシリサイド膜の厚さと、前記第１コンタクト部の周囲に位置する前記第１ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされており、
前記第２導電膜と前記第２ニッケルシリサイド膜との第２コンタクト部下に位置する前記第２ニッケルシリサイド膜の厚さと、前記第２コンタクト部の周囲に位置する前記第２ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされている、請求項８に記載の半導体装置。
【請求項１０】
半導体基板の主表面上に形成され、第１導電型の第１不純物が導入された第１ゲート電極と、
前記半導体基板の主表面上に形成され、前記第１導電型と異なる第２導電型の第２不純物が導入された第２ゲート電極と、
前記第１ゲート電極上に形成された第１ニッケルシリサイド膜と、
前記第２ゲート電極上に形成された第２ニッケルシリサイド膜と、
前記第１ニッケルシリサイド膜上に形成された第１導電膜と、
前記第２ニッケルシリサイド膜上に形成された第２導電膜と、
を備え、
前記第１ニッケルシリサイド膜の厚さと、前記第２ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされている半導体装置。
【請求項１１】
前記第１ニッケルシリサイド膜と前記第１導電膜との第１コンタクト部下に位置する前記第１ニッケルシリサイド膜の厚さと、前記第１コンタクト部の周囲に位置する前記第１ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされ、
前記第２ニッケルシリサイド膜と前記第２導電膜との第２コンタクト部下に位置する前記第２ニッケルシリサイド膜の厚さと、前記第２コンタクト部の周囲に位置する前記第２ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされた、請求項１０に記載の半導体装置。
【請求項１２】
半導体基板の主表面に半導体層を形成する工程と、
前記半導体層に対して隣り合う前記半導体基板の主表面に不純物を導入して不純物領域を形成するとともに、前記半導体層に前記不純物を導入してゲート電極を形成する工程と、
前記ゲート電極の両側面上に第１絶縁膜を形成する工程と、
前記不純物領域上に第１ニッケルシリサイド膜を形成するとともに、前記ゲート電極上に第２ニッケルシリサイド膜を形成する工程と、
前記ゲート電極および前記不純物領域を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングして、前記第１ニッケルシリサイドから前記第２ニッケルシリサイド膜までの領域を露出する工程と、
ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたは、ＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、前記第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、
前記第１ニッケルシリサイド膜から前記第２ニッケルシリサイド膜にわたって延びる導電膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項１３】
半導体基板の主表面に第１半導体層と第２半導体層とを形成する工程と、
前記第１半導体層と隣り合う前記半導体基板の主表面に第１導電型の第１不純物を導入して第１不純物領域を形成する工程と、
前記第１半導体層に前記第１不純物を導入して第１ゲート電極を形成する工程と、
前記第２半導体層と隣り合う前記半導体基板の主表面に、前記第１導電型と異なる第２導電型の第２不純物を導入して第２不純物領域を形成する工程と、
前記第２半導体層に前記第２不純物を導入して第２ゲート電極を形成する工程と、
前記第１ゲート電極の両側面上に第１絶縁膜を形成するとともに、前記第２ゲート電極の両側面上に第２絶縁膜を形成する工程と、
前記第１不純物領域上に第１ニッケルシリサイド膜を形成し、前記第２不純物領域上に第２ニッケルシリサイド膜を形成する工程と、
前記第１ゲート電極上に第３ニッケルシリサイド膜を形成するとともに、前記第２ゲート電極上に第４ニッケルシリサイド膜を形成する工程と、
前記第１および第２ゲート電極と前記第１および第２不純物領域を覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングして、前記第１ニッケルシリサイド膜上から前記第３ニッケルシリサイド膜上までの領域を露出するとともに、前記第２ニッケルシリサイド膜から前記第４ニッケルシリサイド膜上までの領域を露出する工程と、
ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたはＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、前記第１、第２、第３および第４ニッケルシリサイド膜に形成された酸化膜を除去する工程と、
前記第１ニッケルシリサイド膜上から前記第３ニッケルシリサイド膜上にわたって延びる第１導電膜を形成する工程と、
前記第２ニッケルシリサイド膜上から前記第４ニッケルシリサイド膜上にわたって延びる第２導電膜を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項１４】
前記第１および第２導電膜を、前記第１、第２、第３および第４ニッケルシリサイド膜の遷移温度より低い温度で形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１および第２導電膜の表面に窒化処理を施す工程をさらに備える、請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板の主表面上に形成されたゲート電極と、
前記ゲート電極に対して隣り合う前記半導体基板の主表面に形成された不純物領域と、
前記不純物領域上に形成された第１ニッケルシリサイド膜と、
前記ゲート電極上に形成された第２ニッケルシリサイド膜と、
前記第１ニッケルシリサイド膜上から前記第２ニッケルシリサイド膜上にわたって延びる導電膜とを備え、
前記導電膜の表面の法線方向の前記導電膜の厚さのうち、最も厚い部分と最も薄い部分との差が１０ｎｍ以下とされた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板の主表面上に、金属膜が形成された半導体装置を製造する際に、金属膜の表面上に自然酸化膜が形成されやすくなっている。このため、自然酸化膜が形成された金属膜上にコンタクト部等を形成すると、この自然酸化膜がコンタクト部と金属膜との導通を阻害することとなり、製造される半導体装置の特性に大きな影響を与えることとなる。このため、従来から、金属膜上や半導体基板の主表面上に形成される自然酸化膜を除去するクリーニング方法や処理装置等が各種提案されている。
【０００３】
たとえば、特開平２−２５６２３５号公報には、ハロゲン元素を含むガスおよび塩基性ガスとにより、金属膜上や半導体基板の主表面上に形成される自然酸化膜を除去する手法が記載されている。また、特開２００３−１３３２８４号公報には、上側に設けられた上側チャンバと、下側に設けられた下側チャンバとを備え、上側チャンバを加熱チャンバとして用い、下側チャンバをプロセスチャンバとして用いるバッチ式真空処理装置が記載されている。
【０００４】
そして、このバッチ式真空処理室では、プロセスチャンバ内において、プラズマ発生器により生じる水素ラジカルを用いて、自然酸化膜を除去する。さらに、特開２００３−２８２５３０号公報には、ウエハを処理する処理室と、ウエハを処理するための処理ガスをプラズマにより活性化させるプラズマユニットと、処理室内に配置されるウエハを加熱するランプとを備え、プラズマユニットにより活性化された処理ガスの活性種を処理室内に供給することでウエハ上に副生成物を生じさせ、次いで、このウエハをランプにより加熱することにより、副生成物を除去するドライクリーニング装置が記載されている。このドライクリーニング装置においては、活性化された混合ガスが、反応室内に配置されたウエハ上に形成された自然酸化膜と反応することにより副生成物が形成され、この副生成物を加熱処理することで、副生成物を除去する。
【０００５】
特開２００３−３２４１０８号公報には、三フッ化窒素ガス、フッ化水素ガス、六フッ化二炭素ガス、四フッ化炭素ガスおよび六フッ化硫黄ガスよりなる群から選ばれる少なくとも１種以上のフッ素系ガスとアルゴンガスとの混合ガスを用いてプラズマエッチングを行なうことにより、半導体基板やゲート電極の表面上に形成された自然酸化膜を除去した後に、シリコン酸化膜およびゲート電極上に金属シリサイド膜を形成する工程を備えた半導体装置の製造方法が記載されている。
【０００６】
特開平３−１１６７２７号公報、特開２００３−１７４２２号公報も、上記先行文献と同様に、混合ガスを用いて、半導体基板等の表面上に形成された自然酸化膜を除去する方法が記載されている。特開２００１−５２０４６３号公報には、エッチングチャンバを処理および調整し、エッチングチャンバの壁とコンポーネント上の薄く不均一なエッチング残留物を洗浄するための装置および方法が記載されている。
【特許文献１】特開平２−２５６２３５号公報
【特許文献２】特開２００３−１３３２８４号公報
【特許文献３】特開２００３−２８２５３０号公報
【特許文献４】特開２００３−３２４１０８号公報
【特許文献５】特開平３−１１６７２７号公報
【特許文献６】特開２００３−１７４２２号公報
【特許文献７】特開２００１−５２０４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、たとえば、ＮＭＯＳの不純物領域上に形成された金属膜の上面上に形成される自然酸化膜と、ＰＭＯＳの不純物領域上に形成された金属膜の上面上に形成される自然酸化膜との成長速度に差があり、形成される自然酸化膜に差が生じるという現象自体、知られていなかった。このため、上記先行文献には、位置によって厚みが異なる自然酸化膜を除去するための手法について何等記載されていない。
【０００８】
そして、位置によって厚みの異なる自然酸化膜を除去する方法としては、たとえば、ウエット処理や、Ａｒスパッタエッチング等の手法を用いて、自然酸化膜の厚い部分に合わせて除去時間等の条件を設定して、自然酸化膜を除去する方法が考えられる。
【０００９】
しかし、このような手法によれば、薄い自然酸化膜が形成された部分においては、半導体基板や金属膜がオーバエッチングされてしまう。さらに、薄い部分に合わせて処理時間等を設定したのでは、厚い自然酸化膜の部分が除去されず残留する。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、その第１の目的は、自然酸化膜下に位置する半導体基板や金属膜がオーバエッチングされることなく、位置によって厚みの異なる自然酸化膜を良好に除去することができる半導体装置の製造方法を提供することである。本発明の第２の目的は、半導体基板の主表面上等に形成され、自然酸化膜が除去された金属膜の厚みが略均一化された半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、１つ局面では、半導体基板の主表面に、第１導電型の第１不純物を導入して第１不純物領域を形成する工程と、半導体基板の主表面に、第１導電型と異なる第２導電型の第２不純物を導入して第２不純物領域を形成する工程と、第１不純物領域上に第１ニッケルシリサイド膜を形成するとともに、第２不純物領域上に第２ニッケルシリサイド膜を形成する工程と、ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたはＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、酸化膜を除去した状態で、第１ニッケルシリサイド膜上に第２導電膜を形成するとともに、第２ニッケルシリサイド膜上に第２導電膜を形成する工程とを備える。
【００１２】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に形成された第１半導体層に第１導電型の第１不純物を導入して、第１ゲート電極を形成する工程と、半導体基板の主表面上に形成された第２半導体層に、第１導電型と異なる第２導電型の第２不純物を導入して、第２ゲート電極を形成する工程と、第１ゲート電極上に第１ニッケルシリサイド膜を形成するとともに、第２ゲート電極上に第２ニッケルシリサイド膜を形成する工程と、ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたはＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、酸化膜を除去した状態で、第１ニッケルシリサイド膜上に第１導電膜を形成するとともに、第２ニッケルシリサイド膜上に第２導電膜を形成する工程とを備える。
【００１３】
本発明に係る半導体装置は、１つの局面では、半導体基板の主表面上に形成された第１不純物領域と、半導体基板の主表面上に形成された第２不純物領域と、第１不純物領域が位置する半導体基板の主表面上に形成された第１ニッケルシリサイド膜と、第２不純物領域が位置する半導体基板の主表面上に形成された第２ニッケルシリサイド膜とを備え、第１ニッケルシリサイド膜の厚さと、第２ニッケルシリサイド膜の厚さとの差は、１０ｎｍ以下とされる。
【００１４】
本発明に係る半導体装置は、他の局面では、半導体基板の主表面上に形成され、第１導電型の第１不純物が導入された第１ゲート電極と、半導体基板の主表面上に形成され、第１導電型と異なる第２導電型の第２不純物が導入された第２ゲート電極と、第１ゲート電極上に形成された第１ニッケルシリサイド膜と、第２ゲート電極上に形成された第２ニッケルシリサイド膜と、第１ニッケルシリサイド膜上に形成された第１導電膜と、第２ニッケルシリサイド膜上に形成された第２導電膜とを備え、第１ニッケルシリサイド膜の厚さと、第２ニッケルシリサイド膜の厚さとの差は１０ｎｍ以下とされている。
【００１５】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面に半導体層を形成する工程と、半導体層に対して隣り合う半導体基板の主表面に不純物を導入して不純物領域を形成するとともに、半導体層に不純物を導入してゲート電極を形成する工程を備える。さらに、この半導体装置の製造方法は、ゲート電極の両側面上に第１絶縁膜を形成する工程と、不純物領域上に第１ニッケルシリサイド膜を形成するとともに、ゲート電極上に第２ニッケルシリサイド膜を形成する工程と、ゲート電極および不純物領域を覆う第２絶縁膜を形成する工程とを備える。また、この半導体装置の製造方法は、第２絶縁膜をエッチングして、第１ニッケルシリサイドから第２ニッケルシリサイド膜までの領域を露出する工程を備える。さらに、この半導体装置の製造方法は、ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたはＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、第１、第２ニッケルシリサイド膜上に形成された酸化膜を除去する工程と、第１ニッケルシリサイド膜から第２ニッケルシリサイド膜にわたって延びる導電膜を形成する工程とを備える。
【００１６】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面に第１半導体層と第２半導体層とを形成する工程と、第１半導体層と隣り合う半導体基板の主表面に第１導電型の第１不純物を導入して第１不純物領域を形成する工程と、第１半導体層に第１不純物を導入して第１ゲート電極を形成する工程とを備える。さらに、この半導体装置の製造方法は、第２半導体層と隣り合う半導体基板の主表面に、第１導電型と異なる第２導電型の第２不純物を導入して第２不純物領域を形成する工程と、第２半導体層に第２不純物を導入して第２ゲート電極を形成する工程とを備える。また、この半導体装置の製造方法は、第１ゲート電極の両側面上に第１絶縁膜を形成するとともに、第２ゲート電極の両側面上に第２絶縁膜を形成する工程と、第１不純物領域上に第１ニッケルシリサイド膜を形成し、第２不純物領域上に第２ニッケルシリサイド膜を形成する工程とを備える。また、この半導体装置の製造方法は、第１ゲート電極上に第３ニッケルシリサイド膜を形成するとともに、第２ゲート電極上に第４ニッケルシリサイド膜を形成する工程と、第１および第２ゲート電極と第１および第２不純物領域を覆う第３絶縁膜を形成する工程と、第３絶縁膜をエッチングして、第１ニッケルシリサイド膜上から第３ニッケルシリサイド膜上までの領域を露出するとともに、第２ニッケルシリサイド膜から第４ニッケルシリサイド膜上までの領域を露出する工程を備える。また、この半導体装置の製造方法は、ＮＦ３ガスと水素元素を含むガスとが混合された混合ガスまたはＮＨ３ガスと水素元素を含むガスとが混合された混合ガスを用いて、第１、第２、第３および第４ニッケルシリサイド膜に形成された酸化膜を除去する工程とを備える。さらに、この半導体装置の製造方法は、第１および第２ゲート電極と第１および第２不純物領域を覆う第３絶縁膜を形成する工程と、第１ニッケルシリサイド膜上から第３ニッケルシリサイド膜上にわたって延びる第１導電膜を形成する工程と、第２ニッケルシリサイド膜上から第４ニッケルシリサイド膜上にわたって延びる第２導電膜を形成する工程とを備える。
【００１７】
本発明に係る半導体装置は、他の局面では、半導体基板の主表面上に形成されたゲート電極と、ゲート電極に対して隣り合う半導体基板の主表面に形成された不純物領域と、不純物領域上に形成された第１ニッケルシリサイド膜と、ゲート電極上に形成された第２ニッケルシリサイド膜とを備える。また、この半導体装置は、第１ニッケルシリサイド膜上から第２ニッケルシリサイド膜上にわたって延びる導電膜とを備え、導電膜の表面の法線方向の導電膜の厚さのうち、最も厚い部分と最も薄い部分との差が１０ｎｍ以下とされている。
【発明の効果】
【００１８】
本発明に係る半導体装置の製造方法によれば、自然酸化膜下に位置する半導体基板や金属膜にオーバエッチング等が施されることを抑制しつつ、半導体基板の主表面や金属膜上等に形成される自然酸化膜を良好に除去することができる。本発明に係る半導体装置によれば、自然酸化膜が略除去され、半導体基板の主表面上等に形成された金属膜の厚みを略均一化することができる。
【発明を実施するための最良の形態】
【００１９】
（実施の形態１）
図１から図２１を用いて、本実施の形態１に係る半導体装置およびその製造方法について説明する。図１は、本実施の形態１に係る半導体装置１００の断面図である。この図１に示されるように、半導体装置１００は、半導体基板１と、半導体基板１の主表面上に形成された分離領域６０と、半導体基板１の主表面に形成されたｎチャネル型ＭＯＳ(Metal Oxide Semiconductor)トランジスタ（以下、ｎＭＯＳトランジスタとする）５０と、分離領域６０により、ｎＭＯＳトランジスタ５０と分離されたｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタとする）５１とを備えている。
【００２０】
半導体基板１には、ｐウエル領域２と、ｎウエル領域３２とが形成されており、ｐウエル領域２が位置する半導体基板１の主表面にｎＭＯＳトランジスタ５０が形成されており、ｎウエル領域３２が位置する半導体基板１の主表面にｐＭＯＳトランジスタ５１が形成されている。ｎＭＯＳトランジスタ５０は、ｐウエル領域２が位置する半導体基板の主表面上に形成され、酸化シリコン膜等からなる絶縁膜１０と、この絶縁膜１０上に形成されたゲート電極５と、このゲート電極５と隣り合う半導体基板１の主表面上に形成されたｎ型の不純物領域３と、このゲート電極５に対して不純物領域（第１不純物領域）３と反対側に位置する半導体基板１の主表面上に形成された不純物領域（第１不純物領域）４とを備えている。
【００２１】
ゲート電極５の上面上には、ニッケルシリサイド（ＮｉＳｉ）膜（第１ニッケルシリサイド膜）２０が形成されており、両側面上には、シリコン酸化膜等からなるサイドウォール１１が形成されている。なお、ニッケルシリサイド膜２０は、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２等のあらゆる化学量論組成を含み、好ましくはＮｉＳｉとする。不純物領域３、４は、サイドウォール１１下の領域にまで達する不純物領域３ａ、４ａと、ソースまたはドレインとして機能する不純物領域３ｂ、４ｂとを備えている。不純物領域３ｂ、４ｂには、不純物領域３ａ、４ａに導入された不純物より高濃度のｎ型の不純物が導入されている。この不純物領域３、４上には、ニッケルシリサイド膜（第１ニッケルシリサイド膜）２１、２２が形成されている。これらニッケルシリサイド膜２０、２１、２２の半導体基板１の主表面に対して、垂直な方向の膜厚は、たとえば、２０ｎｍ以上２５ｎｍ以下程度とされている。
【００２２】
ニッケルシリサイド膜２１、２２の上面上には、コンタクト部７、６が形成されている。コンタクト部７、６は、コンタクトホール６２ａの内壁面に沿って形成された導電膜（第１導電膜）６ａ、７ａと、この導電膜６ａ、７ａの上面上に形成された導電膜６ｂ、７ｂとを備えている。導電膜６ａ、７ａは、不純物領域３、４と接触し、たとえば、ＴｉやＴｉＮなどを含むＴｉ系化合物，ＴａやＴａＮなどを含むＴａ系化合物，ＷやＷＮなどを含むＷ系合物などの単層または、これらの単層膜を二種類あるいは三種類を組み合わせた積層構造等から形成されている。また、導電膜６ｂ、７ｂは、たとえば、Ｗ，Ａｌ，Ｃｕなどから形成されている。
【００２３】
ｐＭＯＳトランジスタ５１も、ｎＭＯＳトランジスタ５０と同様に構成されている。そして、ｐＭＯＳトランジスタ５１は、ｎウエル領域３２が位置する半導体基板１の主表面上に、絶縁膜１０を介して形成されたゲート電極４０と、このゲート電極４０の両側面に位置する半導体基板１の主表面上に形成された不純物領域（第２不純物領域）３３、３４とを備えている。
【００２４】
ゲート電極４０の両側面上には、サイドウォール１１が形成されており、ゲート電極４０の上面上には、ニッケルシリサイド膜（第２ニッケルシリサイド膜）４０が形成されている。不純物領域３３の上面上には、ニッケルシリサイド膜（第２ニッケルシリサイド膜）４１が形成されており、不純物領域３４の上面上にも、ニッケルシリサイド膜（第２ニッケルシリサイド膜）４２が形成されている。これら、ニッケルシリサイド膜４０、４１、４２の半導体基板１の主表面に対して垂直な方向の膜厚は、たとえば、２０ｎｍ以上２５ｎｍ以下程度とされている。
【００２５】
不純物領域３３は、サイドウォール１１下にまで延在し、ｐ型の不純物が導入された不純物領域３３ａと、この不純物領域３３ａに導入された不純物より高濃度のｐ型の不純物が導入された不純物領域３３ｂとを備えている。また、不純物領域３４も、サイドウォール１１下にまで延在し、ｐ型の不純物が導入された不純物領域３４ａと、この不純物領域３４ａに導入された不純物より高濃度のｐ型の不純物が導入された不純物領域３４ｂとを備えている。
【００２６】
ニッケルシリサイド膜４１、４２の上面上には、コンタクト部３７、３６が形成されている。コンタクト部３７、３６は、コンタクトホール６２ａの内壁面に沿って形成された導電膜（第２導電膜）３６ａ、３７ａと、この導電膜３６ａ、３７ａの上面上に形成された導電膜３６ｂ、３７ｂとを備えている。導電膜３６ａ、３７ａは、不純物領域３３、３４と接触し、たとえば、ＴｉやＴｉＮなどを含むＴｉ系化合物，ＴａやＴａＮなどを含むＴａ系化合物，ＷやＷＮなどを含むＷ系合物などの単層の他，これらの単層膜を二種類あるいは三種類を組み合わせた積層構造等から形成されている。また、導電膜６ｂ、７ｂは、たとえば、Ｗ，Ａｌ，Ｃｕなどからなる。
【００２７】
図２は、コンタクト部６の近傍を拡大した断面図である。この図２に示されるように、ニッケルシリサイド膜２２の上面上は、略平坦面とされている。このニッケルシリサイド膜２２のうち、コンタクト部６との接触部分（第１コンタクト部）下に位置する部分が最も薄くされている。そして、コンタクト部６との接触部分下に位置するニッケルシリサイド膜２２の半導体基板１の主表面に対して垂直な方向の厚さｔ１と、このコンタクト部６との接触部分の周囲に位置するニッケルシリサイド膜２２の半導体基板１の主表面に対して垂直な方向の厚さｔ２、ｔ３との差は、大きくても、１０ｎｍ以下とされており、平均的には、５ｎｍ以下とされている。
【００２８】
すなわち、ニッケルシリサイド膜２２のうち、コンタクト部６との接触部分と、この接触部分の周囲に位置する部分とは、滑らかな平坦面により連設されているか、または、コンタクト部６との接触部分が僅かに凹まされ、コンタクト部６の一部が入り込むように形成されている。
【００２９】
図３は、コンタクト部７の近傍を拡大した断面図である。この図３に示されるように、ニッケルシリサイド膜２１の上面上は、略平坦面状とされており、このニッケルシリサイド膜２１も、上記図２に示されたニッケルシリサイド膜２２と同様に構成されている。そ
して、ニッケルシリサイド膜２１のうち、コンタクト部７との接触部分下に位置する部分の半導体基板１の主表面に対して垂直な方向の厚さｔ４と、図２に示されたニッケルシリサイド膜２２の厚さｔ１との差は、大きくても１０ｎｍ以下とされており、平均的には、５ｎｍ以下とされている。このように、コンタクト部６、７下にもニッケルシリサイド膜２１、２２が少なくとも、１５ｎｍ〜２０ｎｍ程度残留しているため、ニッケルシリサイド膜２１、２２により、ソースまたはドレインとして機能する不純物領域３ａ、４ａの抵抗を良好に低減することができるとともに、低いリーク電流を保つことができる。
【００３０】
さらに、各ニッケルシリサイド膜２１、２２のうち、各コンタクト部６、７との接触部分に位置する部分の厚さに大きなばらつきがなく、均一化され、各ニッケルシリサイド膜２１、２２の厚みのばらつきが抑制されている。そして、複数のｎＭＯＳトランジスタ５０が形成されている場合でも、各ｎＭＯＳトランジスタ５０の不純物領域３、４の上面上に形成されたニッケルシリサイド膜２１、２２の厚さにばらつきが生じることが抑制されている。このため、各ｎＭＯＳトランジスタ５０のソースおよびドレインとして機能する不純物領域３ａ、４ａの電気的な抵抗にばらつきが生じることを抑制することができ、各ｎＭＯＳトランジスタ５０の特性にばらつきが生じることを抑制することができるとともに、低いリーク電流を保つことができる。
【００３１】
図１において、ｐＭＯＳトランジスタ５１の不純物領域３３、３４の上面上にも、ニッケルシリサイド膜４１、４２が形成されている。このニッケルシリサイド膜４１、４２も、ニッケルシリサイド膜２１、２２と同様に形成されており、略平坦面状に形成されている。そして、ニッケルシリサイド膜４１、４２とコンタクト部７、６との接触部分（第２コンタクト部）下に位置するニッケルシリサイド膜２１、２２の厚さと、ニッケルシリサイド膜４１、４２とコンタクト部３６、３７との接触部分下に位置するニッケルシリサイド膜４１、４２の厚さとの差は、大きくても１０ｎｍ以下とされており、また、平均的には、５ｎｍ以下とされている。
【００３２】
このように、コンタクト部３６、３７下にも、ニッケルシリサイド膜４１、４２が残留しているため、ニッケルシリサイド膜４１、４２により、ソースまたはドレインとして機能する不純物領域３３ａ、３３ｂの電気的な抵抗を良好に低減することができる。そして、ニッケルシリサイド膜４１と、ニッケルシリサイド膜４２との厚さの差は、大きくても、１０ｎｍ以下、平均的には、５ｎｍ以下とされている。さらに、複数のｐＭＯＳトランジスタ５１が形成されている場合においても、各ｐＭＯＳトランジスタ５１のニッケルシリサイド膜４１、４２の膜厚にばらつきが生じることが抑制されているため、各ｐＭＯＳトランジスタ５１のソースまたはドレインとして機能する不純物領域３３ｂ、３４ｂの電気的な抵抗にばらつきが生じることを抑制することができるとともに、低いリーク電流を保つことができる。
【００３３】
図４は、図２に示された断面位置と異なる位置における半導体装置１００の断面図である。この図４に示されるように、ニッケルシリサイド膜２０には、コンタクト部８が形成されており、ニッケルシリサイド膜４０の上面上にも、コンタクト部４５が形成されている。
【００３４】
図５は、ｎＭＯＳトランジスタ５０と、ｐＭＯＳトランジスタ５１とを拡大した断面図である。この図５に示されるように、ニッケルシリサイド膜２０、４０の上面の略全面が、コンタクト部８、３８との接触部分とされている。このようなニッケルシリサイド膜２０、４０の半導体基板１の主表面に対して垂直な方向の厚さｔ７、ｔ８は、２０ｎｍ以上２５ｎｍ以下とされている。そして、ニッケルシリサイド膜２０の半導体基板１の主表面に対して垂直な方向の厚さｔ７と、ニッケルシリサイド膜４０の半導体基板１の主表面に対して垂直な方向の厚さｔ８の差は、大きくても、１０ｎｍ以下とされており、平均的に
は、５ｎｍ以下とされている。
【００３５】
さらに、複数のｎＭＯＳトランジスタ５０が複数形成されている場合においても、各ゲート電極５の上面上に形成されたニッケルシリサイド膜２０の厚ｔ７さの差は、大きくても１０ｎｍ以下とされており、平均的には、５ｎｍ以下とされている。このように、各ゲート電極５上に形成されたニッケルシリサイド膜２０の厚さｔ７にばらつきが生じることが抑制ため、各ｎＭＯＳトランジスタ５０の特性にばらつきが生じることが抑制されている。また、ｐＭＯＳトランジスタ５１が複数形成されている場合においても、同様に、各ｐＭＯＳトランジスタ５１の特性にばらつきが生じることが抑制されている。
【００３６】
なお、図４、図５においては、ニッケルシリサイド膜２０、４０上の略全面に、コンタクト部８、３８の底部が接続されているが、これに限られない。
【００３７】
たとえば、ニッケルシリサイド膜２０、４０の上面の一部に、コンタクト部８、３８を接続するようにしてもよい。
【００３８】
この場合には、ニッケルシリサイド膜２０とコンタクト部８との接触部分下に位置するニッケルシリサイド膜２０の厚さと、コンタクト部８との接触部分の周囲に位置するニッケルシリサイド膜２０の厚さとの差は、大きくても、１０ｎｍ以下とされ、平均的には、５ｎｍ以下とされている。
【００３９】
図６から、図２０を用いて、本実施の形態１に係る半導体装置１００の製造方法について説明する。図６は、本実施の形態１に係る半導体装置１００の製造工程の第１工程を示す断面図であり、図７は、第２工程を示す断面図である。図６に示されるように、半導体基板１の主表面上にトレンチ分離やＬＯＣＯＳ分離等の分離領域６０を形成する。そして、半導体基板１の主表面上に熱酸化を施して、シリコン酸化膜等からなる絶縁膜１０を形成する。そして、図７に示されるように、半導体基板１の主表面に不純物を導入して、ｐウエル領域２と、ｎウエル領域３２とを形成する。
【００４０】
図８は、半導体装置１００の製造工程の第３工程を示す断面図であり、図９は、半導体装置１００の製造工程の第４工程を示す断面図である。この図８に示されるように、絶縁膜１０の上面上に、たとえば、多結晶シリコン膜等からなる半導体層１５を形成する。そして、ウエル領域２が位置する半導体基板１の主表面をマスク１２で覆うとともにウエル領域３２上に位置する半導体層１５にｐ型の不純物を導入する。
【００４１】
そして、図９に示されるように、半導体層１５にパターニングを施して、ｐウエル領域２上にゲート電極５を形成するとともに、ｎウエル領域３２上にゲート電極４５を形成する。図１０は、半導体装置１００の製造工程の第５工程を示す断面図であり、図１１は、第６工程を示す断面図である。図１０に示されるように、ｐウエル領域２が位置する半導体基板１の主表面を露出するとともに、ｎウエル領域３２が位置する半導体基板１の主表面上を覆うマスク１３を形成する。そして、ｐウエル領域２が位置する半導体基板１の主表面に、ｎ型のイオン注入を行ない、ゲート電極５の両側に位置する半導体基板１の主表面上にＬＤＤのｎ-型領域としての不純物領域３ａ、４ａを形成する。この際、ゲート電極５
内にも、ｎ型の不純物が導入される。
【００４２】
そして、図１１に示されるように、ｐウエル領域２が位置する半導体基板１の主表面を覆うとともに、ｎウエル領域３２が位置する半導体基板１の主表面を覆うようなマスク１４を形成する。そして、ｎウエル領域３２が位置する半導体基板１の主表面にｐ型の不純物を導入して、ゲート電極４５が位置する半導体基板１の主表面上に、ＬＤＤのｐ-型領域
としての不純物領域３３ａ、３４ａを形成する。この際、ゲート電極４５にも、ｐ型の不
純物が導入される。
【００４３】
図１２は、半導体装置１００の製造工程の第７工程を示す断面図であり、図１３は、第８工程を示す断面図である。図１２に示されるように、半導体基板１の主表面上に、シリコン酸化膜等などからなる絶縁膜を堆積し、この絶縁膜にエッチングを施して、各ゲート電極５、４５の側面上に、サイドウォール１１を形成する。これにより、ゲート電極５、４５下およびサイドウォール１１下に絶縁膜１０が残留するとともに、不純物領域３ａ、４ａ、３３ａ、４４ａ上に位置する半導体基板１の主表面が露出する。
【００４４】
そして、図１３に示されるように、ｐウエル領域２が位置する半導体基板１の主表面を覆うとともに、ｎウエル領域３２が位置する半導体基板１の主表面を露出するマスク１５を形成する。その後、不純物領域３３ａ、３４ａを形成する際に、導入されたｐ型の不純物より高濃度のｐ型の不純物を、サイドウォール１１の側面側に位置する半導体基板１の主表面上に導入して、ｐ+型領域のソース、ドレイン領域として機能する不純物領域３３ｂ
、３４ｂを形成する。
【００４５】
このようにして、ゲート電極３５の両側に位置する半導体基板１の主表面上に、不純物領域３３、３４を形成する。また、同様に、不純物領域３ａ、４ａを形成する際よりも、濃度の高いｎ型の不純物をウエル領域２が位置する半導体基板１の主表面に導入して、ｎ+型領域のソース、ドレイン領域として機能する不純物領域３ａ、３ｂを形成する。この
ようにして、ゲート電極５の両側に位置する半導体基板１の主表面上に、不純物領域３、４を形成する。
【００４６】
図１４は、半導体装置１００の製造工程の第９工程を示す断面図であり、図１５は、第１０工程を示す断面図である。図１４に示されるように、不純物領域３、４、３３、３４の上面上およびゲート電極５、４５の上面上にニッケルシリサイド膜２０、２１、２２、４０、４１、４２を形成する。ここで、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２を半導体基板１の主表面上およびゲート電極５、４５上に形成する前に、ＮＦ３（三フッ化窒素）ガスとＨ２ガスの混合ガス、ＮＦ３ガスとＨＦ（フッ化水素）ガスとの混合ガス、ＮＦ３とＮＨ３との混合ガス、ＮＨ３ガスとＨ２ガスとの混合ガスまたは、ＮＨ３ガスとＨＦガスとの混合ガスのいずれかを用いて、不純物領域３、４、３３、３４が位置する半導体基板１の主表面上およびゲート電極５、３５の上面上に、ＳｉＨ等からなる耐酸化膜を予め形成し、この耐酸化膜を熱処理により除去した後に、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２を形成してもよい。
【００４７】
このように、耐酸化膜を予め形成することにより、不純物領域３、４、３３、３４が位置する半導体基板１の主表面と、ニッケルシリサイド膜２１、２２、４１、４２との間に自然酸化膜が形成されることを抑制することができる。また、ゲート電極５、４５の上面とニッケルシリサイド膜２０、４０との間に自然酸化膜が形成されることを抑制することができる。これにより、不純物領域３、４、３３、３４の抵抗を良好に低減することができ、ゲート電極５、３５の抵抗も低減することができる。このような耐酸化膜を形成する工程は、不純物領域３、４、３３、３４を形成するチャンバと、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２を形成するチャンバとが異なる場合に、好適である。すなわち、不純物領域を形成するチャンバから、ニッケルシリサイド膜を形成するチャンバへ搬送する場合に、自然酸化膜が形成されることを良好に抑制することができる。
【００４８】
そして、図１５に示されるように、半導体基板１、ゲート電極５、４５を覆うように、シリコン酸化膜等からなる絶縁膜６１を形成する。
【００４９】
図１６は、半導体装置の製造工程の第１１工程を示す断面図であり、図１７は、図１６とは異なる位置の断面図である。この図１６および図１７に示されるように、絶縁膜６１の上面上に、酸化シリコン膜等の絶縁膜６２を形成する。そして、ニッケルシリサイド膜
２０、２１、２２、４０、４１、４２の上面にまで達するコンタクトホール６２ａ、６２ｂを形成する。なお、形成されるコンタクト部と、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２とを確実に、接触させるために、コンタクトホール６２ａ、６２ｂの底部をニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上から、たとえば、５ｎｍ以上１０ｎｍ以下程度凹ませてもよい。
【００５０】
このように、コンタクトホール６２ａ、６２ｂを形成した後に、図１に示す導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するためのチャンバに半導体基板１を搬送する。この搬送中に、コンタクトホール６２ａ、６２ｂの底部に位置するニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上に自然酸化膜が形成される場合がある。図２０は、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２が形成された半導体基板１において、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面からの深さを横軸にとり、縦軸に浸透した酸素元素の濃度をとったグラフである。
【００５１】
この図２０のグラフにおいて、破線は、Ｂが半導体基板１に導入され、この半導体基板１の主表面上に、ニッケルシリサイド膜を形成した場合において、浸透した酸素濃度の分布を示したグラフである。また、実線は、Ａｓが半導体基板１に導入され、この半導体基板１の主表面上に、ニッケルシリサイド膜を形成した場合において、浸透した酸素濃度の分布を示したグラフである。なお、この図２０において、半導体基板１内に導入されたＢおよびＡｓの濃度は、略同じものとされている。この図２０に示されたグラフから分かるように、Ａｓが半導体基板１内に導入された場合の方が、Ｂが半導体基板１内に導入された場合よりも、ニッケルシリサイド膜内に浸透した酸素元素濃度が高いことが分かる。すなわち、半導体基板１の主表面上に形成されたニッケルシリサイド膜の上面上に形成される自然酸化膜は、半導体基板１内に導入された導電型によって、その成長速度が異なることが分かる。
【００５２】
このように、ｎ型の不純物が導入された半導体基板１の主表面上に形成されたニッケルシリサイド膜の表面の方が、ｐ型の不純物が導入された半導体基板１の主表面上に形成されたニッケルシリサイド膜の表面より、自然酸化膜が成長しやすいことが分かる。また、このような現象は、半導体基板１の主表面上に限られず、ゲート電極上に形成されたニッケルシリサイド膜においても、同様の現象が生じる。
【００５３】
このため、コンタクトホール６２ａ、６２ｂを形成した後、半導体基板１を別のチャンバに搬送する際に、ｎ型の不純物が導入された不純物領域３、４の上面上に形成されたニッケルシリサイド膜２１、２２上に形成される自然酸化膜の厚さの方が、不純物領域３３、３４上に形成されたニッケルシリサイド膜３３、３４上に形成される自然酸化膜の厚さよりも厚く形成されている。
【００５４】
また、同様に、ｎ型の不純物が導入されたゲート電極５上に形成されたニッケルシリサイド膜２０の上面上に形成される自然酸化膜の厚さの方が、ｐ型の不純物が導入されたゲート電極４５上に形成されたニッケルシリサイド膜４０の上面上に形成される自然酸化膜の厚さよりも、厚く形成されている。
【００５５】
すなわち、コンタクトホール６２ａ、６２ｂを形成した後、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するチャンバ内に搬送する際には、半導体基板１の主表面上には、位置によって、厚みの異なる自然酸化膜が形成されている。
【００５６】
導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するためのチャンバ内に、たとえば、ＮＦ３ガスとＮＨ３ガスとの混合ガス、ＮＦ３ガスとＨＦガスとの混合ガス、ＮＦ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨ２ガスとの混合ガスまたはＮＨ３ガスとＨＦガスとの混合ガスのいずれかを供給する。すなわち、供給する混合ガスとしては、ＮＦ３と、水素元素を含むガスとの混合ガスまたはＮＨ３と水素元素を含むガスとの混合ガスを用いる。自然酸化膜は、一般に、シリコン酸化膜により構成されており、この自然酸化膜は、ＮＦ３ガスとＮＨ３ガスとの混合ガス、ＮＦ３ガスとＨＦガスとの混合ガス、ＮＦ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨＦガスとの混合ガスのいずれかと反応すると、ＮＨ４Ｆや（ＮＨ４）２ＳｉＦ６とＨ２Ｏとなる。
【００５７】
このため、自然酸化膜が形成されていた、コンタクトホール６２ａの底部に位置するニッケルシリサイド膜２１、２２、４１、４２の表面上には、ＮＨ４Ｆや（ＮＨ４）２ＳｉＦ５からなる薄膜（保護膜）６２ｄが形成される。また、図１７に示されるように、コンタクトホール６２ｂの底部に位置するニッケルシリサイド膜２０、４０の表面上にも、薄膜６２ｄが形成される。そして、１００℃以上３００℃以下のアニールを施して、薄膜６２ｄを除去して、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面を露出させる。このようにして、コンタクトホール６２ａ、６２ｂの底部に位置するニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上から自然酸化膜や、層間絶縁膜６２の残渣等を除去することができる。
【００５８】
ここで、形成されている自然酸化膜の厚みが、位置によって異なるため、自然酸化膜の厚みが最も厚い部分に合わせて、処理時間や、雰囲気温度等の条件を設定する。このため、ニッケルシリサイド膜４０、４１、４２上に形成された自然酸化膜の除去がまず完了する。その後、ニッケルシリサイド膜２０、２１、２２上に形成された自然酸化膜の除去が完了する。ここで、ニッケルシリサイド膜２０、２１、２２の上面に形成された自然酸化膜の除去が完了するまでの間、ニッケルシリサイド膜４０、４１、４２の上面も混合ガスと触れつづけることとなるが、ニッケルシリサイド膜４０、４１、４２にオーバエッチング等の弊害は生じない。
【００５９】
このため、薄く形成された自然酸化膜下に位置するニッケルシリサイド膜４０、４１、４２の表面に、エッチングダメージ等の弊害を生じさせることなく、半導体基板１の主表面上に形成された自然酸化膜を良好に除去することができる。また、上記のような混合ガスを用いて、自然酸化膜を除去することにより、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２がエッチングされるなどの弊害が生じることを抑制することができる。これにより、各ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の厚さの均一化を図ることができる。特に、ニッケルシリサイド膜２０、４０の上面の略全面に、コンタクトホール６２ｂが形成されているため、ウエットエッチングやスパッタリングにより、自然酸化膜を除去したのでは、ニッケルシリサイド膜２０が殆んど残らなかったり、完全に除去されてしまうおそれがあったが、上記方法によれば、ニッケルシリサイド膜２０が削られることがなく、良好に残留させることができる。
【００６０】
ここで、自然酸化膜を除去する工程を、プラズマ雰囲気中で行なうことにより、１００℃程度の低温で自然酸化膜の除去を行なうことができる。さらに、プラズマ雰囲気中で、自然酸化膜の除去を行なうことにより、除去レートを早めることができ、短時間で、自然酸化膜の除去を完了することができる。
【００６１】
図１８は、半導体装置１００の製造工程の第１２工程を示す断面図であり、図１９は、図１８の断面位置と異なる位置の断面図である。図１８に示されるように、自然酸化膜および薄膜６２ｄが除去された状態のニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上にバリアメタルなどの導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成する。導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａは、ＰＶＤ（物理気相成長（Physical Vapor Deposition））法やＣＶＤ（化学気相堆積（chemical vapor deposition））法により、ＴｉやＴｉＮなどを含むＴｉ系化合物，ＴａやＴａＮなどを含むＴａ系化合物，ＷやＷＮなどを含むW系合物などの単層のまたは、これらの単層膜を二種類あるいは三種類を組み合わせた積層構造のいずれかになるよう５５０℃以下で堆積することにより形成する。なお、５５０℃より高い温度で形成したのでは、ニッケルシリサイド膜の耐熱温度を越すこととなるため、５５０℃以下の温度とする。
【００６２】
この第１２工程は、上記第１１工程と同一のチャンバ内にて行なう。すなわち、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に形成された自然酸化膜と薄膜６２ｄとを除去して、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面を露出する工程と、自然酸化膜が除去されたニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成する工程とを同一のチャンバ内で行なう。このため、露出したニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に再度自然酸化膜が形成されることなく、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成することができる。
【００６３】
このように、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａと、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２とを良好に接続することができるので、各不純物領域３、４、３３、３４およびゲート電極５、４５に所望の電圧を印加することができ、誤動作を抑制することができる。
【００６４】
上記のように、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に形成された自然酸化膜を除去する工程と、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成する工程とを同一のチャンバ内で行なう場合に限られない。たとえば、自然酸化膜を除去するチャンバと、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するチャンバとが異ならせてもよい。この場合には、自然酸化膜を除去した後に、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するチャンバに搬送する際に、自然酸化膜が形成されないように、略真空状態の雰囲気中で、半導体基板１を搬送する。
【００６５】
このように、自然酸化膜の形成が抑制可能な程度、酸素濃度が低減された雰囲気中で、半導体基板１を搬送することにより、コンタクトホール６２ａ、６２ｂの底部に位置するニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上に、自然酸化膜が再度形成されることを抑制することができる。さらに、自然酸化膜を除去するチャンバと、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するチャンバとが異なる場合には、自然酸化膜を除去する工程において、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上に、薄膜６２ｄを残留させた状態で、半導体基板１を搬送してもよい。このように、薄膜６２ｄをニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上に残留させることにより、半導体基板１の搬送中に、コンタクトホール６２ｂの底部に位置するニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に自然酸化膜が形成されることを抑制することができる。そして、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成するチャンバ内で、１００℃以上３００℃以下のアニールを施して、薄膜６２ｄを除去した後に、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成する。
【００６６】
このように、自然酸化膜が除去された状態のニッケルシリサイド膜２０、２１、２２、４０、４１、４２の表面上に、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成しているため、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２と、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａとが電気的に良好に接続することができる。
【００６７】
また、自然酸化膜の薄い部分においても、エッチングダメージ等が与えられないため、エッチングダメージによるニッケルシリサイド膜４０、４１、４２の高抵抗化を抑制することができる。これに伴い、ソースまたはドレインとして機能する不純物領域３ａ、４ａ、３３ａ、３３ｂの低抵抗化も図ることができる。また、ニッケルシリサイド膜２０、４０と、コンタクト部８、３８との間も、良好に接続されているため、所望の電圧をゲート電極５、３５に印加することができる。
【００６８】
そして、図１に示されるように、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａ上に導電膜６ｂ、７ｂ、８ｂ、３６ｂ、３７ｂ、３８ｂを堆積して、コンタクト部６、７、８、３６、３７、３８を形成して、半導体装置１００を製造する。
【００６９】
図２１は、本実施の形態１に係る半導体装置１００の変形例を示す断面図である。この図２１に示されるように、ニッケルシリサイド膜２２とニッケルシリサイド膜２０とをシェアードコンタクト部９により接続するとともに、ニッケルシリサイド膜４０とニッケルシリサイド膜４２とをシェアードコンタクト部３９により接続してもよい。
【００７０】
このような、半導体装置１００においても、上記のように、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２の上面上に形成された自然酸化膜を除去する工程と、導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを形成する工程とをｉｎ−ｓｉｔｕで行なうことにより、ニッケルシリサイド膜２０、２１、２２、４０、４１、４２と導電膜６ａ、７ａ、８ａ、３６ａ、３７ａ、３８ａを良好に接続させることができる。
【００７１】
（実施の形態２）
本実施の形態２に係る半導体装置１５０について図２２から図３０を用いて説明する。なお、上記図１から図２１に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。
【００７２】
図２２は、本実施の形態２に係る半導体装置のうち、ｎＭＯＳトランジスタ１５０における断面図である。この図２２に示されるように、半導体基板１には、ｐウエル領域２が形成されており、このウエル領域２が位置する半導体基板１の主表面にｎＭＯＳトランジスタ１５０が形成されている。
【００７３】
ｎＭＯＳトランジスタ１５０は、ｐウエル領域２が位置する半導体基板１の主表面上に形成され、たとえば、シリコン酸化膜から構成された絶縁膜１０と、この絶縁膜１０上に形成されたゲート電極５と、このゲート電極５と隣り合う半導体基板１の主表面上に形成された不純物領域３、４とを備えている。そして、不純物領域３、４の上面上には、ニッケルシリサイド（ＮｉＳｉ）膜２１、２２が形成されており、ゲート電極５の上面上にも、ニッケルシリサイド膜２０が形成されている。
【００７４】
ゲート電極５の一方の側面には、ゲート電極５の上面側から下面側にわたって延び、たとえば、シリコン酸化膜から構成されたサイドウォール１１が形成されている。ゲート電極５の他方の側面には、ゲート電極５の中腹部分から下面側にわたって延び、シリコン酸化膜から構成されたサイドウォール１２が形成されている。
【００７５】
そして、ｎＭＯＳトランジスタ１５０は、ゲート電極５と不純物領域４とを接続するとともに、図示されない上層配線に接続されたシェアードコンタクト８０をさらに備える。
【００７６】
このシェアードコンタクト８０は、層間絶縁膜６２に形成されたコンタクトホール８０ｃと、このコンタクトホール８０ｃの内表面に形成された導電膜８０ｂと、この導電膜８０ｂ上に形成された導電膜８０ａとを備えている。
【００７７】
コンタクトホール８０ｃは、ゲート電極５の上面に形成されたニッケルシリサイド膜２０から、サイドウォール１２から露出するゲート電極５の側面およびサイドウォール１２上を通って、不純物領域４の上面上に形成されたニッケルシリサイド膜２２にわたって延びている。
【００７８】
そして、導電膜８０ｂも、ニッケルシリサイド２０から、サイドウォール１２から露出したゲート電極５の側面およびサイドウォール１２上を通って、ニッケルシリサイド膜２２を覆い、上層配線に接続されている。
【００７９】
図２３は、本実施の形態２に係る半導体装置のｐＭＯＳトランジスタ１５１における断面図である。この図２３に示されるように、ｐＭＯＳトランジスタ１５１も上記ｎＭＯＳトランジスタ１５０と同様に構成されている。そして、ｐＭＯＳトランジスタ１５１は、ｎウエル領域３２上に形成された絶縁膜１０を介して形成されたゲート電極４５と、このゲート電極４５と隣り合う半導体基板１の主表面に形成された不純物領域３３、３４とを備えている。ゲート電極４５の上端面には、ニッケルシリサイド膜４０が形成されており、不純物領域３３、３４の上面上には、ニッケルシリサイド膜４１、４２が形成されている。そして、ゲート電極４５の一方の側面には、サイドウォール１１が形成されており、他方の側面には、サイドウォール１１よりも高さの低いサイドウォール１２が形成されている。
【００８０】
さらに、ｐＭＯＳトランジスタ１５１は、ゲート電極４５の上端面に形成されたニッケルシリサイド膜４０と不純物領域３３、３４に形成されたニッケルシリサイド膜４１、４２と図示されない上層配線とを接続するシェアードコンタクト８１をさらに備えている。
【００８１】
このシェアードコンタクト８１は、ニッケルシリサイド膜４０の上面からニッケルシリサイド膜４２の上面の少なくとも一部にわたって形成されたコンタクトホール８１ｃと、このコンタクトホール８１ｃの内表面に形成された導電膜８１ｂと、この導電膜８１ｂの上面上に形成された導電膜８１ａとを備えている。
【００８２】
図２４は、導電膜８０ｂの詳細を示す断面図である。この図２４において、導電膜８０ｂは、Ｔｉ（チタン）、チタンシリサイド（たとえば、ＴｉＳｉ、ＴｉＳｉ２等）、Ｔａ（タンタル）、タンタルシリサイド、Ｗ（タングステン）またはタングステンシリサイドのいずれかから構成された導電膜９１と、ＴｉＮを含むＴｉ系化合物、ＴａＮを含むＴａ系化合物、ＷＮを含むＷ系化合物の少なくともいずれかから構成された導電膜９０とを備えている。なお、図２４に示すように、導電膜８０ｂを導電膜の積層体として構成する場合に限られず、導電膜９１の単層から構成してもよい。なお、図２３に示す導電膜８１も上記導電膜８０と同様に構成されている。そして、図２２において、導電膜８０ｂの表面に対して垂直な方向の導電膜８０ｂの厚さにばらつきが小さく、最も厚い部分の厚みと最も薄い部分の厚みとの差が１０ｎｍ以下に抑えられており、好ましくは、５ｎｍ程度とされている。
【００８３】
具体的には、たとえば、ニッケルシリサイド膜２０の上面に位置する導電膜８０ｂの厚さ（導電膜８０ｂの表面に対して垂直な方向の厚さ）ｔ１０と、サイドウォール１２から露出したゲート電極５の側面上に位置する導電膜８０ｂの厚さｔ１１と、ニッケルシリサイド膜２２上に位置する導電膜８０ｂの厚さｔ１２との差は、５ｎｍ〜１０ｎｍとされている。
【００８４】
このように形成された導電膜８０ｂの上面上には、Ｗ、Ａｌ、Ｃｕ等から構成された導電膜８０ａが形成されている。なお、図２３に示す導電膜８１ａもＷ、Ａｌ、Ｃｕ等から構成されている。
【００８５】
このように、厚さが略均等とされた導電膜８０ｂを有するシェアードコンタクト８０によって、不純物領域４と、ゲート電極２０と、上層配線とが接続されているので、不純物領域４とゲート電極２０とに正確に所望の電圧を印加することができる。
【００８６】
なお、図２３に示すシェアードコンタクト８１も、不純物領域４４とゲート電極４５とに正確に所望の電圧を印加することができる。
【００８７】
図２５から図３０を用いて、本実施の形態に係る半導体装置１５０の製造方法を説明する。図２５は、図１５に示す上記の実施の形態１に係る半導体装置の第１０工程後の工程を示す断面図であり、ｎＭＯＳトランジスタ１５０が位置する部分の断面図である。また、図２６も、図２５と同じ工程を示す断面図であって、ｐＭＯＳトランジスタ１５１が位置する部分の断面図である。
【００８８】
図２５に示す製造工程においては、ｐウエル領域２が位置する半導体基板１の主表面上に形成された絶縁膜１０と、この絶縁膜１０上に形成されたゲート電極５と、このゲート電極５と隣り合う半導体基板１の主表面に形成された不純物領域３、４とが形成されている。ゲート電極５の一方の側面上にはサイドウォール１１が形成されており、他方の側面上には、サイドウォール１１と同等の高さのサイドウォール１６が形成されている。そして、ゲート電極５の上面上には、ニッケルシリサイド膜２０が形成されており、不純物領域３、４の上面上には、ニッケルシリサイド膜２１、２２が形成されている。
【００８９】
さらに、これらニッケルシリサイド膜２１、２２、２０と、サイドウォール１１、１６を覆うように、絶縁膜６１および絶縁膜６２が順次積層されている。
【００９０】
そして、図２６に示されるように、ｐＭＯＳトランジスタ１５１が形成される部分においても、ｎウエル領域３２が位置する半導体基板１の主表面上には、絶縁膜１０と、この絶縁膜１０上に形成されたゲート電極４５と、このゲート電極４５と隣り合う半導体基板１の主表面上に形成された不純物領域３３、３４とが形成されている。
【００９１】
ゲート電極４５の上端面には、ニッケルシリサイド膜４０が形成されており、ゲート電極４５の両側面上には、サイドウォール１１、１６が形成されている。また、不純物領域３３、３４の上面には、ニッケルシリサイド膜４１、４２が形成されている。そして、ニッケルシリサイド膜４０、４１、４２およびサイドウォール１１、１６を覆うように、絶縁膜６１、６２が形成されている。
【００９２】
図２７は、上記図２５に示された半導体装置１５０の製造工程後の製造工程を示す断面図であり、ｎＭＯＳトランジスタが位置する部分の断面図である。図２８は、上記図２６に示す製造工程後の製造工程を示す断面図であり、ｐＭＯＳトランジスタ１５１が位置する部分の断面図である。
【００９３】
この図２７および図２８に示されるように、絶縁膜６１、６２にパターニングを施して、コンタクトホール８０ｃ、８１ｃを形成する。
【００９４】
これにより、各ゲート電極５、４５の側面上に形成されたいたサイドウォール１６の高さが低くなり、ゲート電極５、４５の側面の少なくとも一部が外方に露出する。そして、ゲート電極５、４５の上端面に形成されたニッケルシリサイド膜２０、４０から、露出したゲート電極５、４５の側面およびサイドウォール１２の上面を通って、不純物領域４、３４の上面に形成されたニッケルシリサイド膜２２、４２の上面の少なくとも一部までの領域が外方に露出する。
【００９５】
このようなコンタクトホール８０ｃ、８１ｃを形成した後に、上記図２２および図２３に示す導電膜８０ｂ、８１ｂを形成するために、別のチャンバに搬送する。この搬送過程において、外方に露出したニッケルシリサイド膜２０、２２、４０、４２および外方に露出したゲート電極５、４５の側面上が酸化され、薄い自然酸化膜が形成される場合がある。
【００９６】
そして、半導体基板１は、導電膜８０ｂ、８１ｂを形成するためのチャンバ内に搬送される。このチャンバ内において、導電膜８０ｂ、８１ｂを形成する工程の前に、ニッケルシリサイド膜２０、２２、４０、４２およびゲート電極５、４５に形成された自然酸化膜を除去する。
【００９７】
具体的には、チャンバ内に、たとえば、ＮＦ３ガスとＮＨ３ガスとの混合ガス、ＮＦ３ガスとＨＦガスとの混合ガス、ＮＦ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨ２ガスとの混合ガスまたはＮＨ３ガスとＨＦガスとの混合ガスのいずれかを供給する。すなわち、供給する混合ガスとしては、ＮＦ３と水素元素を含むガスとの混合ガス、または、ＮＨ３ガスと水素元素を含むガスとの混合ガスを用いる。自然酸化膜は、一般に、シリコン酸化膜により構成されており、この自然酸化膜は、ＮＦ３ガスとＮＨ３ガスとの混合ガス、ＮＦ３ガスとＨＦガスとの混合ガス、ＮＦ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨ２ガスとの混合ガス、ＮＨ３ガスとＨＦガスとの混合ガスのいずれかと反応すると、ＮＨ４Ｆや（ＮＨ４）２ＳｉＦ６とＨ２Ｏとなる。
【００９８】
このため、ニッケルシリサイド膜２０、２２、４０、４２および露出したゲート電極５、４５の側面上には、ＮＨ４Ｆや（ＮＨ４）２ＳｉＦ５からなる薄膜（保護膜）１６２、１６３が形成される。
【００９９】
このような薄膜１６２、１６３を形成した後に、１００℃以上３００℃以下のアニールを施して、薄膜１６２、１６３を除去して、ニッケルシリサイド膜２０、２２、４０、４２およびゲート電極５、４５の側面を露出する。
【０１００】
このようにして、コンタクトホール８０ｃ、８１ｃを形成する際に形成されるシリコン酸化膜の残渣や、自然酸化膜を除去することができる。
【０１０１】
ここで、ニッケルシリサイド２０、２２の表面上に形成される自然酸化膜の膜厚の方が、ニッケルシリサイド膜４０、４２に形成される自然酸化膜よりも厚くなっており、さらに、ゲート電極５の側面上に形成される自然酸化膜の方が、ゲート電極４５の側面上に形成される自然酸化膜の厚さよりも厚く形成される。
【０１０２】
このため、まず、ニッケルシリサイド膜４０、４２の表面上に形成された自然酸化膜およびゲート電極４５の側面上に形成された自然酸化膜がまず除去され、外方に露出する。その後、ニッケルシリサイド膜２０、２２およびゲート電極５に形成された自然酸化膜が除去され、ニッケルシリサイド膜２０、２２およびゲート電極５の側面が外方に露出する。
【０１０３】
ここで、上記混合ガスは、ニッケルシリサイド膜や、リン（Ｐ）や砒素（Ａｓ）またはホウ素（Ｂ）等の不純物が導入された多結晶シリコンとの反応は小さく、これらに与える影響は小さい。このためゲート電極４５の側面やニッケルシリサイド膜４０、４２がエッチングされるなどの弊害の発生が抑制されている。
【０１０４】
図２９および図３０は、上記図２７および図２８に示された製造工程後の製造工程を示す断面図である。図２９、図３０に示されるように、導電膜８０ｂ、８１ｂを形成する。
【０１０５】
具体的には、まず、温度４００度〜５５０度程度の条件下で四塩化チタン（ＴｉＣｌ４）を用いて、プラズマダメージが抑制された無機ＣＶＤ法による成膜を行なうことで、図２４に示すチタン（Ｔｉ）からなる導電膜９１を形成する。
【０１０６】
このような無機ＣＶＤ法により、チタンを形成すると、アスペクト比の高いコンタクトホールにおいても、膜厚が略均一とされたチタン層を形成することができる。
【０１０７】
これにより、ニッケルシリサイド膜２０、２２、４０、４２の上面上のみならず、ゲート電極５、４５の露出した側面にも、図２４に示すチタン層からなる導電膜９１を形成することができる。
【０１０８】
そして、低温の無機ＣＶＤ法により導電膜９１を形成することにより、形成する導電膜９１下に位置するニッケルシリサイド膜２０、２２、４０、４２を構成するＮｉＳｉが、ＮｉＳｉ２に遷移することを抑制して、ニッケルシリサイド膜２０、２２、４０、４２の電気的抵抗が高くなることを抑制する。
【０１０９】
つまり、導電膜９１を形成するときの温度を、ニッケルシリサイド（ＮｉＳｉ）の遷移温度の６５０度より低くすることで、配線として機能するニッケルシリサイド膜２０、２２、４０、４２の低抵抗を図ることができる。
【０１１０】
さらに、導電膜９１を形成する際には、コンタクトホール８０ｃ、８１ｃによって外方に露出するニッケルシリサイド膜２１、２２、４１、４２の上面およびゲート電極５，４５の側面上には、自然酸化膜等の異物がないため、ニッケルシリサイド膜２１、２２、４１、４２と導電膜８０ｂ、８１ｂとを導電膜９１によって確実に電気的に接続することができる。
【０１１１】
ここで、チタンからなる導電膜９１と半導体基板１のＳｉとが反応して、導電膜９１がチタンシリサイドとなる場合がある。このように、導電膜９１がチタンまたはチタンシリサイドから構成されても、電気的抵抗は低く、ゲート電極５および不純物拡散層４に所望の電圧を印加することができる。さらに、プラズマ雰囲気でのＣＶＤ法と異なり、絶縁膜１０に与える影響が小さく、ゲート絶縁膜として機能する絶縁膜１０を保護することができる。
【０１１２】
そして、アンモニアガス雰囲気中で、導電膜９１の表面上に５５０度以下の熱処理を施して、窒化チタン（ＴｉＮ）から構成される、図２４に示す導電膜９０を形成して、導電膜８０ｂを形成する。なお、導電膜８１ｂも導電膜８０ｂと同時に形成される。
【０１１３】
そして、図２２および図２３に示される、導電膜８０ａ、８１ａを形成する。具体的には、ＷＦ６／Ｈ２系ガスを用いてタングステンから構成される導電膜８０ａ、８１ａを形成する。この際、図２４において、チタン（Ｔｉ）等からなる導電膜９１の表面を覆い、窒化タングステン（ＴｉＮ）から構成された導電膜９０が形成されているため、ＷＦ６とＴｉとが反応（２WF6 + 3Ti = 2W + 3TiF4）して、タングステン膜２１、２２、４１、４２の劣化および剥離などを抑制することができる。さらに、タングステンを形成する際に発生するＦ（フッ素）が半導体基板１内に拡散することも抑制することができる。
【０１１４】
その上、ゲート電極５、４５のうち、サイドウォール１２から露出する部分にも、導電膜９１が形成されているため、タングステンを形成する際に、フッ素（Ｆ）がゲート電極５、４５内に拡散することを抑制することができる。
【０１１５】
このように、シェアードコンタクト８０、８１を形成した後、導電膜８０ａ、８０ｂ、８１ａ、８１ｂおよび絶縁膜６２を平坦化する。そして、シェアードコンタクト８０、８１に接続される上層配線を形成する。このようにして、本実施の形態２に係る半導体装置１５０を製造することができる。
【０１１６】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１７】
本発明は、半導体装置およびその製造方法に好適である。
【図面の簡単な説明】
【０１１８】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】コンタクト部の近傍を拡大した断面図である。
【図３】コンタクト部の近傍を拡大した断面図である。
【図４】図２に示された断面位置と異なる位置における半導体装置の断面図である。
【図５】ｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとを拡大した断面図である。
【図６】実施の形態１に係る半導体装置の製造工程の第１工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程の第２工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程の第３工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造工程の第４工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造工程の第５工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造工程の第６工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造工程の第７工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造工程の第８工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造工程の第９工程を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造工程の第１０工程を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製造工程の第１１工程を示す断面図である。
【図１７】図１６とは異なる位置における断面図である。
【図１８】実施の形態１に係る半導体装置の製造工程の第１２工程を示す断面図である。
【図１９】図１８とは異なる位置における断面図である。
【図２０】半導体基板内に浸透した酸素元素の分布を示すグラフである。
【図２１】実施の形態１に係る半導体装置の変形例を示す断面図である。
【図２２】本実施の形態２に係る半導体装置のうち、ｎＭＯＳトランジスタが位置する部分の断面図である。
【図２３】本実施の形態２に係る半導体装置のうち、ｐＭＯＳトランジスタが位置する部分の断面図である。
【図２４】バリアメタルを構成する導電膜の詳細を示す断面図である。
【図２５】実施の形態１に係る半導体装置の第１０工程に対応する工程後を示す実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２６】図２５に示す製造工程において、ｐＭＯＳトランジスタが位置する部分の断面図である。
【図２７】図２５に示す製造工程後の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２８】図２６に示す製造工程後の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２９】図２７に示す製造工程後の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図３０】図２８に示す製造工程後の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１１９】
１  半導体基板、２  ウエル領域、３，３ａ，３ｂ，４，４ａ，４ｂ  不純物領域、５
ゲート電極、６，７  コンタクト部、９  シェアードコンタクト部、２０，２１，２２，４０，４１，４２  ニッケルシリサイド膜、５０  ｎＭＯＳトランジスタ、５１  ｐＭＯＳトランジスタ、６２ａ，６２ｂ  コンタクトホール。
【図１】
2007214538.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007214538.tif 000009
【図８】
2007214538.tif 000010
【図９】
2007214538.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2007214538.tif 000016
【図１５】
2007214538.tif 000017
【図１６】
2007214538.tif 000018
【図１７】
2007214538.tif 000019
【図１８】
2007214538.tif 000020
【図１９】
2007214538.tif 000021
【図２０】
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【図２１】
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【図２２】
2007214538.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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