(57)【要約】【課題】データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路において、消去／書込みの可否情報が格納される副記憶領域から、専用のセンスアンプを増設することなく簡単な回路構成によって可否情報を読み出す。【解決手段】この半導体集積回路は、セクター毎に分割消去可能な主記憶領域と、主記憶領域の複数のセクターに関する消去／書込みの可否情報をアドレスに対応して格納する副記憶領域とを有するメモリセルアレイ７と、消去／書込みコマンドが供給されたときに、副記憶領域のメモリセルの行アドレスを行デコーダに供給すると共に、指定されたメモリセルのセクターアドレスに基づいて生成した列アドレスを列デコーダに供給し、消去／書込みの可否情報を副記憶領域の対応するメモリセルから読み出すようにセンスアンプを制御する制御回路２及び５とを具備する。【選択図】図１
2007242147.tif 000002
【特許請求の範囲】
【請求項１】
データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路であって、
２次元アレイ状に配置された複数のメモリセルを含むメモリセルアレイであって、複数行のメモリセルによって構成され、セクター毎に分割消去可能な主記憶領域と、少なくとも１行のメモリセルによって構成され、前記主記憶領域の複数のセクターに関する消去又は書込みの可否情報をアドレスに対応して格納するための副記憶領域とを有する前記メモリセルアレイと、
前記主記憶領域のそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインをセクターアドレス及び行アドレスに基づいて駆動することにより、１行のメモリセルを選択する行デコーダと、
前記メモリセルアレイのそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインを列アドレスに基づいて駆動することにより、少なくとも１列のメモリセルを選択する列デコーダと、
前記メモリセルアレイに含まれている複数のメモリセルを構成する複数のトランジスタのソースを駆動するドライバと、
前記行デコーダ及び列デコーダによって選択された少なくとも１つのメモリセルから少なくとも１つのビットラインを介してデータを読み出すセンスアンプと、
外部から供給されるアドレスに基づいて、セクターアドレスと行アドレスと列アドレスとをラッチするアドレスラッチ回路と、
外部から供給されるコマンドをデコードするコマンドデコーダと、
第１の期間において、前記コマンドデコーダに消去コマンド又は書込みコマンドが供給されたときに、第２の期間において、前記副記憶領域のメモリセルの行アドレスを前記行デコーダに供給すると共に、消去又は書込みの対象として指定されたメモリセルのセクターアドレスに基づいて生成した列アドレスを前記列デコーダに供給して、前記指定されたメモリセルのセクターに関する消去又は書込みの可否情報を前記副記憶領域の対応するメモリセルから読み出すように少なくとも前記センスアンプを制御し、読み出された消去又は書込みの可否情報が消去又は書込みの許可を表す場合に、第３の期間において、前記指定されたメモリセルのセクターに対して消去又は書込みを行うように少なくとも前記ドライバを制御する制御回路と、
を具備する半導体集積回路。
【請求項２】
前記制御回路が、
前記指定されたセクターに関する消去又は書込みの可否情報を読み出すために、所定の期間において制御信号を活性化すると共に、前記ドライバ及び前記センスアンプを制御する書込み／読出し／消去制御部と、
前記制御信号が活性化されたときに、消去又は書込みの対象として指定されたメモリセルの行アドレス及び列アドレスの前記行デコーダ及び前記列デコーダへの供給を停止して、前記副記憶領域のメモリセルの行アドレスを前記行デコーダに供給すると共に、消去又は書込みの対象として指定されたメモリセルのセクターアドレスを前記列デコーダに供給するロジック回路部と、
を含む、請求項１記載の半導体集積回路。
【請求項３】
前記制御回路が、前記副記憶領域のメモリセルから読み出された消去又は書込みの可否情報が消去又は書込みの禁止を表す場合に、消去動作又は書込み動作をリセットする、請求項１又は２記載の半導体集積回路。
【請求項４】
前記副記憶領域のメモリセルから読み出された消去又は書込みの可否情報を外部に出力するインタフェースをさらに具備し、
前記制御回路が、外部から入力される信号に従って、消去動作又は書込み動作をリセットする、請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの消去及び書込みを電気的に行うことが可能で、且つ、分割消去可能な不揮発性メモリを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
データの消去及び書込みを電気的に行うことが可能な不揮発性メモリとしては、１ワード単位でデータの消去を行うことが可能なＥＥＰＲＯＭの他に、一括又はブロック単位でデータの消去が可能なフラッシュメモリ等が存在する。不揮発性メモリは、格納した情報を電源遮断時においても保持できるので、ＣＰＵやマイコンを制御するプログラムを格納したり、不揮発性メモリを内蔵した半導体集積回路が搭載されるシステムにおいて使用される重要なデータを格納したりするために用いられる。
【０００３】
そのような不揮発性メモリにおいて、プログラムや重要なデータを保護するために、一部の記憶領域におけるデータの消去及び書込みを禁止することが行われている。そのために、一般的なデータを記憶するための主記憶領域とは別個に、消去及び書込みの可否情報を記憶するための副記憶領域を設けておき、データの消去又は書込みを行う際に、副記憶領域に記憶されている消去及び書込みの可否情報が参照される。この消去及び書込みの可否情報に基づいて、消去又は書込みコマンドによって指示されたアドレスが、データを保護すべき領域にあるかデータを書換え可能な領域にあるかが判定され、当該アドレスがデータを保護すべき領域にある場合には、データの消去及び書込みが禁止される。
【０００４】
関連する技術として、特許文献１には、重要なデータの消失を防止するために、消去ブロック単位毎に書込み／消去の禁止・許可を制御するためのフラグビット（ロックビット）用メモリセルを設けたフラッシュメモリにおいて、制御系回路を小型化し、ロックビット用メモリセルの特性や信頼性をデータ用メモリセルと同様にし、また、ロックビット用メモリセルの形成が容易に行える半導体不揮発性記憶装置が開示されている。
【０００５】
この半導体不揮発性記憶装置は、複数のデータ記憶用メモリセルがマトリクス状に配置されたメモリアレイを有し、該メモリアレイへのデータの書込み及び消去をブロック単位で行う半導体不揮発性記憶装置であって、該メモリアレイ内に消去ブロック単位で対応して形成され、当該ブロック単位への書込み／消去を許可するか禁止するかを示すデータが書き込まれる書込み／消去禁止用メモリセル（ロックビット用メモリセル）と、アドレス指定されたブロックに対して書込み／消去禁止命令を受けた場合に、当該ブロックに対応する書込み／消去禁止用メモリセルに対して書込み／消去禁止データを書き込む制御手段とを有している。
【０００６】
しかしながら、この半導体不揮発性記憶装置においては、書込み／消去禁止用メモリセルが、２次元マトリクス状に配置されたデータ記憶用メモリセルの列方向に沿って一列に設けられている。その結果、１本のロックビット線に接続された複数の書込み／消去禁止用メモリセルが、書込み用データラッチ又は専用のセンスアンプに接続されるので、これらの書込み／消去禁止用メモリセルにおけるデータの書込み又は読出しを一度に１ビット分しか行うことができず、データの書込み又は読出しに時間を要する。また、書込み／消去禁止用メモリセルのために、専用のセンスアンプが必要になってしまう。
【特許文献１】特開平１０−１８８５７７（第１−２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、データの消去及び書込みを電気的に行うことが可能で、且つ、分割消去可能な不揮発性メモリを内蔵した半導体集積回路において、消去又は書込みの可否情報が格納される副記憶領域から、専用のセンスアンプを増設することなく簡単な回路構成によって可否情報を読み出すことを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路であって、（ｉ）２次元アレイ状に配置された複数のメモリセルを含むメモリセルアレイであって、複数行のメモリセルによって構成され、セクター毎に分割消去可能な主記憶領域と、少なくとも１行のメモリセルによって構成され、主記憶領域の複数のセクターに関する消去又は書込みの可否情報をアドレスに対応して格納するための副記憶領域とを有するメモリセルアレイと、（ii）主記憶領域のそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインをセクターアドレス及び行アドレスに基づいて駆動することにより、１行のメモリセルを選択する行デコーダと、（iii）メモリセルアレイのそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインを列アドレスに基づいて駆動することにより、少なくとも１列のメモリセルを選択する列デコーダと、（iv）メモリセルアレイに含まれている複数のメモリセルを構成する複数のトランジスタのソースを駆動するドライバと、（ｖ）行デコーダ及び列デコーダによって選択された少なくとも１つのメモリセルから少なくとも１つのビットラインを介してデータを読み出すセンスアンプと、（vi）外部から供給されるアドレスに基づいて、セクターアドレスと行アドレスと列アドレスとをラッチするアドレスラッチ回路と、（vii）外部から供給されるコマンドをデコードするコマンドデコーダと、（viii）第１の期間において、コマンドデコーダに消去コマンド又は書込みコマンドが供給されたときに、第２の期間において、副記憶領域のメモリセルの行アドレスを行デコーダに供給すると共に、消去又は書込みの対象として指定されたメモリセルのセクターアドレスに基づいて生成した列アドレスを列デコーダに供給して、指定されたメモリセルのセクターに関する消去又は書込みの可否情報を副記憶領域の対応するメモリセルから読み出すように少なくともセンスアンプを制御し、読み出された消去又は書込みの可否情報が消去又は書込みの許可を表す場合に、第３の期間において、指定されたメモリセルのセクターに対して消去又は書込みを行うように少なくともドライバを制御する制御回路とを具備する。
【０００９】
ここで、制御回路が、指定されたセクターに関する消去又は書込みの可否情報を読み出すために、所定の期間において制御信号を活性化すると共に、ドライバ及びセンスアンプを制御する書込み／読出し／消去制御部と、制御信号が活性化されたときに、消去又は書込みの対象として指定されたメモリセルの行アドレス及び列アドレスの行デコーダ及び列デコーダへの供給を停止して、副記憶領域のメモリセルの行アドレスを行デコーダに供給すると共に、消去又は書込みの対象として指定されたメモリセルのセクターアドレスを列デコーダに供給するロジック回路部とを含むようにしても良い。
【００１０】
また、制御回路が、副記憶領域のメモリセルから読み出された消去又は書込みの可否情報が消去又は書込みの禁止を表す場合に、消去動作又は書込み動作をリセットするようにしても良い。あるいは、半導体集積回路が、副記憶領域のメモリセルから読み出された消去又は書込みの可否情報を外部に出力するインタフェースをさらに具備し、制御回路が、外部から入力される信号に従って、消去動作又は書込み動作をリセットするようにしても良い。
【発明の効果】
【００１１】
本発明によれば、消去コマンド又は書込みコマンドが供給されたときに、副記憶領域のメモリセルの行アドレスを行デコーダに供給すると共に、消去又は書込みの対象として指定されたメモリセルのセクターアドレスに基づいて生成した列アドレスを列デコーダに供給して、指定されたメモリセルのセクターに関する消去又は書込みの可否情報を副記憶領域の対応するメモリセルから読み出すことにより、専用のセンスアンプを増設することなく簡単な回路構成を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。この半導体集積回路は、データの消去及び書込みを電気的に行うことが可能で、且つ、分割消去可能な不揮発性メモリを内蔵している。
【００１３】
図１に示すように、この半導体集積回路は、アドレスラッチ回路１と、ロジック回路部２と、Ｘデコーダ３と、コマンドデコーダ４と、書込み／読出し／消去制御部５と、電源回路６と、メモリセルアレイ７と、Ｙデコーダ８と、センスアンプ９と、Ｉ／Ｏインタフェース１０と、ＳＬ（ソースライン）ドライバ１１と、ラッチ回路１２とを有している。ここで、ロジック回路部２と書込み／読出し／消去制御部５とは、制御回路を構成している。
【００１４】
メモリセルアレイ７において、データの消去、書込み、読出しが行われる複数のメモリセルが、２次元アレイ状に配置されている。これらのメモリセルには、複数のワードラインＷＬと、複数のビットラインＢＬと、複数のソースラインＳＬとが接続されている。本実施形態においては、その内の複数行のメモリセルによって主記憶領域７ａが構成され、少なくとも１行のメモリセルによって副記憶領域７ｂが構成される。
【００１５】
主記憶領域７ａにおいては、隣接する所定数の行のメモリセルによってセクターが構成されており、セクター毎に分割消去が可能となっている。セクターを指定するアドレス（セクターアドレス）は、ＸＳ（Ｎ番目のセクターはＸＳＮ）によって表され、各セクターに含まれているメモリセルの行（ワードライン）を指定するアドレス（行アドレス）は、ＸＷ（Ｎ番目の行はＸＷＮ）によって表される。また、メモリセルの列（ビットライン）を指定するアドレス（列アドレス）は、Ｙ（Ｎ番目の行はＹＮ）によって表される。
【００１６】
副記憶領域７ｂは、主記憶領域７ａにおける複数のセクターに関する消去又は書込みの可否情報（以下、「制御ビット」ともいう）を格納するために用いられる。なお、各セクターに関する消去又は書込みの可否情報は、消去及び書込みを禁止するか否かについての情報であっても良いし、消去を禁止するか否かについての情報と書込みを禁止するか否かについての情報とを別個に含んでいても良い。副記憶領域７ｂに含まれているメモリセルの行アドレスは、ＸＷＳによって表され、列アドレスは、Ｙ（Ｎ番目の行はＹＮ）によって表される。
【００１７】
図２は、図１に示すメモリセルアレイの一部の構造を示す断面図である。このメモリセルアレイに含まれている各メモリセル２０は、フローティングゲート１０４及びコントロールゲート１０７を備えたトランジスタによって構成される。図２に示すように、Ｐ型基板１００において、ドレインとなるＮ型不純物拡散領域１０２と、ソースとなるＮ型不純物拡散領域１０１とが形成されている。Ｐ型基板１００上には、絶縁膜１０３を介してフローティングゲート１０４が形成され、さらに、絶縁膜１０５及び１０６を介してコントロールゲート１０７が形成されている。
【００１８】
図３は、書込み、読出し、消去におけるメモリセル各部の電圧の例を示す図である。
メモリセルにデータを書き込む際には、Ｘデコーダ３が、選択されたメモリセルのコントロールゲート１０７にワードラインを介して第１の電圧（例えば、２Ｖ）を印加し、選択されないメモリセルのコントロールゲート１０７にワードラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。また、Ｙデコーダ８が、データ「０」が書き込まれるメモリセルのドレイン１０２にビットラインを介してローレベルの電圧（例えば、０Ｖ）を印加し、データ「０」が書き込まれない（消去時のデータ「１」を維持する）メモリセルのドレイン１０２にビットラインを介して第２の電圧（例えば、４Ｖ）を印加する。ＳＬドライバ１１は、選択されたメモリセルのソース１０１にソースラインを介して高電圧（例えば、１２Ｖ）を印加する。
【００１９】
この時、データ「０」が書き込まれるメモリセルにおいて、フローティングゲート１０４とソース１０１との間の容量結合によって、フローティングゲート１０４の電位が約１０Ｖとなる。これにより、ドレイン１０２からソース１０１に流れる電子の一部が、チャネル・ホットエレクトロンとしてフローティングゲート１０４に注入される。その結果、データ「０」が書き込まれるメモリセルにおいて、フローティングゲート１０４が負に帯電し、コントロールゲート・ソース間のしきい電圧が高くなる。
【００２０】
メモリセルに格納されているデータを読み出す際には、Ｘデコーダ３が、選択されたメモリセルのコントロールゲート１０７にワードラインを介して第３の電圧（例えば、４Ｖ）を印加し、選択されないメモリセルのコントロールゲート１０７にワードラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。ＳＬドライバ１１は、選択されたメモリセルのソース１０１にソースラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。このとき、センスアンプ側からビットラインを介してメモリセルに電流源を接続すると、データの書込み状態に応じて、ビットラインが、例えば２Ｖ又は０Ｖとなる。
【００２１】
即ち、データ「０」が書き込まれているメモリセルにおいては、フローティングゲート１０４に電子が溜まってコントロールゲート・ソース間のしきい電圧が高くなっているので、ドレイン電流が流れずビットラインが２Ｖとなる。一方、データ「０」が書き込まれていないメモリセルにおいては、フローティングゲート１０４に電子が溜まっていないのでコントロールゲート・ソース間のしきい電圧が低く、ドレイン電流が流れてビットラインが０Ｖとなる。センスアンプ９において、ビットラインの電圧を参照電圧と比較することにより、データを識別することができる。
【００２２】
メモリセルに格納されているデータを消去する際には、Ｘデコーダ３が、データが消去されるメモリセルのコントロールゲート１０７にワードラインを介して高電圧（例えば、１５Ｖ）を印加し、Ｙデコーダ８が、データが消去されるメモリセルのドレイン１０２にビットラインを介してローレベルの電圧（例えば、０Ｖ）を印加し、ＳＬドライバ１１が、データが消去されるメモリセルのソース１０１にソースラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。これにより、コントロールゲート１０７とフローティングゲート１０４の間に高電界が生じて、フローティングゲート１０４に溜まっていた電子がトンネル効果によってコントロールゲート１０７側に引き抜かれることにより、データの消去が行われる。消去された状態は、データ「１」に対応している。
【００２３】
再び図１を参照すると、アドレスラッチ回路１は、外部からアドレスＡＤＤを入力すると、そのアドレスに基づいて、セクターアドレスＸＳ、行アドレスＸＷ、及び、列アドレスＹをラッチし、それらのアドレスをロジック回路部２に出力する。
【００２４】
Ｘデコーダ３は、主記憶領域７ａのそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインＷＬをセクターアドレスＸＳ及び行アドレスＸＷに基づいて駆動することにより、１行のメモリセルを選択する。また、Ｙデコーダ８は、メモリセルアレイ７のそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインＢＬを列アドレスＹに基づいて駆動することにより、少なくとも１列（例えば、８ビットのデータに対応する８列）のメモリセルを選択する。
【００２５】
センスアンプ９は、読出しモードにおいて、Ｘデコーダ３及びＹデコーダ８によって選択された少なくとも１つのメモリセル（例えば、８ビットのデータに対応する８つのメモリセル）から、対応するビットラインＢＬを介してデータを読み出す。Ｉ／Ｏインタフェース１０は、書込みモードにおいて、外部から入力されたデータＤＩＮをビットラインＢＬに供給し、読出しモードにおいて、センスアンプ９によって読み出されたデータＤＯＵＴを外部に出力する。
【００２６】
ＳＬドライバ１１は、少なくとも選択された行のメモリセルを構成するトランジスタのソースに、消去、書込み、読出しの動作に応じて所定の電圧を印加する。ラッチ回路１２は、センスアンプ９によって読み出された制御ビットをラッチして、書込み／読出し／消去制御部５に出力する。
【００２７】
コマンドデコーダ４は、外部から供給されるチップセレクト信号、書込みコマンド、読出しコマンド、消去コマンド等をデコードする。図１においては、コマンドデコーダ４に、チップセレクト信号ＣＳ＃（負論理）及び書込みコマンドＷＥ＃（負論理）が供給されている状態を示している。
【００２８】
書込み／読出し／消去制御部５は、書込み／読出し／消去の動作に応じた電源電圧を発生するように電源回路６を制御すると共に、消去コマンド又は書込みコマンドがコマンドデコーダ４に供給されたときに、消去又は書込みの対象としてアドレスＡＤＤによって指定されたメモリセルのセクターに関する消去又は書込みの可否を調べるために、所定のチェック期間においてチェック信号（フラグ）ＦＣＨＫを活性化する。以下においては、チェック期間以外の期間を「通常動作期間」という。
【００２９】
ロジック回路部２は、行アドレスＸＷ及びチェック信号ＦＣＨＫを入力するＡＮＤ回路２１と、チェック信号ＦＣＨＫをバッファして副記憶領域７ｂのメモリセルのワードラインに供給するバッファ回路２２と、セクターアドレスＸＳ及びチェック信号ＦＣＨＫを入力するＡＮＤ回路２３と、列アドレスＹ及びチェック信号ＦＣＨＫを入力するＡＮＤ回路２４と、ＡＮＤ回路２３及び２４の出力の論理和を求め、その論理和をＹデコーダ８のための列アドレスＹＹとして出力するＯＲ回路２５とを含んでいる。なお、ＡＮＤ回路２１及び２４の各々において、一方の入力端子は反転入力となっている。
【００３０】
ＡＮＤ回路２１は、通常期間において、行アドレスＸＷをＸデコーダ３に出力し、チェック期間において、出力をローレベルとすることにより、Ｘデコーダ３における主記憶領域７ａのメモリセルの選択を停止させる。バッファ回路２２は、チェック期間において、副記憶領域７ｂのワードラインを活性化する。
【００３１】
ＡＮＤ回路２３は、通常期間において、出力をローレベルとし、チェック期間において、セクターアドレスＸＳを出力する。ＡＮＤ回路２４は、通常期間において、列アドレスＹを出力し、チェック期間において、出力をローレベルとする。その結果、ＯＲ回路２５は、通常期間において、列アドレスＹを出力し、チェック期間において、セクターアドレスＸＳを出力する。
【００３２】
また、書込み／読出し／消去制御部５は、チェック期間において、列アドレスＹＹに対応する副記憶領域７ｂのメモリセルから制御ビットを読み出すように、センスアンプ９を制御する。これにより、外部から指定されたセクターアドレスＸＳに対応する列アドレスＹＹを有する副記憶領域７ｂのメモリセルから、制御ビットが読み出される。
【００３３】
読み出された制御ビットは、ラッチ回路１２にラッチされて、書込み／読出し／消去制御部５に供給される。書込み／読出し／消去制御部５は、副記憶領域７ｂのメモリセルから読み出された制御ビットが消去又は書込みの禁止を表す場合には、消去動作又は書込み動作をリセットする。
【００３４】
次に、図１に示す不揮発性メモリのコマンドシーケンスについて説明する。
図４は、図１に示す不揮発性メモリのコマンドシーケンスにおける信号の状態を示すタイミングチャートである。なお、図４及びその説明において、「プログラム」という語は、書込み動作及び消去動作の内のいずれか、即ち、データを書き換える動作を意味している。
【００３５】
この不揮発性メモリには、セクターを指定するアドレスＸＡＤ（セクター）と、各セクター内の行を指定するアドレスＸＡＤ（行）と、列を指定するアドレスＹＡＤと、不揮発性メモリのチップを指定するチップセレクト信号ＣＳ＃（負論理）と、プログラムコマンドの例として書込みコマンドＷＥ＃（負論理）と、データＤＩＮとが、外部信号として入力される。
【００３６】
ここで、コマンドシーケンスの最初の３サイクルは、書込み動作に先立って確認をとるためのコマンド取込み期間であり、コマンドシーケンスの第４サイクルにおいて、実際に書込み動作を行うためのアドレス及びデータが入力される。これらの外部信号に基づいて、アドレスラッチ回路１が、セクターアドレスＸＳ、行アドレスＸＷ、及び、列アドレスＹをラッチし、ロジック回路部２が、行アドレスＸＷＳ及び列アドレスＹＹを生成し、書込み／読出し／消去制御部５が、ステータス及びチェック信号ＦＣＨＫを生成する。
【００３７】
本実施形態においては、コマンドシーケンスの第４サイクルがチェック期間として利用され、指定されたメモリセルに対してデータの消去又は書込みを行っても良いか否かが判定される。図４に示すように、コマンドシーケンスの第４サイクルにおいて、行アドレスＸＷとして、消去又は書込みの対象として指定されたメモリセルの行アドレスＸＷ３の替わりに、ロジック回路部２が、副記憶領域７ｂのメモリセルの行アドレスＸＷＳを生成する。また、列アドレスＹＹとして、消去又は書込みの対象として指定されたメモリセルの列アドレスＹ３の替わりに、ロジック回路部２が、消去又は書込みの対象として指定されたメモリセルのセクターアドレスＸＳ３を生成する。
【００３８】
チェック期間である第４サイクルにおいて、書込み／読出し／消去制御部５は、プログラム動作の替わりに読出し動作を実行するようにステータスを発行すると共に、チェック信号（フラグ）ＦＣＨＫを活性化する。また、書込み／読出し／消去制御部５は、列アドレスＹＹを有する副記憶領域７ｂのメモリセルから制御ビットを読み出すように、センスアンプ９を制御する。これにより、セクターアドレスＸＳに対応する列アドレスＹＹを有する副記憶領域７ｂのメモリセルから、制御ビットが読み出される。
【００３９】
本実施形態においては、読み出された制御ビットが、ラッチ回路１２にラッチされて、書込み／読出し／消去制御部５に供給される。書込み／読出し／消去制御部５は、制御ビットに基づいて、指定されたメモリセルに対してデータの消去又は書込みを行っても良いか否かを判定する。
【００４０】
読み出された制御ビットが消去又は書込みの許可を表す場合には、書込み／読出し／消去制御部５が、第５サイクル以降において、プログラム動作を実行するようにステータスを発行する。一方、読み出された制御ビットが消去又は書込みの禁止を表す場合には、書込み／読出し／消去制御部５がプログラム動作をリセットする。これにより、システムにおいて不可欠なプログラムや重要なデータの消失を防止することができる。
【００４１】
以上においては、副記憶領域７ｂが１行のメモリセルで構成される場合について説明したが、副記憶領域７ｂを複数行のメモリセルで構成するようにしても良い。その場合には、主記憶領域７ａに含まれているセクターアドレスＸＳ３に基づいて、行アドレスＸＷＳ及び列アドレスＹＹが決定される。ここで、主記憶領域７ａに含まれているＭ行Ｎ列のメモリセルのセクターアドレスＸＳ３に基づいて、副記憶領域７ｂのＫ行のメモリセルに制御ビットが格納されるものとする（Ｍ、Ｎ、Ｋは複数で、Ｍ＞Ｋ）。例えば、ＸＳ３≦Ｎの場合にはＸＷＳ＝１、Ｎ＜ＸＳ３≦２Ｎの場合にはＸＷＳ＝２、２Ｎ＜ＸＳ３≦３Ｎの場合にはＸＷＳ＝３、・・・とする。また、ＸＳ３≦Ｎの場合にはＹＹ＝ＸＳ３、Ｎ＜ＸＳ３≦２Ｎの場合にはＹＹ＝ＸＳ３−Ｎ、２Ｎ＜ＸＳ３≦３Ｎの場合にはＹＹ＝ＸＳ３−２Ｎ、・・・とする。これに対応して、コマンドシーケンスの第４サイクルにおいて、指定されたセクターアドレスＸＳ３に基づいて、行アドレスＸＷＳが生成される。
【００４２】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。第２の実施形態においては、メモリセルアレイ７の副記憶領域７ｂから読み出された制御ビットが、Ｉ／Ｏインタフェース１０から外部にデータＤＯＵＴとして出力される。外部において、制御ビットに基づいて、指定されたメモリセルに対してデータの消去又は書込みを行っても良いか否かが判定される。
【００４３】
読み出された制御ビットが消去又は書込みの許可を表す場合には、外部からコマンドデコーダ４に信号は入力されず、書込み／読出し／消去制御部５が、図４における第５サイクル以降において、データの消去又は書込みを実行するようにステータスを発行する。一方、読み出された制御ビットが消去又は書込みの禁止を表す場合には、消去又は書込み動作を中止させるためのＡＢＯＲＴ信号が、外部からコマンドデコーダ４に入力される。書込み／読出し／消去制御部５は、ＡＢＯＲＴ信号に従って、消去又は書込み動作をリセットする。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態における不揮発性メモリの構成を示すブロック図。
【図２】図１に示すメモリセルアレイの一部の構造を示す断面図。
【図３】書込み、読出し、消去におけるメモリセル各部の電圧の例を示す図。
【図４】図１に示す不揮発性メモリにおける信号の状態を示すタイミングチャート。
【図５】本発明の第２の実施形態における不揮発性メモリの構成を示すブロック図。
【符号の説明】
【００４５】
１  アドレスラッチ回路、  ２  ロジック回路部、  ３  Ｘデコーダ、  ４  コマンドデコーダ、  ５  書込み／読出し／消去制御部、  ６  電源回路、  ７  メモリセルアレイ、  ７ａ  主記憶領域、  ７ｂ  副記憶領域、  ８  Ｙデコーダ、  ９  センスアンプ、  １０  Ｉ／Ｏインタフェース、  １１  ＳＬ（ソースライン）ドライバ、  １２  ラッチ回路、  ２０  メモリセル２００  Ｐ型基板、  １０１  ソース、  １０２  ドレイン、  １０３、１０５、１０６  絶縁膜、  １０４  フローティングゲート、  １０７  コントロールゲート
【図１】
2007242147.tif 000003
【図２】
2007242147.tif 000004
【図３】
2007242147.tif 000005
【図４】
2007242147.tif 000006
【図５】
2007242147.tif 000007