(57)【要約】【課題】遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行うと共に、ジッタを低減できる遅延固定ループを提供すること。【解決手段】プリ遅延ラインとポスト遅延ラインとを直列に接続して、各々のコース遅延を有し、立ち上がりクロックと立下りクロックとの位相比較により、遅延ラインの動作を制御する遅延ライン制御部を備え、デューティーサイクル補正動作の開始時、２つのファイン遅延の動作タイミングを異なるように制御し、プリ遅延ラインの補正に関する情報をポスト遅延ラインに出力して、ポスト遅延ラインで２回の遅延補正が可能なようにすることによって、デューティー補正速度を向上させることができるようにする。【選択図】図２
2007068139.tif 000002
【特許請求の範囲】
【請求項１】
位相比較信号に応じて正反対の位相を有する立ち上がりクロックと立下りクロックのうち、いずれかを選択して出力するマルチプレックス部と、
前記位相比較信号に応じて、前記マルチプレックス部の出力クロックを一定時間遅延させて、第１内部クロックを生成し、該第１内部クロックを一定時間遅延させて、前記第１内部クロックと反対位相を有する第２内部クロックを生成する第１遅延ライン部と、
デューティーサイクル補正動作の開始時、前記立ち上がりクロックと前記立下りクロックとの位相差に応じて、アクティブ状態が制御されるイネーブル信号を出力する遅延ライン制御部と、
前記イネーブル信号のアクティブ状態に応じて、前記第１内部クロックと前記第２内部クロックとを互いに異なるタイミングで制御し、一定時間遅延させて、互いに異なる遅延時間差を有する第１クロックと第２クロックとを出力する第２遅延ライン部と、
前記第１クロックと前記第２クロックの位相とを比較して、その結果に応じて、複数の混合制御信号を決定し、前記混合制御信号に応じて、前記第１クロックと前記第２クロックとの位相を混合して、第１ＤＬＬクロック及び第２ＤＬＬクロックを生成する位相制御手段と、
前記第１ＤＬＬクロック及び第２ＤＬＬクロックと前記立ち上がりクロックとの位相を比較して、前記位相比較信号を出力し、これから前記第１遅延ライン部と前記第２遅延ライン部との動作の始点を制御するロック信号を出力する位相比較手段と、
を備えることを特徴とする遅延同期ループ。
【請求項２】
前記立ち上がりクロックと前記立下りクロックとの立ち上がりエッジは、外部クロックと同相を有し、
前記第１遅延ラインと前記第２遅延ラインとは、前記立ち上がりクロックと前記立下りクロックとの立下りエッジの中間位相値に応じて、前記第１内部クロック及び第２内部クロックと第１クロック及び第２クロックとを生成するように制御することを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記マルチプレックス部は、
外部クロックの立ち上がりエッジにアクティブになる立ち上がりクロックを生成する第１バッファと、
前記外部クロックの立ち下がりエッジにアクティブになる立下りクロックを生成する第２バッファと、
前記第１位相比較信号に応じて、選択信号を出力するマルチプレクサ制御部と、
前記選択信号に応じて、前記立ち上がりクロックと前記立下りクロックとのうち、いずれかを選択するマルチプレクサと、
を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項４】
前記第１遅延ライン部は、
第１位相比較信号に応じて遅延量を調整する第１シフト制御信号を出力する第１シフトレジスタと、
前記第１シフト制御信号に応じて、前記マルチプレックス部の出力クロックを一定時間遅延させて、前記第１内部クロックを出力するプリ遅延ラインと、
第２位相比較信号に応じて遅延量を調整する第２シフト制御信号を出力する第２シフトレジスタと、
前記第１シフト制御信号と前記第２シフト制御信号とに応じて、前記第１内部クロックの反転信号を一定時間遅延させて、前記第２内部クロックを出力するポスト遅延ラインと、
を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項５】
前記第１シフト制御信号は、前記プリ遅延ラインと前記ポスト遅延ラインとに同時に印加されることを特徴とする請求項４に記載の遅延同期ループ。
【請求項６】
前記プリ遅延ラインと前記ポスト遅延ラインとのそれぞれは、
順次接続した複数個の単位遅延セルを備え、アクティブになった前記単位遅延セルの個数に応じて、遅延時間差を有する１つの信号を生成するコース遅延ラインを備えることを特徴とする請求項４に記載の遅延同期ループ。
【請求項７】
前記第２遅延ライン部は、
前記第１位相比較信号と前記イネーブル信号とに応じて、遅延量を調整する第３シフト制御信号を出力する第３シフトレジスタと、
前記第３シフト制御信号に応じて、前記第１内部クロックを所定時間遅延させて、前記第１クロックを出力する第１ファイン遅延部と、
前記第２位相比較信号と前記イネーブル信号とに応じて、遅延量を調整する第４シフト制御信号を出力する第４シフトレジスタと、
前記第４シフト制御信号に応じて、前記第２内部クロックを所定時間遅延させて、前記第２クロックを出力する第２ファイン遅延部と、
を備えることを特徴とする請求項４に記載の遅延同期ループ。
【請求項８】
前記遅延ライン制御部は、
前記ロック信号のアクティブ時、前記第１遅延ライン部の動作を中止させ、
前記デューティーサイクル補正動作の開始時、前記第１ファイン遅延部と前記第２ファイン遅延部とのうちいずれかが選択されることを特徴とする請求項７に記載の遅延同期ループ。
【請求項９】
前記第１ファイン遅延部と前記第２ファイン遅延部とのそれぞれは、
順次接続した複数個の単位遅延セルを備え、アクティブになった前記単位遅延セルの個数に応じて、遅延時間差を有する２つの信号を出力するファイン遅延ラインと、
前記２つの信号の位相を混合して、１つの信号を位相制御手段に出力する位相混合器と、
を備えることを特徴とする請求項７に記載の遅延同期ループ。
【請求項１０】
前記ファイン遅延ラインは、
前記複数個の単位遅延セルを備え、前記第１内部クロックを受け取って、Ｎ個のアクティブになった単位遅延セルを通過させる第１ファイン遅延ライン部と、
前記複数個の単位遅延セルを備え、前記第２内部クロックを受け取って、Ｎ＋１個のアクティブになった単位遅延セルを通過させる第２ファイン遅延ライン部と、
を備えることを特徴とする請求項９に記載の遅延同期ループ。
【請求項１１】
前記遅延ライン制御部は、
前記デューティーサイクル補正動作の開始時、遅延量を増加させる場合、前記立ち上がりクロックの遅延ループを選択し、前記遅延量を減少させる場合、前記立下りクロックの遅延ループを選択する選択手段と、
を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項１２】
前記位相制御手段は、
前記第１クロックと前記第２クロックとの位相を比較して、前記遅延ライン制御部に出力する第１位相検出部と、
前記第１クロックと前記第２クロックとの反転クロックを受け取って、位相感知信号を生成する第２位相検出部と、
前記位相感知信号に応じて、複数個の第１混合制御信号及び第２混合制御信号を決定し出力する混合器制御部と、
前記第１クロックと前記第２クロックとに前記第１混合制御信号を適用して、前記第１ＤＬＬクロックを生成する第１位相混合器と、
前記第１クロックと前記第２クロックとに前記第２混合制御信号を適用して、前記第２ＤＬＬクロックを生成する第２位相混合器と、
を備えることを特徴とする請求項２に記載の遅延固定ループ。
【請求項１３】
前記第１位相混合器と前記第２位相混合器のぞれぞれは、
前記第１混合制御信号に応じて、前記第１クロックをハイインピーダンス状態で出力するか、反転して出力する複数個の第１混合セルと、
前記第２混合制御信号に応じて、前記第２クロックをハイインピーダンス状態で出力するか、反転して出力する複数個の第２混合セルと、
前記複数個の第１混合セルと前記複数個の第２混合セルとの出力を反転するインバータと、
を備えることを特徴とする請求項１２に記載の遅延固定ループ。
【請求項１４】
前記第１混合セルと第２混合セルとのそれぞれは、
ソースは、電源電圧端と接続され、ゲートには、前記第１クロックを受け取る第１ＰＭＯＳトランジスタと、
ソースは、前記第１ＰＭＯＳトランジスタと接続され、ゲートには、前記第１混合制御信号及び第２混合制御信号の反転された信号を受け取る第２ＰＭＯＳトランジスタと、
ドレインは、前記第２ＰＭＯＳトランジスタと接続され、ゲートには、前記第１混合制御信号及び第２混合制御信号を受け取る第１ＮＭＯＳトランジスタと、
ドレインは、前記第１ＮＭＯＳトランジスタと接続され、ゲートには、前記第１クロックを受け取る第２ＮＭＯＳトランジスタと、
を備え、
前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレインが前記インバータの入力端子に接続されたことを特徴とする請求項１３に記載の遅延固定ループ。
【請求項１５】
前記位相比較手段は、
前記第１ＤＬＬクロックと前記外部クロックとの時間差を補償した第１内部遅延クロックを生成する第１遅延モデル部と、
前記第１内部遅延クロックと前記立ち上がりクロックとの位相を比較して、前記第１位相比較信号を出力する第１位相比較器と、
前記デューティーサイクル補正動作の開始時、前記ロック信号を出力するロック検出部と、
前記第２ＤＬＬクロックと前記外部クロックとの時間差を補償した第２内部遅延クロックを生成する第２遅延モデル部と、
前記第１内部遅延クロックと前記立ち上がりクロックとの位相を比較して、前記第２位相比較信号を出力する第２位相比較器と、
を備えることを特徴とする請求項２に記載の遅延固定ループ。
【請求項１６】
前記第１位相比較器と前記第２位相比較器とは、
前記立ち上がりクロックに同期して、前記第１内部遅延クロックまたは前記第２内部遅延クロックをフリップフロップさせ、前記第１位相比較信号または第２位相比較信号を出力するフリップフロップを備えることを特徴とする請求項１５に記載の遅延固定ループ。
【請求項１７】
前記位相比較手段は、
前記第１ＤＬＬクロックと前記第２ＤＬＬクロックとの立ち上がりエッジと外部クロックの立ち上がりエッジとが同期される時点で、前記ロック信号をアクティブにすることを特徴とする請求項１５に記載の遅延固定ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延固定ループに関し、特に、遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行なうと共に、ジッタを低減できるようにする技術である。
【背景技術】
【０００２】
通常、遅延固定ループ（ＤＬＬ；Delay Locked Loop）とは、最近高速で動作する半導体メモリ装置において、クロックを使用する同期式メモリの内部クロックをエラーなしで外部クロックと一致させるために使用する回路である。すなわち、外部から印加されるクロックが内部で用いられる時、タイミング遅延が発生するが、外部クロックとデータまたは外部クロックと内部クロックとの間のスキュー（Skew）を補償して、クロックを発生する。したがって、遅延固定ループは、このタイミング遅延を制御して、内部で使用するクロックを外部から入力されるクロックと同様に同期させるのに用いられる。
【０００３】
ところが、ＤＲＡＭの動作の高速化に伴い、ＤＲＡＭは、遅延固定ループの性能に大きく影響を受けるようになった。これに伴い、ＤＬＬで用いられるクロックのデューティーもまた重要な問題として浮上してきている。クロックのデューティーの誤差が大きくなれば、回路の設計時、設計マージンが減少する。したがって、設計マージンを十分に確保するために、クロックのデューティーを校正する技術がＤＬＬに導入されている。
【０００４】
図１は、このような従来の遅延固定ループに関する構成図である。
【０００５】
従来の遅延固定ループは、第１クロックバッファ１０及び第２クロックバッファ１１、コース遅延（Coarse Dealy）部２０、第１分割部３０及び第２分割部７０、位相比較器４０、シフト制御部５０、ローパスフィルタＬＰＦ６０、レプリカ８０、第１ＤＬＬ駆動部９０及び第２ＤＬＬ駆動部９１を備える。ここで、コース遅延部２０は、第１遅延ライン２１及び第２遅延ライン２２とシフトレジスタ２３とを備える。
【０００６】
第１クロックバッファ１０は、外部のクロックＥＣＬＫ、ＥＣＬＫＢを受け取って、クロックの立ち下がりエッジでアクティブになるクロックＦＣＬＫ２を生成する。そして、第２クロックバッファ１１は、外部のクロックＥＣＬＫ、ＥＣＬＫＢを受け取って、クロックの立ち上がりエッジでアクティブになるクロックＲＣＬＫ２を生成する。
【０００７】
また、第１遅延ライン２１は、クロックＦＣＬＫ２を所定時間遅延させて、第１ＤＬＬ駆動部９０に出力する。第２遅延ライン２２は、クロックＲＣＬＫ２を所定時間遅延させて、第２ＤＬＬ駆動部９１に出力する。そして、シフトレジスタ２３は、シフト制御部５０のシフト制御信号ＳＲ，ＳＬに応じて、第１遅延ライン２１及び第２遅延ライン２２の遅延量を調整する。第１分割部３０は、クロックＲＣＬＫ２の反転クロックを分割して、レファレンス信号ＲＥＦを出力する。
【０００８】
また、位相比較器４０は、レファレンス信号ＲＥＦとフィードバック信号ＦＢとを比較して出力する。シフト制御部５０は、位相比較器４０の出力に応じて、シフト制御信号ＳＲ，ＳＬとロック信号ＤＬＬ＿ＬＯＣＫＺとを出力する。ローパスフィルタ６０は、ロック信号ＤＬＬ＿ＬＯＣＫＺと位相比較器４０の出力に応じて、低周波フィルタリングを行って、シフトレジスタ２３に出力する。
【０００９】
第２分割部７０は、第２遅延ライン２２の反転出力信号を分割して、出力クロックＣＬＫＯＵＴを出力する。レプリカ８０は、出力クロックＣＬＫＯＵＴに応じて、フィードバック信号ＦＢを出力する。第１ＤＬＬ駆動部９０は、第１遅延ライン２１の出力を駆動して、立下りクロックＦＣＬＫ＿ＤＬＬを出力する。そして、第２ＤＬＬ駆動部９１は、第２遅延ライン２２の反転出力信号を駆動して、立ち上がりクロックＲＣＬＫ＿ＤＬＬを出力する。
【００１０】
ところが、ＤＤＲメモリで用いられるデジタルタイプの遅延同期ループは、外部クロックＥＣＬＫの立ち上がりエッジ（Rising edge）と立下りエッジ（falling edge）の両方を利用してデータを処理する。したがって、遅延同期ループ自体が外部クロックのデューティーエラーを補正できる機能が必要となる。例えば、外部クロックＥＣＬＫのハイパルス幅がローパルス幅より大きいか、その反対の場合にも、デバイス内部のクロックは、その２つの幅が同じになるように（デューティーが５０％を有するように）、正確に補正しなければならない。
【００１１】
しかし、デジタルタイプの遅延同期ループでは、基準信号及び相補信号を利用して、全体位相の遅延を調整するようにするだけで、デューティーを正確に補正することが不可能であり、補正能力が非常に脆弱な問題点がある。また、デューティーサイクル補正（DutyCycle Correction;ＤＣＣ）の際、混合される入力信号のクロックが外部電源の変化に応じて変化されて補正能力が低下され、結果的に内部クロック信号のジッタ（Jitter）特性を低下させるという問題点がある。
【特許文献１】特開２００２−０５０９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、プリ遅延ラインとポスト遅延ラインとを別に備えて、コース遅延を調整し、デューティーサイクル補正動作が行われた場合、各々のファイン遅延部を互いに異なるタイミングで制御して、高周波数動作を行なうと共に、ジッタを低減することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の遅延同期ループは、位相比較信号に応じて正反対の位相を有する立ち上がりクロックと立下りクロックのうち、いずれかを選択して出力するマルチプレックス部と、前記位相比較信号に応じて、前記マルチプレックス部の出力クロックを一定時間遅延させて、第１内部クロックを生成し、該第１内部クロックを一定時間遅延させて、前記第１内部クロックと反対位相を有する第２内部クロックを生成する第１遅延ライン部と、デューティーサイクル補正動作の開始時、前記立ち上がりクロックと前記立下りクロックとの位相差に応じて、アクティブ状態が制御されるイネーブル信号を出力する遅延ライン制御部と、前記イネーブル信号のアクティブ状態に応じて、前記第１内部クロックと前記第２内部クロックとを互いに異なるタイミングで制御し、一定時間遅延させて、互いに異なる遅延時間差を有する第１クロックと第２クロックとを出力する第２遅延ライン部と、前記第１クロックと前記第２クロックの位相とを比較して、その結果に応じて、複数の混合制御信号を決定し、前記混合制御信号に応じて、前記第１クロックと前記第２クロックとの位相を混合して、第１ＤＬＬクロック及び第２ＤＬＬクロックを生成する位相制御手段と、前記第１ＤＬＬクロック及び第２ＤＬＬクロックと前記立ち上がりクロックとの位相を比較して、前記位相比較信号を出力し、これから前記第１遅延ライン部と前記第２遅延ライン部との動作の始点を制御するロック信号を出力する位相比較手段とを備えることを特徴とする。
【００１４】
また、本発明の他の側面に係る遅延同期ループの前記立ち上がりクロックと前記立下りクロックとの立ち上がりエッジは、外部クロックと同相を有し、前記第１遅延ラインと前記第２遅延ラインとは、前記立ち上がりクロックと前記立下りクロックとの立下りエッジの中間位相値に応じて、前記第１内部クロック及び第２内部クロックと第１クロック及び第２クロックとを生成するように制御することを特徴とする。
【００１５】
また、本発明の他の側面に係る遅延同期ループの前記マルチプレックス部は、外部クロックの立ち上がりエッジにアクティブになる立ち上がりクロックを生成する第１バッファと、前記外部クロックの立ち下がりエッジにアクティブになる立下りクロックを生成する第２バッファと、前記第１位相比較信号に応じて、選択信号を出力するマルチプレクサ制御部と、前記選択信号に応じて、前記立ち上がりクロックと前記立下りクロックとのうち、いずれかを選択するマルチプレクサと、を備えることを特徴とする。
【００１６】
また、本発明の他の側面に係る遅延同期ループの前記第１遅延ライン部は、第１位相比較信号に応じて遅延量を調整する第１シフト制御信号を出力する第１シフトレジスタと、前記第１シフト制御信号に応じて、前記マルチプレックス部の出力クロックを一定時間遅延させて、前記第１内部クロックを出力するプリ遅延ラインと、第２位相比較信号に応じて遅延量を調整する第２シフト制御信号を出力する第２シフトレジスタと、前記第１シフト制御信号と前記第２シフト制御信号とに応じて、前記第１内部クロックの反転信号を一定時間遅延させて、前記第２内部クロックを出力するポスト遅延ラインと、を備えることを特徴とする。
【００１７】
また、本発明の他の側面に係る遅延同期ループの前記第１シフト制御信号は、前記プリ遅延ラインと前記ポスト遅延ラインとに同時に印加されることを特徴とする。
【００１８】
また、本発明の他の側面に係る遅延同期ループの前記プリ遅延ラインと前記ポスト遅延ラインとのそれぞれは、順次接続した複数個の単位遅延セルを備え、アクティブになった前記単位遅延セルの個数に応じて、遅延時間差を有する１つの信号を生成するコース遅延ラインを備えることを特徴とする。
【００１９】
また、本発明の他の側面に係る遅延同期ループの前記第２遅延ライン部は、前記第１位相比較信号と前記イネーブル信号とに応じて、遅延量を調整する第３シフト制御信号を出力する第３シフトレジスタと、前記第３シフト制御信号に応じて、前記第１内部クロックを所定時間遅延させて、前記第１クロックを出力する第１ファイン遅延部と、前記第２位相比較信号と前記イネーブル信号とに応じて、遅延量を調整する第４シフト制御信号を出力する第４シフトレジスタと、前記第４シフト制御信号に応じて、前記第２内部クロックを所定時間遅延させて、前記第２クロックを出力する第２ファイン遅延部と、を備えることを特徴とする。
【００２０】
また、本発明の他の側面に係る遅延同期ループの前記遅延ライン制御部は、前記ロック信号のアクティブ時、前記第１遅延ライン部の動作を中止させ、前記デューティーサイクル補正動作の開始時、前記第１ファイン遅延部と前記第２ファイン遅延部とのうちいずれかが選択されることを特徴とする。
【００２１】
また、本発明の他の側面に係る遅延同期ループの前記第１ファイン遅延部と前記第２ファイン遅延部とのそれぞれは、順次接続した複数個の単位遅延セルを備え、アクティブになった前記単位遅延セルの個数に応じて、遅延時間差を有する２つの信号を出力するファイン遅延ラインと、前記２つの信号の位相を混合して、１つの信号を位相制御手段に出力する位相混合器と、を備えることを特徴とする。
【００２２】
また、本発明の他の側面に係る遅延同期ループの前記ファイン遅延ラインは、前記複数個の単位遅延セルを備え、前記第１内部クロックを受け取って、Ｎ個のアクティブになった単位遅延セルを通過させる第１ファイン遅延ライン部と、前記複数個の単位遅延セルを備え、前記第２内部クロックを受け取って、Ｎ＋１個のアクティブになった単位遅延セルを通過させる第２ファイン遅延ライン部と、を備えることを特徴とする。
【００２３】
また、本発明の他の側面に係る遅延同期ループの前記遅延ライン制御部は、前記デューティーサイクル補正動作の開始時、遅延量を増加させる場合、前記立ち上がりクロックの遅延ループを選択し、前記遅延量を減少させる場合、前記立下りクロックの遅延ループを選択する選択手段と、を備えることを特徴とする。
【００２４】
また、本発明の他の側面に係る遅延同期ループの前記位相制御手段は、前記第１クロックと前記第２クロックとの位相を比較して、前記遅延ライン制御部に出力する第１位相検出部と、前記第１クロックと前記第２クロックとの反転クロックを受け取って、位相感知信号を生成する第２位相検出部と、前記位相感知信号に応じて、複数個の第１混合制御信号及び第２混合制御信号を決定し出力する混合器制御部と、前記第１クロックと前記第２クロックとに前記第１混合制御信号を適用して、前記第１ＤＬＬクロックを生成する第１位相混合器と、前記第１クロックと前記第２クロックとに前記第２混合制御信号を適用して、前記第２ＤＬＬクロックを生成する第２位相混合器と、を備えることを特徴とする。
【００２５】
また、本発明の他の側面に係る遅延同期ループの前記第１位相混合器と前記第２位相混合器のぞれぞれは、前記第１混合制御信号に応じて、前記第１クロックをハイインピーダンス状態で出力するか、反転して出力する複数個の第１混合セルと、前記第２混合制御信号に応じて、前記第２クロックをハイインピーダンス状態で出力するか、反転して出力する複数個の第２混合セルと、前記複数個の第１混合セルと前記複数個の第２混合セルとの出力を反転するインバータと、を備えることを特徴とする。
【００２６】
また、本発明の他の側面に係る遅延同期ループの前記第１混合セルと第２混合セルとのそれぞれは、ソースは、電源電圧端と接続され、ゲートには、前記第１クロックを受け取る第１ＰＭＯＳトランジスタと、ソースは、前記第１ＰＭＯＳトランジスタと接続され、ゲートには、前記第１混合制御信号及び第２混合制御信号の反転された信号を受け取る第２ＰＭＯＳトランジスタと、ドレインは、前記第２ＰＭＯＳトランジスタと接続され、ゲートには、前記第１混合制御信号及び第２混合制御信号を受け取る第１ＮＭＯＳトランジスタと、ドレインは、前記第１ＮＭＯＳトランジスタと接続され、ゲートには、前記第１クロックを受け取る第２ＮＭＯＳトランジスタと、を備え、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレインが前記インバータの入力端子に接続されたことを特徴とする。
【００２７】
また、本発明の他の側面に係る遅延同期ループの前記位相比較手段は、前記第１ＤＬＬクロックと前記外部クロックとの時間差を補償した第１内部遅延クロックを生成する第１遅延モデル部と、前記第１内部遅延クロックと前記立ち上がりクロックとの位相を比較して、前記第１位相比較信号を出力する第１位相比較器と、前記デューティーサイクル補正動作の開始時、前記ロック信号を出力するロック検出部と、前記第２ＤＬＬクロックと前記外部クロックとの時間差を補償した第２内部遅延クロックを生成する第２遅延モデル部と、前記第１内部遅延クロックと前記立ち上がりクロックとの位相を比較して、前記第２位相比較信号を出力する第２位相比較器と、を備えることを特徴とする。
【００２８】
また、本発明の他の側面に係る遅延同期ループの前記第１位相比較器と前記第２位相比較器とは、前記立ち上がりクロックに同期して、前記第１内部遅延クロックまたは前記第２内部遅延クロックをフリップフロップさせ、前記第１位相比較信号または第２位相比較信号を出力するフリップフロップを備えることを特徴とする。
【００２９】
また、本発明の他の側面に係る遅延同期ループの前記位相比較手段は、前記第１ＤＬＬクロックと前記第２ＤＬＬクロックとの立ち上がりエッジと外部クロックの立ち上がりエッジとが同期される時点で、前記ロック信号をアクティブにすることを特徴とする。
【発明の効果】
【００３０】
本発明はデジタルタイプの遅延固定ループでデューティーサイクル補正を行い、外部電源のノイズに影響を受けないようにしながら、遅延ライン自体から発生する内部遅延固定ループのジッタを半分に低減させる効果を奏する。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照し、本発明の最も好ましい実施の形態について詳細に説明する。
【００３２】
図２は、本発明に係る遅延同期ループに関する構成図である。
【００３３】
本発明は、クロック発生部１００と、第１クロックバッファ１１０及び第２クロックバッファ１１１、マルチプレクサ１２０及びマルチプレクサ制御部１３０からなるマルチプレックス部１０１と、第１位相比較器及びロック検出部１４０、第２位相比較器及びロック検出部１９０、第１遅延モデル部２１０、第２遅延モデル部２２０からなる位相比較部１０２と、第１シフトレジスタ１５０及び第２シフトレジスタ１８０、プリ遅延ライン１６０及びポスト遅延ライン１７０からなる第１遅延ライン部１０３と、遅延ライン制御部２００、第３シフトレジスタ２３０及び第４シフトレジスタ２６０及び第１ファイン遅延部２４０及び第２ファイン遅延部２５０からなる第２遅延ライン部１０４と、第１位相検出部２７０及び第２位相検出部２８０、混合器制御部２９０及び第１位相混合器３００及び第２位相混合器３１０を備えた位相制御部１０５から構成される。
【００３４】
ここで、クロック発生部１００は、外部クロックＥＣＬＫに応じて、互いに異なるタイミングを有して順次出力される複数個のクロックＣＬＫを発生する。このようなクロックＣＬＫに応じて、マルチプレクサ制御部１３０、第１及び第２位相比較器及びロック検出部１４０、１９０、第１ないし第４シフトレジスタ１５０、１８０、２３０、２６０、遅延ライン制御部２００及び混合器制御部２９０のそれぞれの遅延補正時間を設定できるようになる。
【００３５】
前記第１クロックバッファ１１０は、外部クロックＥＣＬＫを非反転端子（＋）に、外部クロックＥＣＬＫＢを反転端子（−）に受け取って、外部クロックＥＣＬＫと同相の立ち上がりクロックＲＣＬＫを出力する。前記第２クロックバッファ１１１は、外部クロックＥＣＬＫＢを非反転端子（＋）に、外部クロックＥＣＬＫを反転端子（−）に受け取って、外部クロックＥＣＬＫＢと同相の立下りクロックＦＣＬＫを出力する。
【００３６】
前記マルチプレクサ制御部１３０は、第１位相比較器及びロック検出部１４０の出力である第１位相比較信号ＰＤ＿ＯＵＴに応じて、マルチプレクサ１２０の出力を制御するための選択信号を出力する。そして、マルチプレクサ１２０は、前記選択信号に応じて、第１クロックバッファ及び第２クロックバッファ１１０、１１１から印加される立ち上がりクロックＲＣＬＫまたは立下りクロックＦＣＬＫのうちいずれかを選択し出力する。これにより、プリ遅延ライン１６０に印加される立ち上がりクロックＲＣＬＫまたは立下りクロックＦＣＬＫは、第１シフトレジスタ１５０から出力されるシフト制御信号ＳＬ１に応じて、最大０．５ｘｔＣＬＫだけ遅延される。
【００３７】
前記第１位相比較器及びロック検出部１４０は、立ち上がりクロックＲＣＬＫと遅延された内部クロックIＣＬＫ１との位相を比較し、クロックの遅延時間を調整する左側シフト信号ＳＨＩＦＴ＿Ｌと右側シフト信号ＳＨＩＦＴ＿Ｒをマルチプレクサ制御部１３０、第１及び第３シフトレジスタ１５０、２３０、及び遅延ライン制御部２００に出力する。そして、第１位相比較器及びロック検出部１４０は、内部クロックIＣＬＫ１が立ち上がりクロックＲＣＬＫのローからハイに遷移する立ち上がりエッジを検出して、第１位相比較信号ＰＤ＿ＯＵＴを発生する。この時、第１位相比較器及びロック検出部１４０は、クロック発生部１００の出力クロックＣＬＫに同期して、前記第１位相比較信号ＰＤ＿ＯＵＴから第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥを生成して、これを前記第１及び第３シフトレジスタ１５０、２３０に出力する。
【００３８】
前記第１シフトレジスタ１５０は、第１位相比較器及びロック検出部１４０から印加される左側シフト信号ＳＨＩＦＴ＿Ｌと右側シフト信号ＳＨＩＦＴ＿Ｒ及び第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥに応じて、クロックの遅延時間を調整するための制御信号ＳＬ１をプリ遅延ライン１６０とポスト遅延ライン１７０とにそれぞれ出力する。
【００３９】
プリ遅延ライン１６０は、第１シフトレジスタ１５０から印加される制御信号ＳＬ１とマルチプレクサ１２０の出力信号ＭＣＬＫ＿ＯＵＴとに応じて、内部クロックＩＮＴＣＬＫ１を出力する。ポスト遅延ライン１７０は、第１及び第２シフトレジスタ１５０、１８０の出力と、内部クロックＩＮＴＣＬＫ１の反転信号とに応じて、内部クロックＩＮＴＣＬＫ２を出力する。
【００４０】
前記第２シフトレジスタ１８０は、第２位相比較器及びロック検出部１９０から印加されるシフト制御信号ＳＨＩＦＴ＿Ｌ、ＳＨＩＦＴ＿Ｒに応じて、クロックの遅延時間を調整するための制御信号ＳＬ２をポスト遅延ライン１７０に出力する。
【００４１】
前記第２位相比較器及びロック検出部１９０は、立ち上がりクロックＲＣＬＫとクロックIＣＬＫ２との位相を比較して、クロックの遅延時間を調整する左側シフト信号ＳＨＩＦＴ＿Ｌと右側シフト信号ＳＨＩＦＴ＿Ｒを第２及び第４シフトレジスタ１８０、２６０に出力する。そして、第２位相比較器及びロック検出部１９０は、内部クロックIＣＬＫ２が立ち上がりクロックＲＣＬＫのローからハイに遷移する立ち上がりエッジを検出して、第２位相比較信号を発生する。この時、第２位相比較器及びロック検出部１９０は、クロック発生部１００の出力クロックＣＬＫに同期して、前記第２位相比較信号から第２ロック信号を生成して、これを前記第２及び第４シフトレジスタ１８０、２６０に出力する。
【００４２】
前記遅延ライン制御部２００は、第１位相比較器及びロック検出部１４０の出力と第１位相検出部２７０の出力とに応じて、第１及び第２ファイン遅延部２４０、２５０をアクティブにするためのイネーブル信号ＥＮを第３及び第４シフトレジスタ２３０、２６０に出力する。
【００４３】
前記第１遅延モデル部２１０は、デューティーが調整された内部クロックＤＬＬ＿ＣＬＫ１を受け取って、外部から印加されたクロックと実際内部クロックＩＮＴＣＬＫ１との間の時間差を補償して、クロックIＣＬＫ１を第１位相比較器及びロック検出部１４０に出力する。
【００４４】
前記第２遅延モデル部２２０は、クロックのデューティーが調整された内部クロックＤＬＬ＿ＣＬＫ２を受け取って、外部から印加されたクロックと実際内部クロックＩＮＴＣＬＫ２との間の時間差を補償して、クロックIＣＬＫ２を第２位相比較器及びロック検出部１９０に出力する。
【００４５】
前記第３シフトレジスタ２３０は、イネーブル信号ＥＮのアクティブ時、クロックの遅延時間を調整する左側シフト信号ＳＨＩＦＴ＿Ｌと右側シフト信号ＳＨＩＦＴ＿Ｒとに応じて、クロックの遅延時間を調整するための制御信号ＳＬ３を第１ファイン遅延部２４０に出力する。
【００４６】
第１ファイン遅延部２４０は、第３シフトレジスタ２３０の制御信号ＳＬ３に応じて、内部クロックＩＮＴＣＬＫ１の遅延時間を微細調整して、出力クロックＦＩＮ＿ＣＬＫ１を第１位相混合器３００に出力する。
【００４７】
前記第４シフトレジスタ２６０は、イネーブル信号ＥＮのアクティブ時、クロックの遅延時間を調整する左側シフト信号ＳＨＩＦＴ＿Ｌと右側シフト信号ＳＨＩＦＴ＿Ｒとに応じて、クロックの遅延時間を調整するための制御信号ＳＬ４を第２ファイン遅延部２５０に出力する。
【００４８】
前記第２ファイン遅延部２５０は、第４シフトレジスタ２６０の制御信号ＳＬ４に応じて、内部クロックＩＮＴＣＬＫ２の遅延時間を微細調整して、出力クロックＦＩＮ＿ＣＬＫ２を第２位相混合器３１０に出力する。
【００４９】
前記第１位相検出部２７０は、第１及び第２ファイン遅延部２４０、２５０から印加される出力クロックＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２の位相を比較して、比較結果を補正イネーブル信号ＤＣＣ＿ＥＮとして遅延ライン制御部２００に出力する。
【００５０】
前記第２位相検出部２８０は、第１及び第２ファイン遅延部２４０、２５０から印加される出力クロックＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２の反転信号を受け取って、その位相を比較して、位相感知信号を混合器制御部２９０に出力する。
【００５１】
前記混合器制御部２９０は、第２位相検出部２８０から出力される位相感知信号に応じて、第１混合制御信号及び第２混合制御信号を生成して、第１及び第２位相混合器３００、３１０に出力する。
【００５２】
前記第１位相混合器３００は、混合器制御部２９０から印加される第１混合制御信号に応じて、出力クロックＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２からデューティーが調整された内部クロックＤＬＬ＿ＣＬＫ１を出力する。
【００５３】
第２位相混合器３１０は、混合器制御部２９０から印加される第２混合制御信号に応じて、出力クロックＦＩＮ＿ＣＬＫ２及びＦＩＮ＿ＣＬＫ１からデューティーが調整された内部クロックＤＬＬ＿ＣＬＫ２を、第２遅延モデル部２２０に出力する。
【００５４】
図３は、図２のプリ遅延ライン１６０に関する詳細構成図である。
【００５５】
図３に示されているように、プリ遅延ライン１６０は、第１シフトレジスタ１５０から印加される制御信号ＳＬ１に応じて、入力クロックＣＬＫＩＮのコース遅延を調整して出力クロックＣＬＫＯＵＴを生成するコース遅延ライン１６１を備える。ここで、入力クロックＣＬＫＩＮは、マルチプレクサ１２０の出力信号ＭＣＬＫ＿ＯＵＴとなり、出力クロックＣＬＫＯＵＴは、内部クロックＩＮＴＣＬＫ１となり得る。
【００５６】
コース遅延ライン１６１は、バウンダリースイッチング（Boundary Switching）動作を行わないため、１つの出力クロックＣＬＫＯＵＴを生成する単一遅延ライン構造を有する。
【００５７】
以下、前記図３に表示されたプリ遅延ライン１６０は、ポスト遅延ライン１７０と同様な構成を有し、但し、前記ポスト遅延ライン１７０は、第２シフトレジスタ１８０から制御信号ＳＬ２を受け取ることが異なるだけであるので、これに関する回路図の表示は省略するものとする。ここで、ポスト遅延ライン１７０の場合は、入力クロックＣＬＫＩＮは、内部クロックＩＮＴＣＬＫ１となり、出力クロックＣＬＫＯＵＴは、内部クロックＩＮＴＣＬＫ２となり得る。
【００５８】
図４は、図３のコース遅延ライン１６１に関する詳細回路図である。コース遅延ライン１６１は、ＮＡＮＤゲートＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４と、順次接続された複数個の単位遅延セルＵＤＣ１〜ＵＤＣ３とを備える。
【００５９】
ここで、ＮＡＮＤゲートＮＤ１は、入力クロックＣＬＫＩＮと制御信号ＳＬ１とのうち、ＳＬ１１を受け取って、これをＮＡＮＤ演算する。そして、ＮＡＮＤゲートＮＤ２は、入力クロックＣＬＫＩＮと制御信号ＳＬ１とのうち、ＳＬ１２を受け取って、これをＮＡＮＤ演算する。また、ＮＡＮＤゲートＮＤ３は、入力クロックＣＬＫＩＮと制御信号ＳＬ１とのうち、ＳＬ１３を受け取って、これをＮＡＮＤ演算する。
【００６０】
前記単位遅延セルＵＤＣ１は、ＮＡＮＤゲートＮＤ５及びＮＤ６を含む。前記ＮＡＮＤゲートＮＤ５は、電源電圧ＶｃｃとＮＡＮＤゲートＮＤ１の出力とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ６は、電源電圧ＶｃｃとＮＡＮＤゲートＮＤ５の出力とをＮＡＮＤ演算する。
【００６１】
前記単位遅延セルＵＤＣ２は、ＮＡＮＤゲートＮＤ７及びＮＤ８を含む。前記ＮＡＮＤゲートＮＤ７は、前記単位遅延セルＵＤＣ１の出力とＮＡＮＤゲートＮＤ２の出力とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ８は、電源電圧ＶｃｃとＮＡＮＤゲートＮＤ７の出力とをＮＡＮＤ演算する。
【００６２】
前記単位遅延セルＵＤＣ３は、ＮＡＮＤゲートＮＤ９及びＮＤ１０を含む。前記ＮＡＮＤゲートＮＤ９は、前記単位遅延セルＵＤＣ２の出力とＮＡＮＤゲートＮＤ３の出力とをＮＡＮＤ演算する。ＮＡＮＤゲートＮＤ１０は、電源電圧ＶｃｃとＮＡＮＤゲートＮＤ９の出力とをＮＡＮＤ演算する。
【００６３】
最後に、ＮＡＮＤゲートＮＤ４は、電源電圧Ｖｃｃと前記単位遅延セルＵＤＣ３の出力とをＮＡＮＤ演算して、出力クロックＣＬＫＯＵＴを生成する。
【００６４】
このような構成を有するコース遅延ライン１６１は、アクティブになった単位遅延セルＵＤＣ１〜ＵＤＣ３の個数に応じて、遅延時間に差がある１個の出力クロックＣＬＫＯＵＴを生成する。例えば、プリ遅延ライン１６０である場合には、第１位相比較器及びロック検出部１４０から出力される左側シフト信号ＳＨＩＦＴ＿Ｌがアクティブになって、第１シフトレジスタ１５０に入力される場合、コース遅延ライン１６１は、制御信号ＳＬ１とマルチプレクサ１２０の出力信号ＭＣＬＫ＿ＯＵＴに応じて、コース遅延時間を補正できる。図５のタイミング図から分かるように、前記のような過程で生成された内部クロックＩＮＴＣＬＫ１、ＩＮＴＣＬＫ２を第２遅延ライン１０４に出力する。
【００６５】
また、図６に示されているように、遅延ライン制御部２００に出力されるイネーブル信号ＥＮがアクティブになれば、第１及び第２位相比較器及びロック検出部１４０、１９０からファインループを制御するためのシフト信号ＳＨＩＦＴ＿Ｒ、ＳＨＩＦＴ＿Ｌが第３及び第４シフトレジスタ２３０、２６０に印加されて、コース遅延調整以後に、第１及び第２ファイン遅延部２４０、２５０の遅延動作を制御して、ファイン遅延を調整する。
【００６６】
図７は、図２の第１ファイン遅延部２４０に関する詳細構成図である。
【００６７】
図７に示されているように、第１ファイン遅延部２４０は、ファイン遅延ライン２４１と位相混合器２４２とを備える。
【００６８】
前記ファイン遅延ライン２４１は、第３シフトレジスタ２３０から印加される制御信号ＳＬ３に応じて、前記コース遅延ライン１６１から出力される出力クロックＣＬＫＯＵＴのファイン遅延を調整して、２個の出力信号L１、Ｌ２を生成する。そして、位相混合器２４２は、出力信号Ｌ１、Ｌ２の位相を混合して、１つの出力信号Ｘを出力する。ここで、出力クロックＣＬＫＯＵＴは、内部クロックＩＮＴＣＬＫ１となり、出力信号Ｘは、出力クロックＦＩＮ＿ＣＬＫ１となり得る。
【００６９】
前記ファイン遅延ライン２４１は、バウンダリースイッチング動作を行うので、２つの出力信号Ｌ１、Ｌ２を生成するデュアル（Dual）遅延ライン構造を有する。
【００７０】
以下、前記図７に示された第１ファイン遅延部２４０は、第２ファイン遅延部２５０と同様な構成を有しており、単に、前記第２ファイン遅延部２５０は、第４シフトレジスタ２６０から制御信号ＳＬ４を受け取ることのみが異なり、これに関する回路図の表示は、省略するものとする。ここで、第２ファイン遅延部２５０の場合、出力クロックＣＬＫＯＵＴは、内部クロックＩＮＴＣＬＫ２となり、出力信号Ｘは、出力クロックＦＩＮ＿ＣＬＫ２となり得る。
【００７１】
図８は、図７の第１ファイン遅延部２５０に関する動作を説明するための図である。
【００７２】
図８に示されているように、前記コース遅延ライン１６１から出力される出力クロックＣＬＫＯＵＴは、３段の単位遅延セルＵＤＣからなるＮファイン遅延ライン２４１Ａを経て出力され、また、４段の単位遅延セルＵＤＣからなる（Ｎ＋１）ファイン遅延ライン２４１Ｂを経て出力される。
【００７３】
例えば、位相混合器２４２の加重値（Ｋ）が０であれば、Ｎファイン遅延ライン２４１Ａを経た出力クロックＣＬＫＯＵＴが、そのまま第１及び第２ファイン遅延部２４０、２５０の出力であるクロック信号Ｘとなる。
【００７４】
この時、第１及び第２位相検出部２７０、２８０がクロック信号Ｘの位相差を検出した結果、出力クロックＣＬＫＯＵＴの位相が外部クロックＥＣＬＫの位相を先行する場合、加重値（Ｋ）を次第に増加させる。これにより、位相混合器２４２は、入力端子ＩＮ１、ＩＮ２に印加される２つの信号Ｌ１、Ｌ２のうち、入力端子ＩＮ２に印加されるクロック信号Ｌ２の位相に近接したクロック信号Ｘを出力する。以後、加重値（Ｋ）が１になれば、入力端子ＩＮ２に印加されるクロック信号Ｌ２をクロック信号Ｘとして出力する。
【００７５】
この状態で第１及び第２位相検出部２７０、２８０がクロック信号Ｘの位相差を検出した結果、相変らず出力クロックＣＬＫＯＵＴの位相が外部クロックＥＣＬＫの位相を先行する場合、現在位相混合器２４２は、入力端子ＩＮ２に印加されるクロック信号Ｌ２と無関係に、Ｎファイン遅延ライン２４１Ａでシフトレフト動作が行われるように制御される。
【００７６】
すなわち、Ｎファイン遅延ライン２４１Ａでクロック信号を３段の単位遅延セルＵＤＣを経て出力してから、５段の単位遅延セルＵＤＣを経て出力するとしても、この時の加重値（Ｋ）が１であるから、Ｎ＋１ファイン遅延ライン２４１Ｂから出力されるクロック信号Ｌ２のみが位相混合器２４２から出力される。したがって、Ｎファイン遅延ライン２４１Ａでの遅延量の変化は、位相混合器３００、３１０の出力に何らの影響を及ぼさない。これにより、シームレスバウンダリースイッチング（Seamless Boundary Switching）動作が可能になる。
【００７７】
上記において、Ｎファイン遅延ライン２４１Ａでシフトレフトが発生した後、出力クロックＣＬＫＯＵＴに遅延を増加させる必要があるならば、加重値（Ｋ）を減少させれば良い。この時、加重値（Ｋ）が減少されるとは、入力端子ＩＮ２に印加されるクロック信号の位相から入力端子ＩＮ１に印加されるクロック信号の位相に近接していくという意味であるから、図８に示した通り、２番目のクロックから三番目のクロック側に出力を変えていく。
【００７８】
一方、上記の方法を逆に採用することにより、遅延の減少が可能であることは、当業者にとって自明なので、具体的な説明は省略するものとする。
【００７９】
図９Ａないし図９Ｃは、図２の遅延ライン制御部２００に関する詳細回路図及びクロック波形図である。遅延ライン制御部２００は、フリップフロップＤＦＦ１、ＮＡＮＤゲートＮＤ１１、伝送ゲートＴ１、Ｔ２及びインバータＩＶ１、ＩＶ２を備える。
【００８０】
図９Ａに示されているように、フリップフロップＤＦＦ１は、第１位相比較信号ＰＤ＿ＯＵＴをクロック信号ＰＤＥＮに同期して、位相制御信号ＰＵＰでフリップフロップさせて出力する。ここで、ＰＤＥＮは、出力クロックＣＬＫを示すクロック信号であり、位相制御信号ＰＵＰは、第１位相比較信号ＰＤ＿ＯＵＴを格納して、必要な時点で使用するために設定された信号である。すなわち、現在の第１位相比較信号ＰＤ＿ＯＵＴと以前入力されて遅延補正のために用いられた第１位相比較信号ＰＤ＿ＯＵＴとを格納して、位相制御信号ＰＵＰとして使用する。
【００８１】
図９Ｂに示されているように、ＮＡＮＤゲートＮＤ１１は、補正イネーブル信号ＤＣＣ＿ＥＮと位相制御信号ＰＵＰとをＮＡＮＤ演算する。伝送ゲートＴ１は、第１位相比較信号ＰＤ＿ＯＵＴの状態に応じて、ＮＡＮＤゲートＮＤ１の出力を選択的に制御して、イネーブル信号ＥＮとして出力する。伝送ゲートＴ２は、伝送ゲートＴ１と相補的にスイッチング動作し、第１位相比較信号ＰＤ＿ＯＵＴの状態に応じて、インバータＩＶ１の出力を選択的に制御して、イネーブル信号ＥＮとして出力する。
【００８２】
図１０は、図２の第１位相比較器及びロック検出部１４０の第１位相比較器１４２に関する詳細回路図である。
【００８３】
第１位相比較器１４２は、フリップフロップＤＦＦ２とインバータＩＶ３とを備える。前記フリップフロップＤＦＦ２は、立ち上がりクロックＲＣＬＫに同期して、クロックIＣＬＫ１をフリップフロップさせて、第１位相比較信号ＰＤ＿ＯＵＴを出力する。そして、インバータＩＶ３は、第１位相比較信号ＰＤ＿ＯＵＴを反転して、反転された第１位相比較信号ＰＤ＿ＯＵＴＢを出力する。
【００８４】
すなわち、立ち上がりクロックＲＣＬＫとクロックIＣＬＫ１との位相が同じな場合、第１位相比較信号ＰＤ＿ＯＵＴをアクティブにして出力する。これに対し、立ち上がりクロックＲＣＬＫの位相がクロックIＣＬＫ１の位相を先行する場合、反転された第１位相比較信号ＰＤ＿ＯＵＴＢを出力する。
【００８５】
以下、前記図１０に表示された第１位相比較器１４２は、第２位相比較器及びロック検出部１９０の第２位相比較器と同様な構成を有しているので、これに関する回路図の表示は省略するものとする。
【００８６】
図１１は、図２の第１位相比較器及びロック検出部１４０の第１ロック検出部１４４に関する構成図である。
【００８７】
図１１に示されているように、前記第１ロック検出部１４４は、クロック発生器１００の出力クロックＣＬＫを示すクロック信号ＰＤＥＮ及びリセット信号ＤＬＬ＿ＲＥＳＥＴに応じて、第１位相比較器及びロック検出部１４０の出力である第１位相比較信号ＰＤ＿ＯＵＴＢをサンプリングして、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥとして出力する。
【００８８】
以下、前記図１１に表示された第１ロック検出部１４４は、第２位相比較器及びロック検出部１９０の第２ロック検出部と同様な構成を有するので、これに関する回路図の表示は省略するものとする。
【００８９】
図１２は、図１１の第１ロック検出部１４４に関する詳細回路図である。
【００９０】
図１２に示されているように、前記第１ロック検出部１４４は、複数個のインバータＩＶ４〜ＩＶ１０と、ＰＭＯＳトランジスタＰ１、複数個のＮＭＯＳトランジスタＮ１〜Ｎ６、ＮＯＲゲートＮＯＲ１、複数個のメタルオプションＭ１〜Ｍ４及びフリップフロップＦ１、Ｆ２を備える。
【００９１】
ここで、インバータＩＶ４は、リセット信号ＤＬＬ＿ＲＥＳＥＴを反転してリセット信号ＲＳＴＢを出力する。ＰＭＯＳトランジスタＰ１は、リセット信号ＲＳＴＢによりノードＡを電源電圧にプリチャージする。インバータＩＶ５、ＩＶ６から構成されたラッチＬＡＴは、ノードＡの信号をラッチして出力する。インバータＩＶ７、ＩＶ８は、ラッチＩＶ５、ＩＶ６の出力を非反転遅延して、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥを出力する。
【００９２】
そして、ＮＭＯＳトランジスタＮ１、Ｎ２は、それぞれ第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥとクロック信号ＰＤＥＮとの状態に応じて、電源電圧を選択的に供給する。ＮＭＯＳトランジスタＮ３、Ｎ４は、メタルオプションＭ１とＮＯＲゲートＮＯＲ１の出力に応じて、ノードＡの信号をＮＭＯＳトランジスタＮ５に供給する。ＮＭＯＳトランジスタＮ５及びＮ６は、各々反転された第１位相比較信号ＰＤ＿ＯＵＴＢ及びクロック信号ＰＤＥＮに応じて、スイッチング動作する。
【００９３】
一方、クロック発生部１００は、各ブロックの動作始点を決定するために、周期的なクロックＣＬＫ１〜ＣＬＫ５を生成する。例えば、２０周期の動作を設定したならば、総２０個のクロックが１クロックの差で順次発生する。すなわち、クロック信号ＰＤＥＮがＣＬＫ３である場合、３，２３，４３...等でクロック信号ＰＤＥＮが発生し、クロック信号ＰＤＥＮがＣＬＫ１７である場合には、１７，３７，５７...番目のクロック信号ＰＤＥＮが、１tＣＬＫの大きさで発生する。
【００９４】
したがって、クロック発生部１００から発生する２番目のクロックであるクロック信号ＰＤＥＮが第１ロック検出部１４４に印加され、第１ロック検出部１４４は、このクロックを利用して第１位相比較器１４２の値をサンプリングする。この時、最初にサンプリングした値がローレベルであり、２番目にサンプリングした値がハイレベルであれば、立ち上がりクロックＲＣＬＫの立ち上がりエッジを検出して、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥを発生する。
【００９５】
これにより、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥのアクティブ以前には、プリ遅延ライン１６０、ポスト遅延ライン１７０を介して補正動作が行われ、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥのアクティブ時、ファイン遅延部２４０、２５０が動作する。
【００９６】
図１３は、図２のクロック発生部１００に関するクロック波形図である。クロック発生部１００は、外部クロックＥＣＬＫに同期して一定周期で順次にアクティブになる複数個のクロックＣＬＫ１〜ＣＬＫ５を生成する。
【００９７】
図１４Ａないし図１４Ｄは、図２の第１位相混合器３００に関する詳細構成図である。
【００９８】
図１４Ａは、第１位相混合器３００に関するシンボル図である。
【００９９】
図１４に示されているように、第１位相混合器３００は、入力ノードＸ１及びＸ２を介して、第１及び第２ファイン遅延部２４０、２５０の出力信号ＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２を受け取って、これを混合し、１つの出力信号ＤＬＬ＿ＣＬＫ１として出力ノードＹを介して出力する。
【０１００】
以下、前記図１４Ａに示された第１位相混合器３００は、第２位相混合器３１０と同様な構成を有しているので、これに関する回路図の表示は省略するものとする。
【０１０１】
図１４Ｂは、第１及び第２位相混合器３００、３１０に関する詳細回路図である。
【０１０２】
図１４Ｂに示されているように、第１及び第２位相混合器３００、３１０は、複数個の混合セル３１１、３１２とインバータＩＶ１１とを備える。
【０１０３】
前記第１混合セル３１１は、混合器制御部２９０から印加される複数個の混合制御信号Ｓ１＿０〜Ｓ１＿Ｎを一方の端子Ｓに受け取り、他方の端子ＩＮに第１ファイン遅延部２４０の出力信号ＦＩＮ＿ＣＬＫ１を受け取る。これにより、第１混合セル３１１は、混合制御信号Ｓ１がローである場合、ハイインピーダンスＨｉｇｈ‐Ｚ信号を出力し、混合制御信号Ｓ１がハイである場合、端子ＩＮに入力された信号ＦＩＮ＿ＣＬＫ１を反転して出力する。
【０１０４】
また、前記第２混合セル３１２は、混合器制御部２９０から印加される複数個の混合制御信号Ｓ２＿０〜Ｓ２＿Ｎを一方の端子Ｓに受け取り、他方の端子ＩＮに第２ファイン遅延部２５０の出力信号ＦＩＮ＿ＣＬＫ２を受け取る。これにより、第２混合セル３１２は、混合制御信号Ｓ２がローである場合、ハイインピーダンスＨｉｇｈ‐Ｚ信号を出力し、混合制御信号Ｓ２がハイである場合、端子ＩＮに入力された信号ＦＩＮ＿ＣＬＫ２を反転して出力する。
【０１０５】
図１４Ｃは、図１４Ｂの第１及び第２混合セル３１１、３１２に関する詳細回路図である。
【０１０６】
図１４に示されているように、第１混合セル３１１は、電源電圧端と接地電圧端との間に直列接続されたＰＭＯＳトランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ７、Ｎ８とを備える。ここで、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ７とは、ゲート端子が入力端子ＩＮと接続される。そして、ＮＭＯＳトランジスタＮ８は、ゲート端子を介して混合制御信号を受け取る入力ノードＳと接続され、ＰＭＯＳトランジスタＰ３は、ゲート端子を介して反転された混合制御信号を受け取る反転された入力ノードＳＢと接続される。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ８とのドレイン端子は、共同に出力端子ＯＵＴに接続される。
【０１０７】
図１４Ｄは、第１位相混合器３００の動作を説明するための図である。
【０１０８】
図１４に示されているように、入力ノードＸ１、Ｘ２を介して入力された２つの入力信号ＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２が混合制御信号に応じて２つの入力信号ＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２の間の位相を有する出力信号ＤＬＬ＿ＣＬＫ１を出力ノードＹを介して出力する。
【０１０９】
図１５Ａないし図１５Ｃは、図２の第１及び第２位相検出部２７０、２８０に関する構成図及び波形図である。
【０１１０】
さらに詳細に、図１５Ａは、第１及び第２位相検出部２７０、２８０に関するシンボル図である。
【０１１１】
図１５Ａに示されているように、前記第１位相検出部２７０は、端子Ａを介してＦＩＮ＿ＣＬＫ１を受け取り、端子Ｂを介してＦＩＮ＿ＣＬＫ２を受け取って、これから補正イネーブル信号ＤＣＣ＿ＥＮを生成する。
【０１１２】
以下、前記図１５Ａに表示された第１位相検出部２７０は、第１位相検出部２８０と同様な構成を有しているので、これに関する回路図の表示は省略するものとする。
【０１１３】
図１５Ｂは、第１位相検出部２７０に関する動作波形図である。
【０１１４】
図１５Ｂに示されているように、前記第１位相検出部２７０は、端子Ｂに入力される信号の位相が端子Ａに入力される信号の位相を先行している場合、Ｙ端子を介して出力される補正イネーブル信号ＤＣＣ＿ＥＮをローレベルで出力する。これに対し、端子Ａに入力される信号の位相が端子Ｂに入力される信号の位相を先行する場合、図１５Ｃのように、Ｙ端子を介して出力される補正イネーブル信号ＤＣＣ＿ＥＮをハイレベルで出力する。
【０１１５】
このような構成を有する本発明の動作過程を説明すれば、次の通りである。
【０１１６】
本発明は、プリ遅延ライン１６０、第１ファイン遅延部２４０、第１位相混合器３００、第１遅延モデル部２１０、第１位相比較器及びロック検出部１４０の経路を経て、遅延時間を増加させる。そして、図５のように、動作初期にマルチプレクサ１２０が動作した後、内部遅延クロックIＣＬＫ１の立ち上がりエッジが外部クロックＥＣＬＫがローである区間に常に存在して、０．５tＣＬＫ以下の遅延補正が行われる。これにより、プリ遅延ライン１６０は、次の外部クロックＥＣＬＫの立ち上がりエッジ部分に、内部遅延クロックIＣＬＫ１の立ち上がりエッジを同期させるために、遅延時間を増加させる。したがって、第１位相比較器及びロック検出部１４０は、このような遅延時間を増加させるためのシフト信号ＳＨＩＦＴ＿Ｒ、ＳＨＩＦＴ＿Ｌを、第１及び第２シフトレジスタ１５０、１８０に同時に印加する。
【０１１７】
また、本発明は、ポスト遅延ライン１７０、第２ファイン遅延部２５０、第２位相混合器３１０、第２遅延モデル部２２０、第２位相比較器及びロック検出部１９０の経路を経て、遅延時間を増加させる。
【０１１８】
上記のように、プリ遅延ライン１６０とポスト遅延ライン１７０とは、外部クロックＥＣＬＫの立ち上がりエッジと内部クロックＤＬＬ＿ＣＬＫ１の立ち上がりエッジとが同期される時まで、遅延時間を補正する。したがって、外部クロックＥＣＬＫの立ち上がりエッジと内部クロックＤＬＬ＿ＣＬＫ１の立ち上がりエッジとが同期されれば、第１位相比較器及びロック検出部１４０の第１ロック検出部１４４とは、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥを発生して遅延ライン制御部２００に出力し、プリ遅延ライン１６０とポスト遅延ライン１７０との動作が中止される。その後には、第３及び第４シフトレジスタ２３０、２６０の制御に応じて、第１及び第２ファイン遅延部２４０、２５０の遅延時間が調整される。
【０１１９】
次に、第１及び第２ファイン遅延部２４０、２５０の遅延調整が完了した後、第１位相検出部２７０は、前記第１及び第２ファイン遅延部２４０、２５０の出力信号であるＦＩＮ＿ＣＬＫ１及びＦＩＮ＿ＣＬＫ２を比較して、これから補正イネーブル信号ＤＣＣ＿ＥＮをアクティブにして、遅延ライン制御部２００に出力する。前記補正イネーブル信号ＤＣＣ＿ＥＮに応じて、デューティーサイクル補正が行われると、遅延ライン制御部２００で選択された遅延ラインの回路が動作する。そして、デューティーサイクル補正以後、遅延補正を行う場合、立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとの混合信号により、比較動作が行われる。
【０１２０】
この時、図９Ａ及び図９Ｂと同様に、遅延ライン制御部２００は、第１及び第２ファイン遅延部２４０、２５０の補正動作が別に行われるように、イネーブル信号ＥＮを選択的に制御する。これにより、イネーブル信号ＥＮがアクティブか否かにより、ファイン遅延部２４０とファイン遅延部２５０とのうち、選択されたいずれかの遅延部のみが遅延補正動作を行うようにする。
【０１２１】
すなわち、遅延ライン制御部２００は、デューティーサイクル補正ＤＣＣ
のための補正イネーブル信号ＤＣＣ＿ＥＮがアクティブになった後、遅延補正情報を受け取る。この時、デューティーサイクル補正動作が行われると、第２位相比較器及びロック検出部１９０と第２遅延モデル部２２０との動作が中止され、第１位相比較器１４２の比較結果値である第１位相比較信号ＰＤ＿ＯＵＴと第２位相比較器の比較結果値である第２位相比較信号とに応じて、第１及び第２ファイン遅延部２４０、２５０のうち、選択されたいずれかの遅延部は、補正動作を行う。
【０１２２】
この時、図９Ｃに示されているように、立ち上がりクロックＲＣＬＫが立下りクロックＦＣＬＫを先行して、遅延量を増加させようとする場合、立ち上がりクロックＲＣＬＫのループを選択する。これに対し、立下りクロックＦＣＬＫが立ち上がりクロックＲＣＬＫを先行して、遅延量を減少させようとする場合、立下りクロックＦＣＬＫのループを選択する。また、立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとの位相関係が正確でない場合、立ち上がりクロックＲＣＬＫのループを優先選択して制御する。
【０１２３】
このように、遅延ライン制御部２００は、クロックの位相関係を考慮するため、外部電源の変化により立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫの立ち上がりエッジとが一致しない場合には、２クロックの立ち上がりエッジを互いに一致させる補正を行なうことにより、第１及び第２位相混合器３００、３１０の性能を最大に維持できる。
【０１２４】
本発明は、第１クロックバッファ及び第２クロックバッファ１１０、１１１を介して、外部クロックＥＣＬＫのデューティーエラーをそのまま反映する１つの立ち上がりクロックＲＣＬＫを生成し、この立ち上がりクロックＲＣＬＫと正反対のデューティーを有する立下りクロックＦＣＬＫを生成し、この立下りクロックＦＣＬＫの立ち上がりエッジを、外部クロックＥＣＬＫと正確に一致させる。これにより、２クロックＲＣＬＫ、ＦＣＬＫは、全て立ち上がりが外部クロックＥＣＬＫと同相を有し、立下りエッジは、外部クロックＥＣＬＫのデューティーエラーによって互いに異なる位相を有する。したがって、本発明では、正確に５０％のデューティーサイクルを有する内部クロックＤＬＬ＿ＣＬＫ１を生成するため、これら２クロックＲＣＬＫ、ＦＣＬＫの立ち下りエッジが有する位相の中間位相を取る。
【０１２５】
すなわち、本発明は、ジッタの発生を低減するため、正位上の立ち上がりクロックＲＣＬＫと反対位相の立下りクロックＦＣＬＫとの位相差を利用して、互いに排他的に補正し、２クロックの位相の差を常に第１及び第２ファイン遅延部２４０、２５０の遅延時間と同じ時間だけの差で維持させて、デューティーサイクル補正性能を最大に維持できるようにする。
【０１２６】
本発明の遅延ラインで発生するジッタが４０ｐｓであるとすれば、２遅延ラインで遅延時間をアップデートさせるタイミングを互いに異なるように制御して、ジッタパフォーマンスを２０ｐｓに低減できるようにする。
【図面の簡単な説明】
【０１２７】
【図１】従来の遅延固定ループに関する構成図である。
【図２】本発明に係る遅延固定ループに関する構成図である。
【図３】図２のプリ遅延ラインに関する詳細構成図である。
【図４】図３のコース遅延ラインに関する詳細回路図である。
【図５】図４のコース遅延ラインに関する動作タイミング図である。
【図６】図４のコース遅延ラインに関する動作タイミング図である。
【図７】図２の第１ファイン遅延部に関する詳細構成図である。
【図８】図７の第１ファイン遅延部に関する動作を説明するための図である。
【図９Ａ】図２の遅延ライン制御部に関する詳細回路図である。
【図９Ｂ】図２の遅延ライン制御部に関する詳細回路図である。
【図９Ｃ】図２の遅延ライン制御部に関する詳細回路図である。
【図１０】図２の第１位相比較器に関する詳細回路図である。
【図１１】図２の第１ロック検出部に関する構成図である。
【図１２】図２の第１ロック検出部に関する詳細回路図である。
【図１３】図２の第１クロック発生部に関するクロック波形図である。
【図１４Ａ】図２の第１位相混合器に関する詳細構成図である。
【図１４Ｂ】図２の第１位相混合器に関する詳細構成図である。
【図１４Ｃ】図２の第１位相混合器に関する詳細構成図である。
【図１４Ｄ】図２の第１位相混合器に関する詳細構成図である。
【図１５Ａ】図２の第１位相検出部に関する構成図及び波形図である。
【図１５Ｂ】図２の第１位相検出部に関する構成図及び波形図である。
【図１５Ｃ】図２の第１位相検出部に関する構成図及び波形図である。
【符号の説明】
【０１２８】
１００    クロック発生部
１０１    マルチプレックス部
１０２    位相比較部
１０３    第１遅延ライン部
１０４    第２遅延ライン部
１０５    位相制御部
２００    遅延ライン制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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