(57)【要約】【課題】    入力電圧と出力電圧とに応じて利得を制御可能なデジタル誤差増幅器を備え、帰還回路等に使用する高精度な抵抗やキャパシタを不要とすることで、ロジック回路内に内蔵可能なＤＣ−ＤＣコンバータの制御回路を提供すること。【解決手段】  ΣΔＡＤ変換器型誤差増幅器１０は、演算器２０、積分器２１、１ビット量子化器２２、Ｄ／Ａ変換器２３、第１カウンタ２４を備える。演算器２０は、出力電圧Ｖｏｕｔと平均出力電圧ＡＶとを差分した差分信号を出力する。積分器２１は、差分信号を積分した積分信号を出力する。１ビット量子化器２２は、積分信号に量子化処理を施して１ビットデジタル信号を出力する。Ｄ／Ａ変換器２３は、１ビットデジタル信号に応じてＤＡ変換を行う。デジタルＰＷＭ回路１１は、Ｄ／Ａ変換器２３のパルス密度に応じて、ＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定める。【選択図】  図１
2007068254.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路であって、
前記出力電圧と帰還信号とを差分した差分信号を出力する演算部と、
前記基準電圧が非反転入力に入力され前記差分信号が反転入力に入力される差電圧増幅器と、一端が前記差電圧増幅器の反転入力端子に接続され他端が前記差電圧増幅器の出力端子に接続されるキャパシタとを備え、前記差分信号を積分した積分信号を出力する積分部と、
前記積分信号に量子化処理を施して１ビットデジタル信号を出力する量子化部と、
入力される前記１ビットデジタル信号に応じて、前記入力電圧または接地電圧を前記帰還信号として前記演算部に出力する帰還部と、
前記量子化部のパルス密度に応じて前記ＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定めるＰＷＭ部と
を備えることを特徴とするスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路。
【請求項２】
前記演算部は、
前記出力電圧の入力端子と前記積分器の入力端子との間に接続される第１抵抗素子と、
前記Ｄ／Ａ部の出力端子と前記積分器の入力端子との間に接続される第２抵抗素子と
を備えることを特徴とする請求項１に記載のスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路。
【請求項３】
前記量子化部は、
前記積分信号と参照電圧との大小を比較するコンパレータと、
該コンパレータの出力とクロック信号とが入力され、該クロック信号に同期して前記コンパレータの出力信号を前記帰還部に出力するフリップフロップと
を備えることを特徴とする請求項１に記載のスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路。
【請求項４】
前記量子化部はクロック信号に応じて前記１ビットデジタル信号を出力し、
前記パルス密度は、前記ＤＣ−ＤＣコンバータの動作周期である動作周期クロックサイクル数に占める、前記積分器のハイレベル出力に応じた前記１ビットデジタル信号が出力される出力クロックサイクル数の割合であることを特徴とする請求項１に記載のスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路。
【請求項５】
前記ＰＷＭ部は、
前記積分器のハイレベル出力に応じた前記１ビットデジタル信号が出力される回数をカウントする第１カウンタと、
前記動作周期クロックサイクル数を繰り返しカウントする第２カウンタと、
前記第２カウンタのカウント数に応じて、前記動作周期ごとに前記第１カウンタのカウント数を取得するレジスタと、
前記第２カウンタのカウント数と前記レジスタに保持される前記第１カウンタのカウント数とを比較するカウント数比較器とを備え、
前記第２カウンタのカウント数が、前記第１カウンタのカウント数よりも小さい期間においては前記メインスイッチング素子に導通制御を行い、
前記第２カウンタのカウント数が、前記第１カウンタのカウント数以上である期間においては前記メインスイッチング素子に非導通制御を行うことを特徴とする請求項４に記載のスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路。
【請求項６】
請求項１に記載のＤＣ−ＤＣコンバータの制御回路と、
該ＤＣ−ＤＣコンバータの制御回路によりオンデューティが制御されるメインスイッチング素子および同期整流用スイッチング素子と、
チョークコイルと
を備えることを特徴とするスイッチングレギュレータ方式ＤＣ−ＤＣコンバータ。
【請求項７】
入力電圧から基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御方法であって、
前記出力電圧と帰還信号とを差分した差分信号を出力するステップと、
前記差分信号を積分した積分信号を出力するステップと、
前記積分信号に量子化処理を施して１ビットデジタル信号を出力するステップと、
入力される前記１ビットデジタル信号に応じて、前記入力電圧または接地電圧を前記帰還信号として出力するステップと、
前記帰還信号のパルス密度に応じて前記ＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定めるステップと
を備えることを特徴とするスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータの制御に関するものであり、特に、ロジック回路内に簡単に構成することが可能なＤＣ−ＤＣコンバータの制御回路およびその制御方法に関するものである。
【背景技術】
【０００２】
アナログ型誤差増幅器を備える同期整流型のスイッチング方式ＤＣ−ＤＣコンバータ制御用回路では、アナログ型誤差増幅器には帰還回路として抵抗やキャパシタ等が備えられている。このとき、ＤＣ−ＤＣコンバータの入力電圧の変動や、ＤＣ−ＤＣコンバータの出力電圧の可変制御が行われる場合においても、誤差増幅器ＥＲＡ１が発振を起こさない必要がある。よって、帰還回路の位相に余裕がある利得設定となるように、ＤＣ−ＤＣコンバータ回路の設計時の入出力電圧の関係から帰還回路の位相補償設計をする必要がある。すなわち、利得を静的に制御する必要があった。
【０００３】
尚、その他の関連技術として特許文献１、２が開示されている。
【０００４】
【特許文献１】特開平９−１５４２７５号公報
【特許文献２】特開平１０−３２３０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、予め帰還回路の位相に余裕がある利得設定を行おうとすると、設計マージンが狭くなるため、帰還回路や利得設定に使用する抵抗やキャパシタには高い精度が必要とされる。すると、これらの抵抗やキャパシタを半導体回路内に内蔵することができず、ＤＣ−ＤＣコンバータの制御回路をロジック回路内に内蔵することができない。その結果、任意の電源電圧で効率的に動作可能なＬＳＩを構成することができないため問題である。
【０００６】
また、アナログ回路設計やそれに伴う帰還回路の位相補償設計、誤差増幅器の利得補償設計を不要とするために、ＤＣ−ＤＣコンバータの制御部をデジタル化することが考えられる。しかしＤＣ−ＤＣコンバータの出力電圧と基準電圧との誤差増幅を単にデジタル化すると、入力電圧と出力電圧との関係を考慮するための利得設定が必要となる。すると、利得設定用のＤＳＰ処理回路などの大規模回路が必要となり、回路規模の増大や消費電流の増加等が発生するため問題である。
【０００７】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、入力電圧と出力電圧とに応じて利得を制御するという、いわゆる利得の動的制御を行うことができるデジタル誤差増幅器を備え、帰還回路や利得設定に使用する高精度な抵抗やキャパシタを不要とすることで、ロジック回路内に内蔵可能なＤＣ−ＤＣコンバータの制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明に係るスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路は、入力電圧から基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路であって、出力電圧と帰還信号とを差分した差分信号を出力する演算部と、基準電圧が非反転入力に入力され差分信号が反転入力に入力される差電圧増幅器と、一端が差電圧増幅器の反転入力端子に接続され他端が差電圧増幅器の出力端子に接続されるキャパシタとを備え、差分信号を積分した積分信号を出力する積分部と、積分信号に量子化処理を施して１ビットデジタル信号を出力する量子化部と、入力される１ビットデジタル信号に応じて、入力電圧または接地電圧を帰還信号として演算部に出力する帰還部と、量子化部のパルス密度に応じてＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定めるＰＷＭ部とを備えることを特徴とする。
【０００９】
演算部、積分部、量子化部、帰還部によって、いわゆるΣΔＡＤ変換器が構成される。そして本発明に係るΣΔＡＤ変換器では、ＤＣ−ＤＣコンバータの出力電圧がΣΔＡＤ変換器の演算部に入力され、ＤＣ−ＤＣコンバータの入力電圧が帰還部に入力され、ＤＣ−ＤＣコンバータの基準電圧が差電圧増幅器の非反転入力に入力される。
【００１０】
演算部は、出力電圧と帰還信号とを差分した差分信号を出力する。帰還信号は、後述する帰還部から出力されるアナログ信号である。差分を演算するには、電流または電圧の何れを用いても行うことができる。
【００１１】
積分部は、差電圧増幅器とキャパシタとを備える。差電圧増幅器の非反転入力にはＤＣ−ＤＣコンバータの基準電圧が入力され、反転入力には差分信号が入力される。キャパシタの一端は差電圧増幅器の反転入力端子に接続され、他端が差電圧増幅器の出力端子に接続される。積分部は、差分信号を積分した積分信号を出力する。
【００１２】
量子化部は、積分信号に量子化処理を施して１ビットデジタル信号を出力する。帰還部は、入力される１ビットデジタル信号に応じて、入力電圧または接地電圧を帰還信号として演算部に出力することで、ＤＡ変換を行う。例えば、ローレベル信号が入力される場合には入力電圧を出力し、ハイレベル信号が入力される場合には接地電圧を出力する構成を取ることができる。
【００１３】
ＰＷＭ部には、１ビットデジタル信号が入力される。そして量子化部のパルス密度（一定時間内に発生する’１’または’０’の信号パルス数）に応じて、ＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定める。
【００１４】
以上より、出力電圧と、帰還部から出力される平均出力電圧を演算部で演算した結果とが、共に基準電圧となるときに、帰還部に入力される１ビットデジタル信号のパルス密度をＡＤ変換結果とするΣΔＡＤ変換器ができる。そして当該ＡＤ変換器は、ＤＣ−ＤＣコンバータの出力電圧と基準電圧との差を増幅するデジタル誤差増幅器として作用する。そしてデジタル誤差増幅器から出力される誤差増幅結果であるデジタル値に応じて、ＰＷＭ部においてメインスイッチング素子のオンデューティ制御を行うことで、ＤＣ−ＤＣコンバータの出力電圧を基準電圧にレギュレートすることができる。
【００１５】
そして、デジタル誤差増幅器に用いる帰還部に、ＤＣ−ＤＣコンバータの入力電圧を使用することにより、入力電圧と出力電圧とに応じてデジタル誤差増幅器の利得を制御するという、いわゆる利得の動的制御を行うことができる。すなわちデジタル誤差増幅器では、基準電圧と出力電圧との関係だけでなく、基準電圧と入力電圧との関係をも考慮して、誤差増幅を行うことが可能とされる。よって、平衡状態時（出力電圧と帰還部の平均出力電圧とが等しく、演算部の入力信号レベル差がゼロのとき）の誤差増幅結果として、メインスイッチング素子のオンデューティの変化量だけを出力するのではなく、実際のオンデューティを出力することができる。
【００１６】
これにより、デジタル誤差増幅器では、入力電圧と出力電圧との関係で、差電圧増幅器の利得をあらかじめ決める必要をなくすことができる。すると、帰還回路や利得設定に使用する高精度な抵抗やキャパシタが不要となるため、本発明に係るＤＣ−ＤＣコンバータの制御回路をロジック回路内に内蔵することが可能となり、その結果、任意の電源電圧で効率的に動作可能なロジックＬＳＩを構成することが可能となる。
【００１７】
また、本発明に係るスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御方法は、入力電圧から基準電圧に応じた出力電圧を生成するスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御方法であって、出力電圧と帰還信号とを差分した差分信号を出力するステップと、差分信号を積分した積分信号を出力するステップと、積分信号に量子化処理を施して１ビットデジタル信号を出力するステップと、入力される１ビットデジタル信号に応じて、入力電圧または接地電圧を帰還信号として出力するステップと、帰還信号のパルス密度に応じてＤＣ−ＤＣコンバータのメインスイッチング素子のオンデューティを定めるステップとを備えることを特徴とする。
【００１８】
出力電圧と帰還信号とを差分した差分信号を出力するステップと、差分信号を積分した積分信号を出力するステップと、積分信号に量子化処理を施して１ビットデジタル信号を出力するステップと、入力電圧または接地電圧を帰還信号として出力するステップとにより、いわゆるΣΔＡＤ変換動作が行われる。当該ΣΔＡＤ変換動作により、ＤＣ−ＤＣコンバータの出力電圧と基準電圧との誤差増幅が行われる。そして誤差増幅結果である帰還信号のパルス密度に応じて、メインスイッチング素子のオンデューティ制御を行うことで、ＤＣ−ＤＣコンバータの出力電圧を基準電圧にレギュレートすることができる。
【発明の効果】
【００１９】
本発明によれば、スイッチングレギュレータ方式ＤＣ−ＤＣコンバータにおいて、ＤＣ−ＤＣコンバータの出力電圧と基準電圧との差を増幅するデジタル誤差増幅器としてΣΔＡＤ変換器を用い、ΣΔＡＤ変換器から出力される誤差増幅結果であるデジタル値に応じてメインスイッチング素子のオンデューティ制御を行うことで、ＤＣ−ＤＣコンバータの出力電圧を基準電圧にレギュレートすることができる。そして、デジタル誤差増幅器に用いる帰還部に、ＤＣ−ＤＣコンバータの入力電圧を使用することにより、入力電圧と出力電圧とに応じてデジタル誤差増幅器の利得を制御するという、いわゆる利得の動的制御を行うことができる。これにより、帰還回路や利得設定に使用する高精度な抵抗やキャパシタが不要となるため、ロジック回路内に内蔵可能なＤＣ−ＤＣコンバータの制御回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係るデジタル型誤差増幅器を備えるＤＣ−ＤＣコンバータの制御回路について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。まず図６において、アナログ型誤差増幅器を備える、同期整流型のスイッチング方式のＤＣ−ＤＣコンバータ１００を説明する。ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔは、制御部１０９の端子ＦＢ１に入力される。端子ＦＢ１と接地電圧Ｖｓｓとの間には、抵抗Ｒ１と抵抗Ｒ２とが直列接続され、出力電圧Ｖｏｕｔを分圧する。誤差増幅器ＥＲＡ１の非反転入力には基準電圧ｅ１が入力され、反転入力には出力電圧Ｖｏｕｔの分圧電圧が入力される。また誤差増幅器ＥＲＡ１の反転入力端子と出力端子との間には、帰還回路として抵抗Ｒ３とキャパシタＣ２が接続される。また、抵抗Ｒ３とキャパシタＣ２との直列インピーダンスを帰還抵抗Ｚとする。誤差増幅器ＥＲＡ１の出力電圧ＶＥは、ＰＷＭ比較器１１１の非反転入力に入力される。また、三角波発振器１１２の出力電圧ＶＣは、ＰＷＭ比較器１１１の反転入力に入力される。三角波発振器の出力電圧は１．０〜２．０（Ｖ）の間で可変とされる。ＰＷＭ比較器１１１の非反転出力は端子Ｑ１を介してメインスイッチングトランジスタＦＥＴ１のゲートに接続され、反転出力は端子＊Ｑ１を介して同期整流用スイッチングトランジスタＦＥＴ２のゲートに接続される。
【００２１】
動作を説明する。抵抗Ｒ１、Ｒ２により出力電圧Ｖｏｕｔを分圧し、その分圧電圧と基準電圧ｅ１との差を誤差増幅器ＥＲＡ１により増幅して、ＰＷＭ比較器１１１へと入力する。ＰＷＭ比較器１１１は、誤差増幅器ＥＲＡ１の出力電圧に比例したパルス幅のパルスを出力する。このとき一般に、出力電圧Ｖｏｕｔは下式（１）で与えられる。
Ｖｏｕｔ＝Ｔｏｎ／Ｔ×Ｖｉｎ  ・・・式（１）
ここで、時間ＴｏｎはメインスイッチングトランジスタＦＥＴ１が導通している時間、時間ＴｏｆｆはメインスイッチングトランジスタＦＥＴ１が非導通とされている時間である。また時間Ｔは時間Ｔｏｎと時間Ｔｏｆｆとを加えた時間であり、ＤＣ−ＤＣコンバータ１００の１動作周期の時間である。
【００２２】
このように、ＰＷＭ制御方式のＤＣ−ＤＣコンバータ１００では、メインスイッチングトランジスタＦＥＴ１の時間Ｔｏｎと時間Ｔｏｆｆとの比を制御することにより、出力電圧Ｖｏｕｔを基準電圧ｅ１にレギュレート制御することが可能となる。
【００２３】
ここで、帰還回路の設計の必要性を説明する。例えば、基準電圧ｅ１が入力電圧Ｖｉｎの１／２の電圧に設定されているときは、メインスイッチングトランジスタＦＥＴ１のオンデュ−ティが５０％である。よって平衡時において、誤差増幅器ＥＲＡ１の出力電圧ＶＥが、三角波発振器１１２の出力電圧ＶＣの１／２である１．５（Ｖ）になるように、抵抗Ｒ１、Ｒ２及び帰還抵抗Ｚのインピーダンスが決められる。同様に、基準電圧ｅ１が入力電圧Ｖｉｎの１／４の電圧に設定されているときは、メインスイッチングトランジスタＦＥＴ１のオンデュ−ティが２５％であるため、平衡時において出力電圧ＶＥが出力電圧ＶＣの１／４である１．２５（Ｖ）になるように、抵抗Ｒ１、Ｒ２及び帰還抵抗Ｚのインピーダンスが決められる。
【００２４】
このように、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係で、誤差増幅器ＥＲＡ１の利得を決める必要がある。このとき、ＤＣ−ＤＣコンバータ１００の設計時の入出力電圧の関係から利得設定を行い、入力電圧の変動や、出力電圧を可変制御しても誤差増幅器ＥＲＡ１が発振を起こさないように、予め帰還回路の位相に余裕がある利得設定をする必要があった。すなわち、利得を静的に制御する必要があった。すると帰還回路や利得設定に使用する抵抗Ｒ３やキャパシタＣ２に高精度なものを要求するため、抵抗Ｒ３やキャパシタＣ２を半導体回路に内蔵できなかった。
【００２５】
図１は、本発明に係るＤＣ−ＤＣコンバータ１の回路図である。ＤＣ−ＤＣコンバータ１は、パワー部８、制御部９を備える。制御部９は、ΣΔＡＤ変換器型誤差増幅器１０とデジタルＰＷＭ回路１１を備える。
【００２６】
パワー部８は、メインスイッチングトランジスタＦＥＴ１、同期整流用スイッチングトランジスタＦＥＴ２、チョークコイルＬ１、平滑コンデンサＣ１を備える。メインスイッチングトランジスタＦＥＴ１の入力端子に入力電圧Ｖｉｎが接続され、メインスイッチングトランジスタＦＥＴ１の出力端子にチョークコイルＬ１の入力端子が接続される。チョークコイルＬ１の出力端子と接地電圧Ｖｓｓとの間には、平滑コンデンサＣ１が備えられる。またチョークコイルＬ１の出力端子からは、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが出力される。またメインスイッチングトランジスタＦＥＴ１の制御端子には、制御部９の出力端子Ｑ１が接続される。同期整流用スイッチングトランジスタＦＥＴ２の入力端子はグランドに接地され、出力端子はチョークコイルＬ１の入力端子に接続される。また同期整流用スイッチングトランジスタＦＥＴ２の制御端子には、制御部９の出力端子＊Ｑ１が接続される。そしてＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔは、制御部９のＦＢ１端子に入力される。
【００２７】
制御部９は、ΣΔＡＤ変換器型誤差増幅器１０、デジタルＰＷＭ回路１１、発振器ＯＳＣを備える。ΣΔＡＤ変換器型誤差増幅器１０は、演算器２０、積分器２１、１ビット量子化器２２、Ｄ／Ａ変換器２３、第１カウンタ２４を備える。演算器２０には、出力電圧ＶｏｕｔとＤ／Ａ変換器２３の出力信号ＡＳ１とが入力される。演算器２０からは、演算結果として信号ＳＳが出力される。積分器２１には信号ＳＳおよび基準電圧ｅ１が入力され、出力電圧ＶＡが出力される。１ビット量子化器２２には出力電圧ＶＡおよび基準電圧ｅ１が入力され、信号ＤＳが出力される。Ｄ／Ａ変換器２３には信号ＤＳおよび入力電圧Ｖｉｎが入力される。
【００２８】
ΣΔＡＤ変換器型誤差増幅器１０の詳細回路を図２に説明する。演算器２０は、抵抗Ｒ１１、Ｒ１２を備える。抵抗Ｒ１２の入力端子はＤ／Ａ変換器２３の出力端子に接続される。抵抗Ｒ１１の入力端子は端子ＦＢ１に接続される。抵抗Ｒ１１とＲ１２の出力端子はノードＮ１で共通に接続された上で、演算増幅器ＡＭＰの反転入力端子およびキャパシタＣ１１の一端に接続される。
【００２９】
積分器２１は、演算増幅器ＡＭＰとキャパシタＣ１１とを備える。キャパシタＣ１１の他端は演算増幅器ＡＭＰの出力端子に接続される。演算増幅器ＡＭＰの非反転入力には基準電圧ｅ１が入力される。
【００３０】
１ビット量子化器２２は、電圧比較器ＣＯＭＰおよび第１フリップフロップＦＦ１を備える。電圧比較器ＣＯＭＰの非反転入力端子には演算増幅器ＡＭＰの出力電圧ＶＡが入力され、反転入力端子には基準電圧ｅ１が入力される。電圧比較器ＣＯＭＰの出力は、第１フリップフロップＦＦ１および第１カウンタ２４に入力される。第１フリップフロップＦＦ１の端子Ｄには電圧比較器ＣＯＭＰの出力端子が接続され、端子ＣＬＫには発振器ＯＳＣの出力端子が接続される。第１フリップフロップＦＦ１の反転出力端子＊Ｑは、Ｄ／Ａ変換器２３に接続される。第１フリップフロップＦＦ１は、クロック同期型のフリップフロップであり、電圧比較器ＣＯＭＰの出力をサンプリングし、サンプリング結果をクロック信号ＣＫに同期して出力する。
【００３１】
Ｄ／Ａ変換器２３は、ＰＭＯＳトランジスタであるトランジスタＳＷ１、およびＮＭＯＳトランジスタであるトランジスタＳＷ２を備える。トランジスタＳＷ１のソース端子は制御部９の端子ＩＮ１に接続され、入力電圧Ｖｉｎが入力される。トランジスタＳＷ２のソース端子は接地され、接地電圧Ｖｓｓが入力される。トランジスタＳＷ１、ＳＷ２のドレイン端子は共通接続された上で、演算器２０の抵抗Ｒ１２に接続される。トランジスタＳＷ１、ＳＷ２のゲートには、第１フリップフロップＦＦ１の反転出力端子＊Ｑが接続される。
【００３２】
Ｄ／Ａ変換器２３は、１ビット量子化器２２より出力される１／０のデジタルデータを、アナログ電圧に変換する１ビットのＤＡコンバータである。デジタル１が１ビット量子化器２２からＤ／Ａ変換器２３に入力されると、トランジスタＳＷ２が導通し、Ｄ／Ａ変換器２３はアナログ電圧０（Ｖ）を出力する。一方デジタル値０が１ビット量子化器２２から入力されると、トランジスタＳＷ１が導通し、Ｄ／Ａ変換器２３はアナログ電圧として入力電圧Ｖｉｎ（Ｖ）を出力する。これによりＤ／Ａ変換器２３は、１ビットのデジタル入力に対して、１クロック期間だけＶｉｎ（Ｖ）、又は０（Ｖ）を出力する動作を行う。
【００３３】
第１カウンタ２４の端子ＵＰには、電圧比較器ＣＯＭＰの出力端子が接続され、端子ＣＬＫには発振器ＯＳＣの出力端子が接続される。また端子ＲＴには、デジタルＰＷＭ回路１１から出力される信号ＡＳ２が入力される。ここで、ＤＣ−ＤＣコンバータ１の１動作周期の間に、発振器ＯＳＣから出力されるクロック信号ＣＫのクロックサイクル数を、所定クロックサイクル数ｎとする。所定クロックサイクル数ｎの値は、ＤＣ−ＤＣコンバータ１の１動作周期長および分解能に応じて定まる値である。第１カウンタ２４の端子ＲＴには、所定クロックサイクル数ｎ毎にハイレベルの信号ＡＳ２が入力される。
【００３４】
第１カウンタ２４は、クロック信号ＣＫに応じて、電圧比較器ＣＯＭＰの出力’１’の入力回数をカウントする。そして第１カウンタ２４のカウント回数は、所定クロックサイクル数ｎ毎に、ゼロにリセットされる。このとき、所定クロックサイクル数ｎのうち、’１’が入力されたクロック数を、カウント数ｍとする。後述するように、カウント数ｍは、ΣΔＡＤ変換器型誤差増幅器１０のＡＤ変換結果である。また所定クロックサイクル数ｎに対するカウント数ｍの割合（ｍ／ｎ）を、パルス密度ＰＤとする。そして、所定クロックサイクル数ｎの間にＤ／Ａ変換器２３から出力される平均出力電圧ＡＶは、パルス密度ＰＤに比例し、以下の式で表される。
ＡＶ＝Ｖｉｎ×ｍ／ｎ［Ｖ］  ・・・式（２）
【００３５】
デジタルＰＷＭ回路１１の詳細回路を図３に説明する。デジタルＰＷＭ回路１１は、レジスタ３１、比較器３２、第２カウンタ３３、アンド回路ＡＤ１およびＡＤ２、第２フリップフロップＦＦ２を備える。レジスタ３１の入力端子には第１カウンタ２４の出力端子が接続され、またロード端子Ｌにはアンド回路ＡＤ２の出力端子が接続される。第２カウンタ３３のクロック端子には、発振器ＯＳＣの出力端子が接続される。比較器３２のクロック端子には、発振器ＯＳＣの出力端子が接続される。また比較器３２には、レジスタ３１の出力信号ＲＳと、第２カウンタ３３の出力信号ＣＳ２とが入力される。アンド回路ＡＤ１には、比較器３２の出力信号ＯＳとクロック信号ＣＫとが入力され、信号ＡＳ１が出力される。アンド回路ＡＤ２には、第２カウンタ３３の出力信号ＺＳとクロック信号ＣＫとが入力され、信号ＡＳ２が出力される。信号ＡＳ２は、レジスタ３１のロード端子Ｌ、第２フリップフロップＦＦ２のセット端子Ｓ、第１カウンタ２４の端子ＲＴに入力される。第２フリップフロップＦＦ２のリセット端子Ｒには信号ＡＳ１が入力され、セット端子Ｓには信号ＡＳ２が入力される。第２フリップフロップＦＦ２の非反転出力端子Ｑ２は制御部９の端子Ｑ１（図１）に接続され、反転出力端子＊Ｑ２は制御部９の端子＊Ｑ１に接続される。
【００３６】
第２カウンタ３３は、クロック信号ＣＫに同期して０から（ｎ−１）までを数えるサイクリックカウンタである。レジスタ３１は、第１カウンタ２４から信号ＣＳ１として入力されるカウント数ｍを保持する。比較器３２は、レジスタ３１の出力信号ＲＳと第２カウンタ３３の出力信号ＣＳ２とを比較する。
【００３７】
ＤＣ−ＤＣコンバータ１の動作を説明する。図２の回路に於いて、まず、出力電圧Ｖｏｕｔが基準電圧ｅ１と等しくされている平衡状態を考える。平衡状態における、所定クロックサイクル数ｎの間に第１カウンタ２４にデジタル入力’１’が入力される回数を、カウント数ｍ１とする。このとき平衡状態におけるパルス密度ＰＤ１は、（ｍ１／ｎ）とされる。よって平衡状態において、所定クロックサイクル数ｎの間にＤ／Ａ変換器２３から出力される平均出力電圧ＡＶ１は、下式で表される。
ＡＶ１＝Ｖｉｎ×ｍ１／ｎ（Ｖ）  ・・・式（３）
そして平衡状態では、積分器２１の抵抗Ｒ１２に入力される平均出力電圧ＡＶ１と、抵抗Ｒ１１に入力される出力電圧Ｖｏｕｔとは、共に基準電圧ｅ１とされる。
【００３８】
次に、平衡状態から、出力電圧Ｖｏｕｔが電圧ΔＶ低下した状態へ遷移した場合を考える。端子ＦＢ１には、出力電圧Ｖｏｕｔ（＝ｅ１−ΔＶ）が印可され、入力抵抗Ｒ１１に電流が流れる。抵抗Ｒ１１を流れる電流は演算増幅器ＡＭＰの反転入力には流れないので、キャパシタＣ１１から抵抗Ｒ１１の方向に流れる。するとキャパシタＣ１１から電荷が引き抜かれ、ノードＮ１の電位が低下するため、演算増幅器ＡＭＰの出力電圧ＶＡが上昇する。よって、電圧比較器ＣＯＭＰの非反転入力端子に入力される出力電圧ＶＡが、参照電圧である基準電圧ｅ１よりも高くなるので、電圧比較器ＣＯＭＰは’１’を出力する。
【００３９】
電圧比較器ＣＯＭＰから出力されたハイレベル信号’１’は、第１フリップフロップＦＦ１の端子Ｄに入力される。よって第１フリップフロップＦＦ１の反転出力端子＊Ｑからは、電圧比較器ＣＯＭＰから出力される’１’に応じて、クロック信号ＣＫの１クロックサイクル周期だけ’０’が出力され、Ｄ／Ａ変換器２３に入力される。
【００４０】
Ｄ／Ａ変換器２３に’０’が入力されると、トランジスタＳＷ１が導通、トランジスタＳＷ２が非導通状態とされる。よってＤ／Ａ変換器２３からは、クロック信号ＣＫに応じて、入力電圧Ｖｉｎ（Ｖ）が出力される。Ｄ／Ａ変換器２３から出力された入力電圧Ｖｉｎは、演算器２０の抵抗Ｒ１２の入力端子に印可される。ＤＣ−ＤＣコンバータ１は降圧型であり、｜Ｖｉｎ｜≧Ｖｏｕｔの関係があるため、ノードＮ１から抵抗Ｒ１１を介して端子ＦＢ１へ流出する電流よりも、Ｄ／Ａ変換器２３から抵抗Ｒ１２を介してノードＮ１へ流入する電流量の方が大きくなる。よって積分器である演算増幅器ＡＭＰのキャパシタＣ１１に電流が流入する。
【００４１】
このようにして、第１フリップフロップＦＦ１の反転出力端子＊Ｑから１クロックサイクル周期の期間だけ’０’が出力されるたびに、キャパシタＣ１１に電流が流入する。そしてキャパシタＣ１１に十分な電荷が蓄積され、演算増幅器ＡＭＰの反転入力端子の電圧が基準電圧ｅ１より高くなると、演算増幅器ＡＭＰの出力電圧ＶＡが下降する。すると電圧比較器ＣＯＭＰにおいて、非反転入力に入力される出力電圧ＶＡが、参照電圧である基準電圧ｅ１よりも低くなるため、電圧比較器ＣＯＭＰが’０’を出力する。第１フリップフロップＦＦ１からＤ／Ａ変換器２３へは、電圧比較器ＣＯＭＰの出力’０’に応じて、クロック信号ＣＫの１クロックサイクル周期だけ’１’が出力される。するとＤ／Ａ変換器２３では、トランジスタＳＷ２が導通、トランジスタＳＷ１が非導通状態とされるため、Ｄ／Ａ変換器２３からは、アナログ電圧０（Ｖ）が出力される。その後は平衡状態とされ、マクロ状態でのキャパシタＣ１１に流れる電流が’０’となる。
【００４２】
ここで、出力電圧Ｖｏｕｔが電圧ΔＶ低下した状態における、第１カウンタ２４でのカウント数を、カウント数ｍ２とする。上述したようにカウント数ｍ２は、平衡状態におけるカウント数ｍ１から、差電圧ΔＶに応じたカウント数だけ大きくされる。またこのときのパルス密度をＰＤ２＝（ｍ２／ｎ）とすると、パルス密度ＰＤ２も、平衡状態におけるパルス密度ＰＤ１＝（ｍ１／ｎ）から、差電圧ΔＶに応じて大きくされる。また、所定クロックサイクル数ｎの間にＤ／Ａ変換器２３から出力される平均出力電圧ＡＶ２は、下式で表される。
ＡＶ２＝Ｖｉｎ×ｍ２／ｎ（Ｖ）  ・・・式（４）
よって式（３）（４）より、平均出力電圧ＡＶ２は、平均出力電圧ＡＶ１から差電圧ΔＶに応じた量だけ大きくされることが分かる。
【００４３】
カウント数ｍ２は、第１カウンタ２４からデジタルＰＷＭ回路１１のレジスタ３１（図３）へ、信号ＣＳ１として入力される。そしてデジタルＰＷＭ回路１１によって、カウント数ｍ２に応じてメインスイッチングトランジスタＦＥＴ１のオンデューティ を制御することにより、出力電圧Ｖｏｕｔを（基準電圧ｅ１―ΔＶ）から基準電圧ｅ１にレギュレートする動作が行われる。以下説明する。
【００４４】
図３は、図１におけるデジタルＰＷＭ回路１１の詳細を示す図である。第２カウンタ３３は、初期状態（カウント数が０である状態）においては、ハイレベルの出力信号ＺＳを出力する。アンド回路ＡＤ２は、ハイレベルの出力信号ＺＳが入力されると、クロック信号ＣＫに同期してハイレベルの信号ＡＳ２を出力する。第２フリップフロップＦＦ２は、ハイレベルの信号ＡＳ２がセット端子Ｓに入力されることに応じて、セット状態に移行し、ハイレベル信号を非反転出力端子Ｑ２から出力する。よってメインスイッチングトランジスタＦＥＴ１がオン状態にされる。またレジスタ３１は、ハイレベルの信号ＡＳ２がロード端子Ｌに入力されることに応じて、第１カウンタ２４から出力されるカウント数ｍ２を保持する。また同時に、第１カウンタ２４は、ハイレベルの信号ＡＳ２が端子ＲＴに入力されることに応じて、カウント数をゼロにリセットする。よって、第１カウンタ２４とレジスタ３１とにより、ＤＣ−ＤＣコンバータ１の１動作周期ごとに動作するシフトレジスタが構成される。
【００４５】
比較器３２は、レジスタ３１の出力信号ＲＳと、第２カウンタ３３の出力信号ＣＳ２とを比較する。サイクリックカウンタである第２カウンタ３３のカウント数（出力信号ＣＳ２）が、第１カウンタ２４のカウント数ｍ２（出力信号ＲＳ）よりも小さい期間中においては、比較器３２からはローレベルの出力信号ＯＳが出力される。するとアンド回路ＡＤ１の出力信号ＡＳ１はローレベルが維持されるため、第２フリップフロップＦＦ２はセット状態が維持される。よってクロック信号ＣＫに応じて、メインスイッチングトランジスタＦＥＴ１がオン制御され、チョークコイルＬ１にエネルギが蓄積される。
【００４６】
その後クロックが進み、第２カウンタ３３のカウント数（出力信号ＣＳ２）が、第１カウンタ２４のカウント数ｍ２（出力信号ＲＳ）以上の値とされると、比較器３２からはハイレベルの出力信号ＯＳが出力される。するとアンド回路ＡＤ１からは、ハイレベルのクロック信号ＣＫに応じてハイレベルの出力信号ＡＳ１が出力される。よって第２フリップフロップＦＦ２はリセットされ、ローレベル信号を非反転出力端子Ｑ２から出力する。よってメインスイッチングトランジスタＦＥＴ１はオフ状態にされ、同期整流用スイッチングトランジスタＦＥＴ２がクロック信号ＣＫに応じてオン制御されることにより、チョークコイルＬ１からはエネルギが放出される。そしてさらにクロックが進むと、サイクリックカウンタである第２カウンタ３３が初期状態（カウント数０）へ戻る。以後この動作が繰り返される。
【００４７】
以上の動作により、デジタルＰＷＭ回路１１は、所定クロックサイクル数ｎの間にカウント数ｍ２だけメインスイッチングトランジスタＦＥＴ１をオンにする。すなわちデジタルＰＷＭ回路１１は、パルス密度ＰＤ２（ｍ２／ｎ）に応じて、メインスイッチングトランジスタＦＥＴ１のオンデューティを定める動作を行う。
【００４８】
以上の動作により、出力電圧Ｖｏｕｔが基準電圧ｅ１から（基準電圧ｅ１−ΔＶ）へ低下すると、積分器２１では電圧ΔＶの誤差増幅が行われる。そして第１カウンタ２４のカウント数は、電圧ΔＶに応じて、カウント数ｍ１からｍ２へと増加する。よってメインスイッチングトランジスタＦＥＴ１のオンデューティは、電圧ΔＶに応じて、（ｍ１／ｎ）から（ｍ２／ｎ）へと上昇する。これにより、出力電圧Ｖｏｕｔは（基準電圧ｅ１―ΔＶ）から基準電圧ｅ１へ向かって上昇することで、レギュレート動作が行われる。
【００４９】
次に、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが基準電圧ｅ１へレギュレートされ、平衡状態に達した場合を考える。なお、ここでの平衡状態とは、実動作におけるマクロ状態での平衡である。マクロ状態での平衡とは、出力電圧Ｖｏｕｔの時間平均値と平均出力電圧ＡＶとが基準電圧ｅ１に等しくなっている状態であり、積分器２１のキャパシタＣ１１に流れる電流はゼロとなる。一方、ミクロ状態でみると、キャパシタＣ１１には毎クロックサイクル毎に電流が流入又は流出しているので、電圧比較器ＣＯＭＰはクロック信号ＣＫ毎に’１’又は’０’を出力している。
【００５０】
平衡状態においては、ΣΔＡＤ変換器型誤差増幅器１０に入力される出力電圧Ｖｏｕｔと平均出力電圧ＡＶとが等しいため、誤差がゼロである。この平衡状態において、所定クロックサイクル数ｎのうちに第１カウンタ２４に’１’が入力された回数を、カウント数ｍ１とする。このとき、平均出力電圧ＡＶは基準電圧ｅ１と等しいため、カウント数ｍ１は、下式（５）で表される。
ｍ１＝ｅ１×ｎ／Ｖｉｎ  ・・・式（５）
すなわちΣΔＡＤ変換器型誤差増幅器１０は、誤差がゼロの場合においても、式（５）で表される所定値のカウント数ｍ１を出力する特徴を有することが分かる。
【００５１】
カウント数ｍ１は、第１カウンタ２４を介してデジタルＰＷＭ回路１１へ入力される。デジタルＰＷＭ回路１１では、サイクリックカウンタである第２カウンタ３３のカウント数（出力信号ＣＳ２）が、第１カウンタ２４のカウント数ｍ１（出力信号ＲＳ）よりも小さい期間中においては、比較器３２からはローレベルの出力信号ＯＳが出力される。するとクロック信号ＣＫに応じて、メインスイッチングトランジスタＦＥＴ１がオン制御される。クロックが進んで、第２カウンタ３３のカウント数（出力信号ＣＳ２）が、第１カウンタ２４のカウント数ｍ２（出力信号ＲＳ）以上の値とされると、比較器３２からはハイレベルの出力信号ＯＳが出力される。するとアンド回路ＡＤ１からはハイレベルの出力信号ＡＳ１が出力され、第２フリップフロップＦＦ２はリセットされ、メインスイッチングトランジスタＦＥＴ１はオフ状態にされる。
【００５２】
以上の動作により、デジタルＰＷＭ回路１１は、所定クロックサイクル数ｎの間にカウント数ｍ１だけメインスイッチングトランジスタＦＥＴ１をオンにする。すなわちデジタルＰＷＭ回路１１は、パルス密度ＰＤ１（ｍ１／ｎ）に応じて、メインスイッチングトランジスタＦＥＴ１のオンデューティを定めることにより、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを基準電圧ｅ１に維持する動作を行う。
【００５３】
以上説明したように、本実施形態に係るＤＣ−ＤＣコンバータ１の制御回路によれば、積分器２１、１ビット量子化器２２、Ｄ／Ａ変換器２３により構成されるΣΔＡＤ変換器において、積分器２１の入力アナログ信号として出力電圧Ｖｏｕｔを入力し、演算増幅器ＡＭＰの参照電圧に基準電圧ｅ１を用い、Ｄ／Ａ変換器２３に入力電圧Ｖｉｎを入力する形態を採用する。これにより、端子ＦＢ１に入力される出力電圧Ｖｏｕｔと、Ｄ／Ａ変換器２３から出力される平均出力電圧ＡＶとの誤差増幅結果を、Ｄ／Ａ変換器２３に入力されるパルス密度（一定時間内に発生する’１’または’０’の信号パルス数）として出力するΣΔＡＤ変換器型誤差増幅器１０を構成することができる。そしてΣΔＡＤ変換器型誤差増幅器１０から出力される誤差増幅結果であるデジタル値に応じて、メインスイッチングトランジスタＦＥＴ１のオンデューティ制御を行うことで、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔを基準電圧ｅ１にレギュレートする。よってΣΔＡＤ変換器型誤差増幅器１０を用いて、入力電圧Ｖｉｎから基準電圧ｅ１に応じた出力電圧Ｖｏｕｔを生成するスイッチングレギュレータ方式ＤＣ−ＤＣコンバータの制御回路を構成することができる。
【００５４】
そして、ΣΔＡＤ変換器型誤差増幅器１０に用いるＤ／Ａ変換器２３の基準電圧として、ＤＣ−ＤＣコンバータの入力電圧Ｖｉｎを使用することにより、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとに応じてΣΔＡＤ変換器型誤差増幅器１０の利得を制御するという、いわゆる利得の動的制御を行うことができる。すなわちΣΔＡＤ変換器型誤差増幅器１０では、基準電圧ｅ１と出力電圧Ｖｏｕｔとの関係だけでなく、基準電圧ｅ１と入力電圧Ｖｉｎとの関係をも考慮して、誤差増幅を行うことが可能とされる。よって、平衡状態時（出力電圧ＶｏｕｔとＤ／Ａ変換器２３の平均出力電圧ＡＶとが等しく、積分器２１の入力信号レベル差がゼロのとき）の誤差増幅結果として、メインスイッチングトランジスタＦＥＴ１のオンデューティの変化量（（ｍ２−ｍ１）／ｎ）だけを出力するのではなく、実際のオンデューティ（ｍ１／ｎ）を出力することができる。
【００５５】
これにより、ΣΔＡＤ変換器型誤差増幅器１０では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係で、演算増幅器ＡＭＰの利得をあらかじめ決める必要をなくすことができる。よって、図６のＤＣ−ＤＣコンバータ１００におけるキャパシタＣ２や抵抗Ｒ３のような帰還回路を備える必要をなくすことができる。すると、帰還回路や利得設定に使用する高精度な抵抗やキャパシタが不要となるため、ＤＣ−ＤＣコンバータの制御回路をロジック回路内に内蔵することが可能となり、その結果、任意の電源電圧で効率的に動作可能なロジックＬＳＩを構成することが可能となる。
【００５６】
またデジタル誤差増幅器を構成するに当たり、従来のアナログ誤差増幅器で用いられていた帰還回路に相当する処理を行うための複雑な回路が不要となるため、ＤＣ−ＤＣコンバータ制御回路の縮小化を図ることが可能となり、コスト低減に寄与することができる。
【００５７】
また本発明に係るΣΔＡＤ変換器型誤差増幅器１０では、絶対的に高精度な抵抗やキャパシタを必要とする帰還回路や利得設定用回路を不要にすることができる。なお、演算器２０を構成する抵抗Ｒ１１とＲ１２は相対比精度が精度で有れば良く、絶対的な高精度は要求されない。またキャパシタＣ１１は電流の流れる方向を検出する素子であるので、精度は要求されない。これによりΣΔＡＤ変換器型誤差増幅器１０では、各構成素子にアナログ的な高い精度を必要とせずに、高精度なデジタル誤差増幅を行うことが可能であることが分かる。よって、ΣΔＡＤ変換器型誤差増幅器１０を備えるＤＣ−ＤＣコンバータ制御回路の製造歩留まりを向上させることができる。
【００５８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。図２の演算器２０では、抵抗Ｒ１１とＲ１２により加算回路を構成している。そして出力電圧ＶｏｕｔとＤ／Ａ変換器２３の平均出力電圧ＡＶとを、電圧−電流変換した上で演算処理を行っているが、この形態に限られない。例えば図４に示すスイッチド・キャパシタ型の演算器２０ａのように、抵抗Ｒ１１とＲ１２とに代えてキャパシタＣ１２を備えるとしてもよい。
【００５９】
演算器２０ａはスイッチＳＷ３とＳＷ４とを備える。スイッチＳＷ３は、端子Ｔ１およびＴ２とを備える。端子Ｔ１には出力電圧Ｖｏｕｔが入力され、端子Ｔ２には平均出力電圧ＡＶが入力される。スイッチＳＷ４は、端子Ｔ３およびＴ４とを備える。端子Ｔ３は演算増幅器ＡＭＰの非反転入力端子に接続され、端子Ｔ４は反転入力端子に接続される。そしてスイッチＳＷ３とＳＷ４とは、クロック信号ＣＫに応じて、端子Ｔ１とＴ３とを選択する状態と、端子Ｔ２とＴ４とを選択する状態とを交互に繰り返す。
【００６０】
端子Ｔ１とＴ３とが選択されている場合には、出力電圧Ｖｏｕｔと基準電圧ｅ１の差電圧がキャパシタＣ１２に蓄えられる。その後端子Ｔ２とＴ４とが選択されることにより、Ｄ／Ａ変換器２３の平均出力電圧ＡＶをキャパシタＣ１２に蓄えることで、加算器の動作を行わせる。キャパシタＣ１２の電圧はキャパシタＣ１１を介して積分器である演算増幅器ＡＭＰの出力を変化させる。以上説明した通り、スイッチド・キャパシタ型の演算器２０ａを用いることによっても本発明に係るΣΔＡＤ変換器型誤差増幅器１０を構成することができる。
【００６１】
また図５に、ＤＣ−ＤＣコンバータ起動時あるいは停止時の出力電圧ランプ傾斜制御が可能なΣΔＡＤ変換器型誤差増幅器１０ｂを示す。ΣΔＡＤ変換器型誤差増幅器１０ｂは、積分器２１ｂおよび１ビット量子化器２２ｂを備える。積分器２１ｂは、第一及び第二の非反転入力端子を有する演算増幅器ＡＭＰ１を備える。演算増幅器ＡＭＰ１の第一の非反転入力端子は、スイッチＳＷ５に接続されるとともに、外付け素子として接続されるキャパシタＣＳを介して接地される。スイッチＳＷ５は、キャパシタＣＳを端子Ｔ５、Ｔ６のいずれかに接続する。端子Ｔ５には、定電流Ｉを供給する電流源ＰＳが接続される。Ｔ６端子は、抵抗ＲＬを介して接地される。また第二の非反転入力端子には、基準電圧ｅ１が入力される。
【００６２】
演算増幅器ＡＭＰ１は、第一及び第二の非反転入力端子への入力電圧のうち、より低レベルの入力電圧と、反転入力端子の入力電圧との電位差に基づく出力電圧を出力する。
【００６３】
１ビット量子化器２２ｂは、第一及び第二の反転入力端子を有する電圧比較器ＣＯＭＰ１を備える。電圧比較器ＣＯＭＰ１の第一の反転入力端子は、スイッチＳＷ５およびキャパシタＣＳに接続される。また第二の反転入力端子には、基準電圧ｅ１が入力される。電圧比較器ＣＯＭＰ１は、第一及び第二の反転入力端子への入力電圧のうち、より低レベルの入力電圧と、反転入力端子の入力電圧とを比較する。その他の構成は、図２に示すΣΔＡＤ変換器型誤差増幅器１０と同様であるため、ここでは説明を省略する。
【００６４】
ΣΔＡＤ変換器型誤差増幅器１０ｂを搭載したＤＣ−ＤＣコンバータの起動時の動作を説明する。ＤＣ−ＤＣコンバータの起動に伴い、スイッチＳＷ５は、電流源ＰＳをキャパシタＣＳに接続する。すると、電流源ＰＳとキャパシタＣＳとの時定数により、キャパシタＣＳの出力電圧レベルが徐々に上昇する。するとキャパシタＣＳの出力電圧レベルが基準電圧ｅ１よりも低い間は、演算増幅器ＡＭＰ１は出力電圧ＶｏｕｔとキャパシタＣＳの出力電圧との比較に基づいて動作し、電圧比較器ＣＯＭＰ１は演算増幅器ＡＭＰ１の出力電圧ＶＡ１とキャパシタＣＳの出力電圧との比較に基づいて動作する。そして電圧比較器ＣＯＭＰ１は、非反転入力端子に入力される出力電圧ＶＡ１が、キャパシタＣＳの出力電圧よりも高くなる場合に、ハイレベル信号’１’を出力する。よって、キャパシタＣＳの出力電圧レベルの上昇に伴って、カウント数ｍおよびパルス密度ＰＤも除々に増加するため、メインスイッチングトランジスタＦＥＴ１のオンデューティもキャパシタＣＳの出力電圧レベルの上昇に伴って除々に高くなる。これにより、メインスイッチングトランジスタＦＥＴ１のオンデューティが格段に大きくされることはなく、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを可変制御できることが分かる。以上より、本発明に係るΣΔＡＤ変換器型誤差増幅器を用いる場合であっても、出力電圧ランプ傾斜制御を行うことができることが分かる。
【００６５】
なお、Ｄ／Ａ変換器２３は帰還部の一例、抵抗Ｒ１１は第１抵抗素子の一例、抵抗Ｒ１２は第２抵抗素子のそれぞれ一例である。
【図面の簡単な説明】
【００６６】
【図１】ＤＣ−ＤＣコンバータ１の回路図である。
【図２】ΣΔＡＤ変換器型誤差増幅器１０の回路図である。
【図３】デジタルＰＷＭ回路１１の回路図である。
【図４】スイッチド・キャパシタ型の演算器２０ａの回路図である。
【図５】ΣΔＡＤ変換器型誤差増幅器１０ｂの回路図である。
【図６】ＤＣ−ＤＣコンバータ１００の回路図である。
【符号の説明】
【００６７】
１  ＤＣ−ＤＣコンバータ
１  一方デジタル値
１０、１０ｂ  ΣΔＡＤ変換器型誤差増幅器
２０  演算器
２１、２１ｂ  積分器
２２、２２ｂ  １ビット量子化器
２３  Ｄ／Ａ変換器
２４  第１カウンタ
３１  レジスタ
３２  比較器
３３  第２カウンタ
ＡＭＰ、ＡＭＰ１  演算増幅器
ＡＶ、ＡＶ１、ＡＶ２  平均出力電圧
Ｃ１１  キャパシタ
ＣＫ  クロック信号
ＣＯＭＰ、ＣＯＭＰ１  電圧比較器
ＦＥＴ１  メインスイッチングトランジスタ
ＦＥＴ２  同期整流用スイッチングトランジスタ
ＦＦ１  第１フリップフロップ
ＦＦ２  第２フリップフロップ
ＰＤ、ＰＤ１、ＰＤ２  パルス密度
ｅ１  基準電圧
ｍ１、ｍ２  カウント数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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