(57)【要約】【課題】省電力モードへの移行を確実、かつ迅速に行うことができるマルチレイヤバス・システムを提供する。【解決手段】ＣＰＵ１ａからのモード設定情報によって、クロック制御部２０Ａから省電力モードを指定するモード指定信号ＭＯＤが出力されると、各調停部４０ａ〜４０ｃは、対応するバスマスタ１ａ〜１ｃに対して、バススレーブ２ａ，２ｂへのアクセスを禁止する応答信号ＲＥＳａ〜ＲＥＳＣを出力する。また、モード指定信号ＭＯＤで省電力モードが指定され、調停部４０ｃからアクセスを禁止する応答信号ＲＥＳｃが出力され、かつ監視部５０から各バススレーブ２ａ，２ｂが一定時間データ転送を行っていないことを示す終了信号ＯＶＲが出力されると、クロック制御部２０Ａからクロック生成部３０に、システムクロックＣＬＫの供給を停止させる制御信号ＣＯＮが出力される。【選択図】図１
2007219678.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置を含む複数のバスマスタと複数のバススレーブの間を複数の共通バスを使用して接続し、一時的にデータを保持する複数のバッファメモリを介してシステムクロックに同期してデータ転送を行うマルチレイヤバス・システムにおいて、
前記中央処理装置から与えられる省電力モードまたは通常動作モードを指定するモード設定情報を保持してモード設定信号を出力するレジスタと、
前記モード設定信号で省電力モードが指定されたときに、前記各バスマスタに対して前記バススレーブへのアクセスを禁止するための応答信号を出力する調停部と、
前記モード設定信号で省電力モードが指定されたときに、前記各バススレーブと前記バッファメモリの間のデータ転送の有無を監視し、データ転送が一定時間以上行われていないときに終了信号を出力する監視部と、
前記モード設定信号によって省電力モードが指定され、前記調停部から前記応答信号が出力され、かつ前記監視部から前記終了信号が出力されたときに、前記システムクロックの供給を停止させる制御信号を出力するクロック制御部とを、
備えたことを特徴とするマルチレイヤバス・システム。
【請求項２】
中央処理装置を含む複数のバスマスタと複数のバススレーブの間を複数の共通バスを使用して接続し、一時的にデータを保持するバッファメモリを介してシステムクロックに同期してデータ転送を行うマルチレイヤバス・システムにおいて、
前記中央処理装置から与えられる省電力モードまたは通常動作モードを指定するモード設定情報を保持してモード設定信号を出力するレジスタと、
前記モード設定信号で省電力モードが指定されたときに、前記各バスマスタに対して前記バススレーブへのアクセスを禁止するための応答信号を出力する調停部と、
前記モード設定信号で省電力モードが指定されたときに、前記各バッファメモリに転送用のデータが保持されているか否かを監視し、すべてのバッファメモリにデータが存在しないときに終了信号を出力する監視部と、
前記モード設定信号によって省電力モードが指定され、前記調停部から前記応答信号が出力され、かつ前記監視部から前記終了信号が出力されたときに、前記システムクロックの供給を停止させる制御信号を出力するクロック制御部とを、
備えたことを特徴とするマルチレイヤバス・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のバスマスタとバススレーブの間を、複数の共通バスを使用して接続するマルチレイヤバス・システムに関するものである。
【背景技術】
【０００２】
マルチレイヤバス・システムは、複数のバスマスタと複数のバススレーブの間を、複数の共通バスを使用して接続することにより、従来のシングルレイヤバスで生ずるようなバス競合を回避し、スループットの向上を図るものである。
【０００３】
図２は、従来のマルチレイヤバス・システムの構成図である。
このマルチレイヤバス・システムは、バスマスタ１ａ，１ｂ，１ｃとバススレーブ２ａ，２ｂの間を、マスタ側からの要求に応じて接続する接続マトリクス１０と、システムクロックＣＬＫを生成するクロック生成部３０と、このクロック生成部３０の動作を制御するクロック制御部２０を備えている。
【０００４】
接続マトリクス１０は、各バスマスタ１ａ〜１ｃが接続されるマスタポート１１ａ〜１１ｃを有しており、これらのマスタポート１１ａ〜１１ｃには、それぞれ書き込みアドレスや書き込みデータ等を一時的に保持するバッファ１２ａ〜１２ｃが接続されている。また、各バッファ１２ａ〜１２ｃには、そのバッファに保持された書き込みアドレスに従って、スレーブ側との接続を制御する接続制御部１３ａ〜１３ｃが接続されている。これらの接続制御部１３ａ〜１３ｃは、マルチレイヤを構成する複数の共通バス１４，１５，１６に接続されている。更に、この接続マトリクス１０は、各バススレーブ２ａ，２ｂが接続されるスレーブポート１９ａ，１９ｂを有しており、これらのスレーブポート１９ａ，１９ｂが共通バス１４〜１６に接続されている。
【０００５】
クロック制御部２０は、バスマスタの１つである中央処理装置（以下、「ＣＰＵ」という）１ａからの指示によって、システムクロックＣＬＫの動作・停止の制御信号ＣＯＮを出力するものである。また、クロック生成部３０は、制御信号ＣＯＮに従ってシステムクロックＣＬＫの各部への供給を制御するものである。
【０００６】
次に、動作を説明する。
このマルチレイヤバス・システムでは、各バスマスタ１ａ〜１ｃは常に独立して動作が可能なため、バスマスタ１ａ〜１ｃからそれぞれ出力されるバス要求信号ＢＲＱａ〜ＢＲＱｃは常に論理値“１”に設定され、これがそのまま応答信号ＲＥＳａ〜ＲＥＳｃとして折り返されるように接続されている。従って、例えばＣＰＵ１ａがバススレーブ２ａに対して書き込みアクセスを発行する場合、応答信号ＲＥＳａによって、常に共通バスが使用可能な状態であることが通知される。
【０００７】
次に、ＣＰＵ１ａは、データの書き込み先であるバススレーブ２ａのアドレスや書き込みデータ等を出力する。ＣＰＵ１ａから出力されたアドレスやデータは、マスタポート１１ａで受け取られ、バッファ１２ａに一旦書き込まれる。そして、マスタポート１１ａからＣＰＵ１ａに対して書き込み完了信号が返される。これにより、ＣＰＵ１ａは、次の処理が可能になる。
【０００８】
一方、接続マトリクス１０では、接続制御部１３ａがバッファ１２ａに保持された書き込みアドレスに従い、使用されていない共通バス１４〜１６を選択してスレーブポート１９ａとの接続を行い、このスレーブポート１９ａを介してバススレーブ２ａへ書き込みデータを転送する。
【０００９】
このように、バスマスタ１ａ〜１ｃは、バススレーブ２ａ，２ｂに対する書き込みアクセスが完了する前に、対応するマスタポート１１ａ〜１１ｃから書き込み完了信号が返されるので、次の動作を行うことが可能になり、アクセス速度の遅いバススレーブへのアクセスによる処理能力の低下を軽減させることができる。
【００１０】
ここで、ＣＰＵ１ａによる処理が終了して待機状態に移行する場合、ＣＰＵ１ａは、クロック制御部２０に対して、省電力モードを指定するモード設定情報（例えば、論理値“１”）を出力する。クロック制御部２０では、ＣＰＵ１ａから与えられたモード設定情報をレジスタに書き込み、このレジスタの値が制御信号ＣＯＮとして出力される。
【００１１】
クロック生成部３０では、クロック制御部２０から与えられる制御信号ＣＯＮが、例えば“１”になると、各部へ供給しているシステムクロックＣＬＫを停止する。これにより、システムクロックＣＬＫに同期して動作する各部の動作が停止し、省電力モードに移行する。
【００１２】
システムクロックＣＬＫが停止する際には、ＣＰＵ１ａはもとより、他のバスマスタ１ｂ，１ｃや、バススレーブ２ａ，２ｂもクロック停止可能な状態になっている必要がある。このため、省電力モードへの移行命令の前に、ソフトウエアによって各バスマスタ１ｂ，１ｃの動作を停止させるようにしている。更に、通常動作モードに復帰したときには、停止させていたバスマスタ１ｂ，１ｃの動作を、ソフトウエアによって再開させる処理を行っている。
【００１３】
【特許文献１】特開２００５−２５０８３３号公報
【非特許文献１】ＡＲＭ社「Multi-layer  AHB  Overview」（2001,2004)ARM  DVI  0045B
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のマルチレイヤバス・システムは、次のような２つの問題点があった。
【００１５】
第１の問題点は、省電力モードへの移行前と、通常動作モードへの復帰後に、ＣＰＵ１ａによるソフトウエア処理で、バスマスタ１ｂ，１ｃの動作を停止・再開させる必要があり、実際に停止または再開されるまでに時間が掛かることである。
【００１６】
第２の問題点は、バスマスタ１ａ〜１ｃの動作が停止しても、バッファ１２ａ〜１２ｃにデータが残っていることがあり、これらのバッファ１２ａ〜１２ｃのデータをバススレーブ２ａ，２ｂに転送している間に、システムクロックＣＬＫが停止してしまうおそれがあることである。
【００１７】
例えば、バススレーブ２ａが非同期のメモリコントローラで、外部に非同期のメモリを接続している場合、書き込み動作中にシステムクロックＣＬＫが停止すると、このメモリコントローラは、メモリに対するチップ選択信号を出力した状態で停止する可能性がある。スタティックＲＡＭやフラッシュメモリ等の一般的な非同期のメモリでは、チップ選択信号が与えられていないときは省電力モードとなっており、チップ選択信号が与えられると動作状態となって消費電力が大きくなる。このため、メモリが消費電力の大きな状態で停止し、全体としての消費電力がかえって増加してしまう場合がある。
【００１８】
本発明は、省電力モードへの移行を確実、かつ迅速に行うことができるマルチレイヤバス・システムを提供すること目的としている。
【課題を解決するための手段】
【００１９】
本発明は、ＣＰＵを含む複数のバスマスタと複数のバススレーブの間を複数の共通バスを使用して接続し、一時的にデータを保持する複数のバッファメモリを介してシステムクロックに同期してデータ転送を行うマルチレイヤバス・システムにおいて、前記ＣＰＵから与えられる省電力モードまたは通常動作モードを指定するモード設定情報を保持してモード設定信号を出力するレジスタと、前記モード設定信号で省電力モードが指定されたときに、前記各バスマスタに対して前記バススレーブへのアクセスを禁止するための応答信号を出力する調停部と、前記モード設定信号で省電力モードが指定されたときに、前記各バススレーブと前記バッファメモリの間のデータ転送の有無を監視し、データ転送が一定時間以上行われていないときに終了信号を出力する監視部と、前記モード設定信号によって省電力モードが指定され、前記調停部から前記応答信号が出力され、かつ前記監視部から前記終了信号が出力されたときに、前記システムクロックの供給を停止させる制御信号を出力するクロック制御部とを備えたことを特徴としている。
【発明の効果】
【００２０】
本発明では、ＣＰＵから与えられるモード設定情報によって省電力モードが指定されたときに、各バスマスタに対してバススレーブへのアクセスを禁止する応答信号を出力する調停部を有しているので、ソフトウエアによらず各バスマスタの処理を停止させることができる。また、省電力モードが指定され、アクセスを禁止する応答信号が出力され、更に監視部から各バススレーブが一定時間データ転送を行っていないことを示す終了信号が出力されたときに、システムクロックの供給を停止させるクロック制御部を有しているので、データ転送途中にシステムクロックが停止するおそれがない。従って、省電力モードへの移行を確実、かつ迅速に行うことができるという効果がある。
【発明を実施するための最良の形態】
【００２１】
転送データを一時的に保持するバッファメモリとして、バッファ内にデータが存在しないことを示すエンプティ信号を出力できる先入れ先出しバッファ（以下、「ＦＩＦＯ」という）を用いる場合には、監視部を、モード設定信号で省電力モードが指定されたときに、各ＦＩＦＯのエンプティ信号を監視し、すべてのＦＩＦＯにデータが存在しないときに終了信号を出力するように構成する。
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示すマルチレイヤバス・システムの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
このマルチレイヤバス・システムは、ＣＰＵを含む複数のバスマスタと複数のバススレーブの間を複数の共通バスを使用して接続し、一時的にデータを保持する複数のバッファメモリを介してシステムクロックに同期してデータ転送を行うもので、図２と同様に、バスマスタ１ａ，１ｂ，１ｃとバススレーブ２ａ，２ｂの間を、マスタ側からの要求に応じて接続する接続マトリクス１０と、システムクロックＣＬＫを生成するクロック生成部３０を備えている。
【００２５】
なお、各バスマスタ１ａ〜１ｃは、接続マトリクス１０に接続するときには、それぞれバス要求信号ＢＲＱａ〜ＢＲＱｃを出力し、これに対する応答信号ＲＥＳａ〜ＲＥＳｃによって接続許可を受けたときに、バスアクセスが可能となっている。但し、このマルチレイヤバス・システムのように、各バスマスタ１ａ〜１ｃが常に接続可能な数の共通バスを備えている場合には、これらのバスマスタ１ａ〜１ｃから出力するバス要求信号ＢＲＱａ〜ＢＲＱｃは常に論理値“１”に設定されている。
【００２６】
接続マトリクス１０は、各バスマスタ１ａ〜１ｃが接続されるマスタポート１１ａ〜１１ｃを有しており、これらのマスタポート１１ａ〜１１ｃには、それぞれ書き込みアドレスや書き込みデータ等を一時的に保持するバッファ１２ａ〜１２ｃが接続されている。また、各バッファ１２ａ〜１２ｃには、そのバッファに保持された書き込みアドレスに従ってスレーブ側との接続を制御する接続制御部１３ａ〜１３ｃが接続されている。そして、これらの接続制御部１３ａ〜１３ｃが、マルチレイヤを構成する複数の共通バス１４，１５，１６に接続されている。更に、この接続マトリクス１０は、各バススレーブ２ａ，２ｂが接続されるスレーブポート１９ａ，１９ｂを有しており、これらのスレーブポート１９ａ，１９ｂが共通バス１４〜１６に接続されている。
【００２７】
クロック生成部３０は、制御信号ＣＯＮに従ってシステムクロックＣＬＫの各部への供給を行うものである。
【００２８】
更に、このマルチレイヤバス・システムは、図２中のクロック制御部２０に代えて機能が若干異なるクロック制御部２０Ａが設けられると共に、各バスマスタ１ａ〜１ｃに対応する調停部４０ａ〜４０ｃと、バススレーブ２ａ，２ｂによるデータ転送状態を監視する監視部５０が追加されている。
【００２９】
図３は、図１中のクロック制御部２０Ａ、調停部４０ａ〜４０ｃ及び監視部５０の一例を示す回路図である。
【００３０】
クロック制御部２０Ａは、レジスタ（ＲＥＧ）２１と、３入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２２と、インバータ２３，２４で構成されている。レジスタ２１は、ＣＰＵ１ａから省電力モードまたは通常動作モードを指定するモード指定情報をシステムクロックＣＬＫに同期して保持する１ビットのレジスタである。レジスタ２１の出力信号は、ＮＡＮＤ２２に与えられると共に、インバータ２３で反転されてモード指定信号ＭＯＤとして出力される。ＮＡＮＤ２２には、更に、調停部４０ｃから出力される応答信号ＲＥＳｃがインバータ２４で反転して与えられると共に、監視部５０から出力される終了信号ＯＶＲが与えられている。そして、ＮＡＮＤ２２でこれらの論理積がとられ、制御信号ＣＯＮとしてクロック生成部３０に出力されるようになっている。
【００３１】
調停部４０ａ〜４０ｃは、いずれも同一の回路構成で、例えば調停部４０ａとして示したように、前段の回路から与えられる応答信号（この場合は、クロック制御部２０Ａのモード指定信号ＭＯＤ）と対応するバスマスタ１ａから与えられるバス要求信号ＢＲＱａの論理積をとる論理積ゲート（以下、「ＡＮＤ」という）４１と、このＡＮＤ４１の出力信号をシステムクロックＣＬＫに同期して保持するフリップフロップ（以下、「ＦＦ」という）４２で構成されている。そして、ＦＦ４２から応答信号ＲＥＳａが出力されるようになっている。調停部４０ａ〜４０ｃは縦続接続され、最終段の調停部４０ｃから出力される応答信号ＲＥＳｃは、対応するバスマスタ１ｃに与えられると共に、クロック制御部２０Ａに与えらえている。
【００３２】
監視部５０は、モード設定信号ＭＯＤで省電力モードが指定されたときに、各バススレーブ２ａ，２ｂとバッファ１２ａ〜１２ｃ間のデータ転送の有無を監視し、データ転送が一定時間以上行われていないときに終了信号ＯＶＲを出力するものである。この監視部５０は、バススレーブ２ａ側のバス上の信号である転送要求信号ＴＲＮａ（転送要求があるときは“０”、無いときは“１”の信号）と応答完了信号ＲＤＹａ（転送要求を受けたときに“０”となり、転送が完了したときに“１”となる信号）の論理積をとるＡＮＤ５１ａと、バススレーブ２ｂ側のバス上の信号である転送要求信号ＴＲＮｂと応答完了信号ＲＤＹｂの論理積をとるＡＮＤ５１ｂを有している。ＡＮＤ５１ａ，５１ｂの出力側は、システムクロックＣＬＫに同期して動作するＦＦ５２ａ，５２ｂの入力端子にそれぞれ接続され、これらのＦ５２ａ，５２ｂの出力信号が、３入力のＡＮＤ５３の２つの入力信号として与えられるようになっている。
【００３３】
ＡＮＤ５３の第３の入力側には、モード指定信号ＭＯＤがインバータ５４で反転されて与えられ、このＡＮＤ５３の出力側は、カウンタ５５のリセット端子Ｒに接続されている。カウンタ５５は、イネーブル端子Ｅに与えられる信号が“０”のときにシステムクロックＣＬＫをカウントするもので、カウント値が所定の値に達したときに、オーバーフロー端子ＯＦの出力信号が“１”となるものである。オーバーフロー端子ＯＦの出力信号は、イネーブル端子Ｅに与えられると共に、終了信号ＯＶＲとしてクロック制御部２０Ａに与えられている。なお、イネーブル端子Ｅに与えられる信号が“１”のときは、カウント動作は行われず、カウント値がそのまま保持されるようになっている。
【００３４】
次に、このマルチレイヤバス・システムの動作を、通常動作モードから省電力モードへの移行を中心に説明する。
【００３５】
通常動作モードでは、クロック制御部２０Ａのレジスタ２１には、論理値“０”のモード設定情報が設定されている。従って、クロック制御部２０Ａから出力される制御信号ＣＯＮとモード指定信号ＭＯＤは、論理値“１”となる。これにより、クロック生成部３０は、システムクロックＣＬＫを各部に供給する。
【００３６】
調停部４０ａでは、バスマスタ１ａから与えられるバス要求信号ＢＲＱａが常に“１”に設定されているので、応答信号ＲＥＳａは“１”である。応答信号ＲＥＳａは、バスマスタ１ａと調停部４０ｂに与えられているので、バスマスタ１ａはバスの使用が可能となっている。また、調停部４０ｂから出力される応答信号ＲＥＳｂも、同様に“１”であり、更に調停部４０ｃから出力される応答信号ＲＥＳｃも、“１”である。従って、バスマスタ１ａ〜１ｃは、すべてバスアクセスが可能な状態となっている。
【００３７】
監視部５０では、ＡＮＤ５３から出力されるイネーブル信号ＥＮが“０”となり、カウンタ５５のカウント値は０のままで、オーバーフローは発生しない。従って、終了信号ＯＶＲは“０”である。
【００３８】
次に、ＣＰＵ１ａによる処理が終了して待機状態に移行する場合、ＣＰＵ１ａは、クロック制御部２０Ａに対して、省電力モードを指定するモード設定情報（この場合は、“１”）を出力する。クロック制御部２０Ａでは、ＣＰＵ１ａから与えられたモード設定情報をレジスタ２１に書き込み、このレジスタ２１の出力信号は“１”となる。これにより、モード指定信号ＭＯＤは“０”となる。この時点では、調停部４０ｃから出力される応答信号ＲＥＳｃは“１”で、監視部５０から出力される終了信号ＯＶＲは“０”であるので、制御信号ＣＯＮは“１”となっており、クロック生成部３０からのシステムクロックＣＬＫの供給は継続されている。
【００３９】
調停部４０ａでは、モード指定信号ＭＯＤが“０”となったことにより、次のシステムクロックＣＬＫに同期して、応答信号ＲＥＳａが“０”に変化する。これにより、バスマスタ１ａによる新たなバスアクセスは禁止される。
【００４０】
また、調停部４０ｂでは、応答信号ＲＥＳａが“０”に変化したことにより、次のシステムクロックＣＬＫに同期して、応答信号ＲＥＳｂが“０”に変化する。これにより、バスマスタ１ｂによる新たなバスアクセスは禁止される。
【００４１】
更に、調停部４０ｃでは、応答信号ＲＥＳｂが“０”に変化したことにより、次のシステムクロックＣＬＫに同期して、応答信号ＲＥＳｃが“０”に変化する。これにより、バスマスタ１ｃによる新たなバスアクセスは禁止される。この応答信号ＲＥＳｃは、クロック制御部２０Ａに与えられる。
【００４２】
一方、監視部５０では、ＡＮＤ５１ａ，５１ｂからスレーブポート１９ａ，１９ｂの状態が出力される。これらのスレーブポート１９ａ，１９ｂがアイドル状態になると、ＡＮＤ５１ａ，５１ｂから出力される信号が“１”となる。また、インバータ５４の出力信号は“１”となっているので、ＡＮＤ５３から出力されるイネーブル信号ＥＮが“１”となる。これにより、カウンタ５５はリセット状態が解除され、カウントアップ動作が開始される。
【００４３】
もしも、監視部５０のカウンタ５５がカウント中に、スレーブポート１９ａ，１９ｂからバスアクセスが発行された場合は、イネーブル信号ＥＮが“０”となるので、このカウンタ５５のカウント値は０に初期化され、スレーブ側のバスがアイドル状態になってから再びカウント動作が行われる。
【００４４】
そして、カウント値が所定の値（例えば、１０）になると、オーバーフロー端子ＯＦから出力される信号が“１”となり、カウンタ５５のイネーブル端子Ｅに与えられると共に、終了信号ＯＶＲとしてクロック制御部２０Ａに出力される。これにより、クロック制御部２０Ａから出力される制御信号ＣＯＮは“０”となり、クロック生成部３０からのシステムクロックＣＬＫの供給は停止される。
【００４５】
以上のように、この実施例１のマルチレイヤバス・システムは、ＣＰＵ１ａから省電力モードを指定するモード設定情報が与えられたときに、順次、バスマスタ１ａ〜１ｃに対してバスアクセスを禁止する調停部４０ａ〜４０ｃと、バススレーブ２ａ，２ｂによるデータ転送が終了しているか否かを監視する監視部５０と、すべてのバスマスタ１ａ〜１ｃのアクセスが禁止され、かつバススレーブ２ａ，２ｂのデータ転送が終了したことが確認された時点で、システムクロックＣＬＫを停止させるための制御信号ＣＯＮを出力するクロック制御部２０Ａを有している。これにより、ソフトウエアによらず、省電力モードへの移行を確実、かつ迅速に行うことができるという利点がある。
【実施例２】
【００４６】
図４は、本発明の実施例２を示すマルチレイヤバス・システムの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
このマルチレイヤバス・システムは、図１中のバッファ１２ａ〜１２ｃに代えてＦＩＦＯ１７ａ〜１７ｃを設けると共に、監視部５０に代えてインバータ５６と４入力のＡＮＤ５７による監視部を設けたものである。
【００４８】
ＦＩＦＯ１７ａ〜１７ｂは、書き込んだ順番に読み出すことができるバッファメモリで、書き込まれているデータの状況、即ちバッファが満杯であるか空であるかの信号を出力することができるものである。各ＦＩＦＯ１７ａ〜１７ｂが空であるか否かを示すエンプティ信号ＥＭＰａ〜ＥＭＰｃが、ＡＮＤ５７の３つの入力信号として与えられるようになっている。更に、ＡＮＤ５７の第４の入力信号として、クロック制御部２０Ａから出力されるモード指定信号ＭＯＤが、インバータ５６で反転されて与えられるようになっている。その他の構成は、図１と同様である。
【００４９】
このマルチレイヤバス・システムでは、モード指定信号ＭＯＤで省電力モードが指定されたときに、調停部４０ａ〜４０ｂによって、バスマスタ１ａ〜１ｃに対するバスアクセスが禁止されることは、実施例１と同様である。
【００５０】
一方、バススレーブ２ａ，２ｂに対するバスアクセスの監視は、エンプティ信号ＥＭＰａ〜ＥＭＰｃに基づいて、ＦＩＦＯ１７ａ〜１７ｃが空になっているか否かによって判定される。従って、実施例１の監視部５０に比べて、バススレーブ２ａ，２ｂの状態を、より確実に判定することができるという利点がある。
【００５１】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  バスマスタ１ａ〜１ｃやバススレーブ２ａ，２ｂ、及び共通バス１４〜１６の数は、例示したものに限定されない。
（ｂ）  クロック制御部２０Ａ、調停部４０ａ〜４０ｃ、及び監視部５０の回路構成は、例示したものに限定されない。例えば、調停部４０ａ等において、ＡＮＤ４１を削除してモード指定信号ＭＯＤや応答信号ＲＥＳａ等を、ＦＦ４２に直接与えるように構成しても良い。
（ｃ）  調停部４０ａ〜４０ｃを縦続接続して、最終段の調停部４０ｃの応答信号ＲＥＳｃをクロック制御部２０Ａに戻すようにしているが、各調停部４０ａ〜４０ｃに並列にモード指定信号ＭＯＤを与え、これらの調停部４０ａ〜４０ｃの応答信号ＲＥＳａ〜ＲＥＳｃの論理積をクロック制御部２０Ａに戻すように構成しても良い。これにより、より高速に状態遷移を行うことができる。
（ｄ）  接続マトリクス１０，１０Ａは、書き込み用のバッファ１２やＦＩＦＯ１７を有しているが、読み出し用のバッファやＦＩＦＯに対しても同様に適用可能である。
（ｅ）  図３中のカウンタ５５は、カウント値が１０になったときにオーバーフローするようになっているが、この値はバススレーブ２ａ，２ｂへのデータ出力時間の最大値に設定する必要がある。通常、最大でも２０クロックでデータの出力は終了するので、１０〜２０に設定すれば良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１を示すマルチレイヤバス・システムの構成図である。
【図２】従来のマルチレイヤバス・システムの構成図である。
【図３】図１中のクロック制御部２０Ａ、調停部４０ａ〜４０ｃ及び監視部５０の一例を示す回路図である。
【図４】本発明の実施例２を示すマルチレイヤバス・システムの構成図である。
【符号の説明】
【００５３】
１ａ〜１ｃ    バスマスタ
２ａ，２ｂ    スレーブマスタ
１０    接続マトリクス
１１ａ〜１１ｃ    マスタポート
１２ａ〜１２ｃ    バッファ
１３ａ〜１３ｃ    接続制御部
１４〜１６    共通バス
１７ａ〜１７ｃ    ＦＩＦＯ
１９ａ，１９ｂ    スレーブポート
２０Ａ    クロック制御部
３０    クロック生成部
４０ａ〜４０ｃ    調停部
５０    監視部
【図１】
2007219678.tif 000003
【図２】
2007219678.tif 000004
【図３】
2007219678.tif 000005
【図４】
2007219678.tif 000006