(57)【要約】      （修正有）【課題】ノイズを低減させて誤動作の発生を抑制した容量性発光素子の駆動装置を提供する。【解決手段】第１スイッチング素子をオン状態に設定して電荷回収用のコンデンサに蓄積された電荷に伴う電流をコイルを介して駆動電極に供給することにより、容量性発光素子に印加すべき駆動パルスの立ち上がりエッジ部を生成し、駆動電極に流れた電流が０に推移したときに第３スイッチング素子をオン状態に切り替えて所定の高電圧を駆動電極に印加する。そして、第２スイッチング素子をオン状態に設定して駆動電極に寄生する負荷容量に蓄積されている電荷に伴う電流をコイルを介して電荷回収用のコンデンサに供給することにより駆動パルスの立ち下がりエッジ部を生成する。その後、駆動電極に流れた電流が０に推移したときに第４スイッチング素子をオン状態にして基準電圧を駆動電極に印加することにより、駆動パルスの立ち下がりエッジ部の生成動作を終了させる。【選択図】図８
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【特許請求の範囲】
【請求項１】
一端に基準電圧が印加されているコンデンサと前記コンデンサの他端にその一端が接続されたコイルとを含む電荷回収回路を介して入力映像信号に対応した画素データに応じた複数の駆動パルスを生成し、前記駆動パルスの各々を複数の駆動電極を介して容量性発光素子の各々に印加する容量性発光素子の駆動装置であって、
オン状態時において前記コンデンサに蓄積された電荷に伴う電流を前記コイルの他端を介して前記駆動電極の１に送出する第１スイッチング素子、及びオン状態時において前記容量性発光素子に蓄積された電荷に伴う電流を前記１の駆動電極を介して前記コイルの他端に送出する第２スイッチング素子を含む電荷回収スイッチと、
オン状態時において所定の高電圧を前記駆動電極の１に印加する第３スイッチング素子、及びオン状態時において前記基準電圧を前記１の駆動電極に印加する第４スイッチング素子を含む出力バッファと、
前記第１スイッチング素子がオン状態時に流れる電流が０に推移したことを検出した場合に第１検出信号を発生し、前記第２スイッチング素子がオン状態時に流れる電流が０に推移したことを検出した場合に第２検出信号を発生する電流検出手段と、
前記第１検出信号に応じて前記第３スイッチング素子をオン状態に設定し、前記第２検出信号に応じて前記第４スイッチング素子をオン状態に設定するスイッチング状態設定手段と、を前記駆動電極各々毎に備えたことを特徴とする容量性発光素子の駆動装置。
【請求項２】
前記駆動電極毎に前記画素データの値が変化したか否かを検出し、その値が変化した画素データに対応した前記駆動電極に設けられている前記電荷回収スイッチにおける前記第１又は第２スイッチング素子の内の一方を所定期間に亘りオン状態に設定する駆動制御手段を更に備えたことを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項３】
前記電荷回収スイッチと前記出力バッファとが１チップにて半導体集積装置化されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項４】
前記電荷回収スイッチ内において前記第１及び第２スイッチング素子は前記駆動電極と前記コイルの他端との間に直列接続されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項５】
前記駆動電極各々の内の１の駆動電極に対応した前記出力バッファにおける前記第３スイッチング素子と、他の駆動電極に対応した前記出力バッファにおける前記第３スイッチング素子とが互いに異なるタイミングでオン状態に設定されることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項６】
前記駆動電極各々の内の１の駆動電極に対応した前記出力バッファにおける前記第４スイッチング素子と、他の駆動電極に対応した前記出力バッファにおける前記第４スイッチング素子とが互いに異なるタイミングでオン状態に設定されることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項７】
前記第１又は第２スイッチング素子が所定期間に亘りオン状態に設定されている間に、前記第３又は第４スイッチング素子がオフ状態からオン状態に切り替わることを特徴とする請求項２記載の容量性発光素子の駆動装置。
【請求項８】
前記第１及び第２スイッチング素子の各々はＭＯＳ構造のトランジスタからなることを特徴とする請求項１又は４記載の容量性発光素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子の駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、かかる表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図２参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、互いに隣接する一対の行電極Ｘ及びＹにて画面の１表示ラインを為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う放電セルが形成されている。
【０００５】
行電極駆動回路３０は、壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成してＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、全放電セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成して上記行電極Ｘ１〜Ｘｎに印加する。
【０００６】
列電極駆動回路２００は、ＰＤＰ１０の第１列〜第ｍ列各々に対応したｍ個の画素データパルスを生成し、夫々ＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。この際、上記走査パルスの印加された行電極Ｙに属する放電セルの各々が画素データパルスに応じて選択的に放電する。つまり、走査パルスが印加され且つ高電圧の画素データパルスが印加された放電セルにはアドレス放電が生起される。一方、走査パルスが印加されたものの低電圧の画素データパルスが印加された放電セルには上記の如きアドレス放電は生起されない。かかるアドレス放電の有無によって、各放電セルは壁電荷の存在しない状態又は壁電荷の残留する状態のいずれか一方に設定される。そして、上記行電極駆動回路３０及び４０によって維持パルスが印加される度に、電荷の残留する放電セルのみが放電発光する。
【０００７】
図２は、上記列電極駆動回路２００の内部構成を示す図である（例えば、特許文献１の図３参照)。
【０００８】
図２に示すように、列電極駆動回路２００は、電荷回収回路２１０と、画素データパルス発生回路２２０から構成される。画素データパルス発生回路２２０は、ＰＤＰ１０の列電極Ｚ1〜Ｚm各々に対応したｍ個の出力バッファＢ1〜Ｂmと、ｍ個の電荷回収スイッチＤＳ1〜ＤＳmと、外部端子としての充放電端子ＴＭを備える。
【０００９】
駆動制御回路５０は、入力映像信号を各画素毎の画素データビットＤＢに変換し、各列毎にその列に属する第１〜第ｎ表示ライン各々に対応した画素データビットＤＢによる系列中において論理レベル０から１又は１から０への推移が為されたか否かを判定する。
【００１０】
ここで、画素データビットＤＢが論理レベル０から１へと推移したと判定された場合、駆動制御回路５０は、その画素データビットＤＢに対応した列に属する出力バッファＢ及び電荷回収スイッチＤＳ各々に、図３のスイッチングシーケンスＳＬＨにて示されるスイッチング信号ＳＷＨ、ＳＷＬ、ＳＷＵ、及びＳＷＤを供給する。つまり、先ず、駆動制御回路５０は、出力バッファＢのトランジスタＱＰ及びＱＮを共にオフ状態に設定させるべく、論理レベル１のスイッチング信号ＳＷＨ及び論理レベル０のスイッチング信号ＳＷＬを出力バッファＢに供給する。更に、この間、駆動制御回路５０は、電荷回収スイッチＤＳのトランジスタＱＵをオフ状態、ＱＤをオン状態に設定させるべく、論理レベル０のスイッチング信号ＳＷＵ及び論理レベル１のスイッチング信号ＳＷＤを電荷回収スイッチＤＳに供給する。すなわち、駆動制御回路５０は、トランジスタＱＵ及びＱＤの内のＱＵのみをオフ状態からオン状態に切り替えるべく、スイッチング信号ＳＷＵを論理レベル１から論理レベル０に変えるのである。これにより、電荷回収回路２１０のコンデンサＣ１に蓄積されていた電荷に伴う電流が、コイルＬ、トランジスタＱＤのドレイン・ソース間に寄生する寄生ダイオードＤ１、トランジスタＱＵを介して列電極Ｚに流れ込み、列電極Ｚに寄生する負荷容量Ｃ０が充電される。この間、コイルＬ及び負荷容量Ｃ０による共振作用により、図３に示す如く列電極Ｚ上の電圧が徐々に上昇する。かかる電圧上昇区間が画素データパルスの立ち上がりエッジ部となる。そして、上記の如くトランジスタＱＵをオフ状態からオン状態に切り替えてから図３に示す如き所定期間ＴＰの経過後、駆動制御回路５０は、出力バッファＢのトランジスタＱＰをオフ状態からオン状態に切り替えるべく、論理レベル０のスイッチング信号ＳＷＨを出力バッファＢに供給する。これにより、電源電圧Ｖａが直接、列電極Ｚに印加され、この電源電圧Ｖａが画素データパルスのピーク電圧値となる。
【００１１】
一方、画素データビットＤＢが論理レベル１から０へと推移したと判定された場合、駆動制御回路５０は、その画素データビットＤＢに対応した列に属する出力バッファＢ及び電荷回収スイッチＤＳ各々に、図３のスイッチングシーケンスＳＨＬにて示されるスイッチング信号ＳＷＨ、ＳＷＬ、ＳＷＵ、及びＳＷＤを供給する。つまり、先ず、駆動制御回路５０は、出力バッファＢのトランジスタＱＰをオン状態からオフ状態に切り替えるべくスイッチング信号ＳＷＨを論理レベル０から論理レベル１に変更すると共に、電荷回収スイッチＤＳのトランジスタＱＤをオフ状態からオン状態に切り替えるべくスイッチング信号ＳＷＤを論理レベル１から論理レベル０に変更する。これにより、ＰＤＰ１０の負荷容量Ｃ０に蓄積されていた電荷に伴う電流が列電極Ｚ、トランジスタＱＵのドレイン・ソース間に寄生する寄生ダイオードＤ２、トランジスタＱＤ、充放電端子ＴＭ、及びコイルＬを介してコンデンサＣ１に流れ込み、このコンデンサＣ１が充電される。従って、この間、コイルＬ及び負荷容量Ｃ０による共振作用により、図３に示す如く、列電極Ｚ上の電圧が徐々に下降する。この電圧の下降区間が画素データパルスの立ち下がりエッジ部となる。そして、上述した如く電荷回収スイッチＤＳのトランジスタＱＤをオフ状態からオン状態に切り替えてから図３に示す如き所定期間ＴＰの経過後、駆動制御回路５０は、出力バッファＢのトランジスタＱＮをオフ状態からオン状態に切り替えるべく、論理レベル０のスイッチング信号ＳＷＬを論理レベル１に変更する。これにより、列電極Ｚが接地され、この列電極Ｚは接地電位（０ボルト）に設定される。
【００１２】
以上の如く、図２に示される列電極駆動回路２００は、ＰＤＰ１０の列電極Ｚに寄生する負荷容量に蓄積された電荷をコイルＬを介してコンデンサＣ１に回収し、これを再びＰＤＰ１０の列電極Ｚに送出する際の共振動作により、画素データパルスの立ち上がりエッジ部及び立ち下がりエッジ部を生成している。よって、上記負荷容量に蓄積された電荷量が少ない場合には多い場合に比して、上記の如き立ち上がりエッジ部にてその電圧が０ボルトから電源電圧Ｖa近傍の所定電圧に推移するまでの期間が長くなる。そこで、ＰＤＰ１０の負荷容量に蓄積される電荷量が最も少ない場合を想定して、各列電極Ｚに印加すべき画素データパルスの立ち上がり又は立ち下がりエッジ部の期間、つまり図３に示す如き所定期間ＴＰを比較的長めに設定していた。よって、画素データパルスのエッジ部に費やされる期間が長くなる分だけ、ピーク電圧としての電源電圧Ｖａが列電極Ｚに印加されるパルスピーク期間が短くなるので、アドレス放電を確実に生起させる際のマージンが低下し、誤放電の可能性が高くなるという問題が生じた。
【００１３】
又、上述したように、画素データパルスの立上がりエッジ部の期間を全列電極共通の所定期間ＴＰとしている為、立上がりエッジ部の終了後、複数の列電極において同時に画素データパルスのパルスピーク期間への移行が為される。よって、複数のトランジスタＱＰが同時にオフ状態からオン状態へと切り替わり、列電極各々に同時に電流が流れ込むことになる。この際、一時点において同時に大電流が流れることに伴い、ノイズが発生するという問題が生じた。
【特許文献１】特開２００５−１２１８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、かかる問題を解決すべく為されたものであり、ノイズの発生及び誤放電を防止することができる容量性発光素子の駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
請求項１記載による容量性発光素子の駆動装置は、一端に基準電圧が印加されているコンデンサと前記コンデンサの他端にその一端が接続されたコイルとを含む電荷回収回路を介して入力映像信号に対応した画素データに応じた複数の駆動パルスを生成し、前記駆動パルスの各々を複数の駆動電極を介して容量性発光素子の各々に印加する容量性発光素子の駆動装置であって、オン状態時において前記コンデンサに蓄積された電荷に伴う電流を前記コイルの他端を介して前記駆動電極の１に送出する第１スイッチング素子、及びオン状態時において前記容量性発光素子に蓄積された電荷に伴う電流を前記１の駆動電極を介して前記コイルの他端に送出する第２スイッチング素子を含む電荷回収スイッチと、オン状態時において所定の高電圧を前記駆動電極の１に印加する第３スイッチング素子、及びオン状態時において前記基準電圧を前記１の駆動電極に印加する第４スイッチング素子を含む出力バッファと、前記第１スイッチング素子がオン状態時に流れる電流が０に推移したことを検出した場合に第１検出信号を発生し、前記第２スイッチング素子がオン状態時に流れる電流が０に推移したことを検出した場合に第２検出信号を発生する電流検出手段と、前記第１検出信号に応じて前記第３スイッチング素子をオン状態に設定し、前記第２検出信号に応じて前記第４スイッチング素子をオン状態に設定するスイッチング状態設定手段と、を前記駆動電極各々毎に備える。
【発明を実施するための最良の形態】
【００１６】
本発明においては、第１スイッチング素子（ＱＵ）をオン状態に設定して電荷回収用のコンデンサ（Ｃ１）に蓄積された電荷に伴う電流をコイル（Ｌ）を介して駆動電極（列電極Ｚ）に供給することにより、駆動パルス（画素データパルス）の立ち上がりエッジ部を生成する。その後、駆動電極に流れた電流が０に推移したときに第３スイッチング素子（ＱＰ）をオン状態に切り替えて所定の高電圧（Ｖa）を駆動電極に印加することにより、駆動パルスの立ち上がりエッジ部の生成を終了してパルスピーク部の生成に移行する。そして、第２スイッチング素子（ＱＤ）をオン状態に切り替えて駆動電極に寄生する負荷容量に蓄積されている電荷に伴う電流をコイル（Ｌ）を介して電荷回収用のコンデンサ（Ｃ１）に供給することにより駆動パルスの立ち下がりエッジ部を生成する。その後、駆動電極に流れた電流が０に推移したときに第４スイッチング素子（ＱＮ）をオン状態にして基準電圧（接地電位）を駆動電極に印加することにより、駆動パルスの立ち下がりエッジ部を終了させる。かかる駆動によれば、駆動パルスのエッジ期間（立ち上がり又は立ち下がりエッジ期間）は、負荷容量に蓄積される電荷が最小となる場合を想定してそのエッジ期間を一律に所定期間とした場合に比して短くなる。よって、エッジ期間が短くなった分だけパルスピーク期間が長くなるので、放電を確実に生起させる際のマージンが高くなり誤放電を抑制させることが可能となる。更に、各駆動電極に印加される駆動パルス各々において、そのエッジ期間からパルスピーク期間への切り替えタイミングが必ずしも同一となるわけではないので、一時点において同時に流れる電流量が少なくなる。よって、一時点において大電流が集中することによって発生するノイズが抑制される。
【実施例】
【００１７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１８】
図４は、容量性発光素子としてプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【００１９】
図４において、プラズマディスプレイパネルとしてのＰＤＰ１０は、２次元表示画面の縦方向（垂直方向）に夫々伸長している列電極Ｚ１〜Ｚｍと、横方向（水平方向）に夫々伸長している行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎとを備える。尚、行電極Ｘ及びＹは、図４に示す如く夫々Ｘ及びＹ交互に配置されており、互いに隣接する一対の行電極Ｘ及びＹにてＰＤＰ１０の１表示ラインを担う。すなわち、ＰＤＰ１０は、行電極Ｘ１及びＹ１からなる第１表示ライン、行電極Ｘ2及びＹ2からなる第２表示ライン、・・・、行電極Ｘn及びＹnからなる第ｎ表示ラインを備えるのである。ＰＤＰ１０の列電極Ｚ１〜Ｚｍと、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎとの間には放電ガスが封入された放電空間が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した容量性発光素子としての画素セルが形成される構造となっている。
【００２０】
行電極駆動回路３０は、駆動制御回路５００から供給された駆動制御信号に応じて、各種駆動パルス（後述する）を生成してＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。行電極駆動回路４０は、駆動制御回路５００から供給された駆動制御信号に応じて、各種駆動パルス（後述する）を生成してＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。
【００２１】
駆動制御回路５００は、図５に示す如きサブフィールド法に基づく発光駆動シーケンスに従って、単位表示期間（１フィールド又は１フレーム表示期間）毎に、Ｎ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々においてアドレス行程Ｗ及びサスティン行程Ｉを夫々実行する。又、駆動制御回路５００は、先頭のサブフィールドＳＦ１において、上記アドレス行程Ｗに先立ち、リセット行程Ｒを実行する。この際、駆動制御回路５００による上記リセット行程Ｒの実行により、行電極駆動回路３０及び４０は、全画素セルの状態を初期化するリセットパルスを全ての行電極Ｘ及びＹに同時に印加する。又、駆動制御回路５００による上記サスティン行程Ｉの実行により、行電極駆動回路３０及び４０は、点灯モード状態の画素セルのみをサスティン放電させるべきサスティンパルスを、全ての行電極Ｘ及びＹに交互に繰り返し印加する。
【００２２】
更に、駆動制御回路５００による上記アドレス行程Ｗの実行により、行電極駆動回路４０は、画素データの書込対象となる表示ラインを順次択一的に選択すべき走査パルスを、行電極Ｙ1,Ｙ2,Ｙ3,・・・,Ｙn-1,Ｙn各々に順次印加して行く。この間、駆動制御回路５００は、先ず、入力映像信号に基づき、各サブフィールドＳＦのアドレス行程Ｗ毎に、画素セルの各々を点灯モード及び消灯モードの内のいずれの状態に設定するのかを示す画素データビットＤＢを生成する。次に、駆動制御回路５００は、列電極Ｚ1〜Ｚm各々に対応した画素データビットＤＢ1〜ＤＢm各々に対して、論理レベル０から１への推移、並びに論理レベル１から０への推移を夫々検出する。この際、駆動制御回路５００は、画素データビットＤＢの論理レベルが０から１に推移したことを検出した時に限り、図６に示す如く所定期間ＴＣに亘り論理レベル０となる立上エッジ検出信号ＵＰを生成する。又、駆動制御回路５００は、画素データビットＤＢの論理レベルが１から０に推移したことを検出した時に限り、図６に示す如く所定期間ＴＣに亘り論理レベル０となる立下エッジ検出信号ＤＷを生成する。そして、駆動制御回路５００は、画素データビットＤＢ1〜ＤＢm各々に対応した立上エッジ検出信号ＵＰ1〜ＵＰmと、立下エッジ検出信号ＤＷ1〜ＤＷmとを列電極駆動回路３００に供給する。
【００２３】
列電極駆動回路３００は、立上エッジ検出信号ＵＰ1〜ＵＰm及び立下エッジ検出信号ＤＷ1〜ＤＷmに応じて、上記画素データビットＤＢ1〜ＤＢmに夫々対応した電圧を有するｍ個の画素データパルスを発生し、これらを上記走査パルスの印加タイミングに同期して列電極Ｚ1〜Ｚmに夫々印加する。かかる動作により、アドレス行程Ｗでは、走査パルスが印加され且つ高電圧の画素データパルスが印加された画素セルにはアドレス放電が生起される。一方、走査パルスが印加されたものの低電圧の画素データパルスが印加された画素セルには上記の如きアドレス放電は生起されない。この際、上記の如きアドレス放電の有無によって、各画素セルは壁電荷の存在しない消灯モードの状態、及び壁電荷が残留する点灯モードの状態のいずれか一方に設定される。
【００２４】
図７は、列電極駆動回路３００の内部構成を示す図である。
【００２５】
図７に示すように、列電極駆動回路３００は、電荷回収回路３１０と、画素データパルス発生回路３２０から構成される。
【００２６】
電荷回収回路３１０は、コンデンサＣ１及びコイルＬから構成される。コンデンサＣ１は、その一方の電極がＰＤＰ１０の接地電位Ｖｓに接地されており他方の電極がコイルＬの一方の電極に接続されている。コイルＬの他方の電極は、画素データパルス発生回路３２０の充放電端子ＴＭに電気的に接続されている。
【００２７】
画素データパルス発生回路２２０は、駆動制御回路５００から供給された立上エッジ検出信号ＵＰ1〜ＵＰm及び立下エッジ検出信号ＤＷ1〜ＤＷmに応じて、夫々個別に画素データパルスを生成してＰＤＰ１０の列電極Ｚ１〜Ｚｍに夫々印加するパルス生成ユニットＵ１〜Ｕｍから構成される。パルス生成ユニットＵ1〜Ｕmの各々は充放電ラインＤＣＬを介して上記充放電端子ＴＭに電気的に接続されている。
【００２８】
図８は、パルス生成ユニットＵ１〜Ｕｍ各々の内部構成の一例を示す図である。
【００２９】
図８に示されるように、パルス生成ユニットＵ１〜Ｕｍの各々は、出力バッファＢ、電荷回収スイッチＤＳ、ＳＲフリップフロップＳＲ１及びＳＲ２、電流検出用の抵抗ＤＲ、電流検出回路ＣＤ、電流０推移検出回路０Ｄ１及び０Ｄ２から構成される。
【００３０】
出力バッファＢは、ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＱＰ（以下、単にトランジスタＱＰと称する）及びｎチャネル型ＭＯＳトランジスタＱＮ（以下、単にトランジスタＱＮと称する）から構成される。トランジスタＱＰのソース電極には直流の電源電圧Ｖａが印加されており、トランジスタＱＮのソース電極は接地電位Ｖｓに接地されている。又、出力バッファＢ内において、トランジスタＱＰ及びＱＮ各々のドレイン電極は互いに接続されており、この接続点が出力バッファＢの出力端となる。出力バッファＢの出力端には、その出力バッファＢに対応した列電極Ｚが接続されている。
【００３１】
電荷回収スイッチＤＳは、互いにそのソース電極Ｓ同士が接続されたｐチャネル型のＭＯＳトランジスタＱＵ（以下、単にトランジスタＱＵと称する）及びｐチャネル型のＭＯＳトランジスタＱＤ（以下、単にトランジスタＱＤと称する）から構成される。尚、電荷回収スイッチＤＳのトランジスタＱＵ及びＱＤ各々のソース電極は、これらトランジスタＱＵ及びＱＤ各々が構築されるｎチャネル型の半導体形成領域にも接続されている。又、トランジスタＱＤのドレイン電極Ｄは上述した如き充放電ラインＤＣＬに接続されており、トランジスタＱＵのドレイン電極Ｄは抵抗ＤＲを介して列電極Ｚに接続されている。ここで、トランジスタＱＵのゲート電極には立上エッジ検出信号ＵＰが供給されており、トランジスタＱＤのゲート電極には立下エッジ検出信号ＤＷが供給されている。すなわち、トランジスタＱＵは、立上エッジ検出信号ＵＰが論理レベル１である場合にはオフ状態となる一方、立上エッジ検出信号ＵＰが論理レベル０である場合にはオン状態となる。又、トランジスタＱＤは、立下エッジ検出信号ＳＷが論理レベル１である場合にはオフ状態となる一方、立下上エッジ検出信号ＤＷが論理レベル０である場合にはオン状態となる。
【００３２】
電流検出回路ＣＤは、上記抵抗ＤＲの両端の電位差に基づいて、電荷回収回路３１０及び列電極Ｚ間に流れる電流を検出する。この際、電流検出回路ＣＤは、図８中の白矢印にて示される方向、つまり、電荷回収回路３１０から列電極Ｚに向けて流れた電流を検出した場合には、その電流量を示す電流検出信号ＩＰを電流０推移検出回路０Ｄ１に供給する。又、電流検出回路ＣＤは、図８中の黒矢印にて示される方向、つまり、列電極Ｚから電荷回収回路３１０に向けて流れた電流を検出した場合には、その電流量を示す電流検出信号ＩＭを電流０推移検出回路０Ｄ２に供給する。
【００３３】
電流０推移検出回路０Ｄ１は、上記電流検出信号ＩＰにて示される電流量が「０」の状態から増加した後、これが減少して「０」に戻ったことを検出した時に論理レベル１のパルス状の立上終了信号ＦＥをＳＲフリップフロップＳＲ１のセット端子Ｓに供給する。
【００３４】
電流０推移検出回路０Ｄ２は、上記電流検出信号ＩＭにて示される電流量が「０」の状態から減少した後、これが増加して「０」に戻ったことを検出した時に論理レベル１のパルス状の立下終了信号ＲＥをＳＲフリップフロップＳＲ２のセット端子Ｓに供給する。
【００３５】
ＳＲフリップフロップＳＲ１は、論理レベル１の立上終了信号ＦＥに応じてセット状態となり、この際、論理レベル０の信号を出力バッファＢのトランジスタＱＰのゲート端子Ｇに供給する。これにより、トランジスタＱＰはオン状態となり、直流の電源電圧Ｖaを列電極Ｚに印加する。又、ＳＲフリップフロップＳＲ１は、駆動制御回路５００から論理レベル０の立下エッジ検出信号ＤＷが供給された場合にはリセット状態となり、この際、論理レベル１の信号をトランジスタＱＰのゲート端子Ｇに供給する。これにより、トランジスタＱＰはオフ状態となる。
【００３６】
ＳＲフリップフロップＳＲ２は、論理レベル１の立下終了信号ＲＥに応じてセット状態となり、この際、論理レベル１の信号を出力バッファＢのトランジスタＱＮのゲート端子Ｇに供給する。これにより、トランジスタＱＮはオン状態となり、列電極Ｚを接地電位に設定する。又、ＳＲフリップフロップＳＲ２は、駆動制御回路５００から論理レベル０の立上エッジ検出信号ＵＰが供給された場合にはリセット状態となり、この際、論理レベル０の信号をトランジスタＱＮのゲート端子Ｇに供給する。これにより、トランジスタＱＮはオフ状態となる。
【００３７】
尚、パルス生成ユニットＵ１〜Ｕｍ各々において、少なくとも電荷回収スイッチＤＳの各々と出力バッファＢの各々とが１チップにて半導体集積装置化されている。  
【００３８】
以下に、図８に示されるパルス生成ユニットＵによるアドレス行程Ｗでの画素データパルスの生成動作について図９を参照しつつ説明する。尚、図９は、パルス生成ユニットＵ1〜Ｕmの内からＵ1のみを抜粋して、入力映像信号に基づく画素データビットＤＢ1による連続した３表示ラインに対応したビット系列が［０,１,０］である際に為される動作を示している。
【００３９】
この際、駆動制御回路５００は、図９に示す如く、先ず、画素データビットＤＢ1によるビット系列が「０」から「１」に推移するタイミングにて所定期間ＴＣに亘り論理レベル０となる立上エッジ検出信号ＵＰ1を列電極駆動回路３００に供給する。かかる論理レベル０の立上エッジ検出信号ＵＰ1に応じて、パルス生成ユニットＵ1のＳＲフリップフロップＳＲ２がリセット状態となるので、図９に示す如く出力バッファＢのトランジスタＱＮがオフ状態に推移する。更に、立上エッジ検出信号ＵＰ1が論理レベル０である間、電荷回収スイッチＤＳのトランジスタＱＵがオン状態に設定される。これにより、電荷回収回路３１０のコンデンサＣ１に蓄積されていた電荷に伴う電流がコイルＬ、充放電ラインＤＣＬ、トランジスタＱＤのドレイン・ソース間に寄生する寄生ダイオード、トランジスタＱＵ及び抵抗ＤＲを介して列電極Ｚ1に流れ込み、列電極Ｚ1に寄生する負荷容量Ｃ０が充電される。すると、上記コイル及び負荷容量Ｃによる共振作用によって列電極Ｚ1上の電圧が図９に示す如く徐々に上昇する。かかる電圧の上昇区間が図９に示す如き高電圧の画素データパルスＤＰHの立ち上がりエッジ部となる。尚、上述した如くトランジスタＱＵがオン状態に切り替わると、白矢印にて示される方向、つまり、充放電ラインＤＣＬ側から列電極Ｚ1に向けて電流が流れ始め、図９に示すように列電極Ｚ1に流れ込む電流の量は「０」の状態から徐々に増加する。すると、それに伴いコンデンサＣ１内の電荷も減少して行くので、列電極Ｚ1に流れ込む電流はある時点を過ぎると図９に示す如く徐々に減少して行く。この際、上述したように、列電極Ｚ1側に流れ込む電流量が一旦増加し、それが減少して「０」に戻った時、電流０推移検出回路０Ｄ１は、図９に示す如きパルス状の論理レベル１の立上終了信号ＦＥを発生する。かかる立上終了信号ＦＥに応じて、ＳＲフリップフロップＳＲ１がセット状態となり、出力バッファＢのトランジスタＱＰがオフ状態からオン状態に切り替わる。よって、トランジスタＱＰがオン状態にある間に亘り電源電圧Ｖａが直接、列電極Ｚ1に印加される。この際、列電極Ｚ上が電源電圧Ｖａとなる区間が図９に示す如き高電圧の画素データパルスＤＰHのパルスピーク部となる。
【００４０】
その後、図９に示す如く画素データビットＤＢ1によるビット系列が「１」から「０」に推移すると、そのタイミングにて駆動制御回路５００は、所定期間ＴＣに亘り論理レベル０となる立下エッジ検出信号ＤＷ1を列電極駆動回路３００に供給する。かかる論理レベル０の立下エッジ検出信号ＤＷ1に応じて、ＳＲフリップフロップＳＲ１がリセット状態となるので、図９に示す如く出力バッファＢのトランジスタＱＰがオフ状態に推移する。更に、立下エッジ検出信号ＤＷ1が論理レベル０である間、電荷回収スイッチＤＳのトランジスタＱＤがオン状態に設定される。これにより、列電極Ｚ1に寄生する負荷容量Ｃ０に蓄積されていた電荷に伴う電流が抵抗ＤＲ、トランジスタＱＵのドレイン・ソース間に寄生する寄生ダイオード、トランジスタＱＤ、充放電ラインＤＣＬ、及びコイルＬを介してコンデンサＣ１に流れ込み、このコンデンサＣ１が充電される。従って、この間、コイルＬ及び負荷容量Ｃ０による共振作用により、列電極Ｚ1上の電圧が徐々に下降する。この電圧の下降区間が図９に示す如き高電圧の画素データパルスＤＰHの立ち下がりエッジ部となる。尚、上述した如くトランジスタＱＤがオン状態に切り替わると、黒矢印にて示されるが如く列電極Ｚ1側から充放電ラインＤＣＬに向けて電流が流れるので、図９に示す如く、列電極Ｚ1に流れ込む電流の量は「０」の状態から徐々に減少する。すると、それに伴い負荷容量Ｃ０内の電荷も減少して行くので、列電極Ｚ1に流れ込む電流はある時点を過ぎると図９に示す如く徐々に増加して行く。この際、列電極Ｚ1側に流れ込む電流量が一旦減少し、それが増加して「０」に戻った時、電流０推移検出回路０Ｄ２は、図９に示す如きパルス状の論理レベル１の立下終了信号ＲＥを発生する。かかる立下終了信号ＲＥに応じて、ＳＲフリップフロップＳＲ２がセット状態となり、出力バッファＢのトランジスタＱＮがオフ状態からオン状態に切り替わるので、列電極Ｚ1が接地電位（０ボルト）に設定される。この際、列電極Ｚ1が接地電位（０ボルト）に設定されている間、図９に示す如き低電圧の画素データパルスＤＰLが列電極Ｚ1に印加されることになる。
【００４１】
以上の如く、図８に示されるパルス生成ユニットＵにおいては、先ず、電荷回収用のコンデンサＣ１に蓄積された電荷を放電させ、この放電に伴う電流を電荷回収スイッチＤＳを介してＰＤＰ１０の列電極に供給することにより、高電圧の画素データパルスの立上がりエッジ部を生成する。この際、上記放電に伴う電流が「０」に推移した時に出力バッファのトランジスタＱＰをオン状態に切り替えて直流の電源電圧Ｖaを列電極に印加させることにより、高電圧の画素データパルスのパルスピーク部を生成する。そして、ＰＤＰ１０に蓄積された電荷を放電させ、この放電に伴う電流を電荷回収スイッチＤＳを介して電荷回収用のコンデンサＣ１に供給することにより、高電圧の画素データパルスの立下がりエッジ部を生成する。この際、上記放電に伴う電流が「０」に推移した時に出力バッファのトランジスタＱＮをオン状態に切り替えて列電極を接地（０ボルト）させることにより、画素データパルスの立ち下がりエッジ部の生成動作を終了する。
【００４２】
すなわち、高電圧の画素データパルスの印加に伴ってＰＤＰ１０の列電極に寄生する負荷容量に蓄積される電荷の量は、入力映像信号に基づく絵柄によって各列電極毎に異なるので、その電荷を放電させた際に電流を継続して流すことが可能な期間も、各列電極毎に異なる。そこで、ＰＤＰ１０に蓄積された電荷に基づいて流れる電流を各列電極毎に検出（電流検出回路ＣＤ）し、その電流が０に推移したことを検出（電流０推移検出回路０Ｄ１、０Ｄ２）したら、直ちに画素データパルスの立ち上り（又は立ち下がり）エッジ部の生成動作を停止してパルスピーク部の生成動作に移行するようにしたのである。これにより、図９に示す如き画素データパルスＤＰＨの立ち上がりエッジ期間ＴＵ（又は立ち下がりエッジ期間ＴＤ）は、各列電極毎に、その列電極に寄生する負荷容量に蓄積された電荷量に応じた期間となる。
【００４３】
従って、図９に示す如き画素データパルスＤＰＨの立ち上がりエッジ期間ＴＵ（又は立ち下がりエッジ期間ＴＤ）は、負荷容量に蓄積される電荷量が最小となる場合を想定して画素データパルスの立ち上り（又は立ち下がり）エッジ期間を図３に示す如く全列電極共通の所定期間ＴＰとした場合に比して短くなる。よって、その立ち上がりエッジ期間ＴＵ（又は立ち下がりエッジ期間ＴＤ）が短くなった分だけ図９に示す如きパルスピーク期間ＴＰが長くなるので、アドレス放電を確実に生起させる際のマージンが高くなり誤放電を抑制させることが可能となるのである。
【００４４】
更に、図９に示す如き駆動によれば、画素データパルスＤＰＨにおけるパルスピーク期間ＴＰの開始タイミングは、必ずしも各列電極毎に同一となるわけではないので、一時点において同時に流れる電流量が少なくなる。よって、一時点において大電流が集中することに伴うノイズの発生が抑制される。
【００４５】
尚、図８に示す実施例においては、電荷回収スイッチＤＳのトランジスタＱＵ及びＱＤとしてｐチャネル型のＭＯＳトランジスタを採用しているが、ｎチャネル型のＭＯＳトランジスタを採用しても良い。
【００４６】
又、図８に示される電荷回収スイッチＤＳとしては、トランジスタＱＵ及びＱＤの位置を互いに入れ替えても良い。すなわち、トランジスタＱＵ及びＱＤ各々のドレイン端子Ｄ同士を接続し、トランジスタＱＵのソース端子を充放電ラインＤＣＬに接続し、トランジスタＱＤのソース端子を抵抗ＤＲの一端に接続するのである。
【００４７】
又、図８に示される電荷回収スイッチＤＳでは、白矢印及び黒矢印の双方に流れる電流を、直列接続されたトランジスタＱＵ及びＱＤからなる単一の電流路にて流すようにしているが、各方向毎に専用の電流路を設けるようにしても良い。
【００４８】
図１０は、かかる点に鑑みて為された電荷回収スイッチＤＳの内部構成の他の一例を示す図である。
【００４９】
図１０に示される電荷回収スイッチＤＳは、抵抗ＤＲ及び充放電ラインＤＣＬ間に、トランジスタＱＵ及びダイオードＤ１からなる第１電流路と、トランジスタＱＤ及びダイオードＤ２からなる第２電流路とを並列に備えたものである。かかる構成によれば、図９に示す如き論理レベル０の立上エッジ検出信号ＵＰが供給された場合には、トランジスタＱＵがオン状態となり、コンデンサＣ１に蓄積された電荷に伴う電流が、充放電ラインＤＣＬ、第１電流路（トランジスタＱＵ、ダイオードＤ１）、及び抵抗ＤＲを介して列電極Ｚに流れこむ。一方、論理レベル０の立下エッジ検出信号ＤＷが供給された場合には、トランジスタＱＤがオン状態となり、列電極Ｚに寄生する負荷容量に蓄積された電荷に伴う電流が、抵抗ＤＲ、第２電流路（トランジスタＱＤ、ダイオードＤ２）、及び充放電ラインＤＣＬを介してコンデンサＣ１に流れ込む。
【図面の簡単な説明】
【００５０】
【図１】従来のプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示される列電極駆動回路２００の内部構成の一例を示す図である。
【図３】スイッチング信号ＳＷＨ、ＳＷＬ、ＳＷＵ、及びＳＷＤにおけるスイッチングシーケンス（ＳＬＨ、ＳＨＬ）を示す図である。
【図４】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図５】サブフィールド法に基づく発光駆動シーケンスを示す図である。
【図６】画素データビットＤＢ、立上エッジ検出信号ＵＰ及び立下エッジ検出信号ＤＷを示す図である。
【図７】図４に示される列電極駆動回路３００の内部構成の一例を示す図である。
【図８】図７に示されるパルス生成ユニットＵ1〜Ｕm各々の内部構成の一例を示す図である。
【図９】パルス生成ユニットＵの内部動作を示す図である。
【図１０】電荷回収スイッチＤＳの他の内部構成を示す図である。
【符号の説明】
【００５１】
10          ＰＤＰ
300         列電極駆動回路
500         駆動制御回路
Ｂ          出力バッファ
CD          電流検出回路
DS          電荷回収スイッチ
0D1,0D2     電流０推移検出回路
SR1,SR2     ＳＲフリップフロップ
【図１】
2007163788.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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