(57)【要約】【課題】支持基板上に高速駆動を可能とする高性能なスイッチング素子を形成できる、電気光学装置の製造方法を提供する。【解決手段】単結晶シリコン基板２００の一方の面に貼着膜２１０を形成し、貼着膜２１０が形成された側を支持基板１０Ａに貼り合わせる。単結晶シリコン基板２００を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより単結晶シリコン基板２００からなる半導体層を形成する。そして、半導体層を用いることでスイッチング素子を形成する。【選択図】図７
2007242723.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン基板の一方の面に貼着膜を形成し、該貼着膜が形成された側を支持基板に貼り合わせる工程と、
前記単結晶シリコン基板を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより前記単結晶シリコン基板からなる半導体層を形成する工程と、
該半導体層を用いることでスイッチング素子を形成する工程と、を備えたことを特徴とする電気光学装置の製造方法。
【請求項２】
前記単結晶シリコン基板として面方位（１００）のものを用いることを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記単結晶シリコン基板を熱酸化することにより、シリコン酸化物からなる前記貼着膜を形成することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記単結晶シリコン基板として、予め半導体装置が形成されたものを用いることを特徴とする請求項１〜３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
前記半導体装置がＣＭＯＳであることを特徴とする請求項４に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置等の電気光学装置を構成している電気光学装置用基板は、ガラス基板上に形成されたアモルファスシリコンやポリシリコンからなる薄膜トランジスタ（Thin Film Transistor）を備えている。このような薄膜トランジスタは、例えば単結晶シリコン上に形成されたＭＯＳトランジスタに比べると欠陥が多く界面準位が大きいため、十分な電子移動度を得る事ができず、またトランジスタのＯＦＦ時のリーク電流が大きくなる。
【０００３】
そこで近年、ガラス基板上に単結晶シリコン層からなる半導体層を形成し、この半導体層からスイッチング素子等の半導体デバイスを形成することにより、素子の高速化や低消費電力化、高集積化等を可能とするＳＯＩ（Silicon on Insulator）技術が知られており、例えば上述した液晶表示装置等の電気光学装置におけるスイッチング素子を形成する基板に採用されている。
【０００４】
このようなＳＯＩ技術を適用した電気光学装置は、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、例えば研磨して薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層から液晶駆動用のスイッチング素子が形成される。
このような薄膜単結晶半導体層を形成する方法として、例えば、多孔質シリコン単結晶基板にエピタキシャル成長により単結晶シリコン層を形成した後、該単結晶シリコン層側を支持基板に貼り合わせ、前記多孔質シリコン単結晶基板部分をエッチングによって全て除去し、薄膜化された単結晶シリコン層を支持基板上に形成する技術がある（例えば、特許文献１参照）。
【特許文献１】特開平５−４１５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記単結晶シリコン層から電気光学装置のスイッチング素子を形成する場合には、一般的にＲＩＥ（反応性イオンエッチング）等のドライエッチングによってパターニングされるため、形成された単結晶シリコン層（半導体層）は例えばプラズマ等のエッチングによるダメージを受けてしまう。このような単結晶シリコン層から形成されたスイッチング素子は、リーク電流が大きくトランジスタ特性が低く、電気光学装置の高速駆動を行うことができなかった。
【０００６】
本発明はこのような事情に鑑みてなされたもので、支持基板上に高速駆動を可能とする高性能なスイッチング素子を形成できる、電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電気光学装置の製造方法は、単結晶シリコン基板の一方の面に貼着膜を形成し、該貼着膜が形成された側を支持基板に貼り合わせる工程と、前記単結晶シリコン基板を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより前記単結晶シリコン基板からなる半導体層を形成する工程と、該半導体層を用いることでスイッチング素子を形成する工程と、を備えたことを特徴とする。
【０００８】
本発明の電気光学装置の製造方法によれば、弗酸とオゾン水との混合液を用いたウエットエッチングにより単結晶シリコン基板をパターニングしているので、エッチング時の副生成物の発生や表面荒れ等のダメージが防止され欠陥や界面準位の低い半導体層を支持基板上に形成できる。そして、このような半導体層を用いることで、リーク電流の少ない高性能なスイッチング素子を製造できる。
したがって、高性能なスイッチング素子を備えた高速駆動を可能とする電気光学装置を提供することができる。
【０００９】
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板として面方位（１００）のものを用いるのが好ましい。
このようにすれば、上記弗酸とオゾン水との混合液が単結晶シリコン基板に対するエッチングレートが大きくなるので、前記マスクに対して大きな選択比を取ることができる。また、（１１０）面を露出するようにしてエッチングが異方的に進むので、パターニングされる半導体層の側面部分を傾斜面とすることができ、半導体層の表面積を増大できる。
よって、例えば半導体層上に絶縁膜を介してゲート電極を形成した場合、ゲート幅が大きくなりソース・ドレイン間に多くの電流を流すことのできるので、高性能なスイッチング素子を提供できる。
【００１０】
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板を熱酸化することにより、シリコン酸化物からなる前記貼着膜を形成するのが好ましい。
このようにすれば、単結晶シリコン基板と支持基板とを貼り合わせる際に必要となる貼着膜を簡便かつ確実に形成することができる。
【００１１】
また、上記電気光学装置の製造方法においては、前記単結晶シリコン基板として、予め半導体装置が形成されたものを用いるのが好ましい。
このようにすれば、電気光学装置における周辺回路として、例えば単結晶シリコン基板にＣＭＯＳ等の半導体装置を予め形成しておくことで、単結晶シリコン基板から上記半導体層を形成する際の回路設計の自由度を向上できる。
【００１２】
また、上記電気光学装置の製造方法においては、前記半導体装置がＣＭＯＳであるのが好ましい。
このようにすれば、同一基板上に高速な駆動を可能とする周辺回路を形成することができ、高性能な電気光学装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の電気光学装置の製造方法の一実施形態として、液晶表示装置（電気光学装置）を製造する場合について説明する。液晶表示装置の製造方法を説明するに先んじて、まず本製造方法によって得られた液晶表示装置の構成について図１から図５を参照して説明する。
【００１４】
図１は、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図２は、データ線、走査線、画素電極等が形成された素子基板の相隣接する複数の画素群の平面図である。図３は、図２のＡ−Ａ´断面図である。また、各図においては、各層・各部材を図面上で認識可能な程度の大きさとするため、各層・各部材ごとに縮尺を異ならせてある。
【００１５】
図１において、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと画素電極９ａをスイッチング制御するためのトランジスタ（スイッチング素子）３０とが形成されており、画像信号が供給されるデータ線６ａがトランジスタ３０のソースに電気的に接続されている。なお、本発明に係る電気光学装置の製造方法は、上記トランジスタ３０を形成する工程において特徴を有したものとなっている。
【００１６】
データ線６ａに書き込む画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給されてもよいし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給されるようにしてもよい。また、トランジスタ３０のゲートには走査線（ゲート電極）３ａが電気的に接続されており、走査線３ａには、走査信号Ｇ１、Ｇ２、・・・、Ｇｍが、この順に線順次で印加されるように構成されている。画素電極９ａは、トランジスタ３０のドレインに電気的に接続されており、スイッチング素子であるトランジスタ３０を一定期間だけオンすることにより、画像信号Ｓ１、Ｓ２、・・・、Ｓｎが、データ線６ａから画素電極９ａに書き込まれている。
【００１７】
画素電極９ａに書き込まれた画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、画素電極９ａに印加される電圧レベルに応じて分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。そのため、液晶表示装置からは画像信号に応じたコントラストをもつ光（画像）が出射される。なお、この液晶表示装置がノーマリーホワイトモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加するように構成されている。
【００１８】
また、画素電極９ａと対向電極との間に形成される液晶容量と並列となるように蓄積容量７０が形成されている。蓄積容量７０は走査線３ａに並んで設けられるとともに、後述するように、固定電位側容量電極が含まれるとともに定電位に固定された容量線３００が含まれるように構成されている。
【００１９】
以下では、上記データ線６ａ、走査線３ａ、トランジスタ３０等による、上述のような回路動作が実現される液晶表示装置の構成について、図２および図３を参照して説明する。図３に示すように、本実施形態の液晶装置は、データ線６ａ、走査線３ａ、トランジスタ３０等が形成されている素子基板１０と、これに対向配置された対向基板２０と、前記両基板１０，２０に挟持された液晶層５０とを備えて構成されている。
【００２０】
素子基板１０は、石英等の透光性材料からなる基板本体（支持基板）１０Ａとその液晶層５０側表面に形成された画素電極９ａ、トランジスタ３０等を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された対向電極２１とを主体として構成されている。なお、本実施形態では、前記基板本体１０Ａ，２０Ａとして、いずれもガラス基板を用いている。
【００２１】
素子基板１０を構成する基板本体１０Ａ上には、図３に示すように、下から順に絶縁層１５、第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３が設けられている。そして、基板本体１０Ａと絶縁層１５との間には下側遮光膜１１ａが設けられ、絶縁層１５と第１層間絶縁膜４１との間にはトランジスタ３０および走査線３ａが設けられている。第１層間絶縁膜４１と第２層間絶縁膜４２との間には蓄積容量７０が設けられ、第２層間絶縁膜４２と第３層間絶縁膜４３との間にはデータ線６ａが形成されている。
【００２２】
第３層間絶縁膜４３の上には、図３に示すように、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。
画素電極９ａは、例えばＩＴＯ（Indium Tin Oxide）膜等の透明導電性膜から形成され、配向膜１６は、例えばポリイミド膜等の透明な有機膜から形成されている。また、前記画素電極９ａは、図２に示すように、基板本体１０Ａ上にマトリクス状に複数設けられており（点線部９ａ´により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａおよび走査線３ａが設けられている。
【００２３】
データ線６ａは、アルミニウム膜等の金属膜あるいは合金膜から形成されている。走査線３ａは、半導体層（単結晶半導体層）１ａのうち図中右下がりの斜線領域で示したチャネル領域１ａ´に対向するように配置されており、走査線３ａはゲート電極として機能する。すなわち、走査線３ａとデータ線６ａとの交差する箇所にはそれぞれ、チャネル領域１ａ´に走査線３ａの本線部がゲート電極として対向配置された画素スイッチング用のトランジスタ３０が設けられている。
【００２４】
トランジスタ３０は、図３に示すように、ＬＤＤ（Lightly Doped Drain）構造を有している。その構成要素としては、上述したようにゲート電極として機能する走査線３ａと、単結晶シリコン層からなり走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ´と、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２と、半導体層１ａにおける低濃度ソース領域（ソース領域、低濃度領域）１ｂと、低濃度ドレイン領域（ドレイン領域、低濃度領域）１ｃと、高濃度ソース領域（ソース領域、高濃度領域）１ｄと、高濃度ドレイン領域（ドレイン領域、高濃度領域）１ｅとを備えている。
【００２５】
ここで、前記トランジスタ３０の概略構成について説明する。
図４に示すように、基板本体１０Ａ上に絶縁層１５を介して形成された半導体層１ａと直交する方向（図３中、Ｂ−Ｂ´線矢視方向）に沿って、ゲート絶縁膜２を介してゲート電極３ａが形成されている。ゲート絶縁膜２としては誘電率の高い材料を用いるのが好ましい。また、ゲート電極３ａはポリＳｉに限らず、メタルゲート電極でもかまわない。
【００２６】
そして、ゲート電極３ａを挟んで前記半導体層１ａにはソース・ドレイン領域（１ｂ，１ｃ，１ｄ，１ｅ）が形成されている。なお、半導体層１ａの側面は、後述する異方性エッチング工程により、（１１０）面が露出し傾斜面３５をなしている。
【００２７】
すなわち、ゲート電極３ａは上記傾斜面３５上にゲート絶縁膜２を介して形成されているので、平面視（素子基板１０に垂直側から視た場合）した際のゲート幅は略同等であるが、前記傾斜面３５に沿って形成された部だけ実質長を長く取ることが可能となる。このような構成により、ソース・ドレイン間に流れる電流を増大させることができ、高速駆動を可能とする高性能なものとなっている。
【００２８】
また、この異方性エッチング工程は、後述するように弗酸とオゾン水との混合液をエッチング液として用いているので、エッチング処理面の表面荒れが低減されたものとなっている（図１０参照）。よって、エッチングによる表面荒れによる欠陥が防止され、界面準位密度の小さい半導体層１ａとなっている。
【００２９】
また、蓄積容量７０は、図３に示すように、画素電位側容量電極として働く中継層（容量電極）７１と、固定電位側容量電極として働く容量線３００の一部とが、誘電体膜（容量絶縁膜）７５を介して対向配置されることにより形成されている。
中継層７１は、後述するコンタクトホール８３、８５を介して、トランジスタ３０の高濃度ドレイン領域１ｅおよび画素電極９ａに電気的に接続されるように形成されるとともに、例えばポリシリコン膜などの導電性材料からなり、上述のように画素電位側容量電極として機能する。なお、中継層７１は、ポリシリコン膜から形成されてもよいし、金属又は合金を含む単一層膜又は多層膜から形成されてもよい。
【００３０】
容量線３００は、例えば金属又は合金を含む導電膜からなり、前述のように固定電位側容量電極として機能する。容量線３００は、図２に示すように平面的に見ると、走査線３ａの形成領域と重なるように形成されている。より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図中、データ線６ａと交差する各個所からデータ線６ａに沿って上方にそれぞれ突出した突出部と、コンタクトホール８５に対応する個所が僅かに凹んだ凹み部とを備えている。
容量線３００は、高融点金属を含む導電性遮光膜から形成されることが好ましく、蓄積容量７０の固定電位側容量電極としての機能のほか、トランジスタ３０の上側において入射光からトランジスタ３０を遮光する遮光層としての機能をもつ。
【００３１】
また、容量線３００は、好ましくは、画素電極９ａが配置された画像表示領域１０ａ（図４参照）からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、データ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でもよい。
誘電体膜７５は、図３に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成されている。
【００３２】
第２層間絶縁膜４２および第３層間絶縁膜４３には、図３に示すように、第２層間絶縁膜４２および第３層間絶縁膜４３を貫通するようにコンタクトホール８５が穿設されている。
第１層間絶縁膜４１および第２層間絶縁膜４２には、トランジスタ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が穿設されている。
また、第１層間絶縁膜４１には、高濃度ドレイン領域１ｅと蓄積容量７０の中継層７１とを電気的に接続するコンタクトホール８３が穿設されている。
これら第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３は、例えばシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、絶縁性を有する材料から形成されている。
【００３３】
トランジスタ３０の下側領域には、図２および図３に示したように、下側遮光膜１１ａが設けられている。下側遮光膜１１ａは、格子状にパターニングされており、これにより各画素の開口領域を規定している。
なお、開口領域の規定は、図２中縦方向に延びるデータ線６ａと図２中横方向に延びる容量線３００とが相交差して形成されることによってなされている。
また、下側遮光膜１１ａについても、前述の容量線３００の場合と同様に、その電位変動がトランジスタ３０に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００３４】
対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、前述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜から形成されており、配向膜２２は、例えばポリイミド膜等の透明な有機膜からなっている。また、前記基板１０，２０間に挟持されている液晶層５０は、例えば一種又は数種類のネマチック液晶を混合した液晶からなり、前記一対の配向膜１６，２２間で所定の配向状態をとる。
【００３５】
（液晶表示装置の全体構成）
以上のように構成された液晶表示装置の全体構成を図５を参照して説明する。なお、図５（ａ）は、液晶表示装置を対向基板２０の側からみた平面図であり、図５（ｂ）は図５（ａ）中に示されるＨ−Ｈ´矢視の液晶表示装置の側断面図である。
【００３６】
液晶表示装置は、図５（ａ），（ｂ）に示すように、素子基板１０と対向基板２０とが対向配置されている。素子基板１０と対向基板２０との間には、液晶層５０が封入されており、素子基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。また、このシール材５２中には、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のギャップ材（スペーサ）が散布されている。
【００３７】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１および外部回路接続端子１０２が素子基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定のタイミングで供給することにより、走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する二辺に沿って設けられている。
【００３８】
素子基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナ部の少なくとも一箇所においては、素子基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。
【００３９】
（液晶表示装置の製造方法）
次に、上記液晶表示装置を製造する方法について説明する。
まず図６（ａ）では、素子基板１０を構成する基板材料として、ガラス基板からなる基板本体（支持基板）１０Ａを用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて素子基板１０に生じる歪みを少なくする前処理を行っている。
【００４０】
このように処理された基板本体１０Ａの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法などにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光層を形成する。その後、フォトリソグラフィおよびエッチングにより、下側遮光膜１１ａを所定のパターンに形成する。
【００４１】
続いて、下側遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる下地酸化膜１２を形成する。
次に、下地酸化膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図６（ｂ）に示すように、下地酸化膜１２の表面を平坦化する。下地酸化膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００４２】
続いて、基板本体１０Ａと面方位（１００）の単結晶シリコン基板２００との貼り合わせを行う。まず、上記単結晶シリコン基板２００を用意する。ここで、この単結晶シリコン基板２００は、貼り合わせ面（便宜上、以下の説明では裏面側と呼ぶ）側を研磨し、厚さが５〜１５０μｍ程度となっている。なお、図７（ａ）〜（ｄ）に示される基板本体１０Ａは、図６（ｂ）の一部分を取り出して異なる縮尺で示したものであって、下側遮光膜１１ａの図示を省略している。
【００４３】
図７（ａ）に示すように、単結晶シリコン基板２００の裏面側を熱酸化することにより、シリコン酸化膜（貼着膜）２１０を形成する。ここで、上述した下地酸化膜１２、及びシリコン酸化膜２１０は、単結晶シリコン基板２００と基板本体１０Ａとの密着性を確保するために形成されたものである。このシリコン酸化膜２１０の厚さは、後述する接合工程において貼り合わせ面が親水性となる厚さ以上であればよいが、具体的に本実施形態では２００ｎｍ程度に形成した。
【００４４】
また、単結晶シリコン基板２００には、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。このイオン注入工程は単結晶シリコン基板２００から生成され、半導体層を構成する単結晶シリコン層の膜厚を制御するためのもので、水素イオンの加速電圧を変えて水素イオンの注入深さを変えることにより、基板本体１０Ａ上に所望の膜厚の単結晶シリコン層を形成できるようになっている。なお、図７（ａ）〜（ｃ）中に示される一点鎖線は、上記イオン注入工程による水素イオン注入層２０５の位置を示すものである。
【００４５】
次に、図７（ｂ）に示すように、単結晶シリコン基板２００の酸化膜２１０側の表面と、上記基板本体１０Ａの下地酸化膜１２側の表面とを接合させ、酸化膜２１０、１２を介して単結晶シリコン基板２００を貼り合わせる。具体的な貼り合わせ工程としては、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用した。よって基板表面のＯＨ基の作用により、図７（ｃ）に示すように単結晶シリコン基板２００と基板本体１０Ａとが絶縁層（酸化膜２１０、１２）１５を介して貼り合わされたものとなる。その後、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４６】
次に、基板本体１０Ａに貼り合わされた単結晶シリコン基板２００を例えば２００ｎｍ程度に薄膜化することで単結晶シリコン層を形成する。
この薄膜化は、貼り合わされた単結晶シリコン基板２００と基板本体１０Ａとを窒素、アルゴンなどの不活性ガス雰囲気中で３５０℃〜７００℃の熱処理を施すことにより、上記水素イオン注入層２０５の位置で単結晶シリコン基板２００の一部を剥離する。なお、剥離した後の単結晶シリコン基板２００については、そのまま他の単結晶シリコン層の作製等に用いることができる。
【００４７】
この剥離現象は、水素イオン注入層２０５に形成された欠陥層領域に注入されたイオンによりマイクロキャビティが生じ、半導体結晶の結合が分断されるために生じるもので、水素イオン注入層２０５におけるイオン濃度のピーク位置でより顕著なものとなる。すなわち、熱処理によって剥離される位置はイオン濃度のピーク位置、つまり水素イオン注入層２０５と略一致する。
以上の工程により、基板本体１０Ａ上には絶縁層１５を介して約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０１が形成される。
【００４８】
ところで、単結晶シリコン層２０１の膜厚については、前述した単結晶シリコン基板２００に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。なお、薄膜化した単結晶シリコン層２０１を得る方法としては、上述した方法・プロセスに限定されるものではなく、単結晶シリコン基板２００の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Plasma Assisted Chemical Etching）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Epitaxial Layer Transfer）法などその他のＳＯＩ基板の一般的な製造方法によっても得ることができる。
【００４９】
次に、上記単結晶シリコン層２０１をエッチングしてトランジスタを構成する半導体層１ａを形成する。
まず、図８（ａ）に示すように、単結晶シリコン層２０１の表面を熱酸化することで熱酸化膜（ＳｉＯ２膜）を形成した後、該熱酸化膜をパターニングすることでマスクＭを形成する。なお、前記単結晶シリコン層２０１上にスパッタ法やＣＶＤ法等の公知の方法によってＳｉＯ２膜やＳｉ３Ｎ４膜を形成し、前記スイッチング素子に対応した形状にパターニングされたマスクＭを形成する。
【００５０】
次いで、図８（ｂ）に示すように、弗酸濃度０．０５％〜２％、オゾン濃度３〜５０ｐｐｍの混合溶液をエッチング液とし上記マスクＭを用いて、前記単結晶シリコン層２０１をエッチングする。なお、上記の濃度規定のための「％」は重量パーセント（ｗｔ％）を意味するものとする。
【００５１】
ここで、弗酸とオゾン水との混合液による熱酸化膜のエッチングレートとＳｉ基板のエッチングレートのデータを図９に示す。図９に示すように、弗酸とオゾン混合溶液を用いると、Ｓｉ（シリコン）、すなわち単結晶シリコン層２０１のエッチングレートはオゾン濃度に依存する。そこで、弗酸とオゾン濃度を適宜選択することにより、熱酸化膜のエッチングレートとＳｉ基板のエッチングレートを任意に設定できる。
【００５２】
混合比率の実用範囲としては、弗化水素０．０５〜２％、オゾン３〜５０ｐｐｍとなっている。このとき、熱酸化膜（ＳｉＯ２膜）から構成されるマスクＭのエッチングレートは０．５〜１３ｎｍ／ｍｉｎ、単結晶シリコン層２０１のエッチングレートは１５〜１００ｎｍ／ｍｉｎ程度となる。本実施形態では、弗化水素０．０５％、オゾン５０ｐｐｍとする混合液をエッチング液として用い、マスク（熱酸化膜）１３と単結晶シリコン基板２００とのエッチング選択比を十分に確保した。
【００５３】
本実施形態では、上述したように面方位（１００）の単結晶シリコン基板２００をエッチングしているので、図８（ｂ）に示したように側面が傾斜面３５となる台形形状の半導体層１ａが形成される。この理由として、上記単結晶シリコン基板２００をエッチングする際に、（１００）面に比べてエッチングレートの遅い（１１０）面が析出することにより傾斜面となるためである。
【００５４】
ところで、上記混合液を用いたエッチングの処理面は、表面荒れを少なくすることができる。図１０は、上記混合液を用いたエッチング処理後の半導体層１ａの表面荒れの状態における測定結果を示したものである。
図１０に示すように、例えばアンモニアと過酸化水素との混合液（ＡＰＭ）でエッチング工程を行うと、Ｒａ＝２以上となり単結晶シリコン層２０１における表面荒れがひどくなった。
【００５５】
これに対して、本発明を採用すれば、弗酸とオゾン水との混合液にてエッチングする前のベアＳｉ（単結晶シリコン基板２００）では表面ラフネスＲａ＝０．１８であったのに対し、混合液にてエッチングするとＲａ＝０．１４となり、表面荒れが低減することが確認できた。すなわち、本実施形態のように弗酸とオゾン水との混合液を用いて単結晶シリコン層２０１をエッチングすることにより、表面荒れの少ない半導体層１ａを形成できる。また、上記混合液を用いてエッチングされた面にはエッチングによる副生成物が形成されることがない。
【００５６】
したがって、単結晶シリコン層２０１をエッチングするに際し、弗酸とオゾン水との混合液を用いることで、エッチングによる表面荒れによる欠陥を防止し、界面準位密度の小さい半導体層１ａが得られる。この半導体層１ａは、上述した液晶表示装置のスイッチング素子であるトランジスタ３０を構成するためのものである。
弗酸とオゾン水の混合薬によるエッチング処理の後、水洗を行い、乾燥機で乾燥する。そして、マスクＭを除去した後、次工程に進む。
【００５７】
なお、上述した弗酸とオゾン水との混合液での処理方法は混合液に浸漬するバッチ式でも、ノズルから混合液を吐出し、１枚ずつ処理する枚葉式でもかまわない。弗酸濃度範囲、オゾン濃度範囲が上記濃度範囲であれば、連続的にオゾンを生成し、薬液を使い捨てるシーケンスでも、循環弗酸溶液へオゾンガスを溶解する循環システムでもかまわない。
【００５８】
次に、図１１（ａ）に示すように、半導体層１ａを熱酸化して、ゲート絶縁膜２を形成する。ここで、熱酸化によりゲート絶縁膜２を形成する際の温度としては、９５０℃以下、望ましくは８５０℃以下となるように制御されている。ここで、ゲート絶縁膜２の厚さとしては、約２〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとするのが好ましい。
【００５９】
次に、図１１（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を約１００〜５００ｎｍの厚さに堆積し、さらにＰ（リン）を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、所定パターンを有し、ゲート電極３ａ（図３参照）を含んだ走査線３ａを画像表示領域１０ａ内に形成する。
【００６０】
このゲート電極３ａは、上述したようにゲート幅の実質長が大きいものとなるので、ソース・ドレイン間に多くの電流を流すことができ、高性能スイッチング素子を構成することができる。
【００６１】
次に、低濃度および高濃度の２段階で不純物イオンをドープすることにより、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ（図３参照）を含む、ＬＤＤ構造の画素スイッチング用の半導体層１ａを画像表示領域内に形成する。
【００６２】
例えば、半導体層１ａにＰチャネルのＬＤＤ領域を形成する場合には、まず、ＢなどのIII族元素のドーパント（不純物）を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくＢなどのIII族元素のドーパントを高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。
【００６３】
または、ＮチャネルのＬＤＤ領域を形成する場合には、まず、ＰなどのＶ族元素のドーパント（不純物）を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。
【００６４】
次に、図１１（ｃ）に示すように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。
【００６５】
続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して中継層７１を形成する。そして減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を膜厚５０ｎｍ程度の比較的薄い厚さに堆積した後、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより容量線３００を形成する。これらにより、画像表示領域１０ａ内に、蓄積容量７０を形成する。
【００６６】
その後、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。
【００６７】
続いて、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホールを開孔した後、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィおよびエッチングにより、所定パターンを有するデータ線６ａを画像表示領域１０ａ内に形成する。
【００６８】
ここで、既に形成された第１層間絶縁膜４１、第２層間絶縁膜４２、誘電体膜７５に対して、９５０℃以下の焼成、好ましくは８５０℃以下の焼成を行うことにより、半導体層１ａに注入したイオンの活性化を図ってもよい。なお、この焼成は、前述のように、まとめて行ってもよいし、別々に行ってもよく、特に限定するものでない。
【００６９】
次に、図８（ｄ）に示すように、例えば、常圧又は減圧ＣＶＤ法を用いて、酸化シリコン膜を、各画素の開口領域に位置する第２層間絶縁膜４２の表面とデータ線６ａの上に第３層間絶縁膜４３を形成する。
次に、図８（ｅ）に示すように、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８５を開孔する。
【００７０】
その後、第３層間絶縁膜４３上に、スパッタ処理等によりＩＴＯ膜を形成する。そして、このＩＴＯ膜に対して、フォトリソグラフィおよびエッチングを行うことにより、画素電極９ａを形成する。その後、この上にポリイミド系の配向膜の塗布液を塗布し、さらに所定のプレティルト角を持つようにかつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される（図３参照）。
以上の工程により、基板本体１０Ａ上に絶縁層１５を介して半導体層１ａが形成された電気光学装置用基板を用いて構成されたアクティブマトリクス基板１０が形成される。
【００７１】
そして、対向基板２０を構成するガラス基板からなる基板本体２０Ａを用意し、該基板本体２０Ａの表面上に、周辺見切りとしての遮光膜５３を形成する。周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００７２】
その後、スパッタリング法などによって対向基板２０の表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。以上のようにして、対向基板２０を製造する。
【００７３】
最後に、前述のように製造された素子基板１０と対向基板２０とを、配向膜１６および２２が互いに対向するようにシール材５２によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、上述した液晶表示装置を製造することができる。
【００７４】
また、Ｓｉ基板上に形成する薄膜は必ずしも酸化膜に限るものではなく、弗酸とオゾン水との混合液に対して基板Ｓｉとのエッチング選択比の取れる材料であればよい。さらに、弗酸とオゾン水との混合液における各材料の濃度は、マスクとして用いる薄膜と基板に要求されるエッチング選択比等に応じて適宜変更すればよい。さらに、例えば弗酸とオゾン水から弗酸溶液へ洗浄液を切り換えて、マスク材として用いる酸化膜を除去してもよい。
【００７５】
本実施形態に係る液晶表示装置の製造方法によれば、弗酸とオゾン水との混合液を用いたウエットエッチングにより単結晶シリコン基板２００をパターニングしているので、エッチング時の副生成物の発生や表面荒れ等のダメージが防止されることで欠陥や界面準位の低い半導体層１ａを支持基板１０Ａ上に形成できる。そして、このような半導体層１ａを用いることで、リーク電流の少ない高性能なトランジスタ３０を製造できる。
したがって、高性能なトランジスタ３０を備えた高速駆動を可能とする液晶装置を提供できる。
【００７６】
次に上述した電気光学装置の別の実施形態について説明する。上記実施形態で用いる単結晶シリコン基板２００には、予め液晶表示装置における周辺回路をなすＣＭＯＳ（相補型金属酸化物半導体）構造の半導体装置が形成されている。
【００７７】
以下に、本実施形態について図１２を参照して説明する。本実施形態に係る単結晶シリコン基板２００には、予めＣＭＯＳ部２００ｃｍｏｓが形成されている。このＣＭＯＳ部２００ｃｍｏｓは、従来から公知の方法により形成されたもので、図１２（ａ）に示すように例えばＳｉＯ２からなる素子分離領域２０４を介して、ｎウェル領域２０３ｎ、及びｐウェル領域２０３ｐが形成されていて、それぞれのウェル領域２０３ｎ、２０３ｐにｐＭＯＳ部２００ｐとｎＭＯＳ部２００ｎとが形成されたものとなっている。
【００７８】
そして、上記ＣＭＯＳ部２００ｃｍｏｓは、ｐ−ＭＯＳ及びｎ−ＭＯＳを汚染や湿度から保護するための保護膜２０７によって覆われたものとなっている。この保護膜２０７は例えばＳｉＯ２やＳｉ３Ｎ４から構成されたものであって、本実施形態ではＳｉＯ２を用いている。この保護膜２０７はＣＭＯＳ部２００ｃｍｏｓの保護以外にも、後述するように半導体層１ａを形成する際のマスクとして用いられる。
【００７９】
まず、図１２（ｂ）に示すように、単結晶シリコン基板２００の裏面（上記保護膜２０７が形成されていない側）を研磨することで、５〜１５０μｍの厚みからなる単結晶シリコン層２０１を形成する。そして、上記実施形態と同様に研磨面に熱酸化膜を形成した後、図１２（ｃ）に示すように保護膜２０７で覆われた単結晶シリコン層２０１と、ガラス板からなる基板本体１０Ａとを貼り合わせる。
【００８０】
続いて、上記保護膜２０７を従来公知のフォトリソグラフィ工程を用いることで、図１２（ｄ）に示すように半導体層１ａを形成する領域に対応する部分と上記ＣＭＯＳ部２００ｃｍｏｓとを覆う保護膜２００部分とに分離する。
【００８１】
そして、上記実施形態と同様に、弗酸とオゾン水との混合液をエッチング液に用いて、ＣＭＯＳ部２００ｃｍｏｓが形成された単結晶シリコン層２０１をエッチングすることにより、エッチングによるダメージのない、高性能な半導体層１ａを得ることができる。以下、上記実施形態と同様に半導体層１ａからトランジスタ３０を形成できる。
【００８２】
本実施形態に係る液晶表示装置の製造方法によれば、上述したようにＣＭＯＳ部２００ｃｍｏｓからなる周辺回路を単結晶シリコン基板１０に予め形成することで、回路設計の自由度が増し、高密度で高性能な種々の回路設計を可能とした液晶表示装置を提供することができる。
【００８３】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記の実施の形態においては、この発明を液晶表示装置に適応して説明したが、この発明は液晶表示装置に限られることなく、他の電気光学装置、例えばプラズマ表示装置などＳＯＩ基板を用いる装置全般に適応できるものである。
【図面の簡単な説明】
【００８４】
【図１】液晶表示装置における等価回路を示す図である。
【図２】素子基板の平面図である。
【図３】図２のＡ−Ａ´矢視における側断面図である。
【図４】トランジスタの概略構成を示す斜視図である。
【図５】（ａ），（ｂ）は液晶表示装置の全体構成を示す図である。
【図６】液晶表示装置の製造工程を説明する図である。
【図７】図６に続く液晶表示装置の製造工程を説明する図である。
【図８】図７に続く液晶表示装置の製造工程を説明する図である。
【図９】混合液によるＳｉ基板のエッチングレートを示す図である。
【図１０】Ｓｉ基板の表面荒れの状態の測定結果を示す図である。
【図１１】図８に続く液晶表示装置の製造工程を説明する図である。
【図１２】他の実施形態に係る液晶表示装置の製造工程を示す図である。
【符号の説明】
【００８５】
１ａ…半導体層、３０…トランジスタ（スイッチング素子）、１０Ａ…支持基板、２００…単結晶シリコン基板、２００ｃｍｏｓ…ＣＭＯＳ部（半導体装置）、２１０…シリコン酸化膜（貼着膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007242723.tif 000010
【図９】
2007242723.tif 000011
【図１０】
2007242723.tif 000012
【図１１】
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【図１２】
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