(57)【要約】【課題】静電気サージによる内部回路破壊を効果的に防止することができる静電気放電保護回路を備えた半導体集積回路を提供する。【解決手段】外部接続用パッド１と被保護回路２との間に接続された静電気放電保護回路３は、外部接続用パッドと接地線との間に挿入され、互いに直列に接続された第１のＮＭＯＳトランジスタＱＮ１および第２のＮＭＯＳトランジスタＱＮ２と、第１のゲート電位制御回路４および第２のゲート電位制御回路５を備える。第１のゲート電位制御回路４は、第１のＮＭＯＳトランジスタのゲートに接続され、容量素子Ｃを有し、通常動作時にそのゲートの電位を電源線と同電位に設定し、静電気サージ発生時にそのゲートの電位を実質的に接地レベルとする。第２のゲート電位制御回路５は、第２のＮＭＯＳトランジスタのゲートに接続され、通常動作時にそのゲートの電位を接地レベルにする。【選択図】図１
2007214420.tif 000002
【特許請求の範囲】
【請求項１】
外部接続用パッドと被保護回路との間に静電気放電保護回路が接続されており、
前記静電気放電保護回路は、
前記外部接続用パッドと接地線との間に挿入され、互いに直列に接続された第１のＮチャンネル型ＭＯＳトランジスタおよび第２のＮチャンネル型ＭＯＳトランジスタと、
前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、通常動作時に前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位を電源線と同電位に設定し、静電気サージ発生時に前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位を実質的に接地レベルとする第１のゲート電位制御回路と、
前記第２のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、通常動作時に前記第２のＮチャンネル型ＭＯＳトランジスタのゲートの電位を接地レベルにし、静電気サージ発生時に前記第２のＮチャンネル型ＭＯＳトランジスタをオンする第２のゲート電位制御回路とを備えた半導体集積回路。
【請求項２】
前記被保護回路の出力回路または入出力回路は、
前記外部接続用パッドに接続された第３のＮチャンネル型ＭＯＳトランジスタおよび接地された第４のＮチャンネル型ＭＯＳトランジスタの直列回路を有し、前記第３のＮチャンネル型ＭＯＳトランジスタのゲートは前記第１のゲート電位制御回路の出力端子に接続され、前記第４のＮチャンネル型ＭＯＳトランジスタのゲートは出力信号制御回路に接続され、前記外部接続用パッドに対して接地電位を出力するように構成されている請求項１に記載の半導体集積回路。
【請求項３】
前記第１のゲート電位制御回路は、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートを電源線に接続し、かつ容量素子を介して接地線に接続する構成とされている請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記容量素子は、ゲートが前記電源線に接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されている請求項３に記載の半導体集積回路。
【請求項５】
前記容量素子は、ゲートが前記接地線に接続され、ソースおよびドレインが前記電源線に接続されたＰチャンネル型ＭＯＳトランジスタで構成されている請求項３に記載の半導体集積回路。
【請求項６】
前記容量素子は、ドレインが前記電源線に接続され、ソースおよびゲートが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されている請求項３に記載の半導体集積回路。
【請求項７】
前記容量素子は、その容量値が、静電気サージ発生時に、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位をほぼ接地レベルにするように設定されている請求項３から請求項６までのいずれかに記載の半導体集積回路。
【請求項８】
前記第１のゲート電位制御回路は、電源線と接地線との間に接続された抵抗素子と容量素子との直列回路と、前記抵抗素子と前記容量素子との接続ノードに入力端子が接続され出力端子が前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたバッファとを備えている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項９】
前記容量素子は、ゲートが前記バッファの入力端子に接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されている請求項８に記載の半導体集積回路。
【請求項１０】
前記第１のゲート電位制御回路は、前記外部接続用パッドと前記接地線との間に接続された容量素子と抵抗素子との直列回路と、前記容量素子と前記抵抗素子との接続ノードに入力端子が接続され出力端子が前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたインバータとを備えている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項１１】
前記容量素子は、ゲートが前記インバータの入力端子に接続され、ソースおよびドレインが前記外部接続用パッドに接続されたＰチャネル型ＭＯＳトランジスタで構成されている請求項１０に記載の半導体集積回路。
【請求項１２】
前記第１のゲート電位制御回路は、前記外部接続用パッドと前記接地線との間に接続された容量素子と抵抗素子との直列回路と、前記容量素子と前記抵抗素子との接続ノードにゲートが接続されソースが前記電源線に接続されドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたＰチャンネル型ＭＯＳトランジスタとを備えている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項１３】
前記容量素子は、ゲートが前記Ｐチャンネル型ＭＯＳトランジスタのゲートに接続され、ソースおよびドレインが前記外部接続用パッドの接続されたＰチャンネル型ＭＯＳトランジスタで構成されている請求項１２に記載の半導体集積回路。
【請求項１４】
前記第１のゲート電位制御回路は、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間にさらに容量素子が接続されている請求項８から請求項１３までのいずれかに記載の半導体集積回路。
【請求項１５】
前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に接続された前記容量素子は、ゲートが前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されている請求項１４に記載の半導体集積回路。
【請求項１６】
前記被保護回路における前記出力回路または入出力回路は、さらに、
前記第３のＮチャンネル型ＭＯＳトランジスタのドレインと前記電源線との間に接続されたＰチャンネル型ＭＯＳトランジスタと、
静電気サージ発生時に、前記Ｐチャンネル型ＭＯＳトランジスタを前記第１のゲート電位制御回路の出力電圧でオフする出力信号制御回路とを備えている請求項１から請求項１５までのいずれかに記載の半導体集積回路。
【請求項１７】
前記第１のゲート電位制御回路は、ＬＳＩチップのトランジスタ配置領域以外の空きスペースに配置可能に構成されている請求項１から請求項１６までのいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電保護回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
図９は、従来の技術における静電気放電保護回路を備えた半導体集積回路の構成を示す回路図である。図９において、１は外部接続用パッド、２は被保護回路、３は外部接続用パッド１と被保護回路２との間に接続された静電気放電保護回路である。被保護回路２は、入力回路、出力回路または入出力回路のうち少なくともいずれか１つを有するものである。静電気放電保護回路３は、外部接続用パッド１から侵入する静電気サージに対して被保護回路２を損傷から保護するものであり、外部接続用パッド１に接続された第１のＮＭＯＳトランジスタＱＮ１と接地線ＧＮＤに接続された第２のＮＭＯＳトランジスタＱＮ２との直列回路と、第１のＮＭＯＳトランジスタＱＮ１のゲートに接続された第１のゲート電位制御回路４と、第２のＮＭＯＳトランジスタＱＮ２のゲートに接続された第２のゲート電位制御回路５とから構成されている。
【０００３】
第１のゲート電位制御回路４は、抵抗素子Ｒ３と容量素子Ｃを有し、電源線ＶＤＤに一端が接続された抵抗素子Ｒ３の他端が容量素子Ｃの一端と第１のＮＭＯＳトランジスタＱＮ１のゲートに接続され、容量素子Ｃの他端が接地線ＧＮＤに接続されている。第２のゲート電位制御回路５は、第２のＮＭＯＳトランジスタＱＮ２のゲートを接地線ＧＮＤに接続するものである。
【０００４】
ここで、第１のゲート電位制御回路４がなく、その代わりに第１のＮＭＯＳトランジスタＱＮ１のゲートが電源線に直接接続されている旧来の回路構成を考える。また、被保護回路２が入力回路であるとして、電源電圧ＶＤＤが３．３Ｖ、通常動作時の被保護回路（入力回路）２に入力される電圧を５．０Ｖとする。このとき、第１のＮＭＯＳトランジスタＱＮ１はオンになり、第２のＮＭＯＳトランジスタＱＮ２はオフになっている。そのため、入力された電流は接地に流れることなく被保護回路（入力回路）２に入力される。
【０００５】
次に、外部接続用パッド１から高電圧の静電気サージが入力された場合の動作を説明する。第１のＮＭＯＳトランジスタＱＮ１のドレイン、基板、第２のＮＭＯＳトランジスタＱＮ２のソースはそれぞれＮ型、Ｐ型、Ｎ型の不純物を含んでいるので、一定以上の電圧がドレインに印加された時には、ＮＰＮ型バイポーラトランジスタとして機能し、サージ電流は接地へ逃がされる（第２のＮＭＯＳトランジスタＱＮ２をオンにする）。この結果、被保護回路（入力回路）２は、静電気サージの影響を免れる。なお、静電気サージの電圧が負の場合は、基板（Ｐ型）、ＮＭＯＳトランジスタＱＮ１のドレイン（Ｎ型）の順方向ダイオードを介してサージ電流が逃げる。
【０００６】
しかし、静電気サージが入力された場合には、外部接続用パッド１とＮＭＯＳトランジスタＱＮ１のゲートとの間の寄生のカップリング容量によってＮＭＯＳトランジスタＱＮ１のゲート電位が上昇すると、フローティングノードＮ３の電位も上昇する。その結果、ＮＭＯＳトランジスタＱＮ１のドレイン近傍の電位勾配が緩くなり、パイポーラトランジスタがオンするために必要な外部接続用パッド１の電位は上昇し、ＮＭＯＳトランジスタＱＮ１のブレークダウン電圧が上がる。
【０００７】
そこで、この対策として、ＮＭＯＳトランジスタＱＮ１のゲートに抵抗素子Ｒ３と容量素子Ｃを接続した第１のゲート電位制御回路４を設けている。静電気サージが入力されている間、抵抗素子Ｒ３と容量素子Ｃの時定数によって、ＮＭＯＳトランジスタＱＮ１のゲート電位が持ち上がるのを抑制する。これにより、ＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げ、被保護回路２が破壊されるのを抑制し、静電気サージに対する保護能力を向上させている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−２６４２３３号公報（第６−８頁、第１図）
【特許文献２】特開２００２−１４１４６７号公報（第４−５頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９の従来の半導体集積回路では、被保護回路２が入力回路でなく、出力回路または入出力回路である場合、サージに対する保護能力が低下するという課題があった。
【０００９】
すなわち、被保護回路２が出力回路または入出力回路である場合、被保護回路２は電源電圧ＶＤＤ（例えば３．３Ｖ）を出力する必要があるため、破線で示すように、ソースが電源線に接続され、ドレインが外部接続用パッド１に接続された出力用のＰＭＯＳトランジスタＱＰ２を持つ。接地線ＧＮＤを基準にして外部接続用パッド１から高電圧の静電気サージが入力された場合には、サージ電流は、第１のＮＭＯＳトランジスタＱＮ１、第２のＮＭＯＳトランジスタＱＮ２を通って接地線ＧＮＤに流れ、被保護回路２を保護する。同時に、ＰＭＯＳトランジスタＱＰ２を介して電源線ＶＤＤにもサージ電流が流れ、電源線ＶＤＤをチャージする。したがって、ＮＭＯＳトランジスタＱＮ１のゲートに抵抗素子Ｒ３を介して接続されている電源線ＶＤＤが外部接続用パッド１と同電位まで上がり、ＮＭＯＳトランジスタＱＮ１のゲート電位が徐々に持ち上がってしまい、ＮＭＯＳトランジスタＱＮ１のブレークダウン電圧が上がり、静電気サージに対する保護能力が低下する。
【００１０】
本発明は、このような事情に鑑みて創作したものであり、従来技術が持っていた課題を解決し、被保護回路が出力回路または入出力回路の場合でも、静電気サージに対する保護能力を向上させた半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明による半導体集積回路は、
外部接続用パッドと被保護回路との間に静電気放電保護回路が接続されており、
前記静電気放電保護回路は、
前記外部接続用パッドと接地線との間に挿入され、互いに直列に接続された第１のＮチャンネル型ＭＯＳトランジスタおよび第２のＮチャンネル型ＭＯＳトランジスタと、
前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、通常動作時に前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位を電源線と同電位に設定し、静電気サージ発生時に前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位を実質的に接地レベルとする第１のゲート電位制御回路と、
前記第２のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、通常動作時に前記第２のＮチャンネル型ＭＯＳトランジスタのゲートの電位を接地レベルにし、静電気サージ発生時に前記第２のＮチャンネル型ＭＯＳトランジスタをオンする第２のゲート電位制御回路とを備えたものである。
【００１２】
前記被保護回路は、単に入力回路だけでなく、出力回路または入出力回路を持つものである場合もある。すなわち、上記構成において、前記被保護回路の出力回路または入出力回路は、前記外部接続用パッドに接続された第３のＮチャンネル型ＭＯＳトランジスタおよび接地された第４のＮチャンネル型ＭＯＳトランジスタの直列回路を有し、前記第３のＮチャンネル型ＭＯＳトランジスタのゲートは前記第１のゲート電位制御回路の出力端子に接続され、前記第４のＮチャンネル型ＭＯＳトランジスタのゲートは出力信号制御回路に接続され、前記外部接続用パッドに対して接地電位を出力するように構成されているという態様がある。
【００１３】
通常動作時において、第１のＮＭＯＳトランジスタはそのゲート電位が電源線電位であるのでオン状態であるが、第２のＮＭＯＳトランジスタはそのゲート電位が接地レベルであるのでオフ状態である。したがって、入力信号の電位が電源線電位より高い場合でも、入力電流は接地に流れることはなく、その入力信号の入力を許容することになる。
【００１４】
静電気サージが外部接続用パッドに印加されると、外部接続用パッドとゲートとの間の寄生のカップリング容量によってゲート電位が上昇した両ＮＭＯＳトランジスタがオンし、サージ電流を接地へ逃がすので、被保護回路である入力回路は静電気サージから保護される。このとき、被保護回路が出力回路または入出力回路の場合、被保護回路は出力用のＰＭＯＳトランジスタを有することから、静電気サージが印加されたときはＰＭＯＳトランジスタを介して電源線にサージ電流が流れ込んで電源線をチャージし、第１のＮＭＯＳトランジスタのゲート電位を持ち上げようとする。これは、第１のＮＭＯＳトランジスタのブレークダウン電圧の上昇をもたらす。しかし、本発明の場合、被保護回路が出力回路または入出力回路でも、第１のゲート電位制御回路は静電気サージが印加されている状態において、第１のＮＭＯＳトランジスタのゲート電位を接地レベルに制御するので、第１のＮＭＯＳトランジスタのブレークダウン電圧を下げることができ、静電気サージに対する保護能力を向上させることができる。
【００１５】
上記の構成において、前記第１のゲート電位制御回路は、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートを電源線に接続し、かつ容量素子を介して接地線に接続する構成とされているという態様がある。
【００１６】
また、上記の構成において、前記容量素子は、ゲートが前記電源線に接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００１７】
また、上記の構成において、前記容量素子は、ゲートが前記接地線に接続され、ソースおよびドレインが前記電源線に接続されたＰチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００１８】
また、上記の構成において、前記容量素子は、ドレインが前記電源線に接続され、ソースおよびゲートが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００１９】
また、上記の構成において、前記容量素子は、その容量値が、静電気サージ発生時に、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートの電位をほぼ接地レベルにするように設定されているという態様がある。
【００２０】
また、上記の構成において、前記第１のゲート電位制御回路は、電源線と接地線との間に接続された抵抗素子と容量素子との直列回路と、前記抵抗素子と前記容量素子との接続ノードに入力端子が接続され出力端子が前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたバッファとを備えているという態様がある。そして、この態様において、前記容量素子は、ゲートが前記バッファの入力端子に接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００２１】
このように構成すれば、静電気サージが印加されている状態において、バッファがスイッチングするまで、第１または第３のＮチャンネル型ＭＯＳトランジスタのゲートを接地レベルにすることができる。したがって、被保護回路が出力回路または入出力回路でも、第１または第３のＮチャンネル型ＭＯＳトランジスタのブレークダウン電圧が下がり、静電気サージに対する保護能力を向上させることができる。
【００２２】
また、上記の構成において、前記第１のゲート電位制御回路は、前記外部接続用パッドと前記接地線との間に接続された容量素子と抵抗素子との直列回路と、前記容量素子と前記抵抗素子との接続ノードに入力端子が接続され出力端子が前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたインバータとを備えているという態様がある。そして、この態様において、前記容量素子は、ゲートが前記インバータの入力端子に接続され、ソースおよびドレインが前記外部接続用パッドに接続されたＰチャネル型ＭＯＳトランジスタで構成されているという態様がある。
【００２３】
このように構成すれば、静電気サージが印加されている状態において、インバータがスイッチングするまで、第１または第３のＮチャンネル型ＭＯＳトランジスタのゲートを接地レベルにすることができる。したがって、被保護回路が出力回路または入出力回路でも、第１または第３のＮチャンネル型ＭＯＳトランジスタのブレークダウン電圧が下がり、静電気サージに対する保護能力を向上させることができる。
【００２４】
また、上記の構成において、前記第１のゲート電位制御回路は、前記外部接続用パッドと前記接地線との間に接続された容量素子と抵抗素子との直列回路と、前記容量素子と前記抵抗素子との接続ノードにゲートが接続されソースが前記電源線に接続されドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続されたＰチャンネル型ＭＯＳトランジスタとを備えているという態様がある。そして、この態様において、前記容量素子は、ゲートが前記Ｐチャンネル型ＭＯＳトランジスタのゲートに接続され、ソースおよびドレインが前記外部接続用パッドの接続されたＰチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００２５】
このように構成すれば、静電気サージが印加されている状態において、第１または第３のＮチャンネル型ＭＯＳトランジスタのゲートを電源線から切り離すことができる。したがって、被保護回路が出力回路または入出力回路でも、第１または第３のＮチャンネル型ＭＯＳトランジスタのブレークダウン電圧が下がり、静電気サージに対する保護能力を向上させることができる。
【００２６】
上記のように構成され、前記バッファまたは前記インバータまたは前記Ｐチャンネル型ＭＯＳトランジスタを備える半導体集積回路において、前記第１のゲート電位制御回路は、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間にさらに容量素子が接続されているという態様がある。そして、この態様において、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に接続された前記容量素子は、ゲートが前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、ソースおよびドレインが前記接地線に接続されたＮチャンネル型ＭＯＳトランジスタで構成されているという態様がある。
【００２７】
このように構成すれば、Ｎチャンネル型ＭＯＳトランジスタのゲートと接地線との間に接続された容量素子の存在により、静電気サージが印加されたとき、外部接続用パッドとＮチャンネル型ＭＯＳトランジスタのゲートとの間のカップリング容量でそのゲートの電位が持ち上がるのを抑制し、より確実に接地レベルにできる。その結果として、Ｎチャンネル型ＭＯＳトランジスタのブレークダウン電圧が下がり、静電気サージに対する保護能力を向上させることができる。
【００２８】
また、上記の構成において、前記被保護回路における前記出力回路または入出力回路は、さらに、前記第３のＮチャンネル型ＭＯＳトランジスタのドレインと前記電源線との間に接続されたＰチャンネル型ＭＯＳトランジスタと、静電気サージ発生時に、前記Ｐチャンネル型ＭＯＳトランジスタを前記第１のゲート電位制御回路の出力電圧でオフする出力信号制御回路とを備えているという態様がある。
【００２９】
このように構成すれば、静電気サージが印加されたとき、第１または第３のＮチャンネル型ＭＯＳトランジスタのゲートを接地レベルにするとともに、Ｐチャンネル型ＭＯＳトランジスタがオフ状態となり、電源線へサージ電流が流れて電源線をチャージする動作を抑制し、より確実に接地レベルにできる。
【００３０】
また、上記の構成において、前記第１のゲート電位制御回路は、ＬＳＩチップのトランジスタ配置領域以外の空きスペースに配置可能に構成されているという態様がある。このように構成すれば、被保護回路１個につき、第１のゲート電位制御回路を１個配置する必要がなくなり、ＬＳＩチップ面積を削減することができる。
【発明の効果】
【００３１】
本発明によれば、被保護回路が出力回路または入出力回路でも、静電気サージが印加されている状態において、第１のゲート電位制御回路は第１のＮＭＯＳトランジスタのゲート電位を接地レベルに制御するので、静電気サージの印加時の第１のＮＭＯＳトランジスタのブレークダウン電圧を下げることができ、静電気サージに対する保護能力を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。
【００３３】
（実施の形態１）
図１は本発明の実施の形態１の半導体集積回路の構成を示す回路図である。この半導体集積回路は、外部接続用パッド１と、外部接続用パッド１に接続された入力回路、出力回路または入出力回路のうち少なくとも１つを持った被保護回路２と、外部接続用パッド１と被保護回路２との間に接続された静電気放電保護回路３とを備えている。静電気放電保護回路３は、外部接続用パッド１に接続された第１のＮＭＯＳトランジスタＱＮ１と接地線ＧＮＤに接続された第２のＮＭＯＳトランジスタＱＮ２が直列に接続され、第１のＮＭＯＳトランジスタＱＮ１のゲートには第１のゲート電位制御回路４が接続され、第２のＮＭＯＳトランジスタＱＮ２のゲートには第２のゲート電位制御回路５が接続されている。第１のゲート電位制御回路４は、電源線ＶＤＤと接地線ＧＮＤとの間に接続された容量素子Ｃを有し、容量素子Ｃと電源線ＶＤＤとの接続ノードＮ２が第１のＮＭＯＳトランジスタＱＮ１のゲートに接続されている。第２のゲート電位制御回路５は、第２のＮＭＯＳトランジスタＱＮ２のゲートを接地線ＧＮＤに接続するものである。
【００３４】
図２は容量素子Ｃの具体例を示す。図２（ａ）に示す容量素子Ｃ１は、ＮＭＯＳトランジスタのゲートを電源線ＶＤＤに接続し、ドレイン・ソースを接地線ＧＮＤに接続したものである。図２（ｂ）に示す容量素子Ｃ２は、ＰＭＯＳトランジスタのゲートを接地線ＧＮＤに接続し、ドレイン・ソースを電源線ＶＤＤに接続したものである。図２（ｃ）に示す容量素子Ｃ３は、ＮＭＯＳトランジスタのドレインを電源線ＶＤＤに接続し、ゲート・ソースを接地線ＧＮＤに接続したものである。
【００３５】
ここで、容量素子Ｃの容量値は、第１のＮＭＯＳトランジスタＱＮ１のゲートの電位が限りなく接地レベルに近くなるように設定する。
【００３６】
図３は被保護回路２が入力回路２ａと出力回路２ｂからなる入出力回路で構成されている場合の回路構成を示している。電源線と接地線の間にＰＭＯＳトランジスタＱＰと第３のＮＭＯＳトランジスタＱＮ３と第４のＮＭＯＳトランジスタＱＮ４からなる直列回路が接続されている。ＰＭＯＳトランジスタＱＰのゲートとＮＭＯＳトランジスタＱＮ３，ＱＮ４のゲートが出力信号制御回路６からの制御信号Ｓ１，Ｓ２で制御されるようになっている。通常動作時は、ＮＭＯＳトランジスタＱＮ３はオン状態である。
【００３７】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００３８】
通常動作時においては、第１のＮＭＯＳトランジスタＱＮ１のゲートには、ＶＤＤ（３．３Ｖ）が印加されているので、外部接続用パッド１に５Ｖの入力信号が印加されても、第１のＮＭＯＳトランジスタＱＮ１のドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。また、第１のＮＭＯＳトランジスタＱＮ１の閾値電圧をＶthnとして、第１のＮＭＯＳトランジスタＱＮ１によって内部ノードＮ３の電圧は（ＶＤＤ−Ｖthn）にクランプされるので、第２のＮＭＯＳトランジスタＱＮ２のドレイン・ゲート間の電圧は、電源電圧ＶＤＤ以下となる。第２のＮＭＯＳトランジスタＱＮ２はオフ状態であり、入力された電流は接地に流れることなく被保護回路（入力回路）２に入力される。
また、被保護回路２が外部接続用パッド１に対して“Ｈ”レベルを出力するときは、制御信号Ｓ１，Ｓ２を“Ｌ”レベルにして、ＰＭＯＳトランジスタＱＰをオンにするとともにＮＭＯＳトランジスタＱＮ４をオフにする。また、被保護回路２が外部接続用パッド１に対して“Ｌ”レベルを出力するときは、制御信号Ｓ１，Ｓ２を“Ｈ”レベルにして、ＰＭＯＳトランジスタＱＰをオフにするとともにＮＭＯＳトランジスタＱＮ４をオンにする。
【００３９】
一方、接地線ＧＮＤを基準にして外部接続用パッド１に静電気サージが印加されると、第２のＮＭＯＳトランジスタＱＮ２はオンし、サージ電流は外部接続用パッド１から第１のＮＭＯＳトランジスタＱＮ１、第２のＮＭＯＳトランジスタＱＮ２を通って接地線ＧＮＤへ流れ、被保護回路２を保護する。
【００４０】
被保護回路２の出力回路においては、静電気サージが印加されている状態において、電源電圧ＶＤＤレベルを出力するＰＭＯＳトランジスタＱＰを介して電源線ＶＤＤをチャージしにいき、第１のＮＭＯＳトランジスタＱＮ１のゲート電位が電源線ＶＤＤと同電圧レベルまで持ち上がろうとする。しかし、静電気サージが印加されている状態において、容量素子Ｃによって第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにしている。第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにすることにより、第１のＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げることができ、被保護回路２の出力回路の場合でも、静電気サージから被保護回路２を保護し、静電気サージに対する保護能力を向上させることができる。なお、静電気サージの印加時には、ＮＭＯＳトランジスタＱＮ３はオフとなる。
【００４１】
（実施の形態２）
図４は本発明の実施の形態２の半導体集積回路の構成を示す回路図である。本実施の形態における第１のゲート電位制御回路４は、抵抗素子Ｒ１と容量素子Ｃ１とバッファＢとを有し、電源線ＶＤＤと接地線ＧＮＤとの間に抵抗素子Ｒ１と容量素子Ｃの直列回路が接続され、抵抗素子Ｒ１と容量素子Ｃとの接続ノードＮ５にバッファＢの入力端子が接続され、バッファＢの出力端子が第１のＮＭＯＳトランジスタＱＮ１のゲートに接続されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４２】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００４３】
通常動作時、第１のＮＭＯＳトランジスタＱＮ１のゲートには、抵抗素子Ｒ１およびバッファＢを介して、ＶＤＤ（３．３Ｖ）が印加されている。したがって、外部接続用パッド１に５Ｖの入力信号が印加されても、第１のＮＭＯＳトランジスタＱＮ１のドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。また、第１のＮＭＯＳトランジスタＱＮ１によって内部ノードＮ３の電圧は（ＶＤＤ−Ｖthn）にクランプされる。したがって、第２のＮＭＯＳトランジスタＱＮ２のドレイン・ゲート間の電圧は、電源電圧ＶＤＤ以下となる。第２のＮＭＯＳトランジスタＱＮ２はオフ状態であり、入力された電流は接地に流れることなく被保護回路（入力回路）２に入力される。
【００４４】
一方、接地線ＧＮＤを基準にして外部接続用パッド１に静電気サージが印加されると、第２のＮＭＯＳトランジスタＱＮ２はオンし、サージ電流は外部接続用パッド１から第１のＮＭＯＳトランジスタＱＮ１、第２のＮＭＯＳトランジスタＱＮ２を通って接地線ＧＮＤへ流れ、被保護回路２を保護する。
【００４５】
被保護回路２が出力回路または入出力回路の場合、静電気サージが印加されている状態において、出力回路または入出力回路の電源電圧ＶＤＤレベルを出力するＰＭＯＳトランジスタ（図示せず）を介して電源線ＶＤＤをチャージしにいく。このとき、バッファＢの入力端子は、容量素子Ｃ１と抵抗素子Ｒ１の存在により徐々に電源電圧ＶＤＤまで立ち上がっていく。バッファＢが接地レベルから電源電圧ＶＤＤレベルにスイッチングするまで、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルに保つことができる。したがって、バッファＢがスイッチングするまでの時間を静電気サージの印加時間に設定しておけば、静電気サージが印加されている状態において、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにできる。
【００４６】
第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにすることにより、第１のＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げることができ、被保護回路２が出力回路または入出力回路の場合でも、静電気サージから被保護回路２を保護し、静電気サージに対する保護能力を向上させることができる。
【００４７】
（実施の形態３）
図５は本発明の実施の形態３の半導体集積回路の構成を示す回路図である。本実施の形態における第１のゲート電位制御回路４は、図４の構成に加えて、バッファＢの出力端子と接地線ＧＮＤとの間に容量素子Ｃ１′を接続した構成となっている。この容量素子Ｃ１′は図１（ａ）のタイプを採用している。その他の構成については実施の形態２の場合の図４と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４８】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００４９】
通常動作は、実施の形態２と同じである。また、接地線ＧＮＤを基準にして外部接続用パッド１に静電気サージが印加された場合の動作も、基本的には実施の形態２と同じ動作となる。
【００５０】
本実施の形態においては、容量素子Ｃ１′が追加されていることにより、次の効果が発揮される。静電気サージが印加されている状態において、外部接続用パッド１と第１のＮＭＯＳトランジスタＱＮ１のゲートのカップリングに起因して第１のＮＭＯＳトランジスタＱＮ１のゲート電位が持ち上がるのを、容量素子Ｃ１′が抑制する。その結果、実施の形態２の場合に比べて、より確実に第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルに保つことができる。これにより、第１のＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げる効果が確実化され、被保護回路２が出力回路または入出力回路の場合に対して、静電気サージに対する保護能力をさらに向上させることができる。
【００５１】
（実施の形態４）
図６は本発明の実施の形態４の半導体集積回路の構成を示す回路図である。本実施の形態における第１のゲート電位制御回路４は、容量素子Ｃ２′と抵抗素子Ｒ２とインバータＩｎとを有し、外部接続用パッド１と接地線ＧＮＤとの間に容量素子Ｃ２′と抵抗素子Ｒ２の直列回路が接続され、容量素子Ｃ２′と抵抗素子Ｒ２との接続ノードＮ６にインバータＩｎの入力端子が接続され、インバータＩｎの出力端子が第１のＮＭＯＳトランジスタＱＮ１のゲートに接続されている。さらに、インバータＩｎの出力端子と接地線ＧＮＤとの間に容量素子Ｃ１′を接続した構成となっている。その他の構成については実施の形態２の場合の図４と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５２】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００５３】
通常動作時、第１のＮＭＯＳトランジスタＱＮ１のゲートには、抵抗素子Ｒ２およびインバータＩｎを介して、ＶＤＤ（３．３Ｖ）が印加されている。したがって、外部接続用パッド１に５Ｖの入力信号が印加されても、第１のＮＭＯＳトランジスタＱＮ１のドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。また、第１のＮＭＯＳトランジスタＱＮ１によって内部ノードＮ３の電圧は（ＶＤＤ−Ｖthn）にクランプされる。したがって、第２のＮＭＯＳトランジスタＱＮ２のドレイン・ゲート間の電圧は、電源電圧ＶＤＤ以下となる。第２のＮＭＯＳトランジスタＱＮ２はオフ状態であり、入力された電流は接地に流れることなく被保護回路（入力回路）２に入力される。
【００５４】
一方、接地線ＧＮＤを基準にして外部接続用パッド１に静電気サージが印加されると、第２のＮＭＯＳトランジスタＱＮ２はオンし、サージ電流は外部接続用パッド１から第１のＮＭＯＳトランジスタＱＮ１、第２のＮＭＯＳトランジスタＱＮ２を通って接地線ＧＮＤへ流れ、被保護回路２を保護する。
【００５５】
被保護回路２が出力回路または入出力回路の場合、静電気サージが印加されている状態において、インバータＩｎの入力端子は、容量素子Ｃ２′と抵抗素子Ｒ２の存在により外部接続用パッド１の電位レベルから徐々に接地レベルまで立ち下がっていく。インバータＩｎが接地レベルから電源電圧ＶＤＤレベルにスイッチングするまで、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルに保つことができる。したがって、インバータＩｎがスイッチングするまでの時間を静電気サージの印加時間に設定しておけば、静電気サージが印加されている状態において、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにできる。
【００５６】
第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにすることにより、第１のＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げることができ、被保護回路２が出力回路または入出力回路の場合でも、静電気サージから被保護回路２を保護し、静電気サージに対する保護能力を向上させることができる。
【００５７】
また、容量素子Ｃ１′の効果は、実施の形態３の場合と同様である。
【００５８】
（実施の形態５）
図７は本発明の実施の形態５の半導体集積回路の構成を示す回路図である。本実施の形態における第１のゲート電位制御回路４は、容量素子Ｃ２′と抵抗素子Ｒ２とＰＭＯＳトランジスタＱＰ１と容量素子Ｃ１′とを有し、外部接続用パッド１と接地線ＧＮＤとの間に容量素子Ｃ２′と抵抗素子Ｒ２の直列回路が接続されている。また、電源線ＶＤＤと接地線ＧＮＤとの間にＰＭＯＳトランジスタＱＰ１と容量素子Ｃ１′の直列回路が接続されている。容量素子Ｃ２′と抵抗素子Ｒ２との接続ノードＮ６にＰＭＯＳトランジスタＱＰ１のゲートが接続され、ＰＭＯＳトランジスタＱＰ１と容量素子Ｃ１′との接続ノードＮ２に第１のＮＭＯＳトランジスタＱＮ１のゲートが接続されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５９】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００６０】
通常動作時、第１のＮＭＯＳトランジスタＱＮ１のゲートには、オン状態にあるＰＭＯＳトランジスタＱＰ１を介してＶＤＤ（３．３Ｖ）が印加されているので、外部接続用パッド１に５Ｖの入力信号が印加されても、第１のＮＭＯＳトランジスタＱＮ１のドレイン・ゲート間の電圧は１．７Ｖ以上になることはない。また、第１のＮＭＯＳトランジスタＱＮ１によって内部ノードＮ３の電圧は（ＶＤＤ−Ｖthn）にクランプされる。したがって、第２のＮＭＯＳトランジスタＱＮ２のドレイン・ゲート間の電圧は、電源電圧ＶＤＤ以下となる。第２のＮＭＯＳトランジスタＱＮ２はオフ状態であり、入力された電流は接地に流れることなく被保護回路（入力回路）２に入力される。
【００６１】
一方、接地線ＧＮＤを基準にして外部接続用パッド１に静電気サージが印加されると、第２のＮＭＯＳトランジスタＱＮ２はオンし、サージ電流は外部接続用パッド１から第１のＮＭＯＳトランジスタＱＮ１、第２のＮＭＯＳトランジスタＱＮ２を通って接地線ＧＮＤへ流れ、被保護回路２を保護する。
【００６２】
静電気サージが印加されている状態において、ＰＭＯＳトランジスタＱＰ１のゲート電位は、容量素子Ｃ２′と抵抗素子Ｒ２の存在により外部接続用パッド１の電位レベルから徐々に接地レベルまで立ち下がっていく。その結果として、静電気サージが印加されている状態において、ＰＭＯＳトランジスタＱＰ１はオフ状態となり、第１のＮＭＯＳトランジスタＱＮ１のゲート電位は電源線ＶＤＤから切り離され、接地レベルに近くなる。
【００６３】
以上のようにして、ＰＭＯＳトランジスタＱＰ１がオンするまで、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルに保つことができる。したがって、ＰＭＯＳトランジスタＱＰ１がオンするまでの時間を静電気サージの印加時間に設定しておけば、静電気サージが印加されている状態において、第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルに近くできる。
【００６４】
第１のＮＭＯＳトランジスタＱＮ１のゲート電位を接地レベルにすることにより、第１のＮＭＯＳトランジスタＱＮ１のブレークダウン電圧を下げることができ、被保護回路２が出力回路または入出力回路の場合でも、静電気サージから被保護回路２を保護し、静電気サージに対する保護能力を向上させることができる。
【００６５】
また、容量素子Ｃ１′の効果は、実施の形態３と同じである。
【００６６】
なお、上記の実施の形態１〜５において、第１のゲート電位制御回路４は、被保護回路２が出力回路または入出力回路の場合、被保護回路２の接地レベルを出力するＮＭＯＳトランジスタのゲート電位も同じく制御する。また、第１のゲート電位制御回路４は、ＬＳＩチップのトランジスタ配置領域以外の空きスペースに配置してもよい。これにより、被保護回路２の１つごとに第１のゲート電位制御回路４を１つ配置する必要がなくなり、ＬＳＩチップ面積を削減することができる。
【００６７】
（実施の形態６）
図８は本発明の実施の形態６の半導体集積回路の構成を示す回路図である。外部接続用パッド１と、外部接続用パッド１に接続された入力回路と出力回路を持った被保護回路２と、外部接続用パッド１と被保護回路２との間に接続された静電気放電保護回路３を有している。静電気放電保護回路３は、外部接続用パッド１に接続された第１のＮＭＯＳトランジスタＱＮ１と接地線ＧＮＤに接続された第２のＮＭＯＳトランジスタＱＮ２が直列に接続されている。さらに、第１のＮＭＯＳトランジスタＱＮ１のゲートには第１のゲート電位制御回路４が接続され、第２のＮＭＯＳトランジスタＱＮ２のゲートには第２のゲート電位制御回路５が接続されている。さらに、チップ内部信号入力端子ＩＮと、ハイインピーダンス出力信号制御端子ＮＯＥをもつ出力信号制御回路６を有している。
【００６８】
被保護回路２は、入力回路２ａと、ＰＭＯＳトランジスタＱＰ、第３のＮＭＯＳトランジスタＱＮ３、第４のＮＭＯＳトランジスタＱＮ４からなる出力回路２ｂを備えている。外部接続用パッド１に接続された第３のＮＭＯＳトランジスタＱＮ３と接地線ＧＮＤに接続された第４のＮＭＯＳトランジスタＱＮ４が直列に接続され、第３のＮＭＯＳトランジスタＱＮ３のゲートは第１のゲート電位制御回路４における出力ノードＮ２に接続され、第４のＮＭＯＳトランジスタＱＮ４のゲートは出力信号制御回路６に接続されていて、接地レベルを出力する。ＰＭＯＳトランジスタＱＰは、外部接続用パッド１と電源線ＶＤＤの間に接続され、ゲートには出力信号制御回路６が接続されている。ハイインピーダンス出力信号制御端子ＮＯＥと第１のＮＭＯＳトランジスタＱＮ１と第３のＮＭＯＳトランジスタＱＮ３のゲート電位が入力されるＮＡＮＤ回路７とを有する。
【００６９】
次に、上記のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００７０】
通常動作時、サージ印加時とも静電気放電保護回路３の動作は実施の形態１〜５と同じである。異なる点は、静電気サージが印加されたとき、第１のＮＭＯＳトランジスタＱＮ１と第３のＮＭＯＳトランジスタＱＮ３のゲート電位を接地レベルにするとともに、ＰＭＯＳトランジスタＱＰがオフ状態となり、電源線ＶＤＤへサージ電流が流れて電源線ＶＤＤをチャージする動作を抑制し、より確実に接地レベルにできる。
【００７１】
このとき、第１のゲート電位制御回路４は実施の形態１〜５のいずれでもよい。さらに、第１のゲート電位制御回路４は、ＬＳＩチップのトランジスタ配置領域以外の空きスペースに配置してもよい。これにより、被保護回路２が１個につき、第１のゲート電位制御回路４を１個配置する必要がなくなり、ＬＳＩチップ面積を削減することができる。
【産業上の利用可能性】
【００７２】
本発明の半導体集積回路は、トレラント構成の静電気放電保護回路を有し、高耐圧なインターフェイス等として有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１における半導体集積回路の構成を示す回路図
【図２】本発明の実施の形態１の容量素子の具体例を示す半導体集積回路の回路図
【図３】本発明の実施の形態１における半導体集積回路の詳しい構成を示す回路図
【図４】本発明の実施の形態２における半導体集積回路の構成を示す回路図
【図５】本発明の実施の形態３における半導体集積回路の構成を示す回路図
【図６】本発明の実施の形態４における半導体集積回路の構成を示す回路図
【図７】本発明の実施の形態５における半導体集積回路の構成を示す回路図
【図８】本発明の実施の形態６における半導体集積回路の構成を示す回路図
【図９】従来の技術における半導体集積回路の構成を示す回路図
【符号の説明】
【００７４】
１  外部接続用パッド
２被保護回路
２ａ  入力回路
２ｂ  出力回路
３  静電気放電保護回路
４  第１のゲート電位制御回路
５  第２のゲート電位制御回路
６  出力信号制御回路
Ｂ  バッファ
Ｃ，Ｃ１，Ｃ１′，Ｃ２，Ｃ２′，Ｃ３  容量素子
Ｉｎ  インバータ
ＱＮ１  第１のＮＭＯＳトランジスタ
ＱＮ２  第２のＮＭＯＳトランジスタ
ＱＮ３  第３のＮＭＯＳトランジスタ
ＱＮ４  第４のＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３  抵抗素子
ＱＰ，ＱＰ１  ＰＭＯＳトランジスタ
【図１】
2007214420.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007214420.tif 000009
【図８】
2007214420.tif 000010
【図９】
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