(57)【要約】【課題】  ソース・ドレイン電極からチャネルまでの寄生抵抗を減少させ、電流律速の抑制された薄膜トランジスタ及びその製法を提供する。【解決手段】  基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。【選択図】  図１
2007220818.tif 000002
【特許請求の範囲】
【請求項１】
基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることにより低抵抗化された領域からなることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記イオンがIII族からなるイオンであることを特徴とする請求項２記載の薄膜トランジスタ。
【請求項４】
前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状されていることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタ。
【請求項５】
前記ゲート絶縁膜が、前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタ。
【請求項６】
前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることを特徴とする薄膜トランジスタの製法。
【請求項８】
前記ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することを特徴とする請求項７記載の薄膜トランジスタの製法。
【請求項９】
前記イオンにIII族からなるイオンを用いることを特徴とする請求項８記載の薄膜トランジスタの製法。
【請求項１０】
前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングすることを特徴とする請求項７乃至９いずれか記載の薄膜トランジスタ。
【請求項１１】
前記ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、前記酸化物半導体薄膜層の少なくとも上側全面を被覆して該第一ゲート絶縁膜を形成し、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を成膜し、該第二ゲート絶縁膜の上に前記ゲート電極を積載し、該ゲート電極をマスクにして該第二ゲート絶縁膜をエッチング処理することを特徴とする請求項７乃至９記載の薄膜トランジスタの製法。
【請求項１２】
前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項１１記載の薄膜トランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ（以下、TFTと略）及びその製法に関する。
【背景技術】
【０００２】
酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。
【０００３】
酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。
【０００４】
ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている（例えば、下記特許文献１参照）。該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。
【０００５】
しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。
【０００６】
トップゲート型構造の一例としては、図７で示す如く、基板１１上より順に一対のソース・ドレイン電極１２、酸化物半導体薄膜層１３、ゲート絶縁膜１４、ゲート電極１５を積層して形成される構造を例示することができる。
しかしながら、この構造はソース・ドレイン電極１２からチャネルに至るまでの酸化物半導体薄膜層１３が寄生抵抗となり、電流律速が生じるという問題がある。
【０００７】
【特許文献１】特開２００４−３４９５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記問題に鑑みてなされたものであり、ソース・ドレイン電極からチャネルまでの寄生抵抗を減少させ、電流律速の抑制された薄膜トランジスタ及びその製法を提供することを解決課題とする。
【課題を解決するための手段】
【０００９】
請求項１に係る発明は、基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタに関する。
【００１０】
請求項２に係る発明は、前記ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることにより低抵抗化された領域からなることを特徴とする請求項１記載の薄膜トランジスタに関する。
請求項３に係る発明は、前記イオンがIII族からなるイオンであることを特徴とする請求項２記載の薄膜トランジスタに関する。
【００１１】
請求項４に係る発明は、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状されていることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタに関する。
【００１２】
請求項５に係る発明は、前記ゲート絶縁膜が、前記酸化物半導体薄膜層の少なくとも上側全面を被覆する第一ゲート絶縁膜と、該第一ゲート絶縁膜の上に形成され、且つ前記ゲート電極と自己整合的に同一形状に形成される第二ゲート絶縁膜からなることを特徴とする請求項１乃至３いずれか記載の薄膜トランジスタに関する。
請求項６に係る発明は、前記第一ゲート絶縁膜が前記酸化物半導体薄膜層の上側全面のみを被覆することを特徴とする請求項５記載の薄膜トランジスタに関する。
【００１３】
請求項７に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を有する薄膜トランジスタの製法において、前記ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることを特徴とする薄膜トランジスタの製法に関する。
【００１４】
請求項８に係る発明は、前記ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することを特徴とする請求項７記載の薄膜トランジスタの製法に関する。
請求項９に係る発明は、前記イオンにIII族からなるイオンを用いることを特徴とする請求項８記載の薄膜トランジスタの製法に関する。
【００１５】
請求項１０に係る発明は、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングすることを特徴とする請求項７乃至９いずれか記載の薄膜トランジスタに関する。
【００１６】
請求項１１に係る発明は、前記ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、前記酸化物半導体薄膜層の少なくとも上側全面を被覆して該第一ゲート絶縁膜を形成し、該第一ゲート絶縁膜の上に第二ゲート絶縁膜を成膜し、該第二ゲート絶縁膜の上に前記ゲート電極を積載し、該ゲート電極をマスクにして該第二ゲート絶縁膜をエッチング処理することを特徴とする請求項７乃至９記載の薄膜トランジスタの製法に関する。
請求項１２に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることを特徴とする請求項１１記載の薄膜トランジスタの製法に関する。
【発明の効果】
【００１７】
請求項１に係る発明によれば、酸化物半導体薄膜層において、ゲート電極の直下方以外の範囲が、ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。加えて、ソース・ドレイン領域がゲート電極の直下方以外の範囲に位置することにより、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の向上を図ることができる。
【００１８】
請求項２に係る発明によれば、ソース・ドレイン領域が酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングされることで低抵抗化された領域からなることにより、酸化物半導体薄膜層の成膜後、事後的にイオンをドーピングすることができる。そのため、ソース・ドレイン領域を、自己整合、且つ選択的に低抵抗化することができる。
請求項３に係る発明によれば、III族元素からなるイオンをイオン注入法でドーピングすることにより、これらのイオンが酸化亜鉛に対してドナーとなり、効果的に低抵抗化をすることができる。
【００１９】
請求項４に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されていることにより、ソース・ドレイン領域がゲート絶縁膜により被覆されていない構造となり、低抵抗化をゲート絶縁膜を介することなく行うことができる。そのため、イオンをドーピングする際の加圧電圧等を小さくすることができ、酸化亜鉛へのイオンをドーピングすることによるダメージを低減することができる。
【００２０】
請求項５に係る発明によれば、第二ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されているので、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在せず、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする際の印加電圧等を小さいものとすることができる。
さらに、ゲート絶縁膜が第一ゲート絶縁膜と第二ゲート絶縁膜からなり、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面を被覆することにより、第一ゲート絶縁膜がソース・ドレイン領域を保護する役割も果たす。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
請求項６に係る発明によれば、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとるため、酸化物半導体薄膜層と第一ゲート絶縁膜の界面特性が良好に維持される。
【００２１】
請求項７に係る発明によれば、ゲート電極をマスクとして低抵抗化してソース・ドレイン領域とすることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。加えて、ソース・ドレイン領域がゲート電極の直下方以外の範囲に位置することとなるので、ソース・ドレイン領域とゲート電極間の寄生容量が低減し、動作速度の向上を図ることができる。
【００２２】
請求項８に係る発明は、ソース・ドレイン領域を、酸化亜鉛に対してドナーとなるイオンをイオン注入法でドーピングすることにより低抵抗化して形成することにより、酸化物半導体薄膜層成膜後、事後的にイオンをドーピングすることができ、ソース・ドレイン領域を、自己整合、且つ選択的に低抵抗化することができる。
請求項９に係る発明は、ソース・ドレイン領域にドーピングするイオンにIII族からなるイオンを用いることにより、これらのイオンが酸化亜鉛に対してドナーとなり、効果的に低抵抗化をすることができる。
【００２３】
請求項１０に係る発明は、ゲート電極をマスクとしてゲート絶縁膜をエッチングすることにより、ソース・ドレイン領域がゲート絶縁膜により被覆されていない構造となり、低抵抗化をゲート絶縁膜を介することなく行うことができる。そのため、イオンをドーピングする際の加圧電圧等を小さくすることができ、酸化亜鉛へのイオンをドーピングすることによるダメージを低減することができる。
【００２４】
請求項１１に係る発明は、ゲート電極をマスクにして第二ゲート絶縁膜をエッチング処理する工程からなることにより、ソース・ドレイン領域となる領域上にはゲート絶縁膜として、第一ゲート絶縁膜のみしか存在しなくなる。そのため、第一ゲート絶縁膜を薄膜化することで、イオンをドーピングする際の印加電圧等を小さいものとすることができる。
さらに、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面を被覆することにより、第二ゲート絶縁膜をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
請求項１２に係る発明は、前記酸化物半導体薄膜層と前記第一ゲート絶縁膜を一括してエッチングすることにより、第一ゲート絶縁膜が酸化物半導体薄膜層をレジスト剥離液といった各種溶剤から保護する役割を果たし、酸化物半導体薄膜層とゲート絶縁膜の界面特性が良好に維持される。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら、本発明の薄膜トランジスタの実施形態について説明する。
図１は本発明に係る薄膜トランジスタの第一の実施形態を示す断面図である。
【００２６】
本発明の第一の実施形態に係る薄膜トランジスタ１００は、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート絶縁膜４、ゲート電極６、層間絶縁膜７、コンタクト部８ａ、一対のソース・ドレイン外部電極２ａ、表示電極９を有しており、図１に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。
【００２７】
薄膜トランジスタ１００は、図１に示す通り、ガラス（SiO2とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。
【００２８】
基板１上には、一対のソース・ドレイン電極２が積層されている。この一対のソース・ドレイン電極２は、基板１上面に間隙を有して配置されている。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
【００２９】
酸化物半導体薄膜層３は、一対のソース・ドレイン電極２の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。
また、酸化物半導体薄膜層はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。
一対のソース・ドレイン領域３２は酸化物半導体薄膜層３のゲート電極に被覆されない領域に自己整合的に形成されている。このとき、酸化亜鉛に対してドナーとなるイオンがイオン注入法により事後的にドーピングされることで形成されることが好ましい。イオン注入法を用いることにより、自己整合、且つ選択的にイオンをドーピングすることができるからである。ソース・ドレイン領域３２にイオンがドーピングされていることにより、事後的にイオンをドーピングされていないチャネル領域３１より抵抗が低くなる。
当該イオンとしては、III族からなる元素、例えばインジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
このソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの寄生抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。
【００３０】
ゲート絶縁膜４は、酸化物半導体薄膜層３のチャネル領域３１の上表面のみを被覆するように形成されている。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。
【００３１】
ゲート電極６は、ゲート絶縁膜４上に形成されている。このゲート電極６は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層３中の電子密度を制御する役割を果たすものである。
ゲート電極６はCr、Tiで例示される金属膜からなる。
また、ゲート電極６の両端は、一対のソース・ドレイン領域３２の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が低減し、動作速度を向上させることができる。
また、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が低減し、動作速度の低下が抑制される。
【００３２】
層間絶縁膜７は一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６の表面全面を被覆するように積層されている。
【００３３】
一対のソース・ドレイン外部電極２ａはコンタクト部８ａを介してそれぞれ対応するソース・ドレイン電極２と接続される。
【００３４】
表示電極９は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。
【００３５】
また、図３で示すような第二の実施形態も考えられる。第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域３２の上にそれぞれ対応するソース・ドレイン電極２を接続した構造を有している。第二の実施形態のTFT２００の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を付している。第二の実施形態のTFT２００の場合、一対のソース・ドレイン領域３２は少なくとも上表面だけが低抵抗化していればよい。
【００３６】
また、図４で示すような第三の実施形態も考えられる。第三の実施形態に係るTFT３００の一部はTFT１００及びTFT２００と同じ構造を有しており、同じ参照番号を付してある。但し、ゲート絶縁膜４は第一ゲート絶縁膜と第二ゲート絶縁膜からなり、便宜上、第一ゲート絶縁膜４１及び第二ゲート絶縁膜５とする。
【００３７】
第一ゲート絶縁膜４１は、酸化物半導体薄膜層３の上側全面及び側面を被覆するように形成されている。この第一ゲート絶縁膜４１は、一対のソース・ドレイン領域３２を被覆しているため、第二ゲート絶縁膜をエッチングする等の製造工程におけるエッチング処理などから一対のソース・ドレイン領域３２を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
【００３８】
第二ゲート絶縁膜５は、第一ゲート絶縁膜４１の上部の一部分を覆うように、ゲート電極６と自己整合的に同一形状で形成される。
【００３９】
第一ゲート絶縁膜４１と第二ゲート絶縁膜５は異なる化合物で形成される。これにより、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜のみをエッチングすることができる。具体的には、第一ゲート絶縁膜４１を酸化珪素（SiOx）膜、第二ゲート絶縁膜５を窒化珪素（SiNx）膜とする構成などが挙げられる。
【００４０】
また、図６で示すような第四の実施形態も考えられる。第四の実施形態に係るTFT４００は、TFT３００の第一ゲート絶縁膜４１が、酸化物半導体薄膜層３の上表面のみを被覆した構造である。従って、TFT３００と同じ参照番号を付している。
TFT４００は、第一ゲート絶縁膜が酸化物半導体薄膜層の上側全面のみを被覆する構造をとる。このような構造をとるために、酸化物半導体薄膜層３と第一ゲート絶縁膜４１が一括してエッチングされることとなり、第一ゲート絶縁膜４１が酸化物半導体薄膜層３をレジスト剥離液といった各種薬液から保護する役割を果たす。そのため、酸化物半導体薄膜層の表面あれを防ぐことができる。なお、好ましくは、酸化物半導体薄膜層３と第一ゲート絶縁膜４１を真空中にて連続的に形成した後、大気中に取り出しエッチングするのがよい。これにより、真空中で形成した酸化物半導体薄膜層３と第一ゲート絶縁膜４１の良好な界面が維持され、TFT特性の向上が期待できるからである。
【００４１】
なお、本発明には、ゲート絶縁膜が二層からなり、且つソース・ドレイン領域の上にソース・ドレイン電極を接続した構造（コプラナー型）も当然含まれる。また、ゲート絶縁膜が３層以上からなる構造も当然含まれる。
【００４２】
本発明の第一の実施形態の薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。
【００４３】
まず、図２（１）に示される如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)、を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜４を形成する。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNxを50〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。
【００４４】
図２（２）に示される如く、ゲート絶縁膜４上にゲート電極６を積載し、ゲート電極６をマスクとして、ゲート絶縁膜４をSF6等のガスを用いてドライエッチングする。
【００４５】
図２（３）はゲート絶縁膜４をドライエッチングした後の断面図を示しており、ゲート絶縁膜４とゲート電極６が自己整合的に同一形状に形成されている。また、酸化物半導体薄膜層３は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜４で被覆されておらず露出した構造となる。
【００４６】
ゲート絶縁膜４のパターン形成後、図２（４）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして露出した一対のソース・ドレイン領域３２に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングし低抵抗化を行うことが好ましい。イオン注入法を用いることにより、酸化物半導体薄膜層の成膜後、事後的にイオンをドーピングすることができ、自己整合、且つ、選択的にイオンをドーピングすることができるからである。
ドナーとなるイオンとしては、III族からなる元素、例えばインジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
また、これらのイオンはゲート絶縁膜を介さずにドーピングするため、ドーピング時の加圧電圧を小さくでき、酸化亜鉛へのイオン注入によるダメージを低減することができる。
【００４７】
図２（５）に示す如く、前記基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。
【００４８】
その後、図２（６）に示す如く、フォトリソグラフィー法を用いることにより、一対のソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをそれぞれ、コンタクト部８ａを介して、対応する各ソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。
【００４９】
本発明の第二の実施形態の薄膜トランジスタ（TFT）の製造方法について、以下に説明する（図示せず）。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングし、酸化物半導体薄膜層３の該エッチング処理で露出した部分を低抵抗化してソース・ドレイン領域３２を形成する。
低抵抗化の方法としては、第一の実施形態と同様に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングすることで行うことが好ましい。また、第二の実施形態ではソース・ドレイン領域は少なくとも上表面が低抵抗化されていればよい。当該イオンとしてはIII族元素からなるイオン、例えばアルミニウムイオン、インジウムイオン、ガリウムイオンなどが挙げられる。
その後、層間絶縁膜７を形成し、コンタクトホールを開口して、一対のソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。
【００５０】
次に第三の実施形態に係るTFTの製造方法を説明する。
まず、図５（１）に示す如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を被覆し、パターニングする。そして、図５（２）に示す如く、酸化亜鉛が低抵抗化されない手法および条件で第一ゲート絶縁膜４１を形成する。
【００５１】
図５（３）に示す如く、第一ゲート絶縁膜４１を被覆するように第二ゲート絶縁膜５を形成する。第二ゲート絶縁膜５上にゲート電極６を積載し、ゲート電極６をマスクとして、第二ゲート絶縁膜５をSF6等のガスを用いてドライエッチングする。第一ゲート絶縁膜４１と第二ゲート絶縁膜５を異なる化合物とすることで、第一ゲート絶縁膜４１をエッチングせずに、第二ゲート絶縁膜５のみをエッチングすることができる。そのため、ソース・ドレイン領域３２上に、第一ゲート絶縁膜４１が存在することとなり、第二ゲート絶縁膜５をエッチングする等の製造工程においてソース・ドレイン領域を保護することができ、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
具体的には、第一ゲート絶縁膜４１としてSiH4とN2Oガスを用いたプラズマCVD法にて形成したSiO2膜を、第二ゲート絶縁膜として前述のプラズマCVD法にて形成したSiN膜を用いることでエッチング選択性を確保でき、該構造が形成可能である。この場合、各層の膜厚は特に限定されないが、第一ゲート絶縁膜に関しては酸化亜鉛膜厚と同等レベルの50〜100nmとすることで、イオン注入等の加速電圧の上昇を防ぐことが可能となる。
【００５２】
図５（４）は第二ゲート絶縁膜５をドライエッチングした後の断面図を示しており、第二ゲート絶縁膜５とゲート電極６が自己整合的に同一形状に形成されている。
【００５３】
図５（５）に示される如く、酸化物半導体薄膜層３の膜厚方向全体において、ゲート電極６をマスクとして、それぞれのソース・ドレイン領域３２に酸化亜鉛に対してドナーとなるイオンをイオン注入法によりドーピングし低抵抗化を行うことが好ましい。このとき、該イオンとしては、III族元素からなるイオン、例えば、インジウムイオン、ガリウムイオン、アルミニウムイオン等が挙げられる。
このとき、第一ゲート絶縁膜を酸化物半導体薄膜の膜厚と同等レベルの50〜100nmとすることで、イオン注入法で用いる印加電圧を小さくすることができる。
また、第一ゲート絶縁膜４１が一対のソース・ドレイン領域３２を被覆しているため、第二ゲート絶縁膜５をエッチングするときのソース・ドレイン領域へのダメージを防ぐことができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
【００５４】
その後、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。そして、フォトリソグラフィー法を用いてソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する（図４参照）。
【００５５】
最後に、本発明の第四の実施形態に係るTFT４００の製造方法を説明する（図示せず）。
TFT４００の製造方法は、TFT３００の製造方法において、酸化物半導体薄膜層３をエッチングする際、第一ゲート絶縁膜４１とともに一括して行う。具体的には、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３を形成し、パターニングをせずに、第一ゲート絶縁膜４１を形成する。この時、酸化物半導体薄膜層をスパッタリング法を用いて真空中にて形成し、大気開放することなく連続してプラズマCVD法やスパッタリング法を用いてゲート絶縁膜を形成することが望ましい。これにより、酸化物半導体薄膜層３と第一ゲート絶縁膜４１の間に良好な界面が形成され、維持される。その後、該基板を大気中に取り出し、第一ゲート絶縁膜４１上にフォトレジストをコーティングし、パターニングされたフォトレジストを形成して、このフォトレジストをマスクとして、第一ゲート絶縁膜４１及び酸化物半導体薄膜層３を一括してドライエッチングする。
【００５６】
これにより、酸化物半導体薄膜層３と同一形状の第一ゲート絶縁膜４１を有するTFT活性層領域が形成される。第一ゲート絶縁膜４１は、酸化物半導体薄膜層３との界面形成に加えて、活性領域をパターン形成する時の酸化物半導体薄膜層を保護する役目も同時に果たしている。すなわち、活性層パターニング後のフォトレジスト４ａを剥離する場合に使用するレジスト剥離液が酸化物半導体薄膜層３表面に接すると、薄膜表面や結晶粒界をエッチングで荒らしてしまうが、第一ゲート絶縁膜４１が酸化物半導体薄膜層３表面に存在することで、フォトリソグラフィー工程におけるレジスト剥離液といった各種薬液に対する保護膜としての機能を果たし、酸化物半導体薄膜層３の表面あれを防ぐことができる。
また、一対のソース・ドレイン領域３２上に、第一ゲート絶縁膜４１が存在することとなり、第二ゲート絶縁膜５をエッチングする等の製造工程においてソース・ドレイン領域を保護することができる。そのため、ソース・ドレイン領域のさらなる抵抗低減を図ることができる。
以上、本発明の実施形態を説明したが、本発明は上記した実施形態により何ら限定されるものでなく、上記した実施形態以外でも、酸化亜鉛を主成分とする酸化物半導体薄膜層を有する薄膜トランジスタにおいて、低抵抗化したソース・ドレイン領域を有するものは当然含まれる。
【産業上の利用可能性】
【００５７】
以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。
【図面の簡単な説明】
【００５８】
【図１】本発明における薄膜トランジスタ（TFT）の第一実施形態を示す断面図である。
【図２】本発明における薄膜トランジスタ（TFT）の第一の実施形態の製法を経時的に示す断面図であり、下記（１）から（６）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成し、ゲート絶縁膜を被膜した構造の断面図（２）ゲート電極を積載した断面図（３）ゲート絶縁膜をパターニングした構造の断面図（４）低抵抗化した後の断面図（５）層間絶縁膜を被膜した断面図（６）コンタクト部、ソース・ドレイン外部電極、表示電極を形成した構造の断面図
【図３】本発明における薄膜トランジスタ（TFT）の第二の実施形態を示す断面図である。
【図４】本発明における薄膜トランジスタ（TFT）の第三の実施形態を示す断面図である。
【図５】本発明における薄膜トランジスタ（TFT）の第三の実施形態の製法を経時的に示す断面図であり、下記（１）から（５）よりなる。（１）基板上にソース・ドレイン電極、酸化物半導体薄膜層を形成した構造の断面図（２）第一ゲート絶縁膜を形成した断面図（３）第二ゲート絶縁膜とゲート電極を積層した断面図（４）第二ゲート絶縁膜をパターニングした後の断面図（５）低抵抗化した後の断面図
【図６】本発明における薄膜トランジスタ（TFT）の第四の実施形態を示す断面図である。
【図７】アモルファスシリコンを半導体薄膜層として利用した薄膜トランジスタ(TFT)を示す断面図である。
【符号の説明】
【００５９】
１                              基板
２                              ソース・ドレイン電極
３                              酸化物半導体薄膜層
３１                            チャネル領域
３２                            ソース・ドレイン領域
４                              ゲート絶縁膜
４１                            第一ゲート絶縁膜
５                              第二ゲート絶縁膜
６                              ゲート電極
１００、２００、３００、４００  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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