(57)【要約】      （修正有）【課題】コントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされ、アクティブ領域の半導体基板の側面が露出されることを防止し得るフラッシュメモリ素子の製造方法を提供する。【解決手段】素子分離膜のEFHを調節するためのエッチング工程を過量のポリマーが発生する条件の乾式エッチング工程で実施してフローティングゲートパターンの側壁に第1スペーサを形成し、第1スペーサが以後のコントロールゲート及びフローティングゲートの形成時に露出された領域の素子分離膜がエッチングされる時、エッチング障壁層として作用してアクティブ領域の半導体基板の側面に第2スペーサが形成されるようにして半導体基板の側面露出及び損傷を防止することができ、素子の信頼性を向上させるフラッシュメモリ素子の製造方法が提示される。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板の第1領域にトンネル酸化膜及び第1導電層が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階、
乾式エッチング工程で上記素子分離膜を所定の厚さにエッチングして上記フローティングゲートパターン側壁に第1スペーサを形成する段階、及び、
全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むが、
上記フローティングゲートパターンがエッチングされて上記半導体基板が露出される間、上記素子分離膜の一部がエッチングされながら上記半導体基板の側面に第2スペーサが形成されるフラッシュメモリ素子の製造方法。
【請求項２】
上記フローティングゲートパターン及び素子分離膜は、
上記半導体基板の上部に上記トンネル酸化膜、上記第1導電層、バッファ酸化膜及び窒化膜を順次形成する段階、
素子分離マスクを用いた写真及びエッチング工程で上記窒化膜乃至上記トンネル酸化膜の所定領域をエッチングして上記フローティングゲートパターンを形成した後、上記半導体基板を所定の深さでエッチングしてトレンチを形成する段階、
上記トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成する段階、及び、
上記窒化膜が露出されるように上記絶縁膜を研磨して上記素子分離膜を形成する段階により形成される請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項３】
上記絶縁膜は、HDP酸化膜で形成するか、またはHDP酸化膜とSOD膜を積層して形成する請求項2に記載のフラッシュメモリ素子の製造方法。
【請求項４】
上記の乾式エッチング工程は、過量のポリマーが発生する条件で実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項５】
上記の乾式エッチング工程は、CH2F2、C4F8、C5F8、C4F6、Ar、O2などのガスを用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項６】
上記の乾式エッチング工程は、C2H2F2、C4F6、Ar及びO2の混合ガスを用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項７】
上記の乾式エッチング工程は、C2H2F2、C4F8、Ar及びO2の混合ガスを用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項８】
上記の乾式エッチング工程は、C2H2F2、C5F8、Ar及びO2の混合ガスを用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項９】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
上記ICPタイプの装備を用いた乾式エッチング工程は、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施する請求項9に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する請求項9に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
上記誘電体膜は、ONO構造または高誘電体物質を用いて形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
上記高誘電体物質は、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST、PZTなどの材料と混合酸化物であるHfxAlyOz、ZrxAlyOz、HfSiO4、ZrSiO4などを含む請求項12に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンなどを用いて形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
半導体基板の第1領域にトンネル酸化膜及び第1導電層を積層し、上記半導体基板の第2領域に素子分離膜を形成する段階、
乾式エッチング工程で上記素子分離膜を所定の厚さエッチングして上記第1導電層側壁に第1スペーサを形成する段階、及び、
上記素子分離膜と一部重畳するように上記第1導電層の上部に第2導電層を形成してフローティングゲートパターンを形成する段階、
全体構造の上部に誘電体膜、第3導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むが、
上記フローティングゲートパターンがエッチングされて上記半導体基板が露出される間、上記素子分離膜の一部がエッチングされながら上記半導体基板の側面に第2スペーサが形成されるフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特にコントロールゲート及びフローティングゲートの形成時に露出された領域の半導体基板の側面の損傷を防止し得るフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
NAND型フラッシュメモリ素子は、ファウラー-ノルドハイム(Fowler-Nordheim;FN)のトンネリング現象を用いてフローティングゲートに電子を注入することにより、データプログラムを行い、大容量及び高い集積度を提供する。
【０００３】
NAND型フラッシュメモリ素子は多数のセルブロックで構成され、一つのセルブロックはデータを格納するための多数のセルが直列連結されて一つのストリングを構成する多数のセルストリング、セルストリングとドレイン及びセルストリングとソースの間にそれぞれ形成されたドレイン選択トランジスタ及びソース選択トランジスタで構成される。ここで、NAND型フラッシュメモリ素子のセルは、半導体基板上の所定領域に素子分離膜を形成した後、半導体基板の上部の所定領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートを形成し、ゲート両側に接合部を形成して構成される。
【０００４】
ところが、60nm以下のNAND型フラッシュメモリ素子では、フローティングゲートとアクティブ領域のオーバーラップマージン(overlap margin)を確保すると共にトンネル酸化膜のセニング(thinning)現象を防止するためにフローティングゲート用導電層を高く形成し、素子分離膜を形成するためのトレンチエッチング工程を導電層のエッチング工程と同時に実施する方法を用いている。この方法を用いる場合、以後の誘電体膜とフローティングゲートの接合面積を増大させるために、素子分離膜を湿式エッチング工程で所定の深さでエッチングしてEFH(Effective Field oxide Height)を調節する工程を実施した。しかし、以後のコントロールゲート及びフローティングゲートの形成時に露出された領域のフローティングゲート用導電層がエッチングされながら素子分離膜がさらに深くエッチングされる。これにより、半導体基板の表面の高さより低い深さで素子分離膜が形成される。このように素子分離膜が半導体基板の表面の高さより低く形成されることにより、半導体基板の側面が露出される。従って、以後の工程でこの部分が損傷することにより、素子に致命的な悪影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、コントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされ、アクティブ領域の半導体基板の側面が露出されることを防止し得るフラッシュメモリ素子の製造方法を提供することにある。
【０００６】
本発明の他の目的は、素子分離膜エッチング工程を過量のポリマーが発生する条件の乾式エッチング工程で実施することによりスペーサを形成し、スペーサを用いてコントロールゲートにより露出された領域の素子分離膜がエッチングされる時、アクティブ領域の半導体基板の側面にスペーサが形成されるようにして半導体基板の側面が露出されることを防止し得るフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、(a)半導体基板の第1領域にトンネル酸化膜及び第1導電層が積層されたフローティングゲートパターンを形成し、上記半導体基板の第2領域に素子分離膜を形成する段階、(b)乾式エッチング工程で上記素子分離膜を所定の厚さにエッチングして上記フローティングゲートパターンの側壁に第1スペーサを形成する段階、及び全体構造の上部に誘電体膜、第2導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むが、上記フローティングゲートパターンがエッチングされて上記半導体基板が露出される間、上記素子分離膜の一部がエッチングされながら上記半導体基板の側面に第2スペーサが形成される。
【０００８】
上記フローティングゲートパターン及び素子分離膜は、上記半導体基板の上部に上記トンネル酸化膜、上記第1導電層、バッファ酸化膜及び窒化膜を順次形成する段階、素子分離マスクを用いた写真及びエッチング工程で上記窒化膜乃至上記トンネル酸化膜の所定領域をエッチングして上記フローティングゲートパターンを形成した後、上記半導体基板を所定の深さでエッチングしてトレンチを形成する段階、上記トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成する段階、及び上記窒化膜が露出されるように上記絶縁膜を研磨して上記素子分離膜を形成する段階により形成される。
【０００９】
上記絶縁膜は、HDP酸化膜で形成したりHDP酸化膜とSOD膜を積層して形成する。
【００１０】
上記の乾式エッチング工程は、過量のポリマーが発生する条件で実施する。
【００１１】
上記の乾式エッチング工程は、CH2F2、C4F8、C5F8、C4F6、Ar、O2などのガスを用いて実施するが、望ましくはC2H2F2、C4F6、Ar及びO2の混合ガスを用いて実施するか、またはC2H2F2、C4F8、Ar及びO2の混合ガスを用いて実施するか、またはC2H2F2、C5F8、Ar及びO2の混合ガスを用いて実施する。
【００１２】
上記の乾式エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施するが、上記ICPタイプの装備を用いた乾式エッチング工程は3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施し、上記MERIE装備を用いた乾式エッチング工程は、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する。
【００１３】
上記誘電体膜は、ONO構造または高誘電体物質を用いて形成するが、上記高誘電体物質はAl2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST、PZTなどの材料と混合酸化物であるHfxAlyOz、ZrxAlyOz、HfSiO4、ZrSiO4などを含む。
【００１４】
上記ハードマスク膜は、酸化膜またはアモルファスカーボンなどを用いて形成する。
【００１５】
また、本発明の他の実施例によるフラッシュメモリ素子の製造方法は、半導体基板の第1領域にトンネル酸化膜及び第1導電層を積層し、上記半導体基板の第2領域に素子分離膜を形成する段階、乾式エッチング工程で上記素子分離膜を所定の厚さエッチングして上記第1導電層の側壁に第1スペーサを形成する段階、及び上記素子分離膜と一部重畳するように上記第1導電層の上部に第2導電層を形成してフローティングゲートパターンを形成する段階、全体構造の上部に誘電体膜、第3導電層及びハードマスク膜を形成した後、パターニングしてコントロールゲートを形成し、上記コントロールゲートをマスクにして上記フローティングゲートパターンをエッチングしてフローティングゲートを形成する段階を含むが、上記フローティングゲートパターンがエッチングされて上記半導体基板が露出される間、上記素子分離膜の一部がエッチングされながら上記半導体基板の側面に第2スペーサが形成される。
【発明の効果】
【００１６】
上述した通り、本発明によれば素子分離膜のEFHを調節するためのエッチング工程を過量のポリマーが発生する条件の乾式エッチング工程で実施してフローティングゲートパターンの側壁に第1スペーサを形成し、第1スペーサが以後のコントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされる時、エッチング障壁層として作用してアクティブ領域の半導体基板の側面に第2スペーサが形成されるようにして半導体基板の側面露出及び損傷を防止することができ、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。
【００１８】
図1は、本発明の一実施例によるフラッシュメモリ素子のレイアウトであり、図2(a)〜図2(d)は、本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために図1のA-Aラインに沿って切り取った状態の断面図であり、図3は、工程が完了した後、図1のB-Bラインに沿って切り取った状態の断面図である。
【００１９】
図1及び図2(a)を参照すれば、半導体基板(101)の上部にトンネル酸化膜(102)、第1導電層(103)、バッファ酸化膜(104)及び窒化膜(105)を順次形成する。第1導電層(103)は、ポリシリコン膜を利用して500〜2000Åの厚さで形成するが、望ましくはアンドープトポリシリコン膜及びドープトポリシリコン膜を積層して形成する。そして、アクティブ領域(10)とフィールド領域(20)を確定するために素子分離マスクを用いた写真及びエッチング工程で窒化膜(105)をパターニングする。パターニングされた窒化膜(105)をエッチングマスクにしてバッファ酸化膜(104)、第1導電層(103)、トンネル酸化膜(102)及び半導体基板(101)を所定の深さでエッチングしてトレンチを形成する。フィールド領域(20)に形成されるトレンチによりアクティブ領域(10)とフィールド領域(20)が平行に確定し、アクティブ領域(10)には第1導電層(103)がパターニングされてフローティングゲートパターンが確定する。そして、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成した後、CMP工程を実施して素子分離膜(106)を形成する。ここで、素子分離膜(106)はHDP酸化膜を利用したり、HDP酸化膜とSOD膜を積層して形成する。
【００２０】
図1及び図2(b)を参照すれば、素子分離膜(106)のEFH(Effective Fieldoxide Height)を調節するために窒化膜(105)に対するエッチング選択比に優れた乾式エッチング工程で素子分離膜(106)を所定の厚さにエッチングする。乾式エッチング工程はCH2F2、C4F8、C5F8、C4F6、Ar、O2などのガスを用いて実施するが、例えば、C2H2F2、C4F6、Ar、O2の混合ガスを用いて実施し、C4F6の代わりにC4F8またはC5F8を用いて実施することができる。上記ガスを用いて素子分離膜(106)を乾式エッチングすれば、窒化膜(105)のエッチング損失を最小化することができる。また、エッチング工程中に過量のポリマーが発生するが、過量のポリマーがエッチング障壁層に作用して素子分離膜(106)のエッチングが一部妨害され、フローティングゲートパターンの側壁に第1スペーサ(40及び107)が形成される。一方、上記エッチング工程は、ICPタイプの装備またはMERIE装備を用いて実施する。ICPタイプの装備を用いる場合、3〜100mTorrの圧力と500〜1000Wのソース及びバイアスパワーを印加して実施し、MERIE装備を用いる場合、10〜200mTorrの圧力と100〜1000Wのソース及びバイアスパワーを印加して実施する。
【００２１】
図1及び図2(c)を参照すれば、リン酸(H3PO4)を用いた湿式エッチング工程で窒化膜(105)を除去する。この時、バッファ酸化膜(104)は窒化膜(105)の除去時に第1導電層(103)を保護する役割をする。そして、洗浄工程を実施するが、これによりバッファ酸化膜(104)が完全に除去され、素子分離膜(106)が一部エッチングされて素子分離膜(106)のEFHが最終的に調節される。しかし、フローティングゲートパターンの側壁に形成された第1スペーサ(40及び107)は、一部除去されるが、引き続き残留することになる。
【００２２】
図1及び図2(d)を参照すれば、全体構造の上部に誘電体膜(108)、第2導電層(109)及びハードマスク膜(110)を形成する。誘電体膜(108)は、ONO構造の膜または高誘電体物質を用いて形成する。高誘電体物質としては、Al2O3、HfO2、ZrO2、SiON、La2O3、Y2O3、TiO2、CeO2、N2O3、Ta2O5、BaTiO3、SrTiO3、BST、PZTなどの材料と混合酸化物であるHfxAlyOz、ZrxAlyOz、HfSiO4、ZrSiO4などを用いる。一方、第2導電層(109)は、ポリシリコン膜の単一層またはポリシリコン膜とタングステンシリサイド膜の積層構造を用いて形成する。また、ハードマスク膜(110)は、酸化膜またはアモルファスカーボンなどを用いて形成する。そして、コントロールゲートマスクを用いた写真及びエッチング工程でハードマスク膜(110)をパターニングした後、第2導電層(109)をエッチングして素子分離膜(106)と垂直方向にコントロールゲート(50)を形成する。続いたエッチング工程で誘電体膜(107)乃至トンネル酸化膜(102)の所定領域をエッチングしてフローティングゲート(30)を形成する。
【００２３】
図1及び図3を参照すれば、フローティングゲート(30)及びコントロールゲート(50)を形成するためのエッチング工程時に露出された領域で素子分離膜(106)が一部エッチングされて半導体基板(101)の表面の高さより低く素子分離膜(106)が形成される。しかし、フローティングゲートパターン側壁に形成された第1スペーサ(40及び107)がエッチング障壁層として作用して第1スペーサ(40及び107)の下部の素子分離膜(106)がエッチングされないようにする。これにより露出された半導体基板(101)の側壁に第2スペーサ(60及び111)が形成される。従って、素子分離膜(106)が半導体基板(101)の表面の高さより低くエッチングされても半導体基板(101)の側壁が第2スペーサ(60及び111)により保護される。
【００２４】
一方、上記実施例ではフローティングゲート用導電層を単一層で形成する工程について記述したが、これに限定されず、コントロールゲート及びフローティングゲート形成時に露出された領域の素子分離膜がエッチングされて半導体基板の側面が露出される他の工程にも用いられる。例えば、第1及び第2導電層の積層構造を用いてフローティングゲートを形成する、いわゆるSA-STI(Self Aligned ShallowTrench Isolation)工程にも用いられるが、その工程を概略的に説明すれば次の通りである。半導体基板の上部にトンネル酸化膜、第1導電層、バッファ酸化膜及び窒化膜を形成した後、これらの所定領域及び半導体基板を所定の深さでエッチングしてトレンチを形成する。トレンチを埋め込んで素子分離膜を形成した後、素子分離膜を所定の厚さエッチングする工程を過量のポリマーが発生する乾式エッチング工程で実施して第1導電層側壁に第1スペーサを形成する。そして、窒化膜及びバッファ酸化膜を除去した後、素子分離膜と重畳するように第2導電層を形成して第1及び第2導電層からなるフローティングゲートパターンを形成する。以後の工程は図面を用いて説明した工程と同一である。ここで、第1導電層は100〜1000Åの厚さで形成し、第2導電層は200〜1500Åの厚さで形成する。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例によるフラッシュメモリ素子のレイアウト。
【図２（ａ）】本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために図1のA-Aラインに沿って切り取った状態の断面図。
【図２（ｂ）】本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために図1のA-Aラインに沿って切り取った状態の断面図。
【図２（ｃ）】本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために図1のA-Aラインに沿って切り取った状態の断面図。
【図２（ｄ）】本発明の一実施例によるフラッシュメモリ素子の製造方法を順序的に説明するために図1のA-Aラインに沿って切り取った状態の断面図。
【図３】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために最終工程後、図1のB-Bラインに沿って切り取った状態の断面図。
【符号の説明】
【００２６】
10:アクティブ領域
20:フィールド領域
30:フローティングゲート
40:第1スペーサ
50:コントロールゲート
60:第2スペーサ
101:半導体基板
102:トンネル酸化膜
103:第1導電層
104:バッファ酸化膜
105:窒化膜
106:素子分離膜
107:第1スペーサ
108:誘電体膜
109:第2導電層
110:ハードマスク膜
111:第2スペーサ
【図１】
2007214536.tif 000002
【図２（ａ）】
2007214536.tif 000003
【図２（ｂ）】
2007214536.tif 000004
【図２（ｃ）】
2007214536.tif 000005
【図２（ｄ）】
2007214536.tif 000006
【図３】
2007214536.tif 000007