(57)【要約】      （修正有）【課題】半導体素子の形成方法に関し、ランディングプラグコンタクトマスクを利用したパターン形成時にビットラインコンタクトプラグ部分が短絡され、工程マージンが減少される問題を解決する半導体素子の形成方法を提供する。【解決手段】複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、一回の工程でビットラインコンタクトホールを形成する場合、ビットラインコンタクトプラグ間で互いに短絡される問題を防止することができ、かつ半導体素子の工程マージンを向上させながら半導体素子の信頼性を向上させるようにする。【選択図】なし【特許請求の範囲】
【請求項１】
(a)半導体基板に活性領域を画成する素子分離膜を形成するステップと、
(b)前記半導体基板上にゲートを形成するステップと、
(c)前記半導体基板全面に第1層間絶縁膜を形成した後、それを平坦化するステップと、
(d)前記活性領域の長手方向に沿ったライン/スペースパターンを含むマスクを利用した食刻工程により前記活性領域が露出するよう、前記第１層間絶縁膜を食刻するステップと、
(e)前記露出した半導体基板を第１プラグ物質で埋め込んだ後、それを平坦化するステップと、
(f)前記半導体基板全面に第２層間絶縁膜を形成し、それを平坦化するステップと、
(g)ビットラインコンタクトパターンを含むマスクを利用した食刻工程により前記第2及び第1層間絶縁膜を食刻し、ビットラインコンタクトホールを形成するステップと、
(h)前記ビットラインコンタクトホールを埋め込むビットラインを形成するステップと、
を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記(d)ステップで半導体基板を露出させるスペースパターンの線幅を「F」といい、前記活性領域の線幅を「X」といえば、0．5X≦F≦0．9Xであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記(d)ステップの第１層間絶縁膜の食刻工程はSAC工程を利用することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記(e)ステップの第１プラグ物質はポリシリコン、タングステン及びアルミニウムの中で選択されたいずれを利用することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記(g)ステップの第２及び第１層間絶縁膜の食刻工程はSAC工程を利用することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記(g)ステップのSAC工程は第１層間絶縁膜の高さが1/2になる深さまで食刻工程を進めることを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項７】
前記(g)ステップのビットラインコンタクトは円形及び楕円形の中で選択されたいずれの形態で形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記(h)ステップのビットライン形成工程はビットラインコンタクトホールに第2プラグ物質を埋め込んだ後に行うことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項９】
前記第２プラグ物質はポリシリコン、タングステン及びアルミニウムの中で選択されたいずれを利用することを特徴とする請求項８に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、ランディングプラグコンタクトマスクを利用したパターン形成時に、ビットラインコンタクトプラグ部分が短絡され工程マージンが減少する問題を解決するために、複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、一回の工程でビットラインコンタクトホールを形成する場合、ビットラインコンタクトプラグ間で互いに短絡される問題を防止することができ、かつ半導体素子の工程マージンを向上させながら半導体素子の信頼性を向上させるようにする発明に関するものである。
【背景技術】
【０００２】
半導体素子のビットラインコンタクトプラグ及びストレージノードコンタクトプラグはゲート間の活性領域に形成される。従って、半導体素子が高集積化するほどゲート間の領域は狭くなり、ビットラインコンタクトプラグ及びストレージノードコンタクトプラグの形成のための工程マージンが減少している。
【０００３】
図1a及び図1bは、従来の技術に係るビットラインコンタクトプラグ及びストレージノードコンタクトプラグの形成方法を示したレイアウトである。
図1aに示されているように、半導体基板10上に活性領域20を画成する素子分離膜30が形成され、その上部にゲート40が形成される。
【０００４】
ここで、ゲート40により3分割された活性領域20のうち両エッジ部にストレージノードコンタクトホール50が形成され、活性領域20の中心部にはビットラインコンタクトホール60が形成される。その際、ビットラインコンタクトホール60は半導体素子の電気的特性及び工程マージンを向上させるために楕円形に形成される。
【０００５】
図1bに示されているように、ストレージノードコンタクトホール50及びビットラインコンタクトホール60にポリシリコン層を埋め込み、ストレージノードコンタクトプラグ55及びビットラインコンタクトプラグ65を形成する。
ここで、半導体素子の大きさが減少するほど、コンタクトホールの大きさが小さくなるので、工程マージンが益々減少するという問題がある。
【０００６】
図2a及び図2bは、従来の技術に係るランディングプラグコンタクトの形成方法を示したレイアウトである。
図2aに示されているように、活性領域20のストレージノードコンタクト領域、ビットラインコンタクト領域及び所定のゲート領域を露出させる最小限のマスクパターンのみ形成し、一回でビットラインコンタクトホール及びストレージノードコンタクトホールを形成する。その際、ビットラインコンタクトホール及びストレージノードコンタクトホールをあわせてランディングプラグコンタクトホールといい、ランディングプラグコンタクトホールを露出させるマスクパターンをランディングプラグコンタクトマスク70ということにする。
【０００７】
図2bに示されているように、ランディングプラグコンタクトホールにポリシリコン層を埋め込みランディングプラグコンタクト80を形成する。
ここで、ランディングプラグコンタクトマスクを利用した方法は、コンタクトホールの形成マージンを向上させることができるが、ビットラインコンタクトプラグが過度に大きく形成され、ビットラインコンタクトプラグ間に互いに短絡されるという問題が発生する。
【０００８】
図3は、ビットラインコンタクトプラグが互いに短絡されたことを示した平面写真である。
図3に示されているように、楕円形に形成されたビットラインコンタクトプラグの長手方向に対し、短絡現象が生じたこと(ａ領域を参照)が分かる。
前述したように、従来の技術に係るストレージノードコンタクト及びビットラインコンタクトの形成方法は半導体素子が高集積化するほど、その形成工程マージンが減少し、不良発生の確率が増加して半導体素子の信頼性を低下させるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記問題点を解決するために、本発明は複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、一回の工程でビットラインコンタクトホールを形成する場合、ビットラインコンタクトプラグ間に互いに短絡される問題を防止することができ、半導体素子の工程マージンを向上させながら半導体素子の信頼性を向上させるようにする半導体素子の形成方法を提供することにその目的がある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体素子の形成方法は、
(a)半導体基板に活性領域を画成する素子分離膜を形成するステップと、
(b)前記半導体基板上にゲートを形成するステップと、
(c)前記半導体基板全面に第1層間絶縁膜を形成した後、それを平坦化するステップと、
(d)前記活性領域の長手方向に沿ったライン/スペースパターンを含むマスクを利用した食刻工程により前記活性領域が露出するよう前記第1層間絶縁膜を食刻するステップと、
(e)前記露出した半導体基板を第1プラグ物質で埋め込んだ後、それを平坦化するステップと、
(f)前記半導体基板全面に第2層間絶縁膜を形成し、それを平坦化するステップと、
(g)ビットラインコンタクトパターンを含むマスクを利用した食刻工程により前記第2及び第1層間絶縁膜を食刻し、ビットラインコンタクトホールを形成するステップと、
(h)前記ビットラインコンタクトホールを埋込むビットラインを形成するステップと、
を含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体素子の形成方法は、複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、ビットラインコンタクトプラグが短絡されることを防止することができ、半導体素子の工程マージンを向上させながら、半導体素子の信頼性を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施形態を図を参照して詳しく説明する。
【００１３】
図4a〜図4fは、本発明に係る半導体素子の形成方法を示した平面図(ｉ)及び断面図(ii)である。ここで、断面図(ii)は平面図(ｉ)のAA'方向に沿った断面を示した図である。
図4aの(ｉ)及び(ii)に示されているように、半導体基板100にアイランド形に配置されるバー(bar)形の活性領域120を画成する素子分離膜130を形成する。ここで、素子分離膜130はSTI(Shallow Trench Isolation)工程を利用して形成するのが好ましい。
【００１４】
次に、半導体基板100上にゲート酸化膜層(図示省略)、ポリシリコン層(図示省略)、金属層(図示省略)及びハードマスク層(図示省略)を順次積層する。その次には、ゲートマスク(図示省略)を利用した食刻工程により活性領域120の長手方向と垂直となる方向に形成され、活性領域120をストレージノード領域及びビットラインコンタクト領域を露出させるゲート140を形成する。ここで、図4aの(ii)はゲート間の断面を示したものなので、半導体基板100上部にゲート140が示されない。
【００１５】
図4bの(ｉ)及び(ii)に示されているように、半導体基板100全面に第1層間絶縁膜150を形成した後、それを平坦化する。次は、第1層間絶縁膜150上部に感光膜を形成した後、活性領域120の長手方向に沿ったライン/スペースパターンを含むマスクを利用した露光及び食刻工程により活性領域上部の第1層間絶縁膜150が露出する第1感光膜パターン160を形成する。
【００１６】
図4cの(ｉ)及び(ii)に示されているように、第1感光膜パターン160を食刻マスクに第1層間絶縁膜150を食刻し、活性領域120が露出させる第1層間絶縁膜ライン/スペースパターン155を形成する。その際、第1層間絶縁膜の食刻工程は第1感光膜パターン160を利用したSAC(Self Align Contact)工程を利用するのが好ましい。
【００１７】
次は、第1感光膜パターン160を取り除く。その際、図4c(ii)の活性領域120を露出させるスペースパターンの線幅を「F」といい、前記活性領域120の線幅を「X」といえば、0．5X≦F≦0．9Xとなるようライン/スペースパターン155を形成するのが好ましい。
【００１８】
図4dの(ｉ)及び(ii)に示されているように、露出した半導体基板100を第1プラグ物質170で埋め込んだ後、それを平坦化食刻してストレージノードコンタクト及びビットラインコンタクトにそれぞれ分離させる。また、一つの活性領域120の短軸と、これと一直線方向に隣接した他の活性領域120の短軸との間にプラグ層が形成される。その際、第1プラグ物質170はポリシリコン、タングステン及びアルミニウムの中で選択されたいずれを利用して形成するのが好ましい。
【００１９】
図4eの(ｉ)及び(ii)に示されているように、半導体基板100の全面に第2層間絶縁膜180を形成してそれを平坦化する。次に、第2層間絶縁膜の上部に感光膜を形成し、ビットラインコンタクトパターンを含むマスクを利用した露光及び食刻工程を行い、第2感光膜パターン190を形成する。その際、ビットラインコンタクトパターンは楕円形または円形に形成するのが好ましい。
【００２０】
その次は、第2感光膜パターン190を食刻マスクにSAC工程を行い、第2層間絶縁膜180及び第1層間絶縁膜ライン/スペースパターン155を食刻してビットラインコンタクトホールを形成する。その際、第1層間絶縁膜が全て食刻されるまでSAC工程を進めるか、SAC工程は工程マージンを考慮して第1層間絶縁膜ライン/スペースパターン155本来の厚さの1/2高さになる時点まで進めるのが好ましい。
【００２１】
図4fの(ｉ)及び(ii)に示されているように、第2感光膜パターン190を取り除き、ビットラインコンタクトホールを埋め込むビットライン(図示省略)形成工程を進める。ここで、ビットライン形成工程はビットラインコンタクトホールにビットライン物質が直接埋め込まれながらビットラインが形成されるようにするか、ビットラインコンタクトホールに第2プラグ物質200を形成した後、これを平坦化食刻した後に進めることができる。その際、図4dで形成された活性領域120の短軸の間に形成されたプラグ層とビットラインコンタクトプラグが連結されるようにし、第2プラグ物質200はポリシリコン、タングステン及びアルミニウムの中で選択されたいずれを利用して形成するのが好ましい。
【００２２】
前述したように、本発明に係る半導体素子の形成方法は複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、半導体素子の工程マージンを向上させることができる。
【００２３】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１ａ】従来の技術に係るビットラインコンタクトプラグ及びストレージノードコンタクトプラグの形成方法を示したレイアウトである。
【図１ｂ】従来の技術に係るビットラインコンタクトプラグ及びストレージノードコンタクトプラグの形成方法を示したレイアウトである。
【図２ａ】従来の技術に係るランディングプラグコンタクトの形成方法を示したレイアウトである。
【図２ｂ】従来の技術に係るランディングプラグコンタクトの形成方法を示したレイアウトである。
【図３】ビットラインコンタクトプラグが互いに短絡されたことを示した平面写真である。
【図４ａ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【図４ｂ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【図４ｃ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【図４ｄ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【図４ｅ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【図４ｆ】本発明に係る半導体素子の形成方法を示した平面図(i)及び断面図(ii)である。
【符号の説明】
【００２５】
１００  半導体基板
１２０  活性領域
１３０  素子分離膜
１４０  ゲート
１５０  第1層間絶縁膜
１５５  ライン/スペースパターン
１６０  第１感光膜パターン
１７０  第１プラグ物質
１８０  第２層間絶縁膜
１９０  第２感光膜パターン
２００  第２プラグ物質
【図１ａ】
2007311750.tif 000002
【図１ｂ】
2007311750.tif 000003
【図２ａ】
2007311750.tif 000004
【図２ｂ】
2007311750.tif 000005
【図４ａ】
2007311750.tif 000006
【図４ｂ】
2007311750.tif 000007
【図４ｃ】
2007311750.tif 000008
【図４ｄ】
2007311750.tif 000009
【図４ｅ】
2007311750.tif 000010
【図４ｆ】
2007311750.tif 000011
【図３】
2007311750.tif 000012