(57)【要約】      （修正有）【解決手段】シングルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、ターゲット電極に印加する印加電力のデューティ比を６０％以下としたこと、又はデュアルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、２つのターゲット電極にそれぞれ印加する印加電力のデューティ比を４０％以下としたことを特徴とする結晶性ＺｎＯ系透明導電薄膜の成膜方法。【効果】本発明によれば、シングルカソードパルススパッタリング法、又はデュアルカソードパルススパッタリング法において、低温あるいは無加熱の基板１１上へ、抵抗値変化の経時変化が極めて少ない結晶性ＺｎＯ系透明導電薄膜１２を成膜する方法を提供することができる。【選択図】図５
2007311041.tif 000002
【特許請求の範囲】
【請求項１】
シングルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、ターゲット電極に印加する印加電力のデューティ比を６０％以下としたことを特徴とする結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項２】
１パルスに対応するピーク電流が、同一印加電力密度におけるデューティ比８０％の場合のピーク電流値の１．５倍以上であることを特徴とする請求項１記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項３】
ターゲット電極に印加する印加電力の周波数が１〜２００ｋＨｚであることを特徴とする請求項１又は２記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項４】
２つのターゲット電極に交互に電力を印加するデュアルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、前記２つのターゲット電極にそれぞれ印加する印加電力のデューティ比を４０％以下としたことを特徴とする結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項５】
１パルスに対応するピーク電流が、同一印加電力密度におけるデューティ比４５％の場合のピーク電流値の１．３倍以上であることを特徴とする請求項４記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項６】
ターゲットに印加する印加電力の周波数が１〜２００ｋＨｚであることを特徴とする請求項４又は５記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項７】
ターゲットとしてＺｎＯを主成分とし、第２成分としてＡｌ2Ｏ3、Ｇａ2Ｏ3、ＡｌＦ3、Ｂ2Ｏ3、Ｙ2Ｏ3、ＳｉＯ2、ＳｉＯ、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、ＧｅＯ2から選ばれる１種又は２種以上を含有するセラミックターゲットを使用する請求項１乃至６のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項８】
ターゲットとしてＺｎを主成分とし、第２成分としてＡｌ、Ｇａ、Ｂ、Ｙ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｇｅから選ばれる１種又は２種以上を含有する合金ターゲットを使用すると共に、酸素ガスを導入して反応性スパッタリングにて成膜する請求項１乃至６のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項９】
基板上にＺｎＯ系透明導電薄膜を成膜するに際し、基板を２００℃以下の低温で加熱するか又は無加熱でスパッタリングを行う請求項１乃至８のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項１０】
高分子基板上にＺｎＯ系透明導電薄膜を成膜するに際し、高分子基板を１５０℃以下の低温で加熱するか又は無加熱でスパッタリングを行う請求項１乃至８のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
【請求項１１】
請求項１乃至１０のいずれか１項記載の方法によって成膜された結晶性ＺｎＯ系透明導電薄膜。
【請求項１２】
基板上に請求項１１記載の結晶性ＺｎＯ系透明導電薄膜が成膜されてなる結晶性ＺｎＯ系透明導電フィルム。
【請求項１３】
タッチパネル用である請求項１２記載の結晶性ＺｎＯ系透明導電フィルム。
【請求項１４】
フレキシブルデバイス用である請求項１２記載の結晶性ＺｎＯ系透明導電フィルム。
【請求項１５】
請求項１２記載の結晶性ＺｎＯ系透明導電フィルムを備えた抵抗膜式タッチパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルカソードパルススパッタリング法、又はデュアルカソードパルススパッタリング法により、低温あるいは無加熱の基板上へ耐湿熱環境においても安定した抵抗値を維持する結晶性ＺｎＯ系透明導電薄膜を成膜する方法、それにより得られた結晶性ＺｎＯ系透明導電薄膜及びフィルム、並びに抵抗膜式タッチパネルに関するものである。
【背景技術】
【０００２】
従来、スパッタリング法は、薄膜形成手段として広く用いられており、真空蒸着法やＣＶＤ法等の他の成膜手段に対して、緻密で平滑な薄膜が比較的低温のプロセスで得られるという長所がある。一方、スパッタリング法で形成した薄膜はアモルファスとなることが多く、結晶性膜を得るには、一般に基板を高温に加熱しながらスパッタリングすることが必要である。このため、高分子フィルムなど耐熱性の低い基板を用いる場合や、基板に耐熱性の低い材料が使用される場合、その上から成膜する際、それぞれの耐熱温度を上回る加熱ができず、結果として結晶性の高い薄膜を形成することが困難であった。
【０００３】
特にＤＣスパッタリング法に対して、放電をより安定に長時間維持することを目的に、パルススパッタリング法が開発され、広く用いられるようになった。パルススパッタリング法は、一定の周期でターゲットに印加する印加電力のオン／オフを繰り返すもので、１周期中のオンの時間の比率であるデューティ比は７０％以上で使用されることが多い。この場合、アーキングの回避など放電安定性が増し、成膜時のピンホールが低減されるが、その他の薄膜物性としては、ＤＣスパッタリング法で成膜した場合と大きく変わらず、特に低温あるいは無加熱の基板上への成膜では結晶性の高い薄膜は得られないものであった。
【０００４】
また、従来より２つのカソードを配置し、これらカソードに交互に電力を印加し、この際、電力としてパルス電力を付加するデュアルカソードパルススパッタリング法も知られているが、従来の方法では同様に結晶性薄膜は得られないものであった。
【０００５】
ところで、従来より、Ｉｎの高騰、枯渇問題により各方面においてＩＴＯ代替透明導電膜の研究がなされている。そのなかでもＺｎＯ系透明導電膜は有力候補の一つである。しかしながら、まだまだ数多くの問題点を抱えている。抵抗率がＩＴＯに対して劣る、酸やアルカリに可溶であり耐環境性が低いなどが問題点の代表例である。しかし、用途によっては全く使用できないレベルではなく、今後用途別に使いこなされていくと考えられる。一方で、ＺｎＯ系透明導電膜の問題として、抵抗値の経時変化がある。これは通常スパッタリングにて低温成膜した場合に顕著であり、湿熱環境において抵抗値の増大が生じてしまう。膜厚の薄いものに関しては通常の室内保管においても増大が見られる程である。この対策としては、成膜時に基板加熱することで薄膜を結晶化する、あるいは膜厚を増大して結晶化を促すことが行われる。しかしながら、高分子フィルムなどの耐熱性の低い基板では、基板加熱は制限され容易に結晶膜は得られない。また、膜厚の増大はある程度の効果はあるものの、抵抗値が低下してしまい、高い抵抗値が必要な製品では適用できない。
【０００６】
なお、本発明に関連する先行文献としては次のものが挙げられる。
【特許文献１】特開２００３−１１７４０４号公報
【特許文献２】特開２００４−１４３５３５号公報
【特許文献３】特開２００５−１４１９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みなされたもので、シングルカソードパルススパッタリング法、又はデュアルカソードパルススパッタリング法において、低温あるいは無加熱の基板上へ結晶性ＺｎＯ系透明導電薄膜を形成する成膜方法、これによって得られる結晶性ＺｎＯ系透明導電薄膜及び結晶性ＺｎＯ系透明導電フィルム、並びに抵抗膜式タッチパネルを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者は、上記目的を達成するために鋭意検討を行った結果、結晶性の高いＺｎＯ系透明導電薄膜をパルススパッタリングで得るには、プラズマ密度を高め、プラズマ中の活性な粒子密度を上げることが重要であること、この場合、デューティ比を低下させることにより、瞬間的に大きな放電電流が流れ、それに伴いプラズマ中の活性粒子密度が向上し、結晶性の高いＺｎＯ系透明導電薄膜が得られること、このようにデューティ比を低下させたパルススパッタリングは低温で行うことができ、低温あるいは無加熱基板への結晶性ＺｎＯ系透明導電薄膜の形成が可能となることを知見し、本発明をなすに至った。
【０００９】
即ち、本発明は下記結晶性ＺｎＯ系透明導電薄膜の成膜方法、結晶性ＺｎＯ系透明導電薄膜及びフィルム、並びに抵抗膜式タッチパネルを提供する。
［１］シングルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、ターゲット電極に印加する印加電力のデューティ比を６０％以下としたことを特徴とする結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［２］１パルスに対応するピーク電流が、同一印加電力密度におけるデューティ比８０％の場合のピーク電流値の１．５倍以上であることを特徴とする［１］記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［３］ターゲット電極に印加する印加電力の周波数が１〜２００ｋＨｚであることを特徴とする［１］又は［２］記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［４］２つのターゲット電極に交互に電力を印加するデュアルカソードパルススパッタリング法によるＺｎＯ系透明導電薄膜の成膜方法において、前記２つのターゲット電極にそれぞれ印加する印加電力のデューティ比を４０％以下としたことを特徴とする結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［５］１パルスに対応するピーク電流が、同一印加電力密度におけるデューティ比４５％の場合のピーク電流値の１．３倍以上であることを特徴とする［４］記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［６］ターゲット電極に印加する印加電力の周波数が１〜２００ｋＨｚであることを特徴とする［４］又は［５］記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［７］ターゲットとしてＺｎＯを主成分とし、第２成分としてＡｌ2Ｏ3、Ｇａ2Ｏ3、ＡｌＦ3、Ｂ2Ｏ3、Ｙ2Ｏ3、ＳｉＯ2、ＳｉＯ、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、ＧｅＯ2から選ばれる１種又は２種以上を含有するセラミックスターゲットを使用する［１］乃至［６］のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［８］ターゲットとしてＺｎを主成分とし、第２成分としてＡｌ、Ｇａ、Ｂ、Ｙ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｇｅから選ばれる１種又は２種以上を含有する合金ターゲットを使用すると共に、酸素ガスを導入して反応性スパッタリングにて成膜する［１］乃至［６］のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［９］基板上にＺｎＯ系透明導電薄膜を成膜するに際し、基板を２００℃以下の低温で加熱するか又は無加熱でスパッタリングを行う［１］乃至［８］のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［１０］高分子基板上にＺｎＯ系透明導電薄膜を成膜するに際し、高分子基板を１５０℃以下の低温で加熱するか又は無加熱でスパッタリングを行う［１］乃至［８］のいずれか１項記載の結晶性ＺｎＯ系透明導電薄膜の成膜方法。
［１１］［１］乃至［１０］のいずれか１項記載の方法によって成膜された結晶性ＺｎＯ系透明導電薄膜。
［１２］基板上に［１１］記載の結晶性ＺｎＯ系透明導電薄膜が成膜されてなる結晶性ＺｎＯ系透明導電フィルム。
［１３］タッチパネル用である［１２］記載の結晶性ＺｎＯ系透明導電フィルム。
［１４］フレキシブルデバイス用である［１２］記載の結晶性ＺｎＯ系透明導電フィルム。
［１５］［１２］記載の結晶性ＺｎＯ系透明導電フィルムを備えた抵抗膜式タッチパネル。
【発明の効果】
【００１０】
本発明により、低温あるいは無加熱基板への結晶性ＺｎＯ系透明導電薄膜の形成が可能となり、耐熱性の低い基板、例えば高分子フィルム等の高分子基板上にも１５０℃以下の低温基板加熱あるいは全くの基板無加熱にて抵抗値の経時安定性に優れるＺｎＯ系透明導電薄膜を析出したままの状態で形成することができる。フィルムへのＲｏｌｌ−ｔｏ−Ｒｏｌｌ連続成膜も容易である。これにより、タッチパネル用ＩＴＯフィルムを代替する透明導電フィルムや、ＦＤＰ（フラットパネルディスプレイ）分野での透明電極、特にフレキシブルデバイス関連での透明電極として期待される。
【発明を実施するための最良の形態】
【００１１】
本発明のスパッタリングによる結晶性ＺｎＯ系透明導電薄膜の成膜方法は、シングルカソードパルススパッタリング法又はデュアルカソードパルススパッタリング法によって行うものである。パルススパッタリングは、図１に示したように、ＤＣスパッタリングが一定の電力を印加し、一定の電圧・電流にてスパッタリングを行う（図４参照）ものであるのに対し、パルス電圧（パルス電力）を与えてスパッタリングを行うもので、シングルカソードパルススパッタリングの場合、電流をオン／オフする１周期の時間に対する電流をオンにしている時間の割合をデューティ比とすると、
デューティ比＝［オン時間／（オン時間＋オフ時間）］×１００（％）
と表され、このデューティ比を６０％以下にすることで、結晶性ＺｎＯ系透明導電薄膜を形成し得るものである。
【００１２】
一方、デュアルカソードパルススパッタリングは、図２に示したように、２つのカソードＡ，Ｂを配置し、これらカソードＡ，Ｂに交互にパルス電圧（パルス電力）を印加するもので、この場合、一方がカソード（陰極）として放電している時、他方はアノード（陽極）として作用するものであり、通常はデポレート（成膜速度）を稼ぐためにカソードＡ，Ｂのデューティ比を合わせると１００％に近い設定をするものであるが、図３（ａ），（ｂ）に示すカソードＡ，Ｂにおけるそれぞれの１周期の時間に対するオン時間の割合であるデューティ比、即ち、
デューティ比（Ａ）＝［Ｘa／（Ｘa＋Ｙa）］×１００（％）
デューティ比（Ｂ）＝［Ｘb／（Ｘb＋Ｙb）］×１００（％）
（Ｘa：カソードＡのオン時間、Ｙa：カソードＡのオフ時間）
（Ｘb：カソードＢのオン時間、Ｙb：カソードＢのオフ時間）
において、それぞれのカソードでのデューティ比を４０％以下とすることにより、結晶性ＺｎＯ系透明導電薄膜が形成されるものである。
【００１３】
更に詳述すると、本発明の結晶性ＺｎＯ系透明導電薄膜の成膜方法は、上述した通り、ターゲット電極（カソード）に印加する電力を間欠的に変化させるパルススパッタリング法、更に、このパルススパッタリング法に複数のカソード配置を基本構成としたデュアルカソードパルススパッタリング法が用いられる。これらのスパッタリング法は、よりよい真空度でのプラズマ放電にも対応させるため、マグネトロンスパッタリング法を用いることが好ましく、また安定したパルス電流の発生と条件設定の自由度をもたせるため、パルス発生ユニットにはバイポーラ型又はユニポーラ型を用いることが好ましい。
【００１４】
図５は本発明に従って基板上にＺｎＯ系透明導電薄膜を形成した状態の一例を示す断面図である。
図５において、１１は基板であり、その上にＺｎＯ系透明導電薄膜層１２が設けられている。
なお、上記基板１１としては、ガラス基板、高分子フィルム等の高分子基板などが使用される。
【００１５】
この高分子フィルムとしては、本発明のＺｎＯ系透明導電フィルムの用途により異なるが、タッチパネル用途の透明導電フィルムにおいて、高分子フィルムの樹脂材料としては、ポリエステル、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリメチルメタクリレート（ＰＭＭＡ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリカーボネート（ＰＣ）、ポリスチレン、トリアセチルセルロース（ＴＡＣ）、ポリビニルアルコール、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリエチレン、エチレン−酢酸ビニル共重合体、ポリビニルブチラール、金属イオン架橋エチレン−メタクリル酸共重合体、ポリウレタン、セロファン等が挙げられるが、特に強度面でＰＥＴ、ＰＥＮ、ＰＥＳ、ＰＣ、ＴＡＣが好ましい。
【００１６】
このような高分子フィルムの厚さは、タッチパネルの上部電極としての用途には、通常の場合７５〜３００μｍ程度とされる。この高分子フィルムの厚さが７５μｍ未満では上部電極としての十分な耐久性を得ることができず、３００μｍを超えると得られるタッチパネルの厚肉化を招き、また、上部電極としての柔軟性も損なわれるおそれがある。
【００１７】
一方、透明導電フィルムをタッチパネルの下部電極として用いる場合、高分子フィルムの厚さは、上記範囲よりも厚く、０．５〜２ｍｍ程度とすることもできるが、プラスチック板等の別の基板に貼り合わせることにより、上部電極として用いる場合と同等の厚さを採用することもできる。
【００１８】
本発明の透明導電フィルムを、タッチパネルの上部電極として用いる場合、高分子フィルムの透明導電膜としてのＺｎＯ系透明導電膜を成膜する面とは反対側の面にハードコート層を形成してもよい。このハードコート層としては、アクリル樹脂層、エポキシ樹脂層、ウレタン樹脂層、シリコーン樹脂層等が挙げられ、通常その厚さは１〜５０μｍ程度である。
【００１９】
また、高分子フィルムと透明導電膜としてのＺｎＯ系透明導電膜との間に下地層を介在させてもよく、このような下地層を形成することにより、高分子フィルムに対するＺｎＯ系透明導電膜の密着性を高め、繰り返し変形によるＺｎＯ系透明導電膜の剥離を防止することができる。更に、下地層を形成することによる透明導電フィルムの強度向上で耐擦傷性を高めることもできる。
この場合、下地層の形成材料としては、アクリル系、ウレタン系、エポキシ系などの樹脂層や、有機珪素化合物の加水分解物、あるいはスパッタリングや蒸着、イオンプレーティング等により形成されるＳｉＯ2に代表される無機透明薄膜等が挙げられる。ＳｉＯ2等の下地層の形成は、透明導電フィルムの光学特性（透過率）の向上にも寄与し、様々な用途において好適である。
【００２０】
また、高分子フィルムにＺｎＯ系透明導電膜を成膜するに先立ち、形成される薄膜の接着強度を高めるために、高分子フィルムの表面に常法に従ってプラズマ処理、コロナ処理や溶剤洗浄等の処理を施してもよい。
更に、透明導電フィルムの光学特性の向上を目的として、ＺｎＯ系透明導電膜の下地層を低屈折率膜と高屈折率膜の２層膜、あるいはこれらの交互積層膜としたり、ハードコート層の表面をアンチグレア加工したり、ＡＲ（反射防止）処理したりしてもよい。
【００２１】
上記本発明のＺｎＯ系透明導電薄膜層１２は、シングルカソードパルススパッタリング法、又はデュアルカソードパルススパッタリング法を用いてターゲットをスパッタリングすることにより形成される。
これらのスパッタリング法は、不活性ガスの存在下で行うか、又は不活性ガス及び酸素ガス等の反応性ガスの存在下で行うことができる。
その際、１周期中のオンの時間の比率であるデューティ比を低下させることにより、瞬間的に大きな放電電流が流れ、それに伴いプラズマ中の活性粒子密度が向上し、結晶性の高いＺｎＯ系透明導電薄膜層が得られる。
【００２２】
この大電流放電誘発と活性粒子密度向上の効果は、シングルカソードパルススパッタリング法では、デューティ比６０％以下で現れ、このときのピーク電流は、同一印加電力密度（通常２〜１０Ｗ／ｃｍ2の範囲）において、通常同方法で用いられているデューティ比８０％のときのピーク電流の１．５倍以上となる。従って、同方法においては、デューティ比６０％以下で、同一印加電力密度（通常２〜１０Ｗ／ｃｍ2の範囲）において、通常同方法で用いられているデューティ比８０％のときのピーク電流の１．５倍以上となるように実施することが好ましい。
【００２３】
一方、この大電流放電誘発と活性粒子密度向上の効果は、デュアルカソードパルススパッタリング法では、デューティ比４０％以下で現れ、このときのピーク電流は、同一印加電力密度（通常２〜２５Ｗ／ｃｍ2の範囲）において、通常同方法で用いられているデューティ比４５％のときのピーク電流の１．３倍以上となる。従って、同方法においては、デューティ比４０％以下で、同一印加電力密度（通常２〜２５Ｗ／ｃｍ2の範囲）において、通常同方法で用いられているデューティ比４５％のときのピーク電流の１．３倍以上となるように実施することが好ましい。
【００２４】
しかし、一方で過度にデューティ比を低下させることは、放電の不安定化を招き、また成膜速度の低下も招くおそれがあり、このため、本発明のデューティ比としては、シングルカソードパルススパッタリング法の場合、６０〜１５％、より好ましくは５５〜２０％であり、デュアルカソードパルススパッタリング法の場合、４０〜１０％、より好ましくは３５〜１５％である。
【００２５】
なお、デュアルカソードパルススパッタリング法ではアーキングが極めて生じにくく、ターゲットへ大電力を投入できるため、成膜速度を大きくできると共に、ターゲットを複数用いて交互に放電することで、このデューティ比下限値をより低く設定でき、好適である。
【００２６】
シングルカソードパルススパッタリング法、デュアルカソードパルススパッタリング法のいずれの場合も、ターゲット電極に印加するパルスの周波数は１〜２００ｋＨｚ、更に好ましくは２０〜８０ｋＨｚである。１ｋＨｚ未満では、パルス化によるアーキング防止などの効果が低くなるおそれがあり、２００ｋＨｚを超えても通常それ以上の効果が得られない。
【００２７】
本発明におけるターゲットとしては、ＺｎＯを主成分とし、第２成分としてＡｌ2Ｏ3、Ｇａ2Ｏ3、ＡｌＦ3、Ｂ2Ｏ3、Ｙ2Ｏ3、ＳｉＯ2、ＳｉＯ、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、ＧｅＯ2から選ばれる１種又は２種以上を含有したセラミックスターゲットを使用することができる。この場合、主成分のＺｎＯは、該ターゲット中９０〜９９質量％、特に９５〜９９質量％の含有量とし、残部を上記第２成分とすることが好ましい。また、ターゲットとしてＺｎを主成分とし、第２成分としてＡｌ、Ｇａ、Ｂ、Ｙ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｇｅから選ばれる１種又は２種以上を含有した合金ターゲットを使用してもよい。かかる合金ターゲットを用いる場合は、酸素ガスを用いて反応性スパッタリングを行い、ＺｎＯ系透明導電膜を形成する。なお、この合金ターゲットの場合、主成分のＺｎは８５〜９９質量％、特に９０〜９９質量％含有し、残部は上記第２成分の金属であることが好ましい。これによりＺｎＯ：Ａｌ2Ｏ3、ＺｎＯ：ＡｌＦ3等のＡＺＯ膜、ＺｎＯ：Ｇａ2Ｏ3（ＧＺＯ膜）、ＺｎＯ：Ｂ2Ｏ3、ＺｎＯ：Ｙ2Ｏ3、ＺｎＯ：ＳｉＯ2、ＺｎＯ：ＴｉＯ2、ＺｎＯ：ＺｒＯ2、ＺｎＯ：ＨｆＯ2などのＺｎＯ系透明動電薄膜が形成される。
【００２８】
上記スパッタリングを行う際、成膜圧力は０．１〜５Ｐａ、特に０．２〜３Ｐａが好ましく、不活性ガスに加えて所望により酸素ガスを導入することが好ましい。
【００２９】
投入電力も適宜選定されるが、高い投入電力とすることが好ましく、この場合、ターゲットへの投入電力密度を一般に２Ｗ／ｃｍ2以上、特に３Ｗ／ｃｍ2以上とすることが好ましい。この場合、投入電力密度が２Ｗ／ｃｍ2未満であると、結晶性が高く、均質な膜を得ることができなくなる場合がある。
【００３０】
なお、形成される結晶性ＺｎＯ系透明導電薄膜の膜厚は、用途によっても異なるが、タッチパネル用途にあっては、１０〜３００ｎｍであることが一般的であり、２０〜１５０ｎｍがより好ましい。また、この場合、本発明によれば、低温、高速でかつ結晶性の高いＺｎＯ系透明導電薄膜を得ることができることから、例えば、基板として連続フィルムを用いてロールに巻き取りながら、薄膜を形成することも可能である。
【００３１】
本発明に係る上記結晶性ＺｎＯ系透明導電薄膜がガラス、プラスチックフィルム等の基板に成膜されてなる結晶性ＺｎＯ系透明導電フィルム（基板−ＺｎＯ系透明導電薄膜複合体）は、タッチパネル用、特に抵抗膜式タッチパネル用として好適に用いられる。この場合、抵抗膜式タッチパネルとしては公知の構成のものでよく、例えば特開２００５−１４１９８１号公報（特許文献３）の図１に示されている抵抗膜式タッチパネルが典型的な例として挙げられ、その透明導電膜として本発明の結晶性ＺｎＯ系透明導電薄膜を使用することができる。
【００３２】
また、本発明のＺｎＯ系透明導電フィルムは、フレキシブルデバイス用として、電子パーパや液晶等のフレキシブルディスプレイや、エレクトロクロミックデバイス等の透明電極に好適に用いられる。
【実施例】
【００３３】
以下、実施例及び比較例を示し、本発明を具体的に説明するが、本発明は下記の実施例に限定されるものではない。
【００３４】
［比較例１］
デュアルカソードパルススパッタリング装置の２つのカソードにそれぞれＡＺＯセラミックスターゲット（東ソー製ＺＡＯターゲット、Ａｌ2Ｏ3：２質量％、放電面積２７０ｃｍ2／１個）を設置し、基板として１８８μｍ厚みのＰＥＴフィルムをセットした。一旦５×１０-4Ｐａまで真空引きした後に、真空槽内に１００ｓｃｃｍのＡｒガスを導入し、０．５Ｐａとし、電力３ｋＷ、デューティ比４５％のパルス電力を５０ｋＨｚの周波数でそれぞれ交互に各ターゲット電極に印加し、基板加熱なしでパルススパッタリングを行い、約２００ｎｍのＺｎＯ系薄膜（ＡＺＯ薄膜）を成膜した。表面抵抗値は１５０Ω／Ｓｑであった。これを薄膜Ｘ線回折により分析した結果、基材であるＰＥＴ由来のピークに加えて、回折角（２θ）にして３１．５度付近にＺｎＯ（１００）面、３６度付近にＺｎＯ（１０１）面の極微小なピークが観察される程度で、ほぼアモルファスであった。
【００３５】
［実施例１］
比較例１と同様に準備を行い、電力３ｋＷ、デューティ比２０％のパルス電力を５０ｋＨｚの周波数で各ターゲット電極に印加し、基板加熱なしパルススパッタリングをで行い、約２００ｎｍのＺｎＯ系薄膜（ＡＺＯ薄膜）を成膜した。表面抵抗値は１４０Ω／Ｓｑであった。これを薄膜Ｘ線回折により分析した結果、基材であるＰＥＴ由来のピークに加えて、回折角（２θ）にして３１．５度付近にＺｎＯ（１００）面、３６度付近にＺｎＯ（１０１）面の明確なピークが観察され、アズデポジッション状態において（結晶化のための加熱処理を施すことなく）結晶化していることがわかった。
【００３６】
［比較例２］
シングルカソードパルススパッタリング装置のカソードにＡＺＯセラミックスターゲット（東ソー製ＺＡＯターゲット、Ａｌ2Ｏ3：２質量％、放電面積２７０ｃｍ2）を設置し、基板として１８８μｍ厚みのＰＥＴフィルムをセットした。一旦５×１０-4Ｐａまで真空引きした後に、真空槽内に１００ｓｃｃｍのＡｒガスを導入し、０．５Ｐａとし、電力１．５ｋＷ、デューティ比８０％のパルス電力を８０ｋＨｚの周波数でターゲット電極に印加し、基板加熱なしでパルススパッタリングを行い、約２００ｎｍのＺｎＯ系薄膜（ＡＺＯ薄膜）を成膜した。表面抵抗値は１６０Ω／Ｓｑであった。これを薄膜Ｘ線回折により分析した結果、基材であるＰＥＴ由来のピークのみが観察され、ＡＺＯ薄膜はアモルファスであった。
【００３７】
［実施例２］
比較例２と同様に準備を行い、電力１．５ｋＷ、デューティ比４０％のパルス電力を８０ｋＨｚの周波数でターゲット電極に印加し、基板加熱なしでパルススパッタリングを行い、約２００ｎｍのＺｎＯ系薄膜（ＡＺＯ薄膜）を成膜した。表面抵抗値は１５０Ω／Ｓｑであった。これを薄膜Ｘ線回折により分析した結果、基材であるＰＥＴ由来のピークに加えて、回折角（２θ）にして３１．５度付近にＺｎＯ（１００）面、３６度付近にＺｎＯ（１０１）面の明確なピークが観察され、アズデポジッション状態において（結晶化のための加熱処理を施すことなく）結晶化していることがわかった。
【００３８】
なお、Ｘ線回折はＣｕ、Ｋα線を用い、４０ｋＶ、４０ｍＡで入射角を０．５度に固定し、薄膜法にて計測を行った。
【００３９】
上記比較例１，２、実施例１，２で作製したＺｎＯフィルム（ＡＺＯフィルム）について、６０℃，９０％ＲＨの湿熱雰囲気における抵抗値の変化を計測した。結果を表１に示す。
表１より、比較例１，２では抵抗値の増大が見られたが、実施例１，２では抵抗値の上昇が大幅に抑えられていることが示された。
【００４０】
【表１】
2007311041.tif 000003
【００４１】
以上のことから、本発明により低温あるいは基板無加熱にて抵抗値の経時変化の少ない安定したＺｎＯ系透明導電薄膜を得ることができることがわかる。
【図面の簡単な説明】
【００４２】
【図１】パルススパッタリング法における電圧と時間との関係の説明図である。
【図２】デュアルカソードパルススパッタリング法の説明図である。
【図３】デュアルカソードパルススパッタリング法における電圧と時間との関係を示し、（ａ）は一方のカソードＡの電圧と時間との関係の説明図、（ｂ）は他方のカソードＢの電圧と時間との関係の説明図である。
【図４】従来のＤＣスパッタリング法における電圧と時間との関係の説明図である。
【図５】本発明に従って得られる結晶性ＺｎＯ系透明導電薄膜の一例を示す断面図である。
【符号の説明】
【００４３】
１１  基板
１２  ＺｎＯ系透明導電薄膜層
【図１】
2007311041.tif 000004
【図２】
2007311041.tif 000005
【図３】
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【図４】
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【図５】
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