(57)【要約】      （修正有）【課題】アナログ信号用のボーティング方式を提供すること。【解決手段】実質的に同じ入力の受信に基づいて実質的に同じアナログ出力を有するように設計された３つのアナログブロックを提供するためにアナログブロックを複製する。ボーティングを用いて３つのアナログブロックからのアナログ出力を比較する。１つの実施例において、３つのアナログブロックのうちの、他の２つのアナログ出力の値の間の中間値を有するものからのアナログ出力をボーティング回路の出力として供給する。別の実施例では、最初のアナログブロックが中間値を有するアナログ出力を供給する場合、最初のアナログブロックが、ボーティング回路の出力として供給される。他の場合には、別のアナログブロックの出力が、ボーティング回路の出力として供給される。【選択図】図１
2007202105.tif 000002
【特許請求の範囲】
【請求項１】
アナログボウター回路であって、
実質的に同様の入力を受信したときに実質的に同様のアナログ出力を供給するように設計された第１のアナログブロック、第２のアナログブロック、及び第３のアナログブロックと、
前記第１、第２、及び第３のアナログブロックのアナログ出力を比較する複数のコンパレータと、
前記アナログボウター回路の出力を選択的に供給するスイッチと
を組み合わせて備え、
前記アナログボウター回路の出力が、他の２つのアナログブロックのアナログ出力の値の間の中間値を有するアナログブロックのアナログ出力となることを特徴とするアナログボウター回路。
【請求項２】
前記スイッチを制御する論理回路を更に備える請求項１に記載のアナログボウター回路。
【請求項３】
前記第１、第２、及び第３のアナログブロックのうちのどれが中間値を備えたアナログ出力を有するかを識別するＡＮＤ関数を提供する少なくとも１つのデバイスを含む請求項２に記載のアナログボウター回路。
【請求項４】
前記論理回路が、前記ＡＮＤ関数を提供する前記少なくとも１つのデバイスからの出力に基づいて、前記スイッチの状態を制御するＯＲ関数を提供する少なくとも１つのデバイスを更に含む請求項３に記載のアナログボウター回路。
【請求項５】
前記第１、第２、及び第３のアナログブロックが、前記複数のコンパレータの応答時間に対して低い周波数応答を有する請求項１に記載のアナログボウター回路。
【請求項６】
前記複数のコンパレータが、前記第１のアナログブロックのアナログ出力を前記第２のアナログブロックのアナログ出力と比較する第１のコンパレータと、前記第１のアナログブロックのアナログ出力を前記第３のアナログブロックのアナログ出力と比較する第２のコンパレータとを含む請求項１に記載のアナログボウター回路。
【請求項７】
前記アナログボウター回路の出力が、前記第１のアナログブロックのアナログ出力である請求項６に記載のアナログボウター回路。
【請求項８】
前記スイッチを制御する論理回路を更に備える請求項７に記載のアナログボウター回路。
【請求項９】
前記論理回路が、前記第１のアナログブロックのアナログ出力が中間値を含むアナログ出力を有するかどうかを検出する排他的ＯＲ関数を提供するデバイスを含む請求項８に記載のアナログボウター回路。
【請求項１０】
前記論理回路が、前記排他的ＯＲ関数を提供する前記デバイスからの出力に基づいて、前記スイッチのうちの１つの状態を制御するインバータを更に含む請求項９に記載のアナログボウター回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にアナログ回路の設計に関し、より詳細には、シングルイベント効果に対するアナログ回路の強化に関する。
【背景技術】
【０００２】
シングルイベント効果（ＳＥＥ）は、単一のエネルギー粒子によって引き起こされる動作中の半導体素子における妨害である。ＳＥＥの一種にシングルイベントアップセット（ＳＥＵ）がある。ＳＥＵは、荷電粒子が通過する媒体を電離し、電子−正孔対の伴流を残すことによって荷電粒子がエネルギーを失うときに起こる半導体素子における放射線誘起エラーである。電子−正孔対は寄生伝導経路を形成し、これがノードに誤った遷移を引き起こす可能性がある。誤った遷移すなわちグリッチは、半導体素子全体に伝播する可能性があり、最終的にはラッチ、レジスタ、又はゲートの出力などの状態情報を含むノードの妨害を生じることになる場合がある。ＳＥＵの一種が、シングルイベント過渡事象（ＳＥＴ）である。ＳＥＴは、粒子が回路内の高感度ノードに衝突するときに起こる。
【０００３】
通常ＳＥＵは、中性子、陽子、及び重イオンなどの大気中にある放射成分の電離によって生じる。電離放射成分は、宇宙空間及び民間飛行高度においても豊富に存在する。更に、ＳＥＵは、幾つかの集積回路のパッケージ内に存在する微量濃度のウラニウム及びトリウムの崩壊から生じるアルファ粒子によって起こる可能性がある。別の実施例としては、核兵器を爆発させることによってＳＥＵが起こる場合がある。核兵器が爆発すると、ガンマ線、Ｘ線、及び他の高エネルギー粒子の強力な線束が生成される。
【０００４】
半導体素子の中には、素子をエネルギー粒子に曝す状態で動作するように設計されているものがある。これらの素子は通常、ＳＥＥに対して強化されるように修正されている。多くの強化された回路設計は、デジタル回路を強化することに向けられている。例えば、三重モード冗長ボーティングは、デジタル回路を強化する１つの公知の方法である。また、幾つかのアナログ回路も回路をエネルギー粒子に曝した状態で動作することができる。これらのアナログ回路もまた、ＳＥＥに対して強化される必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、ＳＥＥに対してアナログ信号を強化し、エラーがアナログ回路全体に伝播しないようにすることは有益であろう。
【課題を解決するための手段】
【０００６】
アナログ信号を強化するシステム及び方法が記載される。アナログ信号は、アナログボウター方式を提供することによって、ＳＥＥに対して強化することができる。アナログボウター方式の利用は、どのようなタイプのアナログ信号にも適用することができる。
【０００７】
１つの実施例において、アナログボウター回路は、第１のアナログブロックと、第２のアナログブロックと、第３のアナログブロックとを含む。アナログブロックは、実質的に同様の入力を受信するときに実質的に同様のアナログ出力を供給するように設計されている。アナログボウター回路は、第１、第２、及び第３のアナログブロックのアナログ出力を比較する複数のコンパレータを含む。
【０００８】
またアナログボウター回路は、アナログボウター回路のアナログ出力を選択的に供給するスイッチを含む。ボウター回路の出力は、第１、第２、及び第３のアナログブロックからの３つのアナログ出力のうちの中間値を有するアナログブロックの出力である。論理回路によってスイッチが制御される。論理回路は、第１、第２、及び第３のアナログブロックのうちのいずれが中間値を備えたアナログ出力を有するかを識別する複数のＡＮＤゲート（又はＡＮＤゲートとして機能する他のハードウェア及び／又はソフトウェア）を含む。論理回路は更に、ＡＮＤゲートからの出力に基づいてスイッチの状態を制御するＯＲゲート（又はＯＲゲートとして機能する他のハードウェア及び／又はソフトウェア）を含む。
【０００９】
上述のように、アナログボウター回路の出力は、３つのアナログブロックのうちの中間値を有するアナログブロックの出力である。アナログブロックのうちの最大と最低の値出力は、アナログボウター回路の出力として供給されない。その結果、ＳＥＥによって起こる高い又は低い過渡信号が、アナログボウター回路の出力として供給されないようにされる。
【００１０】
別の実施例では、アナログボウター回路は、第１のアナログブロックと、第２のアナログブロックと、第３のアナログブロックとを含む。アナログブロックは、実質的に同様の入力を受信するときに実質的に同様のアナログ出力を供給するように設計されている。アナログボウター回路は、第１のアナログブロックのアナログ出力を第２のアナログブロックのアナログ出力と比較する第１のコンパレータと、第１のアナログブロックのアナログ出力を第３のアナログブロックのアナログ出力と比較する第２のコンパレータとを含む。
【００１１】
またアナログボウター回路は、第１のアナログブロックの出力が第２及び第３のアナログブロックのアナログ出力値の間となる中間値を有する場合、第１のアナログブロックのアナログ出力を、アナログボウター回路の出力として選択するスイッチを含む。論理回路によりスイッチが制御される。論理回路は、第１のアナログブロックのアナログ出力が、第２及び第３のアナログブロックのアナログ出力値の間の中間値を有するかどうかを検出する排他的ＯＲゲート（又は排他的ＯＲゲートとして機能する他のハードウェア及び／又はソフトウェア）を含む。論理回路は更に、排他的ＯＲゲートからの出力に基づいてスイッチの１つの状態を制御するインバータを含む。
【００１２】
第１のアナログブロックからのアナログ出力が、３つのアナログブロックの出力値の中間となる値を有する場合、第１のアナログブロックの出力が、アナログボウター回路の出力として供給される。他の場合には、第２のアナログブロック又は第３のアナログブロックのアナログ出力が、アナログボウター回路の出力として供給される。結果として、出力が有効であり過渡事象による影響を受けない場合、アナログボウター回路は単に、第１のアナログブロックの出力を供給する。
【００１３】
別の実施例では、アナログボウター回路は、第１のアナログブロックと、第２のアナログブロックと、第３のアナログブロックとを含む。アナログブロックは、実質的に同様の入力を受信するときに実質的に同様のアナログ出力を供給するように設計されている。第１のアナログブロックは、第１のアナログ出力を供給し、第２のアナログブロックは、第２のアナログ出力を供給し、第３のアナログブロックは、第３のアナログ出力を供給する。
【００１４】
またアナログボウター回路は、第１のトランジスタ対及び第２のトランジスタ対を有する第１のトランスコンダクタを含む。第１のトランジスタ対は、第２のトランジスタと並列に接続された第１のトランジスタを含み、第２のトランジスタ対は、第４のトランジスタと並列に接続された第３のトランジスタを含む。第１の負荷は、第１及び第２のトランジスタ対の間に接続される。第１のアナログ出力は、第１のトランジスタのゲートに接続され、第２のアナログ出力は、第２及び第３のトランジスタのゲートに接続され、第３のアナログ出力は、第４のトランジスタのゲートに接続される。
【００１５】
またアナログボウター回路は、第３のトランジスタ対及び第４のトランジスタ対を有する第２のトランスコンダクタを含む。第３のトランジスタ対は、第６のトランジスタと並列に接続された第５のトランジスタを含む。第４のトランジスタ対は、第８のトランジスタと並列に接続された第７のトランジスタを含む。第２の負荷は、第３及び第４のトランジスタ対の間に接続される。第２のアナログ出力は、第５のトランジスタのゲートに接続され、第１のアナログ出力は、第６及び第７のトランジスタのゲートに接続され、第３のアナログ出力は、第８のトランジスタのゲートに接続される。
【００１６】
第１のトランスコンダクタ回路は更に、電源と第１の負荷の第１の側との間に接続された第１の電流源と、電源と第１の負荷の第２の側との間に接続された第２の電流源と、グランドと第１及び第２のトランジスタ対との間に接続された第３の電流源とを含む。第２のトランスコンダクタ回路は更に、電源と第２の負荷の第１の側との間に接続された第４の電流源と、電源と第２の負荷の第２の側との間に接続された第５の電流源と、グランドと第３及び第４のトランジスタ対との間に接続された第３の電流源とを含む。
【００１７】
第１及び第２のトランスコンダクタ回路は、電圧から電流への変換器として機能する。第１のトランスコンダクタ回路の出力は、第１の負荷を通って流れる電流であり、第２のトランスコンダクタ回路の出力は、第２の負荷を通って流れる電流である。第１、第２、及び第３のアナログブロックのうちの１つが過渡事象により影響を受ける場合、第１及び第２のトランスコンダクタ回路の出力は、実質的にゼロの値から非ゼロ値へ変化する。非ゼロ出力を検出することにより、過渡事象によって影響を受けたアナログブロックを識別することができ、過渡事象に影響を受けないアナログブロックからの出力を、選択的に使用することができる。
【００１８】
アナログ信号を強化する方法は、実質的に同様の入力を受信するときに実質的に同様のアナログ出力を供給するように設計された少なくとも３つのアナログブロックを設けるようにアナログブロックを複製する段階を含む。本方法はまた、少なくとも３つのアナログブロックのアナログ出力を比較する段階と、少なくとも３つのアナログブロックのうちの、過渡事象による影響を受けていないものからのアナログ出力を選択する段階とを含む。
【００１９】
１つの実施例において、少なくとも３つのアナログブロックのアナログ出力を比較する段階は、コンパレータを使用してアナログ出力を比較する段階を含む。別の実施例では、少なくとも３つのアナログブロックのアナログ出力を比較する段階は、トランスコンダクタ回路を使用してアナログ出力を比較する段階を含む。
【００２０】
１つの実施例において、過渡事象による影響を受けていないアナログ出力を選択する段階は、第１、第２及び第３のアナログブロックのうちの他の２つのアナログブロックのアナログ出力の値の間である中間値を有する１つのアナログ出力を供給する段階を含む。別の実施例では、過渡事象による影響を受けていないアナログ出力を選択する段階は、第１のアナログブロックの出力が第２及び第３のアナログブロックのアナログ出力の値の間の中間値を有する場合、アナログボウター回路のアナログ出力として第１のアナログブロックのアナログ出力を供給する段階を含む。別の実施例では、過渡事象による影響を受けていないアナログ出力を選択する段階は、第１及び第２のトランスコンダクタ回路から非ゼロ出力の値を検出する段階を含む。
【００２１】
これら並びに他の態様及び利点は、必要に応じて添付図面を参照しながら以下の詳細な説明を読むことにより当業者には明らかになるであろう。更に、この要約は単に例証に過ぎず、請求項による本発明の範囲を限定するものではない点を理解されたい。
【発明を実施するための最良の形態】
【００２２】
それぞれの図において同じ参照符号が同じ要素を表す添付図面を参照しながら好ましい実施形態を以下に説明する。
アナログ信号は、アナログボーティング方式を備えることによって、ＳＥＥ作用に対して強化することができる。アナログボーティング方式の利用は、どのようなタイプのアナログ信号にも適用することができる。多くのアナログボウターの実装が可能であるが、３つのアナログボウター回路について説明する。これらのアナログボウター回路は、アナログ信号がＳＥＥの影響を受けやすい可能性のあるあらゆる回路設計に組み込むことができる。
【００２３】
図１は、アナログボウター１００の回路図である。アナログボウター１００は、３つのアナログブロック１０２〜１０６を含む。アナログブロック１０２〜１０６は、図１ではアルファ（Ａ）、ベータ（Ｂ）、及びガンマ（Ｇ）として識別される。強化されていない回路設計では、単一のアナログブロックが使用される。他の２つのアナログブロックは、ボーティングの目的で最初のアナログブロックに付加される。アナログボウター１００に３つよりも多いアナログブロックを使用してもよい。
【００２４】
アナログブロック１０２〜１０６は、アナログ出力を供給するあらゆるデバイス又は回路を含むことができる。アナログ出力は、電圧又は電流出力とすることができる。電流出力の場合には、電流信号をボウターへの電圧入力に変換することができる。例えば、アナログブロック１０２〜１０６は、デジタル−アナログ（Ｄ／Ａ）コンバータ及び／又はフィルタを含むことができる。アナログブロック１０２〜１０６の各々は、同じ回路構成を含むことができる。或いは、アナログブロック１０２〜１０６は、同じ入力の受信に基づいて同じ出力を提供するように設計された異なる回路構成を含むことができる。
【００２５】
アナログブロック１０２〜１０６は、１つ又はそれ以上の入力を有することができる。アナログブロック１０２〜１０６の入力は、アナログブロック１０２〜１０６に含まれる回路構成に基づいてアナログ又はデジタルとすることができる。例えば、アナログブロック１０２〜１０６が、８ビットのＤ／Ａコンバータを含む場合、アナログブロック１０２〜１０６は８つのデジタル入力を受信することができる。
【００２６】
また、アナログボウター１００は、６つのコンパレータ１０８〜１１８を含む。コンパレータ１０８〜１１８は、第１の入力を第２の入力と比較するように設計されている。第１の入力が、第２の入力よりも大きい振幅を有する場合、コンパレータ１０８〜１１８は論理１を出力する。第１の入力が、第２の入力よりも小さい振幅を有する場合、コンパレータ１０８〜１１８は論理０を出力する。３つよりも多いアナログブロックを使用する場合には、アナログボウター１００に追加のコンパレータを使用することができる。
【００２７】
アナログブロック１０２〜１０６の各々からのアナログ出力は、６つのコンパレータ１０８〜１１８のうちの４つに接続される。理想的には、アナログブロック１０２〜１０６の周波数応答は、コンパレータ１０８〜１１８に適合している。例えば、アナログブロック１０２〜１０６は、コンパレータ１０８〜１１８の応答時間に対して低い周波数応答を有することができる。アルファ及びベータブロック１０２、１０４の出力は、コンパレータ１０８、１１６の入力に接続されている。ベータ及びガンマブロック１０４、１０６の出力は、コンパレータ１１０、１１８の入力に接続されている。アルファ及びガンマブロック１０２、１０６の出力は、コンパレータ１１２、１１４の入力に接続されている。
【００２８】
アルファブロック１０２からの入力信号がベータブロック１０４からの入力信号よりも大きい振幅を有する場合、コンパレータ１０８は論理１を出力する。ベータブロック１０４からの入力信号がガンマブロック１０６からの入力信号よりも大きい振幅を有する場合、コンパレータ１１０は論理１を出力する。ガンマブロック１０６からの入力信号がアルファブロック１０２からの入力信号よりも大きい振幅を有する場合、コンパレータ１１２は論理１を出力する。アルファブロック１０２からの入力信号がガンマブロック１０６からの入力信号よりも大きい振幅を有する場合、コンパレータ１１４は論理１を出力する。ベータブロック１０４からの入力信号がアルファブロック１０２からの入力信号よりも大きい振幅を有する場合、コンパレータ１１６は論理１を出力する。ガンマブロック１０６からの入力信号がベータブロック１０４からの入力信号よりも大きい振幅を有する場合、コンパレータ１１８は論理１を出力する。他の場合には、コンパレータ１０８〜１１８は論理０を出力する。
【００２９】
またアナログボウター１００は、６つのＡＮＤゲート１２０〜１３０を含む。ＡＮＤゲート１２０〜１３０は、ＡＮＤゲートと同様に機能するハードウェア及び／又はソフトウェアのあらゆる組み合わせと置き換えることができる。３つよりも多いアナログブロックを使用する場合は、アナログボウター１００に６つよりも多いＡＮＤゲートを使用することができる。ＡＮＤゲート１２０〜１３０は、２つの入力を含み、その各々がコンパレータ１０８〜１１８のうちの１つの出力に接続されている。コンパレータ１０８の出力は、ＡＮＤゲート１２０、１２２の入力に接続される。コンパレータ１１０の出力は、ＡＮＤゲート１２２、１２４の入力に接続される。コンパレータ１１２の出力は、ＡＮＤゲート１２０、１２４の入力に接続される。コンパレータ１１４の出力は、ＡＮＤゲート１２６、１３０の入力に接続される。コンパレータ１１６の出力は、ＡＮＤゲート１２６、１２８の入力に接続される。コンパレータ１１８の出力は、ＡＮＤゲート１２８、１３０の入力に接続される。
【００３０】
ＡＮＤゲート１２０〜１３０の各々は、単一の出力を提供する。ＡＮＤゲート１２０は、第１のＶＡＬＩＤ  Ａ出力信号を提供する。コンパレータ１０８の出力及びコンパレータ１１２の出力が、論理１を出力する（すなわちＧ＞Ａ＞Ｂ）場合、ＡＮＤゲート１２０は、論理１を出力し、アルファブロック１０２のアナログ出力が有効であることを示す。他の場合は、ＡＮＤゲート１２０は論理０を出力し、アルファブロック１０２のアナログ出力が有効ではないことを示す。
【００３１】
ＡＮＤゲート１２２は、第１のＶＡＬＩＤ  Ｂ出力信号を提供する。コンパレータ１０８の出力及びコンパレータ１１０の出力が、論理１を出力する（すなわちＡ＞Ｂ＞Ｇ）場合、ＡＮＤゲート１２２は、論理１を出力し、ベータブロック１０４のアナログ出力が有効であることを示す。他の場合には、ＡＮＤゲート１２２は論理０を出力し、ベータブロック１０４のアナログ出力が有効ではないことを示す。
【００３２】
ＡＮＤゲート１２４は、第１のＶＡＬＩＤ  Ｇ出力信号を提供する。コンパレータ１１０の出力及びコンパレータ１１２の出力が、論理１を出力する（すなわちＢ＞Ｇ＞Ａ）場合、ＡＮＤゲート１２４は、論理１を出力し、ガンマブロック１０６のアナログ出力が有効であることを示す。他の場合には、ＡＮＤゲート１２４は論理０を出力し、ガンマブロック１０６のアナログ出力が有効ではないことを示す。
【００３３】
ＡＮＤゲート１２６は、第１のＶＡＬＩＤ  Ａ出力信号を提供する。コンパレータ１１４の出力及びコンパレータ１１６の出力が、論理１を出力する（すなわちＢ＞Ａ＞Ｇ）場合、ＡＮＤゲート１２６は、論理１を出力し、アルファブロック１０２のアナログ出力が有効であることを示す。他の場合は、ＡＮＤゲート１２６は論理０を出力し、アルファブロック１０２のアナログ出力が有効ではないことを示す。
【００３４】
ＡＮＤゲート１２８は、第２のＶＡＬＩＤ  Ｂ出力信号を提供する。コンパレータ１１６の出力及びコンパレータ１１８の出力が、論理１を出力する（すなわちＧ＞Ｂ＞Ａ）場合、ＡＮＤゲート１２８は、論理１を出力し、ベータブロック１０４のアナログ出力が有効であることを示す。他の場合は、ＡＮＤゲート１２８は論理０を出力し、ベータブロック１０４のアナログ出力が有効ではないことを示す。
【００３５】
ＡＮＤゲート１３０は、第２のＶＡＬＩＤ  Ｇ出力信号を提供する。コンパレータ１１４の出力及びコンパレータ１１８の出力が、論理１を出力する（すなわちＡ＞Ｇ＞Ｂ）場合、ＡＮＤゲート１３０は、論理１を出力し、ガンマブロック１０６のアナログ出力が有効であることを示す。他の場合は、ＡＮＤゲート１３０は論理０を出力し、ガンマブロック１０６のアナログ出力が有効ではないことを示す。
【００３６】
またアナログボウター１００は、３つのＯＲゲート１３２〜１３６を含む。ＯＲゲート１３２〜１３６は、ＯＲゲートと同様に機能するハードウェア及び／又はソフトウェアのあらゆる組み合わせと置き換えることができる。３つよりも多いアナログブロックを使用する場合は、アナログボウター１００に追加のＯＲゲートを使用することができる。ＯＲゲート１３２〜１３６は、２つの入力を含み、その各々はＡＮＤゲート１２０〜１３０の出力に接続されている。ＯＲゲート１３２は、ＡＮＤゲート１２０、１２６から第１及び第２のＶＡＬＩＤ  Ａ信号を受信する。ＯＲゲート１３４は、ＡＮＤゲート１２２、１２８から第１及び第２のＶＡＬＩＤ  Ｂ信号を受信する。ＯＲゲート１３６は、ＡＮＤゲート１２４、１３０から第１及び第２のＶＡＬＩＤ  Ｇ信号を受信する。
【００３７】
ＯＲゲート１３２〜１３６は、単一の出力を提供する。いずれかのＶＡＬＩＤ  Ａ信号が論理１レベルである場合、ＯＲゲート１３２は、論理１を出力する。いずれかのＶＡＬＩＤ  Ｂ信号が論理１レベルである場合、ＯＲゲート１３４は、論理１を出力する。いずれかのＶＡＬＩＤ  Ｇ信号が論理１レベルである場合、ＯＲゲート１３６は、論理１を出力する。他の場合には、ＯＲゲート１３２〜１３６は論理０を出力する。
【００３８】
またアナログボウター１００は、３つのスイッチ１３８〜１４２を含む。３つよりも多いアナログブロックを使用する場合は、アナログボウター１００に追加のスイッチを使用することができる。スイッチの各々は２つの入力を含む。スイッチ１３８〜１４２の各々の第１の入力（イネーブル入力）は、ＯＲゲート１３２〜１３６の出力に接続され、スイッチの各々の第２の入力（データ入力）は、アナログブロック１０２〜１０６の出力に接続される。イネーブル入力は、スイッチ１３８〜１４２の開閉状態を制御する。
【００３９】
ＯＲゲート１３２の出力は、スイッチ１３８の状態を制御する。ＯＲゲート１３２の出力が論理１レベルである場合、スイッチ１３８は閉じる。ＯＲゲート１３２の出力が論理０レベルである場合、スイッチ１３８は開く。スイッチ１３８が閉じている場合、アルファブロック１０２の出力は、スイッチ１３８の出力に伝送される。スイッチ１３８が開いている場合、アルファブロック１０２の出力は、スイッチ１３８の出力に伝送されないようにされる。
【００４０】
ＯＲゲート１３４の出力は、スイッチ１４０の状態を制御する。ＯＲゲート１３４の出力が論理１レベルである場合、スイッチ１４０は閉じる。ＯＲゲート１３４の出力が論理０レベルである場合、スイッチ１４０は開く。スイッチ１４０が閉じている場合、ベータブロック１０４の出力は、スイッチ１４０の出力に伝送される。スイッチ１４０が開いている場合、ベータブロック１０４の出力は、スイッチ１４０の出力に伝送されないようにされる。
【００４１】
ＯＲゲート１３６の出力は、スイッチ１４２の状態を制御する。ＯＲゲート１３６の出力が論理１レベルである場合、スイッチ１４２は閉じる。ＯＲゲート１３６の出力が論理０レベルである場合、スイッチ１４２は開く。スイッチ１４２が閉じている場合、ガンマブロック１０６の出力は、スイッチ１４２の出力に伝送される。スイッチ１４２が開いている場合、ガンマブロック１０６の出力は、スイッチ１４２の出力に伝送されないようにされる。
【００４２】
スイッチ１３８〜１４２の出力は、アナログボウター１００の出力を提供するように接続される。スイッチ１３８〜１４２のうちの１つだけが、適切な時間の特定の時期にイネーブルされる。結果として、アナログブロック１０２〜１０６からの出力の１つだけが、アナログボウター１００の出力として供給される。アナログボウター１００の出力は、他の２つのアナログ信号値の間の値を有する、アナログブロック１０２〜１０６からのアナログ信号である。従って、アナログボウター１００は、中間の信号を出力として供給し、これはＳＥＥにより生じる高い又は低い過渡信号が、アナログボウターの出力として供給されるのを防止する。
【００４３】
図２は、アナログボウター２００の回路図である。アナログボウター２００は、３つのアナログブロック２０２〜２０６を含む。アナログブロック２０２〜２０６は、図１に示したアナログブロック１０２〜１０６と実質的に同じものである。アナログブロック２０２〜２０６は、図２ではアルファ（Ａ）、ベータ（Ｂ）、及びガンマ（Ｇ）として識別された。強化されていない回路設計においては、単一のアナログブロック（例えばアルファブロック２０２）を使用する。他の２つのアナログブロックは、ボーティングの目的で最初のアナログブロックに付加される（例えばベータブロック２０４及びガンマブロック２０６）。又は３つよりも多いアナログブロックを、アナログボウター２００に使用することもできる。
【００４４】
アナログブロック２０２〜２０６は、アナログ出力を供給するあらゆるデバイス又は回路を含むことができる。アナログ出力は、電圧又は電流出力とすることができる。電流出力の場合、電流信号をボウターへの電圧入力に変換することができる。例えば、アナログブロック２０２〜２０６は、デジタル−アナログ（Ｄ／Ａ）コンバータ及び／又はフィルタを含むことができる。アナログブロック２０２〜２０６の各々は、同じ回路構成を含むことができる。或いは、アナログブロック２０２〜２０６は、同じ入力の受信に基づいて同じ出力を提供するように設計された異なる回路構成を含むことができる。
【００４５】
アナログブロック２０２〜２０６は、１つ又は複数の入力を有することができる。アナログブロック２０２〜２０６の入力は、アナログブロック２０２〜２０６に含まれる回路構成に基づいてアナログ又はデジタルとすることができる。例えば、アナログブロック２０２〜２０６が、８ビットのＤ／Ａコンバータを含む場合、アナログブロック２０２〜２０６は８つのデジタル入力を受信することができる。
【００４６】
またアナログボウター２００は、２つのコンパレータ２０８、２１０を含む。コンパレータ２０８、２１０は、第１の入力を第２の入力と比較するように設計されている。第１の入力が、第２の入力よりも大きい振幅を有する場合、コンパレータ２０８、２１０は論理１を出力する。第１の入力が、第２の入力より小さい振幅を有する場合、コンパレータ２０８、２１０は論理０を出力する。３つよりも多いアナログブロックを使用する場合には、アナログボウター２００に追加のコンパレータを使用することができる。
【００４７】
アルファ及びベータブロック２０２、２０４の出力は、コンパレータ２０８の入力に接続される。アルファ及びガンマブロック１０２、１０６の出力は、コンパレータ２１０の入力に接続される。理想的には、アナログブロック２０２〜２０６の周波数応答は、コンパレータ２０８、２１０に適合している。例えば、アナログブロック２０２〜２０６は、コンパレータ２０８、２１０の応答時間に対して低い周波数応答を有することができる。
【００４８】
アルファブロック２０２からの入力信号がベータブロック２０４からの入力信号よりも大きい振幅を有する場合、コンパレータ２０８は論理１を出力する。アルファブロック２０２からの入力信号がガンマブロック２０６からの入力信号よりも大きい振幅を有する場合、コンパレータ１１０は論理１を出力する。他の場合には、コンパレータ１０８、１１０は論理０を出力する。
【００４９】
またアナログボウター２００は、排他的ＯＲ（ＸＯＲ）ゲート２１２を含む。ＸＯＲゲート２１２は、ＸＯＲゲートと同様に機能するハードウェア及び／又はソフトウェアのあらゆる組み合わせと置き換えることができる。３つよりも多いアナログブロックを使用する場合には、アナログボウター２００に追加の論理ゲートを使用することができる。ＸＯＲゲート２１２は、２つの入力を有する。コンパレータ２０８の出力は、ＸＯＲゲート２１２の入力の１つに接続され、コンパレータ２１０の出力は、ＸＯＲゲート２１２の他方の入力に接続される。
【００５０】
ＸＯＲゲート２１２は、単一の出力を有する。コンパレータ２０８、２１０のうちの1つだけが論理１を出力する場合、ＸＯＲゲート２１２の出力は、論理１レベルとなる。従って、アルファブロック２０２の出力が、ベータブロック２０４及びガンマブロック２０６からの出力の振幅の間の振幅を有する場合（すなわち、Ｂ＞Ａ＞Ｇ又はＧ＞Ａ＞Ｂ）には、ＸＯＲゲート２１２は論理１レベルとなる。他の場合には、ＸＯＲゲート２１２は論理０を出力する。
【００５１】
またアナログボウター２００は、２つのスイッチ２１４、２１６と、インバータ２１８とを含む。３つよりも多いアナログブロックを使用する場合には、アナログボウター２００に追加のスイッチ及びインバータを使用することができる。スイッチ２１４、２１６の各々は、２つの入力を含む。スイッチ２１４、２１６の各々の第１の入力はイネーブル入力であり、スイッチ２１４、２１６の各々の第２の入力はデータ入力である。イネーブル入力は、スイッチ２１４、２１６の開閉状態を制御する。
【００５２】
ＸＯＲゲート２１２の出力は、スイッチ２１４のイネーブル入力に接続される。ＸＯＲゲート２１２の出力もまた、インバータ２１８の入力に接続される。インバータ２１８の出力は、スイッチ２１６のイネーブル入力に接続される。アルファブロック２０２の出力は、スイッチ２１４のデータ入力に接続される。ベータブロック２０４の出力又はガンマブロック２０６の出力のいずれかは、スイッチ２１６のデータ入力に接続される。図２は、スイッチ２１６に接続されたガンマブロック２０６の出力を表しているが、アナログボウター２００の動作に影響を与えることなく、ベータブロック２０４の出力をスイッチ２１６に接続することができる。
【００５３】
ＸＯＲゲート２１２の出力は、スイッチ２１４、２１６の状態を制御する。ＸＯＲゲート２１２の出力が論理１レベルである場合、スイッチ２１４を閉じ、スイッチ２１６を開く。ＸＯＲゲート２１２の出力が論理０レベルである場合、スイッチ２１４を開き、スイッチ２１６を閉じる。スイッチ２１４が閉じている場合、アルファブロック２０２の出力は、スイッチ２１４の出力に伝送される。スイッチ２１４が開いている場合、アルファブロック２０２の出力は、スイッチ２１４の出力に伝送されないようにされる。スイッチ２１６が閉じている場合、ベータブロック２０４又はガンマブロック２０６の出力が、スイッチ２１６の出力に伝送される。スイッチ２１６が開いている場合、ベータブロック２０４又はガンマブロック２０６の出力は、スイッチ２１６の出力に伝送されないようにされる。
【００５４】
スイッチ２１４、２１６の出力は、アナログボウター２００の出力を提供するように接続される。スイッチ２１４，２１６のうちの1つだけが、適切な時間の特定の時期にイネーブルされる。アルファブロック２０２からのアナログ出力が、ベータブロック２０４及びガンマブロック２０６からのアナログ出力の値の間の値を有する場合、アナログボウター２００の出力は、アルファブロック２０２の出力となる。他の場合は、ベータブロック２０４又はガンマブロック２０６のアナログ出力が、アナログボウター２００の出力として供給される。
【００５５】
図３は、アナログボウター３００の回路図である。図１及び２に示したコンパレータ回路及び論理ゲートの代わりに、アナログボウター３００を使用することができる。アナログボウター３００は、図１に示したアナログブロック１０２〜１０６、図２に示したアナログブロック２０２〜２０６、又は他の何らかのアナログブロックと関連して使用することができる。更に、アナログボウター３００は、図１に示したスイッチ１３８〜１４２、又は図２に示したインバータ２１８を備えたスイッチ２１４〜２１６のようなスイッチング回路と共に使用することができる。しかしながら、以下に説明するように、スイッチング回路の代りに或いはこれに加えて、アナログボウター３００の非ゼロ出力を検出するように設計されたあらゆる回路を使用してもよい。
【００５６】
アナログボウター３００は、第１のトランスコンダクタ回路３０２と、第２のトランスコンダクタ回路３０４とを含む。トランスコンダクタ回路３０２、３０４は、電圧から電流への変換器として機能する。第１及び第２のトランスコンダクタ回路３０２、３０４は、実質的に同じものとすることができる。しかしながら、第１及び第２のトランスコンダクタ回路３０２、３０４に接続されるアナログ電圧入力は、異なるものであってもよい。
【００５７】
トランスコンダクタ回路３０２、３０４は、デュアル差動トランスコンダクタ回路として説明することができる。トランスコンダクタ回路３０２、３０４は、４つのトランジスタ３０６〜３１２と、３つの電流源３１４〜３１８と、負荷３２０とを含む。トランスコンダクタ回路３０２、３０４には、どのようなトランジスタタイプを使用してもよい。例えば、トランジスタ３０６〜３１２は、ＣＭＯＳトランジスタとすることができる。更に、トランジスタ３０６〜３１２は、図３ではｎチャネルのデバイスとして示されているが、トランジスタ３０６〜３１２はまた、ｐチャネルのデバイスであってもよい。トランスコンダクタ回路３０２、３０４の電流出力は、負荷３２０を通って流れる電流である。負荷３２０は、トランスコンダクタ回路３０２、３０４の出力電流を測定するデバイスなどのトランスコンダクタ回路３０２、３０４に接続されるあらゆるデバイス又は回路をも表すことができる。
【００５８】
第１及び第２のトランジスタ３０６、３０８は、ノードＸとＺとの間で並列に接続される。第３及び第４のトランジスタ３１０、３１２は、ノードＹとＺとの間で並列に接続される。負荷３２０は、ノードＸとＹとの間に接続される。電流源３１４は、ＶＤＤとノードＸとの間に接続される。電流源３１６は、ＶＤＤとノードＹとの間に接続される。電流源３１８は、ノードＺとグランドとの間に接続される。ＶＤＤからノードＸ及びＹの各々に流れる電流の量は、負荷３２０を通って流れる電流のおよそ半分である。ノードＺからグランドに流れる電流の量は、負荷３２０を通って流れる電流とほぼ同じである。
【００５９】
第１のトランスコンダクタ回路３０２では、第１のアナログ電圧（Ｖ１）が第１のトランジスタ３０６のゲートに印加され、第２のアナログ電圧（Ｖ２）が第２及び第３のトランジスタ３０８、３１０のゲートに印加され、第３のアナログ電圧（Ｖ３）が第４のトランジスタ３１２のゲートに印加される。第２のトランスコンダクタ回路３０４では、第２のアナログ電圧（Ｖ２）が第１のトランジスタ３０６のゲートに印加され、第１のアナログ電圧（Ｖ１）が第２及び第３のトランジスタ３０８、３１０のゲートに印加され、第３のアナログ電圧（Ｖ３）が第４のトランジスタ３１２のゲートに印加される。
【００６０】
第１のアナログ電圧（Ｖ１）は、図１及び２に示したアルファブロック１０２、２０２の出力とすることができる。第２のアナログ電圧（Ｖ２）は、図１及び２に示したベータブロック１０４、２０４の出力とすることができる。第３のアナログ電圧（Ｖ３）は、図１及び２に示したガンマブロック１０６、２０６の出力とすることができる。
【００６１】
第１のトランスコンダクタ回路３０２に関しては、Ｉｏ１／２ｇｍ＝（Ｖ１−Ｖ３）である。第２のトランスコンダクタ回路３０４に関しては、Ｉｏ１／２ｇｍ＝（Ｖ２−Ｖ３）である。これらの式において、Ｉｏ１は第１のトランスコンダクタ回路３０２の電流出力、Ｉｏ２は第２のトランスコンダクタ回路３０４の電流出力、ｇｍはトランスコンダクタ回路３０２、３０４の相互コンダクタンスのゲインである。第１、第２、及び第３のアナログ電圧（Ｖ１、Ｖ２、Ｖ３）は、実質的に同じものと考えられる。結果として、第１のトランスコンダクタ回路３０２の出力及び第２のトランスコンダクタ３０４の出力は、実質的にゼロに等しくなるべきである。３つのアナログ電圧のうちの１つが、過渡事象によって影響を受けた場合、トランスコンダクタ回路３０２、３０４のうちの一方又は両方の出力は非ゼロとなる可能性がある。
【００６２】
第１のアナログ電圧が変化する場合、アナログボウター３００は、Ｉｏ１がゼロに等しくなく、Ｉｏ２は実質的にゼロに等しいことを検出することができる。第２のアナログ電圧が変化する場合、アナログボウター３００は、Ｉｏ１が実質的にゼロに等しく、Ｉｏ２はゼロに等しくないことを検出することができる。第３のアナログ電圧が変化する場合、アナログボウター３００は、Ｉｏ１とＩｏ２が共にゼロに等しくないことを検出することができる。３つのアナログ電圧のうちのいずれもが変化しない場合、アナログボウター３００は、Ｉｏ１とＩｏ２が共に実質的にゼロに等しいことを検出することができる。
【００６３】
アナログボウター３００は、トランスコンダクタ回路３０２、３０４の非ゼロの出力を検出するように設計された増設回路を含むことができる。非ゼロの出力を検出することにより、過渡事象によって影響を受けたアナログブロックを識別することができ、過渡事象によって影響を受けていないアナログブロックからの出力を、選択的に使用することができる。ボーティングは、トランスコンダクタ回路３０２、３０４の非ゼロの出力を検出することができるあらゆる手段に基づいている。
【００６４】
トランスコンダクタ回路を用いてアナログボウター３００を説明するが、他の回路の設計を用いてもよい。信号Ｂ≒信号Ｃであるとき、（信号Ａ＋信号Ｂ）−（信号Ｃ＋信号Ｄ）に比例する出力信号を生成するあらゆる回路設計は、回路を複製し異常出力を感知することにより、アナログボウターとして使用することが可能である。例えば、トランスコンダクタの代わりに、差動電圧出力回路を使用することができる。このデバイスのｇｍ−Ｒｏｕｔが十分に高い場合、デバイスは基本的にコンパレータである。出力のフィードバックを用いてＩｏ／２電流源３１４、３１６をわずかに不均衡にすることで、この回路にヒステリシスを適用することができる。
【００６５】
３つのアナログボーティングの実施例を説明してきたが、ＳＥＥに対してアナログ信号を強化するために、他のデバイス及び／又は回路設計を使用してもよい。例えば、ボーティングは、コンパレータとデジタル論理回路の論理的に同等の組み合わせを用いて達成することができる。別の実施例として、入力信号が等しい場合は第１の出力を、入力信号が等しくない場合は第２の出力を提供するコンパレータを使用することができる。また、コンパレータのデッドバンド又はオフセットを調整するなど、コンパレータの設計によって改良を行うことができることは当業者には理解されるであろう。コンパレータ、論理ゲート、スイッチなど、これらの実施例に使用される回路デバイスは、ＳＥＥに対して強化される必要はない。更に、これらの実施例は、どのような特定の処理技術にも限定されない。
【００６６】
説明した実施形態は例証に過ぎず、本発明の範囲を限定するものと捉えるべきではない点を理解されたい。請求項は、その作用の別段の記述がない限り説明した順番又は要素に限定されるものと解釈すべきではない。従って、請求項の範囲及び精神、並びにその均等物に含まれる全ての実施形態を本発明として請求する。
【図面の簡単な説明】
【００６７】
【図１】１つの実施例によるアナログボウター回路の回路図である。
【図２】別の実施例によるアナログボウター回路の回路図である。
【図３】別の実施例によるアナログボウター回路の回路図である。
【符号の説明】
【００６８】
１００  アナログボウター回路
１０２、１０４、１０６  アナログブロック
１０８、１１０、１１２、１１４、１１６、１１８  コンパレータ
１２０、１２２、１２４、１２６、１２８、１３０  ＡＮＤゲート
１３２、１３４、１３６  ＯＲゲート
１３８、１４０、１４２  スイッチ
【図１】
2007202105.tif 000003
【図２】
2007202105.tif 000004
【図３】
2007202105.tif 000005
【外国語明細書】
2007202105000001.pdf