(57)【要約】【課題】ＤＣＣやＦＲＣ等の信号処理系統を更に簡単化した表示装置を提供する。【解決手段】本発明による表示装置は、複数の画素、ゲート駆動部、データ駆動部、付加フレーム生成部、信号補正部、及び信号制御部を有する。ゲート駆動部は各画素にゲート信号を供給する。データ駆動部は各画素にデータ電圧を供給する。付加フレーム生成部は、第１フレームと第２フレームとの各映像信号に基づいて第３フレームの映像信号を生成する。信号補正部は、第１フレーム、第２フレーム、及び第３フレームの各映像信号を補正して補正映像信号を生成する。信号制御部は、補正映像信号をデータ駆動部に供給し、かつ、データ駆動部とゲート駆動部とを制御する。この表示装置では特に、付加フレーム生成部、信号補正部、及び信号制御部が一つの集積回路チップに統合されている。【選択図】図4
2007328345.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素、
各画素にゲート信号を供給するゲート駆動部、
各画素にデータ電圧を供給するデータ駆動部、
第１フレームと第２フレームとの各映像信号に基づいて第３フレームの映像信号を生成する付加フレーム生成部、
前記第１フレーム、前記第２フレーム、及び前記第３フレームの各映像信号を補正して補正映像信号を生成する信号補正部、並びに、
前記補正映像信号を前記データ駆動部に供給し、かつ、前記データ駆動部と前記ゲート駆動部とを制御する信号制御部、
を有する表示装置であり、
前記付加フレーム生成部、前記信号補正部、及び前記信号制御部が一つの集積回路チップに統合されている表示装置。
【請求項２】
前記信号制御部が、前記第１フレーム、前記第３フレーム、及び前記第２フレームの各補正映像信号をその順番で連続して出力する、請求項１に記載の表示装置。
【請求項３】
前記付加フレーム生成部が、
前記第１フレームと前記第２フレームとの各映像信号から動きベクトルを生成する動きベクトル生成部、及び、
前記動きベクトルに基づいて前記第３フレームの映像信号を生成する付加信号生成部、
を含む、請求項２に記載の表示装置。
【請求項４】
前記動きベクトル生成部が、既存の動きベクトルに基づいて新たな動きベクトルを生成する、請求項３に記載の表示装置。
【請求項５】
前記付加フレーム生成部が、前記動きベクトル生成部によって生成された動きベクトルを記憶する動きベクトル記憶部を更に含み、
前記動きベクトル生成部が、前記動きベクトル記憶部に記憶されている動きベクトルに基づいて新たな動きベクトルを生成する、請求項４に記載の表示装置。
【請求項６】
前記付加フレーム生成部が、各画素に対し、前記第３フレームの映像信号の示す階調を前記第１フレームの映像信号の示す階調と前記第２フレームの映像信号の示す階調との間に設定する、請求項２に記載の表示装置。
【請求項７】
前記信号補正部が、各画素に対する補正映像信号に対応するデータ電圧を、補正前の映像信号に対応するデータ電圧から変化させる、請求項１に記載の表示装置。
【請求項８】
前記信号補正部が、前記第３フレームの映像信号を前記第１フレームの映像信号に基づいて補正する、請求項７に記載の表示装置。
【請求項９】
前記データ駆動部が、前記第１フレームと前記第２フレームとの映像信号のフレーム周波数とは異なるフレーム周波数でデータ電圧を出力する、請求項１に記載の表示装置。
【請求項１０】
前記第１フレームと前記第２フレームとの各映像信号を記憶し、前記付加フレーム生成部と前記信号補正部とに提供する映像信号記憶部、を更に有する、請求項１に記載の表示装置。
【請求項１１】
前記集積回路チップの内部に設けられ、外部から前記第１フレームと前記第２フレームとの映像信号を受信して前記映像信号記憶部に伝達する受信部、を更に有する、請求項１０に記載の表示装置。
【請求項１２】
前記受信部がＬＶＤＳ方式に対応している、請求項１１に記載の表示装置。
【請求項１３】
前記信号補正部が、映像信号に対してガンマ補正を行うガンマ補正部、を含む、請求項１に記載の表示装置。
【請求項１４】
各画素が第１副画素と第２副画素とを含む、請求項１３に記載の表示装置。
【請求項１５】
前記ガンマ補正部がガンマ補正により、各画素に対する映像信号から第１副画素と第２副画素とのそれぞれに対する補正映像信号を生成する、請求項１４に記載の表示装置。
【請求項１６】
前記ガンマ補正部が異なるガンマ関数を用い、第１副画素と第２副画素とのそれぞれに対する補正映像信号を生成する、請求項１５に記載の表示装置。
【請求項１７】
前記信号補正部が、
前記ガンマ補正部によって生成された直前のフレームでの第１副画素と第２副画素とのそれぞれに対する補正映像信号に基づき、第１副画素と第２副画素とのそれぞれに対する補正映像信号を更に補正する信号処理部、
を更に含む、請求項１６に記載の表示装置。
【請求項１８】
前記データ駆動部が、前記第１フレームと前記第２フレームとの各映像信号のフレーム周波数とは異なるフレーム周波数でデータ電圧を出力する、請求項１７に記載の表示装置。
【請求項１９】
外部から入力映像信号を受信する受信部、
前記入力映像信号に基づいて新たな映像信号を生成する付加フレーム生成部、
前記入力映像信号と、前記付加フレーム生成部によって生成された映像信号とのそれぞれを補正して補正映像信号を生成する信号補正部、及び、
前記補正映像信号をフレーム単位で並べ替えて出力する信号制御部、
を有する集積回路チップ。
【請求項２０】
前記入力映像信号が第１フレームと第２フレームとの各映像信号を含み、
前記付加フレーム生成部が、前記第１フレームと前記第２フレームとの各映像信号に基づいて第３フレームの映像信号を生成し、
前記信号制御部が、前記第１フレーム、前記第３フレーム、及び前記第２フレームをその順番で連続して出力する、請求項１９に記載の集積回路チップ。
【請求項２１】
前記付加フレーム生成部が、
前記第１フレームと前記第２フレームとの各映像信号から動きベクトルを生成する動きベクトル生成部、及び、
前記動きベクトルに基づいて前記第３フレームの映像信号を生成する付加信号生成部、
を含む、請求項２０に記載の集積回路チップ。
【請求項２２】
前記動きベクトル生成部が、既存の動きベクトルに基づいて新たな動きベクトルを生成する、請求項２１に記載の集積回路チップ。
【請求項２３】
前記付加フレーム生成部が、前記動きベクトル生成部によって生成された動きベクトルを記憶する動きベクトル記憶部を更に含み、
前記動きベクトル生成部が、前記動きベクトル記憶部に記憶されている動きベクトルに基づいて新たな動きベクトルを生成する、請求項２２に記載の集積回路チップ。
【請求項２４】
前記付加フレーム生成部が、各画素に対し、前記第３フレームの映像信号の示す階調を前記第１フレームの映像信号の示す階調と前記第２フレームの映像信号の示す階調との間に設定する、請求項２３に記載の集積回路チップ。
【請求項２５】
前記信号補正部が、各画素に対する補正映像信号に対応するデータ電圧を、補正前の映像信号に対応するデータ電圧から変化させる、請求項１９に記載の集積回路チップ。
【請求項２６】
前記信号補正部が、前記第３フレームの映像信号を前記第１フレームの映像信号に基づいて補正し、各画素に対する補正映像信号に対応するデータ電圧を、補正前の映像信号に対応するデータ電圧から変化させる、請求項２０に記載の集積回路チップ。
【請求項２７】
前記信号補正部が、前記入力映像信号のフレーム周波数とは異なるフレーム周波数で前記補正映像信号を出力し、その出力タイミングを示す制御信号を生成する、請求項２０に記載の集積回路チップ。
【請求項２８】
前記第１フレームと前記第２フレームとの各映像信号を記憶し、前記付加フレーム生成部と前記信号補正部とに提供する映像信号記憶部、を更に有する、請求項１９に記載の集積回路チップ。
【請求項２９】
前記受信部がＬＶＤＳ方式に対応している、請求項１９に記載の集積回路チップ。
【請求項３０】
前記信号補正部が、映像信号に対してガンマ補正を行うガンマ補正部、を含む、請求項１９に記載の集積回路チップ。
【請求項３１】
前記信号補正部が、
前記ガンマ補正部によって補正された直前のフレームでの映像信号に基づき、前記ガンマ補正部によって補正された映像信号を更に補正する信号処理部、
を更に含む、請求項３０に記載の集積回路チップ。
【請求項３２】
前記信号制御部が、前記入力映像信号のフレーム周波数とは異なるフレーム周波数で前記補正映像信号を出力し、その出力タイミングを示す制御信号を生成する、請求項３１に記載の集積回路チップ。
【請求項３３】
複数の画素を含む表示パネル、
前記表示パネルに光を照射する照明部、
外部から受信される入力映像信号に基づいて新たな映像信号を生成し、前記入力映像信号と新たに生成された映像信号とのそれぞれを補正して補正映像信号を生成し、所定の制御信号を生成する統合制御チップ、
前記制御信号に従って前記補正映像信号をデータ電圧に変換し、前記入力映像信号のフレーム周波数より高いフレーム周波数で前記データ電圧を前記表示パネルに供給するデータ駆動部、並びに、
前記表示パネル、前記照明部、前記統合制御チップ、及び前記データ駆動部を互いに結合して固定し、外部から保護するモジュール部材、
を有する表示装置。
【請求項３４】
前記統合制御チップが、
連続する二つのフレームの入力映像信号に基づいて中間フレームの映像信号を生成する付加フレーム生成部、
前記二つのフレームと前記中間フレームとの各映像信号を補正して補正映像信号を生成する信号補正部、及び、
前記補正映像信号をフレーム単位で並べ替えて前記データ駆動部に出力し、かつ前記制御信号を生成する信号制御部、
を含む、請求項３３に記載の表示装置。
【請求項３５】
前記信号補正部が、前記二つのフレームと前記中間フレームとの各映像信号を直前のフレームの映像信号に基づいて補正する、請求項３４に記載の表示装置。
【請求項３６】
前記信号補正部が、前記二つのフレームと前記中間フレームとの各映像信号を２つ以上の異なる補正映像信号に変換する、請求項３４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特にその駆動回路に関する。
【背景技術】
【０００２】
アクティブマトリックス型の平板表示装置においては、複数の画素が画面上にマトリックス状に配列されている。この種の平板表示装置は、外部から与えられた映像情報に従って各画素の輝度を制御することによって画面に映像を表示する。特に液晶表示装置では、画素電極と共通電極とをそれぞれ備えた二つの表示パネルが、液晶層を間に挟んで貼り合わされている。液晶層は誘電率異方性を示すので、画素電極と共通電極との間に電圧を加え、それらの電極間の液晶層に対して電場を印加すれば、液晶層を透過する光の偏光方向が変化する。この偏光方向の変化は、表示パネルに備えられている偏光子を透過可能な光の量を変化させる。従って、画素電極と共通電極との間に印加される電圧を画素ごとに調節すれば、その画素の透過率を調節できる。こうして、液晶表示装置は所望の映像を画面に再現する。
【０００３】
液晶表示装置は、コンピュータの表示装置だけでなく、テレビなどの表示画面としても広く使用されている。従って、液晶表示装置に対しては、特に動画の表示品質の更なる向上が強く求められている。しかし、液晶の応答速度が低いので、液晶表示装置ではいわゆる動画ぼけ（ブラー現象）が生じやすい。そこで、従来の液晶表示装置では、動画の表示品質を高めるための様々な工夫が加えられている。それらの工夫としては、ＤＣＣ（dynamic  capacitance  compensation）やフレームレートコントロール（ＦＲＣ：frame  rate  control）が知られている。
【０００４】
ＤＣＣは、「液晶層に印加される電場が強いほど液晶の応答が速い」という性質を利用して動画ぼけを抑える（例えば、特許文献１参照）。具体的には、外部からの映像信号によって各画素に対する目標の輝度（階調値）が指定されたとき、その画素に対して実際に印加するデータ電圧と共通電圧との間の差が、目標の階調値に対応する電圧より高く設定される。それにより、各画素の液晶層に対しては、目標の階調値に対応する液晶分子の配向状態を得るために必要な電場より強い電場が印加される。その結果、液晶分子が目標の配向状態に到達するまでに必要な時間が短縮されるので、各画素の輝度が素早く変化し、動画ぼけが抑えられる。
【０００５】
ＦＲＣは、画面上でのフレームの切り換えを通常より速くすることによって動画ぼけを抑える。具体的には、まず、外部から入力された、連続する二つのフレーム（以下、第１フレームと第２フレームという。）の各映像信号に基づいて新たなフレーム（以下、中間フレームという。）の映像信号が生成される。中間フレームの映像信号では好ましくは、各画素の輝度が第１フレームと第２フレームとの各映像信号の示す輝度の中間に設定されている。更に、中間フレームの映像信号は第１フレームと第２フレームとの各映像信号の間に挿入される。それらのフレームの映像信号は、入力時のフレーム周波数の2倍の周波数で画面に表示される。こうして、画面上でのフレーム周波数を元のフレーム周波数の2倍に高めることにより、動画ぼけが抑えられる。
【０００６】
液晶表示装置では、ＤＣＣやＦＲＣの他にも、更なる高画質化を目的とする様々な信号処理が行われている。その中の一つに、適応型色補正（ＡＣＣ：adaptive color correction）が知られている（例えば、特許文献２参照）。液晶表示装置では一般に、色表示にカラーフィルタを利用する。従って、ガンマ特性が厳密には、三原色Ｒ、Ｇ、Ｂごとに異なる。ＡＣＣでは、ガンマ曲線をＲ、Ｇ、Ｂごとに独立に最適化する。それにより、画面の色温度が明るさの変化にかかわらず、一定に維持される。
【特許文献１】特開２００６−１２６７６６号公報
【特許文献２】特開２００３−０２９７２４号公報
【特許文献３】韓国特許出願公開第１０−２００３−０００５７４８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
表示装置に対する更なる高画質化の要求を満たすには、例えば液晶表示装置での、ＤＣＣ、ＦＲＣ、及びＡＣＣのような複雑な信号処理が、表示装置に追加されなければならない。しかし、それらの信号処理は表示装置の駆動回路の規模を肥大化させる。その結果、駆動回路の更なる簡単化が阻まれるので、表示装置の更なる薄型化／軽量化や省電力化が困難である。更に、表示装置の工程性の更なる向上、及び部品点数の低減がいずれも困難であるので、製造コストの更なる低減も困難である。
本発明の目的は、ＤＣＣやＦＲＣ等の信号処理系統を更に簡単化した表示装置、を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による表示装置は、複数の画素、ゲート駆動部、データ駆動部、付加フレーム生成部、信号補正部、及び、信号制御部を有する。ゲート駆動部は各画素にゲート信号を供給する。データ駆動部は各画素にデータ電圧を供給する。付加フレーム生成部は、第１フレームと第２フレームとの各映像信号に基づいて第３フレームの映像信号を生成する。信号補正部は、第１フレーム、第２フレーム、及び第３フレームの各映像信号を補正して補正映像信号を生成する。信号制御部は、補正映像信号をデータ駆動部に供給し、かつ、データ駆動部とゲート駆動部とを制御する。この表示装置では特に、付加フレーム生成部、信号補正部、及び信号制御部が一つの集積回路チップに統合されている。
【０００９】
信号制御部は好ましくは、第１フレーム、第３フレーム、及び第２フレームの各補正映像信号をその順番で連続して出力する。
付加フレーム生成部は好ましくは、動きベクトル生成部と負荷信号生成部とを含む。動きベクトル生成部は第１フレームと第２フレームとの各映像信号から動きベクトルを生成する。付加信号生成部は動きベクトルに基づいて第３フレームの映像信号を生成する。動きベクトル生成部は好ましくは、既存の動きベクトルに基づいて新たな動きベクトルを生成する。その場合、付加フレーム生成部は好ましくは、動きベクトル記憶部を更に含む。動きベクトル記憶部は、動きベクトル生成部によって生成された動きベクトルを記憶する。従って、動きベクトル生成部は、動きベクトル記憶部に記憶されている動きベクトルに基づいて新たな動きベクトルを生成できる。付加フレーム生成部は更に、各画素に対し、第３フレームの映像信号の示す階調を第１フレームの映像信号の示す階調と第２フレームの映像信号の示す階調との間に設定しても良い。
【００１０】
信号補正部は好ましくは、各画素に対する補正映像信号に対応するデータ電圧を、補正前の映像信号に対応するデータ電圧から変化させる。信号補正部は更に好ましくは、第３フレームの映像信号を第１フレームの映像信号に基づいて補正する。
データ駆動部は好ましくは、第１フレームと第２フレームとの映像信号のフレーム周波数とは異なるフレーム周波数でデータ電圧を出力する。
【００１１】
液晶表示装置は映像信号記憶部を更に有しても良い。映像信号記憶部は、第１フレームと第２フレームとの各映像信号を記憶し、付加フレーム生成部と信号補正部とに提供する。
上記の集積回路チップは好ましくは、受信部を更に含む。受信部は、外部から第１フレームと第２フレームとの各映像信号を受信して映像信号記憶部に伝達する。受信部は好ましくはＬＶＤＳ（low  voltage  differential  signaling）方式に対応している。
【００１２】
信号補正部は好ましくは、ガンマ補正部を含む。ガンマ補正部は、映像信号に対してガンマ補正を行う。更に好ましくは、各画素が第１副画素と第２副画素とを含む。その場合、ガンマ補正部は好ましくは、ガンマ補正により、各画素に対する映像信号から第１副画素と第２副画素とのそれぞれに対する補正映像信号を生成する。ガンマ補正部は更に好ましくは、異なるガンマ関数を用い、第１副画素と第２副画素とのそれぞれに対する補正映像信号を生成する。一方、信号補正部は好ましくは、ガンマ補正部によって生成された直前のフレームでの第１副画素と第２副画素とのそれぞれに対する補正映像信号を更に補正する。更に、データ駆動部は好ましくは、第１フレームと第２フレームとの各映像信号のフレーム周波数とは異なるフレーム周波数でデータ電圧を出力する。
【発明の効果】
【００１３】
本発明による表示装置では上記のとおり、付加フレーム生成部、信号補正部、及び信号制御部が一つの集積回路チップに組み込まれている。すなわち、ＦＲＣとＤＣＣとを行う信号処理系統が一つの集積回路チップに統合されている。その場合、ＦＲＣによる中間フレームの映像信号の生成に必要なフレームメモリとして、ＤＣＣ用のフレームメモリが共用可能である。従って、中間フレームの映像信号の生成とその映像信号の処理とを別々の装置（チップ）で行う場合に比べ、必要なメモリ全体のサイズが小さい。更に、中間フレームの映像信号の生成とその映像信号の処理とを別々の装置（チップ）で行う場合に比べ、装置（チップ）間の通信が少ないので、装置間のインターフェース（特に受信部）を単純化できる。こうして、本発明による表示装置では、ＤＣＣとＦＲＣとの信号処理系統が簡単化されるので、駆動回路が小規模に抑えられる。その結果、従来の表示装置に比べ、駆動回路の更なる簡単化が容易であるので、表示装置の更なる薄型化／軽量化や省電力化に有利である。更に、表示装置の工程性の更なる向上、及び部品点数の低減がいずれも容易であるので、製造コストが更に低減する。
【発明を実施するための最良の形態】
【００１４】
以下、添付された図面を参照しながら、本発明の好ましい実施形態について、本発明が属する技術分野における通常の知識を有する者が容易に実施できるように、詳細に説明する。
図1に、本発明の一実施形態による液晶表示装置の分解斜視図を示す。図1に示されているように、本発明の一実施形態による液晶表示装置は、液晶モジュール350、上部シャーシ361、下部シャーシ362、及びモールドフレーム366を含む。液晶モジュール350は表示部と照明部900とを含む。尚、図1には示されていないが、上部シャーシ361の上には上部ケースが配置され、下部シャーシ362の下には下部ケースが配置されている。図1に示されている構成要素は、上部ケースと下部ケースとの間に収められている。
【００１５】
表示部330は、図1に示されているように、液晶表示パネルアセンブリ300、複数のゲートＴＣＰ（tape  carrier  package）410とデータＴＣＰ510、及び、ゲート印刷回路基板（ＰＣＢ、printed  circuit  board）450とデータＰＣＢ550を含む。
照明部900は、図1に示されているように、複数のランプ960と光学器具910とを含む。ランプ960は好ましくは線光源であり、下部シャーシ362の上に配置され、端部が下部シャーシ362に固定されている。ランプ960は好ましくは、ＣＣＦＬ（cold  cathode  fluorescent  lamp）、ＥＥＦＬ（external  electrode  fluorescent  lamp）、及び発光ダイオード（ＬＥＤ）のいずれかである。その他に、ランプ960として面光源が利用されても良い。光学器具910は、液晶表示パネルアセンブリ300の背面とランプ960との間に配置されている。光学器具910は拡散板902と複数の光学シート901とを含む。拡散板902はランプ960からの光を拡散させる。光学シート901は、拡散板902によって拡散された光の進行方向を液晶表示パネルアセンブリ300の背面の方向に揃える。こうして、光学器具910はランプ960からの光を液晶表示パネルアセンブリ300の背面全体に一様に照射する。
【００１６】
図2には、図1に示されている液晶表示装置の電気系統のブロック図を示す。図2に示されているように、液晶表示装置の電気系統は、液晶表示パネルアセンブリ300と照明部900との他に、統合制御部700、階調電圧生成部800、ゲート駆動部400、及びデータ駆動部500を含む。
【００１７】
液晶表示パネルアセンブリ300は、図2に示されているように、n本（n：整数）のゲート線G1〜Gn、m本（m：整数）のデータ線D1〜Dm、及び複数の画素PXを含む。ゲート線G1〜Gnは、ゲート駆動部400から各画素PXにゲート信号（走査信号とも言う。）を伝達する。データ線D1〜Dmは、データ駆動部500から各画素PXにデータ電圧を伝達する。ゲート線G1〜Gnは互いに平行であり、液晶表示パネルアセンブリ300の上を横方向にのびている。データ線D1〜Dmは互いに平行であり、液晶表示パネルアセンブリ300の上を縦方向にのびている。各画素PXは、ゲート線G1〜Gnとデータ線D1〜Dmとで区切られた領域に一つずつ配置され、マトリックスを構成している。各画素PXは近隣のゲート線G1〜Gnとデータ線D1〜Dmとに接続されている。
【００１８】
図3に、図2に示されている一つの画素PXの等価回路図を示す。ここで、図3に示されているように、液晶表示パネルアセンブリ300は、互いに対向する下部表示パネル100と上部表示パネル200、及び、それらの間に挟まれている液晶層3を含む。図3に示されている画素PXは、i番目（i＝1、2、…、n）のゲート線Giとj番目（j＝1、2、…、m）のデータ線Djとに接続されている。図3に示されているように、各画素PXは、信号線Gi、Djに接続されたスイッチング素子Q、及び、それに接続された液晶キャパシタClcとストレージキャパシタCstとを含む。尚、ストレージキャパシタCstは省略可能である。
【００１９】
スイッチング素子Qは好ましくは、下部表示パネル100に備えられている薄膜トランジスタである。その制御端子はゲート線Giに接続され、入力端子はデータ線Djに接続され、出力端子は液晶キャパシタClc及びストレージキャパシタCstに接続されている。スイッチング素子Qは好ましくは、多結晶シリコン又は非晶質シリコンを半導体層として含む。ゲート線Giから制御端子に対して印加されるゲート信号に応じてスイッチング素子Qはオンオフし、データ線Djと液晶キャパシタClc（及びストレージキャパシタCst）との間の接続を制御する。
【００２０】
液晶キャパシタClcは、下部表示パネル100に設けられた画素電極191と、上部表示パネル200に設けられた共通電極270とが液晶層3を隔てて対向した部分と等価である。すなわち、画素電極191と共通電極270とが液晶キャパシタClcの二つの端子として機能し、二つの電極191、270の間の液晶層3が誘電体として機能する。画素電極191は好ましくは各画素PXに一つずつ設けられ、スイッチング素子Qの出力端子に接続されている。画素電極191はスイッチング素子Qを通してデータ線Djからデータ電圧を受ける。共通電極270は好ましくは上部表示パネル200の全面に形成され、外部から共通電圧Vcomを受ける。尚、図3とは異なり、共通電極270が下部表示パネル100に備えられていても良い。その場合、二つの電極191、270のうち、少なくとも一つが線状又は棒状に形成される。
【００２１】
ストレージキャパシタCstは液晶キャパシタClcの容量を補う。ストレージキャパシタCstは好ましくは、下部表示パネル100に備えられた別個の信号線（図示せず）と画素電極191とが絶縁体を隔てて重なった部分と等価である。この別個の信号線に対しては外部から所定の電圧（好ましくは共通電圧Vcom）が印加される。ストレージキャパシタCstはその他に、画素電極191が絶縁体を隔ててゲート線と重なっている部分から構成されていても良い。
【００２２】
液晶表示パネルアセンブリ300の色表示方式には空間分割方式と時間分割方式とがある。空間分割方式では、各画素PXが基本色の一つを固有に表示する。時間分割方式では、各画素PXが時間によって基本色を交互に表示する。これら基本色の空間的分布、又は時間的変化によって所望の色相が表現される。基本色としては好ましくは、三原色（赤色、緑色、青色が利用される。図3には空間分割方式の一例が示されている。各画素PXが、画素電極191に対向する上部表示パネル200の領域にカラーフィルタ230を備えている。カラーフィルタ230の色は基本色の一つを示す。図3とは異なり、カラーフィルタが下部表示パネル100に設けられていても良い。その場合、カラーフィルタは画素電極191の上を覆っていても、下地に含まれていても良い。
その他に、好ましくは液晶表示パネルアセンブリ300の外面に偏光子（図示せず）が少なくとも一つ接着されている。
【００２３】
図1に示されているように、ゲートＴＣＰ410は好ましくは、液晶表示パネルアセンブリ300（特に下部表示パネル100）の縦辺に接着されている。各ゲートＴＣＰ410の上にはゲート駆動集積回路チップが実装されている。それらのゲート駆動集積回路チップが、図2に示されているゲート駆動部400を構成している。ゲート駆動部400は図2に示されているように、ゲートＴＣＰ410に形成されている信号線（図示せず）を通じて液晶表示パネルアセンブリ300のゲート線G1〜Gnに接続されている。ゲート駆動部400は、ゲートオン電圧Vonとゲートオフ電圧Voffとの組み合わせから成るゲート信号を各ゲート線G1〜Gnに対して印加する。
【００２４】
図1に示されているように、データＴＣＰ510は好ましくは、液晶表示パネルアセンブリ300（特に下部表示パネル100）の横辺に接着されている。各データＴＣＰ510の上にはデータ駆動集積回路チップが実装されている。それらのデータ駆動集積回路チップが、図2に示されているデータ駆動部500を構成している。データ駆動部500は図2に示されているように、データＴＣＰ510に形成されている信号線（図示せず）を通じて液晶表示パネルアセンブリ300のデータ線D1〜Dmに接続されている。データ駆動部500はデータ電圧を各データ線D1〜Dmに対して印加する。
【００２５】
尚、図1とは異なり、ゲート駆動部400及びデータ駆動部500を構成する各駆動集積回路チップが液晶表示パネルアセンブリ300の上に直接実装されていても良い。その他に、ゲート駆動部400及びデータ駆動部500の少なくとも一つが、スイッチング素子Q及び信号線G1〜Gn、D1〜Dmと共に、液晶表示パネルアセンブリ300の上に直接形成されていても良い。
【００２６】
図1に示されているように、ゲートＰＣＢ450は下部表示パネル100の縦方向に平行に配置され、各ゲートＴＣＰ410に接着されている。ゲートＰＣＢ450の上には複数の信号線と電子部品とが形成されている（図示せず）。データＰＣＢ550は下部表示パネル100の横方向に平行に配置され、各データＴＣＰ510に接着されている。データＰＣＢ550の上には、図2に示されている統合制御部700と階調電圧生成部800とを含む電子部品、及び複数の信号線が形成されている（図示せず）。
【００２７】
統合制御部700はゲート駆動部400及びデータ駆動部500を制御する回路であり、好ましくは一つの集積回路チップに組み込まれている。尚、統合制御部700がゲート駆動部400又はデータ駆動部500の少なくとも一つと同じチップに組み込まれていても良い。統合制御部700は、外部のグラフィックコントローラ（図示せず）から入力映像信号R、G、B、及び入力制御信号を受信する。入力映像信号R、G、Bは各画素PXの輝度情報を含む。ここで、輝度情報は所定数（好ましくは、1024（＝210）、256（＝28）、又は64（＝26））の階調で表されている。入力制御信号は好ましくは、垂直同期信号Vsync、水平同期信号Hsync、メインクロックMCLK、及びデータイネーブル信号DEを含む。統合制御部700は入力映像信号R、G、Bに対して所定の処理を施して映像信号DATに変換する（詳細は後述する）。統合制御部700は更に、入力映像信号R、G、Bと入力制御信号とに基づいてゲート制御信号CONT1及びデータ制御信号CONT2を生成する。その後、統合制御部700はゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2と映像信号DATとをデータ駆動部500に出力する。統合制御部700は好ましくは後述の通り、ＦＲＣにより、映像信号DATのフレーム周波数を入力映像信号R、G、Bのフレーム周波数よりは高い値（好ましくは2倍）に設定する。ゲート制御信号CONT1は好ましくは、ゲート信号の送出開始を指示するための走査開始信号、及び、ゲートオン電圧Vonの出力周期を制御するためのクロック信号を含む。ゲート制御信号CONT1はまた、ゲートオン電圧Vonの持続時間を限定するための出力イネーブル信号を更に含んでいても良い。データ制御信号CONT2は好ましくは、一群の画素PXに対する映像信号DATの伝送開始を知らせるための水平同期開始信号、液晶表示パネルアセンブリ300に対するデータ電圧の印加を指示するためのロード信号、及びデータクロック信号を含む。データ制御信号CONT2はまた、共通電圧Vcomに対するデータ電圧の極性を反転させるための反転信号を更に含んでいても良い。
【００２８】
階調電圧生成部800は好ましくは、二組の階調電圧の集合を生成する。二組の一方では各階調電圧が共通電圧Vcomに対して正であり、他方では負である。各階調電圧は、画素PXの輝度の取り得る階調の一つに対応づけられている。
【００２９】
図2に示されている各ブロックは以下のように動作する。
まず、統合制御部700が外部のグラフィックコントローラから入力映像信号R、G、Bと入力制御信号とを受信する。統合制御部700は入力映像信号R、G、Bと入力制御信号とに基づき、ゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2と映像信号DATとをデータ駆動部500に出力する。データ駆動部500はデータ制御信号CONT2に従い、一行の画素PXに対する映像信号DATを受信する。データ駆動部500はそのとき、データ制御信号CONT2（特に反転信号）に応じて二組の階調電圧の集合のいずれかから、映像信号DATに対応する階調電圧を選択する。こうして、デジタルの映像信号DATがアナログのデータ電圧に変換される。その後、データ駆動部500はデータ電圧を目標のデータ線D1〜Dmに対して印加する。
【００３０】
一方、ゲート駆動部400はゲート制御信号CONT1に従ってゲートオン電圧Vonをゲート線G1〜Gnに対して印加する。それにより、そのゲート線G1〜Gnに接続されたスイッチング素子Qがターンオンし、データ線D1〜Dmに対して印加されたデータ電圧が、ターンオンしたスイッチング素子Qを通じて画素電極191に対して印加される（図3参照）。画素電極191に対して印加されたデータ電圧と共通電圧Vcomとの間の差が液晶キャパシタClcの両端電圧、つまり画素電圧として現れる。画素電極191と共通電極270との間の液晶層3では液晶分子の配列が画素電圧のレベルに応じて変化する。それにより、照明部900からの光はその液晶層3を通過する間にその偏光方向を変化させる。この偏光方向の変化は、液晶表示パネルアセンブリ300の外面に接着された偏光子によって光透過率の変化に変換される。こうして、各画素PXが、映像信号DATの示す階調の輝度で光る。
【００３１】
以上の動作が、水平周期（水平同期信号Hsync及びデータイネーブル信号DEの一周期と等しい）ごとに繰り返される。それにより、全てのゲート線G1〜Gnに対して順番にゲートオン電圧Vonが印加され、全ての画素PXにデータ電圧が印加される。こうして、1フレームの映像が液晶表示パネルアセンブリ300に表示される。
【００３２】
好ましくは、データ制御信号CONT2に含まれている反転信号の状態制御により、次のフレームでは、各画素PXに対して印加されるデータ電圧の（共通電圧Vcomに対する）極性が直前のフレームにおける極性とは反対になる（フレーム反転）。更に、同じフレーム内でも反転信号の特性に応じ、データ線ごとにデータ電圧の極性が反転され（列反転、点反転）、又は、画素行ごとにデータ電圧の極性が反転されても良い（行反転、点反転）。
【００３３】
以下、図4を参照しながら、本発明の一実施形態による統合制御部700の詳細について説明する。
図4に示されているように、統合制御部700は好ましくは、受信部710、映像信号記憶部720、付加フレーム生成部730、ＤＣＣ（dynamic  capacitance  compensation）処理部740、ＤＣＣ用フレームメモリ745、及び信号制御部600を含む。統合制御部700はこれらの構成要素を用い、連続した二つのフレームの入力映像信号R、G、Bから、それら二つのフレームの映像信号DATに加え、それら二つのフレームの中間に挟まれるべき中間フレームの映像信号DATを生成する。統合制御部700は更に、映像信号DATをＤＣＣ又はＡＣＣ（accurate  color  capture）によって補正する。
【００３４】
受信部710は外部のグラフィックコントローラから入力映像信号R、G、Bを受信する。受信部710は更に、受信された入力映像信号R、G、Bを並べ直して出力する。そのとき、入力映像信号R、G、Bは好ましくはＬＶＤＳ（low  voltage  differential  signaling）方式によって伝送される。すなわち、受信部710は好ましくはＬＶＤＳディスプレイインターフェース（ＬＤＩ）を含む。ＬＶＤＳ方式は、ノイズ、伝送速度、及び消費電力などの面で有利である。
【００３５】
映像信号記憶部720は第１フレームメモリ722及び第２フレームメモリ724を含む。第１フレームメモリ722及び第２フレームメモリ724の各々は受信部710から1フレームの入力映像信号R、G、Bを受けて記憶する。特に、入力映像信号R、G、Bはフレームごとに第１フレームメモリ722と第２フレームメモリ724とに交互に記憶される。すなわち、第１フレームメモリ722は（N−1）番目（N＝1、2、…。以下、先行フレームという。）のフレームの入力映像信号gN−1を記憶し、第２フレームメモリ724はN番目のフレーム（以下、後行フレームという。）の映像信号gNを記憶する。
【００３６】
付加フレーム生成部730は好ましくは、動きベクトル生成部731、動きベクトル記憶部733、及び付加信号生成部735を含む。付加フレーム生成部730はこれらの構成要素を用い、連続した二つのフレームの入力映像信号（すなわち、先行フレームの入力映像信号gN−1と後行フレームの入力映像信号gN）に基づき、付加フレームとして、先行フレームと後行フレームとの中間に位置する中間フレーム（（N−1／2）番目のフレームと表記する）の映像信号gN−1／2を生成する。中間フレームの映像信号gN−1／2の各輝度情報は特にＦＲＣにより、入力映像信号R、G、Bの対応する輝度情報より少ないビット数で表現される。
【００３７】
動きベクトル生成部731はまず、各画素群（単一の画素、又は隣接する二つ以上の画素から成る。以下、対象画素群という。）に対する先行フレームの映像信号gN−1を、同じ又は他の画素群（以下、比較画素群という。）に対する後行フレームの映像信号gNと比較する。動きベクトル生成部731は次に、その比較結果に基づいて各画素群の動きベクトルMVを生成する。生成された動きベクトルMVは動きベクトル記憶部733に記憶される一方、付加信号生成部735にも出力される。ここで、動きベクトルMVは、対象画素群の位置から整合画素群の位置に向かうベクトルである。整合画素群は比較画素群の中でも特定のものであり、それらに対する後行フレームの映像信号gNが、対象画素群に対する先行フレームの映像信号gN−1と同一であり、又は類似している。動きベクトル生成部731は好ましくは、動きベクトル記憶部733に既に記憶されている動きベクトルMVに基づいて比較画素群の集合を決定する。比較画素群の集合は好ましくは、その動きベクトルMVの終点に位置する画素群、及びその周辺の画素群から決定される。すなわち、動きベクトル生成部731はまず、動きベクトル記憶部733に既に記憶されている動きベクトルMVの終点に位置する比較画素群に対する後行フレームの映像信号gN−1を、対象画素群に対する先行フレームの映像信号gNと比較する。もし二つの映像信号gN−1及びgNが一致しなければ、動きベクトル生成部731はその比較画素群の周辺から別の比較画素群を選択し、それに対する後行フレームの映像信号gN−1を、対象画素群に対する先行フレームの映像信号gNと比較する。動きベクトル生成部731は好ましくは、予め、液晶表示パネルアセンブリ300の表示領域を複数の区域に分け、各区域に含まれている画素を前述の画素群に割り当てている。尚、それらの区域の総数はフレームや入力映像信号ごとに変化しても良い。こうして、二つの映像信号gN−1及びgNが一致するまで、動きベクトル生成部731は、比較画素群の選択、及び二つの映像信号gN−1及びgNの比較を繰り返す。二つの映像信号gN−1及びgNが一致したとき、動きベクトル生成部731はそのときの比較画素群を整合画素群とし、対象画素群の位置から整合画素群の位置に向かうベクトルを新たな動きベクトルMVとする。動きベクトル生成部731は更に、その新たな動きベクトルMVを動きベクトル記憶部733に記憶させ、かつ付加信号生成部735に出力する。
【００３８】
付加信号生成部735は、動きベクトル生成部731から受けた動きベクトルMVに基づき、先行フレーム（（N−1）番目のフレーム）と後行フレーム（N番目のフレーム）との間に挿入されるべき中間フレーム（（N−1／2）番目のフレーム）の映像信号gN−1／2を生成する。ここで、中間フレームの映像信号gN−1／2は好ましくは、先行フレームの映像信号gN−1と後行フレームの映像信号gNとの中間値である。
【００３９】
ＤＣＣ用フレームメモリ745は、付加信号生成部735によって生成された新たな中間フレームの映像信号gN−1／2を記憶する。
ＤＣＣ処理部740は、付加信号生成部735からは新たな中間フレームの映像信号gN−1／2を受け、ＤＣＣ用フレームメモリ745からはその前に生成された中間フレームの映像信号gN−3／2を受け、映像信号記憶部720からは後行フレームの映像信号gN−1と先行フレームの映像信号gNとの両方を受ける。ＤＣＣ処理部740は更に、新たな中間フレームの映像信号gN−1／2をその前に生成された中間フレームの映像信号gN−3／2と先行フレームの映像信号gN−1とに基づいて補正映像信号g’M（M＝N−1／2）に変換し、後行フレームの映像信号gNを先行フレームの映像信号gN−1と新たな中間フレームの映像信号gN−1／2とに基づいて補正映像信号g’M（M＝N）に変換する。
【００４０】
以下、ＤＣＣ処理部740の行う映像信号の補正の詳細について説明する。
各画素PXでは、液晶キャパシタClcの両端間に画素電圧が印加されるとき、液晶層3の液晶分子の配列がその画素電圧に対応する安定状態に向かって変化を開始する。ここで、液晶分子の応答は遅いので、その安定状態に到達するまでにはある程度の時間がかかる。もし、その時間中、上記の画素電圧が液晶キャパシタClcの両端間に印加され続けていれば、液晶分子の配列はやがてその安定状態に到達する。従って、各画素PXの光透過率は画素電圧の印加開始から徐々に変化し、液晶分子の配列が安定状態に到達した時点から一定に維持される。以下、液晶分子の配列が安定した状態での画素電圧を目標画素電圧とし、その時点での光透過率を目標光透過率とする。目標画素電圧と目標光透過率とは一対一の関係にある。もし、液晶層3の液晶分子の配列が安定状態に到達するまでの時間中、液晶キャパシタClcの両端間の電圧が目標画素電圧に安定に維持されていれば、その画素の光透過率は目標光透過率に到達する。
【００４１】
しかし、実際には、以下の理由により、液晶分子の配列が安定状態に到達する前に、画素電圧が目標画素電圧から外れる。
各画素PXに対しては、そのスイッチング素子Qのオン時間、すなわち、その画素電極191へのデータ電圧の印加時間は制限されている。液晶分子の応答は遅いので、制限されたデータ電圧の印加時間内に液晶分子の配列が安定状態に到達するのは一般に困難である。一方、スイッチング素子Qがターンオフした後も、液晶キャパシタClc（及びストレージキャパシタCst）は両端間の電圧（画素電圧）を維持している。従って、データ電圧の印加時間が経過した後も、液晶分子の配列が安定状態に向かって変化し続ける。その変化に伴い、液晶層3の誘電率異方性が変化し続けるので、液晶キャパシタClcの静電容量が変化し続ける。ここで、スイッチング素子Qのオフ状態では液晶キャパシタClcの一端（すなわち、画素電極191）がフローティング状態にあるので、（漏洩電流を無視すれば）液晶キャパシタClcに保存された電荷量は一定に維持される。その結果、液晶キャパシタClcの静電容量の変化に伴い、液晶キャパシタClcの両端間の電圧、つまり、画素電圧が変化し、目標画素電圧から外れる（特に画素電圧の絶対値が目標画素電圧の絶対値から下がる）。
【００４２】
上記の理由から、目標画素電圧に対応するデータ電圧（以下、目標データ電圧という。）をそのまま画素PXに対して印加しても、実際に得られる画素電圧は一般に目標画素電圧から外れる。従って、そのデータ電圧の印加では目標光透過率が得られない。特に、あるフレームでのある画素PXに対する目標光透過率が、その直前のフレームでのその画素PXの光透過率から大きく異なるほど、実際に得られる画素電圧は目標画素電圧から大きく外れる。
【００４３】
実際に得られる画素電圧を目標画素電圧に一致させるには、各画素PXに対して実際に印加すべきデータ電圧を目標データ電圧とは異なるレベルに設定しなければならない（特に実際のデータ電圧の絶対値を目標データ電圧の絶対値より上げねばならない）。その方法の一つがＤＣＣである。ＤＣＣ処理部740は各フレームの入力映像信号に対してこのＤＣＣを以下のように適用し、各フレームの入力映像信号を補正映像信号に変換する。
【００４４】
ＤＣＣ処理部740はM番目のフレームの補正映像信号g’Mを次の関数F1に従って生成する：g’M＝F1（gM、gM−1／2）（M＝1／2、1、3／2、2、…）。関数F1は好ましくは実験によって決定される。一般に、M番目のフレームの補正映像信号g’Mとその直前のフレームの映像信号gM−1／2との間の差は、補正前のM番目のフレームの映像信号gMとその直前のフレームの映像信号gM−1／2との間の差より大きい。ここで、M番目のフレームの映像信号gMとその直前のフレームの映像信号gM−1／2とが同一であり、又はそれらの間の差が十分に小さいときには、ＤＣＣ処理部740がM番目のフレームの補正映像信号g’Mを元の映像信号gMと同一に維持しても良い。こうして、各画素PXに対して実際に印加されるデータ電圧の絶対値が目標データ電圧の絶対値より高く設定される。表1に、連続する二つのフレームの映像信号の対gM−1／2及びgMから得られる補正映像信号gMの例を示す。尚、表1では一例として、画素の輝度の階調が0〜255に設定されている。
【００４５】
【表１】
2007328345.tif 000003
【００４６】
ＤＣＣ処理部740は好ましくは、表1に示されている対応関係をルックアップテーブルとして記憶している。ここで、仮に映像信号の可能な対gM−1／2、gMの全てに対して補正映像信号g’Mを記憶する場合、ルックアップテーブルが過大になる場合がある。その場合、ＤＣＣ処理部740は好ましくは、表1に示されているような映像信号の特定の対gM−1／2、gMに対してのみ補正映像信号g’Mを基準補正映像信号として記憶しておく。表1には含まれていない映像信号の対gM−1／2、gMについては、ＤＣＣ処理部740は好ましくは次の手順で補正映像信号g’Mを求める。まず、表1に示されている映像信号の対gM−1／2、gMの中から実際の映像信号の対gM−1／2、gMに近い対を検索し、その対に対応づけられている基準補正映像信号を求める。次に、その基準補正映像信号から補間法による演算で、実際の映像信号の対gM−1／2、gMに対する補正映像信号g’Mを求める。
【００４７】
ＤＣＣ処理部740は更に好ましくは、デジタル信号である映像信号を上位ビットと下位ビットとに分け、ルックアップテーブルには、下位ビットが0である映像信号の対gM−1／2、gMに対する補正映像信号g’Mを基準補正映像信号として記憶しておく。下位ビットが0以外である一般の映像信号の対gM−1／2、gMに対しては、ＤＣＣ処理部740はまず、それらと上位ビットが共通である映像信号の対をルックアップテーブルの中から検索し、それらの映像信号の対に対応づけられた基準補正映像信号を求める。ＤＣＣ処理部740は次に、元の映像信号の対gM−1／2、gMの下位ビットと、ルックアップテーブルから求められた基準補正映像信号とを利用して補正映像信号g’Mを算出する。
【００４８】
ＤＣＣ処理部740は更に、上記の方法に加え、液晶分子にプレチルトを与えても良い。すなわち、ＤＣＣ処理部740は、あるフレームであるレベルのデータ電圧を印加するとき、直前のフレームで予め、そのデータ電圧より低いレベルの電圧を印加し、液晶分子の配列を予め目標の方向に近づけておく。具体的には、ＤＣＣ処理部740は、M番目のフレームの映像信号gMを補正するときに、その直前のフレームの映像信号gM−1／2だけでなく、その次のフレームの映像信号gM＋1／2をも考慮する。好ましくは、M番目のフレームの映像信号gMが直前のフレームの映像信号gM−1／2と同一であり、かつ、次のフレームの映像信号gM＋1／2がM番目のフレームの映像信号gMより十分に大きく異なる場合、ＤＣＣ処理部740はM番目のフレームの映像信号gMを補正する。尚、上記の補正は、画素の輝度の最高階調又は最低階調の少なくともいずれかについては行わなくても良い。最高階調又は最低階調に対して補正を行う場合は好ましくは、階調電圧生成部800によって生成される階調電圧の範囲を、映像信号の示す目標輝度の範囲（又は目標光透過率の範囲）を得るために必要な目標データ電圧の範囲より広げる。
【００４９】
信号制御部600は、ＤＣＣ処理部740から受けた補正映像信号g’Mを液晶表示パネルアセンブリ300の動作条件に合わせて適切に処理し（例えばガンマ補正を行い）、映像信号DATに変換する。信号制御部600は更に、補正映像信号g’Mと入力制御信号とに基づき、ゲート制御信号CONT1及びデータ制御信号CONT2を生成する。信号制御部600はその後、ゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2と映像信号DATとをデータ駆動部500に送出する。
【００５０】
入力映像信号R、G、Bの連続する二つのフレームの間に中間フレームが追加されているので、映像信号DATのデータ量は入力映像信号R、G、Bのデータ量の2倍に増加している。従って、映像信号DATの伝送には好ましくはワイズバス（wise  bus）伝送システムを利用する。ワイズバス伝送システムは、データ駆動部500に含まれている複数のデータ駆動集積回路の間を接続するシリアルデータ伝送システムである。それらのデータ駆動集積回路はデータ伝送線によって縦続接続され（図示せず）、信号制御部600から送出された映像信号DATを前段から後段へと順番に伝送する。各段のデータ駆動集積回路は、前段のものからデータ伝送線を通じて受け取った映像信号DATの中から必要な映像信号DATだけを抽出し、その他の映像信号DATは別のデータ伝送線を通じて次のデータ駆動集積回路に伝達する。ワイズバス伝送システムでは、信号制御部600から離れるのにつれ、データ駆動集積回路の間をつなぐデータ伝送線の数が減少する。従って、必要な配線の総数が少なく、かつ、送受信に利用される論理回路が少ない。その結果、データ駆動部500の消費電力が低い。
【００５１】
統合制御部700は上記のようにＦＲＣを行い、入力映像信号R、G、Bの連続する二つのフレームの間に中間フレームを追加している。従って、データ駆動部500は、入力映像信号R、G、Bのフレーム周波数（以下、入力フレーム周波数という。）の2倍の周波数で、液晶表示パネルアセンブリ300に対してデータ電圧を印加する。それにより、液晶表示装置の動画ぼけ（ブラー現象）を効果的に抑えることができる。
【００５２】
統合制御部700は好ましくは一つのチップに集積化され、ＦＲＣ、ＤＣＣ、及びその他の信号処理を同じチップで行う。特にこの実施形態においては、ＦＲＣによる中間フレームの映像信号の生成に必要なフレームメモリとしてＤＣＣ用フレームメモリ745を共用できる。それにより、中間フレームの映像信号の生成とその映像信号の処理とを別々の装置（チップ）で行う場合に比べ、必要なメモリ全体のサイズが小さい。また、中間フレームの映像信号の生成とその映像信号の処理とを別々の装置（チップ）で行う場合に比べ、装置（チップ）間の通信が少ないので、受信部710の構造を単純化できる。
【００５３】
以下、図5及び図6を参照しながら、本発明の他の実施形態による液晶表示装置について詳細に説明する。
図5に、本発明の他の実施形態による液晶表示装置における一つの画素の等価回路図を示す。図5に示されているように、この実施形態による液晶表示装置では上記の実施形態による装置（図3参照）とは異なり、液晶表示パネルアセンブリが一つの画素PX当たり、二本のデータ線Dja／Djbを含む。すなわち、データ線Dja／Djbの総数が画素列の総数の2倍である。更に、各画素PXは一対の副画素PXa、PXbに分けられている。各副画素PXa／PXbは、共通のゲート線Giと一対のデータ線のそれぞれDja／Djbに接続されているスイッチング素子Qa／Qb、及び、そのスイッチング素子Qa／Qbに接続された液晶キャパシタClca／Clcbを含む。各副画素PXa、PXbはまた、スイッチング素子Qa／Qbに接続されたストレージキャパシタ（図示せず）を更に含んでいても良い。
【００５４】
各スイッチング素子Qa／Qbは好ましくは、下部表示パネル100に備えられている薄膜トランジスタである。その制御端子は共通のゲート線Giに接続され、入力端子は各データ線Dja／Djbに接続され、出力端子は各液晶キャパシタClca／Clcbに接続されている。各スイッチング素子Qa／Qbは好ましくは、多結晶シリコン又は非晶質シリコンを半導体層として含む。ゲート線Giから制御端子に対して印加されるゲート信号に応じて各スイッチング素子Qa／Qbはオンオフし、各データ線Dja／Djbと各液晶キャパシタClca／Clcbとの間の接続を制御する。
【００５５】
各液晶キャパシタClca／Clcbは、下部表示パネル100に設けられた各副画素電極PEa／PEbと、上部表示パネル200に設けられた共通電極CEとが液晶層3を隔てて対向した部分と等価である。すなわち、各副画素電極PEa／PEbと共通電極CEとが各液晶キャパシタClca／Clcbの二つの端子として機能し、二つの電極PEa／PEb、CEの間の液晶層3が誘電体として機能する。液晶層3は好ましくは、誘電率異方性が負である液晶物質を含む。その場合、液晶層3の液晶分子は初期状態では、各表示パネル100、200の表面に対して垂直に配向されている。
【００５６】
図6に、この実施形態における統合制御部700のブロック図を示す。図6に示されているように、統合制御部700は、図4に示されている統合制御部700と類似の構造を有する。つまり、図6に示されている統合制御部700は、図4に示されている統合制御部700と同様、受信部710、映像信号記憶部720、付加フレーム生成部730、ＤＣＣ処理部740、及び信号制御部600を含む。映像信号記憶部720は第１フレームメモリ722及び第２フレームメモリ724を含む。付加フレーム生成部730は、動きベクトル生成部731、動きベクトル記憶部733、及び付加信号生成部735を含む。尚、それら同様な構成要素の詳細は、図4についての説明を援用する。
【００５７】
図6に示されている統合制御部700は、図4に示されている統合制御部700の構成要素に加え、ガンマ補正部750を更に含む。ガンマ補正部750は、映像信号記憶部720から入力される各画素PXに対する映像信号gNと、付加信号生成部735から入力される同じ画素PXに対する映像信号gN−1／2とを、その画素PXに含まれている二つの副画素PXa、PXbのそれぞれに対する第１補正映像信号gLa、gLb（L＝1、3／2、2、…）に変換する。ここで、各第１補正映像信号gLa、gLbは、同じ映像信号gLを異なる関数によって変換したものである。ガンマ補正部750は好ましくは、入力される映像信号gLの各値に対応する第１補正映像信号gLa、gLbの各値をルックアップテーブルの形態で記憶している。このルックアップテーブルは好ましくは、副画素PXa、PXbごとに独立に記憶されている。
【００５８】
第１補正映像信号gLa、gLbの間の差により、各副画素PXa、PXbの液晶キャパシタClca、Clcbの両端に対しては互いに異なる電圧が印加される。ここで、各液晶キャパシタClca、Clcbの両端電圧に応じ、各液晶層3には、各表示パネル100、200の表面に対してほぼ垂直な主電場が生成される。各液晶層3では、液晶分子の長軸が主電場の方向に対して垂直に傾く。液晶分子の傾きは主電場の強さによって変わる。液晶分子のその傾きに応じ、光が液晶層3を透過する間に回転する偏光方向の角度が変わり、輝度が変わる。この実施形態では特に、同じ画素に含まれている二つの液晶キャパシタClca、Clcbの両端電圧が互いに異なるので、液晶分子の傾きが二つの副画素PXa、PXbの間で異なる。それにより、二つの副画素PXa、PXbの間で輝度が異なる。従って、二つの液晶キャパシタClca、Clcbの両端電圧を適切に合わせれば、液晶表示パネルアセンブリ300の側方でのガンマ曲線を正面でのガンマ曲線に近づけることができる。すなわち、液晶表示パネルアセンブリ300の側方から見える映像の画質を、正面から見える映像の画質に近づけることができる。こうして、液晶表示パネルアセンブリ300の側面視認性が向上する。また、各画素では、相対的に高いデータ電圧を受ける方の副画素PXa、PXbを他方の副画素PXa、PXbより狭くしても良い。それにより、側方でのガンマ曲線を正面でのガンマ曲線に更に近づけることができるので、液晶表示パネルアセンブリ300の側面視認性が更に向上する。
【００５９】
ＤＣＣ処理部740はＤＣＣにより、ガンマ補正部750から出力された第１補正映像信号の対gLa、gLbを更に補正し、第２補正映像信号g’La、g’Lbの対に変換する。その場合、ＤＣＣ処理部740は好ましくは、第１補正映像信号gLa、gLbの各値に対応する第２補正映像信号g’La、g’Lbの各値をルックアップテーブルの形態で記憶している。このルックアップテーブルは好ましくは、副画素PXa、PXbごとに設けられている。更に好ましくは、ガンマ補正部750から出力される各第１補正映像信号gLa、gLbが、異なるＤＣＣ用フレームメモリに保存される。これらのＤＣＣ用フレームメモリは、ＤＣＣ処理部740の内部に設置されていても、統合制御部700の内部にある、ＤＣＣ処理部740とは別の部分に設けられていても良い。
【００６０】
信号制御部600は、ＤＣＣ処理部740から第２補正映像信号g’La、g’Lbを受け、フレーム順に整列させ、映像信号DATとしてデータ駆動部500に出力する。この実施形態においては、映像信号DATのデータ量は入力映像信号R、G、Bの4倍である。従って、好ましくは、統合制御部700の出力フレーム周波数は入力フレーム周波数の4倍である。尚、液晶表示パネルアセンブリ300のデータ線Dja／Djbの総数が画素行の総数の2倍であるので、液晶表示パネルアセンブリ300の走査フレーム周波数は入力フレーム周波数の2倍である。
【００６１】
以上、本発明の好ましい実施形態について詳細に説明した。しかし、本発明の技術的範囲は上記の実施形態に限定されるわけではない。実際、本発明を液晶表示装置以外の表示装置（例えば、有機発光表示装置や電子ペーパ）に適用することは当業者であれば容易であろう。すなわち、特許請求の範囲で定義されている本発明の基本概念を利用した、当業者による種々の変形及び改良形態も、本発明の技術的範囲に属する、と解されるべきである。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による液晶表示装置の分解斜視図
【図２】図1に示されている液晶表示装置のブロック図
【図３】図1に示されている液晶表示装置における一つの画素の等価回路図
【図４】図2に示されている統合制御部のブロック図
【図５】本発明の他の実施形態による液晶表示装置における一つの画素の等価回路図
【図６】本発明の他の実施形態による液晶表示装置の統合制御部のブロック図
【符号の説明】
【００６３】
3  液晶層
100  上部表示パネル
200  下部表示パネル
191  画素電極
270  共通電極
300  液晶表示パネルアセンブリ
330  表示部
350  液晶モジュール
361  上部シャーシ
362  下部シャーシ
366  モールドフレーム
410  ゲートＴＣＰ
450  ゲート印刷回路基板
550  データ印刷回路基板
510  データＴＣＰ
900  照明部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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