(57)【要約】【課題】  撮像素子において、各画素の構成を簡略化すると共に、信号電荷の読み出し時間を短縮することができる構成を有する撮像素子を提供すること。【解決手段】  複数の画素（１）が２次元に配置された撮像素子であって、各行を選択するための複数の選択線（１８）と、各列に接続された画素の信号電荷を読み出す複数の出力線（７）とを有し、各画素が、フォトダイオード（２）と、制御電極の電位を増幅して、対応する信号を前記出力線に出力する増幅用ＭＯＳトランジスタ（３）と、増幅用ＭＯＳトランジスタのゲート電極をリセット電位にリセットするためのリセット用ＭＯＳトランジスタ（５）と、フォトダイオードに蓄積された電荷の、前記ゲート電極への転送をオンオフする転送用ＭＯＳトランジスタ（４）と、前記ゲート電極と、選択線との間に設けられた容量とを有する。【選択図】  図１
2007214791.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が２次元に配置された撮像素子であって、各行を選択するための複数の選択線と、各列に接続された画素の電荷信号を読み出す複数の出力線とを有し、各画素が、
光電変換を行って、生じた電荷を蓄積する光電変換手段と、
制御電極の電位を増幅して、対応する信号を前記出力線に出力する増幅用トランジスタと、
前記増幅用トランジスタの制御電極をリセット電位にリセットするためのリセットスイッチと、
前記光電変換手段と前記増幅用トランジスタとの間に設けられ、前記光電変換手段に蓄積された電荷信号の、前記増幅用トランジスタの制御電極への転送をオンオフする転送スイッチと、
前記増幅用トランジスタの制御電極と、前記選択線との間に設けられた容量と
を有することを特徴とする撮像素子。
【請求項２】
前記出力線にリセット電位を供給する供給手段と、
前記信号電荷の読み出し時に、前記出力線を定電流駆動する定電流源とを更に有し、
前記リセットスイッチは前記出力線に接続され、少なくとも前記リセットスイッチによる前記増幅用トランジスタの制御電極のリセット時には前記供給手段を用い、前記信号電荷の読み出し時には前記定電流源を用いて、前記出力線を駆動することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記リセットスイッチはＭＯＳトランジスタにより構成され、制御電極とドレイン電極とを、同じ電位で駆動することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記リセットスイッチは接合型トランジスタにより構成されていることを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記光電変換手段の電荷信号を読み出す場合に、前記リセットスイッチをオフにした状態で読み出し行を選択する前記選択線の電位を変位させることで、前記容量を介して前記増幅用トランジスタの制御電極の電位を前記選択線の電位変位分、変位させることを特徴とする請求項１乃至４のいずれかに記載の撮像素子。
【請求項６】
前記選択線の電位を変位させている間に、前記読み出し行の転送スイッチをオンにすることを特徴とする請求項５に記載の撮像素子。
【請求項７】
前記垂直線の信号を保持するための保持容量を更に有し、
前記読み出し行の転送スイッチをオフにした後、前記選択線の電位を変位させている間に、前記垂直線の信号を前記保持容量に読み出すことを特徴とする請求項６に記載の撮像素子。
【請求項８】
前記読み出し行の転送スイッチをオンにする間に、前記光電変換手段をリセットする行の前記選択線の電位を変位させると共に、該リセットする行の転送スイッチをオンにし、前記リセットする行の前記選択線の電位を変位前の電位に戻し、前記リセットする行の転送スイッチをオフにした後に、前記垂直線の信号を前記保持容量に読み出すことを特徴とする請求項７に記載の撮像素子。
【請求項９】
請求項１乃至８のいずれかに記載の撮像素子と、
前記撮像素子により得られた電荷信号を処理して画像データを取得する画像処理手段と、
前記画像処理手段により処理された画像データを記憶する記憶手段と
を有することを特徴とする撮像装置。
【請求項１０】
複数の画素が２次元に配置され、各行を選択するための複数の選択線と、各列に接続された画素の信号電荷を読み出す複数の出力線とを有する撮像素子であって、各画素が、光電変換を行って、生じた電荷を蓄積する光電変換手段と、制御電極の電荷信号を増幅して、対応する信号を前記出力線に出力する増幅用トランジスタと、前記増幅用トランジスタの制御電極をリセット電位にリセットするためのリセットスイッチと、前記光電変換手段と前記増幅用トランジスタとの間に設けられ、前記光電変換手段に蓄積された電荷信号の、前記増幅用トランジスタの制御電極への転送をオンオフする転送スイッチと、前記増幅用トランジスタの制御電極と、前記選択線との間に設けられた容量とを有する撮像素子の駆動方法であって、
前記リセットスイッチを介して、前記複数の画素の前記増幅用トランジスタの制御電極を前記リセット電位にリセットするリセット工程と、
読み出し行の前記選択線の電位を変位させる選択工程と、
前記選択線の電位を変位させている間に、前記読み出し行の前記転送スイッチをオンにする電荷信号の転送工程と、
前記転送工程後、前記選択線の電位を変位させている間に、前記出力線の信号を読み出す読み出し工程とを有することを特徴とする駆動方法。
【請求項１１】
前記転送工程で前記読み出し行の転送スイッチをオンにする間に、前記光電変換手段をリセットする行の前記選択線の電位を変位させると共に、該リセットする行の転送スイッチをオンにするリセット行選択工程と
前記読み出し工程は、前記読み出し行の転送スイッチをオフした後に行うことを特徴とする請求項１０に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像素子及び該撮像素子を用いた撮像装置、及び、該撮像素子の駆動方法に関し、特にＣＭＯＳセンサで構成した撮像素子、撮像装置、及び駆動方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。
【０００３】
一方、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものである。このようなタイプのものには、増幅用トランジスタとしてＳＩＴを使ったＳＩＴ型イメージセンサ（例えば、非特許文献１参照）、バイポーラトランジスタを使ったＢＡＳＩＳ（例えば、非特許文献２参照）がある。他にも、制御電極が空乏化するＪＦＥＴを使ったＣＭＤ（例えば、非特許文献３参照）、ＭＯＳトランジスタを使ったＣＭＯＳセンサ（例えば、非特許文献４参照）などがある。特にＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングが良く、周辺ＣＭＯＳ回路をオンチップ化できることから、開発に力が注がれている。
【０００４】
増幅型固体撮像装置に共通する課題は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号に固定パターンノイズ（ＦＰＮ）が乗ってしまうということである。このＦＰＮを除くために、従来より様々な信号読み出し回路が工夫されている。
【０００５】
また、ＣＭＯＳセンサでは、一つの画素を構成するために必要なＭＯＳトランジスタ数が多く、画素の面積を縮小するのが難しいという欠点がある。この欠点を鑑みて、増幅用ＭＯＳトランジスタのゲート電極部の電位を垂直出力線に読み出す行を選択する為の、画素内の選択用ＭＯＳトランジスタを無くす提案がなされている（例えば、特許文献１を参照）。
【０００６】
特許文献１に記載のＣＭＯＳセンサでは、画素中に選択用ＭＯＳトランジスタが無い分、選択用ＭＯＳトランジスタを備えたＣＭＯＳセンサに比べて１画素当たりの面積を小さくすることができると共に、従来と同様の高いＳＮ比の信号を出力することができる。
【０００７】
【非特許文献１】A．Yusa、J．Nishizawa  et al.,  “SIT  image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986
【非特許文献２】N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, May 1990
【非特許文献３】中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov.,1987
【非特許文献３】S.K.Mendis, S.E.Kemeny and E.R.Fossum, “A 128 ×128 CMOS active image sensor for highly integrated imaging systems,” in IEDM Tech. Dig., 1993, pp. 583-586
【特許文献１】特開平１１−１１２０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載されている構成では、選択用ＭＯＳトランジスタが無いために、全画素の信号転送を一度に行うと、すべての行の増幅用ＭＯＳトランジスタのゲート電極部の信号電位が垂直出力線に読み出されてしまう。そのため、各行毎に電荷信号を読み出すためには、増幅用トランジスタのゲート電極部へ電荷を転送する直前に各行毎にゲート電極部をリセットしなければならなかった。また、特許文献１に記載されている構成では、垂直出力線を用いて、ゲート電極部のリセット電位の供給と、電荷信号読み出しの両方を行う。そのため、全画素のリセットが１度で済む選択用ＭＯＳトランジスタを有する構成と比較して、垂直出力線の電位を変えるために要する時間と、各行毎にゲート電極部をリセットする時間がかかるため、信号電荷の読み出しにかかる時間が長くなってしまう。
【０００９】
また、動画撮影の場合、１画面または１フィールド分の画素の信号を出力する時間は規格で決まっている。そのため、特許文献１の選択用ＭＯＳトランジスタが無いＣＭＯＳセンサにより動画撮影を行う場合には、信号読み出し時間が長くかかる分、水平走査時間を短縮せざるを得ない。つまり水平走査周波数を高くしなければならないわけであるが、水平走査周波数が高いほど、高周波のノイズ成分がセンサ信号に載ってくるためセンサ信号のＳＮ比が低下するという状況を招くことになる。
【００１０】
さらに、特許文献１に記載の選択用ＭＯＳトランジスタを省いたＣＭＯＳセンサを用いて電子シャッター制御により画像を撮影しようとした場合、ローリング電子シャッター制御を行うことになる。これは、増幅用ＭＯＳトランジスタのゲートに一斉に電荷信号を読み出して特定行の選択をすることができないために、１行ずつ光電変換部から電荷を読み出す必要があるためである。そのため、各行を読み出すタイミングから必要な露出時間前に、光電変換部をリセットする必要がある。この場合、信号読み出し行画素の増幅用ＭＯＳトランジスタのゲートのリセット動作に加え、別の行の画素をリセットする動作を時系列的に行う必要がある。そのため、選択用ＭＯＳトランジスタがあるＣＭＯＳセンサに比べると、各行の読み出しに係る時間が長くなるという問題が生ずる。ローリングシャッター制御では、読み出しに係る時間が長くなるほど、画面の上下で撮影タイミングがずれていくため、被写体が動いている場合には、歪んだ画像になってしまう。
【００１１】
本発明は上記問題点を鑑みてなされたものであり、撮像素子において、各画素の構成を簡略化すると共に、信号電荷の読み出し時間を短縮することができる構成を有する撮像素子、当該撮像素子を用いた撮像装置、及び、当該撮像素子の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、複数の画素が２次元に配置された本発明の撮像素子は、各行を選択するための複数の選択線と、各列に接続された画素の電荷信号を読み出す複数の出力線とを有し、各画素が、光電変換を行って、生じた電荷を蓄積する光電変換手段と、制御電極の電位を増幅して、対応する信号を前記出力線に出力する増幅用トランジスタと、前記増幅用トランジスタの制御電極をリセット電位にリセットするためのリセットスイッチと、前記光電変換手段と前記増幅用トランジスタとの間に設けられ、前記光電変換手段に蓄積された電荷信号の、前記増幅用トランジスタの制御電極への転送をオンオフする転送スイッチと、前記増幅用トランジスタの制御電極と、前記選択線との間に設けられた容量とを有する。
【００１３】
また、本発明の撮像装置は、上記記載の撮像素子と、前記撮像素子により得られた電荷信号を処理して画像データを取得する画像処理手段と、前記画像処理手段により処理された画像データを記憶する記憶手段とを有する。
【００１４】
また、上記記載の撮像素子の本発明の駆動方法は、前記リセットスイッチを介して、前記複数の画素の前記増幅用トランジスタの制御電極を前記リセット電位にリセットするリセット工程と、
【００１５】
読み出し行の前記選択線の電位を変位させる選択工程と、
【００１６】
前記選択線の電位を変位させている間に、前記読み出し行の前記転送スイッチをオンにする電荷信号の転送工程と、前記転送工程後、前記選択線の電位を変位させている間に、前記出力線の信号を読み出す読み出し工程とを有する。
【発明の効果】
【００１７】
本発明によれば、撮像素子において、各画素の構成を簡略化すると共に、信号電荷の読み出し時間を短縮することができる構成を有する撮像素子、当該撮像素子を用いた撮像装置、及び、当該撮像素子の制御方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。
【００１９】
＜第１の実施形態＞
図１は本発明の第１の実施形態におけるＣＭＯＳセンサの構成を示す回路図である。なお、本第１の実施形態におけるＣＭＯＳセンサの構成部品について、ＭＯＳトランジスタはＮ型であるものとし、そのゲートがHigh（Ｈ）の時に導通状態（オン）になり、Low（Ｌ）の時に非導通状態（オフ）となる。またフォトダイオードは信号電子をＰ型半導体中に形成されたＮ型半導体領域に蓄積する構成であるものとする。
【００２０】
図１において、１は単位画素であり、図を分かり易くするために４×４画素のみを示しているが、デジタルカメラなどに使用される一般的なＣＭＯＳセンサは、実際には非常に多数の画素を持つ。２は光を受けて信号電荷を蓄積するフォトダイオード（ＰＤ）、３は信号電荷増幅用ＭＯＳトランジスタ（以下、「増幅ＭＯＳ」と呼ぶ。）である。４はＰＤ２に蓄積された信号電荷を増幅ＭＯＳ３のゲート電極部に転送するための転送用ＭＯＳトランジスタ（以下、「転送ＭＯＳ」と呼ぶ。）である。５は増幅ＭＯＳ３のゲート電極電位をリセットするためのリセット用ＭＯＳトランジスタ（以下、「リセットＭＯＳ」と呼ぶ。）である。６は電源電位供給線であり、増幅ＭＯＳ３のドレイン電極が、電源電位供給線６に接続されている。４４は、転送ＭＯＳ４、リセットＭＯＳ５のドレイン、増幅ＭＯＳ３のゲートが接続され、信号電荷が転送ＭＯＳ４から転送されてくる、いわゆるフローティングディフージョン部（ＦＤ）である。また、４５は、ＦＤ４４と後述するＦＤ電位制御線１８とを電極とする容量である。
【００２１】
７は画素出力線、８は出力線７を通してリセット電位Ｖresを供給するためのスイッチ用ＭＯＳトランジスタ（以下、「スイッチＭＯＳ」と呼ぶ。）であり、リセット電位Ｖresは端子４３から供給される。また、スイッチＭＯＳ８のゲート電極には、図２を参照して後述するパルスφ４２が、パルス供給端子４２から制御線１２を介して供給される。
【００２２】
９は出力線７に定電流を供給するための定電流供給用ＭＯＳトランジスタ（以下、「定電流供給ＭＯＳ」と呼ぶ。）である。定電流供給ＭＯＳ９は、増幅ＭＯＳ３をソースフォロワとして動作させ、増幅ＭＯＳ３のゲート電位とある一定の電圧差を持つ電位が出力線７に表れるようにしている。また、定電流供給ＭＯＳ９のゲート電極には、定電流供給ＭＯＳ９が定電流供給源となるような飽和領域動作をするように、図２を参照して後述するような所定の電位を有する信号φ４１が、電位供給端子４１から定電位供給線１３を介してが供給される。
【００２３】
１０は転送ＭＯＳ４のゲート電位を制御するための転送制御線、１１はリセットＭＯＳ５のゲート電位を制御するためのリセット制御線である。
【００２４】
１４は転送制御線１０に転送パルスφＴＸを供給するための転送パルス入力端子、１６はリセット制御線１１にリセットパルスφＲＥＳを供給するためのリセットパルス入力端子である。１７は行列配置の画素の行を順次選択走査するための選択パルス（φＶ１〜φＶ４）を出力する垂直走査回路である。１８は垂直走査回路１７の出力線であって、ＦＤ電位制御線である。
【００２５】
１９は制御線１０にパルス供給端子１４からの転送パルスφＴＸを導くためのスイッチ用ＭＯＳトランジスタ（以下、「スイッチＭＯＳ」と呼ぶ。）である。スイッチＭＯＳ１９のゲートはＦＤ電位制御線１８に接続され、どの行の画素が駆動されるかは、ＦＤ電位制御線１８上の垂直走査パルスφＶ１〜φＶ４によって決まる。
【００２６】
２２は画素からの信号電荷を読み出す、読み出し回路である。読み出し回路２２において、２３は画素のリセット信号出力を保持するための容量（以下「ノイズ容量」と呼ぶ。）、２４はＰＤ２により蓄積された画素の信号電荷出力を保持するための容量（以下、「信号容量」と呼ぶ。）である。２５は画素出力線７とノイズ容量２３との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ（以下、「ノイズ読み出しＭＯＳ」と呼ぶ。）である。２６は画素出力線７と信号容量２４との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ（以下、「信号読み出しＭＯＳ」と呼ぶ。）である。
【００２７】
２７はノイズ容量２３に保持されたリセット信号出力が導かれるノイズ出力線、２８は信号容量２４に保持された信号電荷出力が導かれる信号出力線である。２９はノイズ容量２３とノイズ出力線２７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３０は信号容量２４と信号出力線２８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタである。
【００２８】
３１はノイズ出力線２７の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタ、３２は信号出力線２８の電位をリセットするための信号出力線リセット用ＭＯＳトランジスタである。３３はリセット用ＭＯＳトランジスタ３１および３２のソース電極にリセット電位を供給するためのリセット電位供給端子である。
【００２９】
３４は行列配置の画素の列毎に設けられたノイズ容量２３及び信号容量２４を順次選択走査するための水平走査パルスφＨ１〜φＨ４を出力する水平走査回路、３５は水平走査回路３４の出力線である。この水平走査回路３４の出力線３５は、スイッチ用ＭＯＳトランジスタ２９、３０に接続されている。
【００３０】
また３６はリセット用ＭＯＳトランジスタ３１、３２のゲート電極にパルスφＣＲＥＳを印加するためのパルス入力端子である。３７、３８はノイズ読み出しＭＯＳ２５及信号読み出しＭＯＳ２６のゲート電極にそれぞれパルスφＣＮ、φＣＳを印加するためのパルス供給端子である。３９はノイズ出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。
【００３１】
次に、上記構成を有するＣＭＯＳセンサの動作について、図２のタイミングチャートを参照しながら説明する。なお、図２では、第１行目の信号電荷の読み出しと同時に第４行目のＰＤ２のリセットを行う場合のタイミングチャートを表している。
【００３２】
先ず、端子４２にハイが印可され、出力線７がリセット電位Ｖresによりリセットされている状態で、リセットパルスφＲＥＳをLowレベル（Ｌ）からHighレベル（Ｈ）にすることにより（ｔ１）、全画素のＦＤ４４をリセット電位Ｖresに一度にリセットする。このとき、容量４５はリセット電位Ｖresまでチャージされる。次に、リセットパルスφＲＥＳをＬに戻し、垂直走査回路１７によって垂直走査パルスφＶ１をＨにすると（ｔ２）、第１行目が選択される。この動作により、容量４５による容量結合で、第１行目のＦＤ４４の電位がＶres＋（Ｈ−Ｌ）の電位まで振り上げられ、他の行のＦＤ４４の電位よりも高くなる。このＦＤ電位差、すなわち増幅ＭＯＳ３のゲート電位差ができることによって選択行画素の増幅ＭＯＳ３のみが導通状態となり、選択された行の画素のＦＤ４４の出力がなされる。
【００３３】
例えば、選択行のＦＤ４４の電位を４V、非選択行のＦＤ４４の電位を３V、増幅ＭＯＳ３の閾値Ｖthを０．７Vとすると、選択行画素のソースフォロワ動作によって、
画素出力線（増幅ＭＯＳ３のソース）電位＝４V−Vth＝３．３V
【００３４】
となる。従って、非選択行の増幅ＭＯＳ３では、Ｖgs＝３V−３．３V＝−０．３V＜０．７V（Vth）となり、これにより非選択行の画素の増幅ＭＯＳ３は非導通となる。
なお、容量４５の容量結合によって振り上がる電位差（Ｈ−Ｌ）は、以下のように設定する。先ず、スイッチＭＯＳ１０のゲートにφＶ１〜φＶ４のＨがかけられたときにＯＮとなるため、転送制御線１０の最大電位はＨ−Ｖth1（スイッチＭＯＳ１０の閾値）である。この転送制御線１０の最大電位は、転送ＭＯＳ４のゲートにかけられるため、転送ＭＯＳ４の閾値をVth2とすると、ＦＤ４４が取り得る最小値（最も明るい画素の値、Ｖｈ）は、Ｖres−（ＨーＶth1−Ｖth2）である。また、ＦＤ４４が取り得る最大値（最も暗い画素の値、Ｖｄ）はＶresであるため、ＦＤ４４が取り得る最大値と最小値の電位差（Ｖｄ−Ｖｈ）＝Ｖres−（Ｖres−Ｈ＋Ｖth1＋Ｖth2）＝Ｈ−Ｖth1−Ｖth2である。従って、（Ｈ−Ｌ）がＨ−Ｖth1−Ｖth2以上となるようにすれば、選択された行の増幅ＭＯＳ３のみがＯＮするようにすることができる。
【００３５】
なお、電位差（Ｈ−Ｌ）は理想的にはＶｄ−Ｖｈだが、実際には各画素１の増幅ＭＯＳ３の閾値Ｖthにばらつきがあり、また、一般的に、ＭＯＳトランジスタの電流をほぼ完全にオフにするのはＶgs＜Ｖth−0．4Ｖ程度である必要がある。これらのことから、Ｖｄ−Ｖｈ＋α、α≒０．６Ｖ程度とするのが好ましい。勿論、αはこの値に限られるものではないことは言うまでもない。
【００３６】
次に、パルスφ４２をＬにしてスイッチＭＯＳ８をオフにすると共に、パルスφ４１の電位を定電流供給ＭＯＳ９が定電流を供給できるような電位に設定する（ｔ３）。これにより、ＦＤ４４の電位が出力線７に読み出されることになる。この状態でφＣＮをＨにしてノイズ読み出しＭＯＳ２５をオンにすることで、第１行目の画素のリセット出力（ノイズ信号）をノイズ容量２３に蓄積する（ｔ４）。
【００３７】
次に、転送パルスφＴＸをＨにすると共に、第１行目以外のＰＤ２をリセットする行（ここでは第４行目とする）を選択するφＶ４をＨにする（ｔ５）。ここではφＶ１がＨである第１行目と、第４行目のスイッチＭＯＳ１９が同時にオンとなり、第１行目と第４行目の転送ＭＯＳ４のみがオンとなる。従って、第１行目及び第４行目のみ、ＰＤ２からＦＤ４４へ信号電荷が転送される。
【００３８】
このとき、第４行目のＦＤ４４の電位は、容量４５の容量結合によりＶres＋（ＨーＬ）に振り上げられた電位に、ＰＤ２から転送された電荷Ｖpdが加算された電位となる。
【００３９】
そして、転送パルスφＴＸをＬに戻すと同時にφＶ４もＬに戻す（ｔ６）。これに伴って、第４行目のＦＤ４４の電位は容量４５を通して下がることにより、ＦＤ４４の電位は、Ｖres＋（ＨーＬ）＋Ｖpd−（Ｈ−Ｌ）＝Ｖres＋Ｖpdとなる。上述したように、本代１の実施形態のＰＤ２は電子を蓄積するため、Ｖres＋ＶpdはＶresよりも低い電位であるため、増幅ＭＯＳ３はオフとなり、第４行目は非選択行となる。これにより、電荷転送終了後は、画素出力線７には、第１行目の信号電荷に対応する電位のみが現れると共に、第４行目の画素のＰＤ２はリセットされたことになる。
【００４０】
この状態でφＣＳをＨにして信号読み出しＭＯＳ２６をオンにすることで（ｔ６）、第１行目の信号電荷出力を信号容量２４に蓄積する。このようにして第１行目の信号電荷出力の読み出しを終えると、第１行目を選択するφＶ１をＬにする（ｔ７）。
【００４１】
次に、垂直走査パルスφＨ１からφＨ４を順次オンしていくことで（ｔ８〜ｔ１１）、ノイズ容量２３及び信号容量２４に蓄積されたノイズ信号及び電荷信号が順次ノイズ出力線２７及び信号出力線２８に出力される。そして、３９により差分が取られて、ノイズが除去された光信号に対応する信号が端子４０から出力される。
【００４２】
以降、第２行目の信号読み出しと同時に、第（ｎ＋１）行目（図１の例では第１行目）のリセット、第３行目の信号読み出しと同時に第（ｎ＋２）行目（図１の例では第２行目）のリセットというように、信号の読み出しと、別の行のＰＤ２のリセットを順次行う。
【００４３】
上記の通り、本第１の実施形態によれば、任意の行のフォトダイオードのリセット動作を、別の行の信号読み出し動作と同時並行して行うことが可能になると共に、選択行と非選択行のＦＤのリセットを別々のタイミングで行う必要が無くなる。従って、画素の読み出しに係る時間を短縮することが可能となる。
【００４４】
なお、本第１の実施形態によれば、特許文献１の画素構成よりもＦＤ電位を振り上げるための容量がひとつ加えられたために、画素の縮小には不利になるが、画素選択用ＭＯＳトランジスタをつけた画素構成に比べれば、画素の構成は簡略化されたものとなる。
【００４５】
＜第２の実施形態＞
図３は本発明の第２の実施形態におけるＣＭＯＳセンサの構成を示す回路図であり、図１と共通する部品については同一の番号を付して説明を省略する。図３は、図１の各画素におけるリセットＭＯＳ５のゲート電極とソースが電源に接続され、図１のリセット制御線１１、リセットパルス入力端子１６、スイッチＭＯＳ８及びその制御線１２が無いところが異なっている。
【００４６】
図３の構成を有するＣＭＯＳセンサを駆動するための駆動パルスは、図２に示した第１の実施形態の駆動パルスタイミングのうち、ＦＤ電位リセットパルスφＲＥＳ及びのスイッチＭＯＳ８の制御パルスφ４２を無くしたものと同じである。
【００４７】
リセットＭＯＳ５の閾電圧をＶth、電源電圧をＶDDとすると、垂直走査回路１７の出力がＬとなっている通常時には、ＦＤ４４の電位は（ＶDD−Ｖth）にリセットされている。ＦＤ４４の電位が（ＶDD−Ｖth）以上の電位ではリセットＭＯＳにドレイン電流が流れないため、ＦＤ電位は（ＶDD−Ｖth）以上には上がらない。
【００４８】
この状態で、ある行を選択するために垂直走査回路１７の出力線１８のいずれかがＨとなると、選択行画素のＦＤ４４の電位が（Ｈ−Ｌ）分、振り上げられ、選択行の画素出力が画素出力線１７に現れることは、第１の実施形態と同じである。また、選択行画素のＦＤ４４は（ＶDD−Ｖth）以上の電位に振り上げられるので、選択行画素のリセットＭＯＳ５はオフ状態のままである。
【００４９】
画素出力が終了して垂直走査回路１７の出力がＬになると、今度は画素のＦＤ電位が容量４５を通して振り下げられ、ＦＤ４４に転送されたＰＤ２の信号電荷分だけ、ＦＤ４４の電位は一時的に（ＶDD−Ｖth）よりも下がる。この状態になるとリセットＭＯＳ５にドレイン電流が流れ、ＦＤ電位はごく短い時間内に（ＶDD−Ｖth）に戻る。
【００５０】
上記の通り本発明の第２の実施形態によれば、第１の実施形態と同様の効果に加え、リセットＭＯＳ５のリセット制御線１１が不要となるため、第１の実施形態に比べて、画素の構成がより簡単になる。更に、第１の実施形態で必要だったＦＤ４４のリセットパルスφＲＥＳが不要となり、動作時間もより短縮される。
【００５１】
＜第３の実施形態＞
図４は本発明の第３の実施形態におけるＣＭＯＳセンサの構成を示す回路図であり、図１と共通する部品については同一の番号を付して説明を省略する。図４は、画素のリセットＭＯＳ５が接合型トランジスタ（ＪＦＥＴ）４６に置き換えられ、その制御電極をフォトダイオード２の電位固定の電極と共通のＰ型半導体としたところが、図１に示す構成と異なる。これにより、図１のリセット制御線１１、リセットパルス入力端子１６、スイッチＭＯＳ８及びその制御線１２が無い構成となっている。
【００５２】
ＪＦＥＴ４６は一般的なノーマリオン型であって、ピンチオフ電圧をＶｐとすると、しきい電圧値は−Ｖｐである。ＪＦＥＴ４６の制御電極であるＰ型半導体は接地されていて０Ｖとすると、通常ＦＤ４４の電位は０−（−Ｖｐ）、すなわちＶｐにリセットされている。この状況は上述した第２の実施形態と同様である。ＪＦＥＴ４６以外の図４のＣＭＯＳセンサの駆動は第２の実施形態の駆動と同じである。
【００５３】
このように、本発明の第３の実施形態によれば、ＦＤリセット用の接合型トランジスタではＭＯＳトランジスタで必要なゲート電極が不要である。従って、画素の構成は第２の実施形態に比べてさらに簡素なものになっており、リセットＭＯＳトランジスタ付きの構成と比較してより簡素な構成であって画素を縮小化することができる。さらにローリングリセット動作を含めたセンサの駆動という点では、第２の実施形態と同様に、ＦＤのリセットパルスが不要であると共に、ＰＤ２のリセットは信号読み出しの行における信号電荷転送と同時並行で行うことができる。そのため、従来例と比べてセンサの駆動時間を短縮することができる。
【００５４】
なお、上記第１〜第３の実施形態においては、ＣＭＯＳセンサの構成部品について、ＭＯＳトランジスタはＮ型、フォトダイオードは信号電子をＰ型半導体中に形成されたＮ型半導体領域に蓄積する構成であるものとして説明した。しかしながら本発明はこれに限るものではない。ＭＯＳトランジスタをそのゲートが（Ｌ）の時にオンとなるようなＰ型ＭＯＳトランジスタを主構成要素とし、またＮ型半導体中に形成されたＰ型半導体領域に信号であるホールを蓄積する方式で本発明を構成できることもできるのは自明である。
【００５５】
また、上記第１〜第３の実施形態においては、ローリングシャッター制御を実現する場合について説明したが、本発明はこれに限るものではない。本発明のＣＭＯＳセンサをメカニカルシャッターを有するカメラに適用した場合には、全画素のフォトダイオードを一斉にリセットした後、所定の露出時間後にシャッターを閉じ、フォトダイオードに蓄積された信号電荷を行毎に読み出すようような動作となる。この場合、ある行のＰＤの信号電荷をＦＤに読み出す際に、別の行のＰＤ２のリセットは行われない。この場合であっても、各行の信号電荷の読み出し直前にＦＤをリセットする動作が必要が無いので、読み出し時間を短縮することが可能になる。
【００５６】
＜第４の実施形態＞
次に、図５を参照して、上記第１〜第３の実施形態で説明した増幅型固体撮像装置を用いたデジタルスチルカメラについて説明する。
【００５７】
図３において、４０１はレンズのプロテクトとメインスイッチを兼ねるバリア、４０２は被写体の光学像を増幅型固体撮像装置４０４に結像させるレンズ、４０３はレンズ４０２を通った光量を可変制御するための絞りである。４０４はレンズ４０２により結像された被写体光学像を画像信号として取り込むための増幅型固体撮像装置であって、上述した第１〜第３の実施形態のいずれかで説明した構成を有する。
【００５８】
４０５は、撮像装置４０４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路である。４０６は撮像信号処理回路４０５により処理された画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、４０７はＡ／Ｄ変換器４０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部である。４０８は撮像装置４０４、撮像信号処理回路４０５、Ａ／Ｄ変換器４０６、信号処理部４０７に、各種タイミング信号を出力するタイミング発生部である。４０９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部、４１０は画像データを一時的に記憶する為のメモリ部である。
【００５９】
４１１は記録媒体に記録または読み出しを行うための記録媒体制御インターフェース部、４１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、４１３は外部コンピュータ等と通信する為のインターフェース部である。
【００６０】
次に、上記構成を有するデジタルスチルカメラにおける撮影時の動作について説明する。
【００６１】
バリア４０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器４０６などの撮像系回路の電源がオンされる。
【００６２】
その後、露光量を制御する為に、全体制御・演算部４０９は絞り４０３を開放にし、撮像装置４０４から出力された信号はＡ／Ｄ変換器４０６で変換された後、信号処理部４０７に入力される。全体制御・演算部４０９は、信号処理部４０７により所定の信号処理がされたデータを基に測光を行い、その結果により明るさを判断し、露出の演算を行う。そして得られた露出に応じて絞り４０３を制御する。
【００６３】
次に、撮像装置４０４から出力された信号を基にして、全体制御・演算部４０９は高周波成分を取り出して被写体までの距離の演算を行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光を始める。
【００６４】
露光が終了すると、撮像装置４０４から出力された画像信号はＡ／Ｄ変換器４０６でＡ／Ｄ変換され、信号処理部４０７を通り全体制御・演算部４０９によりメモリ部４１０に書き込まれる。
【００６５】
その後、メモリ部４１０に蓄積されたデータは、全体制御・演算部４０９の制御により記録媒体制御Ｉ／Ｆ部４１１を通り半導体メモリ等の着脱可能な記録媒体４１２に記録される。
【００６６】
また、外部Ｉ／Ｆ部４１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００６７】
＜第５の実施形態＞
次に、図６を参照して、上記第１〜第３の実施形態で説明した増幅型固体撮像装置を用いたデジタルビデオカメラについて説明する。
【００６８】
図４において、５０１は撮影レンズであり、焦点調節を行うためのフォーカスレンズ５０１Ａ、ズーム動作を行うズームレンズ５０１Ｂ、結像用のレンズ５０１Ｃを備えている。５０２は絞り、５０３は撮影レンズ５０１により撮像面に結像された被写体像を光電変換して電気的な画像信号に変換する増幅型固体撮像装置であって、上述した第１または第２の実施形態で説明した構成を有する。５０４は撮像装置５０３より出力された撮像信号をサンプルホールドし、さらに、信号レベルを増幅するサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
【００６９】
５０５はＳ／Ｈ回路５０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路Ｓ／Ｈ５から出力されたクロマ信号Ｃは、色信号補正回路２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。
【００７０】
また、プロセス回路５０５から出力された輝度信号Ｙと、色信号補正回路２１から出力された色差信号Ｒ−Ｙ、Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。
【００７１】
また、５０６はアイリス制御回路であり、Ｓ／Ｈ回路５０４から供給される映像信号に基づいてアイリス駆動回路５０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り５０２の開口量を制御すべくｉｇメータを自動制御する。
【００７２】
５１３、５１４は、Ｓ／Ｈ回路５０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する、異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ５１３（ＢＰＦ１）、及び第二のバンドパスフィルタ５１４（ＢＰＦ２）から出力された信号は、ゲート回路５１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路５１６でピーク値が検出されてホールドされる。更に、ピーク値は、論理制御回路５１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
【００７３】
また、５１８はフォーカスレンズ５０１Ａの移動位置を検出するフォーカスエンコーダ、５１９はズームレンズ５０１Ｂの焦点距離を検出するズームエンコーダ、５２０は絞り５０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路５１７へと供給される。
【００７４】
論理制御回路５１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ５１３、５１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ５０１Ａを駆動すべくフォーカス駆動回路５０９にフォーカスモータ５１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態のＣＭＯＳセンサの構成を示す回路図である。
【図２】本発明の第１乃至第３の実施形態におけるセンサ動作を説明する駆動パルスタイミングを示すタイミングチャートである。
【図３】本発明の第２の実施形態のＣＭＯＳセンサの構成を示す回路図である。
【図４】本発明の第３の実施形態のＣＭＯＳセンサの構成を示す回路図である。
【図５】本発明の第４の実施形態におけるデジタルスチルカメラの構成を示すブロック図である。
【図６】本発明の第５の実施形態におけるデジタルビデオカメラの構成を示すブロック図である。
【符号の説明】
【００７６】
１：画素、２：フォトダイオード（ＰＤ）、３：信号電荷増幅用ＭＯＳトランジスタ、４：信転送用ＭＯＳトランジスタ、５：リセット用ＭＯＳトランジスタ、６：電源電位供給線、７：画素出力線、８：スイッチ用ＭＯＳトランジスタ、９：定電流供給用ＭＯＳトランジスタ、１０：転送制御線、１１：リセット制御線、１２：制御線、１３：定電位供給線、１４：転送パルス入力端子、１６：リセットパルス入力端子、１７：垂直走査回路、１８：ＦＤ電位制御線、１９：スイッチ用ＭＯＳトランジスタ、２２：読み出し回路、２３：ノイズ容量、２４：信号容量、２５、２６：スイッチ用ＭＯＳトランジスタ、２７：ノイズ出力線、２８：信号出力線、２９：スイッチ用ＭＯＳトランジスタ、３０：スイッチ用ＭＯＳトランジスタ、３１：ノイズ出力線リセット用ＭＯＳトランジスタ、３２：信号出力線リセット用ＭＯＳトランジスタ、３３：リセット電位供給端子、３４：水平走査回路、３５：出力線、３６、３７、３８：パルス入力端子、３９：差動アンプ、４０：出力端子、４１：電位供給端子、４２：パルス供給端子、４３：端子、４４：フローティングディフージョン部（ＦＤ）、４５：容量、４６：ＪＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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