(57)【要約】      （修正有）【課題】２つの導電性領域のゲート電極間の仕事関数差を与えることが可能なＣＭＩＳＦＥＴタイプの半導体装置の製造方法を提供する。【解決手段】主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成する。その後、各半導体素子構造のゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成し、ゲート電極溝の底面および側面に、ゲート絶縁膜１１５と金属ゲート電極材料膜１１６とを堆積する。その後、第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して合金１２０を形成する。これにより各導電型領域にゲート電極１２２，１２３が形成される。【選択図】図１１
2007214436.tif 000002
【特許請求の範囲】
【請求項１】
主面に素子分離領域と第１導電型領域と第２導電型領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成する工程と、
各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成する工程と、
前記ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積する工程と、
前記第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して合金を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して合金を形成する工程は、
前記金属ゲート電極材料の上に反応防止膜を堆積し、
次いで、前記第１導電型領域の反応防止膜をエッチング除去し、
その後、合金形成材料膜を堆積し、熱処理を行うことで合金化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反応防止膜はシリコン酸化物であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して合金を形成する工程は、
前記金属ゲート電極材料の上に、合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、
次いで、前記第２導電領域の合金形成材料膜をエッチング除去し、
その後、熱処理を行うことで合金化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
主面に素子分離領域と第１導電型領域と第２導電型領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極予定領域を含む半導体素子構造を各々形成する工程と、
各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成する工程と、
前記ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積する工程と、
前記第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成する工程と、
前記第２導電型領域のゲート電極溝に形成された金属ゲート材料膜を合金化して、前記第１の合金とは異なる第２の合金を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成する工程は、
前記金属ゲート電極材料の上に反応防止膜を堆積し、
次いで、前記第１導電型領域の反応防止膜をエッチング除去し、
その後、第１の合金形成材料膜を堆積し、熱処理を行うことで第１の合金を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記反応防止膜はシリコン酸化物であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成する工程は、
前記金属ゲート電極材料の上に、第１の合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、
次いで、前記第２導電領域の第１の合金形成材料膜をエッチング除去し、
その後、熱処理を行うことで第１の合金を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第２導電型領域のゲート電極溝に形成された金属ゲート電極膜を合金化して、前記第１の合金とは異なる第２の合金を形成する工程は、
前記第１の合金を形成した後に、全面に反応防止膜を堆積し、
次いで、前記第２導電型領域の反応防止膜をエッチング除去し、
その後、第２の合金形成材料膜を堆積し、熱処理を行うことで第２の合金を形成することを特徴とする請求項５から請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型領域のゲート電極溝に形成された金属ゲート電極膜を合金化して、前記第１の合金とは異なる第２の合金を形成する工程は、
前記第１の合金を形成した後に、第２の合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、
次いで、前記第１導電領域の第２の合金形成材料膜をエッチング除去し、
その後、熱処理を行うことで第２の合金を形成することを特徴とする請求項５から請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第２の合金がジャーマナイドまたはカーバイドであることを特徴とする請求項５から請求項１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の合金はシリサイドであることを特徴とする請求項１から請求項１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第１導電型領域は、ｎ型ＭＩＳＦＥＴ領域であることを特徴とする請求項１から請求項１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜は、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｙ（イットリウム）、Ｌｎ（ランタノイド）のいずれかを含む酸化物を堆積したものであることを特徴とする請求項１から請求項１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記金属ゲート電極材料は、周期律表でＶIII族の遷移金属、またはシリコン禁制帯の中央から荷電子帯側よりのところにフェルミレベルを有することを特徴とする請求項１から請求項１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極形成予定領域は、各導電型領域の上に半導体素子構造を各々形成する際にダミーゲート電極として形成され、ソース領域およびドレイン領域を形成した後、前記ダミーゲート電極およびその下の絶縁膜を除去することにより前記ゲート電極溝となることを特徴とする請求項１から請求項１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
半導体基板の主面に形成されたｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域を含むＣＭＩＳＦＥＴ型の半導体装置であって、
前記ｐ型ＭＩＳＦＥＴ領域のゲート電極がジャーマナイドまたはカーバイド部分を含み、前記ｎ型ＭＩＳＦＥＴ領域のゲート電極がシリサイド部分を含むことを特徴とする半導体装置。
【請求項１８】
前記ｐ型ＭＩＳＦＥＴ領域のゲート電極および前記ｎ型ＭＩＳＦＥＴ領域のゲート電極は、周期律表でＶIII族の遷移金属を含むことを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に金属ゲート電極を有するｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域を備えたＣＭＩＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
最近、ｎ型ＭＩＳＦＥＴ用およびｐ型ＭＩＳＦＥＴ用として仕事関数の異なる金属ゲート電極を有する高性能なＣＭＩＳＦＥＴが注目されており、例えば非特許文献１ではｐ型ＭＩＳＦＥＴ用電極材料のＴｉＮをウエハ全面に成膜後にｎ型ＭＩＳＦＥＴ領域部のＴｉＮを除去し、次いでＴａＳｉＮさらにはＰｏｌｙ−Ｓｉ膜を堆積することでｐ型ＭＩＳＦＥＴ領域にはＴｉＮ電極、ｎ型ＭＩＳＦＥＴ領域にはＴａＳｉＮ電極を用いたＣＭＩＳＦＥＴを製造することが開示されている。また、非特許文献２には、ｎ型ＭＩＳＦＥＴ用の金属ゲート電極としてＮｉＳｉを用いｐ型ＭＩＳＦＥＴ用の金属ゲート電極としてＮｉ３Ｓｉを用いたＣＭＩＳＦＥＴが開示されている。
【０００３】
しかしながら、非特許文献１に開示された技術では、製造過程でｎ型ＭＩＳＦＥＴ領域に形成されたＴｉＮを除去する必要があり、その際に、ＴｉＮの下にあるゲート絶縁膜にダメージが入ってしまうおそれがある。また、非特許文献２では、ゲート絶縁膜としてＨｆＳｉＯＮ膜を用いており、ｎ型ＭＩＳＦＥＴ用の金属ゲート電極のＮｉＳｉとｐ型ＭＩＳＦＥＴ用の金属ゲート電極のＮｉ３Ｓｉのフラットバンド電圧差（仕事関数差に相当）が０．２５Ｖ程度と小さく実用的ではない。
【０００４】
一方、特許文献１には、ゲート誘電体の上にコバルト膜を形成した後、シリコンを形成し、次いで部分的にシリコンを除去した後、熱処理することにより一部をシリサイドとし、ゲート電極となるコバルトシリサイド部分およびコバルト部分を形成し、その後の素子形成工程により、コバルトシリサイドゲート電極を有するｎ型ＭＩＳＦＥＴ領域と、コバルトゲート電極を有するｐ型ＭＩＳＦＥＴ領域を有するＣＭＩＳＦＥＴを製造する技術が開示されている。この技術では、ゲート絶縁膜上に直接形成される膜を除去する必要がないのでゲート絶縁膜の損傷が生じ難く、かつｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで理論上比較的大きな仕事関数差が得られる。
【非特許文献１】Samavedam et al., IEDM Tech. Dig.,(2002) p.443
【非特許文献２】Terai et al., VLSI Symp. Tech.Dig., (2005) p.68
【特許文献１】特開２００２−２１７３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者らの検討結果によれば、特許文献１に開示された技術では、ゲート電極となるコバルトシリサイド部分およびコバル部分を形成した後にソース電極およびドレイン電極の形成等の素子形成工程を行うため、ゲート電極部分に比較的高温がかかり、その際の熱によりゲート電極間の仕事関数差が小さくなってしまい、実用的な素子とはなり難いことが判明した。
【０００６】
このように、下地のゲート絶縁膜の損傷を与えず、かつｎ型ＭＩＳＦＥＴ領域のゲート電極とｐ型ＭＩＳＦＥＴ領域のゲート電極の仕事関数差を実用的レベルにすることが可能な技術が求められているが、このような技術は未だ実現していないのが現状である。
【０００７】
本発明はかかる事情に鑑みてなされたものであって、下地のゲート絶縁膜の損傷を与えず、かつ２つの導電性領域のゲート電極間の仕事関数差を実用的レベルにすることが可能なＣＭＩＳＦＥＴタイプの半導体装置の製造方法、および実用的なＣＭＩＳＦＥＴタイプの半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１の観点では、主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成する工程と、各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成する工程と、前記ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積する工程と、前記第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して合金を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【０００９】
上記第１の観点において、前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して合金を形成する工程は、前記金属ゲート電極材料の上に反応防止膜を堆積し、次いで、前記第１導電型領域の反応防止膜をエッチング除去し、その後、合金形成材料膜を堆積して熱処理を行うことで合金化するものであってもよいし、また、前記金属ゲート電極材料の上に、合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、次いで、前記第２導電領域の合金形成材料膜をエッチング除去し、その後、熱処理を行うことで合金化するものであってもよい。この場合に、反応防止膜としてはシリコン酸化物を用いることができる。また、前記合金形成材料膜としてはシリコン膜を用いることができる。
【００１０】
本発明の第２の観点では、主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極予定領域を含む半導体素子構造を各々形成する工程と、各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成する工程と、前記ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積する工程と、前記第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成する工程と、前記第２導電型領域のゲート電極溝に形成された金属ゲート材料膜を合金化して、前記第１の合金とは異なる第２の合金を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１１】
上記第２の観点において、前記第１導電型領域のゲート電極溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成する工程は、前記金属ゲート電極材料の上に反応防止膜を堆積し、次いで、前記第１導電型領域の反応防止膜をエッチング除去し、その後、第１の合金形成材料膜を堆積して熱処理を行うことで第１の合金を形成するものであってもよいし、また、前記金属ゲート電極材料の上に、第１の合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、次いで、前記第２導電領域の第１の合金形成材料膜をエッチング除去し、その後、熱処理を行うことで第１の合金を形成するものであってもよい。
【００１２】
前記第２導電型領域のゲート電極溝に形成された金属ゲート電極膜を、前記第１の合金とは異なる第２の合金に合金化する工程は、前記第１の合金を形成した後に、全面に反応防止膜を堆積し、次いで、前記第２導電型領域の反応防止膜をエッチング除去し、その後、第２の合金形成材料膜を堆積し、熱処理を行うことで第２の合金を形成するものであってもよいし、また、前記第１の合金を形成した後に、第２の合金形成材料膜を金属ゲート電極材料と実質的に反応しない温度で堆積し、次いで、前記第１導電領域の第２の合金形成材料膜をエッチング除去し、その後、熱処理を行うことで第２の合金を形成するものであってもよい。
【００１３】
また、上記第２の観点において、前記第２の合金がジャーマナイドまたはカーバイドであることが好ましく、また、前記第１の合金はシリサイドであることが好ましい。
【００１４】
上記第１および第２の観点において、前記第１導電型領域は、ｎ型ＭＩＳＦＥＴ領域であることが好ましい。また、前記ゲート絶縁膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｙ（イットリウム）、Ｌｎ（ランタノイド）のいずれかを含む酸化物を堆積したものが好適である。さらに、前記金属ゲート電極材料としては、周期律表でＶIII族の遷移金属、またはシリコン禁制帯の中央から荷電子帯側よりのところにフェルミレベルを有する金属材料を好適に用いることができる。さらにまた、前記ゲート電極形成予定領域は、各導電型領域の上に半導体素子構造を各々形成する際にダミーゲート電極として形成され、ソース領域およびドレイン領域を形成した後、前記ダミーゲート電極およびその下の絶縁膜を除去することにより前記ゲート電極溝となるようにすることができる。
【００１５】
本発明の第３の観点では、半導体基板の主面に形成されたｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域を含むＣＭＩＳＦＥＴの半導体装置であって、前記ｐ型ＭＩＳＦＥＴ領域のゲート電極がジャーマナイドまたはカーバイド部分を含み、前記ｎ型ＭＩＳＦＥＴ領域のゲート電極がシリサイド部分を含むことを特徴とする半導体装置を提供する。
【００１６】
上記第３の観点において、前記ｐ型ＭＩＳＦＥＴ領域のゲート電極および前記ｎ型ＭＩＳＦＥＴ領域のゲート電極は、周期律表でＶIII族の遷移金属を含むことが好ましい。
【発明の効果】
【００１７】
本発明によれば、主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成した後、各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成し、ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積し、第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して合金を形成することにより、両導電型領域にゲート電極を形成するので、ゲート絶縁膜に直接接触している膜を除去する工程が存在せず、ゲート絶縁膜にダメージが入ることを有効に防止することができる。また、第１導電型領域と第２導電型領域に、先に、ゲート電極形成予定領域ならびにゲート電極以外のソース／ドレインやエクステンション等の素子要素を作り込んでおき、その後にゲート電極を形成するので、ゲート電極への熱的ダメージが小さく、両ゲート電極の仕事関数差の低下を極力抑制することができ、しかも合金ゲート電極と金属ゲート電極の組み合わせは本質的に仕事関数差を大きくすることが可能であるため、２つの導電性領域のゲート電極間の仕事関数差を実用的レベルにすることが可能となる。
【００１８】
また、本発明によれば、主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成した後、各半導体素子構造の前記ゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成し、ゲート電極溝の底面および側面に、ゲート絶縁膜と金属ゲート電極材料膜とを堆積し、第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して第１の合金を形成し、さらに、第２導電型領域のゲート電極溝に形成された金属ゲート材料膜を合金化して、前記第１の合金とは異なる第２の合金を形成するので、同様に、ゲート絶縁膜に直接接触している膜を除去する工程が存在せず、ゲート絶縁膜にダメージが入ることを有効に防止することができる。また、この場合にも第１導電型領域と第２導電型領域に、先に、ゲート電極形成予定領域ならびにソース電極およびドレイン電極を形成してゲート電極以外の部分を作り込んでおき、その後にゲート電極を形成するので、ゲート電極への熱的ダメージが小さく、両ゲート電極の仕事関数差の低下を極力抑制することができ、しかも合金ゲート電極同士の組み合わせは本質的に仕事関数差を大きくすることが可能であるため、２つの導電性領域のゲート電極間の仕事関数差を実用的レベルにすることが可能となる。
【００１９】
特に、一方の導電型領域のゲート電極がジャーマナイドまたはカーバイドであり、他方の導電型領域のゲート電極がシリサイドの組み合わせは、従来検討されていない新規なゲート電極材料であり、ゲート電極の仕事関数差が大きい実用的なＣＭＩＳＦＥＴを実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
【００２１】
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図１〜図１１は、本発明の第１実施形態に係る方法を説明するための工程断面図である。
【００２２】
最初に、図１に示すように、シリコンを主体とする半導体基板１０１中に素子分離領域１０２およびｎ型ＭＩＳＦＥＴ領域となるｐ型ウェル１０３およびｐ型ＭＩＳＦＥＴ領域となるｎ型ウェル１０４、シリコン酸化膜１０５を形成する。
【００２３】
次いで、図２に示すように、通常知られている多結晶シリコンゲートトランジスタを形成する技術を用いて、多結晶シリコン等からなるダミーゲート電極１０６、シリコン窒化膜等の絶縁膜からなるゲート側壁１０７、ｎ型ＭＩＳＦＥＴのエクステンション１０８、ｎ型ＭＩＳＦＥＴのソース／ドレイン１０９、ｐ型ＭＩＳＦＥＴのエクステンション１１０、ｐ型ＭＩＳＦＥＴのソース／ドレイン１１１およびコンタクトエッチングのストッパーとなるシリコン窒化膜１１２、層間絶縁膜１１３を形成する。このようにゲート電極の形成に先立って、ゲート電極以外の素子要素を形成しておく。
【００２４】
次いで、図３に示すように、ＣＭＰ法を用いて、層間絶縁膜１１３を研削し、ダミーゲート電極１０６の上面あるいは、ダミーゲート電極１０６上面に堆積されたシリコン窒化膜１１２の上面を露出させる。
【００２５】
次いで、図４に示すように、露出したシリコン窒化膜１１２およびダミーゲート電極１０６をＲＩＥ法などで選択的に除去し、ゲート電極形成予定領域となる溝１１４を形成する。次に、図５に示すように、ダミーゲート電極１０６の下にあったシリコン酸化膜１０５の露出した部分をフッ化水素液等でエッチング除去する。
【００２６】
その後、図６に示すように、ゲート絶縁膜１１５を堆積し、さらにその上に、金属ゲート電極材料膜１１６を堆積する。ゲート絶縁膜１１５としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｙ（イットリウム）、およびＬｎ（ランタノイド）から選択される１種または２種以上の元素が含まれるイオン性結晶の高誘電体絶縁膜を堆積したものが好適である。また、ＳｉＯ２膜やＳｉＯＮ膜でもよい。金属ゲート電極材料膜を構成する金属材料としては、Ｐｔ、Ｃｏ、Ｎｉ、Ｉｒ、Ｒｕ等の周期律表ＶIII族に属する金属が好適である。また、シリコン禁制帯の中央から荷電子帯側よりのところにフェルミレベルを有する導電性の金属酸化物を用いることもできる。
【００２７】
次いで、図７に示すように、金属ゲート電極材料膜１１６の上に例えばシリコン酸化膜からなる反応防止膜１１７を堆積する。反応防止膜１１７としては、その他にシリコン窒化膜を用いることもできる。
【００２８】
次いで、図８に示すように、ｐ型ＭＩＳＦＥＴ領域にフォトレジスト等のエッチングマスク１１８を形成し、ＲＩＥ法によりｎ型ＭＩＳＦＥＴ領域に堆積された反応防止膜１１７をエッチング除去する。
【００２９】
引き続き、図９に示すように、ｐ型ＭＩＳＦＥＴ領域のエッチングマスク１１８を除去した後、全面に合金形成材料膜としてシリコン膜１１９を堆積する。その後、熱処理を行って、図１０に示すようにｎ型ＭＩＳＦＥＴ領域の金属ゲート電極材料膜１１６のみシリコン膜１１９と反応させて合金化（シリサイド化）し、シリサイド膜１２０とし、その後、シリコン膜１１９およびシリコン酸化膜１１７をＲＩＥ等で除去し、次いでＷ等の抵抗率の低い金属膜１２１を堆積させる。
【００３０】
最後に、図１１に示すように、ＣＭＰにより溝１１４の外部に堆積したゲート絶縁膜１１５、金属ゲート電極材料膜１１６、シリサイド膜１２０、金属膜１２１を除去し、ｎ型ＭＩＳＦＥＴ領域の溝１１４の部分をシリサイド膜１２０を含む第１ゲート電極１２２とし、ｐ型ＭＩＳＦＥＴ領域の溝１１４の部分を金属ゲート電極材料膜１１６を含む第２ゲート電極１２３とする。
【００３１】
その後、常法に従って、層間絶縁膜の形成、コンタクト孔の形成、および配線の形成を行いＣＭＩＳＦＥＴを完成させる。
【００３２】
本実施形態によれば、ゲート絶縁膜１１５の上に直接形成されている膜を除去する工程が存在しないので、ゲート絶縁膜１１５にダメージを与えることなく、ｎ型ＭＩＳＦＥＴのゲート電極としてシリサイドを用い、ｐ型ＭＩＳＦＥＴのゲート電極として金属を用いたＣＭＩＳＦＥＴが得られる。また、シリサイドとそれを構成する金属との材料としての仕事関数の差は比較的大きく、かつ、ゲート電極の形成をソース／ドレイン等の他の素子要素を形成した後で行うことにより熱の影響を受け難く、後述するように、高い仕事関数差を維持することができるため、実用的な仕事関数差を有するＣＭＩＳＦＥＴを実現することができる。特に、ゲート絶縁膜としてＨｆまたはＺｒを含む高誘電率酸化膜を用いた場合、シリサイドのようなＳｉを含む金属材料をｎ型ＭＩＳＦＥＴの金属ゲート電極材料として用いると、フェルミレベルピニング現象（ゲート電極／ゲート絶縁膜界面のＭｅｔａｌ−Ｓｉ結合に起因する閾値シフト）が起こり、より低い閾値を達成することができる。さらに、ｐ型ＭＩＳＦＥＴ領域のゲート金属材料は、反応防止膜であるシリコン酸化膜でマスクされているので、シリコン堆積中のｐ型ＭＩＳＦＥＴ領域におけるシリサイド化を確実に阻止することができる。
【００３３】
上述のようなゲート電極の形成をソース／ドレイン等の他の素子要素を形成した後で行う手法自体は従来から知られていたが、このような手法によりＣＭＩＳＦＥＴにおけるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの仕事関数差の低下が抑制されることは認識されていなかった。このような状況において、本発明者らは、従来から行われているゲート電極を先に形成した場合とゲート電極を後で形成した場合とで、仕事関数が高いほうのｐ型ＭＩＳＦＥＴの金属ゲート電極のＣＶ特性を調査し、仕事関数を把握した。その結果を図１２に示す。ここでは金属としてＲｕを用いている。この図から明らかなように、本実施形態のようにゲート電極を後に形成した場合には、先に形成するよりも大きな仕事関数が得られることが見出された。これは、金属ゲート電極を後に形成することにより、ゲート以外の素子要素を形成する際に発生する熱がゲート電極に与えられることが回避されることによるものである。
【００３４】
本実施形態において、ｎ型ＭＩＳＦＥＴのゲート電極を構成する材料およびｐ型ＭＩＳＦＥＴのゲート電極を構成する材料の組み合わせとしては、ＰｔＳｉとＰｔの組み合わせ、ＮｉＳｉとＮｉの組み合わせ等が例示される。そして、前者の組み合わせの場合には、ｎ型ＭＩＳＦＥＴのＰｔＳｉの仕事関数は４．６ｅＶ、ｐ型ＭＩＳＦＥＴのＰｔの仕事関数は５．２ｅＶ程度であり、仕事関数差は０．６ｅＶとなる。また、後者の組み合わせの場合には、ｎ型ＭＩＳＦＥＴのＮｉＳｉの仕事関数は４．４ｅＶ、ｐ型ＭＩＳＦＥＴのＮｉの仕事関数は５．２ｅＶ程度であり、仕事関数差は０．８ｅＶとなる。このような数値は、ほぼ実用化レベルに達しているものである。
【００３５】
なお、ｎ型ＭＩＳＦＥＴのゲート電極としてシリサイドを用いたが、シリサイド以外の他の合金であってもよい。
【００３６】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図１３〜図１７は、本発明の第２実施形態に係る方法を説明するための工程断面図である。この実施形態では、まず、第１実施形態の図１〜６に示す工程を全く同様にして行う。この場合に、ゲート絶縁膜１１５および金属電極材料膜１１６としては、第１実施形態と全く同じものを用いることができる。その後、図１３に示すように、金属ゲート電極材料膜１１６の上にシリコン膜１１９′を堆積する。この場合にはｐ型ＭＩＳＦＥＴ領域においてシリサイドが形成されないように低温堆積可能な成膜方法、例えばスパッタ法等でシリコン膜１１９′を堆積する。
【００３７】
次いで、図１４に示すように、ｎ型ＭＩＳＦＥＴ領域にフォトレジスト等のエッチングマスク１２４を形成し、ＲＩＥ法によりｐ型ＭＩＳＦＥＴ領域に堆積されたシリコン膜１１９′をエッチング除去する。引き続き、図１５に示すようにエッチングマスク１２４を除去する。
【００３８】
その後、熱処理を行って、図１６に示すようにｎ型ＭＩＳＦＥＴ領域の金属ゲート電極材料膜１１６のみシリコン膜１１９と反応させて合金化（シリサイド化）し、シリサイド膜１２０とした後、Ｗ等の抵抗率の低い金属膜１２１を堆積させる。これにより第１実施形態の図１０と全く同様の状態となり、その後、第１実施形態の図１１の工程と同様に、ＣＭＰにより溝１１４の外部に堆積したゲート絶縁膜１１５、金属ゲート電極材料膜１１６、シリサイド膜１２０、金属膜１２１を除去し、ｎ型ＭＩＳＦＥＴ領域の溝１１４の部分をシリサイド膜１２０を含む第１ゲート電極１２２とし、ｐ型ＭＩＳＦＥＴ領域の溝１１４の部分を金属ゲート電極材料膜１１６を含む第２ゲート電極１２３とする（図１７）。
【００３９】
その後、第１実施形態と同様、常法に従って、層間絶縁膜の形成、コンタクト孔の形成、および配線の形成を行いＣＭＩＳＦＥＴを完成させる。
【００４０】
本実施形態においても、第１実施形態と同様、ゲート絶縁膜１１５の上に直接形成されている膜を除去する工程が存在しないので、ゲート絶縁膜１１５にダメージを与えることなく、また、材料的な面およびゲート電極を後で形成するという製造工程の面から実用的な仕事関数差を有するＣＭＩＳＦＥＴを実現することができる。そして、本実施形態でもＳｉを含む金属材料をｎ型ＭＩＳＦＥＴの金属ゲート電極材料として用いているので、ゲート絶縁膜にＨｆまたはＺｒを含む酸化物を用いた場合、フェルミレベルピニング現象（ゲート電極／ゲート絶縁膜界面のＭｅｔａｌ−Ｓｉ結合に起因する閾値シフト）が起こり、より低い閾値を達成することができる。さらに、本実施形態の場合、金属ゲート電極材料膜１１６とシリコン膜１１９′との間に反応防止膜を介在させないので、第１実施形態よりも工程を簡略化することができる。ただし、シリサイドを形成しないｐ型ＭＩＳＦＥＴに露出している金属ゲート電極材料膜１１６の上にもシリコン膜１１９′を形成するので、シリサイド化しない低温にてシリコン膜１１９′を堆積する必要がある。
【００４１】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
図１８〜図２３は、本発明の第３実施形態に係る方法を説明するための工程断面図である。この実施形態では、まず、第１実施形態の図１〜６に示す工程を全く同様にして行う。この場合に、ゲート絶縁膜１１５および金属電極材料膜１１６としては、第１実施形態と全く同じものを用いることができる。その後、第２実施形態の図１３〜１５に示す工程を全く同様にして行う。
【００４２】
その後、熱処理を行って、図１８に示すように、ｎ型ＭＩＳＦＥＴ領域の金属ゲート電極材料膜１１６のみシリコン膜１１９′と反応させて合金化（シリサイド化）し、シリサイド膜１２０を形成する。
【００４３】
次いで、図１９に示すように、全面にゲルマニウム膜１２５を形成し、引き続き、図２０に示すように、ｐ型ＭＩＳＦＥＴ領域にフォトレジスト等のエッチングマスク１２６を形成し、ｎ型ＭＩＳＦＥＴ領域に堆積されたゲルマニウム膜１２５を除去する。
【００４４】
次いで、図２１に示すように、エッチングマスク１２６を除去した後、熱処理を行って、ｐ型ＭＩＳＦＥＴ領域に残存している金属電極材料膜１１６とゲルマニウム膜１２５とを反応させて合金化（ジャーマナイド化）し、ジャーマナイド膜１２７とする。
【００４５】
次いで、図２２に示すように、第１および第２実施形態と同様にＷ等の抵抗率の低い金属膜１２１を堆積させ、その後、図２３に示すように、ＣＭＰにより溝１１４の外部に堆積したゲート絶縁膜１１５、シリサイド膜１２０、ジャーマナイド膜１２７、金属膜１２１を除去し、ｎ型ＭＩＳＦＥＴ領域の溝１１４の部分をシリサイド膜１２０を含む第１ゲート電極１２２とし、ｐ型ＭＩＳＦＥＴ領域の溝１１４の部分をジャーマナイド膜１２７を含む第２ゲート電極１２３′とする。
【００４６】
その後、第１実施形態と同様、常法に従って、層間絶縁膜の形成、コンタクト孔の形成、および配線の形成を行いＣＭＩＳＦＥＴを完成させる。
【００４７】
本実施形態においても、第１実施形態と同様、ゲート絶縁膜１１５の上に直接形成されている膜を除去する工程が存在しないので、ゲート絶縁膜１１５にダメージを与えることなく、また、材料的な面およびゲート電極を後で形成するという製造工程の面から実用的な仕事関数差を有するＣＭＩＳＦＥＴを実現することができる。そして、本実施形態でもＳｉを含む金属材料をｎ型ＭＩＳＦＥＴの金属ゲート電極材料として用いているので、ゲート絶縁膜にＨｆまたはＺｒを含む酸化物を用いた場合、フェルミレベルピニング現象（ゲート電極／ゲート絶縁膜界面のＭｅｔａｌ−Ｓｉ結合に起因する閾値シフト）が起こり、より低い閾値を達成することができる。さらにまた、本実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極としてジャーマナイドを用いることにより、金属の場合よりも仕事関数を大きくすることができ、より大きな仕事関数差を有するより実用的なＣＭＩＳＦＥＴを実現することができる。このようなシリサイドゲート電極とジャーマナイドゲート電極との組み合わせは従来にはなかったものである。
【００４８】
本実施形態において、ｎ型ＭＩＳＦＥＴのゲート電極を構成する材料およびｐ型ＭＩＳＦＥＴのゲート電極を構成する材料の組み合わせとしては、ＮｉＳｉとＮｉＧｅの組み合わせ、ＰｔＳｉとＰｔＧｅの組み合わせ等が例示される。そして、前者の組み合わせを例にとると、ｎ型ＭＩＳＦＥＴのＮｉＳｉの仕事関数は４．４ｅＶ、ｐ型ＭＩＳＦＥＴのＮｉＧｅの仕事関数は５．０ｅＶ程度であり、仕事関数差は０．６ｅＶとなり、このような数値は、ほぼ実用化レベルに達しているものである。後者の組み合わせもほぼ同レベルである。
【００４９】
本実施形態では、合金化反応を生じさせない金属ゲート電極材料膜１１６とシリコン膜１１９′との間、およびシリサイド膜１２０とジャーマナイド膜１２７との間に反応防止膜を介在させないので、シリコン膜１１９′およびジャーマナイド膜１２７の成膜時に、シリサイド化およびジャーマナイド化しない低温にてこれらの膜を堆積する必要がある。これらの反応が懸念される場合には、第１実施形態と同様、これらの間にシリコン酸化膜等の反応防止膜を形成することが好ましい。
【００５０】
また、本実施形態ではｎ型ＭＩＳＦＥＴのゲート電極とｐ型ＭＩＳＦＥＴのゲート電極の組み合わせとしてシリサイドとジャーマナイドの組み合わせを示したが、本発明者らの検討結果によれば、ジャーマナイドの他、カーバイドも金属よりも仕事関数を大きくすることができ、シリサイドとカーバイドの組み合わせも大きな仕事関数差を確保することができ、実用的なＣＭＩＳＦＥＴを実現することができる。ｐ型ＭＩＳＦＥＴのゲート電極としてカーバイドを形成する場合には、図１９におけるゲルマニウム膜１２５の代わりにカーボン膜を形成し、その後熱処理によりカーバイドとする手法を採用することができる。このような組み合わせの実例としては、ｎ型ＭＩＳＦＥＴのゲート電極を構成する材料としてＲｕＳｉ、ｐ型ＭＩＳＦＥＴのゲート電極の材料としてＲｕＣの組み合わせを挙げることができる。
【００５１】
なお、本発明は上記第１〜第３実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では、シリサイドと金属との組み合わせ、シリサイドとジャーマナイドとの組み合わせ、シリサイドとカーバイドとの組み合わせを示したが、これに限らず仕事関数差が大きい他の合金と金属との組み合わせ、合金と合金との組み合わせを採用することも可能である。
【００５２】
また、ゲート電極を後で形成する手法として、ダミーゲート電極を用いて他の素子要素を形成した後、ダミーゲートを除去し、その後にゲート電極を形成する、いわゆるダマシンゲート法を用いたセルフアラインプロセスの場合について説明したが、本発明はこれに限るものではなく、セルフアラインプロセス以外の手法でゲート電極を後で形成する場合にも同様に用いることができる。
【産業上の利用可能性】
【００５３】
本発明は、高性能のＣＭＩＳＦＥＴとして好適に用いることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図２】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図３】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図４】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図５】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図６】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図７】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図８】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図９】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１０】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１１】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１２】金属ゲート電極を先に形成した場合と後で形成した場合とで、金属ゲート電極のＣＶ特性を比較して示す図。
【図１３】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１４】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１５】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１６】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１７】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１８】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図１９】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２０】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２１】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２２】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２３】本発明の第３実施形態に係る方法を説明するための工程断面図。
【符号の説明】
【００５５】
１０１；半導体基板
１０２；素子分離領域
１０３；ｐ型ウェル
１０４；ｎ型ウェル
１０５；シリコン酸化膜
１０６；ダミーゲート電極
１０７；ゲート側壁
１０８；ｎ型ＭＩＳＦＥＴのエクステンション
１０９；ｎ型ＭＩＳＦＥＴのソース／ドレイン
１１０；ｐ型ＭＩＳＦＥＴのエクステンション
１１１；ｐ型ＭＩＳＦＥＴのソース／ドレイン
１１２；シリコン窒化膜
１１３；層間絶縁膜
１１４；溝（ゲート電極形成予定領域）
１１５；ゲート絶縁膜
１１６；金属ゲート電極材料膜
１１７；反応防止膜
１１８、１２４、１２６；エッチングマスク
１１９、１１９′；シリコン膜
１２０；シリサイド膜
１２１；金属膜
１２２；第１ゲート電極
１２３，１２３′；第２ゲート電極
１２５；ゲルマニウム膜
１２７；ジャーマナイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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