(57)【要約】  【課題】  電気的構造上に形成された半導体デバイスを外部要素から保護するための密閉ナノチューブ構造を提供する。  【解決手段】  半導体デバイスは、第１の導電性部材の上に形成した導電性ナノチューブを含み、導電性ナノチューブの下側と第１の導電性部材の上側との間に第１の間隙が存在するようになっている。導電性ナノチューブの上に第２の絶縁層を形成する。導電性ナノチューブの上側と第２の絶縁層の第１の部分との間に第２の間隙が存在する。第１のバイア開口および第２のバイア開口が、各々、第２の絶縁層を通って第２の間隙内まで延出する。【選択図】  図１３
2007311797.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板と、
前記基板の第１の部分の上に形成した第１の導電性部材と、
前記基板の第２の部分の上に形成した第１の絶縁層と、
前記第１の絶縁層の上および前記第１の導電性部材の上に形成した導電性ナノチューブであって、前記導電性ナノチューブの下側と前記第１の導電性部材の上側との間に第１の間隙が存在するようになっており、前記導電性ナノチューブが活性化されて前記導電性ナノチューブが前記第１の導電性部材に電気的に接続するように構成されている、導電性ナノチューブと、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して形成された第２の導電性部材と、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して形成された第３の導電性部材と、
前記第２の導電性部材、前記第３の導電性部材、および前記導電性ナノチューブの上に形成された第２の絶縁層であって、前記導電性ナノチューブの上側と前記第２の絶縁層の第１の部分との間に第２の間隙が存在し、前記第２の絶縁層を通って前記第２の間隙内まで第１のバイア開口が延出し、前記第２の絶縁層を通って前記第２の間隙内まで第２のバイア開口が延出する、第２の絶縁層と、
前記第２の層、前記第１のバイア開口、および前記第２のバイア開口の上に形成された第３の絶縁層と、
を含む、半導体デバイス。
【請求項２】
前記第２の絶縁層の一部と前記第３の絶縁層の一部との間に形成された第４の絶縁層を更に含む、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のバイア開口が更に前記第４の絶縁層を通って延出し、前記第２のバイア開口が更に前記第４の絶縁層を通って延出する、請求項２に記載の半導体デバイス。
【請求項４】
前記第４の絶縁層が窒化シリコンを含む、請求項２に記載の半導体デバイス。
【請求項５】
前記第４の絶縁層が前記第１のバイア開口の上および前記第２のバイア開口の上に延出しない、請求項２に記載の半導体デバイス。
【請求項６】
前記基板、前記第１の絶縁層、前記第２の絶縁層、および前記第３の絶縁層の各々が二酸化シリコンを含む、請求項１に記載の半導体デバイス。
【請求項７】
前記導電性ナノチューブが、前記第１の導電性部材、前記第１の絶縁層、および前記第２の絶縁層によって形成された空隙内に密閉されている、請求項１に記載の半導体デバイス。
【請求項８】
前記第２の絶縁層が少なくとも約５０ｎｍの厚さを含む、請求項１に記載の半導体デバイス。
【請求項９】
前記導電性ナノチューブ、前記第１の導電性部材、前記第２の導電性部材、および前記第３の導電性部材が組み合わさって不揮発性メモリ・デバイスを形成する、請求項１に記載の半導体デバイス。
【請求項１０】
前記導電性ナノチューブがカーボン・ナノチューブを含む、請求項１に記載の半導体デバイス。
【請求項１１】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の第１の部分の上に構造を形成するステップであって、前記構造が第１の導電性部材の上に形成された第１のマンドレル材料層を含む、前記構造を形成するステップと、
前記基板の第２の部分の上に第１の絶縁層を形成するステップと、
前記第１の絶縁層の上および前記第１のマンドレル材料層の上に導電性ナノチューブを形成するステップと、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して、第２の導電性部材、第３の導電性部材、およびマンドレル構造を形成するステップであって、前記第２の導電性部材が前記第３の導電性部材とは対向する位置で前記導電性ナノチューブに電気的に接触し、前記第２の導電性部材、前記第３の導電性部材、および前記マンドレル構造の各々が前記マンドレル材料から形成される、ステップと、
前記第２の導電性部材、前記第３の導電性部材、前記マンドレル構造、および前記導電性ナノチューブの上に第２の絶縁層を形成するステップと、
前記第２の絶縁層を通って前記マンドレル構造の上に延出する第１のバイア開口および第２のバイア開口を形成する、ステップと、
前記導電性ナノチューブの下側と前記第１の導電性部材の上側との間に第１の間隙が存在し、前記導電性ナノチューブの上側と前記第２の絶縁層の第１の部分との間に第２の間隙が存在するように、前記マンドレル構造および前記第１のマンドレル材料層を除去するステップであって、前記第１のバイア開口が前記第２の間隙内まで延出し、前記第２のバイア開口が前記第２の間隙内まで延出する、ステップと、
前記第２の層、前記第１のバイア開口、および前記第２のバイア開口の上に第３の絶縁層を形成するステップと、
を含む、方法。
【請求項１２】
前記第２の絶縁層の一部の上に第４の絶縁層を形成するステップを更に含み、前記第４の絶縁層が前記第３の絶縁層を形成する前に形成され、前記第４の絶縁層が前記第３の絶縁層の一部と前記第２の絶縁層の前記一部との間に存在する、請求項１１に記載の方法。
【請求項１３】
前記第１のバイア開口および前記第２のバイア開口を形成するステップが、前記第１のバイア開口および前記第２のバイア開口を前記第４の絶縁層を通って延出させるステップを更に含む、請求項１２に記載の方法。
【請求項１４】
前記第４の絶縁層が前記第１のバイア開口の上および前記第２のバイア開口の上に延出しない、請求項１２に記載の方法。
【請求項１５】
前記第２の導電性部材、前記第３の導電性部材、および前記マンドレル構造を形成する前記ステップが、ダマシン・プロセスの使用を含む、請求項１１に記載の方法。
【請求項１６】
前記マンドレル構造および前記第１のマンドレル材料層を除去する前記ステップの結果、前記第１の導電性部材、前記第１の絶縁層、および前記第２の絶縁層によって形成された空隙内に前記導電性ナノチューブが密閉される、請求項１１に記載の方法。
【請求項１７】
前記マンドレル構造および前記第１のマンドレル材料層を除去する前記ステップが、前記第１のバイア開口および前記第２のバイア開口を介して適用されるウェット・エッチング・プロセスの使用を含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、密閉ナノチューブ構造を含む半導体デバイスに関する。
【背景技術】
【０００２】
電気的構造上に形成されるデバイスは、通常、このデバイスに動作不良を引き起こす恐れのある外部要素から保護されていない。このため、電気的構造上に形成されたデバイスを外部要素から保護するための構造およびそれに関連する方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この発明の目的は、電気的構造上に形成されたデバイスを外部要素から保護するための構造およびそれに関連する方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、半導体デバイスを提供する。これは、
基板と、
前記基板の第１の部分の上に形成した第１の導電性部材と、
前記基板の第２の部分の上に形成した第１の絶縁層と、
前記第１の絶縁層の上および前記第１の導電性部材の上に形成した導電性ナノチューブであって、前記導電性ナノチューブの下側と前記第１の導電性部材の上側との間に第１の間隙が存在するようになっており、前記導電性ナノチューブが活性化されて前記導電性ナノチューブが前記第１の導電性部材に電気的に接続するように構成されている、導電性ナノチューブと、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して形成された第２の導電性部材と、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して形成された第３の導電性部材と、
前記第２の導電性部材、前記第３の導電性部材、および前記導電性ナノチューブの上に形成された第２の絶縁層であって、前記導電性ナノチューブの上側と前記第２の絶縁層の第１の部分との間に第２の間隙が存在し、前記第２の絶縁層を通って前記第２の間隙内まで第１のバイア開口が延出し、前記第２の絶縁層を通って前記第２の間隙内まで第２のバイア開口が延出する、第２の絶縁層と、
前記第２の層、前記第１のバイア開口、および前記第２のバイア開口の上に形成された第３の絶縁層と、
を含む。
【０００５】
本発明は、半導体デバイスを形成するための方法を提供する。これは、
基板を設けるステップと、
前記基板の第１の部分の上に構造を形成するステップであって、前記構造が第１の導電性部材の上に形成された第１のマンドレル材料層を含む、ステップと、
前記基板の第２の部分の上に第１の絶縁層を形成するステップと、
前記第１の絶縁層の上および前記第１のマンドレル材料層の上に導電性ナノチューブを形成するステップと、
前記第１の絶縁層の上に、前記導電性ナノチューブに電気的に接触して、第２の導電性部材、第３の導電性部材、およびマンドレル構造を形成するステップであって、前記第２の導電性部材が前記第３の導電性部材とは対向する位置で前記導電性ナノチューブに電気的に接触し、前記第２の導電性部材、前記第３の導電性部材、および前記マンドレル構造の各々が前記マンドレル材料から形成される、ステップと、
前記第２の導電性部材、前記第３の導電性部材、前記マンドレル構造、および前記導電性ナノチューブの上に第２の絶縁層を形成するステップと、
前記第２の絶縁層を通って前記マンドレル構造の上に延出する第１のバイア開口および第２のバイア開口を形成する、ステップと、
前記導電性ナノチューブの下側と前記第１の導電性部材の上側との間に第１の間隙が存在し、前記導電性ナノチューブの上側と前記第２の絶縁層の第１の部分との間に第２の間隙が存在するように、前記マンドレル構造および前記第１のマンドレル材料層を除去するステップであって、前記第１のバイア開口が前記第２の間隙内まで延出し、前記第２のバイア開口が前記第２の間隙内まで延出する、ステップと、
前記第２の層、前記第１のバイア開口、および前記第２のバイア開口の上に第３の絶縁層を形成するステップと、
を含む。
【０００６】
本発明は、電気的構造上に形成されたデバイスを外部要素から保護するための構造およびそれに関連する方法を提供するという利点がある。
【発明を実施するための最良の形態】
【０００７】
図１から図１２は、本発明の実施形態に従った、半導体構造２の製造プロセスにおける段階を例示し詳細に表している。図１から図１２に示す半導体構造２は断面図である。図１から図１２に関連付けて説明する製造プロセスは、半導体構造２内に密閉ナノチューブ構造４０を含む不揮発性電気／機械メモリ構造（例えばナノチューブ・ランダム・アクセス・メモリ（ＮＲＡＭ）構造）の形成を例示している（図１２の完成した半導体構造２を参照）。
【０００８】
図１では、本発明の実施形態に従った、製造プロセスのための半導体構造２が提供されている。半導体構造２は、基板５を含み、この基板５の上に形成された第１の電極層７、第１の電極層７の上に形成された第２の電極層９、第２の電極層９の上に形成されたマンドレル層１１、マンドレル層１１の上に形成されたフォトレジスト層１４も含む。基板５は、当業者に既知の半導体デバイスを絶縁するために用いるいずれかのタイプの誘電材料を含むことができ、とりわけ、二酸化シリコン基板、フッ素化二酸化シリコン基板、シリコン・ガラス基板等を含む。第１の電極層７は、当業者に既知のいずれかのタイプの電極材料を含むことができ、とりわけチタン等を含む。第２の電極層９は、当業者に既知のいずれかのタイプの電極材料を含むことができ、とりわけ、Ｐｄ、Ｃｒ、Ｔｉ等を含む。マンドレル層１１は、とりわけ、Ａｌ、Ｗ、Ｇｅ、ポリイミド、Ｓｉ等を含むことができる。第１の電極層７、第２の電極層９、およびマンドレル層１１の各々は、とりわけ、物理気相付着（ＰＶＤ）プロセス、化学気相付着（ＣＶＤ）プロセス、スピン・オン堆積プロセス等を含むいずれかの堆積プロセスによって形成することができる。
【０００９】
図２は、本発明に実施形態に従った、電極構造１５を形成した後の図１の半導体構造２を示す。電極構造１５は、約１６０ｎｍから約６５０ｎｍまでの範囲から選択可能な厚さＴ１を備えることができる。電極構造１５は、第１の電極層７、第２の電極層９、およびマンドレル層１１の一部を含み、これらは、標準的なフォトレジスト・プロセスを用いてフォトリソグラフィによってパターンを生成し、標準的なフッ素含有反応性イオン・エッチング（ＲＩＥ）化学成分を用いたＲＩＥプロセスによって、そのパターンを第１の電極層７、第２の電極層９、およびマンドレル層１１に転写した後に残っているものである。第１の電極層７、第２の電極層９、およびマンドレル層１１の一部は、当業者に既知の標準的な技法を用いて剥ぎ取る（すなわち電極構造１５を生成する）。
【００１０】
図３は、本発明の実施形態に従った、基板５の上に誘電層１７を形成した（すなわち堆積した）後の図２の半導体構造２を示す。誘電層１７は、電極構造１５の厚さＴ１よりも大きいかまたはこれに等しい厚さＴ２に堆積することができる。誘電層１７は、とりわけ、ＣＶＤプロセスを含むいずれかのプロセスによって堆積することができる。誘電層１７は、とりわけ、マンドレル層１１上で停止する化学機械研磨（ＣＭＰ）プロセスを用いて平坦化することができる。誘電層１７は、とりわけ、二酸化シリコン、ＦＳＧ、ＳｉＣＯＨ、ポリマ材料等を含むことができる。
【００１１】
図４は、本発明の実施形態に従った、誘電層１７および電極構造１５の上にナノチューブ構造２０を堆積した（およびパターニングした）後の図３の半導体構造２を示す。ナノチューブ構造２０は、とりわけスピン・オン堆積プロセスを用いて堆積し、リソグラフィおよびＲＩＥ（例えばＯ2ベースのプラズマ）プロセスを用いてパターニングすることができる。ナノチューブ構造２０は、とりわけカーボン・ナノチューブ構造とすることができる。
【００１２】
図５は、本発明の実施形態に従った、ナノチューブ構造２０の一部の上にレジスト層２２を堆積した（およびパターニングした）後の図４の半導体構造２を示す。レジスト層２２は、約２００ｎｍの厚さＴ３に堆積することができる。レジスト層２２は、とりわけ、リソグラフィ・プロセス、ドライ・エッチングまたはウェット・エッチングを伴うリソグラフィ等を用いてパターニングすることができる。代替案として、レジスト層２２は、とりわけ、ポリイミド材料、ポリマ誘電材料、水素シルセスキオキサン（ＨＳＱ：hydrogen silsesquioxane）、メチルシルセキオキサン（ＭＳＱ）等を含むスピン・オン誘電層とすることができる。
【００１３】
図６は、本発明の実施形態に従った、ナノチューブ構造２０および誘電層１７の上にマンドレル層２７を堆積した後の図５の半導体構造２を示す。マンドレル層２７は、上部マンドレル２７ｂ、電極構造２７ａ、および電極構造２７ｃを含む。マンドレル層２７は、とりわけ、アルミニウム、タングステン等を含むことができる。マンドレル層２７は、約２００ｎｍよりも大きいかまたはこれに等しい厚さＴ４を備えることができる（すなわち、少なくともレジスト層２２の厚さＴ３と同じ）。マンドレル層２７は、ＣＭＰプロセスによってパターニングする（すなわち、上部マンドレル２７ｂ、電極構造２７ａ、および電極構造２７ｃを形成する）ことができる。
【００１４】
図７は、本発明の実施形態に従った、レジスト層２２を剥ぎ取って、上部マンドレル２７ｂ、電極構造２７ａ、電極構造２７ｃ、およびナノチューブ構造２０の上に誘電層３０を堆積した後の図６の半導体構造２を示す。誘電層３０は、約５００ｎｍの厚さＴ５を備えることができる。誘電層３０は、とりわけ二酸化シリコン等を含むことができる。誘電層３０は、ＣＶＤプロセスを用いて堆積し、ＣＭＰプロセスを用いて平坦化することができる。
【００１５】
図８は、本発明の実施形態に従った、電極構造２７ｃの上に銅バイア相互接続構造３２ａおよび銅ワイヤ３２ｂを形成した後の図７の半導体構造２を示す。銅バイア相互接続構造３２ａは、電極構造２７ｃを銅ワイヤ３２ｂに電気的に接続する。銅バイア相互接続構造３２ａおよび銅ワイヤ３２ｂは、とりわけデュアル・ダマシン・プロセスを含む当業者に既知のいずれかの技法を用いて形成することができる。
【００１６】
図９は、本発明の実施形態に従った、誘電層３０および同バイア相互接続構造３２ａの上に誘電層３７を堆積し、マンドレル除去バイア開口３５ａおよび３５ｂを形成した後の、図８の半導体構造２を示す。誘電層３７は、とりわけ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＣＯＮ等を含むことができる。誘電層３７は、ＣＶＤプロセスによって堆積し、約５０ｎｍの厚さＴ６を備えることができる。マンドレル除去バイア開口３５ａおよび３５ｂは、リソグラフィ・プロセスおよびＲＩＥプロセスを用いて形成することができる。
【００１７】
図１０は、本発明の実施形態に従った、上部マンドレル２７ｂおよびマンドレル層１１を除去した後の図９の半導体構造２を示す。上部マンドレル２７ｂおよびマンドレル層１１は、マンドレル除去バイア開口３５ａおよび３５ｂを介して適用したウェット・エッチング・プロセスを用いて除去することができる。ウェット・エッチング・プロセスは、とりわけ、塩酸ウェット・エッチング・プロセス、過酸化水素ウェット・エッチング・プロセス等を含むいずれかのタイプのウェット・エッチング・プロセスを含むことができる。除去された上部マンドレル２７ｂは、ナノチューブ構造２０の上面２０ａと誘電層３０の下面３０ａとの間に間隙Ｇ１を生成する。除去されたマンドレル層１１は、ナノチューブ構造２０の下面２０ｂと第２の電極層９の上面９ａとの間に間隙Ｇ２を生成する。マンドレル除去バイア開口３５ａおよび３５ｂは、誘電層３７、誘電層３０を介して、間隙Ｇ１内まで延出する。マンドレル除去バイア開口３５ａおよび３５ｂは、ナノチューブ２０の直接上には位置しないことに留意すべきである（図２６および図２７の上面図の半導体構造２を参照）。
【００１８】
図１１は、本発明の実施形態に従った、誘電層３７およびマンドレル除去バイア開口３５ａおよび３５ｂの上に誘電層４２を堆積した後の図１０の半導体構造２を示す。誘電層４２は、約５０ｎｍの厚さＴ７を含む二酸化シリコンを含むことができる。誘電層４２は、非コンフォーマル（non-conformal）ＣＶＤプロセスを用いて堆積することができる。誘電層４２は、マンドレル除去バイア開口３５ａおよび３５ｂ、間隙Ｇ１、および間隙Ｇ２のための気密封止を与え、これによって、半導体構造２内に、密閉型（encapsulated）（すなわち、バイア開口３５ａ、３５ｂ、間隙Ｇ１、および間隙Ｇ２を含む空隙内に）ナノチューブ構造４０を生成する。密閉ナノチューブ構造４０は、このナノチューブ構造４０に損傷を与える恐れのあるいずれの外部（すなわち半導体デバイス２の外部）粒子または水分からも保護されている。
【００１９】
図１２は、本発明の実施形態に従った、誘電層４２内に、銅バイア相互接続構造３２ｃ、銅ワイヤ３２ｄ、および銅ワイヤ４７を形成し、誘電層４２上に誘電層４５を形成した後の、図１１の半導体構造２を示す。図１２の半導体構造２は、密閉ナノチューブ構造４０を含む不揮発性電気／機械メモリ構造（例えばナノチューブ・ランダム・アクセス・メモリ（ＮＲＡＭ）構造）の一部を表す。１つのＮＲＡＭ構造には、ナノチューブ構造（例えばナノチューブ構造４０を参照）のアレイが含まれる。各ナノチューブ構造は、２つの電極構造（例えば電極構造２７ａおよび２７ｃを参照）に電気的に接続され、間隙（例えば間隙Ｇ２を参照）の上に延在するか、またはコンタクト電極構造（例えば電極構造９を参照）の上にある。コンタクト電極構造は、印加された電圧を含む。２つの電極構造（例えば電極構造２７ａおよび２７ｃを参照）に電界（例えば電圧）が印加されていない場合、ナノチューブ構造は活性化されず、従って図１２に示すようにまっすぐのままである。図１２に示すようにまっすぐのままのナノチューブ構造は、コンタクト電極構造（例えば電極構造９を参照）に電気的に接触せず、従って、論理０またはオフ状態がＮＲＡＭに表される。２つの電極構造（例えば電極構造２７ａおよび２７ｃを参照）に電界（例えば電圧）が印加されると、ナノチューブ構造は活性化されて、方向５０に曲がり（例えば図１３を参照）、この結果、ナノチューブ構造とコンタクト電極構造（例えば電極構造９）との間に電気的接続が生じ、従って、ＮＲＡＭに論理１またはオン状態が表され、２つの電極構造から電界が取り除かれる。２つの電極構造に再び電界（例えば電圧）が印加されるまで、ナノチューブ構造は曲がったままであり、コンタクト電極構造（例えば電極構造９を参照）に接続されたままである。上述のプロセスは、ランダム・アクセス・メモリ（ＮＲＡＭ）構造の動作を表す。
【００２０】
図１３は、本発明の実施形態に従った、電極構造２７ａおよび２７ｃに電界（例えば電圧）を印加した後の図１２の半導体構造２を示す。図１３において、ナノチューブ構造２０は活性化されて方向５０に曲がり、この結果、ナノチューブ構造と電極構造９との間に電気的接続が生じる。ナノチューブ構造と電極構造９との間の電気的接続は、ＮＲＡＭにおいて論理１を表す。
【００２１】
図１４から図２５は、本発明の実施形態に従った図１から図１２の製造プロセスの代替的な製造プロセスを示す。図１４から図２５は、半導体構造２ａの製造プロセスにおける段階を詳しく示す。図１４から図２５における半導体構造２は、断面図である。図１４から図２０の製造プロセスは、図１から図９に関して記載したものと同じ製造プロセスである。
【００２２】
図２１は、本発明の実施形態に従った、電極構造２７ｃの上に銅バイア相互接続構造３２および銅ワイヤ３２ｂを形成し、上部マンドレル２７ｂの上に導電性バイア５４ａおよび５４ｂを形成した後の、図２０の半導体構造２ａを示す。銅バイア相互接続構造３２ａは、電極構造２７ｃを銅ワイヤ３２ｂに電気的に接続する。銅バイア相互接続構造３２ａ、銅ワイヤ３２ｂ、および導電性バイア５４ａおよび５４ｂは、とりわけダマシン・プロセスを含む当業者に公知のいずれかの技法を用いて形成することができる。
【００２３】
図２２は、本発明の実施形態に従った、誘電層３０の上に誘電層３７を堆積し、誘電層３７の一部の上にフォトレジスト層５８を形成した後の図２１の半導体構造２ａを示す。誘電層３７は、とりわけ窒化シリコンを含むことができる。誘電層３７は、ＣＶＤプロセスによって堆積し、約５０ｎｍの厚さＴ６を備えることができる。
【００２４】
図２３は、本発明の実施形態に従った、マンドレル除去バイア開口３５ａおよび３５ｂを形成し、誘電層３７の一部を除去し、上部マンドレル２７ｂおよびマンドレル層１１を除去した後の、図２２の半導体構造２ａを示す。マンドレル除去バイア開口３５ａおよび３５ｂは、リソグラフィ・プロセスおよびＲＩＥプロセスを用いて形成することができる。上部マンドレル２７ｂおよびマンドレル層１１は、マンドレル除去バイア開口３５ａおよび３５ｂを介して適用したウェット・エッチング・プロセスを用いて除去することができる。ウェット・エッチング・プロセスは、とりわけ、塩酸ウェット・エッチング・プロセス、過酸化水素ウェット・エッチング・プロセス等を含むいずれかのタイプのウェット・エッチング・プロセスを含むことができる。除去された上部マンドレル２７ｂは、ナノチューブ構造２０の上面２０ａと誘電層３０の下面３０ａとの間に間隙Ｇ１を生成する。除去されたマンドレル層１１は、ナノチューブ構造２０の下面２０ｂと第２の電極層９の上面９ａとの間に間隙Ｇ２を生成する。マンドレル除去バイア開口３５ａおよび３５ｂは、誘電層３０を介して間隙Ｇ１内まで延出する。
【００２５】
図２４は、本発明の実施形態に従った、誘電層３７およびマンドレル除去バイア開口３５ａおよび３５ｂの残りの部分の上に誘電層４２を堆積した後の、図２３の半導体構造２ａを示す。誘電層４２は、約５０ｎｍの厚さＴ７を備えた二酸化シリコンを含むことができる。誘電層４２はＣＶＤプロセスを用いて堆積することができる。誘電層４２は、マンドレル除去バイア開口３５ａおよび３５ｂ、間隙Ｇ１、および間隙Ｇ２のための気密封止を与え、これによって、半導体構造２内に、密閉型（すなわち、バイア開口３５ａ、３５ｂ、間隙Ｇ１、および間隙Ｇ２を含む空隙内に）ナノチューブ構造４０を生成する。密閉ナノチューブ構造４０は、このナノチューブ構造４０に損傷を与える恐れのあるいずれの外部（すなわち半導体デバイス２の外部）粒子または水分からも保護されている。
【００２６】
図２５は、本発明の実施形態に従った、誘電層４２内に、銅バイア相互接続構造３２ｃ、銅ワイヤ３２ｄ、および銅ワイヤ４７を形成し、誘電層４２の上に誘電層４５を形成した後の、図２４の半導体構造２ａを示す。図２５の半導体構造２ａは、密閉ナノチューブ構造４０を含む不揮発性電気／機械メモリ構造（例えばナノチューブ・ランダム・アクセス・メモリ（ＮＲＡＭ）構造）の一部を表す。
【００２７】
図２６は、本発明の実施形態に従った図１０および図２３の半導体構造２の上面図を示す。図２６の半導体構造２の上面図は、ナノチューブ構造２０の直接上ではない位置にあるマンドレル除去バイア開口３５ａおよび３５ｂを示す。更に、図２６は、複数のナノチューブ構造２１ａから２１ｊおよび追加のマンドレル除去バイア開口３５ｃおよび３５ｄを示し、これらは、それぞれナノチューブ構造２０およびマンドレル除去バイア開口３５ａおよび３５ｂと同じ構造および形成方法を含む。間隙Ｇ１は、ナノチューブ構造２０および２１ａから２１ｊの各々の上面（例えばナノチューブ構造２０の上面２０ａ）と誘電層３０の下面３０ａとの間に位置する。
【００２８】
図２７は、本発明の実施形態に従った、図２６の上面図の代替的な上面図を示す。図２６とは異なり、図２７の半導体デバイスは、１つの間隙（すなわち図２６の間隙Ｇ１）の代わりに別個の間隙Ｇ１、Ｇ３、およびＧ４を含み、更に、追加のマンドレル除去バイア開口３５ｅおよび３５ｆを含む。
【００２９】
本発明の実施形態について例示の目的で説明してきたが、当業者には多くの変形および変更が明らかであろう。従って、特許請求の範囲は、本発明の真の精神および範囲内に該当する全てのそのような変形および変更を包含することを意図するものである。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に従った製造プロセスのために提供される半導体構造を示す。
【図２】本発明の実施形態に従った、電極構造を形成した後の図１の半導体構造を示す。
【図３】本発明の実施形態に従った、基板の上に誘電層を形成した（すなわち堆積した）後の図２の半導体構造を示す。
【図４】本発明の実施形態に従った、誘電層の上にナノチューブ構造を堆積した（およびパターニングした）後の図３の半導体構造を示す。
【図５】本発明の実施形態に従った、ナノチューブ構造の一部の上にレジスト層を堆積した（およびパターニングした）後の図４の半導体構造を示す。
【図６】本発明の実施形態に従った、ナノチューブ構造の上にマンドレル層を堆積した後の図５の半導体構造を示す。
【図７】本発明の実施形態に従った、レジスト層を剥ぎ取り誘電層を堆積した後の図６の半導体構造を示す。
【図８】本発明の実施形態に従った、銅バイア相互接続構造および銅ワイヤを形成した後の図７の半導体構造を示す。
【図９】本発明の実施形態に従った、誘電層を堆積した後の図８の半導体構造を示す。
【図１０】本発明の実施形態に従った、上部マンドレルおよびマンドレル層を除去した後の図９の半導体構造を示す。
【図１１】本発明の実施形態に従った、マンドレル除去バイア開口３５ａおよび３５ｂの上に誘電層を堆積した後の図１０の半導体構造を示す。
【図１２】本発明の実施形態に従った、銅バイア相互接続構造３２ｃ、銅ワイヤ３２ｄ、および銅ワイヤ４７を形成した後の図１１の半導体構造を示す。
【図１３】本発明の実施形態に従った、電極構造に電界を印加した後の図１２の半導体構造を示す。
【図１４】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図１５】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図１６】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図１７】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図１８】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図１９】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２０】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２１】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２２】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２３】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２４】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２５】本発明の実施形態に従った、図１から図１２の製造プロセスの代替的な製造プロセスを示す。
【図２６】本発明の実施形態に従った、図１０および図２３の半導体構造の上面図を示す。
【図２７】本発明の実施形態に従った、図２６の上面図の代替的な上面図を示す。
【符号の説明】
【００３１】
５   基板
９   第２の電極層
１７   誘電層
２０ ナノチューブ構造
２７ａ、２７ｃ 電極構造
３０ 誘電層
３５ａ、３５ｂ マンドレル除去バイア開口
３７ 誘電層
４２ 誘電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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