(57)【要約】【課題】ソフトウェア処理とハードウェア処理が並行で実行される統合動作において全体処理規模が最適化されるようなハードウェア部品の配置を自動的に行うことを可能とし、これによって設計効率を向上させること。【解決手段】共通のソフトウェア部品及びハードウェア部品を部品データベース５，６上に管理し、関連部品データ抽出部２で、設計データに応じて各部品の抽出を行い、処理時間演算部３で、並列実行されるソフトウェアの実行タイミングを評価することによってソフトウェアと一体化して使用されるハードウェア部品の並列実行の必要性を判定する、この結果に応じてシステムデータ合成部４で、最低限のハードウェア部品の構成を決定する。つまり、並行して実行するソフトウェア及びハードウェア処理のタイミングを評価して、並列実行不可能なハードウェア部品の最低限の使用個数を算出し、使用ハードウェア部の規模を最小限に抑える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ソフトウェア処理とハードウェア処理が並行で実行される統合動作によって、制御システムの設計データに応じたソフトウェア部品データ及びハードウェア部品データをデータベースから抽出し、設計データの処理レベル毎の処理に用いて当該制御システムの設計支援を行う制御システム設計支援装置において、
前記抽出されたソフトウェア部品データ及びハードウェア部品データの実行時間情報を基にハードウェア部品データの実行タイミングを求め、同一ハードウェア部品データの実行タイミングが重なる位置に、前記設計データの処理レベル毎に同一ハードウェア部品データを配置する手段を備えたことを特徴とする制御システム設計支援装置。
【請求項２】
前記手段は、前記設計データの処理を行う各処理レベルに優先順位を付け、各処理レベルの処理タイミングが重なった際に優先順位に応じて処理を優先的に実行するように制御することを特徴とする請求項１に記載の制御システム設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正確な定周期でデータ処理を実行するＵＰＳ(無停電電源装置)、電力補償装置、インバータ、サーボシステムなどの制御システムアプリケーションの設計支援を行う制御システム設計支援装置に関する。
【背景技術】
【０００２】
この種の従来の制御システム設計支援装置として、ソフトウェア部品ライブラリを用いた検索技術に関するものがある。例えば、特許文献１のドメイン指向部品管理方法に見られるように、アプリケーションにおいて使用されるソフトウェア部品又は複数のソフトウェア部品が組み合わされて使用されているブロックを効率良く検索する方法に関するものである。同様なものに特許文献２の設計支援装置があり、これも機構設計における部品データベースの管理・検索に関するものである。
【０００３】
これらの従来技術によれば、作業者が設計しようとする機能の要素を入力するだけで、参考となる設計情報を入手することができ、効率よく設計作業を行うことができるようになっている。
【特許文献１】特開平７−３６６８４号公報
【特許文献２】特開２０００−１７２７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１及び２においては、ソフトウェア部品や機構部品（ハードウェア部品とも称す）のみを対象としており、ソフトウェア部品であれば、リエントラント機能などのように１つの部品を同時に呼び出して使用できるように設計が可能となっている。しかし、ハードウェア部品ではそのようなことができないため、１つの部品（例えば、三角関数演算の部品など）が使用中であれば、次の演算要求はその処理が終了するまで待つように構成するか、同時に実行することが必要な数だけそのハードウェア機能を実装するなどを、設計者の判断で行うようになっている。
【０００５】
このように、ソフトウェア部品だけ、又は、ソフトウェア部品及びハードウェア部品を個別に管理するようになっているので、ソフトウェア処理とハードウェア処理が並行して実行される統合動作においては、制御システム設計者は、制御システムに求められる仕様に応じて、実現する機能をハードウェアとソフトウェアとに分割し、個別に再利用部品の選択及び設計を行う必要がある。
このため、制御システム設計においては全く人手による作業となり、使用される部品の検索を効率的に行うためにデータベースを用いるだけであり、トータル的に設計効率が悪いという問題がある。
【０００６】
本発明は、このような課題に鑑みてなされたものであり、ソフトウェア処理とハードウェア処理が並行で実行される統合動作において全体処理規模が最適化されるようなハードウェア部品の配置を自動的に行うことを可能とし、これによって設計効率を向上させることができる制御システム設計支援装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１による制御システム設計支援装置は、ソフトウェア処理とハードウェア処理が並行で実行される統合動作によって、制御システムの設計データに応じたソフトウェア部品データ及びハードウェア部品データをデータベースから抽出し、設計データの処理レベル毎の処理に用いて当該制御システムの設計支援を行う制御システム設計支援装置において、前記抽出されたソフトウェア部品データ及びハードウェア部品データの実行時間情報を基にハードウェア部品データの実行タイミングを求め、同一ハードウェア部品データの実行タイミングが重なる位置に、前記設計データの処理レベル毎に同一ハードウェア部品データを配置する手段を備えたことを特徴とする。
【０００８】
この構成によれば、従来のように複数の処理レベル専用に、同一ハードウェア部品データの実行タイミングが異なっていても必要なハードウェア部品データを用いていたので、重複してハードウェア部品を使用するためコストが掛っていた。しかし、本発明では同一ハードウェア部品データの実行タイミングが同じ場合にのみ、処理レベル毎に同一ハードウェア部品データを用いるので、従来に比べ重複するハードウェア部品データの数を削減することができ、これによってコスト低減を図ることができる。
【０００９】
また、本発明の請求項２による制御システム設計支援装置は、請求項１において、前記手段は、前記設計データの処理を行う各処理レベルに優先順位を付け、各処理レベルの処理タイミングが重なった際に優先順位に応じて処理を優先的に実行するように制御することを特徴とする。
この構成によれば、設計データの処理レベル毎の処理の競合を防止し、同一ハードウェア部品データの使用競合も極力避けることができる。
【発明の効果】
【００１０】
以上説明したように本発明によれば、ソフトウェア処理とハードウェア処理が並行で実行される統合動作において全体処理規模が最適化されるようなハードウェア部品の配置を自動的に行うことを可能とし、これによって設計効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の実施の形態に係る制御システム設計支援装置の構成を示す図である。
図１に示す制御システム設計支援装置１０は、図示せぬパーソナルコンピュータ等のコンピュータ上に構成され、ユーザＩ／Ｆ（インタフェース）部１と、関連部品データ抽出部２と、処理時間演算部３と、システムデータ合成部４と、ソフトウェア部品データベース５と、ハードウェア部品データベース６とを備えて構成されている。
【００１２】
ソフトウェア部品データベース５は、ＰＩ（比例・積分）演算などのような制御演算などを実行するソフトウェア部品のデータ（単に、ソフトウェア部品とも称す）などを記憶装置に格納して構成されている。
ハードウェア部品データベース６は、三角関数演算を含む座標変換などのハードウェア部品のデータ（ハードウェア部品データ）などを記憶装置に格納して構成されている。
【００１３】
ユーザＩ／Ｆ部１は、キーボードや画面入力装置、音声入力装置などであり、制御システムの設計者が、要求されている機能を達成するための制御系設計データ（設計データとも称す）を制御設計支援装置に入力する。この入力時、一連の処理を行う周期時間毎に処理の流れを記述する。例えば、１００μｓ毎、５００μｓ毎、１０ｍｓ毎に実行する一連の処理を個別に記述する。
【００１４】
関連部品データ抽出部２は、ユーザＩ／Ｆ部１から入力された設計データに応じて、ソフトウェア部品データベース５及びハードウェア部品データベース６から使用するソフトウェア部品データ及びハードウェア部品データを抽出する。
処理時間演算部３は、設計データ及び関連部品データ抽出部２で抽出された部品データの実行時間情報に応じてハードウェア部品及びソフトウェア部品の実行順序を周期時間毎に並べると共に、後述で詳細に説明する処理中の条件分岐、繰り返しを考慮した、処理フローダイヤグラムを作成する。その後、周期時間毎のダイヤグラム中のハードウェア部品の位置の関係を検査することにより、同時に実行することが必要なハードウェア部品の種別と同時実行数を算出する。
【００１５】
システムデータ合成部４は、関連部品データ抽出部２で抽出されたソフトウェア部品を、処理時間演算部３での指定による実行順序通りに関連付けられた形式で、ソフトウェアデータとして出力する。同時に、関連部品データ抽出部２で抽出されたハードウェア部品を、それぞれに必要な個数を含むハードウェアデータとして出力する。
ソフトウェアデータは、例えば、Ｃ言語のようなプログラム言語として構成され、その後、適当なコンパイラなどによって処理され、フラッシュメモリなどに書き込まれる。
【００１６】
ハードウェアデータは、例えば、Ｖｅｒｉｌｏｇ言語のようなハードウェア記述言語として構成され、ソフトウェア同様に適当なコンパイラなどによって処理され、後述する制御装置に実装されたＦＰＧＡ(Field Programmable Gate Array)などに書き込まれる。
このような構成の制御システム設計支援装置１０による制御システム設計支援の動作を、図２に示すフローチャートを参照して説明する。例えば、設計者が制御システム設計支援装置１０によって負荷装置の電流制御を行う制御システムを設計する際の支援を行なうものとする。
【００１７】
ステップＳ１において、設計者はユーザＩ／Ｆ部１から制御系の設計データを入力する。この設計データの入力形式の例を、図３のフローチャートを参照して説明する。
設計データの処理の優先順位が最も高く、実行周期が最も短い処理をＬ０処理とし、このＬ０処理よりも優先順位が１段低く、実行周期が次に短い処理をＬ１処理としている。従って図示はしないが、同様にＬ１処理よりも優先順位が１段低く、実行周期が次に短い処理をＬ２処理とし、以降同様にＬ３，Ｌ４処理，…とする。
【００１８】
Ｌ０処理では、例えばステップＳ１１〜Ｓ１７に示すように、例えば電流制御を行う場合、指示された電流値となるように印加電圧を調整することが行われる。即ち、Ｓ１１で電流値入力、Ｓ１２で指令値入力、Ｓ１３で誤差演算、Ｓ１４でＰＩ(Proportional Integral)演算、Ｓ１５で座標変換、Ｓ１６でフィルタ演算、Ｓ１７で電圧出力と順次実行された後、処理が終了する。
【００１９】
Ｌ１処理では、例えばステップＳ２１〜Ｓ２４に示すように、Ｓ２１で監視電圧値入力、Ｓ２２で制限値判別、Ｓ２３で正常値か否かを判定、この結果、正常値でなければＳ２４で異常通知信号が出力されて処理が終了、一方、正常値の場合はこの時点で処理終了となる。
このような各処理レベルの定周期処理が優先順位に従って実行される様子を図４に示す。但し、ｔ１〜ｔ１０に示す時刻は各処理の開始又は終了を示す。また、優先順位は、上述したようにＬ０、Ｌ１、Ｌ２レベルの順番となっている。
【００２０】
時刻ｔ３〜ｔ７で示すＬ１処理、又は時刻ｔ７〜ｔ１０で示すＬ２処理中に、時刻ｔ４又はｔ８で示すようにＬ０処理要求が発生すると、そのＬ１処理又はＬ２処理を中断して、Ｌ０処理の実行が開始される。その後、時刻ｔ４〜ｔ５又はｔ８〜ｔ９で示すＬ０処理が終了すると、時刻ｔ５〜ｔ７又は時刻ｔ９〜ｔ１０で示すようにＬ１処理又はＬ２処理が再開される。また、Ｌ２処理中に、時刻ｔ５〜ｔ７で示すようにＬ１処理要求が発生すると、その間、時刻ｔ６〜ｔ７で示すようにＬ２処理を中断（処理待ち）して、Ｌ１処理の実行が開始される。
【００２１】
次に、図２に示すステップＳ２において、関連部品データ抽出部２にて、上記のように入力された設計データに応じて、各部品データベース５，６から必要とされるハードウェア部品及びソフトウェア部品のデータが抽出される。
ステップＳ３において、処理時間演算部３で、上記で抽出された各部品データの実行時間データに応じてハードウェア部品及びソフトウェア部品の実行順序が周期時間毎に並べられると共に、処理中の条件分岐と繰り返しが考慮され、これら演算処理によって図５に示すような処理フローダイヤグラムが作成される。図５（ａ）はＬ０処理フローダイヤグラム、（ｂ）はＬ１処理フローダイヤグラムである。
【００２２】
つまり、処理時間演算部３によって、ユーザＩ／Ｆ部１から入力された設計データが、処理レベルＬ０，Ｌ１毎に部品データベース５，６内の部品実行時間データに基づいて、処理フローダイヤグラムに展開される。
図５の横線の長さは、構成されるソフトウェア部品及びハードウェア部品データの実行時間に基づいて決定される。
【００２３】
図５（ａ）のＬ０処理では、時刻ｔ１が実行開始点であり、その後、時刻ｔ２で処理中の条件が分岐され、この分岐経路の一方が更に時刻ｔ４で分岐され、この分岐経路の一方において時刻ｔ１０〜ｔ１１で特定のハードウェア部品が処理された後、時間ｔ１６で処理終了とされ、一方、時刻ｔ４での分岐経路の他方では時刻ｔ８で処理終了とされることが処理フローダイヤグラムに記述（展開）されている。
【００２４】
更に、Ｌ０処理では、時刻ｔ２の分岐経路の他方において時刻ｔ４〜ｔ６で特定のハードウェア部品が処理された後、時刻ｔ９で分岐され、この分岐経路の一方は時刻ｔ１２で処理終了とされ、他方は時刻ｔ１５で処理終了とされることが処理フローダイヤグラムに記述されている。
また、同一処理レベルであっても、上記のように途中処理が分岐して処理終了までの時間にバラツキが発生するが、各終了時間の差の最大値（ｍａｘ）、本例では時刻ｔ８〜ｔ１６間をＬ０処理時間の揺らぎとして算出する。
【００２５】
同様に、図５（ｂ）のＬ１処理では、時刻ｔ１が実行開始点であり、その後、時刻ｔ２で処理中の条件が分岐され、この分岐経路の一方が更に時刻ｔ４で分岐され、この分岐経路の一方において時刻ｔ１０〜ｔ１１で特定のハードウェア部品が処理された後、時間ｔ１６で処理終了とされ、一方、時刻ｔ４での分岐経路の他方では時刻ｔ７で処理終了とされることが処理フローダイヤグラムに記述されている。
【００２６】
更に、Ｌ１処理では、時刻ｔ２の分岐経路の他方において時刻ｔ３〜ｔ５で特定のハードウェア部品が処理された後、時刻ｔ９で分岐され、この分岐経路の一方は時刻ｔ１２で処理終了とされ、他方は更に時刻ｔ１３で分岐され、この分岐経路の一方は時刻ｔ１４で処理終了とされ、他方は時刻ｔ１７で処理終了とされることが処理フローダイヤグラムに記述されている。また、時刻ｔ７〜ｔ１７間をＬ１処理時間の揺らぎとして算出する。
【００２７】
このように設計データに応じて処理レベル毎の処理フローダイヤグラムが作成された後、図２のステップＳ４において、処理時間演算部３で、複数の処理レベルで使用されるハードウェア部品の個々について異レベル間での使用競合がないかどうかが、各処理フローダイヤグラムの実行タイミングが比較されながら確認される。
このハードウェア部品の使用競合の有無の確認処理を、図６を参照して説明する。
【００２８】
上記図５のように処理レベル毎に作成された処理フローダイヤグラムは、図６（ａ）にＬ０処理を代表して示すように、特定ハードウェア部品の実行ロケーションと処理時間揺らぎに注目して、図６（ｂ）に示すように、各処理レベルの処理要求タイミングを示す処理ラインチャートに変換する。この処理ラインチャートには、上位レベルの処理揺らぎも考慮して配置する。
【００２９】
この処理ラインチャートのように、Ｌ０処理とＬ１処理は時刻ｔ１で同時に処理を開始するが、優先順位に従って図６（ｃ）に示すように、Ｌ０処理のみが最初に処理を行う。この処理終了後にＬ１処理に移行するが、Ｌ０処理には時刻ｔ８〜ｔ１６間のＬ０処理時間の揺らぎがあるので、Ｌ１処理の実行開始は、そのＬ０処理時間の揺らぎの間となる。
【００３０】
この揺らぎのため、Ｌ１処理の１番目のハードウェア部品の処理を実行するための時間がＬ０処理時間の揺らぎ幅に対応した時刻ｔ１６−１〜ｔ１８で示す時間幅を持ち、この時間幅の何れかのタイミングで１番目のハードウェア部品の処理が実行される。同様に、２番目のハードウェア部品の処理を実行するための時間もＬ０処理時間の揺らぎ幅に対応した時刻ｔ２０〜ｔ２１で示す時間幅を持ち、この時間幅の何れかのタイミングで２番目のハードウェア部品の処理が実行される。
【００３１】
また、この時刻ｔ２０〜ｔ２１で示す２番目のハードウェア部品の使用中に、時刻ｔ２０−１〜ｔ２０−２で示す２順目のＬ０処理に起動要求が掛かると、ハードウェア部品の使用競合が発生することが分かる。
このため、図２のステップＳ５において、処理時間演算部３は、その使用競合に該当するハードウェア部品をＬ０処理及びＬ１処理それぞれに実装するようにシステムデータ合成部４に指示する。この指示を受けたシステムデータ合成部４は、競合する処理タイミング部分に、Ｌ０処理及びＬ１処理の各処理レベル毎にハードウェア部品を実装する。一方、システムデータ合成部４は、タイミング的に競合がなければ各処理レベルで共通のハードウェア部品を実装する。
【００３２】
このように本実施の形態の制御システム設計支援装置１０によれば、共通のソフトウェア部品及びハードウェア部品を、部品データベース５，６上に管理し、アプリケーション仕様（設計データ）に応じて部品の抽出及び自動設計を行う場合に、並列実行されるソフトウェアの実行タイミングを評価することによってソフトウェアと一体化して使用されるハードウェア部品の並列実行の必要性を判定し、最低限のハードウェア部品の構成を自動で決定することができる。
【００３３】
つまり、並行して実行するソフトウェア及びハードウェア処理のタイミングを当該システムにより評価することによって、並列実行することのできないハードウェア部品の最低限の使用個数を算出し、これによって、使用されるハードウェア部の規模を最小限に抑えることができる。従って、低コストでハードウェア部品の配置を自動的に行うことができる。
【００３４】
従来は、ハードウェア処理もソフトウェア処理同様にＬ０〜Ｌ２などの各処理レベルで同時に実行可能なように設計されていたので、同一機能のソフトウェア処理やハードウェア処理が複数の処理レベルで用いられるのであれば、図７に示すように、各Ｌ０処理及びＬ１処理レベル専用に、同一機能のハードウェア部品＃１１が割り当てられていたので、重複してハードウェア部品を使用するためコストが掛っていた。
【００３５】
図７には、優先順位の低いＬ１処理において、Ｌ１ハードウェア部品＃１１実行中、上位レベルのＬ０処理に起動要求が掛かった状態を示している。この場合、Ｌ０処理においてＬ１処理内のＬ１ハードウェア部品＃１１と同じ機能であるＬ０ハードウェア部品＃１１を使用しているとすると、この部品＃１１の使用の競合が発生する。
そこで、その競合を防止するために、競合の発生する部品＃１１を先に使われている場合には、Ｌ１処理のように後の処理が待たされるように排他的処理等の様に設計するか、処理レベル毎に別個のハードウェア部品の割付を行い、競合が発生しないようにする、などの設計が行われていた。このため、従来は、制御システム設計においては全く人手による作業となり、使用される部品の検索を効率的に行うためにデータベースを用いるだけであり、トータル的に設計効率が悪くなっていた。
【００３６】
しかし、本実施の形態では、ソフトウェア処理とハードウェア処理が並行で実行される統合動作において全体処理規模が最適化されるようなハードウェア部品の配置を自動的に行うことを可能とし、これによって設計効率を向上させることができる。
次に、このような制御システム設計支援装置１０の設計支援による制御システムの一例を図８〜図１１に示し、その説明を行う。
【００３７】
図８は、１台の上位監視制御装置８１と複数の電力変換装置８２とが、伝送路８３を介して接続され、更に各電力変換装置８２が大容量のモータ等の駆動負荷装置（又は電力系統）８４を制御するように接続された電力変換システムの構成を示す。
この構成において、各電力変換装置８２が設計支援対象の制御システムであり、本制御システム設計支援装置１０によって自動的に設計される。
【００３８】
上位監視制御装置８１は、電力変換装置８２に対して速度や電圧などの指令を与える。電力変換装置８２の出力である電圧又は電流は、駆動負荷装置８４へ供給される。上位監視制御装置８１は、電力変換装置８２ヘユーザからの運転開始、運転停止などの指令を与えると共に、システム運転中においては電力変換装置８２の状態を監視し、ユーザヘの表示などを行う。
【００３９】
図９は、電力変換装置８２の構成図である。上位１／Ｆ部９１は、上位監視制御装置８１との間で伝送路８３を介したデータの送受信を行う。変換器制御部９２は、送られた上位監視制御装置８１からの指令に基づきスイッチング素子で構成される変換器主回路部９３に対してオン／オフ信号を出力する。変換器主回路部９３は、変換器制御９２からのオン／オフ信号によりスイッチング素子ヘゲート指令を供給する。その時、スイッチング素子の特性に従ってオン時間に一定の遅延を付加し、オン時間が設定された最小時間より小さくならないようにする等、素子の動作保護を行う。
【００４０】
図１０は、変換器制御部９２の構成図である。ＣＰＵ１０１は、変換器制御部９２全体の動作を制御するものである。ＦＰＧＡｌ０２は、ハードウェア部品データにより特定の論理動作を実行するものであり、ハードウェア記述言語で記述された入出力処理を行う。通信コントローラ１０３は、上位監視制御装置８１との通信を行うものである。ＲＡＭ１０４は、ＣＰＵ１０１が動作する場合に必要なデータを保持するものである。ＲＯＭ１０５は、ＣＰＵ１０１が動作するプログラムが書き込まれる。ソフトウェア部品より構成されたシステム動作の記述されたプログラムがここに実装される。ＡＩＯ１０６は、アナログ入出力部であり、変換器制御動作において必要なアナログ値の入出力を行う。ＤＩＯ１０７は、デジタル入出力部であり、同様に、変換器制御において必要なデジタル値の入出力を行う。
【００４１】
図１１は、変換器主回路部９３の構成図である。この例では３相のモータ駆動回路を示している。交流電源を直流に変換するダイオード整流器１１１、インダクタ１１２、コンデンサ１１３、直流をスイッチングするＩＧＢＴ素子よりなるインバータ主回路１１４より構成されている。ＩＧＢＴ素子のスイッチングを制御するゲート信号は変換器制御部９２より供給される。インバータ主回路１ユ４により任意の電圧又は電流波形が出力される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る装置を用いた制御システム設計支援装置の構成を示す図である。
【図２】本実施の形態の制御システム設計支援装置による制御システム設計支援の動作を説明するためのフローチャートである。
【図３】本実施の形態の制御システム設計支援装置のユーザＩ／Ｆ部から入力される制御系の設計データの入力形式の例を示すフローチャートである。
【図４】上記設計データの処理レベルの優先順位を説明するためのタイミングチャートである。
【図５】本実施の形態の制御システム設計支援装置の処理時間演算部で処理レベル毎に作成される処理フローダイヤグラムを示す図である。
【図６】本実施の形態の制御システム設計支援装置の処理時間演算部で実行されるハードウェア部品の使用競合の有無の確認処理を説明するための図である。
【図７】従来の制御システム設計支援でハードウェア部品が各処理レベルに重複して割り当てられる様子を示す図である。
【図８】本実施の形態の制御システム設計支援装置の設計支援対象である電力変換システムの構成を示すブロック図である。
【図９】上記電力変換システムにおける電力変換装置の構成図である。
【図１０】上記電力変換装置における変換器制御部の構成図である。
【図１１】上記電力変換装置における変換器主回路部の構成図である。
【符号の説明】
【００４３】
１  ユーザＩ／Ｆ部
２  関連部品データ抽出部
３  処理時間演算部
４  システムデータ合成部
５  ソフトウェア部品データベース
６  ハードウェア部品データベース
１０  制御システム設計支援装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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