(57)【要約】【課題】チップ間配線が行なわれている信号端子の端子特性検査を行なう際、外部端子に接続された信号端子を介して他の信号端子を検査する場合でも、正確に検査ができる半導体集積回路を提供する。【解決手段】半導体チップ２において、プローブ端子である信号端子４ａはチップ内部でＮＡＮＤゲート１７の一方の入力端子に接続される。ＣＰＵがＮＡＮＤゲート１７を制御するためのデータを制御レジスタに書き込むと、制御レジスタからこのデータに対応した制御信号が出力されてＮＡＮＤゲート１７の他方の入力端子に与えられる。この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給される。【選択図】図１
2007163454.tif 000002
【特許請求の範囲】
【請求項１】
パッケージの内部に複数の半導体チップを備えて構成される半導体集積回路において、
任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子の検査を行なう対象となる側を検査対象チップとし、
前記検査対象チップは、
少なくとも１つの端子が外部端子に接続されているプローブ端子であり、
前記プローブ端子及び前記プローブ端子以外の信号端子である非プローブ端子とチップ内部の共通線とを夫々断続するための複数のスイッチ手段と、
前記プローブ端子を介して当該端子に対応する入力回路に与えられる検査信号を遮断可能な検査信号遮断手段とを備えることを特徴とする半導体集積回路。
【請求項２】
前記検査対象チップは、前記共通線に所定の電位を付与するための所定電位付与手段を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記検査対象チップは、前記非プローブ端子に、他のチップより与えられる信号を遮断可能な外部信号遮断手段を備えることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記検査対象チップは、
自身の内部に供給するクロック信号を生成する発振回路と、
外部端子に接続され、検査用クロック信号を外部より供給するための外部クロック端子と、
この外部クロック端子と前記発振回路の出力との何れか一方を選択して、自身の内部にクロック信号を供給する選択回路とを備え、
前記選択回路は、前記信号端子の検査時には初期状態で前記外部クロック端子側を選択し、非検査時には前記発振回路側を選択するように構成されることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。
【請求項５】
前記選択回路は、前記信号端子の検査時においては、前記外部クロック端子と前記発振回路との選択を切換え可能となるように構成されていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記外部クロック端子は、前記検査対象チップ以外の半導体チップの信号端子にも接続されていることを特徴とする請求項４又は５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージの内部に複数の半導体チップを備えて構成される半導体集積回路において、半導体チップの信号端子の特性検査を行なうものに関する。
【背景技術】
【０００２】
複数の半導体チップを１つのパッケージに収納するマルチチップパッケージ（Ｍｕｌｔｉ−ｃｈｉｐ  ｐａｃｋａｇｅ，以下、ＭＣＰと称す）は、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させたりすることができるなどのメリットがある。また、ＩＣでは、パッケージの外部に露出される信号端子の数がパッケージサイズによって制限される。即ち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
【０００３】
そして、このような半導体集積回路は、一般に多機能となるので信号端子数も多くなる傾向にあるため配置可能な端子数の制限が問題になり易く、複数のチップ間で伝送される信号については、双方の信号端子をパッケージ内部で接続するチップ間配線を行なっている。ところが、チップ間配線が行われているパッド（信号端子）についてはパッケージ状態（ＭＣＰ状態）での電気的特性の検査が行ない難くなることから、それらの検査を行なうには、特殊な構成を設けて対応する必要がある。
【０００４】
上記のように、チップ間配線が行われている信号端子について検査を行なうための技術として、例えば、特許文献１に開示されている半導体装置がある。この半導体装置は、図４に示すように、外部端子に接続されているプローブ端子Ｐ０及び外部端子に接続されていない複数の非プローブ端子Ｐ１，Ｐ２・・・からなる信号端子と、共通線Ｌ０との間に夫々スイッチ部ＳＷ０，ＳＷ１，ＳＷ２・・・を備え、導通させるスイッチ部の組み合わせにより複数の非プローブ端子のうちから測定対象端子を任意に選択できるように構成されている。
【０００５】
そして、例えば、非プローブ端子Ｐ１を検査する場合には、この端子Ｐ１及びプローブ端子Ｐ０に対応するスイッチ部ＳＷ１及びＳＷ０を導通させて両端子を接続し、プローブ端子Ｐ０を介して非プローブ端子Ｐ１の特性検査を行なうようにしている。
【特許文献１】特開２００４−２８７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
即ち、上記の構成は、プローブ端子Ｐ０を介して試験信号を共通に入出力する入出力圧縮試験に対応しており、非プローブ端子Ｐ１，Ｐ２・・・の何れかに入力される信号はプローブ端子Ｐ０へも共通に入力されることになる。従って、例えば、非プローブ端子Ｐ１について検査を行なう場合に、設定されている入力電圧範囲がプローブ端子Ｐ０と異なったり、非プローブ端子Ｐ１がアナログ入力であればプローブ端子Ｐ０への入力レベルが中間電位となる場合が想定される。すると、プローブ端子Ｐ０に接続されている入力バッファＩ０において貫通電流が発生し、長期信頼性上の問題や非プローブ端子Ｐ１の検査が正確にできないという問題が考えられる。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、チップ間配線が行なわれている信号端子の特性検査を行なう際、外部端子に接続された信号端子を介して他の信号端子を検査する場合でも、長期信頼性を低下させることなく、正確に検査ができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の半導体集積回路によれば、外部端子に接続されている１つのプローブ端子を介してチップ間配線が行なわれている非プローブ端子の端子特性検査を行なう場合、スイッチ手段により、前記プローブ端子と前記非プローブ端子とをチップ内部の共通線を介して接続する。この時、プローブ端子に対応する入力回路に与えられる信号は、検査信号遮断手段によって遮断することができる。このように構成すれば、プローブ端子と非プローブ端子との入力電圧範囲が異なる場合や非プローブ端子がアナログ入力の場合でも、少なくとも１つのスイッチ手段が接続状態となった時に検査信号遮断手段を動作させることにより、プローブ端子を介して入力回路に与えられる検査信号は遮断される。従って、上記入力回路において貫通電流が流れることがなく、長期信頼性を低下させずに非プローブ端子の検査を正確に行なうことができる。
【０００９】
請求項２記載の半導体集積回路によれば、前記スイッチ手段が全てオフとなった場合に、所定電位付与手段により共通線に所定の電位を付与することで、共通線の電位が不定となることを回避できる。
【００１０】
請求項３記載の半導体集積回路によれば、非プローブ端子の特性検査を行なう際、当該端子に接続されている他のチップの端子出力をハイインピーダンス状態にできない場合であっても、外部信号遮断手段により非プローブ端子に与えられる信号を遮断すれば、他のチップの影響を受けることなく非プローブ端子の検査を行なうことができる。
【００１１】
請求項４記載の半導体集積回路によれば、検査対象チップの信号端子について検査を行う際、選択回路は初期状態で外部クロック端子側を選択するので、外部より検査用クロック信号を供給して内部回路を動作させることができる。この場合、内部回路の動作タイミングは検査用クロック信号に同期するので、検査対象チップの内部動作を外部から制御することができ、信号の出力タイミングなどについても確認することができる。
【００１２】
請求項５記載の半導体集積回路によれば、選択回路は、信号端子の検査時には、外部クロック端子と発振回路との選択を切換えて、検査対象チップに発振回路が生成したクロック信号を供給することもできるので、前記クロック信号により検査対象チップを動作させた場合の検査も可能となる。
【００１３】
請求項６記載の半導体集積回路によれば、外部クロック端子を、検査対象チップ以外の半導体チップの信号端子にも接続するので、外部クロック端子に接続されている外部端子を、前記半導体チップの信号端子を検査するためのプローブ端子として使用することもできる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は半導体集積回路の構成を、本発明の要旨に係る部分のみ示すものである。図１に示すように、半導体集積回路１には、２つの半導体チップ２，３が搭載されており、半導体チップ２の信号端子４ａ〜４ｄと半導体チップ３の入力端子５ａ〜５ｄ，半導体チップ２の信号端子４ｅ〜４ｊと半導体チップ３の出力端子６ａ〜６ｆ，半導体チップ２のＡＤ入力端子７ａ，７ｂと半導体チップ３の出力端子８ａ，８ｂとは、チップ間配線９ａ〜９ｌによって夫々接続されている。そして、例えば、半導体チップ２はマイクロコンピュータ、半導体チップ３は信号入出力用のドライバとして構成されている。
【００１５】
また、半導体チップ２のクロック端子１０，１１の間には、水晶振動子１２が接続され、その両端はコンデンサ１３，１４を介してＧＮＤに接続されている。尚、本実施例では、半導体チップ２が検査対象チップとなる。また、半導体チップ２の信号端子４ａ及び７ｂは、パッケージの外部に引き出されている外部端子１５，１６に接続されることでプローブ端子となっており、このプローブ端子４ａ，７ｂ以外の端子４ｂ〜４ｊ，７ａ，１０，１１は非プローブ端子となっている。
【００１６】
次に、半導体チップ２内部の回路構成について説明する。プローブ端子であるところの信号端子４ａは、チップ内部において、ＮＡＮＤゲート１７（検査信号遮断手段）の一方の入力端子及び出力バッファ１８ａの出力端子に接続されると共に、テストスイッチ１９ａ（スイッチ手段）を介して共通線２０に接続されている。
【００１７】
ＮＡＮＤゲート１７は、テストスイッチの状態を示す制御信号によって制御される。即ち、テストスイッチ１９ａ〜１９ｋが全てオフの場合にＨレベル、何れか１つがオンの場合にＬレベルとなる制御信号（図示せず）がＮＡＮＤゲート１７の他方の入力端子に与えられる。そして、この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給されるようになる。
また、信号端子４ｂ〜４ｊは、チップ内部において、夫々に対応した出力バッファ１８ｂ〜１８ｊの出力端子及び入力バッファ２１ｂ〜２１ｊの入力端子に接続されると共に、テストスイッチ１９ｂ〜１９ｊ（スイッチ手段）を介して共通線２０に接続されている。
【００１８】
アナログ入力端子７ａ，７ｂは、チップ内部において、夫々入力カットスイッチ２２ａ，２２ｂ（外部信号遮断手段）に接続されている。これらの入力カットスイッチ２２ａ，２２ｂの他端は、夫々に対応した選択スイッチ２３ａ，２３ｂに接続されると共に、テストスイッチ２４ａ，２４ｂ（スイッチ手段）を介して共通線２５に接続されている。そして、これら選択スイッチ２３ａ，２３ｂの他端は共通に接続され、アナログ入力端子７ａ，７ｂの何れかの入力信号を選択して内部回路（例えば、Ａ／Ｄ変換回路）へ供給するようになっている。
【００１９】
尚、クロック端子１０，１１の間には、チップ内部において、インバータゲート２６及び帰還抵抗２７が接続され、外部に接続されている水晶振動子１２、コンデンサ１３，１４と共に水晶発振回路３９を構成している。また、上記した信号端子４ａ〜４ｊ、クロック端子１０，１１、及びアナログ入力端子７ａ，７ｂには、夫々チップ内部において、ダイオードからなる保護回路が接続されている。
【００２０】
ここで、入出力端子である信号端子４ａ〜４ｊ、アナログ入力端子７ａ，７ｂの入力又は出力電圧範囲は、チップ間で伝送されるインターフェイス信号として必要なレベルを確保するため０〜＋５Ｖに設定されている。また、上記水晶発振回路で生成されるクロック信号は、半導体チップ２内部のクロックとして使用されるため、その最大振幅は、半導体チップ２のコア部に供給される電源電圧に等しい＋３．３Ｖに設定されている。そして、クロック端子１０は、テストスイッチ１９ｋ（スイッチ手段）を介して共通線２０に接続され、クロック端子１１は、テストスイッチ２４ｃ（スイッチ手段）を介して共通線２５に接続されている。
【００２１】
また、共通線２０，２５とＧＮＤとの間には、夫々ＮチャネルＭＯＳＦＥＴ２８，２９（所定電位付与手段）が接続され、テストスイッチ１９ａ〜１９ｋが全てオフの場合にＭＯＳＦＥＴ２８はオン（共通線２０はＧＮＤ電位）、テストスイッチ２４ａ〜２４ｃが全てオフの場合にＭＯＳＦＥＴ２９はオン（共通線２５はＧＮＤ電位）となり共通線の電位が不定となることを回避している。
【００２２】
ここで、テストスイッチ１９ａ〜１９ｋ，２４ａ〜２４ｃ、入力カットスイッチ２２ａ，２２ｂのオンオフは、図示しないＣＰＵによって制御される。即ち、ＣＰＵが制御レジスタ（図示せず）にデータを書き込むことで制御されるようになっている。また、テストスイッチ１９ａ〜１９ｋ，２４ａ〜２４ｃ及び入力カットスイッチ２２ａ，２２ｂは、アナログスイッチで構成されている。
【００２３】
次に、半導体チップ３内部の構成について説明する。半導体チップ３の入力端子５ａ〜５ｄは、チップ内部において、入力バッファ３０ａ〜３０ｄの入力端子に接続されている。また、出力端子６ａ〜６ｆは、出力バッファ３１ａ〜３１ｆの出力端子に接続されており、この出力バッファ３１ａ〜３１ｆは、出力をＨｉ−Ｚ（ハイインピーダンス）状態に設定できるようになっている。
【００２４】
出力端子８ａは、チップ内部において抵抗３２，３３に接続されており、抵抗３２の他端はＰＮＰトランジスタ３４のコレクタ端子に接続され、抵抗３３の他端はＧＮＤに接続されている。このトランジスタ３４のエミッタ端子は半導体チップ３の電源電圧である＋５Ｖに接続され、ベース端子には図示しない内部回路からの出力信号が入力されている。そして、出力端子８ａは、上記出力信号によりベース電流が制御されることで、トランジスタ３４を介して抵抗３２，３３に流れる電流に応じて発生する分圧電位を出力するようになっている。また、出力端子８ｂは、出力バッファ３５の出力端子に接続されており、この出力バッファ３５も、出力をＨｉ−Ｚ状態に設定できるようになっている。
【００２５】
次に、本実施例の作用について図２も参照して説明する。図２は、半導体チップ２の信号端子について検査を行なう場合の手順を示すフローチャートである。尚、検査開始時（フローチャート中のスタート時）を含む通常動作時は半導体チップ２のテストスイッチ１９ａ〜１９ｋ，２４ａ〜２４ｃは全てオフ、入力カットスイッチ２２ａ，２２ｂはオン、共通線２０，２５に接続されたＦＥＴ２８，２９もオン（共通線２０，２５はＧＮＤ電位）となっている。また、半導体チップ３側は予めテストモード（ＴＥＳＴ＝ＨＩ）に設定されており、その結果、図１に示すように出力バッファ３１ａ〜３１ｆ，３５の出力はＨｉ−Ｚ状態となっている。
【００２６】
まず、電圧範囲が０〜＋３．３Ｖであるクロック端子１０について、プローブ端子である信号端子４ａを介して検査を行なう場合を図２のフローチャートに沿って説明する。作業者は、検査を行なう信号端子を選択する（ステップＳ１）。この場合、検査対象端子はクロック端子１０であり、半導体チップ３の何れの端子とも接続されていないので（ステップＳ２で「ＮＯ」）、クロック端子１０に対応するテストスイッチ１９ｋ、及び信号端子４ａに対応するテストスイッチ１９ａをオンにすると（ステップＳ４）、ＮＡＮＤゲート１７の入力カット機能が有効となり、プローブ端子である信号端子４ａと入力バッファ２１ａとの間の信号経路が遮断されると共にＦＥＴ２８がオフとなり、検査対象端子となるクロック端子１０とプローブ端子である信号端子４ａとが共通線２０を介して接続される。
【００２７】
従って、端子電圧範囲の異なる信号端子４ａとクロック端子１０とが共通線２０を介して接続されても、入力バッファ２１ａにおいて、信号端子４ａからの入力信号は遮断され、上記端子間の電位差に起因する貫通電流は発生しない。そして、クロック端子１０の端子特性を、信号端子４ａを介して外部端子１５より検査する。即ち、外部端子１５に接続される図示しないテスト装置により入出力電流値や出力電圧の測定などを行なう（ステップＳ５）。
【００２８】
上記検査が終了すると、テストスイッチ１９ａ，１９ｋをオフにすることで（ステップＳ６）、ＦＥＴ２８がオンして共通線２０はＧＮＤ電位となる。さらに、ＮＡＮＤゲート１７の入力カット機能も無効となり、信号端子４ａに入力される信号を入力バッファ２１ａへ供給させる。そして、検査対象としたクロック端子１０は、半導体チップ３のどの端子とも接続されていないので（ステップＳ７で「ＮＯ」）、検査を終了する場合は（ステップＳ９で「ＹＥＳ」）そのまま作業を終了する。尚、引き続き検査を行なう場合は（ステップＳ９で「ＮＯ」）ステップＳ１に戻り、上記と同様の手順で端子の検査を行なう。
【００２９】
次に、半導体チップ３より出力されるアナログ信号が与えられるアナログ入力端子７ａを、プローブ端子であるアナログ入力端子７ｂを介して検査を行なう場合について説明する。まず、作業者は、上記したクロック端子１０の検査と同様に検査対象とする端子を選択するが（ステップＳ１）、この場合、アナログ入力端子７ａは半導体チップ３の出力端子８ａと接続されているので（ステップＳ２で「ＹＥＳ」）、出力端子８ａの出力設定を確認する（ステップＳ３）。出力端子８ａは、抵抗３２，３３の分圧電位が直接出力されているため、Ｈｉ−Ｚ状態に設定することはできない（ステップＳ３で「ＮＯ」）。従って、アナログ入力端子７ａと選択スイッチ２３ａなどの内部回路との間に配置されている入力カットスイッチ２２ａをオフにして、出力端子８ａからの信号入力を遮断する（ステップＳ１０）。
【００３０】
次に、アナログ入力端子７ａ，７ｂに対応するテストスイッチ２４ａ、２４ｂを夫々オンにすると（ステップＳ４）、ＦＥＴ２９がオフとなり、双方の端子が共通線２５を介して接続される。また、このアナログ入力端子７ａの検査時は、アナログ入力端子７ｂに対応する選択スイッチ２３ｂは常にオフとなるため、アナログ入力端子７ｂからの信号入力は、選択スイッチ２３ｂにより遮断され、アナログ入力端子７ａの端子特性を、アナログ入力端子７ｂを介して外部端子１６より検査することができる。即ち、入力カットスイッチ２２ａの内部回路側端子について入力電流値の測定などを行なう（ステップＳ５）。
【００３１】
上記検査が終了すると、テストスイッチ２４ａ，２４ｂをオフにすることで（ステップＳ６）、ＦＥＴ２９はオンとなり共通線２５はＧＮＤ電位となる。そして、この場合、アナログ入力端子７ａに接続されている半導体チップ３の出力端子８ａからの信号出力を遮断しているので（ステップＳ７で「ＹＥＳ」，ステップＳ８で「ＮＯ」）、入力カットスイッチ２２ａをオンにして（ステップＳ１１）、出力端子８ａからの出力信号がアナログ入力端子７ａを介して内部回路に入力される状態に戻す。そして、検査を終了する場合には（ステップＳ９で「ＹＥＳ」）そのまま作業を終了し、引き続き検査を行なう場合には（ステップＳ９で「ＮＯ」）ステップＳ１に戻る。
【００３２】
以上のように本実施例の半導体集積回路１によれば、電圧範囲が０〜＋３．３Ｖのクロック端子１０を、プローブ端子である入力電圧範囲が０〜＋５Ｖの信号端子４ａに接続して検査する場合に、ＮＡＮＤゲート１７の入力カット機能を有効にすることで信号端子４ａに対応する入力バッファ２１ａへの信号入力を遮断するようにした。従って、入力バッファ２１ａに貫通電流が流れることを防止して、長期信頼性を低下させることなく、非プローブ端子の検査を正確に行なうことができる。
【００３３】
また、共通線２０，２５は、夫々テストスイッチ１９ａ〜１９ｋ，２４ａ〜２４ｃが全てオフになった場合に、ＮチャネルＭＯＳＦＥＴ２８，２９をオン状態にすることによりＧＮＤ電位が付与されるので、共通線２０，２５の電位が不定となることを回避できる。
また、半導体チップ２の非プローブ端子であるアナログ入力端子７ａの検査を行なう際、この端子７ａに接続される半導体チップ３の出力端子８ａの出力をＨｉ−Ｚ状態にできない場合でも、アナログ入力端子７ａと内部回路との間に配置されている入力カットスイッチ２２ａをオフにすることで、出力端子８ａからの信号入力は遮断される。従って、出力端子８ａの出力状態に影響を受けることなく、アナログ入力端子７ａの検査を行なうことができる。
【００３４】
（第２実施例）
図３は、本発明の第２実施例を示すものであり、第１実施例と同一の部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。尚、図３は、図１に示した半導体集積回路１の一部を示すものであり、動作用クロック信号の入力に係る部分及びその周辺部分を示している。
【００３５】
半導体チップ２は、外部クロック端子４０を備えており、この外部クロック端子４０はパッケージの外部に引き出された外部端子４１に接続されている。これにより、半導体チップ２に対して外部より検査用クロック信号を入力することが可能となっている。また、半導体チップ２は、上記した外部クロック端子４０と水晶発振回路（発振回路に相当）３９のクロック出力であるクロック端子１１のうち何れか一方を選択して、自身の図示しない内部回路（例えば、ＣＰＵなどの内部ロジック）のクロック入力ラインに接続させるクロック選択回路（選択回路に相当）４２を備えている。
【００３６】
クロック選択回路４２は、セレクタ４３、ＡＮＤゲート４４，４５、及びラッチ回路（Ｄフリップフロップ）４６を有して構成されている。セレクタ４３の一方の入力端子には外部クロック端子４０が接続されており、他方の入力端子にはクロック端子１１が接続されている。また、セレクタ４３の出力端子は、図示しない内部回路のクロック入力ラインに接続されると共に、ＡＮＤゲート４４の一方の入力端子に接続されている。そして、ＡＮＤゲート４４の出力端子はラッチ回路４６のクロック端子ＣＫに接続されている。
【００３７】
ラッチ回路４６のデータ端子Ｄには、半導体チップ２の内部回路であるＣＰＵ（図示せず）からデータが与えられるようになっており、出力端子Ｑバーは、ＡＮＤゲート４５の一方の入力端子に接続されている。また、ラッチ回路４６には、初期状態でデータ端子Ｄにデータ「０」が与えられるようになっている。尚、実際には、ＣＰＵの出力ポートとラッチ回路４６との間には図示しないロジック回路が介在しており、ＣＰＵがデータ端子Ｄに出力したデータは保持されるようになっている。
【００３８】
ＡＮＤゲート４４，４５の他方の入力端子には、ＴＥＳＴ信号が与えられるようになっている。尚、このＴＥＳＴ信号は、第１実施例で述べたように半導体チップ３をテストモード（ＴＥＳＴ＝ＨＩ）に設定するための信号である。ＡＮＤゲート４５の出力端子は、セレクタ４３のセレクト端子に接続されており、セレクタ４３は、セレクト端子に入力された信号がＨレベルのときには一方の入力端子（１）が選択され、Ｌレベルのときには他方の入力端子（０）が選択されるように構成されている。
【００３９】
一方、半導体チップ３の出力端子（信号端子に相当）５０は、半導体チップ２の外部クロック端子４０と共通に外部端子４１に接続されている。また、出力端子５０は、半導体チップ３の内部において出力バッファ５１の出力端子に接続されている。この出力バッファ５１は、半導体チップ３の内部信号を外部よりモニタするために設けられている。
【００４０】
次に、第２実施例の作用について説明する。第１実施例で説明したように、半導体チップ２の信号端子について検査を行う場合、作業者は、例えば半導体集積回路１の所定の外部端子をＨレベルにすることでＴＥＳＴ信号をアクティブにするが、これにより、クロック選択回路４２におけるＡＮＤゲート４４，４５の他方の入力端子がＨレベルとなる。そして、半導体チップ２においてラッチ回路４６のリセットが解除されると、出力端子Ｑバーのレベルはハイ（Ｈ）となり、ＡＮＤゲート４５を介してセレクタ４３のセレクト端子に与えられる。
【００４１】
セレクタ４３は、セレクト端子がＨレベルになったことにより、入力端子（１）に接続された外部クロック端子４０側を選択する。従って作業者は、この状態において、外部端子４１から例えばＬＳＩテスタ等が出力する検査用クロック信号を入力することが可能となる。これにより、半導体チップ２の内部回路に検査用クロック信号を供給し、前記内部回路を検査用クロック信号に同期して動作させることができる。即ち、第１実施例と同様に検査を行う場合に、半導体チップ２の動作タイミング（例えば、信号出力タイミングなど）を外部のＬＳＩテスタ等によりモニタできるので、その動作タイミングが設計仕様を満たしているかどうかも確認することが可能となる。
【００４２】
また、検査時において、半導体チップ２の内部回路を水晶発振回路３９で生成したクロック信号により動作させてその動作状態を確認する場合には、半導体チップ２のＣＰＵによりラッチ回路４６に対してデータ「１」をセットさせ、出力端子ＱバーをＬレベルにする。すると、セレクタ４３はクロック端子１１側を選択する。これにより、半導体チップ２の内部回路には水晶発振回路３９で生成されたクロック信号が供給される。
【００４３】
一方、半導体集積回路１を通常動作させる場合、作業者は、例えば半導体集積回路１の所定の外部端子をＬレベルにすることでＴＥＳＴ信号をインアクティブにする。これにより、半導体チップ２のセレクタ４３はクロック端子１１側を選択するので、半導体チップ２の内部回路には水晶発振回路３９で生成されたクロック信号が供給される。また、半導体チップ３も通常動作モードに設定され、出力バッファ５１を含む全ての出力バッファは通常の出力状態となる。
そして、作業者は、この状態において、半導体チップ３の出力端子５０の出力状態を外部端子４１よりモニタすることができる。また、検査時（ＴＥＳＴ＝ＨＩ）においても、半導体チップ２側をリセット状態にしてその動作を停止させれば、上記同様に出力端子５０の出力状態をモニタすることが可能となる。
【００４４】
以上のように第２実施例によれば、半導体チップ２について検査を行う際、半導体集積回路１に与えるＴＥＳＴ信号をアクティブにして検査モードに設定すれば、クロック選択回路４２は初期状態で外部クロック端子４０側を選択するので、作業者が外部端子４１から検査用クロック信号を供給して内部回路を動作させることができる。従って、内部回路の動作タイミングを検査用クロック信号に同期させて、半導体チップ２の内部動作を外部から制御することができ、信号の出力タイミングなどについても確認することができる。
【００４５】
また、上記検査状態において、クロック選択回路４２を、外部クロック端子４０とクロック端子１１との選択を切換え可能としたので、必要に応じてクロック端子１１側が選択されるように切換えれば、半導体チップ２に水晶発振回路３９により生成されたクロック信号を供給することもできる。従って、水晶発振回路３９により生成されたクロック信号により半導体チップ２の内部回路を動作させた状態での検査も可能となる。
さらに、外部クロック端子４０を半導体チップ３の出力端子５０にも接続したので、半導体集積回路１の通常動作時に、外部端子４１を、半導体チップ３の内部信号の状態を確認するためのプローブ端子として使用することもできる。また、半導体チップ２の検査モードにおいても半導体チップ２側の動作を停止させれば、上記同様にして半導体チップ３の内部信号の状態を確認できる。
【００４６】
尚、本発明は上記し、且つ図面に記載した各実施例にのみ限定されるものではなく、次のような変形、又は拡張が可能である。
信号端子の電源系は、３種類以上であっても良い。
信号端子の電源振幅は上記に限定されず、例えば半導体チップ２のコア部に供給される電源電圧は＋２．５Ｖや＋１．５Ｖであっても良い。
プローブ端子は、外部に接続されていれば良く、チップ間接続されている端子でも良いし、チップ間接続されず直接外部に接続されている端子でも良い。
テストスイッチ１９ａ〜１９ｋ，２４ａ〜２４ｃのオンオフ制御は、個別に行なうようにしても良いし、一括で行なうようにしても良い。
テストスイッチは、プローブ端子、非プローブ端子以外の端子に設けても良い。
【００４７】
電位設定ＦＥＴ２８，２９のオンオフは、制御レジスタにより設定できるようにしても良い。
検査信号遮断手段をＮＡＮＤゲート１７で構成したが、一方の入力が中間電位の場合に貫通電流を防ぐことができれば良く、ＮＯＲ型の構成でも良い。
半導体チップは、３つ以上搭載されていても良い。
上記実施例では、所定電位付与手段をＮチャネルＭＯＳＦＥＴで構成し、共通線２０，２５にＧＮＤ電位を付与するようにしたが、ＰチャネルＭＯＳＦＥＴで構成して、共通線２０，２５に例えば＋５Ｖなどの電位を付与するようにしても良い。また、所定電位付与手段は、アナログスイッチで構成しても良い。
プローブ端子は、少なくとも１つ配置されていれば良い。
非プローブ端子に接続される他チップ側の端子出力が全てＨｉ−Ｚ状態に設定可能であれば、入力カットスイッチを設けなくとも良い。
【００４８】
半導体チップ３は、例えばＥＥＰＲＯＭなどのメモリであっても良い。
水晶振動子１２は、例えばセラミック発振子などの発振子であっても良い。
スイッチ手段及び検査信号遮断手段は、チップ間配線によって接続された２つの半導体チップ２，３のうち少なくとも何れか一方に設ければ良い。
半導体チップ２の外部クロック端子４０を、半導体チップ３の入力端子又は入出力端子に接続する構成としても良い。このようにすれば、外部端子４１から半導体チップ３に対してテスト用の信号を入力することができる。
第２実施例のクロック選択回路４２を、クロック端子１０側にも設けても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施例を示す、半導体集積回路の構成を本発明の要旨に係る部分のみ示す図
【図２】端子特性検査を行なう場合の手順を示すフローチャート
【図３】本発明の第２実施例を示す図１の一部に相当する図
【図４】従来技術を示す図１相当図
【符号の説明】
【００５０】
図面中、１は半導体集積回路、２は半導体チップ（検査対象チップ）、３は半導体チップ、４ａ，７ｂは信号端子（プローブ端子）、４ｂ〜４ｊ，７ａ，１０，１１は信号端子（非プローブ端子）、１５，１６は外部端子、１７はＮＡＮＤゲート（検査信号遮断手段）、１９ａ〜１９ｋ，２４ａ〜２４ｃはテストスイッチ（スイッチ手段）、２０，２５は共通線、２１ａは入力バッファ（入力回路）、２２ａ，２２ｂは入力カットスイッチ（外部信号遮断手段）、２８，２９はＮチャネルＭＯＳＦＥＴ（所定電位付与手段）、３９は水晶発振回路（発振回路）、４０は外部クロック端子、４１は外部端子、４２はクロック選択回路（選択回路）、５０は出力端子（信号端子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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