(57)【要約】【課題】  回路規模の削減、消費電力の削減、および設計期間の短縮を図ることにより、データ間引き回路のコストダウンを図る。【解決手段】  入力データＤＩＮをクロック信号ＣＬＫに同期してフリップフロップ１で保持して同期データＤＦＦとして出力する。間引き制御回路３は、クロック信号のカウント数と予め設定された数とが一致したときに“Ｈｉ”となる選択制御信号ＳＥＬを出力して、これをセレクタ２に与える。セレクタ２は、選択制御信号ＳＥＬが“Ｈｉ”であるときに同期データＤＦＦを出力する一方、選択制御信号ＳＥＬが“Ｌｏ”であるときに間引き出力回路４からの間引き出力データＤＯＵＴを出力する。回路で用いる動作クロックがクロック信号ＣＬＫに共通しているので、このようなデータ間引き回路を複数段設けて、異なる間引き率でデータの間引きを行うように構成しても、同様に動作クロックとしてクロック信号ＣＬＫが用いられる。【選択図】  図１
2007028225.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を基本とした予め定められた周期でアクティブとなる選択制御信号を出力する選択制御回路と、
前記選択制御信号がアクティブとなるときに入力データを出力する一方、前記選択制御信号が非アクティブとなるときに出力データを出力する選択出力回路と、
前記選択出力回路から出力されるデータを、前記クロック信号に同期して出力するとともに、前記出力データとして前記選択出力回路に与える出力回路とを備えていることを特徴とするデータ間引き回路。
【請求項２】
前記選択制御回路は、前記クロック信号をカウントするカウンタと、予め設定された設定値を記憶する記憶回路と、前記カウンタのカウント値と前記設定値とが一致すると前記選択制御信号をアクティブとする一方、前記カウンタのカウンタ値と前記設定値とが一致しないと前記選択制御信号を非アクティブとする制御信号出力回路とを有していることを特徴とする請求項１に記載のデータ間引き回路。
【請求項３】
請求項１または２に記載のデータ間引き回路を複数段備え、最終段を除く各段のデータ間引き回路の出力が次段のデータ間引き回路に入力されることを特徴とするデータ間引き回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において任意の間引き率でデータの間引きを行うデータ間引き回路に関するものである。
【背景技術】
【０００２】
データ間引き回路は、例えば、画像データを圧縮する目的で利用される（特許文献１）。
【０００３】
図６は、特許文献１に開示されたデータ間引き回路を簡略化して示している。また、図７は、このデータ間引き回路の動作を示すタイミングチャートを簡略化して示している。
【０００４】
図６に示すように、データ間引き回路は、遅延回路１０１、選択回路１０２、間引き制御回路１０３および間引き用フリップフロップ（図中、間引き用ＦＦ）１０４を備えている。
【０００５】
遅延回路１０１は、入力信号ＰＩＮをクロック信号ＣＬＫのタイミングで１クロック分遅延させて、遅延出力信号ＰＤＬＹとして出力する。選択回路１０２は、この遅延出力信号ＰＤＬＹと入力信号ＰＩＮとを、第１フィールドと第２フィールドとで交互に切り替えて選択信号ＰＳＥＬとして出力する。一方、間引き制御回路１０３は、クロック信号ＣＬＫを１／２分周した間引きクロック信号ＴＣＬＫを出力する。間引き用フリップフロップ１０４は、間引きクロック信号ＴＣＬＫのタイミングで選択信号ＰＳＥＬをサンプリングして出力信号ＰＯＵＴとして出力する。
【０００６】
これにより、図７に示すように、間引きクロック信号ＴＣＬＫで設定された間引き率に応じて、選択信号ＰＳＥＬのデータＤ１，Ｄ２，Ｄ３，…から、１つおきにデータＤ１，Ｄ３，Ｄ５，…がサンプリング（ダウンサンプリング）される。この結果、サンプリングされなかったデータＤ２，Ｄ４，Ｄ６，…が間引かれる。
【０００７】
上記のデータ間引き回路では、１つの間引き率でデータを間引いている。また、このようなデータ間引き回路を複数段設けて、それぞれのデータ間引き回路で異なる間引き率を設定してデータ間引きをすることができる。図８は、このようなデータ間引き回路の構成を示している。また、図９は、このデータ間引き回路の動作を示すタイミングチャートを簡略化して示している。
【０００８】
なお、このデータ間引き回路は、上記の入力信号ＰＩＮのようなフィールドで区別されることのない入力信号について間引きを行うものとする。
【０００９】
図８に示すデータ間引き回路は、第１段ないし第３段の間引き部を有する。第１段の間引き部は、間引き制御回路２０２および間引き用フリップフロップ２０３からなる。第２段の間引き部は、間引き制御回路２０４および間引き用フリップフロップ２０５からなる。第３段の間引き部は、間引き制御回路２０６および間引き用フリップフロップ２０７からなる。図８において、間引き用フリップフロップ２０３，２０５，２０７は、“間引き用ＦＦ”と示している。
【００１０】
まず、フリップフロップ２０１（図中、ＦＦ）は、入力データＤＩＮをクロック信号ＣＬＫに同期して保持して選択信号ＤＳＥＬとして出力する。一方、間引き制御回路２０２は、クロック信号ＣＬＫを１／２分周した間引きクロック信号ＣＬＫ１を出力する。すると、間引き用フリップフロップ２０３は、間引きクロック信号ＣＬＫ１のタイミングで選択信号ＤＳＥＬをサンプリングして出力信号ＤＯＵＴ１として出力する。この状態で、図９に示すように、入力データＤＩＮは１／２にダウンサンプルされている。
【００１１】
続いて、出力信号ＤＯＵＴ１は、組み合わせ回路２０８内を通過して第２段の間引き部でダウンサンプルされる。間引き制御回路２０４は、クロック信号ＣＬＫを１／４分周した間引きクロック信号ＣＬＫ２を出力する。すると、間引き用フリップフロップ２０５は、間引きクロック信号ＣＬＫ２のタイミングで上記の出力信号ＤＯＵＴ１をサンプリングして出力信号ＤＯＵＴ２として出力する。この状態で、図９に示すように、入力データＤＩＮは１／４にダウンサンプルされている。
【００１２】
さらに、出力信号ＤＯＵＴ２は、組み合わせ回路２０９内を通過して第３段の間引き部でダウンサンプルされる。間引き制御回路２０６は、クロック信号ＣＬＫを１／５分周した間引きクロック信号ＣＬＫ３を出力する。すると、間引き用フリップフロップ２０７は、間引きクロック信号ＣＬＫ３のタイミングで上記の出力信号ＤＯＵＴ２をサンプリングして出力信号ＤＯＵＴ３として出力する。これにより、図９に示すように、入力データＤＩＮは最終的に１／５にダウンサンプルされる。
【００１３】
なお、上記の組み合わせ回路２０８，２０９は、加減乗除算回路、セレクタ、マルチプレクサなどの記憶回路以外の、ゲート回路が組み合わされてなるデジタル回路である。
【特許文献１】特開平１−１１７５８５号公報（１９８９年５月１０日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ここで、図９に示すように、データＤ９とデータＤ１３との境界付近がタイミング的にクリティカルな部分Ａである。図１０は、この部分Ａを拡大して示している。
【００１５】
間引き用フリップフロップ２０５からの出力信号ＤＯＵＴ２は、間引きクロック信号ＣＬＫ２の立ち上がりで出力信号ＤＯＵＴ１を保持する。一方、間引き用フリップフロップ２０７からの出力信号ＤＯＵＴ３は間引きクロックＣＬＫ３の立ち上がりで出力信号ＤＯＵＴ２を保持するする。しかしながら、間引きクロックＣＬＫ２と間引きクロックＣＬＫ３とは、それぞれ異なる間引き制御回路２０４と間引き制御回路２０６とによって生成されるので、各間引きクロックＣＬＫ２，ＣＬＫ３の変化点をそろえることが難しい。
【００１６】
このため、図１０に示すように、間引きクロックＣＬＫ２の変化が間引きクロックＣＬＫ３の変化よりわずかに早い場合、間引き用フリップフロップ２０５からの出力信号ＤＯＵＴ２が間引きクロックＣＬＫ２の立ち上がりによって変化している最中に間引きクロックＣＬＫ３が立ち上がる。すると、間引き用フリップフロップ２０７が変化中の不定部分Ｘの値を保持してしまうことにより、出力信号ＤＯＵＴが不定となる。
【００１７】
このように、上記のデータ間引き回路では、ダウンサンプルを重ねて行うごとに、各ダウンサンプルに応じた新たな間引きクロック信号ＣＬＫ１〜ＣＬＫ３を必要とする。このため、間引きクロック信号ＣＬＫ１〜ＣＬＫ３の間のスキュー調整が困難になる。この結果、上記のように出力信号ＤＯＵＴに不定部分を生じさせることとなり、これがデータ間引き回路の誤動作を招来していた。
【００１８】
図１１は、このような不都合を回避することができるデータ間引き回路の構成を示している。
【００１９】
図１１に示すデータ間引き回路は、図８のデータ間引き回路に遅延素子２１０，２１１が追加されている。遅延素子２１０，２１１は、それぞれ間引き制御回路２０２，２０４から出力される間引きクロックＣＬＫ１，ＣＬＫ２の互いに違うクロックの変化点を、上記の不定部分Ｘが生じないように調整する。このようなクロック調整方法は、一般に知られている。
【００２０】
しかしながら、一般に、遅延素子の個々の遅延量の間には大きなばらつきが存在している。このため、図１１のデータ間引き回路は、半導体集積回路への実装が困難であったり、多数のダウンサンプルクロックが存在する場合に、多数かつ遅延量の大きい遅延素子を組み込む必要があったりする。それゆえ、データ間引き回路が実装される半導体集積回路の面積が増大することから、その半導体集積回路の消費電力が増大する。しかも、クロック信号の遅延量の調整が難しくなるため、半導体集積回路の設計期間が長引く結果、コストアップを招来する。
【００２１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路規模の削減、消費電力の削減、および設計期間の短縮を図ることにより、データ間引き回路のコストダウンを実現することにある。
【課題を解決するための手段】
【００２２】
本発明に係るデータ間引き回路は、上記課題を解決するために、クロック信号を基本とした予め定められた周期でアクティブとなる選択制御信号を出力する選択制御回路と、前記選択制御信号がアクティブとなるときに入力データを出力する一方、前記選択制御信号が非アクティブとなるときに出力データを出力する選択出力回路と、前記選択出力回路から出力されるデータを、前記クロック信号に同期して出力するとともに、前記出力データとして前記選択出力回路に与える出力回路とを備えていることを特徴としている。
【００２３】
上記の構成では、入力データまたは出力回路から出力されたデータのいずれか一方が、選択出力回路によって選択されて出力する。選択制御信号がアクティブ（例えば“Ｈｉ”）のときには入力データが出力され、選択制御信号が非アクティブ（例えば“Ｌｏ”）のときには、出力回路からの出力データが出力される。選択出力回路から出力されたデータは、出力回路によって、クロック信号に同期して出力データとして出力される。これにより、選択制御信号が非アクティブであるときには、出力回路からの出力データが選択出力回路へ入力されるため、出力回路はクロック信号に同期して同じデータを保持する。
【００２４】
また、選択制御回路は、クロック信号を基本とした予め定められた周期で選択制御信号をアクティブとするので、その周期を適宜設定することによって、データの間引き率を定めることができる。具体的には、前記選択制御回路は、前記クロック信号をカウントするカウンタと、予め設定された設定値を記憶する記憶回路と、前記カウンタのカウント値と前記設定値とが一致すると前記選択制御信号をアクティブとする一方、前記カウンタのカウンタ値と前記設定値とが一致しないと前記選択制御信号を非アクティブとする制御信号出力回路とを有していることが好ましい。これにより、記憶回路の設定値を適宜設定することで、容易に間引き率を設定することができる。
【００２５】
それゆえ、上記のデータ間引き回路を複数段備え、最終段を除く各段のデータ間引き回路の出力が次段のデータ間引き回路に入力されるように構成されたデータ間引き回路において、従来のデータ間引き回路のように基本のクロック信号を分周して得たことなる周期の間引き用のクロック信号が不要となる。それゆえ、そのような間引き用のクロック信号間の遅延量の調整のための遅延素子を設ける必要もなくなる。
【発明の効果】
【００２６】
本発明に係るデータ間引き回路は、以上のように、複数の動作クロック間のタイミング調整が困難なことから、データ間引き回路ごとに専用の動作クロックを用いるのではなく、選択制御回路によってデータ間引き率を設定することにより、データ間引き回路は単一のクロック信号を共通の動作クロックとして用いて動作する。そして、このデータ間引き回路は、上記のデータ間引き率に基づいて、選択出力回路によって入力データを選択して出力し、入力データを選択しない期間には、先に選択出力回路から出力回路を経て出力された入力データを選択出力回路から出力して、クロック信号に同期して出力回路から繰り返して出力する。でそのうえで間引き回路の前にセレクタを設置し間引き率に応じて前段の信号と間引き回路自身の出力とを選択し間引き回路の入力とする構成とした。しかも、選択制御回路は、クロック信号を基本としてデータ間引き率を決めるので、データ間引き回路を多段で構成しても、各段の選択制御回路は、共通するクロック信号を使用することとなる。
【００２７】
このように、複数のデータ間引き回路を共通の動作クロックで動作させるので、異なるクロック間のタイミング調整のための遅延回路が不要になる。したがって、データ間引き回路の回路規模の縮小化および消費電力も低減化を実現することができる。また、回路規模の縮小化に伴って設計期間の短縮化が図られることから、データ間引き回路のコストダウンが可能となる。
【発明を実施するための最良の形態】
【００２８】
本発明の一実施形態について図１ないし図５に基づいて説明すると、以下の通りである。
【００２９】
図１は、本発明の一実施形態の基本となるデータ間引き回路の構成を示すブロック図である。
【００３０】
図１に示すように、データ間引き回路は、フリップフロップ（図中、ＦＦ）１、セレクタ２、間引き制御回路３および間引き出力回路４を備えている。
【００３１】
フリップフロップ１は、入力データＤＩＮをクロック信号ＣＬＫの立ち上がり（または立ち下がり）のタイミング（変化するタイミング）で保持して出力する。このフリップフロップ１は、例えばＤフリップフロップによって構成される。
【００３２】
セレクタ２（選択出力回路）は、フリップフロップ１からのクロック信号ＣＬＫに同期した同期データＤＦＦと間引き出力回路４からの出力信号ＤＯＵＴとを間引き制御回路３からの選択制御信号ＳＥＬに基づいて選択していずれか一方を出力する。具体的には、セレクタ２は、選択制御信号ＳＥＬが有効（“Ｈｉ”）すなわちアクティブである期間にデータ信号ＤＦＦを出力し、選択制御信号ＳＥＬが無効（“Ｌｏ”）すなわち非アクティブである期間に間引き出力回路４からの出力信号ＤＯＵＴを出力する。
【００３３】
間引き制御回路３（選択制御回路）は、上記の選択制御信号ＳＥＬを出力する回路であり、図２に示すように構成されている。この間引き制御回路３は、カウンタ３１と、間引き率設定レジスタ３２と、一致検出回路３３とを有している。
【００３４】
カウンタ３１は、クロック信号ＣＬＫのクロックをカウントした結果（クロック数）をカウント値ＣＮＴとして出力する。このカウンタ３１のカウント最大値は、間引き率以上の値に設定することが可能である。また、カウンタ３１は、一致検出回路３３からの選択制御信号ＳＥＬが有効（“Ｈｉ”）であるときに、その選択制御信号ＳＥＬによってリセットされる。
【００３５】
間引き率設定レジスタ３２（記憶回路）は、データの間引き率のデータを設定するレジスタであり、予め間引き率のデータが設定されている。例えば、間引き率が１／２であるときは、間引き率の設定値としては“２”が設定され、間引き率が１／４であるときは、間引き率の設定値としては“４”が設定される。つまり、間引き率の逆数が設定値として設定される。また、間引き率設定レジスタ３２は、外部から入力された間引き率が随時されるように構成されていてもよい。
【００３６】
一致検出回路３３（制御信号出力回路）は、カウンタ３１からのカウント値ＣＮＴと間引き率設定レジスタ３２からの設定値ＬＩＮとを比較して、両者が一致していないときに、無効（“Ｌｏ”）を示す選択制御信号ＳＥＬを出力し、両者が一致したときに有効（“Ｈｉ”）を示す選択制御信号ＳＥＬを出力する。“Ｈｉ”の選択制御信号ＳＥＬは、クロック信号ＣＬＫの１クロック周期の期間出力される。
【００３７】
間引き出力回路４（出力回路）は、セレクタ２から出力される間引きデータＤＰＲＥをクロック信号ＣＬＫの立ち上がり（または立ち下がり）のタイミング（変化するタイミング）で保持して間引き出力データＤＯＵＴとして出力する。この間引き出力回路４は、例えばＤフリップフロップによって構成される。
【００３８】
図３は、上記のように構成されるデータ間引き回路の動作を示すタイミングチャートである。このデータ間引き回路の動作について、図３のタイミングチャートを参照して説明する。
【００３９】
まず、入力データＤＩＮは、フリップフロップ１でクロック信号ＣＬＫの立ち上がりに同期して保持されて、同期データＤＦＦとして出力され、セレクタ２に入力される。同期データＤＦＦは、データＤ１，Ｄ２，Ｄ３，…からなるデータ列であり、各データＤ１，Ｄ２，Ｄ３，…がクロック信号ＣＬＫの立ち上がりに同期している。
【００４０】
セレクタ２は、フリップフロップ１からの同期データＤＦＦ、または間引き出力回路４からの間引き出力データＤＯＵＴのいずれか一方を選択制御信号ＳＥＬによって選択して出力する。選択制御信号ＳＥＬが“Ｈｉ”のときには、間引きデータＤＰＲＥとして同期データＤＦＦが選択され、“Ｌｏ”のときには、間引きデータＤＰＲＥとして間引き出力データＤＯＵＴが選択される。
【００４１】
間引きデータＤＰＲＥは、間引き出力回路４に入力され、クロック信号ＣＬＫの立ち上がりで間引き出力データＤＯＵＴとして出力される。これにより、選択制御信号ＳＥＬが“Ｌｏ”のときには、間引き出力回路４から出力される間引き出力データが間引き出力回路４へ入力されるため、間引き出力回路４は、クロック信号ＣＬＫの立ち上がりにおいても同じデータを保持する。
【００４２】
一方、選択制御信号ＳＥＬが“Ｈｉ”のときには、フリップフロップ１からの同期データＤＦＦが出力される。また、間引き制御回路３は、クロック信号ＣＬＫの立ち上がりで選択制御信号ＳＥＬを変化させる。この選択制御信号ＳＥＬには、設定値ＬＩＭに応じた所望のクロック信号ＣＬＫの周期で“Ｈｉ”期間に対する“Ｌｏ”期間＋“Ｈｉ”期間の比率、すなわち間引き率が設定されている。
【００４３】
ところで、入力データＤＩＮを１／４に間引く場合、間引き制御回路３において、間引き率設定レジスタ３２には設定値ＬＩＭとして“４”（３ビットで表すと“１００”）が設定されている。一方、カウンタ３１は、入力されるクロック信号ＣＬＫのクロックをカウントしていき、その都度、カウント値ＣＮＴを出力していく。一致検出回路３３は、カウント値ＣＮＴのカウント値が“４”の設定値ＬＩＭと一致すると、有効（“Ｈｉ”）となる選択制御信号ＳＥＬを出力する。また、カウンタ３１は、その選択制御信号ＳＥＬによってリセットされて、新たにクロック信号ＣＬＫをカウントし始める。一方、一致検出回路３３は、カウント値ＣＮＴのカウント値が“４”の設定値ＬＩＭと一致しない期間に、有効（“Ｌｏ”）となる選択制御信号ＳＥＬを出力する。
【００４４】
これにより、セレクタ２は、同期データＤＦＦから４つおきにデータＤ２，Ｄ６，Ｄ１０，…をサンプリングして間引きデータＤＰＲＥとして出力する。間引き出力回路４は、セレクタ２からの間引きデータＤＰＲＥを、クロック信号の立ち上がりのタイミングで保持して間引き出力データＤＯＵＴとして出力する。具体的には、間引き出力回路４は、サンプリングされたデータＤ２，Ｄ６，Ｄ１０，Ｄ１４，Ｄ１８…のそれぞれの終端に立ち上がるクロック信号ＣＬＫのクロックに同期してデータＤ２，Ｄ６，Ｄ１０，…を保持して出力する。間引き出力回路４は、例えば、同期データＤＦＦからセレクタ２によって選択されたデータＤ２を、データＤ２がサンプリングされた１クロック周期の次の１クロック周期Ｔ１において保持する。
【００４５】
一方、一致検出回路３３が“Ｌｏ”となる選択制御信号ＳＥＬを出力している期間において、セレクタ２は、間引き出力回路４から出力される間引き出力データＤＯＵＴを選択して出力する。間引き出力回路４は、例えば、上記の１クロック周期Ｔ１の次の１クロック周期Ｔ２では、１クロック周期Ｔ１で出力していたデータＤ２の終端を１クロック周期Ｔ２におけるクロックの立ち上がりのタイミングで保持する（データＤ２を１クロック遅延させる）。間引き出力回路４は、続く１クロック周期Ｔ３，Ｔ４では、それぞれの前の１クロック周期Ｔ２，Ｔ３で保持してセレクタ２を介して入力されるデータＤ２を同様な動作を繰り返すことによって保持する。これにより、データＤ２は、連続する４つの１クロック周期Ｔ１〜Ｔ４に渡って間引き出力データＤＯＵＴとして出力される。また、データＤ６，Ｄ１０，Ｄ１４，Ｄ１８…も、同様にして、連続する４つの１クロック周期に渡って間引き出力データＤＯＵＴとして出力される。
【００４６】
このように、上記のデータ間引き回路では、フリップフロップ１、間引き制御回路３および間引き出力回路４は、ずれも共通のクロック信号ＣＬＫに基づいて動作する。そして、このデータ間引き回路では、選択制御信号ＳＥＬが“Ｈｉ”である期間に、クロック信号ＣＬＫの立ち上がりで入力データＤＩＮから間引いたデータを間引き出力データとしてＤＯＵＴに出力し、選択制御信号ＳＥＬが“Ｌｏ”である期間にそのデータを保持する。この結果、間引き出力回路４は、元クロックであるクロック信号ＣＬＫで動作し、選択制御信号ＳＥＬに設定された前記の間引き率による間引き動作を行う。
【００４７】
続いて、図１に示すデータ間引き回路を基本とする複数のダウンサンプルを行うデータ間引き回路について説明する。図４は、このようなデータ間引き回路の構成を示している。
【００４８】
図４に示すように、データ間引き回路は、それぞれが個々にデータ間引き回路として機能する第１段ないし第３段の間引き部を有する。
【００４９】
第１段の間引き部は、フリップフロップ１１（図中、ＦＦ）、セレクタ１２、間引き制御回路１３および間引き出力回路１４を有している。フリップフロップ１１、セレクタ１２、間引き制御回路１３および間引き出力回路１４は、それぞれフリップフロップ１、セレクタ２、間引き制御回路３および間引き出力回路４と同等の機能を有している。間引き出力回路１４から出力される間引き出力データＤＯＵＴ１は、組み合わせ回路２１に入力される。
【００５０】
第２段の間引き部は、セレクタ１５、間引き制御回路１６および間引き出力回路１７を有している。セレクタ１５、間引き制御回路１６および間引き出力回路１７は、それぞれセレクタ２、間引き制御回路３および間引き出力回路４と同等の機能を有している。ただし、セレクタ１５は、間引き出力回路１７からの間引き出力データＤＯＵＴ２または組み合わせ回路２１からの出力データのいずれか一方を選択することが、セレクタ２と異なっている。また、間引き出力回路１７から出力される間引き出力データＤＯＵＴ２は、組み合わせ回路２２に入力される。
【００５１】
第３段の間引き部は、セレクタ１８、間引き制御回路１９および間引き出力回路２０を有している。セレクタ１８、間引き制御回路１９および間引き出力回路２０は、それぞれセレクタ２、間引き制御回路３および間引き出力回路４と同等の機能を有している。ただし、セレクタ１８は、間引き出力回路２０からの間引き出力データＤＯＵＴ３または組み合わせ回路２２からの出力データのいずれか一方を選択することが、セレクタ２と異なっている。間引き出力回路１７から出力される間引き出力データＤＯＵＴ２は、組み合わせ回路２２に入力される。
【００５２】
組み合わせ回路２１，２２は、加減乗除算回路、セレクタ、マルチプレクサなどの記憶回路以外の、ゲート回路が組み合わされてなるデジタル回路である。これらの組み合わせ回路２１，２２によって、間引きデータ信号ＤＯＵＴ１，ＤＯＵＴ２に各種の処理が施される。
【００５３】
図５は、上記のように構成されるデータ間引き回路の動作を示すタイミングチャートである。このデータ間引き回路の動作について、図５のタイミングチャートを参照して説明する。
【００５４】
まず、フリップフロップ１１は、入力データＤＩＮをクロック信号ＣＬＫに同期して保持して同期データＤＦＦとして出力する。一方、間引き制御回路１３は、１／２の間引き率が設定された選択制御信号ＳＥＬ１を出力する。セレクタ１２は、選択制御信号ＳＥＬ１が“Ｈｉ”となる期間にフリップフロップ１１からの同期データＤＦＦを出力する一方、選択制御信号ＳＥＬ１が“Ｌｏ”となる期間に間引き出力回路１４からの間引き出力データＤＯＵＴ１を出力する。これにより、入力データＤＩＮ（同期データＤＦＦ）は図５に示すように、１／２にダウンサンプルされている。
【００５５】
続いて、間引き出力データＤＯＵＴ１は、組み合わせ回路２１内を通過して入力データＤＩＮ２となり、第２段の間引き部でダウンサンプルされる。間引き制御回路１６は、１／４の間引き率が設定された選択制御信号ＳＥＬ２を出力する。セレクタ１５は、選択制御信号ＳＥＬ２が“Ｈｉ”となる期間に組み合わせ回路２１からの出力データを出力する一方、選択制御信号ＳＥＬ２が“Ｌｏ”となる期間に間引き出力回路１７からの間引き出力データＤＯＵＴ２を出力する。これにより、入力データＤＩＮ２は図５に示すように、１／４にダウンサンプルされている。
【００５６】
さらに、出力信号ＤＯＵＴ２は、組み合わせ回路２２内を通過して入力データＤＩＮ３となり、第３段の間引き部でダウンサンプルされる。間引き制御回路１９は、１／８の間引き率が設定された選択制御信号ＳＥＬ３を出力する。セレクタ１８は、選択制御信号ＳＥＬ３が“Ｈｉ”となる期間に組み合わせ回路２２からの出力データを出力する一方、選択制御信号ＳＥＬ３が“Ｌｏ”となる期間に間引き出力回路２０からの間引き出力データＤＯＵＴ３を出力する。これにより、入力データＤＩＮ３は図５に示すように、１／８にダウンサンプルされている。
【００５７】
上記のようにして、組み合わせ回路２１，２２には、それぞれ所望にダウンサンプルされた間引き出力データＤＯＵＴ１，ＤＯＵＴ２が提供される。また、最終的に出力された間引き出力データＤＯＵＴ３も他の回路に提供される。
【００５８】
このように、上記のデータ間引き回路は、セレクタ１２，１５，１８を設け、共通のクロック信号ＣＬＫで動作する間引き制御回路１３，１６，１９からの選択制御ＳＥＬ１〜ＳＥＬ３によってセレクタ１２，１５，１８の出力を切り替えている。これにより、上記のデータ間引き回路は、フリップフロップ１１からの同期データＤＦＦを間引き出力回路１４で間引きし、間引き出力回路１４からの間引き出力データＤＯＵＴ１を次段の間引き出力回路１７でさらに間引きし、間引き出力回路１７からの間引き出力データＤＯＵＴ２を次段の間引き出力回路２０でさらに間引きして間引き出力データＤＯＵＴ３を出力する。また、各間引き制御回路１３，１６，１９および各間引き出力回路１４，１７，２０に用いられる動作クロックは、クロック信号ＣＬＫが共通して用いられている。このデータ間引き回路は、各段のデータ間引き部（データ間引き回路）が動作クロックとしてクロック信号ＣＬＫのみを用いる図１のデータ間引き回路を基本としていることから、各段で共通のクロック信号ＣＬＫを用いることができる。したがって、データ間引き回路全体の動作クロックを共通化することができる。
【００５９】
これにより、上記のデータ間引き回路は、間引き制御回路１３，１６，１９によって間引き率を設定することにより、データ間引き回路は単一のクロック信号を共通の動作クロックとして用いて動作する。これにより、従来のデータ間引き回路のように、各段の間引き部に専用の間引きクロック信号を用いる必要がなくなるので、このような間引きクロック間での遅延量の調整も不要となる。それゆえ、データ間引き回路の構成が簡素化されて、データ間引き回路が実装される半導体集積回路の規模を縮小することが可能となる。この結果、その半導体集積回路の消費電力を低減するとともに、半導体集積回路の設計期間を図ることにより、データ間引き回路のコストダウンを実現することができる。
【００６０】
また、各間引き出力回路１４，１７，２０は、選択制御信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が“Ｈｉ”であるときに、それぞれセレクタ１２，１５，１８から出力された入力データ（同期データＤＦＦ，入力データＤＩＮ２，入力データＤＩＮ３）出力する。一方、各間引き出力回路１４，１７，２０は、選択制御信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が“Ｌｏ”であるときに、それぞれセレクタ１２，１５，１８から出力された自身の出力、すなわち間引き出力データＤＯＵＴ１〜ＤＯＵＴ３を出力する。したがって、このとき、各間引き出力回路１４，１７，２０は、自身の出力をそのまま間引き出力データＤＯＵＴ１〜ＤＯＵＴ３に反映させているだけで、実質的なデータ保持動作をしていない。これにより、選択制御信号ＳＥＬ１〜ＳＥＬ３で定まる所望の間引き率で間引きを行うことができる。それゆえ、多段のデータ間引き段（データ間引き回路）を接続して間引き回数を自在に設定することができる。
【００６１】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６２】
本発明のデータ間引き回路は、単一の動作クロックを用いることによって、間引き率に応じた複数の動作クロックを用いるデータ間引き回路に比べて、回路構成の縮小化、消費電力の低減化、低コスト化などを図ることができるので、間引き率の異なる間引きデータを得る用途に好適に利用することが可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態を示すデータ間引き回路の構成を示すブロック図である。
【図２】上記データ間引き回路における間引き制御回路の構成を示すブロック図である。
【図３】上記データ間引き回路の動作を示すタイミングチャートである。
【図４】本発明の他の実施形態を示すデータ間引き回路の構成を示すブロック図である。
【図５】図４のデータ間引き回路の動作を示すタイミングチャートである。
【図６】従来のデータ間引き回路の構成を示すブロック図である。
【図７】図６のデータ間引き回路の動作を示すタイミングチャートである。
【図８】従来の他のデータ間引き回路の構成を示すブロック図である。
【図９】図８のデータ間引き回路の動作を示すタイミングチャートである。
【図１０】図９のタイミングチャートにおいて図８のデータ間引き回路の動作上の不都合が生じる部分を拡大して示すタイミングチャートである。
【図１１】図８のデータ間引き回路の動作上の不都合を改善した従来のさらに他のデータ間引き回路の構成を示すブロック図である。
【符号の説明】
【００６４】
２        セレクタ（選択出力回路）
３        間引き制御回路（選択制御回路）
４        間引き出力回路（出力回路）
１２        セレクタ（選択出力回路）
１３        間引き制御回路
１４        間引き出力回路
１５        セレクタ（選択出力回路）
１６        間引き制御回路
１７        間引き出力回路
１８        セレクタ（選択出力回路）
１９        間引き制御回路
２０        間引き出力回路
３１        カウンタ
３２        間引き率設定レジスタ（記憶回路）
３３        一致検出回路（制御信号出力回路）
ＣＬＫ      クロック信号
ＣＮＴ      カウント値
ＬＩＭ      設定値
ＤＩＮ      入力データ
ＤＩＮ１    入力データ
ＤＩＮ２    入力データ
ＤＩＮ３    入力データ
ＤＯＵＴ    出力データ
ＤＯＵＴ１  出力データ
ＤＯＵＴ２  出力データ
ＤＯＵＴ３  出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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