(57)【要約】      （修正有）【課題】信頼性が向上した、読出し動作をする時、高いセンシングマージンを得られる強誘電体ラム装置を提供する。【解決手段】ワードラインと、ワードライン各々に対応するセル電極ラインと、ワードラインと交差されるように配列されたビットラインと、そして、各々がスイッチングトランジスターと強誘電体キャパシターを含むメモリセルのアレイと、アレイのワードライン一つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号を発生し、そして、セル電極ライン中、選択されたワードラインに対応する一つを駆動信号に駆動するローデコーダ回路及び、書込み動作の間に第１のレベルの駆動信号を発生し、読出し動作の間に第１のレベルより高い第２のレベルの駆動信号を発生する駆動信号発生回路を含む。【選択図】図３
2007242228.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインと、前記ワードライン各々に対応するセル電極ラインと、前記ワードラインと交差するように配列されたビットラインと、そして、各々がスイッチングトランジスターと強誘電体キャパシターを含んで、前記強誘電体キャパシターの一つの電極が前記スイッチングトランジスターを通じて対応するビットラインに接続され、その他の電極が対応するセル電極ラインに接続され、前記スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルとを備えたメモリセルアレイと、
前記アレイのワードラインの一つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号を発生し、そして、前記セル電極ライン中、前記選択されたワードラインに対応する一つを駆動信号に駆動するローデコーダ及び、
前記選択されたワードラインに対応するセル電極ラインを駆動するための前記駆動信号を発生する駆動信号発生手段を含み、前記駆動信号発生手段は書込み動作の間に第１のレベルの前記駆動信号を発生し、読出し動作の間に前記第１レベルより高い第２のレベルの前記駆動信号を発生する不揮発性メモリ装置の製造方法において、
Ｃｐｚｔを前記強誘電体キャパシターのキャパシタンス、ＣＢＬを前記ビットラインのローディングキャパシタンスとして、前記第１のレベルに（Ｃｐｚｔ＋ＣＢＬ）／ＣＢＬを乗じた値を算出し、前記算出した値以上であるように前記第２のレベルを決定する段階を含む不揮発性メモリ装置の製造方法。
【請求項２】
前記駆動信号発生手段は、前記第１のレベルの駆動信号をパルスとして発生するパルス発生回路と、前記第１のレベルの駆動信号を前記第２のレベルの駆動信号に昇圧するための昇圧回路と、外部から印加される制御信号に応答して前記第１のレベルの駆動信号を前記ローデコーダに伝達するための第１のスイッチ及び、前記制御信号に応答して前記第２のレベルの駆動信号を前記ローデコーダに伝達するための第２のスイッチを含む請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
前記第１のスイッチはＰＭＯＳトランジスターを含み、前記第２のスイッチはＮＭＯＳトランジスターを含む請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記制御信号のレベルは読出し動作する時、電源電圧レベルであり、書込み動作する時、グラウンド電位である請求項２に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記ビットラインに対応するリファレンスビットライン、リファレンスワードライン、前記リファレンスワードラインに対応するリファレンスセル電極ライン、そして、前記リファレンスビットラインに各々対応するリファレンスセルのリファレンスセルアレイを付加的に含む請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記リファレンスセル電極ラインは前記駆動信号発生手段から発生された前記駆動信号を提供してもらう前記ローデコーダにより駆動される請求項５に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記第１のレベルは電源電圧レベルである請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項８】
ワードラインと、前記ワードラインに各々に対応するプレートラインと、前記ワードラインと交差されるように配列されたビットラインと、そして、各々がスイッチングトランジスターと強誘電体キャパシターを含んで、前記強誘電体キャパシターの一つの電極が前記スイッチングトランジスターを通じて対応するビットラインに接続され、その他の電極が対応するプレートラインに接続され、前記スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルとを備えたメモリセルアレイと、
前記ビットラインに各々対応するリファレンスビットラインと、リファレンスワードラインと、前記リファレンスワードラインに対応するリファレンスプレートラインと、そして、リファレンスビットラインに各々対応するリファレンスセルとを具備したリファレンスセルアレイと、
前記リファレンスビットライン対前記リファレンスセルの比は１：１であり、
前記アレイのワードライン中、一つと前記リファレンスワードラインを選択するための選択信号と非選択されたワードラインに供給するための非選択信号を発生し、そして、前記プレートライン中、前記選択されたワードラインに対応する一つと、前記リファレンスプレートラインを駆動信号に駆動するローデコーダ回路及び、
前記メモリセル中、選択されたメモリセルのデータビットに対応するレベル、そして、前記選択されたメモリセルに対応するリファレンスセルからデータビットに各々対応するレベルの平均レベルを持つリファレンスレベルを受け入れ、前記選択されたデータビットのレベルを感知するための感知回路及び、
書込み動作の間に第１のレベルの前記駆動信号を発生し、読出し動作の間に前記第１のレベルより高い第２のレベルの前記駆動信号を発生する駆動信号発生回路を含む不揮発性メモリ装置の製造方法において、
Ｃｐｚｔを前記強誘電体キャパシターのキャパシタンス、ＣＢＬを前記ビットラインのローディングキャパシタンスとして、前記第１のレベルに（Ｃｐｚｔ＋ＣＢＬ）／ＣＢＬを乗じた値を算出し、前記算出した値以上であるように前記第２のレベルを決定する段階を含む不揮発性メモリ装置の製造方法。
【請求項９】
前記駆動信号発生回路は、前記第１のレベルの駆動信号をパルスとして発生するパルス発生器と、前記第１のレベルの駆動信号を前記第２のレベルの駆動信号に昇圧するための昇圧回路と、外部から印加される制御信号に応答して、前記第１のレベルの駆動信号を前記ローデコーダに伝達するための第１のスイッチ及び、前記制御信号に応答して前記第２のレベルの駆動信号を前記ローデコーダに伝達するための第２のスイッチを含む請求項８に記載の不揮発性メモリ装置の製造方法。
【請求項１０】
前記第１のレベルは電源電圧レベルである請求項８に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に関するものであり、詳しくは強誘電体キャパシターを持つメモリ装置のプレートパルス信号を発生する回路に関するものである。
【背景技術】
【０００２】
最近、電源オフする時までデータを維持する機能を持つ不揮発性メモリはヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｒｉｃｓ）を示すＰＺＴのような強誘電物質の使用を通じて実現されてきた。メモリセルにそのような強誘電物質を使うことにより、不揮発性メモリは簡単な構造で具現されることができる。強誘電体ラム（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は不揮発性の特性を持ち、高速低電圧動作ができるので、多くのメモリチップメーカーの関心と競争が集まっている。ＦＲＡＭの動作速度は分極反転時間により決定される。強誘電体キャパシターの分極反転速度はキャパシターの面積、強誘電体薄膜の厚さ、印加電圧等により決定されるが、通常ｎｓ単位である。これはμｓ単位の読出し／書込み時間を持つＥＥＰＲＯＭやフラッシメモリと比較する時、より早い速度で動作できることを意味する。
【０００３】
図１は１Ｔ／１Ｃ強誘電体メモリセルを示す。メモリセルは一つのスイッチングトランジスターＴｒと一つの強誘電体キャパシターＣF（１ビット当り１−トランジスター及び１−キャパシター：１Ｔ／１Ｃ）で構成される。スイッチングトランジスターＴｒは強誘電体キャパシターＣFの一つの電極とビットラインＢＬに各々接続された二つの主電極、すなわち、ドレーン電極とソース電極を持ち、ワードラインＷＬに接続されたゲート電極を持つ強誘電体キャパシターＣFの他の電極はプレートラインＰＬに接続される。
【０００４】
図２は強誘電体キャパシターのヒステリシスＩ−Ｖスイッチングループを示すグラフである。グラフの横座標（ａｂｓｃｉｓｓａ）はキャパシターの二つの電極の間の電位差、すなわち、キャパシター両端の電圧（ｖｏｌｔｓ）を示し、縦座標（ｏｒｄｉｎａｔｅ）は強誘電物質の自発分極によりそれの表面に誘起される電荷の量、すなわち、分極度（μＣ／ｃｍ2）を示す。
【０００５】
０Ｖの電圧が印加され、強誘電物質に何も電界がない時は、大抵、分極ドメイン（ｐｏｌａｒｉｚａｔｉｏｎ ｄｏｍａｉｎｓ）は不均一であり、分極が発生しない。キャパシター両端の電圧が正の方向に増加する時、分極度（あるいは電荷量）は０（ｚｅｒｏ）から正の分極領域内の点Ａまで増加する。点Ａで、全てのドメインは一つの方向に分極され、点Ａからの分極度は最大値に至る。この時、分極度すなわち、強誘電物質が保有する電荷の正はＱｓで表示され、キャパシター両端に印加される電圧の大きさは動作電圧Ｖｃｃである。以後、キャパシター両端の電圧が再び０Ｖまで落ちても、分極度は０まで低くならずに、点Ｂに留まるようになる。このような残留分極により強誘電物質が保有する電荷の量、すなわち、残留分極度はＱｒに表示される。
【０００６】
次に、キャパシター両端の電圧が負の方向に増加すると、分極度は点Ｂから負の電荷分極領域内の点Ｃに変わる（図２から曲線２１）。点Ｃで、強誘電物質の全てのドメインは点Ａからの分極方向の反対になる方向で分極される。この時、分極度は−Ｑｓで表示され、キャパシター両端に印加された電圧の大きさは−Ｖｃｃである。以後、キャパシター両端の電圧が再び０Ｖまで落ちても、分極値は０まで落ちられないで、点Ｄに残留するようになる。この時の残留分極度は−Ｑｒで表示される。キャパシター両端に印加される電圧の大きさがもう一回正の方向に増加すると、強誘電物質の分極度は点Ｄから点Ａに変わる。
【０００７】
前述したように、電界を発生するための電圧が二つの電極の間に強誘電物質が挿入された強誘電体キャパシターに一回印加されると、以後、電極がフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に設定されても、自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ）による分極方向は維持される。自発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ ｃｈａｒｇｅ）は漏洩等により自然に損失されない。分極度が０になるように、反対方向に電圧が印加されないと、分極方向はそのまま維持される。
【０００８】
ＦＲＡＭにおいて、書込み／読出し動作の間に強誘電体キャパシターＣF両端に印加される電圧は非常に重要である。従来技術の問題点に関した書込み動作及び読出し動作が以後説明される。よく知られているように、選択されたメモリセルに対応するプレートラインにパルス信号を印加することにより、選択されたメモリセルからデータが読出されたり、選択されたメモリセルにデータが書込まれる。この時、ビットラインとプレートラインの間の電圧、すなわち、強誘電体キャパシターの両端にかかる電圧を書込み電圧（ｗｒｉｔｉｎｇ ｖｏｌｔａｇｅ）とする。書込み電圧により強誘電体キャパシターに挿入された強誘電物質は状態点ＡあるいはＣで完全に分極される。
【０００９】
次、読出し動作になる間、感知回路（図４参照）が動作する以前のビットラインはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）になる。そして、強誘電体キャパシターＣFの強誘電物質を完全に分極させるパルス信号がプレートラインＰＬに印加される時、強誘電体キャパシターＣFの強誘電物質は状態点ＡあるいはＣで完全に分極され、これを飽和状態（ｓａｔｕｒａｔｉｏｎ ｓｔａｔｅ）とする。この時、ビットラインＢＬとプレートラインＰＬの間の電圧、すなわち、キャパシター両端にかかる電圧を読出し電圧（ｒｅａｄｉｎｇ ｖｏｌｔａｇｅ）とする。
【００１０】
しかし、読出し動作をする時、ビットラインＢＬがフローティング状態に維持されるので、図１から知られるように、プレートラインＰＬにパルス信号が印加される時、強誘電体キャパシターＣF両端にかかる電圧は強誘電体キャパシターＣFのキャパシタンスとビットラインＢＬのキャパシタンスのカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｅ）に該当するプレート電圧だけ低くなる。そのようなカップリング比により、低くなった読出し電圧は下記の式（１）で表現される。
【００１１】
【数１】
2007242228.tif 000003
【００１２】
式（１）において、記号Ｖfは強誘電体キャパシターの両端にかかる電圧を示し、記号Ｖｐはプレート電圧を示し、記号ＣBLはビットラインのローディングキャパシタンス（ｌｏａｄｉｎｇ ｃａｐａｃｉｔａｎｃｅ）を示す。又、記号Ｃｐｚｔは強誘電体キャパシターのキャパシタンスを示す。
【００１３】
前記の式（１）で、読出し動作をする時、強誘電体キャパシターＣFの両端にかかる読出し電圧は書込み動作する時に強誘電体キャパシターＣFの両端にかかる書込み電圧より低いことが知られている。結局、書込み動作をする時、強誘電体キャパシターＣF両端にかかる書込み電圧は強誘電物質が図１の状態点ＡあるいはＣに完全に分極される反面、読出し動作をする時、強誘電体キャパシターＣF両端にかかる読出し電圧は強誘電物質が状態点ＡあるいはＣに完全に分極するようにできない。
【００１４】
従って、読出し動作をする時、飽和状態に至らない強誘電体キャパシターＣFを含むメモリセルに対する感知動作が正確にならない。要するに、データフェイル（ｄａｔａ ｆａｉｌ）が発生する可能性が高い。又、リファレンスセルの場合も同一の原因により、リファレンスセルから希望のレベルの基準電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を得られない。結果的に、従来技術による強誘電体ランダムアクセスメモリＦＲＡＭ装置はデータフェイルが発生する可能性が高いという問題点を持っている。
【特許文献１】特開平０９−０４５０８９号公報
【特許文献２】特開平０８−１１５５９６号公報
【特許文献３】特開平０５−２４２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従って、本発明の目的は信頼性が向上された強誘電体ラム装置を提供することである。
【００１６】
本発明の他の目的は読出し動作する時、高いセンシングマージンを得られる強誘電体ラム装置を提供することである。
【００１７】
本発明の他の目的は、強誘電物質が完全に分極されるようにプレートラインに印加される書込み用パルス信号のレベルより高く昇圧されたレベルの読出し用パルス信号にプレートラインを駆動する強誘電体ラム装置を提供することである。
【課題を解決するための手段】
【００１８】
上述したような目的を達成するための本発明の一つの特徴によると、ワードラインと、前記ワードライン各々に対応するセル電極ラインと、前記ワードラインと交差するように配列されたビットラインと、そして、各々がスイッチングトランジスターと強誘電体キャパシターを含んで、前記強誘電体キャパシターの一つの電極が前記スイッチングトランジスターを通じて対応するビットラインに接続され、その他の電極が対応するセル電極ラインに接続され、前記スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルとを備えたメモリセルアレイと、前記アレイのワードラインの一つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号を発生し、そして、前記セル電極ライン中、前記選択されたワードラインに対応する一つを駆動信号に駆動するローデコーダ及び、前記選択されたワードラインに対応するセル電極ラインを駆動するための前記駆動信号を発生する駆動信号発生手段を含み、前記駆動信号発生手段は書込み動作の間に第１のレベルの前記駆動信号を発生し、読出し動作の間に前記第１レベルより高い第２のレベルの前記駆動信号を発生する不揮発性メモリ装置の製造方法において、Ｃｐｚｔを前記強誘電体キャパシターのキャパシタンス、ＣＢＬを前記ビットラインのローディングキャパシタンスとして、前記第１のレベルに（Ｃｐｚｔ＋ＣＢＬ）／ＣＢＬを乗じた値を算出し、前記算出した値以上であるように前記第２のレベルを決定する段階を含む。
【００１９】
この態様において、前記駆動信号発生手段は、前記第１のレベルの駆動信号をパルスとして発生するパルス発生回路と、前記第１のレベルの駆動信号を前記第２のレベルの駆動信号に昇圧するための昇圧回路と、外部から印加される制御信号に応答して前記第１のレベルの駆動信号を前記ローデコーダに伝達するための第１のスイッチ及び、前記制御信号に応答して前記第２のレベルの駆動信号を前記ローデコーダに伝達するための第２のスイッチを含む。
【００２０】
この態様において、前記第１のスイッチはＰＭＯＳトランジスターを含み、前記第２のスイッチはＮＭＯＳトランジスターを含む。
【００２１】
この態様において、前記制御信号のレベルは読出し動作する時、電源電圧レベルであり、書込み動作する時、グラウンド電位である。
【００２２】
この態様において、前記ビットラインに対応するリファレンスビットライン、リファレンスワードライン、前記リファレンスワードラインに対応するリファレンスセル電極ライン、そして、前記リファレンスビットラインに各々対応するリファレンスセルのリファレンスセルアレイを付加的に含む。
【００２３】
この態様において、前記リファレンスセル電極ラインは前記駆動信号発生手段から発生された前記駆動信号を提供してもらう前記ローデコーダにより駆動される。
【００２４】
この態様において、前記第１のレベルは電源電圧レベルである。
【００２５】
本発明の他の特徴によると、ワードラインと、前記ワードラインに各々に対応するプレートラインと、前記ワードラインと交差されるように配列されたビットラインと、そして、各々がスイッチングトランジスターと強誘電体キャパシターを含んで、前記強誘電体キャパシターの一つの電極が前記スイッチングトランジスターを通じて対応するビットラインに接続され、その他の電極が対応するプレートラインに接続され、前記スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルとを備えたメモリセルアレイと、前記ビットラインに各々対応するリファレンスビットラインと、リファレンスワードラインと、前記リファレンスワードラインに対応するリファレンスプレートラインと、そして、リファレンスビットラインに各々対応するリファレンスセルとを具備したリファレンスセルアレイと、前記リファレンスビットライン対前記リファレンスセルの比は１：１であり、前記アレイのワードライン中、一つと前記リファレンスワードラインを選択するための選択信号と非選択されたワードラインに供給するための非選択信号を発生し、そして、前記プレートライン中、前記選択されたワードラインに対応する一つと、前記リファレンスプレートラインを駆動信号に駆動するローデコーダ回路及び、前記メモリセル中、選択されたメモリセルのデータビットに対応するレベル、そして、前記選択されたメモリセルに対応するリファレンスセルからデータビットに各々対応するレベルの平均レベルを持つリファレンスレベルを受け入れ、前記選択されたデータビットのレベルを感知するための感知回路及び、書込み動作の間に第１のレベルの前記駆動信号を発生し、読出し動作の間に前記第１のレベルより高い第２のレベルの前記駆動信号を発生する駆動信号発生回路を含む不揮発性メモリ装置の製造方法において、Ｃｐｚｔを前記強誘電体キャパシターのキャパシタンス、ＣＢＬを前記ビットラインのローディングキャパシタンスとして、前記第１のレベルに（Ｃｐｚｔ＋ＣＢＬ）／ＣＢＬを乗じた値を算出し、前記算出した値以上であるように前記第２のレベルを決定する段階を含む。
【００２６】
この態様において、前記駆動信号発生回路は、前記第１のレベルの駆動信号をパルスとして発生するパルス発生器と、前記第１のレベルの駆動信号を前記第２のレベルの駆動信号に昇圧するための昇圧回路と、外部から印加される制御信号に応答して、前記第１のレベルの駆動信号を前記ローデコーダに伝達するための第１のスイッチ及び、前記制御信号に応答して前記第２のレベルの駆動信号を前記ローデコーダに伝達するための第２のスイッチを含む。
【００２７】
この態様において、前記第１のレベルは電源電圧レベルである。
【発明の効果】
【００２８】
読出し動作をする時の強誘電体キャパシターの強誘電物質を完全に分極されるようにしてから、センシングマージンを確保することができ、かつ、強誘電体メモリ装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００２９】
このような装置により、読出し動作をする時、書込み動作によるパルス信号のレベルより高く昇圧されたレベルのパルス信号にプレートラインを駆動することができる。
【００３０】
図３を参照すると、本発明の新規な強誘電体メモリ装置はプレートパルス発生回路６０を提供し、プレートパルス発生回路６０は書込み動作の間に電源電圧レベルのパルス信号ＳＰＬを発生し、読出し動作の間に電源電圧レベルより高いレベルのパルス信号ＢＳＰＬを発生する。これで、読出し動作の間にビットライン／リファレンスビットラインＢＬｊ／ＲＢＬｊそして、昇圧されたレベルのパルス信号ＢＳＰＬにより駆動されたプレートライン／リファレンスプレートラインＰＬｉ／ＲＰＬの間の強誘電体キャパシター両端にかかる電圧（要するに、読出し電圧）により強誘電体キャパシターＣFの強誘電物質は状態点（ＡあるいはＤ、図１を参照）に完全に分極（又は飽和）される。従って、読出し動作する時のセンシングマージンを確保することにより、強誘電体メモリ装置の信頼性が向上する。
【００３１】
図３を参照すると、本発明の好ましい実施形態による強誘電体メモリ装置の構成を示すブロック図が図示されている。ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個のプレートラインＰＬ１〜ＰＬｍは、図３に図示されるように、ローとカラムを規定する基板上のセルアレイ領域１０に対応するローに従って、各々伸張する。又、ｎ個のビットラインＢＬ１〜ＢＬｎは対応するカラムに従って、各々伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎが交差する領域にｍ×ｎ個の強誘電体メモリセルＭＣｍｎがマトリックス形態で形成される。
【００３２】
各メモリセルは一つのスイッチングトランジスターＴｒｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と一つの強誘電体キャパシターＣFｉｊで構成される。キャパシターＣFｉｊの二つの電極の間には強誘電物質が挿入されている。スイッチングトランジスターＴｒｉｊの電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）すなわち、ドレーンソースチャンネル（ｄｒａｉｎ−ｓｏｕｒｃｅ ｃｈａｎｎｅｌ）は対応する強誘電体キャパシターＣFｉｊの一つの電極と対応するビットラインＢＬｊの間に接続される。スイッチングトランジスターＴｒｉｊのゲートは対応するワードラインＷＬｉに接続される。具体的に、例を挙げると、メモリセルＭＣ１１において、スイッチングトランジスターＴｒ１１の電流通路は強誘電体キャパシターＣF１１の一つの電極とビットラインＢＬ１の間に接続され、それのゲートはワードラインＷＬ１に接続される。又、強誘電体キャパシターＣF１１の他の電極は対応するプレートラインＰＬ１に接続される。
【００３３】
再び、図３を参照すると、ワードラインＷＬ１〜ＷＬｍとプレートラインＰＬ１〜ＰＬｍはローデコーダ回路２０に接続される。ローデコーダ回路２０は一つのワードラインを選択し、そして、選択されたワードラインに対応するプレートラインＰＬｍ上に強誘電物質の全ての分極ドメインを所定の方向に完全に分極させる電圧レベルのパルス信号（要すると、読出し動作する時、パルス信号−ＢＳＰＬそして書込み動作する時、パルス信号−ＳＰＬ）を印加する。
【００３４】
各ビットラインＢＬ１〜ＢＬｎの一方の端はよく知られたラッチ型の感知回路３０に接続され、他方の端はカラム選択回路８０に接続される。感知回路３０は感知駆動レベル発生回路４０から二つの感知駆動ラインＳＡＰ及びＳＡＮそして、リファレンスセルアレイ５０に連結されたｎ個のリファレンスビットラインＲＢＬ１〜ＲＢＬｎと接続されている。
【００３５】
リファレンスセルアレイ（ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ ａｒｒａｙ）５０のリファレンスワードラインＲＷＬとリファレンスプレートラインＲＰＬはローデコーダ回路２０に接続される。リファレンスワードラインＲＷＬはローデコーダ回路２０により選択され、リファレンスプレートラインＲＰＬは選択されたワードラインＷＬｉに対応するプレートラインＰＬｉに供給されたパルス信号（例えば、読出し動作する時、パルス信号−ＢＳＰＬそして書込み動作する時、パルス信号−ＳＰＬ）により駆動される。アレイ５０は、よく知られているように、選択されたメモリセルに貯蔵されたデータ’１’あるいは’０’の基準になるレベルを対応するリファレンスビットラインＲＢＬｊを通じて感知回路３０に提供する。
【００３６】
再び、図３を参照すると、本発明による強誘電体メモリ装置は、ローデコーダ回路２０にパルス信号を供給するためのプレートパルス発生回路６０を含む。プレートパルス発生回路６０は書込み動作をする時、電源電圧レベルのパルス信号ＳＰＬを発生し、読出し動作をする時、電源電圧より高いレベルを持つパルス信号ＢＳＰＬを発生する。
【００３７】
従来技術において説明したように、読出し動作をする時、プレートライン／リファレンスプレートラインＰＬｉ／ＲＰＬに印加されるパルス信号の電圧レベルは書込み動作をする時、プレートラインＰＬｉ／ＲＰＬに印加されるそれの電圧レベルと同一である。このような場合、読出し動作をする時、ビットラインがフローティング状態に維持されるので、ビットラインＢＬのローディングキャパシタンスと強誘電体キャパシターＣFのキャパシタンスのカップリングにより読出し動作をする時、強誘電体キャパシターＣFの両端にかかる電圧は、書込み動作する時、強誘電体キャパシターＣFの両端にかかる電圧より低い。強誘電体キャパシターの強誘電物質が状態点ＡあるいはＣ（図１を参照）に完全に分極されないので、ＦＲＡＭ装置のセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）は減少する。
【００３８】
これを解決するために本発明によるプレートパルス発生回路６０は読出し動作をする時、印加されるパルス信号ＢＳＰＬのレベルを書込み動作をする時、印加されるパルス信号ＳＰＬのレベルより高いようにパルス信号を発生する。読出し動作する時、印加されるパルス信号ＢＳＰＬの電圧レベルを書込み動作をする時、印加されるパルス信号ＳＰＬの電圧レベルに関連して数学式で表現すると、次のようである。
【００３９】
【数２】
2007242228.tif 000004
【００４０】
本発明の好ましい実施形態によるプレートパルス発生回路６０はパルス発生器（ｐｕｌｓｅ ｇｅｎｅｒａｔｏｒ）６２，昇圧回路（ｂｏｏｓｔｉｎｇ ｃｉｒｃｕｉｔ）６４，スイッチとして動作するＮＭＯＳトランジスターＭＮ１とＰＭＯＳトランジスターＭＰ１で構成されている。
【００４１】
パルス発生器６２は書込み動作をする時、設定されたレベル（例えば、電源電圧）のパルス信号ＳＰＬを発生する。そして、昇圧回路６４はパルス発生器６２からプレートパルスＳＰＬを受け入れ、式（２）で表現された読出し動作をする時のパルス信号のレベルに対応する昇圧されたレベルのパルス信号ＢＳＰＬを発生する。信号ＣＰに制御されるＰＭＯＳトランジスターＭＰ１はパルス発生器６２とローデコーダ回路２０の間に形成される電流通路（ｃｕｒｒｅｃｔ ｐａｔｈ）すなわち、ソースドレーンチャンネル（ｓｏｕｒｃｅ−ｄｒａｉｎ ｃｈａｎｎｅｌ）を持つ。
【００４２】
そして、信号ＣＰに制御されるＮＭＯＳトランジスターＭＮ１は昇圧回路６４とローデコーダ回路２０の間に形成される電流通路を持つ。信号ＣＰは書込み動作をする時、ローレベルに維持され、読出し動作する時、ハイレベルに維持される。ただし、この分野の通常的な知識を習得した人々によく知られているように、ＦＲＡＭ装置は書込み／読出し動作が遂行された後、本来のデータを失ったメモリセルに本来のデータを維持するための再記入動作が遂行される。
【００４３】
この時、プレートラインに印加されるパルス信号のレベルは書込み動作をする時、印加されるパルス信号ＳＰＬと同一なレベルを持つ。従って、制御信号ＣＰは読出しの間、感知回路３０が動作する以前までだけハイレベルに活性化されることはこの分野に熟練した者にはよく知られている。結局、昇圧されたレベルのパルス信号ＢＳＰＬはただしハイレベルの制御信号ＣＰによりＮＭＯＳトランジスターがターンオンされた時、ローデコーダ回路２０に供給される。
【００４４】
カラム選択回路８０は、この分野の通常的な知識を習得した者によく知られているように、ｎ個のＮＭＯＳトランジスター（図示されない）を具備する。各選択トランジスターの電流通路は、対応するビットラインＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ＝１〜ｋ）の間に接続される。各トランジスターはカラムデコーダ回路７０からの各カラム選択信号Ｙ１〜Ｙｎによりターンオン／オフされる。そして、カラム選択回路８０のデータラインＤＬｙは主感知及び書込みドライブ回路９０を通じて、対応するデータ入出力ラインＤＩ０ｙに接続される。
【００４５】
図１，図３及び図４を参照して、以下本発明による強誘電体メモリ装置の書込み／読出し動作が説明される。
【００４６】
＜書込み動作＞
図４を参照すると、データ書込み動作はデータ感知区間Ｔ０−Ｔ１とデータ書込み区間Ｔ１−Ｔ２で構成される。まず、データ感知区間Ｔ０−Ｔ１は選択されたワードラインに関連されたメモリセルのデータを保護するために遂行される。すなわち、選択されるワードライン（例えば、メモリセルアレイのワードラインＷＬ１に接続されたメモリセルＭＣ１１−ＭＣ１ｎ）中、カラムデコーダ回路７０により選択されるセル（例えばＭＣ１１からＭＣ１４まで）に対したデータ書込み動作が遂行されるが、余りのセルＭＣ１５−ＭＣ１ｎに対した書込み動作は遂行されない。
【００４７】
選択されたメモリセルに対したデータ書込み動作が遂行されると、選択されたワードラインＷＬ１に対応するメモリセルアレイ１０のプレートラインＰＬ１はパルス発生回路６０から提供されるＶｃｃレベルのパルス信号ＳＰＬに駆動される。この時、メモリセル中、データ’１’が貯蔵されたセル、すなわち、状態点Ｂを持つメモリセルの強誘電体キャパシターＣFの分極Ｐは、図１の状態点Ｂから状態点Ｃを通じて状態点Ｄに代わり、この状態遷移に対応する電荷ｄＱ１は対応するスイッチトランジスターＴｒを通じて強誘電体キャパシターＣFと対応するビットラインＢＬの間に伝達される。そして、メモリセル中、データ’０’が貯蔵されたセル、すなわち、状態点Ｄを持つメモリセルの強誘電体キャパシターＣFの分極Ｐは図１の状態点Ｃを通じて再び状態点Ｄに回帰する。
【００４８】
結局、選択されたワードラインに接続されたメモリセルに貯蔵されたデータ’１’の分極Ｐはデータ’０’の分極Ｐに変化される。従って、選択されたワードラインに接続されたメモリセルに貯蔵された本来のデータ、すなわち、強誘電体キャパシターＣFの本来分極状態を復元するためにデータ感知区間Ｔ０−Ｔ１が遂行される。このために、書込み動作が遂行される以前に選択されたワードラインＷＬ１に対応するプレートラインＰＬ１がＶｃｃのレベルに駆動される。これと同時に、リファレンスプレートラインＲＰＬとリファレンスワードラインＲＷＬも選択され、そして、駆動されることにより、リファレンスビットラインＲＢＬｊはデータ’１’とデータ’０’に対応するレベルの平均値に該当するリファレンスレベルに各々チャージされる。
【００４９】
その次、実際のデータ書込み動作は区間Ｔ１−Ｔ２の間に遂行される。カラム選択回路８０はカラムデコーダ回路７０からの選択信号Ｙｉに応答して外部から書込まれたデータを、対応するビットライン（例えば、ＢＬ１−ＢＬ４）に伝達する。以後、感知駆動レベル発生回路４０からの駆動信号ＳＡＰ及びＳＡＮにより感知回路３０が活性化され、その結果、選択されたビットラインＢＬ１−ＢＬ４の電圧レベルは書込まれるデータの電圧レベルに安定した後、対応するセルにデータが書込まれる。そして、駆動信号ＳＡＰ及びＳＡＮにより感知回路３０が活性化される時、データ’１’が出力されたセルの再記入動作が遂行される。
【００５０】
＜読出し動作＞
再び図４を参照すると、読出し動作が遂行される前にビットラインプリチャージ動作が区間Ｔ２〜Ｔ３の間に遂行され、区間Ｔ３〜Ｔ４で上で説明された書込み動作のデータ感知動作と同一な方法でデータ感知動作が遂行される。ただし、図４に図示されるように、区間Ｔ３−Ｔ４の間、制御信号ＣＰのレベルがハイレベルに維持されるので、パルス発生信号６０のＮＭＯＳトランジスターＭＮ１がターンオンされ、ＰＭＯＳトランジスターＭＰ１がターンオフされる。従って、ローデコーダ回路２０は、パルス発生回路６０から、図３に図示されたように、昇圧されたレベルのパルス信号ＢＳＰＬを提供される。
【００５１】
昇圧されたレベルのパルス信号ＢＳＰＬにプレートライン／リファレンスプレートラインＰＬｍ／ＲＰＬを駆動することにより、読出し動作をする時、ビットラインＢＬ及び強誘電体キャパシターＣFのキャパシタンスカップリング（ｃａｐａｃｉｔａｎｃｅ ｃｏｕｐｌｉｎｇ）により、強誘電体キャパシターＣFの両端にかかる電圧が降下されることを補償（防止）することができる。すなわち、昇圧されたレベルのパルス信号ＢＳＰＬにより強誘電体キャパシターＣFの強誘電物質を状態点（点Ａ及び点Ｃ）に完全に分極させることができる。
【００５２】
本発明によるＦＲＡＭ装置は読出し動作をする時、強誘電体キャパシター両端にかかる電圧を、書込み動作をする時キャパシター両端にかかる電圧と同一に誘起させるにより、読出し動作する時のデータセンシングマージンを確保することができるだけでなく、それによりＦＲＡＭ装置の信頼性が向上する。読出し動作をする時、昇圧されたレベルのパルス信号ＢＳＰＬはメモリセルアレイ１０及びリファレンスセルアレイ５０のプレートラインにすべて印加されることは、この分野に熟練した者に自明である。
【図面の簡単な説明】
【００５３】
【図１】接合キャパシタンスとビットラインローディングキャパシタンスを持つメモリセルの等価回路図である。
【図２】強誘電体キャパシターの電極の間に挿入された強誘電物質のヒステリシス特性を見せる図面である。
【図３】本発明の好ましい実施形態による強誘電体ラム装置の構成を示すブロック図である。
【図４】本発明による読出し及び書込み動作のための動作タイミング図である。
【符号の説明】
【００５４】
１０  メモリセルアレイ
２０  ローデコーダ回路
３０  感知回路
４０  感知駆動レベル発生回路
５０  リファレンスセルアレイ
６０  プレートパルス発生回路
７０  カラムデコーダ回路
８０  カラム選択回路
９０  主感知及び書込みドライブ回路
【図１】
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【図２】
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【図３】
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【図４】
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