(57)【要約】【課題】半導体メモリ装置及びこれを有するメモリシステムを公開する。【解決手段】第１データを生成する第１メモリセルアレイブロック、第２データを生成する第２メモリセルアレイブロック、第１データに対して第１エラー検出コードを生成し、第１エラー検出コード中の一部ビットと第２エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号を生成する第１エラー検出コード生成器、及び第２データに対して第２エラー検出コードを生成し、第２エラー検出コード中の一部ビットを除いた残りのビットと第１エラー検出コード中の一部ビットを除いた残りのビットを組み合わせて第２最終エラー検出信号を生成する第２エラー検出コード生成器で構成されている。【選択図】図７
2007220278.tif 000002
【特許請求の範囲】
【請求項１】
第１データを生成する第１メモリセルアレイブロックと、
第２データを生成する第２メモリセルアレイブロックと、
前記第１データに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第２エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号を生成する第１エラー検出コード生成器と、
前記第２データに対して前記第２エラー検出コードを生成し、前記第２エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第２最終エラー検出信号を生成する第２エラー検出コード生成器と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１エラー検出コード生成器は、
前記第１データに対して前記第１エラー検出コードを生成する第１エラー検出コード生成回路と、
前記第１エラー検出コード中の一部ビットと前記第２エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号を生成する第１組み合わせ回路と、
を備えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１組み合わせ回路は、
前記第１エラー検出コードの上位ビットと前記第２エラー検出コードの上位ビットとの排他的論理和をとって前記第１最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２エラー検出コード生成器は、
前記第２データに対して前記第２エラー検出コードを生成する第２エラー検出コード生成回路と、
前記第１エラー検出コード中の前記一部ビットを除いた前記残りビットと前記第２エラー検出コード中の前記一部ビットを除いた前記残りビットとを組み合わせて第２最終エラー検出信号を生成する第２組み合わせ回路と、
を備えることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２組み合わせ回路は、
前記第２エラー検出コードの下位ビットと前記第１エラー検出コードの下位ビットとの排他的論理和をとって前記第２最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１及び第２エラー検出コード生成回路のそれぞれは、
循環リダンダンシーチェックコード方式を用いて構成されて、
同一のエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項７】
前記第１及び第２エラー検出コード生成回路のそれぞれは、
循環リダンダンシーチェックコード方式を用いて構成されて、
相違するエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、
前記第１データ及び前記第１最終エラー検出信号を直列変換して出力する第１並直列変換器と、
前記第２データ及び前記第２最終エラー検出信号を直列変換して出力する第２並直列変換器と、
をさらに備えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置のパッドは、
ＯＤＩＣパッド構造を有し、
前記第１エラー検出コード生成器は前記第１データ及び前記第１最終エラー検出信号を出力する第１データパッドに隣接して配置され、
前記第２エラー検出コード生成器は前記第２データ及び前記第２最終エラー検出信号を出力する第２データパッドに隣接して配置されることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、
外部から印加される第３データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号を生成する第３エラー検出コード生成器と、
外部から印加される第４データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第４最終エラー検出信号を生成する第４エラー検出コード生成器と、
外部から印加される第３最終エラー検出信号と前記第３最終エラー検出信号とを比べ、外部から印加される第４最終エラー検出信号と前記第４最終エラー検出信号とを比べてエラー検出信号を生成するエラー検出器と、
をさらに備えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１１】
前記第３エラー検出コード生成器は、
前記第３データに対して前記第３エラー検出コードを生成する第１エラー検出コード生成回路と、
前記第３エラー検出コード中の一部ビットと前記第４エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号を生成する第１組み合わせ回路と、
を備えることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１組み合わせ回路は、
前記第３エラー検出コードの上位ビットと前記第４エラー検出コードの上位ビットとの排他的論理和をとって前記第３最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第４エラー検出コード生成器は、
前記第４データに対して前記第４エラー検出コードを生成する第２エラー検出コード生成回路と、
前記第４エラー検出コード中の前記一部ビットを除いた前記残りビットと前記第３エラー検出コード中の前記一部ビットを除いた前記残りビットとを組み合わせて第４最終エラー検出信号を生成する第２組み合わせ回路と、
を備えることを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記第２組み合わせ回路は、
前記第４エラー検出コードの下位ビットと前記第３エラー検出コードの下位ビットとの排他的論理和をとって前記第4最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１及び第２エラー検出コード生成回路のそれぞれは、
循環リダンダンシーチェックコード方式を用いて構成されて、
同一のエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えることを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記第１及び第２エラー検出コード生成回路のそれぞれは、
循環リダンダンシーチェックコード方式を用いて構成されて、
相違するエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えることを特徴とする、請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記半導体メモリ装置は、
外部から印加される第３データ及び第３最終エラー検出信号を並列変換して出力する第１直並列変換器と、
外部から印加される第４データ及び第４最終エラー検出信号を並列変換して出力する第２直並列変換器と、
を備えることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１８】
前記エラー検出器は、
前記外部から印加される第３最終エラー検出信号と前記第３エラー検出コード生成器から出力される前記第３最終エラー検出信号とを比べて第１比較一致信号を生成する第１排他的論理和ゲートと、
前記外部から印加される第４最終エラー検出信号と前記第４エラー検出コード生成器から出力される前記第４最終エラー検出信号とを比べて第２比較一致信号を生成する第２排他的論理和ゲートと、
前記第１及び第２比較一致信号を論理和して前記エラー検出信号を生成する論理和ゲートと、
を備えることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１９】
前記半導体メモリ装置は、
前記第１データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて前記第3最終エラー検出信号を生成する第３エラー検出コード生成器と、
前記第２データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第4最終エラー検出信号を生成する第４エラー検出コード生成器と、
をさらに備えることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項２０】
前記第３エラー検出コード生成器は、
前記第１データに対して前記第３エラー検出コードを生成する第３エラー検出コード生成回路と、
前記第３エラー検出コード中の一部ビットと前記第４エラー検出コード中の一部ビットとを組み合わせて前記第3最終エラー検出信号を生成する第３組み合わせ回路と、
を備えることを特徴とする、請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第３組み合わせ回路は、
前記第３エラー検出コードの上位ビットと前記第４エラー検出コードの上位ビットとの排他的論理和をとって前記第3最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第４エラー検出コード生成器は、
前記第２データに対して前記第４エラー検出コードを生成する第４エラー検出コード生成回路と、
前記第４エラー検出コード中の前記一部ビットを除いた前記残りビットと前記第３エラー検出コード中の前記一部ビットを除いた前記残りビットとを組み合わせて前記第4最終エラー検出信号を生成する第４組み合わせ回路と、
を備えることを特徴とする、請求項１９に記載の半導体メモリ装置。
【請求項２３】
前記第４組み合わせ回路は、
前記第４エラー検出コードの下位ビットと前記第３エラー検出コードの下位ビットとの排他的論理和をとって前記第4最終エラー検出信号を生成する排他的論理和ゲートであることを特徴とする、請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記第１ないし第４エラー検出コード生成回路のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、
前記第１及び第３エラー検出コード生成回路のそれぞれは相違するエラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、
前記第２及び第４エラー検出コード生成回路のそれぞれは相違するエラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする、請求項２２に記載の半導体メモリ装置。
【請求項２５】
前記半導体メモリ装置は、
前記第１及び第２エラー検出コード生成器と前記第３及び第４エラー検出コード生成器を周期的に交替しながらイネーブルするための制御部をさらに備えることを特徴とする、請求項２４に記載の半導体メモリ装置。
【請求項２６】
第１ビット構造モードで２ｎビットの第１データを生成し、第２ビット構造モードでｎビットの前記第１データを生成する第１メモリセルアレイブロックと、
前記第１ビット構造モードで２ｎビットの第２データを生成し、前記第２ビット構造モードでｎビットの前記第２データを生成する第２メモリセルアレイブロックと、
前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して前記第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第３エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の一部ビットを生成する第１エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第２エラー検出コードを生成し、前記第２エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第２エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに対して前記第３エラー検出コードを生成し、前記第３エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第２最終エラー検出信号の一部ビットを生成する第３エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第２エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第４エラー検出コード生成器と、
を備えることを特徴とする、半導体メモリ装置。
【請求項２７】
前記第１エラー検出コード生成器は、
前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して２ｍビットの前記第１エラー検出コードを生成する第１エラー検出コード生成回路と、
２ｍビットの前記第１エラー検出コードの上位ｍビットと２ｍビットの前記第３エラー検出コードの上位ｍビットとを組み合わせて前記第１最終エラー検出信号の上位ｍビットを生成する第１組み合わせ回路と、
を備えることを特徴とする、請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記第２エラー検出コード生成器は、
前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して２ｍビットの前記第２エラー検出コードを生成する第２エラー検出コード生成回路と、
２ｍビットの前記第２エラー検出コードの上位ｍビットと２ｍビットの前記第４エラー検出コードの上位ｍビットとを組み合わせて前記第２最終エラー検出信号の下位ｍビットを生成する第２組み合わせ回路と、
を備えることを特徴とする、請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記第３エラー検出コード生成器は、
前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに対して２ｍビットの前記第３エラー検出コードを生成する第３エラー検出コード生成回路と、
２ｍビットの前記第３エラー検出コードの下位ｍビットと２ｍビットの前記第１エラー検出コードの下位ｍビットとを組み合わせて前記第２最終エラー検出信号の上位ｍビットを生成する第３組み合わせ回路と、
を備えることを特徴とする、請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記第４エラー検出コード生成器は、
前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビット対して２ｍビットの前記第４エラー検出コードを生成する第４エラー検出コード生成回路と、
２ｍビットの前記第４エラー検出コードの下位ｍビットと２ｍビットの前記第２エラー検出コードの下位ｍビットとを組み合わせて前記第２最終エラー検出信号の下位ｍビットを生成する第４組み合わせ回路と、
を備えることを特徴とする、請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記半導体メモリ装置は、
前記第１ビット構造モードで２ｎビットの前記第１データ及び２ｍビットの前記第１最終エラー検出信号を直列変換して出力し、前記第２ビット構造モードでｎビットの前記第１データ及びｍビットの前記第１最終エラー検出信号を直列変換して出力する第１並直列変換器と、
前記第１ビット構造モードで２ｎビットの前記第２データ及び２ｍビットの前記第２最終エラー検出信号を直列変換して出力する第２並直列変換器と、
をさらに備えることを特徴とする、請求項２６に記載の半導体メモリ装置。
【請求項３２】
前記半導体メモリ装置は、
前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して前記第５エラー検出コードを生成し、第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットとを組み合わせて前記第3最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットとを組み合わせて前記第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで上記第２データの上位ｎビットに対して前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第4最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器と、
をさらに備えることを特徴とする、請求項３０に記載の半導体メモリ装置。
【請求項３３】
前記第１ないし第８エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、
前記第１ないし第４エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、
前記第５ないし第８エラー検出コード生成器のそれぞれは前記第１エラー検出コード生成多項式とは異なる第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする、請求項３２に記載の半導体メモリ装置。
【請求項３４】
前記半導体メモリ装置は、
前記第１〜第４エラー検出コード生成器と前記第５〜第８エラー検出コード生成器とを周期的に交替しながらイネーブルするための制御部をさらに備えることを特徴とする、請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記半導体メモリ装置のパッドは、
ＯＤＩＣパッド構造を有し、
前記第１、２、５、６エラー検出コード生成器は前記第１データ及び前記第１最終エラー検出信号を出力する第１データパッドに隣接して配置され、
前記第３、４、７、８エラー検出コード生成器は前記第２データ及び前記第２最終エラー検出信号を出力する第２データパッドに隣接して配置されることを特徴とする、請求項３2に記載の半導体メモリ装置。
【請求項３６】
前記半導体メモリ装置は、
前記第１ビット構造モードで外部から印加される２ｎビットの第３データの上位ｎビット及び前記第２ビット構造モードで外部から印加される前記第３データの上位ｎビットに対して前記第５エラー検出コードを生成し、前記第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器と、
前記第１ビット構造モードで外部から印加される前記２ｎビットの第３データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器と、
前記第１ビット構造モードで外部から印加される２ｎビットの第４データの上位ｎビット及び前記第２ビット構造モードで外部から印加される前記第４データの上位ｎビットに前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第４最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第４データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第４最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器と、
外部から印加される第３最終エラー検出信号と前記第３最終エラー検出信号とを比べ、外部から印加される第４最終エラー検出信号と前記第４最終エラー検出信号とを比べてエラー検出信号を生成するエラー検出器と、
をさらに備えることを特徴とする、請求項２６に記載の半導体メモリ装置。
【請求項３７】
前記半導体メモリ装置は、
前記第１ビット構造モードで２ｎビットの前記第３データ及び２ｍビットの前記第３最終エラー検出信号を並列変換して出力し、前記第２ビット構造モードでｎビットの前記第３データ及びｍビットの前記第３最終エラー検出信号を並列変換して出力する第１直並列変換器と、
前記第１ビット構造モードで２ｎビットの前記第４データ及び２ｍビットの前記第４最終エラー検出信号を並列変換して出力する第２直並列変換器と、
をさらに備えることを特徴とする、請求項３６に記載の半導体メモリ装置。
【請求項３８】
第１データを生成する第１メモリセルアレイブロックと、
第２データを生成する第２メモリセルアレイブロックと、
前記第１データに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第２エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号を生成する第１エラー検出コード生成器と、
前記第２データに対して前記第２エラー検出コードを生成し、前記第２エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第２最終エラー検出信号を生成する第２エラー検出コード生成器を備えて前記第１及び第２データと前記第１及び第２最終エラー検出信号を生成する半導体メモリ装置と、
前記半導体メモリ装置から出力される第１データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号を生成する第３エラー検出コード生成器と、
前記半導体メモリ装置から出力される第２データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第４最終エラー検出信号を生成する第４エラー検出コード生成器と、
前記半導体メモリ装置から出力される第１最終エラー検出信号と前記第３最終エラー検出信号とを比べ、前記半導体メモリ装置から出力される第２最終エラー検出信号と前記第４最終エラー検出信号とを比べてエラー検出信号を生成するエラー検出器を備えるメモリ制御部と、
を備えることを特徴とする、メモリシステム。
【請求項３９】
前記第１ないし第４エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、
前記第１及び第３エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、
前記第２及び第４エラー検出コード生成器のそれぞれは同一の第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする、請求項３８に記載のメモリシステム。
【請求項４０】
第１ビット構造モードで２ｎビットの第１データを生成し、第２ビット構造モードでｎビットの前記第１データを生成する第１メモリセルアレイブロックと、
前記第１ビット構造モードで２ｎビットの第２データを生成し、前記第２ビット構造モードでｎビットの前記第２データを生成する第２メモリセルアレイブロックと、
前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第３エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の一部ビットを生成する第１エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第２エラー検出コードを生成し、前記第２エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第２エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに対して前記第３エラー検出コードを生成し、前記第３エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第２最終エラー検出信号の一部ビットを生成する第３エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第２エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第４エラー検出コード生成器を備えて、２ｎビット毎の前記第１及び第２データと前記第１及び第２最終エラー検出信号を生成する半導体メモリ装置と、
前記第１ビット構造モードで前記半導体メモリ装置から出力される２ｎビットの第１データの上位ｎビット及び前記第２ビット構造モードで前記半導体メモリ装置から出力される前記第１データの上位ｎビットに対して第５エラー検出コードを生成し、前記第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットとを組み合わせて前記第３最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器と、
前記第１ビット構造モードで前記半導体メモリ装置から出力される２ｎビットの第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに対して前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第４最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器と、
前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第４最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器と、
前記半導体メモリ装置から出力される前記第１ないし第４最終エラー検出信号を比べてエラー検出信号を生成するエラー検出信号生成器を備えるメモリ制御部と、
を備えることを特徴とする、メモリシステム。
【請求項４１】
前記第１ないし第８エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、
前記第１及び第５エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、
前記第２及び第６エラー検出コード生成器のそれぞれは同一の第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備え、
前記第３及び第７エラー検出コード生成器のそれぞれは同一の第３エラー検出コード生成多項式を用いて構成された第３排他的論理和回路を備え、
前記第４及び第８エラー検出コード生成器のそれぞれは同一の第４エラー検出コード生成多項式を用いて構成された第４排他的論理和回路を備えることを特徴とする、請求項４０に記載のメモリシステム。
【請求項４２】
２ｎビットの第１データの上位ｎビットに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第３エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の一部ビットを生成する第１エラー検出コード生成器と、
２ｎビットの前記第１データの下位ｎビットに対して第２エラー検出コードを生成し、前記第２エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第２エラー検出コード生成器と、
２ｎビットの第２データの上位ｎビットに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第２最終エラー検出信号の一部ビットを生成する第３エラー検出コード生成器と、
２ｎビットの前記第２データの下位ｎビットに対して第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第２エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第４エラー検出コード生成器と、
を備え、２ｎビット毎の第１及び第２データと前記第１及び第２最終エラー検出信号を出力するデータ送信器と、
２ｎビットの前記第１データの上位ｎビットに対して第５エラー検出コードを生成し、前記第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットとを組み合わせて第３最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器と、
２ｎビットの前記第１データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットとを組み合わせて前記第３最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器と、
２ｎビットの前記第２データの上位ｎビットに対して前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第４最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器と、
２ｎビットの前記第２データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて前記第４最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器と、
前記第１ないし第４最終エラー検出信号を比べてエラー検出信号を生成するエラー検出信号生成器を備えるデータ受信機と、
を備えることを特徴とする、データ送受信システム。
【請求項４３】
前記第１ないし第８エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、
前記第１及び第５エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、
前記第２及び第６エラー検出コード生成器のそれぞれは同一の第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備え、
前記第３及び第７エラー検出コード生成器のそれぞれは同一の第３エラー検出コード生成多項式を用いて構成された第３排他的論理和回路を備え、
前記第４及び第８エラー検出コード生成器のそれぞれは同一の第４エラー検出コード生成多項式を用いて構成された第４排他的論理和回路を備えることを特徴とする、請求項４２に記載のデータ送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、外側データ内側制御パッド構造を有する半導体メモリ装置及びこれを有するメモリシステム（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｍｅｍｏｒｙ  ｓｙｓｔｅｍ  ｃｏｍｐｒｉｓｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
従来の外側データ内側制御パッド（ＯＤＩＣ；Ｏｕｔｅｒ  Ｄａｔａ  Ｉｎｎｅｒ  Ｃｏｎｔｒｏｌ）構造を有する半導体メモリ装置は、データパッドが両側に配置され、命令パッドが内側に配置される構造を有し、一側に配置されているデータパッドを介して入出力されるデータは一側に配置されているメモリセルアレイブロックにのみ入出力され、他側に配置されているデータパッドを介して入出力されるデータは他側に配置されているメモリセルアレイブロックにのみ入出力される。
【０００３】
図１は、従来のＯＤＩＣパッド構造を有する半導体メモリ装置の一例の構成を示すブロック図で、４個のメモリセルアレイブロックＢＬＫ１〜ＢＬＫ４を備える半導体メモリ装置の構成を示す図である。
【０００４】
図１において、第１グループのデータパッドＤＱ１、アドレス／命令信号印加パッドＣＭＤ／ＡＤＤ、及び第２グループのデータパッドＤＱ２は、メモリセルアレイブロックＢＬＫ１、ＢＬＫ３が配置されている領域とメモリセルアレイブロックＢＬＫ２、ＢＬＫ４が配置されている領域との間に一列に配置されている。図１に示すように、ＯＤＩＣパッド構造を有する半導体メモリ装置は、第１グループのデータパッドＤＱ１と第２グループのデータパッドＤＱ２が両側に配置され、アドレス／命令信号印加パッドＣＭＤ／ＡＤＤが中央に配置されている。
【０００５】
図１において、メモリセルアレイブロックＢＬＫ１、ＢＬＫ２に／から入／出力されるデータＤＯ１、ＤＯ２は第１グループのデータパッドＤＱ１を介して入／出力され、メモリセルアレイブロックＢＬＫ３、ＢＬＫ４に／から入／出力されるデータＤＯ３、ＤＯ４は第２グループのデータパッドＤＱ２を介して入／出力される。
【０００６】
最近の半導体メモリ装置はデータ伝送時にデータだけ伝送するのではなく、データにエラー検出コードが追加されて伝送されるので、半導体メモリ装置にエラー検出コード生成器を追加して構成されている。そして、エラー検出コード生成器はメモリセルアレイブロックＢＬＫ１〜ＢＬＫ４から出力されるすべてのビットデータに対してエラー検出コードを生成しなければならない。例え、メモリセルアレイブロックＢＬＫ１、ＢＬＫ３またはメモリセルアレイブロックＢＬＫ２、ＢＬＫ４からデータが選択的に出力されたら、データＤＯ１、ＤＯ４またはデータＤＯ２、ＤＯ３に対してエラー検出コードを生成しなければならない。
【０００７】
しかし、例えばメモリセルアレイブロックＢＬＫ１〜ＢＬＫ４が配置されている領域間の領域Ａにエラー検出コード生成器が配置され、データＤＯ１、ＤＯ４またはデータＤＯ２、ＤＯ３からデータが出力されたら、データＤＯ１、ＤＯ４またはデータＤＯ２、ＤＯ３がエラー検出コード生成器に入力されなければならない。したがって、データＤＯ１、ＤＯ２を伝送するための信号ラインがエラー検出コード生成器側に配置されなければならないし、データＤＯ３、ＤＯ４を伝送するための信号ラインがエラー検出コード生成器側に配置されなければならない。このようなことは半導体メモリ装置のレイアウト面積を増加させるだけでなく、信号ラインが長くなって信号の伝送遅延を生成させる。
【０００８】
そして、このような問題は、エラー検出コード生成器がメモリセルアレイブロックＢＬＫ１、ＢＬＫ２が配置されている領域間の領域Ｂに配置されたりメモリセルアレイブロックＢＬＫ３、ＢＬＫ４が配置されている領域間の領域Ｃに配置されたりする場合にも生成する。
【０００９】
【特許文献１】特開2000-058772号公報
【特許文献１】特開2002-223203号公報
【特許文献１】特開2001-249854号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的はレイアウト面積を増加させないで、しかも、エラー検出能力を低下させないでエラー検出コードを生成させることができる半導体メモリ装置を提供することにある。
【００１１】
本発明の他の目的は、前記目的を達成するためのメモリシステムを提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するための本発明の半導体メモリ装置における第１形態は、第１データを生成する第１メモリセルアレイブロックと、第２データを生成する第２メモリセルアレイブロックと、前記第１データに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第２エラー検出コード中の一部ビットとを組み合わせて第１最終エラー検出信号を生成する第１エラー検出コード生成器と、前記第２データに対して前記第２エラー検出コードを生成し、前記第２エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットとを組み合わせて第２最終エラー検出信号を生成する第２エラー検出コード生成器と、を備えることを特徴とする。
【００１３】
前記第１及び第２エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、同一のエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えたり、前記第１及び第２エラー検出コード生成回路のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、相違するエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えることを特徴とする。
【００１４】
前記半導体メモリ装置は、前記第１データ及び前記第１最終エラー検出信号を直列変換して出力する第１並直列変換器、及び前記第２データ及び前記第２最終エラー検出信号を直列変換して出力する第２並直列変換器をさらに備えることを特徴とする。
【００１５】
前記半導体メモリ装置のパッドはＯＤＩＣパッド構造を有し、前記第１エラー検出コード生成器は前記第１データ及び前記第１最終エラー検出信号を出力する第１データパッドに隣接して配置され、前記第２エラー検出コード生成器は前記第２データ及び前記第２最終エラー検出信号を出力する第２データパッドに隣接して配置されることを特徴とする。
【００１６】
前記第１形態の半導体メモリ装置は、外部から印加される第３データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットを組み合わせて第３最終エラー検出信号を生成する第３エラー検出コード生成器と、外部から印加される前記第４データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第４最終エラー検出信号を生成する第４エラー検出コード生成器と、外部から印加される第３最終エラー検出信号と前記第３最終エラー検出信号とを比べ、外部から印加される第４最終エラー検出信号と前記第４最終エラー検出信号とを比べてエラー検出信号を生成するエラー検出器と、をさらに備えることを特徴とする。前記第３及び第４エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、同一のエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えたり、前記第３及び第４エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、相違するエラー検出コード生成多項式を用いて構成された排他的論理和回路を備えたりすることを特徴とする。前記半導体メモリ装置は外部から印加される第３データ及び第３最終エラー検出信号を並列変換して出力する第１直並列変換器と、外部から印加される第４データ及び第４最終エラー検出信号を並列変換して出力する第２直並列変換器と、を備えることを特徴とする。
【００１７】
また、前記第１形態の半導体メモリ装置は前記第１データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットを組み合わせて前記第3最終エラー検出信号を生成する第３エラー検出コード生成器と、前記第２データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて前記第4最終エラー検出信号を生成する第４エラー検出コード生成器と、をさらに備えることを特徴とする。前記第１ないし第４エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、前記第１及び第３エラー検出コード生成器のそれぞれは相違するエラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、前記第２及び第４エラー検出コード生成回路のそれぞれは相違するエラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする。そして、前記半導体メモリ装置は、前記第１及び第２エラー検出コード生成器と前記第３及び第４エラー検出コード生成器とを周期的に交替しながらイネーブルするための制御部をさらに備えることを特徴とする。
【００１８】
前記目的を達成するための第２形態の半導体メモリ装置は、第１ビット構造モードで２ｎビットの第１データを生成し、第２ビット構造モードで前記第１データのｎビットを生成する第１メモリセルアレイブロックと、前記第１ビット構造モードで２ｎビットの第２データを生成し、前記第２ビット構造モードで前記第２データのｎビットを生成する第２メモリセルアレイブロックと、前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して前記第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第３エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号の一部ビットを生成する第１エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第２エラー検出コードを生成し、前記第２エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第２エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで上記第２データの上位ｎビットに前記第３エラー検出コードを生成し、前記第３エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第２最終エラー検出信号の一部ビットを生成する第３エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第２エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第４エラー検出コード生成器と、を備えることを特徴とする。
【００１９】
前記第２形態の半導体メモリ装置は、前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで上記第１データのｎビットに対して前記第５エラー検出コードを生成し、前記第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットを組み合わせて第3最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットを組み合わせて前記第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて前記第２最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器と、前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第4最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器と、をさらに備えることを特徴とする。
【００２０】
前記第１ないし第８エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、前記第１ないし第４エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、前記第５ないし第８エラー検出コード生成器のそれぞれは前記第１エラー検出コード生成多項式とは異なる第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする。前記半導体メモリ装置は前記第１及び第４エラー検出コード生成器と前記第５及び第８エラー検出コード生成器を周期的に交替しながらイネーブルするための制御部をさらに備えることを特徴とする。
【００２１】
前記第２形態の半導体メモリ装置のパッドはＯＤＩＣパッド構造を有し、前記第１、２、５、６エラー検出コード生成器は前記第１データ及び前記第１最終エラー検出信号を出力する第１データパッドに隣接して配置され、前記第３、４、７、８エラー検出コード生成器は前記第２データ及び前記第２最終エラー検出信号を出力する第２データパッドに隣接して配置されることを特徴とする。
【００２２】
前記他の目的を達成するための本発明のメモリシステムの第１形態は、第１データを生成する第１メモリセルアレイブロック、第２データを生成する第２メモリセルアレイブロック、前記第１データに対して第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第２エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号を生成する第１エラー検出コード生成器、及び前記第２データに対して前記第２エラー検出コードを生成し、前記第２エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第２最終エラー検出信号を生成する第２エラー検出コード生成器を備えて前記第１及び第２データ及び前記第１及び第２最終エラー検出信号を生成する半導体メモリ装置と、前記半導体メモリ装置から出力される第１データに対して第３エラー検出コードを生成し、前記第３エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットを組み合わせて第３最終エラー検出信号を生成する第３エラー検出コード生成器、前記半導体メモリ装置から出力される第２データに対して前記第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第３エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第４最終エラー検出信号を生成する第４エラー検出コード生成器、及び前記半導体メモリ装置から出力される第１最終エラー検出信号と前記第３最終エラー検出信号とを比べ、前記半導体メモリ装置から出力される第２最終エラー検出信号と前記第４最終エラー検出信号とを比べてエラー検出信号を生成するエラー検出器を有するメモリ制御部と、を備えることを特徴とする。
【００２３】
前記第１ないし第４エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、前記第１及び第３エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、前記第２及び第４エラー検出コード生成器のそれぞれは同一の第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備えることを特徴とする。
【００２４】
前記他の目的を達成するための本発明のメモリシステムの第２形態は、第１ビット構造モードで第１データの２ｎビットを生成し、第２ビット構造モードで前記第１データのｎビットを生成する第１メモリセルアレイブロック、前記第１ビット構造モードで第２データの２ｎビットを生成し、前記第２ビット構造モードで前記第２データのｎビットを生成する第２メモリセルアレイブロック、前記第１ビット構造モードで２ｎビットの前記第１データの上位ｎビット及び前記第２ビット構造モードで前記第１データの上位ｎビットに対して前記第１エラー検出コードを生成し、前記第１エラー検出コード中の一部ビットと第３エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号の一部ビットを生成する第１エラー検出コード生成器、前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第２エラー検出コードを生成し、前記第２エラー検出コード中の一部ビットと第４エラー検出コード中の一部ビットを組み合わせて第１最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第２エラー検出コード生成器、前記第１ビット構造モードで２ｎビットの前記第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データの上位ｎビットに対して前記第３エラー検出コードを生成し、前記第３エラー検出コード中の前記一部ビットを除いた残りのビットと前記第１エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第２最終エラー検出信号の一部ビットを生成する第３エラー検出コード生成器、及び前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第４エラー検出コードを生成し、前記第４エラー検出コード中の前記一部ビットを除いた残りのビットと前記第２エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて前記第２最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第４エラー検出コード生成器を備え、２ｎビット毎の前記第１及び第２データと前記第１及び第２最終エラー検出信号を生成する半導体メモリ装置と、前記第１ビット構造モードで前記半導体メモリ装置から出力される２ｎビットの第１データの上位ｎビット及び前記第２ビット構造モードで前記半導体メモリ装置から出力される前記第１データのｎビットに対して第５エラー検出コードを生成し、前記第５エラー検出コード中の一部ビットと第７エラー検出コード中の一部ビットを組み合わせて第３最終エラー検出信号の一部ビットを生成する第５エラー検出コード生成器、前記第１ビット構造モードで２ｎビットの前記第１データの下位ｎビットに対して第６エラー検出コードを生成し、前記第６エラー検出コード中の一部ビットと第８エラー検出コード中の一部ビットを組み合わせて前記第３最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第６エラー検出コード生成器、前記第１ビット構造モードで前記半導体メモリ装置から出力される２ｎビットの第２データの上位ｎビット及び前記第２ビット構造モードで前記第２データのｎビットに対して前記第７エラー検出コードを生成し、前記第７エラー検出コード中の前記一部ビットを除いた残りのビットと前記第５エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて第４最終エラー検出信号の一部ビットを生成する第７エラー検出コード生成器、前記第１ビット構造モードで２ｎビットの前記第２データの下位ｎビットに対して第８エラー検出コードを生成し、前記第８エラー検出コード中の前記一部ビットを除いた残りのビットと前記第６エラー検出コード中の前記一部ビットを除いた残りのビットを組み合わせて前記第４最終エラー検出信号の前記一部ビットを除いた残りのビットを生成する第８エラー検出コード生成器、及び前記半導体メモリ装置から出力される前記第１ないし第４最終エラー検出信号を比べてエラー検出信号を生成するエラー検出信号生成器を有するメモリ制御部と、を備えることを特徴とする。
【００２５】
前記第１ないし第８エラー検出コード生成器のそれぞれは循環リダンダンシーチェックコード方式を用いて構成され、前記第１及び第５エラー検出コード生成器のそれぞれは同一の第１エラー検出コード生成多項式を用いて構成された第１排他的論理和回路を備え、前記第２及び第６エラー検出コード生成器のそれぞれは同一の第２エラー検出コード生成多項式を用いて構成された第２排他的論理和回路を備え、前記第３及び第７エラー検出コード生成器のそれぞれは同一の第３エラー検出コード生成多項式を用いて構成された第３排他的論理和回路を備え、前記第４及び第８エラー検出コード生成器のそれぞれは同一の第４エラー検出コード生成多項式を用いて構成された第４排他的論理和回路を備えることを特徴とする。
【発明の効果】
【００２６】
本発明による半導体メモリ装置は、ＯＤＩＣパッド構造の場合でもレイアウト面積を減少でき、エラー検出能力を低下させることなくエラー検出コードを生成することができる。
【００２７】
また、本発明によるメモリシステムは、分離したエラー検出コード生成器を用いてエラー検出能力を低下させることなくエラー検出コードを生成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照して本発明による半導体メモリ装置及びこれを有するメモリシステムを説明する。
【００２９】
図２は、本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第１実施形態の構成を示すブロック図で、第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４、第１及び第２エラー検出コード生成器ＥＣＣＧ１、ＥＣＣＧ２、第１及び第２並直列データ変換器１Ｐ２Ｓ、２Ｐ２Ｓ及びクロック信号生成器ＣＬＫＧで構成され、第１並直列変換器１Ｐ２Ｓはｋ個の並直列変換器１Ｐ２Ｓ１〜１Ｐ２Ｓｋで構成され、第２並直列変換器２Ｐ２Ｓはｋ個の並直列変換器２Ｐ２Ｓ１〜２Ｐ２Ｓｋで構成されている。
【００３０】
図２のパッドは、図１のパッドと同様にＯＤＩＣパッド構造を有して配置され、図２において、ＤＱ１１〜ＤＱ１ｋは第１グループのデータパッドを、ＤＱ２１〜ＤＱ２ｋは第２グループのデータパッドをそれぞれ示す。データＤＯ１〜ＤＯ４は第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４から出力されるｎビットのデータをそれぞれ示す。
【００３１】
図２の半導体メモリ装置は、第１及び第４メモリセルアレイブロックＢＬＫ１、ＢＬＫ４から出力される全２ｎビットのデータＤＯ１、ＤＯ４または第２及び第３メモリセルアレイブロックＢＬＫ２、ＢＬＫ３から出力される全２ｎビットのデータＤＯ２、ＤＯ３を選択的に出力することを仮定して示したものである。
【００３２】
図２に示すブロックのそれぞれの機能を次に説明する。
【００３３】
第１エラー検出コード生成器ＥＣＣＧ１は、第１または第２メモリセルアレイブロックＢＬＫ１またはＢＬＫ２から出力されるｎビットのデータＤＯ１またはＤＯ２を入力して２ｍビットの第１エラー検出コードを生成し、２ｍビットの第１エラー検出コードの上位ｍビットと第２エラー検出コード生成器ＥＣＣＧ２から伝送される上位ｍビットの第２エラー検出コードとを組み合わせて上位ｍビットの最終エラー検出コードを生成する。第２エラー検出コード生成器ＥＣＣＧ２は、第３または第４メモリセルアレイブロックＢＬＫ３またはＢＬＫ４から出力されるｎビットのデータＤＯ３またはＤＯ４を入力して２ｍビットの第２エラー検出コードを生成し、２ｍビットの第２エラー検出コードの下位ｍビットと第１エラー検出コード生成器ＥＣＣＧ１から伝送される下位ｍビットの第１エラー検出コードとを組み合わせて下位ｍビットの最終エラー検出コードを生成する。クロック信号生成器ＣＬＫＧは、外部から印加されるクロック信号（図示せず）に応答して相違する位相を有するｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）を生成したり、内部的に相違する位相を有するｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）を生成したりする。並直列変換器１Ｐ２Ｓ１〜１Ｐ２Ｓｋのそれぞれは、ｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）それぞれに応答してｎ／ｋビット毎のデータとｍ／ｋビット毎の上位最終エラー検出コードを直列変換して該当パッドＤＱ１１〜ＤＱ１ｋを介して出力する。並直列変換器２Ｐ２Ｓ１〜２Ｐ２Ｓｋのそれぞれは、ｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）それぞれに応答してｎ／ｋビット毎のデータとｍ／ｋビット毎の上位最終エラー検出コードを直列変換して該当パッドＤＱ２１〜ＤＱ２ｋを介して出力する。
【００３４】
図２のＯＤＩＣパッド構造を有する半導体メモリ装置は、第１または第２メモリセルアレイブロックＢＬＫ１またはＢＬＫ２から出力されるデータに対してエラー検出コードを生成するための制１エラー検出コード生成器ＥＣＣＧ１と第３または第４メモリセルアレイブロックＢＬＫ３またはＢＬＫ４から出力されるデータに対してエラー検出コードを生成するための制２エラー検出コード生成器ＥＣＣＧ２とを別に備えて構成される。これによって、データＤＯ１、ＤＯ２を伝送するための信号ライン及びデータＤＯ３、ＤＯ４を伝送するための信号ラインが長く配置される必要がない。
【００３５】
図２のＯＤＩＣパッド構造を有する半導体メモリ装置は、第１エラー検出コード生成器ＥＣＣＧ１から第２エラー検出コード生成器ＥＣＣＧ２に上位ｍビットの第１エラー検出コードを伝送し、第２エラー検出コード生成器ＥＣＣＧ２から第１エラー検出コード生成器ＥＣＣＧ１に下位ｍビットの第２エラー検出コードを伝送する。よって、２ｍ個の信号ラインが長く配置されなければならない。しかし、これはデータを伝送するための信号ラインの個数と比べると非常に小さいものである。よって、本発明によるＯＤＩＣパッド構造を有する半導体メモリ装置はレイアウト面積が減少する。
【００３６】
図３は、図２の第１エラー検出コード生成器の構成を示すもので、エラー検出コード生成回路１０及び排他的論理和回路１２で構成されている。
【００３７】
図３に示すブロックのそれぞれの機能を次に説明する。
【００３８】
エラー検出コード生成回路１０は、ｎビットのデータＤが入力されると、ｎビットのデータに対して２ｍビットの第１エラー検出コード１ｅｃ１、１ｅｃ２を生成する。排他的論理和ゲート１２は、２ｍビットの第１エラー検出コード１ｅｃ１、１ｅｃ２の上位ｍビットの第１エラー検出コード１ｅｃ１と上位ｍビットの第２エラー検出コード２ｅｃ１との排他的論理和をとって上位ｍビットの最終エラー検出コードｆｅｃ１を生成する。
【００３９】
図示してないが、第２エラー検出コード生成器は、図３と同様に構成される。
【００４０】
図４は、図３のエラー検出コード生成回路における実施形態の構成を示すもので、第１ないし第８排他的論理和回路で構成されている。
【００４１】
図４の回路は、循環リダンダンシーチェック（ＣＲＣ；Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）コード方式による構成で、エラー検出コード生成多項式がＸ８＋Ｘ５＋Ｘ３＋Ｘ２＋Ｘ＋１の構成を示す図である。
【００４２】
また、図４のエラー検出コード生成器は、３２ビットの並列出力データｄ３２〜ｄ１の最下位ビットデータ側に「００００００００」のデータを追加した４０ビットのデータｄ３２…ｄ１０…０を多項式に相当するデータ「１００１０１１１１」で割って生成した残りをエラー検出コードｒ１〜ｒ８で生成する構成を示すものである。
【００４３】
図４において、第１排他的論理和回路はデータｄ１、ｄ２、ｄ５、ｄ７〜ｄ１１、ｄ１７、ｄ２０〜ｄ２５、ｄ２７、ｄ２９、ｄ３２の排他的論理和をとってエラー検出コードｒ１を生成し、第２排他的論理和回路はデータｄ２、ｄ４〜ｄ６、ｄ１１、ｄ１６、ｄ１７、ｄ１９、ｄ２５〜ｄ２９、ｄ３１、ｄ３２の排他的論理和をとってエラー検出コードｒ２を生成し、第３排他的論理和回路はデータｄ２〜ｄ４、ｄ７〜ｄ９、ｄ１１、ｄ１６〜ｄ１８、ｄ２０〜ｄ２３、ｄ２６、ｄ２８〜ｄ３２の排他的論理和をとってエラー検出コードｒ３を生成し、第４排他的論理和回路はデータｄ３、ｄ５、ｄ６、ｄ９、ｄ１１、ｄ１４〜ｄ１６、ｄ１９、ｄ２３、ｄ２４、ｄ２８、ｄ３０〜ｄ３２の排他的論理和をとってエラー検出コードｒ４を生成する。そして、第５排他的論理和回路はデータｄ２、ｄ４、ｄ５、ｄ８、ｄ１０、ｄ１３〜ｄ１５、ｄ１８、ｄ２２、ｄ２３、ｄ２７、ｄ２９〜ｄ３１の排他的論理和をとってエラー検出コードｒ５を生成し、第６排他的論理和回路はデータｄ２〜ｄ５、ｄ８、ｄ１０〜ｄ１４、ｄ２０、ｄ２３〜ｄ２８、ｄ３０、ｄ３２の排他的論理和をとってエラー検出コードｒ６を生成し、第７排他的論理和回路はデータｄ１〜ｄ４、ｄ７、ｄ９〜ｄ１３、ｄ１９、ｄ２２〜ｄ２７、ｄ２９、ｄ３１の排他的論理和をとってエラー検出コードｒ７を生成し、第８排他的論理和回路はデータｄ１〜ｄ３、ｄ６、ｄ８〜ｄ１２、ｄ１８、ｄ２１〜ｄ２６、ｄ２８、ｄ３０の排他的論理和をとってエラー検出コードｒ８を生成する。
【００４４】
図４のエラー検出コード生成回路は、第１エラー検出コード生成器が上位ｍビットの最終エラー検出コードｆｅｃを生成するようにさせるために２ｍビットの第１エラー検出コードｃ１〜ｃ８：１ｅｃを生成する。
【００４５】
図１に示す従来の半導体メモリ装置が１つのエラー検出コード生成器を備えて全６４ビットのデータに対して８ビットの最終エラー検出コードを生成するように構成されたと仮定した場合、図２の本発明の半導体メモリ装置は２つのエラー検出コード生成器を備えて、２つのエラー検出コード生成器のそれぞれが３２ビットのデータに対して８ビットのエラー検出コードを生成するエラー検出コード生成回路を備えて構成される。
【００４６】
したがって、本発明による半導体メモリ装置のエラー検出コード生成器のそれぞれは、少ないビット数のデータに対して従来の半導体メモリ装置のエラー検出コード生成器に用いられるのと同じ次数のエラー検出コード生成多項式を用いてエラー検出コードを生成するのでエラー検出能力は低下しないことになる。
【００４７】
図５は、図２に示す並直列変換器それぞれの実施形態の構成を示す図で、ＡＮＤゲートＡＮＤ１〜ＡＮＤ（ｎ／ｋ）、ＡＮＤ（ｎ／ｋ＋１）〜ＡＮＤ（ｎ／ｋ＋ｍ／ｋ）及びＯＲゲートＯＲ１で構成されている。
【００４８】
図５において、ｄｏ１１〜ｄｏ（ｎ／ｋ）はｎ／ｋビットのデータを、１ｅｃ１１〜１ｅｃ１（ｍ／ｋ）はｍ／ｋビットのエラー検出コードを、Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）個の相違する位相を有するクロック信号を、ＤＯＵＴは出力データをそれぞれ示す。
【００４９】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ（ｎ／ｋ＋ｍ／ｋ）それぞれは、（ｎ／ｋ＋ｍ／ｋ）個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）それぞれに応答してｎ／ｋ＋ｍ／ｋビットのデータ及びエラー検出コードを順次に出力する。ＯＲゲートＯＲ１はＡＮＤゲートＡＮＤ１〜ＡＮＤ（ｎ／ｋ＋ｍ／ｋ）それぞれから出力されるデータを論理和して出力データＤＯＵＴを生成する。よって、ｎ／ｋ＋ｍ／ｋビットのデータ及びエラー検出コードが直列に変換されて出力される。
【００５０】
図５の並直列変換器は、ｎ／ｋビットのデータを先に出力した後、ｍ／ｋビットのエラー検出コードを出力するものとして示したが、エラー検出コードを先に伝送した後にデータを伝送しても良く、データの中間にエラー検出コードを伝送しても構わない。
【００５１】
図６は、本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第２実施形態の構成を示す図で、第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４、第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４、第１及び第２並直列変換器１Ｐ２Ｓ、２Ｐ２Ｓ、及びクロック信号生成器ＣＬＫＧで構成されている。第１並直列変換器１Ｐ２Ｓ及び第２並直列変換器２Ｐ２Ｓは図１と同一の構成を有する。
【００５２】
図６のパッドは、図２のパッドと同様にＯＤＩＣ構造を有して配置され、図６において、ＤＱ１１〜ＤＱ１ｋは第１グループのデータパッドを、ＤＱ２１〜ＤＱ２ｋは第２グループのデータパッドをそれぞれ示す。データＤＯ１〜ＤＯ４は第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４から出力される２ｎビットのデータをそれぞれ示す。
【００５３】
図６の半導体メモリ装置は第１及び第４メモリセルアレイブロックＢＬＫ１、ＢＬＫ４から出力される全４ｎビットのデータＤＯ１、ＤＯ４または第２及び第３メモリセルアレイブロックＢＬＫ２、ＢＬＫ３から出力される全４ｎビットのデータＤＯ２、ＤＯ３を選択的に出力することを仮定して示したものである。
【００５４】
図６に示すブロックそれぞれの機能を次に説明する。
【００５５】
第１エラー検出コード生成器ＥＣＣＧ１は、第１または第２メモリセルアレイブロックＢＬＫ１またはＢＬＫ２から出力される２ｎビットのデータＤＯ１またはＤＯ２の下位ｎビットのデータに対して２ｍビットの第１エラー検出コードを生成し、２ｍビットの第１エラー検出コードの上位ｍビットと第３エラー検出コード生成器ＥＣＣＧ３から出力される２ｍビットの第３エラー検出コードの上位ｍビットとを組み合わせて最終エラー検出コードの上位２ｍビット内の下位ｍビットを生成する。第２エラー検出コード生成器ＥＣＣＧ２は、第１または第２メモリセルアレイブロックＢＬＫ１またはＢＬＫ２から出力される２ｎビットのデータＤＯ１またはＤＯ２の上位ｎビットのデータに対して２ｍビットの第２エラー検出コードを生成し、２ｍビットの第２エラー検出コードの上位ｍビットと第４エラー検出コード生成器ＥＣＣＧ４から出力される２ｍビットの第４エラー検出コードの上位ｍビットとを組み合わせて上位２ｍビットの最終エラー検出コードの上位２ｍビット内の上位ｍビットを生成する。第３エラー検出コード生成器ＥＣＣＧ３は、第３または第４メモリセルアレイブロックＢＬＫ３またはＢＬＫ４から出力される２ｎビットのデータＤＯ３またはＤＯ４の下位ｎビットのデータに対して２ｍビットの第３エラー検出コードを生成し、２ｍビットの第３エラー検出コードの下位ｍビットと第１エラー検出コード生成器ＥＣＣＧ１から出力される２ｍビットの第１エラー検出コードの下位ｍビットを組み合わせて最終エラー検出コードの下位２ｍビット内の下位ｍビットを生成する。第４エラー検出コード生成器ＥＣＣＧ４は、第３または第４メモリセルアレイブロックＢＬＫ３またはＢＬＫ４から出力される２ｎビットのデータＤＯ３またはＤＯ４の上位ｎビットのデータに対して２ｍビットの第４エラー検出コードを生成し、２ｍビットの第４エラー検出コードの上位ｍビットと第２エラー検出コード生成器ＥＣＣＧ２から出力される２ｍビットの第２エラー検出コードの上位ｍビットとを組み合わせて最終エラー検出コードの下位２ｍビット内の上位ｍビットを生成する。クロック信号生成器ＣＬＫＧは、外部から印加されるクロック信号（図示せず）に応答して相違する位相を有する２ｎ／ｋ＋２ｍ／ｋ個のクロック信号を生成したり、内部的に相違する位相を有する２ｎ／ｋ＋２ｍ／ｋ個のクロック信号を生成したりする。ｋ個の並直列変換器１Ｐ２Ｓ１〜１Ｐ２Ｓｋのそれぞれは相違する位相を有する２ｎ／ｋ＋２ｍ／ｋ個のクロック信号それぞれに応答して２ｎ／ｋビット毎のデータＤＯ１またはＤＯ２と２ｍ／ｋビット毎の上位最終エラー検出コードを直列変換して該当パッドＤＱ１１〜ＤＱ１ｋを介して出力する。ｋ個の並直列変換器２Ｐ２Ｓ１〜２Ｐ２Ｓｋのそれぞれ、または相違する位相を有するクロック信号のそれぞれに応答して２ｎ／ｋビット毎のデータＤＯ３またはＤＯ４と２ｍ／ｋビット毎の下位最終エラー検出コードを直列変換して該当パッドＤＱ２１〜ＤＱ２ｋを介して出力する。
【００５６】
図６のＯＤＩＣパッド構造を有する半導体メモリ装置は、第１または第２メモリセルアレイブロックＢＬＫ１またはＢＬＫ２から出力されるデータに対してエラー検出コードを生成するための第１及び第２エラー検出コード生成器ＥＣＣＧ１、ＥＣＣＧ２と第３または第４メモリセルアレイブロックＢＬＫ３またはＢＬＫ４から出力されるデータに対してエラー検出コードを生成するための第３及び第４エラー検出コード生成器ＥＣＣＧ３、ＥＣＣＧ４を別に備えて構成される。これによって、データＤＯ１またはＤＯ２とデータＤＯ３またはＤＯ４を伝送するための信号ラインが長く配置される必要はなく、単に各エラー検出コード生成器から出力されるｍビットのエラー検出コードを伝送するための全４ｍ個の信号ラインのみが長く配置されていれば良い。これはデータを伝送するための信号ラインの数に比べると非常に小さく、したがって、本発明のＯＤＩＣパッド構造を有する半導体メモリ装置はレイアウト面積が減少される。
【００５７】
図６のエラー検出コード生成器は、図３のエラー検出コード生成器と同じ構成を有し、エラー検出コード生成回路は図４のエラー検出コード生成回路と同様に構成される。そして、図示してないが、直並列変換器も図５の直並列変換器と同じ方法で構成される。
【００５８】
もしも第１または第２メモリセルアレイブロックＢＬＫ１、ＢＬＫ２から全６４ビットのデータＤＯ１またはＤＯ２が出力されたら図４のエラー検出コード生成回路によって第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４が３２ビット毎のデータに対して８ビット毎のエラー検出コードを生成し、図３の排他的論理和ゲートによって４ビット毎の最終エラー検出コードを生成する。
【００５９】
図６の半導体メモリ装置も、図２の半導体メモリ装置と同じくエラー検出能力を低下せずにエラー検出コードを生成することができる。
【００６０】
図７は、本発明の半導体メモリ装置における第３実施形態の構成を示す図で、第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４、第１ないし第８選択器ＳＥＬ１〜ＳＥＬ８、第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４、第１及び第２並直列変換器１Ｐ２Ｓ、２Ｐ２Ｓ、クロック信号生成器ＣＬＫＧ、及び制御信号生成部ＣＯＮＰで構成されている。第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４のそれぞれは、第１及び第２サブメモリセルアレイブロックＢＬＬＫ１１、ＢＬＬＫ１２〜ＢＬＬＫ４１、ＢＬＬＫ４２で構成され、第１並直列変換器１Ｐ２Ｓはｋ個の並直列変換器１Ｐ２Ｓ１〜１Ｐ２Ｓｋで構成され、第２並直列変換器２Ｐ２Ｓはｋ個の並直列変換器２Ｐ２Ｓ１〜２Ｐ２Ｓｋで構成されている。
【００６１】
図７のパッドは、図１のパッドと同様にＯＤＩＣ構造を有して配置され、図７において、ＤＱ１１〜ＤＱ１ｋは第１グループのデータパッドを、ＤＱ２１〜ＤＱ２ｋは第２グループのデータパッドをそれぞれ示す。２ｎビットのデータＤＯ１１、ＤＯ１２、ＤＯ２１、ＤＯ２２、ＤＯ３１、ＤＯ３２、ＤＯ４１、ＤＯ４２は、第１ないし第４メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４のそれぞれから出力されるｎビットの第１及び第２データを示す。
【００６２】
図７の半導体メモリ装置は、第１ビット構造モードまたは第２ビット構造モードで動作を行うことが可能であり、第１ビット構造モードおいては第１及び第４メモリセルアレイブロックＢＬＫ１、ＢＬＫ４から出力される全４ｎビットのデータＤＯ１１、ＤＯ１２、ＤＯ４１、ＤＯ４２または第２及び第３メモリセルアレイブロックＢＬＫ２、ＢＬＫ３から出力される全４ｎビットのデータＤＯ２１、ＤＯ２２、ＤＯ３１、ＤＯ３２を選択的に出力することが可能である。そして、第２ビット構造モードにおいては第１及び第４メモリセルアレイブロックＢＬＫ１、ＢＬＫ４それぞれの第１及び第２サブメモリセルアレイブロックＢＬＫ１１またはＢＬＫ１２、ＢＬＫ４１またはＢＬＫ４２の各々のサブメモリセルアレイブロックから出力される全２ｎビットのデータまたは第２及び第３メモリセルアレイブロックＢＬＫ２、ＢＬＫ３それぞれの第１及び第２サブメモリセルアレイブロックＢＬＫ２１またはＢＬＫ２２、ＢＬＫ４１またはＢＬＫ４２の各々のサブメモリセルアレイブロックから出力される全２ｎビットのデータを選択的に出力することが可能である。
【００６３】
図７に示すブロックのそれぞれの機能を次に説明する。
【００６４】
制御信号生成部ＣＯＮＰは、アドレス及び命令信号印加パッドＣＭＤ／ＡＤＤを介して印加される命令信号ＣＯＭがモード設定命令であれば、このとき印加されるモード設定コードをデコーディングして第１ビット構造モードまたは第２ビット構造モードを指定するモード信号を設定し、命令信号ＣＯＭがライトまたはリード命令でありモード信号が第１ビット構造モードを指定すれば第１及び第２制御信号ｃｏｎ１、ｃｏｎ２をすべて活性化し、モード信号が第２ビット構造モードを指定すれば第２制御信号ｃｏｎ２を非活性化し、１ビットのコラム（またはロウ）アドレスに応答して第１制御信号ｃｏｎ１を活性化するか、または非活性化する。１ビットのコラム（またはロウ）アドレスは、メモリセルアレイブロックＢＬＫ１〜ＢＬＫ４それぞれの第１及び第２サブメモリセルアレイブロックを割るために用いられるアドレスである。第１、第４、第５、第８選択器ＳＥＬ１、ＳＥＬ４、ＳＥＬ５、ＳＥＬ８それぞれは、第１制御信号ｃｏｎ１が活性化されると第１データＤＯ１１、ＤＯ３１、ＤＯ２１、ＤＯ４１を選択して出力し、非活性化されると第２データＤＯ１２、ＤＯ３２、ＤＯ２２、ＤＯ４２を選択して出力する。第２、第３、第６、第７選択器ＳＥＬ２、ＳＥＬ３、ＳＥＬ６、ＳＥＬ７それぞれは、第２制御信号ｃｏｎ２が活性化されると第２データＤＯ１２、ＤＯ３２、ＤＯ２２、ＤＯ４２を選択して出力し、第２制御信号ｃｏｎ２が非活性化されるとデータの出力を遮断する。第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれは、図６の第１ないし第４エラー検出コード生成器と同一機能を行う。第１及び第２並直列変換器１Ｐ２Ｓ、２Ｐ２Ｓそれぞれは、図６の第１及び第２並直列変換器と同一機能を行う。クロック信号生成器ＣＬＫＧは、図６のクロック信号生成器と同一機能を行う。ただ、第１ビット構造モードにおいてはｋ個ずつの第１及び第２グループのデータパッドＤＱ１１〜ＤＱ１ｋ、ＤＱ２１〜ＤＱ２ｋを介してデータを出力し、第２ビット構造モードにおいてはｋ／２つずつの第１及び第２グループのデータパッドＤＱ１１〜ＤＱ１ｋ／２、ＤＱ２１〜ＤＱ２ｋ／２を介してデータを出力する。
【００６５】
図７のＯＤＩＣパッド構造を有する半導体メモリ装置も、図６に示す半導体メモリ装置と同様にレイアウト面積が減少される。
【００６６】
また、図７のエラー検出コード生成器は、図３のエラー検出コード生成器と同一の構成を有することができ、エラー検出コード生成回路は図４のエラー検出コード生成回路と同様に構成することができる。そして、図示してないが、直並列変換器も、図５の直並列変換器と同一方法で構成することができる。
【００６７】
図７の半導体メモリ装置も、エラー検出能力を低下させずにエラー検出コードを生成することが可能である。
【００６８】
図６及び図７の第１及び４エラー検出コード生成器と第２及び第３エラー検出コード生成器は、互いに同一のエラー検出コード生成多項式を用いて構成しても良く、相違するエラー検出コード生成多項式を用いて構成しても良い。もしも相違するエラー検出コード生成多項式を用いることになると第１及び第４エラー検出コード生成器の構成と第２及び第３エラー検出コード生成器の構成とが相違するようになる。
【００６９】
図８は、本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第４実施形態の構成を示すブロック図で、図７の第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれを２つずつの第１ないし第４エラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ１２〜ＥＣＣＧ４１、ＥＣＣＧ４２に代替し、制御信号生成部ＣＯＮＰを制御信号生成部ＣＯＮＰ’に代替して構成したことを除いて図７の構成と同様に構成されている。
【００７０】
図８のブロックのうち図７と同じブロックの機能に対しては説明を省略し、ここでは代替されるブロックの機能について説明する。
【００７１】
２つずつの第１ないし第４エラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ１２〜ＥＣＣＧ４１、ＥＣＣＧ４２それぞれは、相違するエラー検出コード生成多項式を用いて構成されている。例えば、エラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ２１、ＥＣＣＧ３１、ＥＣＣＧ４１は同一のエラー検出コード生成多項式を用いて構成され、エラー検出コード生成器ＥＣＣＧ１２、ＥＣＣＧ２２、ＥＣＣＧ３２、ＥＣＣＧ４２はエラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ２１、ＥＣＣＧ３１、ＥＣＣＧ４１と異なるエラー検出コード生成多項式を用いて構成される。さらに他の例としては、２つずつのエラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ４１は同一のエラー検出コード生成多項式を用いて構成され、エラー検出コード生成器ＥＣＣＧ２１、ＥＣＣＧ３１はエラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ４１と異なるエラー検出コード生成多項式を用いて構成され、エラー検出コード生成器ＥＣＣＧ１２、ＥＣＣＧ４２はエラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ４１、ＥＣＣＧ２１、ＥＣＣＧ３１と異なるエラー検出コード生成多項式を用いて構成され、エラー検出コード生成器ＥＣＣＧ２２、ＥＣＣＧ３２はエラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ４１、ＥＣＣＧ２１、ＥＣＣＧ３１、ＥＣＣＧ１２、ＥＣＣＧ４２と異なるエラー検出コード生成多項式を用いて構成される。制御信号生成部ＣＯＮＰ’は図７の制御信号生成部ＣＯＮＰの機能に、さらにクロック信号生成器ＣＬＫＧから生成される１つのクロック信号に応答して所定時間をカウンティングして第３制御信号ｃｏｎ３を周期的に活性化する。エラー検出コード生成器ＥＣＣＧ１１、ＥＣＣＧ２１、ＥＣＣＧ３１、ＥＣＣＧ４１は第３制御信号ｃｏｎ３が活性化されると、イネーブルされて図７のエラー検出コード生成器と同様な動作を実行し、エラー検出コード生成器ＥＣＣＧ１２、ＥＣＣＧ２２、ＥＣＣＧ３２、ＥＣＣＧ４２は第３制御信号ｃｏｎ３が非活性化されるとイネーブルされて図７のエラー検出コード生成器と同様な動作を実行する。
【００７２】
図８の半導体メモリ装置は、周期的に異なる構成を有するエラー検出コード生成器によって最終エラー検出コードを生成することが可能である。
【００７３】
図８の半導体メモリ装置も、図２、６及び７の半導体メモリ装置に比べると多数の信号ラインが長く配置することになるが、従来の半導体メモリ装置に比べると少ない数の信号ラインが配置されていることになる。したがって、従来の半導体メモリ装置に比べてレイアウト面積は減少できる。
【００７４】
また、図８の半導体メモリ装置は、周期的に相違するエラー検出コード生成多項式により構成されたエラー検出コード生成器により動作することによってエラー検出能力を増加させることができる。
【００７５】
上述の実施形態は、ＯＤＩＣパッド構造を有する半導体メモリ装置を用いて本発明を説明したが、ＯＤＩＣパッド構造を有する半導体メモリ装置でなくても適用することが可能である。
【００７６】
そして、図８の実施形態の半導体メモリ装置が動的半導体メモリ装置（ＤＲＡＭ）であるならリフレッシュ命令またはサイクルに応答して第３制御信号ｃｏｎ３が生成するように構成することができる。例えば、１番目のリフレッシュ命令またはサイクルに応答して第３制御信号ｃｏｎ３が活性化されて、２番目のリフレッシュ命令またはサイクルに応答して第３制御信号ｃｏｎ３が非活性化される方法を用いて構成することができる。すなわち、リフレッシュ命令またはサイクルに応答して第３制御信号ｃｏｎ３がトグリングできればよい。
【００７７】
図９は本発明のメモリシステムにおける実施形態の構成を示す図で、半導体メモリ装置１００及びメモリ制御部２００で構成されている。メモリ制御部２００は第１及び第２直並列変換器１Ｓ２Ｐ、２Ｓ２Ｐ、クロック信号生成器ＣＬＫＧ、第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ２、エラー検出器ＥＤ及びデータ入力部２０で構成され、エラー検出器ＥＤはＸＯＲゲートＸＯＲ１〜ＸＯＲ４及びＯＲゲートＯＲで構成されている。第１直並列変換器１Ｓ２Ｐは、ｋ個の直並列変換器１Ｓ２Ｐ１〜１Ｓ２Ｐｋで構成され、第２直並列変換器２Ｓ２Ｐはｋ個の直並列変換器２Ｓ２Ｐ１〜２Ｓ２Ｐｋで構成されている。
【００７８】
図９のメモリシステムの半導体メモリ装置１００は、図６と同一構成を有するものを仮定した構成を示すものである。
【００７９】
図９のメモリ制御部２００のエラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれは、図６の第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれと同じく循環リダンダンシーチェックコード方式による構成を有し、同一のエラー検出コード生成多項式を用いて構成されている。よって、図９のエラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４は、図６のエラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４と同一構成を有するように構成することができる。
【００８０】
図９において、データｄｏｕｔ１１〜ｄｏｕｔ１ｋそれぞれはデータパッドＤＱ１１〜ＤＱ１ｋのそれぞれから出力されるデータを、データｄｏｕｔ２１〜ｄｏｕｔ２ｋそれぞれはデータパッドＤＱ２１〜ＤＱ２ｋのそれぞれから出力されるデータを示す。
【００８１】
図９に示すブロックのそれぞれの機能を次に説明する。
【００８２】
半導体メモリ装置１００は、図６の半導体メモリ装置と同一機能を行う。クロック信号生成器ＣＬＫＧは、図６のクロック信号生成器ＣＬＫＧと同一機能を行って相違する位相を有するｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）を生成する。直並列変換器１Ｓ２Ｐ１〜１Ｓ２Ｐｋそれぞれは、ｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）それぞれに応答して直列に印加されるｎ／ｋビット毎の上位データとｍ／ｋビット毎の上位最終エラー検出コードを入力して並列変換して２ｎビットの上位データと２ｍビットの上位最終エラー検出コードを生成する。直並列変換器２Ｓ２Ｐ１〜２Ｓ２Ｐｋそれぞれは、ｎ／ｋ＋ｍ／ｋ個のクロック信号Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）それぞれに応答して直列に印加されるｎ／ｋビット毎の下位データとｍ／ｋビット毎の下位最終エラー検出コードを入力して並列変換して２ｎビットの下位データと２ｍビットの下位最終エラー検出コードを生成する。第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれは図６のエラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれと同一動作を行ってｍビット毎の最終エラー検出コードを生成する。ＸＯＲゲートＸＯＲ１〜ＸＯＲ４それぞれは、第１ないし第４エラー検出コード生成器ＥＣＣＧ１〜ＥＣＣＧ４それぞれから出力されるｍビット毎の最終エラー検出コードと第１及び第２直並列変換器から出力されて対応するｍビット毎の最終エラー検出コードとの排他的論理和をとってエラー検出信号ｅ１〜ｅ４を生成する。すなわち、ＸＯＲゲートＸＯＲ１〜ＸＯＲ４それぞれは、エラー検出コード生成器から出力されるｍビットの最終エラー検出コードと直並列変換器から出力されて対応するｍビットの最終エラー検出コードが同じであれば「０」のデータを出力し、異なると「１」のデータを生成する。ＯＲゲートＯＲはエラー検出信号ｅ１〜ｅ４を論理和して少なくとも１つが「１」であれば「１」のエラー検出信号ＥＲを生成する。データ入力部２０は「０」のエラー検出信号ＥＲが生成すると第１及び第２直並列変換器１Ｓ２Ｐ、２Ｓ２Ｐから出力される４ｎビットのデータを伝送し、「１」のエラー検出信号ＥＲが生成されると第１及び第２直並列変換器１Ｓ２Ｐ、２Ｓ２Ｐから出力される４ｎビットのデータの伝送を遮断する。
【００８３】
そして、図示してないが、エラー検出信号ＥＲを半導体メモリ装置１００に伝送するように構成することもできる。また、半導体メモリ装置１００は「１」のエラー検出信号ＥＲが伝送されると出力データの伝送を遮断するように構成することもできる。
【００８４】
図１０は、図９の直並列変換器それぞれにおける実施形態の構成を示す図で、ＤフリップフロップＤＦ１１〜ＤＦ１（ｎ／ｋ＋ｎ／ｋ−１）、ＤＦ２１〜ＤＦ２（ｎ／ｋ＋ｍ／ｋ）で構成されている。
【００８５】
図１０において、ｄｏｕｔ１はｎ／ｋビットの直列入力データとｍ／ｋビットの直列入力エラー検出コードを、ＤＩ１１〜ＤＩ１（ｎ／ｋ）はｎ／ｋビットの並列出力データを、１ｅｃ１１〜１ｅｃ１（ｍ／ｋ）はｍ／ｋビットの並列出力エラー検出コードを、Ｐ１〜Ｐ（ｎ／ｋ＋ｍ／ｋ）個の相違する位相を有するクロック信号をそれぞれ示す。
【００８６】
ＤフリップフロップＤＦ１１〜ＤＦ１（ｎ／ｋ＋ｍ／ｋ−１）それぞれは、ｎ／ｋ＋ｍ／ｋ−１個のクロック信号それぞれに応答して直列に入力されるｎ／ｋビットのデータ及び第１ないし第ｍ／ｋ−１番目のエラー検出コードを保存し出力する。ＤフリップフロップＤＦ２１〜ＤＦ２（ｎ／ｋ＋ｍ／ｋ）それぞれはｎ／ｋ＋ｍ／ｋ個のクロック信号それぞれに応答してＤフリップフロップＤＦ１１〜ＤＦ１（ｎ／ｋ＋ｍ／ｋ−１）それぞれから出力されるデータ及びｍ／ｋ番目の入力エラー検出コードを保存し、ｎ／ｋビットの並列出力データとｍ／ｋビットの並列出力エラー検出コードを同時に出力する。よって、ｎ／ｋ＋ｍ／ｋビットのデータ及びエラー検出コードが並列変換されて出力される。
【００８７】
また、上述の実施形態におけるメモリシステムの半導体メモリ装置は、エラー検出コード生成器及び並直列変換器のみを備えて出力データに対してエラー検出コードを生成して伝送することを示したが、メモリ制御部に構成されている直並列変換器、エラー検出コード生成器、及びエラー検出器をさらに備えて入力データに対してエラー検出信号を生成するように構成することもできる。同様に、メモリ制御部は半導体メモリ装置に構成されているエラー検出コード生成器及び並直列変換器をさらに備えて出力データに対してエラー検出コードを生成して伝送するように構成することもできる。
【００８８】
そして、上述の実施形態におけるメモリシステムのメモリ制御部は、半導体メモリ装置が図６の構成を有する場合に対応する構成を有するように構成したものであり、もしも半導体メモリ装置が図２、図７または図８の構成を有する場合には各半導体メモリ装置の構成に対応する構成を有するように構成すれば良い。
【００８９】
上述の実施形態における半導体メモリ装置は、ＯＤＩＣパッド構造を有してない半導体メモリ装置にも適用することが可能である。
【００９０】
そして、上述の実施形態における半導体メモリ装置は、並直列変換器を備えてデータを出力するが、半導体メモリ装置が並直列変換器を有しなく並列データをそのまま出力しても構わない。同様に、メモリ制御部は直並列変換器を備えてデータを入力するが、メモリ制御部が直並列変換器を有しなく並列データをそのまま入力しても構わない。
【００９１】
上述の実施形態におけるデータ送受信方法は、半導体メモリ装置とメモリ制御部間のみに適用されるのではなくすべてのデータ送受信システムに適用することが可能である。
【００９２】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００９３】
【図１】従来のＯＤＩＣパッド構造を有する半導体メモリ装置の一例の構成を示すブロック図である。
【図２】本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第１実施形態の構成を示すブロック図である。
【図３】図２の第１エラー検出コード生成器の構成を示す図である。
【図４】図３のエラー検出コード生成回路における実施形態の構成を示す図である。
【図５】図２に示す並直列変換器それぞれの実施形態の構成を示す図である。
【図６】本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第２実施形態の構成を示す図である。
【図７】本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第３実施形態の構成を示す図である。
【図８】本発明のＯＤＩＣパッド構造を有する半導体メモリ装置の第４実施形態の構成を示す図である。
【図９】本発明のメモリシステムにおける実施形態の構成を示す図である。
【図１０】図９の直並列変換器それぞれにおける実施形態の構成を示す図である。
【符号の説明】
【００９４】
１Ｐ２Ｓ  第１及び第２並直列変換器
２Ｐ２Ｓ  第１及び第２並直列変換器
ＢＬＫ１  第１メモリセルアレイブロック
ＢＬＫ２  第２メモリセルアレイブロック
ＢＬＫ３  第３メモリセルアレイブロック
ＢＬＫ４  第４メモリセルアレイブロック
ＣＬＫＧ  クロック信号生成器
ＣＯＮＰ  制御信号生成部
ｃｏｎ１  第１制御信号
ｃｏｎ２  第２制御信号
ＤＱ１ｋ  第１グループのデータパッド
ＤＱ２ｋ  第２グループのデータパッド
ＤＯ１１  データ
ＤＯ１２  データ
ＤＯ２１  データ
ＤＯ２２  データ
ＤＯ３１  データ
ＤＯ３２  データ
ＤＯ４１  データ
ＤＯ４２  データ
ＥＣＣＧ１  第１エラー検出コード生成器
ＥＣＣＧ２  第２エラー検出コード生成器
ＥＣＣＧ３  第３エラー検出コード生成器
ＥＣＣＧ４  第４エラー検出コード生成器
ＳＥＬ１  第１選択器
ＳＥＬ２  第２選択器
ＳＥＬ３  第３選択器
ＳＥＬ４  第４選択器
ＳＥＬ５  第５選択器
ＳＥＬ６  第６選択器
ＳＥＬ７  第７選択器
ＳＥＬ８  第８選択器
【図１】
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【図２】
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【図４】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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