(57)【要約】【課題】  近年の半導体デバイスの微細化に伴って、コンタクトホール開口後に投影飛程距離が浅いイオンを注入し、ソース・ドレイン部のコンタクト抵抗を低下させることが行われている。しかし、このコンタクト抵抗を下げるためのイオン注入により，その飛程位置を中心として格子歪みや欠陥が残留し、欠陥と空乏層とが接触し接合リークが発生するという問題がある。【解決手段】  本発明の半導体装置の製造方法は、コンタクトホール形成後に直列抵抗を下げるための砒素注入を行い，その後，コンタクトホール側壁部にサイドウォール膜を形成する。このサイドウォール膜をマスクとしてシリコンをエッチングすることにより，このサイドウォール直下の砒素領域を残しつつ，砒素の投影飛程位置を中心とした注入ダメージの多い領域を除去する。注入ダメージの多い２次欠陥領域を除去することで接合リーク電流の発生を防止できる効果がある。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、抵抗低減拡散層をイオン注入するイオン注入工程と、前記イオン注入により形成された抵抗低減拡散層のダメージ領域をエッチングするエッチング工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記イオン注入工程の後にサイドウォールを形成し、前記サイドウォールをマスクとして前記イオン注入により形成された抵抗低減拡散層のダメージ領域をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程の後に、さらに電界緩和用の拡散層を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォールは窒化膜により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールはシリコン酸化膜により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記エッチング工程により、前記ダメージ領域を深さ１０nmエッチングし、除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記抵抗低減拡散層は砒素をイオン注入し、形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
半導体装置の製造方法において、側面酸化膜を形成する工程と、低濃度拡散層を形成する工程と、第１のサイドウォールを形成する工程と、抵抗低減拡散層を形成する工程と、第２のサイドウォールを形成する工程と、前記抵抗低減拡散層のダメージ層をエッチング除去する工程と、電界緩和用の拡散層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項１０】
前記半導体装置はダイナミック型ランダムアクセスメモリであることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に接合リーク電流の少ない半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化にともない、素子パターンの微細化が進んでいる。例えばダイナミック型ランダムアクセスメモリ（以下、DRAMと記す。）においては、１ギガビット容量の製品が実用化されている。これらの大容量DRAMにおいては、素子寸法の微細化に伴って種々の製造方法の改善がなされている。
【０００３】
製造方法の改善の１つとして、コンタクトホール開口後に投影飛程距離が浅いイオンを注入し、ソース・ドレイン部のコンタクト抵抗を低下させることが行われている。投影飛程距離が浅い，すなわち重いイオンを注入すると，その投影飛程距離付近に欠陥や格子歪みが発生しやすい。そのためイオン注入後に熱処理による欠陥回復が行われている。しかし，高い集積密度を実現するためには，ソース・ドレイン部の接合を浅く保つ必要があり，イオン注入後に十分な熱処理が出来なくなっている。この場合には，投影飛程距離付近に２次欠陥部が残留することになる。
【０００４】
一方半導体装置の動作時には、印加電圧によりソース・ドレイン部に空乏層が生じる。接合が浅いことからドレイン接合部からドレインのコンタクトホール方向へ伸びる空乏層が上述の２次欠陥に接触し、接合リーク電流が発生する。接合リークが発生すると，DRAMのメモリセルキャパシタから電荷が漏れてリフレッシュ特性が悪化してしまう。このようにコンタクト抵抗を下げるためのイオン注入により，その飛程位置を中心として格子歪みや欠陥が残留し、欠陥と空乏層とが接触し接合リークが発生する。そのためにDRAMのリフレッシュ特性が悪化するという問題がある。
【０００５】
このようなイオン注入による欠陥に関する先行文献として下記特許文献がある。特許文献１（特開平11-67682）では、拡散層中に希ガスイオンを注入して熱処理を施すことでボイドを発生させ、欠陥をゲッタリングしている。特許文献２（特開平11-121573）では、イオン注入による欠陥を除去した後に拡散層を選択エッチングすることでキャリア濃度分布及び接合部を評価している。これらの先行文献においては、本願発明の製造方法に関する記載はなく、技術的示唆もない。
【０００６】
【特許文献１】特開平１１−６７６８２号公報
【特許文献２】特開平１１−１２１５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように浅接合においては、コンタクト抵抗を下げるためのイオン注入により，その飛程位置を中心として格子歪みや欠陥が残留する。この欠陥と空乏層とが接触し接合リークが発生するという問題がある。本発明の目的は、これらの問題に鑑み、接合リーク電流の少ない半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【０００９】
本発明の半導体装置の製造方法は、抵抗低減拡散層をイオン注入するイオン注入工程と、前記イオン注入により形成された抵抗低減拡散層のダメージ領域をエッチングするエッチング工程とを備えたことを特徴とする。
【００１０】
本発明の半導体装置の製造方法においては、前記イオン注入工程の後にサイドウォールを形成し、前記サイドウォールをマスクとして前記イオン注入により形成された抵抗低減拡散層のダメージ領域をエッチングすることを特徴とする。
【００１１】
本発明の半導体装置の製造方法においては、前記エッチング工程の後に、さらに電界緩和用の拡散層を形成することを特徴とする。
【００１２】
本発明の半導体装置の製造方法においては、前記サイドウォールは窒化膜により形成されることを特徴とする。
【００１３】
本発明の半導体装置の製造方法においては、前記サイドウォールはシリコン酸化膜により形成されることを特徴とする。
【００１４】
本発明の半導体装置の製造方法においては、前記エッチング工程により、前記ダメージ領域を深さ１０nmエッチングし、除去することを特徴とする。
【００１５】
本発明の半導体装置の製造方法においては、前記抵抗低減拡散層は砒素をイオン注入し、形成することを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、側面酸化膜を形成する工程と、低濃度拡散層を形成する工程と、第１のサイドウォールを形成する工程と、抵抗低減拡散層を形成する工程と、第２のサイドウォールを形成する工程と、前記抵抗低減拡散層のダメージ層をエッチング除去する工程と、電界緩和用の拡散層を形成する工程とを備えたことを特徴とする。
【００１７】
本発明の半導体装置は、上記記載のいずれかの半導体装置の製造方法により製造されたことを特徴とする。
【００１８】
本発明の半導体装置においては、前記半導体装置はダイナミック型ランダムアクセスメモリであることを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法は、コンタクトホール形成後に直列抵抗を下げるための砒素イオン注入を行い，その後，コンタクトホール側壁部にサイドウォール膜を形成する。このサイドウォール膜をマスクとしてシリコンをエッチングすることにより，このサイドウォール直下の砒素領域を残しつつ，砒素の投影飛程位置を中心とした注入ダメージの多い領域を除去する。注入ダメージの多い領域を除去することで２次欠陥の残留を抑制し、接合リーク電流の発生を防止できる効果がある。本発明をDRAMセルトランジスタに適用すると，注入欠陥が残留する確率を減少させることが出来る。DRAMのリフレッシュ時間を改善し、リフレッシュ不良率が低減する。その結果高信頼性で、かつ製造歩留まりの良い半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の半導体装置の製造方法について図を参照して説明する。
【実施例１】
【００２１】
本発明の実施例1について図面を参照して詳細に説明する。図１（Ａ）、（Ｂ）に実施例１、従来例におけるドレイン近傍の断面図を示す。図２にドレイン電流のゲート電圧依存性を示す。図３に主要工程断面図（Ａ）、（Ｂ）、（Ｃ）、図４に主要工程断面図（Ｄ）、（Ｅ）、（Ｆ）、図５に主要工程断面図（Ｇ）、（Ｈ）、（Ｉ）、図６に主要工程断面図（Ｊ）、（Ｋ）、（Ｌ）をそれぞれ示す。図９にはリフレッシュ時間と不良率の相関を示す。
【００２２】
図を参照して実施例1の製造方法を説明する。始めに，図３(Ａ)に示すように，シリコン基板1表面に溝を形成し，この溝に絶縁膜２を埋め込むことにより素子分離を行い，活性領域を分離する。次いで，基板表面に厚さ10nmのシリコン酸化膜４を形成する。このシリコン酸化膜４を通して，加速エネルギーが1500keVでドーズ量が1x1013/cm2のリン注入を行い，n型埋め込みウェル層３を形成する。同様に加速エネルギー300keVでドーズ量が1x1013/cm2，加速エネルギー100keVでドーズ量が4x1012/cm2のホウ素注入を行い、p型ウェル層5を形成する。
【００２３】
次に，図３（Ｂ）に示すように加速エネルギー15keVでドーズ量が1x1013/cm2のホウ素注入を行う。その後，1000℃で10秒の熱処理を窒素雰囲気中でおこなうことにより，p型チャネルドープ層６を形成する。次に，酸化膜４を除去した後，図３（Ｃ）に示すようにシリコン表面に厚さ7nmのゲート酸化膜７を形成する。このゲート酸化膜７上に，厚さ70nmで高濃度のリンを含んだ多結晶シリコン膜８，厚さ100nmのタングステンシリサイド膜９，厚さ25nmのシリコン酸化膜１０，厚さ150nmのシリコン窒化膜１１を順次堆積する（図においては、シリコン酸化膜１０とシリコン窒化膜１１をまとめて１０，１１として示す）。
【００２４】
次に，図４（Ｄ）に示すように，シリコン窒化膜１１，シリコン酸化膜１０，タングステンシリサイド膜９，多結晶シリコン膜８をパターニングして，多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極１３を形成する。次いで，熱酸化法によりゲート電極１３の側面に厚さ10nmのゲート側面酸化膜１２を形成する。次に，ゲート電極１３及び酸化膜１２をマスクとして，酸化膜７を通して加速エネルギーが20keV、ドーズ量が1×1013/cm2のリン注入を行う。窒素雰囲気中、温度950℃、10秒の熱処理を行うことにより半導体装置のソース・ドレイン拡散層となるn型低濃度拡散層１４を形成する。
【００２５】
次いで，図４（Ｅ）に示すように，厚さが40nmのシリコン窒化膜１５，厚さが700nmのシリコン酸化膜１６を順次堆積する。通常の方法でシリコン酸化膜１６を平坦化し，自己整合コンタクト法によりコンタクトホール１７を形成する。このコンタクトホールのエッチングは，エンドポイント検出により酸化膜７の上で停止させる。次に，図４(Ｆ)に示すように，n型低濃度層の抵抗を低減するため，加速エネルギー25keVでドーズ量が1x1013/cm2の砒素を注入し，抵抗低減砒素層１８を形成する。このイオン注入により，砒素の投影飛程位置付近であるシリコン界面から数nmのところに点欠陥及び格子歪みの多いダメージ領域２４が発生する。
【００２６】
次に，図５（Ｇ）に示すように，通常のLPCVD法によりコンタクトホール側壁に厚さ10nmのサイドウォール窒化膜１９を堆積する。この時，コンタクトホール底部にも同様に厚さ10nmの窒化膜が堆積される。次に，サイドウォール窒化膜１９をマスクに，コンタクトホール底部の窒化膜と酸化膜7をエッチングする。このとき，エッチングガスにはCF4+Ar+O2+CHF3を用い，シリコンとの選択比を高く保っておく。続けて図５（Ｈ）に示すように，エッチングガスO2+CF4を用いたプラズマエッチングを行い，シリコン層を深さ10nmまでエッチングする。ダメージ領域２４はシリコン界面から数nmのところまで分布している。しかし，サイドウォール直下の砒素領域を残しつつ，ダメージ領域２４の大部分を効果的にエッチングすることが出来る。次に，図５（Ｉ）に示すように，加速エネルギー60keVでドーズ量が1x1013/cm2のリンを注入し，電界緩和層２０を形成する。
【００２７】
次に図６（Ｊ）に示すように，高濃度のリンを含む多結晶シリコンを堆積し，通常の方法でエッチバックすることにより，多結晶シリコンプラグ２１を形成する。次に，図６（Ｋ）に示すように，厚さ200nmの酸化膜２２を堆積し，980℃で10秒の熱処理を窒素雰囲気中で行うことにより，イオン注入による欠陥を回復させる。次に，図６(L)に示すように，酸化膜２２にコンタクトホールのパターニングを行った後，配線材料を堆積し，パターニングを行うことにより配線２３を形成する。 
本実施例においては図４（Ｆ）で注入した砒素の投影飛程位置付近の点欠陥及び格子歪みの多いダメージ領域２４は，図５（Ｈ）のエッチングで除去され，２次欠陥の残留が抑制される。サイドウォール窒化膜１９の下には砒素層１８が存在するため，コンタクトホール直下の砒素層がエッチングされ薄くなることによる抵抗の増加を抑制することができる。実施例1及び従来の方法により形成された半導体装置におけるドレイン電流のゲート電圧依存性のシミュレーション値を，それぞれ図２（ａ）及び（ｂ）に示す。両者とも同等の特性が得られていることがわかる。
【００２８】
本発明をDRAMセルトランジスタに適用すると，セルトランジスタの能力を劣化させることなく，注入欠陥が２次欠陥として残留する確率を減少させることが出来る。図９は，512MビットのDRAMを用い，全ビットに“１”を書き込むときのリフレッシュ時間と不良ビット数の相関を表している。図９中の従来の方法のリフレッシュ時間分布(b)と比較して，本発明は図９中の(a)のように分布の裾部分の不良率が低減する。
【００２９】
図1（Ａ）、（Ｂ）に本発明の実施例1と従来の方法により製造された，n型MOS半導体装置のドレイン部分を中心とした断面図が示す。従来の方法（図１（Ｂ））ではコンタクトホールのエッチングをシリコン基板まで行った後，半導体装置の直列抵抗を低減するための砒素注入を行うため，砒素注入によるダメージが２次欠陥として残留している。空乏層と２次欠陥が接触し，接合リーク電流が発生する要因となる。本発明の実施例１（図１（Ａ））によると，砒素の注入ダメージが大きいダメージ領域は除去されているため，２次欠陥の残留が抑制される。
【００３０】
さらに，サイドウォール１９の下に形成された砒素層が，コンタクトホール直下の砒素層がエッチングによって薄くなることによる抵抗の上昇を防ぐ。そのため，図２に示すようにドレイン電流は従来の方法（線ｂ）と同等の特性を得ることができる。本発明をDRAMのセルトランジスタに適用すると，セルトランジスタの能力を劣化させることなく，注入欠陥が２次欠陥として残留する確率を減少させることが出来る。したがって，図９に示すようにリフレッシュ時間の分布の裾部分の不良率が低減できる。 
本発明の半導体装置の製造方法は、コンタクトホール形成後に直列抵抗を下げるための砒素注入を行う。その後，コンタクトホール側壁部にサイドウォール膜を形成する。このサイドウォール膜をマスクとしてシリコンをエッチングすることにより，このサイドウォール直下の砒素領域を残しつつ，砒素の投影飛程位置を中心とした注入ダメージの多い領域を除去する。イオン注入のダメージ領域２４を除去することで２次欠陥の残留が抑制され、空乏層と２次欠陥が接触することによる接合リーク電流の発生が防止できる。本発明をDRAMのセルトランジスタに適用すると，リフレッシュ特性の良好な半導体装置が製造できる。
【実施例２】
【００３１】
本発明の実施例２について図７，８を参照して詳細に説明する。実施例２は多結晶シリコンパッドを用いるプロセスで適用した実施例である。図３（Ａ）から図４（Ｄ）までに示すゲート電極の形成までは実施例1と同様に製造する。その後の工程における断面図として、図７に主要工程断面図（Ｅ）、（Ｆ）、（Ｇ）、図８に主要工程断面図（Ｈ）、（Ｉ）、（Ｊ）をそれぞれ示す。
【００３２】
実施例２の製造方法は、図３（Ａ）から図４（Ｄ）までに示すゲート電極の形成までは実施例1と同様に製造する。次に，ゲート電極１３及びゲート側面酸化膜１２をマスクとして，ゲート酸化膜７を通して加速エネルギーが20keVでドーズ量が1×1013/cm2のリン注入を行う。窒素雰囲気中で、温度950℃で10秒の熱処理を行うことにより半導体装置のソース・ドレイン拡散層となるn型低濃度拡散層１４を形成する。
【００３３】
次に，図７（Ｅ）示すように，厚さが30nmのシリコン酸化膜２６を堆積する。次に，図７（Ｆ）に示すように，シリコン酸化膜２６を通常のエッチバック法によりエッチングする。次に，図７（Ｇ）に示すように，n型低濃度層の抵抗を低減するため，加速エネルギー20keVでドーズ量が1x1013/cm2の砒素を注入し，抵抗低減砒素層１８を形成する。このイオン注入により，砒素の投影飛程位置付近に点欠陥及び格子歪みの多いダメージ領域２４が発生する。 
次に，図８（Ｈ）に示すように，シリコン酸化膜２６と同種のシリコン酸化膜２７を10nm堆積する（図においては、シリコン酸化膜２６、２７はまとめて表示）。次に，図８（Ｉ）に示すように，ゲート電極１３側壁に堆積された酸化膜２６，２７をマスクに，活性領域上の酸化膜２６，２７，７をエッチングする。続けて，シリコン層を深さ10nmまでエッチングを行う。これにより，このサイドウォール直下の砒素領域を残しつつ，ダメージ領域２４がエッチングされる。さらに加速エネルギー60keVでドーズ量が1x1013/cm2のリンを注入し，電界緩和層２０を形成する。次に，図８（Ｊ）に示すように，高濃度のリンを含む多結晶シリコンを堆積し，これをパターンニングすることにより多結晶シリコンパッド２８を形成する。
【００３４】
本実施例の半導体装置の製造方法は、コンタクトホール形成後に直列抵抗を下げるための砒素注入を行い，その後，コンタクトホール側壁部にサイドウォール膜を形成する。このサイドウォール膜をマスクとしてシリコンをエッチングすることにより，このサイドウォール直下の砒素領域を残しつつ，砒素の投影飛程位置を中心とした注入ダメージの多い領域を除去する。イオン注入のダメージ領域２４を除去することで２次欠陥の残留が抑制され、空乏層と２次欠陥が接触することによる接合リーク電流の発生が防止できる。本発明をDRAMのセルトランジスタに適用すると，実施例１と同様にリフレッシュ特性の良好な半導体装置が製造できる。
【００３５】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。例えば抵抗低減砒素層１８を形成した後，注入欠陥を回復させる為の熱処理を加えることができる。この熱処理は，1000℃で10秒といった高温で短時間の熱処理，または600℃で1時間といった低温で長時間の熱処理，またはそれらの組み合わせによって，注入された不純物の再分布を抑制しながら効果的に欠陥を回復することが出来る。さらにこの熱処理は，不活性雰囲気中だけでなく，酸化性雰囲気中で処理を行うことによって，さらに効果的に欠陥の回復を行うことができる。コンタクトホール１７の低部にはゲート酸化膜７があるため，不純物の再分布を抑制できる熱容量であれば，コンタクトホール１７の低部の酸化膜の成長は若干であり，ゲート酸化膜７のエッチング時に同時にエッチングできるため，製造工程は増加しない。
【図面の簡単な説明】
【００３６】
【図１】実施例１（Ａ）、従来例（Ｂ）におけるドレイン近傍の断面図である。
【図２】ドレイン電流のゲート電圧依存性を示す図である。
【図３】本発明における主要工程断面図（Ａ）、（Ｂ）、（Ｃ）である。
【図４】本発明における主要工程断面図（Ｄ）、実施例１における主要工程断面図（Ｅ）、（Ｆ）である。
【図５】実施例１における主要工程断面図（Ｇ）、（Ｈ）、（Ｉ）である。
【図６】実施例１における主要工程断面図（Ｊ）、（Ｋ）、（Ｌ）である。
【図７】実施例２における主要工程断面図（Ｅ）、（Ｆ）、（Ｇ）である。
【図８】実施例２における主要工程断面図（Ｈ）、（Ｉ）、（Ｊ）である。
【図９】リフレッシュ時間と不良率の相関を示す図である。
【符号の説明】
【００３７】
１    シリコン基板
２    絶縁膜
３    n型埋め込みウェル層
４    シリコン酸化膜
５    p型ウェル層
６    p型チャネルドープ層
７    ゲート酸化膜
８    多結晶シリコン膜
９    タングステンシリサイド膜
１０    シリコン酸化膜
１１    シリコン窒化膜
１２    ゲート側面酸化膜
１３    ゲート電極
１４    n型低濃度拡散層
１５    シリコン窒化膜
１６    シリコン酸化膜
１７    コンタクトホール
１８    抵抗低減砒素層
１９    サイドウォール窒化膜
２０    電界緩和層
２１    多結晶シリコンプラグ
２２    酸化膜
２３    配線
２４    砒素注入ダメージ領域
２５    空乏層 
２６、２７    シリコン酸化膜
【図１】
2007311717.tif 000003
【図２】
2007311717.tif 000004
【図３】
2007311717.tif 000005
【図４】
2007311717.tif 000006
【図５】
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【図６】
2007311717.tif 000008
【図７】
2007311717.tif 000009
【図８】
2007311717.tif 000010
【図９】
2007311717.tif 000011