(57)【要約】【課題】電源電圧付近でのオフセットを低減させる差動増幅器の提供。【解決手段】ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタ（ＭＮ１、ＭＮ２）よりなる差動対と、前記差動対の電流を供給する第１の電流源（Ｉ１）と、前記差動対の出力対をフォールデッド接続するための、トランジスタ対（ＭＰ１、ＭＰ２）、（ＭＰ３、ＭＰ４）を２段カスコード接続してなるカレントミラー回路と、前記カレントミラー回路の入力端と出力端にそれぞれ接続された第２、第３の電流源（Ｉ２、Ｉ３）と、前記カレントミラー回路の出力端に入力端が接続され、差動増幅器の出力端子ＯＵＴに出力端が接続されたバッファアンプ（Ａ１）と、を備えている。【選択図】図３
2007202127.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受ける差動対の能動負荷としてフォールデッド・カスコード負荷回路を備え、前記差動対がディプレッション型のトランジスタを含む、ことを特徴とする差動増幅器。
【請求項２】
前記ディプレッション型のトランジスタは、バックゲート効果を有するディプレッション型のトランジスタである、ことを特徴とする請求項１記載の差動増幅器。
【請求項３】
ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタよりなる差動対と、
前記差動対の電流を供給する第１の電流源と、
前記差動対の出力対をフォールデッド接続するための、トランジスタ対を複数段カスコード接続してなるカレントミラー回路と、
前記カレントミラー回路の入力端と出力端にそれぞれ接続された第２、第３の電流源と、
前記カレントミラー回路の出力端に入力端が接続され、差動増幅器の出力端子に出力端が接続された増幅段と、
を備えている、ことを特徴とする差動増幅器。
【請求項４】
前記ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタは、バックゲート効果を有するディプレッション型のトランジスタである、ことを特徴とする請求項３記載の差動増幅器。
【請求項５】
前記ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタの閾値電圧は、−０．１Ｖとされる、ことを特徴とする請求項４記載の差動増幅器。
【請求項６】
前記ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタの閾値電圧は、−０．１Ｖ±０．１Ｖとされる、ことを特徴とする請求項４記載の差動増幅器。
【請求項７】
前記カレントミラー回路は、ソースが正電源端子に共通接続され、ゲートが共通接続された第１及び第２のＰチャネルＭＯＳトランジスタと、
ゲートが共通接続され、ソースが前記第１及び第２のＰチャネルＭＯＳトランジスタのドレインにそれぞれ接続された第３及び第４のＰチャネルＭＯＳトランジスタと、
前記第３及び第４のＰチャネルＭＯＳトランジスタの共通接続されたゲートと前記正電源端子との間に接続された第１の電圧源と、
を備え、
前記第１及び第２のＰチャネルＭＯＳトランジスタの共通接続されたゲートと前記第３のＰチャネルＭＯＳトランジスタのドレインを接続して前記カレントミラー回路の入力端子を構成し、前記第４のＰチャネルＭＯＳトランジスタのドレインが前記カレントミラー回路の出力端子を構成している、ことを特徴とする請求項４記載の差動増幅器。
【請求項８】
ソースが正電源端子に共通接続され、ゲートが共通接続された第１及び第２のＰチャネルＭＯＳトランジスタと、
ゲートが共通接続され、ソースが前記第１及び第２のＰチャネルＭＯＳトランジスタのドレインにそれぞれ接続された第３、第４のＰチャネルＭＯＳトランジスタと、
前記第３及び第４のＰチャネルＭＯＳトランジスタの共通接続されたゲートと前記正電源端子との間に接続された第１の電圧源と、
ドレインが前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第１及び第２のＰチャネルＭＯＳトランジスタのゲートに共通接続された第３のＮチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのゲートと負電源端子間に接続された第２の電圧源と、
ゲートが前記第２の電圧源に接続され、ドレインが前記第４のＰチャネルＭＯＳトランジスタのドレインに接続された第４のＮチャネルＭＯＳトランジスタと、
ソースが前記負電源端子に共通接続され、ゲートが共通接続され、ドレインが前記第３及び第４のＮチャネルＭＯＳトランジスタのソースにそれぞれ接続された第５、第６のＮチャネルＭＯＳトランジスタと、
ゲートとドレインが前記第５及び第６のＮチャネルＭＯＳトランジスタのゲートと共通接続され、ソースが前記負電源端子に接続された第７のＮチャネルＭＯＳトランジスタと、
前記正電源端子と前記第７のＮチャネルＭＯＳトランジスタの共通接続されたゲートとドレインとの間に接続された第４の電流源と、
ソースが前記第４のＮチャネルＭＯＳトランジスタのドレインと前記第４のＰチャネルＭＯＳトランジスタのドレインとに共通接続され、ドレインが前記第４のＮチャネルＭＯＳトランジスタのソースと前記第６のＮチャネルＭＯＳトランジスタのドレインとに共通接続された第５のＰチャネルＭＯＳトランジスタと、
ソースが前記正電源端子に接続され、ゲートが前記第４のＰチャネルＭＯＳトランジスタのドレインに共通接続され、ドレインが出力端子に接続された第６のＰチャネルＭＯＳトランジスタと、
ソースが前記負電源端子に接続され、ゲートが前記第６のＮチャネルＭＯＳトランジスタのドレインに共通接続され、ドレインが出力端子に接続された第８のＮチャネルＭＯＳトランジスタと、
前記第５のＰチャネルＭＯＳトランジスタのゲートと前記正電源端子との間に接続された第３の電圧源とを備えている、ことを特徴とする請求項４記載の差動増幅器。
【請求項９】
前記第２の電流源は、一端が前記カレントミラー回路の入力端に接続された浮遊電流源を備え、
入力端が前記浮遊電流源の他端に接続され、共通端子が負電源端子に接続された別のカレントミラー回路と、
を備え、
前記別のカレントミラー回路の出力が、前記第３の電流源を構成している、ことを特徴とする請求項４記載の差動増幅器。
【請求項１０】
前記第２、第３の電流源が、負電源端子にソースが接続され、ゲートにバイアス電圧が共通に供給される第５、第６のＮチャネルＭＯＳトランジスタをそれぞれ備え、
前記増幅段は、ゲートが、第２の電圧源に接続され、ドレインが前記第４のＰチャネルＭＯＳトランジスタのドレインに接続された第４のＮチャネルＭＯＳトランジスタと、
ソースが前記第４のＮチャネルＭＯＳトランジスタのドレインと前記第４のＰチャネルＭＯＳトランジスタのドレインとに共通接続され、ドレインが前記第４のＮチャネルＭＯＳトランジスタのソースと前記第６のＮチャネルＭＯＳトランジスタのドレインとに共通接続された第５のＰチャネルＭＯＳトランジスタと、
ソースが正電源端子に接続され、ゲートが前記第４のＰチャネルＭＯＳトランジスタのドレインに共通接続され、ドレインが出力端子に接続された第６のＰチャネルＭＯＳトランジスタと、
ソースが前記負電源端子に接続され、ゲートが前記第６のＮチャネルＭＯＳトランジスタのドレインに共通接続され、ドレインが出力端子に接続された第８のＮチャネルＭＯＳトランジスタと、
前記第５のＰチャネルＭＯＳトランジスタのゲートと前記正電源端子との間に接続された第３の電圧源とを備えている、ことを特徴とする請求項７記載の差動増幅器。
【請求項１１】
前記浮遊電流源は、ゲート同士が共通接続された第９及び第１０のＮチャネルＭＯＳトランジスタと、
ゲート同士が共通接続された第７及び第８のＰチャネルＭＯＳトランジスタと、
正側が前記第８のＰチャネルＭＯＳトランジスタのゲートとドレインに共通接続され、負側が前記負電源端子に接続された第４の電圧源と、
一端が前記正電源端子に接続され、他端が前記第１０のＮチャネルＭＯＳトランジスタのゲートとドレインに共通接続された第４の電流源と、
を備え、
前記第１０のＮチャネルＭＯＳトランジスタのソースと前記第８のＰチャネルＭＯＳトランジスタのソースとは共通接続され、
前記第９のＮチャネルＭＯＳトランジスタのソースと前記第７のＰチャネルＭＯＳトランジスタのソースとは共通接続され、
前記第９のＮチャネルＭＯＳトランジスタのドレインが前記浮遊電流源の前記一端をなし、前記第７のＰチャネルＭＯＳトランジスタのドレインが前記浮遊電流源の他端をなす、ことを特徴とする請求項９記載の差動増幅器。
【請求項１２】
前記ディプレッション型のトランジスタのバックゲートには、負電源電圧が印加される、ことを特徴とする請求項１又は３記載の差動増幅器。
【請求項１３】
前記差動対のチャネルは基板不純物濃度である、ことを特徴とする請求項１又は３記載の差動増幅器。
【請求項１４】
前記差動対の閾値電圧が、前記第１の電流源の両端電圧に対応する負電圧である、ことを特徴とする請求項３記載の差動増幅器。
【請求項１５】
前記差動対の閾値電圧が、負電源電圧と前記第１、第２のＮチャネルＭＯＳトランジスタの共通ソース間電圧に対応する負電圧である、ことを特徴とする請求項３記載の差動増幅器。
【請求項１６】
前記ディプレッション型のトランジスタは、ノンドープ方式で作成されたものである、ことを特徴とする請求項１又は３記載の差動増幅器。
【請求項１７】
請求項１乃至１６のいずれか一に記載の差動増幅器を、データ線を駆動する駆動回路として備えた表示装置用のデータドライバ。
【請求項１８】
請求項１７記載のデータドライバを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅器に関し、特に液晶表示装置のデータドライバの駆動増幅器等に用いて好適な差動増幅器の構成と該差動増幅器を備えた表示装置に関する。
【背景技術】
【０００２】
近年、カラー液晶表示装置はコストダウンが進み、それに伴い、ＬＣＤ（Liquid Crystal Display）ソースドライバのコストダウンもここ１０年で１／３近くにもなり、更なるコストダウンの要求が強まってきている。こうした要求に応えるため、研究、製品設計等において、ＬＣＤソースドライバＬＳＩのチップサイズの削減が図られている。コスト削減の一番有効な手段が、チップサイズ削減だからである。
【０００３】
一方、多階調化も進み、RGB各６ビットの２６万色から、例えばRGB各８ビットの１６７０万色表示に移行している。更には、RGB各１０ビットの１０億色の製品も出始めてきている状況である。このため、ＬＣＤソースドライバの内部の差動増幅器で構成された出力バッファアンプの更なる高精度化が要求される。
【０００４】
ところで、ＬＣＤソースドライバの出力偏差は、１０ｍＶを越えると、人の目で認識され、縦すじ等々の表示不具合となって現れる。このように、コストダウンの要求と高精度化という２つの相反する要求に応える必要がある。
【０００５】
ＬＣＤソースドライバＬＳＩの多くの面積を占める差動増幅器の構成は、コストダウンの要求と高精度化に大きく影響を及ぼす。以下では、典型的なＬＣＤソースドライバについて説明しておく。
【０００６】
図１は、従来のＬＣＤソースドライバ（「データドライバ」ともいう）の典型的な構成を示す図である。図１を参照すると、このＬＣＤソースドライバは、例えば、それぞれが６ビット・ディジタル表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１と、ストローブ信号ＳＴに同期して６ビットディジタル信号をラッチするラッチ回路２と、並列Ｎ段のディジタル／アナログ変換器よりなるＤ／Ａコンバータ３と、液晶の特性に合わされたガンマ変換特性をもつ液晶階調電圧発生回路４と、Ｄ／Ａコンバータ３からの電圧をバッファするＮ個の電圧フォロワ５と、を備えて構成されている。
【０００７】
ＬＣＤパネルは、データ線と走査線との交差部に設けられ、ゲートが走査線に接続され、ソースがデータ線に接続された薄膜トランジスタＴＦＴ（Thin Film Transistor）６と、ＴＦＴのドレインに一端が接続され、他端がＣＯＭ端子に接続された画素容量７とから構成される。
【０００８】
図１では、ＬＣＤパネルにおいて、１行分の構成が模式的に示されている（Ｎ個の薄膜トランジスタ（ＴＦＴ）が複数行（Ｍ行）分設けられている。
【０００９】
不図示のＬＣＤゲートドライバは、各ラインのＴＦＴのゲートを順次駆動していく。
【００１０】
Ｄ／Ａコンバータ３は、ラッチ回路２の６ビットディジタル表示信号を、Ｄ／Ａ変換して、Ｎ個の電圧フォロワ５−１〜５−Ｎに供給し、ＴＦＴ６−１〜６−Ｎを介して画素容量７−１〜７−Ｎとして働く液晶素子に印加する。
【００１１】
液晶階調電圧発生回路４によって基準電圧を発生し、Ｄ／Ａコンバータ３において、不図示のＲＯＭスイッチ等によって構成されるデコーダによって、基準電圧の選択を行う。
【００１２】
液晶階調電圧発生回路４は、例えば抵抗ラダー回路を備えている。各基準電圧点のインピーダンスを下げるために、また、基準電圧を微調整するために、電圧フォロワで駆動するようになっている。
【００１３】
Ｎ個の電圧フォロワ５−１〜５−Ｎの回路として、例えば図２に示すような回路構成の演算増幅器回路が用いられる。図２は、特許文献１に開示された差動増幅器の構成を示す図である。この差動増幅器は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプであり、ＣＭＯＳアナログ回路の教科書や著名な文献等に、参考回路として記載されているものである。
【００１４】
図２を参照すると、差動段は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、ＮチャネルＭＯＳトランジスタの差動対（ＭＮ１、ＭＮ２）と、ＰチャネルＭＯＳトランジスタの差動対（ＭＰ１、ＭＰ２）とを備え、差動対（ＭＮ１、ＭＮ２）の出力と差動対（ＭＰ１、ＭＰ２）の出力を電流加算するため、いわゆるフォールデッド・カスコード接続の図中Ａ点とＢ点、及び、Ｃ点とＤ点に、差動対（ＭＰ１、ＭＰ２）、及び差動対（ＭＮ１、ＭＮ２）の出力を接続する。差動対（ＭＰ１、ＭＰ２）が動作しない範囲は、差動対（ＭＮ１、ＭＮ２）が動作し、逆に、差動対（ＭＮ１、ＭＮ２）が動作しない範囲は、差動対（ＭＰ１、ＭＰ２）が動作して、全電源電圧の入力範囲で動作する差動段を得ることが可能となる。図２の回路の動作は、前述した特許文献１や特許文献２等が参照される。以下では、図２の回路についてさらに説明しておく。
【００１５】
図２を参照すると、この差動増幅器の回路構成は、入力段（初段）２１０、中間段２２０、最終段２３０と大きく３つに分けられる。
【００１６】
入力段２１０は、２つの差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）とから構成される。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースが共通接続され、第１の差動対（「Ｎチャネル差動対」ともいう）を構成する。第１の差動対と負電源（低位側電源）ＶＳＳ２との間に、ＮチャネルＭＯＳトランジスタＭＮ１０が接続されている。ＮチャネルＭＯＳトランジスタＭＮ１０は、ソースが負電源ＶＳＳ２に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＮ１に接続され、定電流源の働きをする。ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが共通接続され、第２の差動対（「Ｐチャネル差動対」ともいう）を構成する。この第２の差動対と正電源（高位側電源）ＶＤＤ２との間に、ＰチャネルＭＯＳトランジスタＭＰ１０が接続されている。ＰチャネルＭＯＳトランジスタＭＰ１０は、ソースが正電源ＶＤＤ２に接続され、そのドレインは、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＰ１に接続され、定電流源の働きをする。ＰチャネルＭＯＳトランジスタＭＰ１のゲートとＮチャネルＭＯＳトランジスタＭＮ１のゲートは、入力端子ＩＮＮに共通接続されている。ＰチャネルＭＯＳトランジスタＭＰ２のゲートとＮチャネルＭＯＳトランジスタＭＮ２のゲートは、入力端子ＩＮＰに共通接続されている。
【００１７】
中間段２２０は、フォールデッド・カスコード対応の中間段で、２つの浮遊定電流源（ＭＮ７／ＭＰ７、及び、ＭＮ８／ＭＰ８）を有する。
【００１８】
入力段２１０の第１の差動対のＮチャネルＭＯＳトランジスタＭＮ１のドレインは、中間段２２０のＰチャネルＭＯＳトランジスタＭＰ３のドレインとＰチャネルＭＯＳトランジスタＭＰ５のソースとの接続ノードＡに接続され、ＮチャネルＭＯＳトランジスタＭＮ２のドレインは、中間段２２０のＰチャネルＭＯＳトランジスタＭＰ４のドレインとＰチャネルＭＯＳトランジスタＭＰ６のソースとの接続ノードＢに接続されている。入力段２１０の第２の差動対のＰチャネルＭＯＳトランジスタＭＰ１のドレインは、中間段２２０のＮチャネルＭＯＳトランジスタＭＮ３のドレインとＮチャネルＭＯＳトランジスタＭＮ５のソースとの接続ノードＣに接続され、ＰチャネルＭＯＳトランジスタＭＰ２のドレインは、中間段２２０のＮチャネルＭＯＳトランジスタＭＮ４のドレインとＮチャネルＭＯＳトランジスタＭＮ６のソースとの接続ノードＤに接続されている。
【００１９】
ドレインがノードＡ、Ｂに接続されたＰチャネルＭＯＳトランジスタＭＰ３とＭＰ４は、ソース同士、ゲート同士が互いに共通接続され、共通接続されたソースは正電源ＶＤＤ２に接続されている。
【００２０】
ＰチャネルＭＯＳトランジスタＭＰ５は、ソースがノードＡに接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたゲート、ＰチャネルＭＯＳトランジスタＭＰ７のソース、ＮチャネルＭＯＳトランジスタＭＮ７のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ６は、ソースがノードＢに接続され、そのドレインはＰチャネルＭＯＳトランジスタＭＰ８のソース、ＮチャネルＭＯＳトランジスタＭＮ８のドレイン、最終段２３０のＰチャネルＭＯＳトランジスタＭＰ９のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６のゲートは共通接続され、定電圧源端子ＢＰ２に接続されている。
【００２１】
ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４は、ソース同士、ゲート同士が互いに共通接続され、その共通接続されたソースは、負電源ＶＳＳ２に接続されている。ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４のドレインは、ノードＣ、ノードＤにそれぞれ接続されている。ＮチャネルＭＯＳトランジスタＭＮ５は、ソースがノードＣに接続され、そのドレインは、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４の共通接続されたゲート、ＮチャネルＭＯＳトランジスタＭＮ７のソース、ＰチャネルＭＯＳトランジスタＭＰ７のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭＮ６は、ソースがノードＤに接続され、そのドレインは、ＮチャネルＭＯＳトランジスタＭＮ８のソース、ＰチャネルＭＯＳトランジスタＭＰ８のドレイン、ＮチャネルＭＯＳトランジスタＭＮ９のゲートに接続されている。ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６のゲートは共通接続され、定電圧源端子ＢＮ２に接続されている。
【００２２】
ＰチャネルＭＯＳトランジスタＭＰ７は、ゲートが定電圧源端子ＢＰ３に接続され、ソースがＰチャネルＭＯＳトランジスタＭＰ５のドレインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ５のドレインに接続されている。
【００２３】
ＮチャネルＭＯＳトランジスタＭＮ７は、ゲートが定電圧源端子ＢＮ３に接続され、ソースがＮチャネルＭＯＳトランジスタＭＮ５のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ５のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ７は、浮遊定電流源（Floating Current Source）の働きをする。
【００２４】
ＰチャネルＭＯＳトランジスタＭＰ８は、ゲートが定電圧源端子ＢＰ４に接続され、ソースがＰチャネルＭＯＳトランジスタＭＰ６のドレインに接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ６のドレインに接続されている。
【００２５】
ＮチャネルＭＯＳトランジスタＭＮ８は、ゲートが定電圧源端子ＢＮ４に接続され、ソースがＮチャネルＭＯＳトランジスタＭＮ６のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ６のドレインに接続されている。
【００２６】
ＰチャネルＭＯＳトランジスタＭＰ８とＮチャネルＭＯＳトランジスタＭＮ８は、浮遊定電流源の働きをする。
【００２７】
最終段２３０は、バイアス電圧ＢＰ４、ＢＮ４と、ＮチャネルＭＯＳトランジスタＭＮ８／ＰチャネルＭＯＳトランジスタＭＰ８で制御されたＡＢ級出力段である。
【００２８】
ＰチャネルＭＯＳトランジスタＭＰ９は、ソースが正電源ＶＤＤ２に接続され、ゲートがＰチャネルＭＯＳトランジスタＭＰ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
【００２９】
ＮチャネルＭＯＳトランジスタＭＮ９は、ソースが負電源ＶＳＳ２に接続され、ゲートがＮチャネルＭＯＳトランジスタＭＮ８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている出力トランジスタである。
【００３０】
位相補償容量Ｃ１は、一端がノードＢに接続され、他端が出力端子ＯＵＴに接続されている。位相補償容量Ｃ２は、一端がノードＤに接続され、他端が出力端子ＯＵＴに接続されている。
【００３１】
入力段２１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、互いに逆導電型の差動対（ＭＰ１、ＭＰ２）、（ＭＮ１、ＭＮ２）を備え、フォールデッドカスコードタイプとしている。中間段２２０は、入力段２１０のＰチャネル差動対の出力とＮチャネル差動対の出力を電流加算する。また浮遊電流源（特許文献３参照）を用いた定電流源回路を構成している。ここで、浮遊電流源は、ＮチャネルＭＯＳトランジスタ（ＭＮ７）とＰチャネルＭＯＳトランジスタ（ＭＰ７）と、それぞれのゲートにバイアス電圧（定電圧）を与えるバイアス端子ＢＮ３とＢＰ３を備えている。
【００３２】
最終段２３０は、出力Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するためにドレイン出力のＡＢ級増幅器を構成している。このＡＢ級のアイドリング電流は、浮遊定電流源（ＭＰ８、ＭＮ８）とバイアス端子ＢＮ４、ＢＰ４で決定している。
【００３３】
入力電圧が低い時には、差動対（ＭＰ１、ＭＰ２）が動作し、反対に入力電圧が高い時には差動対（ＭＮ１、ＭＮ２）が動作し、その中間の入力電圧では、差動段（ＭＰ１、ＭＰ２）、（ＭＮ１、ＭＮ２）がともに動作する。
【００３４】
すなわち、ＶＳＳ２電源寄りの動作においては、差動段（ＭＰ１、ＭＰ２）のみが動作し、差動対（ＭＮ１、ＭＮ２）は動作しない。これは、ＮチャネルＭＯＳトランジスタは、一般的には、エンハンスメントタイプのトランジスタ特性であるため、動作するためには、ゲートとソース間にトランジスタの閾値電圧（ＶＴ）＋αの電圧を必要とする。しかし、入力電圧が負電源のＶＳＳ２寄りの０Ｖ近辺、すなわち入力差動トランジスタのゲート電圧が０Ｖ近辺では、そのソース電位も０Ｖ近辺となり、差動対（ＭＮ１、ＭＮ２）が動作しないことが理解できる。また、入力電圧が正電源のＶＤＤ２寄りのＶＤＤ２近辺、すなわち入力差動トランジスタのゲート電圧がＶＤＤ近辺では、そのソース電位もＶＤＤ近辺となり、差動対（ＭＰ１、ＭＰ２）が動作しないことが理解できる。入力電圧が約ＶＴＮ〜ＶＤＤ−ＶＴＰ（ＶＴＮ：ＮチャネルＭＯＳトランジスタの閾値電圧、ＶＴＰ：ＰチャネルＭＯＳトランジスタの閾値電圧）の時は、差動段（ＭＰ１、ＭＰ２）、（ＭＮ１、ＭＮ２）の両方が動作する。
【００３５】
【特許文献１】米国特許明細書（ＵＳＰ）５,３１１,１４５
【特許文献２】特開平６−３２６５２９号公報
【特許文献３】特公平６−９１３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
図２に示した従来の演算増幅器を、ＬＣＤソースドライバの駆動アンプに用いた場合、中間調レベルの電圧（約ＶＴＮ〜ＶＤＤ−ＶＴＰ）における振幅差偏差（振幅電圧の各アンプにおける電圧差）の項目に関しては、第１の差動段（ＭＰ１、ＭＰ２）と、第２の差動段（ＭＮ１、ＭＮ２）のオフセット電圧は、キャンセルされるため、良好な特性となる。しかしながら、電源近辺まで振幅させた場合は、差動対（ＭＰ１、ＭＰ２）と差動対（ＭＮ１、ＭＮ２）が独立で動作するため（一方は動作するが他方は非活性）、オフセット電圧はキャンセルされない。そのために、前述した振幅差偏差という項目の特性は、悪いものとなり、高精度化の達成が困難である。
また、１つのディプレッション型Ｎチャネルトランジスタ差動対を入力段に用いた差動増幅器がある。この場合、閾値電圧が負であることから、入力電圧は、ほぼ負電源から入力可能であり、負電源電圧側では、良好な振幅差偏差特性を示す。一方、閾値電圧が負である理由から、正電源近辺の入力は不可能となり、Ｒａｉｌ−ｔｏ−Ｒａｉｌが実現できない。以上、従来技術には、良好な振幅差偏差特性を示し、且つＲａｉｌ−ｔｏ−Ｒａｉｌを実現する差動増幅器は存在していない。
【課題を解決するための手段】
【００３７】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００３８】
本発明に係る差動増幅器は、入力信号を受ける差動対の能動負荷としてフォールデッド・カスコード負荷回路を備え、前記差動対がディプレッション型のトランジスタを含む。
【００３９】
より詳細には、本発明は、ディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタよりなる差動対と、前記差動対の電流を供給する第１の電流源と、前記差動対の出力対をフォールデッド接続するための、トランジスタ対を２段カスコード接続してなるカレントミラー回路と、前記カレントミラー回路の入力端と出力端にそれぞれ接続された第２、第３の電流源と、前記カレントミラー回路の出力端に入力端が接続され、差動増幅器の出力端子に出力端が接続された増幅段と、を備えている。本発明において、前記ディプレッション型のＮチャネルＭＯＳトランジスタは、閾値電圧が実質的に−０．１Ｖとされる。前記ディプレッション型のＮチャネルＭＯＳトランジスタは、好ましくは、ノンドープ方式で拡散されている。更に、差動対を構成するディプレッション型の第１、第２のＮチャネルＭＯＳトランジスタはバックゲート効果を有しており、バックゲートには負電源電圧が印加されている。
【００４０】
本発明に係る表示装置用のドライバは、映像信号に基づき、階調信号をデータ線に駆動出力する出力アンプとして、上記した本発明に係る前記差動増幅器を備えている。
【発明の効果】
【００４１】
本発明によれば、入力差動段に、ディプレッション型ＭＯＳトランジスタを採用することにより、入力電圧が負電源電圧から入力を可能としている。また、本発明によれば、表示用データドライバの出力アンプの偏差を改善し、高精度化を図ることを可能としている。
【発明を実施するための最良の形態】
【００４２】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。
本発明に係る差動増幅器は、ディプレッション型のＮチャネルＭＯＳトランジスタで構成された差動対（ＭＮ１、ＭＮ２）と、前記差動対（ＭＮ１、ＭＮ２）の共通ソースに接続された定電流源（Ｉ１）と、差動対（ＭＮ１、ＭＮ２）の差動出力をフォールデッド接続するための２段縦積み構成のカレントミラー回路（ＭＰ１、ＭＰ２、及びＭＰ３、ＭＰ４）と、前記カレントミラー回路の入力端と出力端にそれぞれ接続された第２、第３の定電流源（Ｉ２、Ｉ３）と、カレントミラー回路の出力端に入力端が接続され、出力端が差動増幅器の出力端子（ＯＵＴ）に接続されたバッファアンプ（Ａ１）とを備えている。
【００４３】
本発明において、前記ディプレッション型のＮチャネルＭＯＳトランジスタの閾値電圧は約−０．１Ｖに設定される（例えば−０．１Ｖ±０．１Ｖ程度であってもよい）。本発明によれば、入力電圧が負電源電圧から入力を可能とし、入力電圧が負電源電圧から入力が可能となり、負電源電圧付近でもオフセットをキャンセル可能としている。差動増幅器を約１０Ｖ程度の高電圧で動作させた場合、入力電圧が正電源電圧近辺の時は、トランジスタのバックゲート効果で、ゲート・ソース間電圧が約０．数Ｖになることと、入力差動段の出力をフォールデッド接続のカレントミラー回路で受けることの２つの効果で、ほぼ、電源電圧ＶＤＤの入力が可能としている。
【００４４】
本発明において、前記カレントミラー回路は、ソースが正電源端子ＶＤＤに共通接続され、ゲートが共通接続された第１、第２のＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）と、ゲートが共通接続され、ソースが前記第１及び第２のＰチャネルＭＯＳトランジスタのドレインにそれぞれ接続された第３及び第４のＰチャネルＭＯＳトランジスタ（ＭＰ３、ＭＰ４）と、前記第３及び第４のＰチャネルＭＯＳトランジスタの共通接続されたゲートと正電源端子間に接続された第１の定電圧源（Ｖ１）と、を備え、第１及び第２のＰチャネルＭＯＳトランジスタの共通接続されたゲートと前記第３のＰチャネルＭＯＳトランジスタのドレインを接続してカレントミラー回路の入力端子を構成し、前記第４のＰチャネルＭＯＳトランジスタのドレインが前記カレントミラー回路の出力端子を構成している。
【００４５】
本発明において、ドレインが前記第３のＰチャネルＭＯＳトランジスタ（ＭＰ３）のドレインと前記第１及び第２のＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）のゲートに共通接続された、第３のＮチャネルＭＯＳトランジスタ（ＭＮ３）と、前記第３のＮチャネルＭＯＳトランジスタ（ＭＮ３）のゲートと負電源端子（ＶＳＳ）間に接続された第２の定電圧源（Ｖ２）と、ゲートが前記第２の定電圧源（Ｖ２）に接続され、ドレインが前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインに接続された第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）と、ソースが負電源端子（ＶＳＳ）に共通接続され、ゲートが共通接続され、ドレインが前記第３及び第４のＮチャネルＭＯＳトランジスタ（ＭＮ３、ＭＮ４）のソースにそれぞれ接続された第５、第６のＮチャネルＭＯＳトランジスタ（ＭＮ５、ＭＮ６）と、ゲートとドレインが前記第５及び第６のＮチャネルＭＯＳトランジスタ（ＭＮ５、ＭＮ６）のゲートと共通接続され、ソースが負電源端子（ＶＳＳ）に共通接続された第７のＮチャネルＭＯＳトランジスタ（ＭＮ７）と、正電源端子（ＶＤＤ）と前記第７のＮチャネルＭＯＳトランジスタ（ＭＮ７）の共通接続されたゲートとドレインとの間に接続された第４の定電流源（Ｉ４）と、ソースが前記第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）のドレインと前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインとに共通接続され、ドレインが前記第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）のソースと前記第６のＮチャネルＭＯＳトランジスタ（ＭＮ６）のドレインとに共通接続された第５のＰチャネルＭＯＳトランジスタ（ＭＰ５）と、ソースが正電源端子（ＶＤＤ）に接続され、ゲートが前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインに共通接続され、ドレインが出力端子（ＯＵＴ）に接続された第６のＰチャネルＭＯＳトランジスタ（ＭＰ６）と、ソースが負電源端子（ＶＳＳ）に接続され、ゲートが前記第６のＮチャネルＭＯＳトランジスタ（ＭＮ６）のドレインに共通接続され、ドレインが出力端子（ＯＵＴ）に接続された第８のＮチャネルＭＯＳトランジスタ（ＭＮ８）と、前記第５のＰチャネルＭＯＳトランジスタ（ＭＰ５）のゲートと正電源端子（ＶＤＤ）との間に接続された第３の定電圧源（Ｖ３）とを備えた構成としてもよい。
【００４６】
本発明において、第２の定電流源は、一端が前記カレントミラー回路の入力端に接続された浮遊電流源（Ｉ５）を備え、入力端が前記浮遊電流源の他端に接続され、共通端子が負電源端子（ＧＮＤ）に接続された第２のカレントミラー回路（ＣＭ）と、前記第２のカレントミラー回路の出力を、前記第３の定電流源としてもよい。
【００４７】
本発明において、バッファアンプ（Ａ１）は、ゲートが前記第２の定電圧源（Ｖ２）に接続され、ドレインが前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインに接続された第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）と、ソースが前記第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）のドレインと前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインとに共通接続され、ドレインが前記第４のＮチャネルＭＯＳトランジスタ（ＭＮ４）のソースと前記第６のＮチャネルＭＯＳトランジスタ（ＭＮ６）のドレインとに共通接続された第５のＰチャネルＭＯＳトランジスタ（ＭＰ５）と、出力トランジスタとして働き、ソースが正電源端子（ＶＤＤ）に接続され、ゲートが前記第４のＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインに共通接続され、ドレインが出力端子（ＯＵＴ）に接続された第６のＰチャネルＭＯＳトランジスタ（ＭＰ６）と、同じく出力トランジスタとして働き、ソースが負電源端子（ＶＳＳ）に接続され、ゲートが前記第６のＮチャネルＭＯＳトランジスタ（ＭＮ６）のドレインに共通接続され、ドレインが出力端子（ＯＵＴ）に接続された第８のＮチャネルＭＯＳトランジスタ（ＭＮ８）と、出力トランジスタのアイドリング電流を決定し、前記第５のＰチャネルＭＯＳトランジスタ（ＭＰ５）のゲートと正電源端子（ＶＤＤ）との間に接続された第３の定電圧源（Ｖ３）とを備えた構成としてもよい。
【００４８】
本発明において、前記浮遊電流源は、ゲート同士が共通接続された第９及び第１０のＮチャネルＭＯＳトランジスタ（ＭＮ９、ＭＮ１０）と、ゲート同士が共通接続された第７及び第８のＰチャネルＭＯＳトランジスタ（ＭＰ７、ＭＰ８）と、正側が前記第８のＰチャネルＭＯＳトランジスタ（ＭＰ８）のゲートとドレインに共通接続され、負側がＧＮＤ電位に接続された第４の定電圧源（Ｖ４）と、一端が正電源端子（ＶＤＤ）に接続され、他端が前記第１０のＮチャネルＭＯＳトランジスタ（ＭＮ１０）のゲートとドレインに共通接続された第４の定電流源（Ｉ４）とから構成され、前記第１０のＮチャネルＭＯＳトランジスタ（ＭＮ１０）のソースと前記第８のＰチャネルＭＯＳトランジスタ（ＭＰ８）のソースとが共通接続され、前記第９のＮチャネルＭＯＳトランジスタ（ＭＮ９）のソースと前記第７のＰチャネルＭＯＳトランジスタ（ＭＰ７）のソースとが共通接続され、前記第９のＮチャネルＭＯＳトランジスタ（ＭＮ９）のドレインと前記第７のＰチャネルＭＯＳトランジスタ（ＭＰ７）のドレインを出力端子としてもよい。以下実施例に即して説明する。
【実施例】
【００４９】
図１０は、本発明に係るディプレッション型のＮチャネルＭＯＳトランジスタの一実施例の構成の断面を模式的に示す図である。Ｐ型の半導体基板にトランジスタのＮ型のソースとドレインを形成し、チャネル領域に対してはＰ型の不純物（ＨＶ（high voltage）Ｐ＿Ｗｅｌｌ）をイオン注入せず、基板不純物濃度のまま（「ノンドープ」と呼ぶ）の場合、ソースの不純物と基板不純物の濃度条件にもよるが、ＮチャネルＭＯＳトランジスタは、ディプレッション特性を示し、このときの閾値電圧は、約―０.１Ｖとなる。さらに、トランジスタのバックゲートを負電源端子（ＶＳＳ）に接続することで、バックゲート効果が得られる。周知の通り、バックゲート効果とは、ソースとバックゲートとの電位差の変化に応じて閾値電圧が変化する効果を言う。トランジスタのバックゲートには負電源電圧を印加しているので、ソース電圧が１０Ｖ程度に上昇した場合、顕著なバックゲート効果が生じ、閾値電圧が約―０.１Ｖから約＋０．数Ｖに変化する。図示されない他のエンハンスメント型のＮチャネルＭＯＳトランジスタのバックゲートは負電源端子（ＶＳＳ）に接続され、ＰチャネルＭＯＳトランジスタのバックゲートは正電源端子（ＶＤＤ）に接続されている。
図３は、本発明の一実施例の差動増幅器の構成の一例を示す図である。図３を参照すると、本実施例の差動増幅器は、ディプレッション型のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、電流源Ｉ１、Ｉ２、Ｉ３と、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４と、定電圧源Ｖ１と、バッファアンプＡ１とを備えている。
【００５０】
ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２は、ソース同士が共通接続され、各々のゲートが差動入力端Ｉｎ＋、Ｉｎ−に接続されている。定電流源Ｉ１は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたソースと負電源端子（ＶＳＳ）間に接続されている。また、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートは、負電源端子（ＶＳＳ）に接続されている。
【００５１】
ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが正電源端子（ＶＤＤ）に共通接続され、ゲート同士が共通接続されている。ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４は、ゲート同士が共通接続され、各々のソースが、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレインにそれぞれ接続されている。
【００５２】
ＮチャネルＭＯＳトランジスタＭＮ１のドレインは、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとＰチャネルＭＯＳトランジスタＭＰ３のソースとの接続点に接続されている。
【００５３】
ＮチャネルＭＯＳトランジスタＭＮ２のドレインは、ＰチャネルＭＯＳトランジスタＭＰ２のドレインとＰチャネルＭＯＳトランジスタＭＰ４のソースとの接続点に接続されている。
【００５４】
定電圧源Ｖ１は、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたゲートと正電源端子（ＶＤＤ）間に接続されている。
【００５５】
定電流源Ｉ２は、一端がＰチャネルＭＯＳトランジスタＭＰ３のドレインとＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続されたゲートとに接続され、他端が負電源端子ＶＳＳに接続されている。
【００５６】
定電流源Ｉ３は、一端がＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、他端が負電源端子ＶＳＳに接続されている。
【００５７】
バッファアンプＡ１は、入力端がＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、出力端が差動増幅器の出力端子ＯＵＴに接続されている。
【００５８】
図３において、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４は、２段縦積みされカスコードカレントミラー回路を構成する。
【００５９】
ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の共通接続されたゲートとＰチャネルＭＯＳトランジスタＭＰ３のドレインを共通接続して、カスコードカレントミラー回路の入力端子を構成する。そして、ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の共通接続されたソースが、カスコードカレントミラー回路の共通端子となり、ＰチャネルＭＯＳトランジスタ（ＭＰ４）のドレインが、カスコードカレントミラー回路の出力端子となる。カスコードカレントミラー回路は、差動段出力のいわゆる能動負荷の働きをする。通常の能動負荷として動作させる時は、このカスコードカレントミラー回路の入力端子と出力端子を使用するが、フォールデッド型の場合は、縦積みされたカレントミラー回路の途中、すなわち、ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の各々のドレインに差動段の出力を接続する。これにより、以下に詳述されるように、入力差動段の入力電圧範囲を広くすることが可能となる。
【００６０】
ここで、カレントミラー回路のバランスをとるため、定電流源（Ｉ１）と定電流源（Ｉ２）は同じ電流値になるように設定する。
【００６１】
図３のように構成された差動増幅器は、入力電圧範囲が、ほぼ負電源電圧からほぼ正電源電圧までとなり、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌが可能な回路となる。
【００６２】
このように、Ｎチャネルディプレッション型ＭＯＳトランジスタの差動段と、フォールデッド接続を組み合わせることにより、全ての入力電圧で動作することを、図３を参照して説明する。
【００６３】
まず、差動段１つでＲａｉｌ−ｔｏ−Ｒａｉｌが実現できる理由について説明する。図３の回路において、反転入力端子（Ｉｎ−）を出力端子（ＯＵＴ）に接続する、いわゆるボルテージフォロワ回路接続をして、正転入力端子（Ｉｎ＋）に入力される電圧をＶｉｎとすると、入力できる電圧範囲は、次式（１）で与えられる。
【００６４】
2007202127.tif 000003
【００６５】
ただし、
ＶDS(sat)(MP1/2)はＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の飽和点でのドレイン−ソース間電圧である。
【００６６】
ＶDS(sat)(MN1/2)はＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の飽和点でのドレイン−ソース間電圧である。
【００６７】
ＶDS(sat)(I1)は電流源Ｉ１を構成するＮチャネルＭＯＳトランジスタの飽和点でのドレイン−ソース間電圧（５極管領域で動作するぎりぎりの電圧）である。
【００６８】
ＶGS(MN1/2)はＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のゲート・ソース間電圧である。
【００６９】
ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは、バックゲートの効果を考慮すると、次式（２）で表される。
【００７０】
2007202127.tif 000004
2007202127.tif 000005
【００７１】
ＩＤは、ドレイン・ソース間電流、ＶＤはドレイン・ソース間電圧、βは利得係数、γは基板バイアス効果を表す係数である。
【００７２】
入力Ｖｉｎが０Ｖ近辺の時は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースとバックゲート（この場合は、サブストレート）間の電圧は、０．１Ｖ程度で、バックゲート効果がほとんどない。
【００７３】
従って、式（２）を式（１）の右辺に代入すると、
ＶDS(sat)(I1)＝０．１Ｖ
として、ＶGS(MN1/2)も約−０．１Ｖで、
2007202127.tif 000006
となり、ほぼ０Ｖ（ＶＳＳ）から入力が可能となることがわかる。
【００７４】
次に、電源電圧ＶＤＤ近辺の入力電圧に対して、差動段のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースとバックゲート間電圧は、約ＶＤＤ近くの電圧がかかる。
【００７５】
ＬＣＤソースドライバの場合は、このＶＤＤが１０Ｖ以上になり、（２）式の第３項のバックゲート効果により、ゲートとソース間電圧は約＋０．５Ｖにもなる。これを（１）式の左辺に代入すると、
2007202127.tif 000007
となり、入力電圧はＶＤＤから入力が可能なことがわかる。
【００７６】
このように、トランジスタのバックゲートとソース間の電位差が増加して顕著なバックゲート効果の影響と入力段の出力を、通常のアクティブロードとなるカレントミラー回路で受けるのではなく、いわゆるフォールデッド接続することにより、ディプレッション型のトランジスタを使った差動段でも、入力電圧範囲をＶＤＤまで拡大することが可能となる。
【００７７】
図３において、差動入力電圧は、ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）で構成されるカレントミラー回路により、差動→シングル変換され、そのシングル変換された信号は、ＰチャネルＭＯＳトランジスタＭＰ４のドレインから出力される。そして、バッファアンプＡ１を介して出力端子ＯＵＴに出力される。
【００７８】
次に、本発明の第２の実施例を説明する。図４は、本発明の第２の実施例の構成を示す図である。図４は、図３における第２及び第３の定電流源Ｉ２、Ｉ３、バッファアンプＡ１の具体例を示す図である。図４を参照すると、入力差動段は、前記実施例の構成と同様、ソースが共通接続され、各々のゲートがＩｎ−、Ｉｎ＋に接続されたＮチャネルディプレッション型ＭＯＳトランジスタＭＮ１、ＭＮ２と、ＮチャネルＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の共通接続されたソースと負電源端子（ＶＳＳ）間に接続された定電流源Ｉ１を備えている。フォールデッド・カスコードカレントミラー回路は、図３の前記実施例と同様、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４からなる。また、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートは、負電源端子（ＶＳＳ）に接続されている。
【００７９】
本実施例は、電流源Ｉ４と、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＰチャネルＭＯＳトランジスタＭＰ５と、バッファアンプＡ１を構成する回路として、ＰチャネルＭＯＳトランジスタＭＰ６、ＮチャネルＭＯＳトランジスタＭＮ８、電圧源Ｖ２、Ｖ３を備えている。
【００８０】
ＮチャネルＭＯＳトランジスタＭＮ３のドレインは、ＭＰ３のドレインとＭＰ１、ＭＰ２の共通接続されたゲートに接続され、ゲートは、定電圧源Ｖ２に接続されている。
【００８１】
ＮチャネルＭＯＳトランジスタＭＮ５はソースが負電源ＶＳＳに接続され、ドレインはＮチャネルＭＯＳトランジスタＭＮ３のソースに接続されている。
【００８２】
ＰチャネルＭＯＳトランジスタＭＰ５のソースは、ＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートは、定電圧源Ｖ３に接続されている。
【００８３】
ＮチャネルＭＯＳトランジスタＭＮ４のドレインは、ＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートは、定電圧源Ｖ２に接続されている。
【００８４】
ＮチャネルＭＯＳトランジスタＭＮ６はソースが負電源ＶＳＳに接続され、ドレインはＮチャネルＭＯＳトランジスタＭＮ４のソースとＰチャネルＭＯＳトランジスタＭＰ５のドレインに接続されている。
【００８５】
ＮチャネルＭＯＳトランジスタＭＮ７は、ソースが負電源ＶＳＳに接続され、ゲートとドレインが接続され、電流源Ｉ４の一端に接続されている。電流源Ｉ４の他端は、電源ＶＤＤに接続されている。
【００８６】
ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６のゲートは、ＮチャネルＭＯＳトランジスタＭＮ７のゲートと共通接続されている。
【００８７】
ＰチャネルＭＯＳトランジスタＭＰ６は、ソースが電源ＶＤＤに接続され、ゲートが、ＰチャネルＭＯＳトランジスタＭＰ４のドレインとＰチャネルＭＯＳトランジスタＭＰ５のソースと、ＮチャネルＭＯＳトランジスタＭＮ４のドレインの共通接続点に接続され、ドレインが出力端子ＯＵＴに接続されている。
【００８８】
ＮチャネルＭＯＳトランジスタＭＮ８は、ソースが負電源ＶＳＳに接続され、ゲートが、ＭＮ６のドレインとＭＰ５のドレインと、ＭＮ４のソースの共通接続点に接続され、ドレインが出力端子ＯＵＴに接続されている。
【００８９】
図４において、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４に関する説明は省略する。
【００９０】
ＮチャネルＭＯＳトランジスタＭＮ５〜ＭＮ７は２出力型のカレントミラー回路を構成し、これらのトランジスタのＷ／Ｌ(チャネル幅／チャネル長)のディメンジョンが同じであれば、ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６のドレイン電流は定電流源Ｉ４の電流値と同じになる。
【００９１】
そして、カスコード接続されたＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流はＮチャネルＭＯＳトランジスタＭＮ５のドレイン電流と同じになる。ＮチャネルＭＯＳトランジスタＭＮ３は出力インピーダンスを上げる働きをするだけでなく、ＮチャネルＭＯＳトランジスタＭＮ４とともに、ＮチャネルＭＯＳトランジスタＭＮ５とＮチャネルＭＯＳトランジスタＭＮ６のドレイン・ソース間電位を一定に保ち、これら２つのトランジスタの定電流精度を上げる効果もある。
【００９２】
図２の回路と同様、ＮチャネルＭＯＳトランジスタＭＮ４とＰチャネルＭＯＳトランジスタＭＰ５は、いわゆる浮遊電流源（両端電位が自由に設定できる電流源）を構成しているだけではなく、電圧源Ｖ１と電圧源Ｖ２と共に、出力トランジスタを構成するＰチャネルＭＯＳトランジスタＭＰ６とＮチャネルＭＯＳトランジスタＭＮ８のアイドリング電流を決定する役割も持っている。浮遊電流源に関し、以下に詳細を説明する。
【００９３】
この回路構成において、以下のようにして浮遊電流源の値を求める。
【００９４】
まず、ＰチャネルＭＯＳトランジスタＭＰ５のゲートに接続されている定電圧源Ｖ３の値が、ＰチャネルＭＯＳトランジスタＭＰ５とＰチャネルＭＯＳトランジスタＭＰ６のゲート・ソース間電圧ＶＧＳ（ＭＰ５）、ＶＧＳ（ＭＰ６）の和に等しいことから、次式（３）が成り立つ。
【００９５】
2007202127.tif 000008
【００９６】
ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは、ドレイン・ソース間電流ＩＤと、利得係数（トランスコンダクタンス）β、閾値ＶＴに関して、次式（４）で表される。
【００９７】
2007202127.tif 000009
2007202127.tif 000010
【００９８】
差動対のＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２がアンプ動作している場合は、両方のドレイン電流が等しい。この場合、各々のドレイン電流はＩ１／２となる。
【００９９】
一般には、浮遊電流源を構成しているＭＰ５とＭＮ４のドレイン電流が等しくなるように、定電圧源Ｖ２、Ｖ３のバイアス電圧を決定する。出力段のＰチャネルＭＯＳトランジスタＭＰ６のアイドリング電流を、Ｉｉｄｌｅ（ＭＰ６）とすると、アイドリング電流Ｉｉｄｌｅ（ＭＰ６）は、次式（５）をみたす。
【０１００】
2007202127.tif 000011
【０１０１】
定電圧源Ｖ３の詳細な回路は示されないが、（５）式を、Ｉｉｄｌｅ（ＭＰ６）について解くことが可能である。実際の式は、複雑となるので、省略する。
【０１０２】
同様にして、ＮチャネルＭＯＳトランジスタＭＮ４のゲートに接続されている定電圧源Ｖ２は、ＮチャネルＭＯＳトランジスタＭＮ４とＰチャネルＭＯＳトランジスタＭＰ５の各々のドレイン電流が等しくなるようにするだけでなく、ＮチャネルＭＯＳトランジスタＭＮ８の所望のアイドリング電流になるように、定電圧源Ｖ２を設定する。
【０１０３】
以上のようにして、浮遊電流源を設定する。
【０１０４】
定電圧源Ｖ３と定電圧源Ｖ２は、例えば２個のＭＯＳトランジスタと定電流源を使って構成することにより、素子バラツキによる変動に強くなる。
【０１０５】
その理由は、上述した（５）式の左辺のＶ３の式に右辺と同じ「２ＶＴ」という項がでるため、この項が左辺と右辺で消去されるためである。
【０１０６】
次に定電圧源Ｖ１について説明する。定電圧源Ｖ１は、ＰチャネルＭＯＳトランジスタ（ＭＰ３、ＭＰ４）のゲートにバイアス電圧を供給するものである。ＰチャネルＭＯＳトランジスタ（ＭＰ１、ＭＰ３）は縦積みとされ、ＰチャネルＭＯＳトランジスタＭＰ３のドレイン電圧は、ＶＤＤ−ＶＧＳ（ＭＰ１）である（ＶＧＳ（ＭＰ１）はＭＰ１のソース・ゲート間電圧）。すなわち、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ３の各々のソースとドレイン間電圧は２つ足して第１のＰチャネルＭＯＳトランジスタ（ＭＰ１）のゲート・ソース間電圧分しかない。このような状況下で、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４の全てのトランジスタを５極管領域（飽和領域）で動作させるように定電圧源Ｖ１を設定する必要がある。
【０１０７】
直感的な理解としては、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ３の各々のソース・ドレイン間電圧が各々同じ電圧、すなわち各々のソース・ドレイン間電圧がＶＧＳ（ＭＰ１）／２になるように、定電圧源Ｖ１を設定すればよい。
【０１０８】
図５は、図３に示した前記実施例の定電流源Ｉ２、Ｉ３の別の構成例を示す図である。定電流源Ｉ２、Ｉ３は同じ電流値を必要とするため、これらの定電流源を、浮遊型の定電流源Ｉ５及び第２のカレントミラー回路を用いている。なお、図５において、図３の要素と同一の要素には、同一の参照符号を付し、同一部分の説明は省略する。
【０１０９】
図３の定電流源Ｉ２を浮遊型の定電流源Ｉ５に置き換え、共通端子がＧＮＤに接続され、入力端子が浮遊型の定電流源Ｉ５の一端に接続された第２のカレントミラー回路を付加する。
【０１１０】
第２のカレントミラー回路の出力端子が、図３の電流源Ｉ３の働きをするので、第３の定電流源Ｉ３の代わりに第２のカレントミラー回路の出力を接続する。
【０１１１】
差動増幅器としての基本的な動作は、図３における回路と同じであるため、動作の説明は省略する。図５の構成は、図３の構成において同じ値の電流値を必要とする２つの定電流源Ｉ２、Ｉ３を、浮遊定電流源（Ｉ５）と第２のカレントミラー回路で構成している。
【０１１２】
第２のカレントミラー回路の入力端子には浮遊型の第５の定電流源Ｉ５が接続されているので、第２のカレントミラー回路の出力電流も同じ電流値の定電流源の働きをする。結果として、同じ電流値を持った２つの定電流源として、一つは第５の電流源Ｉ５、もう一つは第２のカレントミラー回路の出力が対応することになる。
【０１１３】
図６は、図５におけるバッファアンプ（Ａ１）の具体的な構成を示す図である。バッファアンプ（Ａ１）は、図４に示した構成（ＭＰ６、ＭＮ８）と同様とされる。
【０１１４】
図７は、図５、図６におけるカレントミラー回路を、ＭＯＳトランジスタで構成した場合の具体的な回路構成の一例を示す図である。カレントミラー回路の代表的な回路構成として、ウィドラー（「ワイドラー」ともいう）型が有名である。２つのＭＯＳトランジスタにおいてソース同士を共通接続してカレントミラー回路の共通端子とし、ゲート同士を接続し、一方のトランジスタのドレインとその共通接続されたゲートを接続してカレントミラー回路の入力端子とし、他方のドレインをカレントミラー回路の出力端子とする。なお、他の構成のカレントミラー回路を用いてもよいことは勿論である。
【０１１５】
図８は、図６における浮遊型の定電流源Ｉ５を、ＭＯＳトランジスタで構成した場合の具体的な回路構成の一例を示す図である。浮遊型の定電流源Ｉ５以外は、図６と同一であるため説明は省略する。浮遊型定電流源は、ゲート同士が共通接続されたＮチャネルＭＯＳトランジスタＭＮ９、ＭＮ１０と、ゲート同士が共通接続されたＰチャネルＭＯＳトランジスタＭＰ７、ＭＰ８と、正側がＰチャネルＭＯＳトランジスタＭＰ８のゲートとドレインに共通接続され、負側がＧＮＤ電位に接続された定電圧源Ｖ４と、一端が正電源端子ＶＤＤに接続され、他端がＮチャネルＭＯＳトランジスタＭＮ１０のゲートとドレインに共通接続された定電流源Ｉ４とから構成され、ＮチャネルＭＯＳトランジスタＭＮ１０のソースとＰチャネルＭＯＳトランジスタＭＰ８のソースとを共通接続し、ＮチャネルＭＯＳトランジスタＭＮ９のソースとＰチャネルＭＯＳトランジスタＭＰ７のソースとを共通接続し、ＮチャネルＭＯＳトランジスタＭＮ９のドレインとＰチャネルＭＯＳトランジスタＭＰ７のドレインが各々出力端子となる。
【０１１６】
基本的には、ＭＯＳトランジスタにおいてドレイン電流とソース電流は等しい。厳密には、ゲート・ソース間電圧によっては、ドレインから基板に一部電流が漏れるモードもある。
【０１１７】
従って、直列に接続されたＮチャネルＭＯＳトランジスタＭＮ１０とＰチャネルＭＯＳトランジスタＭＰ８は、それぞれ同じドレイン電流で動作する。すなわち定電流源Ｉ４の電流値（＝Ｉ４）がそれぞれのＭＯＳトランジスタのドレイン電流となる。
【０１１８】
同様にして、直列に接続されたＮチャネルＭＯＳトランジスタＭＮ９とＰチャネルＭＯＳトランジスタＭＰ７の各々のドレイン電流は等しい。ここで、定電圧源Ｖ４はＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ９の動作電圧を決めるバイアス電圧である。最も好ましくは、ＰチャネルＭＯＳトランジスタＭＰ７のソース電位が丁度ＶＤＤ／２になるようにＶ４を決定する。ＮチャネルＭＯＳトランジスタＭＮ９とＮチャネルＭＯＳトランジスタＭＮ１０とは同じＷ／Ｌのディメンジョンで構成され、ＰチャネルＭＯＳトランジスタＭＰ７とＰチャネルＭＯＳトランジスタＭＰ８とは同じＷ／Ｌのディメンジョンで構成されているものとする。
【０１１９】
ＰチャネルＭＯＳトランジスタＭＰ７のゲート・ソース間電圧（ＶＧＳ（ＭＰ７））とＮチャネルＭＯＳトランジスタＭＮ９のゲート・ソース電圧（ＶＧＳ（ＭＮ９））の和は、ＰチャネルＭＯＳトランジスタＭＰ８のゲート・ソース間電圧（ＶＧＳ（ＭＰ８））とＮチャネルＭＯＳトランジスタＭＮ１０のゲート・ソース間電圧（ＶＧＳ（ＭＮ１０））の和と等しくなる。
【０１２０】
式で示すと、
2007202127.tif 000012
となる。
【０１２１】
そして、上式において、それぞれのＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは、前述したように、式（４）で示すことができる。
【０１２２】
そして、ＮチャネルＭＯＳトランジスタＭＮ９のドレイン電流ＩＤ（ＭＮ９）とＰチャネルＭＯＳトランジスタ（ＭＰ７）のドレイン電流ＩＤ（ＭＰ７）は等しいので、結果として、
2007202127.tif 000013
となり、浮遊型の定電流源が実現できる。
【０１２３】
図９（Ａ）、（Ｂ）は、従来回路によるＬＣＤソースドライバの振幅差偏差と、本発明の差動増幅器をＬＣＤソースドライバに適用した場合の振幅差偏差と、を比較して示すグラフである。横軸は階調であるが、電圧で示すと一番左端がＶＤＤの真ん中の電位で、一番右端がＧＮＤとＶＤＤ間振幅の場合である。縦軸は、振幅差偏差の値であり、黒く塗りつぶされている帯が狭い程特性が良いことを示す。図９（Ａ）の従来の回路の振幅差偏差では、電源近辺（グラフの右端が相当）は偏差が悪化していることがわかる。これに対し、図９（Ｂ）では、電源近辺の偏差が、図９（Ａ）と比較して、飛躍的に向上していることが理解できる。
【０１２４】
本発明の差動増幅器は、差動対にディプレッション型Ｎチャネルトランジスタを用い、その能動負荷としてフォールデッドタイプの負荷回路を用いることで、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現できる回路を提供できる。
【０１２５】
これにより、差動増幅器をＬＣＤソースドライバの駆動アンプに用いた場合、特に電源近辺における振幅差偏差という項目の特性が飛躍的に向上できる。つまり、本発明の差動増幅器は、従来、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するため、ＮチャネルＭＯＳトランジスタの差動対と、ＰチャネルＭＯＳトランジスタの差動対とを備えていたために、中間調レベルの電圧と電源近辺まで振幅させた電圧とでは、回路動作が異なり、これが振幅差偏差の悪化の原因であることを突き止め、差動対にバックゲート効果を有するディプレッション型Ｎチャネルトランジスタを用い、さらにその能動負荷としてフォールデッドタイプの負荷回路を用いたものである。これにより、差動増幅器をＬＣＤソースドライバの駆動アンプに用いた場合、特に電源近辺における振幅差偏差という項目の特性が飛躍的に向上し、且つＲａｉｌ−ｔｏ−Ｒａｉｌを実現できる回路を提供できるという画期的なものである。
【０１２６】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、バックゲート効果を有するディプレッション型Ｎチャネルトランジスタについて、バックゲートを負電源端子（ＶＳＳ）に接続した場合でバックゲート効果を説明したが、バックゲート効果を持たせれば良いから、バックゲートと負電源端子（ＶＳＳ）間に一定電圧を印加しても良いことは当然である。
【図面の簡単な説明】
【０１２７】
【図１】一般的な液晶表示装置を示すブロック図である。
【図２】従来の演算増幅器回路の構成を示す図である。
【図３】本発明の第１の実施例の構成を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第４の実施例の構成を示す図である。
【図７】図５、図６におけるカレントミラー回路の構成を示す図である。
【図８】本発明の第５の実施例の構成を示す図である。
【図９】（Ａ）、（Ｂ）は、従来回路と本発明の差動増幅器をＬＣＤソースドライバの駆動アンプに用いた時の振幅差偏差特性を示す図である。
【図１０】本実施例のディプレション型ＮチェネルMOSトランジスタの断面構成を模式的に示す図である。
【符号の説明】
【０１２８】
１  データレジスタ
２  ラッチ回路
３  Ｄ／Ａコンバータ
４  液晶階調電圧発生回路
５  電圧フォロワ
６  薄膜トランジスタ（ＴＦＴ）
７  画素容量
２１０  初段（入力段）
２２０  中間段
２３０  最終段（出力段）
Ａ１  バッファアンプ
ＢＮ１、ＢＮ２、ＢＰ１、ＢＰ２  バイアス電圧
ＣＭ  カレントミラー回路
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５  定電流源
ＭＮ１〜ＭＮ１０  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ１０  ＰＭＯＳトランジスタ
Ｖ１〜Ｖ４  定電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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