(57)【要約】      （修正有）【課題】プロービング時にもクラックが発生しにくいパッド構造を持つ半導体装置を提供する。【解決手段】半導体基板の上に形成された第１の絶縁膜に凹部が形成されている。凹部内に導電部材が充填されている。第１の絶縁膜及び導電部材の上に第２の絶縁膜が形成されている。凹部の上方の、第２の絶縁膜の表面上にパッドが形成されている。平面視において、凹部の外周線よりも内側に、凹部の底面から突出し、絶縁材料で形成された複数のピラーが配置されている。ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の図形の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである。【選択図】図１−１
2007242644.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成された凹部と、
前記凹部内に充填された導電部材と、
前記第１の絶縁膜及び前記導電部材の上に形成された第２の絶縁膜と、
前記凹部の上方の、前記第２の絶縁膜の表面上に形成されたパッドと、
平面視において、前記凹部の外周線よりも内側に分布し、前記凹部の底面から突出し、上端が前記導電部材の上面と同じ高さに位置する絶縁材料で形成された複数のピラーと
を有し、該ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の形状の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである半導体装置。
【請求項２】
平面視において、前記凹部の外周線に囲まれた領域と前記パッドとが重なる領域内に、前記ピラーが配置されていない円形または楕円形の領域が画定されている請求項１に記載の半導体装置。
【請求項３】
さらに、前記第２の絶縁膜中に、前記パッドと前記導電部材とを電気的に接続する導電プラグが配置されている請求項１または２に記載の半導体装置。
【請求項４】
前記導電プラグは、前記導電部材の外周線よりも内側に、該外周線に沿って複数配置されている請求項３に記載の半導体装置。
【請求項５】
（ａ）半導体基板の上に形成された第１の絶縁膜に、外周線よりも内側に、底面から突出した複数のピラーが残るように凹部を形成する工程と、
（ｂ）前記凹部内に導電部材を充填する工程と、
（ｃ）前記第１の絶縁膜及び前記導電部材の上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜の表面のうち、前記凹部の上方の領域にパッドを形成する工程と
を有し、前記工程ａで残される前記ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の図形の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、パッドの信頼性を高めた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の微細化と高速化に伴い、チップサイズや配線パターンの縮小化が進んでいる。同時に、チップの多機能化により、半導体集積回路装置に必要なパッド数が増加する傾向にある。さらに、パッドの大きさも縮小する傾向にある。電気的計測や信号入出力のために、パッドに探針を接触させるプロービング時にパッドに加わる力が変わらなくても、パッドの寸法が小さくなることにより、パッドに加わる応力が増加する。このため、パッドを構成している各材料に損傷が発生しやすくなる。
【０００３】
従来、パッドには、銅（Ｃｕ）のパッド上に、バリアメタル膜を介してアルミニウム（Ａｌ）のキャップ膜を配置した積層構造が採用されていた。Ａｌキャップ膜は、プロービング時及びボンディング時に良好な電気的接続を確保する役割に加え、その下のＣｕのパッドの酸化を防止する役割を持つ。ところが、プロービング時にＡｌキャップ膜が損傷を受けると、その下のＣｕのパッドが露出してしまう。埋め込みパッドの露出は、酸化、吸湿、破壊の原因になる。
【０００４】
図７Ａに、特許文献１に開示されたパッドの断面図を示す。層間絶縁膜１００に形成された凹部内に、Ｃｕパッド１０１が充填されている。その上に、絶縁膜１０３が配置され、この絶縁膜１０３に、Ｃｕパッド１０１の一部を露出させるビアホール１０５が設けられている。
【０００５】
絶縁膜１０３の上にＡｌパッド１０７が形成されており、Ａｌパッド１０７は、ビアホール１０５内を経由してＣｕパッド１０１に接続されている。保護膜１０８が絶縁膜１０３を覆う。保護膜１０８には、Ａｌパッド１０７の上面を露出させる開口が形成されている。
【０００６】
図７Ａに示した構造では、Ｃｕパッド１０１とＡｌパッド１０７との間に絶縁膜１０３が配置されているため、Ａｌパッド１０７が損傷を受けたとしても、下のＣｕパッド１０１の露出や損傷が防止される。
【０００７】
パッドのような大きな領域に、ダマシン法を用いてＣｕパッド１０１を形成すると、Ｃｕ膜の研磨後に、Ｃｕパッド１０１の中央部が周辺部よりも薄くなりやすい。この現象は、ディッシングと呼ばれる。ディッシングが生ずると、ビアホール１０５がＣｕパッド１０１の上面まで到達しないことによるＡｌパッド１０７とＣｕパッド１０１との導通不良が発生しやすくなる。
【０００８】
図７Ｂに、特許文献２に開示されたパッド構造の断面図を示す。図７Ｃに、図７Ｂの一点鎖線Ｃ７−Ｃ７における平断面図を示す。層間絶縁膜１１０の上に、さらに層間絶縁膜１１１が配置されている。層間絶縁膜１１１に凹部が形成され、この凹部内に、Ｃｕの埋め込みパッド１１３が充填されている。埋め込みパッド１１３の外周線よりも内側に、層間絶縁膜１１１と同時に堆積された膜の一部である複数のピラー１１２が残されている。
【０００９】
層間絶縁膜１１１の上に、さらに層間絶縁膜１１５が配置されている。層間絶縁膜１１５に複数のビアホールが形成され、その内部にタングステン（Ｗ）等の導電プラグ１１７が充填されている。導電プラグ１１７は、その下の埋め込みパッド１１３に接続される。
【００１０】
層間絶縁膜１１５の上に、Ａｌパッド１１８が形成されている。Ａｌパッド１１８は、導電プラグ１１７を介して埋め込みパッド１１３に電気的に接続される。層間絶縁膜１１５の表面を保護膜１１９が覆う。保護膜１１９に開口が形成されており、その開口内にＡｌパッド１１８の上面が露出する。
【００１１】
図７Ｂ及び図７Ｃに示したパッド構造では、埋め込みパッド１１３の内部にピラー１１２が配置されている。このため、ディッシングの発生を抑制することができる。
【００１２】
【特許文献１】特開２００３−２５７９６９号公報
【特許文献２】特開２００３−８６５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図７Ｂ及び図７Ｃに示したピラー１１２は、通常ＳｉＯ２で形成され、埋め込みパッド１１３はＣｕで形成される。ＳｉＯ２の熱膨張係数が約０．６ｐｐｍであるのに対し、Ｃｕの熱膨張係数は約１６ｐｐｍであり、両者の差が極めて大きい。このため、基板温度が成膜時の温度から室温まで低下すると、ピラー１１２に大きな引張応力が加わり、歪が残留する。
【００１４】
パッドの寸法が小さくなると、プロービング時に、パッド１１８、その下の埋め込みパッド１１３及びピラー１１２に大きな応力が加わる。歪が残留する部分に大きな応力が加わるため、クラックが発生しやすい。
【００１５】
本発明の目的は、プロービング時にもクラックが発生しにくいパッド構造を持つ半導体装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一観点によると、
半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成された凹部と、
前記凹部内に充填された導電部材と、
前記第１の絶縁膜及び前記導電部材の上に形成された第２の絶縁膜と、
前記凹部の上方の、前記第２の絶縁膜の表面上に形成されたパッドと、
平面視において、前記凹部の外周線よりも内側に分布し、前記凹部の底面から突出し、上端が前記導電部材の上面と同じ高さに位置する絶縁材料で形成された複数のピラーと
を有し、該ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の形状の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである半導体装置が提供される。
【００１７】
本発明の他の観点によると、
（ａ）半導体基板の上に形成された第１の絶縁膜に、外周線よりも内側に、底面から突出した複数のピラーが残るように凹部を形成する工程と、
（ｂ）前記凹部内に導電部材を充填する工程と、
（ｃ）前記第１の絶縁膜及び前記導電部材の上に、第２の絶縁膜を形成する工程と、
（ｄ）前記第２の絶縁膜の表面のうち、前記凹部の上方の領域にパッドを形成する工程とを有し、
前記工程ａで残される前記ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状、９０°よりも大きな内角のみからなる多角形である第２の形状、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状、及び該第１〜第３の図形の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状のいずれかである半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
ピラーの平面形状を上述の形状とすることにより、ピラーに加わる応力を低減させることができる。これにより、プロービング時にクラックが発生しにくくなる。
【発明を実施するための最良の形態】
【００１９】
図１Ａに、第１の実施例による半導体装置のパッド部分の断面図を示し、図１Ｂ及び図１Ｃに、それぞれ図１Ａの一点鎖線Ｂ１−Ｂ１、及び一点鎖線Ｃ１−Ｃ１における平断面図を示す。図１Ｂ及び図１Ｃの一点鎖線Ａ１−Ａ１における平断面図が図１Ａに相当する。
【００２０】
シリコン等からなる半導体基板１の上に、ＭＯＳトランジスタ等の機能素子が形成され、その上に多層配線層２が形成されている。多層配線層２の最上に、層間絶縁膜１０が配置されており、層間絶縁膜１０に形成された配線溝内に配線１１が充填されている。多層配線層２を構成する層間絶縁膜は、ＳｉＯ２、または低誘電率絶縁材料（いわゆるＬｏｗ−ｋ材料）、例えばポーラスシリカ、ＳｉＯＣ、有機絶縁材料等で形成される。多層配線層２を構成する配線及びプラグには、ＣｕまたはＣｕ合金が用いられる。配線溝及びビアホールの内面は、ＴａＮ等のバリアメタル膜で被覆される。
【００２１】
層間絶縁膜１０の上に、さらにＳｉＯ２等からなる第１の絶縁膜２０が形成されている。第１の絶縁膜２０に、厚さ方向の途中まで達する埋め込みパッド用凹部２１が形成されている。第１の絶縁膜２０の厚さは１５００ｎｍであり、埋め込みパッド用凹部２１の深さは９００ｎｍである。埋め込みパッド用凹部２１の底面からその下の配線１１の上面まで達するビアホール２３が形成されている。埋め込みパッド用凹部２１の外周線よりも内側に、底面から突出した複数のピラー２２が残されている。ピラー２２の上面は、第１の絶縁膜２０の上面とほぼ同じ高さに位置する。
【００２２】
埋め込みパッド用凹部２１の平面形状は、図１Ｂに示すように、例えば一辺の長さが４５μｍの正方形である。ピラー２２の各々の平面形状は、一辺の長さが３μｍの正方形の角部に曲率半径０．２μｍ程度の丸みをつけた形状である。このピラー２２が、ピッチ６μｍで７行７列の行列状に配置されている。
【００２３】
埋め込みパッド用凹部２１及びビアホール２３の内面が、ＴａＮ等からなる厚さ１５ｎｍのバリアメタル膜２５で覆われている。埋め込みパッド用凹部２１及びビアホール２３内が、Ｃｕからなる導電部材２６で埋め込まれている。バリアメタル膜２５及び導電部材２６が、埋め込みパッド２７を構成する。
【００２４】
第１の絶縁膜２０の上に、ＳｉＣＮからなる厚さ５０ｎｍのキャップ膜３０が形成されている。キャップ膜３０は、導電部材２６の構成元素であるＣｕの拡散を防止する。キャップ膜３０は、ＳｉＣＮに代えてＳｉＮやＳｉＣ等で形成してもよい。また、キャップ膜３０に代えて、導電部材２６の上に選択成長させたＣｏＷＰ等からなるメタルキャップ膜を用いてもよい。キャップ膜３０の上に、ＳｉＯ２からなる厚さ６００ｎｍの第２の絶縁膜３１が形成されている。第２の絶縁膜３１及びキャップ膜３０に、複数のビアホール３４が形成され、これらのビアホール内に、Ｗからなる導電プラグ３５が充填されている。導電プラグ３５は、図１Ｃに示すように、導電部材２６の外周線よりもやや内側に、その外周線に沿って配置され、導電部材２６に接続されている。
【００２５】
第２の絶縁膜３１の一部の領域上に、ＴｉＮまたはＴｉからなる厚さ３０ｎｍのバリアメタル膜４１が形成され、その上にＡｌからなる厚さ９００ｎｍのパッド４２が形成されている。バリアメタル膜４１及びパッド４２は、埋め込みパッド用凹部２１の外周線で囲まれた領域の上方に配置され、導電プラグ３５を介して埋め込みパッド２７に電気的に接続されている。第２の絶縁膜３１の表面のうちパッド４２の配置されていない領域は、ＳｉＯ２等からなる保護膜４０で覆われている。保護膜４０の上面は、パッド４２の上面と同じ高さに位置する。
【００２６】
保護膜４０及びパッド４２の上に、ＳｉＮからなる保護膜４３が形成されている。保護膜４３には、パッド４２の表面の一部を露出させる開口が設けられている。
【００２７】
図１Ａでは、ビアホール２３が埋め込みパッド２７の外周部に配置されている例を示しているが、ビアホール２３を他の領域に配置してもよい。例えば、第１の絶縁膜２０に、埋め込みパッド用部２１に連続する配線溝を形成し、この配線溝内に導電部材２６と同一の材料を充填することにより、埋め込みパッド２７に連続する配線を形成する。この配線と重なる位置にビアホールを配置してもよい。この構成の場合、埋め込みパッド２７は、第１の絶縁膜２０に形成された配線を経由して、下層の配線や電気回路に接続される。
【００２８】
次に、図２Ａ〜図２Ｊを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００２９】
図２Ａに示すように、表面にＭＯＳトランジスタ等が形成された半導体基板１の上に、多層配線層２を形成する。多層配線層２は、シングルダマシン法、デュアルダマシン法等により形成される。多層配線層２の最上層に、層間絶縁膜１０が形成されている。層間絶縁膜１０に配線溝が形成され、この配線溝内に配線１１が充填されている。
【００３０】
層間絶縁膜１０の上に、ＳｉＯ２からなる厚さ１５００ｎｍの第１の絶縁膜２０を、プラズマ励起型化学気相成長（ＰＥＣＶＤ）により形成する。
【００３１】
図２Ｂに示すように、第１の絶縁膜２０に、埋め込みパッド用凹部２１及びビアホール２３を形成する。埋め込みパッド用凹部２１は、第１の絶縁膜２０の深さ方向の途中まで達する。ビアホール２３は、その下の配線１１の上面まで達する。埋め込みパッド用凹部２１及びビアホール２３は、先にビアホール２３を形成し、その後に埋め込みパッド用凹部２１を形成するいわゆる「先ビア法」で形成してもよいし、先に埋め込みパッド用凹部２１を形成し、その後ビアホール２３を形成するいわゆる「後ビア法」で形成してもよい。
【００３２】
図２Ｃに示すように、ＴａＮ等からなる厚さ１５ｎｍのバリアメタル膜２５ａを、スパッタリングにより形成する。バリアメタル膜２５ａの上に、Ｃｕからなるシード層をスパッタリングにより形成し、さらに、ＣｕまたはＣｕ合金をめっきすることにより、導電膜２６ａを形成する。埋め込みパッド用凹部２１及びビアホール２３が、導電膜２６ａで埋め尽くされる。
【００３３】
図２Ｄに示すように、第１の絶縁膜２０の上面が露出するまで化学機械研磨（ＣＭＰ）を行う。埋め込みパッド用凹部２１及びビアホール２３内に、バリアメタル膜２５及び導電膜２６が残る。残された導電膜２６及びバリアメタル膜２５が、埋め込みパッド２７を構成する。
【００３４】
図２Ｅに示すように、第１の絶縁膜２０及び埋め込みパッド２７の上に、ＳｉＣＮからなる厚さ５０ｎｍのキャップ膜３０を、ＰＥＣＶＤにより形成する。ＳｉＣＮに代えて、ＳｉＮやＳｉＣ等を用いてもよい。または、埋め込みパッド２７の上に、ＣｏＷＰ等からなるメタルキャップ膜を選択成長させてもよい。キャップ膜３０の上に、ＳｉＯ２等からなる厚さ６００ｎｍの第２の絶縁膜３１を、ＰＥＣＶＤにより形成する。
【００３５】
図２Ｆに示すように、第２の絶縁膜３１及びキャップ膜３０に、埋め込みパッド２７の上面まで達するビアホール３４を形成する。ビアホール３４の平面形状は、例えば直径０．４μｍの円形である。ビアホール３４を形成するためのマスクパターンは一般的に正方形であるが、その寸法が小さいため、実際に形成されるビアホール３４の平面形状はほぼ円形になる。
【００３６】
図２Ｇに示すように、ビアホール３４内に、Ｗ等からなる導電プラグ３５を充填する。図２Ｈに示すように、第２の絶縁膜３１の上に、ＴｉＮやＴｉ等からなる厚さ３０ｎｍのバリアメタル膜４１ａをスパッタリングにより形成する。さらにその上に、Ａｌからなる厚さ９００ｎｍの導電膜４２ａをスパッタリングにより形成する。なお、導電膜４２ａの材料として、ＡｌにＣｕを０．５重量％程度含有させたＡｌＣｕ合金を用いてもよい。
【００３７】
図２Ｉに示すように、導電膜４２ａ及びバリアメタル膜４１ａをパターニングすることにより、埋め込みパッド２７の上方に、バリアメタル膜４１及びＡｌパッド４２を残す。バリアメタル膜４１及びＡｌパッド４２は、導電プラグ３５を介して埋め込みパッド２７に電気的に接続される。図２Ｊに示すように、ＳｉＯ２からなる保護膜４０を形成し、ＣＭＰを行うことによってＡｌパッド４２の上面を露出させる。図１Ａに示すように、ＳｉＮからなる保護膜４３を形成する。この保護膜４３に開口を形成し、この開口内にＡｌパッド４２の上面を露出させる。
【００３８】
図３Ａ及び図３Ｂを参照して、ピラー２２に加わる応力の大きさの計算結果について説明する。図３Ａは、ピラー２２の平面形状を一辺の長さが１μｍの正方形とした場合、図３Ｂは、その正方形の角部に曲率半径０．２μｍの丸みをつけた場合の応力の計算結果を示す。計算の前提として、図１Ａに示したＡｌパッド４２の厚さを１２００ｎｍ、第２の絶縁膜３１の厚さを６００ｎｍ、埋め込みパッド用凹部２１の深さを９００ｎｍとした。ピラー２２は、面内に、間隔０．５μｍで周期的に分布していると仮定した。さらに、パッド４２の材料であるＡｌの弾性定数を５２．５ＧＰａ、ポアッソン比を０．３４５、熱膨張係数を２３ｐｐｍとした。第１及び第２の絶縁膜２０及び３１の材料であるＳｉＯ２の弾性定数を７０ＧＰａ、ポアッソン比を０．１７、熱膨張係数を０．６ｐｐｍとした。導電部材２６の材料であるＣｕの弾性定数を１２７．５ＧＰａ、ポアッソン比を０．３２、熱膨張係数を１６．５ｐｐｍとした。Ｓｉの弾性定数を１３０ＧＰａ、ポアッソン比を０．２８、熱膨張係数を２．６ｐｐｍとした。これらのパターンはすべてＳｉ基板の上に形成されているため、各パターンに加わる応力は、Ｓｉの材料定数の影響を受ける。
【００３９】
温度２５０℃で無応力状態であると仮定し、温度が２５℃まで下降したときの状態で、直径２０μｍの円形の領域に、５．８８×１０−２Ｎ（６ｇ重）の力が加えられた場合の応力を求めた。直径２０μｍの円形の領域は、探針の先端の大きさに相当し、５．８８×１０−２Ｎの力は、探針により印加される力に対応する。
【００４０】
図３Ａ及び図３Ｂは、クラック発生の原因となるせん断応力の大きさを、色の濃さで表している。色の濃い部分が、せん断応力の大きな部分に対応する。図３Ａに示したピラーの角部に加わる最大応力は、２１３ＭＰａであった。応力の向きは、平面視において、正方形の頂角を広げる向きである。図３Ｂに示したピラーの丸みを帯びた角部に加わる最大応力は１１２ＭＰａであった。このように、角部に丸みを付けることにより、印加される応力が軽減されることがわかる。
【００４１】
図４に、ピラーの角部の曲率半径と、角部に印加される最大応力との関係を示す。横軸は角部の曲率半径を単位「μｍ」で表し、縦軸は、角部に加わる最大応力を単位「ＭＰａ」で表す。曲率半径が大きくなるに従って、応力が低下することがわかる。曲率半径０から０．２μｍまでの範囲では、角部に丸みをつけることによる応力低減の効果が顕著である。曲率半径が０．２μｍ以上になると、応力低減の傾向が緩やかになる。応力低減の十分な効果を得るためには、角部の曲率半径を０．２μｍ以上にすることが好ましい。
【００４２】
実際には、角部の曲率半径が０のマスクパターンを用いてピラーを形成したとしても、エッチング時に、角部に丸みが形成される。ただし、この場合には、角部の曲率半径がばらばらになり、その曲率半径も０．０５〜０．１μｍ程度になる。角部の曲率半径を０．２μｍ以上にするためには、マスクパターンの角部に丸みを付けるか、角部を斜めに切り落とすか、または角部を、曲率半径０．２μｍ以上の円周に沿った折れ線からなる擬似曲線にする必要がある
第１の実施例による半導体装置の数百個のパッドについて、実際にプロービングによるクラックの発生状況を調査した。なお、プロービングに際し、通常用いる荷重よりも大きな荷重を印加した。第１の実施例のように、ピラー２２の角部の曲率半径を０．２μｍにした場合には、０．３％のパッドにおいてクラックが発生した。これに対し、角部に丸みを付けなかった参考例の試料においては、１〜５％のパッドでクラックが発生した。このように、ピラー２２の角部に曲率半径０．２μｍ以上の丸みをつけることにより、クラックの発生を抑制できることが確認された。
【００４３】
次に、図５Ａ及び図５Ｂを参照して、第２の実施例による半導体装置について説明する。
【００４４】
図５Ａに、第２の実施例による半導体装置のパッド部分の平断面図を示す。第１の実施例では、図１Ａに示したように、ピラー２２の平面形状が、角部に丸みを帯びた正方形であった。第２の実施例では、ピラー２２の平面形状が正八角形にされている。なお、正八角形の角部は、実際のエッチング時に発生する程度の丸み、例えば曲率半径０．０５〜０．１μｍ程度の丸みを帯びている。
【００４５】
図５Ｂに、ピラー２２に印加される応力の計算結果を示す。計算の前提条件は、図３Ａ及び図３Ｂに示した計算結果の前提条件と同一である。正八角形の角部に印加される最大応力は、約８０ＭＰａであった。この値は、図４に示した曲率半径を０．２μｍとした場合よりも小さい。このように、ピラー２２の平面形状を正八角形にすることにより、ピラー２２に印加される応力を低減させることができる。
【００４６】
ピラー２２の平面形状は、正八角形に限らず、五角形以上の正多角形にしても応力低減効果が得られるであろう。また、９０°以下の内角を持たない不規則な多角形としてもよいし、曲率半径０．２μｍよりも小さな湾曲部を含まない円または楕円形状としてもよい。まとめると、ピラーの各々の平面形状は、角部に曲率半径０．２μｍよりも大きな丸みを付した多角形である第１の形状としてもよいし、９０°よりも大きな内角のみからなる多角形である第２の形状としてもよいし、曲率半径０．２μｍ以上の湾曲部のみからなる曲線で囲まれた第３の形状としてもよいし、該第１〜第３の図形の外周線の一部同士を滑らかに接続した連続線で囲まれた第４の形状としてもよい。ピラー２２の外周線を曲線にする場合には、それに対応するマスクパターンの外周は、直線部分を組み合わせた擬似曲線とすればよい。
【００４７】
図６に、第３の実施例による半導体装置のパッド部分の平断面図を示す。第１及び第２の実施例では、ピラー２２が埋め込みパッド２７の外周線の内側に行列状にほぼ一様に分布していた。第３の実施例では、埋め込みパッド２７の外周線で囲まれた領域と、図１Ａに示したＡｌパッド４２とが重なる領域内に、ピラー２２が配置されていない楕円形の領域５０が画定されている。領域５０の短軸及び長軸の長さは、例えばそれぞれ２０μｍ及び２５μｍである。
【００４８】
Ａｌパッド４２の上面のうち、ピラー２２の配置されていない領域５０に対応する領域に探針を接触させれば、ピラー２２へ印加される応力を低減させることができる。通常、探針は、Ａｌパッド４２の中心近傍に接触する。このため、ピラーの配置されない領域５０を、Ａｌパッド４２の中心を含むように配置することが好ましい。また、探針の先端とＡｌパッド４２とが接触する領域は、通常、円形または楕円形である。従って、ピラーの配置されない領域５０を、円形または楕円形とすることが好ましい。また、直径２０μｍの円を内包する大きさとすることが好ましい。
【００４９】
第２及び第３の実施例による半導体装置のパッド数百個について、過荷重を印加してプロービング試験を行ったところ、いずれの場合もクラックは全く発生しなかった。
【００５０】
第３の実施例では、プロービングにより主として応力が印加される領域にピラー２２が配置されていないため、クラックの発生を防止することができる。また、領域５０以外にはピラー２２が配置されているため、ピラー２２を全く配置しない場合に比べて、ＣＭＰ時におけるディッシングの発生を抑制することができる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５２】
【図１−１】（１Ａ）は、第１の実施例による半導体装置の断面図であり、（１Ｂ）は、（１Ａ）の一点鎖線Ｂ１−Ｂ１における平断面図である。
【図１−２】（１Ｃ）は、（１Ａ）の一点鎖線Ｃ１−Ｃ１における平断面図である。
【図２−１】第１の実施例による半導体装置の製造方法を説明するための製造途中段階における装置の断面図（その１）である。
【図２−２】第１の実施例による半導体装置の製造方法を説明するための製造途中段階における装置の断面図（その２）である。
【図２−３】第１の実施例による半導体装置の製造方法を説明するための製造途中段階における装置の断面図（その３）である。
【図２−４】第１の実施例による半導体装置の製造方法を説明するための製造途中段階における装置の断面図（その４）である。
【図３】（３Ａ）は、ピラーを正方形にした半導体装置のパッドのピラーに印加される応力の大きさを示す図であり、（３Ｂ）は、ピラーの角部に丸みをつけた半導体装置のパッドのピラーに印加される応力の大きさを示す図である。
【図４】ピラーの角部の曲率半径と、ピラーに印加される最大応力との関係を示すグラフである。
【図５】（５Ａ）は、第２の実施例による半導体装置のパッド部分の平断面図であり、（５Ｂ）は、ピラーに印加される応力の大きさを示す図である。
【図６】第３の実施例による半導体装置のパッド部分の平断面図である。
【図７】（７Ａ）は、従来のパッド部分の断面図であり、（７Ｂ）は、従来の他の構成例によるパッド部分の断面図であり、（７Ｃ）は、（７Ｂ）の一点鎖線Ｃ７−Ｃ７における平断面図である。
【符号の説明】
【００５３】
１  半導体基板
２  多層配線層
１０  層間絶縁膜
１１  下層配線
２０  第１の絶縁膜
２１  埋め込みパッド用凹部
２２  ピラー
２３  ビアホール
２５  バリアメタル膜
２６  導電部材
２７  埋め込みパッド
３０  キャップ膜
３１  第２の絶縁膜
３４  ビアホール
３５  導電プラグ
４０  保護膜
４１  バリアメタル膜
４２  パッド
４３  保護膜
５０  ピラーの分布しない領域
【図１−１】
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【図１−２】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図４】
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【図６】
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【図７】
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【図３】
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【図５】
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