(57)【要約】【課題】  ＳＤＲＡＭに代表される、ダイナミックラムは、一般的に、パワーオンシーケンスと呼ばれる電源立ち上げ時に、初期起動シーケンスとしてポーズ期間（主に２００μＳｅｃ）を確保する必要がある。カウンタにより、２００μＳｅｃを実現するためには、多数ビットが必要となり、巨大なカウンタにより面積が増大してしまう。【解決手段】  ＳＤＲＡＭには一定期間ごとのリフレッシュ動作が必ず必要であり、メモリ制御回路にすでに搭載済みの、一定期間をカウントするリフレッシュカウンタを利用して、ポーズ期間を実現することで、面積を削減する。【選択図】  図１
2007052897.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックラムと、
前記ダイナミックラムに対してリフレッシュ信号を生成するためのリフレッシュカウンタと、
前記リフレッシュカウンタを使用してアクセス開始タイミングを生成するパワーオンカウンタと、を備えた、
ことを特徴とするメモリ制御回路。
【請求項２】
請求項１に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、リセット時のみに行う、
ことを特徴とする、メモリ制御回路。
【請求項３】
請求項２に記載のメモリ制御回路において、
前記パワーオンカウンタを起動するリセットを、ハードリセット時のみに行う、
ことを特徴とする、メモリ制御回路。
【請求項４】
ダイナミックラムと、
前記ダイナミックラムに対して前記リフレッシュ信号を生成するためのリフレッシュカウンタと、
前記ダイナミックラムに対する命令をストックするための命令ストックを持ち、前記命令ストックの命令ストック数によってアクセス開始タイミングを生成するパワーオンカウンタと、を備えた、
ことを特徴とするメモリ制御回路。
【請求項５】
請求項４に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、リセット時のみに行う、
ことを特徴とする、メモリ制御回路。
【請求項６】
請求項５に記載のメモリ制御回路において、
前記パワーオンカウンタを起動するリセットを、ハードリセット時のみに行う、
ことを特徴とするメモリ制御回路。
【請求項７】
請求項１に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、テスト時には実施しない、
ことを特徴とするメモリ制御回路。
【請求項８】
請求項７に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、リセット時のみに行う、
ことを特徴とするメモリ制御回路。
【請求項９】
請求項８に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、ハードリセット時のみに行う、
ことを特徴とするメモリ制御回路。
【請求項１０】
請求項４に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、テスト時には実施しない、
ことを特徴とするメモリ制御回路。
【請求項１１】
請求項１０に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、リセット時のみに行う、
ことを特徴とするメモリ制御回路。
【請求項１２】
請求項１１に記載のメモリ制御回路において、
前記パワーオンカウンタの起動を、ハードリセット時のみに行う、
ことを特徴とするメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック入力に同期してデータ入出力を行うシンクロナスＤＲＡＭに関するものである。
【背景技術】
【０００２】
マイクロプロセッサの動作周波数向上に伴い、高速アクセス可能なＤＲＡＭが要求され、これに応えるものとして、シンクロナスＤＲＡＭが開発されている。シンクロナスＤＲＡＭは、モードレジスタを備えており、これにバーストレングス、ラップタイプ、及びＣＡＳレイテンシを設定することにより、システムに最適な動作を行わせることができる。ここに、バーストレングスは、連続して入出力するデータ数であり、１、２、４、８、及びフルページの何れかを選択することができる。また、ラップタイプはバーストアクセス（連続入出力）の際に、内部で生成されるカラムアドレスの変化のさせ方であって、同一バンク内でカラムアドレスを連続的に変化させるシーケンシャル方式と、カラムアドレスをスクランブルさせるインターリーブ方式の何れか一方を選択することができる。また、ＳＤＲＡＭの情報は、コンデンサに電荷が「ある」「ない」で記憶されるが、この電荷は、時間とともに減少していく。このため、データを正しく記憶（保持）しておくため、定期的にリフレッシュという再充電を行う必要がある。
【０００３】
図２は、従来の前記初期起動シーケンスを実現するメモリ制御回路を示すものである。
図２において、２０１はＳＤＲＡＭ、２０２はＳＤＲＡＭ２０１を制御する制御部、２０３はＳＤＲＡＭ２０１に対する命令を処理する命令処理装置、２０４は、命令処理装置２０３への命令の１つである、前記ＳＤＲＡＭにデータを正しく記憶しておくためのリフレッシュ間隔、をカウントするリフレッシュカウンタ、２０５は、前記２００μＳｅｃのポーズ期間をカウントするためのパワーオンカウンタ、２０６は、制御部２０２へのステート信号を出力するステートマシンである。
【０００４】
図３は、シンクロナスＤＲＡＭの初期起動シーケンスを示すタイミング図である。図３において、ＮＲＡＳ（ＲＯＷ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号は、該ＮＲＡＳ信号が“Ｌ”になると、ＣＬＫのエッジでロウアドレスを示す。該ＮＲＡＳ信号によりロウアクセスとプリチャージを可能にする。ＮＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号は、該ＮＣＡＳ信号が“Ｌ”になると、ＣＬＫのエッジでカラムアドレスを示す。該ＮＣＡＳ信号によりカラムアクセスとプリチャージを可能にする。ＮＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号は、該ＮＷＥ信号が“Ｌ”になると、書込み動作を可能とする。これらＮＲＡＳ信号，ＮＷＥ信号，ＮＣＡＳ信号により、デバイスに対してコマンドを発行する。ＮＣＡＳ信号が“Ｈ”、ＮＷＥ信号及びＮＲＡＳ信号が“Ｌ”の時、プリチャージコマンドを示す。電源投入直後のシンクロナスＤＲＡＭは、状態が不定である。正しい初期化を行わなければ、シンクロナスＤＲＡＭは正常動作を保証されない。内部回路の初期化は、電源が安定してから、２００μＳｅｃのポーズ期間を置き、プリチャージコマンド等を発行して、全バンクのプリチャージを行う。プリチャージ完了後、ＣＢＲ（ａｕｔｏ）リフレッシュを８回発行する。その後、モードレジスタ設定を実行してから、シンクロナスＤＲＡＭは使用可能になる。
【０００５】
次に、上記のように構成された従来のメモリ制御回路の動作について説明する。
ＳＤＲＡＭ２０１に対して、図３に示す初期起動シーケンスを実行する場合、パワーオンカウンタ２０５で２００μＳｅｃをカウントし、ステートマシン２０６を起動する。次に、プリチャージコマンドを発行するため、命令処理装置２０３で命令を解読し、制御部２０２へコマンドの内容を伝える。制御部２０２は、コマンドの内容から制御信号を生成し、ＳＤＲＡＭ２０１にコマンドを発行する。次に、リフレッシュカウンタ２０４でカウントを行い、例えば２５μＳｅｃ経つとリフレッシュコマンドを発行する。命令処理装置２０３は、コマンドを解読し、制御部２０２へコマンドの内容を伝える。制御部２０２は、コマンドの内容から制御信号を生成し、ＳＤＲＡＭ２０１にコマンドを発行する。これを８回繰り返し、次にモードレジスタを設定するため、命令処理装置２０３で命令を解読し、制御部２０２へコマンドの内容を伝える。制御部２０２は、コマンドの内容から制御信号を生成し、ＳＤＲＡＭ２０１へコマンドを発行する。その後、ＳＤＲＡＭは、使用可能になる。
【特許文献１】特開２０００−１１６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成では、２００μＳｅｃもの時間をカウントするため、カウンタのビット数が増大し、回路面積が増加してしまうという問題があった。
【０００７】
本発明は、上記のような従来の問題を解決するためになされたもので、回路面積の削減を実現することのできるメモリ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するために、請求項１の発明にかかるメモリ制御回路は、ダイナミックラムと、前記ダイナミックラムに対してリフレッシュ信号を生成するためのリフレッシュカウンタと、前記リフレッシュカウンタを使用してアクセス開始タイミングを生成するパワーオンカウンタとを備える、ことを特徴とすることにより、アクセス開始タイミングの生成を実施するカウンタのビット数を少なく実現することができ、回路面積の削減が可能になる。
【０００９】
また、請求項２の発明にかかるメモリ制御回路は、請求項１に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、リセット時にのみ行う、ことを特徴とすることにより、リセットが実施されたときのみカウントアップすることで、余計なカウンタの起動を、実施しない、ようにすることが可能になる。
【００１０】
また、請求項３の発明にかかるメモリ制御回路は、請求項２に記載のメモリ制御回路において、前記パワーオンカウンタを起動するリセットを、ハードリセット時にのみ行う、ことを特徴とすることにより、より幅広いシステムに対応することが可能になる。
【００１１】
また、請求項４の発明にかかるメモリ制御回路は、ダイナミックラムと、前記ダイナミックラムに対して前記リフレッシュ信号を生成するためのリフレッシュカウンタと、前記ダイナミックラムに対する命令をストックするための命令ストックを持ち、前記命令ストックの命令ストック数によってアクセス開始タイミングを生成するパワーオンカウンタを備える、ことを特徴とすることにより、命令ストックを利用することでカウンタなしでアクセス開始タイミングの生成を実現することができ、回路面積の削減が可能になる。
【００１２】
また、請求項５の発明にかかるメモリ制御回路は、請求項４に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、リセット時のみに行う、ことを特徴とすることにより、余計なアクセス開始タイミングの生成を実施しない、ようにすることが可能になる。
【００１３】
また、請求項６の発明にかかるメモリ制御回路は、請求項５に記載のメモリ制御回路において、前記パワーオンカウンタを起動するリセットを、ハードリセット時のみに行う、ことを特徴とすることにより、不要なアクセス開始タイミングの生成を実施しないようにすることで、より幅広いシステムに対応することが可能になる。
【００１４】
また、請求項７の発明にかかるメモリ制御回路は、請求項１に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、テスト時には実施しない、ことを特徴とすることにより、テスト時に余計な時間をかけず、テストコストを削減することが可能になる。
【００１５】
また、請求項８の発明にかかるメモリ制御回路は、請求項７に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、リセット時のみに行う、ことを特徴とすることにより、余計なアクセス開始タイミングの生成を実施しない、ようにすることが可能になる。
【００１６】
また、請求項９の発明にかかるメモリ制御回路は、請求項８に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、ハードリセット時のみに行う、ことを特徴とすることにより、不要なアクセス開始タイミングの生成を実施しないようにすることで、より幅広いシステムに対応することが可能になる。
【００１７】
また、請求項１０の発明にかかるメモリ制御回路は、請求項４にメモリ制御回路において、前記パワーオンカウンタの起動を、テスト時には実施しない、ことを特徴とすることにより、命令ストックを使用して、アクセス開始タイミングを生成する構成において、テスト時に余計な時間をかけず、テストコストを削減することが可能になる。
【００１８】
また、請求項１１の発明にかかるメモリ制御回路は、請求項１０に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、リセット時のみに行う、ことを特徴とすることにより、命令ストックを使用してアクセス開始タイミングを生成する構成において、余計なアクセス開始タイミングの生成を実施しない、ようにすることが可能になる。
【００１９】
また、請求項１２の発明にかかるメモリ制御回路は、請求項１１に記載のメモリ制御回路において、前記パワーオンカウンタの起動を、ハードリセット時のみに行う、ことを特徴とすることにより、命令ストックを使用してアクセス開始タイミングを生成する構成において、不要なアクセス開始タイミングの生成を実施しないようにすることで、より幅広いシステムに対応することが可能になる。
【発明の効果】
【００２０】
本発明のメモリ制御回路は、リフレッシュカウンタを利用してパワーオンカウンタを構成することにより、回路面積を削減することができ、パワーオンカウンタの起動をハードリセット時のみに行うことで、より幅広いシステムに対応することができる。また、テスト時にパワーオンカウンタを使用せずにＳＤＲＡＭを使用可能とすることにより、テストコストを削減することが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の実施の形態１によるメモリ制御回路を示すブロック図である。
図１において、１０１は、ＳＤＲＡＭ、１０２はＳＤＲＡＭ１０１を制御する制御部、１０３は、ＳＤＲＡＭ１０１に対する命令を処理する命令処理装置、１０４は、命令処理装置１０３への命令の１つであり、前記ＳＤＲＡＭ１０１にデータを正しく記憶しておくための、リフレッシュ間隔をカウントするリフレッシュカウンタ、１０５は、前記２００μＳｅｃのポーズ期間をカウントするためのパワーオンカウンタ、１０６は、制御部１０２へのステート信号を出力するステートマシン、１０７は、命令処理装置１０３への命令を保持しておくための命令ストック、１０８は、２００μＳｅｃのポーズ期間を確保するかどうかを切り替えるセレクタ、１０９は、動作するモードをメモリ制御回路に通知するためのモード信号である。
【００２２】
次に、上記のように構成された、本発明の実施の形態１によるメモリ制御回路の動作について説明する。
ＳＤＲＡＭ１０１に対して、電源立ち上げ時に、前述の図３に示す初期起動シーケンスを実行する。リフレッシュカウンタ１０４は２５μＳｅｃごとにリフレッシュコマンドを発行する。リフレッシュカウンタ１０４が出力するリフレッシュ命令を、パワーオンカウンタ１０５はカウントし、８回カウントアップすることで、前記２００μＳｅｃのポーズ期間を確保し、その後ステートマシン１０６を起動する。次に、プリチャージコマンドを発行するため、命令処理装置１０３で命令を解読し、制御部１０２へコマンドの内容を伝える。制御部１０２は、コマンドの内容から制御信号を生成し、ＳＤＲＡＭ１０１にコマンドを発行する。
【００２３】
次に、リフレッシュカウンタ１０４でカウントし、リフレッシュタイミングを発行する。命令処理装置１０３は、制御部１０２へコマンドの内容を伝える。制御部１０２は、コマンドの内容から制御信号を生成し、ＳＤＲＡＭ１０１へコマンドを発行する。その後、ＳＤＲＡＭ１０１は、使用可能になる。
【００２４】
ここで、初期起動シーケンスにおけるポーズ期間は、２００μＳｅｃに限定されるものではなく、リフレッシュタイミングは、２５μＳｅｃに限定されるものでもない。
【００２５】
このように、２００μＳｅｃのポーズ期間を、リフレッシュタイミングを利用して確保することにより、パワーオンカウンタ１０５を、少数ビットで実現することができ、面積の削減を行うことが可能になる。
【００２６】
また、リフレッシュカウンタ１０４の起動を、電源立ち上げ時のハードリセット時のみに限定することにより、リフレッシュ命令が不要な時に８回連続で出力された場合のような、本来必要でない場合のパワーオンカウンタの動作を防ぐことができ、すなわち、無駄なカウントアップを避けることができ、リフレッシュ命令の回数を制限することなく、幅広いシステムに対応することが可能になる。
【００２７】
また、リフレッシュカウンタ１０４から出力されるリフレッシュ命令を、命令ストック１０７に保持しておくような構成では、命令ストック１０７に保持されている命令数により、ステートマシン１０６の起動を実施することで、２００μＳｅｃのポーズ期間を確保することが可能になる。
【００２８】
これにより、命令ストック数により、２００μＳｅｃを確保することができるので、カウンタを構成する必要がなく、回路面積をより削減することが可能になる。
【００２９】
また、セレクタ１０８は、モード信号１０９により、２００μＳｅｃのポーズ期間を保持するかどうかを切り替えることが可能である。
【００３０】
これにより、テストモードのような、２００μＳｅｃのポーズ期間を確保する必要がない場合に、パワーオンカウンタ１０５のカウントなしに、ステートマシン１０６の起動を実施することが可能になり、テストコストの削減を実現することができる。
ここで、テストモードに限られるものではなく、その他のモードでもよい。
【産業上の利用可能性】
【００３１】
以上のように、本発明にかかるメモリ制御回路は、ＳＤＲＡＭの初期起動シーケンスを実現するメモリ制御回路において、回路の削減を図ること、幅広いシステムに対応すること、さらには、テストコストを削減することが可能になり、低コストな電子機器類を提供することが可能となる点において、有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１によるメモリ制御回路のブロック図
【図２】従来のメモリ制御回路のブロック図
【図３】従来のメモリ制御回路の動作タイミング図
【符号の説明】
【００３３】
１０１，２０１    ＳＤＲＡＭ
１０２，２０２    制御部
１０３，２０３    命令処理装置
１０４，２０４    リフレッシュカウンタ
１０５，２０５    パワーオンカウンタ
１０６，２０６    ステートマシン
１０７    命令ストック
１０８    セレクタ
１０９    モード信号
【図１】
2007052897.tif 000003
【図２】
2007052897.tif 000004
【図３】
2007052897.tif 000005