(57)【要約】【課題】制御ユニットとしてＦＰＧＡシステム（５）を含むデジタル・コントローラを有する能動防振システムの制御を提供する。【解決手段】本願発明のＦＰＧＡシステム（５）は、必要とされる自由度において軸信号を計算するセンサ制御マトリクス（５１）と、いくつかの双２次フィルタ（５３１、５３２、５３３、５３４、５３５）を含む軸信号のための制御カスケード・ブロック（５３）と、デジタル・アクチュエータ作動信号を計算する出力信号計算ブロック（５５）とを有する書換え可能ゲートアレイで構成される。デジタル信号プロセッサ（９）は、ＦＰＧＡシステム（５）と並列接続し、低位相損失要件を有する制御を計算する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログセンサ信号を提供する、複数の振動信号トランスデューサ（２）と、
振動を抑制する、複数のアクチュエータ（３）と、
前記センサ信号を処理してアクチュエータ作動信号を形成する制御ユニットと、
前記アナログセンサ信号をデジタルセンサ信号に変換するアナログ−デジタル変換器（４）と、
前記デジタルアクチュエータ作動信号をアナログアクチュエータ作動信号に変換するデジタル−アナログ変換器（６）とを含む能動防振システムであって、前記能動防振システムは、
書換え可能ゲートアレイから構成される、制御ユニットとしてのＦＰＧＡシステム（５）を含み、前記ＦＰＧＡシステム（５）は、
ａ）前記振動信号トランスデューサ（２）の空間的配置と方向感度に依存する前記デジタルセンサ信号を用いて、必要な自由度で軸信号を計算するセンサ制御マトリクス（５１）と、
ｂ）前記自由度の各々についての１つの行毎に複数の双２次フィルタ（５３１、５３２、５３３、５３４、５３５）を含む、前記軸信号のための制御カスケードブロック（５３）を含み、前記複数の双２次フィルタのそれぞれは、自由に調節可能な係数を有する計算規則を構成して軸出力信号を提供するものであり、さらに、
ｃ）前記軸出力信号から開始し、デジタルアクチュエータ作動信号を計算する出力信号計算ブロック（５５）とを含むことを特徴とする能動防振システム。
【請求項２】
前記デジタルセンサ信号を提供するセンサバッファ（７）が前記アナログ−デジタル変換器（４）と前記ＦＰＧＡシステム（５）との間に配列され、そして前記デジタルアクチュエータ作動信号を提供するアクチュエータバッファ（８）が前記ＦＰＧＡシステム（５）と前記デジタル−アナログ変換器（６）との間に配列されることを特徴とする請求項１に記載の能動防振システム。
【請求項３】
入力側ＦＰＧＡモジュール（１０）が前記デジタル−アナログ変換器（４）と前記センサバッファ（７）との間に挿入され、そして出力側ＦＰＧＡモジュールが前記デジタル−アナログ変換器（６）と前記アクチュエータバッファ（８）との間に挿入されることを特徴とする請求項２に記載の能動防振システム。
【請求項４】
前記センサ制御マトリクス（７）は６つのセンサ値を６×６のマトリクスで乗算することを特徴とする請求項１乃至３のいずれか１項に記載の能動防振システム。
【請求項５】
前記制御カスケードブロック（５３）は、各行に５個の双２次フィルタ（５３１から５３５）をそれぞれ有する６個の独立した制御カスケードを含むことを特徴とする請求項４に記載の能動防振システム。
【請求項６】
デジタル信号プロセッサ（９）は、前記ＦＰＧＡシステム（５）に並列接続し、低位相損失要件を有する制御を計算し、そして前記制御を制御システムに入力することを特徴とする請求項１乃至５のいずれか１項に記載の能動防振システム。
【請求項７】
前記双２次フィルタの少なくとも１つ（５３２）の係数を設定または変更するために、前記デジタル信号プロセッサまたは他のデジタル信号プロセッサ（９）が、前記双２次フィルタの前記少なくとも１つに接続されることを特徴とする請求項１乃至６のいずれか１項に記載の能動防振システム。
【請求項８】
前記双２次フィルタ（５３１から５３５）の各々は、下流の双２次フィルタへのまたはデジタル診断信号プロセッサ（９）への供給のための出力バッファ（５３２５）を有することを特徴とする請求項１乃至７のいずれか１項に記載の能動防振システム。
【請求項９】
前記デジタル信号プロセッサ（９）が、前記システムの信号処理チェーンに接続され、前記制御の部分または前記防振システムの伝達関数を決定することを特徴とする請求項６乃至８のいずれか１項に記載の能動防振システム。
【請求項１０】
７つ以上のデジタルアクチュエータ作動信号が前記アクチュエータバッファ（８）内に提供されることを特徴とする請求項９に記載の能動防振システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・センサ信号を提供する複数の振動信号トランスデューサ、振動を抑制する複数のアクチュエータ、および、センサ信号を処理してアクチュエータ作動信号を形成する制御ユニットを含む、能動防振システムの制御に関する。
【背景技術】
【０００２】
この種の制御システムは、制御ループの形態で設計され（欧州特許出願公開第０６２１４１８号明細書、米国特許５４２３５２３号明細書及び米国特許５７３４２４６号明細書等参照）、その制御ユニットは、アナログ・レベルまたはデジタル・レベルで動作する。アナログ・レベルで信号を処理することの利点は、防振システムに作用する外乱に対して達成可能な応答時間が、デジタル制御ユニットにおける信号処理と比べより速いことである。一方で、これは、アナログからデジタルおよびデジタルからアナログへの二重変換に起因し、他方で、サンプリング・レートおよび当該サンプリング・レートにおける計算時間に起因するものであり、それらにより追加の信号のランタイムが生じる。サンプリング・レートは、すべての制御アルゴリズムを１サンプリング周期内に処理できる範囲までしか増大することができない。したがって、実際には、デジタル信号プロセッサ（ＤＳＰ）の計算能力とともに、制御アルゴリズムの複雑さが最大可能サンプリング・レートを決定し、即ち、最短可能信号ランタイムを決定する。アナログ制御ユニットと比較して、デジタル制御ユニットは、優れた設定機能、パーソナル・コンピュータによる制御の可能性、および、システム状態の変化に合うようにする適合の可能性という点で著しい利点がある。
【特許文献１】欧州特許出願公開第０６２１４１８号明細書
【特許文献２】米国特許第５４２３５２３号明細書
【特許文献３】米国特許第５７３４２４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は、デジタル・レベルで動作するが追加の信号ランタイムがあまり大きくないままである、制御ユニットを用いる能動防振システムに関する制御を提供する問題に基づいている。
【課題を解決するための手段】
【０００４】
上記の問題は、請求項１の教示に基づき解決され、従属請求項において特徴付けられる方策で具現され改善される。
【０００５】
詳細には、フィールド・プログラマブル・ゲート・アレイで構成されるＦＰＧＡシステムは、制御ユニットとして使用され、その上流にはアナログ−デジタル変換器が接続され、その下流にはデジタル−アナログ変換器が接続されている（ＦＰＧＡシステムは、全体のシステムのサブシステムを構成する）。入力側では、ＦＰＧＡシステムはセンサ制御マトリクスを有し、それは、センサ信号から、６の自由度と関連付けられた軸信号を形成する。軸出力信号を提供するために、これらの軸信号がそれぞれ制御カスケードで処理される。アクチュエータ作動信号が出力制御計算回路において軸出力信号から得られる。アクチュエータ作動信号は、最初はデジタルであるが、出力側のデジタル−アナログ変換器によってアナログ・アクチュエータ作動信号に変換される。
【０００６】
ＦＰＧＡサブシステムの動作を最適化するために、入力側のＦＰＧＡシステムのセンサ・バッファ上流と、出力側のＦＰＧＡシステムのアクチュエータ・バッファ下流とを接続することが好ましい。このようにして、ＦＰＧＡシステムの高いサンプリング・レートは、制御システムの上流段または下流段のクロック・レートとは独立に使用することができる。これに関連して、デジタル−アナログ変換器とセンサ・バッファの間に入力側ＦＰＧＡモジュールを挿入すること、ならびに、アクチュエータ・バッファとデジタル−アナログ変換器の間に出力側ＦＰＧＡモジュールを挿入することが有利でありうる。
【０００７】
一般に、考慮すべき自由度が６つあり、すなわち、計算する６つの軸信号があり、このために、センサ制御マトリクスは、６つのセンサ値を６×６マトリクスによって乗算する。このように生成された軸信号は、一般に、アクチュエータ（ａｃｔｕａｔｏｒ：作動器）において作動信号を作成するために、フィルタリングによって、さらに処理される必要がある。したがって、６つの軸信号に対して６つの独立の制御カスケードが提供される。これらの制御カスケードはそれぞれ、各行で５つの双２次フィルタ（バイクワッド・フィルタ（ｂｉｑｕａｄ  ｆｉｌｔｅｒ））を含むことが好ましい。これにより、高域または低域あるいは他のフィルタ特性を実現することが可能になる。
【０００８】
具体的には、デジタル信号プロセッサＤＳＰが、そのような代替の制御装置として考えられ、それと類似するものは、既知の能動防振システム用の制御システムにおいて既に使用されている。これらのデジタル信号プロセッサＤＳＰは、ＦＰＧＡシステムの高サンプリング・レートで動作させることができない。
【０００９】
ＤＳＰ制御装置は、好ましくは、制御システムにアクセスすることができるように、センサ・バッファとアクチュエータ・バッファの両方に接続される。ＤＳＰ制御装置のサンプリング・レートは、ＦＰＧＡシステムで生じるクロック・レートより小さくなる。これにより、最低可能位相損失の厳格な要件を有する制御がＦＰＧＡシステム上で稼動できるようになりうるが、他の制御はＤＳＰ制御装置上で計算されることを可能にする。アクチュエータ・バッファへの接続により、信号の加算をアクチュエータ・バッファで実施することができると同時に、ＤＳＰ制御装置からデータがいかに迅速に到達するかは問題にならない。具体的には、ＦＰＧＡサブシステムの制御経路は、ＤＳＰ制御装置の追加データによって悪影響を受けない。
【００１０】
デジタル信号プロセッサＤＳＰ、またはこの種の他のデジタル信号プロセッサＤＳＰは、少なくとも１つの双２次フィルタに、必要な場合その係数を変更できるようにするために接続することもできる。このようにして、防振システムを、基本状態の変化に合うように迅速に適合させることができる。
【００１１】
各制御カスケードは、複数の双２次フィルタを有することができ、出力バッファが各双２次フィルタに割り当てられることが好ましく、この出力バッファは、後続の双２次フィルタによって使用することができる。同時に、他の信号プロセッサＤＳＰを、診断目的で接続することもできる。
【００１２】
デジタル信号プロセッサが、アクチュエータ・バッファに接続される場合、追加のデジタル・アクチュエータ作動信号を制御することも可能である。これに関連して、能動防振システムの制御に好ましいまたは必要である場合は、アクチュエータ・バッファ内に７つ以上のデジタル・アクチュエータ作動信号を提供することが可能である。
【００１３】
本発明の例示的実施形態を、図面を参照して説明する。
【発明を実施するための最良の形態】
【００１４】
図１は、能動防振システム１の制御の基本的回路図を示す。この防振システムは、プラットフォームに対して隔離される質量体を支持し、かつ、１組の受動隔離要素（ゴム、空気ばね、鋼ばねなどから構成されるスプリング／ダンパの組合せ）および能動要素を含み、それらは、例えば、地面振動から質量体を隔離するために、質量体の振動励起に対する逆位相で制御される。この種の能動防振システムは周知であるので、ここでは詳しく述べない。詳細には、これらの能動防振システムは、アナログ・センサ信号を提供するいくつかの振動信号トランスデューサまたはセンサ２、および、質量体の振動を抑えるためのいくつかのアクチュエータ３を含む。この振動信号トランスデューサまたはセンサ２は、それらの方向感度に関するものを含む用途に適切な特定の様式で、隔離される質量体の周囲に配置される。同様に、アクチュエータ３は、質量体を支持し、質量体の振動を周囲から隔離するかまたは質量体の振動を打ち消すために、質量体に対して適切な様式で配置される。
【００１５】
センサ２およびアクチュエータ３は、書換え可能ゲートアレイを制御ユニットとして備えるＦＰＧＡサブシステム５を含むコントローラを介して接続される。ＦＰＧＡサブシステムは完全にデジタルで動作し、したがって、アナログ・センサ信号をデジタル・センサ信号に変換するアナログ−デジタル変換器４は、その入力側に接続され、デジタル・アクチュエータ作動信号をアナログ・アクチュエータ作動信号に変換するデジタル−アナログ変換器は、その出力側に接続される。このように、コンポーネント２、４、５、６、３は、制御フィードバック・ループを形成する。
【００１６】
ＦＰＧＡは、計算要素のマトリクスを有するプログラマブル・メモリ・モジュールであり、その機能性は構成ビットによって決定される。論理ブロックとも呼ばれるこれらの計算要素は多数の配線チャネルによって連結される。また、プログラマブルＩ／Ｏブロックのすべての内部リソースが包含されている。これにより、ＦＰＧＡに特定の回路を実装することが可能になり、その論理関数は論理ブロックで再現され、それらが連結された結果として回路全体が実現される。
【００１７】
図２は、センサ２およびアクチュエータ３を省いた図１の回路図の拡張を示す。センサ・バッファ７は、アナログ−デジタル変換器４とＦＰＧＡサブシステムへの入力の間に接続され、アクチュエータ・バッファ８は、ＦＰＧＡサブシステムの出力とデジタル−アナログ変換器６の間に接続される。デジタル信号プロセッサＤＳＰ９は、ＦＰＧＡサブシステムと並行に配列される。
【００１８】
デジタル信号プロセッサは、マイクロプロセッサであり、デジタル信号処理要件に合うよう適合される。ＤＳＰのためのコードは、特に乗算および加算の多くの算術演算を含む。ブランチは少数であるが、それらが生じるときは、非常に容易に予測ができるジャンプ先を有する。ＤＳＰは、並列処理の能力があり、つまり、非常に大量のデータを処理する。プログラミング言語Ｃも、ＤＳＰにおいて標準になっているが、時間制約的なサブプログラムは、アセンブラでプログラムする必要がある。たいていの信号処理システムと同様に、時間制約的な信号（リアルタイム）に複雑な数学的操作が用いられ、ＤＳＰは、反復的で数的に複雑な計算を加速するために、アーキテクチャを修正している。
【００１９】
図２に示すシステムのこの配列では、防振制御信号を形成するために、ＦＰＧＡサブシステムが使用され、一方、他の制御システムは、ＤＳＰシステムによって取り扱われる。このＤＳＰシステムは、センサ・バッファ７およびアクチュエータ・バッファ８によって制御システム・データにアクセスすることが可能であるが、サンプリング・レートの選択に関してＦＰＧＡサブシステムのクロック・レートに依存していない。最低可能位相損失（制御遅延）についての厳格な要件を有する制御は、ＦＰＧＡサブシステム上で計算されるが、他の制御、例えば、防振システムの隔離される質量体を、機械ベッド上などのある位置から他の位置へ移動した後に使用されるような制御は、ＤＳＰシステムによって計算される。この２つのシステムによって計算された値は、アクチュエータ・バッファ８で加算される。
【００２０】
図３は、センサ・バッファ７の構造を示す。ＲＡＭメモリは、別個のセンサのための領域７１、７２、７３、７３０として使用される。好ましくは、ＦＰＧＡモジュール１０が、これらの領域を制御するために使用される。別個のセンサ・メモリ領域７１、７２、７３、７３０に対するアクセスは、ＦＰＧＡサブシステム５およびＤＳＰシステム９の両方によって行うことができる。既に説明したように、これは、互いに独立でさらに異なるサンプリング・レートで行われる。
【００２１】
図４は、ＦＰＧＡサブシステムの内部構造を示す。センサ制御マトリクス５１、軸信号５２１、５２２、５２３、５２４、５２５、および５２６のためのメモリ領域５２、制御カスケード・ブロック５３、軸出力信号５４１、５４２、５４３、５４４、５４５、および５４６のためのメモリ領域５４、ならびに、出力信号計算ブロック５５が設けられている。センサ制御マトリクス５１は、別個のセンサ信号をセンサ・バッファ７の関連するメモリ領域から受け取り、自由度６（ｉ＝１、・・・、６）に対応する軸信号５２１〜５２６を得るために、それらを６×６のマトリクスによって乗算する。
【数１】
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【００２２】
軸信号は、制御カスケード・ブロック５３で処理されて出力軸信号を形成する。つまり、制御カスケードは、軸信号５２１〜５２６ごとに提供され、それぞれの制御カスケードは、５つの双２次フィルタ５３１、５３２、５３３、５３４、および５３５を有し、それらは、直列に接続された２次ＩＩＲフィルタを表す。係数を有する固定された計算規則は、ＦＰＧＡメモリ（図示せず）によって自由に設定することができ、各バイクワッドで実装される。行内の第１のバイクワッド５３１の結果は、次のバイクワッド５３２に入力信号として供給される。６つの独立した制御カスケードがある。
【００２３】
「双２次（バイクワッド）」（「ｂｉ−ｑｕａｄｒａｔｉｃ」）は、２つの極、２つのゼロを有するフィルタであり、５つの係数からなる。このフィルタにはいくつかの実装形態がある。ここで提示する実施形態は、直接型Ｉ（Ｄｉｒｅｃｔ  Ｆｏｒｍ  Ｉ）と呼ばれる形態である。
【００２４】
双２次の伝達関数は、以下の式で与えられる。
双２次フィルタの伝達関数：
【数２】
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これは、以下のように、ソフトウェアで和公式として実装することができる（ｙは出力サンプル、ｘは入力サンプル）：
【数３】
2007052776.tif 000005
この和公式は、以下のように書き直すことができ、ここでは、バイクワッド計算は、入力サンプルｘ［］と、累積結果ｄ［］と、係数ｂおよびａとに基づく。
【数４】
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出力サンプルｙを計算するために、累積結果ｄ［］とともに現在の入力サンプルｘならびに係数ａおよびｂが用いられる。
【００２５】
３つの値ｄ［］を有する配列は、フィルタの係数ａ、ｂとともに、各バイクワッドごとに維持されなければならない。さらに、出力サンプルｙは、行における次のバイクワッドに対する入力をなすため維持されなければならない。
【００２６】
図５は、バイクワッド５３２およびＤＳＰシステム９によるデータに対するアクセスを示す概略図である。このバイクワッドは、先行の計算ユニットに接続され、先行の計算ユニットは、ここではバイクワッド５３１として示されている。出力側では、後続の計算ユニットがバイクワッド５３２に接続され、ここでは、後続の計算ユニットはバイクワッド５３３である。入力側において、バイクワッド５３２は、入力サンプルｘについての入力サンプル段５３２１と、励起信号ｎについての励起サンプル段５３２２とを含む。段５３２２は、加算入力を形成し、それぞれのバイクワッドに対する追加の入力ビンを構成し、診断信号、例えばノイズまたは正弦波信号をバイクワッドに供給できるようにする。したがって、バイクワッドごとの入力サンプルｘは、適用された入力サンプルと、任意の追加の診断サンプルとから成る。図４の表現では、診断サンプルが、ＤＳＰシステム９によって提供されているが、診断サンプルは、ＦＰＧＡシステム自体によって生成されるノイズ／正弦波信号サンプルであってもよい。
【００２７】
段５３２１および５３２２は加算段５３２３で合計され、バイクワッド計算段５３２４に供給される。段５３２５の出力サンプルは出力サンプルｙを含み、出力サンプルｙは、後続の計算段５３３に供給され、また、診断段９１に送られＤＳＰシステム９によって読み取られうる。ＤＳＰシステム９は、診断信号を評価する。
【００２８】
これにより、診断の目的で、特定の信号が、ＤＳＰシステム９によって加算段５３２２に供給され、ＦＰＧＡシステム内で、順次、段５３２３に供給され、段５３２１の内容と一緒に計算段５３２４に供給されることが可能になる。この結果は、段５３２５の信号Ｙであり、信号ＹはＤＳＰシステムに傍受され供給される。このように、双２次フィルタの伝達特性は、５３２２においてノイズ信号を送り込み、５３２５でＹ信号のスペクトルを検査することによって、測定することができる。出力段５３２５と入力段５３２２の間の伝達関数は、双２次フィルタの伝達関数を表す。
【００２９】
防振システムの伝達関数は、ＤＳＰシステム９によって以下のように決定することができる。ノイズ信号が出力バッファ５５に書き込まれる［Ａ］。信号［Ｂ］が、センサ制御マトリクス５１から傍受される。接続された防振システムの伝達関数は、［Ｂ］［Ａ］によって特徴付けられる。
【００３０】
さらに、ＤＳＰシステムは、各双２次フィルタの係数ａ１、ａ２、ｂ０、ｂ１、ｂ２に対する読取りおよび書込みアクセスを有する。これにより、フィルタ・カスケードの特性をＤＳＰシステム９によって変更することが可能になる。
【００３１】
図４に戻ると、アクチュエータ作動信号を計算するために使用される、出力信号計算ブロック５５が示されている。この目的のため、メモリ領域５４からの軸出力信号は、６つの値を有するベクトルを構成しているが、合計少なくとも６つの別個のアクチュエータ信号に変換される。ここでは、８×６のマトリクスが使用され、したがって、８つのアクチュエータ作動信号が作成される。
【００３２】
アクチュエータ作動信号（ｉ＝１、・・・、８）を求めるための軸出力信号の計算
【数５】
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【００３３】
図６は、図２による配列に対応するアクチュエータ・バッファ８の概略的構造を示す。８個のブランチ８１〜８８があり、各アクチュエータについて１個のブランチとなっている。各ブランチは、４つの行を有し、ブランチ８１では、それらは８１１、８１２、８１３、および８１４によって示される。行８１１は、ＦＰＧＡシステムのアクチュエータ作動信号を含み、行８１２、８１３、および８１４は、ＤＳＰシステムに対する寄与を含む。ブランチ８２〜８８は、ブランチ８１と同様であるが、それぞれ異なるアクチュエータに対して設計されている。加算器８１５、８２５、・・・、８８５は、アクチュエータ・バッファの複数の異なる行からの寄与を加算し、実際のアクチュエータ作動信号を得るために、各ブランチの下流に接続される。
【００３４】
能動防振システムの新規性のある制御はコントローラを含み、その核心はＦＰＧＡシステムである。このＦＰＧＡコントローラは６の自由度で軸信号を計算する。このコントローラは、制御経路において大きな位相損失を受け入れる必要なしに、完全にデジタルで動作するという大きな利点がある。また、優れた設定機能、およびパーソナル・コンピュータによる制御の可能性という利点を持つ。
【図面の簡単な説明】
【００３５】
【図１】能動防振システムの制御の基本形態を示す図である。
【図２】能動防振システムの制御の拡張された実施形態を示す図である。
【図３】図２における回路の細部を示す図である。
【図４】図１または２に示される回路の一部分としての制御カスケードを示す配置図である。
【図５】図４の可能なさらなる回路の細部を示す図である。
【図６】図２における回路の一部分の実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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