(57)【要約】【課題】ＳＲＡＭのメモリセルアレイにおいて、データ書込み時と読み出し時にSNMが低いメモリセルのデータが破壊されることを防ぐ。また、データ書込み用トランスファゲートを共有して、メモリセルの面積削減を図る。【解決手段】データを記憶するデータラッチ回路に対し、データ書込みトランスファゲートWT1、WT2それぞれと書込みバッファ用のトランジスタWD1、WD2それぞれとを接続して書き込み用のパスを設け、このパスをワード線WLとデータ書込み用ビット線WBL、/WBLで制御する。また、上記ラッチ回路に対し、読み出しドライバ用トランジスタRD1と読み出し用トランスファゲートRT1とを接続して読み出し用のパスを設け、このパスをワード線WL、読み出し用ビット線RBLおよびデータラッチ回路のデータで制御する。【選択図】      図１
2007220262.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭセルが行列状に配置されたメモリセルアレイと、
前記メモリセルアレイの同一行のＳＲＡＭセルに共通に接続されたワード線と、
前記メモリセルアレイの同一列のＳＲＡＭセルに共通に接続された第１、第２および第３のビット線を有し、
前記ＳＲＡＭセルは、
一方の入力端子が他方の出力端子に接続されて入出力端子間がクロスカップル接続された第１のインバータおよび第２のインバータと、
前記第１のインバータの出力端子と前記第２のインバータの入力端子との共通接続端子にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された第１の書込み用トランスファゲートと、
前記第２のインバータの出力端子と前記第１のインバータの入力端子との共通接続端子にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された第２の書込み用トランスファゲート、
前記第１の書込み用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、基準電位にソース、ドレイン端子の他端が接続され、前記第１のビット線にゲート端子が接続された第１の書込みバッファ用トランジスタと、
前記第２の書込み用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、基準電位にソース、ドレイン端子の他端が接続され、前記第２のビット線にゲート端子が接続された第２の書込みバッファ用トランジスタと、
前記第３のビット線にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された読み出し用トランスファゲートと、
前記読み出し用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、前記基準電位にソース、ドレイン端子の他端が接続され、前記第１のインバータの出力端子と前記第２のインバータの入力端子との共通接続端子にゲート端子が接続された読み出しドライバ用トランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１および第２の書込みバッファ用トランジスタが複数個のＳＲＡＭセルで共有されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の書込みバッファ用トランジスタが列方向に隣接した２個のＳＲＡＭセルで共有されており、第２の書込みバッファ用トランジスタが列方向に隣接した２個のＳＲＡＭセルで共有されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、第１のパターンレイアウトを有する第１のメモリセル領域および前記第１のパターンレイアウトに対して線対称である第２のパターンレイアウトを有する第２のメモリセル領域が列方向に交互に繰り返すように配置され、前記第１のメモリセル領域が行方向に連続的に繰り返す行および前記第２のメモリセル領域が行方向に連続的に繰り返す行が列方向に交互に繰り返すように配置されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、前記第１のメモリセル領域の第１の書込みバッファ用トランジスタと前記第１のメモリセル領域に対して列方向の第１の向きに隣接して配置される前記第２のメモリセル領域の第１の書込みバッファ用トランジスタとが列方向に隣接して配置されており、前記第１のメモリセル領域の第２の書込みバッファ用トランジスタと前記第１のメモリセル領域に対して列方向の上記第１の向きとは反対の向きの第２の向きに隣接して配置される前記第２のメモリセル領域の第２の書込みバッファ用トランジスタとが列方向に隣接して配置されていることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にスタティック型ランダムアクセスメモリ（ＳＲＡＭ）のメモリセルおよびメモリセルアレイの構成に関するもので、例えばＳＲＡＭあるいはそれを搭載したＬＳＩに使用されるものである。
【背景技術】
【０００２】
近年、半導体記憶装置の集積度向上のため、メモリセルを始めとするトランジスタのサイズが縮小されている。また、電源電圧の低下に対応して、トランジスタの閾値も低下している。これらに伴い、メモリセルを構成するトランジスタの閾値ばらつきが大きくなるという問題が発生している。このため、ＳＲＡＭのメモリセルにおいては、メモリセルを構成するトランジスタの閾値ばらつきの影響により、いわゆるスタティックノイズマージン（SNM）が低下し、メモリセルによっては、SNMが十分でないものが現れるという問題が発生している。したがって、SNMが低く、データの安定性が低いメモリセルでは、メモリセルにデータを書き込んだりメモリセルからデータを読み出したりするために、あるワード線をＨレベルにすると、このワード線に接続されている全てのメモリセルのNMOSトランスファゲートがオンになってしまい、データ記憶用のラッチ回路の記憶状態が反転し、データが破壊されてしまうライトディスターブ、およびリードディスターブの問題が発生する可能性がある。
【０００３】
なお、特許文献１には、６トランジスタＳＲＡＭセルにおいて、読み出し専用のトランスファゲートおよび読み出しバッファ用トランジスタを付加することにより、データ記憶の安定性を向上させ、かつ、セル電流を大きくして動作速度を高くする点が開示されている。
【特許文献１】特開２００５−３０２２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、スタティックノイズマージンの低下によるライトディスターブおよびリードディスターブの発生が防止できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体記憶装置は、ＳＲＡＭセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの同一行のＳＲＡＭセルに共通に接続されたワード線と、前記メモリセルアレイの同一列のＳＲＡＭセルに共通に接続された第１、第２および第３のビット線を有し、前記ＳＲＡＭセルは、一方の入力端子が他方の出力端子に接続されて入出力端子間がクロスカップル接続された第１のインバータおよび第２のインバータと、前記第１のインバータの出力端子と前記第２のインバータの入力端子との共通接続端子にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された第１の書込み用トランスファゲートと、前記第２のインバータの出力端子と前記第１のインバータの入力端子との共通接続端子にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された第２の書込み用トランスファゲート、前記第１の書込み用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、基準電位にソース、ドレイン端子の他端が接続され、前記第１のビット線にゲート端子が接続された第１の書込みバッファ用トランジスタと、前記第２の書込み用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、基準電位にソース、ドレイン端子の他端が接続され、前記第２のビット線にゲート端子が接続された第２の書込みバッファ用トランジスタと、前記第３のビット線にソース、ドレイン端子の一端が接続され、前記ワード線にゲート端子が接続された読み出し用トランスファゲートと、前記読み出し用トランスファゲートのソース、ドレイン端子の他端にソース、ドレイン端子の一端が接続され、前記基準電位にソース、ドレイン端子の他端が接続され、前記第１のインバータの出力端子と前記第２のインバータの入力端子との共通接続端子にゲート端子が接続された読み出しドライバ用トランジスタとを具備することを特徴とする。
【発明の効果】
【０００６】
本発明の半導体記憶装置によれば、電源電圧の低下、トランジスタの閾値の低下に伴って、ＳＲＡＭセルのSNMが低下し、ライトディスターブおよびリードディスターブが発生することが防止できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【０００８】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＳＲＡＭのメモリセルアレイの回路図である。なお、図１では１個のメモリセルのみを示している。メモリセルＭＣは、負荷用のPMOSトランジスタL1およびドライバ用のNMOSトランジスタD1からなる第１のインバータ１１と、負荷のPMOSトランジスタL2およびドライバ用のNMOSトランジスタD2からなる第２のインバータ１２と、それぞれNMOSトランジスタからなるデータ書込み用トランスファゲートWT1およびWT2と、それぞれNMOSトランジスタからなる書込みバッファ用のトランジスタWD1およびWD2と、それぞれNMOSトランジスタからなる読み出し用トランスファゲートRT1および読み出しドライバ用トランジスタRD1とから構成されている。
【０００９】
第１のインバータ１１および第２のインバータ１２は、一方の入力端子が他方の出力端子に接続されて入出力端子間がクロスカップル接続されており、データラッチ回路を構成している。なお、本例では、第１および第２のインバータ１１、１２としてCMOSインバータを用いているが、CMOSインバータ以外のインバータを用いてもよい。
【００１０】
メモリセルに接続されるビット線は、データ書込み用と読み出し用の２種類が用いられる。図１のメモリセルは、行列状に配置されてメモリセルアレイを構成しており、このメモリセルアレイは、同一行のメモリセルに共通に接続されたワード線WLと、同一列のメモリセルに共通に接続された第１、第２、および第３のビット線とを有する。ここで、第１および第２のビット線はデータ書込み用のビット線/WBLおよびWBLであり、第３のビット線はデータ読み出し用のビット線RBLである。
【００１１】
書込み用トランスファゲートWT1のソース、ドレイン端子の一端は第１のインバータ１１の出力端子と第２のインバータ１２の入力端子との共通接続端子に接続されており、ゲート端子はワード線WLに接続されている。同様に、書込み用トランスファゲートWT2のソース、ドレイン端子の一端は第２のインバータ１２の出力端子と第１のインバータ１１の入力端子との共通接続端子に接続されており、ゲート端子はワード線WLに接続されている。
【００１２】
書込みバッファ用トランジスタWD1のソース、ドレイン端子の一端は書込み用トランスファゲートWT1のソース、ドレイン端子の他端に接続され、ソース、ドレイン端子の他端は基準電位に接続されており、ゲート端子は第１のビット線/WBLに接続されている。同様に、書込みバッファ用トランジスタWD2のソース、ドレイン端子の一端は、書込み用トランスファゲートWT2のソース、ドレイン端子の他端に接続され、ソース、ドレイン端子の他端は基準電位に接続されており、ゲート端子は第２のビット線WBLに接続されている。
【００１３】
読み出し用トランスファゲートRT1のソース、ドレイン端子の一端は第３のビット線RBLに接続されており、ゲート端子はワード線WLに接続されている。読み出しドライバ用トランジスタRD1のソース、ドレイン端子の一端は読み出し用トランスファゲートRT1のソース、ドレイン端子の他端に接続され、ソース、ドレイン端子の他端は基準電位に接続されており、ゲート端子は第１のインバータ１１の出力端子と第２のインバータ１２の入力端子との共通接続端子に接続されている。
【００１４】
つまり、本例のメモリセルは、書込みバッファ用トランジスタWD1、WD2と、データを書き込む際とは別のパスに接続されている読み出し用トランスファゲートRT1および読み出しドライバ用トランジスタRD1を含めて合計10個のトランジスタで構成されている。
【００１５】
次に、図１のメモリセルアレイにおいて、選択されたメモリセルにデータを書き込む際の動作および選択されたメモリセルからデータを読み出す際の動作を説明する。まず、選択されたメモリセルにデータを書き込む際には、選択行のワード線WLがＨレベルに設定され、選択列のビット線WBLおよび/WBLが書き込むべきデータに応じて一方がＬレベル、他方がＨレベルに設定される。また、非選択行のワード線WLが全てＬレベルに設定され、非選択列のビット線WBLおよび/WBLが共にＬレベルに設定される。また、データ読み出し用のビット線RBLは全てＨレベルに設定される。
【００１６】
選択されたメモリセルにデータを書き込む際、選択行のワード線WLがＨレベルに設定されるので、選択メモリセルと同一行のワード線WLに接続されている全てのメモリセルのデータ書込み用トランスファゲートWT1およびWT2がオンしてしまう。
【００１７】
しかし、選択行のワード線に接続されている非選択のメモリセルでは、ビット線WBLおよび/WBLが共にＬレベルに設定されており、書込みバッファ用トランジスタWD1およびWD2が共にオフ状態になっているので、仮にSNMが低く、データの安定性が低いメモリセルが存在していたとしても、データが破壊されることを防ぐことができる。
【００１８】
また、この際、選択されたメモリセルと同一行のワード線WLに接続されている全てのメモリセルの読み出し用トランスファゲートRT1もオン状態になってしまう。しかし、図１の構成では、読み出し用トランスファゲートRT1およびそれに直列接続されている読み出しドライバ用トランジスタRD1からなるパスは、データを書き込む際とは別のパスになっている。このため、SNMが低くデータの安定性が低いメモリセルが存在していたとしても、読み出し用トランスファゲートRT1がオンになった場合にそのソース、ドレイン端子はデータを記憶しているインバータ対には接続されておらず、データ読み出し用のビット線RBLのＨレベルが、データラッチ回路に伝達されてデータに影響が与えられることはない。
【００１９】
以上のことから、図１のメモリセルを使用したメモリセルアレイでは、従来のＳＲＡＭセルを使用したメモリセルアレイで発生するような、データの書込み時に選択行のワード線に接続されている非選択セルのうちでSNMが低く、データの安定性が低いメモリセルのデータが破壊されるライトディスターブの問題を回避できるという効果が得られる。
【００２０】
一方、選択セルからデータを読み出す際には、選択行のワード線WLがＨレベルに設定され、選択列のデータ読み出し用のビット線RBLがＨレベルに設定され、かつ非選択行のワード線WLがＬレベルに設定され、非選択列のデータ読み出し用のビット線RBLがＨレベルに設定される。また、データ書込み用のビット線WBLおよび/WBLは全てＬレベルに設定される。データを読み出す際には、読み出しドライバ用トランジスタRD1と読み出し用トランスファゲートRT1で構成されたパスが使用され、選択されたメモリセルの読み出しドライバ用トランジスタRD1のオン、オフ状態が記憶データに応じて変わり、データ読み出し用のビット線RBLにデータを取り出すことができる。
【００２１】
図１のＳＲＡＭメモリセルを使用したメモリセルアレイにおいて、選択セルからデータを読み出す際、データを書き込む際と同様に、選択セルと同一行のワード線WLに接続されている全てのメモリセルの読み出し用トランスファゲートRT1がオン状態になってしまう。しかし、読み出し用トランスファゲートRT1がオン状態になった時、SNMが低く、データの安定性が低いメモリセルが存在していたとしても、読み出し用トランスファゲートRT1のソース、ドレイン端子はデータラッチ回路に接続されていないので、データ読み出し用のビット線RBLのＨレベルがデータラッチ回路に伝達されてデータに影響が与えられることはない。
【００２２】
また、データ読み出しの際、データを書き込む際と同様に、選択セルと同一行のワード線WLに接続されている全てのメモリセルのデータ書込み用トランスファゲートWT1およびWT2がオン状態になってしまう。しかし、全てのデータ書込み用のビット線WBLおよび/WBLは共にＬレベルに設定されており、書込みバッファ用のトランジスタWD1およびWD2は共にオフ状態になっているので、SNMが低く、データの安定性が低いメモリセルが存在していたとしても、データが破壊されてしまうことを防ぐことができる。
【００２３】
以上のことから、図１のメモリセルを使用したメモリセルアレイでは、前述した従来例のメモリセルを使用したメモリセルアレイで存在する問題点、即ち、リードディスターブの問題を回避することができる。
【００２４】
＜第２の実施形態＞
図１のメモリセルアレイでは、選択セルにデータを書き込む際、選択行のワード線WLがＨレベルに設定され、選択列のデータ書込み用のビット線WBLおよび/WBLが、書き込むべきデータに応じて、一方がＬレベル、他方がＨレベルに設定される。この際、書込みバッファ用のトランジスタWD1およびWD2は、データラッチ回路の記憶データとは逆のデータを書き込む場合に備えて、駆動力、即ち、トランジスタのチャネル幅を大きくする必要がある。したがって、その分、メモリセルの面積が大きくなる。この点を改善した第２の実施形態について以下に説明する。
【００２５】
図２は、本発明の第２の実施形態に係るＳＲＡＭのメモリセルアレイの回路図である。図２では、列方向に隣接している２個のメモリセルＭＣ１、ＭＣ２のみを示している。書込みバッファ用のトランジスタWD1およびWD2は、２個のメモリセルＭＣ１、ＭＣ２を含む同一列の複数個のメモリセルで共有されている。すなわち、各メモリセルのデータ書込み用トランスファゲートWT1のソース、ドレイン端子の他端が共通に接続され、この共通接続端子と基準電位との間に書込みバッファ用のトランジスタWD1のソース、ドレイン端子が接続されている。同様に、各メモリセルのデータ書込み用トランスファゲートWT2のソース、ドレイン端子の他端が共通に接続され、この共通接続端子と基準電位との間に書込みバッファ用のトランジスタWD2のソース、ドレイン端子が接続されている。
【００２６】
図２のメモリセルアレイでは、選択セルにデータを書き込む際の動作、および選択セルからデータを読み出す際の動作は、図１に示したメモリセルと全く同じである。
【００２７】
この実施形態では、同一列に配置されている複数個（ｎ個）のメモリセルで書込みバッファ用のトランジスタWD1およびWD2が共有できるので、トランジスタWD1およびWD2のサイズを同じにする場合は、トランジスタWD1およびWD2の１セル当りの占有面積を１／ｎにすることができる。したがって、メモリセルの面積を小さくできるという効果が得られる。
【００２８】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るＳＲＡＭのメモリセルアレイの回路図である。図３では、列方向に隣接している３個のメモリセルＭＣ１、ＭＣ２、ＭＣ３のみを示している。書込みバッファ用のトランジスタWD1およびWD2はそれぞれ、列方向に隣接する２個のメモリセルで共有されている。すなわち、メモリセルＭＣ２とこのメモリセルに対して下の向き（第１の向き）で隣接しているメモリセルＭＣ３とで書込みバッファ用のトランジスタWD1が共用されており、メモリセルＭＣ２とこのメモリセルに対して上の向き（第２の向き）で隣接しているメモリセルＭＣ１とで書込みバッファ用のトランジスタWD2が共用されている。
【００２９】
図３のメモリセルアレイでは、選択セルにデータを書き込む際の動作、および選択セルからデータを読み出す際の動作は、図１あるいは図２に示したメモリセルの場合と同様である。
【００３０】
この実施形態では、列方向に隣接する２個のメモリセルで書込みバッファ用のトランジスタWD1およびWD2が共有できるので、トランジスタWD1およびWD2のサイズを同じにする場合は、トランジスタWD1およびWD2の１セル当りの占有面積を１／２にすることができる。したがって、メモリセルの面積を小さくできるという効果が得られる。
【００３１】
図４は、図３のメモリセルアレイを実際にチップ上にレイアウトした場合の平面パターンの一例を示している。メモリセルＭＣ１〜３の各セル領域内において、トランジスタL1、L2のゲート部をL1G、L2G、トランジスタD1、D2のゲート部をD1G、D2G、データ書込み用トランスファゲートWT1、WT2のゲート部をWT1G、WT2G、書込みバッファ用のトランジスタWD1、WD2のゲート部をWD1G、WD2G、読み出しドライバ用トランジスタRD1のゲート部をRD1G、読み出し用トランスファゲートRT1のゲート部をRT1Gで示している。その他、端子間接続用配線部、ワード線配線部、データ書込み用ビット線配線部、データ読み出し用ビット線配線部、電源配線部、コンタクト部なども図示している。
【００３２】
図４において、メモリセルＭＣ１〜３の各セル領域は、セルデータを記憶するクロスカップル接続されたインバータ１１（L1、D1）、１２（L2、D2）対が点対称の位置に配置されている。そして、図中の上下方向（ビット線方向、列方向）に隣接する２つのセル領域の各パターンは、互いに上下方向に反転した向き（線対称）となるレイアウトを有する。即ち、メモリセルＭＣ２のセル領域は、メモリセルＭＣ１とメモリセルＭＣ３のセル領域に対して線対称のパターンレイアウトを有し、メモリセルＭＣ１とメモリセルＭＣ３のセル領域のパターンレイアウトは同じ向きになっている。このようなレイアウトを有することにより、セル領域の境界で電源配線やビット線に接続されたコンタクトが共有でき、セル面積を小さくできるという利点がある。
【００３３】
また、列方向に隣接するメモリセルＭＣ１とメモリセルＭＣ２の２つのセル領域で書込みバッファ用のトランジスタWD2を共有しており、列方向に隣接するメモリセルＭＣ２とメモリセルＭＣ３の２つのセル領域で書込みバッファ用のトランジスタWD1を共有しているので、セル面積を小さくすることができる。なお、トランジスタWD1、WD2の形成領域では、各トランジスタは、並列接続された２個のトランジスタで構成されている。
【００３４】
トランジスタWD1のソース、ドレイン端子のうち基準電位に接続されていない側の端子と、トランジスタWD2のソース、ドレイン端子のうち基準電位に接続されていない側の端子とは、互いに点対称の位置となる。例えば、メモリセルＭＣ２のセル領域に着目すると、書込みバッファ用のトランジスタWD1のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ２のセル領域の図中右下に、書込みバッファ用のトランジスタWD2のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ２のセル領域の図中左上にそれぞれ配置される。メモリセルＭＣ２に対して上向きに隣接するメモリセルＭＣ１では、書込みバッファ用のトランジスタWD2のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ１のセル領域の図中左下に、書込みバッファ用のトランジスタWD1のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ１のセル領域の図中右上にそれぞれ配置される。さらに、メモリセルＭＣ２に対して下向きに隣接するメモリセルＭＣ３では、書込みバッファ用のトランジスタWD1のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ３のセル領域の図中右上に、書込みバッファ用のトランジスタWD2のソース、ドレイン端子のうち基準電位に接続されていない側の端子がメモリセルＭＣ３のセル領域の図中左下にそれぞれ配置される。
【００３５】
そして、上記したメモリセルＭＣ１のような第１のパターンレイアウトを有する第１のメモリセル領域と、第１のパターンレイアウトに対して線対称である上記したメモリセルＭＣ２のような第２のパターンレイアウトを有する第２のメモリセル領域が列方向に交互に繰り返すように配置されている。また、第１のメモリセル領域が行方向に連続的に繰り返す行および第２のメモリセル領域が行方向に連続的に繰り返す行が列方向に交互に繰り返すように配置されている。
【００３６】
なお、図４に示したメモリセルアレイのパターンレイアウトでは、列方向に隣接する２つのセル領域において、共有される書込みバッファ用のトランジスタ、例えばメモリセルＭＣ１とメモリセルＭＣ２のセル領域のトランジスタWD2、あるいはメモリセルＭＣ２とメモリセルＭＣ３のセル領域のトランジスタWD1が配置されている領域は、WD1についてはメモリセル領域の行方向における右側に突出した突出パターン領域、WD2についてはメモリセル領域の行方向における左側に突出した突出パターン領域となっている。また、上記突出パターン領域に対応して凹没した凹没パターン領域を有する。そして、行方向に隣接するセル領域は、一方のセル領域の突出パターン領域が他方のセル領域の凹没パターン領域内に入り込むように配置されている。これにより、メモリセルアレイのパターンレイアウトにおけるデッドスペースは発生しないという利点がある。
【００３７】
以上述べたように、列方向に隣接した２つのセル領域で書込みバッファ用のトランジスタWD1およびWD2を共有する場合は、図３の構成および図４のレイアウトを採用すると、図２の構成を採用するよりもセル面積を小さくすることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係るＳＲＡＭのメモリセルアレイの回路図。
【図２】本発明の第２の実施形態に係るＳＲＡＭのメモリセルアレイの回路図。
【図３】本発明の第３の実施形態に係るＳＲＡＭのメモリセルアレイの回路図。
【図４】図３のメモリセルアレイのパターン平面図。
【符号の説明】
【００３９】
１１、１２…CMOSインバータ、L1、L2 …負荷用のPMOSトランジスタ、D1、D2 …ドライバ用のNMOSトランジスタ、WT1、WT2 …データ書込みトランスファゲート、WD1、WD2…書込みバッファ用のトランジスタ、RD1…読み出しドライバ用トランジスタ、RT1…読み出し用トランスファゲート、WL/WBL…データ書込み用のビット線、RBL…データ読み出し用のビット線。
【図１】
2007220262.tif 000003
【図２】
2007220262.tif 000004
【図３】
2007220262.tif 000005
【図４】
2007220262.tif 000006