(57)【要約】【課題】  半導体装置が高集積化され、その動作電圧が低電圧化され低消費電力化されると共に、半導体装置を構成する半導体素子の構造は微細化され高密度化されてくる。この場合、当該半導体装置、特にＭＯＳトランジスタの静電破壊は生じ易くなる。【解決手段】  本発明の半導体装置は、ｐ型保護素子１０２及びｎ型保護素子１０３におけるドレイン領域とガードバンドとの最小距離が、ｐ型内部回路素子２０２及びｎ型内部回路素子２０３におけるドレイン領域とガードバンドとの最小距離よりも短い。【選択図】      図２
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【特許請求の範囲】
【請求項１】
保護素子と内部回路とを備える半導体装置において、
前記保護素子における、ガードバンドと外部端子に接続された不純物拡散領域との最小距離は、前記内部回路における、ガードバンドと外部端子に接続された不純物拡散領域との最小距離よりも短いことを特徴とする半導体装置。
【請求項２】
前記保護素子はＭＯＳトランジスタであって、
前記保護素子における前記不純物拡散領域はドレイン領域又はソース領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護素子は第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体装置であることを特徴とする請求項１、又は請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第１導電型ＭＯＳトランジスタの第１導電型ソース領域、第２導電型ガードバンド及びゲート電極は接地端子に接続されており、
前記第２導電型ＭＯＳトランジスタの第２導電型ソース領域、第１導電型ガードバンド及びゲート電極は電源端子に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記外部端子は、入力端子、出力端子、入出力端子、又は電源端子のいずれかであることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に内部回路を静電破壊から保護するための静電保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路は、ＭＯＳトランジスタ等の半導体素子で構成されている。これまで、静電気から発生するパルス状の高電圧によるＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）により半導体素子が破壊されるのを防止する技術が種々開発されてきた。
【０００３】
図１には、保護素子１０１及び内部回路２０１からなる半導体集積回路のうち典型的なものが示されている。前記保護素子１０１は、電源端子Ｖｄｄと接地端子ＧＮＤとの間にｐ型保護素子１０２とｎ型保護素子１０３から形成される。前記入力端子Ｖｉｎは、前記ｐ型保護素子１０２及び前記ｎ型保護素子１０３のドレイン接点に印加される。更に、前記入力端子Ｖｉｎは前記内部回路２０１を構成するｐ型内部回路素子２０２及びｎ型内部回路素子２０３のドレイン(またはソース)接点に接続できるようになっており、ソース(またはドレイン)接点から回路内部へと伝送される。
【０００４】
これまでは、前記ｐ型保護素子１０２及び前記ｎ型保護素子１０３の設計条件と、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３は同一の設計条件であっても、前記保護素子１０１はＥＳＤから保護する機能を十分に有していた。
【０００５】
しかしながら、半導体装置が高集積化され、その動作電圧が低電圧化され低消費電力化される共に、半導体装置を構成する半導体素子の構造は微細化され高密度化されてくる。この場合、当該半導体装置、特にＭＯＳトランジスタの静電破壊は生じ易くなり、上記構成では、内部回路の半導体素子をＥＳＤから保護するためには不十分となってきた。
【０００６】
上記課題に鑑み、前記保護素子１０１と内部回路２０１とを異なる設計条件にして、前記保護素子１０１が静電気ストレス電流を逃がし易いように設計されるようになってきた。
【０００７】
その具体的手段として、前記ｐ型保護素子１０２及び前記ｎ型保護素子１０３のチャネル長が、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３のチャネル長より短く設定される。その結果、前記保護素子１０１の静電気ストレスを逃がす機能は高まる。
【０００８】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平５−７５１１８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、斯かる技術的手段は、以下の技術的課題を含むものである。
【００１０】
即ち、前記ｐ型保護素子１０２及び前記ｎ型保護素子１０３のチャネル長は、ホットエレクトロンの耐久性によって短くする限度が決まる。即ち、当該チャネル長は急激なパンチスルーによる耐圧の低下から定格耐圧を下回る下限チャネル長よりも長いチャネル長に設定すべきであり、無制限にチャネル長を短縮化することは実用的でない。ところが、半導体集積回路の高集積化に伴い、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３のチャネル長自体が、上記限度まで短縮化されてきた。したがって、前記ｐ型保護素子１０２及び前記ｎ型保護素子１０３のチャネル長を、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３のチャネル長よりも短縮化することが可能な場合は限定的であった。
【００１１】
また、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３のチャネル長を従来の設計よりも長くすることにより、同様の効果は得られる。しかしながら、前記ｐ型内部回路素子２０２及び前記ｎ型内部回路素子２０３のチャネル長は、用いられる回路の使用条件により定められるため、この手段は現実的ではない。
【課題を解決するための手段】
【００１２】
上記に鑑み、本発明に係る半導体装置は、保護素子と内部回路とを備える半導体装置において、前記保護素子における、ガードバンドと外部端子に接続された不純物拡散領域との最小距離は、前記内部回路における、ガードバンドと外部端子に接続された不純物拡散領域との最小距離よりも短いことを特徴とする。
【００１３】
また、前記保護素子はＭＯＳトランジスタであって、前記保護素子における前記不純物拡散領域はドレイン領域又はソース領域であることを特徴とする。
【００１４】
また、前記保護素子は第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体装置であることを特徴とする。
【００１５】
また、前記第１導電型ＭＯＳトランジスタの第１導電型ソース領域、第２導電型ガードバンド及びゲート電極は接地端子に接続されており、前記第２導電型ＭＯＳトランジスタの第２導電型ソース領域、第１導電型ガードバンド及びゲート電極は電源端子に接続されていることを特徴とする。
【００１６】
また、前記外部端子は、入力端子、出力端子、入出力端子、又は電源端子のいずれかであることを特徴とする。
【発明の効果】
【００１７】
保護素子を構成するＭＯＳトランジスタは、ＥＳＤ耐量を低下することなく、内部回路を構成するＭＯＳトランジスタに先立ちブレークダウンするため、半導体装置のＥＳＤ耐圧が向上する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を、図面を参照しながら説明する。
【００１９】
図１には、保護素子１０１及び内部回路２０１が示されている。前記保護素子１０１は、電源端子Ｖｄｄと接地端子ＧＮＤとの間にｐ型保護素子１０２とｎ型保護素子１０３で形成される。ここで、前記ｐ型保護素子１０２はｐチャネルＭＯＳトランジスタにより構成される。また、前記ｎ型保護素子１０３はｎチャネルＭＯＳトランジスタにより構成される。そして、入力端子Ｖｉｎは、前記ｐ型保護素子１０２と前記ｎ型保護素子１０３のドレイン接点に印加される。更に、前記入力端子Ｖｉｎは前記内部回路２０１を構成するｐ型内部回路素子２０２及びｎ型内部回路素子２０３のドレイン接点に接続できるようになっており、ソース接点から回路内部へと伝送される。
【００２０】
この入力保護回路の構成において、前記入力端子Ｖｉｎと前記接地端子ＧＮＤとの間に静電気パルスが印加された際には、前記内部回路２０１にストレスが加わる前に、前記入力端子Ｖｉｎから前記ｎ型保護素子１０３を経由して、前記接地端子ＧＮＤへ静電気を放電させる。このことにより、前記内部回路２０１が保護される。同様にして、前記入力端子Ｖｉｎと前記電源端子Ｖｄｄの間に静電気パルスが印加された際には、前記内部回路２０１にストレスが加わる前に、前記入力端子Ｖｉｎから前記ｐ型保護素子１０２を経由して、前記電源端子Ｖｄｄへ静電気を放電させる。
【００２１】
図２には、前記保護回路１０１及び前記内部回路２０１のＣＭＯＳインバータの平面図が示されている。すなわち、図２（ａ）には前記保護素子１０１が示されており、図２（ｂ）には前記内部回路２０１が示されている。
【００２２】
前記ｎ型保護素子１０３及び前記ｎ型内部回路素子２０３は、不図示の半導体基板１の表面領域上に形成されたｐウェル３と、前記ｐウェル３の電位を固定する矩形のｐ型ガードバンド５と、前記ｐ型ガードバンド５に区画される領域に形成されたｎ型ソース領域１０及びｎ型ドレイン領域８と、前記ｎ型ソース領域１０と前記ｎ型ドレイン領域８との間に形成されたゲート電極２と、から構成される。
【００２３】
また、前記ｐ型半導体素子１０２及び前記ｐ型内部回路素子２０２は、不図示の半導体基板１の表面領域上に形成されたｎウェル４と、前記ｎウェル４の電位を固定する矩形のｎ型ガードバンド６と、前記ｎ型ガードバンド６に区画される領域に形成されたｐ型ソース領域９及びｐ型ドレイン領域７と、前記ｐ型ソース領域９と前記ｐ型ドレイン領域７との間に形成されたゲート電極２と、から構成される。
【００２４】
ここで、各素子におけるドレインとガードバンドとの距離を定義する。すなわち、前記ｎ型保護素子１０３における前記ｎ型ドレイン領域８と前記ｐ型ガードバンド５との距離を１０３Ｌ、前記ｐ型保護素子１０２における前記ｐ型ドレイン領域７と前記ｎ型ガードバンド６との距離を１０２Ｌと定義する。同様に、前記ｎ型内部回路素子２０３における前記ｎ型ドレイン領域８と前記ｐ型ガードバンド５との距離を２０３Ｌ、前記ｐ型内部回路素子２０２における前記ｐ型ドレイン領域８と前記ｎ型ガードバンド６との距離を２０２Ｌと定義する。
【００２５】
また、各素子における、ソース領域とドレイン領域とを跨ぐ方向の、ソース領域とガードバンドとの距離を定義する。すなわち前記ｎ型保護素子１０３における前記ｎ型ソース領域１０と前記ｐ型ガードバンド５との距離を１０３ＸＬ、前記ｐ型保護素子１０２における前記ｐ型ソース領域９と前記ｎ型ガードバンド６との距離を１０２ＸＬと定義する。同様に、前記ｎ型内部回路素子２０３における前記ｎ型ソース領域１０と前記ｐ型ガードバンド５との距離を２０３ＸＬ、前記ｐ型内部回路素子２０２における前記ｐ型ソース領域１０と前記ｎ型ガードバンド６との距離を２０２ＸＬと定義する。
【００２６】
図３、図４、図５には、前記保護回路１０１及び前記内部回路２０１のＣＭＯＳインバータの断面図が示されている。
【００２７】
図３（ａ）には、前記保護素子１０１のＸ１０１−Ｘ１０１における断面図が示されている。前記ｎ型保護素子１０３の前記ゲート電極２、前記ｎ型ソース領域１０及び前記Ｐ型ガードバンド５が前記接地端子ＧＮＤに接続され接地電位にされる。また、前記ｐ型保護素子１０２の前記ゲート電極２、前記ｐ型ソース領域９及び前記ｎ型ガードバンド６が前記電源端子Ｖｄｄに接続され電源電位にされる。そして、前記ｎ型保護素子１０３の前記ｎ型ドレイン領域８と前記ｐ型保護素子１０２の前記ｐ型ドレイン領域７とが接続され、入力の信号線となりＶｉｎの電圧になる。
【００２８】
また、図３（ｂ）には、前記内部２０１のＸ２０１−Ｘ２０１における断面図が示されている。前記ｎ型内部回路素子２０３の前記ｐ型ガードバンド５が前記接地端子ＧＮＤに接続され接地電位にされる。また、前記ｐ型内部回路素子２０２の前記ｎ型ガードバンド６が前記電源端子Ｖｄｄに接続され電源電位にされる。そして、前記ｎ型内部回路素子２０３のｎ型ドレイン領域１０と前記ｐ型内部回路素子２０２の前記ｐ型ドレイン領域９とが接続され、入力の信号線となりＶｉｎの電圧になる。また、前記ｎ型内部回路素子２０３の前記ｎ型ソース領域８と前記ｐ型内部回路素子２０２の前記ｐ型ソース領域７とが内部に接続される。
【００２９】
図４（ａ）には、前記ｎ型半導体素子１０３のＹ１０３−Ｙ１０３における断面図が示されている。また、図４（ｂ）には、前記ｎ型内部回路素子２０３のＹ２０３−Ｙ２０３における断面図が示されている。本発明では、前記設置端子ＧＮＤに接続された前記ｐ型ガードバンド５と、前記入力端子Ｖｉｎに接続された前記ｎ型ドレイン領域８との距離について、前記ｎ型保護素子１０３の前記距離１０３Ｌが前記ｎ型内部回路素子２０３の前記距離２０３Ｌよりも小さくなるように設計されている。例えば、前記距離１０３Ｌが７ｕｍ、前記距離２０３Ｌが８ｕｍとなるように設計される。
【００３０】
同様に、図５（ａ）には、前記ｐ型半導体素子２０３のＹ１０２−Ｙ１０２における断面図が示されている。また、図５（ｂ）には、前記ｐ型内部回路素子２０２のＹ２０２−Ｙ２０２における断面図が示されている。本発明では、前記電源端子Ｖｄｄに接続された前記ｎ型ガードバンド６と、前記入力端子Ｖｉｎに接続された前記ｐ型ドレイン領域７との距離について、前記ｐ型保護素子１０２の前記距離１０２Ｌが前記ｐ型内部回路素子２０２の前記距離２０２Ｌよりも小さくなるように設計されている。例えば、前記距離１０２Ｌが７ｕｍ，前記距離２０２Ｌが８ｕｍとなるように設計される。
【００３１】
以下、本実施形態に係る半導体装置にＥＳＤが印加されたときの動作について説明する。
【００３２】
先ず、前記接地端子ＧＮＤを基準にして前記入力端子Ｖｉｎへ負極の静電気パルスが印加されたとき、前記ｎ型保護素子１０３のドレイン電極-基板電極間の寄生ＰＮダイオードが順方向動作する。同様に、前記電源端子Ｖｄｄを基準にして前記入力端子Ｖｉｎへ正極の静電気パルスが印加されたとき、前記ｐ型保護素子１０２のドレイン電極-基板電極間の寄生ＰＮダイオードが順方向動作する。このようなダイオードの順方向動作により、静電気を放電させる際には、入力端子５は１Ｖ以下の低電圧でクランプされるので、前記距離１０３Ｌと前記２０３Ｌ、又は前記距離１０２Ｌと前記距離２０２Ｌを同じ長さに設計しても、前記内部回路２０１へ影響を及ぼすことは少ない。
【００３３】
一方、前記接地端子ＧＮＤを基準にして前記入力端子Ｖｉｎへ正極の静電気パルスが印加されたとき、又は前記電源端子Ｖｄｄを基準にして前記入力端子Ｖｉｎへ負極の静電気パルスが印加されたとき、ドレイン−基板電極間の寄生ＰＮダイオードは逆方向動作する。ドレイン電極-基板電極間の寄生ＰＮダイオードへ印加される逆方向電圧がＰＮ接合耐圧を超えると、ＰＮ接合はブレークダウンし、逆方向飽和電流が流れる。この逆方向飽和電流は、ＭＯＳトランジスタのドレイン端部においてキャリアの衝突電離を引き起こす。このことにより、ドレイン端部から基板電極へ流れる基板電流が発生する。基板電流は、ｎ型ＭＯＳトランジスタでは基板電位を上昇させ、ｐ型ＭＯＳトランジスタでは基板電位を下降させる。このことにより、ＭＯＳトランジスタの基板電極-ソース電極間のＰＮ接合が順方向バイアス状態になると、ＭＯＳトランジスタは寄生ラテラルバイポーラトランジスタとして動作する、いわゆるスナップバック動作が発生する。このように、前記接地端子ＧＮＤを基準にして前記入力端子Ｖｉｎへ正極の静電気パルスが印加、及び前記電源端子Ｖｄｄを基準にして前記入力端子Ｖｉｎへ負極の静電気パルスが印加されると、前記保護素子１０１はスナップバック動作を起こして静電気を放電させる。このことにより、前記内部回路２０１を保護している。
【００３４】
以上、本実施形態に係る半導体装置は、前記保護素子の前記距離１０２Ｌ、前記距離１０３Ｌを、前記内部回路２０１の前記距離２０２Ｌ、前記距離２０３Ｌより小さく設計した。この場合、前記ｎ型保護素子１０３では、基板電流が発生する前記ｎ型ドレイン８の端部と前記ｐ型ガードバンド５との距離が近くなる。したがって、前記ｐ型ガードバンド５の電位は容易に上昇し、スナップバック動作が発生し易くなる。同様に、前記ｐ型保護素子１０２では、基板電流が発生する前記ｐ型ドレイン７の端部と前記ｎ型ガードバンド６との距離が近くなる。したがって、前記ｎ型ガードバンド６の電位は容易に下降し、スナップバック動作が発生し易くなる。その結果、前記保護回路１０１は、前記内部回路２０１にＥＳＤサージが流れるよりも早く動作することが可能になる。また、前記内部回路２０１が高集積化あるいは高速化しても、半導体装置のＥＳＤ耐性を保つことができる。
【００３５】
尚、上記の技術的効果は、ドレイン領域とガードバンドとの距離にのみ依存する。したがって、内部回路におけるガードバンドと、保護素子におけるガードバンドとは、相似形である必要はない。例えば、ソース領域とドレイン領域とを跨ぐ方向の、ソース領域とガードバンドとの距離とは同一であってもよい。すなわち、前記距離１０２ＸＬと前記距離２０２ＸＬ、前記距離１０３ＸＬと前記距離２０３ＸＬ、とを等しくしてもよい。この場合、ソース領域とドレイン領域とを跨ぐ方向については、内部回路におけるガードバンドの大きさと、保護素子におけるガードバンドの大きさと、を同一にすることができ、相似形である場合よりも微細化することができる。
【００３６】
また、本実施形態では、ガードバンドの形状が矩形である場合について説明した。しかしながら、ガードバンドの形状は矩形に限定されず、使用用途により適宜選択できるものである。例えば、低耐圧用トランジスタである場合、高耐圧用トランジスタよりもウェルの電位固定強度が要求されない場合が多い。したがって、図６（ａ）、図６（ｂ）に示すｎ型ＭＯＳトランジスタのように、ガードバンドの形状を矩形とせず、その一部のみをドレイン領域に隣接するように形成してもよい。この場合、ガードバンドが矩形であるよりもガードバンドの面積が微細化されるため、微細な半導体装置が形成される。
【００３７】
また、本実施形態では、外部端子が入力端子の場合について説明したが、本発明は、当該外部端子が出力端子、入出力端子、又は電源端子である場合も同様に適用できる。
【００３８】
また、本実施形態では、保護素子がＣＭＯＳインバータである場合について説明したが、保護素子がｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタのいずれか単体である場合も同様に適用できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態及び従来技術に係る回路図を示す。
【図２】本発明の一実施形態に係る半導体装置の平面図を示す。
【図３】本発明の一実施形態に係る半導体装置の断面図を示す。
【図４】本発明の一実施形態に係る半導体装置の断面図を示す。
【図５】本発明の一実施形態に係る半導体装置の断面図を示す。
【図６】本発明の他の実施形態に係る半導体装置の平面図を示す。
【符号の説明】
【００４０】
１      半導体基板
２      ゲート電極
３      ｐウェル
４      ｎウェル
５      ｐ型ガードバンド
６      ｎ型ガードバンド
７      ｐ型ドレイン領域
８      ｎ型ドレイン領域
９      ｐ型ソース領域
１０    ｎ型ソース領域
１１    素子分離膜
１０１  保護素子
１０２  ｐ型保護素子
１０３  ｎ型保護素子
２０１  内部回路
２０２  ｐ型内部回路素子
２０３  ｎ型内部回路素子
Ｖｉｎ  入力端子
ＧＮＤ  設置端子
Ｖｄｄ  電源端子
【図１】
2007242965.tif 000003
【図２】
2007242965.tif 000004
【図３】
2007242965.tif 000005
【図４】
2007242965.tif 000006
【図５】
2007242965.tif 000007
【図６】
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