(57)【要約】【課題】ソフトウェアの変更等を行うことなく、複数のピンの内の任意のピンを特定のＩ／Ｏポートとして使用することが可能なデータ処理装置を実現する。【解決手段】データ処理装置１０には、同一のＩ／Ｏボートとしてそれぞれ機能する複数のＩ／Ｏモジュール１５，１６，１７が設けられている。これら各Ｉ／Ｏモジュールに割り当てるべき割り込み番号およびベースアドレスは、割り込み番号テーブル１２１およびベースアドレステーブル１２２の内容によって変更される。シーケンサ１３は、シリアルＲＯＭ３１から割り込み番号情報およびベースアドレス情報をリードし、それら割り込み番号情報およびベースアドレス情報を割り込み番号テーブル１２１およびベースアドレステーブル１２２に設定する。この後、ＣＰＵ１１１が起動され、予め決められた特定のベースアドレスおよび特定の割り込み番号を用いてＩ／Ｏモジュールを制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１個のＬＳＩから構成されたデータ処理装置であって、
同一種類のＩ／Ｏポートとしてそれぞれ機能し、前記ＬＳＩの複数のピンにそれぞれ接続された複数のＩ／Ｏモジュールと、
前記複数のＩ／Ｏモジュールそれぞれに割り当てるべきベースアドレスを示すベースアドレス情報を保持するベースアドレステーブルと、
前記複数のＩ／Ｏモジュールそれぞれに割り当てるべき割り込み番号を示す割り込み番号情報を保持する割り込み番号テーブルと、
前記複数のＩ／Ｏモジュール内で予め決められた特定のベースアドレスおよび特定の割り込み番号が割り当てられたＩ／Ｏモジュールを制御する手順が記述されたプログラムを実行するプロセッサと、
前記ベースアドレステーブルのベースアドレス情報に基づいて前記プロセッサからのアドレスをデコードし、前記複数のＩ／Ｏモジュールの一つを選択するアドレスデコード手段と、
外部メモリに格納されたベースアドレス情報および割り込み番号情報をリードし、前記リードしたベースアドレス情報および割り込み番号情報を前記ベースアドレステーブルおよび前記割り込み番号テーブルにそれぞれ設定するテーブル設定処理を実行するテーブル設定手段と、
外部からのリセット信号から前記テーブル設定手段および前記プロセッサそれぞれに供給すべき第１および第２のリセット信号を生成し、前記テーブル設定処理が実行された後に前記プロセッサが起動されるように、前記第１および第２のリセット信号によって前記テーブル設定手段のリセットを解除した後に前記プロセッサのリセットを解除するリセット制御手段とを具備することを特徴とするデータ処理装置。
【請求項２】
前記複数のピンは前記ＬＳＩの一側面側に配置された第１ピンと前記ＬＳＩの他の側面側に配置された第２ピンとを少なくとも含み、前記複数のＩ／Ｏモジュールは、前記第１ピンに接続された第１のＩ／Ｏモジュールと前記第２ピンに接続された第２のＩ／Ｏモジュールとを少なくとも含むことを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記複数のＩ／Ｏモジュールの一つが割り込み要求信号を発生した場合、前記プロセッサに割り込み信号を送信すると共に、前記割り込み番号テーブルの割り込み番号情報にしたがって、前記割り込み要求信号を発生したＩ／Ｏモジュールに対応する割り込み番号を割り込み要因情報として保持する割り込みコントローラとをさらに具備することを特徴とする請求項１記載のデータ処理装置。
【請求項４】
外部バスを制御する外部バスコントローラをさらに具備し、
前記プログラムが格納されたメモリおよび前記外部メモリは前記外部バスにそれぞれ接続されていることを特徴とする請求項１記載のデータ処理装置。
【請求項５】
１個のＬＳＩから構成されるデータ処理装置内に設けられ、同一種類のＩ／Ｏポートとしてそれぞれ機能し前記ＬＳＩの複数のピンにそれぞれ接続された複数のＩ／Ｏモジュールの内の任意のＩ／Ｏモジュールを、前記複数のＩ／Ｏモジュールの内で予め決められた特定のベースアドレスおよび特定の割り込み番号が割り当てられたＩ／Ｏモジュールを制御する手順が記述されたプログラムによって制御するためのＩ／Ｏモジュール制御方法であって、
前記データ処理装置内には、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべきベースアドレスを示すベースアドレス情報を保持するベースアドレステーブルと、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべき割り込み番号を示す割り込み番号情報を保持する割り込み番号テーブルと、前記プログラムを実行するプロセッサと、前記ベースアドレステーブルのベースアドレス情報に基づいて前記プロセッサからのアドレスをデコードし、前記複数のＩ／Ｏモジュールの一つを選択するアドレスデコード手段と、外部メモリに格納されたベースアドレス情報および割り込み番号情報をリードし、前記リードしたベースアドレス情報および割り込み番号情報を前記ベースアドレステーブルおよび前記割り込み番号テーブルにそれぞれ設定するテーブル設定処理を実行するテーブル設定手段とが設けられており、
外部から前記データ処理装置に供給されるリセット信号から前記テーブル設定手段および前記プロセッサそれぞれに供給すべき第１および第２のリセット信号を生成するステップと、
前記第１のリセット信号によって前記テーブル設定手段のリセットを解除して、前記テーブル設定手段に前記テーブル設定処理を実行させるステップと、
前記テーブル設定処理が実行された後に、前記第２のリセット信号によって前記プロセッサのリセットを解除して、前記プロセッサを起動するステップとを具備することを特徴とするＩ／Ｏモジュール制御方法。
【請求項６】
前記複数のピンは前記ＬＳＩの一側面側に配置された第１ピンと前記ＬＳＩの他の側面側に配置された第２ピンとを少なくとも含み、前記複数のＩ／Ｏモジュールは、前記第１ピンに接続された第１のＩ／Ｏモジュールと前記第２ピンに接続された第２のＩ／Ｏモジュールとを少なくとも含むことを特徴とする請求項５記載のＩ／Ｏモジュール制御方法。
【請求項７】
１個のＬＳＩから構成され、同一種類のＩ／Ｏポートとしてそれぞれ機能し且つ前記ＬＳＩの複数のピンにそれぞれ接続された複数のＩ／Ｏモジュールを備えたデータ処理装置と、前記データ処理装置の複数のＩ／Ｏモジュールの内で予め決められた特定のベースアドレスおよび特定の割り込み番号が割り当てられた第１のＩ／Ｏモジュールを制御するための手順が記述されたプログラムが格納された第１のメモリとを備え、前記複数のＩ／Ｏモジュールの中で前記第１のＩ／Ｏモジュール以外の第２のＩ／Ｏモジュールが接続されたピンをＩ／Ｏポートとして使用する電子機器であって、
前記複数のＩ／Ｏモジュールそれぞれに割り当てるべき割り込み番号を指定する割り込み番号情報であって、前記第１のＩ／Ｏモジュールに予め割り当てられている前記特定の割り込み番号を前記第２のＩ／Ｏモジュールに割り当てるべき割り込み番号として指定する割り込み番号情報と、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべきベースアドレスを指定するベースアドレス情報であって、前記第１のＩ／Ｏモジュールに予め割り当てられている前記特定のベースアドレスを前記第２のＩ／Ｏモジュールに割り当てるべきベースアドレスとして指定するベースアドレス情報とが格納された第２のメモリを具備し、
前記データ処理装置には、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべきベースアドレスを示すベースアドレス情報を保持するベースアドレステーブルと、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべき割り込み番号を示す割り込み番号情報を保持する割り込み番号テーブルと、前記第１のメモリに格納されたプログラムを実行するプロセッサと、前記ベースアドレステーブルのベースアドレス情報に基づいて前記プロセッサからのアドレスをデコードし、前記複数のＩ／Ｏモジュールの一つを選択するアドレスデコード手段と、前記第２のメモリに格納されたベースアドレス情報および割り込み番号情報をリードし、前記リードしたベースアドレス情報および割り込み番号情報を前記ベースアドレステーブルおよび前記割り込み番号テーブルにそれぞれ設定するテーブル設定処理を実行するテーブル設定手段と、外部からのリセット信号から前記テーブル設定手段および前記プロセッサそれぞれに供給すべき第１および第２のリセット信号を生成し、前記テーブル設定処理が実行された後に前記プロセッサが起動されるように、前記第１および第２のリセット信号によって前記テーブル設定手段のリセットを解除した後に前記プロセッサのリセットを解除するリセット制御手段とが設けられていることを特徴とする電子機器。
【請求項８】
前記複数のピンは前記ＬＳＩの一側面側に配置された第１ピンと前記ＬＳＩの他の側面側に配置された第２ピンとを少なくとも含み、前記複数のＩ／Ｏモジュールは、前記第１ピンに接続された第１のＩ／Ｏモジュールと前記第２ピンに接続された第２のＩ／Ｏモジュールとを少なくとも含むことを特徴とする請求項７記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は１個のＬＳＩから構成されたデータ処理装置およびそのデータ処理装置に適用されるＩ／Ｏモジュール制御方法、並びに電子機器に関する。
【背景技術】
【０００２】
一般に、コンピュータシステムにおいては、複数のＩ／Ｏモジュールが搭載されている。これらＩ／Ｏモジュールにはそれぞれベースアドレスおよび割り込み番号が割り当てられており、ＣＰＵは、対応するベースアドレスおよび割り込み番号を用いて、各Ｉ／Ｏモジュールに対する制御を実行する。
【０００３】
また、割り込み番号を設定変更する仕組みを有するシステムも知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−３１２２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、最近では、１チップマイクロコンピュータのように、一個のＬＳＩから構成されるデータ処理装置も開発されている。この種のデータ処理装置は専用の組み込みシステムとして利用されることが多いため、データ処理装置内の各Ｉ／Ｏモジュールのベースアドレスおよび割り込み番号は固定化されているのが通常である。
【０００５】
また、最近では、データ処理装置を各種電子機器に汎用的に使用することが要求され始めている。しかし、データ処理装置が搭載される各電子機器毎に部品レイアウトの制約等が異なるので、電子機器によっては、データ処理装置を構成するＬＳＩに設けられた特定のピンとの結線が困難となる場合がある。この場合、特定のピンに接続されたＬＳＩ内のＩ／ＯモジュールをもはやＩ／Ｏポートとして使用することはできなくなる。
【０００６】
よって、データ処理装置を制御するソフトウェアの変更等を行うことなく、複数のピンの内の任意のピンを特定のＩ／Ｏポートとして使用するための新たな仕組みの実現が望まれている。
【０００７】
本発明は上述の事情を考慮してなされたものであり、ソフトウェアの変更等を行うことなく、複数のピンの内の任意のピンを特定のＩ／Ｏポートとして使用することが可能なデータ処理装置、Ｉ／Ｏモジュール制御方法、および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の課題を解決するため、本発明は、１個のＬＳＩから構成されたデータ処理装置であって、同一種類のＩ／Ｏポートとしてそれぞれ機能し、前記ＬＳＩの複数のピンにそれぞれ接続された複数のＩ／Ｏモジュールと、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべきベースアドレスを示すベースアドレス情報を保持するベースアドレステーブルと、前記複数のＩ／Ｏモジュールそれぞれに割り当てるべき割り込み番号を示す割り込み番号情報を保持する割り込み番号テーブルと、前記複数のＩ／Ｏモジュール内で予め決められた特定のベースアドレスおよび特定の割り込み番号が割り当てられたＩ／Ｏモジュールを制御する手順が記述されたプログラムを実行するプロセッサと、前記ベースアドレステーブルのベースアドレス情報に基づいて前記プロセッサからのアドレスをデコードし、前記複数のＩ／Ｏモジュールの一つを選択するアドレスデコード手段と、外部メモリに格納されたベースアドレス情報および割り込み番号情報をリードし、前記リードしたベースアドレス情報および割り込み番号情報を前記ベースアドレステーブルおよび前記割り込み番号テーブルにそれぞれ設定するテーブル設定処理を実行するテーブル設定手段と、外部からのリセット信号に応じて前記テーブル設定手段および前記プロセッサそれぞれに供給すべき第１および第２のリセット信号を生成し、前記テーブル設定処理が実行された後に前記プロセッサが起動されるように、前記第１および第２のリセット信号によって前記テーブル設定手段のリセットを解除した後に前記プロセッサのリセットを解除するリセット制御手段とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソフトウェアの変更等を行うことなく、複数のピンの内の任意のピンを特定のＩ／Ｏポートとして使用することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の実施形態を説明する。  
図１には、本発明の一実施形態に係るデータ処理装置の構成が示されている。
【００１１】
このデータ処理装置１０は１個のＬＳＩから構成されており、１チップマイクロコンピュータとして機能する。このデータ処理装置１０は、ＣＰＵ１１、コンフィグブロック１２、シーケンサ１３、外部バスコントローラ１４、Ｉ／Ｏモジュール１５，１６，１７、アドレスデコーダ１８、トランスポートストリームプロセッサ（ＴＳＰ）１９、メモリコントローラ２０、割り込みコントローラ２１、およびリセット制御回路２２等を備えている。
【００１２】
Ｉ／Ｏモジュール１５，１６，１７は同一種類のＩ／Ｏポートとしてそれぞれ機能するＩ／Ｏデバイスであり、これらＩ／Ｏモジュール１５，１６，１７はＬＳＩの互いに異なるピンにそれぞれ接続されている。Ｉ／Ｏモジュール（＃０）１５およびＩ／Ｏモジュール（＃１）１６がそれぞれ接続される２つのピン（Ｉ／Ｏ＃０，Ｉ／Ｏ＃１）はＬＳＩの一側面側に配置されており、またＩ／Ｏモジュール（＃２）１７が接続されるピン（Ｉ／Ｏ＃２）はＬＳＩの他の側面側に配置されている。Ｉ／Ｏモジュール（＃０）１５，Ｉ／Ｏモジュール（＃１）１６，Ｉ／Ｏモジュール（＃２）１７の各々は、例えば、ＵＡＲＴのようなシリアルＩ／Ｏインタフェースの１つのチャンネルとして、またはＡＵＤＩＯ出力インタフェースの１つのチャンネルとして機能する。
【００１３】
ＣＰＵ１１はデータ処理装置１０の動作を制御するプロセッサであり、プログラムメモリとして機能するＲＯＭ３２に予め格納されているプログラムを実行する。このプログラムには、Ｉ／Ｏモジュール（＃０）１５，Ｉ／Ｏモジュール（＃１）１６，Ｉ／Ｏモジュール（＃２）１７の内で予め決められた特定のベースアドレスおよび特定の割り込み番号が割り当てられた少なくとも１つのＩ／Ｏモジュール、例えばＩ／Ｏモジュール（＃０）１５を制御する手順が記述されている。ＣＰＵ１１は、ＲＯＭ３２に予め格納されているプログラムに従い、予め決められた特定のベースアドレスおよび特定の割り込み番号を用いてＩ／Ｏモジュールを制御する。
【００１４】
コンフィグブロック１２は書き換え可能な記憶部であり、ここには、Ｉ／Ｏモジュール（＃０）１５，Ｉ／Ｏモジュール（＃１）１６，Ｉ／Ｏモジュール（＃２）１７それぞれに割り当てるべき割り込み番号を示す割り込み番号情報を保持する割り込み番号テーブル１２１と、Ｉ／Ｏモジュール（＃０）１５，Ｉ／Ｏモジュール（＃１）１６，Ｉ／Ｏモジュール（＃２）１７それぞれに割り当てるべきベースアドレスを示すベースアドレス情報を保持するベースアドレステーブル１２２とが設けられている。
【００１５】
Ｉ／Ｏモジュール（＃０）１５，Ｉ／Ｏモジュール（＃１）１６，Ｉ／Ｏモジュール（＃２）１７の各々に割り当てられる割り込み番号およびベースアドレスは、割り込み番号テーブル１２１に設定される割り込み番号情報およびベースアドレステーブル１２２に設定されるベースアドレス情報の内容に応じて変更される。
【００１６】
シーケンサ１３は、外部メモリであるシリアルＲＯＭ３１に格納されたベースアドレス情報および割り込み番号情報をリードし、リードしたベースアドレス情報および割り込み番号情報をベースアドレステーブル１２２および割り込み番号テーブル１２１にそれぞれ設定するテーブル設定処理を実行する。
【００１７】
外部バスコントローラ１４は、アドレスバス２およびデータバス３を含む外部バスを制御し、外部バスに接続された各デバイスとの通信を実行する。外部バスには、上述したシリアルＲＯＭ３１、ＲＯＭ３２の他、Ｉ／Ｏデバイス３３などが接続される。シリアルＲＯＭ３１は格納しているデータをシリアルに読み出すように構成されたＲＯＭであり、アドレスバス２のみに接続されている。シーケンサ１３は、外部バスコントローラ１４を介してシリアルＲＯＭ３１をリードアクセスして、上述のテーブル設定処理を実行する。
【００１８】
アドレスデコーダ１８は、ベースアドレステーブル１２２のベースアドレス情報に基づいて、ＣＰＵ１１が内部バス１上に出力するＩ／Ｏアドレスの上位ビット部をデコードし、そしてそのデコード結果に基づいてＩ／Ｏモジュール１５，１６，１７の一つを選択する。選択されたＩ／Ｏモジュールには、アドレスデコーダ１８からチップセレクト信号ＣＳが供給される。
【００１９】
トランスポートストリームプロセッサ（ＴＳＰ）１９はトランスポートストリームを処理するためのユニットであり、外部デバイスとの間でトランスポートストリームを送受信する。外部デバイスとの間のトランスポートストリームの送受信には、１つのピンを介してトランスポートストリームをシリアル転送するＴＳシリアルインタフェース、または複数のピンを介してトランスポートストリームをパラレル転送するＴＳパラレルインタフェースが用いられる。上述の２つのピン（Ｉ／Ｏ＃０，Ｉ／Ｏ＃１）はＵＡＲＴのようなシリアルＩ／ＯインタフェースとＴＳインタフェースとの間で共用されるシェアピンであり、トランスポートストリームプロセッサ（ＴＳＰ）１９にも接続されている。トランスポートストリームの送受信にＴＳパラレルインタフェースが用いられる場合には、２つのピン（Ｉ／Ｏ＃０，Ｉ／Ｏ＃１）はシリアルＩ／Ｏとして使用することはできなくなる。
【００２０】
メモリコントローラ２０はＤＲＡＭのような外部メモリを制御する。
【００２１】
割り込みコントローラ２１は、Ｉ／Ｏモジュール１５，１６，１７の一つが割り込み要求信号を発生した場合、ＣＰＵ１１に割り込み信号を送信すると共に、割り込み番号テーブル１２１の割り込み番号情報にしたがって、割り込み要求信号を発生したＩ／Ｏモジュールに対応する割り込み番号を割り込み要因情報として保持する。ＣＰＵ１１は、割り込み信号を受信すると、割り込みコントローラ２１に保持されている割り込み要因情報を取得し、その割り込み要因情報が示す割り込み番号に対応する割り込み処理を実行する。また、割り込みコントローラ２１は外部割り込みにも対応している。
【００２２】
リセット制御回路２２は、外部からのリセット信号に応じてシーケンサ１３およびＣＰＵ１１それぞれに供給すべき第１および第２のリセット信号ＲＳ１，ＲＳ２を生成し、テーブル設定処理が実行された後にＣＰＵ１１が起動されるように、第１および第２のリセット信号ＲＳ１，ＲＳ２によってシーケンサ１３のリセットを解除した後にＣＰＵ１１のリセットを解除する。具体的には、リセット制御回路２２は、リセット信号ＲＳ１によってシーケンサ１３をリセット解除してから所定時間経過後に、リセット信号ＲＳ２によってＣＰＵ１１をリセット解除する。リセット信号ＲＳ１は、外部バスコントローラ１４にも供給される。また、リセット信号ＲＳ２は、シーケンサ１３および外部バスコントローラ１４以外の他の各デバイスに供給される。
【００２３】
このデータ処理装置１１においては、外部からのリセット信号が供給されたときにシリアルＲＯＭ３１に格納された割り込み番号情報およびベースアドレス情報が割り込み番号テーブル１２１およびベースアドレステーブル１２２に自動的に設定され、そしてその後に、ＣＰＵ１１によるプログラムの実行が開始される。したがって、ＲＯＭ３２のプログラムに記述されている予め決められた特定のＩ／Ｏモジュールに対応する割り込み番号およびベースアドレスを、使用したいピンに接続された他のＩ／Ｏモジュールに割り当てるべき割り込み番号およびベースアドレスとして指定する割り込み番号情報およびベースアドレス情報を格納したシリアルＲＯＭ３１を外部バスに接続することで、ＲＯＭ３２のプログラムを何ら変更することなく、使用したいピンに接続されたＩ／ＯモジュールをＣＰＵ１１から制御することが可能となる。よって、データ処理装置１０が組み込まれる電子機器内の部品レイアウトに適合した割り込み番号情報およびベースアドレス情報を格納したシリアルＲＯＭ３１を用意するだけで、３つのピン（Ｉ／Ｏ＃０，Ｉ／Ｏ＃１，Ｉ／Ｏ＃２）の内の任意のピンをシリアルＩ／Ｏのような特定のＩ／Ｏポートとして使用することができる。
【００２４】
図２は割り込み番号テーブル１２１の初期値と変更後の値との関係の一例を示し、図３はベースアドレステーブル１２２の初期値と変更後の値との関係の一例を示している。
【００２５】
いま、プログラムによって制御されるデフォルトのＩ／Ｏモジュールが割り込み番号５およびベースアドレスＡ１が割り当てられたＩ／Ｏモジュール（＃０）１５であるとする。プログラムには、シリアルＩ／Ｏを制御するためのルーチンが含まれており、このルーチンには割り込み番号５およびベースアドレスＡ１を用いてＩ／Ｏモジュールを制御する手順が記述されている。
【００２６】
Ｉ／Ｏモジュール（＃０）１５の代わりにＩ／Ｏモジュール（＃２）１７をシリアルＩ／Ｏとして使用する場合には、Ｉ／Ｏモジュール（＃２）１７の割り込み番号はその初期値である割り込み番号６からＩ／Ｏモジュール（＃０）１５の割り込み番号４に変更され、またＩ／Ｏモジュール（＃２）１７のベースアドレスはその初期値であるＡ３からＩ／Ｏモジュール（＃０）１５のベースアドレスＡ１に変更される。ＣＰＵ１１は、ベースアドレスＡ１を出力してＩ／Ｏモジュールをアクセスし、また割り込み番号４の割り込み信号に応答してＩ／Ｏモジュールを制御する割り込み処理を実行するが、実際に制御されるＩ／ＯモジュールはＩ／Ｏモジュール（＃０）１５ではなくＩ／Ｏモジュール（＃２）１７となる。
【００２７】
次に、図４のタイミングチャートおよび図５のフローチャートを参照して、リセット解除シーケンスを説明する。
【００２８】
外部からのリセット信号がアクティブ状態からインアクティブ状態に切り替わると、まず、内部の第１リセット信号ＲＳ１がアクティブ状態からインアクティブ状態に切り替わり、シーケンサ１３と外部バスコントローラ１４のみがリセット解除される。シーケンサ１３は、外部バスコントローラ１４を介してシリアルＲＯＭ３１から割り込み番号情報およびベースアドレス情報をリードし、それら割り込み番号情報およびベースアドレス情報を割り込み番号テーブル１２１およびベースアドレステーブル１２２に設定する（ステップＳ１１，Ｓ１２）。これらの期間を(A)とする。その後、内部の第２リセット信号ＲＳ２がアクティブ状態からインアクティブ状態に切り替わり、ＣＰＵ１１および他の各デバイスのリセットが解除され、ＣＰＵ１１が起動される（ステップＳ１３）。ＣＰＵ１１はＲＯＭ３２からプログラムを読み出し、プログラムの実行を開始する。
【００２９】
図６には、データ処理装置１０が搭載される電子機器の例として２つのセットＡ，Ｂが示されている。
【００３０】
ここでは、データ処理装置１０が同一種類のＩ／Ｏポートとして、シリアルＩ／Ｏポート（UART）を5チャネル(0〜4ch)、オーディオ出力用のＩ／Ｏポート（Audio）を3チャネル(0〜2ch)有している場合を想定する。
【００３１】
セットＡの電子機器においては、システム基板上の下方側にデータ処理装置１０が実装されており、電子機器の筐体の右側面にＴＳパラレルポートインタフェースと音声スピーカーとが配置され、電子機器の筐体の左側面と下側面にシリアルＩ／Ｏインタフェースが配置されている。
【００３２】
セットＢの電子機器においては、システム基板上の中央にデータ処理装置１０が実装されており、電子機器の筐体の右側面にＴＳシリアルポートインタフェースと２つのシリアルＩ／Ｏインタフェースとが配置され、左側面に音声スピーカーが配置されている。
【００３３】
また、データ処理装置１０においては、シリアルＩ／Ｏポートの0chと1chとして使用される２つのピンはシェアピンであり、ＴＳポートインタフェースがシリアルの場合には、シリアルＩ／Ｏポートの0chと1chを使用可能だが、ＴＳポートインタフェースがパラレルの場合には、シリアルＩ／Ｏポートの0chと1chが使用できない仕様になっているものとする。
【００３４】
ＲＯＭ３２に格納されているプログラムは、シリアルＩ／Ｏポートとしてそれぞれ機能する４つのＩ／Ｏモジュールの内、シリアルＩ／Ｏポートの0chと1chに対応する特定の２つのＩ／Ｏモジュールを制御するルーチンと、Audio出力用のＩ／Ｏポートとしてそれぞれ機能する３つのＩ／Ｏモジュールの内、Audio出力用のＩ／Ｏポートの0chに対応する特定の一つのＩ／Ｏモジュールを制御するルーチンとを含んでいる。
【００３５】
セットＡに搭載されるシリアルＲＯＭ３１には、シリアルＩ／Ｏポートの0chと1chに対応する特定の２つのＩ／Ｏモジュールに予め割り当てられているリソース（割り込み番号、ベースアドレス）を、シリアルＩ／Ｏポートの3chと4chに対応する２つのＩ／Ｏモジュールに割り当てるべきリソース（割り込み番号、ベースアドレス）として指定する割り込み番号情報およびベースアドレス情報が含まれている。
【００３６】
また、セットＢに搭載されるシリアルＲＯＭ３１には、Audio出力用のＩ／Ｏポートの0chに対応する特定の一つのＩ／Ｏモジュールに予め割り当てられているリソース（割り込み番号、ベースアドレス）を、Audio出力用のＩ／Ｏポートの2chに対応するＩ／Ｏモジュールに割り当てるべきリソース（割り込み番号、ベースアドレス）として指定する割り込み番号情報およびベースアドレス情報が含まれている。
【００３７】
図７には、割込み番号情報の初期値とセットＡ，Ｂそれぞれに対応する変更後の値との関係と、ベースアドレス情報の初期値とセットＡ，Ｂそれぞれに対応する変更後の値との関係が示されている。
【００３８】
図４の(A)の時間にシーケンサ１３によってシリアルＲＯＭ３１をリードすることで、図７の中列のSetAまたは図７の右列のSetBのように割り込み番号テーブル１２１およびベースアドレステーブル１２２を書き換えることが可能である。図７のように割り込み番号テーブル１２１およびベースアドレステーブル１２２を書き換えることにより、セットＡの電子機器ではUART 0ch の代わりにUART 3chを、またUART 1ch の代わりにUART 4chを扱うことが可能になる。また、セットＢの電子機器ではAudio 0ch の代わりにAudio 2chを使用することが可能になる。
【００３９】
このように、各セットの都合により、使用するAudioとシリアルI/Oのch番号が異なるが、本実施形態のデータ処理装置１０を用いることにより、セットＡ，Ｂのどちらもにおいて同じソフトウエアでデータ処理装置１０を動作させることが可能になる。よって、シリアルＲＯＭ３１を交換するだけで、容易に複数種の電子機器に同一のデータ処理装置１０を適用することができる。
【００４０】
なお、アドレスデコーダ１８の機能はＩ／Ｏモジュール１５，１６，１７の各々に設けられたデコーダによって実現することもできる。
【００４１】
また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係るデータ処理装置の構成を示すブロック図。
【図２】同実施形態のデータ処理装置に設けられた割り込み番号テーブルの設定変更動作を説明するための図。
【図３】同実施形態のデータ処理装置に設けられたベースアドレステーブルの設定変更動作を説明するための図。
【図４】同実施形態のデータ処理装置のリセット解除シーケンスを示すタイミングチャート。
【図５】同実施形態のデータ処理装置によって実行される処理の手順を示すフローチャート。
【図６】同実施形態のデータ処理装置が適用される２つのセットを説明するための図。
【図７】図６の２つのセットそれぞれに対応する割り込み番号テーブルとベースアドレステーブルの設定例を説明するための図。
【符号の説明】
【００４３】
１０…データ処理装置、１１…ＣＰＵ、１３…シーケンサ、１５，１６，１７…Ｉ／Ｏモジュール、１８…アドレスデコーダ、２２…リセット制御回路、３１…シリアルＲＯＭ、３２…ＲＯＭ、１２１…割り込み番号テーブル、１２２…ベースアドレステーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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