(57)【要約】【課題】配線抵抗のバラツキを低減できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板（１１）上に設けられ、トレンチ又はホールとしての複数の凹部（１２ａ、１２ｂ）を有する絶縁膜１２の上に、第１の導電膜（１３）を形成する。次に、第１の導電膜（１３）の表面層（１３ａ）を除去する。次に、第１の導電膜（１３）の上に第２の導電膜（１４）を形成する。次に、第１の導電膜（１３）及び第２の導電膜（１４）における複数の凹部（１２ａ、１２ｂ）の外部に存在する部分を除去する。【選択図】図１
2007214275.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ、トレンチ又はホールとしての複数の凹部を有する絶縁膜の上に、第１の導電膜を形成する工程（ａ）と、
前記第１の導電膜の表面層を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の導電膜の上に第２の導電膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１の導電膜及び前記第２の導電膜における前記複数の凹部の外部に存在する部分を除去する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）及び（ｃ）は、銅を用いた電解メッキ法によって行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電膜と前記第２の導電膜とは同一の材料よりなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）は、ＣＭＰ法により、前記表面層を全面的に除去する工程を含むことを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）は、ＣＭＰ法により、前記表面層における凸部を選択的に除去する工程を含むことを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１の導電膜の表面のうち相対的に低い位置にある部分に不溶解性の錯体を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）は、ウェットエッチングによって行われることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１の導電膜の表面を酸化する工程をさらに備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）は、ブラシ洗浄によって行われることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）は、エッチング液として有機酸を用いて行われることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１の導電膜に対して熱処理を行う工程（ｅ）を含むことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）は、不活性の窒素ガスに還元性を有するガスが添加されてなる雰囲気下にて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）は、前記熱処理における少なくとも最終段階において、酸素を導入しながら行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）は、前記第１の導電膜に含まれる不純物を前記第１の導電膜の表面に析出させる工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）は、前記第１の導電膜の表面のうち相対的に低い位置にある部分から優先的に膜成長させることにより、前記第２の導電膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）は、少なくとも前記凹部の深さに前記工程（ｂ）で除去される膜厚を加えた膜厚を有する前記第１の導電膜を形成する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表面段差を低減できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、多層配線構造における微細化が進展し、特に、１３０ｎｍ以降のプロセス世代では、ＬＳＩ（Large Scale Integration）に用いる配線材料として、低抵抗であって且つエレクトロマイグレーション耐性に優れた銅が採用されてきている。銅配線を形成する際には、基板上に形成された例えばトレンチ又はスルーホールなどの凹部に銅膜を埋め込む必要があるが、一般に、電解メッキ法が採用されている。これは、電解メッキ法が、量産適用において比較的低コストであって且つ高スループットであり、凹部への埋め込み特性に優れているからである。
【０００３】
電解メッキ法を用いて銅配線を形成するには、一般に、基板上の絶縁膜に形成された凹部の内部に、例えばタンタルなどよりなる拡散防止膜を形成した後に、銅膜よりなる電解メッキ時のシード層を形成する。その後、電解メッキ法を用いて、凹部の内部を埋め込むように銅膜を成膜した後に、ＣＭＰ法を用いて、凹部の外側に存在している銅膜を除去する。このように、一般にダマシン法と呼ばれる一連の工程を行うことにより、凹部の内部に銅配線を形成する（以上、例えば特許文献１など参照）。
【特許文献１】特開２００３−１９３３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＬＳＩの微細化が進行するにつれて、例えばトレンチ又はスルーホールなどの凹部のサイズが小さくなるので、電解メッキ時における銅膜の凹部への埋め込み特性を向上させることが必要となる。
【０００５】
電解メッキ法を用いて凹部の内部に銅を埋め込む際には、硫酸銅溶液などの液体に添加剤を含んだ液体（以下、メッキ液と呼ぶ）が用いられ、このメッキ液は、複数の役割を有する数種類の成分によって構成されている場合が多く、含まれる添加剤によっては、凹部の内部における銅膜の成長の仕方が大きく変わってくる。
【０００６】
ここで、メッキ液に含める一般的な添加剤としては、例えば高分子ポリマーなどのインヒビター（抑制剤）、例えば極性を有する界面活性剤などのレベラー（平滑剤）、及び、例えばイオウ化合物などのブライトナー（光沢剤）などがある。インヒビター又はレベラーは、カソード表面の分極を高めることにより、メッキ膜の成長速度を抑制する作用を有している。また、インヒビターは、高分子量のポリマーなどによって構成されている場合が多いため、空間に占める体積が大きくなるので、狭い凹部に侵入しにくいという性質を有している。さらに、レベラーは、界面活性剤の作用を有すると共に極性を有しているため、凹部のエッジ付近における電解が集中する箇所に付着する傾向があるので、凹部のエッジ付近におけるメッキ膜の成長を阻害して、凹部の上部においてブリッジが形成されることを防止する作用を有していると考えられている。一方、ブライトナーは、イオウ化合物を含むことが多く、カソード表面の分極を低下させることにより、メッキ膜の成長速度を上昇させる作用を有している。
【０００７】
通常、ＬＳＩに用いられる配線は、一定範囲の配線幅を有するように設計される。このため、トレンチ又はスルーホールなどの凹部の開口径が最小であって、且つ良好な埋め込み特性を確保することが困難な部位においては、良好な埋め込み特性が得られるように、メッキ液に含まれる添加剤の調整を行う必要がある。また、添加剤の調整が適当でない場合には、メッキ法によって成長する銅膜が凹部に充分に埋め込まれる前に、凹部の上端部から成長した銅膜が互いに接触することにより、凹部の内部に空孔を残して成長する。このため、メッキ膜を成膜した後に行うＣＭＰにより、絶縁膜の上面を露出させるまでメッキ膜を除去すると、空孔を有する配線が形成されてしまうので、このような配線が形成されないように、メッキ液に含まれる添加剤の調整を行う必要がある。
【０００８】
一方、微細化に対応するために、ボトムアップと呼ばれる膜成長特性が得られるように、メッキ液に含まれる添加剤の調整が行われるようになってきている。ここで、ボトムアップとは、上述の添加剤の各作用を利用することによって、凹部の内部においてはブライトナーの作用で大きくし、凹部の内部における成長速度を他の部分における成長速度よりも速くさせることにより、埋め込み特性を向上させる膜成長特性のことである。ボトムアップは、絶縁膜の表面における最上層での成長速度が遅い一方で、凹部の底部からメッキ膜が優先的に成長するので、凹部の内部に空孔が残存する可能性が低減する。このため、１３０ｎｍのプロセス世代以降のＬＳＩにおける微細化が進展した配線工程では、高アスペクト比を有する凹部への埋め込み特性を確保する上で、ボトムアップを利用した技術は有効な手段となっている。
【０００９】
ボトムアップによって埋め込み特性を向上させる場合、銅膜が埋め込まれる凹部の内部においては、良好な埋め込み特性が実現される一方で、微細な凹部が密に形成されている部分の上部においては、凹部が形成されていない部分上に成膜された銅膜の膜厚よりも厚く盛り上がった凸状の表面が形成される。このように、微細な凹部が密に形成されている領域では、プロトルージョンと呼ばれる盛り上がりが発生する。
【００１０】
プロトルージョンの発生は、メッキ液に含まれる添加剤の種類によって異なるが、ブライトナーは、凹部への埋め込みが完了した後にも、凹部の上端部付近におけるメッキ膜上に残留するので、メッキ膜の成長速度が速くなる。このため、プロトルージョンと呼ばれる盛り上がりが発生し、特に、凹部が密に形成される配線密度が高い領域において顕在化して発生する。
【００１１】
ここで、図７（ａ）は、プロトルージョンを説明するための半導体装置の要部断面を示している。
【００１２】
図７（ａ）に示すように、半導体基板１０１上の絶縁膜１０２には、第１の領域Ｒａにおいて、例えばトレンチ又はスルーホールなどであって、開口径が幅広の第１の凹部１０２ａが相対的に疎に形成されており（図上では第１の凹部１０２ａは１つ）、第２の領域Ｒｂにおいて、例えばトレンチ又はスルーホールなどであって、開口径が微細な第２の凹部１０２ｂが相対的に密に形成されている（図上では第２の凹部１０２ｂは４つ）。第１及び第２の凹部１０２ａ及び１０２ｂの壁部及び底部を含む絶縁膜１０２の上にタンタルなどよりなる拡散防止膜１０２ｃを形成した後に、ＰＶＤ法又はＣＶＤ法によって形成したシード層を介して、電解メッキ法により、第１及び第２の凹部１０２ａ及び１０２ｂの内部を埋め込むように銅膜１０３を形成すると、図７（ａ）に示すように、第２の領域Ｒｂには、プロトルージョンが形成される。ここで、プロトルージョンは、絶縁膜１０２における第１及び第２の凹部１０２ａ及び１０２ｂが形成されていない部分上に形成された銅膜の表面の高さよりも突き出ている凸量（つまり、段差ｄ２）で規定され、段差ｄ２は、通常２００ｎｍ〜５００ｎｍの範囲である。一方、第１の領域Ｒａでは、第１の凹部１０２ａに起因する段差ｄ１が形成され、当該段差ｄ１は約２００ｎｍである。このため、引き続き行われるＣＭＰ前における段差ｄ１及びｄ２の合計によって表される初期段差は、約４００〜７００ｎｍとなる。
【００１３】
プロトルージョンは、上述した電解集中又は高分子量による体積の観点から、絶縁膜１０２に形成される第２の凹部１０２ｂの開口径が小さくなればなる程大きく形成されると
絶縁膜１０２における第２の凹部１０２ｂが形成されている部分上に形成された銅膜の膜厚は、絶縁膜１０２における第２の凹部１０２ｂが形成されていない部分上に形成された銅膜の膜厚の約２倍になることもある。
【００１４】
これまで、凹部への埋め込み特性を確保した上でプロトルージョンを抑制するために、各デバイスのノード毎に添加剤の組み合わせの最適化が行われてきた。しかしながら、微細化の進展と共に埋め込み特性を確保するためには、ブライトナーの作用を相対的に強める必要があり、その結果、プロトルージョンを抑制することが困難となっている。また、微細化の進展に伴って、第１及び第２の凹部１０２ａ及び１０２ｂの開口径が縮小されると共に、第１及び第２の凹部１０２ａ及び１０２ｂの深さが浅くなる傾向があるが、第１及び第２の凹部１０２ａ及び１０２ｂのアスペクト比は縮小されない。この場合、第１及び第２の凹部１０２ａ及び１０２ｂの深さの絶対値が縮小されるので、第１及び第２の凹部１０２ａ及び１０２ｂに埋め込むメッキ膜の総量及び膜厚は縮小するが、成膜されるメッキ膜の膜厚に対するプロトルージョン量は相対的に変化しないことが多い。
【００１５】
ここで、図７（ｂ）〜（ｃ）は、図７（ａ）を用いて説明した電解メッキ法による銅膜の成膜後におけるＣＭＰを用いた工程を説明するための図を示している。
【００１６】
図７（ｂ）に示すように、電解メッキ法によって銅膜１０３を成膜した後に行うＣＭＰでは、第１及び第２の凹部１０２ａ及び１０２ｂの上端が露出する前に、銅膜１０３の表面を可能な限り平坦化する。その後、図７（ｃ）に示すように、拡散防止膜１０２ｃ及び絶縁膜１０２などの異種の膜が露出する前後において、被研磨膜となる複数種類の異種膜に対するＣＭＰの研磨レートを調整することにより、配線が形成される領域以外に存在している銅膜を除去する。このように、第１及び第２の凹部１０２ａ及び１０２ｂを露出させる前に、銅膜１０３の表面を可能な限り平坦化することにより、ＣＭＰが終了した時点において、配線が形成された領域とそれ以外の領域との段差を低減しようとしている。
【００１７】
通常、第１及び第２の凹部１０２ａ及び１０２ｂの深さが約２００ｎｍである場合には、電解メッキ法によって形成する銅膜の膜厚は、約６００〜１５００ｎｍの間で設定されることが多い。この膜厚は、後述するように、ＣＭＰによる平坦化性能に依存しているが、第１及び第２の凹部１０２ａ及び１０２ｂの内部以外に形成される銅膜は全てＣＭＰによって研磨除去される犠牲層となる。
【００１８】
ここで、ＣＭＰにおける平坦化性能は、通常、基板に対する高さが高い領域の第１の研磨レートと基板に対する高さが低い領域の第２の研磨レートとの差によって表される。第１の研磨レートを第２の研磨レートに対して大きくすることができれば、平坦化性能を向上させることができる。このため、上述した初期段差が小さければ、初期段差を解消するために必要な研磨量が低減される、すなわち、少ない研磨量で平坦化を実現することができる。したがって、初期段差を小さくするためには、プロトルージョンによる段差ｄ２を低減することが重要となってくる。
【００１９】
一方、初期段差が大きい場合、ＣＭＰ後における段差を解消するために、研磨量を増加させると、ＣＭＰ時におけるウエハ面内の研磨レートの絶対バラツキが増大する。したがって、この研磨レートのバラツキを吸収する必要がある。例えば、図７（ｃ）に示したように、配線が形成される領域以外に存在している銅膜を除去する工程では、銅膜１０３におけるプロトルージョンが形成されている部分の膜厚は厚いために、銅膜１０３の研磨残り１０５が発生する場合があり、研磨残り１０５は配線間の短絡を引き起こす原因となる。研磨レートのバラツキを吸収するためには、通常、光学的な方法を用いて、第１及び第２の凹部１０２ａ及び１０２ｂの内部以外に存在している銅膜が平均的に完全に除去される時間を終点として検出した後に、過研磨時間と呼ばれる研磨を延長して行う時間が必要となる。このため、過研磨時には上述したような異種膜が露出することにより、研磨レートの差により、第１の凹部１０２ａに形成される配線部分にはディッシング１０６が発生したり、第２の凹部１０２ｂに形成される配線部分にはエロージョン１０７が発生する。このように、ディッシング１０６又はエロージョン１０７が発生すると、配線抵抗が増大する。したがって、研磨レートのバラツキを低減することが重要となってくる。
【００２０】
前記に鑑み、本発明の目的は、配線抵抗のバラツキを低減できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２１】
前記の課題を解決するために、本発明の一側面に係る半導体装置の製造方法は、基板上に設けられ、トレンチ又はホールとしての複数の凹部を有する絶縁膜の上に、第１の導電膜を形成する工程（ａ）と、第１の導電膜の表面層を除去する工程（ｂ）と、工程（ｂ）よりも後に、第１の導電膜の上に第２の導電膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１の導電膜及び第２の導電膜における複数の凹部の外部に存在する部分を除去する工程（ｄ）とを備える。
【００２２】
本発明の一側面に係る半導体装置の製造方法によると、第１の導電膜を形成した後に、第１の導電膜の表面層を除去して第１の導電膜における表面平坦性を向上させると共に、第１の表面層に残存する第１の導電膜の成膜時に用いた添加剤を除去することができる。このため、平坦性が向上した第１の導電膜の上に成膜される第２の導電膜はコンフォーマルに成膜されるので、第２の導電膜を成膜する際のプロトルージョンの発生を抑制し、第２の導電膜の表面平坦性が向上する。したがって、第１の導電膜及び第２の導電膜における複数の凹部の外部に存在する部分を除去する場合には、エロージョン又はディッシングの発生を抑制することができる。その結果、配線抵抗のバラツキを抑制することが可能となる。
【００２３】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）及び（ｃ）は、銅を用いた電解メッキ法によって行われることが好ましい。
【００２４】
このようにすると、電解メッキ法によって銅よりなる第１の導電膜を成膜する場合に発生するプロトルージョンを効果的に抑制することができる。
【００２５】
本発明の一側面に係る半導体装置の製造方法において、第１の導電膜と第２の導電膜とは同一の材料よりなることが好ましい。
【００２６】
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、ＣＭＰ法により、表面層を全面的に除去する工程を含むことが好ましい。
【００２７】
このように表面層を全面的に除去すれば、例えばプロトルージョンなどの凸部に起因した段差を簡易に低減することができる。
【００２８】
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、ＣＭＰ法により、表面層における凸部を選択的に除去する工程を含むことが好ましい。
【００２９】
このように表面層における凸部を選択的に除去すると、例えばプロトルージョンなどの凸部に起因した段差を効果的に低減し、平坦化をより効果的に実現することができる。また、表面層における凸部のみが選択的に除去されるので、成膜する第１の導電膜の膜厚を薄くすることが可能になる。
【００３０】
この場合、工程（ｂ）は、不溶解性の錯体を用いて行われることが好ましい。
【００３１】
このようにすると、ＣＭＰ法による選択性の高い研磨を行うことができるので、第１の導電膜の表面における凸部をより選択的に除去することができる。
【００３２】
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、ウェットエッチングによって行われることが好ましい。
【００３３】
この場合、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１の導電膜の表面を酸化する工程をさらに備えることが好ましい。
【００３４】
このようにすると、第１の導電膜における酸化された表面層を容易に除去することができる。
【００３５】
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）は、ブラシ洗浄によって行われることが好ましい。
【００３６】
このようにブラシによる物理的な作用によっても第１の導電膜の表面層を除去することができる。
【００３７】
この場合、工程（ｂ）は、エッチング液として有機酸を用いて行われることが好ましい。
【００３８】
このようにすると、第１の導電膜の表面層における表面状態に依存することなく、第１の導電膜の表面層を効果的に除去することができる。特に、第１の導電膜が銅メッキよりなり、メッキ後の洗浄が置換洗浄のみである場合には、銅メッキ表面がアイランド状に酸化されている場合があるので、このような場合に有機酸を用いてブラシ洗浄を行うことにより、表面層に対する物理的な作用による除去に加えて、酸化領域のウェットエッチングが効果的に進行する。
【００３９】
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１の導電膜に対して熱処理を行う工程（ｅ）を含むことが好ましい。
【００４０】
このようにすると、第１の導電膜の表面層を除去する工程の前に、第１の導電膜の表面の平坦化を進行させることができる。このため、第１の導電膜の表面層を除去した後には、第１の導電膜の表面における段差がより低減される。
【００４１】
この場合、工程（ｅ）は、不活性の窒素ガスに還元性を有するガスが添加されてなる雰囲気下にて行われることが好ましい。
【００４２】
このようにすると、第１の導電膜の表面層の除去を安定的に行うことができる。例えば、第１の導電膜が銅よりなる場合には、熱処理時において、銅の酸化が銅膜の内部に及ぶことを防止することができる。
【００４３】
また、工程（ｅ）は、熱処理における少なくとも最終段階において、酸素を導入しながら行われることが好ましい。
【００４４】
このようにすると、平坦化が進行した第１の導電膜の表面に酸化層を形成することができるので、第１の導電膜の表面層の除去を容易に行うことができる。
【００４５】
また、工程（ｅ）は、第１の導電膜に含まれる不純物を第１の導電膜の表面に析出させる工程を含むことが好ましい。
【００４６】
このようにすると、第１の導電膜の表面層を除去する際に、その表面に析出した不純物を効果的に除去することができる。
【００４７】
また、工程（ｃ）は、第１の導電膜の表面のうち相対的に低い位置にある部分から優先的に膜成長させることにより、第２の導電膜を形成する工程を含むことが好ましい。
【００４８】
このように第１の導電膜の表面のうち相対的に低い位置にある部分から膜成長させるボトムアップを利用して第２の導電膜を形成することにより、第２の導電膜の表面がより平坦化される。
【００４９】
本発明の一側面に係る半導体装置の製造方法において、少なくとも凹部の深さに工程（ｂ）で除去される膜厚を加えた膜厚を有する第１の導電膜を形成する工程であることが好ましい。
【００５０】
このようにすると、ウエハ面内における除去のバラツキを低減することができる。
【発明の効果】
【００５１】
本発明の一側面に係る半導体装置の製造方法によると、配線短絡を生じさせず、且つ、エロージョン又はディッシングなどの発生させない、配線又はプラグなどの導電性パターンを形成することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００５３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００５４】
図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図１（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部１２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部１２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【００５５】
なお、本発明の各実施形態では、図上、第１の凹部が１つ、第２の凹部が４つ形成されている場合について説明するが、本発明はこの数に限定されるものではなく、開口径が一方の凹部に対して相対的に大きい凹部が疎に形成されている領域（Ｒａ）と、開口径が他方の凹部に対して相対的に小さい凹部が密に形成されている領域（Ｒｂ）とにおいて絶縁膜を形成した場合に生じる段差であれば本発明を適用できるものである。
【００５６】
まず、図１（ａ）に示すように、例えばシリコンよりなる半導体基板１１上に、例えばシリコン酸化膜よりなる絶縁膜１２を形成する。続いて、例えばドライエッチング法により、第１の領域Ｒａにおいて、絶縁膜１２に、幅広の開口径を有する第１の凹部１２ａを形成し、第２の領域Ｒｂにおいて、絶縁膜１２に、微細な開口径を有する第２の凹部１２ｂを形成する。続いて、第１の凹部１２ａ及び第２の凹部１２ｂの底部及び壁部を含む絶縁膜１２上に、例えばタンタルなどよりなる拡散防止膜１２ｃを形成する。続いて、ＰＶＤ法（Phycal Vapor Deposition）又はＣＶＤ法（Chemical Vapor Deposition）を用いて、後述する電解メッキ時における銅シード層（図示せず）を形成する。続いて、硫酸銅溶液などの液体に添加剤を含んだ液体（以下、メッキ液と呼ぶ）を用いて、第１の電解メッキ法により、絶縁膜１２上に、第１の凹部１２ａ及び第２の凹部１２ｂを埋め込むように、第１の銅膜１３を形成する。なお、メッキ液に含める一般的な添加剤としては、前述したように、例えば高分子ポリマーなどのインヒビター（抑制剤）や、例えば極性を有する界面活性剤などのレベラー（平滑剤）、例えばイオウ化合物などのブライトナー（光沢剤）などがある。ここでは、通常、前述したボトムアップを利用して微細な開口径を有する第２の凹部１２ｂへの埋め込み特性を向上させることを目的として例えばブライトナーを含むメッキ液を用いる。このため、第２の領域Ｒｂにおける第２の凹部１２ｂの上部には、第２の凹部１２ｂが形成されている領域以外の領域上に形成された第１の銅膜１３の表面高さよりも突き出ているプロトルージョンが形成される。ここで、このプロトルージョンに起因する段差ｄ２は、図示するように、Ｒｂにおける第２の凹部１２ｂが形成されている領域以外の領域上に形成された第１の銅膜１３の表面高さよりも突き出ているプロトルージョンの凸量で表される。一方、第１の銅膜１３は、第１の領域Ｒａにおける第１の凹部１２ａの上部では、第１の凹部１２ａが形成されている領域以外の領域上に形成された第１の銅膜１３の表面高さよりも凹んでいる。そして、その凹みに起因する段差ｄ１は、Ｒａにおける第１の凹部１２ａが形成されている領域以外の領域上に形成された第１の銅膜１３の表面高さよりも凹んでいる量で表される。
【００５７】
また、図１（ａ）に示す工程では、第１の銅膜１３は、第１の凹部１２ａ及び第２の凹部１２ｂの深さ以上の膜厚を有するように形成することが好ましく、さらに、次工程で行う第１のＣＭＰによって第１の銅膜１３の表面層を全面的に除去する厚さに第１の凹部１２ａ及び第２の凹部１２ｂの深さを加えた膜厚以上に設定することがなお好ましい。このようにすると、第１のＣＭＰ時における研磨レートのウエハ面内のバラツキを低減することができる。
【００５８】
次に、図１（ｂ）に示すように、第１のＣＭＰにより、図１（ａ）に示した第１の銅膜１３における表面層１３ａを全面的に研磨によって除去する。なお、図示するように、表面層１３ａの除去後には第１の銅膜１３ｂが残存している。
【００５９】
ここで、第１のＣＭＰでは、スラリーと呼ばれる研磨粒子を含む薬液を研磨パッド上に滴下し、被研磨膜となる第１の銅膜１３側を研磨パッドに加圧することにより、表面層１３ａを研磨除去する。また、研磨によって除去する表面層１３ａの膜厚は、メッキ液に含まれる添加剤が残留している部分が少なくとも除去できるだけの厚さであれば良い。さらに、研磨レートが制御しやすいプロセスで第１のＣＭＰを行うと良い。具体的には、第１の銅膜１３の表面層１３ａを研磨除去する際には、通常、研磨レートとして約２０（ｎｍ／分）以上とすることがプロセスの安定性上望ましいため、例えば、第１の凹部１２ａ及び第２の凹部１２ｂの深さが約２００ｎｍである場合には、第１のメッキ法によって形成される第１の銅膜１３の膜厚は約２３０ｎｍとなり、第１のＣＭＰにより、表面層１３ａとして約３０ｎｍの膜厚分を研磨除去する。この場合、第１のＣＭＰを行う前における初期段差は、前述したように、図１（ａ）に示す段差ｄ１とｄ２との合計によって表されるが、幅広の第１の凹部１２ａに起因する段差ｄ１の約２００ｎｍと、メッキ液に含まれる添加剤の種類にも依存するが、プロトルージョンに起因する段差ｄ２の約１５０ｎｍ程度との合計となり、初期段差（ｄ１＋ｄ２）は３５０ｎｍ程度である。
【００６０】
また、第１のＣＭＰでは、表面層１３ａを全面的に研磨除去するので、例えば、不織布などの表面追従性に優れた軟質研磨パッドを用いて、第１のＣＭＰを行うことが望ましい。また、軟質研磨パッドは研磨レートを低く制御する上でも効果的である。また、軟質研磨パッドを用いることによって表面層１３ａの全面に研磨パッドを追従させることができるが、第２の領域Ｒｂにおけるプロトルージョンが形成されている領域では、第１の凹部１２ａ上の領域に比べて研磨時の圧力が大きくなるので、研磨量が多くなって第１の銅膜１３ｂの表面の平坦化が向上する。なお、ここで、軟質パッド及び後述の第２の実施形態における硬質パッドは、それぞれ、例えばショア硬度が１０未満のものを軟質パッド、ショア硬度が８０以下のものを硬質パッドと定義する場合もあるが、膜厚又は研磨条件などによって変化するものであるので、本実施形態で言う軟質パッドとは第１の銅膜１３の表面の全面を研磨によって除去できるものであればよいことを意味する一方、第２の実施形態で言う硬質パッドとは第１の銅膜２３の表面における凸部を選択的に除去できるものであればよいことを意味している。
【００６１】
このようにして、第１の電解メッキ法によって形成され、添加剤が含まれている第１の銅膜１３の表面層１３ａを全面的に除去することにより、メッキ液に含まれる添加剤に起因するプロトルージョンを発生させる原因を一旦除去する。
【００６２】
次に、図１（ｃ）に示すように、第２の電解メッキ法により、第１の銅膜１３ｂの上に、第２の銅膜１４を形成する。第２の電解メッキ法による第２の銅膜１４の形成の際には、前述した第１の銅膜１３の表面層１３ａの除去と共に添加剤がすでに除去されているので、第２の銅膜１４はコンフォーマルに堆積され、プロトルージョンを新たに生じさせることはない。このため、第２の電解メッキ法によって、表面段差が増加することはない。その結果、第２の銅膜１４の膜厚としては、後述する第２のＣＭＰにおける平坦化性能にもよるが、例えば、初期段差を解消するために必要な量の研磨を行った場合に、第１の凹部１２ａ及び第２の凹部１２ｂが形成されていない領域における絶縁膜１２の表面高さ以上に研磨できるように（すなわち、過研磨が行われないように）設定するとよい。
【００６３】
また、通常、配線などが形成される第１の凹部１２ａ及び第２の凹部１２ｂの幅は一定の範囲で設計されているので、前述した図１（ｂ）に示した工程における第１のＣＭＰによって表面層１３ａを全面的に除去した後に、第１の領域Ｒａにおける第１の凹部１２ａの上部では、第１の銅膜１３ｂに凹みが残存することになる。そこで、図１（ｃ）に示す工程では、第１の凹部１２ａの上部における第１の銅膜１３ｂの凹みを利用したボトムアップの膜成長特性が生じるように、第２の電解メッキに用いる添加剤を調整することにより、形成される第２の銅膜１４の平坦性をさらに向上させることもできる。
【００６４】
次に、図１（ｄ）に示すように、第２のＣＭＰにより、第１の凹部１２ａ及び第２の凹部１２ｂの外側に存在している第１の銅膜１３ｂ及び第２の銅膜１４を除去する。これにより、配線幅が幅広の第１の配線１３ｃと配線幅が微細な第２の配線１３ｄとが形成される。
【００６５】
以上のように、本発明に係る第１の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜１３を形成した後に、第１のＣＭＰを用いてその表面層１３ａを全面的に除去することにより、第１の銅膜１３ｂの表面平坦性を向上させると共に、表面層１３ａに残留する第１の銅膜１３の形成時に用いた添加剤を除去することができる。このため、添加剤を含む表面層１３ａが除去されて残存する第１の銅膜１３ｂの上に、第２の電解メッキ法によって第２の銅膜１４を形成すると、第２の銅膜１４はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜１４の表面平坦性が向上する。したがって、第２のＣＭＰにより、第１の凹部１２ａ及び第２の凹部１２ｂの外側に存在している第１の銅膜１３ｂ及び第２の銅膜１４を除去すると、エロージョン又はディッシングの発生が抑制される。その結果、配線抵抗のバラツキを抑制することが可能となる。
【００６６】
例えば、バリア膜やシード膜の堆積後、Ｃｕ膜のメッキ前の状態で溝深さが２００ｎｍ、溝幅が５００ｎｍの部位においては、メッキ法によるＣｕ膜の形成が２３０ｎｍの場合に、Ｃｕ膜がメッキ法により下地溝段差に追従してコンフォーマルに形成された場合、メッキ法やメッキ液にも依存するが、最大でプロセス溝の中心付近に深さ２００ｎｍ、幅約４０ｎｍの凹部が残存することになる。Ｃｕ膜全面の表面層を除去するプロセス条件に依存するが、このような狭い凹部では第１のＣＭＰにより表面層を３０ｎｍ除去した場合に、凹部両側の約３０ｎｍのみ研磨除去され、深さ１７０ｎｍ、幅約４０ｎｍの凹段差が残留する。このように狭い幅で残存した凹部は第２の電解メッキ法によるＣｕ膜の形成の際に、ボトムアップの作用が働き、従来の１回の電解メッキによるＣｕ膜形成で残存する幅広配線部の段差を低減することが可能となる。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００６８】
図２（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図２（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部２２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部２２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【００６９】
まず、図２（ａ）に示すように、例えばシリコンよりなる半導体基板２１上に、例えばシリコン酸化膜よりなる絶縁膜２２を形成する。続いて、例えばドライエッチング法により、第１の領域Ｒａにおいて、絶縁膜２２に、幅広の開口径を有する第１の凹部２２ａを形成し、第２の領域Ｒｂにおいて、絶縁膜２２に、微細な開口径を有する第２の凹部２２ｂを形成する。続いて、第１の凹部２２ａ及び第２の凹部２２ｂの底部及び壁部を含む絶縁膜２２上に、例えばタンタルなどよりなる拡散防止膜２２ｃを形成する。続いて、ＰＶＤ法（Phycal Vapor Deposition）又はＣＶＤ法（Chemical Vapor Deposition）を用いて、後述する電解メッキ時における銅シード層（図示せず）を形成する。続いて、第１の実施形態と同様のメッキ液を用いて、第１の電解メッキ法により、絶縁膜２２上に、第１の凹部２２ａ及び第２の凹部２２ｂを埋め込むように、第１の銅膜２３を形成する。ここで、通常、前述したボトムアップを利用して微細な開口径を有する第２の凹部２２ｂへの埋め込み特性を向上させる目的で例えばブライトナーを含むメッキ液を用いることは第１の実施形態と同様である。このため、第２の領域Ｒｂにおける第２の凹部２２ｂの上部には、第２の凹部２２ｂが形成されている領域以外の領域上に形成された第１の銅膜２３の表面高さよりも突き出ているプロトルージョンが形成される。一方、第１の銅膜２３は、第１の領域Ｒａにおける第１の凹部２２ａの上部では、第１の凹部２２ａが形成されている領域以外の領域上に形成された第１の銅膜２３の表面高さよりも凹んでいる。なお、前述した第１の実施形態と同様に、第１の領域Ｒａにおける凹みに起因する段差をｄ１とすると共に、第２の領域Ｒｂにおけるプロトルージョンに起因する段差をｄ２として示している。
【００７０】
また、図２（ａ）に示す工程では、第１の銅膜２３は、第１の凹部２２ａ及び第２の凹部２２ｂの深さ以上の膜厚を有するように形成することが好ましく、さらに、第１の凹部２２ａ及び第２の凹部２２ｂの深さに次工程で行う第１のＣＭＰによって第１の銅膜２３の凸部２３ａを選択的に除去する厚さを加えた膜厚を有するように形成することが好ましい。このようにすると、第１のＣＭＰ時における研磨レートのウエハ面内のバラツキを低減することができる。
【００７１】
次に、図２（ｂ）に示すように、第１のＣＭＰにより、図２（ａ）に示した第１の銅膜２３の表面層における凸部２３ａを選択的に研磨によって除去する。なお、図示するように、凸部２３ａの除去後には第１の銅膜２３ｂが残存する。
【００７２】
ここで、第１のＣＭＰでは、スラリーと呼ばれる研磨粒子を含む薬液を研磨パッド上に滴下し、被研磨膜となる第１の銅膜２３側を研磨パッドに加圧することにより、凸部２３ａを研磨除去する。ここで、第１の銅膜２３における凸部２３ａを選択的に研磨除去するためには、表面の追従性が低い硬質パッドを用いることが望ましい。また、この場合、硬質パッドの変形に起因する第１の銅膜２３表面への追従を抑制するために、第１のＣＭＰ時の加工圧力は２Ｐｓｉ以下であることが望ましい。さらに、図２（ｂ）に示すように、この第１のＣＭＰにおける選択性を高める目的で、研磨パッドが接触する程度が低い第１の領域Ｒａにおける第１の銅膜２３の凹み部分に、不溶解性錯体２４を形成した後に、第１のＣＭＰを行うことがより望ましい。この場合、第１のＣＭＰ後においてもわずかながら残存している第１の領域Ｒａにおける凹み部分には、前述した不溶解性錯体２４が残留しているので、次工程である第２の電解メッキを行う前には、例えば逆バイアスを印加する等により、不溶解性錯体２４が残留している領域を除去することが必要となる。
【００７３】
また、第１のＣＭＰでは、第１の銅膜２３の凸部２３ａにおける第２の凹部２２ｂ上の部分の最も高い箇所で約３０ｎｍ分を除去する。したがって、例えば、第１の凹部２２ａ及び第２の凹部２２ｂの深さが約２００ｎｍである場合には、図１（ａ）に示す工程における第１のメッキ法によって形成する第１の銅膜２３の膜厚としては約２３０ｎｍで足りる。このように、第１のＣＭＰによって第１の銅膜２３の表面における凸部２３ａを選択的に除去することにより、成膜する第１の銅膜２３の膜厚を低減することができる。このため、第１のＣＭＰを行う前における初期段差は、前述したように、図１（ａ）に示す段差ｄ１とｄ２との合計によって表されるが、幅広の第１の凹部２２ａに起因する段差ｄ１の約２００ｎｍと、メッキ液に含まれる添加剤の種類にも依存するが、プロトルージョンに起因する段差ｄ２の約５０ｎｍ程度との合計となり、初期段差（ｄ１＋ｄ２）は２５０ｎｍ程度である。初期段差が低減されているので、本実施形態では、第１のＣＭＰ及び後述の第２のＣＭＰ後における表面平坦性をより向上させることができる。
【００７４】
次に、図２（ｃ）に示すように、第２の電解メッキ法により、第１の銅膜２３ｂの上に、第２の銅膜２５を形成する。第２の電解メッキ法による第２の銅膜２５の形成の際には、前述した第１の銅膜２３の凸部２３ａの除去と共に、凸部では添加剤も同時に除去されているので、第２の銅膜２５はコンフォーマルに堆積され、プロトルージョンを新たに生じさせることはない。このため、第２の電解メッキ法によって、表面段差が増加することはない。このため、第２の銅膜２５の膜厚としては、後述する第２のＣＭＰにおける平坦化性能にもよるが、例えば、初期段差を解消するために必要な量の研磨を行った場合に、第１の凹部２２ａ及び第２の凹部２２ｂが形成されていない領域における絶縁膜２２の表面高さ以上に研磨できるように（すなわち、過研磨が行われないように）設定するとよい。
【００７５】
また、通常、配線などが形成される第１の凹部２２ａ及び第２の凹部２２ｂの幅は一定の範囲で設計されているので、前述した図２（ｂ）に示した工程における第１のＣＭＰによって凸部２３ｂが選択的に除去された後に、本実施形態であっても、第１の領域Ｒａにおける第２の凹部２２ａの上部では、第１の銅膜２３ｂに凹みが残存することになる。そこで、図２（ｃ）に示す工程では、第１の凹部２２ａの上部における第１の銅膜２３ｂの凹みを利用したボトムアップの膜成長特性が生じるように、第２の電解メッキに用いるメッキ液に加える添加剤を調整することにより、形成される第２の銅膜２５の平坦性をさらに向上させることもできる。
【００７６】
次に、図２（ｄ）に示すように、第２のＣＭＰにより、第１の凹部２２ａ及び第２の凹部２２ｂの外側に存在している第１の銅膜２３ｂ及び第２の銅膜２５を除去する。これにより、配線幅が幅広の第１の配線２３ｃと配線幅が微細な第２の配線２３ｄとが形成される。
【００７７】
以上のように、本発明に係る第２の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜２３を形成した後に、第１のＣＭＰを用いてその表面における凸部２３ａを選択的に除去することにより、第１の銅膜２３ｂの表面平坦性を向上させると共に、凸部２３ａに残存する第１の銅膜２３の形成時に用いた添加剤を除去することができる。このため、添加剤を含む表面層２３ａが除去されて残存する第１の銅膜２３ｂの上に、第２の電解メッキ法によって第２の銅膜２５を形成すると、第２の銅膜２５はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜２５の表面平坦性が向上する。特に、第２の実施形態では、第１の銅膜２３における凸部２３ａを選択的に除去することにより、凸部２３ａ除去後における第１の銅膜２３ｂ及びその後に成膜される第２の銅膜２５の表面平坦性がより向上する。したがって、第２のＣＭＰにより、第１の凹部２２ａ及び第２の凹部２２ｂの外側に存在している第１の銅膜２３ｂ及び第２の銅膜２５を除去すると、エロージョン又はディッシングの発生をより抑制することができる。その結果、配線抵抗のバラツキをより抑制することが可能となる。また、第１の銅膜２３における凸部２３ａを選択的に除去し、第１の凹部２２ａ上に形成される第１の銅膜２３の凹み部分はほとんど除去されないので、成膜する第１の銅膜２３の膜厚を低減することができる。
【００７８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【００７９】
図３（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図３（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部４２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部４２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【００８０】
まず、図３（ａ）に示すように、例えばシリコンよりなる半導体基板４１上に、例えばシリコン酸化膜よりなる絶縁膜４２を形成する。続いて、例えばドライエッチング法により、第１の領域Ｒａにおいて、絶縁膜４２に、幅広の開口径を有する第１の凹部４２ａを形成し、第２の領域Ｒｂにおいて、絶縁膜４２に、微細な開口径を有する第２の凹部４２ｂを形成する。続いて、第１の凹部４２ａ及び第２の凹部４２ｂの底部及び壁部を含む絶縁膜４２上に、例えばタンタルなどよりなる拡散防止膜４２ｃを形成する。続いて、ＰＶＤ法（Phycal Vapor Deposition）又はＣＶＤ法（Chemical Vapor Deposition）を用いて、後述する電解メッキ時における銅シード層（図示せず）を形成する。続いて、第１の実施形態と同様のメッキ液を用いて、第１の電解メッキ法により、絶縁膜４２上に、第１の凹部４２ａ及び第２の凹部４２ｂを埋め込むように、第１の銅膜４３を形成する。ここで、通常、前述したボトムアップを利用して微細な開口径を有する第２の凹部４２ｂへの埋め込み特性を向上させる目的で例えばブライトナーを含むメッキ液を用いことは第１の実施形態と同様である。このため、第２の領域Ｒｂにおける第２の凹部４２ｂの上部には、第２の凹部４２ｂが形成されている領域以外の領域上に形成された第１の銅膜４３の表面高さよりも突き出ているプロトルージョンが形成される。一方、第１の銅膜４３は、第１の領域Ｒａにおける第１の凹部４２ａの上部では、第１の凹部４２ａが形成されている領域以外の領域上に形成された第１の銅膜４３の表面高さよりも凹んでいる。なお、前述した第１の実施形態と同様に、第１の領域Ｒａにおける凹みに起因する段差をｄ１とすると共に、第２の領域Ｒｂにおけるプロトルージョンに起因する段差をｄ２として示している。
【００８１】
また、図３（ａ）に示す工程では、第１の銅膜４３は、第１の凹部４２ａ及び第２の凹部４２ｂの深さ以上の膜厚を有するように形成することが好ましく、さらに、第１の凹部４２ａ及び第２の凹部４２ｂの深さに次工程（図３（ｂ）参照）で行うウェットエッチングによって第１の銅膜４３の表面層４３ａを全面的に除去する厚さを加えた膜厚を有するように形成することが好ましい。このようにすると、ウェットエッチング時におけるエッチングレートのウエハ面内のバラツキを低減することができる。
【００８２】
次に、図３（ｂ）に示すように、例えば希硫酸などの無機酸を用いて、ウェットエッチングによって、第１の銅膜４３における表面層４３ａを全面的に除去する。なお、図示するように、表面層４３ａの除去後には第１の銅膜４３ｂが残存している。
【００８３】
ここで、ウェットエッチングとしては、通常、スピンリンス機能を有する製造装置を用いる。また、ウェットエッチングによって除去する表面層４３ａの膜厚は、メッキ液に含まれる添加剤が残留している部分が少なくとも除去できるだけの厚さであれば良く、さらに、エッチングレートが制御しやすいプロセスでウェットエッチングを行うと良い。具体的には、第１の銅膜４３ａをウェットエッチングによって除去する際には、通常、エッチングレートとして約３０（ｎｍ／分）以上とすることがプロセスの制御性上の制約となるため、例えば、第１の凹部４２ａ及び第２の凹部４２ｂの深さが約２００ｎｍである場合には、第１のメッキ法によって形成される第１の銅膜４３の膜厚は約２３０ｎｍとなり、ウェットエッチングにより、表面層４３ａとして約３０ｎｍの膜厚分をエッチング除去する。この場合、ウェットエッチングを行う前における初期段差は、前述したように、図３（ａ）に示す段差ｄ１とｄ２との合計によって表されるが、幅広の第１の凹部４２ａに起因する段差ｄ１の約２００ｎｍと、メッキ液に含まれる添加剤の種類にも依存するが、プロトルージョンに起因する段差ｄ２の約１５０ｎｍ程度との合計となり、初期段差（ｄ１＋ｄ２）は３５０ｎｍ程度である。
【００８４】
次に、図３（ｃ）に示すように、第２の電解メッキ法により、第１の銅膜４３ｂの上に、第２の銅膜４４を形成する。第２の電解メッキ法による第２の銅膜４４の形成の際には、前述した第１の銅膜４３の表面層４３ａの除去と共に添加剤がすでに除去されているので、第２の銅膜４４はコンフォーマルに堆積され、プロトルージョンを新たに生じさせることはない。このため、第２の電解メッキ法によって、表面段差が増加することはない。このため、第２の銅膜４４の膜厚としては、後述するＣＭＰにおける平坦化性能にもよるが、例えば、初期段差を解消するために必要な量の研磨を行った場合に、第１の凹部４２ａ及び第２の凹部４２ｂが形成されていない領域における絶縁膜４２の表面高さ以上に研磨できるように（すなわち、過研磨が行われないように）設定するとよい。
【００８５】
また、通常、配線などが形成される第１の凹部４２ａ及び第２の凹部４２ｂの幅は一定の範囲で設計されているので、前述した図３（ｂ）に示した工程におけるウェットエッチングによって表面層４３ａを全面的に除去した後に、第１の領域Ｒａにおける第１の凹部４２ａの上部では、第１の銅膜４３ｂに凹みが残存することになる。そこで、図４（ｃ）に示す工程では、第１の凹部４２ａの上部における第１の銅膜４３ｂの凹みを利用したボトムアップの膜成長特性が生じるように、第２の電解メッキに用いる添加剤を調整することにより、形成される第２の銅膜４４の平坦性をさらに向上させることもできる。
【００８６】
次に、図３（ｄ）に示すように、ＣＭＰにより、第１の凹部４２ａ及び第２の凹部４２ｂの外側に存在している第１の銅膜４３ｂ及び第２の銅膜４４を除去する。これにより、配線幅が幅広の第１の配線４３ｃと配線幅が微細な第２の配線４３ｄとが形成される。
【００８７】
以上のように、本発明に係る第３の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜４３を形成した後に、ウェットエッチングによってその表面層４３ａを全面的に除去することにより、第１の銅膜４３ｂの表面平坦性を向上させると共に、表面層４３ａに残存する第１の銅膜４３の形成時に用いた添加剤を除去することができる。このため、添加剤を含む表面層４３ａが除去されて残存する第１の銅膜４３ｂの上に、第２の電解メッキ法によって第２の銅膜４４を形成すると、第２の銅膜４４はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜４４の表面平坦性が向上する。したがって、ＣＭＰにより、第１の凹部４２ａ及び第２の凹部４２ｂの外側に存在している第１の銅膜４３ｂ及び第２の銅膜４４を除去すると、エロージョン又はディッシングの発生が抑制される。その結果、配線抵抗のバラツキを抑制することが可能となる。
【００８８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。
【００８９】
図４（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図４（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部５２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部５２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【００９０】
まず、図４（ａ）に示すように、例えばシリコンよりなる半導体基板５１上に、例えばシリコン酸化膜よりなる絶縁膜５２を形成する。続いて、例えばドライエッチング法により、第１の領域Ｒａにおいて、絶縁膜５２に、幅広の開口径を有する第１の凹部５２ａを形成し、第２の領域Ｒｂにおいて、絶縁膜５２に、微細な開口径を有する第２の凹部５２ｂを形成する。続いて、第１の凹部５２ａ及び第２の凹部５２ｂの底部及び壁部を含む絶縁膜５２上に、例えばタンタルなどよりなる拡散防止膜５２ｃを形成する。続いて、ＰＶＤ法（Phycal Vapor Deposition）又はＣＶＤ法（Chemical Vapor Deposition）を用いて、後述する電解メッキ時における銅シード層（図示せず）を形成する。続いて、第１の実施形態と同様のメッキ液を用いて、第１の電解メッキ法により、絶縁膜５２上に、第１の凹部５２ａ及び第２の凹部５２ｂを埋め込むように、第１の銅膜５３を形成する。ここで、通常、前述したボトムアップを利用して微細な開口径を有する第２の凹部５２ｂへの埋め込み特性を向上させる目的で例えばブライトナーを含むメッキ液を用いることは第１の実施形態と同様である。このため、第２の領域Ｒｂにおける第２の凹部５２ｂの上部には、第２の凹部５２ｂが形成されている領域以外の領域上に形成された第１の銅膜５３の表面高さよりも突き出ているプロトルージョンが形成される。一方、第１の銅膜５３は、第１の領域Ｒａにおける第１の凹部５２ａの上部では、第１の凹部５２ａが形成されている領域以外の領域上に形成された第１の銅膜５３の表面高さよりも凹んでいる。なお、前述した第１の実施形態と同様に、第１の領域Ｒａにおける凹みに起因する段差をｄ１とすると共に、第２の領域Ｒｂにおけるプロトルージョンに起因する段差をｄ２として示している。
【００９１】
また、図４（ａ）に示す工程では、第１の銅膜５３は、第１の凹部５２ａ及び第２の凹部５２ｂの深さ以上の膜厚を有するように形成することが好ましく、さらに、第１の凹部５２ａ及び第２の凹部５２ｂの深さに次工程（図４（ｂ）参照）で行う酸化処理によって第１の銅膜５３が酸化される膜厚（数ｎｍ）を加えた膜厚を有するように形成することが好ましい。このようにすると、第１のＣＭＰ時（図４（ｃ）参照）における研磨レートのウエハ面内のバラツキを低減することができる。
【００９２】
次に、図４（ｂ）に示すように、例えばオゾン水を用いて、第１の銅膜５３における表面層の数ｎｍ分を全面的に酸化して表面酸化層５３ａを形成する。
【００９３】
次に、図４（ｃ）に示すように、例えば、シュウ酸又はクエン酸などの有機酸を用いたウェットエッチングにより、第１の銅膜５３におけるオゾンによって酸化された表面酸化層５３ａのみを除去する。なお、図示するように、表面酸化層５３ａの除去後には第１の銅膜５３ｂが残存している。
【００９４】
ここで、有機酸は、銅の酸化層のみを溶解する特性を有するので、オゾン水による酸化量を制御することによって極めて薄い表面酸化層５３ａを形成し、その後、有機酸によってその膜厚が薄い表面酸化層５３ａを除去することができる。この場合、表面酸化層５３ａには、第１の電解メッキ時に用いたメッキ液に含まれる添加剤が残留しているので、本工程において、プロトルージョンの発生の原因となる添加剤を除去することができる。また、有機酸は酸化された銅に対して溶解する一方で、酸化されていないバルクの銅に対しては溶解しないので、第１の銅膜５３において酸化し除去する表面厚さを極めて精度良く調整することができる。なお、この場合、表面酸化層５３ａを除去する前における初期段差は、前述したように、図４（ａ）に示す段差ｄ１とｄ２との合計によって表されるが、幅広の第１の凹部５２ａに起因する段差ｄ１の約２００ｎｍと、メッキ液に含まれる添加剤の種類にも依存するが、プロトルージョンに起因する段差ｄ２の約１５０ｎｍ程度との合計となり、初期段差（ｄ１＋ｄ２）は３５０ｎｍ程度である。
【００９５】
次に、図４（ｄ）に示すように、第２の電解メッキ法により、第１の銅膜５３ｂの上に、第２の銅膜５４を形成する。第２の電解メッキ法による第２の銅膜５４の形成の際には、前述した第１の銅膜５３の表面酸化層５３ａの除去と共に添加剤がすでに除去されているので、第２の銅膜５４はコンフォーマルに堆積され、プロトルージョンを新たに生じさせることはない。このため、第２の電解メッキ法によって、表面段差が増加することはない。このため、第２の銅膜５４の膜厚としては、後述するＣＭＰにおける平坦化性能にもよるが、例えば、初期段差を解消するために必要な量の研磨を行った場合に、第１の凹部５２ａ及び第２の凹部５２ｂが形成されていない領域における絶縁膜５２の表面高さ以上に研磨できるように（すなわち、過研磨が行われないように）設定するとよい。
【００９６】
また、通常、配線などが形成される第１の凹部５２ａ及び第２の凹部５２ｂの幅は一定の範囲で設計されているので、前述した図４（ｃ）に示した工程における表面酸化層５３ａを除去した後に、第１の領域Ｒａにおける第１の凹部５２ａの上部では、第１の銅膜５３ｂに凹みが残存することになる。そこで、図４（ｃ）に示す工程では、第１の凹部５２ａの上部における第１の銅膜５３ｂの凹みを利用したボトムアップの膜成長特性が生じるように、第２の電解メッキに用いる添加剤を調整することにより、形成される第２の銅膜５４の平坦性をさらに向上させることもできる。
【００９７】
次に、図４（ｅ）に示すように、ＣＭＰにより、第１の凹部５２ａ及び第２の凹部５２ｂの外側に存在している第１の銅膜５３ｂ及び第２の銅膜５４を除去する。これにより、配線幅が幅広の第１の配線５３ｃと配線幅が微細な第２の配線５３ｄとが形成される。
【００９８】
以上のように、本発明に係る第４の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜５３を形成した後に、第１の銅膜５３の表面酸化層５３ａを形成し、その後、有機酸を用いて表面酸化層５３ａを除去することにより、表面酸化層５３ａに残存する第１の銅膜５３の形成時に用いたメッキ液中の添加剤を除去することができる上に、有機酸を用いることによって除去する表面酸化層５３ａの膜厚を精度良く調整することができる。このため、添加剤を含む表面酸化層５３ａが除去されて残存する第１の銅膜５３ｂの上に、第２の電解メッキ法によって第２の銅膜５４を形成すると、第２の銅膜５４はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜５４の表面平坦性が向上する。したがって、ＣＭＰにより、第１の凹部５２ａ及び第２の凹部５２ｂの外側に存在している第１の銅膜５３ｂ及び第２の銅膜５４を除去すると、エロージョン又はディッシングの発生を抑制することができる。その結果、配線抵抗のバラツキが抑制される。
【００９９】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について説明する。
【０１００】
図５（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図５（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部２２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部２２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【０１０１】
まず、図５（ａ）に示すように、例えばシリコンよりなる半導体基板６１上に、例えばシリコン酸化膜よりなる絶縁膜６２を形成する。続いて、例えばドライエッチング法により、第１の領域Ｒａにおいて、絶縁膜６２に、幅広の開口径を有する第１の凹部６２ａを形成し、第２の領域Ｒｂにおいて、絶縁膜６２に、微細な開口径を有する第２の凹部６２ｂを形成する。続いて、第１の凹部６２ａ及び第２の凹部６２ｂの底部及び壁部を含む絶縁膜６２上に、例えばタンタルなどよりなる拡散防止膜６２ｃを形成する。続いて、ＰＶＤ法（Phycal Vapor Deposition）又はＣＶＤ法（Chemical Vapor Deposition）を用いて、後述する電解メッキ時における銅シード層（図示せず）を形成する。続いて、第１の実施形態と同様のメッキ液を用いて、第１の電解メッキ法により、絶縁膜６２上に、第１の凹部６２ａ及び第２の凹部６２ｂを埋め込むように、第１の銅膜６３を形成する。ここで、通常、前述したボトムアップを利用して微細な開口径を有する第２の凹部６２ｂへの埋め込み特性を向上させる目的で例えばブライトナーを含むメッキ液を用いることは第１の実施形態と同様である。このため、第２の領域Ｒｂにおける第２の凹部６２ｂの上部には、第２の凹部６２ｂが形成されている領域以外の領域上に形成された第１の銅膜６３の表面高さよりも突き出ているプロトルージョンが形成される。一方、第１の銅膜６３は、第１の領域Ｒａにおける第１の凹部６２ａの上部では、第１の凹部６２ａが形成されている領域以外の領域上に形成された第１の銅膜６３の表面高さよりも凹んでいる。なお、前述した第１の実施形態と同様に、第１の領域Ｒａにおける凹みに起因する段差をｄ１とすると共に、第２の領域Ｒｂにおけるプロトルージョンに起因する段差をｄ２として示している。
【０１０２】
また、図５（ａ）に示す工程では、第１の銅膜６３は、第１の凹部６２ａ及び第２の凹部６２ｂの深さ以上の膜厚を有するように形成することが好ましく、さらに、第１の凹部６２ａ及び第２の凹部６２ｂの深さに次工程で行う第１のＣＭＰによって第１の銅膜６３の表面層６３ａを選択的に除去する厚さを加えた膜厚を有するように形成することが好ましい。このようにすると、第１のＣＭＰ時における研磨レートのウエハ面内のバラツキを低減することができる。なお、この場合、次工程で表面層６３ａを除去する前における初期段差は、前述したように、図５（ａ）に示す段差ｄ１とｄ２との合計によって表されるが、幅広の第１の凹部６２ａに起因する段差ｄ１の約２００ｎｍと、メッキ液に含まれる添加剤の種類にも依存するが、プロトルージョンに起因する段差ｄ２の約１５０ｎｍ程度との合計となり、初期段差（ｄ１＋ｄ２）は３５０ｎｍ程度である。
【０１０３】
次に、図５（ｂ）に示すように、第１のＣＭＰにより、図５（ａ）に示した第１の銅膜６３における表面層６３ａの全面を除去する。ここでは、例えばＰＶＡ（ポリビニルアセタール）などの材料によって形成されてなるブラシ６４を用いて、物理的な力を第１の銅膜６３の表面に加えて洗浄することにより、表面層６３ａを除去する。このブラシ洗浄は、例えば突起を有するロール状のブラシをウエハ両面の表面に押し当て、ブラシの回転数を５０〜８００ｒｐｍ、ウエハの回転を１〜２００ｒｐｍに設定し、さらに、押圧としてブラシ表面がウエハ表面に対して０．１ｍｍ以上の押し込み量を確保できる圧力とし、ＤＩＷ（Distilled Ion Water:イオン化蒸留水）でリンスしながら行う。この場合、表面層６３ａには、第１の電解メッキ時に用いたメッキ液に含まれる添加剤が残留しているので、本工程において、プロトルージョンの発生の原因となる添加剤を除去することができる。
【０１０４】
また、第１のメッキ法によって形成される第１の銅膜６３は、メッキ後の洗浄方法に依存するが、例えばＤＩＷを用いたメッキ液の置換洗浄のみを行う場合、その表面がアイランド状に酸化されることがある。したがって、このような場合には、シュウ酸又はクエン酸などの有機酸を用いてブラシ洗浄を行うと、ブラシによる物理的な作用に加えて、有機酸による酸化領域に対するウェットエッチングが進行し、効果的である
次に、図５（ｃ）に示すように、第２の電解メッキ法により、第１の銅膜６３ｂの上に、第２の銅膜６５を形成する。第２の電解メッキ法による第２の銅膜６５の形成の際には、前述した第１の銅膜６３の表面層６３ａの除去と共に、表面層６３ａに残留する添加剤も同時に除去されているので、第２の銅膜６５はコンフォーマルに堆積され、プロトルージョンを新たに生じさせることはない。このため、第２の電解メッキ法によって、表面段差が増加することはない。このため、第２の銅膜６５の膜厚としては、後述するＣＭＰにおける平坦化性能にもよるが、例えば、初期段差を解消するために必要な量の研磨を行った場合に、第１の凹部６２ａ及び第２の凹部６２ｂが形成されていない領域における絶縁膜６２の表面高さ以上に研磨できるように（すなわち、過研磨が行われないように）設定するとよい。
【０１０５】
また、通常、配線などが形成される第１の凹部６２ａ及び第２の凹部６２ｂの幅は一定の範囲で設計されているので、前述した図５（ｂ）に示した工程におけるブラシ洗浄によって表面層６３ａが除去された後に、本実施形態であっても、第１の領域Ｒａにおける第２の凹部６２ａの上部では、第１の銅膜６３ｂに凹みが残存することになる。そこで、図５（ｃ）に示す工程では、第１の凹部６２ａの上部における第１の銅膜６３ｂの凹みを利用したボトムアップの膜成長特性が生じるように、第２の電解メッキに用いるメッキ液に加える添加剤を調整することにより、形成される第２の銅膜６５の平坦性をさらに向上させることもできる。
【０１０６】
次に、図５（ｄ）に示すように、ＣＭＰにより、第１の凹部６２ａ及び第２の凹部６２ｂの外側に存在している第１の銅膜６３ｂ及び第２の銅膜６５を除去する。これにより、配線幅が幅広の第１の配線６３ｃと配線幅が微細な第２の配線６３ｄとが形成される。
【０１０７】
以上のように、本発明に係る第５の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜６３を形成した後に、ブラシ洗浄を用いた物理的な作用を利用してその表面層６３ａを除去することにより、第１の銅膜６３の表面平坦性を向上させると共に、表面層６３ａに残留する第１の銅膜６３の形成時に用いた添加剤を除去することができる。このため、添加剤を含む表面層６３ａが除去されて残存する第１の銅膜６３ｂの上に、第２の電解メッキ法によって第２の銅膜６５を形成すると、第２の銅膜６５はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜６５の表面平坦性が向上する。したがって、ＣＭＰにより、第１の凹部６２ａ及び第２の凹部６２ｂの外側に存在している第１の銅膜６３ｂ及び第２の銅膜６５を除去すると、エロージョン又はディッシングの発生をより抑制することができる。その結果、配線抵抗のバラツキをより抑制することが可能となる。
【０１０８】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について説明する。
【０１０９】
図６（ａ）〜（ｄ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図であり、図６（ａ）においては、各図を代表して、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、幅広の開口径を有する第１の凹部７２ａが相対的に疎に形成される第１の領域Ｒａと、例えばトレンチ又はスルーホール（図示せず）などの凹部であって、微細な開口径を有する第２の凹部７２ｂが相対的に密に形成される第２の領域Ｒｂとを示している。
【０１１０】
本発明の第６の実施形態に係る半導体装置の製造方法は、第１のメッキ法によって第１の銅膜を成膜した後であって、該第１の銅膜の表面層を除去する前に、熱処理を行う工程を有する点に特徴を有し、本工程は、前述した第１〜第５の実施形態に係る半導体装置の製造方法のすべてに適用できるものである。以下では、本実施形態の特徴である熱処理を行う工程を前述の第５の実施形態に係る半導体装置の製造方法に適用した場合を例にして説明する。なお、このため以下では、第５の実施形態における説明と共通する部分については繰り返さない。
【０１１１】
まず、図６（ａ）に示すように、前述の図５（ａ）に示した工程と同様に、半導体基板７１上に、第１の凹部７２ａ及び第２の凹部７２ｂを有する絶縁膜７２を形成し、第１の凹部７２ａ及び第２の凹部７２ｂの内部を含む絶縁膜７２の上に、拡散防止膜７２ｃ及び第１の銅膜７３を順に形成する。
【０１１２】
次に、図６（ｂ）に示すように、熱処理７４を行う。これにより、第１の銅膜７３を構成する銅原子がマイグレーションし、第１の銅膜７３の表面の平滑化が進行する。つまり、熱処理を行わない場合と比較して、表面をより平坦化することができる。
【０１１３】
また、本熱処理工程後における前述の第１の銅膜７３の表面層には、前述した第１のメッキ法で用いた添加剤の他に、銅膜などの中に残留する不純物がグレインの成長過程で析出している。このため、次工程で行う第１の銅膜７３の表面層を除去する工程においてこれらの添加剤及び不純物を除去することにより、残留する添加剤が起因となるプロトルージョンの発生を抑制することに加えて、第１の銅膜７３に含まれる不純物を効果的に除去することができる。ここで、第１の銅膜７３の表面層に析出する不純物としては、例えばＳｎ、Ａｌ、Ａｇ、Ｔｉ、Ｍｎ、Ｓ、Ｃ、Ｃｌなどが挙げられる。
【０１１４】
また、第１のメッキ法によって成膜される第１の銅膜は、セルフアニールと呼ばれる時間経過に伴うグレイン成長があるので、この過程において銅膜の特性が変化する。このため、次工程で行う第１の銅膜７３の表面層を除去する工程で用いる例えばＣＭＰ又はウェットエッチングなどにおいて、第１の銅膜７３の表面層を除去する速度を不安定にさせることがある。したがって、ここでの熱処理は、１００℃〜５００℃の範囲にて、抵抗過熱、ランプヒート又はファーネスなどを用いて、銅の酸化が銅膜の内部に及ばないように、不活性の窒素ガスに還元性を有する水素などを添加して実施することが好ましい。
【０１１５】
また、本熱処理の最終段階において、低濃度の酸素を導入することにより、第１の銅膜７３の表面に一定の膜厚を有する酸化層（図示せず）を形成することが可能である。この工程を用いれば、前述した第３の実施形態における有機酸を用いた第１の銅膜の表面層を除去する（図４（ａ）参照）前に行うオゾン水による酸化層の形成（図４（ｂ）参照）に代替させることができる。
【０１１６】
以降の工程は、図６（ｃ）〜（ｅ）に示すように、前述した例えば図５（ｂ）〜（ｄ）と同様に、第１の銅膜７３の表面層７３ａ（酸化層としている場合であってもよい）を除去した後に、第２のメッキ法により第２の銅膜７５を成膜し、その後、ＣＭＰによって第１の配線７３ｃ及び７３ｄを形成する。
【０１１７】
以上のように、本発明に係る第６の実施形態に係る半導体装置の製造方法によると、第１の電解メッキ法によって第１の銅膜７３を形成した後に、熱処理を行うことにより、段差を低減して第１の銅膜７３の表面を平坦化させる。その後に、第１の銅膜の表面層７３ａを除去することにより、第１の銅膜７３の表面に残留する添加剤すると共に、熱処理によって析出された不純物を除去することができる。第１の銅膜７３の表面に残留する添加剤を除去しているので、第２の電解メッキ法によって第２の銅膜７５を形成すると、第２の銅膜７５はコンフォーマルに形成され、プロトルージョンの発生を抑制して初期段差が低減し、第２の銅膜７５の表面平坦性がさらに向上する。したがって、ＣＭＰにより、第１の凹部７２ａ及び第２の凹部７２ｂの外側に存在している第１の銅膜７３ｂ及び第２の銅膜７５を除去すると、エロージョン又はディッシングの発生をより抑制することができる。その結果、配線抵抗のバラツキをより抑制することが可能となる。
【０１１８】
なお、以上の各実施形態に係る半導体装置の製造方法によると、工程数は増加するものの、ダメージが少ない低圧力での低研磨レート条件を利用することができるので、研磨量の低下による生産性の低下を補償することができる。また、従来例で挙げた半導体装置の製造方法では、電解エッチング装置が新たに必要となるが、各実施形態に係る半導体装置の製造方法では、例えばＬＳＩにおける銅を用いたダマシン法で通常使用する製造装置を組み合わせることにより、電解メッキ法による銅膜の表面段差を低減することができる。
【０１１９】
なお、以上の各実施形態において、ＣＭＰを用いた工程の前に、研磨除去する対象となる銅膜の上に、銅に対して溶解性を有する溶解性の錯体を形成した後に、ＣＭＰを行うことも可能である。このようにすると、ＣＭＰにおける研磨レートを高めることができる。
【０１２０】
なお、以上の各実施形態では、電解メッキによって銅膜を形成した後に、その表面層を除去する工程を行い、さらに、電解メッキによって銅膜を形成した後に、凹部の外側に存在する絶縁膜を除去するＣＭＰを行う場合について説明したが、本発明はこれに限定されるものではない。すなわち、最終的に除去する絶縁膜の表面の平坦性がより高まるように、電解メッキを行った後に表面層を除去するという一連の工程を複数回行うようにしてもかまわない。
【産業上の利用可能性】
【０１２１】
以上説明したように、本発明は、銅を用いて配線を形成する半導体装置の製造方法にとって有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１２３】
１１、２１、４１、５１、６１、７１半導体基板
１２、２２、４２、５２、６２、７２    絶縁膜
１２ａ、２２ａ、４２ａ、５２ａ、６２ａ、７２ａ    第１の凹部
１２ｂ、２２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ    第２の凹部
１２ｃ、２２ｃ、４２ｃ、５２ｃ、６２ｃ、７２ｃ    拡散防止膜
１３、１３ｂ、２３、２３ｂ、４３、４３ｂ、５３、５３ｂ、６３、６３ｂ、７３、７３ｂ  第１の銅膜
１３ａ、２３ａ、４３ａ、６３ａ、７３ａ  表面層
１３ｃ、２３ｃ、４３ｃ、５３ｃ、６３ｃ、７３ｃ  第１の配線
１３ｄ、２３ｄ、４３ｄ、５３ｄ、６３ｄ、７３ｄ  第２の配線
１４、２５、  第２の銅膜
２４  不溶解性の錯体
５３ａ  表面酸化層
６４  洗浄ブラシ
【図１】
2007214275.tif 000003
【図２】
2007214275.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007214275.tif 000009