(57)【要約】【課題】不揮発性メモリセルのサイズを縮小すること。【解決手段】本発明に係る不揮発性半導体記憶装置は、ストライプ状のトレンチ５０を有する基板１と、トレンチ５０の底部に埋設された第１の電極１０と、隣り合う第１の電極間１０の基板表面を覆う第２の電極２０と、ソース／ドレインとしての拡散層４０と、電荷蓄積層としてのトラップ膜３０とを備える。拡散層４０は、トレンチ５０の底面の下だけに、あるいは、トレンチ間ＲＩの基板表面の下だけに形成される。トラップ膜３０は、拡散層４０に対向するいずれかの電極とトレンチ５０の側面との間に形成される。【選択図】図２Ａ
2007220914.tif 000002
【特許請求の範囲】
【請求項１】
ストライプ状のトレンチを有する基板と、
前記トレンチの底部に埋設された第１の電極と、
隣り合う前記第１の電極間の前記基板の表面を覆う第２の電極と、
前記トレンチの底面又は前記トレンチ間の前記基板の表面のいずれか一方の下に形成された拡散層と、
前記第１及び第２の電極のうち前記拡散層に対向する一方と前記トレンチの側面との間に形成され、電荷をトラップするためのトラップ膜と
を備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記拡散層は、前記トレンチ間の前記基板の表面の下だけに形成され、
前記トラップ膜は、少なくとも前記第２の電極と前記トレンチの側面との間に形成された
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置であって、
前記第１の電極と前記基板の表面との間には、前記トラップ膜と異なる絶縁膜が形成された
不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置であって、
前記拡散層は、前記トレンチの底面の下だけに形成され、
前記トラップ膜は、少なくとも前記第１の電極と前記トレンチの側面との間に形成された
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置であって、
前記第２の電極と前記基板の表面との間には、前記トラップ膜と異なる絶縁膜が形成された
不揮発性半導体記憶装置。
【請求項６】
請求項４又は５に記載の不揮発性半導体記憶装置であって、
前記第１の電極は、前記トレンチ全体を埋めるように形成され、
前記第２の電極は、前記基板の主面上に形成された
不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置であって、
前記トレンチは、第１方向に沿って形成され、
前記拡散層は、前記第１方向に沿って形成され、
前記第１の電極は、前記第１方向に沿って形成され、
前記第２の電極は、前記第１方向に直交する第２方向に沿って形成された
不揮発性半導体記憶装置。
【請求項８】
第１のトレンチを有する基板と、
前記第１のトレンチの両側の前記基板の表面の下に、前記第１のトレンチを挟むように形成されたソース及びドレインと、
前記第１のトレンチの底面上に設けられたワードゲートと、
前記ワードゲート上に、前記ソース及び前記ドレインに挟まれるように設けられた制御ゲートと、
前記制御ゲートと前記第１のトレンチの側面との間に形成され、電荷をトラップするためのトラップ膜と
を備える
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置であって、
チャネル領域は、前記第１のトレンチの両側面及び底面に沿って形成される
不揮発性半導体記憶装置。
【請求項１０】
請求項８又は９に記載の不揮発性半導体記憶装置であって、
前記ソースは、第１の方向に延伸する第１のビット線に接続され、
前記ドレインは、前記第１の方向に延伸する第２のビット線に接続され、
前記ワードゲートは、前記第１の方向に延伸する第１のワード線に接続され、
前記制御ゲートは、前記第１の方向に直交する第２の方向に延伸する第２のワード線に接続された
不揮発性半導体記憶装置。
【請求項１１】
隣り合う第１のトレンチ及び第２のトレンチを有する基板と、
前記第１のトレンチの底面の下に形成されたソースと、
前記第２のトレンチの底面の下に形成されたドレインと、
前記第１のトレンチの底面の上に設けられた第１の制御ゲートと、
前記第２のトレンチの底面の上に設けられた第２の制御ゲートと、
前記第１及び第２の制御ゲートの間の前記基板上に設けられたワードゲートと、
前記第１の制御ゲートと前記第１トレンチの側面との間、及び、前記第２の制御ゲートと前記第２トレンチの側面との間に形成され、電荷をトラップするためのトラップ膜と
を備える
不揮発性半導体記憶装置。
【請求項１２】
請求項１１に記載の不揮発性半導体記憶装置であって、
チャネル領域は、前記第１トレンチの側面、前記第１及び第２トレンチ間の前記基板の表面、及び前記第２トレンチの側面に沿って形成される
不揮発性半導体記憶装置。
【請求項１３】
請求項１１又は１２に記載の不揮発性半導体記憶装置であって、
前記ソースは、第１の方向に延伸する第１のビット線に接続され、
前記ドレインは、前記第１の方向に延伸する第２のビット線に接続され、
前記第１の制御ゲートは、前記第１の方向に延伸する第１のワード線に接続され、
前記第２の制御ゲートは、前記第１の方向に延伸する第２のワード線に接続され、
前記ワードゲートは、前記第１の方向に直交する第２の方向に延伸する第３のワード線に接続された
不揮発性半導体記憶装置。
【請求項１４】
請求項８乃至１３のいずれかに記載の不揮発性半導体記憶装置であって、
前記ワードゲートと前記基板の表面との間には、前記トラップ膜と異なる絶縁膜が形成された
不揮発性半導体記憶装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の不揮発性半導体記憶装置であって、
前記トラップ膜は、酸化膜と窒化膜が積層された積層膜である
不揮発性半導体記憶装置。
【請求項１６】
請求項１乃至１４のいずれかに記載の不揮発性半導体記憶装置であって、
前記トラップ膜は、内部に島状のメタルドットが形成された絶縁膜である
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。特に、本発明は、電気的にデータの書き込み／消去が可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置に利用されるメモリセルトランジスタとして、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタが知られている。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
【０００３】
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電圧を印加することにより、シリコン窒化膜に電子をトラップさせることができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」，「０」を不揮発的に記憶することができる。
【０００４】
このＭＯＮＯＳトランジスタのように電荷をトラップする素子を利用したメモリは、「電荷トラップ型メモリ（Charge Trapping Memory）」と呼ばれている。電荷トラップ型メモリに関連する技術として、例えば以下のものが知られている。
【０００５】
特許文献１に開示された不揮発性メモリによれば、半導体基板の表面に第１トレンチが形成され、その第１トレンチの底面に第２トレンチが形成されている。第１活性領域は、半導体基板の表面において第１トレンチに隣接して形成されている。第２活性領域は、第１トレンチの底面において、第２トレンチに隣接して形成されている。第３活性領域は、第２トレンチの底面に形成されている。第１トレンチ及び第２トレンチの表面上にＯＮＯ膜が形成され、そのＯＮＯ膜上にゲート電極が形成されている。
【０００６】
特許文献２に開示された不揮発性メモリは、第１導電型の半導体基板と、第２導電型の第１拡散領域及び第２拡散領域を有する。半導体基板には、複数の溝が互いに平行に形成されている。第１拡散領域は、溝の底部に形成されている。一方、第２拡散領域は、半導体基板の溝以外の表面部分に形成されている。ＯＮＯ膜は、半導体基板の表面に形成されており、そのＯＮＯ膜の上には複数の溝と交差するように導電層が形成されている。
【０００７】
特許文献３には、不揮発性メモリの製造方法が記載されている。その不揮発性メモリは、第１ゲート絶縁膜、第２ゲート絶縁膜、第１ゲート絶縁膜上に形成された第１ゲート電極、及び第２ゲート絶縁膜上に形成された第２ゲート電極を備えている。第１ゲート絶縁膜は、ソース領域に隣接する第１チャネル形成領域の表面上に形成されており、第２ゲート絶縁膜は、ドレイン領域に隣接する第２チャネル形成領域の表面上に形成されている。第２ゲート絶縁膜は、ＯＮＯ膜等の電荷をトラップすることができる積層膜である。このように、複数のトランジスタから１つのメモリセルが構成されている。
【０００８】
【特許文献１】特開２００５−１９７４２５号公報
【特許文献２】特開２００１−７７２１９号公報
【特許文献３】米国特許第６２５５１６６号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
不揮発性半導体記憶装置のメモリセルを更に微細化することができる技術が望まれている。例えば上記特許文献３の場合、各トランジスタにおけるパンチスルーを防止するため、第１のゲート電極に対するゲート長Ｌ１及び第２のゲート電極に対するゲート長Ｌ２の各々にある程度の長さが必要である。よって、メモリセルトランジスタのゲート長（Ｌ１＋Ｌ２）を極端に小さくすることは物理的に困難である。その場合、微細加工技術が進展しても、それに応じた分だけメモリセルのサイズを縮小できない可能性がある。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明に係る不揮発性半導体記憶装置は、ストライプ状のトレンチ（５０）を有する基板（１）と、トレンチ（５０）の底部に埋設された第１の電極（１０）と、隣り合う第１の電極（１０）間の基板の表面を覆う第２の電極（２０）と、ソース／ドレインとしての拡散層（４０）と、電荷蓄積層としてのトラップ膜（３０）とを備える。拡散層（４０）は、トレンチ（５０）の底面の下だけ、あるいは、トレンチ間（ＲＩ）の基板（１）の表面の下だけに形成される。
【００１２】
このように、本発明によれば、基板（１）にトレンチ（５０）が設けられ、且つ、ソース／ドレイン（４０）が基板深さ方向に関して同一のレベルに設けられている。ソース／ドレイン（４０）は、トレンチ（５０）の上部・下部に分かれて設けられているわけではない。従って、チャネル（ＣＨ）は、トレンチ（５０）の側面及び底面に沿って、あるいは、トレンチ（５０）の側面及びトレンチ間（ＲＩ）の基板（１）の表面に沿って形成される。つまり、ゲート長（Ｌ）を、水平方向（Ｘ）と鉛直方向（Ｚ）の２方向に確保することが可能である。言い換えれば、ゲート長（Ｌ）を、直線ではなく折線で確保することが可能である。従って、微細加工技術が進展して加工寸法（Ｆ）が小さくなっても、トレンチ（５０）の深さを調節することによって、総ゲート長（Ｌ）を充分に確保することが可能となる。すなわち、微細加工技術の進展に応じた分だけ、メモリセルのサイズを縮小することが可能となる。
【００１３】
拡散層（４０）がトレンチ（５０）の底面の下だけに設けられる場合、第１の電極（１０）が拡散層（４０）に対向する。一方、拡散層（４０）がトレンチ間（ＲＩ）の基板（１）の表面の下だけに設けられる場合、第２の電極（２０）が拡散層（４０）に対向する。記憶領域としてのトラップ膜（３０）は、少なくとも、第１及び第２の電極（１０，２０）のうち拡散層（４０）に対向する一方（ＣＧ）とトレンチ（５０）の側面との間に形成されればよい。上記チャネル（ＣＨ）中に発生したホットエレクトロンが、そのトラップ膜（３０）でトラップされることにより、データが不揮発的に記憶される。
【発明の効果】
【００１４】
本発明によれば、微細加工技術の進展に応じた分だけ、メモリセルのサイズを縮小することが可能となる。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照して、本発明に係る不揮発性半導体記憶装置及びその製造方法を説明する。本発明の実施の形態に係る不揮発性半導体記憶装置は、電荷トラップ型メモリである。
【００１６】
１．第１の実施の形態
１−１．構造
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す平面図である。不揮発性半導体記憶装置は、シリコン基板等の基板１に設けられている。ここで、Ｚ方向は、基板１の主面に垂直な方向として定義される。Ｘ，Ｙ方向は、Ｚ方向と直交する方向であり、基板１の主面に平行な面を形成する。また、Ｘ，Ｙ方向は、互いに直交している。
【００１７】
基板１には、複数のトレンチ（溝）５０がＹ方向に沿って互いに平行に形成されている。つまり、複数のトレンチ５０は、ストライプ状に形成されている。基板１においてトレンチ５０が形成されている領域は、以下「トレンチ領域ＲＴ」と参照される。一方、トレンチ５０が形成されていない領域、すなわち、トレンチ５０間の領域は、以下「トレンチ間領域ＲＩ」と参照される。トレンチ領域ＲＴもトレンチ間領域ＲＩも、ストライプ状のパターンを有しており、それらは交互に現れる。尚、基板１上には、後述される複数のゲート電極（第２のゲート電極）２０が、Ｘ方向に沿って互いに平行に形成されている。
【００１８】
図２Ａ及び図２Ｂは、それぞれ図１中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った断面構造を示している。図２Ａ及び図２Ｂに示されるように、トレンチ領域ＲＴには、第１のゲート電極１０が設けられている。より具体的には、第１のゲート電極１０は、各トレンチ５０の底部に埋設されており、Ｙ方向に延びるように形成されている。一方、第２のゲート電極２０は、Ｙ方向に直交するＸ方向に延びるように形成されている。この第２のゲート電極２０は、第１のゲート電極１０の上に設けられており、その一部はトレンチ５０に落ち込んでいる。第１のゲート電極１０と第２のゲート電極２０との間には、絶縁膜３４が介在している。隣接する第２のゲート電極２０間には、層間絶縁膜６０が形成されている。
【００１９】
また、図２Ａ及び図２Ｂにおいて、第１、第２のゲート電極１０、２０と基板１の表面との間には、トラップ膜３０が形成されている。つまり、トラップ膜３０は、トレンチ５０の内壁を含む基板１の表面上に形成されている。このトラップ膜３０は絶縁膜であるが、電荷をトラップしやすい構造を有している。例えば、トラップ膜３０は、酸化膜３１、窒化膜３２、及び酸化膜３３が順番に積層されたＯＮＯ膜である。この場合、電荷は、窒化膜３２にトラップされ得る。酸化膜としては、シリコン酸化膜が例示される。また、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタン、酸化ジルコニウム等の酸化膜、あるいは、それらにシリコン元素を混合させたシリケートなどが用いられてもよい。また、トラップ膜３０として、ＯＮ膜やＯＮＯＮ膜あるいは窒化膜だけが用いられてもよい。更に、トラップ膜３０は、内部に島状のメタルドットが複数形成された絶縁膜であってもよい。その場合、電荷は、複数のメタルドットに飛び込む。メタルドットは、例えばシリコンで形成されるシリコンドットである。また、メタルドットは、タングステン、コバルト、チタン、ニッケル等の金属の粒であってもよい。
【００２０】
更に、基板１中には、ソース／ドレインとしての拡散層（不純物拡散領域）４０がＹ方向に延びるように形成されている。例えば、Ｐ−型の基板１の場合、Ｎ＋型の不純物により拡散層４０が形成される。図２Ａに示されるように、拡散層４０は、トレンチ５０の底面に対応する基板１の表面近傍に形成されている。つまり、本実施の形態によれば、拡散層４０は、各トレンチ５０の底面の下だけに形成されており、トレンチ間領域ＲＩには形成されていない。拡散層４０は、トレンチ５０の上部・下部に分かれて設けられているわけではなく、Ｚ方向（基板深さ方向）に関して同一のレベルに設けられている。尚、１つの拡散層４０は、ソースとなる場合もドレインとなる場合もある。ＭＯＳトランジスタの一対の拡散層４０に関して、一方がソース（ドレイン）の場合、他方はドレイン（ソース）となる。本明細書において、ソース／ドレインとは、ＭＯＳトランジスタのソース又はドレインとして作用する１つの拡散層４０を意味する。
【００２１】
また、図２Ａ及び図２Ｂには、図１中の符号ＵＴで示される領域（ユニット領域）に相当する領域が示されている。そのユニット領域ＵＴにおける構造が繰り返し現れていることが分かる。
【００２２】
尚、上述の各構造のサイズの一例は次の通りである。トレンチ５０の深さ：１１０ｎｍ、トレンチ５０の底面のＸ方向の幅：６０ｎｍ、トレンチ５０の斜面のＸ方向の幅：１０ｎｍ、トレンチ間領域ＲＩのＸ方向の幅：６０ｎｍ、拡散層４０のＺ方向の厚さ：２０〜３０ｎｍ、トラップ膜３０の酸化膜３１、窒化膜３２、及び酸化膜３１のそれぞれの厚さ：５ｎｍ、第１のゲート電極５０のＺ方向の厚さ：約５０ｎｍ、及び絶縁膜３４の厚さ：１０ｎｍ。
【００２３】
１−２．動作
次に、本実施の形態に係る不揮発性半導体記憶装置における書き込み／消去／読み出し動作について説明する。
【００２４】
図３は、書き込み（プログラム）動作を説明するための図であり、特にユニット領域ＵＴとその近傍における断面構造を模式的に示している。図３に示された隣り合う２つのトレンチ５０は、それぞれ、第１のトレンチ５０−１及び第２のトレンチ５０−２と参照される。第１のトレンチ５０−１の底部に設けられた第１のゲート電極１０−１は、「第１の制御ゲートＣＧ１」と参照される。一方、第２のトレンチ５０−２の底部に設けられた第１のゲート電極１０−２は、「第２の制御ゲートＣＧ２」と参照される。また、第１の制御ゲートＣＧ１と第２の制御ゲートＣＧ２の上に設けられた第２のゲート電極２０は、「ワードゲートＷＧ」と参照される。
【００２５】
また、第１のトレンチ５０−１の底面の下に形成された拡散層４０（ＢＬ１）は、ソース４０ｓであるとする。第１の制御ゲートＣＧ１は、第１のトレンチ５０−１の底面の上に設けられており、ソース４０ｓと対向していると言える。一方、第２のトレンチ５０−２の底面の下に形成された拡散層４０（ＢＬ２）は、ドレイン４０ｄであるとする。第２の制御ゲートＣＧ２は、第２のトレンチ５０−２の底面の上に設けられており、ドレイン４０ｄと対向していると言える。ソース４０ｓ及びドレイン４０ｄはペアとして機能し、ソース４０ｓからの電子はドレイン４０ｄに吸い込まれる。
【００２６】
図３に示されるように、ワードゲートＷＧは、隣り合う第１の制御ゲートＣＧ１と第２の制御ゲートＣＧ２との間の基板表面（トレンチ５０の側壁も含む）の少なくとも一部を覆っている。つまり、ソース４０ｓ、第１の制御ゲートＣＧ１、ワードゲートＷＧ、第２の制御ゲートＣＧ２、及びドレイン４０ｄは、基板１の表面に沿ってこの順番で設けられている。従って、チャネル領域ＣＨは、第１のトレンチ５０−１の側面、トレンチ間の基板表面、及び第２のトレンチ５０−２の側面に沿って形成されることとなる。
【００２７】
書き込みはＣＨＥ（Channel Hot Electron）方式で行われる。例えば、ソース４０ｓ、第１の制御ゲートＣＧ１、ワードゲートＷＧ、第２の制御ゲートＣＧ２、及びドレイン４０ｄのそれぞれに、０Ｖ、１．８Ｖ、１．８Ｖ、＋５Ｖ、及び＋５Ｖの電圧が印加される。すると、電子はソース４０ｓから放出され、第１のトレンチ５０−１の側壁に沿って第１の制御ゲートＣＧ１及びワードゲートＷＧの方へ移動する。そして、電子は、トレンチ間の基板表面を迂回した後、第２のトレンチ５０−２の側壁に沿って第２の制御ゲートＣＧ２及びドレイン４０ｄの方へ移動する（図中の矢印参照）。
【００２８】
第２の制御ゲートＣＧ２やドレイン４０ｄの近傍で加速された電子はホットエレクトロンとなり、そのホットエレクトロンは、トラップ膜３０の酸化膜の障壁を超えて窒化膜に到達する。この場合、電子は、第２の制御ゲートＣＧ２と第２のトレンチ５０−２の側面との間のトラップ膜３０（窒化膜）にトラップされる。その結果、第２の制御ゲートＣＧ２により構成されるトランジスタの閾値電圧が増加する。つまり、第２の制御ゲートＣＧ２と第２のトレンチ５０−２の側面との間のトラップ膜３０が、データを記憶する記憶領域（ビット）ＢＩＴ２としての役割を果たしている。ここで、本実施の形態に係る構造によれば、ホットエレクトロンの発生効率は非常に高くなる。その理由を以下に説明する。
【００２９】
ワードゲートＷＧ（１．８Ｖ）に対向するチャネルＣＨのポテンシャルと、第２の制御ゲートＣＧ２（＋５Ｖ）に対向するチャネルＣＨのポテンシャルとは、大きく異なっている。つまり、チャネルＣＨのポテンシャルは、ワードゲートＷＧと第２の制御ゲートＣＧ２との境界付近のポイントＰＧで急激に遷移している。ポテンシャルが短い距離で変化しているため、そのポイントＰＧには強電界が発生している。そのため、ポイントＰＧ近傍においてホットエレクトロンが発生しやすくなる。また、通常のＣＨＥと同様に、電子は、ドレイン４０ｄ（＋５Ｖ）近傍の空乏層内で加速されることによってもホットエレクトロンとなりうる。このように、ホットエレクトロンは２つの機構により同時に発生し得る。その結果、ホットエレクトロンの発生効率が非常に高くなる。発生効率が高いので、書き込みに要する書き込み電流は著しく小さくなる。上述のポイントＰＧ近傍で発生するホットエレクトロンの注入は、「ソースサイドインジェクション（ＳＳＩ：Source Side Injection）」と呼ばれることもある。ＳＳＩは、本実施の形態のようにワードゲートＷＧと制御ゲートＣＧがチャネルＣＨに沿って並んでいる構造ならではの現象である。
【００３０】
次に、印加電圧の分布が正反対になった場合を考える。つまり、第１の制御ゲートＣＧ１とそれに対向する拡散層４０（ＢＬ１）に＋５Ｖの電圧が印加され、第２の制御ゲートＣＧ２とそれに対向する拡散層４０（ＢＬ２）のそれぞれに１．８Ｖと０Ｖの電圧が印加される。この場合、第１のトレンチ５０−１側の拡散層４０がドレイン４０ｄとなり、第２のトレンチ５０−２側の拡散層４０がソース４０ｓとなる。そして、電子は、第１の制御ゲートＣＧ１と第１のトレンチ５０−１の側面との間のトラップ膜３０（窒化膜）に注入される。つまり、第１の制御ゲートＣＧ１と第１のトレンチ５０−１の側面との間のトラップ膜３０が、データを記憶する記憶領域（ビット）ＢＩＴ１としての役割を果たす。このように、本実施の形態に係る構造によれば、ユニット領域ＵＴには２つビット（ＢＩＴ１，ＢＩＴ２）が存在している。
【００３１】
次に、図４を参照して、消去（イレーズ）動作を説明する。図３と同様に、図４は、ユニット領域ＵＴとその近傍における断面構造を模式的に示している。ここでは、例として、記憶領域ＢＩＴ２に記憶されたデータを消去する場合を考える。
【００３２】
消去はＨＨＩ（Hot Hole Injection）方式で行われる。例えば、ワードゲートＷＧ、第１のトレンチ５０−１側の拡散層４０（ＢＬ１）及び第１の制御ゲートＣＧ１には、０Ｖの電圧が印加される。また、第２のトレンチ５０−２側の拡散層４０（ＢＬ２）及び第２の制御ゲートＣＧ２には、それぞれ＋５Ｖ及び−５Ｖの電圧が印加される。この場合、第２の制御ゲートＣＧ２と拡散層４０との間の狭い領域で電位が急激に変化し、基板１中のポイントＰＨ近傍には強電界が発生する。自然発生している荷電体（電子及びホール）は、その強電界で加速され、衝突電離を引き起こす。この衝突電離によって、また新たな電子−ホールペアが生成される。このようなペアの発生数がペアの消滅数より多い場合、アバランシェ（なだれ）降伏によって、ポイントＰＨ周辺には高エネルギーの電子及びホールが多数発生する。このうち高エネルギーのホールは、負電圧（−５Ｖ）が印加された第２の制御ゲートＣＧ２の方へ引き寄せられる。その高エネルギーのホールが、窒化膜中で電子がトラップされていた領域に飛び込み、その結果、第２の制御ゲートＣＧ２により構成されるトランジスタの閾値電圧が減少する。すなわち、記憶領域ＢＩＴ２のデータが消去される。
【００３３】
記憶領域ＢＩＴ２のデータが“過消去”された場合を考える。その場合、閾値電圧が負となり、第２の制御ゲートＣＧ２により構成されるトランジスタが常にＯＮする可能性がある。しかしながら、本実施の形態によれば、ワードゲートＷＧが設けられているため、ソース／ドレイン間の導通は防止される。このように、ワードゲートＷＧは、フラッシュメモリに特有の過消去問題を解消する役割も果たしている。
【００３４】
尚、記憶領域ＢＩＴ１に対する消去の場合、第１のトレンチ５０−１側の第１の制御ゲートＣＧ１及び拡散層４０に、それぞれ−５Ｖ及び＋５Ｖの電圧が印加されればよい。また、制御ゲートＣＧに高い負電圧（−１５Ｖ）を印加し、拡散層４０の電圧を０Ｖにすることによって、ＦＮ電流を用いた消去が行われてもよい。但し、上述のＨＨＩ方式の方が印加電圧を低く抑えることができ、好適である。
【００３５】
次に、図５を参照して、読み出し（リード）動作を説明する。図３と同様に、図５は、ユニット領域ＵＴとその近傍における断面構造を模式的に示している。ここでは、例として、記憶領域ＢＩＴ２に記憶されたデータを読み出す場合を考える。
【００３６】
例えば、ワードゲートＷＧ、第１及び第２の制御ゲートＣＧ１、ＣＧ２に、１．８Ｖの電圧が印加される。また、第１のトレンチ５０−１側の拡散層４０（ＢＬ１）に、１．８Ｖの電圧が印加され、第２のトレンチ５０−２側の拡散層４０（ＢＬ２）に、０Ｖの電圧が印加される。この場合は、第２のトレンチ５０−２側の拡散層４０がソース４０ｓとなり、第１のトレンチ５０−１側の拡散層４０がドレイン４０ｄとなる。ソース４０ｓからチャネルが延びるか否かは、第２の制御ゲートＣＧ２により構成されるトランジスタの閾値電圧に依存する。すなわち、そのトランジスタがＯＮするか否かは、記憶領域ＢＩＴ２のデータに依存する。そのトランジスタがＯＮすれば、チャネルは、第１の制御ゲートＣＧ１近傍まで延びる。
【００３７】
ここで、第１の制御ゲートＣＧ１により構成されるトランジスタがＯＮするか否かは、記憶領域ＢＩＴ１のデータに依存する。しかしながら、ドレイン４０ｄ（１．８Ｖ）から第１の制御ゲートＣＧ１（１．８Ｖ）の周辺まで空乏層が張り出しているので、チャネルがソース４０ｓから第１の制御ゲートＣＧ１近傍まで延びさえすれば、電子はドレイン４０ｄに飛び込むことができる。つまり、電流が流れるか否かは、記憶領域ＢＩＴ１のデータにはよらず、記憶領域ＢＩＴ２のデータだけに依存する。従って、ドレイン電流を検出することにより、記憶領域ＢＩＴ２のデータの判別が可能である。記憶領域ＢＩＴ１のデータを判別するためには、その記憶領域ＢＩＴ１側の拡散層４０の電圧を０Ｖに設定すればよい。
【００３８】
以上に説明されたように、記憶領域ＢＩＴ１、ＢＩＴ２に対する書き込み／消去／読み出し動作が実現される。上述のワードゲートＷＧは、アクセス対象の記憶領域へのアクセスを可能にするためのゲート（セレクトゲート）であると言える。ワードゲートＷＧにより構成されるトランジスタには、データは記憶されない。一方、制御ゲートＣＧは、記憶領域に隣接して配置されるゲートであり、その記憶領域に対する書き込み／消去／読み出し動作を制御するためのゲートであると言える。制御ゲートＣＧにより構成されるトランジスタには、データが記憶される。
【００３９】
その意味で、上述のトラップ膜３０は、少なくとも制御ゲートＣＧ（ＣＧ１，ＣＧ２）とトレンチ５０の側面との間に形成されていればよい。本実施の形態の場合、制御ゲートＣＧは、トレンチ５０内で拡散層４０に対向する領域に設けられた第１のゲート電極１０である。よって、少なくとも第１のゲート電極１０とトレンチ５０の側面との間に、トラップ膜３０が形成されていればよい。
【００４０】
例えば図６Ａにおいて、トラップ膜３０は、第１のゲート電極１０とトレンチ５０の側面及び底面との間だけに形成されている。第２のゲート電極２０と基板１の表面との間には、トラップ膜３０は形成されておらず、トラップ膜３０ではない単なる絶縁膜３４が形成されている。その絶縁膜３４は、例えば単層のシリコン酸化膜であり、電荷をトラップしない。また、図６Ｂにおいて、トラップ膜３０は、第１のゲート電極１０とトレンチ５０の側面との間だけに形成されている。第２のゲート電極２０と基板１の表面との間には、電荷をトラップしない絶縁膜３４が形成されている。また、第１のゲート電極１０とトレンチ５０の底面との間には、電荷をトラップしない絶縁膜３５が形成されている。図６Ａや図６Ｂに示された構造の場合、ワードゲートＷＧの周りには電子がトラップされないので、ワードゲートＷＧにより構成されるトランジスタの閾値電圧は変動しない。このことは、デバイス動作の安定性の観点から非常に好ましい。
【００４１】
１−３．メモリセル、セルアレイ
以上に説明されたユニット領域ＵＴにおける構造（メモリセル）を記号化すると、図７のようになる。図７に示されるように、本実施の形態に係るメモリセルの構造は、３つのゲート（ＣＧ１，ＷＧ，ＣＧ２）を有する３トランジスタ構造であり、その中には２ビット含まれている。一方のビット（ＢＩＴ１）は、第１の制御ゲートＣＧ１に対応して設けられ、他方のビット（ＢＩＴ２）は、第２の制御ゲートＣＧ２に対応して設けられている。ワードゲートＷＧは、第１及び第２の制御ゲートＣＧ１、ＣＧ２の間に設けられており、それら３つのゲートはソース／ドレインを介さずに連続的に設けられている。
【００４２】
３つのゲートＣＧ１，ＷＧ，ＣＧ２に関するゲート長を、それぞれＬｃｇ１，Ｌｗｇ，Ｌｃｇ２とする。各々のトランジスタにおけるパンチスルーを防止するためには、各々のゲート長Ｌｃｇ１，Ｌｗｇ，Ｌｃｇ２にある程度の長さが必要である。よって、総ゲート長Ｌ（＝Ｌｃｇ１＋Ｌｗｇ＋Ｌｃｇ２）を極端に短くすることはできない。ここで、本実施の形態によれば、ソース／ドレイン４０は、トレンチ５０の上部・下部に分かれて設けられているわけではなく、Ｚ方向（基板深さ方向）に関して同一のレベルに設けられている。従って、総ゲート長Ｌを、水平方向（Ｘ方向）と鉛直方向（Ｚ方向）の２方向に確保することが可能である。言い換えれば、総ゲート長Ｌを、直線ではなく折線で確保することが可能である。その結果、総ゲート長Ｌ（＝Ｌｃｇ１＋Ｌｗｇ＋Ｌｃｇ２）を充分に確保しながら、ＸＹ平面内におけるメモリセルの面積を縮小することが可能となる。
【００４３】
既出の図１を参照すると、ユニット領域ＵＴの面積は４Ｆ２（Ｆ：Ｆｅａｔｕｒｅ  Ｓｉｚｅ）で実現されることが分かる。ユニット領域ＵＴ中には２ビット含まれているので、１つのセルの面積は実質的に２Ｆ２で実現され得る。これは、通常のＮＡＮＤ型フラッシュメモリのセル面積（４Ｆ２）と比較して優れている。このように、本発明に係るメモリセル構造は、設計の上で既に優れていることが分かる。更に、本発明によれば、微細加工技術が進展しパラメータＦが小さくなっても、上述の通り総ゲート長Ｌを充分に確保することが可能である。従って、総ゲート長Ｌの不足によりデバイスを実現できないといった事態を免れることができる。従来技術においては、総ゲート長Ｌは直線でしか確保されないため、総ゲート長Ｌの不足という制約により、微細プロセスの採用が困難になる可能性がある。本発明によれば、そのような制約を受けることなく、メモリセルを実現することが可能である。すなわち、微細加工技術の進展に応じた分だけ、メモリセルのサイズを縮小することが可能となる。
【００４４】
図８は、図７に示されたメモリセルを用いたセルアレイの構成例を示している。図８において、複数のメモリセルがマトリックス状に配置されている。複数のビット線ＢＬ−１〜ＢＬ５が、Ｙ方向に延びるように形成されている。複数のワード線ＣＧ−１〜ＣＧ５が、Ｙ方向に延びるように形成されている。複数の別のワード線ＷＧ０〜ＷＧ３が、Ｘ方向に延びるように形成されている。あるメモリセルにおけるソース４０ｓ及びドレイン４０ｄは、隣り合う第１のビット線（例：ＢＬ１）と第２のビット線（例：ＢＬ２）のそれぞれに接続されている。第１の制御ゲートＣＧ１及び第２の制御ゲートＣＧ２は、隣り合う第１のワード線（例：ＣＧ１）と第２のワード線（例：ＣＧ２）のそれぞれに接続されている。ワードゲートＷＧは、Ｘ方向に延びる第３のワード線（例：ＷＧ１）に接続されている。
【００４５】
図８中の丸印で指示された選択ビットＳＢを含むメモリセルは、ビット線ＢＬ１、ＢＬ２、ワード線ＣＧ１、ＣＧ２、ＷＧ１に接続されている。その選択ビットＳＢに対する消去／書き込み／読み出し動作時の印加電圧が、図９に要約的に示されている。図９において、添え字ｘは、その他のビット線、ワード線を表している。各動作の詳細は、図３〜図５で示された通りである。尚、消去時には、ビット線ＢＬ２に繋がる全てのビット（図８においては、ブロックＢＬＫに含まれる８ビット）のデータが一括消去されることに留意されたい。また、書き込みは、その一括消去が行われた後に実行される。その書き込み時にビット線ＢＬ１に印加される電圧は、書き込みデータに依存する。書き込みが必要な場合、ビット線ＢＬ１の電圧は０Ｖに設定され、書き込みが不要な場合、ビット線ＢＬ１の電圧は１．８Ｖに設定される。つまり、ビット線ＢＬ１の電圧によって、データ「０」あるいは「１」の書き込みを制御することができる。
【００４６】
１−４．製造方法
図１０Ａ〜図１０Ｅは、本実施の形態に係る不揮発性半導体記憶装置の製造プロセスの概要を示す断面図である。図１０Ａ〜図１０Ｅに示された断面構造は、図１中の線Ａ−Ａ’に沿った断面構造であり、図２Ａに示されたものに対応している。
【００４７】
まず、図１０Ａに示されるように、Ｐ−型の半導体基板１に、複数のトレンチ５０がＹ方向に沿って形成される。また、イオン注入により、Ｎ＋型の拡散層４０が、各トレンチ５０の底面の下に形成される。ここで、トレンチ５０の形成時に用いられるマスクが、イオン注入時のマスクとしても用いられるとよい。
【００４８】
次に、図１０Ｂに示されるように、トレンチ５０の内壁も含む基板１の表面上に、トラップ膜３０が形成される。具体的には、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が、この順番で一層ずつ成膜される。
【００４９】
次に、図１０Ｃに示されるように、ポリシリコン膜１０’が全面に形成される。このポリシリコン膜１０’によって、トレンチ５０内部は完全に埋められる。次に、そのポリシリコン膜１０’に対するエッチバックが行われる。その結果、図１０Ｄに示されるように、各トレンチ５０の底部に第１のゲート電極１０が形成される。この第１のゲート電極１０は、トレンチ５０と同じくＹ方向に延びている。
【００５０】
次に、図１０Ｅに示されるように、第１のゲート電極１０上に絶縁膜３４が形成される。続いて、ポリシリコン膜２０’が全面に形成される。ＣＭＰが行われた後、そのポリシリコン膜２０’のパターニングが行われる。その結果、Ｘ方向に延伸する第２のゲート電極２０が形成される。
【００５１】
図１１は、本実施の形態に係る不揮発性半導体記憶装置の変形例を示す断面図である。図１１において、第１のゲート電極１０は、トレンチ５０を全体的に埋めるように形成されている。つまり、第１のゲート電極１０の上面は、基板１の主面とほぼ一致している。そして、第１のゲート電極１０と基板１の主面上に、絶縁膜３４を介して第２のゲート電極２０が形成されている。つまり、第２のゲート電極２０は、基板１の主面より上に形成されており、トレンチ５０内に落ち込んでいない。図１１に示された例の場合、製造プロセスが、図１０Ａ〜図１０Ｅに示されたものよりも簡略化されるという利点がある。第２のゲート電極２０（ワードゲートＷＧ）に対するゲート長Ｌｗｇが充分であれば、つまり、トレンチ５０間の距離が充分であれば、図１１に示された構造を採用することも可能である。
【００５２】
１−５．効果
本実施の形態によれば、制御ゲートＣＧとワードゲートＷＧの２種類のゲートが用いられる。それによる効果は次の通りである。まず、ワードゲートＷＧが設けられることにより、非選択セルのソース・ドレイン間の導通を完全にオフさせることが可能となる。従って、過消去により制御ゲートＣＧに対する閾値電圧Ｖｔｃｇが負になったとしても、その非選択セルからビット線にリーク電流が流れることが防止される。その結果、選択セルからのドレイン電流を正しくセンスすることが可能となる。フラッシュメモリに特有の過消去問題は、ワードゲートＷＧによって構造的に解消されている。
【００５３】
また、ワードゲートＷＧと制御ゲートＣＧがチャネルに沿って並んでいるため、通常のＣＨＥ注入に加えて、ＳＳＩ（ソースサイドインジェクション）が発生する。ホットエレクトロンの発生効率が非常に高いため、書き込みに要する電圧、電流は低減される。具体的には、通常の約１／１００の書き込み電流で書き込み動作が可能となる。従って、複数のメモリセルに対して同時に書き込み処理を行うことができるようになる。あるいは、書き込み電圧を発生させるためのチャージポンプを小さくすることができる。前者の場合、書き込み速度の向上という効果が得られ、後者の場合、面積の縮小という効果が得られる。
【００５４】
また、ワードゲートＷＧの両側に、第１の制御ゲートＣＧ１と第２の制御ゲートＣＧ２がそれぞれ設けられている。これにより、ワードゲートＷＧの両側で１ビットずつ（ＢＩＴ１，ＢＩＴ２）記憶させることが可能となる。ユニット領域ＵＴ（４Ｆ２）には２ビットが含まれているので、１つのセルの面積は実質的に２Ｆ２で実現され得る。これは、通常のＮＡＮＤ型フラッシュメモリのセル面積（４Ｆ２）と比較して優れている。
【００５５】
更に、本実施の形態によれば、基板１にトレンチ５０が設けられ、且つ、ソース／ドレイン４０がＺ方向（基板深さ方向）に関して同一のレベルに設けられている。ソース／ドレイン４０は、トレンチ５０の上部・下部に分かれて設けられているわけではない。それによる効果は次の通りである。
【００５６】
すなわち、総ゲート長Ｌ（＝Ｌｃｇ１＋Ｌｗｇ＋Ｌｃｇ２）を、水平方向（Ｘ方向）と鉛直方向（Ｚ方向）の２方向に確保することが可能である。言い換えれば、総ゲート長Ｌを、直線ではなく折線で確保することが可能である。従って、微細加工技術が進展しパラメータＦが小さくなっても、トレンチ５０の深さを調節することによって、総ゲート長Ｌを充分に確保することが可能となる。その結果、加工寸法が微細化された場合に総ゲート長Ｌの不足によりデバイスを実現できないといった事態を免れることができる。すなわち、微細加工技術の進展に応じた分だけ、メモリセルのサイズを縮小することが可能となる。
【００５７】
２．第２の実施の形態
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。以下の説明において、第１の実施の形態における構造と同様の構造には同一の符号が付され、第１の実施の形態と重複する説明は適宜省略される。
【００５８】
２−１．構造
図１２は、第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す平面図である。また、図１３Ａ及び図１３Ｂは、それぞれ図１２中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った断面構造を示している。第１の実施の形態と同様に、基板１には、複数のトレンチ５０がＹ方向に沿って互いに平行に形成されている。第１のゲート電極１０は、各トレンチ５０の底部に埋設されており、Ｙ方向に延びるように形成されている。一方、第２のゲート電極２０は、Ｙ方向に直交するＸ方向に延びるように形成されている。この第２のゲート電極２０は、第１のゲート電極１０の上に設けられており、また、隣り合う第１のゲート電極１０間の基板表面を覆っている。第２のゲート電極２０の一部はトレンチ５０に落ち込んでおり、第１のゲート電極１０と第２のゲート電極２０との間には、絶縁膜３６が介在している。また、第１、第２のゲート電極１０、２０と基板１の表面との間には、トラップ膜３０が形成されている。
【００５９】
更に、基板１中には、ソース／ドレインとしての拡散層４０がＹ方向に延びるように形成されている。本実施の形態においても、拡散層４０は、トレンチ５０の上部・下部に分かれて設けられているわけではなく、Ｚ方向（基板深さ方向）に関して同一のレベルに設けられている。但し、第１の実施の形態と異なり、拡散層４０は、隣接するトレンチ５０間の基板１の表面近傍に形成されている。つまり、本実施の形態によれば、拡散層４０は、トレンチ間領域ＲＩの基板表面の下に形成されており、トレンチ領域ＲＴには形成されていない。拡散層４０の側部はトレンチ５０の側壁によって囲まれているので、空乏層は、下方向に延びるだけである。従って、拡散層４０に高電圧が印加されても、ソース／ドレイン間でパンチスルーが発生することが防止される。
【００６０】
また、図１３Ａ及び図１３Ｂには、図１２中の符号ＵＴで示される領域（ユニット領域）に相当する領域が示されている。そのユニット領域ＵＴにおける構造が繰り返し現れていることが分かる。
【００６１】
２−２．動作
図１４は、書き込み（プログラム）動作を説明するための図であり、特にユニット領域ＵＴとその近傍における断面構造を模式的に示している。本実施の形態において、拡散層４０に対向するゲート電極は第２のゲート電極２０であり、その第２のゲート電極２０が「制御ゲートＣＧ」の役割を果たす。特に、図１４において、トレンチ５０に落ち込んだ第２のゲート電極２０の部分のうち、左側が「第１の制御ゲートＣＧａ」として機能し、右側が「第２の制御ゲートＣＧｂ」として機能する。それら第１の制御ゲートＣＧａと第２の制御ゲートＣＧｂは同一の部材からなり、それらには同一の電圧が印加される。
【００６２】
一方、トレンチ５０の底面上に設けられた第１のゲート電極１０は、ワードゲートＷＧの役割を果たす。トレンチ５０内において、第１及び第２の制御ゲートＣＧａ、ＣＧｂは、このワードゲートＷＧの上に設けられている。ワードゲートＷＧは、それら第１の制御ゲートＣＧａと第２の制御ゲートＣＧｂとの間の基板１（トレンチ５０の内壁）上に設けられている。つまり、本実施の形態においても、ワードゲートＷＧは、第１の制御ゲートＣＧａと第２の制御ゲートＣＧｂとの間に介在していると言える。
【００６３】
図１４に示されるように、ユニット領域ＵＴにおいて、拡散層４０（ソース／ドレイン）は、トレンチ５０を挟むように形成されている。具体的には、ソース４０ｓ及びドレイン４０ｄは、トレンチ５０の両側の基板表面の下に形成されている。ソース４０ｓ（ＢＬ１）は、第１の制御ゲートＣＧａと対向しており、ドレイン４０ｄ（ＢＬ２）は、第２の制御ゲートＣＧｂと対向している。このように、本実施の形態においても、ソース４０ｓ、第１の制御ゲートＣＧａ、ワードゲートＷＧ、第２の制御ゲートＣＧｂ、及びドレイン４０ｄは、基板１の表面に沿ってこの順番で設けられている。チャネル領域ＣＨは、トレンチ５０の両側面及び底面に沿って形成されることになる。
【００６４】
書き込みはＣＨＥ方式で行われる。例えば、ソース４０ｓ、ワードゲートＷＧ、制御ゲートＣＧ、及びドレイン４０ｄのそれぞれに、０Ｖ、１．８Ｖ、＋５Ｖ、及び＋５Ｖの電圧が印加される。すると、電子は、図１４中の矢印で示されるように移動する。第１の実施の形態と同様に、第２の制御ゲートＣＧｂやドレイン４０ｄの近傍で加速された電子はホットエレクトロンとなり、そのホットエレクトロンがトラップ膜３０に注入される。この場合、電子は、第２の制御ゲートＣＧｂとトレンチ５０の側面との間のトラップ膜３０（窒化膜）にトラップされる。その結果、第２の制御ゲートＣＧｂにより構成されるトランジスタの閾値電圧が増加する。つまり、第２の制御ゲートＣＧｂとトレンチ５０の側面との間のトラップ膜３０が、データを記憶する記憶領域（ビット）ＢＩＴ２としての役割を果たす。
【００６５】
次に、印加電圧の分布が正反対になった場合を考える。その場合、電子は、第１の制御ゲートＣＧａとトレンチ５０の側面との間のトラップ膜３０（窒化膜）に注入される。つまり、第１の制御ゲートＣＧａとトレンチ５０の側面との間のトラップ膜３０が、データを記憶する記憶領域（ビット）ＢＩＴ１としての役割を果たす。このように、本実施の形態に係る構造によれば、ユニット領域ＵＴには２つビット（ＢＩＴ１，ＢＩＴ２）が存在している。
【００６６】
次に、図１５を参照して、消去（イレーズ）動作を説明する。ここでは、例として、記憶領域ＢＩＴ２に記憶されたデータを消去する場合を考える。消去はＨＨＩ方式で行われる。例えば、ワードゲートＷＧ及びＢＩＴ１側の拡散層４０（ＢＬ１）には、０Ｖの電圧が印加される。また、ＢＩＴ２側の拡散層４０（ＢＬ２）及び制御ゲートＣＧには、それぞれ＋５Ｖ及び−５Ｖの電圧が印加される。この場合、基板１中のポイントＰＨ近傍には強電界が発生し、それにより生成される高エネルギーのホールが、窒化膜中で電子がトラップされていた領域に飛び込む。その結果、第２の制御ゲートＣＧｂにより構成されるトランジスタの閾値電圧が減少する。すなわち、記憶領域ＢＩＴ２のデータが消去される。
【００６７】
次に、図１６を参照して、読み出し（リード）動作を説明する。ここでは、例として、記憶領域ＢＩＴ２に記憶されたデータを読み出す場合を考える。例えば、ワードゲートＷＧ及び制御ゲートＣＧに、１．８Ｖの電圧が印加される。また、ＢＩＴ１側の拡散層４０（ＢＬ１）に１．８Ｖの電圧が印加され、ＢＩＴ２側の拡散層４０（ＢＬ２）に０Ｖの電圧が印加される。この場合は、ＢＩＴ２側の拡散層４０がソース４０ｓとなり、ＢＩＴ１側の拡散層４０がドレイン４０ｄとなる。ソース４０ｓからチャネルが延びるか否かは、第２の制御ゲートＣＧｂにより構成されるトランジスタの閾値電圧に依存する。つまり、電流が流れるか否かは、記憶領域ＢＩＴ１のデータにはよらず、記憶領域ＢＩＴ２のデータだけに依存する。従って、ドレイン電流を検出することにより、記憶領域ＢＩＴ２のデータの判別が可能である。記憶領域ＢＩＴ１のデータを判別するためには、その記憶領域ＢＩＴ１側の拡散層４０の電圧を０Ｖに設定すればよい。
【００６８】
以上に説明されたように、記憶領域ＢＩＴ１、ＢＩＴ２に対する書き込み／消去／読み出し動作が実現される。第１の実施の形態の場合と同様に、トラップ膜３０は、少なくとも制御ゲートＣＧ（ＣＧａ，ＣＧｂ）とトレンチ５０の側面との間に形成されていればよい。本実施の形態の場合、制御ゲートＣＧは、拡散層４０に対向する領域に設けられた第２のゲート電極２０である。よって、少なくとも第２のゲート電極２０とトレンチ５０の側面との間に、トラップ膜３０が形成されていればよい。
【００６９】
例えば図１７Ａにおいて、トラップ膜３０は、第２のゲート電極２０とトレンチ５０の側面及び拡散層４０との間だけに形成されている。第１のゲート電極１０と基板１の表面との間には、トラップ膜３０は形成されておらず、トラップ膜３０ではない単なる絶縁膜３６が形成されている。その絶縁膜３６は、例えば単層のシリコン酸化膜であり、電荷をトラップしない。また、図１７Ｂにおいて、トラップ膜３０は、第２のゲート電極２０とトレンチ５０の側面との間だけに形成されている。第１のゲート電極１０と基板１の表面との間には、電荷をトラップしない絶縁膜３６が形成されている。また、拡散層４０の上部には、電荷をトラップしない絶縁膜３７が形成されている。図１７Ａや図１７Ｂに示された構造の場合、ワードゲートＷＧの周りには電子がトラップされないので、ワードゲートＷＧにより構成されるトランジスタの閾値電圧は変動しない。このことは、デバイス動作の安定性の観点から非常に好ましい。
【００７０】
２−３．メモリセル、セルアレイ
以上に説明されたユニット領域ＵＴにおける構造（メモリセル）を記号化すると、既出の図７のようになる。図１８は、本実施の形態に係るメモリセルを用いたセルアレイの構成例を示している。図１８において、複数のメモリセルがマトリックス状に配置されている。複数のビット線ＢＬ−１〜ＢＬ５が、Ｙ方向に延びるように形成されている。複数のワード線ＷＧ０〜ＷＧ５が、Ｙ方向に延びるように形成されている。複数の別のワード線ＣＧ０〜ＣＧ３が、Ｘ方向に延びるように形成されている。あるメモリセルにおけるソース４０ｓ及びドレイン４０ｄは、隣り合う第１のビット線（例：ＢＬ１）と第２のビット線（例：ＢＬ２）のそれぞれに接続されている。ワードゲートＷＧは、Ｙ方向に延びる第１のワード線（例：ＷＧ２）に接続されている。制御ゲートＣＧ（ＣＧａ，ＣＧｂ）は、Ｘ方向に延びる第２のワード線（例：ＣＧ１）に接続されている。
【００７１】
図１８中の丸印で指示された選択ビットＳＢを含むメモリセルは、ビット線ＢＬ１、ＢＬ２、ワード線ＷＧ２、ＣＧ１に接続されている。その選択ビットＳＢに対する消去／書き込み／読み出し動作時の印加電圧が、図１９に要約的に示されている。図１９において、添え字ｘは、その他のビット線、ワード線を表している。各動作の詳細は、図１４〜図１６で示された通りである。尚、消去時には、ビット線ＢＬ２に繋がる全てのビット（図１８においては、ブロックＢＬＫに含まれる８ビット）のデータが一括消去されることに留意されたい。また、書き込みは、その一括消去が行われた後に実行される。その書き込み時にビット線ＢＬ１に印加される電圧は、書き込みデータに依存する。書き込みが必要な場合、ビット線ＢＬ１の電圧は０Ｖに設定され、書き込みが不要な場合、ビット線ＢＬ１の電圧は１．８Ｖに設定される。つまり、ビット線ＢＬ１の電圧によって、データ「０」あるいは「１」の書き込みを制御することができる。
【００７２】
２−４．製造方法
本実施の形態に係る不揮発性半導体記憶装置の製造プロセスは、図１０Ａ〜図１０Ｅに示された製造プロセスとほぼ同様である。但し、拡散層４０は、トレンチ間領域ＲＩの基板表面に形成される。そのためには、トレンチ５０が基板１に形成される前に、Ｎ＋型の不純物が全面に打ち込まれればよい。Ｎ＋型の拡散層４０が形成された後に、複数のトレンチ５０がＹ方向に沿って形成される。これにより、トレンチ間領域ＲＩの基板表面に、Ｎ＋型の拡散層４０が形成される。
【００７３】
２−５．効果
本実施の形態に係る不揮発性半導体記憶装置によれば、第１の実施の形態と同様の効果が得られる。すなわち、本実施の形態においても、基板１にトレンチ５０が設けられ、且つ、ソース／ドレイン４０がＺ方向（基板深さ方向）に関して同一のレベルに設けられている。ソース／ドレイン４０は、トレンチ５０の上部・下部に分かれて設けられているわけではない。よって、総ゲート長Ｌ（＝Ｌｃｇ１＋Ｌｗｇ＋Ｌｃｇ２）を、水平方向（Ｘ方向）と鉛直方向（Ｚ方向）の２方向に確保することが可能となる。言い換えれば、総ゲート長Ｌを、直線ではなく折線で確保することが可能となる。従って、微細加工技術が進展しパラメータＦが小さくなっても、トレンチ５０の深さを調節することによって、総ゲート長Ｌを充分に確保することが可能となる。その結果、加工寸法が微細化された場合に総ゲート長Ｌの不足によりデバイスを実現できないといった事態を免れることができる。すなわち、微細加工技術の進展に応じた分だけ、メモリセルのサイズを縮小することが可能となる。
【００７４】
更に、本実施の形態によれば、ソース／ドレイン４０の側部がトレンチ５０の側壁によって囲まれている。空乏層は、下方向（基板の深さ方向）に延びるだけであり、横方向には延びない。従って、ソース／ドレイン４０に高電圧が印加されても、それらソース／ドレイン間でパンチスルーが発生することが防止される。すなわち、第１の実施の形態と比較して、デバイスの信頼性がより向上するという追加的な効果が得られる。
【図面の簡単な説明】
【００７５】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を示す平面図である。
【図２Ａ】図２Ａは、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図２Ｂ】図２Ｂは、図１中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図３】図３は、第１の実施の形態に係るプログラム動作を説明するための模式図である。
【図４】図４は、第１の実施の形態に係る消去動作を説明するための模式図である。
【図５】図５は、第１の実施の形態に係る読み出し動作を説明するための模式図である。
【図６Ａ】図６Ａは、第１の実施の形態に係る不揮発性半導体記憶装置の変形例を示す断面図である。
【図６Ｂ】図６Ｂは、第１の実施の形態に係る不揮発性半導体記憶装置の他の変形例を示す断面図である。
【図７】図７は、本発明に係る不揮発性半導体記憶装置のメモリセルを概念的に示す記号図である。
【図８】図８は、第１の実施の形態に係るメモリセルアレイの構成を示す回路図である。
【図９】図９は、第１の実施の形態に係る不揮発性半導体記憶装置の各動作時の電圧を要約的に示すテーブルである。
【図１０Ａ】図１０Ａは、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０Ｂ】図１０Ｂは、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０Ｃ】図１０Ｃは、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０Ｄ】図１０Ｄは、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０Ｅ】図１０Ｅは、第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】図１１は、第１の実施の形態に係る不揮発性半導体記憶装置の更に他の変形例を示す断面図である。
【図１２】図１２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構造を示す平面図である。
【図１３Ａ】図１３Ａは、図１２中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図１３Ｂ】図１３Ｂは、図１２中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図１４】図１４は、第２の実施の形態に係るプログラム動作を説明するための模式図である。
【図１５】図１５は、第２の実施の形態に係る消去動作を説明するための模式図である。
【図１６】図１６は、第２の実施の形態に係る読み出し動作を説明するための模式図である。
【図１７Ａ】図１７Ａは、第２の実施の形態に係る不揮発性半導体記憶装置の変形例を示す断面図である。
【図１７Ｂ】図１７Ｂは、第２の実施の形態に係る不揮発性半導体記憶装置の他の変形例を示す断面図である。
【図１８】図１８は、第２の実施の形態に係るメモリセルアレイの構成を示す回路図である。
【図１９】図１９は、第２の実施の形態に係る不揮発性半導体記憶装置の各動作時の電圧を要約的に示すテーブルである。
【符号の説明】
【００７６】
１    半導体基板
１０    第１のゲート電極
２０    第２のゲート電極
３０    トラップ膜
３１    酸化膜
３２    窒化膜
３３    酸化膜
３４    絶縁膜
３５    絶縁膜
３６    絶縁膜
３７    絶縁膜
４０    拡散層（ソース／ドレイン）
５０    トレンチ
６０    層間絶縁膜
ＲＴ    トレンチ領域
ＲＩ    トレンチ間領域
ＵＴ    ユニット領域
【図１】
2007220914.tif 000003
【図２Ａ】
2007220914.tif 000004
【図２Ｂ】
2007220914.tif 000005
【図３】
2007220914.tif 000006
【図４】
2007220914.tif 000007
【図５】
2007220914.tif 000008
【図６Ａ】
2007220914.tif 000009
【図６Ｂ】
2007220914.tif 000010
【図７】
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【図８】
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【図９】
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【図１０Ａ】
2007220914.tif 000014
【図１０Ｂ】
2007220914.tif 000015
【図１０Ｃ】
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【図１０Ｄ】
2007220914.tif 000017
【図１０Ｅ】
2007220914.tif 000018
【図１１】
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【図１２】
2007220914.tif 000020
【図１３Ａ】
2007220914.tif 000021
【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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