(57)【要約】【課題】簡単な構成によりロジック回路とメモリを同時にバーンイン実施可能な半導体集積回路及びそのテスト方法を提供すること。【解決手段】半導体集積回路１は、ユーザロジック回路１０及びそのスキャンテストを行うスキャンチェーン１１からなるロジック回路部と、メモリ４０、ＢＩＳＴ回路２０及びそのスキャンテストを行うスキャンチェーン２１からなるメモリ部とを有する。スキャンチェーン１１、２１は、１本のスキャンチェーン３０を構成し、スキャンチェーン２１はスキャンチェーン３０の出力側に配置される。バーンイン時には、スキャンイネーブル信号に基づきスキャンチェーン１１がイネーブルに設定されると共に、スキャンイネーブル信号及びメモリテスト開始信号に基づきスキャンチェーン２１がディスイネーブルに設定され、ユーザロジック回路１０はスキャンテストにより、メモリ４０はＢＩＳＴにより同時にストレス印加される。【選択図】図１
2007263866.tif 000002
【特許請求の範囲】
【請求項１】
ロジック回路及び当該ロジック回路のスキャンテストを行う第１のスキャンチェーンを有するロジック回路部と、
メモリ、その自己検査回路及び当該自己検査回路のスキャンテストを行う第２のスキャンチェーンを有するメモリ部とを備え、
前記第１のスキャンチェーンと前記第２のスキャンチェーンとにより一のスキャンチェーンが構成され、且つ前記第２のスキャンチェーンは当該スキャンチェーンの出力側に配置され、
１又は複数の制御信号に基づき前記第１のスキャンチェーンがイネーブルに設定されると共に前記第２のスキャンチェーンがディスイネーブルに設定可能な半導体集積回路。
【請求項２】
前記第１のスキャンチェーンをスキャンモードに設定する第１スキャンイネーブル信号に基づき、前記第１のスキャンチェーンがイネーブルに設定されると共に、前記第２のスキャンチェーンをスキャンモードに設定する第２スキャンイネーブル信号により前記第２のスキャンチェーンがディスイネーブルに設定される
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１スキャンイネーブル信号に基づき前記第２のスキャンチェーンのスキャンモードを制御する制御回路を有し、
前記第１のスキャンチェーンは、前記第１スキャンイネーブル信号によりイネーブルに設定されると共に、前記第２スキャンチェーンは、前記制御回路によりディスイネーブルに設定される
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記制御回路は、前記第１スキャンイネーブル信号及びバーンインテストモードに設定するバーンインテストモード信号に基づき前記第２のスキャンチェーンのスキャンモードを制御する
ことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記制御回路は、前記第１スキャンイネーブル信号及び前記自己検査回路により前記メモリのテストを開始させるメモリテスト開始信号に基づき前記第２のスキャンチェーンのスキャンモードを制御する
ことを特徴とする請求項３記載の半導体集積回路。
【請求項６】
ロジック回路、及びメモリに対し同時にバーインテストを実施する半導体集積回路のテスト方法であって、
前記ロジック回路のスキャンテストを行う第１のスキャンチェーンをイネーブルにし、前記第１のスキャンチェーンの出力側に配置された第２のスキャンチェーンによりスキャンテスト可能なメモリ自己検査回路の当該第２スキャンチェーンをディスイネーブルにし、
前記第１のスキャンチェーンにより前記ロジック回路にストレスを与えると並列して、前記メモリ自己検査回路により前記メモリのテストを実施して当該メモリにストレスを与えてバーンインテストを実施する半導体集積回路のテスト方法。
【請求項７】
第１スキャンイネーブル信号に基づき、前記第１のスキャンチェーンをイネーブルに設定し、第２スキャンイネーブル信号により前記第２のスキャンチェーンをディスイネーブルに設定する
ことを特徴とする請求項６記載の半導体集積回路のテスト方法。
【請求項８】
第１スキャンイネーブル信号により前記第１のスキャンチェーンをイネーブルに設定すると共に、前記第１スキャンイネーブル信号に基づき前記第２のスキャンチェーンのスキャンモードを制御する制御回路により前記第２のスキャンチェーンをディスイネーブルに設定する
ことを特徴とする請求項６記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの自己検査回路及びユーザロジック回路にスキャンテスト用のスキャンチェーンを有する半導体集積回路及びそのテスト方法に関し、特に、バーンインテストの実行の高効率化を図った半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路に対するバーンイン（温度電圧試験）は、パッケージングされた完成品に対して行なわれる試験であり、初期不良を除くため、ファンクションテストを行いながら温度電圧ストレスの加速試験である。バーンインの後、電気的特性検査、外観構造検査などを行い、不良品を取り除き、環境試験、長期寿命試験などの信頼性試験を行い、出荷される。
【０００３】
近年、半導体集積回路の大規模化により、複数の機能ブロックが１チップに混載され、バーンインなどの信頼性試験の重要度が増している。しかし、大規模ロジック回路とＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）などのメモリとを混載した半導体集積回路をテストする際には、実際にセット機器上で動作する状態を１００％実現することが困難である。そこで、消費電流テスト、バーンインテストなどにおいては、スキャンテストを利用して回路にストレスを印加したり、また、ＢＩＳＴ機能を備えるメモリにおいては、バーインテスト時にメモリＢＩＳＴを起動させることで、メモリにストレスを与えたりする手法が取られる。
【０００４】
ところで、メモリＢＩＳＴは、当該メモリＢＩＳのスキャンテストを行なうためにスキャン設計されている。図４は、従来の半導体集積回路１００におけるスキャンチェーンを示す図である。ユーザロジック回路１１０のスキャンＦＦ１１１ａであっても、メモリＢＩＳＴ回路１２０のスキャンＦＦ１２１ａであっても、通常は無関係に接続され、スキャンチェーン１３０が構成される。このようにメモリＢＩＳＴ回路１２０をスキャン設計することで、故障検出率を高くすることができる。この場合、スキャンテストを利用してユーザロジック回路１１０にストレス印加すると、メモリＢＩＳＴ回路１２０を使用できない。このため、バーンインは、スキャンテストによりユーザロジック回路１１０をトグルさせ、ストレスを与えてバーンインを行う工程と、別途、メモリＢＩＳＴ回路１２０によりメモリ１４０をトグルさせてストレスを与えバーンインを行なう工程とを有することになる。すなわち、バーンイン時にはスキャンチェーン１３０によるスキャンテスト、メモリＢＩＳＴ回路によるメモリテストを時系列に実行しストレスを印加する必要があり、テスト時間が長くなってしまう。
【０００５】
そこで、メモリＢＩＳＴ回路１２０をスキャン設計しないようにすることが考えられる。図５に示すように、ユーザロジック回路１１０にのみスキャンチェーン１１１を配することで、スキャンチェーン１１１を使用してユーザロジック回路１１０にストレス印加するのと並列に、メモリＢＩＳＴ回路１２０によりメモリ１４０にストレスを印加することができ、バーンインテスト時間を短縮化することができる。しかしながら、メモリＢＩＳＴ回路１２０のスキャンテストが実施できないため、当該メモリＢＩＳＴ回路１２０の故障検出率が低下してしまう。
【０００６】
そこで、メモリＢＩＳＴをスキャン設計しても、メモリ部とロジック部に同時にストレスを印加してバーンインを実施可能な半導体集積回路が特許文献１に記載されている。図６は、この特許文献１に記載の半導体集積回路を示すブロック図である。
【０００７】
ＳＲＡＭ及びロジック回路混載の半導体集積回路においては、ＢＩＳＴ回路２１５から出力されるパス／フェイルフラグ信号をそのまま検査結果として出力端子より出力する構成となっている。よって、データ比較回路が故障してしまった場合、良品／不良品の誤認識をしてしまう可能性がある。このため、ＢＩＳＴ回路２１５もスキャンテスト対象のロジック回路となっており、ＢＩＳＴ回路２１５内のスキャンフリップフロップ２２４はＢＩＳＴ回路２１５外のスキャンフリップフロップ２２３からスキャンチェーン２２１に接続されており、ＢＩＳＴ回路２１５内のスキャンフリップフロップ２２４を経由してＢＩＳＴ回路２１５外のスキャンフリップフロップ２２５へ接続されている。
【０００８】
よって、本来スキャンテスト実行時にＢＩＳＴ回路２１５もスキャン動作をするために、スキャンテストとメモリＢＩＳＴとを同時に実施することができず、デバイス全体に同時にストレスを印加できない。そこで、この特許文献２に記載の半導体集積回路においては、ＢＩＳＴ回路２１５内のスキャンフリップフロップ２２４をバーンインモード時にスキャンテストの対象外とする、バイパス配線２２２及びセレクタ２２６とからなるバイパス回路を追加する。
【０００９】
そして、バーインテスト時には、バーインモード制御信号２１０によってバイパス回路を構成するセレクタ２２６の出力として、バイパス配線２２２の出力を選択するように制御し、ＢＩＳＴ回路２１５内のフリップフロップ２２４を除いてテストする。これによりバーインモード時にＢＩＳＴ回路２１５を構成するフリップフロップ２２４はスキャンテストから除外され、ＢＩＳＴモード制御信号２２０によってセレクタ２２７の出力としてメモリＢＩＳＴ用のクロック入力が選択され、ＳＲＡＭ２１３及びメモリＢＩＳＴ回路２１５へ同時に供給される。これと同時にロジック部へはスキャンテスト信号が供給される。
【００１０】
こうして、バーンインモード時にスキャンテストとメモリＢＩＳＴとを同時に実施可能に構成することで、デバイス全体にバーンインストレスを効率的に印加することができ、バーンイン時間の短縮化を図っている。
【特許文献１】特開２００５−２４４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載の半導体集積回路は、スキャンチェーンに、バイパス配線２２２及びセレクタ２２６とからなるバイパス回路を設ける必要がある。ロジック回路のスキャンＦＦとメモリＢＩＳＴ回路のスキャンＦＦとは、いずれのスキャンＦＦであっても区別なくスキャンチェーンが構成されるため、実際には、ロジック回路のスキャンＦＦとメモリＢＩＳＴ回路のスキャンＦＦを簡単には切り離すことができない。すなわち、半導体集積回路におけるスキャンチェーンの設計を変更するなどしない限り、メモリＢＩＳＴ回路内のスキャンＦＦが連続して接続される保証がない。例えば、図４に示す例では、ＢＩＳＴ回路内のスキャンＦＦは、連続して接続されておらず、バイパス回路は２つ必要になり、バイパス回路を設ける手法ではスキャンチェーンやバイパス回路の配置についての設計が複雑化する。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体集積回路は、ロジック回路及び当該ロジック回路のスキャンテストを行う第１のスキャンチェーンを有するロジック回路部と、メモリ、その自己検査回路及び当該自己検査回路のスキャンテストを行う第２のスキャンチェーンを有するメモリ部とを備え、前記第１のスキャンチェーンと前記第２のスキャンチェーンとにより一のスキャンチェーンが構成され、且つ前記第２のスキャンチェーンは当該スキャンチェーンの出力側に配置され、１又は複数の制御信号に基づき前記第１のスキャンチェーンがイネーブルに設定されると共に前記第２のスキャンチェーンがディスイネーブルに設定可能なものである。
【００１３】
本発明においては、第２のスキャンチェーンを第１のスキャンチェーンの出力側に配置したので、第１のスキャンチェーンをイネーブルに設定してロジック回路のスキャンテストを実行しつつ、第２のスキャンチェーンをディスイネーブルにして自己検査回路によりメモリのテストを行うことができる。このことにより、ロジック回路及びメモリに同時にストレス印加が可能となり、よって、ロジック回路及びメモリに対して同時にバーンインすることができ、バーンイン工程を短縮化することができる。
【発明の効果】
【００１４】
本発明によれば、簡単な構成によりロジック回路とメモリを同時にストレス印加可能な半導体集積回路及びそのテスト方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ユーザロジック回路と、メモリＢＩＳＴ機能を有するメモリとを混載した半導体集積回路であって、ユーザロジック回路及びメモリＢＩＳＴ回路をスキャン設計しても、メモリとユーザロジック回路に同時にストレスを印加してバーンインテストを実施可能な半導体集積回路に適用したものである。
【００１６】
図１は、本発明の実施の形態にかかる半導体集積回路を示す模式図である。半導体集積回路１は、ユーザロジック回路１０とメモリＢＩＳＴ回路２０とを有する。ユーザロジック回路１０及びメモリＢＩＳＴ回路２０は１本のスキャンチェーン３０を有する。ここで、本実施の形態にかかる半導体集積回路１は、スキャンチェーン３０において、ユーザロジック回路１０のスキャンチェーン１１の最後段にメモリＢＩＳＴ回路２０内のスキャンチェーン２１が配置される構成となっている。よって、メモリＢＩＳＴ回路２０のスキャンフリップフロップ（スキャンＦＦ）２１ａは、スキャンアウトＳＯＴに接続される。このスキャンチェーン３０によって、ユーザロジック回路１０及びメモリＢＩＳＴ回路２０のロジック部は、スキャンテストが実施可能に構成される。
【００１７】
ここで、スキャンチェーン３０において、出力側にメモリＢＩＳＴ回路２０のスキャンチェーン２１を配置することで、メモリＢＩＳＴ回路２０のスキャンＦＦ２１ａ以降のスキャンＦＦをスキャンテストで使用しないモードに設定することができる。メモリＢＩＳＴ回路２０のスキャンＦＦ２１ａの前段までのスキャンＦＦ、すなわちスキャンチェーン１１をイネーブルにしてユーザロジック回路１０のスキャンテストを実施するとき、メモリＢＩＳＴ回路２０のスキャンチェーン２１をディスイネーブルにする。こうすることで、メモリＢＩＳＴ回路２０にＢＩＳＴ動作を実施させ、メモリ４０にストレスを印加することができる。
【００１８】
この場合、スキャンアウトＳＯＴから出力を得ることはできないが、バーンイン時においては、ユーザロジック回路１０及びメモリ４０へ並列してストレスを印加できればよく、スキャンアウトを観察する必要はないため、スキャンアウトＳＯＴから出力を得ることはできなくても問題にならない。
【００１９】
次にスキャンチェーン１１のスキャンシフト動作を利用したバーンイン時のストレス印加方法について説明する。図２に示すように、スキャンインＳＩＮから０又は１のランダムな値を入力する。そして、そのランダムな値をスキャンＦＦ１１ａによりシフト動作させることにより、スキャン設計を行なったテスト対象のロジック部１０ａをトグルさせることができる。このことにより、バーンイン時にスキャン設計を行なったユーザロジック回路１０にストレスを印加することができる。
【００２０】
ここで、バーンイン時に、メモリＢＩＳＴ回路２０のスキャンチェーン２１のみディスイネーブルに設定する方法としては、簡単には、ユーザロジック回路１０のスキャンチェーン１１と、メモリＢＩＳＴ回路２０のスキャンチェーン２１とに別々にスキャンイネーブル信号を入力する方法がある。そして、バーンイン時に、ユーザロジック回路のスキャンチェーン１１をイネーブルに設定する。このとき、メモリＢＩＳＴ回路２０のスキャンチェーン２１をディスイネーブルに設定すると共にメモリＢＩＳＴ回路２０にＢＩＳＴを実行させる。こうすることにより、バーンイン時にユーザロジック回路１０及びメモリ４０に同時にストレス印加が可能となる。
【００２１】
次に、バーンイン時のメモリＢＩＳＴ回路２０におけるスキャンチェーンの他の制御方法について説明する。図３は、半導体集積回路１のメモリＢＩＳＴのスキャンチェーンのモード制御にかかる部分を示す図である。半導体集積回路１は、スキャンチェーン３０のうち、ユーザロジック回路１０のスキャンチェーン１１をイネーブルにすると同時に、その出力側に配置されるＢＩＳＴ回路２０のスキャンチェーン２１はディスイネーブルとする制御部５０を有する。
【００２２】
この制御部５０は、例えば、スキャンチェーン３０をイネーブルにするスキャンイネーブル信号と、メモリＢＩＳＴ回路２０によりＢＩＳＴを実施させるメモリテスト開始信号ＳＴの反転入力信号とを入力とするＡＮＤ回路で構成することができる。バーンイン時、スキャンイネーブル信号ＳＣＡＮ＿ＥＮによりユーザロジック回路１０のスキャンチェーン１１をイネーブルに設定すると共に、制御部５０のＡＮＤ回路の出力をスキャンチェーン２１に入力することで、スキャンチェーン２１をディスイネーブルに設定する。このとき、上記メモリテスト開始信号ＳＴはメモリＢＩＳＴ回路２０へ入力され、メモリＢＩＳＴ回路２０にＢＩＳＴを開始させる。これにより、スキャンチェーン１１は、ユーザロジック回路１０のスキャンテストを、ＢＩＳＴ回路２０は、メモリ４０のＢＩＳＴを実施し、ユーザロジック回路１０とメモリ４０とに同時にストレス印加する。
【００２３】
テストアクセスポート（ＴＡＰ）６０は、バウンダリスキャンによって、外部からアクセスしてテストするためのポートである。このＴＡＰ６０は、ＴＡＰコントローラへテストデータをシフトさせるためのテストデータ入力ＴＤＩ、ＴＡＰコントローラからのテストデータ出力をシフトさせるために使用するテストデータ出力ＴＤＯ、並びにコントロール端子として、アサートされた場合にＴＡＰコントローラをテストロジックリセットステートに駆動するためにオプションのとして使用するテストリセット（ＴＲＳＴ）、ＴＡＰコントローラのステートを変更するために使用するテストモード選択（ＴＭＳ）、ＴＡＰコントローラにクロックを与えるために使用するテストクロック（ＴＣＫ）の５つの端子からなるインターフェイスであり、バウンダスキャンテストのテストデータの入出力や制御を行う。本実施の形態においては、このＴＡＰ６０により、メモリテスト開始信号を制御部５０及びメモリＢＩＳＴ回路２０へ供給させることで、メモリＢＩＳＴ回路２０のＢＩＳＴの開始を制御する。なお、ＴＡＰによらず、メモリＢＩＳＴ回路２０のＢＩＳＴ開始を制御してもよい。
【００２４】
また、ユーザロジック回路への入力をランダムパタン発生回路に切り替えるなど、回路をバーンインテストのモードに設定するバーンインテストモード信号ＢＴ＿ＭＯＤＥが使用される場合がある。制御部５０は、スキャンイネーブル信号と、このバーンインテストモード信号ＢＴ＿ＭＯＤＥとを入力とするＡＮＤ回路とすることもできる。いずれにおいても、制御部５０を設けることで、スキャンチェーン１１、２１のイネーブル／ディスイネーブルを個別に制御するそれぞれの制御端子を設ける必要がなくなる。
【００２５】
なお、本実施の形態においては、１本のスキャンチェーン３０として説明したがスキャンチェーンは複数本あってもよいことは勿論である。また、メモリＢＩＳＴ回路を複数備えてもよい。これらの場合も、メモリＢＩＳＴ回路に含まれるスキャンチェーンを、各スキャンチェーンの出力側に配置するようにすればよい。
【００２６】
本実施の形態においては、スキャンチェーン３０の出力側に、メモリＢＩＳＴ回路２０のスキャンチェーン２１を配置することで、メモリＢＩＳＴ回路２０に含まれるスキャンチェーン２１をディスイネーブルにしても、ユーザロジック回路１０においてはスキャンテストが可能となる。そして、これに並列してメモリＢＩＳＴ回路２０によるメモリのＢＩＳＴの実施が可能となる。このことを利用し、バーンイン時にユーザロジック回路１０に対してはスキャンテストによりストレス印加し、メモリ４０に対してはメモリＢＩＳＴ回路２０のＢＩＳＴによりストレス印加することで、ユーザロジック回路１０及びメモリ４０を同時にバーンインテストすることができる。
【００２７】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態にかかる半導体集積回路を示す模式図である。
【図２】スキャンシフト動作を利用したバーンイン時のストレス印加方法を説明する図である。
【図３】本発明の実施の形態にかかる半導体集積回路のメモリＢＩＳＴのスキャンチェーンのモード制御にかかる部分を示す図である。
【図４】従来の半導体集積回路におけるスキャンチェーンを示す図である。
【図５】従来の半導体集積回路における他のスキャンチェーンを示す図である。
【図６】特許文献１に記載の半導体集積回路を示すブロック図である。
【符号の説明】
【００２９】
１０  ユーザロジック回路
１１，２１，３０  スキャンチェーン
１１ａ，２１ａ  スキャンＦＦ
２０  メモリＢＩＳＴ回路
４０  メモリ
５０  制御部
６０  ＴＡＰ
【図１】
2007263866.tif 000003
【図２】
2007263866.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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