(57)【要約】【課題】基板面内でゲート電極高さのばらつきが小さい半導体装置の製造方法を提供する。【解決手段】半導体基板１における素子形成領域上に形成されたゲート電極４の上部にシリサイド層８を形成し、半導体装置の全体を覆うように保護膜（窒化シリコン膜）９を形成し、保護膜９上に第１の層間絶縁膜（酸化シリコン膜）１０を形成する。次いで、第１の層間絶縁膜１０をゲート電極４の反転パターンでエッチングし、基板表面の凹部、凸部の集中度合いを緩和した上で、保護膜９をエッチングストップ膜として第１の層間絶縁膜１０を平坦化し、ゲート電極４の上部の保護膜９を除去し、ゲート電極４の全体をシリサイド化してシリサイド化ゲート電極を形成し、シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜（酸化シリコン膜）１１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における素子形成領域上に形成されたゲート電極の上部にシリサイド層を形成する工程と、
半導体装置の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程と、
前記保護膜をエッチングストップ膜として前記第１の層間絶縁膜を平坦化する工程と、
前記ゲート電極を露出させるまで前記ゲート電極の上部の前記保護膜を除去する工程と、
前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含む半導体装置の全体に第２の層間絶縁膜を形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記保護膜の膜厚内所定高さ位置でエッチングを停止させる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記保護膜の表面高さ位置でエッチングを停止させる請求項１に記載の半導体装置の製造方法。
【請求項４】
前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記シリサイド層の表面高さ位置でエッチングを停止させる請求項１に記載の半導体装置の製造方法。
【請求項５】
前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記第１の層間絶縁膜の膜厚内所定高さ位置でエッチングを停止させる請求項１に記載の半導体装置の製造方法。
【請求項６】
前記保護膜として窒化シリコン膜を用いる請求項１から請求項５までのいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１の層間絶縁膜および前記第２の層間絶縁膜として酸化シリコン膜を用いる請求項１から請求項６までのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体がシリサイド化されたゲート電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
多結晶シリコンのゲート電極を有する半導体集積回路においては、ゲート絶縁膜との界面に形成される空乏領域によるしきい値電圧が回路の微細化に伴って増大すると、所定の値が得られなくなる。しきい値電圧を下げるために、多結晶シリコンの上部表面をシリサイド化する方法がある。近年では、ＣＭＯＳデバイスのさらなる微細化、高性能化のために、ゲート絶縁膜のさらなる薄膜化が要求されている。しかし、ゲート絶縁膜であるシリコン酸窒化膜の薄膜化は１ナノメートルに迫り、物理的な限界に近づいている。このような状況を打開する技術として、性能を落とさずに物理的な膜厚を確保できる高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を採用したり、ゲート電極の材料を変えることで、ゲート絶縁膜の薄膜化だけに頼らずにトランジスタの性能を改善する方法が提案されている。
【０００３】
ゲート電極の材料を変える提案の一つに、ゲート電極全体をシリサイド化する方法がある（シリサイド化ゲート電極）。この場合、既存の半導体プロセス技術で用いる材料で済むので導入が容易であり、現在のポリシリコンを用いたゲート電極よりも性能の向上が見込まれている。
【０００４】
図４および図５に、従来の半導体装置の製造方法を示す。この製造方法は、保護膜（窒化シリコン膜）で研磨を停止させるものである（図４（ｄ）参照）。図４（ａ）〜図５（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【０００５】
まず、図４(ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にシリサイド金属としてニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。
【０００６】
次に図４（ｂ）に示すように、半導体装置の全面を覆うように保護膜（窒化シリコン膜）９を形成する。ゲート電極４およびその近傍において、保護膜９は凸部となっている。
【０００７】
次いで図４（ｃ）に示すように、保護膜９上に半導体装置の全面を覆うように第１の層間絶縁膜（酸化シリコン膜）１０を形成する。ゲート電極４およびその近傍において、第１の層間絶縁膜１０は凸部となっている。
【０００８】
次いで図４（ｄ）に示すように、第１の層間絶縁膜１０を研磨し、ゲート電極４上の保護膜９で研磨を停止させる。研磨は、第１の層間絶縁膜１０の凸部から始まり、凸部の研磨が終わると、第１の層間絶縁膜１０の全体の研磨へと進む。
【０００９】
次いで図５（ａ）に示すように、フォトリソグラフィ法およびドライエッチング法により、保護膜９のうちゲート電極４上の部分を除去する。
【００１０】
次いで図５（ｂ）に示すように、スパッタリング法により半導体装置の全面にニッケル（図示せず）を堆積し、アニールによりゲート電極４の全体をシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００１１】
次いで図５（ｃ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（酸化シリコン膜）１１を形成する。
【００１２】
次いで図５（ｄ）に示すように、研磨によって第２の層間絶縁膜１１の残存段差の平坦化と、所定の膜厚調整を行う。
【００１３】
また、別の従来の半導体装置の製造方法に図６および図７に示すものがある。これは、研磨をゲート電極上部のシリサイド層で停止させるものである（図６（ｄ）参照）。
【００１４】
まず、図６（ａ）に示すように、上記の図４（ａ）と同様の経過を経て、ゲート電極４上とソース／ドレイン上にシリサイド層８を形成する。
【００１５】
次いで図６（ｂ）に示すように、半導体装置の全体を覆うように保護膜（窒化シリコン膜）９を形成する。ゲート電極４およびその近傍において、保護膜９は凸部となっている。
【００１６】
次いで図６（ｃ）に示すように、保護膜９上に半導体装置の全面を覆うように第１の層間絶縁膜（酸化シリコン膜）１０を形成する。ゲート電極４およびその近傍において、第１の層間絶縁膜１０は凸部となっている。
【００１７】
次いで図６（ｄ）に示すように、第１の層間絶縁膜１０と保護膜９を研磨し、ゲート電極４上のシリサイド層８で研磨を停止させる。研磨は、第１の層間絶縁膜１０の凸部から始まり、凸部の研磨が終わると、第１の層間絶縁膜１０の全体の研磨へと進み、さらに保護膜９の研磨へと進む。
【００１８】
次いで図７（ａ）に示すように、スパッタリング法により半導体装置の全面にニッケル（図示せず）を堆積し、アニールによりゲート電極４の全体をシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００１９】
次いで図７（ｂ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（酸化シリコン膜）１１を形成する。
【００２０】
次いで図７（ｃ）に示すように、研磨によって第２の層間絶縁膜１１の残存段差の平坦化と、所定の膜厚調整を行う。
【００２１】
その他、ゲート電極上の層間絶縁膜の途中で研磨を停止させる方法もある。
【特許文献１】特開平１１−１２１７４５号公報（第４頁、第１図）
【特許文献２】特開２００２−２８９８７０号公報（第５頁、第３図）
【特許文献３】特開２００４−２７３５５６号公報（第１１−１３頁、第３図）
【非特許文献１】IEDM 2001“Totally Silicided (CoSi2)Polysilicon: a novel approach to very low-resistance gate (〜2Ω／□) without metalCMP nor etching”
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の半導体装置の製造方法では、以下のような問題が発生する。
【００２３】
基板には多数のトランジスタ部分があり、基板全面にわたって均一高さ位置で研磨を停止させることは難しい。これは、平坦化のために堆積する層間絶縁膜の膜厚がかなり大きく、この膜厚の大きな層間絶縁膜を研磨すると、基板面内での研磨ばらつきが大きくなるためである。とりわけ、ゲート電極の部位で層間絶縁膜が凸部となっていることの影響が大きい。
【００２４】
例えば、基板の中心付近のゲート電極はすでに保護膜（窒化シリコン膜）での膜止めが完了しているのに、基板端部のゲート電極上には、まだ層間絶縁膜が残留している、という具合である。基板全面にわたってゲート電極上部の保護膜が露出し、最終的にゲート電極が基板全面にわたって均一高さにならなくてはならないので、さらに研磨を行うと、基板端部のゲート電極上部の保護膜は露出するが、基板中心付近のゲート電極はオーバー研磨を受けて保護膜がなくなり、ゲート電極が削られ高さが小さくなる。この結果、ゲート電極の抵抗ばらつきが大きくなる。
【００２５】
本発明は、上記従来の課題を解決する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明による半導体装置の製造方法は、
半導体基板における素子形成領域上に形成されたゲート電極の上部にシリサイド層を形成する工程と、
半導体装置の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程と、
前記保護膜をエッチングストップ膜として前記第１の層間絶縁膜を平坦化する工程と、
前記ゲート電極を露出させるまで前記ゲート電極の上部の前記保護膜を除去する工程と、
前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含む半導体装置の全体に第２の層間絶縁膜を形成する工程とを含むものである。
【００２７】
この構成において、ゲート電極上にシリサイド層を形成した後、保護膜を形成し、さらに第１の層間絶縁膜を形成する。次いで、第１の層間絶縁膜の研磨に進む前に、ゲート電極の部位で第１の層間絶縁膜をゲート電極の反転パターンでエッチングするが、この点に本発明の特徴がある。形成直後の第１の層間絶縁膜は、半導体装置の全体にわたって平坦ではなく、ゲート電極の部位ではゲート電極の存在に起因して凸部となっている。第１の層間絶縁膜の研磨においては、この凸部が最初に研磨対象となる。凸部には研磨の圧力が集中しがちである。凸部を単にそのまま研磨するのであれば、研磨に対する抵抗力が大きなものとなる。そこで、本発明のように、第１の層間絶縁膜の研磨に先立って、第１の層間絶縁膜をゲート電極の反転パターンでエッチングして、凸部に凹所を形成しておくと、基板表面の凹部、凸部の集中度合いを緩和することができる。その結果として、凸部領域に対する研磨において研磨に対する抵抗力が軽減される。また、凸部に凹所を形成することで、実効的な研磨膜厚を減少させることができる。以上の相乗により、研磨に対する負荷が軽減され、研磨効率が向上し、研磨停止がより高精度化される。したがって、基板面内のゲート電極の高さばらつき、つまりはゲート電極抵抗のばらつきも低減することができる。
【００２８】
上記構成のレベルでは、ゲート電極の反転パターンで第１の層間絶縁膜をエッチングするときの深さについて具体的に言及していないが、これについては、様々な態様がある
すなわち、上記の半導体装置の製造方法において、前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記保護膜の膜厚内所定高さ位置でエッチングを停止させるという態様がある。
【００２９】
また、前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記保護膜の表面高さ位置でエッチングを停止させるという態様もある。
【００３０】
また、前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記ゲート電極の上部の前記シリサイド層の表面高さ位置でエッチングを停止させるという態様もある。
【００３１】
また、前記反転パターンによる前記第１の層間絶縁膜のエッチングの工程では、前記第１の層間絶縁膜の膜厚内所定高さ位置でエッチングを停止させるという態様もある。この場合、ゲート電極上のシリサイド層を露出させる工程では、残った第１の層間絶縁膜とともに保護膜を除去することとする。
【００３２】
また上記において、前記保護膜として窒化シリコン膜を用いることが好ましい。
【００３３】
また上記において、前記第１の層間絶縁膜および前記第２の層間絶縁膜として酸化シリコン膜を用いることが好ましい。
【発明の効果】
【００３４】
本発明によれば、第１の層間絶縁膜をゲート電極の反転パターンでエッチングして凸部に凹所を形成した上で研磨を行うことにより、基板表面の凹部、凸部の集中度合いを緩和するとともに実効的な研磨膜厚を減少させ、ゲート電極を露出させるための頭出し（保護膜での膜止め）の研磨において負荷を軽減することができるので、基板面内のゲート電極高さのばらつきを低減することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。
【００３６】
図１（ａ）〜図３（ｃ）は本発明の実施の形態における半導体装置の製造方法の工程を示す断面図である。本実施の形態の半導体装置の製造方法について、以下にその詳細を説明する。
【００３７】
まず、図１（ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にシリサイド金属としてニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にニッケルのシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。
【００３８】
次に、図１（ｂ）に示すように、半導体装置の全面、すなわち、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（窒化シリコン膜）９を形成する。ゲート電極４およびその近傍において、保護膜９は凸部となっている。
【００３９】
次いで図１（ｃ）に示すように、保護膜９上に半導体装置の全面を覆うように第１の層間絶縁膜（酸化シリコン膜）１０を形成する。ゲート電極４およびその近傍において、第１の層間絶縁膜１０は凸部となっている。
【００４０】
次いで図２（ａ）に示すように、第１の層間絶縁膜１０に対し、ゲート電極４の反転マスクでエッチング処理を行う。このときエッチングは、ゲート電極４上の保護膜９の膜厚内に届くように設計する。この反転マスク処理によって、第１の層間絶縁膜１０の凸部に凹所１０ａが形成され、基板表面の凹部、凸部の集中度合いを緩和することができる。
【００４１】
次いで図２（ｂ）に示すように、化学的機械研磨により、第１の層間絶縁膜１０を、保護膜９をエッチングストップ膜として第１の層間絶縁膜を平坦化する。このとき、反転マスク処理によってわずかに残留した第１の層間絶縁膜１０の表面段差は研磨で取り除かれ、ゲート電極４上の保護膜９で研磨を停止させることができる。
【００４２】
次いで図２（ｃ）に示すように、フォトリソグラフィ法およびドライエッチング法により、ゲート電極４の上の保護膜９を除去して、ゲート電極４を露出させる。
【００４３】
次いで図３（ａ）に示すように、半導体基板の全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００４４】
次いで図３（ｂ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（酸化シリコン膜）１１を形成する。
【００４５】
次いで図３（ｃ）に示すように、化学的機械研磨により第２の層間絶縁膜１１の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【００４６】
以上のように本実施の形態の半導体装置の製造方法によれば、研磨をゲート電極上の保護膜で正確に停止できるため、基板面内でのゲート電極の高さばらつきを低減することができる。
【００４７】
なお、上記では、ゲート電極４上の保護膜９で研磨を停止させるとしたが、反転マスクのエッチング処理の膜厚と研磨の膜厚を調整することによって、ゲート電極４の上部の保護膜９の表面高さ位置で研磨を停止させてもよいし、ゲート電極４の上部のシリサイド層８の表面高さ位置で研磨を停止させてもよいし、ゲート電極４の上部の保護膜９上に第１の層間絶縁膜１０の一部を残して研磨を停止させてもよい。
【００４８】
なお、上記では、シリサイド金属をニッケルとしたが、コバルトやチタンでもよい。
【産業上の利用可能性】
【００４９】
ゲート電極全体をシリサイド化する技術は、最先端の微細で高集積の半導体集積回路に必要不可欠であり、その形成には研磨が必要である。本発明の半導体装置の製造方法を適用することによって、トランジスタの消費電力を低減することができる。低消費電力で高性能なトランジスタを有する半導体集積回路は、高速で多機能なシステムＬＳＩとして、デジタル家電や携帯電話等に搭載するものとして有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体装置の製造方法の工程断面図（その１）
【図２】本発明の実施の形態における半導体装置の製造方法の工程断面図（その２）
【図３】本発明の実施の形態における半導体装置の製造方法の工程断面図（その３）
【図４】従来の半導体装置の製造方法の工程断面図（その１）
【図５】従来の半導体装置の製造方法の工程断面図（その２）
【図６】別の従来の半導体装置の製造方法の工程断面図（その１）
【図７】別の従来の半導体装置の製造方法の工程断面図（その２）
【符号の説明】
【００５１】
１  半導体基板
２  素子分離絶縁膜
３  ゲート絶縁膜
４  ゲート電極
５  低濃度拡散層
６  ゲート電極側壁
７  高濃度拡散層
８  シリサイド層
９  保護膜（窒化シリコン膜）
１０  第１の層間絶縁膜（酸化シリコン膜）
１０ａ  凹所
１１  第２の層間絶縁膜（酸化シリコン膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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