(57)【要約】      （修正有）【課題】DLLとこれを含む半導体メモリ装置及びそのロッキング動作方法は、製造工程時の条件に応じて発生することができるデータストローブ信号及び出力データ信号と、外部クロック信号の間のスキューを減少させることができ、その占有面積が減少することができる。【解決手段】本発明によるDLLは、位相検出器、ディレイライン、ディレイコントローラ、遅延回路、及び出力バッファを含む。位相検出器は入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する。遅延回路は基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する。出力バッファは遅延クロック信号に応答し、内部クロック信号を出力する。望ましくは、基準クロック信号は内部クロック信号の実際の出力パスをなす装置のうちの一つにより発生する。【選択図】    図２
2007311009.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルを含み、
上記基準クロック信号は上記遅延クロック信号の実際の出力パス(path)をなす回路の一つにより発生することを特徴とするDLL(DelayLocked Loop)。
【請求項２】
外部クロック信号を受信して上記入力クロック信号として出力する入力バッファをさらに含むことを特徴とする請求項1に記載のDLL。
【請求項３】
上記遅延クロック信号の実際の出力パスをなす回路は、
上記遅延クロック信号に応答し、内部クロック信号を出力する出力バッファと、
上記内部クロック信号に応答し、上記基準クロック信号と内部ストローブ信号を出力する出力イネーブル制御部と、
上記内部ストローブ信号に応答し、データストローブ信号を出力するDQS(Data Queue Strobe)ドライバを含むことを特徴とする請求項1に記載のDLL。
【請求項４】
上記設定された時間は、上記DQSドライバが上記内部ストローブ信号を受信し、上記データストローブ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項3に記載のDLL。
【請求項５】
上記内部クロック信号は互いに相補的な(complementary)第1及び第2クロック信号を含み、
上記出力イネーブル制御部は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号と出力イネーブル信号に応答し、上記内部ストローブ信号を出力する第2ロジック回路と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する第3ロジック回路を含むことを特徴とする請求項3に記載のDLL。
【請求項６】
上記第1ロジック回路は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する第1遅延ロジック回路と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する第2遅延ロジック回路と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する第3遅延ロジック回路を含むことを特徴とする請求項5に記載のDLL。
【請求項７】
上記第1設定時間は上記第2設定時間より長く、上記第3設定時間より長いことを特徴とする請求項6に記載のDLL。
【請求項８】
上記第2ロジック回路は、上記出力イネーブル信号がイネーブルされる間、上記第1ロジック信号に基づいて上記内部ストローブ信号を出力し、
上記第3ロジック回路は、上記第2ロジック信号を受信する間、上記基準クロック信号を連続的に出力することを特徴とする請求項5に記載のDLL。
【請求項９】
上記第2ロジック回路は、
上記出力イネーブル信号と上記第1ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記内部ストローブ信号を出力する第2内部ロジック回路を含むことを特徴とする請求項5に記載のDLL。
【請求項１０】
上記第3ロジック回路は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する第2内部ロジック回路を含むことを特徴とする請求項5に記載のDLL。
【請求項１１】
上記イネーブル信号はロジックハイ状態で維持され、
上記第1内部ロジック回路は、
上記イネーブル信号と上記第2ロジック信号を受信し、内部信号を出力するNANDゲートと、
上記内部信号を反転させ、その反転した信号を上記第1内部ロジック信号として出力するインバータを含むことを特徴とする請求項10に記載のDLL。
【請求項１２】
上記ディレイラインは、
上記第1遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部と、
上記第2遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号として出力するファインディレイ部を含むことを特徴とする請求項1に記載のDLL。
【請求項１３】
上記位相検出信号は第1及び第2検出信号を含み、
上記位相検出器は、
上記フィードバッククロック信号を単位(unit)遅延時間の間遅延させ、単位遅延クロック信号を出力する遅延部と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて上記第1検出信号を出力する第1位相検出器と、
上記単位遅延クロック信号と上記入力クロック信号の間の位相差を検出し、その検出結果に応じて上記第2検出信号を出力する第2位相検出器を含むことを特徴とする請求項12に記載のDLL。
【請求項１４】
上記コースディレイ部は、上記第1遅延制御信号を受信するごとに、上記第1及び第2コース遅延クロック信号のライジングエッジを交互に単位コース遅延時間だけ移動させ、
上記単位遅延時間は、上記単位コース遅延時間と同一に設定されることを特徴とする請求項13に記載のDLL。
【請求項１５】
上記第1位相検出器は、上記入力クロック信号のライジングエッジ(rising edge)が上記フィードバッククロック信号のライジングエッジより先行する時、上記第1検出信号をロジックハイに出力し、上記フィードバッククロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第1検出信号をロジックロウに出力し、
上記第2位相検出器は、上記入力クロック信号のライジングエッジが上記単位遅延クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックハイに出力し、上記単位遅延クロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックロウに出力し、
上記ディレイコントローラは、上記第1及び第2検出信号がいずれもロジックハイまたはロジックロウである時、上記コースディレイ部が上記コース遅延時間を増加させるように、上記第1遅延制御信号を発生し、上記第2検出信号がロジックロウからロジックハイに遷移する時、上記コースディレイ部がロッキングされたものと判断することを特徴とする請求項13に記載のDLL。
【請求項１６】
上記基準クロック信号は上記DLLがアクティブ状態である間連続的にトグルすることを特徴とする請求項1に記載のDLL。
【請求項１７】
半導体メモリ装置において、
外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生するDLLと、
上記内部クロック信号と出力イネーブル信号に応答し、内部ストローブ信号と上記基準クロック信号を出力する出力イネーブル制御部と、
上記内部ストローブ信号に応答し、データストローブ信号を外部装置に出力するDQSドライバを含むことを特徴とする半導体メモリ装置。
【請求項１８】
上記内部クロック信号と上記出力イネーブル信号に応答し、出力制御信号を出力する出力制御部と、
上記出力制御信号に応答し、内部出力データ信号を受信し、上記外部装置に出力データ信号をそれぞれ出力する複数のデータ入出力ドライバと、
内部コア(core)回路から受信される上記内部出力データ信号を上記複数のデータ入出力ドライバにそれぞれ出力する内部入出力回路と、
外部制御信号と上記外部クロック信号に応答し、リードまたはライト命令を上記内部コア回路に出力するコマンドデコーダと、
外部アドレス信号を受信し、入力アドレス信号を上記内部コア回路に出力するアドレスバッファをさらに含むことを特徴とする請求項17に記載の半導体メモリ装置。
【請求項１９】
上記半導体メモリ装置のライト動作時、上記複数のデータ入出力ドライバは上記外部装置から入力データ信号をそれぞれ受信し、上記入力データ信号を内部入力データ信号として上記内部入出力回路に出力し、
上記ライト動作時、上記内部入出力回路は上記複数のデータ入出力ドライバからそれぞれ受信される上記内部入力データ信号を上記内部コア回路に出力することを特徴とする請求項18に記載の半導体メモリ装置。
【請求項２０】
上記DLLは、
上記外部クロック信号を受信し、入力クロック信号を出力する入力バッファと、
上記入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルと、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する出力バッファを含むことを特徴とする請求項17に記載の半導体メモリ装置。
【請求項２１】
上記設定された時間は、上記DQSドライバが上記内部ストローブ信号を受信し、上記データストローブ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項20に記載の半導体メモリ装置。
【請求項２２】
上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、上記内部ストローブ信号は第1及び第2内部ストローブ信号を含み、
上記出力イネーブル制御部は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号と上記出力イネーブル信号に応答し、上記第1内部ストローブ信号を出力する第2ロジック回路と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する第3ロジック回路と、
上記第2クロック信号に応答し、第3ロジック信号を出力する第4ロジック回路と、
上記第3ロジック信号と上記出力イネーブル信号に応答し、上記第2内部ストローブ信号を  出力する第5ロジック回路を含むことを特徴とする請求項17に記載の半導体メモリ装置。
【請求項２３】
上記第1ロジック回路は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する第1遅延ロジック回路と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する第2遅延ロジック回路と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する第3遅延ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。
【請求項２４】
上記第1設定時間は、上記第2設定時間より長く、上記第3設定時間より長い請求項22に記載の半導体メモリ装置。
【請求項２５】
上記第2ロジック回路は、上記出力イネーブル信号がイネーブルされる間、上記第1ロジック信号に基づいて上記内部ストローブ信号を出力し、
上記第3ロジック回路は上記第2ロジック信号を受信する間、上記基準クロック信号を連続的に出力する請求項22に記載の半導体メモリ装置。
【請求項２６】
上記第2ロジック回路は、
上記出力イネーブル信号と上記第1ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記内部ストローブ信号を出力する第2内部ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。
【請求項２７】
上記第3ロジック回路は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する第2内部ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。
【請求項２８】
上記イネーブル信号はロジックハイ状態で維持され、
上記第1内部ロジック回路は、
上記イネーブル信号と上記第2ロジック信号を受信し、内部信号を出力するNANDゲートと、
上記内部信号を反転させ、その反転した信号を上記第1内部ロジック信号として出力するインバータを含むことを特徴とする請求項27に記載の半導体メモリ装置。
【請求項２９】
上記ディレイラインは、
上記第1遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部と、
上記第2遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号として出力するファインディレイ部を含むことを特徴とする請求項20に記載の半導体メモリ装置。
【請求項３０】
上記位相検出信号は第1及び第2検出信号を含み、
上記位相検出器は、
上記フィードバッククロック信号を単位遅延時間の間遅延させ、単位遅延クロック信号を出力する遅延部と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて上記第1検出信号を出力する第1位相検出器と、
上記単位遅延クロック信号と上記入力クロック信号の間の位相差を検出し、その検出結果に応じて上記第2検出信号を出力する第2位相検出器を含むことを特徴とする請求項29に記載の半導体メモリ装置。
【請求項３１】
上記コースディレイ部は上記第1遅延制御信号を受信するごとに、上記第1及び第2コース遅延クロック信号のライジングエッジを交互に単位コース遅延時間だけ移動させ、
上記単位遅延時間は上記単位コース遅延時間と同一に設定されることを特徴とする請求項30に記載の半導体メモリ装置。
【請求項３２】
上記第1位相検出器は、上記入力クロック信号のライジングエッジが上記フィードバッククロック信号のライジングエッジより先行する時、上記第1検出信号をロジックハイに出力し、上記フィードバッククロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第1検出信号をロジックロウに出力し、
上記第2位相検出器は、上記入力クロック信号のライジングエッジが上記単位遅延クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックハイに出力し、上記単位遅延クロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックロウに出力し、
上記ディレイコントローラは、上記第1及び第2検出信号がいずれもロジックハイまたはロジックロウである時、上記コースディレイ部が上記コース遅延時間を増加させるように、上記第1遅延制御信号を発生し、上記第2検出信号がロジックロウからロジックハイに遷移する時、上記コースディレイ部がロッキングされたものと判断することを特徴とする請求項30に記載の半導体メモリ装置。
【請求項３３】
上記内部クロック信号と追加の(additional)出力イネーブル信号に応答し、追加の出力制御信号を出力する追加の出力制御部と、
上記追加の出力制御信号に応答し、追加の内部出力データ信号を受信し、上記外部装置に追加の出力データ信号をそれぞれ出力する追加のデータ入出力ドライバをさらに含むことを特徴とする請求項18に記載の半導体メモリ装置。
【請求項３４】
上記出力イネーブル信号と上記追加のイネーブル信号のいずれか一つがイネーブルされる時、残りはディセーブルされ、
上記出力イネーブル信号がイネーブルされる時、上記出力制御部が上記出力制御信号を出力し、上記追加のイネーブル信号がイネーブルされる時、上記追加の出力制御部が上記追加の出力制御信号を出力することを特徴とする請求項33に記載の半導体メモリ装置。
【請求項３５】
上記半導体メモリ装置のライト動作時、上記追加のデータ入出力ドライバは上記外部装置から追加の入力データ信号をそれぞれ受信し、上記追加の入力データ信号を追加の内部入力データ信号として上記内部入出力回路に出力し、
上記内部入出力回路は上記ライト動作時、上記追加のデータ入出力ドライバから受信される上記追加の内部入力データ信号を上記内部コア回路に出力し、上記半導体メモリ装置のリード動作時、上記内部コア回路から受信される上記追加の内部出力データ信号を上記追加のデータ入出力ドライバにそれぞれ出力することを特徴とする請求項33に記載の半導体メモリ装置。
【請求項３６】
外部クロック信号を受信し、入力クロック信号を出力する段階と、
内部クロック信号の実際の出力パスをなす外部回路の一つにより、基準クロック信号を発生する段階と、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する段階と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する段階と、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生する段階と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力する段階と、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する段階を含むことを特徴とするDLLのロッキング動作方法。
【請求項３７】
上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、
上記基準クロック信号を発生する段階は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する段階と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する段階を含むことを特徴とする請求項36に記載のDLLのロッキング動作方法。
【請求項３８】
上記第1及び第2ロジック信号を出力する段階は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する段階と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する段階と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する段階を含むことを特徴とする請求項37に記載のDLLのロッキング動作方法。
【請求項３９】
上記基準クロック信号を出力する段階は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する段階と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する段階と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する段階を含むことを特徴とする請求項37に記載のDLLのロッキング動作方法。
【請求項４０】
半導体メモリ装置において、
外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生するDLLと、
上記内部クロック信号に基づいて発生する内部ストローブ信号に応答し、データストローブ信号を外部装置に出力するDQSドライバと、
上記半導体メモリ装置のリード動作時、上記内部クロック信号に基づいて発生する出力制御信号に応答し、上記半導体メモリ装置の内部入出力回路を通じて内部コア回路から受信される内部出力データ信号を出力データ信号としてそれぞれ外部装置に出力する複数のデータ入出力ドライバを含み、
上記基準クロック信号は上記DLLの出力端子と上記DQSドライバの間、または上記DLLの出力端子と上記複数のデータ入出力ドライバ間に存在する上記内部クロック信号の実際の出力パスをなす回路のいずれか一つから出力されることを特徴とする半導体メモリ装置。
【請求項４１】
上記DLLは、
上記外部クロック信号を受信し、入力クロック信号を出力する入力バッファと、
上記入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルと、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する出力バッファを含むことを特徴とする請求項40に記載の半導体メモリ装置。
【請求項４２】
上記設定された時間は、上記実際の出力パスをなす回路の一つが上記基準クロック信号を出力した時点から、上記DQSドライバまたは上記複数のデータ入出力ドライバが上記データストローブ信号または上記出力データ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項41に記載の半導体メモリ装置。
【請求項４３】
上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、上記出力制御信号は第1及び第2出力制御信号を含み、
上記実際の出力パスをなす回路の一つは、上記基準クロック信号をさらに発生するために、
直列連結された複数のインバータを含み、上記第1クロック信号に応答し、第1ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号に応答し、上記基準クロック信号を出力する第2ロジック回路を含むことを特徴とする請求項40に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、内部クロック信号を発生するDLL(Delay Locked Loop)とこれを含む半導体メモリ装置及びそのロッキング動作方法に関するものである。
【背景技術】
【０００２】
一般に、DLLは外部クロック信号と内部クロック信号の間の、または外部クロック信号と出力データの間のスキュー(skew)を補償するために、外部クロック信号に基づいて内部クロック信号を発生する半導体装置である。従って、外部クロック信号に同期してデータを入力または出力する同期式(synchronous)半導体メモリ装置は内部クロック発生器としてDLLを含む。図1は、従来のDLLと半導体メモリ装置の一部を示すブロック図である。図1を参考にすれば、DLL(10)は入力バッファ(11)、位相検出器(12)、ディレイ(delay)コントローラ(13)、ディレイライン(delayline)(14)、出力バッファ(15)、及びレプリカ(replica)ディレイ(16)を含む。上記DLL(10)は外部クロック信号(EXCLK)に基づいて内部クロック信号(INCLK)を発生する。上記DLL(10)の詳細な動作説明は当業者であれば十分に理解することができるため、説明の簡略化のために省略する。上記DLL(10)を含む半導体メモリ装置において、出力イネーブル制御部(20)は上記内部クロック信号(INCLK)を受信し、出力イネーブル信号(OUTEN)に応答して上記内部クロック信号(INCLK)に基づいた内部ストローブ(strobe)信号(DQSCLK)を発生する。また、データ出力制御部(30)は上記内部クロック信号(INCLK)を受信し、上記出力イネーブル信号(OUTEN)に応答して上記内部クロック信号(INCLK)に基づいた出力制御信号(DQCLK)を出力する。DQS(Data QueueStrobe)ドライバ(40)は上記内部ストローブ信号(DQSCLK)に応答し、データストローブ信号(DQS)を外部装置(図示せず)に出力する。データ出力ドライバ(50)は内部データ信号(INLDA1〜INLDAK)(Kは整数)をそれぞれ受信し、上記出力制御信号(DQCLK)に応答し、出力データ信号(DQ1〜DQK)を上記外部装置に出力する。結果的に、上記半導体メモリ装置は上記外部クロック信号(EXCLK)に同期し、上記データストローブ信号(DQS)と上記出力データ信号(DQ1〜DQK)を上記外部装置に出力する。その結果、上記外部装置が上記データストローブ信号(DQS)に同期し、上記出力データ信号(DQ1〜DQK)を受信する。一方、上記ディレイライン(14)から出力されたクロック信号(DLCLK)が上記出力バッファ(15)、上記出力イネーブル制御部(20)、及び上記DQSドライバ(40)を通過し、最終的に上記データストローブ信号(DQS)として外部に出力されるまでかかる時間と同一の遅延時間を有するように上記レプリカディレイ(16)が設計される。従って、上記レプリカディレイ(16)は上記クロック信号(DLCLK)の出力パス(path)と同一の遅延時間の間上記クロック信号(DLCLK)を遅延させ、その遅れた信号をフィードバック(feedback)クロック信号(FBCLK)として出力する。上記DLL(10)は上記フィードバッククロック信号(FBCLK)と外部クロック信号(EXCLK)の位相を比較し、その比較結果に応じて上記データストローブ信号(DQS)が上記外部クロック信号(EXCLK)に同期するように上記内部クロック信号(INCLK)を発生する。しかし、半導体メモリ装置の製造工程時の条件に応じて、上記内部クロック信号(INCLK)が上記出力イネーブル制御部(20)を通過するのにかかる時間(即ち、上記出力イネーブル制御部(20)の遅延時間)と、上記レプリカディレイ(16)の遅延時間がそれぞれ変更され得る。上記出力イネーブル制御部(20)の遅延時間が変更される場合、上記レプリカディレイ(16)の遅延時間が上記クロック信号(DLCLK)の実際の出力パスによる遅延時間と変わり得る。これをさらに詳しく説明すれば、上記レプリカディレイ部(16)の遅延時間が、上記出力バッファ(15)、上記出力イネーブル制御部(20)、及び上記DQSドライバ(40)による遅延時間より大きいか、または小さくてもよい。このように、上記レプリカディレイ(16)の遅延時間と、上記クロック信号(DLCLK)の実際の出力パスによる遅延時間が互いに一致しない時、上記データストローブ信号(DQS)及び上記出力データ信号(DQ1〜DQK)と、上記外部クロック信号(EXCLK)の間のスキュー(skew)が増加するようになる。また、既に製造された半導体メモリ装置において、上記クロック信号(DLCLK)の実際の出力パスの遅延時間と、上記レプリカディレイ(16)の遅延時間の差により増加した上記スキューを補償することは非常に難しいことである。一方、上記レプリカディレイ(16)は上記クロック信号(DLCLK)の実際の出力パスと同一の遅延時間を有するように設計されなければならないため、その占有面積が増加し、上記DLL(10)の大きさが増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、本発明がなそうとする技術的課題は、内部クロック信号の実際の出力パスに存在する制御装置から受信される基準クロック信号に基づいてフィードバッククロック信号を発生することにより、製造工程時の条件に応じて発生し得るデータストローブ信号及び出力データ信号と、外部クロック信号の間のスキューを減少させ、その占有面積が減少することができるDLLを提供することにある。
【０００４】
本発明がなそうとする他の技術的課題は、内部クロック信号の実際の出力パスに存在する制御装置から受信される基準クロック信号に基づいてフィードバッククロック信号を発生することにより、製造工程時の条件に応じて発生し得るデータストローブ信号及び出力データ信号と、外部クロック信号間のスキューを減少させ、その占有面積が減少することができるDLLを含む半導体メモリ装置を提供することにある。
【０００５】
本発明がなそうとする他の技術的課題は、内部クロック信号の実際の出力パスに存在する制御装置から受信される基準クロック信号に基づいてフィードバッククロック信号を発生することにより、製造工程時の条件に応じて発生し得るデータストローブ信号及び出力データ信号と、外部クロック信号間のスキューを減少させ、その占有面積が減少することができるDLLのロッキング動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の技術的課題を達成するための本発明によるDLLは、位相検出器、ディレイライン、ディレイコントローラ、遅延モデルを含む。位相検出器は入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する。ディレイラインは第1及び第2遅延制御信号に応答し、入力クロック信号を遅延させ、遅延クロック信号を出力する。ディレイコントローラは位相検出信号に応答し、第1及び第2遅延制御信号を発生する。遅延回路は基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する。望ましくは、基準クロック信号は遅延クロック信号の実際の出力パス(path)をなす回路の一つにより発生する。
【０００７】
上記の他の技術的課題を達成するための本発明の一面による半導体メモリ装置は、DLL、出力イネーブル制御部、及びDQSドライバを含む。DLLは外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生する。出力イネーブル制御部は内部クロック信号と出力イネーブル信号に応答し、内部ストローブ信号と基準クロック信号を出力する。DQSドライバは内部ストローブ信号に応答し、データストローブ信号を外部装置に出力する。
【０００８】
上記の他の技術的課題を達成するための本発明の他の一面による半導体メモリ装置は、DLL、出力イネーブル制御部、出力制御部、DQSドライバ、及び複数のデータ入出力ドライバを含む。DLLは外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生する。出力イネーブル制御部は内部クロック信号と出力イネーブル信号に応答し、内部ストローブ信号を出力する。出力制御部は内部クロック信号と出力イネーブル信号に応答し、出力制御信号を出力する。DQSドライバは内部ストローブ信号に応答し、データストローブ信号を外部装置に出力する。複数のデータ入出力ドライバは半導体メモリ装置のリード動作時、出力制御信号に応答し、半導体メモリ装置の内部入出力回路を通じて内部コア回路から受信される内部出力データ信号を出力データ信号としてそれぞれ外部装置に出力する。望ましくは、出力イネーブル制御部と出力制御部のいずれか一つは、内部クロック信号に応答し、基準クロック信号をさらに発生する。
【０００９】
上記の他の技術的課題を達成するための本発明によるDLLのロッキング動作方法は、外部クロック信号を受信し、入力クロック信号を出力する段階と、内部クロック信号の実際の出力パスをなす外部回路の一つにより、基準クロック信号を発生する段階と、基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する段階と、入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する段階と、位相検出信号に応答し、第1及び第2遅延制御信号を発生する段階と、第1及び第2遅延制御信号に応答し、入力クロック信号を遅延させ、遅延クロック信号を出力する段階と、遅延クロック信号に応答し、内部クロック信号を出力する段階を含む。
【発明の効果】
【００１０】
以上で説明した通り、本発明によるDLLとこれを含む半導体メモリ装置及びそのロッキング動作方法は製造工程時の条件に応じて発生し得るデータストローブ信号及び出力データ信号と、外部クロック信号の間のスキューを減少させることができ、DLLの占有面積が減少することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１２】
図2は、本発明の一実施例によるDLLのブロック図である。図2を参考にすれば、DLL(100)は入力バッファ(110)、遅延モデル(model)(120)、位相検出器(130)、ディレイコントローラ(140)、ディレイライン(delayline)(150)、及び出力バッファ(160)を含む。上記入力バッファ(110)は外部クロック信号(ECLK)を受信し、上記外部クロック信号(ECLK)を入力クロック信号(ICLK)として出力する。上記遅延モデル(120)は基準クロック信号(RFCLK)を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号(FBCLK)として出力する。望ましくは、上記設定された時間は上記DLL(100)が発生する内部クロック信号(INLCLK)の実際の出力パス(path)をなす回路の一つ(例えば、DQSドライバ(207、図7参考)の遅延時間と同一に設定されることができる。
【００１３】
上記位相検出器(130)は、上記入力クロック信号(ICLK)と上記フィードバッククロック信号(FBCLK)の間の位相差を検出し、その検出結果に応じて位相検出信号(PDET)を出力する。望ましくは、上記位相検出信号(PDET)は第1及び第2検出信号(PDO1,PDO2)を含む。上記ディレイコントローラ(140)は上記位相検出信号(PDET)に応答し、遅延制御信号(CCTL,FCTL)を出力する。上記ディレイライン(150)は上記遅延制御信号(CCTL,FCTL)に応答し、上記入力クロック信号(ICLK)を遅延させ、遅延クロック信号(MCLK)を出力する。さらに詳しくは、上記ディレイライン(150)はコース(coarse)ディレイ部(151)とファイン(fine)ディレイ部(152)を含む。上記コースディレイ部(151)は上記遅延制御信号(CCTL)に応答し、コース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号(ICLK)を遅延させ、コース遅延クロック信号(FRCLK,SDCLK)を出力する。図5を参考にして、上記コースディレイ部(151)の動作をさらに詳しく説明すれば、次の通りである。上記コースディレイ部(151)は上記遅延制御信号(CCTL)を受信するごとに、上記コース遅延クロック信号(FRCLK,SDCLK)のライジングエッジ(rising edges)を交互に単位(unit)コース遅延時間(DF1)だけ移動させる。例えば、上記コースディレイ部(151)がFD1及びSD2でそれぞれ示された上記コース遅延クロック信号(FRCLK,SDCLK)を出力する場合が考慮されることができる。この場合、上記ディレイコントローラ(140)が上記コース遅延時間を増加させる上記遅延制御信号(CCTL)を出力すれば、上記コースディレイ部(151)はFD2で示された上記コース遅延クロック信号(FRCLK)を出力する。即ち、上記コースディレイ部(151)は上記コース遅延クロック信号(FRCLK)のライジングエッジをFD1からFD2に上記単位コース遅延時間(DF1)だけ移動させる。また、例えば、上記コースディレイ部(151)がFD1及びSD1でそれぞれ示された上記コース遅延クロック信号(FRCLK,SDCLK)を出力する時、上記コース遅延時間を増加させる上記遅延制御信号(CCTL)を受信するごとに、上記コースディレイ部(151)はFD2→SD2→FD3→SD3の順に上記コース遅延クロック信号(FRCLK,SDCLK)のライジングエッジを交互に移動させる。
【００１４】
再び図2を参考にすれば、上記ファインディレイ部(152)は上記遅延制御信号(FCTL)に応答し、上記コース遅延クロック信号(FRCLK,SDCLK)を混合し、上記コース遅延クロック信号(FRCLK,SDCLK)の間に存在する互いに異なる位相を有する複数の混合信号を生成する。図5を参考にすれば、上記コースディレイ部(151)が‘FD2’及び‘SD2’でそれぞれ示された上記コース遅延クロック信号(FRCLK,SDCLK)を出力する場合、上記コース遅延クロック信号(FRCLK,SDCLK)の間に(即ち、期間(DF2)内に)存在する互いに異なる位相をそれぞれ有する複数の混合信号が点線で示されている。望ましくは、上記複数の混合信号のうち、互いに隣接した二つの混合信号の間に位相差(DF3)が存在する。上記ファインディレイ部(152)は上記複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号(MCLK)として出力する。上記出力バッファ(160)は上記遅延クロック信号(MCLK)に応答し、内部クロック信号(INLCLK)を出力する。望ましくは、上記内部クロック信号(INCLK)は相補的な(complementary)第1及び第2クロック信号(RCLK,FCLK)を含む。択一的に、上記出力バッファ(160)は上記遅延クロック信号(MCLK)に応答し、上記基準クロック信号(RFCLK)をさらに出力することができる。この場合、上記遅延モデル(120)の設定された遅延時間はさらに増加しなければならない。
【００１５】
図3は、図2に示された位相検出器の詳細なブロック図である。図3を参考にすれば、位相検出器(130)は遅延部(131)、第1位相検出器(132)、及び第2位相検出器(133)を含む。上記遅延部(131)は上記フィードバッククロック信号(FBCLK)を単位(unit)遅延時間の間遅延させ、単位遅延クロック信号(DCLK)を出力する。望ましくは、上記遅延部(131)の上記単位遅延時間は上記単位コース遅延時間(DF1)と同一に設定されることができる。上記第1位相検出器(132)は上記入力クロック信号(ICLK)と上記フィードバッククロック信号(FBCLK)の間の位相差を検出し、その検出結果に応じて上記第1検出信号(PDO1)を出力する。上記第2位相検出器(133)は上記単位遅延クロック信号(DCLK)と上記入力クロック信号(ICLK)の間の位相差を検出し、その検出結果に応じて上記第2検出信号(PDO2)を出力する。図4a及び図4bを参考にして、上記第1及び第2位相検出器(132,133)の動作をさらに詳しく説明すれば、次の通りである。図4a及び図4bは、図3に示された第1及び第2位相検出器の動作と関連した信号のタイミング図である。まず、図4aを参考にすれば、上記第1位相検出器(132)は上記フィードバッククロック信号(FBCLK)のライジングエッジが上記入力クロック信号(ICLK)のライジングエッジより先行する時、上記第1検出信号(PDO1)をロジックロウに出力する。これと同様に、上記第2位相検出器(133)は上記単位遅延クロック信号(DCLK)のライジングエッジが上記入力クロック信号(ICLK)のライジングエッジより先行する時、上記第2検出信号(PDO2)をロジックロウに出力する。図4bを参考にすれば、上記第1位相検出器(132)は上記入力クロック信号(ICLK)のライジングエッジが上記フィードバッククロック信号(FBCLK)のライジングエッジより先行する時に上記第1検出信号(PDO1)をロジックハイに出力する。また、上記第2位相検出器(133)は上記入力クロック信号(ICLK)のライジングエッジが上記単位遅延クロック信号(DCLK)のライジングエッジより先行する時、上記第2検出信号(PDO2)をロジックハイに出力する。
【００１６】
次に、図6を参考にして、上記DLL(100)のロッキング動作過程を詳細に説明する。図6は、図2に示されたDLLの動作と関連した信号のタイミング図である。まず、入力バッファ(110)が外部クロック信号(ECLK)を受信し、入力クロック信号(ICLK)を位相検出器(130)とディレイライン(150)のコースディレイ部(151)に出力する。上記DLL(100)の動作初期に、ディレイコントローラ(140)は上記ディレイライン(150)の遅延時間が初期値を有するように遅延制御信号(CCTL,FCTL)を出力する。上記コースディレイ部(151)は上記遅延制御信号(CCTL)に応答し、上記入力クロック信号(ICLK)を初期値のコース遅延時間の間遅延させ、コース遅延クロック信号(FRCLK,SDCLK)を出力する。上記ディレイライン(150)のファインディレイ部(152)は上記遅延制御信号(FCTL)に応答し、上記コース遅延クロック信号(FRCLK,SDCLK)を混合することにより生成された複数の混合信号のうちの一つを選択し、その選択された信号を遅延クロック信号(MCLK)として出力する。出力バッファ(160)は上記遅延クロック信号(MCLK)に応答し、第1及び第2クロック信号(RCLK,FCLK)を含む内部クロック信号(INLCLK)を出力する。その後、上記内部クロック信号(INLCLK)の実際の出力パス(path)をなす装置(例えば、出力イネーブル制御部(206、図7を参考)が上記内部クロック信号(INLCLK)に基づいて基準クロック信号(RFCLK)を発生する。上記位相検出器(130)は上記入力クロック信号(ICLK)と上記基準クロック信号(RFCLK)の間の位相差を検出し、その検出結果に応じて第1及び第2検出信号(PDO1,PDO2)を含む位相検出信号(PDET)を出力する。例えば、時点(T1)において、フィードバッククロック信号(FBCLK)が上記位相検出器(130)の第1位相検出器(132)に入力され、単位遅延クロック信号(DCLK)が上記位相検出器(130)の第2位相検出器(133)に入力される時、上記位相検出器(130)は上記第1及び第2検出信号(PDO1,PDO2)をいずれもロジックハイに出力する。ディレイコントローラ(140)は上記第1及び第2検出信号(PDO1,PDO2)がいずれもロジックハイである時、上記コースディレイ部(151)が上記コース遅延時間を増加させるように、上記遅延制御信号(CCTL)を発生する。その結果、上記フィードバッククロック信号(FBCLK)のライジングエッジがFBCLK'で示されたように移動し(shift)、上記単位遅延クロック信号(DCLK)のライジングエッジもDCLK'で示されたように移動する。ここで、上記コース遅延時間が調節される過程をさらに詳しく説明すれば、次の通りである。例えば、上記遅延制御信号(CCTL)は複数のビットを含むことができ、上記ディレイコントローラ(140)が上記遅延制御信号(CCTL)のビット値を変更させることにより、上記コース遅延時間が調節されるようにすることができる。
【００１７】
時点(T2)において、上記単位遅延クロック信号(DCLK')のライジングエッジが上記入力クロック信号(ICLK)のライジングエッジより先行するため、上記位相検出器(130)は上記第2検出信号(PDO2)をロジックロウに出力し、上記第1検出信号(PDO1)はロジックハイで維持する。上記ディレイコントローラ(140)は上記第1検出信号(PDO1)がロジックハイであり、上記第2検出信号(PDO2)がロジックロウである時にも、上記コースディレイ部(151)が上記コース遅延時間を増加させるように、上記遅延制御信号(CCTL)を発生する。その結果、上記フィードバッククロック信号(FBCLK')のライジングエッジがFBCLK''で示されたように移動し、上記単位遅延クロック信号(DCLK')のライジングエッジもDCLK''で示されたように移動する。時点(T3)において、上記フィードバッククロック信号(FBCLK'')のライジングエッジが上記入力クロック信号(ICLK)のライジングエッジより先行するため、上記位相検出器(130)は上記第1及び第2検出信号(PDO1,PDO2)をいずれもロジックロウに出力する。上記ディレイコントローラ(140)は上記第1及び第2検出信号(PDO1,PDO2)がいずれもロジックロウである時にも上記コースディレイ部(151)が上記コース遅延時間を増加させるように、上記遅延制御信号(CCTL)を発生する。その結果、上記フィードバッククロック信号(FBCLK'')のライジングエッジがFBCLK'''で示されたように移動し、上記単位遅延クロック信号(DCLK'')のライジングエッジもDCLK'''で示されたように移動する。時点(TLOCK)において、上記入力クロック信号(ICLK)のライジングエッジが上記単位遅延クロック信号(DCLK''')のライジングエッジより先行するため、上記位相検出器(130)は上記第2検出信号(PDO2)をロジックハイに出力し、上記第1検出信号(PDO1)はロジックロウで維持する。上記ディレイコントローラ(140)は上記第1検出信号(PDO1)がロジックロウであり、上記第2検出信号(PDO2)がロジックハイである時にも、上記コースディレイ部(151)がロッキングされたものと判断し、上記遅延制御信号(CCTL)のビット値を固定させて出力する。その後、上記ディレイコントローラ(140)は上記第1検出信号(PDO1)のロジックレベルにより、遅延制御信号(FCTL)を変更させる。さらに詳しくは、上記遅延制御信号(FCTL)が複数のビットを含むことができ、上記ディレイコントローラ(140)は上記第1検出信号(PDO1)のロジックレベルにより、上記遅延制御信号(FCTL)のビット値を変更させる。その結果、上記ファインディレイ部(152)が上記遅延制御信号(FCTL)に応答し、上記複数の混合信号のうちの他の一つを選択する。この時、上記ファインディレイ部(152)は上記遅延制御信号(FCTL)のビット値が変更されるごとに、以前に選択したものと異なる混合信号を選択する。その後、上記フィードバッククロック信号(FBCLK)と上記入力クロック信号(ICLK)の間の位相差が設定された範囲内に含まれるまで、上記ファインディレイ部(152)が上述した動作を反復する。上記フィードバッククロック信号(FBCLK)と上記入力クロック信号(ICLK)の間の位相差が設定された範囲内に含まれる時、上記ディレイコントローラ(140)が上記遅延制御信号(FCTL)のビット値を固定させることにより、上記ファインディレイ部(152)がロッキングされる。上記ファインディレイ部(152)がロッキングされれば、上記遅延クロック信号(MCLK)の位相は上記複数の混合信号のいずれか一つの位相と同一に固定される。��の結果、上記出力バッファ(160)は上記遅延クロック信号(MCLK)に応答し、それぞれ固定された位相を有する上記第1及び第2クロック信号(RCLK,FCLK)を含む上記内部クロック信号(INLCLK)を出力する。
【００１８】
図7は、本発明の一実施例による半導体メモリ装置の概略的なブロック図である。図7では図面の簡略化のために、半導体メモリ装置の内部構成要素のうち、本発明と関連した部分のみが概略的に示されている。図7を参考にすれば、半導体メモリ装置(200)はDLL(100)、コマンドデコーダ(201)、アドレスバッファ(202)、内部コア(core)回路(203)、内部入出力回路(204)、出力制御部(205)、出力イネーブル制御部(206)、データ入出力ドライバ(DR1〜DRN)(Nは整数)、及びDQSドライバ(207)を含む。上記DLL(100)は入力バッファ(110)、遅延モデル(120)、位相検出器(130)、ディレイコントローラ(140)、ディレイライン(150)、及び出力バッファ(160)を含む。上記DLL(100)の構成及び具体的な動作説明は図2を参考にして上述したものと類似するため、説明の重複を避けるために省略する。上記コマンドデコーダ(201)は外部クロック信号(ECLK)と、外部制御信号である、チップ選択信号(CSB)、ライトイネーブル信号(WEB)、カラムアドレスストローブ(strobe)信号(CASB)、及びロウアドレスストローブ信号(RASB)に応答し、リード命令(read command)(READ)またはライト命令(write command)(WRITE)を上記内部コア回路(203)に出力する。上記アドレスバッファ(202)は外部アドレス信号(A1〜AJ)(Jは整数)を受信し、入力アドレス信号(IA1〜IAJ)を上記内部コア回路(203)に出力する。図7で詳細には示されていないが、上記内部コア回路(203)は複数のメモリセルを含むメモリセルアレイとその周辺回路を含む。上記半導体メモリ装置(200)のリード動作時、上記内部入出力回路(204)は上記内部コア回路(203)から受信される内部出力データ信号(ODAT1〜ODATN)を上記データ入出力ドライバ(DR1〜DRN)にそれぞれ出力する。また、上記半導体メモリ装置(200)のライト動作時、上記内部入出力回路(204)は上記データ入出力ドライバ(DR1〜DRN)からそれぞれ受信される内部入力データ信号(IDAT1〜IDATN)を上記内部コア回路(203)に出力する。
【００１９】
上記出力制御部(205)は、上記DLL(100)から受信される上記内部クロック信号(INLCLK)と出力イネーブル信号(OUTEN)に応答し、出力制御信号(RCKDQ,FCKDQ)を出力する。さらに詳しくは、上記内部クロック信号(INLCLK)は第1及び第2クロック信号(RCLK,FCLK)を含む。上記出力制御部(205)は上記出力イネーブル信号(OUTEN)がイネーブルされる時、上記第1クロック信号(RCLK)に基づいて上記出力制御信号(RCKDQ)を出力し、上記第2クロック信号(FCLK)に基づいて上記出力制御信号(FCKDQ)を出力する。上記出力イネーブル制御部(206)は上記出力イネーブル信号(OUTEN)と上記第1及び第2クロック信号(RCLK,FCLK)に応答し、内部ストローブ信号(RCKDQS,FCKDQS)と上記基準クロック信号(RFCLK)を出力する。望ましくは、上記出力イネーブル制御部(206)は上記第1及び第2クロック信号(RCLK,FCLK)を受信する間(即ち、上記DLL(100)がアクティブ状態である間)上記基準クロック信号(RFCLK)を連続的に出力する。また、上記出力イネーブル制御部(206)は上記出力イネーブル信号(OUTEN)がイネーブルされる時にのみ、上記内部ストローブ信号(RCKDQS,FCKDQS)を出力する。
【００２０】
上記データ入出力ドライバ(DR1〜DRN)は、上記半導体メモリ装置(200)のリード動作時、上記出力制御信号(RCKDQ,FCKDQ)に応答し、上記内部入出力回路(204)から受信される上記内部出力データ信号(ODAT1〜ODATN)を出力データ信号(ODQ1〜ODQN)としてそれぞれ外部装置(図示せず)に出力する。また、上記半導体メモリ装置(200)のライト動作時、上記データ入出力ドライバ(DR1〜DRN)は上記外部装置から受信される入力データ信号(IDQ1〜IDQN)をそれぞれ上記内部入力データ信号(IDAT1〜IDATN)として上記内部入出力回路(204)に出力する。上記DQSドライバ(207)は上記内部ストローブ信号(RCKDQS,FCKDQS)に応答し、データストローブ信号(DQS)を上記外部装置に出力する。その結果、上記外部装置が上記データストローブ信号(DQS)に同期し、上記出力データ信号(ODQ1〜ODQN)を受信する。
【００２１】
図7では、上記出力イネーブル制御部(206)が上記基準クロック信号(RFCLK)を発生することが示されているが、択一的に、上記DLL(100)の上記出力バッファ(160)が上記基準クロック信号(RFCLK)を発生することもできる。この場合、上記出力バッファ(160)は上記遅延クロック信号(MCLK)に応答し、上記内部クロック信号(INLCLK)と上記基準クロック信号(RFCLK)を発生する。また、上記出力バッファ(160)は上記基準クロック信号(RFCLK)を発生するためのロジック回路をさらに含む。この場合、上記遅延モデル(120)の設定された遅延時間はさらに増加しなければならない。望ましくは、上記遅延モデル(120)の設定された遅延時間は上記遅延クロック信号(MCLK)の実際の出力パスをなす回路(即ち、出力バッファ(160)、出力イネーブル制御部(206)、及びDQSドライバ(207))の遅延時間と同一に設定されることができる。言い換えれば、上記出力バッファ(160)が上記内部クロック信号(INLCLK)を発生した時点から、上記DQSドライバ(207)が上記データストローブ信号(DQS)を出力する時点までかかる時間で上記遅延モデル(120)の遅延時間が設定されることができる。
【００２２】
図8は、図7に示された出力イネーブル制御部の詳細なロジック回路図である。図8を参考にすれば、上記出力イネーブル制御部(206)はロジック回路(210〜250)を含む。上記ロジック回路(210)は遅延ロジック回路(211〜213)を含む。上記遅延ロジック回路(211)は直列に連結されたインバータ(IV1〜IV4)を含む。上記インバータ(IV1〜IV4)は、上記第1クロック信号(RCLK)を第1設定時間の間遅延させ、内部遅延信号(D1)を出力する。上記遅延ロジック回路(212)は直列連結されたインバータ(IV5,IV6)を含む。上記インバータ(IV5,IV6)は上記内部遅延信号(D1)を第2設定時間の間遅延させ、その遅れた信号をロジック信号(D2)として出力する。上記遅延ロジック回路(213)は直列連結されたインバータ(IV7,IV8)を含む。上記インバータ(IV7,IV8)は上記内部遅延信号(D1)を第3設定時間の間遅延させ、その遅れた信号を上記ロジック信号(D3)として出力する。望ましくは、上記第1設定時間は上記第2設定時間より長く、上記第3設定時間より長い。
【００２３】
上記ロジック回路(220)は遅延ロジック回路(221,222)を含む。上記遅延ロジック回路(221)は直列に連結されたインバータ(IV11〜IV14)を含む。上記インバータ(IV11〜IV14)は上記第2クロック信号(FCLK)を上記第1設定時間の間遅延させ、内部遅延信号(D11)を出力する。上記遅延ロジック回路(222)は直列連結されたインバータ(IV15,IV16)を含む。上記インバータ(IV15,IV16)は上記内部遅延信号(D11)を上記第2設定時間の間遅延させ、その遅れた信号をロジック信号(D12)として出力する。
【００２４】
上記ロジック回路(230)は、内部ロジック回路(231,233)と遅延部(232)を含む。上記内部ロジック回路(231)は上記出力イネーブル信号(OUTEN)と上記ロジック信号(D2)に応答し、内部ロジック信号(L1)を出力する。望ましくは、上記内部ロジック回路(231)はNANDゲート(ND1)とインバータ(IV21)を含む。上記NANDゲート(ND1)は上記出力イネーブル信号(OUTEN)と上記ロジック信号(D2)を受信し、内部信号(L1B)を出力する。上記出力イネーブル信号(OUTEN)がイネーブルされる時、NANDゲート(ND1)が上記ロジック信号(D2)のロジック値により上記内部信号(L1B)をロジックハイまたはロウに出力する。また、上記出力イネーブル信号(OUTEN)がディセーブルされる時、上記NANDゲート(ND1)は上記ロジック信号(D2)のロジック値に関係なく上記内部信号(L1B)をロジックハイに出力する。上記インバータ(IV21)は上記内部信号(L1B)を反転させ、その反転した信号を上記内部ロジック信号(L1)として出力する。上記遅延部(232)は上記内部ロジック信号(L1)を第4設定時間の間遅延させ、遅延ロジック信号(DL1)を出力する。上記内部ロジック回路(233)は上記遅延ロジック信号(DL1)に応答し、内部ストローブ信号(RCKDQS)を出力する。上記内部ロジック回路(233)は直列連結されたインバータ(IV22,IV23)を含む。
【００２５】
上記ロジック回路(240)は内部ロジック回路(241,243)と遅延部(242)を含む。上記内部ロジック回路(241)は上記イネーブル信号(ALLEN)と上記ロジック信号(D3)に応答し、内部ロジック信号(L2)を出力する。望ましくは、上記内部ロジック回路(241)はNANDゲート(ND2)とインバータ(IV31)を含む。上記NANDゲート(ND2)は上記イネーブル信号(ALLEN)と上記ロジック信号(D3)を受信し、内部信号(L2B)を出力する。望ましくは、上記イネーブル信号(ALLEN)は内部電圧(VDD)レベルで維持される。従って、上記NANDゲート(ND2)が上記ロジック信号(D3)のロジック値により上記内部信号(L2B)をロジックハイまたはロウに出力する。上記インバータ(IV31)は上記内部信号(L2B)を反転させ、その反転した信号を上記内部ロジック信号(L2)として出力する。上記遅延部(242)は上記内部ロジック信号(L2)を上記第4設定時間の間遅延させ、遅延ロジック信号(DL2)を出力する。上記内部ロジック回路(243)は上記遅延ロジック信号(DL2)に応答し、基準クロック信号(RFCLK)を出力する。上記内部ロジック回路(243)は直列連結されたインバータ(IV32,IV33)を含む。
【００２６】
上記ロジック回路(250)は内部ロジック回路(251,253)と遅延部(252)を含む。上記内部ロジック回路(251)は上記出力イネーブル信号(OUTEN)と上記ロジック信号(D12)に応答し、内部ロジック信号(L3)を出力する。望ましくは、上記内部ロジック回路(251)はNANDゲート(ND3)とインバータ(IV41)を含む。上記NANDゲート(ND3)は上記出力イネーブル信号(OUTEN)と上記ロジック信号(D12)を受信し、内部信号(L3B)を出力する。上記出力イネーブル信号(OUTEN)がイネーブルされる時、上記NANDゲート(ND2)が上記ロジック信号(D12)のロジック値により上記内部信号(L3B)をロジックハイまたはロウに出力する。また、上記出力イネーブル信号(OUTEN)がディセーブルされる時、上記NANDゲート(ND2)が上記ロジック信号(D12)のロジック値に関係なく上記内部信号(L3B)をロジックハイに出力する。上記インバータ(IV41)は上記内部信号(L3B)を反転させ、その反転した信号を上記内部ロジック信号(L3)として出力する。上記遅延部(252)は上記内部ロジック信号(L3)を上記第4設定時間の間遅延させ、遅延ロジック信号(DL3)を出力する。上記内部ロジック回路(253)は上記遅延ロジック信号(DL3)に応答し、内部ストローブ信号(FCKDQS)を出力する。上記内部ロジック回路(253)は直列連結されたインバータ(IV42,IV43)を含む。
【００２７】
次に、上記半導体メモリ装置のリード動作過程を詳細に説明する。まず、上記コマンドデコーダ(201)は外部クロック信号(ECLK)、上記チップ選択信号(CSB)、上記ライトイネーブル信号(WEB)、上記カラムアドレスストローブ信号(CASB)、及びロウアドレスストローブ信号(RASB)に応答し、リード命令(READ)を上記内部コア回路(203)に出力する。また、上記アドレスバッファ(202)は外部アドレス信号(A1〜AJ)を受信し、入力アドレス信号(IA1〜IAJ)を上記内部コア回路(203)に出力する。初期に、上記DLL(100)はロッキングされないままで、上記外部クロック信号(ECLK)に応答し、第1及び第2クロック信号(RCLK,FCLK)を含む内部クロック信号(INLCLK)を出力する。従って、上記第1及び第2クロック信号(RCLK,FCLK)の位相は上記DLL(100)がロッキング動作を実行する過程中に変更される。上記出力イネーブル制御部(206)は上記第1及び第2クロック信号(RCLK,FCLK)とイネーブル信号(ALLEN)に応答し、基準クロック信号(RFCLK)を発生する。上記DLL(100)は上記基準クロック信号(RFCLK)を遅延させ、フィードバッククロック信号(FBCLK)を発生し、上記フィードバッククロック信号(FBCLK)と上記入力クロック信号(ECLK)に基づいてロッキング動作を実行する。上記DLL(100)はロッキングされる時(即ち、ロッキング動作を完了する時)、固定された位相の上記第1及び第2クロック信号(RCLK,FCLK)を出力する。
【００２８】
一方、上記内部コア回路(203)は上記リード命令(READ)に応答し、上記入力アドレス信号(IA1〜IAJ)に対応するメモリセルからデータを読み出し、内部出力データ信号(ODAT1〜ODATN)を上記内部入出力回路(204)に出力する。上記内部入出力回路(204)は上記内部コア回路(203)から受信される上記内部出力データ信号(ODAT1〜ODATN)をデータ入出力ドライバ(DR1〜DRN)にそれぞれ出力する。この時、出力イネーブル信号(OUTEN)がイネーブルされる。上記出力制御部(205)は上記出力イネーブル信号(OUTEN)と上記第1及び第2クロック信号(RCLK,FCLK)に応答し、出力制御信号(RCKDQ,FCKDQ)を出力する。また、上記出力イネーブル制御部(206)は上記出力イネーブル信号(OUTEN)と上記第1及び第2クロック信号(RCLK,FCLK)に応答し、内部ストローブ信号(RCKDQS,FCKDQS)を出力する。上記出力制御信号(RCKDQ,FCKDQ)に応答し、上記データ入出力ドライバ(DR1〜DRN)が内部出力データ信号(ODAT1〜ODATN)を出力データ信号(ODQ1〜ODQN)として外部装置にそれぞれ出力する。また、上記DQSドライバ(207)は上記内部ストローブ信号(RCKDQS,FCKDQS)に応答し、データストローブ信号(DQS)を上記外部装置に出力する。
【００２９】
上述した通り、上記DLL(100)は上記内部クロック信号(INLCLK)の実際の出力パスをなす上記出力イネーブル制御部(206)により発生した上記基準クロック信号(RFCLK)を遅延させてフィードバッククロック信号(FBCLK)を発生する。従って、製造工程時の条件に応じて発生し得るデータストローブ信号及び出力データ信号と、外部クロック信号の間のスキューが減少することができる。また、上記DLL(100)は、上記DQSドライバ(207)による遅延時間に対応する遅延時間を有する遅延モデル(120)のみを含めば良いため、その占有面積が減少することができる。
【００３０】
図9は、本発明の他の実施例による半導体メモリ装置の概略的なブロック図である。図9を参考にすれば、半導体メモリ装置(300)はDLL(100)、コマンドデコーダ(301)、アドレスバッファ(302)、内部コア回路(303)、内部入出力回路(304)、上位(upper)出力制御部(305)、下位(lower)出力制御部(306)、出力イネーブル制御部(307)、データ入出力ドライバ(UDR1〜UDRN,LDR1〜LDRN)(Nは整数)、及びDQSドライバ(308)を含む。上記半導体メモリ装置(300)の構成及び具体的な動作は図7を参考にして上述した上記半導体メモリ装置(200)と類似する。従って、本実施例では上記半導体メモリ装置(200,300)の間の差異を中心に説明する。上記半導体メモリ装置(200,300)の間の差異は上記半導体メモリ装置(300)が上記上位出力制御部(305)、上記下位出力制御部(306)、及びデータ入出力ドライバ(UDR1〜UDRN,LDR1〜LDRN)を含むものである。上記上位出力制御部(305)は出力イネーブル信号(OUTEN1)と、上記DLL(100)から受信される第1及び第2クロック信号(RCLK,FCLK)を含む内部クロック信号(INLCLK)に応答し、出力制御信号(RCKUDQ,FCKUDQ)を発生する。さらに詳しくは、上記出力イネーブル信号(OUTEN1)がイネーブルされる時、上記上位出力制御部(305)が上記第1クロック信号(RCLK)に基づいて上記出力制御信号(RCKUDQ)を出力し、上記第2クロック信号(FCLK)に基づいて上記出力制御信号(FCKUDQ)を出力する。上記下位出力制御部(306)は出力イネーブル信号(OUTEN2)と、上記内部クロック信号(INLCLK)に応答し、出力制御信号(RCKLDQ,FCKLDQ)を発生する。さらに詳しくは、上記出力イネーブル信号(OUTEN2)がイネーブルされる時、上記下位出力制御部(306)が上記第1クロック信号(RCLK)に基づいて上記出力制御信号(RCKLDQ)を出力し、上記第2クロック信号(FCLK)に基づいて上記出力制御信号(FCKLDQ)を出力する。望ましくは、上記出力イネーブル信号(OUTEN1,OUTEN2)のいずれか一つがイネーブルされる時、残りはディセーブルされる。従って、上記上位出力制御部(305)が上記出力制御信号(RCKUDQ及びFCKUDQ)を出力する時、上記下位出力制御部(306)は上記出力制御信号(RCKLDQ,FCKLDQ)を出力しない。反対に、上記下位出力制御部(306)が上記出力制御信号(RCKLDQ,FCKLDQ)を出力する時、上記上位出力制御部(305)は上記出力制御信号(RCKUDQ及びFCKUDQ)を出力しない。
【００３１】
上記データ入出力ドライバ(UDR1〜UDRN)は、上記半導体メモリ装置(300)のリード動作時、上記出力制御信号(RCKUDQ,FCKUDQ)に応答し、上記内部入出力回路(304)から受信される内部出力データ信号(UODAT1〜UODATN)を出力データ信号(UODQ1〜UODQN)としてそれぞれ外部装置(図示せず)に出力する。また、上記半導体メモリ装置(300)のライト動作時、上記データ入出力ドライバ(UDR1〜UDRN)は上記外部装置から受信される入力データ信号(UIDQ1〜UIDQN)をそれぞれ内部入力データ信号(UIDAT1〜UIDATN)として上記内部入出力回路(304)に出力する。上記データ入出力ドライバ(LDR1〜LDRN)は上記半導体メモリ装置(300)のリード動作時、上記出力制御信号(RCKLDQ,FCKLDQ)に応答し、上記内部入出力回路(304)から受信される内部出力データ信号(LODAT1〜LODATN)を出力データ信号(LODQ1〜LODQN)としてそれぞれ上記外部装置に出力する。また、上記半導体メモリ装置(300)のライト動作時、上記データ入出力ドライバ(LDR1〜LDRN)は上記外部装置から受信される入力データ信号(LIDQ1〜LIDQN)をそれぞれ内部入力データ信号(LIDAT1〜LIDATN)として上記内部入出力回路(304)に出力する。一方、上記出力イネーブル制御部(307)は上記出力イネーブル信号(OUTEN1,OUTEN2)のいずれか一つがイネーブルされる時、上記第1及び第2クロック信号(RCLK,FCLK)に基づいて内部ストローブ信号(RCKDQS,FCKDQS)を発生する。上記DQSドライバ(308)は上記内部ストローブ信号(RCKDQS,FCKDQS)に応答し、データストローブ信号(DQS)を上記外部装置に出力する。その結果、上記外部装置が上記データストローブ信号(DQS)に同期し、上記出力データ信号(UODQ1〜UODQN、またはLODQ1〜LODQN)を受信する。
【００３２】
図10は、図9に示された出力イネーブル制御部の詳細なロジック回路図である。図10を参考にすれば、上記出力イネーブル制御部(307)はロジック回路(310〜350)を含む。上記出力イネーブル制御部(307)の構成及び具体的な動作説明は一つ差異を除き、図8を参考にして上述した上記出力イネーブル制御部(206)と類似するため、説明の重複を避けるために省略する。上記差異は上記出力イネーブル制御部(307)の上記ロジック回路(330,350)が上記出力イネーブル信号(OUTEN1,OUTEN2)のいずれか一つに応答して動作するものである。
【００３３】
図11は、本発明の他の実施例による半導体メモリ装置の概略的なブロック図である。図11を参考にすれば、半導体メモリ装置(400)はDLL(100)、コマンドデコーダ(401)、アドレスバッファ(402)、内部コア回路(403)、内部入出力回路(404)、出力制御部(405)、出力イネーブル制御部(406)、データ入出力ドライバ(DR1〜DRN)(Nは整数)、及びDQSドライバ(407)を含む。上記半導体メモリ装置(400)の構成及び具体的な動作は図7を参考にして上述した上記半導体メモリ装置(200)と類似する。従って、本実施例では上記半導体メモリ装置(200,400)の間の差異を中心に説明する。上記半導体メモリ装置(200,400)の間の差異は上記出力制御部(405)が基準クロック信号(RFCLK)をさらに発生するものである。上記出力制御部(405)は出力イネーブル信号(OUTEN)と第1及び第2クロック信号(RCLK,FCLK)に応答し、出力制御信号(RCKDQ,FCKDQ)と上記基準クロック信号(RFCLK)を出力する。望ましくは、上記出力制御部(405)は上記第1及び第2クロック信号(RCLK,FCLK)を受信する間(即ち、上記DLL(100)がアクティブ状態である間)上記基準クロック信号(RFCLK)を連続的に出力する。また、上記出力制御部(405)は上記出力イネーブル信号(OUTEN)がイネーブルされる時にのみ、上記出力制御信号(RCKDQ,FCKDQ)を出力する。本実施例において、一つの出力制御部(405)を含む半導体メモリ装置(400)が一例として説明されたが、本実施例は図9に示された半導体メモリ装置(300)のように複数の出力制御部を含む場合にも適用されることができる。言い換えれば、上記半導体メモリ装置(300)の上位出力制御部(305)と下位出力制御部(306)のいずれか一つが上記基準クロック信号(RFCLK)を発生することもできる。
【００３４】
図12は、図11に示された出力制御部を詳細に示す図面である。図12を参考にすれば、出力制御部(405)はロジック回路(410,420)と出力制御信号発生器(430)を含む。上記ロジック回路(410)は上記第1クロック信号(RCLK)に応答し、ロジック信号(L11)を出力する。さらに詳しくは、上記ロジック回路(410)は直列連結されたインバータ(411〜416)を含む。上記インバータ(411〜416)は上記第1クロック信号(RCLK)を第5設定時間の間遅延させ、その遅れた信号を上記ロジック信号(L11)として出力する。上記ロジック回路(420)は上記ロジック信号(L11)に応答し、上記基準クロック信号(RFCLK)を出力する。さらに詳しくは、上記ロジック回路(420)は内部ロジック回路(421,423)と遅延部(422)を含む。上記内部ロジック回路(421)はイネーブル信号(ALLEN)と上記ロジック信号(L11)に応答し、内部ロジック信号(L12)を出力する。望ましくは、上記内部ロジック回路(421)はNANDゲート(424)とインバータ(425)を含む。上記NANDゲート(424)は上記イネーブル信号(ALLEN)と上記ロジック信号(L11)を受信し、内部信号(L11B)を出力する。望ましくは、上記イネーブル信号(ALLEN)は内部電圧(VDD)レベルで維持される。従って、上記NANDゲート(424)が上記ロジック信号(L11)のロジック値により上記内部信号(L11B)をロジックハイまたはロウに出力する。上記インバータ(425)は上記内部信号(L11B)を反転させ、その反転した信号を上記内部ロジック信号(L12)として出力する。上記遅延部(422)は上記内部ロジック信号(L12)を上記第4設定時間の間遅延させ、遅延ロジック信号(DL12)を出力する。上記内部ロジック回路(423)は上記遅延ロジック信号(DL12)に応答し、上記基準クロック信号(RFCLK)を出力する。上記内部ロジック回路(423)は直列連結されたインバータ(426,427)を含む。上記出力制御信号発生器(430)は上記第1及び第2クロック信号(RCLK,FCLK)と出力イネーブル信号(OUTEN)に応答し、出力制御信号(RCKDQ,FCKDQ)を出力する。
【００３５】
上記で説明した本発明の技術的思想は、望ましい実施例において具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００３６】
【図１】従来のDLLと半導体メモリ装置の一部を示すブロック図である。
【図２】本発明の一実施例によるDLLのブロック図である。
【図３】図2に示された位相検出器の詳細なブロック図である。
【図４ａ】図3に示された第1及び第2位相検出器の動作と関連した信号のタイミング図である。
【図４ｂ】図3に示された第1及び第2位相検出器の動作と関連した信号のタイミング図である。
【図５】図2に示されたコース(coarse)ディレイ部の動作と関連した信号のタイミング図である。
【図６】図2に示されたDLLの動作と関連した信号のタイミング図である。
【図７】本発明の一実施例による半導体メモリ装置の概略的なブロック図である。
【図８】図7に示された出力イネーブル制御部の詳細なロジック回路図である。
【図９】本発明の他の実施例による半導体メモリ装置の概略的なブロック図である。
【図１０】図9に示された出力イネーブル制御部の詳細なロジック回路図である。
【図１１】本発明の他の実施例による半導体メモリ装置の概略的なブロック図である。
【図１２】図11に示された出力制御部を詳細に示す図面である。
【符号の説明】
【００３７】
100:DLL
110:入力バッファ
120:遅延回路
130:位相検出器
140:ディレイコントローラ
150:ディレイライン
151:コースディレイ部
152:ファインディレイ部
160:出力バッファ
200、300:半導体メモリ装置
201、301:コマンドデコーダ
202、302:アドレスバッファ
203、303:内部コア回路
204、304:内部入出力回路
205:出力制御部
206、307:出力イネーブル制御部
207、308:DQSドライバ
305:上位出力制御部
306:下位出力制御部
DR1〜DRN、UDR1〜UDRN、LDR1〜LDRN:データ入出力ドライバ
【図１】
2007311009.tif 000003
【図２】
2007311009.tif 000004
【図３】
2007311009.tif 000005
【図４ａ】
2007311009.tif 000006
【図４ｂ】
2007311009.tif 000007
【図５】
2007311009.tif 000008
【図６】
2007311009.tif 000009
【図７】
2007311009.tif 000010
【図８】
2007311009.tif 000011
【図９】
2007311009.tif 000012
【図１０】
2007311009.tif 000013
【図１１】
2007311009.tif 000014
【図１２】
2007311009.tif 000015