(57)【要約】【課題】複数個の相変位メモリ素子が複数層に積層されて設けられることにより記憶容量の増大が図られた半導体装置を提供する。【解決手段】半導体装置１４は、半導体基板１、基板１上に設けられたスイッチ素子２、基板１の上方に設けられた第１の配線層５、相変位メモリ素子６、第１の加熱素子７、第２の加熱素子９等を具備する。メモリ素子６は、温度変化により相変位を起こして抵抗値が変化する相変位材料を有し、配線層５と基板１との間において複数層に積層されて配線層５およびスイッチ素子２に直列接続されている。加熱素子７は、メモリ素子６に直列接続されている。加熱素子９は、配線層５とは異なる第２の配線層１０に接続されているとともに、メモリ素子６に対応して設けられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたスイッチ素子と、
前記半導体基板の上方に設けられた第１の配線層と、
温度変化により相変位を起こして抵抗値が変化する相変位材料を有し、複数個積層され、前記第１の配線層および前記スイッチ素子に直列接続された相変位メモリ素子と、
前記相変位メモリ素子に直列接続された第１の加熱素子と、
前記第１の配線層とは異なる第２の配線層に接続されているとともに、前記相変位メモリ素子に対応して設けられた第２の加熱素子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記相変位材料は、IV−Ｂ族の元素、Ｖ−Ｂ族の元素、およびVI−Ｂ族の元素をそれぞれ少なくとも１つずつ含む三相系複合物質からなるカルコゲナイド系の材料であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
面積が異なる前記相変位メモリ素子を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
厚さが異なる前記相変位メモリ素子を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記相変位メモリ素子と前記第２の加熱素子とが、互いに自己整合的に離間されて形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子を備える半導体装置に係り、特に温度変化に伴う相変位により抵抗値が変化する物質を利用して半導体メモリ素子を構成した相変位ランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、新たな動作原理により情報を記憶する半導体記憶装置が数多く提案されている。そのうちの一つとして、温度変化に伴う相状態の変化（相変位）により抵抗値が変化するＧｅＳｂＴｅなどのカルコゲナイド物質を利用して半導体メモリ素子（メモリセル）を構成した、いわゆる相変位ランダムアクセスメモリ（Phase-Change Random Access Memory：ＰＲＡＭ）が、例えば特許文献１や非特許文献１に開示されている。カルコゲナイド物質は、温度変化によりその相状態が非晶質状態（アモルファス状態）と単結晶状態との間で変化する。そして、カルコゲナイド物質は、アモルファス状態と単結晶状態との間でその抵抗値に差がある。ＰＲＡＭでは、カルコゲナイド物質をジュール加熱することにより相変位を起こさせるとともに、これに伴って生じる抵抗値の差を利用して、“１”または“０”の情報を区別して記憶する。
【０００３】
具体的には、例えば特許文献１に開示されているＰＲＡＭでは、相変位メモリ素子としてのカルコゲナイド物質層（ＧｅＳｂＴｅ）４０、加熱素子としての発熱部３０、およびスイッチ素子としてのトランジスタ２０が、ビット線としての金属配線５０に直列接続されてメモリセルが構成されている。トランジスタ２０は、ワード線としてのゲート電極に電流が流れることによりオン状態となり、またゲート電極への電流の流れが断たれることによりオフ状態となる。そして、メモリセルにおける読み出し動作は、ビット線とワード線とを選択してＧｅＳｂＴｅ４０の抵抗値を読み出すことにより行われる。また、メモリセルにおける書き込み動作は、ビット線とワード線とを選択するとともに、ビット線からトランジスタ２０に流れる電流によるジュール熱を用いてＧｅＳｂＴｅ４０の相状態を変化させることにより行われる。
【０００４】
そして、このような構造からなるＰＲＡＭにおいてその記憶容量を増大させるために、例えばカルコゲナイド物質層４０および発熱部３０の数をそれぞれ複数個に増やして金属配線５０に直列接続させる構成が提案されている。すなわち、複数のカルコゲナイド物質層４０および発熱部３０の対を複数層に積層して設けることにより、ＰＲＡＭの記憶容量を増大させる技術が提案されている。
【０００５】
ところが、カルコゲナイド物質層４０および発熱部３０の対を単純に複数層に積層した構造では、メモリセルにおける読み出し動作は、複数のカルコゲナイド物質層４０の直列抵抗の総和の値を読み出すこととなる。すなわち、複数のカルコゲナイド物質層４０の個々の抵抗値をそれぞれ独立して読み出すことは極めて困難である。したがって、どのカルコゲナイド物質層４０にどの情報が記憶されているのかを読み出すことは極めて困難である。同様に、カルコゲナイド物質層４０および発熱部３０の対を単純に複数層に積層した構造では、複数のカルコゲナイド物質層４０を一括して加熱することとなる。すなわち、複数のカルコゲナイド物質層４０のうち所望のカルコゲナイド物質層４０だけを選択的に加熱してその抵抗値を変化させることは極めて困難である。したがって、各カルコゲナイド物質層４０のうち所望のカルコゲナイド物質層４０に所望の情報を選択的に書き込むことは極めて困難である。
【０００６】
このように、複数のカルコゲナイド物質層４０および発熱部３０の対を単純に複数層に積層して直列接続する構造では、ＰＲＡＭの記憶容量を増大させることは実質的に極めて困難である。
【特許文献１】特開２００４−３４９７０９号公報
【非特許文献１】IEDM Tech. Dig. 2003, p.901 「 Novel Cell Structure of PRAM with thin metal layer inserted GeSbTe 」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明においては、複数個の相変位メモリ素子が複数層に積層されて設けられることにより記憶容量の増大が図られた半導体装置を提供する。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたスイッチ素子と、前記半導体基板の上方に設けられた第１の配線層と、温度変化により相変位を起こして抵抗値が変化する相変位材料を有し、複数個積層され、前記第１の配線層および前記スイッチ素子に直列接続された相変位メモリ素子と、前記相変位メモリ素子に直列接続された第１の加熱素子と、前記第１の配線層とは異なる第２の配線層に接続されているとともに、前記相変位メモリ素子に対応して設けられた第２の加熱素子と、を具備することを特徴とするものである。
【発明の効果】
【０００９】
本発明の半導体装置においては、複数個の相変位メモリ素子が複数層に積層されて設けられることにより記憶容量の増大が図られている。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１１】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１および図２を参照しつつ説明する。図１は、本実施形態に係る半導体装置の構成を概略的に示す断面図である。図２は、図１に示す半導体装置が備えるメモリ素子の動作原理を示す図である。
【００１２】
本実施形態においては、複数個の相変位メモリ素子を複数個の加熱素子とともに１対１で対をなして複数層に積層させるとともに、スイッチ素子としての選択トランジスタに直列接続する。また、複数本の書き込みワード線を積層された各相変位メモリ素子とは絶縁させつつ各相変位メモリ素子の近傍に隣接させるとともに、各相変位メモリ素子の近傍に配置した他の加熱素子に接続させる。これにより、積層型相変位メモリセルを構成して、大容量の相変位ランダムアクセスメモリ（Phase-Change Random Access Memory：ＰＲＡＭ）を提供する。以下、詳しく説明する。
【００１３】
図１に示すように、半導体基板１の表層部にスイッチ素子としてのトランジスタ（選択トランジスタ）２が設けられている。本実施形態においては、半導体基板１としてｐ型のシリコン基板を用いる。トランジスタ２は、そのソース領域２ｓおよびドレイン領域２ｄがともにＮ+ 型の不純物により形成されたＮチャンネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ２のソース領域２ｓは、後述する第１の配線層５、相変位メモリ素子６、および第１の加熱素子７等に直列接続されている。また、ＭＯＳＦＥＴ２のドレイン領域２ｄは、接地用配線（ＧＮＤ線）３を介して接地されている。さらに、ＭＯＳＦＥＴ２のゲート電極２ｇは、読み出しワード線（Read Word Line：ＲＷＬ）となる。
【００１４】
ＭＯＳＦＥＴ２は、読み出しワード線２ｇに電流が流れることによりその動作状態がオン（ＯＮ）状態となる。また、ＭＯＳＦＥＴ２は、読み出しワード線２ｇへの電流の流れが断たれることによりその動作状態がオフ（ＯＦＦ）状態となる。これにより、ＭＯＳＦＥＴ２は、相変位メモリ素子６や第１の加熱素子７等に電流を流したり、あるいは相変位メモリ素子６や第１の加熱素子７等に流す電流を断ったりするスイッチ素子として機能する。ＭＯＳＦＥＴ２は、シャロートレンチ（Shallow Trench Isolation：ＳＴＩ）構造からなる素子分離領域（埋め込み酸化膜）４により、ｐ型シリコン基板１の表層部に設けられている図示しない他の半導体素子などから絶縁されている。
【００１５】
また、ｐ型シリコン基板１の上方には、第１の配線層５としてのビット線（Bit Line：ＢＬ）が設けられている。そして、ビット線５とｐ型シリコン基板１との間において、２個の相変位メモリ素子６と２個の第１の加熱素子７とがそれぞれ２層に積層されて設けられている。
【００１６】
各相変位メモリ素子６は、温度変化により相変位を起こして抵抗値が変化する相変位材料により形成されている。本実施形態においては、そのような相変位材料として、IV−Ｂ族の元素、Ｖ−Ｂ族の元素、およびVI−Ｂ族の元素をそれぞれ少なくとも１つずつ含む三相系複合物質からなるカルコゲナイド系の材料を用いる。具体的には、本実施形態の各相変位メモリ素子６は、IV−Ｂ族の元素であるゲルマニウム（Ｇｅ）、Ｖ−Ｂ族の元素であるアンチモン（Ｓｂ）、およびVI−Ｂ族の元素であるテルル（Ｔｅ）からなるカルコゲナイド系の材料（ＧｅＳｂＴｅ：ＧＳＴ）により形成されている。また、本実施形態においては、各相変位メモリ素子６は、それらの厚さや面積など、大きさおよび形状が互いに略同じに形成されている。
【００１７】
各第１の加熱素子７は、それぞれ各相変位メモリ素子６と１対１で対をなして設けられている。より具体的には、各第１の加熱素子７は、それぞれ各相変位メモリ素子６の下面に直接接触されて直列接続されている。各第１の加熱素子７は、これらに電流が流れることによりジュール熱を発生させて、隣接する各相変位メモリ素子６を加熱する。これにより、各相変位メモリ素子６の温度を変化させて相変位を起こさせ、各相変位メモリ素子６の抵抗値を個別に変化させる。各第１の加熱素子（第１のヒーター）７は、例えばタングステン（Ｗ）などにより形成されている。
【００１８】
ビット線５と上層側の相変位メモリ素子６ａとの間、上層側の第１のヒーター７ａと下層側の相変位メモリ素子６ｂとの間、および下層側の第１のヒーター７ｂとＭＯＳＦＥＴ２のソース領域２ｓとの間には、それぞれコンタクトプラグ（ヴィアプラグ）８が設けられている。すなわち、ビット線５、上層側の相変位メモリ素子６ａおよび第１のヒーター７ａ、下層側の相変位メモリ素子６ｂおよび下層側の第１のヒーター７ｂ、ならびにＭＯＳＦＥＴ２は、すべてコンタクトプラグ８を介して直列接続されている。各コンタクトプラグ８は、例えばタングステン（Ｗ）などにより形成されている。
【００１９】
また、ビット線５とｐ型シリコン基板１との間において、上下各相変位メモリ素子６ａ，６ｂの側方には、第２の加熱素子９がそれぞれ１個ずつ１対１で近接して設けられている。これら上下各第２の加熱素子（第２のヒーター）９ａ，９ｂは、前述した上下各第１のヒーター７ａ，７ｂと同様に、例えばタングステン（Ｗ）などにより形成されている。ただし、上下各第２のヒーター９ａ，９ｂは、ともに上下各相変位メモリ素子６ａ，６ｂおよび上下各第１のヒーター７ａ，７ｂとは絶縁されている。それとともに、上下各第２のヒーター９ａ，９ｂは、ともにビット線５、上下各相変位メモリ素子６ａ，６ｂ、およびＭＯＳＦＥＴ２などと電気的に絶縁された第２の配線層１０に接続されている。
【００２０】
より具体的には、上層側の第２のヒーター９ａは、上層側の第２の配線層１０ａにより上下から挟まれて上層側の相変位メモリ素子６ａと対向して設けられている。同様に、下層側の第２のヒーター９ｂは、下層側の第２の配線層１０ｂにより上下から挟まれて下層側の相変位メモリ素子６ｂと対向して設けられている。これら上下各第２の配線層１０ａ，１０ｂは、ともに書き込みワード線（Write Word Line：ＷＷＬ）として機能する。また、上下各書き込みワード線１０ａ，１０ｂは、互いに絶縁されているのはもちろんである。上下各第２のヒーター９ａ，９ｂは、前述した上下各第１のヒーター７ａ，７ｂと同様に、上下各第２の配線層１０ａ，１０ｂに電流が流れることによりジュール熱を発生させて、近接する上下各相変位メモリ素子６ａ，６ｂを加熱する。
【００２１】
なお、図示は省略するが、上下各書き込みワード線１０ａ，１０ｂのうち上下各第２のヒーター９ａ，９ｂの上面に直接接触して設けられている各書き込みワード線１０ａ，１０ｂは、図１において紙面の奥側から手前側に向かって延ばされて形成されている。また、上下各書き込みワード線１０ａ，１０ｂのうち上下各第２のヒーター９ａ，９ｂの下面に直接接触して設けられている各書き込みワード線１０ａ，１０ｂは、図１において紙面の手前側から奥側に向かって延ばされて形成されている。すなわち、上下各第２のヒーター９ａ，９ｂの上面に直接接触して設けられている各書き込みワード線１０ａ，１０ｂと、上下各第２のヒーター９ａ，９ｂの下面に直接接触して設けられている各書き込みワード線１０ａ，１０ｂとは、上下各第２のヒーター９ａ，９ｂを間に挟んで互いに反対方向に延ばされて形成されている。そして、これら上下各書き込みワード線１０ａ，１０ｂが延ばされている方向は、上下各第２のヒーター９ａ，９ｂから上下各相変位メモリ素子６ａ，６ｂに向かう方向に直交している。このような構成によれば、上下各書き込みワード線１０ａ，１０ｂが上下各相変位メモリ素子６ａ，６ｂや上下各第１のヒーター７ａ，７ｂと接触してショート不良などを起こすおそれはない。
【００２２】
図１に示すように、ＭＯＳＦＥＴ２、ビット線５、上下各相変位メモリ素子６ａ，６ｂ、上下各第１のヒーター７ａ，７ｂ、上下各第２のヒーター９ａ，９ｂ、および上下各書き込みワード線１０ａ，１０ｂなどにより、本実施形態に係る２層構造の積層型相変位メモリセル１１が構成される。また、ビット線５には、上下各相変位メモリ素子６ａ，６ｂが記憶している情報を読み出して記憶する読み出し回路１２が接続されている。
【００２３】
なお、上下各相変位メモリ素子６ａ，６ｂ、上下各第１のヒーター７ａ，７ｂ、上下各第２のヒーター９ａ，９ｂ、および上下各書き込みワード線１０ａ，１０ｂなどは、実際にはシリコン基板１上に複数層に積層されて設けられる複数の層間絶縁膜のいずれかに設けられる。ただし、本実施形態においては、図面を見易くするために、シリコン基板１上に複数層に積層されて設けられる複数の層間絶縁膜をまとめて１層の層間絶縁膜１３として示す。
【００２４】
以上説明した構造により、本実施形態に係る所望の半導体装置１４の主要部が構成される。すなわち、図１に示すように、２個の相変位メモリ素子６ａ，６ｂが２層に積層されて直列接続された積層型相変位メモリセル１１を備える、相変位ランダムアクセスメモリ（Phase-Change Random Access Memory：ＰＲＡＭ）の主要部が構成される。
【００２５】
次に、上下各相変位メモリ素子６ａ，６ｂの動作原理について説明する。ＧｅＳｂＴｅをはじめとするカルコゲナイド系の物質は、温度変化により相変位を起こして抵抗値が変化する相変位材料として知られている。すなわち、カルコゲナイド系物質は、結晶質（単結晶）の状態においては抵抗が低い導電体として機能するが、非晶質（アモルファス）の状態においては抵抗が高い抵抗体として機能する。また、カルコゲナイド系物質は、これを加熱あるいは冷却する際の温度や、加熱あるいは冷却に掛ける時間などに応じて異なる履歴を辿るように相変位することが知られている。
【００２６】
例えば、カルコゲナイド系物質は、所定の量の電流が流されている状態では、加えられた熱量に応じて結晶状態から非晶質状態に変化する。そして、非晶質状態のカルコゲナイド系物質は、その冷却過程に応じてさらに相変位を起こして抵抗値が変化する。具体的には、カルコゲナイド系物質は、非晶質状態において徐々に緩やかに冷却されると結晶状態に相変位して導電体となり、抵抗値が低くなる。ところが、カルコゲナイド系物質は、非晶質状態において急激に冷却されると相変位を起こさずに抵抗体としての非晶質状態を維持して、高い抵抗値を示す。このような相変位に伴う抵抗値の変化は、バイナリー・コード（Binary Code）の“１”または“０”を表現するのに相応しい。このため、カルコゲナイド系物質はメモリ素子としての利用が期待されている。
【００２７】
ここで、図２を参照しつつ、上下各相変位メモリ素子６ａ，６ｂを形成しているＧｅＳｂＴｅ層の相変位のメカニズム、ならびに上下各相変位メモリ素子６ａ，６ｂの書き込み動作および読み出し動作について具体的に説明する。図２には、ＧｅＳｂＴｅ層に電圧を印加した場合の電流−電圧特性曲線を示す。
【００２８】
図２に示すように、ＧｅＳｂＴｅ層は、これに印可される電圧が低い場合には結晶状態となっており、低抵抗である。この状態をデータ“０”とする。これに対して、ＧｅＳｂＴｅ層は、これに印可される電圧が高い場合にはアモルファス状態となっており、高抵抗である。この状態をデータ“１”とする。このような特性を有するＧｅＳｂＴｅ層にデータ“１”を書き込むためには、次に述べる操作を行う。なお、ここでは、ＧｅＳｂＴｅ層はその初期状態において結晶状態であるとする。先ず、結晶状態（データ“０”）から Write １と記されている領域に達するまで、ＧｅＳｂＴｅ層に印加する電圧の値を０から上げていく。すると、ＧｅＳｂＴｅ層は結晶状態からアモルファス状態に相変位する。すなわち、図２中 Write １と記されている領域における相変位が起こる。その後、ＧｅＳｂＴｅ層に印加する電圧の値を急激に下げる。すると、ＧｅＳｂＴｅ層は相変位を起こさずにアモルファス状態を維持する。すなわち、ＧｅＳｂＴｅ層は抵抗体として機能する非晶質状態を維持して高い抵抗値を示す。これにより、ＧｅＳｂＴｅ層からなる上下各相変位メモリ素子６ａ，６ｂにデータ“１”が書き込まれる。
【００２９】
このような相変位は、図２に示すヒステリシス曲線において、次に述べる履歴を辿っていることを意味する。先ず、図２に示すヒステリシス曲線のうち、Ａで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を０から上げる。続けて、Ｂで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を上げる。ＧｅＳｂＴｅ層に印可する電圧の値が図２中 Write １と記されている領域に達した後、Ｂで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を下げる。そして、ＧｅＳｂＴｅ層に印可する電圧の値が分岐点Ｄに達した後、Ｃで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を下げる。このような履歴を辿ることにより、上下各相変位メモリ素子（ＧｅＳｂＴｅ層）６ａ，６ｂにデータ“１”が書き込まれる。
【００３０】
また、ＧｅＳｂＴｅ層にデータ“０”を書き込むためには、次に述べる操作を行う。なお、ここでは、ＧｅＳｂＴｅ層はその初期状態においてアモルファス状態であるとする。すなわち、ＧｅＳｂＴｅ層には、予め前述したデータ“１”の書き込み操作が行われている設定とする。したがって、ここで述べる書き込み操作は、具体的にはＧｅＳｂＴｅ層に記録されているデータを“１”から“０”に書き換える操作となる。先ず、アモルファス状態（データ“１”）から Write ０と記されている領域に達するまで、ＧｅＳｂＴｅ層に印加する電圧の値を上げる。すると、ＧｅＳｂＴｅ層はアモルファス状態から結晶状態に相変位する。すなわち、図２中 Write ０と記されている領域における相変位が起こる。その後、ＧｅＳｂＴｅ層に印加する電圧の値を徐々に緩やかに下げる。すると、ＧｅＳｂＴｅ層は相変位を起こさずに結晶状態を維持する。すなわち、ＧｅＳｂＴｅ層は導電体として機能する結晶状態を維持して低い抵抗値を示す。これにより、ＧｅＳｂＴｅ層からなる上下各相変位メモリ素子６ａ，６ｂにデータ“０”が書き込まれる。
【００３１】
このような相変位は、図２に示すヒステリシス曲線において、次に述べる履歴を辿っていることを意味する。先ず、図２に示すヒステリシス曲線のうち、Ｃで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を上げる。続けて、Ｂで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を上げる。ＧｅＳｂＴｅ層に印可する電圧の値が図２中 Write ０と記されている領域に達した後、Ｂで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を下げる。そして、ＧｅＳｂＴｅ層に印可する電圧の値が分岐点Ｄに達した後、Ａで示す曲線に沿ってＧｅＳｂＴｅ層に印可する電圧の値を下げる。このような履歴を辿ることにより、上下各相変位メモリ素子（ＧｅＳｂＴｅ層）６ａ，６ｂのデータが“１”から“０”に書き換えられる。
【００３２】
以上が、ＧｅＳｂＴｅ層の相変位による抵抗値の差を利用した上下各相変位メモリ素子６ａ，６ｂの書き込み動作の原理である。また、上下各相変位メモリ素子６ａ，６ｂに書き込まれた“０”または“１”のデータを読み出すには、上下各相変位メモリ素子６ａ，６ｂの抵抗値を読み取ればよい。これが上下各相変位メモリ素子６ａ，６ｂの読み出し動作の原理である。
【００３３】
次に、本実施形態のＰＲＡＭ１４が備える積層型相変位メモリセル１１の動作原理について説明する。先ず、積層型相変位メモリセル１１が備える上下各相変位メモリ素子（メモリセル）６ａ，６ｂへのデータの書き込み動作について説明する。
【００３４】
先ず、ＭＯＳＦＥＴ２のゲート電極（読み出しワード線）２ｇに所定の値の電圧を印可してＭＯＳＦＥＴ２のスイッチ機能をＯＮの状態にする。すると、ＭＯＳＦＥＴ２のソース領域２ｓとドレイン領域２ｄとの間に電流が流れて、上下各相変位メモリ素子６ａ，６ｂおよび上下各第１のヒーター７ａ，７ｂにも電流が流れる。これにより、上下各第１のヒーター７ａ，７ｂは、それぞれ上下各相変位メモリ素子６ａ，６ｂを加熱する。上下各相変位メモリ素子６ａ，６ｂは、それら自体の発熱量や上下各第１のヒーター７ａ，７ｂから伝達される熱量に応じて前述した相変位を起こす。
【００３５】
この後、ＭＯＳＦＥＴ２の読み出しワード線２ｇへの電圧の印加を停止してＭＯＳＦＥＴ２のスイッチ機能をＯＦＦの状態にする。すると、ＭＯＳＦＥＴ２のソース領域２ｓとドレイン領域２ｄとの間に電流が流れなくなり、上下各相変位メモリ素子６ａ，６ｂおよび上下各第１のヒーター７ａ，７ｂにも電流が流れなくなる。これにより、上下各第１のヒーター７ａ，７ｂは、それぞれ上下各相変位メモリ素子６ａ，６ｂの加熱を停止し、上下各相変位メモリ素子６ａ，６ｂを冷却する。この結果、上下各相変位メモリ素子６ａ，６ｂは、前述したように単結晶状態またはアモルファス状態になる。すなわち、上下各相変位メモリ素子６ａ，６ｂに“０”または“１”のバイナリー・データが書き込まれる。
【００３６】
そして、本実施形態においては、このような上下各相変位メモリ素子６ａ，６ｂへのデータの書き込み動作を行う際に、読み出しワード線（ＲＷＬ）２ｇおよびビット線（ＢＬ）５を選択するとともに、２本の書き込みワード線（ＷＷＬ）１０ａ，１０ｂうちいずれか一方を選択する。すなわち、上下各相変位メモリ素子６ａ，６ｂ自体の発熱作用や上下各第１のヒーター７ａ，７ｂによる加熱作用のみならず、上下各相変位メモリ素子６ａ，６ｂに１対１で近接して配置されている上下各第２のヒーター９ａ，９ｂによる加熱作用も利用して、上下各相変位メモリ素子６ａ，６ｂに相変位を起こさせる。より具体的には、読み出しワード線（ＲＷＬ）２ｇとビット線（ＢＬ）５との間に流れる書き込み電流により上下各相変位メモリ素子６ａ，６ｂおよび上下各第１のヒーター７ａ，７ｂが発生させるジュール熱と、各書き込みワード線（ＷＷＬ）１０ａ，１０ｂのいずれか一方に流れる電流により上下各第２のヒーター９ａ，９ｂのいずれか一方が発生させるジュール熱との総和で、上下各相変位メモリ素子６ａ，６ｂのいずれか一方に相変位を起こさせる。
【００３７】
これにより、上下各相変位メモリ素子６ａ，６ｂのうちいずれか一方のみを選択的に相変位させて、上下各相変位メモリ素子６ａ，６ｂのうちいずれか一方にのみ“０”または“１”のバイナリー・データを書き込むことができる。すなわち、本実施形態の積層型相変位メモリセル１１においては、積層されて直列接続された上下各相変位メモリ素子６ａ，６ｂへのデータの書き込み動作に選択性を持たせることにより、上下各相変位メモリ素子６ａ，６ｂにそれぞれ独立にデータを書き込むことができる。
【００３８】
次に、上下各相変位メモリ素子６ａ，６ｂからのデータの読み出し動作について説明する。本実施形態の積層型相変位メモリセル１１においては、積層されて直列接続された上下各相変位メモリ素子６ａ，６ｂの合成抵抗値（直列抵抗値）を読むことにより、上下各相変位メモリ素子６ａ，６ｂに書き込まれているデータを読み出すこととなる。このため、次に述べるシーケンスを要する。
【００３９】
先ず、上下各相変位メモリ素子６ａ，６ｂのうちいずれか一方を選択し、これに流れる電流値情報を読み出す。そして、ビット線（ＢＬ）５に接続されている読み出し回路１２に、その電流値情報をデータＡとして記憶させる。次に、期待値として電流値情報（データ）Ｂを読み出す。そして、その読み出した電流値情報Ｂと、予め記憶していた電流値情報Ａとを比較する。Ａ＝Ｂならば、選択した相変位メモリ素子６ａ，６ｂに記録されているデータを“１”とみなす。また、Ａ≠Ｂならば、選択した相変位メモリ素子６ａ，６ｂに記録されているデータを“０”とみなす。これにより、上下各相変位メモリ素子６ａ，６ｂに書き込まれているデータを、上下各相変位メモリ素子６ａ，６ｂからそれぞれ独立かつ選択的に読み出すことができる。
【００４０】
例えば、積層型相変位メモリセル１１が備える上下各相変位メモリ素子６ａ，６ｂは、前述したように互いに略同じ大きさおよび形状に形成されている。このため、上下各相変位メモリ素子６ａ，６ｂの結晶状態およびアモルファス状態における抵抗値は、互いに略同じ値を示す。ここで、上下各相変位メモリ素子６ａ，６ｂの結晶状態における抵抗値を１００Ωとする。また、上下各相変位メモリ素子６ａ，６ｂのアモルファス状態における抵抗値を１０００Ωとする。この場合、上下各相変位メモリ素子６ａ，６ｂの合成抵抗値（直列抵抗値）は、２００Ω、１１００Ω、および２０００Ωのいずれかとなる。ところが、上下各相変位メモリ素子６ａ，６ｂの合成抵抗が１１００Ωとなる場合は、より詳しくは上側の相変位メモリ素子６ａの抵抗値が１００Ωで下側の相変位メモリ素子６ｂの抵抗値が１０００Ωである場合と、上側の相変位メモリ素子６ａの抵抗値が１０００Ωで下側の相変位メモリ素子６ｂの抵抗値が１００Ωである場合と、の２通りの場合が考えられる。
【００４１】
かかる場合、背景技術において説明したように、例えば特開２００４−３４９７０９号公報に開示されている半導体メモリ素子において複数のカルコゲナイド物質層４０および発熱部３０の対を単純に複数層に積層して直列接続する構造では、それら２通りの場合を区別することは殆ど不可能である。すなわち、ＰＲＡＭの記憶容量を増大させることは実質的に極めて困難である。
【００４２】
これに対して、本実施形態に係るＰＲＡＭ１４が備える積層型相変位メモリセル１１においては、前述したように、積層されて直列接続された上下各相変位メモリ素子６ａ，６ｂへのデータの書き込み動作、および上下各相変位メモリ素子６ａ，６ｂからのデータの読み出し動作のいずれにおいても、上下各相変位メモリ素子６ａ，６ｂごとに独立かつ選択的に行うことができる。すなわち、前述した２通りの場合を区別することが可能である。したがって、本実施形態に係るＰＲＡＭ１４においては、相変位メモリ素子６ａ，６ｂを積層させて直列接続させることにより、その記憶容量を増大させることができる。
【００４３】
以上説明したように、この第１実施形態によれば、複数個の相変位メモリ素子６が複数層に積層されて設けられることにより記憶容量の増大が図られた積層型相変位ランダムアクセスメモリ１４を提供することができる。
【００４４】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図３を参照しつつ説明する。図３は、本実施形態に係る半導体装置の構成を概略的に示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００４５】
本実施形態においては、第１実施形態と異なり、互いに抵抗値が異なる２個の相変位メモリ素子（メモリセル）を積層して直列接続する。以下、具体的に説明する。
【００４６】
図３に示すように、本実施形態に係るＰＲＡＭ２１が備える積層型相変位メモリセル２２においては、大きさおよび面積が互いに異なっている相変位メモリ素子６ａと相変位メモリ素子２３が上下２層に積層されて直列接続されている。具体的には、下層側の相変位メモリ素子２３は、上層側の相変位メモリ素子６ａよりも大きく、かつ、上下両主面の面積が広く形成されている。これにより、下層側の相変位メモリ素子２３は、結晶状態およびアモルファス状態のいずれの状態においても、その抵抗値が上層側の相変位メモリ素子６ａよりも小さくなっている。
【００４７】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、上下各相変位メモリ素子６ａ，２３の抵抗値が互いに異なっているので、第１実施形態において説明したような上下各相変位メモリ素子６ａ，２３の合成抵抗値が重複する場合が発生するおそれもない。例えば、上層側の相変位メモリ素子６ａの結晶状態における抵抗値を１００Ωとする。また、上層側の相変位メモリ素子６ａのアモルファス状態における抵抗値を１０００Ωとする。これに対して、下層側の相変位メモリ素子２３の結晶状態における抵抗値を５０Ωとする。また、下層側の相変位メモリ素子２３のアモルファス状態における抵抗値を５００Ωとする。この場合、上下各相変位メモリ素子６ａ，２３の合成抵抗値（直列抵抗値）は、１５０Ω、６００Ω、１０５０Ω、および１５００Ωのいずれかとなる。
【００４８】
したがって、本実施形態のＰＲＡＭ２１においては、第１実施形態のＰＲＡＭ１４と異なり、上下各相変位メモリ素子６ａ，２３からのデータの読み出し動作は１回で済む。この結果、本実施形態によれば、読み出し動作の速度が向上された積層型相変位ランダムアクセスメモリ２１を提供することができる。
【００４９】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図４を参照しつつ説明する。図４は、本実施形態に係る半導体装置の構成を概略的に示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５０】
本実施形態においても、第２実施形態と同様に、互いに抵抗値が異なる２個の相変位メモリ素子（メモリセル）を積層して直列接続する。以下、具体的に説明する。
【００５１】
図４に示すように、本実施形態に係るＰＲＡＭ３１が備える積層型相変位メモリセル３２においては、厚さが互いに異なっている相変位メモリ素子６ａと相変位メモリ素子３３が上下２層に積層されて直列接続されている。具体的には、下層側の相変位メモリ素子３３は、その膜厚を上層側の相変位メモリ素子６ａの膜厚よりも厚く形成されている。これにより、下層側の相変位メモリ素子３３は、結晶状態およびアモルファス状態のいずれの状態においても、その抵抗値が上層側の相変位メモリ素子６ａよりも大きくなっている。
【００５２】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、第２実施形態と同様に、上下各相変位メモリ素子６ａ，３３の合成抵抗値が重複する場合が発生するおそれもない。例えば、上層側の相変位メモリ素子６ａの結晶状態における抵抗値を１００Ωとする。また、上層側の相変位メモリ素子６ａのアモルファス状態における抵抗値を１０００Ωとする。これに対して、下層側の相変位メモリ素子３３の結晶状態における抵抗値を２００Ωとする。また、下層側の相変位メモリ素子３３のアモルファス状態における抵抗値を２０００Ωとする。この場合、上下各相変位メモリ素子６ａ，２３の合成抵抗値（直列抵抗値）は、３００Ω、１２００Ω、２１００Ω、および３０００Ωのいずれかとなる。
【００５３】
したがって、本実施形態のＰＲＡＭ３１においては、第１実施形態のＰＲＡＭ１４と異なり、上下各相変位メモリ素子６ａ，３３からのデータの読み出し動作は１回で済む。この結果、本実施形態によれば、第２実施形態のＰＲＡＭ２１と同様に、読み出し動作の速度が向上された積層型相変位ランダムアクセスメモリ３１を提供することができる。
【００５４】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図５を参照しつつ説明する。図５は、本実施形態に係る半導体装置の構成を概略的に示す断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００５５】
本実施形態においては、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂとが、互いに自己整合的に離間されて形成されている。以下、具体的に説明する。
【００５６】
図５に示すように、本実施形態に係るＰＲＡＭ４１が備える積層型相変位メモリセル４２においては、上下各相変位メモリ素子６ａ，６ｂの側方両側に絶縁体からなる側壁膜４３が形成されている。これら各側壁膜４３は、例えばＳｉＮ膜により形成されている。したがって、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂおよび上下各書き込みワード線１０ａ，１０ｂとは、それらの間に側壁膜４３を挟んで形成されている。
【００５７】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、本実施形態においては、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂおよび上下各書き込みワード線１０ａ，１０ｂとを、それらの間に側壁膜４３を挟んで形成する。これにより、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂおよび上下各書き込みワード線１０ａ，１０ｂとは、互いに自己整合的に離間される。このような形成方法によれば、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂおよび上下各書き込みワード線１０ａ，１０ｂとを互いに絶縁させつつ、それらの間隔を狭めることができる。すなわち、上下各相変位メモリ素子６ａ，６ｂと上下各第２のヒーター９ａ，９ｂおよび上下各書き込みワード線１０ａ，１０ｂとが互いに接触してショート不良等を起こすおそれを排除しつつ、積層型相変位メモリセル４２のセル面積を縮小することが可能となる。この結果、本実施形態によれば、サイズが小型化されたコンパクトな積層型相変位ランダムアクセスメモリ４１を提供することができる。
【００５８】
なお、本発明に係る半導体装置は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５９】
例えば、相変位メモリ素子６ａ，６ｂ，２３，３３に用いられる材料は、必ずしも前述したＧｅＳｂＴｅをはじめとするカルコゲナイド系の物質には限られない。相変位メモリ素子６ａ，６ｂ，２３，３３に用いられる材料は、温度変化により相変位を起こして抵抗値が変化する相変位材料であればよい。
【００６０】
また、相変位メモリ素子６ａ，６ｂ，２３，３３の形成材料の組成比も、すべて同じ値である必要はない。相変位メモリ素子６ａ，６ｂ，２３，３３の形成材料の組成比は、組み合わされる相手のメモリ素子の組成比や、流される電流の大きさ、印可される電圧の大きさ、求められる抵抗値、積層される位置、あるいは周辺の構成部品の材料などを考慮して適宜、適正な値に設定されればよい。これに伴って、相変位メモリ素子６ａ，６ｂ，２３，３３の結晶状態およびアモルファス状態におけるそれぞれの抵抗値も、組み合わされる相手のメモリ素子の抵抗値や、流される電流の大きさ、印可される電圧の大きさ、あるいは求められる抵抗値などを考慮して適宜、適正な値に設定されればよい。
【００６１】
また、相変位メモリ素子６ａ，６ｂ，２３，３３の積層数も、必ずしも前述した２層には限られない。相変位メモリ素子６ａ，６ｂ，２３，３３は、３層以上に積層されても構わない。相変位メモリ素子６ａ，６ｂ，２３，３３を３層以上に積層することにより、ＰＲＡＭ１４，２１，３１，４１の記憶容量をさらに向上させることができる。
【００６２】
また、積層される相変位メモリ素子６ａ，６ｂ，２３，３３の組み合わせも、必ずしも前述した第１〜第４の各実施形態の組み合わせには限られない。例えば、第２実施形態で用いた相変位メモリ素子２３と第３実施形態で用いた相変位メモリ素子３３とを組み合わせて積層しても構わないのはもちろんである。
【００６３】
さらに、相変位メモリ素子６ａ，６ｂ，２３，３３に直列接続される上下各第１のヒーター７ａ，７ｂは、必ずしも相変位メモリ素子６ａ，６ｂ，２３，３３の下面に直接接触して設けられる必要はない。上下各第１のヒーター７ａ，７ｂは、例えば相変位メモリ素子６ａ，６ｂ，２３，３３の上面に直接接触して設けられてもよい。あるいは、上下各第１のヒーター７ａ，７ｂは、相変位メモリ素子６ａ，６ｂ，２３，３３の上面および下面に直接接触することなく、離間されて近接して設けられても構わない。上下各第１のヒーター７ａ，７ｂは、これらが１体１で対向している相変位メモリ素子６ａ，６ｂ，２３，３３を独立かつ選択的に加熱できる位置に配置されていればよい。
【図面の簡単な説明】
【００６４】
【図１】第１実施形態に係る半導体装置の構成を概略的に示す断面図。
【図２】図１に示す半導体装置が備えるメモリ素子の動作原理を示す図。
【図３】第２実施形態に係る半導体装置の構成を概略的に示す断面図。
【図４】第３実施形態に係る半導体装置の構成を概略的に示す断面図。
【図５】第４実施形態に係る半導体装置の構成を概略的に示す断面図。
【符号の説明】
【００６５】
１…ｐ型シリコン基板（半導体基板）、２…Ｎチャンネル型ＭＯＳＦＥＴ（選択トランジスタ、スイッチ素子）、５…ビット線（ＢＬ、第１の配線層）、６…相変位メモリ素子（カルコゲナイド層、ＧｅＳｂＴｅ層、相変位メモリセル）、６ａ…上層側相変位メモリ素子、６ｂ…下層側相変位メモリ素子、７…第１のヒーター（第１の加熱素子）、７ａ…上層側第１のヒーター、７ｂ…下層側第１のヒーター、９…第２のヒーター（第２の加熱素子）、９ａ…上層側第２のヒーター、９ｂ…下層側第２のヒーター、１０…書き込みワード線（ＷＷＬ、第２の配線層）、１０ａ…上層側書き込みワード線、１０ｂ…下層側書き込みワード線、１４，２１，３１，４１…ＰＲＡＭ（積層型相変位ランダムアクセスメモリ、半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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