(57)【要約】【課題】  可変抵抗素子からなるメモリセルを備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、書き込み対象の選択メモリセルに供給すべき書き込み電流を、当該電流を駆動するトランジスタサイズの拡張に依らずに確保する。【解決手段】  選択データ線に行選択電位を、非選択データ線に行非選択電位を、データ線選択トランジスタを介して夫々供給し、選択ビット線に列選択電位を、非選択ビット線に列非選択電位を、ビット線選択トランジスタを介して夫々供給して、データ線選択トランジスタがビット線選択トランジスタより電流駆動能力が大きい場合は、行非選択電位と列選択電位の間の第２バイアス電圧が行選択電位と列非選択電位の間の第１バイアス電圧より低くなるように、逆の場合には、第１バイアス電圧が第２バイアス電圧より低くなるように、データ線ＤＬ及びビット線ＢＬを各別に駆動する。【選択図】        図２
2007052841.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を有し、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に行選択電位を、前記データ線の内の前記選択データ線以外の非選択データ線に行非選択電位を、前記データ線に各別に設けられたデータ線選択トランジスタを介して夫々供給し、前記ビット線の内の書き込み対象の前記メモリセルに接続する選択ビット線に列選択電位を、前記ビット線の内の前記選択ビット線以外の非選択ビット線に列非選択電位を、前記ビット線に各別に設けられたビット線選択トランジスタを介して夫々供給して、書き込み対象の前記メモリセルに対して前記可変抵抗素子の電気抵抗を変化させる書き込み動作を実行する場合に、
前記行選択電位と前記列選択電位間の電位差の絶対値で規定される書き込み電圧が前記書き込み動作に必要な電圧以上になり、前記行選択電位と前記列非選択電位の間の電位差の絶対値で規定される第１バイアス電圧、前記行非選択電位と前記列選択電位の間の電位差の絶対値で規定される第２バイアス電圧、及び、前記行非選択電位と前記列非選択電位の間の電位差の絶対値で規定される第３バイアス電圧が、前記書き込み動作に必要な電圧より低電圧になるように、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、更に、前記第２バイアス電圧が前記第１バイアス電圧より低くなるように、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、更に、前記第１バイアス電圧が前記第２バイアス電圧より低くなるように、
前記データ線及び前記ビット線が各別に駆動されることを特徴とする半導体記憶装置。
【請求項２】
前記書き込み動作を実行する場合に、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第１バイアス電圧が前記書き込み電圧の２分の１となるように、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第２バイアス電圧が前記書き込み電圧の２分の１となるように、
前記データ線及び前記ビット線が各別に駆動されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記書き込み動作を実行する場合に、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第１バイアス電圧が前記書き込み電圧の３分の１となるように、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第２バイアス電圧が前記書き込み電圧の３分の１となるように
前記データ線及び前記ビット線が各別に駆動されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記書き込み動作を実行する場合に、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第２バイアス電圧が０Ｖとなるように、
前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第１バイアス電圧が０Ｖとなるように、
前記データ線及び前記ビット線が各別に駆動されることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記書き込み動作を実行する場合に、
前記第１バイアス電圧と前記第２バイアス電圧が、前記第３バイアス電圧より低くなるように、前記データ線及び前記ビット線が各別に駆動されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記書き込み動作を実行する場合に、
前記第３バイアス電圧が０Ｖとなるように、前記データ線及び前記ビット線が各別に駆動されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイが少なくとも行方向に複数配列され、
行方向に配列された前記各メモリセルアレイの前記各データ線に各別に対応して所定の行電位を供給するための複数の主データ線が行方向に延伸し、
前記各メモリセルアレイにおいて、前記各主データ線が対応する前記データ線と夫々個別の前記データ線選択トランジスタを介して接続していることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイが少なくとも列方向に複数配列され、
列方向に配列された前記各メモリセルアレイの前記各ビット線に各別に対応して所定の列電位を供給するための複数の主ビット線が列方向に延伸し、
前記各メモリセルアレイにおいて、前記各主ビット線が対応する前記ビット線と夫々個別の前記ビット線選択トランジスタを介して接続していることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関し、特に、電気的パルス印加にて抵抗値が変化する可変抵抗素子を備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内でデータ線（行選択線）とビット線（列選択線）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記の非特許文献１参照）。
【０００３】
当該クロスポイントメモリは、メモリセルアレイのデータ線とビット線の各交点（クロスポイント部）に可変抵抗素子を配置し、各可変抵抗素子の下部電極または上部電極の一方をデータ線に、他方をビット線に接続してメモリセルを形成している。例えば、下記の非特許文献１では、カルコゲナイド材料を使用して、メモリセルに電気パルスを印加することによって、抵抗値が変化する可変抵抗型不揮発性メモリ（ＴＦ−ＲＲＡＭ）を提案している。
【０００４】
下記の非特許文献１において、メモリセルアレイ内の所定のメモリセルへの書き込み動作における、データ線とビット線への書き込み電圧の印加手法として、１／２バイアス方式と１／３バイアス方式が提案されている。図１２に１／２バイアス方式における各データ線と各ビット線の電圧印加状態を、図１３に１／３バイアス方式における各データ線と各ビット線の電圧印加状態を、５行×５列のメモリセルアレイを用いて模式的に、夫々示す。
【０００５】
図１２に示すように、１／２バイアス方式では、選択メモリセル（図中の○印で囲ったメモリセル）の可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みを行うために、選択メモリセルに接続する選択データ線と選択ビット線に夫々行選択電位（例えば、Ｖｗ）と列選択電位（例えば、０Ｖ）を供給して、選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）を印加する。このとき、書き込み対象でない非選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）が印加されないように、選択メモリセルに接続しない非選択データ線と非選択ビット線に、選択ビット線を基準として、書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が印加される。つまり、書き込み対象でない非選択メモリセルに対する書き込みを阻止するために、書き込みには不十分な低電圧の中間電圧が、積極的に選択データ線と選択ビット線に接続する非選択メモリセルに印加される。従って、１／２バイアス方式では、選択データ線に接続する非選択メモリセルと選択ビット線に接続する非選択メモリセルの両方（図中の◇印で囲ったメモリセル）に中間電圧（書き込み電圧Ｖｗの２分の１の電圧）が印加されるため、バイアス電流が発生し、選択データ線と選択ビット線に夫々流れる電流の増加が問題になる。図１４は、ｍ行×ｎ列（ｍ、ｎは任意の自然数）のメモリセルアレイを例に、１／２バイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れる書き込み電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【０００６】
図１３に示すように、１／３バイアス方式では、選択メモリセル（図中の○印で囲ったメモリセル）の可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みを行うために、選択メモリセルに接続する選択データ線と選択ビット線に夫々行選択電位（例えば、Ｖｗ）と列選択電位（例えば、０Ｖ）を供給して、選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）印加する。このとき、書き込み対象でない非選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）が印加されないように、選択ビット線を基準として、選択メモリセルに接続しない非選択データ線に、書き込み電圧Ｖｗの３分の１の電圧Ｖｗ／３が印加され、選択メモリセルに接続しない非選択ビット線に、書き込み電圧Ｖｗの３分の２の電圧２Ｖｗ／３が印加される。書き込み対象でない非選択メモリセルに対する書き込みを阻止するために、つまり、非選択メモリセルに書き込み電圧が直接印加されないように、書き込みには不十分なバイアス電圧（｜Ｖｗ／３｜）が、積極的に全ての非選択メモリセルに印加される。従って、１／３バイアス方式では、選択データ線に接続する非選択メモリセルと選択ビット線に接続する非選択メモリセルの両方（図中の◇印で囲ったメモリセル）、及び、非選択データ線または非選択ビット線の何れかに接続する残り全ての非選択メモリセルに低電圧のバイアス電圧（書き込み電圧Ｖｗの３分の１の電圧）が印加されるため、全ての非選択メモリセルにバイアス電流が発生し、メモリセルアレイ全体での電流増加が問題になる。尚、１／３バイアス方式では、個々の非選択メモリセルに印加されるバイアス電圧は、１／２バイアス方式より低電圧となるが、バイアス電圧の印加される非選択メモリセル数が大幅に増加するため、メモリセルアレイ全体での電流増加が一層顕著となる。但し、選択データ線に接続する非選択メモリセル及び選択ビット線に接続する非選択メモリセルに印加されるバイアス電圧は、１／２バイアス方式より低電圧となるため、選択データ線と選択ビット線に夫々流れる電流が、１／２バイアス方式より小さく抑制される。図１５は、ｍ行×ｎ列（ｍ、ｎは任意の自然数）のメモリセルアレイを例に、１／３バイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れる書き込み電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【０００７】
【非特許文献１】Ｙ．Ｃｈｅｎ ほか、“Ａｎ  Ａｃｃｅｓｓ−Ｔｒａｎｓｉｓｔｏｒ−Ｆｒｅｅ  （０Ｔ／１Ｒ）  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＲＲＡＭ）  Ｕｓｉｎｇ  ａ  Ｎｏｖｅｌ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈｉｎｇ，Ｓｅｌｆ−Ｒｅｃｔｉｆｙｉｎｇ  Ｃｈａｌｃｏｇｅｎｉｄｅ  Ｄｅｖｉｃｅ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｓｅｓｓｉｏｎ  ３７．４，２００３年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１６は、図１２に示す１／２バイアス方式で印加されているメモリセルアレイの各データ線及び各ビット線に行選択電位（Ｖｗ）と列選択電位（例えば、０Ｖ）と書き込み阻止用の中間電圧（Ｖｗ／２）を印加するためのデータ線選択トランジスタＴＤ０〜４及びビット線選択トランジスタＴＢ０〜４を、各データ線及び各ビット線に配置した回路図である。尚、データ線とビット線の各本数は任意であり、例えば、メモリセルアレイのアレイ構成はｍ行×ｎ列（ｍ、ｎは任意の自然数）であり、図１６は、その一部のアレイ構成（５行×５列）を示している。
【０００９】
書き込み動作において選択データ線（図１６の例では、ＤＬ２）を流れる電流Ｉｄｓは、下記の数１に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、バイアス電流Ｉｂｉａｓは、個々の非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ０の合計で表される。但し、数１中のｎはビット線の本数であり、Ｒは非選択メモリセルの低抵抗状態における抵抗値であり、メモリセルアレイ当たりの選択ビット線が１本の場合を想定している。また、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｄｓは最大となる。
【００１０】
（数１）
Ｉｄｓ＝Ｉｗ＋Ｉｂｉａｓ
＝Ｉｗ＋Ｉｂｉａｓ０×（ｎ−１）
＝Ｉｗ＋Ｖｗ／（２×Ｒ）×（ｎ−１）
【００１１】
ここで、メモリセルアレイ当たりのビット線数が１６で、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定すると、数１に示す選択データ線を流れる電流Ｉｄｓは、下記の数２に示すようになる。
【００１２】
（数２）
Ｉｄｓ＝Ｉｗ＋Ｖｗ／（２×Ｒ）×（ｎ−１）
＝Ｉｗ＋１．５［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋９００［μＡ］
【００１３】
従って、各データ線選択トランジスタに要求される電流駆動能力Ｉｔｄｓは、下記の数３に示すように、電流Ｉｄｓ以上となる。
【００１４】
（数３）
Ｉｔｄｓ＞Ｉｗ＋９００［μＡ］
【００１５】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は高々７００μＡであり、選択データ線を流れる電流Ｉｄｓを十分に駆動できないことになる。この結果、従来の１／２バイアス方式では、選択メモリセルに対し、十分な書き込み電流が供給されずに、所望の書き込み特性での書き込みが不可能となる虞が生じる。
【００１６】
次に、１／３バイアス方式についても同様の検討を行う。図１７は、図１３に示す１／３バイアス方式で印加されているメモリセルアレイの各データ線及び各ビット線に行選択電位（Ｖｗ）と列選択電位（例えば、０Ｖ）と書き込み阻止用のバイアス電圧（Ｖｗ／３、２Ｖｗ／３）を印加するためのデータ線選択トランジスタＴＤＳ０〜４及びビット線選択トランジスタＴＢＳ０〜４を、各データ線及び各ビット線に配置した回路図である。尚、データ線とビット線の各本数は任意であり、例えば、メモリセルアレイのアレイ構成はｍ行×ｎ列（ｍ、ｎは任意の自然数）であり、図１７は、その一部のアレイ構成（５行×５列）を示している。
【００１７】
書き込み動作において選択データ線（図１７の例では、ＤＬ２）を流れる電流Ｉｄｓは、下記の数４に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、バイアス電流Ｉｂｉａｓは、個々の非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ０の合計で表される。但し、数４中のｎはビット線の本数であり、Ｒは非選択メモリセルの低抵抗状態における抵抗値であり、メモリセルアレイ当たりの選択ビット線が１本の場合を想定している。また、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｄｓは最大となる。
【００１８】
（数４）
Ｉｄｓ＝Ｉｗ＋Ｉｂｉａｓ
＝Ｉｗ＋Ｉｂｉａｓ０×（ｎ−１）
＝Ｉｗ＋Ｖｗ／（３×Ｒ）×（ｎ−１）
【００１９】
ここで、メモリセルアレイ当たりのビット線数が１６で、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定すると、数４に示す選択データ線を流れる電流Ｉｄｓは、下記の数５に示すようになる。
【００２０】
（数５）
Ｉｄｓ＝Ｉｗ＋Ｖｗ／（３×Ｒ）×（ｎ−１）
＝Ｉｗ＋１［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋６００［μＡ］
【００２１】
従って、各データ線選択トランジスタに要求される電流駆動能力Ｉｔｄｓは、下記の数６に示すように、電流Ｉｄｓ以上となる。
【００２２】
（数６）
Ｉｔｄｓ＞Ｉｗ＋６００［μＡ］
【００２３】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は高々７００μＡであり、選択データ線を流れる電流Ｉｄｓでは、選択メモリセルに対する書き込み電流供給能力は１００μＡ以下となる。この結果、従来の１／３バイアス方式では、データ線選択トランジスタのトランジスタ幅に制約が生じたり、メモリセルアレイのビット線数が更に増えたりすると、十分な書き込み電流が供給されずに、所望の書き込み特性での書き込みが不可能となる虞が生じる。
【００２４】
尚、上記説明では、選択メモリセルへの書き込み電流をデータ線側から供給する場合を想定したが、ビット線側から供給する場合、つまり、データ線とビット線の関係を交替した場合についても同様の問題が生じる。
【００２５】
上述のように、非特許文献１で提案されている書き込み方式を、ペロブスカイト構造をもつＰＣＭＯや、ＮｉＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２のような遷移金属酸化物を含む金属酸化物やカルコゲナイド化合物を材料にするＯＵＭ（オボニックメモリ）のような、電気的パルス印加にて抵抗値が変化する可変抵抗素子を可変抵抗型不揮発性メモリに採用すると、書き込み動作時の書き込み対象のメモリセルに供給できる書き込み電流が不足する虞が生じる。
【００２６】
ところで、クロスポイントメモリにおけるデータ線とビット線の関係は、書き込み動作においては、例えば、メモリセルアレイを構成する行数と列数を同数にすることにより、何れの側から書き込み電流を供給しても同等の結果を得ることが可能であるが、読み出し動作を考えた場合、読み出し対象のメモリセルの抵抗状態に応じた読み出し電流の大小を検知するのは、データ線側とビット線側の何れか一方であるため、データ線選択トランジスタとビット線選択トランジスタのレイアウト上の制約は自ずと異なるため、何れかの選択トランジスタがレイアウト上で、より大きな制約を受けることになる。そこで、上述の書き込み対象のメモリセルにおける書き込み電流不足を解消するために、選択トランジスタの電流駆動能力を、レイアウト面積を大きくすることで確保するとなれば、その分チップ面積が増大することになり、製造コスト高騰の要因となる。
【００２７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、書き込み対象のメモリセルに供給すべき書き込み電流を、当該電流を駆動するトランジスタサイズの拡張に依らずに確保する点にある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を有し、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に行選択電位を、前記データ線の内の前記選択データ線以外の非選択データ線に行非選択電位を、前記データ線に各別に設けられたデータ線選択トランジスタを介して夫々供給し、前記ビット線の内の書き込み対象の前記メモリセルに接続する選択ビット線に列選択電位を、前記ビット線の内の前記選択ビット線以外の非選択ビット線に列非選択電位を、前記ビット線に各別に設けられたビット線選択トランジスタを介して夫々供給して、書き込み対象の前記メモリセルに対して前記可変抵抗素子の電気抵抗を変化させる書き込み動作を実行する場合に、前記行選択電位と前記列選択電位間の電位差の絶対値で規定される書き込み電圧が前記書き込み動作に必要な電圧以上になり、前記行選択電位と前記列非選択電位の間の電位差の絶対値で規定される第１バイアス電圧、前記行非選択電位と前記列選択電位の間の電位差の絶対値で規定される第２バイアス電圧、及び、前記行非選択電位と前記列非選択電位の間の電位差の絶対値で規定される第３バイアス電圧が、前記書き込み動作に必要な電圧より低電圧になるように、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、更に、前記第２バイアス電圧が前記第１バイアス電圧より低くなるように、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、更に、前記第１バイアス電圧が前記第２バイアス電圧より低くなるように、前記データ線及び前記ビット線が各別に駆動されることを第１の特徴とする。
【００２９】
尚、上記第１の特徴における書き込み動作は、書き込み対象のメモリセルの可変抵抗素子の抵抗状態を、電気的パルスの印加により変化させる動作であり、例えば、低抵抗状態と高抵抗状態の何れか一方から他方に変化させる動作である。従って、可変抵抗素子の抵抗状態を、低抵抗状態と高抵抗状態の何れか一方から他方に変化させる動作と規定し、他方から一方へ戻す動作を例えばリセット動作と規定した場合には、当該リセット動作も書き込み動作の一種として扱うことができる。また、抵抗状態は、低抵抗状態と高抵抗状態の２状態に限定されるものではなく、３以上の抵抗状態における２状態間の抵抗変化も書き込み動作に含まれる。
【００３０】
上記第１の特徴の半導体記憶装置によれば、データ線選択トランジスタとビット線選択トランジスタの内の電流駆動能力が小さい方が選択する選択データ線または選択ビット線に接続する非選択メモリセルに印加されるバイアス電圧が低く設定されるため、当該電流駆動能力が小さい方の選択トランジスタが駆動すべき電流に含まれるバイアス電流が抑制され、当該電流駆動能力が小さい方の選択トランジスタの電流駆動能力をトランジスタサイズの拡張によって大きくすることなく、選択メモリセルに対する書き込み電流の供給能力を向上させることができる。
【００３１】
更に、上記第１の特徴の半導体記憶装置は、前記書き込み動作を実行する場合に、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第１バイアス電圧が前記書き込み電圧の２分の１となるように、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第２バイアス電圧が前記書き込み電圧の２分の１となるように、前記データ線及び前記ビット線が各別に駆動されることを第２の特徴とする。
【００３２】
上記第２の特徴の半導体記憶装置によれば、従来の１／２バイアス方式の非選択データ線に供給する行非選択電位と非選択ビット線に供給する列非選択電位の何れか一方を調整するだけで、従来の１／２バイアス方式で問題となっていた選択メモリセルに対する書き込み電流の供給能力不足の問題を解消できる。
【００３３】
更に、上記第１の特徴の半導体記憶装置は、前記書き込み動作を実行する場合に、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第１バイアス電圧が前記書き込み電圧の３分の１となるように、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第２バイアス電圧が前記書き込み電圧の３分の１となるように前記データ線及び前記ビット線が各別に駆動されることを第３の特徴とする。
【００３４】
上記第３の特徴の半導体記憶装置によれば、従来の１／３バイアス方式の非選択データ線に供給する行非選択電位と非選択ビット線に供給する列非選択電位の何れか一方を調整するだけで、従来の１／３バイアス方式で問題となっていた選択メモリセルに対する書き込み電流の供給能力不足の問題を解消できる。
【００３５】
更に、上記何れかの特徴の半導体記憶装置は、前記書き込み動作を実行する場合に、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が大きい場合には、前記第２バイアス電圧が０Ｖとなるように、前記データ線選択トランジスタの方が、前記ビット線選択トランジスタより電流駆動能力が小さい場合には、前記第１バイアス電圧が０Ｖとなるように、前記データ線及び前記ビット線が各別に駆動されることを第４の特徴とする。
【００３６】
上記第４の特徴の半導体記憶装置によれば、データ線選択トランジスタとビット線選択トランジスタの内の電流駆動能力が小さい方が選択する選択データ線または選択ビット線に接続する非選択メモリセルに印加されるバイアス電圧が０Ｖに設定されるため、当該電流駆動能力が小さい方の選択トランジスタが駆動すべき電流に含まれるバイアス電流が最大限に抑制され、当該電流駆動能力が小さい方の選択トランジスタの電流駆動能力をトランジスタサイズの拡張によって大きくすることなく、選択メモリセルに対する書き込み電流を供給可能となる。つまり、上記第１の特徴の半導体記憶装置における効果が最大限に発揮される。
【００３７】
更に、上記第１の特徴の半導体記憶装置は、前記書き込み動作を実行する場合に、前記第１バイアス電圧と前記第２バイアス電圧が、前記第３バイアス電圧より低くなるように、前記データ線及び前記ビット線が各別に駆動されることを第５の特徴とする。
【００３８】
上記第５の特徴の半導体記憶装置によれば、従来の１／３バイアス方式の非選択データ線に供給する行非選択電位と非選択ビット線に供給する列非選択電位の何れか一方或いは両方を調整するだけで、従来の１／３バイアス方式で問題となっていた選択メモリセルに対する書き込み電流の供給能力不足の問題を解消できる。特に、行非選択電位と列非選択電位の両方を調整することで、電流駆動能力が大きい方の選択トランジスタが駆動すべき電流に含まれるバイアス電流も抑制され、データ線選択トランジスタとビット線選択トランジスタの両方のトランジスタサイズを抑制することができ、チップ面積の削減に貢献できる。
【００３９】
更に、上記第１の特徴の半導体記憶装置は、前記書き込み動作を実行する場合に、前記第３バイアス電圧が０Ｖとなるように、前記データ線及び前記ビット線が各別に駆動されることを第６の特徴とする。
【００４０】
上記第６の特徴の半導体記憶装置によれば、従来の１／２バイアス方式と同様に、非選択データ線と非選択ビット線に接続する多数の非選択メモリセルにバイアス電圧が印加されず、当該非選択メモリセルをバイアス電流が流れないために、メモリセルアレイ全体での書き込み動作時の消費電流を大幅に抑制できるとともに、従来の１／２バイアス方式の非選択データ線に供給する行非選択電位と非選択ビット線に供給する列非選択電位の両方を同時に調整するだけで、従来の１／２バイアス方式で問題となっていた選択メモリセルに対する書き込み電流の供給能力不足の問題を解消できる。
【００４１】
更に、上記何れかの特徴の半導体記憶装置は、前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを第７の特徴とする。
【００４２】
上記第７の特徴の半導体記憶装置によれば、データ線選択トランジスタとビット線選択トランジスタの内の電流駆動能力がより大きい方、つまり、トランジスタサイズの大きい方のトランジスタ群を積極的に、メモリセルアレイの領域内のメモリセルアレイより下側に配置することで、メモリセルアレイの領域外に配置されるデータ線選択トランジスタとビット線選択トランジスタの占有面積を最小限に抑制でき、チップ面積の削減に貢献できる。尚、本発明において、メモリセルアレイより下側とは、半導体記憶装置の製造プロセスの工程順序を基準として決定され、例えば、所定の基板上にメモリセルアレイが形成される場合は、当該基板側がメモリセルアレイより下側となる。
【００４３】
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイが少なくとも行方向に複数配列され、行方向に配列された前記各メモリセルアレイの前記各データ線に各別に対応して所定の行電位を供給するための複数の主データ線が行方向に延伸し、前記各メモリセルアレイにおいて、前記各主データ線が対応する前記データ線と夫々個別の前記データ線選択トランジスタを介して接続していることを第８の特徴とする。
【００４４】
上記第８の特徴の半導体記憶装置によれば、個々のデータ線上に接続するメモリセル数を増加することなく、１行当たりのメモリセル数を増加できるので、各データ線選択トランジスタが駆動すべき電流の増加を抑制して、半導体記憶装置全体でのメモリ容量を増大させることができる。つまり、メモリ容量の大容量化を図りつつ、データ線選択トランジスタの電流駆動能力をトランジスタサイズの拡張によって大きくすることなく、選択メモリセルに対する書き込み電流を供給可能となる。
【００４５】
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイが少なくとも列方向に複数配列され、列方向に配列された前記各メモリセルアレイの前記各ビット線に各別に対応して所定の列電位を供給するための複数の主ビット線が列方向に延伸し、前記各メモリセルアレイにおいて、前記各主ビット線が対応する前記ビット線と夫々個別の前記ビット線選択トランジスタを介して接続していることを第９の特徴とする。
【００４６】
上記第９の特徴の半導体記憶装置によれば、個々のビット線上に接続するメモリセル数を増加することなく、１列当たりのメモリセル数を増加できるので、各ビット線選択トランジスタが駆動すべき電流の増加を抑制して、半導体記憶装置全体でのメモリ容量を増大させることができる。つまり、メモリ容量の大容量化を図りつつ、ビット線選択トランジスタの電流駆動能力をトランジスタサイズの拡張によって大きくすることなく、選択メモリセルに対する書き込み電流を供給可能となる。
【発明を実施するための最良の形態】
【００４７】
本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態について、図面に基づいて説明する。
【００４８】
〈第１実施形態〉
図１に、マルチバンク方式を採用したクロスポイントメモリである本発明装置のメモリセルアレイのブロック構成を示す。各バンクＢＫｋ（ｋ＝０〜３）は、図２に示すように、クロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線ＤＬｉと列方向に延伸する複数のビット線ＢＬｊを備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、可変抵抗素子の他端側を共通のビット線に接続して構成されている。尚、図１中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。更に、クロスポイントタイプのメモリセルアレイ構造のバンクが、行方向及び列方向にマトリクス状に夫々複数配列して、マルチバンク方式のメモリセルアレイが形成されている。図１では、説明の簡単のため、各バンクＢＫｋは、２行×２列のマトリクス状に配列したものを例示しているが、バンクの配列構成は、２行×２列に限定されるものではない。また、図２は、図１における１つのバンクにおけるメモリセルアレイ構成を具体的に示しており、説明の簡単のため、各バンクＢＫｋは、一例として、１６行×１６列のアレイサイズで構成されており、この場合、データ線ＤＬｉは１６本で、ビット線ＢＬｊは１６本である。尚、データ線ＤＬｉの“ｉ”はデータ線番号で、ビット線ＢＬｊの“ｊ”はビット線番号で、本実施形態では夫々０〜１５の数字である。尚、図１及び図２においては、“ｉ”と“ｊ”は１６進表記されている。
【００４９】
本実施形態のマルチバンク方式では、同一行に配置された各バンクに接続する主データ線ＧＤＬｉの本数は、各バンクのデータ線ＤＬｉの本数（１６本）と同数で、図１に示す例では、１６本である。また、同一列に配置された各バンクに対する主ビット線ＧＢＬｊの本数は、各バンクのビット線ＢＬｊの本数（１６本）と同数で、図１に示す例では、１６本である。尚、主データ線ＧＤＬｉのｉは主データ線番号で、データ線ＤＬｉのデータ線番号ｉと対応し、主ビット線ＧＢＬｊのｊは主ビット線番号で、ビット線ＢＬｊのビット線番号ｊと対応する。
【００５０】
また、図１に示すように、各バンクＢＫｋ（ｋ＝０〜３）において、各主データ線ＧＤＬｉと各データ線ＤＬｉは、行側のバンク選択トランジスタに相当するデータ線選択トランジスタＴＤｉｋを介して各別に接続し、各主ビット線ＧＢＬｊと各ビット線ＢＬｊは、列側のバンク選択トランジスタに相当するビット線選択トランジスタＴＢｊｋを介して各別に接続する。具体的には、バンクＢＫ０を例に説明すると、主データ線ＧＤＬｉ（ｉ＝０〜１５）は、各別に、対応するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜１５）を介してデータ線ＤＬｉ（ｉ＝０〜１５）に接続する。また、主ビット線ＧＢＬｊ（０〜１５）は、各別に、対応するビット線選択トランジスタＴＢｊ０（ｊ＝０〜１５）を介してビット線ＢＬｊ（ｊ＝０〜１５）に接続する。他のバンクＢＫ１〜ＢＫ３についても同様である。
【００５１】
更に、各主データ線ＧＤＬｉには、夫々を個別に駆動し、所定のデータ線電位（行選択電位と行非選択電位）を供給するデータ線ドライバ１０が接続し、各主ビット線ＧＢＬｊには、夫々を個別に駆動し、所定のビット線電位（列選択電位と列非選択電位）を供給するビット線ドライバ２０が接続している。
【００５２】
データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、各主データ線ＧＤＬｉを対応するデータ線ＤＬｉに接続する機能を兼ね備えている。同様に、ビット線選択トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、各主ビット線ＧＢＬｊを対応するビット線ＢＬｊに接続する機能を兼ね備えている。また、データ線選択トランジスタＴＤｉｋ（ｉ＝０〜１５）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜１５）の各ゲートには、バンク選択線ＳＤｋが入力している。バンク選択線ＳＤｋは、バンクＢＫｋ毎に個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。
【００５３】
尚、本実施形態においては、偶数番目のデータ線ＤＬｉに対応するデータ線選択トランジスタＴＤｉｋ（ｉ＝０，２，４，・・・，１４）と奇数番目のデータ線ＤＬｉに対応するデータ線選択トランジスタＴＤｉｋ（ｉ＝１，３，５，・・・，１５）が、行方向に２分して配置されており、また、偶数番目のビット線ＢＬｊに対応するビット線選択トランジスタＴＢｊｋ（ｊ＝０，２，４，・・・，１４）と奇数番目のビット線ＢＬｊに対応するビット線選択トランジスタＴＢｊｋ（ｊ＝１，３，５，・・・，１５）が、列方向に２分して配置されている。尚、図１及び図２に示すデータ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋは、電気的な接続関係を示す等価回路であり、実際の回路レイアウトに対応するものではない。
【００５４】
次に、本発明装置の１つのバンク（例えば、バンクＢＫ０）の各データ線ＤＬｉと各ビット線ＢＬｊに対して書き込み動作時における所定の行電位及び列電位を供給するためのバイアス方式について説明する。本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さく、１６行×１６列のメモリセルアレイ中の１つのメモリセルを書き込み対象とする場合を想定する。尚、書き込み動作は、書き込み対象のメモリセルの可変抵抗素子の抵抗状態を、電気的パルスの印加により変化させる動作であり、例えば、低抵抗状態から高抵抗状態に変化させる動作である。
【００５５】
図３及び図４を参照して、第１実施形態における書き込み動作時のバイアス方式について説明する。尚、図３では、１６行×１６列のメモリセルアレイ中の一部のアレイ構成（５行×５列）を抜粋して表示しており、図３中において○印で囲まれた選択メモリセルが書き込み対象であり、その他のメモリセルは書き込み対象外である。選択メモリセルに接続するデータ線ＤＬ２とビット線ＢＬ２が選択データ線と選択ビット線であり、それ以外のデータ線ＤＬｉ（ｉ≠２）とビット線ＢＬｊ（ｊ≠２）が非選択データ線と非選択ビット線である。本実施形態では、選択データ線ＤＬ２側から選択メモリセルに書き込み電流を供給する場合を説明する。
【００５６】
図３に示すように、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々行選択電位Ｖｗ（例えば、Ｖｗ＝３Ｖ）と列選択電位（例えば、０Ｖ）を供給して、選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ＝３Ｖ）を印加する。また、各非選択データ線ＤＬｉ（ｉ≠２）には行非選択電位Ｖｗ／２（例えば、１．５Ｖ）を、各非選択ビット線ＢＬｊ（ｊ≠２）には列非選択電位Ｖｗ（例えば、Ｖｗ＝３Ｖ）を供給する。図４は、図３に示すバイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れる書き込み電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【００５７】
本実施形態では、書き込み動作時において、行選択電位Ｖｗと列非選択電位Ｖｗが同電位となり、選択データ線ＤＬ２に接続する非選択メモリセルに印加される行選択電位Ｖｗと列非選択電位Ｖｗの間の電位差の絶対値で規定される第１バイアス電圧が０Ｖとなり、当該非選択メモリセルには電圧が印加されない。つまり、数７に示すように、選択データ線ＤＬ２側から供給される電流Ｉｄｓ１は、選択メモリセルを流れる書き込み電流Ｉｗだけとなる。
【００５８】
（数７）
Ｉｄｓ１＝Ｉｗ
【００５９】
これに対して、選択ビット線ＢＬ２に接続する非選択メモリセルに印加される列選択電位（０Ｖ）と行非選択電位（Ｖｗ／２＝１．５Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧が、書き込み及びリセットに不十分な中間電圧（Ｖｗ／２＝１．５Ｖ）となり、当該非選択メモリセルに対する書き込み動作及び後述するリセット動作は実行されない。また、選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ１は、下記の数８に示すように、選択メモリセルを流れる書き込み電流Ｉｗに加えて、当該中間電圧（Ｖｗ／２＝１．５Ｖ）の印加された非選択メモリセルを流れるバイアス電流分Ｉｂｉａｓが増加している。バイアス電流Ｉｂｉａｓは、個々の非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ０の合計で表される。但し、数８中のＲは非選択メモリセルの低抵抗状態における抵抗値である。また、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｂｓ１は最大となる。
【００６０】
（数８）
Ｉｂｓ１＝Ｉｗ＋Ｉｂｉａｓ
＝Ｉｗ＋Ｉｂｉａｓ０×１５
＝Ｉｗ＋Ｖｗ／（２×Ｒ）×１５
【００６１】
しかし、本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合を想定しており、電流駆動能力の小さいデータ線選択トランジスタＴＤｉｋは、選択メモリセルを流れる書き込み電流だけを供給すれば良く、当該想定状況に適したバイアス方式となっている。
【００６２】
また、本実施形態のバイアス方式では、従来の１／２バイアス方式と異なり、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルには、行非選択電位Ｖｗ／２と列非選択電位Ｖｗの間の電位差の絶対値で規定される第３バイアス電圧Ｖｗ／２が、０Ｖではなく、書き込み及びリセットに不十分な中間電圧（Ｖｗ／２＝１．５Ｖ）となっているため、当該非選択メモリセルにバイアス電流が流れるが、当該非選択メモリセルに対する書き込み動作及びリセット動作は実行されない。
【００６３】
次に、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋに要求される電流駆動能力Ｉｔｄｓを、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定して、従来の１／２バイアス方式と比較する。
【００６４】
従来の１／２バイアス方式において選択データ線（図１６の例では、ＤＬ２）を流れる電流Ｉｄｓは、上記の数１及び数２に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、数３に示すように、電流駆動能力Ｉｔｄｓは電流Ｉｄｓ以上が必要となる。これに対して、本実施形態のバイアス方式では、選択データ線（図３の例では、ＤＬ２）を流れる電流Ｉｄｓ１は、上記の数７に示すように、選択メモリセルを流れる書き込み電流Ｉｗだけである。従って、電流駆動能力Ｉｔｄｓは書き込み電流Ｉｗ以上を確保できれば十分である。
【００６５】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は７００μＡ程度であり、従来の１／２バイアス方式では、選択データ線への十分な電流供給が困難であるが、本実施形態のバイアス方式では、選択データ線へ書き込み電流Ｉｗを供給するには、十分であると考えられる。
【００６６】
次に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓにつき、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定して、検討を加える。
【００６７】
先ず、本実施形態における、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋと、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋのレイアウト配置につき、図５を参照して説明する。１６行×１６列のメモリセルアレイの各メモリセルの面積はデータ線ＤＬｉとビット線ＢＬｊの配線ピッチによって規定されるため、製造プロセスの最小加工寸法をＦとすると、メモリセルアレイのサイズは、縦横の寸法が夫々３２Ｆとなる。ところで、クロスポイントタイプのメモリセルアレイ構造では、メモリセルに可変抵抗素子と金属電極以外の構成要素、つまり、選択トランジスタ等の半導体の活性領域を必要とする素子がないため、周辺回路のトランジスタをメモリセルアレイ領域Ａｍ内に、メモリセルアレイと上下方向に重ねて配置することが可能となる。ここで、図５に示すように、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋをメモリセルアレイ領域Ａｍ内のメモリセルアレイより下側に配置することにより、ビット線選択トランジスタＴＢｊｋの配置領域Ａｂ１，Ａｂ２に要する面積を節約でき、チップサイズの削減に貢献できる。この場合、ビット線選択トランジスタＴＢｊｋのトランジスタ幅として、メモリセルアレイの一辺の長さ３２Ｆの半分の１６Ｆを確保できる。０．１３μｍ製造プロセスの場合では、ビット線選択トランジスタＴＢｊｋのトランジスタ幅は２．０８μｍとなり、想定される電流駆動能力Ｉｔｂｓは１４００μＡ程度となる。尚、本実施形態では、図５に示すように、データ線選択トランジスタは、偶数番目のデータ線に対応するものと奇数番目のデータ線に対応するものに２分割して、メモリセルアレイ領域Ａｍより行方向の外側に位置する２つの配置領域Ａｄ１，Ａｄ２に夫々レイアウト配置されている。
【００６８】
非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定すると、数８に示す選択ビット線を流れる電流Ｉｂｓ１は、下記の数９に示すようになる。
【００６９】
（数９）
Ｉｂｓ１＝Ｉｗ＋Ｖｗ／（２×Ｒ）×１５
＝Ｉｗ＋３［Ｖ］／５０［ｋΩ］×１５
＝Ｉｗ＋９００［μＡ］
【００７０】
従って、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、下記の数１０に示すように、電流Ｉｂｓ１以上となり、書き込み電流Ｉｗとして、最大５００μＡを供給可能な電流駆動能力となっていることが分かる。本実施形態のバイアス方式では、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、選択メモリセルから十分な書き込み電流Ｉｗを引き込むには、十分であると考えられる。
【００７１】
（数１０）
Ｉｔｂｓ＞Ｉｗ＋９００［μＡ］
【００７２】
次に、本発明装置の１つのバンク（例えば、バンクＢＫ０）の各データ線ＤＬｉと各ビット線ＢＬｊに対してリセット動作時における所定の行電位及び列電位を供給するためのバイアス方式について説明する。本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さく、１６行×１６列のメモリセルアレイ中の１つのメモリセルをリセット対象とする場合を想定する。尚、リセット動作は、リセット対象のメモリセルの可変抵抗素子の抵抗状態を、電気的パルスの印加により、書き込み動作とは逆方向に変化させる動作であり、例えば、高抵抗状態から低抵抗状態に変化させる動作である。リセット動作は、可変抵抗素子の抵抗状態の変化する方向が、書き込み動作と逆転するだけの違いであり、書き込み動作の一種である。
【００７３】
図６及び図７を参照して、第１実施形態におけるリセット動作時のバイアス方式について説明する。尚、図６では、１６行×１６列のメモリセルアレイ中の一部のアレイ構成（５行×５列）を抜粋して表示しており、図６中において○印で囲まれた選択メモリセルがリセット対象であり、その他のメモリセルはリセット対象外である。選択メモリセルに接続するデータ線ＤＬ２とビット線ＢＬ２が選択データ線と選択ビット線であり、それ以外のデータ線ＤＬｉ（ｉ≠２）とビット線ＢＬｊ（ｊ≠２）が非選択データ線と非選択ビット線である。本実施形態では、選択データ線ＤＬ２側から選択メモリセルにリセット電流（負電流）を供給する場合を説明する。尚、選択メモリセルに実際に流れる電流は、選択ビット線ＢＬ２から選択データ線ＤＬ２に流れる。
【００７４】
図６に示すように、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々行選択電位（例えば、０Ｖ）と列選択電位Ｖｗ（例えば、Ｖｗ＝３Ｖ）を供給して、選択メモリセルに、書き込み電圧とは逆極性のリセット電圧（０Ｖ−Ｖｗ＝−Ｖｗ＝−３Ｖ）を印加する。また、各非選択データ線ＤＬｉ（ｉ≠２）には行非選択電位Ｖｗ／２（例えば、１．５Ｖ）を、各非選択ビット線ＢＬｊ（ｊ≠２）には列非選択電位（例えば、０Ｖ）を供給する。図７は、図６に示すバイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れるリセット電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【００７５】
本実施形態では、リセット動作時において、行選択電位（０Ｖ）と列非選択電位（０Ｖ）が同電位となり、選択データ線ＤＬ２に接続する非選択メモリセルに印加される行選択電位Ｖｗと列非選択電位Ｖｗの間の電位差の絶対値で規定される第１バイアス電圧が０Ｖとなり、当該非選択メモリセルには電圧が印加されない。つまり、数１１に示すように、選択データ線ＤＬ２側に引き込まれる正電流Ｉｄｓ１’は、選択メモリセルを流れるリセット電流の絶対値Ｉｅだけとなる。
【００７６】
（数１１）
Ｉｄｓ１’＝Ｉｅ
【００７７】
これに対して、選択ビット線ＢＬ２に接続する非選択メモリセルに印加される列選択電位（Ｖｗ＝３Ｖ）と行非選択電位（Ｖｗ／２＝１．５Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧が、書き込み動作及びリセット動作に不十分な中間電圧（Ｖｗ／２＝１．５Ｖ）となり、当該非選択メモリセルに対する書き込み動作及びリセット動作は実行されない。また、選択ビット線ＢＬ２側から供給される電流Ｉｂｓ１’は、下記の数１２に示すように、選択メモリセルを流れるリセット電流の絶対値Ｉｅに加えて、当該中間電圧（Ｖｗ／２＝１．５Ｖ）の印加された非選択メモリセルを流れるバイアス電流分Ｉｂｉａｓが増加する。バイアス電流Ｉｂｉａｓは、個々の非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの合計で表される。但し、数１２中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｂｓ１’は最大となる。
【００７８】
（数１２）
Ｉｂｓ１’＝Ｉｅ＋Ｉｂｉａｓ
＝Ｉｅ＋Ｉｂｉａｓ０×１５
＝Ｉｅ＋Ｖｗ／（２×Ｒ）×１５
【００７９】
しかし、本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合を想定しており、電流駆動能力の小さいデータ線選択トランジスタＴＤｉｋは、選択メモリセルを流れるリセット電流だけを供給すれば（引き込めれば）良く、当該想定状況に適したバイアス方式となっている。
【００８０】
また、本実施形態のバイアス方式では、従来の１／２バイアス方式と異なり、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルには、行非選択電位Ｖｗ／２と列非選択電位Ｖｗの間の電位差の絶対値で規定される第３バイアス電圧Ｖｗ／２が、０Ｖではなく、書き込み動作及びリセット動作に不十分な中間電圧（Ｖｗ／２＝１．５Ｖ）となっているため、当該非選択メモリセルにバイアス電流が流れるが、当該非選択メモリセルに対する書き込み動作及びリセット動作は実行されない。
【００８１】
次に、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋに要求される電流駆動能力Ｉｔｄｓを、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、リセット電圧（−Ｖｗ）が−３Ｖである場合を想定して、従来の１／２バイアス方式と比較する。尚、従来の１／２バイアス方式では、選択データ線ＤＬ２と選択ビット線ＢＬ２と非選択データ線ＤＬｉ（ｉ≠２）に供給される各電位は、図６に示す第１実施形態におけるリセット動作時のバイアス方式の供給電位と同じであるが、非選択ビット線ＢＬｊ（ｊ≠２）に供給する列非選択電位が非選択データ線ＤＬｉ（ｉ≠２）に供給される行非選択電位Ｖｗ／２（例えば、１．５Ｖ）と同電位となっている点で、本実施形態の場合と異なる。
【００８２】
従来の１／２バイアス方式においてリセット動作時に選択データ線を流れる正電流Ｉｄｓ’は、下記の数１３に示すように、選択メモリセルを流れるリセット電流の絶対値Ｉｅと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、数１４に示すように、電流駆動能力Ｉｔｄｓは電流Ｉｄｓ’以上が必要となる。但し、数１３中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｄｓ’は最大となる。
【００８３】
（数１３）
Ｉｄｓ’＝Ｉｅ＋Ｉｂｉａｓ
＝Ｉｅ＋Ｉｂｉａｓ０×１５
＝Ｉｅ＋Ｖｗ／（２×Ｒ）×１５
＝Ｉｅ＋３［Ｖ］／５０［ｋΩ］×１５
＝Ｉｅ＋９００［μＡ］
【００８４】
（数１４）
Ｉｔｂｓ＞Ｉｅ＋９００［μＡ］
【００８５】
これに対して、本実施形態のバイアス方式では、選択データ線ＤＬ２を流れる電流Ｉｄｓ１’は、上記の数１１に示すように、選択メモリセルを流れるリセット電流の絶対値Ｉｅだけである。従って、電流駆動能力Ｉｔｄｓはリセット電流の絶対値Ｉｅ以上を確保できれば十分である。
【００８６】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は７００μＡ程度であり、従来の１／２バイアス方式では、選択データ線からの十分な電流引き込みが困難であるが、本実施形態のバイアス方式では、選択データ線へリセット電流（−Ｉｅ）を供給するには、十分であると考えられる。
【００８７】
次に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓにつき、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、リセット電圧（−Ｖｗ）が−３Ｖである場合を想定して、検討を加える。この場合、数１２に示す選択ビット線を流れる電流Ｉｂｓ１’は、下記の数１５に示すようになる。
【００８８】
（数１５）
Ｉｂｓ１’＝Ｉｅ＋Ｖｗ／（２×Ｒ）×１５
＝Ｉｅ＋３［Ｖ］／５０［ｋΩ］×１５
＝Ｉｅ＋９００［μＡ］
【００８９】
本実施形態では、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋをメモリセルアレイ領域内のメモリセルアレイより下側に配置する場合を想定すると、ビット線選択トランジスタＴＢｊｋのトランジスタ幅として、メモリセルアレイの一辺の長さ３２Ｆの半分の１６Ｆを確保できる。０．１３μｍ製造プロセスの場合では、ビット線選択トランジスタＴＢｊｋのトランジスタ幅は２．０８μｍとなり、想定される電流駆動能力Ｉｔｂｓは１４００μＡ程度となる。
【００９０】
従って、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、下記の数１６に示すように、電流Ｉｂｓ１’以上となり、リセット電流の絶対値Ｉｅとして、最大５００μＡを供給可能な電流駆動能力となっていることが分かる。本実施形態のバイアス方式では、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、選択メモリセルへ十分なリセット電流の絶対値Ｉｅを供給するには、十分であると考えられる。
【００９１】
（数１６）
Ｉｔｂｓ＞Ｉｅ＋９００［μＡ］
【００９２】
以上の通り、書き込み動作とリセット動作では、選択データ線ＤＬ２と選択ビット線ＢＬ２に供給される行選択電位と列選択電位が相互に置換された関係にあり、選択メモリセルに印加される電圧及び選択メモリセルを流れる電流の極性が反転し、更に、各非選択ビット線ＢＬｊ（ｊ≠２）に供給される列非選択電位と等しくする電位が、行選択電位と列選択電位の間で置換される点で異なるが、選択データ線ＤＬ２に接続する非選択メモリセルに印加される行選択電位と列非選択電位の間の電位差の絶対値で規定される第１バイアス電圧が、何れの動作においても０Ｖとなるため、両動作に対して、データ線選択トランジスタＴＤｉｋに要求される電流駆動能力Ｉｔｄｓとビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、同じ結果となっている。
【００９３】
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。第２実施形態に係る本発明装置も、第１実施形態と同じく、マルチバンク方式を採用したクロスポイントメモリであり、そのブロック構成は、図１及び図２に示す第１実施形態の構成と同じあるので、重複する説明は割愛する。第２実施形態と第１実施形態との相違点は、本発明装置の１つのバンク（例えば、バンクＢＫ０）の各データ線ＤＬｉと各ビット線ＢＬｊに対して書き込み動作時における所定の行電位及び列電位を供給するためのバイアス方式である。以下、当該バイアス方式について説明する。本実施形態では、第１実施形態と同様に、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さく、１６行×１６列のメモリセルアレイ中の１つのメモリセルを書き込み対象とする場合を想定する。
【００９４】
図８及び図９を参照して、第２実施形態における書き込み動作時のバイアス方式について説明する。尚、図８では、１６行×１６列のメモリセルアレイ中の一部のアレイ構成（５行×５列）を抜粋して表示しており、図８中において○印で囲まれた選択メモリセルが書き込み対象であり、その他のメモリセルは書き込み対象外である。選択メモリセルに接続するデータ線ＤＬ２とビット線ＢＬ２が選択データ線と選択ビット線であり、それ以外のデータ線ＤＬｉ（ｉ≠２）とビット線ＢＬｊ（ｊ≠２）が非選択データ線と非選択ビット線である。本実施形態では、選択データ線ＤＬ２側から選択メモリセルに書き込み電流を供給する場合を説明する。
【００９５】
図８に示すように、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々行選択電位Ｖｗ（例えば、Ｖｗ＝３Ｖ）と列選択電位（例えば、０Ｖ）を供給して、選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ＝３Ｖ）を印加する。また、各非選択データ線ＤＬｉ（ｉ≠２）には行非選択電位Ｖｗｒ（例えば、Ｖｗｒ＝２Ｖ）を、各非選択ビット線ＢＬｊ（ｊ≠２）には列非選択電位Ｖｗｃ（例えば、Ｖｗｃ＝Ｖｗｒ＝２Ｖ）を供給する。図９は、図８に示すバイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れる書き込み電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【００９６】
本実施形態では、書き込み動作時において、第１実施形態とは異なり、行選択電位Ｖｗと列非選択電位Ｖｗは同電位ではなく、選択データ線ＤＬ２に接続する非選択メモリセルに印加される行選択電位Ｖｗと列非選択電位Ｖｗｃの間の電位差の絶対値で規定される第１バイアス電圧（Ｖｗ−Ｖｗｃ＝１Ｖ）が、従来の１／２バイアス方式で印加される第１バイアス電圧（Ｖｗ／２＝１．５Ｖ）より低電圧となり、当然に、書き込み及びリセットに必要な電圧より低電圧であり、選択データ線ＤＬ２に接続する非選択メモリセルには書き込み動作及びリセット動作は実行されない。また、選択データ線ＤＬ２に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ１も、従来の１／２バイアス方式に比べて小さくなる。選択データ線ＤＬ２側から供給される電流Ｉｄｓ２は、数１７に示すように、選択メモリセルを流れる書き込み電流Ｉｗと当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ１の和となっている。バイアス電流Ｉｂｉａｓ１は、個々の当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ１０の合計で表される。但し、数１７中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｄｓ２は最大となる。
【００９７】
（数１７）
Ｉｄｓ２＝Ｉｗ＋Ｉｂｉａｓ１
＝Ｉｗ＋Ｉｂｉａｓ１０×１５
＝Ｉｗ＋（Ｖｗ−Ｖｗｃ）／Ｒ×１５
【００９８】
これに対して、選択ビット線ＢＬ２に接続する非選択メモリセルに印加される列選択電位（０Ｖ）と行非選択電位（Ｖｗｒ＝２Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧（Ｖｗｒ＝２Ｖ）が、書き込み及びリセットに不十分なバイアス電圧（２Ｖ）となり、当該非選択メモリセルに対する書き込み動作及びリセット動作は実行されない。また、選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ２は、下記の数１８に示すように、選択メモリセルを流れる書き込み電流Ｉｗと、選択ビット線ＢＬ２に接続する非選択メモリセルを流れるバイアス電流分Ｉｂｉａｓ２の和となっている。バイアス電流Ｉｂｉａｓ２は、個々の当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ２０の合計で表される。但し、数１８中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｂｓ２は最大となる。
【００９９】
（数１８）
Ｉｂｓ２＝Ｉｗ＋Ｉｂｉａｓ２
＝Ｉｗ＋Ｉｂｉａｓ２０×１５
＝Ｉｗ＋Ｖｗｒ／Ｒ×１５
【０１００】
数１７と数１８を比較して分かるように、第１バイアス電圧（Ｖｗ−Ｖｗｃ＝１Ｖ）が第２バイアス電圧（Ｖｗｒ＝２Ｖ）より低電圧であるため、選択データ線ＤＬ２側から供給される電流Ｉｄｓ２の方が、選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ２より小さくなる。本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合を想定しており、本実施形態のバイアス方式が当該想定状況に適していることが分かる。
【０１０１】
また、本実施形態のバイアス方式では、従来の１／２バイアス方式と同様に、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルには、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃの間の電位差の絶対値で規定される第３バイアス電圧（｜Ｖｗｒ−Ｖｗｃ｜）が印加されるが、当該第３バイアス電圧は０Ｖとなるため、当該非選択メモリセルにはバイアス電流も流れず、書き込み動作及びリセット動作も実行されない。
【０１０２】
次に、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋに要求される電流駆動能力Ｉｔｄｓを、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖで、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃが２Ｖである場合を想定して、従来の１／２バイアス方式と比較する。
【０１０３】
ここで、数１７に示す選択データ線を流れる電流Ｉｄｓ２は、下記の数１９に示すようになる。
【０１０４】
（数１９）
Ｉｄｓ２＝Ｉｗ＋（Ｖｗ−Ｖｗｃ）／Ｒ×１５
＝Ｉｗ＋１［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋６００［μＡ］
【０１０５】
従来の１／２バイアス方式において選択データ線（図１６の例では、ＤＬ２）を流れる電流Ｉｄｓは、上記の数１及び数２に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、数３に示すように、電流駆動能力Ｉｔｄｓは電流Ｉｄｓ以上が必要となる。これに対して、第２実施形態のバイアス方式では、選択データ線（図８の例では、ＤＬ２）を流れる電流Ｉｄｓは、上記の数１９に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線ＤＬ２に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ１（６００μＡ）の合計となっている。
【０１０６】
数１９と数２とを比較して分かるように、第２実施形態における第１バイアス電圧（Ｖｗ−Ｖｗｃ＝１Ｖ）が、従来の１／２バイアス方式における第１バイアス電圧（Ｖｗ／２＝１．５Ｖ）より低電圧であるため、第２実施形態における選択データ線ＤＬ２側から供給される電流Ｉｄｓ２の方が、従来の１／２バイアス方式における同様の電流Ｉｄｓより小さく、データ線選択トランジスタＴＤｉｋの電流駆動能力も第２実施形態の方が小さく設定可能となる。
【０１０７】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は７００μＡ程度であり、従来の１／２バイアス方式では、選択データ線を流れる電流Ｉｄｓに対して大幅に不足し、選択データ線への十分な電流供給ができないが、本実施形態のバイアス方式では、選択データ線へ１００μＡ以下の書き込み電流Ｉｗを供給することが可能となる。
【０１０８】
次に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓにつき、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定して、検討を加える。この場合、数１８に示す選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ２は、下記の数２０に示すようになる。
【０１０９】
（数２０）
Ｉｂｓ２＝Ｉｗ＋Ｖｗｒ／Ｒ×１５
＝Ｉｗ＋２［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋１２００［μＡ］
【０１１０】
第２実施形態では、第１実施形態と同様に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋをメモリセルアレイ領域内のメモリセルアレイより下側に配置する場合を想定すると、ビット線選択トランジスタＴＢｊｋのトランジスタ幅として、メモリセルアレイの一辺の長さ３２Ｆの半分の１６Ｆを確保できる。０．１３μｍ製造プロセスの場合では、ビット線選択トランジスタＴＢｊｋのトランジスタ幅は２．０８μｍとなり、想定される電流駆動能力Ｉｔｂｓは１４００μＡ程度となる。
【０１１１】
従って、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、下記の数２１に示すように、電流Ｉｂｓ２以上が必要となり、２００μＡ以下の書き込み電流Ｉｗを供給可能な電流駆動能力となっていることが分かる。
【０１１２】
（数２１）
Ｉｔｂｓ＞Ｉｗ＋１２００［μＡ］
【０１１３】
以上の結果、第２実施形態のバイアス方式では、従来の１／２バイアス方式と同様に、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルに印加される第３バイアス電圧｜Ｖｗｒ−Ｖｗｃ｜が０Ｖとなり、当該非選択メモリセルにはバイアス電流も流れず、書き込み動作及びリセット動作も実行されない。この結果、メモリセルアレイ全体での電流消費を、従来の１／２バイアス方式と同様の低消費電流に維持しつつ、従来の１／２バイアス方式に比べて、選択メモリセルに対してより大きな書き込み電流を確保できるように改善されている。
【０１１４】
尚、第２実施形態のバイアス方式におけるリセット動作では、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々供給される行選択電位と列選択電位を、書き込み動作時に供給される行選択電位と列選択電位を相互に置換して供給し、各非選択データ線ＤＬｉ（ｉ≠２）と各非選択ビット線ＢＬｊ（ｊ≠２）に夫々供給される行非選択電位と列非選択電位を、書き込み動作時に供給される行非選択電位と列非選択電位を相互に置換して供給することで、選択メモリセルに印加される電圧極性が反転して、リセット電流が供給され、リセット動作が実行される。この場合、データ線ＤＬｉとビット線ＢＬｊの間の関係が単純に入れ替わっただけであるので、従来の１／２バイアス方式に対する改善効果は、書き込み動作の場合と同様に発揮されるため、詳細な説明は割愛する。
【０１１５】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。第３実施形態に係る本発明装置も、第１及び第２実施形態と同じく、マルチバンク方式を採用したクロスポイントメモリであり、そのブロック構成は、図１及び図２に示す第１実施形態の構成と同じあるので、重複する説明は割愛する。第３実施形態と第１実施形態との相違点は、本発明装置の１つのバンク（例えば、バンクＢＫ０）の各データ線ＤＬｉと各ビット線ＢＬｊに対して書き込み動作時における所定の行電位及び列電位を供給するためのバイアス方式である。以下、当該バイアス方式について説明する。本実施形態では、第１及び第２実施形態と同様に、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さく、１６行×１６列のメモリセルアレイ中の１つのメモリセルを書き込み対象とする場合を想定する。
【０１１６】
図１０及び図１１を参照して、第３実施形態における書き込み動作時のバイアス方式について説明する。尚、図１０では、１６行×１６列のメモリセルアレイ中の一部のアレイ構成（５行×５列）を抜粋して表示しており、図１０中において○印で囲まれた選択メモリセルが書き込み対象であり、その他のメモリセルは書き込み対象外である。選択メモリセルに接続するデータ線ＤＬ２とビット線ＢＬ２が選択データ線と選択ビット線であり、それ以外のデータ線ＤＬｉ（ｉ≠２）とビット線ＢＬｊ（ｊ≠２）が非選択データ線と非選択ビット線である。本実施形態では、選択データ線ＤＬ２側から選択メモリセルに書き込み電流を供給する場合を説明する。
【０１１７】
図１０に示すように、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々行選択電位Ｖｗ（例えば、Ｖｗ＝３Ｖ）と列選択電位（例えば、０Ｖ）を供給して、選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ＝３Ｖ）を印加する。また、各非選択データ線ＤＬｉ（ｉ≠２）には行非選択電位Ｖｗｒ（例えば、Ｖｗｒ＝１Ｖ）を、各非選択ビット線ＢＬｊ（ｊ≠２）には列非選択電位Ｖｗｃ（例えば、Ｖｗｃ＝２．５Ｖ）を供給する。図１１は、図１０に示すバイアス方式で電圧印加されているメモリセルアレイにおける選択メモリセルを流れる書き込み電流と、非選択メモリセルを流れる不要なバイアス電流を分離して模式的に示す等価回路図である。
【０１１８】
本実施形態では、書き込み動作時において、第１実施形態とは異なり、行選択電位Ｖｗと列非選択電位Ｖｗは同電位ではなく、選択データ線ＤＬ２に接続する非選択メモリセルに印加される行選択電位Ｖｗと列非選択電位Ｖｗｃの間の電位差の絶対値で規定される第１バイアス電圧（Ｖｗ−Ｖｗｃ＝０．５Ｖ）が、従来の１／３バイアス方式で印加される第１バイアス電圧（Ｖｗ／３＝１Ｖ）より低電圧となり、当然に、書き込み及びリセットに必要な電圧より低電圧であり、選択データ線ＤＬ２に接続する非選択メモリセルには書き込み動作及びリセット動作は実行されない。また、選択データ線ＤＬ２に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ３も、従来の１／３バイアス方式に比べて小さくなる。選択データ線ＤＬ２側から供給される電流Ｉｄｓ３は、数２２に示すように、選択メモリセルを流れる書き込み電流Ｉｗと当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ３の和となっている。バイアス電流Ｉｂｉａｓ３は、個々の当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ３０の合計となる。但し、数２２中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｄｓ３は最大となる。
【０１１９】
（数２２）
Ｉｄｓ３＝Ｉｗ＋Ｉｂｉａｓ３
＝Ｉｗ＋Ｉｂｉａｓ３０×１５
＝Ｉｗ＋（Ｖｗ−Ｖｗｃ）／Ｒ×１５
【０１２０】
これに対して、選択ビット線ＢＬ２に接続する非選択メモリセルに印加される列選択電位（０Ｖ）と行非選択電位（Ｖｗｒ＝１Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧（Ｖｗｒ＝１Ｖ）が、従来の１／３バイアス方式で印加される第２バイアス電圧（Ｖｗ／３＝１Ｖ）と同電圧となり、書き込み及びリセットに不十分なバイアス電圧となり、当該非選択メモリセルに対する書き込み動作及びリセット動作は実行されない。また、選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ３は、下記の数２３に示すように、選択メモリセルを流れる書き込み電流Ｉｗと、選択ビット線ＢＬ２に接続する非選択メモリセルを流れるバイアス電流分Ｉｂｉａｓ４の和となっている。バイアス電流Ｉｂｉａｓ４は、個々の当該非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ４０の合計で表される。但し、数２３中のＲは非選択メモリセルの低抵抗状態における抵抗値であり、当該非選択メモリセルが全て低抵抗状態にある場合に、電流Ｉｂｓ３は最大となる。
【０１２１】
（数２３）
Ｉｂｓ３＝Ｉｗ＋Ｉｂｉａｓ４
＝Ｉｗ＋Ｉｂｉａｓ４０×１５
＝Ｉｗ＋Ｖｗｒ／Ｒ×１５
【０１２２】
数２２と数２３を比較して分かるように、第１バイアス電圧（Ｖｗ−Ｖｗｃ＝０．５Ｖ）の方が、第２バイアス電圧（Ｖｗｒ＝１Ｖ）より低電圧であるため、選択データ線ＤＬ２側から供給される電流Ｉｄｓ３の方が、選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ３より小さくなる。本実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合を想定しており、本実施形態のバイアス方式が当該想定状況に適していることが分かる。
【０１２３】
また、本実施形態のバイアス方式では、従来の１／３バイアス方式と同様に、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルには、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃの間の電位差の絶対値で規定される第３バイアス電圧｜Ｖｗｒ−Ｖｗｃ｜が０Ｖとならず、当該非選択メモリセルにはバイアス電流が流れるが、第３バイアス電圧｜Ｖｗｒ−Ｖｗｃ｜を書き込み及びリセットに必要な電圧より低電圧に設定することにより、書き込み動作及びリセット動作は実行されない。
【０１２４】
次に、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋに要求される電流駆動能力Ｉｔｄｓを、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖで、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃが２Ｖである場合を想定して、従来の１／３バイアス方式と比較する。
【０１２５】
ここで、数２２に示す選択データ線を流れる電流Ｉｄｓ３は、下記の数２４に示すようになる。
【０１２６】
（数２４）
Ｉｄｓ３＝Ｉｗ＋（Ｖｗ−Ｖｗｃ）／Ｒ×１５
＝Ｉｗ＋０．５［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋３００［μＡ］
【０１２７】
従来の１／３バイアス方式において選択データ線（図１７の例では、ＤＬ２）を流れる電流Ｉｄｓは、上記の数４及び数５に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓの和で表され、数６に示すように、電流駆動能力Ｉｔｄｓは電流Ｉｄｓ以上が必要となる。これに対して、第３実施形態のバイアス方式では、選択データ線（図１０の例では、ＤＬ２）を流れる電流Ｉｄｓは、上記の数２４に示すように、選択メモリセルを流れる書き込み電流Ｉｗと選択データ線ＤＬ２に接続する非選択メモリセルに流れるバイアス電流Ｉｂｉａｓ３（３００μＡ）の合計となっている。
【０１２８】
数２４と数５とを比較して分かるように、第３実施形態における第１バイアス電圧（Ｖｗ−Ｖｗｃ＝０．５Ｖ）が、従来の１／３バイアス方式における第１バイアス電圧（Ｖｗ／３＝１Ｖ）より低電圧であるため、第３実施形態における選択データ線ＤＬ２側から供給される電流Ｉｄｓ３の方が、従来の１／３バイアス方式における同様の電流Ｉｄｓより小さく、データ線選択トランジスタＴＤｉｋの電流駆動能力も第３実施形態の方が小さく設定可能となる。
【０１２９】
ここで、データ線選択トランジスタを各データ線に設ける場合のレイアウトを考えた場合に、トランジスタ幅として８Ｆ（Ｆは、製造プロセスの最小加工寸法）を想定すると、０．１３μｍ製造プロセスの場合では、データ線選択トランジスタのトランジスタ幅は１．０４μｍとなり、想定される電流駆動能力は７００μＡ程度であり、選択データ線へ４００μＡ以下の書き込み電流Ｉｗを供給することが可能となる。これは、従来の１／３バイアス方式では、選択データ線へ１００μＡ以下の書き込み電流Ｉｗを供給することが可能であったことと比較すると、書き込み電流Ｉｗの供給能力が大幅に改善されている。
【０１３０】
次に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓにつき、１６行×１６列のメモリセルアレイにおいて、非選択メモリセルの低抵抗状態における抵抗値Ｒが２５Ωで、書き込み電圧Ｖｗが３Ｖである場合を想定して、検討を加える。この場合、数２３に示す選択ビット線ＢＬ２側に引き込まれる電流Ｉｂｓ３は、下記の数２５に示すようになる。
【０１３１】
（数２５）
Ｉｂｓ３＝Ｉｗ＋Ｖｗｒ／Ｒ×１５
＝Ｉｗ＋１［Ｖ］／２５［ｋΩ］×１５
＝Ｉｗ＋６００［μＡ］
【０１３２】
第３実施形態では、第１実施形態と同様に、電流駆動能力の大きい方のビット線選択トランジスタＴＢｊｋをメモリセルアレイ領域内のメモリセルアレイより下側に配置する場合を想定すると、ビット線選択トランジスタＴＢｊｋのトランジスタ幅として、メモリセルアレイの一辺の長さ３２Ｆの半分の１６Ｆを確保できる。０．１３μｍ製造プロセスの場合では、ビット線選択トランジスタＴＢｊｋのトランジスタ幅は２．０８μｍとなり、想定される電流駆動能力Ｉｔｂｓは１４００μＡ程度となる。
【０１３３】
従って、各ビット線選択トランジスタＴＢｊｋに要求される電流駆動能力Ｉｔｂｓは、下記の数２６に示すように、電流Ｉｂｓ３以上が必要となり、８００μＡ以下の書き込み電流Ｉｗを供給可能な電流駆動能力となっていることが分かる。
【０１３４】
（数２６）
Ｉｔｂｓ＞Ｉｗ＋６００［μＡ］
【０１３５】
以上の結果、第３実施形態のバイアス方式では、従来の１／３バイアス方式と同様に、非選択データ線ＤＬｉ（ｉ≠２）と非選択ビット線ＢＬｊ（ｊ≠２）に接続する非選択メモリセルに印加される第３バイアス電圧｜Ｖｗｒ−Ｖｗｃ｜が０Ｖでなくなるため、当該非選択メモリセルにはバイアス電流が流れるが、書き込み動作及びリセット動作は実行されない。この結果、メモリセルアレイ全体での電流消費は、当該非選択メモリセルのバイアス電流によって増加する虞があるが、第３バイアス電圧を従来の１／３バイアス方式の設定電圧より高く設定することにより、その分、第１バイアス電圧を低くでき、電流駆動能力の小さい方のデータ線選択トランジスタＴＤｉｋの電流駆動能力Ｉｔｄｓに余裕を持たせることができ、選択メモリセルに対する書き込み電流供給能力を増加させることができる。
【０１３６】
尚、第３実施形態のバイアス方式におけるリセット動作では、選択データ線ＤＬ２と選択ビット線ＢＬ２に夫々供給される行選択電位と列選択電位を、書き込み動作時に供給される行選択電位と列選択電位を相互に置換して供給し、各非選択データ線ＤＬｉ（ｉ≠２）と各非選択ビット線ＢＬｊ（ｊ≠２）に夫々供給される行非選択電位と列非選択電位を、書き込み動作時に供給される行非選択電位と列非選択電位を相互に置換して供給することで、選択メモリセルに印加される電圧極性が反転して、リセット電流が供給され、リセット動作が実行される。この場合、データ線ＤＬｉとビット線ＢＬｊの間の関係が単純に入れ替わっただけであるので、従来の１／３バイアス方式に対する改善効果は、書き込み動作の場合と同様に発揮されるため、詳細な説明は割愛する。
【０１３７】
次に、上記第１乃至第２実施形態の本発明装置で使用されるメモリセルについて説明する。
【０１３８】
メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。
【０１３９】
メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。
【０１４０】
また、ＣＭＲ効果（Ｃｏｌｏｓｓａl  Ｍａｇｎｅｔｉｃ  Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ（１−ｘ）ＣａｘＭｎＯ３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
【０１４１】
また、Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒ等の遷移金属を含む金属酸化物を材料にして、電気パルスの変化に依存して抵抗値が変化するメモリセルを備えたメモリにも適応することができる。
【０１４２】
また、ＳＴＯ(ＳrＴｉＯ３)や、ＳＺＯ(ＳｒＺｒＯ３)及びＳＲＯ(ＳｒＲｕＯ３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。
【０１４３】
また、より広義において、以下のメモリに適応することができる。
１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。
２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。
３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。
４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。
５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。
６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。
７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。
８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。
【０１４４】
次に、本発明装置の別実施形態につき説明する。
【０１４５】
〈１〉上記第１実施形態のバイアス方式では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合に、選択データ線に接続する非選択メモリセルに印加される行選択電位Ｖｗと列非選択電位Ｖｗの間の電位差の絶対値で規定される第１バイアス電圧が０Ｖとなるように、更に、選択ビット線に接続する非選択メモリセルに印加される行非選択電位（Ｖｗ／２）と列選択電位（０Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧が書き込み電圧Ｖｗの２分の１となるように、データ線及びビット線の各電位を設定したが、第１バイアス電圧を０Ｖではなく、０Ｖより大きく第２バイアス電圧（Ｖｗ／２）より小さい電圧に設定しても構わない。この場合、データ線選択トランジスタＴＤｉｋの電流駆動能力における書き込み電流供給余裕が低下するが、第２バイアス電圧が増加した分、第３バイアス電圧が低下するため、非選択データ線と非選択ビット線に接続する多数の非選択メモリセルを流れるバイアス電流を抑制でき、メモリセルアレイ全体での書き込み動作時の消費電流を抑制できる。
【０１４６】
〈２〉上記第２実施形態のバイアス方式では、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃを同電位として、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合に、第１バイアス電圧（Ｖｗ−Ｖｗｃ＝１Ｖ）が第２バイアス電圧（Ｖｗｒ＝２Ｖ）より低くなるように、行非選択電位Ｖｗｒと列非選択電位Ｖｗｃを設定したが、その設定値は必ずしも上記第２実施形態の値に限定されるものではない。
【０１４７】
〈３〉上記第３実施形態のバイアス方式では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合に、行選択電位（Ｖｗ＝３Ｖ）と列非選択電位（Ｖｗｃ＝２．５Ｖ）の間の電位差の絶対値で規定される第１バイアス電圧（Ｖｗ−Ｖｗｃ＝０．５Ｖ）を従来の１／３バイアス方式で印加される第１バイアス電圧（Ｖｗ／３＝１Ｖ）より低電圧とし、列選択電位（０Ｖ）と行非選択電位（Ｖｗｒ＝１Ｖ）の間の電位差の絶対値で規定される第２バイアス電圧（Ｖｗｒ＝１Ｖ）を従来の１／３バイアス方式で印加される第２バイアス電圧（Ｖｗ／３＝１Ｖ）と同電圧とすることで、第１バイアス電圧を第２バイアス電圧となるように設定したが、列非選択電位（Ｖｗｃ＝２．５Ｖ）と行非選択電位（Ｖｗｒ＝１Ｖ）の各設定値は、上記第３実施形態の値に限定されるものではない。
【０１４８】
例えば、データ線選択トランジスタＴＤｉｋの電流駆動能力に余裕がある場合は、列非選択電位Ｖｗｃを低下させ、第１バイアス電圧（Ｖｗ−Ｖｗｃ）を高めにすることで、逆に、ビット線選択トランジスタＴＢｊｋの電流駆動能力に余裕がある場合は、行非選択電位Ｖｗｒを上昇させ、第２バイアス電圧（Ｖｗｒ＝１Ｖ）を高めにすることで、何れの場合も第３バイアス電圧を抑制できるため、非選択データ線と非選択ビット線に接続する多数の非選択メモリセルを流れるバイアス電流を抑制でき、メモリセルアレイ全体での書き込み動作時の消費電流を抑制できる。また、ビット線選択トランジスタＴＢｊｋの電流駆動能力に余裕が少ない場合は、行非選択電位Ｖｗｒを低下させることで、第２バイアス電圧（Ｖｗｒ＝１Ｖ）を低くでき、その分、選択メモリセルに対する書き込み電流の供給能力を拡大することができる。
【０１４９】
〈４〉上記各実施形態では、書き込み電圧Ｖｗが３Ｖの場合を例に説明したが、書き込み電圧Ｖｗは３Ｖに限定されるものではない。
【０１５０】
〈５〉上記各実施形態では、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より小さい場合を想定して説明したが、データ線選択トランジスタＴＤｉｋの電流駆動能力が、ビット線選択トランジスタＴＢｊｋの電流駆動能力より大きくても構わない。その場合には、上記各実施形態で説明したデータ線側の条件とビット線側の条件を入れ替えることにより、同様の作用効果を奏することができる。
【０１５１】
〈６〉上記各実施形態では、メモリセルアレイは１６行×１６列のアレイサイズで構成されている場合を想定して説明したが、メモリセルアレイのアレイサイズは１６行×１６列に限定されるものではなく、メモリセルアレイの行数（データ線の本数）及び列数（ビット線の本数）は夫々適宜変更可能であり、行数と列数は必ずしも同数でなくても構わない。尚、メモリセルアレイの行数と列数が同数でない場合は、例えば、行数の方が列数より多い場合には、ビット線に接続するメモリセル数が多くなるため、ビット線選択トランジスタＴＢｊｋの電流駆動能力をデータ線選択トランジスタＴＤｉｋの電流駆動能力より大きく設定する状況となる。逆に、行数の方が列数より少ない場合には、データ線に接続するメモリセル数が多くなるため、データ線選択トランジスタＴＤｉｋの電流駆動能力をビット線選択トランジスタＴＢｊｋの電流駆動能力より大きく設定する状況となる。
【０１５２】
〈７〉上記各実施形態では、図１において、１６行×１６列のメモリセルアレイを１つのバンクとして、各バンクを２行×２列のマトリクス状に配列して、データ線及びビット線の階層化によるマルチバンク方式を採用したメモリセルアレイの拡張構造を例示したが、メモリセルアレイの拡張方式は、必ずしもデータ線及びビット線の階層化によるマルチバンク方式によらなくても構わない。また、マルチバンク方式は、行方向または列方向の一方側だけで行っても構わない。つまり、データ線とビット線の一方だけを階層化するようにしても構わない。更に、マルチバンク方式を採用する場合の行方向及び列方向への各バンクの配列数は、２行×２列に限定されるものではない。
【０１５３】
〈８〉上記各実施形態では、ビット線選択トランジスタＴＢｊｋのゲート幅及び電流駆動能力、データ線選択トランジスタＴＤｉｋのゲート幅及び電流駆動能力の算出において、０．１３μｍの半導体製造プロセス技術を想定したが、本発明装置の製造に使用する半導体製造プロセス技術は、０．１３μｍ製造プロセスに限定されるものではない。
【０１５４】
〈９〉上記各実施形態では、データ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋの内の電流駆動能力が大きい方の選択トランジスタ群のレイアウトを、メモリセルアレイ領域内のメモリセルアレイより下側に配置する場合を想定したが、データ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋのレイアウト配置は、上記第１実施形態の構成に限定されるものではない。例えば、電流駆動能力が大きい方の選択トランジスタ群の一部だけをメモリセルアレイ領域内に配置するようにしても構わないし、或いは、電流駆動能力が小さい方の選択トランジスタ群の一部または全部をメモリセルアレイ領域内に配置するようにしても構わない。更に、メモリセルアレイ領域内に、データ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋの両方を少なくとも夫々の一部がメモリセルアレイ領域内に位置するようにしても構わない。或いは、データ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋは、必ずしもメモリセルアレイ領域内に配置しなくても構わない。
【産業上の利用可能性】
【０１５５】
本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に利用可能であり、特に、データ線選択トランジスタまたはビット線選択トランジスタの限られた電流駆動能力条件下での、書き込み動作時における書き込み対象のメモリセルへの書き込み電流供給能力を確保する対策として利用可能である。
【図面の簡単な説明】
【０１５６】
【図１】本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の一例を模式的に示す回路ブロック図
【図２】図１に示す本発明に係る半導体記憶装置のメモリセルアレイの具体的な構成例を示す回路ブロック図
【図３】本発明に係る半導体記憶装置の第１実施形態における書き込み動作時のバイアス方式について説明する簡略化したメモリセルアレイの回路図
【図４】本発明に係る半導体記憶装置の第１実施形態における書き込み動作時のバイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図５】本発明に係る半導体記憶装置のメモリセルアレイ、データ線選択トランジスタ、及び、ビット線選択トランジスタのレイアウト配置の一例を説明するためのメモリセルアレイの回路図
【図６】本発明に係る半導体記憶装置の第１実施形態におけるリセット動作時のバイアス方式について説明する簡略化したメモリセルアレイの回路図
【図７】本発明に係る半導体記憶装置の第１実施形態におけるリセット動作時のバイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図８】本発明に係る半導体記憶装置の第２実施形態における書き込み動作時のバイアス方式について説明する簡略化したメモリセルアレイの回路図
【図９】本発明に係る半導体記憶装置の第２実施形態における書き込み動作時のバイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図１０】本発明に係る半導体記憶装置の第３実施形態における書き込み動作時のバイアス方式について説明する簡略化したメモリセルアレイの回路図
【図１１】本発明に係る半導体記憶装置の第３実施形態における書き込み動作時のバイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図１２】従来の１／２バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するための簡略化したメモリセルアレイの回路図
【図１３】従来の１／３バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するための簡略化したメモリセルアレイの回路図
【図１４】従来の１／２バイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図１５】従来の１／３バイアス方式で電圧印加されているメモリセルアレイの等価回路図
【図１６】従来の１／２バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するための簡略化したメモリセルアレイの他の回路図
【図１７】従来の１／３バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するための簡略化したメモリセルアレイの他の回路図
【符号の説明】
【０１５７】
１０：  データ線ドライバ
１１：  行デコーダ
２０：  ビット線ドライバ
２１：  列デコーダ
Ａｍ：  メモリセルアレイ領域
Ａｂ１，Ａｂ２：  ビット線選択トランジスタの配置領域
Ａｄ１，Ａｄ２：  データ線選択トランジスタの配置領域
ＢＫｋ（ｋ＝０〜３）：  メモリセルアレイ（バンク）
ＢＬｊ（ｊ＝０〜１５）：  ビット線
ＤＬｉ（ｉ＝０〜１５）：  データ線
ＧＢＬｊ（ｊ＝０〜１５）：  主ビット線
ＧＤＬｉ（ｉ＝０〜１５）：  主データ線
ＳＤｋ（ｋ＝０〜３）：  バンク選択線
ＴＢｊｋ（ｊ＝０〜１５、ｋ＝０〜３）：  ビット線選択トランジスタ
ＴＤｉｋ（ｉ＝０〜１５、ｋ＝０〜３）：  データ線選択トランジスタ
Ｖｗ：  書き込み電圧（行選択電位）
Ｖｅ：  リセット電圧の絶対値
Ｖｗｒ：  行非選択電位
Ｖｗｃ：  列非選択電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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