(57)【要約】【課題】ゲートオールアラウンド構造の半導体素子を提供する。【解決手段】ボディー、ボディーからそれぞれ上方に突出した一対の支柱、及びボディーから離隔され、一対の支柱に両端がそれぞれ連結されて支持される一対のフィンを備える半導体基板と、半導体基板の一対のフィンのそれぞれの一部分を取り囲み、半導体基板から絶縁されて、半導体基板の一対のフィンに共通に対応する共通ゲート電極と、共通ゲート電極と半導体基板の一対のフィンとの間に介在されたゲート絶縁膜と、を備えるゲートオールアラウンド（ＧＡＡ）構造の半導体素子である。【選択図】図１
2007214561.tif 000002
【特許請求の範囲】
【請求項１】
ボディー、前記ボディーからそれぞれ上方に突出した一対の支柱、及び前記ボディーから離隔され、前記一対の支柱に両端がそれぞれ連結されて支持される一対のフィンを備える半導体基板と、
前記半導体基板の一対のフィンのそれぞれの一部分を取り囲み、前記半導体基板から絶縁されて、前記半導体基板の一対のフィンに共通に対応する共通ゲート電極と、
前記共通ゲート電極と前記半導体基板の一対のフィンとの間に介在されたゲート絶縁膜と、を備えることを特徴とするゲートオールアラウンド（ＧＡＡ）構造の半導体素子。
【請求項２】
前記一対の支柱は、前記半導体基板の一対のフィンと連結された部分の下部に取り囲んで形成された陥没領域を含むことを特徴とする請求項２に記載のＧＡＡ構造の半導体素子。
【請求項３】
前記半導体基板は、前記ボディー、前記一対のフィン、及び前記一対の支柱が同じ半導体物質から形成されたバルクウェーハを含むことを特徴とする請求項１に記載のＧＡＡ構造の半導体素子。
【請求項４】
前記バルクウェーハは、シリコンウェーハまたはシリコン−ゲルマニウムウェーハを含むことを特徴とする請求項３に記載のＧＡＡ構造の半導体素子。
【請求項５】
前記半導体基板の一対のフィンは、第１導電型の不純物でそれぞれドーピングされたことを特徴とする請求項１に記載のＧＡＡ構造の半導体素子。
【請求項６】
前記共通ゲート電極の両側の前記半導体基板の一対のフィンの他の部分に、第２導電型の不純物がドーピングされて形成されたソース領域及びドレイン領域をさらに備えることを特徴とする請求項５に記載のＧＡＡ構造の半導体素子。
【請求項７】
前記半導体基板の一対の支柱は、前記第２導電型の不純物でドーピングされたことを特徴とする請求項６に記載のＧＡＡ構造の半導体素子。
【請求項８】
前記共通ゲート電極の一部分と前記ボディーとの間に介在された素子絶縁膜をさらに備えることを特徴とする請求項１に記載のＧＡＡ構造の半導体素子。
【請求項９】
ボディー、前記ボディーから上方に突出した支柱、及び前記ボディーから離隔され、前記支柱に一端がそれぞれ連結されて支持される一対のフィンを備える半導体基板と、
前記半導体基板の一対のフィンの第１フィンの一部分を取り囲み、前記半導体基板から絶縁された第１ゲート電極と、
前記半導体基板の一対のフィンの第２フィンの一部分を取り囲み、前記半導体基板から絶縁された第２ゲート電極と、
前記第１ゲート電極と前記半導体基板の第１フィンとの間、及び前記第２ゲート電極と前記半導体基板の第２フィンとの間に介在されたゲート絶縁膜と、を備えることを特徴とするＧＡＡ構造の半導体素子。
【請求項１０】
前記支柱は、前記半導体基板の一対のフィンと連結された部分の下部に取り囲んで形成された陥没領域を含むことを特徴とする請求項９に記載のＧＡＡ構造の半導体素子。
【請求項１１】
前記半導体基板は、前記ボディー、前記支柱、及び前記一対のフィンが同じ半導体物質から形成されたバルクウェーハを含むことを特徴とする請求項９に記載のＧＡＡ構造の半導体素子。
【請求項１２】
前記半導体基板の第１フィンは、第１導電型の不純物でドーピングされ、前記第２フィンは、第２導電型の不純物でドーピングされたことを特徴とする請求項９に記載のＧＡＡ構造の半導体素子。
【請求項１３】
前記第１ゲート電極の両側の前記半導体基板の第１フィンの他の部分に前記第２導電型の不純物がドーピングされてそれぞれ形成された、第１ソース領域及び第１ドレイン領域と、
前記第２ゲート電極の両側の前記半導体基板の第２フィンの他の部分に前記第１導電型の不純物がドーピングされてそれぞれ形成された、第２ソース領域及び第２ドレイン領域と、をさらに備えることを特徴とする請求項１２に記載のＧＡＡ構造の半導体素子。
【請求項１４】
前記第１ドレイン領域には、高電圧が印加され、前記第２ドレイン領域には、低電圧が印加され、
前記第１ゲート電極及び前記第２ゲート電極は、共通入力端子として利用され、前記第１ソース領域及び前記第２ソース領域は、共通出力端子として利用されることを特徴とする請求項１３に記載のＧＡＡ構造の半導体素子。
【請求項１５】
ボディー、前記ボディーからそれぞれ上方に突出した第１、第２及び第３支柱、及び前記ボディーから離隔され、前記第１、第２及び第３支柱のそれぞれに一対の一端が連結されて支持される３対のフィンを備える半導体基板と、
前記半導体基板の第１支柱に連結された第１対のフィンの一部分を取り囲み、前記半導体基板から絶縁された第１パスゲート電極と、
前記半導体基板の第１支柱に連結された第１対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁された第１プルダウンゲート電極と、
前記半導体基板の第２支柱に連結された第２対のフィンの一部分を取り囲み、前記半導体基板から絶縁された第１ロードゲート電極と、
前記半導体基板の第２支柱に連結された第２対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁された第２ロードゲート電極と、
前記半導体基板の第３支柱に連結された第３対のフィンの一部分を取り囲み、前記半導体基板から絶縁された第２プルダウンゲート電極と、
前記半導体基板の第３支柱に連結された第３対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁された第２パスゲート電極と、を備えることを特徴とするＧＡＡ構造の半導体素子。
【請求項１６】
前記第１、第２及び第３支柱は、前記半導体基板の３対のフィンのそれぞれと連結された部分の下部に取り囲んで形成された陥没領域をそれぞれ含むことを特徴とする請求項１５に記載のＧＡＡ構造の半導体素子。
【請求項１７】
前記半導体基板は、前記ボディー、前記第１、第２及び第３支柱、及び前記３対のフィンが同じ半導体物質から形成されたバルクウェーハを含むことを特徴とする請求項１５に記載のＧＡＡ構造の半導体素子。
【請求項１８】
前記半導体基板の第１対のフィンは、第１導電型の不純物でドーピングされ、前記半導体基板の第２対のフィンは、第２導電型の不純物でドーピングされ、前記半導体基板の第３対のフィンは、前記第１導電型の不純物でドーピングされたことを特徴とする請求項１５に記載のＧＡＡ構造の半導体素子。
【請求項１９】
前記半導体基板の第１支柱は、前記第１導電型の不純物でドーピングされ、前記半導体基板の第２支柱は、前記第２導電型の不純物でドーピングされ、前記半導体基板の第３支柱は、前記第１導電型の不純物でドーピングされたことを特徴とする請求項１８に記載のＧＡＡ構造の半導体素子。
【請求項２０】
前記第１支柱、前記第２対のフィンの一つ、前記第２ロードゲート電極、及び前記第２プルダウンゲート電極は、互いに電気的に連結され、前記第３支柱、前記第２対のフィンの他の一つ、前記第１ロードゲート電極、及び前記第１プルダウンゲート電極は、互いに電気的に連結され、前記第１パスゲート電極及び前記第２パスゲート電極は、互いに連結されてワードラインとして利用され、前記第２支柱は、パワーラインとして利用され、前記第１対のフィンの一つ及び前記第３対のフィンの他の一つは、それぞれビットラインとして利用されることを特徴とする請求項１９に記載のＧＡＡ構造の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、ゲートオールアラウンド(Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ：ＧＡＡ)構造の半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が増加するにつれて、半導体素子の構成要素に対するデザインルールが厳しくなっている。特に、多くのトランジスタを必要とする半導体素子において、デザインルールの標準となるゲート長が減少し、これによって、チャンネル長も減少する。トランジスタのチャンネル長の減少は、いわゆる、短チャンネル効果(ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ)を増加させる。
【０００３】
短チャンネル効果とは、ドレイン電位の効果によってトランジスタの有効チャンネル長が短くなってしきい電圧が下がることを言う。このような短チャンネル効果によって、トランジスタに対する制御が困難になり、かつトランジスタのオフ電流が増加する。その結果、トランジスタの信頼性が悪くなり、例えば、メモリ素子のリフレッシュ特性が悪くなる。
【０００４】
最近は、従来の平面型トランジスタにおいて問題となる短チャンネル効果を抑制すると共に、動作電流を高めることができる薄いフィンの複数の面をチャンネルとして利用するフィン−チャンネル構造のトランジスタ、いわゆるフィン−ＦＥＴ(Ｆｉｎ−ＦＥＴ)を利用した半導体素子が研究されている。
【０００５】
例えば、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによる特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによるフィン−ＦＥＴは、フィンの上面及び側面をチャンネル領域として利用することができる。他の例として、Ｙｅｅ−Ｃｈｌａ  Ｙｅｏらによる特許文献２の”Ｍｕｌｔｉｐｌｅ−ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  ｉｍｐｒｏｖｅｄ  ｇａｔｅ  ｃｏｎｔｒｏｌ”には、半導体フィンの側面、上面及び下面の一部をチャンネル領域として利用するフィン−ＦＥＴが開示されている。
【０００６】
しかしながら、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄ及びＹｅｅ−Ｃｈｌａ  Ｙｅｏらによるフィン−ＦＥＴは、ＳＯＩ(ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ)基板を利用して製造されるので、製造コストが高いという問題がある。また、フィンの下面全体をチャンネル領域として利用できないため、動作電流の増加に限界がある。これにより、フィンの全体面積、すなわち側面、上面及び下面まで全体をチャンネル領域として利用できるＧＡＡ構造のフィン−ＦＥＴ及びこれを利用した多様な半導体素子が研究されている。
【特許文献１】米国特許第６，６６４，５８２号明細書
【特許文献１】米国特許第６，８４４，２３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が達成しようとする技術的課題は、高い動作性能を提供できるＧＡＡ構造の半導体素子を提供するところにある。
【０００８】
本発明が達成しようとする他の技術的課題は、バルク半導体基板を利用したＧＡＡ構造の半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の一態様によるＧＡＡ構造の半導体素子は、半導体基板、共通ゲート電極、及びゲート絶縁膜を備える。前記半導体基板は、ボディー、前記ボディーからそれぞれ上方に突出した一対の支柱、及び前記ボディーから離隔され、前記一対の支柱に両端がそれぞれ連結されて支持される一対のフィンを備える。前記共通ゲート電極は、前記半導体基板の一対のフィンのそれぞれの一部分を取り囲み、前記半導体基板から絶縁されて前記半導体基板の一対のフィンに共通に対応する。そして、前記ゲート絶縁膜は、前記共通ゲート電極と前記半導体基板の一対のフィンとの間に介在される。
【００１０】
前記本発明の一側面によれば、前記一対の支柱は、前記半導体基板の一対のフィンと連結された部分の下部に取り囲んで形成された陥没領域を含みうる。
【００１１】
前記本発明の他の側面によれば、前記半導体素子は、前記共通ゲート電極の一部分と前記ボディーとの間に介在された素子絶縁膜をさらに備えうる。
【００１２】
前記技術的課題を達成するための本発明の他の態様によるＧＡＡ構造の半導体素子は、半導体基板、第１ゲート電極、第２ゲート電極、及びゲート絶縁膜を備える。前記半導体基板は、ボディー、前記ボディーから上方に突出した支柱、及び前記ボディーから離隔され、前記支柱に一端がそれぞれ連結されて支持される一対のフィンを備える。前記第１ゲート電極は、前記半導体基板の一対のフィンの第１フィンの一部分を取り囲み、前記半導体基板から絶縁される。前記第２ゲート電極は、前記半導体基板の一対のフィンの第２フィンの一部分を取り囲み、前記半導体基板から絶縁される。そして、前記ゲート絶縁膜は、前記第１ゲート電極と前記半導体基板の第１フィンとの間、及び前記第２ゲート電極と前記半導体基板の第２フィンとの間に介在される。
【００１３】
前記技術的課題を達成するための本発明のさらに他の態様によるＧＡＡ構造の半導体素子は、半導体基板、第１及び第２パスゲート電極、第１及び第２ロードゲート電極、及び第１及び第２プルダウンゲート電極を備える。前記半導体基板は、ボディー、前記ボディーからそれぞれ上方に突出した第１、第２及び第３支柱、及び前記ボディーから離隔され、前記第１、第２及び第３支柱のそれぞれに一対の一端が連結されて支持される３対のフィンを備える。前記第１パスゲート電極は、前記半導体基板の第１支柱に連結された第１対のフィンの一部分を取り囲み、前記半導体基板から絶縁される。前記第１プルダウンゲート電極は、前記半導体基板の第１支柱に連結された第１対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁される。前記第１ロードゲート電極は、前記半導体基板の第２支柱に連結された第２対のフィンの一部分を取り囲み、前記半導体基板から絶縁される。前記第２ロードゲート電極は、前記半導体基板の第２支柱に連結された第２対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁される。前記第２プルダウンゲート電極は、前記半導体基板の第３支柱に連結された第３対のフィンの一部分を取り囲み、前記半導体基板から絶縁される。そして、前記第２パスゲート電極は、前記半導体基板の第３支柱に連結された第３対のフィンの他の一部分を取り囲み、前記半導体基板から絶縁される。
【発明の効果】
【００１４】
本発明によるＧＡＡ構造の半導体素子は、フィンの一部表面のみをチャンネル領域として利用する従来のフィン−ＦＥＴに比べて、高い性能、例えば、速い動作速度を有することができる。
【００１５】
また、本発明によるＧＡＡ構造の半導体素子は、一対のフィンをいずれも一つの共通ゲート電極で制御するか、またはそれぞれのゲート電極を利用して別途に制御することも可能である。
【００１６】
また、本発明によるＧＡＡ構造の半導体素子は、高い集積度を有し、インバータのようなロジック素子、またはＳＲＡＭ素子に応用できる。
【００１７】
また、本発明の実施形態によるＧＡＡ構造の半導体素子は、バルク半導体基板を利用して経済的に製造することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、様々な形態に具現されるものであり、単に、本実施の形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１９】
本発明の実施形態において、半導体素子は、フィンの表面をチャンネル領域として利用するフィン−ＦＥＴ(Ｆｉｎ−ＦＥＴ)、またはこのようなフィン−ＦＥＴを利用したロジック素子またはメモリ素子でありうる。例えば、ロジック素子は、インバータ素子を含み、メモリ素子は、ＳＲＡＭ素子を含みうる。フィン−ＦＥＴはチャンネル領域がほとんど完全に空乏されるので、低い漏れ電流を有し、短チャンネル効果に強い利点がある。
【００２０】
本発明の実施形態において、ＧＡＡ構造とは、ゲート電極がフィンを取り囲んでいることを言う。ＧＡＡ構造の半導体素子は、広いチャンネル領域を有しうるので、大きい動作電流を有し、高速動作を必要とする製品に利用されうる。
【００２１】
図１は、本発明の一実施形態による半導体素子を示す斜視図であり、図２は、図１に示す半導体素子のＩＩ−ＩＩ’線の断面図であり、図３は、図１に示す半導体素子のＩＩＩ−ＩＩＩ’線の断面図である。
【００２２】
図１ないし図３を参照すれば、半導体素子は、ボディー１０５、一対の支柱１１０、１１５、及び一対のフィン１２０ａ、１２０ｂを有する半導体基板を備える。半導体基板は、バルクウェーハでありうる。この場合、ボディー１０５、支柱１１０、１１５、及びフィン１２０ａ、１２０ｂは、同じ半導体物質から形成されうる。例えば、半導体基板は、不純物がドーピングされたバルクシリコンウェーハまたはバルクシリコン−ゲルマニウムウェーハでありうる。
【００２３】
ボディー１０５は、バルク半導体基板の大部分を示し、本発明の範囲は、ボディー１０５の形状に制限されない。例えば、ボディー１０５は、バルク半導体基板から支柱１１０、１１５及びフィン１２０ａ、１２０ｂを形成した後の残留構造物でありうる。図１ないし図３にもかかわらず、本発明の変形された実施形態において、ボディー１０５は、フィン１２０ａ、１２０ｂの下端部から分離された他のフィン(図示せず)、例えば、フィン１２０ａ、１２０ｂの残留部分を含んでもよい。
【００２４】
支柱１１０、１１５は、ボディー１０５からそれぞれ上方に突出して形成され、その間にフィン１２０ａ、１２０ｂが支持されるように互いに対向して配置されうる。フィン１２０ａ、１２０ｂは、ボディー１０５から離隔され、両端が支柱１１０、１１５に連結されて支持される。さらに具体的には、第１フィン１２０ａ及びボディー１０５は、トンネル１２２ａによって互いに離隔され、第２フィン１２０ｂ及びボディー１０５は、他のトンネル(図示せず)によって互いに離隔される。すなわち、フィン１２０ａ、１２０ｂは、ボディー１０５上に板状にそれぞれ突出した後、トンネル１２２ａ及び他のトンネルによってボディー１０５から分離されうる。
【００２５】
トンネル１２２ａ及び他のトンネルは、立方体の筒状に示されているが、それに限定されない。例えば、トンネル１２２ａ及び他のトンネルは、フィン１２０ａ、１２０ｂの中心へ行くほどその高さが減少する形状を有してもよい。支柱１１０、１１５は、フィン１２０ａ、１２０ｂと連結された部分の下部に取り囲んで形成された陥没領域１１２、１１７をそれぞれ備えうる。すなわち、陥没領域１１２、１１７で支柱１１０、１１５の幅は、他の部分より減少する。なお、トンネル１２２ａ、他のトンネル、及び陥没領域１１２、１１７は、同じ平面上に配置されうる。
【００２６】
共通ゲート電極１６０は、フィン１２０ａ、１２０ｂの少なくとも一部分を取り囲み、半導体基板、すなわちボディー１０５、支柱１１０、１１５、及びフィン１２０ａ、１２０ｂから絶縁される。すなわち、共通ゲート電極１６０は、ＧＡＡ構造を有する。また、共通ゲート電極１６０は、フィン１２０ａ、１２０ｂを取り囲んでいる部分が一つで連結されているので、フィン１２０ａ、１２０ｂに共通に対応すると言える。共通ゲート電極１６０によって取り囲まれたフィン１２０ａ、１２０ｂの表面付近は、チャンネル領域(図示せず)として利用されうる。共通ゲート電極１６０は、フィン１２０ａ、１２０ｂのチャンネル領域を同時に制御できる。共通ゲート電極１６０は、例えば、ポリシリコン膜、金属膜、金属シリサイドまたはこれらの複合膜を含みうる。
【００２７】
このようなＧＡＡ構造の半導体素子は、フィン１２０ａ、１２０ｂの側面だけでなく、上面及び下面までチャンネル領域として利用できるので、動作電流を高めることができる。動作電流の上昇は、半導体素子の性能向上、例えば、速度の増大につながる。
【００２８】
ゲート絶縁膜１５０は、共通ゲート電極１６０とフィン１２０ａ、１２０ｂとの間に介在される。さらに、他のゲート絶縁膜１５０’は、ボディー１０５と共通ゲート電極１６０との間に介在される。ゲート絶縁膜１０５及び他のゲート絶縁膜１５０’は、共通ゲート電極１６０を半導体基板から絶縁させる役割を行うと共に、共通ゲート電極１６０がフィン１２０ａ、１２０ｂに形成されるチャンネル領域を適切に制御できるように、所定の厚さを有しうる。例えば、ゲート絶縁膜１５０は、酸化膜または高誘電率の絶縁膜を備えうる。
【００２９】
フィン１２０ａ、１２０ｂは、第１導電型の不純物でそれぞれドーピングされうる。共通ゲート電極１６０の両側のフィン１２０ａ、１２０ｂの他の部分は、ソース領域Ｓ及びドレイン領域Ｄとしてそれぞれ利用されうる。ソース領域Ｓ及びドレイン領域Ｄは、第２導電型の不純物でドーピングされて形成されうる。ソース領域Ｓ及びドレイン領域Ｄは、支柱１１０、１１５までさらに拡張されてもよい。すなわち、支柱１１０、１１５は、ソース領域Ｓ及びドレイン領域Ｄと同じ導電型の不純物でドーピングされうる。ソース領域Ｓ及びドレイン領域Ｄは、ボディー１０５とダイオード接合されうる。例えば、第１導電型はｐ型であり、第２導電型はｎ型であっても、またはその逆であってもよい。
【００３０】
半導体素子は、共通ゲート電極１６０の一部分とボディー１０５との間に介在された素子絶縁膜１３０をさらに備えうる。例えば、素子絶縁膜１３０は、支柱１１０、１１５の陥没領域１１２、１１７を露出するように、支柱１１０、１１５の周辺のボディー１０５上に形成され、共通ゲート電極１６０の一部分は、素子絶縁膜１３０上に形成されうる。素子絶縁膜１３０は、例えば、酸化膜または窒化膜を含みうる。
【００３１】
前述した半導体素子は、例えば、ＧＡＡ構造のフィン−ＦＥＴでありうる。すなわち、共通ゲート電極１６０は、フィン１２０ａ、１２０ｂを取り囲むように形成され、これにより、チャンネル領域は、フィン１２０ａ、１２０ｂの全体表面の付近に形成されうる。したがって、従来のフィンの一部表面のみをチャンネル領域として利用する場合に比べて、ＧＡＡ構造のフィン−ＦＥＴは、高い動作電流を有することが可能になり、その結果、高い動作性能を有することができる。
【００３２】
さらに、前述した半導体素子は、一対のフィン１２０ａ、１２０ｂをいずれも一つの共通ゲート電極１６０で制御することができる。したがって、チャンネル領域がフィン１２０ａ、１２０ｂの表面領域に同時に形成され、これにより、動作電流はさらに高まることができる。特に、フィン１２０ａ、１２０ｂの間隔を調節することによって、半導体素子は、従来のフィン−ＦＥＴと同じ面積で少なくとも２倍以上の動作速度を有することができる。
【００３３】
以下では、図４ないし図６を参照して、本発明の他の実施形態による半導体素子を説明する。図４は、本発明の他の実施形態による半導体素子を示す斜視図であり、図５は、図４に示す半導体素子のＶ−Ｖ’線の断面図であり、図６は、図４の半導体のＶＩ−ＶＩ線の断面図である。
【００３４】
他の実施形態による半導体素子は、前述した一実施形態による半導体素子の変形された形態でありうる。例えば、他の実施形態による半導体素子は、一つの支柱を有し、一対のゲート電極を有するという点から一実施形態による半導体素子と区別される。二実施形態において、同じ参照符号は、同じ構成要素を示し、重複説明は省略する。
【００３５】
図４ないし図６を参照すれば、一対のフィン１２０ａ、１２０ｂは、第１支柱１１０によって支持される。また、フィン１２０ａ、１２０ｂは、一対のゲート電極１６０ａ、１６０ｂによってそれぞれさらに支持されてもよい。図４ないし図６にもかかわらず、本発明の変形された実施形態において、第１支柱１１０の代りに第２支柱(図１の１１５）がフィン１２０ａ、１２０ｂを支持することができるということは自明である。
【００３６】
第１ゲート電極１６０ａは、第１フィン１２０ａの一部分を取り囲み、半導体基板から絶縁される。第２ゲート電極１６０ｂは、第２フィン１２０ｂの一部分を取り囲み、半導体基板から絶縁される。第１及び第２ゲート電極１６０ａ、１６０ｂは、互いに対向して離隔されて形成されうる。ゲート絶縁膜１５０は、第１ゲート電極１６０ａと第１フィン１２０ａとの間、及び第２ゲート電極１６０ｂと第２フィン１２０ｂとの間に介在される。
【００３７】
さらに具体的には、第１ゲート電極１６０ａは、ゲート絶縁膜１５０によって第１フィン１２０ａと絶縁され、他のゲート絶縁膜１５０’及び素子絶縁膜１３０によってボディー１０５と絶縁されうる。第２ゲート電極１６０ｂは、ゲート絶縁膜１５０によって第２フィン１２０ｂと絶縁され、他のゲート絶縁膜１５０’及び素子絶縁膜１３０によってボディー１０５と絶縁されうる。
【００３８】
第１ゲート電極１６０ａによって取り囲まれた第１フィン１２０ａ部分の表面付近には、第１チャンネル領域(図示せず)形成され、第２ゲート電極１６０ｂによって取り囲まれた第２フィン１２０ｂ部分の表面付近には、第２チャンネル領域(図示せず）が形成される。第１ゲート電極１６０ａの両側の第１フィン１２０ａの他の部分には、第１ソース領域Ｓ及び第１ドレイン領域Ｄがそれぞれ形成されうる。第２ゲート電極１６０ｂの両側の第２フィン１２０ｂの他の部分には、第２ソース領域(図示せず)及び第２ドレイン領域Ｄがそれぞれ形成されうる。
【００３９】
これにより、第１ゲート電極１６０ａ及び第１フィン１２０ａは、一つのＧＡＡ構造のフィン−ＦＥＴを形成し、第２ゲート電極１６０ｂ及び第２フィン１２０ｂは、他の一つのＧＡＡ構造のフィン−ＦＥＴを形成できる。
【００４０】
前述した他の実施形態による半導体素子は、ロジック素子、例えばインバータ素子として利用されうる。この場合、両フィン−ＦＥＴは、互いに異なる導電型のチャンネルを有する。すなわち、一つがＮＭＯＳフィン−ＦＥＴである場合、他の一つは、ＰＭＯＳフィン−ＦＥＴでありうる。
【００４１】
さらに具体的には、フィン１２０ａ、１２０ｂは、互いに異なる導電型の不純物でドーピングされうる。例えば、第１フィン１２０ａは、第１導電型の不純物でドーピングされ、第２フィン１２０ｂは、第２導電型の不純物でドーピングされうる。本発明の実施形態において、第１導電型はｎであり、第２導電型はｐ型であるか、またはその逆であってもよい。
【００４２】
さらに、第１ソース領域Ｓ及び第１ドレイン領域Ｄは、第１フィン１２０ａと異なる第２導電型の不純物でドーピングされ、第２ソース領域及び第２ドレイン領域は、第２フィン１２０ｂと異なる第１導電型の不純物でドーピングされうる。すなわち、第１フィン１２０ａ及び第１ゲート電極１６０ａは、ＮＭＯＳフィン−ＦＥＴを形成し、第２フィン１２０ｂ及び第２ゲート電極１６０ｂは、ＰＭＯＳフィン−ＦＥＴを形成できる。しかし、その逆の場合も可能であるということは言うまでもない。
【００４３】
インバータ素子の場合、第１ドレイン領域Ｄには、高電圧が印加され、第２ドレイン領域には、低電圧が印加されうる。例えば、高電圧は、パワー電圧であり、低電圧は、接地電圧でありうる。第１ソース領域Ｓ及び第２ソース領域は、共通出力端子として利用されうる。例えば、第１支柱１１０の表面に金属シリサイドを形成することによって、第１ソース領域Ｓ及び第２ソース領域を連結できる。他の例として、別途の金属配線を利用して、第１ソース領域Ｓ及び第２ソース領域を連結してもよい。
【００４４】
第１及び第２ゲート電極１６０ａ、１６０ｂは、共通入力端子として利用されうる。例えば、別途の金属配線を利用して、第１及び第２ゲート電極１６０ａ、１６０ｂを連結できる。他の例として、第１及び第２ゲート電極１６０ａ、１６０ｂを、前述した一実施形態のように、第１フィン１２０ａ及び第２フィン１２０ｂに共通に対応する共通ゲート電極(図１の１６０)構造で形成してもよい。
【００４５】
前述したインバータ素子は、非常に小さな面積を占める。例えば、ゲート電極１６０ａ、１６０ｂの幅を１Ｆとし、フィン１２０ａ、１２０ｂの幅を、０．２５Ｆとすれば、４Ｆｘ２Ｆ、すなわち８Ｆ２内にインバータが形成されうる。また、インバータ素子は、ＧＡＡ構造のフィン−ＦＥＴから構成され、これにより、高い性能、例えば高い動作速度を有することができる。
【００４６】
以下では、図７ないし図９を参照して、本発明のさらに他の実施形態による半導体素子を説明する。図７は、本発明のさらに他の実施形態による半導体素子を示す平面図であり、図８は、図７に示す半導体素子の応用例を示す平面図であり、図９は、図８の半導体素子の等価回路図である。例えば、さらに他の実施形態による半導体素子は、前述した他の実施形態による半導体素子を利用できる。二実施形態において同じ参照符号は、同じ構成要素を示し、重複説明は省略する。
【００４７】
図７を参照すれば、半導体素子は、ボディー１０５、支柱１１０ａ、１１０ｂ、１１０ｃ、及び３対のフィン１２０ａ１、１２０ｂ１、１２０ａ２、１２０ｂ２、１２０ａ３、１２０ｂ３を有する半導体基板を備える。支柱１１０ａ、１１０ｂ、１１０ｃは、ボディー１０５からそれぞれ上方に突出する。第１対のフィン１２０ａ１、１２０ｂ１の一端は、第１支柱１１０ａに連結されて支持され、第２対のフィン１２０ａ２、１２０ｂ２の一端は、第２支柱１１０ｂに連結されて支持され、第３対のフィン１２０ａ３、１２０ｂ３の一端は、第３支柱１１０ｃに連結されて支持される。
【００４８】
第１パスゲート電極１６０ａ１及び第１プルダウンゲート電極１６０ｂ１は、第１対のフィン１２０ａ１、１２０ｂ１の一部分をそれぞれ取り囲み、半導体基板から絶縁される。例えば、第１パスゲート電極１６０ａ１は、第１対の左側フィン１２０ａ１を取り囲み、第１プルダウンゲート電極１６０ｂ１は、第１対の右側フィン１２０ｂ１を取り囲みうる。
【００４９】
第１ロードゲート電極１６０ａ２及び第２ロードゲート電極１６０ｂ２は、第２対のフィン１２０ａ２、１２０ｂ２の一部分をそれぞれ取り囲み、半導体基板から絶縁される。例えば、第１ロードゲート電極１６０ａ２は、第２対の左側フィン１２０ａ２を取り囲み、第２ロードゲート電極１６０ｂ２は、第２対の右側フィン１２０ｂ２を取り囲みうる。
【００５０】
第２プルダウンゲート電極１６０ａ３及び第２パスゲート電極１６０ｂ３は、第３対のフィン１２０ａ３、１２０ｂ３の一部分をそれぞれ取り囲み、半導体基板から絶縁される。例えば、第２プルダウンゲート電極１６０ａ３は、第３対の左側フィン１２０ａ３を取り囲み、第２パスゲート電極１６０ｂ３は、第３対の右側フィン１２０ｂ３を取り囲みうる。
【００５１】
第１支柱１１０ａ、第１対のフィン１２０ａ１、１２０ｂ１、第１パスゲート電極１６０ａ１及び第１プルダウンゲート電極１６０ｂ１の構造は、一対のＧＡＡ構造のフィン−ＦＥＴを形成できる。第２支柱１１０ｂ、第２対のフィン１２０ａ２、１２０ｂ２、第１ロードゲート電極１６０ａ２及び第２ロードゲート電極１６０ｂ２は、他の一対のＧＡＡ構造のフィン−ＦＥＴを形成できる。そして、第３支柱１１０ｃ、第３対のフィン１２０ａ３、１２０ｂ３、第２プルダウンゲート電極１６０ａ３及び第２パスゲート電極１６０ｂ３は、さらに他の一対のＧＡＡ構造のフィン−ＦＥＴを形成できる。このような３対のＧＡＡ構造のフィン−ＦＥＴの詳細な構造は、図４ないし図６を参照して前述した他の実施形態の半導体素子を参照し、その詳細な説明は省略する。
【００５２】
このような３対のＧＡＡ構造のフィン−ＦＥＴは、図８に示すように、ＳＲＡＭ素子として利用されうる。図９は、図８に示すＳＲＡＭ素子の等価回路図である。図８を参照すれば、第１対の左側フィン１２０ａ１は、第１ビットラインＢＬ１として利用され、右側フィン１２０ｂ１は、接地部ＧＮＤに連結される。第２支柱１１０ｂは、パワーラインＶｄｄとして利用される。第３対の左側フィン１２０ａ３は、接地部ＧＮＤで連結され、右側フィン１２０ｂ３は、第２ビットラインＢＬ２として利用される。第１パスゲート電極１６０ａ１及び第２パスゲート電極１６０ｂ３は、ワードラインで連結する。
【００５３】
第１支柱１１０ａ、第２ロードゲート電極１６０ｂ２、第２プルダウンゲート電極１６０ａ３及び第２対の左側フィン１２０ａ２は、第１ノードＮ１に連結される。第３支柱１１０ｃ、第１プルダウンゲート電極１６０ｂ１、第１ロードゲート電極１６０ａ２及び第２対の右側フィン１２０ｂ２は、第２ノードＮ２に連結される。
【００５４】
第１対のフィン１２０ａ１、１２０ｂ１及び第１支柱１１０ａは、第１導電型の不純物でドーピングされ、第２対のフィン１２０ａ２、１２０ｂ２及び第２支柱１１０ｂは、第２導電型の不純物でドーピングされ、第３対のフィン１２０ａ３、１２０ｂ３及び第３支柱１１０ｃは、第１導電型の不純物でドーピングされる。例えば、第１導電型はｎ型であり、第２導電型はｐ型でありうる。
【００５５】
図８及び図９を共に参照すれば、第１パスゲート電極１６０ａ１及び第１対の左側フィン１２０ａ１が、第１パスフィン−ＦＥＴ ＰＡ１を形成し、第２パスゲート電極１６０ｂ３及び第３対の右側フィン１２０ｂ３が第２パスフィン−ＦＥＴ ＰＡ２を形成する。第１ロードゲート電極１６０ａ２及び第２対の左側フィン１２０ａ２は、第１ロードフィン−ＦＥＴ ＬＤ１を形成し、第２ロードゲート電極１６０ｂ２及び第２対の右側フィン１２０ｂ２は、第２ロードフィン−ＦＥＴ ＬＤ２を形成できる。そして、第１プルダウンゲート電極１６０ｂ１及び第１対の右側フィン１２０ｂ１は、第１プルダウンフィン−ＦＥＴ ＰＤ１を形成し、第２プルダウンゲート電極１６０ａ３及び第３対の左側フィン１２０ａ３は、第２プルダウンフィン−ＦＥＴ ＰＤ２を形成できる。
【００５６】
前述した本発明のさらに他の実施形態によるＳＲＡＭ素子は、例えば、約５Ｆｘ９Ｆ、すなわち４５Ｆ２の面積を占める。したがって、前述したＳＲＡＭ素子は、約９０Ｆ２の面積を有する従来のＳＲＡＭ素子の約半分のサイズを有することができる。その結果、前述したＳＲＡＭ素子は、高集積度で製造できる。さらに、前述したＳＲＡＭ素子は、ＧＡＡ構造のフィン−ＦＥＴから構成されるので、高い性能、例えば、高い動作速度を有することができる。
【００５７】
以下では、図１０ないし図１４を参照して、本発明の一実施形態によるＧＡＡ構造の半導体素子の製造方法を説明する。
【００５８】
図１０を参照すれば、半導体基板を選択的にエッチングして、ボディー１０５から突出した一対の支柱１１０’、１１５’及びフィン１２０ａ’、１２０ｂ’を形成する。フィン１２０ａ’、１２０ｂ’の両端は、支柱１１０’、１１５’に連結されて支持される。次いで、支柱１１０’、１１５’及びフィン１２０ａ’、１２０ｂ’の上部を露出するように、ボディー１０５上に素子絶縁膜１３０を形成する。
【００５９】
図１１を参照すれば、素子絶縁膜１３０から露出された支柱１１０’、１１５’及びフィン１２０ａ’、１２０ｂ’部分の側壁にバッファ絶縁膜１３５及びスペーサ絶縁膜１４０を順次に形成する。バッファ絶縁膜１３５は、スペーサ絶縁膜１４０のストレスを緩和させる役割を行うが、本発明の変形された実施形態では省略されてもよい。
【００６０】
例えば、バッファ絶縁膜１３５は、酸化膜を含み、スペーサ絶縁膜１４０は、窒化膜を含みうる。スペーサ絶縁膜１４０は、スペーサ絶縁膜層(図示せず)を形成し、これを異方性エッチングすることで形成されうる。スペーサ絶縁膜１４０は、素子絶縁膜１３０に対してエッチング選択比を有しうる。
【００６１】
図１２を参照すれば、スペーサ絶縁膜１４０をエッチングマスクとして、素子絶縁膜１３０を所定の厚さほどエッチングする。これにより、スペーサ絶縁膜１４０の下の支柱１１０’、１１５’及びフィン１２０ａ’、１２０ｂ’の一部分が素子絶縁膜１３０から露出される。例えば、素子絶縁膜１３０は、等方性湿式エッチングを利用して所定の厚さほどエッチングされうる。
【００６２】
次いで、支柱１１０’、１１５’の露出された一部分の表面及びフィン１２０ａ’、１２０ｂ’の露出された一部分を酸化させて、犠牲酸化膜１４５を形成する。この場合、スペーサ絶縁膜１４０から露出された支柱１１０’、１１５’及びフィン１２０ａ’、１２０ｂ’の上部表面にも、他の犠牲酸化膜１４７が同時に形成されうる。酸化段階において、フィン１２０ａ’、１２０ｂ’の露出された一部分は、幅全体にわたって酸化される。
【００６３】
支柱１１０’、１１５’は、フィン１２０ａ’、１２０ｂ’よりは相対的に幅広であるので、表面部分にのみ犠牲酸化膜１４５、１４７が形成される。したがって、酸化時間は、フィン１２０’の露出された一部分を幅方向に全て酸化させ、支柱１１０’、１１５’の露出された一部分の表面部分のみを酸化させるように制御されうる。
【００６４】
図１３を参照すれば、犠牲酸化膜(図１２の１４５、１４７)、バッファ絶縁膜１３５及びスペーサ絶縁膜１４０を除去する。これにより、陥没領域１１２、１１７を有する支柱１１０、１１５、及びトンネル１２２ａと他のトンネル(図示せず)によってボディー１０５から離隔されたフィン１２０ａ、１２０ｂがそれぞれ形成される。フィン１２０ａ、１２０ｂは、支柱１１０、１１５によって両端が支持されうる。
【００６５】
例えば、犠牲酸化膜１４５、１４７、バッファ絶縁膜１３５ｍ及びスペーサ絶縁膜１４０は、湿式エッチングによって除去されうる。犠牲酸化膜１４５、１４７及びバッファ絶縁膜１３５は、フッ酸を含む湿式エッチング液で除去され、スペーサ絶縁膜１４０は、リン酸を含む湿式エッチング液で除去されうる。
【００６６】
図１４を参照すれば、ゲート絶縁膜１５０及び共通ゲート電極１６０を形成する。共通ゲート電極１６０は、フィン１２０ａ、１２０ｂの一部分を取り囲み、ゲート絶縁膜１５０によってフィン１２０ａ、１２０ｂから絶縁される。また、共通ゲート電極１６０は、他のゲート絶縁膜１５０’及び素子絶縁膜１３０によってボディー１０５から絶縁されうる。
【００６７】
さらに、ソース領域及びドレイン領域(図示せず）は、共通ゲート電極１６０の両側フィン１２０ａ、１２０ｂ部分及び支柱１１０、１１５に不純物をドーピングして形成されうる。次いで、当業者に公知の方法によって、金属配線が形成されうる。
【００６８】
前述した本発明の実施形態によれば、フィン−ＦＥＴは、バルク半導体基板を利用してＧＡＡ構造を有するように製造される。これにより、本発明の実施形態によるＧＡＡ構造のフィン−ＦＥＴの製造方法は、従来のＳＯＩウェーハまたはエピ層を利用した製造方法より製造コスト低減することができる。
【００６９】
以上、フィン１２０ａ、１２０ｂが一対の支柱１１０、１１５によって支持されると説明したが、フィン１２０ａ、１２０ｂは、第１支柱１１０によってのみ支持されてもよい。例えば、図１３または図１４の結果物から第２支柱１１５をエッチングして除去できる。さらに、共通ゲート電極１６０の中央部をエッチングして、共通ゲート電極１６０を二つのゲート電極に分離してもよい。
【００７０】
発明の特定の実施の形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、上述した実施の形態に限定されず、本発明の技術的思想内で当業者が上述した実施の形態を組合わせて実施するなど、様々な修正及び変更が可能である。
【産業上の利用可能性】
【００７１】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態による半導体素子を示す斜視図である。
【図２】図１に示す半導体素子のＩＩ−ＩＩ’線の断面図である。
【図３】図１に示す半導体のＩＩＩ−ＩＩＩ’線の断面図である。
【図４】本発明の他の実施形態による半導体素子を示す斜視図である。
【図５】図４に示す半導体素子のＶ−Ｖ’線の断面図である。
【図６】図４の半導体のＶＩ−ＶＩ線の断面図である。
【図７】本発明のさらに他の実施形態による半導体素子を示す平面図である。
【図８】図７に示す半導体素子の応用例を示す平面図である。
【図９】図８に示す半導体素子の等価回路図である。
【図１０】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図１４】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【符号の説明】
【００７３】
１０５  ボディー
１１０、１１５  支柱
１１２、１１７  陥没領域
１２０ａ、１２０ｂ  フィン
１２２ａ  トンネル
１３０  素子絶縁膜
１５０、１５０’  ゲート絶縁膜
１６０  共通ゲート電極
【図１】
2007214561.tif 000003
【図２】
2007214561.tif 000004
【図３】
2007214561.tif 000005
【図４】
2007214561.tif 000006
【図５】
2007214561.tif 000007
【図６】
2007214561.tif 000008
【図７】
2007214561.tif 000009
【図８】
2007214561.tif 000010
【図９】
2007214561.tif 000011
【図１０】
2007214561.tif 000012
【図１１】
2007214561.tif 000013
【図１２】
2007214561.tif 000014
【図１３】
2007214561.tif 000015
【図１４】
2007214561.tif 000016