(57)【要約】【課題】半導体層に残っている金属触媒の残留量を最少にし、マスク数を減少させて工程を単純化したＣＭＯＳ薄膜トランジスタの製造方法を提供する。【解決手段】本発明のＣＭＯＳ薄膜トランジスタの製造方法は、第１熱処理を実施して金属触媒をキャッピング層を介して非晶質シリコン層の界面に拡散させ、拡散した金属触媒によって非晶質シリコン層を多結晶シリコン層に結晶化する段階と、多結晶シリコン層をパターニングして第１及び第２半導体層１３２、１３４を形成する段階と、第１及び第２半導体層１３２、１３４に第１不純物をドーピングする段階と、第１半導体層１３２に第２不純物をドーピングする段階と、第２熱処理を実施して第２不純物がドーピングされた第１半導体層１３２内に残留する金属触媒を除去する段階とを含むことを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１領域及び第２領域を具備する基板を提供する段階と、
前記基板上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層上にキャッピング層を形成する段階と、
前記キャッピング層上に金属触媒を蒸着する段階と、
前記基板に第１熱処理を実施することにより、前記金属触媒を前記キャッピング層を介して非晶質シリコン層の界面に拡散させ、前記拡散した金属触媒によって非晶質シリコン層を多結晶シリコン層に結晶化する段階と、
前記キャッピング層を除去する段階と、
前記多結晶シリコン層をパターニングして前記第１領域上に第１半導体層を形成し、前記第２領域上に第２半導体層を形成する段階と、
前記第１半導体層及び前記第２半導体層上にゲート絶縁膜及びゲート電極を形成する段階と、
前記第１半導体層及び前記第２半導体層に第１不純物をドーピングする段階と、
前記第１半導体層または前記第２半導体層に第２不純物をドーピングする段階と、
前記基板に第２熱処理を実施することにより、前記第２不純物がドーピングされた前記第１半導体層または前記第２半導体層内に残留する金属触媒を除去する段階とを含み、
前記第１不純物は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量で注入し、前記第２不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量で注入することを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２】
前記第１不純物は、ｎ型不純物であることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項３】
前記第１不純物は、前記第１半導体層及び前記第２半導体層のソース／ドレイン領域に注入されることを特徴とする請求項１または請求項２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項４】
前記第１不純物は、周期律表上の５族元素であることを特徴とする請求項１乃至３のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項５】
前記第１不純物は、燐（Ｐ）、ＰＨｘ＋またはＰ２Ｈｘ（ただし、Ｘ＝１，２，３・・・）で構成された群から選択されるいずれか一つであることを特徴とする請求項１乃至４のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項６】
前記ｎ型不純物は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶにして注入することを特徴とする請求項２乃至５のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項７】
前記ｎ型不純物は、投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å以内にして注入されることを特徴とする請求項２乃至６のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項８】
前記第２不純物は、ｐ型不純物であることを特徴とする請求項１乃至７のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項９】
前記第２不純物は、前記第１半導体層または前記第２半導体層のソース／ドレイン領域に注入されることを特徴とする請求項１乃至８のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１０】
前記ｐ型不純物は、ホウ素（Ｂ）、Ｂ２Ｈｘ＋またはＢＨｘ＋（ただし、Ｘ＝１，２，３・・・）で構成された群から選択されるいずれか一つであることを特徴とする請求項８または請求項９に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１１】
前記ｐ型不純物は、加速電圧を１０ｋｅＶ乃至１００ｋｅＶにして注入されることを特徴とする請求項８乃至１０のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１２】
前記ｐ型不純物は、投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å内外にして注入されることを特徴とする請求項８乃至１１のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１３】
前記第２熱処理は、５００℃乃至８００℃の温度範囲で実施されることを特徴とする請求項１乃至１２のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１４】
前記キャッピング層は、シリコン酸化膜またはシリコン窒化膜の単層または複層で形成されていることを特徴とする請求項１乃至１３のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１５】
前記キャッピング層は、１Å乃至２０００Åの厚さに形成されていることを特徴とする請求項１乃至１４のいずれか１項に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１６】
前記第１領域上に形成された第１半導体層はＰＭＯＳの半導体層であり、前記第２領域上に形成された第２半導体層はＮＭＯＳの半導体層であることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１７】
前記第２半導体層は、チャネル領域、ＬＤＤ領域及びソース／ドレイン領域を含んで形成されていることを特徴とする請求項１６に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタの製造方法に係り、さらに詳細にはＳＧＳ結晶化法によって非晶質シリコン層を多結晶シリコン層に結晶化した後、多結晶シリコン層に残留する金属触媒を除去するために不純物である燐（Ｐ）等をＰＭＯＳ薄膜トランジスタのソース／ドレイン領域に注入する。このとき、ＮＭＯＳ薄膜トランジスタのソース／ドレイン領域にも不純物を同時にドーピングして基板を熱処理することによって、半導体層に残っている金属触媒の残留量を最少にし、製造工程を単純化することのできるＣＭＯＳ薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ薄膜トランジスタは、ＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタとを具備している素子であり、ＮＭＯＳかＰＭＯＳのどちらかだけでは実現することの難しい多様な回路やシステムを実現させることができるという長所がある。
【０００３】
図１Ａ乃至図１Ｄは、従来のＣＭＯＳ薄膜トランジスタの製造方法を工程毎に示した断面図である。
【０００４】
図１Ａを参照すると、ＰＭＯＳ領域Ｐ及びＮＭＯＳ領域Ｎを具備する基板１０を提供し、このＰＭＯＳ領域ＰとＮＭＯＳ領域Ｎの上に第１マスクを用いてＰＭＯＳ半導体層２１及びＮＭＯＳ半導体層２３を形成する。次に、半導体層２１、２３上にゲート絶縁膜３０を形成する。さらに、このゲート絶縁膜３０の上にゲート導電膜を積層し、ゲート導電膜上に第２マスクを用いてフォトレジストパターン９１を形成する。そして、フォトレジストパターン９１をマスクにしてゲート導電膜をエッチングし、ＰＭＯＳ半導体層２１の上に重なったＰＭＯＳゲート電極４１を形成する。この時、ＮＭＯＳ領域Ｎにはフォトレジストパターン９１によって遮蔽されたゲート導電膜４０が残っている。続いて、フォトレジストパターン９１及びＰＭＯＳゲート電極４１をマスクにしてＰ型不純物を高農度でドーピングすることによって、ＰＭＯＳ半導体層２１にソース／ドレイン領域２１ａを形成する。この時、ソース／ドレイン領域２１ａの間に位置してドーピングされない領域はチャネル領域２１ｂとなる。
【０００５】
次に、図１Ｂを参照すると、フォトレジストパターン（図１Ａの９１）を除去して、第３マスクを用いて新しいフォトレジストパターン９３を形成する。そして、このフォトレジストパターン９３をマスクにしてゲート導電膜（図１Ａの４０）をエッチングしてＮＭＯＳ半導体層２３の上に重なったＮＭＯＳゲート電極４３を形成する。続いて、フォトレジストパターン９３及びＮＭＯＳゲート電極４３をマスクにしてＮ型不純物を低濃度でドーピングすることによって、ＮＭＯＳ半導体層２３に低濃度不純物領域２３ａを形成する。この時、低濃度不純物領域２３ａの間に位置してドーピングされない領域はチャネル領域２３ｂとなる。
【０００６】
図１Ｃを参照すると、フォトレジストパターン（図１Ｂの９３）を除去して、第４マスクを用いてフォトレジストパターン９５を形成する。そして、このフォトレジストパターン９５をマスクにしてＮ型不純物を高農度でドーピングすることによって、ＮＭＯＳ半導体層２３に高農度不純物領域２３ａ＿１を形成する。この時、高農度不純物領域２３ａ＿１の内側には低濃度不純物領域が残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２３ａ＿２が形成される。
【０００７】
図１Ｄを参照すると、フォトレジストパターン（図１Ｃの９５）を除去してゲート電極４１、４３を露出させる。そして、この露出したゲート電極４１、４３の上に層間絶縁膜５０を形成し、第５マスクを用いて層間絶縁膜５０内に半導体層２１、２３の端部を露出させるコンタクトホールを形成する。続いて、第６マスクを用いてコンタクトホールを介して半導体層２１、２３の端部にそれぞれ接するＰＭＯＳソース／ドレイン電極６１とＮＭＯＳソース／ドレイン電極６３を形成する。
【０００８】
しかしながら、上述した従来のＣＭＯＳ薄膜トランジスタの製造方法では、一つの基板上にＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタを形成しなければならないので、多くの工程を必要とする。特に、ＮＭＯＳ薄膜トランジスタの漏れ電流減少と微細化によるホットキャリア効果等の信頼性の問題を解決するために形成されるＬＤＤ領域は、ＣＭＯＳ薄膜トランジスタを製造するときにマスク数をさらに増加させ、工程を複雑にするだけでなく、製造に要する時間を増加させて費用を上昇させてしまうという問題点があった。
【特許文献１】特開２００３−１８８０９８号公報
【特許文献２】特開２００５−０３９２４９号公報
【特許文献３】特開２０００−１９５７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した従来の問題を解決するために、本発明は、ＳＧＳ結晶化法で非晶質シリコン層を多結晶シリコン層に結晶化した後に、多結晶シリコン層に残留する金属触媒を除去するために不純物である燐（Ｐ）等をＰＭＯＳ薄膜トランジスタのソース／ドレイン領域にドーピングするのと同時にＮＭＯＳ薄膜トランジスタのソース／ドレイン領域にも不純物をドーピングして基板を熱処理するので、半導体層に残っている金属触媒の残留量を最少にするとともにマスク数を減少させて工程プロセスを単純化させた薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、  第１領域及び第２領域を具備する基板を提供する段階と、前記基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上にキャッピング層を形成する段階と、  前記キャッピング層上に金属触媒を蒸着する段階と、前記基板に第１熱処理を実施することにより、前記金属触媒を前記キャッピング層を介して前記非晶質シリコン層の界面に拡散させ、前記拡散した金属触媒によって前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、前記キャッピング層を除去する段階と、前記多結晶シリコン層をパターニングして前記第１領域上に第１半導体層を形成し、前記第２領域上に第２半導体層を形成する段階と、前記第１半導体層及び前記第２半導体層上にゲート絶縁膜及びゲート電極を形成する段階と、前記第１半導体層及び前記第２半導体層に第１不純物をドーピングする段階と、前記第１半導体層または前記第２半導体層に第２不純物をドーピングする段階と、前記基板に第２熱処理を実施することにより、前記第２不純物がドーピングされた前記第１半導体層または前記第２半導体層内に残留する金属触媒を除去する段階とを含み、前記第１不純物は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量で注入し、前記第２不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量で注入することを特徴とする。
【００１１】
また、前記目的を達成するために、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、第１領域及び第２領域を具備する基板を提供する段階と、前記基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上にキャッピング層を形成する段階と、前記キャッピング層上に金属触媒を蒸着する段階と、前記基板に第１熱処理を実施することにより、前記金属触媒を前記キャッピング層を介して拡散させて前記非晶質シリコン層の界面に移動させる段階と、前記基板に第２熱処理を実施することにより、前記拡散した金属触媒によって前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、前記キャッピング層を除去する段階と、前記多結晶シリコン層をパターニングして前記第１領域上に第１半導体層を形成し、前記第２領域上に第２半導体層を形成する段階と、前記第１半導体層及び前記第２半導体層上にゲート絶縁膜及びゲート電極を形成する段階と、前記第１半導体層または前記第２半導体層に第１不純物をドーピングする段階と、前記第１半導体層及び前記第２半導体層に第２不純物をドーピングする段階と、前記半導体層に第３熱処理を実施して前記第１不純物がドーピングされた半導体層内に残留する金属触媒を除去する段階とを含み、前記第１不純物は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２のドーピング量で注入し、前記第２不純物は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２のドーピング量で注入することを特徴とする。
【００１２】
本発明の目的と技術的構成及びその作用効果に関する詳細な事項は、本発明の好ましい実施形態において、図面を参照して詳細に説明しているので、明確に理解することができる。しかし、本発明はここで説明する実施形態に限定されるわけではなく、他の形態で具体化することも可能である。むしろ、ここで紹介される実施形態は開示された内容を完全に実現できるようにしたものであり、当業者が本発明の思想を十分に理解できるように提供されたものである。図面において、ある層が、層または基板の“上”にあると記載されている場合には他の層や基板の上に直接形成されている場合だけでなく、それらの間に第３の層を介在している場合もある。本発明の望ましい実施形態で示している図面は、明確な説明のために誇張されている場合もあり、明細書全体を通じて同じ参照番号は同じ構成要素を示している。
【発明の効果】
【００１３】
上述したように本発明によれば、半導体層に残っている金属触媒の残留量を最少にできるとともに、ＣＭＯＳ薄膜トランジスタを製造するために必要なマスク数を節減することができるので、工程プロセスを単純化することができる。
【００１４】
以下、本発明の望ましい実施形態を参照して本発明を説明するが、当該技術分野における熟練した当業者は、特許請求の範囲に記載された本発明の思想及び範囲から外れない範囲内において、本発明を多様に修正及び変更することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の望ましい実施形態を添付した図面を参照して、さらに詳細に説明する。
（実施形態１）
【００１６】
図２Ａ乃至図２Ｋは、本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法を工程別に示した断面図である。
【００１７】
図２Ａに示すように、まず、第１領域Ａと第２領域Ｂを具備した基板１００が提供される。ここで、第１領域Ａと第２領域Ｂのうちのいずれか一つの領域は、ＮＭＯＳ薄膜トランジスタが形成される領域であり、もう一つの領域はＰＭＯＳ薄膜トランジスタが形成される領域である。一方、基板１００は単結晶シリコン、ガラス、石英またはプラスチック基板等で形成されている。
【００１８】
次に、基板１００上にバッファ層１１０を形成する。このバッファ層１１０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができ、プラズマ化学気相蒸着法（ＰＥＣＶＤ；Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または低圧化学気相蒸着法（ＬＰＣＶＤ；Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を利用して形成する。バッファ層１１０は基板１００で発生する水分または不純物の拡散を防止したり、結晶化するときの熱の伝達速度を調節することによって、非晶質シリコン層の結晶化がよく進むようにする役割をしている。
【００１９】
続いて、バッファ層１１０の上に非晶質シリコン層１２０を形成する。このとき、非晶質シリコン層１２０は化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または物理的気相蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を利用して形成することができる。また、非晶質シリコン層１２０を形成する時、または形成した後に脱水素処理を実施して水素の濃度を低くする工程を行うようにする。
【００２０】
次に、図２Ｂは、非晶質シリコン層１２０の上にキャッピング層と金属触媒層を形成する工程を示す断面図である。
【００２１】
図２Ｂを参照すると、非晶質シリコン層１２０の上にキャッピング層１２３を形成する。このキャッピング層１２３は、金属触媒が熱処理工程を介して拡散することができるようにシリコン窒化膜で形成することが望ましく、シリコン窒化膜とシリコン酸化膜の複層を用いることも可能であり、化学的気相蒸着法または物理的気相蒸着法等の方法で形成する。この時、キャッピング層１２３の厚さは１乃至２０００Åに形成する。
【００２２】
続いて、キャッピング層１２３の上に金属触媒を蒸着して金属触媒層１２５を形成する。この金属触媒はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔで構成された群から選択されるいずれか一つ以上を用いるが、望ましくはニッケル（Ｎｉ）を利用する。
【００２３】
ここで、一般的に利用されている金属誘導結晶化法または金属誘導側面結晶化法を利用して結晶化すると、金属触媒層の厚さまたは密度を精密に調節しなければならない。これは結晶化した後に金属触媒が多結晶シリコン層の表面に残留して薄膜トランジスタの漏れ電流を増加させる等の問題を引き起こすためである。しかし、本発明では金属触媒層の厚さまたは密度を精密に制御する必要はなく、金属触媒層を厚く形成しても構わない。これはキャッピング層１２３が拡散する金属触媒をフィルターリングして微量の金属触媒だけが結晶化に寄与するようにしているからであり、拡散する大部分の金属触媒はキャッピング層１２３を通過できずに結晶化には寄与できないためである。
【００２４】
図２Ｃは、基板１００に第１熱処理を実施することにより、キャッピング層１２３を介して金属触媒を拡散させて非晶質シリコン層１２０の界面に移動させる工程の断面図である。本発明は非晶質シリコン層１２０を多結晶シリコン層に結晶化するために熱処理を行うが、この熱処理は第１、第２熱処理の２段階で行うことが可能である。ただし、熱処理を１段階で行うことも可能である。以下の説明では熱処理を２段階で行う場合について説明する。
【００２５】
図２Ｃに示すように、バッファ層１１０、非晶質シリコン層１２０、キャッピング層１２３及び金属触媒層１２５が形成された基板１００に、第１熱処理１２７を実施して金属触媒層１２５に含まれる金属触媒のうちの一部を非晶質シリコン層１２０の表面に移動させる。すなわち、第１熱処理１２７を実施することによりキャッピング層１２３を通過して拡散する金属触媒１２５ａ、１２５ｂのうち微量の金属触媒１２５ｂだけが非晶質シリコン層１２０の表面に到達して拡散し、大部分の金属触媒１２５ａはキャッピング層１２３を通過できずに非晶質シリコン層１２０に到達することができない。ここで、キャッピング層１２３の拡散阻止能力によって非晶質シリコン層１２０の表面に到達できる金属触媒の量が決定されるが、このキャッピング層１２３の拡散阻止能力はキャッピング層１２３の厚さと密接な関係がある。すなわち、キャッピング層１２３の厚さが厚くなるほど金属触媒の拡散する量が少なくなって多結晶シリコン層にできる結晶粒の大きさが大きくなり、キャッピング層１２３の厚さが薄くなるほど金属触媒の拡散する量が多くなって多結晶シリコン層にできる結晶粒の大きさが小さくなる。
【００２６】
この時、第１熱処理工程１２７は２００乃至８００℃の温度範囲で数秒乃至数時間の間行われて、金属触媒１２５ａ、１２５ｂを拡散させる。第１熱処理工程１２７は炉（ｆｕｒｎａｃｅ）工程、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｌｉｎｇ）工程、ＵＶ工程またはレーザ（Ｌａｓｅｒ）工程の中のいずれか一つ以上の工程を利用することができる。
【００２７】
次に、図２Ｄは基板１００に第２熱処理を実施して拡散した金属触媒により非晶質シリコン層を多結晶シリコン層に結晶化する工程を示す断面図である。
【００２８】
図２Ｄを参照すると、第２熱処理工程１２８を実施することによりキャッピング層１２３を通過して非晶質シリコン層（図２Ｃの１２０）の表面に拡散した金属触媒１２５ｂによって、非晶質シリコン層（図２Ｃの１２０）が多結晶シリコン層１３０に結晶化されている。すなわち、金属触媒層１２５の金属触媒１２５ｂが非晶質シリコン層のシリコンと結合して金属シリサイドを形成し、この金属シリサイドが結晶化の核であるシード（ｓｅｅｄ）として作用して非晶質シリコン層の結晶化を誘導している。
【００２９】
この時、本発明による結晶化法は、非晶質シリコン層の上にキャッピング層を形成し、このキャッピング層の上に金属触媒層を形成して第１、第２熱処理工程を実施することにより、金属触媒を拡散させ、拡散した金属触媒によって非晶質シリコン層を多結晶シリコン層に結晶化する方法を利用している。この結晶化法をＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）結晶化法という。
【００３０】
したがって、結晶化の核である金属シリサイドの量を調節することによって、多結晶シリコン層１３０の結晶粒の大きさを調節することができ、このような結晶粒の大きさの調節は結晶化に寄与する金属触媒１２５ｂの量によって決定されるので、キャッピング層１２３の拡散阻止能力を調節することにより多結晶シリコン層１３０における結晶粒の大きさを調節することができる。すなわち、キャッピング層１２３の厚さを調節することにより、多結晶シリコン層１３０における結晶粒の大きさを調節することができる。
【００３１】
図２Ｄではキャッピング層１２３と金属触媒層１２５を除去せずに第２熱処理工程１２８を行ったが、キャッピング層１２３と金属触媒層１２５を除去してから第２熱処理工程１２８を行っても構わない。また、第１熱処理工程（図２Ｃの１２７）の後に金属触媒層１２５を除去してから第２熱処理工程１２８を実施し、その後にキャッピング層１２３を除去しても構わない。この時、第２熱処理工程１２８は４００乃至１３００℃の温度範囲で実施され、炉工程、ＲＴＡ工程、ＵＶ工程またはレーザ工程の中のいずれか一つ以上の工程を利用することができる。
【００３２】
続いて、図２Ｅに示したように、キャッピング層（図２Ｄの１２３）と金属触媒層（図２Ｄの１２５）を除去して、バッファ層１１０上に第１パターンマスクを用いて第１領域Ａに第１半導体層１３２を形成し、第２領域Ｂに第２半導体層１３４を形成する。ここで、第１パターンマスクは、基板１００上にパターンを形成するためのマスクであり、フォトマスク、シャドーマスク等である。まず、フォトレジスト層が多結晶シリコン層（図２Ｄの１３０）の上に形成され、このフォトレジスト層が露光及び現像されて第１パターンマスク、すなわち第１フォトマスクとして利用されるフォトレジストパターンが形成される。このフォトレジストパターンは多結晶シリコン層（図２Ｄの１３０）をエッチングするためにマスクとして使用される。その結果、第１領域Ａには第１半導体層１３２が形成され、第２領域Ｂには第２半導体層１３４が形成される。
【００３３】
続いて、図２Ｆに示したように、第１及び第２半導体層１３２、１３４が形成された基板１００上にゲート絶縁膜１４０を形成する。このゲート絶縁膜１４０はシリコン酸化膜またはシリコン窒化膜を単層または複層で積層して形成する。
【００３４】
次に、ゲート絶縁膜１４０の上部にアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金が積層された多重層によってゲート導電膜１５０を形成する。
【００３５】
そして、このゲート導電膜１５０上にフォトレジスト膜を形成する。このフォトレジスト膜に対して第２パターンマスクすなわち、ハーフトーンマスク１７０を用いて露光工程１７５と現像工程を実施してフォトレジストパターン１６０を形成する。図示したように、ハーフトーンマスク１７０は透過する光量を３段階以上に調節することができるフォトマスクであり、第１、第２半導体層１３２、１３４の中央部に対応した光遮断部１７０ａ、第２半導体層１３４の両端部に対応して光を一部だけ透過させるハーフトーン部１７０ｂ及び第１半導体層１３２の両端部に対応した光透過部１７０ｃを具備している。フォトレジストパターン１６０は、光遮断部１７０ａに対応した厚い部分１６０ａと、ハーフトーン部１７０ｂに対応した薄い部分１６０ｂとを有しており、このフォトレジストパターン１６０によって光透過部１７０ｃに対応した部分である第１半導体層１３２の両端に位置するゲート導電膜１５０が露出される。したがって、厚い部分１６０ａは半導体層１３２、１３４の中央部に対応して形成され、薄い部分１６０ｂは第２半導体層１３４の両端部に対応するように形成される。
【００３６】
続いて、図２Ｇに示したように、フォトレジストパターン１６０をマスクにしてゲート導電膜１５０をエッチングし、第１半導体層１３２の中央部と重なる第１ゲート電極１５１を形成する。ゲート導電膜１５０のエッチング法としては、乾式エッチング法または湿式エッチング法を用いて行うことができる。
【００３７】
図２Ｈは、フォトレジストパターンを利用して第１不純物を注入する工程を示す断面図である。
【００３８】
図２Ｈに示したように、第１半導体層１３２のチャネル領域１３３ａのみがフォトレジストパターン１６０ａによって覆われた第１領域Ａと、第２半導体層１３４がフォトレジストパターン１６０によって完全に覆われた第２領域Ｂとが形成された基板１００に対して第１不純物１８０を注入する。したがって、第２半導体層１３４は第２領域Ｂに形成されているフォトレジストパターン１６０によって完全に遮られるので、第１不純物１８０によってドーピング（注入）される領域は全くない。これに対して、第１半導体層１３２は第１領域Ａ上に形成されているフォトレジストパターン１６０ａにより第１チャネル領域１３３ａだけが遮られ、第１チャネル領域１３３ａを除いた第１ソース／ドレイン領域１３３ｂ、１３３ｃに第１不純物１８０がドーピングされ、第１半導体層１３２の第１ソース／ドレイン領域１３３ｂ、１３３ｃが形成される。
【００３９】
第１領域Ａに形成されている第１半導体層１３２の第１ソース／ドレイン領域１３３ｂ、１３３ｃにドーピングされる第１不純物１８０は、ｐ型不純物であってＰＭＯＳ薄膜トランジスタを形成するためのものであり、このｐ型不純物としてはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択されるいずれか一つ以上を用いることができる。本発明の実施形態１では、第１不純物としてホウ素（Ｂ）をドーピングしているが、Ｂ２Ｈｘ＋、ＢＨｘ＋（ただし、Ｘ＝１，２，３・・・）もドーピング可能であって周期律表上の３族元素も使用可能である。本発明の実施形態１におけるホウ素（Ｂ）のドーピング量は、６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２で注入する。ここで、ホウ素（Ｂ）のドーピング量が６×ｅ１３／ｃｍ２以下になると、漏れ電流が発生する場合があり、ホウ素（Ｂ）のドーピング量が５×ｅ１５／ｃｍ２以上になると、抵抗値が増加して駆動電圧が上昇してしまう問題が発生する。また、ホウ素（Ｂ）のドーピングでは、加速電圧を１０ｋｅＶ乃至１００ｋｅＶにし、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å以内にする。
【００４０】
次に、図２Ｉに示したように、フォトレジストパターン（図２Ｈの１６０）の薄い部分（図２Ｈの１６０ｂ）をエッチングして第２半導体層１３４の両端部の上に位置するゲート導電膜（図２Ｈの１５０）を露出させた後、ゲート導電膜をエッチングして第２半導体層１３４の中央部に対応した第２ゲート電極１５２を形成する。したがって、第１領域Ａ上には、第１ゲート電極１５１と第１ゲート電極１５１上に位置するフォトレジストパターンの厚い部分１６０ａとが残っており、第２領域Ｂ上には第２ゲート電極１５２と第２ゲート電極１５２上に位置するフォトレジストパターンの厚い部分１６０ａとが残っている。フォトレジストパターン（図２Ｈの１６０）の薄い部分（図２Ｈの１６０ｂ）は酸素プラズマを利用した灰化（ａｓｈｉｎｇ）法を用いてエッチングすることができる。この時、フォトレジストパターンの厚い部分１６０ａは上部が一部エッチングされる。
【００４１】
図２Ｊは、第１領域Ａと第２領域Ｂに対して第２不純物を注入する工程を示す断面図である。
【００４２】
まず、図２Ｊに示したように、ゲート電極１５１、１５２をマスクして第１領域Ａと第２領域Ｂ上の第１、第２半導体層１３２、１３４に対して第２不純物１９０をドーピング（注入）する。このとき、第２領域Ｂでは第２不純物１９０は第２領域Ｂ上に形成されている第２半導体層１３４の両端部にドーピングされて第２ソース／ドレイン領域１３５ｂ、１３５ｃを形成する。一方、第１領域Ａ上では、第２不純物１９０は、第１領域Ａの第１半導体層１３２がＳＧＳ結晶化法によって形成される場合に、第１半導体層１３２のチャネル領域１３３ａに残留している微量の金属触媒を除去するためのゲッターリング（ｇｅｔｔｅｒｉｎｇ）作用をする。
【００４３】
結局、第２不純物１９０は第２領域Ｂの第２半導体層１３４にドーピングされて第２ソース／ドレイン領域１３５ｂ、１３５ｃを形成し、この第２ソース／ドレイン領域１３５ｂ、１３５ｃの間に位置して第２不純物１９０がドーピングされない領域は第２チャネル領域１３５ａとして定義される。ここで、第２不純物１９０はｎ型不純物であり、このｎ型不純物としては燐（Ｐ）、ＰＨｘ＋及びＰ２Ｈｘ（ただし、Ｘ＝１，２，３・・・）で構成された群から選択されるいずれか一つが注入可能であって周期律表上の５族元素も注入可能である。望ましくは、第２不純物１９０として燐（Ｐ）を用いることが望ましく、燐（Ｐ）のドーピング量は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２の範囲でドーピング（注入）する。このとき、ドーピング量を１×ｅ１１／ｃｍ２以下にすると、ドーピングされる燐（Ｐ）の量が十分ではなくて第１半導体層１３２に残留している微量の金属触媒（Ｎｉ等）を十分に除去することができない。一方、ドーピング量を３×ｅ１５／ｃｍ２以上にすると、第１半導体層１３２の抵抗値が増加することになり、燐（Ｐ）の原子量が大きくて通常の熱処理温度ではドーピング量が増加して抵抗値を小さくできなくなる。これは活性化（ａｃｔｉｖａｔｉｏｎ）がよくできなくて電気的成分として現われるためである。したがって、ゲッターリング作用をする第２不純物１９０の燐（Ｐ）は加速電圧を１０ｋｅＶ乃至１００ｋｅＶにし、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å以内にする。
【００４４】
続いて、図２Ｋに示したように、フォトレジストパターン１６０ａを除去して第１、第２ゲート電極１５１、１５２を露出させる。次に、露出したゲート電極１５１、１５２上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像して第３パターンマスクとして使用されるフォトレジストパターン１９５を形成する。
【００４５】
フォトレジストパターン１９５は第１領域Ａを覆うとともに、第２ゲート電極１５２及び第２ゲート電極１５２の周辺に露出したゲート絶縁膜１４０の一部を覆っている。そして、フォトレジストパターン１９５をマスクにして第２半導体層１３４に第３不純物をドーピングする。この第３不純物はｎ型不純物であることが望ましく、高農度でドーピングすることが望ましい。これにより第２ソース／ドレイン領域１３５ｂ、１３５ｃは、ｎ型不純物が高農度でドーピングされた領域１３５ｂ＿１、１３５ｃ＿１と、ｎ型不純物が高農度でドーピングされた領域１３５ｂ＿１、１３５ｃ＿１の一端に位置してｎ型不純物が低濃度でドーピングされた領域１３５ｂ＿２、１３５ｃ＿２とを具備することになる。ｎ型不純物が低濃度でドーピングされた領域１３５ｂ＿２、１３５ｃ＿２はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域である。ＮＭＯＳ薄膜トランジスタでは、ソース／ドレイン領域とチャネル領域の濃度が急激に変化することにより発生するＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）によって電子がトンネリングして漏れ電流を発生させることがある。そこで、ＬＤＤ領域はこのような漏れ電流を減少させることができ、ホットキャリアの発生を抑制して信頼性を改善することができる。
【００４６】
続いて、フォトレジストパターン１９５を除去した後、第３熱処理工程を遂行して金属触媒（Ｎｉ等）を除去する。この第３熱処理工程は５００℃乃至８００℃の温度範囲で実施されて、１分以上１２０分以下の時間の間加熱する。第３熱処理工程により、ＳＧＳ結晶化法で非晶質シリコン層を多結晶シリコン層に結晶化する時に半導体層１３２に残留した微量の金属触媒（Ｎｉ等）が除去され、電気的特性が優秀なＣＭＯＳ薄膜トランジスタを形成することができる。
【００４７】
このように第１領域Ａの第１ソース／ドレイン領域１３３ｂ、１３３ｃに第２不純物である燐（Ｐ）等を注入して第３熱処理工程を実施することで第１領域Ａ上にＰＭＯＳ薄膜トランジスタを形成するので、図３Ｂに示すようにＰＭＯＳ薄膜トランジスタの特性を改善することができる。図３Ａはゲッターリング作用をする第２不純物を注入しない場合のＶｇとＩｄの特性を示したグラフであり、図３Ｂはゲッターリング作用をする第２不純物として燐（Ｐ）を注入した後に第３熱処理を実施して金属触媒（Ｎｉ）を除去した場合の特性を示したグラフである。図３Ａ及び図３Ｂの楕円で示した部分を見れば分かるように、ゲッターリング工程物質を注入した後に第３熱処理を実施した図３Ｂでは薄膜トランジスタの特性が改善していることを確認することができる。
【００４８】
これによって、第１領域Ａ上にＰＭＯＳ薄膜トランジスタを形成し、このＰＭＯＳ薄膜トランジスタの半導体層に残留している金属触媒を除去するために第１領域のソース／ドレイン領域に第２不純物をドーピングするのと同時に、第２領域Ｂ上のＮＭＯＳ薄膜トランジスタの半導体層に第２不純物であるｎ型不純物の燐（Ｐ）をドーピングすることができ、これによってマスク数を減らすことができて工程を単純化することができる。
【００４９】
図４は、本発明の実施形態１によって製造された半導体層を利用して製造されたＣＭＯＳ薄膜トランジスタの構造を示す断面図である。
【００５０】
図４を参照すると、ゲート絶縁膜１４０上のゲート電極１５１、１５２の上部に下部構造を保護するための層間絶縁膜１６５を形成した後に、この層間絶縁膜１６５、ゲート絶縁膜１４０の所定領域をエッチングしてコンタクトホール２００、２０２を形成する。そして、このコンタクトホール２００、２０２に充填されたソース／ドレイン電極２１０、２１２を形成し、これによってソース／ドレイン領域１３３ｂ、１３３ｃ、１３５ｂ、１３５ｃとチャネル領域１３３ａ、１３５ａを具備した半導体層１３２、１３４を含むＣＭＯＳ薄膜トランジスタが完成する。
【００５１】
このようにして製造されたＣＭＯＳ薄膜トランジスタでは、キャッピング層により金属触媒の量が制御されるので、金属誘導結晶化法や金属誘導側面結晶化法で形成した場合と比べて、微量の金属触媒しか残留しないようにできて多結晶シリコン層の結晶粒の大きさが大きい半導体層を形成することができる。
（実施形態２）
【００５２】
図５Ａ及び図５Ｂは、本発明の実施形態２に係るＣＭＯＳ薄膜トランジスタの製造方法による製造工程の断面図である。
【００５３】
本発明の実施形態２は、ゲッターリング作用をする不純物の注入工程とｐ型不純物であるホウ素（Ｂ）をドーピングしてＰ型薄膜トランジスタを製造する工程の順序が実施形態１と異なっており、これ以外は不純物であるゲッターリング工程物質のドーピング量や温度等のドーピング条件及びそれ以外の条件は実施形態１と同じである。したがって、以下の説明ではゲッターリング工程物質の注入工程とｐ型不純物をドーピングする工程についてだけ説明する。
【００５４】
図５Ａは、半導体層に微量残っている金属触媒を除去するために基板上にゲッターリング工程物質を注入する工程を示した断面図である。
【００５５】
図５Ａを参照すると、半導体層２３２に残留している微量の金属触媒を除去するために第１不純物２８０であるゲッターリング（ｇｅｔｔｅｒｉｎｇ）工程物質をドーピングする。このゲッターリング工程物質は、下記の工程で形成される半導体層２３２、２３４の両端部のソース／ドレイン領域２３３ｂ、２３３ｃ、２３５ｂ、２３５ｃが形成される位置にドーピングされ、第１不純物としては燐（Ｐ）、ＰＨｘ＋またはＰ２Ｈｘ（ただし、Ｘ＝１，２，３・・・）で構成された群から選択されるいずれか一つが注入可能であり、周期律表上の５族元素も注入可能である。望ましくは、第１不純物２８０であるゲッターリング工程物質として燐（Ｐ）を用い、そのドーピング量は１×ｅ１１／ｃｍ２乃至３×ｅ１５／ｃｍ２で注入する。ここで、ドーピング量を１×ｅ１１／ｃｍ２以下とすると、注入した燐（Ｐ）の量が十分ではなく、半導体層２３２に残留している微量の金属触媒（Ｎｉ等）を十分に除去できない。一方、ドーピング量を３×ｅ１５／ｃｍ２以上にすると、半導体層２３２の抵抗値が増加し、燐（Ｐ）の原子量が大きいので通常の熱処理温度ではドーピング量が増加して抵抗値が小さくならなくなってしまう。これは活性化（ａｃｔｉｖａｔｉｏｎ）がよくできずに電気的成分として現われるためである。したがって、第１不純物である燐（Ｐ）は加速電圧を１０ｋｅＶ乃至１００ｋｅＶにし、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å以内にする。
【００５６】
このように第１不純物２８０をゲート電極２５１、２５２をマスクとして用いてドーピングし、ソース／ドレイン領域２３３ｂ、２３３ｃ、２３５ｂ、２３５ｃを形成したら、図５Ｂに示すように第２領域Ｂの全体と第１領域Ａのゲート電極２５１の上部のみをフォトレジストパターン２７０で覆う。続いて、第１領域Ａに第２不純物２９０を注入する。この第２不純物２９０は、ｐ型不純物を利用してＰＭＯＳ薄膜トランジスタを形成するためのものであり、このｐ型不純物としてはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）で構成された群から選択することができる。本発明では、第２不純物としてホウ素（Ｂ）、Ｂ２Ｈｘ＋及びＢＨｘ＋（ただし、Ｘ＝１，２，３・・・）で構成された群から選択されるいずれか一つが注入可能であり、周期律表上の３族元素も注入可能である。本発明でホウ素（Ｂ）のドーピング量は６×ｅ１３／ｃｍ２乃至５×ｅ１５／ｃｍ２を注入する。ここで、ホウ素（Ｂ）のドーピング量を６×ｅ１３／ｃｍ２以下にすると、漏れ電流が発生する場合があり、ホウ素（Ｂ）のドーピング量を５×ｅ１５／ｃｍ２以上にすると、抵抗値が増加して駆動電圧が上昇する問題が生じる場合がある。また、ホウ素（Ｂ）の注入は加速電圧を１０ｋｅＶ乃至１００ｋｅＶにし、表面における垂直平均移動通路の直線距離として定義される投射範囲（Ｒｐ）を多結晶シリコン層とゲート絶縁膜の界面から±５００Å以内にする。
【００５７】
このような工程を遂行した後に、実施形態１と同様に第２領域Ｂの第２半導体層２３４にＬＤＤ領域を形成する。
【００５８】
そして、第３熱処理工程を遂行して金属触媒を除去する。ここで、第３熱処理工程は５００℃乃至８００℃の温度範囲で実施され、１分以上１２０分以下の時間の間加熱される。また、第３熱処理工程によりＰＭＯＳ薄膜トランジスタの半導体層２３２に残留している微量の金属触媒（Ｎｉ等）が除去され、電気的特性が優秀なＣＭＯＳ薄膜トランジスタを形成することができる。
【００５９】
続いて、ゲート絶縁膜上のゲート電極の上部に下部構造を保護するための層間絶縁膜を形成し、その後に層間絶縁膜、ゲート絶縁膜の所定領域をエッチングしてコンタクトホールを形成し、コンタクトホールに充填されたソース／ドレイン電極を形成してＣＭＯＳ薄膜トランジスタを完成する。
【００６０】
本発明の望ましい実施形態を図示して説明したが、本発明は上述の実施形態に限られるわけではなく、本発明の精神を外れない範囲内で本発明の属する技術分野における通常の知識を有する者によって多様な変形と修正が可能である。
【図面の簡単な説明】
【００６１】
【図１Ａ】従来のＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図１Ｂ】従来のＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図１Ｃ】従来のＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図１Ｄ】従来のＣＭＯＳ薄膜トランジスタの製造方法によって製造されたＣＭＯＳ薄膜トランジスタの断面図である。
【図２Ａ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｂ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｃ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｄ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｅ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｆ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｇ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｈ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｉ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｊ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図２Ｋ】本発明の実施形態１に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図３Ａ】第２不純物を注入しない場合のＶｇとＩｄの特性を示したグラフである。
【図３Ｂ】第２不純物として燐（Ｐ）を注入した後に第３熱処理を実施した場合のＶｇとＩｄの特性を示したグラフである。
【図４】本発明の実施形態１の製造方法によって製造されたＣＭＯＳ薄膜トランジスタの断面図である。
【図５Ａ】本発明の実施形態２に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【図５Ｂ】本発明の実施形態２に係るＣＭＯＳ薄膜トランジスタの製造方法における各工程別に示した薄膜トランジスタの断面図である。
【符号の説明】
【００６２】
１０、１００：基板
２１、１３２、２３２：第１半導体層
２３、１３４、２３４：第２半導体層
１１０：バッファ層
２１ａ、２３ａ、１３３ｂ、１３３ｃ、１３５ｂ、１３５ｃ：ソース／ドレイン領域
２１ｂ、１３３ａ、１３５ａ、２３３ａ、２３５ａ：チャネル領域
１５１、１５２、２５１、２５２：ゲート電極
９３、１６０、２７０：フォトレジストパターン
１２０：非晶質シリコン層
１２３：キャッピング層
１２５：金属触媒層
１３０：多結晶シリコン層
Ａ：第１領域
Ｂ：第２領域
【図１Ａ】
2007311767.tif 000003
【図１Ｂ】
2007311767.tif 000004
【図１Ｃ】
2007311767.tif 000005
【図１Ｄ】
2007311767.tif 000006
【図２Ａ】
2007311767.tif 000007
【図２Ｂ】
2007311767.tif 000008
【図２Ｃ】
2007311767.tif 000009
【図２Ｄ】
2007311767.tif 000010
【図２Ｅ】
2007311767.tif 000011
【図２Ｆ】
2007311767.tif 000012
【図２Ｇ】
2007311767.tif 000013
【図２Ｈ】
2007311767.tif 000014
【図２Ｉ】
2007311767.tif 000015
【図２Ｊ】
2007311767.tif 000016
【図２Ｋ】
2007311767.tif 000017
【図４】
2007311767.tif 000018
【図５Ａ】
2007311767.tif 000019
【図５Ｂ】
2007311767.tif 000020
【図３Ａ】
2007311767.tif 000021
【図３Ｂ】
2007311767.tif 000022