(57)【要約】【課題】外部から基準電圧を所望するレベルに自由に変更できる半導体メモリの基準電圧発生装置を提供する。【解決手段】少なくとも１つの調整コードによって抵抗値が決定される少なくとも１つ以上の抵抗セットが所定の抵抗値を有するように前記調整コードを調整する抵抗値制御ユニットと、外部制御によって最終基準電圧レベルを選択するための選択コードを生成して出力する電圧レベル制御ユニットと、電源電圧を前記調整コードと前記選択コードによって変換し、前記最終基準電圧を出力する基準電圧生成ユニットとを含む。【選択図】図３
2007328899.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの調整コードによって抵抗値が決定される少なくとも１つの抵抗セットが所定の抵抗値を有するように前記調整コードを調整する抵抗値制御ユニットと、
外部制御によって最終基準電圧レベルを選択するための選択コードを生成して出力する電圧レベル制御ユニットと、
電源電圧を前記調整コードと前記選択コードによって変換して、前記最終基準電圧を出力する基準電圧生成ユニットと
を含むことを特徴とする半導体メモリの基準電圧発生装置。
【請求項２】
前記抵抗値制御ユニットは、
外部抵抗と接続された第１抵抗セットの抵抗値を前記第１調整コードによって可変させ、可変した抵抗値によって電源電圧を変換し、前記初期基準電圧と一致するように前記第１調整コードを調整する第１調整コード生成部と、
前記第１調整コードによって前記第１抵抗セットと等しい抵抗値を有する第２抵抗セットと接続された第３抵抗セットの抵抗値を第２調整コードによって可変させ、可変した抵抗値によって電源電圧を変換し、前記初期基準電圧と一致するように前記第２調整コードを調整する第２調整コード生成部と
を含むことを特徴とする請求項１に記載の半導体メモリの基準電圧発生装置。
【請求項３】
前記第１調整コード生成部は、
前記第１調整コードによって選択された前記第１抵抗セットと前記外部抵抗との抵抗比により、電源端に印加された電源電圧を変換して出力するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部の出力と前記初期基準電圧とを比較し、その比較結果を出力する比較部と、
前記比較部の出力によって前記第１調整コードをアップカウント又はダウンカウントし、前記Ｄ／Ａ変換部に出力するカウンタと
を含むことを特徴とする請求項２に記載の半導体メモリの基準電圧発生装置。
【請求項４】
前記Ｄ／Ａ変換部は、
前記第１抵抗セットと、
ドレーンが前記第１抵抗セットの一端に接続され、ソースが電源端と共通接続され、ゲートに前記第１調整コードが入力されるトランジスタセットと
を含むことを特徴とする請求項３に記載の半導体メモリの基準電圧発生装置。
【請求項５】
前記抵抗セットの他端が前記外部抵抗と共通接続することを特徴とする請求項４に記載の半導体メモリの基準電圧発生装置。
【請求項６】
前記外部抵抗と前記抵抗セットの接続ノードに出力端が形成されることを特徴とする請求項４に記載の半導体メモリの基準電圧発生装置。
【請求項７】
前記第２調整コード生成部は、
前記第１調整コードによって抵抗値が決定された第２抵抗セットと前記第２調整コードによって抵抗値が決定された第３抵抗セットとの抵抗比により、電源端に印加された電源電圧を変換するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部の出力と前記初期基準電圧とを比較し、その比較結果を出力する比較部と、
前記比較部の出力によって前記第２調整コードをアップカウント又はダウンカウントし、前記Ｄ／Ａ変換部に出力するカウンタと
を含むことを特徴とする請求項２に記載の半導体メモリの基準電圧発生装置。
【請求項８】
前記Ｄ／Ａ変換部は、
前記第２抵抗セットと、
ドレーンが前記第２抵抗セットの一端と接続され、ソースが電源端と共通接続され、ゲートに前記第１調整コードが入力される第１トランジスタセットと、
一端が前記第２抵抗セットの他端と接続された第３抵抗セットと、
ドレーンが前記第３抵抗セットの他端と接続され、ゲートに前記第２調整コードが入力され、ソースが接地端と共通接続された第３トランジスタセットと
を含むことを特徴とする請求項７に記載の半導体メモリの基準電圧発生装置。
【請求項９】
前記第２抵抗セットと前記第３抵抗セットの接続ノードに出力端が形成されることを特徴とする請求項８に記載の半導体メモリの基準電圧発生装置。
【請求項１０】
前記第１〜第３抵抗セットの抵抗値が等しいことを特徴とする請求項２に記載の半導体メモリの基準電圧発生装置。
【請求項１１】
前記電源電圧を複数のノードのうちの１つを介して変換し、前記初期基準電圧を出力する複数の抵抗をさらに含むことを特徴とする請求項１に記載の半導体メモリの基準電圧発生装置。
【請求項１２】
前記基準電圧生成ユニットは、
電源端に接続され、前記第１調整コードと選択コードによって抵抗値が決定される複数のプルアップ電圧変換部と、
前記複数のプルアップ電圧変換部と接地端との間に接続され、前記第２調整コードと選択コードによって抵抗値が決定される複数のプルダウン電圧変換部とを含み、
前記プルアップ電圧変換部と前記プルダウン電圧変換部との共通ノードから前記最終基準電圧が出力されることを特徴とする請求項１に記載の半導体メモリの基準電圧発生装置。
【請求項１３】
オンダイターミネーション構成を有する半導体メモリの基準電圧発生装置であって、
外部制御によって基準電圧レベルを選択するための選択コードを生成して出力する電圧レベル制御ユニットと、
電源電圧を前記オンダイターミネーション構成から提供された少なくとも１つの調整コードと前記選択コードによって変換し、前記基準電圧を出力する基準電圧生成ユニットと
を含むことを特徴とする半導体メモリの基準電圧発生装置。
【請求項１４】
前記外部制御は、テストモード指令又はモードレジスタセット情報のうちの、少なくとも１つを含むことを特徴とする請求項１又は１３に記載の半導体メモリの基準電圧発生装置。
【請求項１５】
前記基準電圧生成ユニットは、
電源端に接続され、第１調整コードと選択コードによって抵抗値が決定される複数のプルアップ電圧変換部と、
前記複数のプルアップ電圧変換部と接地端との間に接続され、第２調整コードと選択コードによって抵抗値が決定される複数のプルダウン電圧変換部とを含み、
前記プルアップ電圧変換部と前記プルダウン電圧変換部との共通ノードから前記基準電圧が出力されることを特徴とする請求項１３に記載の半導体メモリの基準電圧発生装置。
【請求項１６】
前記プルアップ電圧変換部は、
前記第１調整コードと選択コードとを組み合わせ、その組み合わせ結果を出力するコード組合部と、
前記コード組合部の出力によって決定された抵抗値によって電源電圧を変換する電圧変換部と
を含むことを特徴とする請求項１２又は１５に記載の半導体メモリの基準電圧発生装置。
【請求項１７】
前記コード組合部は、
前記第１調整コードが入力される複数のインバータと、
第１入力端に前記選択コードが共通入力され、第２入力端に前記インバータの出力が入力される複数のナンドゲートと
を含むことを特徴とする請求項１６に記載の半導体メモリの基準電圧発生装置。
【請求項１８】
前記電圧変換部は、
ソースが電源端に共通接続され、ゲートに前記コード組合部の出力が入力されるトランジスタセットと、
一端が前記トランジスタセットのドレーンに接続された抵抗セットと
を含むことを特徴とする請求項１６に記載の半導体メモリの基準電圧発生装置。
【請求項１９】
前記プルダウン電圧変換部は、
前記第２調整コードと選択コードとを組み合わせ、その組み合わせ結果を出力するコード組合部と、
前記コード組合部の出力によって決定された抵抗値によって電源電圧を変換する電圧変換部と
を含むことを特徴とする請求項１２又は１５に記載の半導体メモリの基準電圧発生装置。
【請求項２０】
前記コード組合部は、
第１入力端に前記選択コードが共通入力され、第２入力端に前記第２調整コードが入力される複数のナンドゲートと、
前記ナンドゲートの出力が入力される複数のインバータと
を含むことを特徴とする請求項１９に記載の半導体メモリの基準電圧発生装置。
【請求項２１】
前記電圧変換部は、
ソースが前記プルアップ電圧変換部に接続され、ゲートに前記コード組合部の出力が入力されるトランジスタセットと、
一端が前記トランジスタセットのドレーンに接続され、他端が接地端に共通接続された抵抗セットと
を含むことを特徴とする請求項１９に記載の半導体メモリの基準電圧発生装置。
【請求項２２】
調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、
前記複数の抵抗セットの抵抗値が半導体メモリの外部抵抗と一致する調整コードを検出するステップと、
前記複数の抵抗セットが検出された調整コードによる抵抗値によって電源電圧を変換し、基準電圧を発生するステップと
を含むことを特徴とする半導体メモリの基準電圧発生方法。
【請求項２３】
前記調整コードを検出するステップは、
前記複数の抵抗セットと等しい基本抵抗値を有する別途の抵抗セットに前記調整コードを段階的に変更しながら入力し、各ステップ別に可変された抵抗値で前記電源電圧を変換するステップと、
前記変換された電圧が所定電圧と一致する調整コードを検出するステップと
を含むことを特徴とする請求項２２に記載の半導体メモリの基準電圧発生方法。
【請求項２４】
調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、
前記複数の抵抗セットの抵抗値が半導体メモリの外部抵抗と一致する調整コードを検出するステップと、
前記検出された調整コードを前記複数の抵抗セットのうちの、外部制御に該当する抵抗セットにだけ入力して、それ以外の抵抗セットの動作を中止させるステップと、
前記調整コードが入力された抵抗セットが前記調整コードによる抵抗値で前記電源電圧を変換し、基準電圧を発生させるステップと
を含むことを特徴とする半導体メモリの基準電圧発生方法。
【請求項２５】
前記調整コードを検出するステップは、
前記複数の抵抗セットと等しい基本抵抗値を有する別途の抵抗セットに前記調整コードを段階的に変更しながら入力し、各ステップ別に可変された抵抗値で前記電源電圧を変換するステップと、
前記変換された電圧が所定電圧と一致する調整コードを検出するステップと
を含むことを特徴とする請求項２４に記載の半導体メモリの基準電圧発生方法。
【請求項２６】
前記調整コードが入力された抵抗セットの数に応じて前記基準電圧のレベルが決定されることを特徴とする請求項２４に記載の半導体メモリの基準電圧発生方法。。
【請求項２７】
コード設定をによって外部抵抗と内部抵抗を一致させるオンダイターミネーションユニット及び調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、
前記オンダイターミネーションユニットで設定されたコードを前記複数の抵抗セットのうちの、外部制御に該当する抵抗セットにだけ入力して、それ以外の抵抗セットの動作を中止させるステップと、
前記コードが入力された抵抗セットが前記コードによる抵抗値で前記電源電圧を変換し、基準電圧を発生させるステップと
を含むことを特徴とする半導体メモリの基準電圧発生方法。
【請求項２８】
前記外部制御は、テストモード指令又はモードレジスタセット情報のうちの、少なくとも１つを含むことを特徴とする請求項２４又は２７に記載の半導体メモリの基準電圧発生方法。
【請求項２９】
前記抵抗セットの動作を中止させるステップは、
前記抵抗セットへの電源電流の流れを遮断するステップであることを特徴とする請求項２４又は２７に記載の半導体メモリの基準電圧発生方法。
【請求項３０】
前記コードが入力された抵抗セットの数に応じて前記基準電圧のレベルが決定されることを特徴とする請求項２７に記載の半導体メモリの基準電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体メモリの基準電圧発生装置及び方法に関するものである。
【背景技術】
【０００２】
一般的に、基準電圧は半導体メモリにおいて多様な用途に用いられている必須電圧であり、外部から生成したものの入力を受けて用いたり、半導体メモリの内部で生成したものを用いたりする。
【０００３】
図１は、内部で基準電圧を生成する構成例を示す図である。すなわち、従来の技術に係る半導体メモリの基準電圧発生装置は図１に示すように、電源端ＶＤＤＱと接地端ＶＳＳＱとの間に複数の抵抗が直列接続され、両側の抵抗値が等しくなるノードで基準電圧Ｖｒｅｆ出力端が形成される。これに似ている技術は、アメリカ登録特許５，７１０，７４０に開示されている。
【０００４】
上記の従来技術に係る半導体メモリの基準電圧発生装置では、基準電圧を内部で生成するために外部から前記基準電圧レベルを変更することができない問題があり、そのため適用できるシステムに制約がある。
【特許文献１】アメリカ登録特許５，７１０，７４０公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、外部から基準電圧を所望するレベルに自由に変更できる半導体メモリの基準電圧発生装置及び方法を提供することをその目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体メモリの基準電圧発生装置は、少なくとも１つの調整コードによって抵抗値が決定される少なくとも１つ以上の抵抗セットが所定の抵抗値を有するように前記調整コードを調整する抵抗値制御ユニットと、外部制御によって最終基準電圧レベルを選択するための選択コードを生成して出力する電圧レベル制御ユニットと、電源電圧を前記調整コードと前記選択コードによって変換し、前記最終基準電圧を出力する基準電圧生成ユニットとを含むことを特徴とする。
【０００７】
本発明の他の態様に係る半導体メモリの基準電圧発生装置は、オンダイターミネーション構成を有する半導体メモリの基準電圧発生装置であって、外部制御によって基準電圧レベルを選択するための選択コードを生成して出力する電圧レベル制御ユニットと、電源電圧を前記オンダイターミネーション構成から提供された少なくとも１つの調整コードと前記選択コードによって変換し、前記基準電圧を出力する基準電圧生成ユニットとを含むことを特徴とする。
【０００８】
本発明の一態様に係る半導体メモリの基準電圧発生方法は、調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、前記複数の抵抗セットの抵抗値が半導体メモリの外部抵抗と一致する調整コードを検出するステップと、前記複数の抵抗セットが検出された調整コードによる抵抗値によって電源電圧を変換し、基準電圧を発生するステップとを含むことを特徴とする。
【０００９】
本発明の他の態様に係る半導体メモリの基準電圧発生方法は、調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、前記複数の抵抗セットの抵抗値が半導体メモリの外部抵抗と一致する調整コードを検出するステップと、前記検出された調整コードを前記複数の抵抗セットのうちの、外部制御に該当する抵抗セットにのみ入力して、それ以外の抵抗セットの動作を中止させるステップと、前記調整コードが入力された抵抗セットが前記調整コードによる抵抗値で前記電源電圧を変換して、基準電圧を発生させるステップとを含むことを特徴とする。
【００１０】
本発明のまた他の態様に係る半導体メモリの基準電圧発生方法は、コード設定を介して外部抵抗と内部抵抗を一致させるオンダイターミネーションユニット及び調整コードによって抵抗値が可変する複数の抵抗セットを有する半導体メモリの基準電圧発生方法であって、前記オンダイターミネーションユニットで設定されたコードを前記複数の抵抗セットのうちの、外部制御に該当する抵抗セットにのみ入力して、それ以外の抵抗セットの動作を中止させるステップと、前記コードが入力された抵抗セットが前記コードによる抵抗値で前記電源電圧を変換し、基準電圧を発生させるステップとを含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体メモリの基準電圧発生装置及び方法は、外部からの簡単な制御指令のみで基準電圧のレベルを自由に変更できるため多様なシステムに適用することができる。
【００１２】
本発明によれば、半導体メモリ適用システムの動作特性などが変更しても回路設計の変更なしに適用することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面に基づいて本発明に係る半導体メモリの基準電圧発生装置及び方法の望ましい実施形態を説明すれば次の通りである。
【００１４】
本発明に係る半導体メモリの基準電圧発生装置は図２に示すように、抵抗値制御ユニット１００、電圧レベル制御ユニット２００、及び基準電圧生成ユニット３００で構成される。
【００１５】
前記抵抗値制御ユニット１００は、少なくとも１つの調整コードによって抵抗値が決められる少なくとも１つ以上の抵抗セットが所定の抵抗値を有するように前記調整コードを調整する。このような抵抗値制御ユニット１００は、外部抵抗と接続された第１抵抗セットを第１調整コード（以下、Ｂ＜０：５＞）によって選択的に動作させて電圧を発生させ、前記電圧を初期基準電圧（以下、Ｖｒｅｆ）と比較して、前記選択された第１抵抗セットが前記外部抵抗と等しい抵抗値を有するように前記Ｂ＜０：５＞を変更する第１調整コード生成部１１０を含む。また、抵抗値制御ユニット１００は、前記第１抵抗セットと等しい抵抗値を有する第２抵抗セットと接続された第３抵抗セットを第２調整コード（以下、Ｃ＜０：５＞）によって選択的に動作させて電圧を発生させ、この電圧を前記Ｖｒｅｆと比較し、前記選択された第３抵抗セットが前記第２抵抗セットと等しい抵抗値を有するように前記Ｃ＜０：５＞を変更して出力する第２調整コード生成部１２０を含む。このとき、Ｖｒｅｆは、図１に示す構成と同一構成を用いて生成したものを用いることができる。
【００１６】
前記第１調整コード生成部１１０は、前記Ｂ＜０：５＞によって選択された第１抵抗セットと外部抵抗との抵抗比によって電源端に印加された電源電圧を変換して出力する第１Ｄ／Ａ変換部１１１と、前記第１Ｄ／Ａ変換部１１１の出力（以下、Ｄ／Ａ  ｏｕｔ１）と前記Ｖｒｅｆとを比較し、その比較結果を出力する第１比較部１１２と、前記第１比較部１１２の出力によって前記Ｂ＜０：５＞をアップカウント又はダウンカウントし、前記第１Ｄ／Ａ変換部１１１に出力する第１カウンタ１１３とを含む。
【００１７】
前記第２調整コード生成部１２０は、図２に示すように、前記Ｂ＜０：５＞によって選択された第２抵抗セットと第２調整コード（以下、Ｃ＜０：５＞）によって選択された第３抵抗セットとの抵抗比により、電源端に印加された電源電圧を変換して出力する第２Ｄ／Ａ変換部１２１と、前記第２Ｄ／Ａ変換部１２１の出力（以下、Ｄ／Ａ  ｏｕｔ２）と前記Ｖｒｅｆとを比較し、その比較結果を出力する第２比較部１２２と、前記第２比較部１２２の出力によって前記Ｃ＜０：５＞をアップカウント又はダウンカウントし、前記第２Ｄ／Ａ変換部１２１に出力する第２カウンタ１２３とを含む。
【００１８】
前記第１Ｄ／Ａ変換部１１１は、図３に示すように、ソースが電源端ＶＤＤＱと共通接続され、ゲートにＢ＜０：５＞が入力される第１トランジスタセットＭ０〜Ｍ５、及び一端が前記第１トランジスタセットＭ０〜Ｍ５のドレーンと接続された第１抵抗セットＲ０〜Ｒ５を含む。前記第１抵抗セットＲ０〜Ｒ５の他端が半導体メモリ外部に接続された外部抵抗（以下、ＺＱと称する）と接続され、前記ＺＱと第１抵抗セットＲ０〜Ｒ５の接続ノードに前記Ｄ／Ａ  ｏｕｔ１を出力するための出力端が形成される。
【００１９】
このとき、第１抵抗セットＲ０〜Ｒ５は、抵抗を６つ用いた例を挙げただけで、実際に回路を構成するときの抵抗の数は減少又は増加することができ、その場合トランジスタの数もまたそれに比例して減少又は増加する。
【００２０】
前記第２Ｄ／Ａ変換部１２１は、図４に示すように、ソースが電源端ＶＤＤＱと共通接続され、ゲートにＢ＜０：５＞が入力される第２トランジスタセットＭ１０〜Ｍ１５、一端が前記第２トランジスタセットＭ１０〜Ｍ１５のドレーンと接続された第２抵抗セットＲ１０〜Ｒ１５、一端が前記第２抵抗セットＲ１０〜Ｒ１５の他端と１対１に対応するように接続された第３抵抗セットＲ２０〜Ｒ２５、及び前記第３抵抗セットＲ２０〜Ｒ２５の他端とドレーンが接続され、ゲートにＣ＜０：５＞が入力され、ソースが接地端ＶＳＳＱと共通接続された第３トランジスタセットＭ２０〜Ｍ２５を含む。前記第２抵抗セットＲ１０〜Ｒ１５と前記第３抵抗セットＲ２０〜Ｒ２５の接続ノードに前記Ｄ／Ａ  ｏｕｔ２を出力するための出力端が形成される。
【００２１】
このとき、第２抵抗セットＲ１０〜Ｒ１５及び第３抵抗セットＲ２０〜Ｒ２５は抵抗を６つ用いた例を挙げただけであって、実際に回路を構成するときの抵抗の数は減少又は増加することができ、その場合トランジスタの数もまたそれに比例して減少又は増加する。又は、第２抵抗セットＲ１０〜Ｒ１５は前記第１抵抗セットＲ０〜Ｒ５と等しい抵抗値を有する抵抗として構成される。
【００２２】
前記基準電圧生成ユニット３００は、図５に示すように、電源端ＶＤＤＱに接続され、Ｂ＜０：５＞と選択コードＳ＜０：２＞＿ＰＵによって抵抗値が決められる第１〜第３プルアップ電圧変換部３１０〜３３０と、前記第１〜第３プルアップ電圧変換部３１０〜３３０と接地端ＶＳＳＱとの間に接続され、Ｃ＜０：５＞と選択コードＳ＜０：２＞＿ＰＤによって抵抗値が決められる第１〜第３プルダウン電圧変換部３４０〜３６０とを含む。前記第１〜第３プルアップ電圧変換部３１０〜３３０と第１〜第３プルダウン電圧変換部３４０〜３６０との全体抵抗値に対応して変換された電源電圧ＶＤＤＱが、前記第１〜第３プルアップ電圧変換部３１０〜３３０と第１〜第３プルダウン電圧変換部３４０〜３６０との共通ノードを介し、最終基準電圧（以下、Ｖｒｅｆ＿Ｃと称する）として出力される。
【００２３】
前記第１プルアップ電圧変換部３１０は、図６に示すように、前記Ｂ＜０：５＞と選択コードのうちの自身に該当するＳ＜０＞＿ＰＵを組み合わせて、その組み合わせ結果を出力するコード組合部３１１と、前記コード組合部３１１の出力によって決定された抵抗値で電源電圧ＶＤＤＱを変換する電圧変換部３１２とを含む。前記コード組合部３１１は、前記Ｂ＜０：５＞が入力される複数のインバータＩＶ３０〜ＩＶ３５と、第１入力端に前記Ｓ＜０＞＿ＰＵが共通入力され、第２入力端に前記インバータＩＶ３０〜ＩＶ３５の出力を受ける複数のナンドゲートＮＤ３０〜ＮＤ３５とを含む。前記電圧変換部３１２は、ソースが電源端ＶＤＤＱに共通接続され、ゲートに前記ナンドゲートＮＤ３０〜ＮＤ３５の出力を受ける第４トランジスタセットＭ３０〜Ｍ３５と、一端が前記第４トランジスタセットＭ３０〜Ｍ３５のドレーンに接続された第４抵抗セットＲ３０〜Ｒ３５とを含み、前記第４抵抗セットＲ３０〜Ｒ３５の他端が第１プルダウン電圧変換部３４０に共通接続する。
【００２４】
前記第４トランジスタセットＭ３０〜Ｍ３５及び第４抵抗セットＲ３０〜Ｒ３５は、図３の第１トランジスタセットＭ０〜Ｍ５及び第１抵抗セットＲ０〜Ｒ５と等しいサイズ及び抵抗値を有するように設計される。
【００２５】
前記第２及び第３プルアップ電圧変換部３２０，３３０は、入力される選択コードＳ１＿ＰＵ、Ｓ２＿ＰＵのみ異なり、構成は同一であるため、構成の説明及び図は省略する。
【００２６】
前記第１プルダウン電圧変換部３４０は、図７に示すように、前記Ｃ＜０：５＞と選択コードのうちの自身に該当するＳ＜０＞＿ＰＤを組み合わせて、その組み合わせ結果を出力するコード組合部３４１と、前記コード組合部３４１の出力によって決定された抵抗値で電源電圧ＶＤＤＱを変換する電圧変換部３４２とを含む。前記コード組合部３４１は、第１入力端に前記Ｓ＜０＞＿ＰＤが共通入力され、第２入力端に前記Ｃ＜０：５＞が入力される複数のナンドゲートＮＤ４０〜ＮＤ４５と、前記ナンドゲートＮＤ４０〜ＮＤ４５の出力を入力受ける複数のインバータＩＶ４０〜ＩＶ４５とを含む。前記電圧変換部３４２は、ソースが前記第１プルアップ電圧変換部３１０に共通接続され、ゲートに前記インバータＩＶ４０〜ＩＶ４５の出力を受ける第５トランジスタセットＭ４０〜Ｍ４５と、一端が前記第５トランジスタセットＭ４０〜Ｍ４５のドレーンに接続され、他端が接地端ＶＳＳＱに共通接続された第５抵抗セットＲ４０〜Ｒ４５とを含む。
【００２７】
前記第２及び第３プルダウン電圧変換部３５０，３６０は、入力される選択コードＳ１＿ＰＤ、Ｓ２＿ＰＤのみ異なり、構成は同一であるため、構成の説明及び図は省略する。
【００２８】
前記第５トランジスタセットＭ４０〜Ｍ４５及び第５抵抗セットＲ４０〜Ｒ４５は、図４の第３トランジスタセットＭ２０〜Ｍ２５及び第３抵抗セットＲ２０〜Ｒ２５と等しいサイズ及び抵抗値を有するように設計される。
【００２９】
このように構成された本発明に係る半導体メモリの基準電圧発生装置の動作について説明すれば次の通りである。
【００３０】
半導体メモリ装置に電源が供給されれば、既に設定された動作順序に沿って前記図２の抵抗値制御ユニット１００を駆動し、前記図５の電圧変換部３１０〜３６０各々の抵抗値を外部抵抗ＺＱと一致させるためのコードＢ＜０：５＞、Ｃ＜０：５＞の調整作業が遂行される。
【００３１】
先ず、第１調整コード生成部１１０を動作させ、図３の第１Ｄ／Ａ変換部１１１の第１抵抗セットＲ０〜Ｒ５の抵抗値が、ＺＱと等しい抵抗値を有するようにＢ＜０：５＞を決定する。すなわち、第１Ｄ／Ａ変換部１１１が第１抵抗セットＲ０〜Ｒ５のうちの、デフォルト（Ｄｅｆａｕｌｔ）Ｂ＜０：５＞によって選択された抵抗とＺＱの抵抗比により、電源電圧ＶＤＤＱを変換してＤ／Ａ  ｏｕｔ１を出力する。次に、第１比較部１１２が前記Ｄ／Ａ  ｏｕｔ１とＶｒｅｆとを比較し、ハイ又はローを出力する。そして、第１カウンタ１１３が前記第１比較部１１２の出力によってＢ＜０：５＞をアップカウント又はダウンカウントして前記第１Ｄ／Ａ変換部１１１に出力する。上述した過程を必要回数だけ繰り返して、図３の第１Ｄ／Ａ変換部１１１の第１抵抗セットＲ０〜Ｒ５の抵抗値がＺＱと等しくなるＢ＜０：５＞が決められる。
【００３２】
次に、第２調整コード生成部１２０を動作させ、図４の第２Ｄ／Ａ変換部１２１の第３抵抗セットＲ２０〜Ｒ２５の抵抗値がＢ＜０：５＞入力により決定された第２抵抗セットＲ１０〜Ｒ１５の抵抗値と等しくなるようにＣ＜０：５＞を決定する。図３の第１抵抗セットＲ０〜Ｒ５は前記Ｂ＜０：５＞によってＺＱと抵抗値が等しくなった状態であり、図４の第２抵抗セットＲ１０〜Ｒ１５は前記第１抵抗セットＲ０〜Ｒ５と抵抗値が等しい。したがって、前記第２抵抗セットＲ１０〜Ｒ１５に前記Ｂ＜０：５＞を入力すればその抵抗値がＺＱと等しいため、第３抵抗セットＲ２０〜Ｒ２５の抵抗値が前記第２抵抗セットＲ１０〜Ｒ１５と等しくなるように前記Ｃ＜０：５＞を調整するものである。すなわち、第２Ｄ／Ａ変換部１２１が、第２抵抗セットＲ１０〜Ｒ１５のうちでＢ＜０：５＞によって選択された抵抗と第３抵抗セットＲ２０〜Ｒ２５のうちでデフォルトＣ＜０：５＞によって選択された抵抗との抵抗比により、電源電圧ＶＤＤＱを変換してＤ／Ａ  ｏｕｔ２を出力する。次に、第２比較部１２２が前記Ｄ／Ａ  ｏｕｔ２とＶｒｅｆとを比較して、ハイ又はローを出力する。そして、第２カウンタ１２３が前記第２比較部１２２の出力によってＣ＜０：５＞をアップカウント又はダウンカウントし、前記第２Ｄ／Ａ変換部１２１に出力する。上述した過程を必要回数だけ繰り返して、図４の第２Ｄ／Ａ変換部１２１の第３抵抗セットＲ２０〜Ｒ２５の抵抗値が第２抵抗セットＲ１０〜Ｒ１５と等しくなるＣ＜０：５＞が決まる。
【００３３】
上述したコードＢ＜０：５＞、Ｃ＜０：５＞の調整作業が完了すれば、前記Ｂ＜０：５＞、Ｃ＜０：５＞が入力される図５の基準電圧生成ユニット３００を選択コードＳ＜０：２＞＿ＰＵ、Ｓ＜０：２＞＿ＰＤによって駆動させ、実際半導体メモリの各部に供給される最終基準電圧Ｖｒｅｆ＿Ｃが発生するようにする。
【００３４】
図５の第１〜第３プルアップ電圧変換部３１０〜３３０、及び第１〜第３プルダウン電圧変換部３４０〜３６０は、前記選択コードＳ＜０：２＞＿ＰＵ、Ｓ＜０：２＞＿ＰＤのうちの自身に入力される選択コードがイネーブルになった場合にのみ動作状態になり、前記Ｂ＜０：５＞、Ｃ＜０：５＞が入力されて等しい抵抗値が設定され、最終基準電圧Ｖｒｅｆ＿Ｃの発生に関与する。例えば、前記選択コードＳ＜０：２＞＿ＰＵ、Ｓ＜０：２＞＿ＰＤが全てイネーブルになってＺＱの抵抗値が２４０であれば、前記第１〜第３プルアップ電圧変換部３１０〜３３０、及び第１〜第３プルダウン電圧変換部３４０〜３６０の抵抗値もまた２４０に設定される。
【００３５】
例えば、Ｓ０＿ＰＵがハイイネーブルになれば、前記図６の第１プルアップ電圧変換部３１０のコード組合部３１１のナンドゲートＮＤ３０〜ＮＤ３５がインバータＩＶ３０〜ＩＶ３５の出力を反転して出力するため、結局Ｂ＜０：５＞が元の位相で前記電圧変換部３１２に入力される。それによって第４トランジスタセットＭ３０〜Ｍ３５が選択的にターンオンして、そのものと接続された第４抵抗セットＲ３０〜Ｒ３５が選択的に電源端ＶＤＤＱに接続することによって抵抗値が設定される。
【００３６】
一方、前記Ｓ０＿ＰＵがローディセーブルになれば、図６の第１プルアップ電圧変換部３１０のコード組合部３１１のナンドゲートＮＤ３０〜ＮＤ３５がＢ＜０：５＞、すなわちインバータＩＶ３０〜ＩＶ３５の出力に関わらずハイを出力する。したがって、前記電圧変換部３１２の第４トランジスタセットＭ３０〜Ｍ３５が全てターンオフするため、第４抵抗セットＲ３０〜Ｒ３５の抵抗値を設定することができない。
【００３７】
また他の例を挙げれば、Ｓ０＿ＰＤがハイイネーブルになれば、図７の第１プルダウン電圧変換部３４０のコード組合部３４１のナンドゲートＮＤ４０〜ＮＤ４５及びインバータＩＶ４０〜ＩＶ４５が、アンド（ＡＮＤ）演算によってＣ＜０：５＞が前記電圧変換部３４２に入力される。それによって第５トランジスタセットＭ４０〜Ｍ４５が選択的にターンオンし、そのものと接続された第５抵抗セットＲ４０〜Ｒ４５が選択的に接地端ＶＳＳＱに接続することによって抵抗値が設定される。
【００３８】
一方、前記Ｓ０＿ＰＤがローディセーブルになれば、図７の第１プルダウン電圧変換部３４０のコード組合部３４１のナンドゲートＮＤ３０〜ＮＤ３５がＣ＜０：５＞、すなわちインバータＩＶ４０〜ＩＶ４５の出力に関わらずローを出力する。したがって、前記電圧変換部３４２の第５トランジスタセットＭ４０〜Ｍ４５が全てターンオフするため、第５抵抗セットＲ４０〜Ｒ４５の抵抗値を設定することができない。
【００３９】
本発明は、外部制御、すなわち所定の指令ＣＭＤ（例えば、テストモード指令）又はモードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）情報（以下、ＭＲＳと称する）を介して図８のように、前記選択コードを組み合わせる方式を用いて外部からも簡単に基準電圧レベルを変更することができる。
【００４０】
すなわち、外部からＣＭＤ又はＭＲＳが入力されれば、図２の電圧レベル制御ユニット２００に入力される。前記電圧レベル制御ユニット２００は、前記ＣＭＤ又はＭＲＳにより、既に設定された選択コードＳ＜０：２＞＿ＰＵ、Ｓ＜０：２＞＿ＰＤを出力するように構成されている。したがって、前記ＣＭＤ又はＭＲＳによって電圧レベル制御ユニット２００から出力される選択コードの組み合わせにより、基準電圧レベルを選択することができる。
【００４１】
例えば、電圧レベル制御ユニット２００においてＳ０＿ＰＵとＳ０＿ＰＤとはハイで、他はローで出力されるようにすれば、図５の第１プルアップ電圧変換部３１０と第１プルダウン電圧変換部３４０は動作して、他は動作しない。前記第１プルアップ電圧変換部３１０と第２プルダウン電圧変換部３４０との抵抗値は等しい（例えば、２４０）ため、Ｖｒｅｆ＿Ｃレベルは２４０／（２４０＋２４０）ＶＤＤＱ＝０．５ＶＤＤＱとなる。勿論図８のように、その他の選択コードの組み合わせによってもＶｒｅｆ＿Ｃのレベルを０．５ＶＤＤＱにすることができる。
【００４２】
また他の例として、電圧レベル制御ユニット２００においてＳ０＿ＰＵ、Ｓ＜０：２＞＿ＰＤはハイで、他はローで出力されるようにすれば、図５の第１プルアップ電圧変換部３１０と第１〜第３プルダウン電圧変換部３４０〜３６０は動作して他は動作しない。前記第１プルアップ電圧変換部３１０と第１〜第３プルダウン電圧変換部３４０〜３６０の抵抗値は等しいため、Ｖｒｅｆ＿Ｃレベルは８０／（２４０＋８０）ＶＤＤＱ＝０．２５ＶＤＤＱとなる。
【００４３】
また他の例として、電圧レベル制御ユニット２００においてＳ＜０：２＞＿ＰＵ、Ｓ０＿ＰＤはハイで、他はローで出力されるようにすれば、図５の第１〜第３プルアップ電圧変換部３１０〜３３０と第１プルダウン電圧変換部３４０は動作して、他は動作しない。したがって、Ｖｒｅｆ＿Ｃレベルは２４０／（２４０＋８０）ＶＤＤＱ＝０．７５ＶＤＤＱとなる。
【００４４】
一方、本発明のまた他の実施形態について説明すれば次の通りである。
オンダイターミネーション（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ：以下、ＯＤＴと称する）構成が備えられた半導体メモリの場合、ドライバーの抵抗値を調整するためにコードを用いるが、このコードを図２に示す抵抗値制御ユニット１００で生成するコードの代わりに用いることもできる。
【００４５】
したがって、ＯＤＴ構成が備えられた半導体メモリの場合、図２の構成において、抵抗値制御ユニット１００を除いた構成で本発明の実施形態を構成することもできる。
【００４６】
このとき、ＯＤＴで提供されるコードのビット数と図２に示す本発明の実施形態で用いられるコードのビット数とが等しければ、別途の回路変更なしに図２の構成において抵抗値制御ユニット１００を除いた構成だけで本発明のまた他の実施形態を構成することができる。
【００４７】
しかし、ＯＤＴで提供されるコードのビット数と本発明で用いられるコードのビット数とが異なるのであれば、基準電圧生成ユニット３００の回路構成（コード組合部、電圧変換部）を前記ＯＤＴで提供されるコードのビット数に合わせて設計すれば良い。
【００４８】
本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態は全ての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって表され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出される全ての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【産業上の利用可能性】
【００４９】
本発明によれば、半導体メモリ適用システムの動作特性などが変更しても回路設計の変更なしに適用することができる。
【図面の簡単な説明】
【００５０】
【図１】従来の技術に係る半導体メモリの基準電圧発生装置の構成を示す回路図である。
【図２】本発明に係る半導体メモリの基準電圧発生装置の構成を示すブロック図である。
【図３】図２の第１Ｄ／Ａ変換部の構成を示す回路図である。
【図４】図２の第２Ｄ／Ａ変換部の構成を示す回路図である。
【図５】図２の基準電圧生成ユニットの構成を示すブロック図である。
【図６】図５の第１プルアップ電圧変換部の構成を示す回路図である。
【図７】図５の第１プルダウン電圧変換部の構成を示す回路図である。
【図８】図２の基準電圧生成ユニットの選択コード／基準電圧レベルテーブルである。
【符号の説明】
【００５１】
ＶＤＤＱ…電源端（電源電圧）
ＶＳＳＱ…接地端
Ｖｒｅｆ…基準電圧
Ｖｒｅｆ＿Ｃ…最終基準電圧
１００…抵抗値制御ユニット
１１０…第１調整コード生成部
１１１…第１Ｄ／Ａ変換部
１１２…第１比較部
１１３…第１カウンタ
１２０…第２調整コード生成部
１２１…第２Ｄ／Ａ変換部
１２２…第２比較部
１２３…第２カウンタ
２００…電圧レベル制御ユニット
３００…基準電圧生成ユニット
３１０〜３６０…電圧変換部
３１１，３４１…コード組合部
【図８】
2007328899.tif 000003
【図１】
2007328899.tif 000004
【図２】
2007328899.tif 000005
【図３】
2007328899.tif 000006
【図４】
2007328899.tif 000007
【図５】
2007328899.tif 000008
【図６】
2007328899.tif 000009
【図７】
2007328899.tif 000010