(57)【要約】【課題】本発明は、信号線と電源電圧線との間に保護素子を直接設けることができない場合でも、内部回路を破壊から防止することが可能な半導体装置の提供を目的とする。【解決手段】本発明に係る半導体装置は、電源端子ＶＤＤと；基準端子ＧＮＤと；信号端子Ｔａと；電源電圧線Ｌ１と；基準電圧線Ｌ２と；電源電圧線Ｌ１と基準電圧線Ｌ２との間に接続された内部回路ＩＮＴと；信号端子Ｔａと内部回路ＩＮＴとの間に接続された信号線Ｓａと；信号端子Ｔａに隣接配置され、信号線Ｓａと基準電圧線Ｌ２との間に逆バイアス接続された保護素子Ｎ１ａと；信号端子Ｔａに隣接配置され、保護素子Ｎ１ａを介する形で、電源電圧線Ｌ１と信号線Ｓａとの間に逆バイアス接続された保護素子Ｎ２ａと；電源端子ＶＤＤ或いは基準端子ＧＮＤに隣接配置され、電源電圧線Ｌ１と基準電圧線Ｌ２との間に逆バイアス接続された保護素子Ｎ３と；を有する構成とされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧を印加するための電源端子と；基準電圧を印加するための基準端子と；信号の入力及び／または出力を行うための信号端子と；前記電源端子から前記信号端子の近傍まで延設された電源電圧線と；前記基準端子から前記信号端子の近傍まで延設された基準電圧線と；前記電源電圧線と前記基準電圧線との間に接続された内部回路と；前記信号端子と前記内部回路との間に接続された信号線と；前記信号端子に隣接して配置され、前記信号線と前記基準電圧線との間に逆バイアス接続された第１の保護素子と；前記信号端子に隣接して配置され、第１の保護素子を介する形で、前記電源電圧線と前記信号線との間に逆バイアス接続された第２の保護素子と；前記電源端子或いは前記基準端子に隣接して配置され、前記電源電圧線と前記基準電圧線との間に逆バイアス接続された第３の保護素子と；を有して成ることを特徴とする半導体装置。
【請求項２】
第１の保護素子は、ドレインが前記信号線に接続され、ソースが前記基準電圧線に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタであり、第２の保護素子は、ドレインが前記電源電圧線に接続され、ソースが第１の保護素子のソースに接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタであり、第３の保護素子は、ドレインが前記電源電圧線に接続され、ソースが前記基準電圧線に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１及び第２の保護素子は、複数の信号端子毎に設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電源電圧線及び前記基準電圧線は、第１の保護素子及び第２の保護素子への経路と前記内部回路への経路で、それぞれ別系統とされていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体装置に電源電圧を供給するための電源端子及び基準端子と、信号の入力及び／または出力を行うための信号端子と、前記電源端子及び前記基準端子にそれぞれ繋がる電源電圧線及び基準電圧線を介して電源電圧の供給を受けるとともに前記信号の信号処理を行う内部回路と、を有する半導体装置であって、
前記電源端子と前記基準端子との間の前記電源端子または前記基準端子の近傍に逆バイアス接続された保護素子を設けるとともに、前記信号端子の近傍の前記電源電圧線と前記基準電圧線との間にも、前記保護素子と同じ接続の第２の保護素子を設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、これを静電破壊から保護するための技術に関するものである。
【背景技術】
【０００２】
摩擦等により生じる静電気によって数十［Ｖ］〜数十［ｋＶ］もの高電圧に帯電した人や機械などが半導体装置に触れた場合には、その静電気による電荷が半導体装置の外部端子及び内部回路を介して、数［μｓ］〜数［ｍｓ］の短時間で急激に放電されることにより、半導体装置の内部回路が破壊されて、その機能や特性を損ねるおそれがある。特に、ゲート酸化膜の耐電圧が比較的低い電界効果トランジスタを内部回路に有して成るＣＭＯＳ［Complementary Metal Oxide Semiconductor］やＢｉ−ＣＭＯＳ［Bipolar-CMOS］などの半導体装置では、外部端子への過大な高電圧の印加によって、トランジスタのゲート酸化膜が破壊されやすい。
【０００３】
そこで、従来の半導体装置は、一般に、その信号端子毎に保護回路を有して成り、意図しない高電圧の印加に起因するサージ電流を低インピーダンスの電源電圧線や基準電圧線に逃がしてやることで、その内部回路を破壊から保護する構成とされている。
【０００４】
図３は、半導体装置（特に保護回路周辺）の一従来例を示す回路図（一部にブロック図を含む）である。
【０００５】
図３（ａ）に示すように、従来の半導体装置は、その保護回路として、信号端子Ｔの近傍に、電流制限用の抵抗Ｒと、電源電圧線Ｌ１側の保護ダイオードＤ１と、基準電圧線Ｌ２側の保護ダイオードＤ２とを有するほか、電源端子ＶＤＤ或いは基準端子ＧＮＤの近傍に、電源・基準間の保護ダイオードＤ３を有する構成とされていた。
【０００６】
なお、本願発明に関連する従来技術（静電破壊に対する保護技術）としては、例えば、特許文献１、２を挙げることができる。
【０００７】
特許文献１では、信号入出力部の保護回路として、信号端子の近傍に、電流制限用の抵抗と、電源電圧線側の保護ダイオードと、基準電圧線側の保護ダイオードと、を有するほか、電源電圧線と基準電圧線との間に接続された電源間保護回路を有して成り、その内部回路に所定電圧を越える電圧が印加されることを抑制するようにした半導体装置が本願出願人によって開示・提案されている。
【０００８】
また、特許文献２では、端子と共通放電線との間にトリガＭＯＳトランジスタ等の半導体素子とＮＰＮトランジスタ等の静電保護トランジスタとを並列接続して成り、過大入力電圧が端子に印加された場合には、初めに寸法の小さい半導体素子が作動され、続いて、これをトリガとして静電保護トランジスタが起動されることにより、放電に対する耐性の高いＮＰＮトランジスタ等の静電保護トランジスタを介して、サージ電流を共通放電線に流すようにした半導体装置が開示・提案されている。
【０００９】
【特許文献１】特開２００５−９４０２４号公報
【特許文献２】特開平９−２２３７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
確かに、図３（ａ）に示した半導体装置の入力回路であれば、信号端子Ｔに意図しない高電圧が印加された場合にも、抵抗Ｒ、保護ダイオードＤ１、及び、電源電圧線Ｌ１を介する放電経路ｉ１で、信号端子Ｔから電源端子ＶＤＤにサージ電流を逃がすことができるので、内部回路ＩＮＴを破壊から保護することが可能である。
【００１１】
しかしながら、半導体装置の信号端子には、その動作モードとして、電源電圧よりも高電圧が印加されるモード（例えばテストモード）が存在するもの、すなわち、電源電圧線Ｌ１側の保護ダイオードＤ１を設けると、意図しない高電圧の印加時のみならず、通常動作時にもこれが順バイアス状態となって誤動作を生じるため、図３（ｂ）に示すように、保護回路として、基準電圧線Ｌ２側の保護ダイオードＤ２しか設けられないものもある。
【００１２】
このような半導体装置について静電破壊試験を行う場合、ＧＮＤコモン時であれば、信号端子Ｔから基準端子ＧＮＤへの放電経路ｉ２が存在するので、それほど問題は生じないが、ＶＤＤコモン時には、基準端子ＧＮＤがオープンとされるので、信号端子Ｔの放電経路は、保護ダイオードＤ２、基準電圧線Ｌ２、並びに、保護ダイオードＤ３を介して、電源端子ＶＤＤに至る迂遠な経路ｉ３のみとなり、その配線インピーダンスは、必ずしも小さいものではなくなる。そのため、経路ｉ３よりも、基準電圧線Ｌ２から内部回路ＩＮＴを介して電源電圧線Ｌ１に至る経路ｉ４の方が低インピーダンスである場合には、経路ｉ３ではなく、経路ｉ４を通ってサージ電流が流れてしまい、内部回路ＩＮＴが破壊に至るおそれがあった。
【００１３】
なお、特許文献１の従来技術は、あくまで、図３（ａ）と同様、保護ダイオードＤ１の使用を前提とする技術であり、その使用不可を前提とする本願発明とは、その本質的構成を異にするものである。
【００１４】
また、特許文献２の従来技術は、あくまで、保護素子の規模増大を最小限に抑えつつ、その放電能力を高めるための技術であり、本願発明とは、その本質的構成を異にするものである。
【００１５】
本発明は、上記の問題点に鑑み、信号線と電源電圧線との間に保護素子を直接設けることができない場合でも、内部回路を破壊から保護することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成すべく、本発明に係る半導体装置は、電源電圧を印加するための電源端子と；基準電圧を印加するための基準端子と；信号の入力及び／または出力を行うための信号端子と；前記電源端子から前記信号端子の近傍まで延設された電源電圧線と；前記基準端子から前記信号端子の近傍まで延設された基準電圧線と；前記電源電圧線と前記基準電圧線との間に接続された内部回路と；前記信号端子と前記内部回路との間に接続された信号線と；前記信号端子に隣接して配置され、前記信号線と前記基準電圧線との間に逆バイアス接続された第１の保護素子と；前記信号端子に隣接して配置され、第１の保護素子を介する形で、前記電源電圧線と前記信号線との間に逆バイアス接続された第２の保護素子と；前記電源端子或いは前記基準端子に隣接して配置され、前記電源電圧線と前記基準電圧線との間に逆バイアス接続された第３の保護素子と；を有して成る構成（第１の構成）とされている。
【００１７】
なお、第１の構成から成る半導体装置において、第１の保護素子は、ドレインが前記信号線に接続され、ソースが前記基準電圧線に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタであり、第２の保護素子は、ドレインが前記電源電圧線に接続され、ソースが第１の保護素子のソースに接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタであり、第３の保護素子は、ドレインが前記電源電圧線に接続され、ソースが前記基準電圧線に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタである構成（第２の構成）にするとよい。
【００１８】
また、上記第１または第２の構成から成る半導体装置において、第１及び第２の保護素子は、複数の信号端子毎に設けられている構成（第３の構成）にするとよい。
【００１９】
また、上記第１〜第３いずれかの構成から成る半導体装置において、前記電源電圧線及び前記基準電圧線は、第１の保護素子及び第２の保護素子への経路と前記内部回路への経路で、それぞれ別系統とされている構成（第４の構成）にするとよい。
【００２０】
また、本発明に係る半導体装置は、半導体装置に電源電圧を供給するための電源端子及び基準端子と、信号の入力及び／または出力を行うための信号端子と、前記電源端子及び前記基準端子にそれぞれ繋がる電源電圧線及び基準電圧線を介して電源電圧の供給を受けるとともに前記信号の信号処理を行う内部回路と、を有する半導体装置であって、前記電源端子と前記基準端子との間の前記電源端子または前記基準端子の近傍に逆バイアス接続された保護素子を設けるとともに、前記信号端子の近傍の前記電源電圧線と前記基準電圧線との間にも、前記保護素子と同じ接続の第２の保護素子を設けた構成（第５の構成）とされている。
【発明の効果】
【００２１】
本発明に係る半導体装置であれば、信号線と電源電圧線との間に保護素子を直接設けることができない場合でも、内部回路を破壊から防止することが可能となる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明に係る半導体装置の一実施形態を示す回路図である。
【００２３】
本図に示す通り、本実施形態の半導体装置は、電源端子ＶＤＤと、基準端子ＧＮＤと、信号端子Ｔａ〜Ｔｂと、電源電圧線Ｌ１と、基準電圧線Ｌ２と、信号線Ｓａ〜Ｓｂと、抵抗Ｒａ〜Ｒｄと、ヒステリシスコンパレータＣＭＰａ〜ＣＭＰｂと、内部回路ＩＮＴと、第１の保護素子Ｎ１ａ〜Ｎ１ｂと、第２の保護素子Ｎ２ａ〜Ｎ２ｂと、第３の保護素子Ｎ３と、を集積化して成る。
【００２４】
電源端子ＶＤＤは、装置外部から電源電圧を印加するための外部端子である。なお、電源電圧線Ｌ１は、電源端子ＶＤＤから信号端子Ｔａ〜Ｔｂの近傍にまで延設されている。
【００２５】
基準端子ＧＮＤは、装置外部から基準電圧（例えば接地電圧）を印加するための外部端子である。なお、基準電圧線Ｌ２は、基準端子ＧＮＤから信号端子Ｔａ〜Ｔｂの近傍にまで延設されている。
【００２６】
信号端子Ｔａ〜Ｔｂは、装置外部からの信号入力を受け付けるための外部端子である。信号端子Ｔａは、電流制限用の抵抗Ｒａ、信号線Ｓａ、及び、ヒステリシスコンパレータＣＭＰａを介して、内部回路ＩＮＴの信号入力端に接続されている。同様に、信号端子Ｔｂは、電流制限用の抵抗Ｒｂ、信号線Ｓｂ、及び、ヒステリシスコンパレータＣＭＰｂを介して、内部回路ＩＮＴの信号入力端に接続されている。なお、本実施形態の信号端子Ｔａ〜Ｔｂには、その動作モードとして、電源電圧よりも高電圧が印加されるモード（例えばテストモード）が存在するので、信号線Ｓａ〜Ｓｂと電源電圧線Ｌ１との間に保護素子（例えば、図３（ａ）の保護ダイオードＤ１）を直接設けることはできない。
【００２７】
内部回路ＩＮＴは、電流制限用の抵抗Ｒｃ〜Ｒｄ、または、配線抵抗を介して、電源電圧線Ｌ１と基準電圧線Ｌ２との間に接続されている。
【００２８】
保護素子Ｎ１ａは、信号端子Ｔａに隣接して配置され（図２を参照）、信号線Ｓａと基準電圧線Ｌ２との間に逆バイアス接続されている。具体的に述べると、本実施形態の半導体装置において、保護素子Ｎ１ａは、ドレインが信号線Ｓａに接続され、ソースが基準電圧線Ｌ２に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタとされている。同様に、保護素子Ｎ１ｂは、信号端子Ｔｂに隣接して配置され（図２を参照）、信号線Ｓｂと基準電圧線Ｌ２との間に逆バイアス接続されている。具体的に述べると、本実施形態の半導体装置において、保護素子Ｎ１ｂは、ドレインが信号線Ｓｂに接続され、ソースが基準電圧線Ｌ２に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタとされている。
【００２９】
保護素子Ｎ２ａは、信号端子Ｔａに隣接して配置され（図２を参照）、保護素子Ｎ１ａを介する形で、電源電圧線Ｌ１と信号線Ｓａとの間に逆バイアス接続されている。具体的に述べると、本実施形態の半導体装置において、保護素子Ｎ２ａは、ドレインが電源電圧線Ｌ１に接続され、ソースが保護素子Ｎ１ａのソースに接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタとされている。同様に、保護素子Ｎ２ｂは、信号端子Ｔｂに隣接して配置され（図２を参照）、保護素子Ｎ１ｂを介する形で、電源電圧線Ｌ１と信号線Ｓｂとの間に逆バイアス接続されている。より具体的に述べると、本実施形態の半導体装置において、保護素子Ｎ２ｂは、ドレインが電源電圧線Ｌ１に接続され、ソースが保護素子Ｎ１ｂのソースに接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタとされている。
【００３０】
保護素子Ｎ３は、電源端子ＶＤＤ或いは基準端子ＧＮＤに隣接して配置され（図２を参照）、電源電圧線Ｌ１と基準電圧線Ｌ２との間に逆バイアス接続されている。具体的に述べると、本実施形態の半導体装置において、保護素子Ｎ３は、ドレインが電源電圧線Ｌ１に接続され、ソースが基準電圧線Ｌ２に接続され、ゲートが自身のソースに接続されたＮチャネル型電界効果トランジスタとされている。
【００３１】
なお、保護素子Ｎ１ａ〜Ｎ１ｂ、保護素子Ｎ２ａ〜Ｎ２ｂ、及び、保護素子Ｎ３を構成するＮチャネル型電界効果トランジスタは、その高耐圧化を図るべく、内部回路ＩＮＴを構成するＣＭＯＳやＢｉ−ＣＭＯＳに比べて、そのゲート酸化膜の膜厚やドレイン・ソース間のチャネル長が大きく設計されている。
【００３２】
次に、本実施形態における半導体装置の平面レイアウトについて、図２を参照しながら説明する。
【００３３】
図２は、本発明に係る半導体装置の一レイアウト例を模式的に示す模式図である。なお図２中の符号Ｐａ〜Ｐｂは、図１中の符号Ｐａ〜Ｐｂに相当する。
【００３４】
先にも述べたように、保護素子Ｎ１ａ及び保護素子Ｎ２ａは、信号端子Ｔａに隣接して配置されており、保護素子Ｎ１ｂ及び保護素子Ｎ２ｂは、信号端子Ｔｂに隣接して配置されている。また、保護素子Ｎ３は、基準端子ＧＮＤ（或いは、電源端子ＶＤＤでも可）に隣接して配置されている。すなわち、保護素子Ｎ１ａ〜Ｎ１ｂ、及び、保護素子Ｎ２ａ〜Ｎ２ｂは、保護素子Ｎ３よりも信号端子Ｔａ〜Ｔｂの近傍に設けられており、さらに言えば、内部回路ＩＮＴよりも信号端子Ｔａ〜Ｔｂの近傍に設けられている。
【００３５】
また、電源電圧線Ｌ１及び基準電圧線Ｌ２は、保護素子Ｎ１ａ〜Ｎ１ｂ及び保護素子Ｎ２ａ〜Ｎ２ｂへの経路と内部回路ＩＮＴへの経路で、それぞれ別系統とされている。
【００３６】
次に、上記構成から成る半導体装置の静電破壊保護動作について、詳細な説明を行う。
【００３７】
ＶＤＤコモンの静電破壊試験に際して、信号端子Ｔａに高電圧（数［ｋＶ］）が印加されると、保護素子Ｎ１ａが降伏して、そのソース電位が電源電圧よりも高い電位レベルにまで上昇する。その結果、保護素子Ｎ２ａが順バイアス状態となるので、信号端子Ｔａの放電経路としては、抵抗Ｒａ、保護素子Ｎ１ａ、保護素子Ｎ２ａ、並びに、電源電圧線Ｌ１を介して電源端子ＶＤＤに至る経路ｉａが形成される。
【００３８】
すなわち、本実施形態の半導体装置であれば、信号線Ｓａと電源電圧線Ｌ１との間に保護素子を直接設けることができない場合でも、基準電圧線Ｌ２経由で保護素子Ｎ３（すなわち、電源端子ＶＤＤや基準端子ＧＮＤに対する高電圧印加時の静電破壊保護を本来の機能とする保護素子）を流用した保護に依存するのではなく、保護素子Ｎ２ａを介して、できる限り短い配線長で電源端子ＶＤＤに至る放電経路を確立することができる。従って、本実施形態の半導体装置であれば、内部回路ＩＮＴに対するサージ電流の回り込みを回避して、内部回路ＩＮＴを破壊から保護することが可能となる。
【００３９】
また、本実施形態の半導体装置では、第１の保護素子Ｎ１ａ〜Ｎ１ｂ、及び、第２の保護素子Ｎ２ａ〜Ｎ２ｂが複数の信号端子Ｔａ〜Ｔｂ毎に設けられているので、信号端子Ｔａに高電圧が印加された場合、先述した放電経路ｉａだけでなく、信号端子Ｔｂの保護素子Ｎ２ｂを介して電源端子ＶＤＤに至る経路ｉｂでも、そのサージ電流を逃がすことができる。もちろん、上記とは逆に、信号端子Ｔｂに高電圧が印加された場合も同様である。
【００４０】
このように、本実施形態の半導体装置では、複数の信号端子Ｔａ〜Ｔｂ毎に設けられた保護素子の協働作用によって、サージ電流を迅速に放電することができるので、装置の静電破壊保護性能を大幅に高めることが可能となる。
【００４１】
また、本実施形態の半導体装置において、電源電圧線Ｌ１及び基準電圧線Ｌ２は、先出の図２で示したように、保護素子Ｎ１ａ〜Ｎ１ｂ及び保護素子Ｎ２ａ〜Ｎ２ｂへの経路と内部回路ＩＮＴへの経路で、それぞれ別系統とされている。このような配線レイアウトを採用することにより、信号端子Ｔａ〜Ｔｂから内部回路ＩＮＴに対してサージ電流が回り込む経路は、基準端子ＧＮＤや電源端子ＶＤＤを経由する非常に長い経路となるので、その配線インピーダンスが大きくなり、サージ電流が回り込みにくくなる。
【００４２】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００４３】
例えば、上記実施形態では、２つの信号端子を有する半導体装置を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、信号端子の個数は、１つであってもよいし、３つ以上であってもよい。
【００４４】
また、上記実施形態では、信号入力端子に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、信号出力端子や信号入出力端子に本発明を適用しても構わない。
【産業上の利用可能性】
【００４５】
本発明は、高信頼性が要求される車載用ＩＣなどの静電破壊保護性能を高める上で有用な技術である。
【図面の簡単な説明】
【００４６】
【図１】は、本発明に係る半導体装置の一実施形態を示す回路図である。
【図２】は、本発明に係る半導体装置の一レイアウト例を模式的に示す模式図である。
【図３】は、半導体装置（特に保護回路周辺）の一従来例を示す回路図である。
【符号の説明】
【００４７】
ＶＤＤ    電源端子
ＧＮＤ    基準端子
Ｔａ〜Ｔｂ    信号端子
Ｌ１    電源電圧線
Ｌ２    基準電圧線
Ｓａ〜Ｓｂ    信号線
ＩＮＴ    内部回路
ＣＭＰａ〜ＣＭＰｂ    ヒステリシスコンパレータ
Ｒａ〜Ｒｂ、Ｒ１〜Ｒ２    抵抗
Ｎ１ａ〜Ｎ１ｂ    第１の保護素子（Ｎチャネル型電界効果トランジスタ）
Ｎ２ａ〜Ｎ２ｂ    第２の保護素子（Ｎチャネル型電界効果トランジスタ）
Ｎ３    第３の保護素子（Ｎチャネル型電界効果トランジスタ）
【図１】
2007242758.tif 000003
【図２】
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【図３】
2007242758.tif 000005