(57)【要約】【課題】隣接する２つのボンディングワイヤ間の間隔が狭くなった場合でも、隣接するボンディングワイヤからの相互結合によるノイズの影響を低減することができる半導体集積回路を提供する。【解決手段】Ｉ／Ｏセルが半導体チップの外周部に沿って複数配置され、各々のＩ／Ｏセルのボンディングパッドと半導体パッケージの対応するリードフレームとが各々のボンディングワイヤで接続された半導体集積回路である。隣接する２つのＩ／Ｏセルの間に、Ｉ／Ｏセルと同様の構成のレプリカＩ／Ｏセルを配置し、２つのＩ／Ｏセルのボンディングパッドとリードフレームとを各々接続する２つのボンディングワイヤの間に、レプリカＩ／Ｏセルのボンディングパッドとリードフレームとを接続するボンディングワイヤを挿入し、レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号を所定電位にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｉ／Ｏバッファセルおよび該Ｉ／Ｏバッファセルに接続されたボンディングパッドからなるＩ／Ｏセルが、半導体チップの外周部に沿って複数配置され、各々の前記Ｉ／Ｏセルのボンディングパッドと半導体パッケージの対応するリードフレームとが各々のボンディングワイヤで接続された半導体集積回路であって、
少なくとも１つの、隣接する２つのＩ／Ｏセルの間に、該Ｉ／Ｏセルと同様の構成のレプリカＩ／Ｏセルを配置し、なおかつ、前記２つのＩ／Ｏセルのボンディングパッドとリードフレームとを各々接続する２つのボンディングワイヤの間に、前記レプリカＩ／Ｏセルのボンディングパッドとリードフレームとを接続するボンディングワイヤを挿入し、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号を所定の電位とすることを特徴とする半導体集積回路。
【請求項２】
前記所定の電位は、前記２つのＩ／Ｏセルのボンディングワイヤ上に出力される出力信号の最小電位と最大電位との間の中間電位であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記所定の電位は、前記出力信号の最小電位と最大電位とのちょうど中間の電位であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
請求項１〜３のいずれかに記載の半導体集積回路であって、さらに、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに入力される信号の電位の変化に基づいて、該２つのＩ／Ｏセルのボンディングワイヤ間のインダクタンス成分の相互結合によるノイズの影響を打ち消すように、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を制御する制御回路を備えていることを特徴とする半導体集積回路。
【請求項５】
前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに入力される信号の電位の変化に基づいて、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を決定することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに供給される電源とグランドの電位の変化に基づいて、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を決定することを特徴とする請求項４または５に記載の半導体集積回路。
【請求項７】
前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号が同時に同位相に変化した場合、該２つのＩ／Ｏセルの出力信号うちの一方だけが変化した場合と比べて、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量を大きくするか、該信号のパルス幅を長くするか、もしくは、その両方を行うことによって、前記ノイズの影響を打ち消すためのエネルギーを大きくするように制御することを特徴とする請求項４〜６のいずれかに記載の半導体集積回路。
【請求項８】
前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号が同時に逆位相に変化した場合、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位を変化させないように制御することを特徴とする請求項４〜６のいずれかに記載の半導体集積回路。
【請求項９】
前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号うちの一方だけが変化した場合、該２つのＩ／Ｏセルの出力信号が同時に同位相に変化した場合と比べて、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量を小さくするか、該信号のパルス幅を短くするか、もしくは、その両方を行うことによって、前記ノイズの影響を打ち消すためのエネルギーを小さくするように制御することを特徴とする請求項４〜６のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのボンディングパッドと半導体パッケージのリードフレームとがボンディングワイヤによって接続された半導体集積回路において、隣接するボンディングワイヤ間の結合によって生じるノイズを低減する技術に関するものである。
【背景技術】
【０００２】
従来、パッケージングされた半導体集積回路において、隣接する２つのボンディングワイヤ間の間隔には余裕があり、ボンディングパッドのピッチも比較的広く取られていた。このため、隣接する２つのボンディングワイヤ間の結合は少なかった。ここで、隣接する２つのボンディングワイヤ間の結合には、大別して、容量成分による容量結合と、インダクタンス成分による相互結合との２つが存在する。
【０００３】
ところが、近年、半導体パッケージの小型化や、半導体製造プロセスの更なる微細化によって、ボンディングパッドのピッチが狭くなってきたことなどから、隣接する２つのボンディングワイヤ間の結合が無視できなくなってきた。
【０００４】
従来は、Ｉ／Ｏセルの高周波特性の向上を目的として、そのシリーズインダクタンス成分による影響を低減するために、ボンディングワイヤを極力短く接続することが考えられていた。これにより、隣接するボンディングワイヤ間の結合が小さくなり、誘導起電力も小さくなっていた。従って、ボンディングワイヤを短くすることにより、半導体集積回路が高速動作可能な方向に向かうことは事実であると考えられる。
【０００５】
しかし、ボンディングワイヤを短くすることによって、そのシリーズインダクタンスを低減することはできても、隣接する２つのボンディングワイヤ間の相互インダクタンスの比率を小さくすることはできない。このため、隣接するボンディングワイヤから相互結合による影響を受けることに変わりは無く、隣接するＩ／Ｏセルの信号から互いに他方の信号に対してノイズによる影響が発生する。
【０００６】
図５は、従来の半導体集積回路の構成を表す一例の概略図である。同図に示す半導体集積回路１１は、その半導体チップの周辺部に沿って配置された複数のＩ／Ｏセルのうち、２つのＩ／Ｏセル１２，１４だけを表したものである。各々のＩ／Ｏセル１２，１４は、それぞれＩ／Ｏバッファセル２０と、このＩ／Ｏバッファセル２０に接続されたボンディングパッド２２とによって構成されている。
【０００７】
各々のＩ／Ｏセル１２，１４において、Ｉ／Ｏバッファセル２０は、半導体集積回路１１の内部回路（図示省略）に接続され、ボンディングパッド２２は、ボンディングワイヤ２４によって半導体パッケージの各々対応するリードフレーム（図示省略）に接続されている。図５に概念的に示すように、隣接する２つのボンディングワイヤ２４間には、両者のインダクタンス成分（相互インダクタンス）による相互結合が発生する。
【０００８】
このため、隣接する２つのＩ／Ｏセルのうち、一方のＩ／Ｏセルの信号が変化すると、もう一方のＩ／Ｏセルの信号にノイズが発生する。すなわち、隣接する２つのＩ／Ｏセルの信号同士が互いに他方の信号にノイズを発生させるという問題があった。
【０００９】
なお、本発明に関わる先行技術文献としては、例えば特許文献１などがある。
【００１０】
特許文献１は、半導体チップパッケージに関するもので、ボンディングパッドから接地平面まで連結されている二つのボンディングワイヤ間の相互磁気結合を減少させるため、信号を伝達する二つのボンディングワイヤの間に遮蔽ボンディングワイヤを接地平面から接地平面に連結することによって、ボンディングワイヤの誘導性成分を減少させ、二つのボンディングワイヤ間に発生する漏話を減少させることが開示されている。
【００１１】
【特許文献１】特開平９−１１５９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、前記従来技術に基づく問題点を解消し、隣接する２つのボンディングワイヤ間の間隔が狭くなった場合でも、隣接するボンディングワイヤからの相互結合によるノイズの影響を低減することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、Ｉ／Ｏバッファセルおよび該Ｉ／Ｏバッファセルに接続されたボンディングパッドからなるＩ／Ｏセルが、半導体チップの外周部に沿って複数配置され、各々の前記Ｉ／Ｏセルのボンディングパッドと半導体パッケージの対応するリードフレームとが各々のボンディングワイヤで接続された半導体集積回路であって、
少なくとも１つの、隣接する２つのＩ／Ｏセルの間に、該Ｉ／Ｏセルと同様の構成のレプリカＩ／Ｏセルを配置し、なおかつ、前記２つのＩ／Ｏセルのボンディングパッドとリードフレームとを各々接続する２つのボンディングワイヤの間に、前記レプリカＩ／Ｏセルのボンディングパッドとリードフレームとを接続するボンディングワイヤを挿入し、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号を所定の電位とすることを特徴とする半導体集積回路を提供するものである。
【００１４】
ここで、前記所定の電位は、前記２つのＩ／Ｏセルのボンディングワイヤ上に出力される出力信号の最小電位と最大電位との間の中間電位であることが好ましく、前記出力信号の最小電位と最大電位とのちょうど中間の電位であることが最も好ましい。
【００１５】
また、上記のいずれかに記載の半導体集積回路であって、さらに、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに入力される信号の電位の変化に基づいて、該２つのＩ／Ｏセルのボンディングワイヤ間のインダクタンス成分の相互結合によるノイズの影響を打ち消すように、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を制御する制御回路を備えていることが好ましい。
【００１６】
また、前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに入力される信号の電位の変化に基づいて、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を決定することが好ましい。
【００１７】
また、前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルに供給される電源とグランドの電位の変化に基づいて、該レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量とパルス幅を決定することが好ましい。
【００１８】
また、前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号が同時に同位相に変化した場合、該２つのＩ／Ｏセルの出力信号のうちの一方だけが変化した場合と比べて、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量を大きくするか、該信号のパルス幅を長くするか、もしくは、その両方を行うことによって、前記ノイズの影響を打ち消すためのエネルギーを大きくするように制御することが好ましい。
【００１９】
また、前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号が同時に逆位相に変化した場合、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位を変化させないように制御することが好ましい。
【００２０】
また、前記制御回路は、前記レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセルの出力信号うちの一方だけが変化した場合、該２つのＩ／Ｏセルの出力信号が同時に同位相に変化した場合と比べて、前記レプリカＩ／Ｏセルのボンディングワイヤ上に出力される信号の電位の変位量を小さくするか、該信号のパルス幅を短くするか、もしくは、その両方を行うことによって、前記ノイズの影響を打ち消すためのエネルギーを小さくするように制御することが好ましい。
【発明の効果】
【００２１】
本発明の半導体集積回路では、隣接する２つのＩ／Ｏセルの間に、レプリカＩ／Ｏセルを配置し、２つのＩ／Ｏセルのボンディングワイヤの間に、レプリカＩ／Ｏセルのボンディングワイヤを挿入し、その上に出力される信号の電位を所定の電位に固定する。これにより、レプリカＩ／Ｏセルの両側に隣接する２つのＩ／Ｏセル間のインダクタンス成分の相互結合によるノイズの影響を低減できる。
【００２２】
また、本発明の半導体集積回路では、隣接する２つのＩ／Ｏセルのボンディングワイヤ上の信号の変化に対して、相互結合によるノイズの影響を打ち消すように、レプリカＩ／Ｏセルのボンディングワイヤ上の信号を能動的に動作させることにより、相互結合によるノイズの影響を打ち消す。これにより、Ｉ／Ｏセルを介して伝達される信号や電源およびグランドの変動を減らすことができ、ＥＭＩ（電磁妨害）ノイズの低減、同時動作ノイズの低減などに大きな効果をもたらすことができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００２４】
図１は、本発明の半導体集積回路の構成を表す一実施形態の概略図である。同図に示す半導体集積回路１０は、その半導体チップの周辺部に沿って配置された複数のＩ／Ｏセルのうち、その一部のＩ／Ｏセルと、それに付随する回路だけを表したものである。すなわち、本実施形態の半導体集積回路１０は、図１に示すように、２つのＩ／Ｏセル１２，１４と、レプリカＩ／Ｏセル１６と、制御回路１８とを備えている。
【００２５】
なお、図１に示す本実施形態の半導体集積回路１０と、図５に示す従来の半導体集積回路１１との対比が容易となるように、両者の間で同一の構成要素には同一の符号を付してある。
【００２６】
Ｉ／Ｏセル１２，１４は、図５に示すＩ／Ｏセル１２，１４と同一構成のものである。すなわち、Ｉ／Ｏセル１２，１４は、それぞれ半導体集積回路１０の内部回路（図示省略）に接続されたＩ／Ｏバッファセル２０と、このＩ／Ｏバッファセル２０に接続されたボンディングパッド２２とによって構成されている。また、ボンディングパッド２２は、ボンディングワイヤ２４によって各々対応する半導体パッケージのリードフレーム（図示省略）に接続されている。
【００２７】
なお、Ｉ／Ｏセル１２，１４は、半導体集積回路１０の本来の機能を実現するために、半導体集積回路１０の使用時に実際に使用される、出力ピン、スリーステートピン、双方向ピンなどの、信号を出力する外部ピン（外部接続端子）に対応するものである。
【００２８】
Ｉ／Ｏセル１２，１４が、出力ピンに対応するものである場合、そのボンディングワイヤ２４上には、その出力信号のローレベル（＝最小電位）またはハイレベル（＝最大電位）が出力される。また、Ｉ／Ｏセル１２，１４が、スリーステートピンに対応するものである場合で出力モードの時、もしくは、双方向ピンに対応するものである場合で出力モードの時も同様である。
【００２９】
一方、レプリカＩ／Ｏセル１６は、Ｉ／Ｏセル１２，１４と同様の構成のもので、それぞれＩ／Ｏバッファセル２０とボンディングパッド２２に相当する、レプリカセル２６と、このレプリカセル２６に接続されたボンディングパッド２８とによって構成されている。レプリカセル２６は制御回路１８に接続され、ボンディングパッド２８は、ボンディングワイヤ３０によって対応するリードフレーム（図示省略）に接続されている。
【００３０】
なお、レプリカＩ／Ｏセル１６は、半導体集積回路１０の本来の機能を実現するために、半導体集積回路１０の使用時に実際に使用される外部ピンに対応するものではなく、その両側のＩ／Ｏセル１２，１４の２つのボンディングワイヤ２４上の信号間の相互結合によるノイズの影響を打ち消す（低減する）目的で設けられている。レプリカＩ／Ｏセル１６のボンディングワイヤ３０上には、レプリカＩ／Ｏセル１６の出力信号が出力される。
【００３１】
図１に示すように、隣接する２つのＩ／Ｏセル１２，１４の間にレプリカＩ／Ｏセル１６が配置され、なおかつ、２つのＩ／Ｏセル１２，１４のボンディングパッド２２とリードフレームとを各々接続する２つのボンディングワイヤ２４の間に、レプリカＩ／Ｏセル１６のボンディングパッド２８とリードフレームとを接続するボンディングワイヤ３０が挿入されている。
【００３２】
このように、本来隣接して配置される２つのＩ／Ｏセル１２，１４（図５参照）の間に、レプリカＩ／Ｏセル１６を挿入（配置）することによって、２つのＩ／Ｏセル１２，１４は、レプリカＩ／Ｏセル１６によって空間的に分離される。
【００３３】
その結果、図１に概念的に示すように、Ｉ／Ｏセル１２のボンディングワイヤ２４とレプリカＩ／Ｏセル１６のボンディングワイヤ３０との間が、両者のインダクタンス成分（相互インダクタンス）によって相互結合される。また同様に、レプリカＩ／Ｏセル１６のボンディングワイヤ３０とＩ／Ｏセル１４のボンディングワイヤ２４との間が、同じく両者のインダクタンス成分によって相互結合される。
【００３４】
半導体集積回路１０では、上記のように、２つのＩ／Ｏセル１２，１４の間にレプリカＩ／Ｏセル１６を配置し、Ｉ／Ｏセル１２，１４の２つのボンディングワイヤ２４の間に、レプリカＩ／Ｏセル１６のボンディングワイヤ３０を挿入し、その上に出力される信号を所定の電位Ｖｒｅｆに固定する。これにより、Ｉ／Ｏセル１２，１４の間のインダクタンス成分の相互結合によるノイズの影響を打ち消す（大幅に低減する）ことができる。
【００３５】
ここで、Ｉ／Ｏバッファセル２０とレプリカセル２６は、基本的に、ともに複数のバッファを直列に接続したものであるが、その入力から出力までの遅延時間は、Ｉ／Ｏバッファセル２０よりもレプリカセル２６の方が短い。この時間差は、制御回路１８が２つのＩ／Ｏセル１２，１４への入力信号、さらには電源およびグランドの電位の変化に基づいて、相互結合によるノイズの影響を打ち消すように、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆとパルス幅を決定するまでに必要とする時間である。
【００３６】
レプリカＩ／Ｏセル１６の出力信号の通常時もしくは固定時の電位Ｖｒｅｆは何ら限定されないが、その両側に隣接する２つのＩ／Ｏセル１２，１４の入力信号もしくは出力信号の変化に迅速に対応できるように、その最小電位（例えば、グランド電位）と最大電位（例えば、電源電位）（最小電位＜最大電位であれば、どちらか一方もしくは両方がマイナス電位であっても良い）との間の電位であるのが好ましく、最小電位と最大電位とのちょうど中間（中央）の電位であるのが最も好ましい。
【００３７】
最後に、制御回路１８は、Ｉ／Ｏセル１２，１４への入力信号の電位、さらには、Ｉ／Ｏセル１２，１４の電源およびグランドの電位の変化に基づいて、相互結合によるノイズの影響を打ち消すように、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上に出力される信号の電位Ｖｒｅｆとパルス幅を制御する。制御回路１８には、２つのＩ／Ｏセル１２，１４に供給される電源およびグランド（図示省略）と、Ｉ／Ｏセル１２，１４への入力信号とが入力されている。また、制御回路１８の出力信号は、レプリカセル２６に入力されている。
【００３８】
なお、２つのＩ／Ｏセル１２，１４の電源およびグランドを制御回路１８に入力する場合は、後述するように、外来ノイズ等にも対応するためであって、必須ではない。また、制御回路１８自体も必須の構成要素ではない。例えば、制御回路１８を設けることなく、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆを、Ｉ／Ｏセル１２，１４の入力信号もしくは出力信号の最小電位と最大電位との間の中間電位に固定しても良い。
【００３９】
次に、図２〜４に示すタイミングチャートを参照しながら、半導体集積回路１０の動作を説明する。
【００４０】
なお、以下の説明では、レプリカＩ／Ｏセル１６の通常時の出力信号の電位Ｖｒｅｆは、その両側に隣接する２つのＩ／Ｏセル１２，１４の出力信号の最小電位（＝ローレベル）と最大電位（＝ハイレベル）とのちょうど中間の電位（＝中間レベル）であるとする。
【００４１】
まず、図２に示すように、２つのＩ／Ｏセル１２，１４の出力信号が同時に（同一タイミングで）ローレベル（＝最小電位）からハイレベル（＝最大電位）に変化する場合、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆは、Ｉ／Ｏセル１２，１４の出力信号が変化するタイミングＴ１〜Ｔ２、Ｔ５〜Ｔ６、…に合わせて、中間レベルからＩ／Ｏセル１２，１４とは逆位相のローレベル（＝最小電位）に遷移し、所定時間（パルス幅）の後、次第に元の中間レベルに戻る。
【００４２】
一方、同じく図２に示すように、２つのＩ／Ｏセル１２，１４の出力信号が同時に（同一タイミングで）ハイレベル（＝最大電位）からローレベル（＝最小電位）に変化する場合、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆは、Ｉ／Ｏセル１２，１４の出力信号が変化するタイミングＴ３〜Ｔ４、…に合わせて、同じく中間レベルからＩ／Ｏセル１２，１４とは逆位相のハイレベル（＝最大電位）に遷移し、所定時間（パルス幅）の後、次第に元の中間レベルに戻る。
【００４３】
すなわち、２つのＩ／Ｏセル１２，１４が同時に同位相に変化すると、Ｉ／Ｏセル１２，１４のうち、一方の出力信号だけが変化した場合と比べて、両者のインダクタンス成分の相互結合によるノイズの影響は非常に大きくなる。
【００４４】
このため、制御回路１８は、２つのＩ／Ｏセル１２，１４への入力信号の電位の変化に基づいて、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上に出力される信号の電位Ｖｒｅｆの変位量を大きくするか、そのパルス幅を長くするか、もしくは、その両方を行うことによって、相互結合によるノイズの影響を打ち消すためのエネルギーを大きくするように制御する。
【００４５】
ここで、Ｉ／Ｏセル１２，１４の変化によるノイズの影響を打ち消すエネルギーは、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆの変位量とパルス幅（時間）との積によって決定される。
【００４６】
次に、図３に示すように、Ｉ／Ｏセル１２の出力信号がローレベル（＝最小電位）からハイレベル（＝最大電位）に変化し、同時に（同一タイミングで）Ｉ／Ｏセル１４の出力信号がハイレベル（＝最大電位）からローレベル（＝最小電位）に変化する場合、もしくは、その逆に、２つのＩ／Ｏセル１２，１４が変化する場合、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆは中間レベルを維持する。
【００４７】
すなわち、２つのＩ／Ｏセル１２，１４が同時に逆位相に変化すると、両者は、インダクタンス成分の相互結合によるノイズの影響を互いに打ち消し合う。このため、制御回路１８は、２つのＩ／Ｏセル１２，１４への入力信号の電位の変化に基づいて、レプリカＩ／Ｏセル１６を動作させる必要がないと判断し、その出力信号の電位Ｖｒｅｆを変化させない（すなわち、中間レベルを維持する）ように制御する。
【００４８】
次に、図４に示すように、Ｉ／Ｏセル１２の出力信号だけがローレベル（＝最小電位）からハイレベル（＝最大電位）に変化し、Ｉ／Ｏセル１４の出力信号がハイレベル（＝最大電位）のまま変化しない場合、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆは、Ｉ／Ｏセル１２の出力信号が変化するタイミングＴ１〜Ｔ２、Ｔ５〜Ｔ６、…に合わせて、中間レベルからＩ／Ｏセル１２とは逆位相のローレベル（＝中間レベルと最小電位との間の中間電位）に遷移し、所定時間（パルス幅）の後、次第に元のＶｒｅｆに戻る。
【００４９】
一方、同じく図４に示すように、Ｉ／Ｏセル１２の出力信号だけがハイレベル（＝最大電位）からローレベル（＝最小電位）に変化し、Ｉ／Ｏセル１４の出力信号がハイレベル（＝最大電位）のまま変化しない場合、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆは、Ｉ／Ｏセル１２の出力信号が変化するタイミングＴ３〜Ｔ４などに合わせて、中間レベルからＩ／Ｏセル１２とは逆位相のハイレベル（＝中間レベルと最大電位との間の中間電位）に遷移し、所定時間の後、次第に元の中間レベルに戻る。
【００５０】
また、上記２つの場合において、Ｉ／Ｏセル１４の出力信号がローレベル（＝最小電位）のまま変化しない場合や、Ｉ／Ｏセル１２とＩ／Ｏセル１４とが逆の立場になった場合も、上記と同様である。
【００５１】
すなわち、Ｉ／Ｏセル１２，１４のうち、一方の出力信号だけが変化した場合、両者の間のインダクタンス成分の相互結合による影響は、両者が同時に同位相に変化した場合と比べて小さくなる。
【００５２】
このため、制御回路１８は、２つのＩ／Ｏセル１２，１４への入力信号の電位の変化に基づいて、出力信号が変化しないＩ／Ｏセルの出力信号に影響を及ぼさないように、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上に出力される信号の電位の変位量を小さくするか、そのパルス幅を短くするか、もしくは、その両方を行うことによって、相互結合によるノイズの影響を打ち消すためのエネルギーを小さくするように制御する。
【００５３】
なお、図２および図４に示す例では、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上に出力される信号の電位の変位量だけを変化させることによって、相互結合によるノイズの影響を打ち消すためのエネルギーを変化させている。しかし、これに限らず、前述のように、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上に出力される信号のパルス幅だけを変化させても良いし、信号の電位の変位量とパルス幅の両方を同時に変化させても良い。
【００５４】
また、上記以外の場合であっても、例えばＩ／Ｏセル１２，１４が同時に変化せず、多少タイミングがずれた状態で変化する場合など色々な状況が考えられる。その場合も、制御回路１８は、２つのＩ／Ｏセル１２，１４への入力信号の電位の変化に基づいて、より具体的には、その遷移時間、遷移タイミング、遷移レベルなどに基づいて判断し、相互結合によるノイズの影響を打ち消すように、レプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆの変位量とパルス幅を制御する。
【００５５】
また、半導体集積回路１０は、例えば外来ノイズなどによって、Ｉ／Ｏセル１２，１４の電源（＝最大電位）やグランド（＝最小電位）の電位の変化を検出することも可能である。この場合、電源やグランドの電位の変化が、Ｉ／Ｏセル１２，１４の出力信号の電位の変化として現れる。このため、制御回路１８は、Ｉ／Ｏセル１２，１４の電源とグランドの電位の変化に基づいて、相互結合によるノイズの影響を打ち消すようにレプリカＩ／Ｏセル１６の出力信号の電位Ｖｒｅｆの変位量とパルス幅を制御する。
【００５６】
以上のように、半導体集積回路１０では、２つのＩ／Ｏセル１２，１４のボンディングワイヤ２４上の信号の変化に対して、相互結合によるノイズの影響を打ち消すように、レプリカＩ／Ｏセル１６のボンディングワイヤ３０上の信号を能動的に動作させることにより、相互結合によるノイズの影響を打ち消す。これにより、Ｉ／Ｏセルを介して伝達される信号や電源およびグランドの変動を減らすことができ、ＥＭＩノイズ低減、同時動作ノイズの低減等に大きな効果をもたらすことができる。
【００５７】
なお、本発明において、制御回路の具体的な構成は何ら限定されず、上記機能と同等の機能を実現する構成の回路であれば、どのような回路であっても使用することができる。また、本発明の半導体集積回路は、上記実施形態に限らず、例えば内部回路の電源およびグランドの電位と、Ｉ／Ｏセルの電源およびグランドの電位が異なる場合などにも適用可能である。
【００５８】
また、レプリカＩ／Ｏセルは、半導体パッケージのピン数や半導体チップのサイズが問題にならないのであれば、全ての隣接する２つのＩ／Ｏセル間に挿入するのが好ましい。しかし、一般的には、ピン数やチップサイズ等を考慮して、例えばノイズの影響が気になるＩ／Ｏセル間にだけ挿入するのが好ましい。すなわち、本発明の半導体集積回路では、レプリカＩ／Ｏセルが、少なくとも１つの、隣接する２つのＩ／Ｏセル間に挿入されていれば良い。
【００５９】
また、レプリカセルは、Ｉ／Ｏバッファセルと同じサイズにする必要はなく、そのレイアウト面積を削減するために、Ｉ／Ｏバッファセルよりも小さいサイズに構成しても良い。また、Ｉ／ＯセルおよびレプリカＩ／Ｏセルのボンディングパッドは、それぞれＩ／Ｏバッファセルおよびレプリカセルの上層に配置、例えば千鳥状に配置することも可能である。これにより、レプリカＩ／Ｏセルを挿入した場合であっても、チップ面積の大幅な増大を防止することができる。
【００６０】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体集積回路の構成を表す一実施形態の概略図である。
【図２】図１に示す半導体集積回路の動作を表すタイミングチャートである。
【図３】図１に示す半導体集積回路の動作を表すタイミングチャートである。
【図４】図１に示す半導体集積回路の動作を表すタイミングチャートである。
【図５】従来の半導体集積回路の構成を表す一例の概略図である。
【符号の説明】
【００６２】
１０，１１  半導体集積回路
１２，１４  Ｉ／Ｏセル
１６  レプリカＩ／Ｏセル
１８  制御回路
２０  Ｉ／Ｏバッファセル
２２，２８  ボンディングパッド
２４，３０  ボンディングワイヤ
２６  レプリカセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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