(57)【要約】【課題】配線層を増加させること無く、階層ワード線や階層ブロック選択線方式を適用し、チップ面積を削減すると共にプロセスコストを低減する。【解決手段】プレート線ＰＬ，／ＰＬに接続されるメモリセルＭＣにおける強誘電体キャパシタＦＣの下部電極ＢＥを、下部電極−拡散層間コンタクトを介して拡散層ＡＡに接続し、上記拡散層は、拡散層−金属配線間コンタクトｃＡＡ−Ｍ１を介して、金属配線層で形成されるプレート線に接続した。プレート線と、メモリセルブロックとの接続を、強誘電体キャパシタの下部電極−プレート線金属配線間のコンタクトｃＢＥ−Ｍ１を用いずに実現出来るため、上記コンタクト形成に起因するプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。【選択図】      図２
2007220299.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に１個以上の選択トランジスタを直列接続してメモリセルブロックを構成し、このメモリセルブロックの選択トランジスタ側の一端をビット線に接続し、他端をプレート電極に接続した半導体記憶装置であって、
前記プレート線に接続されるメモリセルにおける強誘電体キャパシタの下部電極を、下部電極−拡散層間コンタクトを介して拡散層に接続し、
前記拡散層は、拡散層−金属配線間コンタクトを介して、金属配線層で形成されるプレート線に接続したことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記メモリセルブロックに含まれる全てのメモリセルの強誘電体キャパシタの下部電極は、下部電極−拡散層間コンタクトを介してのみ、前記拡散層に接続されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）やＳＲＡＭ（Static ＲＡＭ）、不揮発性のＭＲＯＭ（Mask ＲＯＭ）やフラッシュ（Flash）Ｅ２ＰＲＯＭ等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも拘わらず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（フラッシュＥ２ＰＲＯＭに比べて）の点で優れており、市場の殆どを占めているのが現状である。書き換え可能で不揮発性のフラッシュＥ２ＰＲＯＭは、不揮発で電源を切ることが可能ではあるが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠点があるため、ＤＲＡＭ程は市場がひらけていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリ（Ferroelectric ＲＡＭ）は、１９８０年に提案されて以来、不揮発性で、しかも書き換え回数が１０の１２乗、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の多くの長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【０００４】
図２８に、従来の強誘電体メモリにおける１トランジスタ（transistor）＋１キャパシタ（capacitor）構成のメモリセルと、そのセルアレイ構成を示す。従来の強誘電体メモリにおけるメモリセルＭＣの構成は、セルトランジスタＣＴとセルキャパシタ（強誘電体キャパシタ）ＦＣを直列接続する構成である。セルアレイ（Cell Array）ＣＡは、データを読み出すビット線／ＢＬ，ＢＬと、セルトランジスタＣＴを選択するワード線ＷＬ０，ＷＬ１と、強誘電体キャパシタＦＣの一方の電極を駆動するプレート線ＰＬ０，ＰＬ１から構成され、セルアレイＣＡ端に、上記ワード線ＷＬ０，ＷＬ１とプレート線ＰＬ０，ＰＬ１を駆動するローデコーダ（正確には、ローデコーダとプレートドライバ（Row Decoder & Plate Driver））ＲＤが配置された構成となる。
【０００５】
図２９には、上記メモリセルＭＣの構成例を示す。強誘電体キャパシタＦＣは、下部電極ＢＥ（プレート電極ＰＬ）、強誘電体材料膜ＦＥ、及び上部電極ＴＥで構成され、上部電極ＴＥは、コンタクトＴＷを介して金属配線Ｍ１に接続される。この金属配線Ｍ１は、コンタクトＡＷを介して、セルトランジスタＣＴにおけるドレインとしてのアクティブエリア（Active Area）ＡＡに接続される。セルトランジスタＣＴのソースとしてのアクティブエリアＡＡは、コンタクトＡＷを介して金属配線Ｍ１に接続され、この金属配線Ｍ１は、コンタクトＶＩＡを介して金属配線Ｍ２で形成されたビット線／ＢＬに接続された構成となる。
【０００６】
この様な、図２８のセルアレイ構成、並びに図２９のメモリセル構成においては、次のような問題点が存在した。即ち、ワード線ＷＬ０，ＷＬ１はセルトランジスタＣＴのゲート電極ＧＣが延設されて構成されるため、低抵抗のゲート配線層の形成が難しく、結果として、シート抵抗は数オーム／□以上になってしまう。よって、メモリセルアレイマットの面積を大きくして、ローデコーダＲＤの面積比率を下げ、チップサイズを縮小しようとすると、ゲート遅延が非常に大きな値になってしまう。同様に、プレート線ＰＬ０，ＰＬ１はＰｔ，Ｉｒ，ＩｒＯ２，Ｒｕ，ＳｔＲｕＯ等の材料で形成されるため、やはりシート抵抗は数オーム／□以上になってしまう。よって、メモリセルアレイマットの面積を大きくして、ローデコーダＲＤの面積比率を下げ、チップサイズを縮小しようとすると、プレート線ＰＬ０，ＰＬ１による遅延が非常に大きな値になってしまう。
【０００７】
この問題を解決する一つの解は、ＤＲＡＭ等で用いられるワード線シャント（shunt）方式や、図３０に示すような階層ワード線方式を採用することである。
【０００８】
図３０は、上記階層ワード線方式を採用した強誘電体メモリのセルアレイを示すブロック図である。セルアレイ（Cell Array）ＣＡは複数のサブアレイＳＣＡに分割され、各サブアレイＳＣＡに対応して、サブローデコーダ（Sub ＲＤ）ＳＲＤが配置される。サブアレイＳＣＡ内のメモリセルトランジスタのゲートとなるサブワード線ＳＷＬ０〜ＳＷＬ３を駆動する回路は、上記サブローデコーダＳＲＤ内に配置される。このセルアレイＣＡの端部にはメインローデコーダ（Main ＲＤ）ＭＲＤが配置され、メインワード線ＭＷＬ０，ＭＷＬ１は上記メインローデコーダＭＲＤからセルアレイＣＡ上を延設され、各々のサブローデコーダＳＲＤに接続される。サブローデコーダＳＲＤでは、このメインワード線ＭＷＬ０，ＭＷＬ１の信号と、ビット線方向に延設されたワード線駆動信号線ＷＤＶ０〜ＷＤＶ７の信号（ワード線駆動信号）の論理積を取って、サブワード線ＳＷＬ０〜ＳＷＬ３の駆動信号を生成している。例えばメインワード線ＭＷＬ０＝Ｈｉｇｈレベルで、ワード線駆動信号線ＷＤＶ０＝Ｈｉｇｈレベルの時、サブワード線ＳＷＬ０がＨｉｇｈレベルとなるわけである。
【０００９】
この様な構成にすると、サブローデコーダＳＲＤには、簡単なデコード回路とドライバ（driver）回路のみ配置し、外部アドレス（address）から複数のメインワード線ＭＷＬｉ（ｉ＝０，１，…）のうち、どれを選ぶかのデコード（decode）回路等は、メインローデコーダＭＲＤに共通化して配置すれば良い。この結果、図２８に示したセルアレイ構成に比べて、動作速度を保ちつつ、各ローデコーダの回路を減らし、サブローデコーダＳＲＤの面積を小さくすることが出来、チップサイズを縮小できる。同様に、プレート線駆動回路においてもサブローデコーダＳＲＤの面積が低減出来る。
【００１０】
しかしながら、この方式においては、図３１のメモリセルＭＣの断面図に示すように、金属配線Ｍ２の上に、金属配線Ｍ３を新設して、メインワード線ＭＷＬを引き回すしかなく、結果として、金属配線層を一層追加したプロセスが必要となり、プロセスコストが上昇してしまう。
【００１１】
このように、従来の強誘電体メモリにおいては、階層ワード線方式を適用しないと、チップ（chip）面積が大きくなり、階層ワード線方式を適用すると、プロセスコストが上昇してしまうという問題があった。
【００１２】
また、本発明者は、先願である特許文献１において、不揮発性の強誘電体メモリで、（１）小さい４Ｆ２サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点が両立出来る、新しい強誘電体メモリを提案している。
【００１３】
図３２（ａ），（ｂ）に、この先願に係る強誘電体メモリの構成例と動作例を示す。先願においては、１個のメモリセルＭＣは、セルトランジスタＣＴと強誘電体キャパシタＦＣが並列接続されて構成され、１つのメモリセルブロックＭＣＢは、この並列接続のメモリセルＭＣが複数個直列接続され、一端がブロック選択トランジスタＢＳＴを介してビット線／ＢＬまたはＢＬに接続され、他端がプレート線ＰＬまたは／ＰＬに接続されて構成されている。上記各セルトランジスタＣＴは、ローデコーダ（Row Decoder）ＲＤの出力でワード線ＷＬ０〜ＷＬ７が選択的に駆動されることによりＯＮ／ＯＦＦ制御される。また、上記各ブロック選択トランジスタＢＳＴは、上記ローデコーダＲＤの出力でブロック選択線ＢＳ０，ＢＳ１が選択的に駆動されることによりＯＮ／ＯＦＦ制御される。上記プレート線ＰＬ，／ＰＬは、プレートドライバ（PL Driver）ＰＬＤにより駆動される。そして、上記ビット線／ＢＬ，ＢＬの電位差がセンスアンプＳＡで増幅されるようになっている。この構成により、平面トランジスタを用いて、最小４Ｆ２サイズのメモリセルが実現出来る。
【００１４】
上記の様な構成において、スタンドバイ（stand-by）時には、全てのワード線ＷＬ０〜ＷＬ７をＨｉｇｈレベルにして、セルトランジスタＣＴをＯＮにしておき、ブロック選択線ＢＳ０，ＢＳ１をＬｏｗレベルにして、ブロック選択トランジスタＢＳＴをＯＦＦにしておく。こうすることにより、強誘電体キャパシタＦＣの両端は、ＯＮしているセルトランジスタＣＴにより電気的にショート（short）されるため、この強誘電体キャパシタＦＣの両端に電位差は発生せず、記憶分極は安定に保持される。
【００１５】
これに対し、アクティブ（active）時は、読み出したい強誘電体キャパシタＦＣに並列に接続されているメモリセルトランジスタＣＴのみＯＦＦにして、ブロック選択トランジスタＢＳＴをＯＮにする。例えば、メモリセルキャパシタＦＣとして、図３２（ａ）に示す強誘電体キャパシタＣ１を選択する場合、図３２（ｂ）に示すようにワード線ＷＬ６をＬｏｗレベルにする。その後、強誘電体キャパシタＣ１側のプレート線／ＰＬをＨｉｇｈレベル、強誘電体キャパシタＣ１側のブロック選択線ＢＳ０をＨｉｇｈレベルにすることにより、プレート線／ＰＬとビット線／ＢＬ間の電位差が、ＯＦＦしたメモリセルトランジスタＣＴに並列接続した強誘電体キャパシタＣ１の両端にのみ印加され、この強誘電体キャパシタＣ１の分極情報がビット線／ＢＬに読み出される。よって、メモリセルＭＣを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタＦＣのセル情報を読み出すことができ、完全なランダムアクセスが実現出来るわけである。
【００１６】
しかしながら、先願で開示した種々の構成の強誘電体メモリにおいても、図２８〜図３１に示した構成と同様な問題は発生する。図３２（ａ）の回路構成のメモリセルのパターンレイアウト（pattern layout）を図３３に、この図３３の断面図を図３４にそれぞれ示す。図３４において、メモリセルトランジスタのゲート電極ＧＣ（ゲート配線）には高低抗材料しか使えず、メモリセルの内部配線（Cell Interconnection）には金属配線Ｍ１を用い、ビット線ＢＬ，／ＢＬには金属配線Ｍ２を用いてしまっている。このため、図３０に示したような階層ワード線方式や階層プレート線方式を適用しようとすると、図３４に示すように、上層に新たなメインブロック選択線やメインワード線ＭＷＬ０，ＭＷＬ１のような金属配線Ｍ３が必要になってしまう。
【特許文献１】特開平１０−２５５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のように従来の半導体記憶装置は、階層ワード線方式や階層プレート線方式を適用して、チップ面積を削減しようとすると、新たな配線層が必要となり、プロセスコストが増大してしまうという問題点があった。
【００１８】
この問題点は、製造の容易化とランダムアクセス機能を保ちつつ、高集積化を実現する先願の強誘電体メモリにおいても解決することはできず、階層ワード線方式や階層プレート線方式を適用して、チップ面積を削減しようとすると、やはり新たな配線層が必要となり、プロセスコストが増大してしまう。
【００１９】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、配線層を増加させること無く、階層ワード線や階層ブロック選択線方式を適用してチップ面積を削減することが出来、プロセスコストを低減出来る半導体記憶装置を提供することにある。
【００２０】
また、本発明の他の目的は、製造の容易化と高速ランダムアクセス機能を確保しつつ高集積化を実現でき、更なるチップ面積の縮小とプロセスコストの低減を可能にする半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明においては、次のような構成を採用している。
【００２２】
即ち、本発明は、
セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に１個以上の選択トランジスタを直列接続してメモリセルブロックを構成し、このメモリセルブロックの選択トランジスタ側の一端をビット線に接続し、他端をプレート電極に接続した半導体記憶装置であって、
前記プレート線に接続されるメモリセルにおける強誘電体キャパシタの下部電極を、下部電極−拡散層間コンタクトを介して拡散層に接続し、
前記拡散層は、拡散層−金属配線間コンタクトを介して、金属配線層で形成されるプレート線に接続したことを特徴としている。
【００２３】
また、本発明は、前記メモリセルブロックに含まれる全てのメモリセルの強誘電体キャパシタの下部電極は、下部電極−拡散層間コンタクトを介してのみ、前記拡散層に接続される。
【００２４】
（作用）
本発明によれば、プレート線と、メモリセルブロックとの接続を、強誘電体キャパシタの下部電極−プレート線金属配線間のコンタクトを用いずに実現出来るため、上記コンタクト形成に起因するプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。
【００２５】
本発明によれば、セルブロックを形成するのに、強誘電体キャパシタの下部電極−プレート線金属配線間のコンタクトを用いずに実現出来るため、コンタクトの種類を減らすことが出来る。また、上記コンタクト形成に起因するプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。
【発明の効果】
【００２６】
本発明によれば、不揮発性で、平面トランジスタで容易に製造出来、しかも、ランダムアクセス機能を保ちつつ、高集積化を実現出来、セルブロック内のメモリセル、メモリセル間に使用する金属配線や、プレート配線と同じ配線層を用いて、メインローデコーダとサブローデコーダを接続するメインブロック選択線を実現するため、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現できる。これにより、デコーダの面積が大幅に削減できチップサイズを縮小出来る。
【００２７】
また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダ面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、ワード線の遅延時間低減による高速化が実現できる。
【００２８】
更に、セルブロック全てにおいて、強誘電体キャパシタの下部電極から、より上層に形成した、金属配線を介さずに、拡散層に接続できるため、下部電極−金属配線間コンタクトを無くし、コストを低減しつつ、このコンタクト形成によるプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。
【００２９】
従って、配線層を増加させること無く、階層ワード線や階層ブロック選択線方式を適用してチップ面積を削減することが出来、プロセスコストを低減出来る半導体記憶装置を提供することができる。
【００３０】
また、製造の容易化と高速ランダムアクセス機能を確保しつつ高集積化を実現でき、更なるチップ面積の縮小とプロセスコストの低減を可能にする半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を参照して説明する。  
図１は本発明の第１の実施例に係る半導体記憶装置を示すもので、図１（ａ）は強誘電体メモリにおけるセルアレイの回路構成を示し、図１（ｂ）はその効果を示す。本発明は、先願である特許文献１と同様に、１個のメモリセルＭＣは、セルトランジスタＣＴと強誘電体キャパシタＦＣの並列接続で構成され、１つのメモリセルブロックＭＣＢは、このメモリセルＭＣが複数個直列接続されて、一端がブロック選択トランジスタＢＳＴを介してビット線／ＢＬまたはＢＬに接続され、他端がプレート線ＰＬまたは／ＰＬに接続されて構成される。この構成により、平面トランジスタを用いて、４Ｆ２サイズのメモリセルが実現出来る。
【００３２】
また、図１（ａ）に示す如く、メモリセルアレイＣＡは複数のサブアレイＳＣＡに分割され（この例では２分割）、各サブアレイＳＣＡに対応してサブローデコーダＳＲＤが配置されている。これらのサブローデコーダＳＲＤ内には、各サブアレイＳＣＡ中のメモリセルブロックＭＣＢに接続されるサブワード線ＷＬ０〜ＷＬ１５及びブロック選択線ＢＳ０〜ＢＳ３を駆動する回路（Sub RD）とプレート線ＰＬ，／ＰＬを駆動する回路（Sub PLD）が配置される。サブワード線方向のメモリセルアレイＣＡ端には、メインローデコーダ（Main RD）ＭＲＤが配置される。このメインローデコーダＭＲＤからは、ビット線方向に配置された複数のメモリセルブロックＭＣＢの内の１つを選択するためのメインブロック選択線（ＭＢＳｉ、ｉ＝０，１，…）がサブワード線方向に延設され、複数の各サブローデコーダＳＲＤに接続される。
【００３３】
図１（ａ）に示す様に、ブロック選択トランジスタＢＳＴとブロック選択線ＢＳ０，ＢＳ１（またはＢＳ２，ＢＳ３）を、ビット線／ＢＬ用とＢＬ用に２種類設けて、ブロック選択線ＢＳ０，ＢＳ１（またはＢＳ２，ＢＳ３）のどちらか一方をＨｉｇｈレベルにすると、隣接する２つのメモリセルブロックＭＣＢの一方のデータしかビット線に読み出されず、ビット線対の他方を基準（reference）ビット線とするフォールデッド（folded）ビット線構造が実現出来、１個のセルトランジスタＣＴと１個の強誘電体キャパシタＦＣで１ビットのデータを記憶する１Ｔ／１Ｃセルが構成出来る。さらに、プレート線も２種類（ＰＬ，／ＰＬ）用意して、選択したビット線側のプレート線のみを駆動することにより、基準（reference）側の非選択のメモリセルＭＣに電圧が印加されるのを阻止できる。
【００３４】
１つのメモリセルブロックＭＣＢに着目して簡単に動作を説明すると、スタンドバイ（stand-by）時には、全てのサブワード線ＷＬ０〜ＷＬ７をＨｉｇｈレベルにして、メモリセルトランジスタＣＴをＯＮにしておき、ブロック選択線ＢＳ０，ＢＳ１をＬｏｗレベルにして、ブロック選択トランジスタＢＳＴをＯＦＦにしておく。こうすることにより、強誘電体キャパシタＦＣの両端は、ＯＮしているセルトランジスタＣＴにより電気的にショート（short）されるため、この強誘電体キャパシタＦＣの両端に電位差は発生せず、記憶分極は安定に保持される。
【００３５】
一方、アクティブ（active）時は、読み出したい強誘電体キャパシタＦＣに並列に接続されるメモリセルトランジスタＣＴのみＯＦＦにして、ブロック選択トランジスタＢＳＴをＯＮにする。例えば、図１（ａ）中のメモリセルキャパシタＦＣとして強誘電体キャパシタＣ１を選択する場合、サブワード線ＷＬ６をＬｏｗレベルにする。その後、強誘電体キャパシタＣ１側のプレート線／ＰＬをＨｉｇｈレベル、強誘電体キャパシタＣ１側のブロック選択線ＢＳ０をＨｉｇｈレベルにすることにより、プレート線／ＰＬとビット線／ＢＬ間の電位差が、ＯＦＦしたメモリセルトランジスタＣＴに並列接続されている強誘電体キャパシタＣ１の両端にのみ印加され、この強誘電体キャパシタＣ１の分極情報がビット線に読み出される。よって、メモリセルＭＣを直列接続しても、任意のサブワード線を選択することにより、任意の強誘電体キャパシタのセル情報を読み出すことができ、完全なランダムアクセスが実現出来る。
【００３６】
この構成により、サブローデコーダＳＲＤには、セルアレイＣＡ内のどのセルブロックＭＣＢを選択するかを決めるデコーダ回路が不要になる。このデコーダ回路は、複数のサブローデコーダＳＲＤで共有化されたメインローデコーダＭＲＤ内に配置すれば良く、結果として、このデコーダ回路数を大幅に低減出来る。さらに、このメインブロック選択線ＭＢＳｉを、セルブロック内の各メモリの強誘電体キャパシタＦＣとセルトランジスタＣＴとを接続する配線や、セルブロックＭＣＢ内の各メモリセルＭＣ間を結ぶ配線と同じ金属配線層を用いることにより、配線層を増加する事無く、即ちプロセスコストを上げること無く、階層ワード線方式や階層ブロック線方式を実現でき、チップサイズを縮小出来る。
【００３７】
より具体的には、図１（ａ）に示すように、セルブロックＭＣＢ内のセル内、セル間配線（金属配線層）の要らない、ブロック選択トランジスタＢＳＴ上に、この金属配線層をサブワード線方向に沿って配設し、これを階層ワード線方式や階層ブロック線方式用のメインブロック選択線ＭＢＳｉとすれば良いわけである。また、本方式を適用することにより、プロセスコストを上げること無く、サブローデコーダＳＲＤの面積が小さくなることを利用して、サブアレイサイズを小さく出来、結果として、消費電力の低減、サブワード線やサブプレート線の遅延時間低減による高速化が実現できる。
【００３８】
図１（ｂ）は、本発明の効果を示しており、横軸に、１本のサブワード線と交差するビット線の数（サブワード線駆動回路に接続されるビット線の本数）、即ち、１本のサブプレート線と交差するビット線の数（サブプレート線駆動回路に接続されるビット線の本数）を示し、縦紬に、本発明で言えば、チップ全体に占めるサブローデコーダＳＲＤとメインローデコーダＭＲＤの割合、従来方式で言えば、チップ全体に占めるローデコーダの割合を示す。
【００３９】
図１（ｂ）に示す如く、（サブ）ワード線駆動回路当り１２８本のビット線が接続された場合（１２８ＢＬ／（Ｓ）ＲＤ）、プロセスコストを上昇させる事無く、チップサイズを５％も縮小出来ることが分かる。
【００４０】
なお、図示していないが、勿論、先願で示した各種の変形例に適用しても、プロセスコスト増無く、階層ブロック線方式を適用できる。例えば、ブロック選択線が１種類、プレート線が一種類の２Ｔ２Ｃ専用構成においても本発明は適用できる。
【００４１】
図２は本発明の第２の実施例を示す、強誘電体メモリの構造が分かるセルブロックＭＣＢのレイアウト図を示す。図２（ａ）は全体のレイアウトを示し、図２（ｂ）〜（ｄ）はその内の一部のレイアウトを示す。図２（ａ）〜（ｄ）において、ＷＬｉ（ｉ＝０，１，２，…）はサブワード線（Sub-Wordline）、ＣＩはセルブロック内のセル内、セル間配線（Cell Interconnection）、ＢＬはビット線（Bitline）、ＭＢＳはメインブロック選択線（Main-Block Selecting line）、ＢＳ０，ＢＳ１はブロック選択線（Block Selecting line)、／ＰＬ、ＰＬはサブプレート線（Sub-Plate line）を示す。
【００４２】
また、各レイアウト層として図２（ｂ）において、ＡＡは拡散層（Active Area）、ｃＡＡ−Ｍ１は拡散層（アクティブエリア）ＡＡ−第１の金属配線Ｍ１間コンタクト、ＧＣはトランジスタのゲート層（Gate Conductor）を示す。
【００４３】
図２（ｃ）においては、Ｍ１は第１の金属配線（Metal 1）、Ｍ２は第２の金属配線（Metal ２）、ｃＭ１−Ｍ２は第１の金属配線−第２の金属配線間コンタクト、ＴＥは強誘電体キャパシタの上部電極（Top Electrode）、ＢＥは強誘電体キャパシタの下部電極（Bottom Electrode）、ｃＴＥ−Ｍ１は強誘電体キャパシタの上部電極−第１の金属配線間コンタクト、ｃＢＥ−Ｍ１は強誘電体キャパシタの下部電極−第１の金属配線間コンタクトを示す。
【００４４】
図２（ｄ）において、ＡＡは拡散層（Active Area）、ｃＡＡ−Ｍ１は拡散層（アクティブエリア）ＡＡ−第１の金属配線間コンタクト、ＧＣはトランジスタのゲート層（Gate Conductor）、Ｍ１は第１の金属配線（Metal １）、ｃＴＥ−Ｍ１は強誘電体キャパシタの上部電極−第１の金属配線間コンタクト、ｃＢＥ−Ｍ１は強誘電体キャパシタの下部電極−第１の金属配線間コンタクトを示す。
【００４５】
図３は本発明の第３の実施例を示すもので、図２に示した強誘電体メモリの断面図を示す。ＷＬｓ（ｓ＝０，１，…）はサブワード線、ＣＩはセルブロック内のセル内、セル間配線、ＢＬはビット線、ＭＢＳはメインブロック選択線、ＢＳ０，ＢＳ１はブロック選択線、／ＰＬ，ＰＬはサブプレート線を示し、符号の後にカッコを付けて付加したＭ１は第１の金属配線、Ｍ２は第２の金属配線をそれぞれ示している。
【００４６】
図２、図３においては、図１と同じ回路構成を示し、図１と同じ効果があり、金属配線層を増加すること無く、階層ブロック線方式を実現して、サブローデコーダの面積低減とチップサイズの縮小を実現している。図２、図３はより具体的な実施例を示しており、強誘電体キャパシタの下部電極ＢＥから、コンタクトｃＢＥ−Ｍ１を介して金属配線Ｍ１と接続して、この金属配線Ｍ１はコンタクトｃＡＡ−Ｍ１を介してセルトランジスタＣＴのアクティブエリアＡＡと接続する構成例である。このとき、セル内配線が無い領域を利用して、金属配線Ｍ１を用いて、サブプレート線／ＰＬ，ＰＬを配設し、ブロック選択トランジスタＢＳＴ上に、１本のメインブロック選択線ＭＢＳを配設している。
【００４７】
フォールデッドビット線構成をとるため、図２（ｂ）に示したように、ブロック選択線は２種類（ＢＳ０，ＢＳ１）が用いられている。通過側のブロック選択線は、金属配線Ｍ１のブリッジ（bridge）で、フィールド（field）上のゲート層ＧＣと立体交差されているため、この実施例でのメインブロック選択線ＭＢＳは、このブリッジの金属配線Ｍ１を避けるように、くねくねと曲がりながら配設されている。また図２に示すように、本実施例のセルは、隣接ビット線方向では、メモリセルＭＣがサブワード線ＷＬｓの１ピッチ（pitch）分シフトして配置されている。これにより、強誘電体キャパシタの上部電極に接続される金属配線から、拡散層に接続するコンタクトに隣接して、隣接したセルの強誘電体キャパシタが配置されず、セルサイズが縮小出来る。また、セルブロックのプレート線接続部の面積を小さくすることが出来る。
【００４８】
図４は本発明の第４の実施例を示し、図１の変形例である。図４において、図１と同一部分には同じ符号を付してその詳細な説明は省略する。この第４の実施例は、図１と同様な効果がある。さらに図１に比べて、セルブロック上に２本のメインブロック選択線ＭＢＳ０とＭＢＳ１、ＭＢＳ２とＭＢＳ３、…をそれぞれ通過させることにより、より設計の自由度が上がり、結果として、サブローデコーダＳＲＤの回路素子数、回路面積を低減出来る。
【００４９】
図５は本発明の第５の実施例を示し、図４の回路構成を実現するセルブロックのパターンレイアウトの一部を示す。図６は、本発明の第６の実施例を示し、図１の回路を実現するセルブロックのパターンレイアウトの一部を示す。図７は、図５の断面図を示し、図８は図６の断面図を示している。
【００５０】
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）はそれぞれ、図２（ａ）〜（ｄ）と同じレイアウト（Layout）層を示しており、さらに、図５（ａ），（ｂ），（ｄ）と図６（ａ），（ｂ），（ｄ）においては、閾値電圧が負であるディプリション（depletion）型トランジスタを形成するためのDepletion Implantation（Ｄｉｍｐ）のマスク（mask）データが存在している。
【００５１】
図５、図６においては、セル部の構成は図２、図３と同じで、異なる点はブロック選択トランジスタＢＳＴ０，ＢＳＴ１上に、金属配線Ｍ１用の広い配線領域を空けることである。
【００５２】
図５のセル部には、図４に示すように複数本のメインブロック選択線ＭＢＳ０とＭＢＳ１、ＭＢＳ２とＭＢＳ３、…を配設するために、通過ブロック選択トランジスタＢＳＴ０を形成するのに、ディプリション型（Ｄタイプ）のトランジスタを採用している。即ち、金属配線Ｍ１のブリッジに代えて、このＤタイプのブロック選択トランジスタＢＳＴ０を介在してビット線ＢＬに接続する。Ｄタイプのトランジスタは、閾値電圧が負であるため、トランジスタＢＳＴ０のソース、ドレイン間には電流が常に流れるので、ビット線ＢＬに接続するための金属配線Ｍ１のブリッジが不要になり、メインブロック選択線ＭＢＳ０，ＭＢＳ１としての金属配線Ｍ１用の広い配線領域を確保できている。
【００５３】
図６の場合は、Ｄタイプのブロック選択トランジスタＢＳＴ０を利用しているが、余裕をもって１本のメインブロック選択線ＭＢＳを配設している。これによって、メインブロック選択線の寄生容量を減らせ高速動作が可能となる。図５〜図８において、その他主な効果は、図１〜図４と同じである。
【００５４】
図９〜図１３は本発明の第９〜第１３の実施例を示す、レイアウト平面図を示し、図１、図４の等価回路を実現できる。また図１４〜図１７は、図９〜図１３の断面図を示す。図１８〜図２０は、本発明の第１８〜図２０の実施例を示す、レイアウト平面図を示し、図１、図４の等価回路を実現できる。この断面図も、図１４〜図１７と同様である。勿論これらの主な効果は、図１〜図８と同様である。
【００５５】
上記図９〜図２０は、下部電極ＢＥから、金属配線Ｍ１を介さずに直接、アクティブエリアＡＡにコンタクト（ｃＡＡ−ＢＥ）を取るスタック型のセルの場合を示しており、コンタクトｃＢＥ−Ｍ１、金属配線Ｍ１、コンタクトｃＡＡ−Ｍ１を介さない分、セルサイズを縮小出来る。
【００５６】
図９〜図１３のセルは、隣接したビット線方向に、同じセル配置をしており、図１８〜図２０のセルは、隣接したビット線方向のセルが、サブワード線の１ピッチ分、ビット線方向にシフトしたセル構成である点が異なる。使用レイヤ層、使用コンタクトの種類は、コンタクトｃＢＥ−Ｍ１が無くなり、コンタクトｃＡＡ−ＢＥが存在する点を除けば、図２、図３、及び図５〜図８と同じである。
【００５７】
より具体的に言うと、図１４〜図１７に示すように、下部電極ＢＥはコンタクトｃＡＡ−ＢＥを介して、セルトランジスタＣＴのアクティブエリアＡＡに接続され、上部電極ＴＥはコンタクトｃＴＥ−Ｍ１を介して金属配線Ｍ１に接続され、この金属配線Ｍ１はコンタクトｃＡＡ−Ｍ１を介してアクティブエリアＡＡと接続され、強誘電体キャパシタＦＣとセルトランジスタＣＴの並列接続を実現している。コンタクトｃＡＡ−Ｍ１，ｃＡＡ−ＢＥは、隣接したセルで共有化して、セルサイズを縮小している。
【００５８】
また、各種メインブロック選択線の構成を詳細に言うと、図９は、図１５に対応して、Ｄタイプの通過ブロック選択トランジスタＢＳＴ１を形成し、このトランジスタＢＳＴ１の上に金属配線Ｍ１の空き領域を作り、１本の金属配線Ｍ１でのメインブロック選択線ＭＢＳを配設している。
【００５９】
図１０は、図１４に対応して、Ｄタイプの通過ブロック選択トランジスタＢＳＴ１を形成し、このトランジスタＢＳＴ１の上に金属配線Ｍ１の空き領域を作り、２本の金属配線Ｍ１でのメインブロック選択線ＭＢＳ０，ＭＢＳ１を配設している。
【００６０】
図１１、図１２は、図１７に対応して、コンタクトｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥのブリッジを形成し、フィールドトランジスタ（field transistor）からなる通過ブロック選択トランジスタＢＳＴ１ｆを形成し、このトランジスタＢＳＴ１ｆの上に金属配線Ｍ１の空き領域を作り、１本の金属配線Ｍ１でのメインブロック選択線ＭＢＳを配設している。図１１においては、さらに、金属配線Ｍ１のブリッジと、下部電極ＢＥのブリッジを両方利用している。
【００６１】
図１３は、図１６に対応して、コンタクトｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥのブリッジを作り、フィールドトランジスタからなる通過ブロック選択トランジスタＢＳＴ１ｆを形成し、このトランジスタＢＳＴ１ｆの上に金属配線Ｍ１の空き領域を作り、２本の金属配線Ｍ１でのメインブロック選択線ＭＢＳ０，ＭＢＳ１を配設している。
【００６２】
図１８は、図１４に対応して、Ｄタイプの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線Ｍ１の空き領域を作り、２本の金属配線Ｍ１でのメインブロック選択線ＭＢＳ０，ＭＢＳ１を配設している。勿論、１本のメインブロック選択線でも実現できる。
【００６３】
図１９は、図１７に対応して、コンタクトｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥのブリッジを作り、フィールドトランジスタの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線Ｍ１の空き領域を作り、１本の金属配線Ｍ１でのメインブロック選択線ＭＢＳを配設している。さらに金属配線Ｍ１のブリッジと、下部電極ＢＥのブリッジを両方利用している。
【００６４】
図２０は、図１６に対応して、コンタクトｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥのブリッジを作り、フィールドトランジスタの通過ブロック選択トランジスタを形成し、このトランジスタの上に金属配線Ｍ１の空き領域を作り、２本の金属配線Ｍ１でのメインブロック選択線ＭＢＳ０，ＭＢＳ１を配設している。
【００６５】
勿論、これらの発明は各種変形が可能であり、例えば、第２の金属配線Ｍ２の形成後に、第１の金属配線Ｍ１を形成した構造でも、セル配線、プレート線、及びメインブロック選択線を同じ配線層で形成する分は、本発明の趣旨と異なることは無い。
【００６６】
図９〜図２０においては、上記発明に追加して、新たな発明が追加されている。勿論、下部電極ＢＥから、コンタクトｃＡＡ−ＢＥを介して、アクティブエリアＡＡに接続するスタックセル構成にしている分、コンタクトｃＢＥ−Ｍ１が無くなり、且つセルサイズが縮小できるが、セルブロック全体でみると、先願について説明した図３３、図３４で示すように、金属配線Ｍ１のプレート線ＰＬ，／ＰＬと最終端のセルとを接続する場合、金属配線Ｍ１から、最終端のセルの下部電極ＢＥヘコンタクト（ｃＢＥ−Ｍ１）を落とす必要が生じる。特にフォールデッドビット線構成では、２本のプレート線ＰＬ，／ＰＬを交互に、隣接したセルブロックの最終端と接続する必要があるため、下部電極ＢＥのブリッジが必要となるためである。即ち、セルにはコンタクトｃＢＥ−Ｍ１が不要になっても、プレート線ＰＬ，／ＰＬとの接続で、コンタクトｃＢＥ−Ｍ１が必要になったのでは、プロセスコストを低減出来ない。さらに、コンタクトｃＢＥ−Ｍ１は強誘電体膜の形成後に空けて、導電体を埋めるため、ダメージ等が入り、強誘電体膜の特性を劣化させる問題がある。
【００６７】
この問題を解決するため、図９〜図２０においては、例えば図１４のプレート線コンタクト部に示すように、セルブロック最終端のセルの下部電極ＢＥは、コンタクトｃＡＡ−ＢＥを介してアクティブエリアＡＡに接続して、さらにアクティブエリアＡＡから、コンタクトｃＡＡ−Ｍ１を介して、プレート線／ＰＬ（Ｍ１）に接続して、コンタクトｃＢＥ−Ｍ１を無くしている。このとき、前記コンタクトｃＡＡ−ＢＥ上に、相互の金属配線Ｍ１からなるプレート線ＰＬを通過させることにより、サイズオーバヘッドを最小に抑え、フォールデッドビット線構成を実現している。これらの実施例により、コンタクトｃＢＥ−Ｍ１の完全な削減により、コストを低減し、ダメージを無くしつつ、面積増加を抑えている。
【００６８】
特に、セルをビット線方向に１ピッチシフトする図９〜図１３の実施例では、前記コンタクトｃＡＡ−ＢＥ上の金属配線Ｍ１からなるプレート線ＰＬの通過を、交互に、隣接したブロック間で対称に出来るため、プレートコンタクト部でのコンタクト数を、隣接したブロック間で、２個のみ形成するだけで実現できる（１個のコンタクトｃＡＡ−Ｍ１と、１個のコンタクトｃＡＡ−ＢＥ）。図１８〜図２０の場合では、３個必要になる（１個のコンタクトｃＡＡ−Ｍ１と、２個のコンタクトｃＡＡ−ＢＥ）。この構成は、本発明の階層ブロック選択方式と同時に実現しても良いし、別々に実現しても良い。また上記各断面図において、点線は、サブワード線方向に少しずれた位置の断面を表している。
【００６９】
図２１、図２２は本発明の第２１、２２の実施例を示すもので、図１の変形例を示す。主な効果は、図１と同様である。図２１においては、サブアレイＳＣＡ間に配設されたサブローデコーダＳＲＤからのサブワード線の出力は、サブローデコーダＳＲＤの両側から、その両側に配置されたサブアレイＳＣＡに引き出されている。これにより、ワード線駆動回路を両側のサブアレイＳＣＡで共有化して、回路素子数を削減できている。
【００７０】
図２２においては、図２１と同様に、サブアレイＳＣＡ間に配設されたサブローデコーダＳＲＤからのサブワード線ＳＷＬの出力は、サブローデコーダＳＲＤの両側から、その両側に配置されたサブアレイＳＣＡに引き出されている。これにより、ワード線駆動回路を両側のサブアレイＳＣＡで共有化しているのみならず、ワード線駆動回路の回路配置ピッチを緩和するため、サブアレイＳＣＡのサブワード線ＳＷＬを、両側に配置されたワード線駆動回路で交互に駆動している。同様に、サブプレート線においても、サブプレート線駆動回路の共有化や、サブプレート線の交互駆動が可能である。
【００７１】
なお、図２１、図２２において、ＭＲＤはメインローデコーダ、ＭＢＳはメインブロック選択線、ＳＡはセンスアンプ、ＢＬはビット線である。
【００７２】
図２３は、本発明の第２３の実施例を示し、図１のサブローデコーダ部（Sub RD）の回路構成例を示す。また、図２４は本発明の第２４の実施例を示し、図２３の具体的な動作例を示す。複数のセルブロックから選択されたセルブロックにおいて、メインブロック選択線ＭＢＳ０がＨｉｇｈレベルになり、セルブロック内の８本のサブワード線ＷＬ０〜ＷＬ７から選択したサブワード線を選ぶための、ワード線駆動信号線ＷＬＤＶ３がＨｉｇｈレベルになると、サブワード線ＷＬ３のみＨｉｇｈレベルからＬｏｗレベルに下がり、選択セルのセルトランジスタがＯＦＦになる。その後、ビット線／ＢＬ側のブロック選択駆動信号ＢＳＥ０、プレート選択駆動信号ＰＬＥ０がＨｉｇｈレベルになると、メインブロック選択線ＭＢＳ０がＨｉｇｈレベルであるため、ブロック選択線ＢＳ０及びプレート線ＰＬ０がＨｉｇｈレベルになり、セルデータがビット線に読み出される。このとき、プレート選択駆動信号ＰＬＥ０，ＰＬＥ１とブロック選択駆動信号ＢＳＥ０，ＢＳＥ１が全てＨｉｇｈレベルになると、ブロック選択線ＢＳ０，ＢＳ１とプレート線ＰＬ０，ＰＬ１が全てＨｉｇｈレベルとなり、２Ｔ２Ｃ動作が可能となる。なおプレート信号は、隣接したセルブロックで共有化しているため、メインブロック選択線ＭＢＳ０，ＭＢＳ１のどちらか一方がＨｉｇｈレベルの時動作するような回路になっている。
【００７３】
図２５は、本発明の第２５の実施例を示し、図４のサブローデコーダ部の回路構成例を示す。この回路は、ほぼ図２３と同じであるが、メインブロック選択線ＭＢＳ０，ＭＢＳ１がセルブロック当り２本あるのを利用して、ビット線／ＢＬとＢＬで異なるプレート線を選ぶプレート選択駆動信号ＰＬＥ０，ＰＬＥ１を１つに減らしつつ、メインブロック選択線ＭＢＳ０，ＭＢＳ１でＯＲを取っていた回路を削り、直接、隣接したセルブロックがどちらか選ばれ、且つビット線／ＢＬが選ばれる場合にメインブロック選択線ＭＢＳ１をＨｉｇｈレベル、隣接したセルブロックがどちらか選ばれ、且つビット線ＢＬが選ばれる場合にメインブロック選択線ＭＢＳ３をＨｉｇｈレベルにする回路をメインローデコーダに搭載することにより、サブローデコーダの素子数を削減出来る。
【００７４】
図２６は、本発明の第２６の実施例を示し、図４のサブローデコーダＳＲＤ部の回路構成例を示す。図２７は本発明の第２７の実施例を示し、図２６の具体的な動作例を示す。メインブロック選択線をセルブロック当り２本に増加したことを利用して、メインブロック選択線ＭＢＳ０が選択された場合、ワード線ＷＬ０〜ＷＬ３を選択して、メインブロック選択線ＭＢＳ１が選択された場合、ワード線ＷＬ４〜ＷＬ７が選択されるように制御している。これにより、図２３では、８本存在した、ワード線駆動信号線ＷＬＤＶｉ（ｉ＝０，１，２，…）を半分の４本に削減できる。
【００７５】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施例を示す、強誘電体メモリのセルブロック回路構成と効果を表す図。
【図２】本発明の第２の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図３】本発明の第３の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図４】本発明の第４の実施例を示す、強誘電体メモリのセルブロック回路構成と効果を表す図。
【図５】本発明の第５の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図６】本発明の第６の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図７】本発明の第７の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図８】本発明の第８の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図９】本発明の第９の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１０】本発明の第１０の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１１】本発明の第１１の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１２】本発明の第１２の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１３】本発明の第１３の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１４】本発明の第１４の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図１５】本発明の第１５の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図１６】本発明の第１６の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図１７】本発明の第１７の実施例を示す、強誘電体メモリのセルブロックの断面図。
【図１８】本発明の第１８の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図１９】本発明の第１９の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図２０】本発明の第２０の実施例を示す、強誘電体メモリのセルブロックレイアウト図。
【図２１】本発明の第２１の実施例を示す、階層ブロック線方式のブロック配置図。
【図２２】本発明の第２２の実施例を示す、階層ブロック線方式のブロック配置図。
【図２３】本発明の第２３の実施例を示す、サブローデコーダの回路図。
【図２４】本発明の第２４の実施例を示す、サブローデコーダ動作タイミングチャート図。
【図２５】本発明の第２５の実施例を示す、サブローデコーダの回路図。
【図２６】本発明の第２６の実施例を示す、サブローデコーダの回路図。
【図２７】本発明の第２７の実施例を示す、サブローデコーダ動作タイミングチャート図。
【図２８】従来の強誘電体メモリの構成図。
【図２９】従来の強誘電体メモリのメモリセル断面図。
【図３０】従来の強誘電体メモリで階層ワード線を構成した場合のブロック図。
【図３１】従来の強誘電体メモリで階層ワード線を構成した場合のメモリセルの断面図。
【図３２】先願で開示した強誘電体メモリのセルブロック構成と動作例について説明するための図。
【図３３】先願の強誘電体メモリのセルブロックレイアウト図。
【図３４】先願の強誘電体メモリのセルブロックに階層ワード線を適用した場合の断面図。
【符号の説明】
【００７７】
ＭＣ…メモリセル、
ＣＴ…セルトランジスタ、
ＦＣ…強誘電体キャパシタ、
ＴＥ…強誘電体キャパシタの上部電極、
ＢＥ…強誘電体キャパシタの下部電極、
ＦＥ…強誘電体材料膜、
ＢＳＴ，ＢＳＴ０，ＢＳＴ１…ブロック選択トランジスタ（選択トランジスタ）、
ＭＣＢ…メモリセルブロック、
ＲＤ…ローデコーダ、
ＭＲＤ…メインローデコーダ、
ＳＲＤ…サブローデコーダ、
ＰＬＤ…プレートドライバ、
ＳＡ…センスアンプ、
ＣＡ…セルアレイ、
ＳＣＡ…サブアレイ、
／ＢＬ，ＢＬ…ビット線、
ＰＬ，／ＰＬ…プレート電極、
ＷＬ，ＷＬｉ‥ワード線、
ＳＷＬ，ＳＷＬ０〜ＳＷＬ３，ＷＬｓ…サブワード線、
ＭＷＬ０，ＭＷＬ１，ＭＷＬｉ…メインワード線、
ＭＢＳ０，ＭＢＳ１，ＭＢＳ２，ＭＢＳ３…メインブロック選択線、
ＢＳ０，ＢＳ１，ＢＳ２，ＢＳ３…ブロック選択線、
ＣＩ…セルブロック内のセル内、セル間配線、
ＡＡ…拡散層（アクティブエリア）、
ＧＣ…トランジスタのゲート層、
Ｍ１…第１の金属配線、
Ｍ２…第２の金属配線、
ｃＡＡ−Ｍ１…拡散層（アクティブエリア）−第１の金属配線間コンタクト、
ｃＭ１−Ｍ２…第１の金属配線−第２の金属配線間コンタクト、
ｃＴＥ−Ｍ１…上部電極−第１の金属配線間コンタクト、
ｃＢＥ−Ｍ１…下部電極−第１の金属配線間コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007220299.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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