(57)【要約】      （修正有）【課題】階調電源回路を構成するアンプのオフセットのばらつきに起因して発生するブロックむらを抑制する。【解決手段】階調電圧発生回路２７は、電圧バイアスを発生するアンプ３６、３７と、前記電圧バイアスから前記複数の階調電圧を生成するために使用される直列接続抵抗３２、３４、及びアンプ３３、３５とを含む。アンプ３６、３７は、オフセットの方向を切り換え可能に構成されている。アンプ３６、３７のオフセットの方向は、或るフレーム期間において、液晶表示パネル１の或る画素を駆動する際に設定される前記アンプのオフセットの方向が、或るフレーム期間と異なる他のフレーム期間において、前記或る画素を駆動する際に設定されるアンプ３６、３７のオフセットの方向に対して反対であるように制御される。【選択図】図７
2007219200.tif 000002
【特許請求の範囲】
【請求項１】
画素が行列に並べられた表示パネルと、
前記表示パネルに接続された複数のデータドライバ
とを具備し、
前記複数のデータドライバのそれぞれは、
複数の階調電圧を発生する階調電圧発生回路と、
入力表示データに応答して前記複数の階調電圧のうちから選択階調電圧を選択し、前記選択階調電圧に対応する電圧レベルを有するデータ信号を前記表示パネルに出力する駆動回路
とを備え、
前記階調電圧発生回路は、
電圧バイアスを発生するアンプと、
前記電圧バイアスから前記複数の階調電圧を生成する電圧生成回路
とを含み、
前記アンプは、オフセットの方向を切り換え可能に構成されており、
前記アンプのオフセットの方向は、或るフレーム期間において、前記表示パネルの或る画素を駆動する際に設定される前記アンプのオフセットの方向が、或るフレーム期間と異なる他のフレーム期間において、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向に対して反対であるように制御される
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記或る画素に供給されるデータ信号の極性は、１フレーム期間毎に反転され、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向は、２フレーム期間毎に反転される
表示装置。
【請求項３】
請求項１に記載の表示装置であって、
前記データドライバのそれぞれは、前記入力表示データに対して減色処理を行うことによって生成された減色表示データを受け取り、
前記駆動回路は、前記複数の階調電圧から前記減色表示データに対応する階調電圧を前記選択階調電圧として選択し、
前記或る画素の前記減色処理には、２ｎ個の値から選択された誤差が使用され、
前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差を制御する駆動制御は、２ｎ×２×２フレーム期間を１周期として行われる
表示装置。
【請求項４】
請求項１に記載の表示装置であって、
前記複数のデータドライバのそれぞれは、更に、前記入力表示データに対してｎビットの減色処理を行って減色表示データを生成する処理回路を備え、
前記駆動回路は、前記複数の階調電圧から前記減色表示データに対応する階調電圧を前記選択階調電圧として選択し、
前記或る画素の前記減色処理には、２ｎ個の値から選択された誤差が使用され、
前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差を制御する駆動制御は、２ｎ×２×２フレーム期間を１周期として行われる
表示装置。
【請求項５】
請求項３又は請求項４に記載の表示装置であって、
前記駆動制御では、前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差との全ての組み合わせが前記駆動制御の１周期において現れるように制御される
表示装置。
【請求項６】
請求項５に記載の表示装置であって、
前記或るラインの前期画素のそれぞれに供給されるデータ信号の極性は、１フレーム期間毎に反転され、
前記減色処理に使用される誤差値は、２ｎ×２フレーム期間を周期として制御され、
前記駆動制御の周期のそれぞれについて、前記駆動制御の周期の前半の第１〜第（２ｎ×２）フレーム期間における前記アンプのオフセットの方向は、それぞれ、後半の第｛（２ｎ×２）＋１｝〜第｛２ｎ×２×２｝フレーム期間における前記アンプのオフセットの方向に対して反対である
表示装置。
【請求項７】
請求項１に記載の表示装置であって、
或るラインの画素を駆動する際に設定される前記アンプのオフセットの方向は、前記或るラインに隣接するラインの画素を駆動する際に設定される前記アンプのオフセットの方向に対して反対である
表示装置。
【請求項８】
表示パネルを駆動するデータドライバであって、
複数の階調電圧を発生する階調電圧発生回路と、
前記複数の階調電圧から入力表示データに応答して選択階調電圧を選択し、選択された前記選択階調電圧に対応する電圧レベルを有するデータ信号を出力する駆動回路
とを具備し、
前記階調電圧発生回路は、
電圧バイアスを発生するアンプと、
前記電圧バイアスから前記複数の階調電圧を生成する階調電圧生成回路
とを含み、
前記アンプは、オフセットの方向を切り換え可能に構成されており、
前記アンプのオフセットは、或るフレーム期間においてある画素を駆動する際に設定される前記アンプのオフセットの方向が、或るフレーム期間と異なる他のフレーム期間において、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向に対して反対であるように制御される
データドライバ。
【請求項９】
請求項８に記載のデータドライバであって、
更に、
前記入力表示データに対してｎビットの減色処理を行って減色表示データを生成する処理回路
を具備し、
前記駆動回路は、前記複数の階調電圧から前記減色表示データに対応する階調電圧を、前記選択階調電圧として選択し、
前記或る画素の前記減色処理には、２ｎ個の値から選択された誤差が使用され、
前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差を制御する駆動制御は、２ｎ×２×２フレーム期間を１周期として行われる
データドライバ。
【請求項１０】
請求項８に記載のデータドライバであって、
当該データドライバは、２ｎ個の値から選択された誤差を使用する減色処理によって生成された減色表示データを受け取り、
前記駆動回路は、前記複数の階調電圧から前記減色表示データに対応する階調電圧を、前記選択階調電圧として選択し、
前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差を制御する駆動制御は、２ｎ×２×２フレーム期間を１周期として行われる
データドライバ。
【請求項１１】
請求項９又は請求項１０に記載のデータドライバであって、
前記駆動制御では、前記或る画素に供給されるデータ信号の極性と、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向と、前記或る画素の前記減色処理に使用される誤差との全ての組み合わせが前記駆動制御の１周期において現れるように制御される
データドライバ。
【請求項１２】
請求項８に記載のデータドライバであって、
前記電圧生成回路は、
前記電圧バイアスによってバイアスされる直列接続抵抗と、
前記直列接続抵抗の複数のノードにそれぞれに接続され、前記複数の階調電圧を夫々に出力する複数の演算増幅器
とを含む
データドライバ。
【請求項１３】
オフセットの方向を切り換え可能に構成されたアンプによって電圧バイアスを発生するステップと、
前記電圧バイアスから前記複数の階調電圧を生成するステップと、
入力表示データに応答して前記複数の階調電圧から選択階調電圧を選択し、前記選択階調電圧に対応する電圧レベルを有するデータ信号を表示パネルの画素に駆動して前記画素を駆動するステップ
とを具備し、
或るフレーム期間において、前記画素のうちの或る画素を駆動する際に設定される前記アンプのオフセットの方向は、或るフレーム期間と異なる他のフレーム期間において、前記或る画素を駆動する際に設定される前記アンプのオフセットの方向に対して反対である
表示パネル駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、データドライバ、及び表示パネル駆動方法に関しており、特に、階調のそれぞれに対応する階調電圧から画素に供給されるデータ信号を発生するように構成された表示装置、データドライバ、及びそれらに適用される表示パネル駆動方法に関する。
【背景技術】
【０００２】
大型の表示パネルを有する表示装置では、しばしば、表示パネルが複数のデータドライバによって駆動される。このような表示装置では、表示パネルがデータドライバの数と同数の領域に区分され、領域のそれぞれが対応するデータドライバによって駆動される。
【０００３】
図１は、このような表示装置の典型的な構成を示すブロック図である。図１の液晶表示装置は、液晶表示パネル１０１と、複数のデータドライバ１０２１〜１０２Ｎと、複数のゲートドライバ１０３と、階調電源回路１０４と、タイミングコントローラ１０５とを備えている。液晶表示パネル１０１は、複数の領域１０６１〜１０６Ｎに区分され、各領域１０６ｉは、対応するデータドライバ１０２ｉに接続されている。
【０００４】
データドライバ１０２ｉは、タイミングコントローラ１０５から送られる表示データに対応する電圧レベルを有するデータ信号を生成し、液晶表示パネル１０１の対応する領域１０６ｉの信号線（データ線）を駆動する。データドライバ１０２の動作タイミングは、表示タイミング制御信号（例えば、極性反転信号、シフトパルス、ラッチ信号など）によって制御される。
【０００５】
ゲートドライバ１０３は、ゲートドライバタイミング制御信号（例えば、水平同期信号）に応答して液晶表示パネル１０１の走査線（ゲート線）を駆動する。
【０００６】
タイミングコントローラ１０５は、データドライバ１０２に表示データを供給する。加えて、タイミングコントローラ１０５は、データドライバ１０２に送られる表示タイミング制御信号、及びゲートドライバ１０３に送られるゲートドライバタイミング制御信号を生成し、液晶表示装置のタイミング制御を行う。
【０００７】
階調電源回路１０４は、データドライバ１０２に供給される階調電圧発生用バイアスＶ０〜Ｖ８を生成する。階調電圧発生用バイアスＶ０〜Ｖ８は、互いに異なる電位を有しており、各データドライバ１０２の内部で階調電圧を発生するために使用される。各データドライバ１０２は、この階調電圧発生用バイアスＶ０〜Ｖ８から、使用され得る全ての階調に対応する階調電圧を発生し、その階調電圧から表示データに対応するものを選択することによってデータ信号を発生する。この階調電圧発生用バイアスＶ０〜Ｖ８により、データドライバ１０２のガンマ特性（即ち、データドライバに入力される表示データの値と、データドライバから出力されるデータ信号の信号レベルとの間の対応関係）が制御される。
【０００８】
しかしながら、図１の液晶表示装置の構成は、コストの面では有利ではない。なぜなら、図１に図示されている構成では、階調電源回路１０４とデータドライバ１０２のそれぞれとを接続するために必要な配線の数が多く、また、データドライバ１０２とは別個に階調電源回路１０４を設けるため、部品の数が増大するからである。これらは、いずれもコストを不所望に増大させる。
【０００９】
コストの低減のためには、図２に示されているように、階調電源回路１０４Ａがデータドライバ１０２Ａのそれぞれに独立して集積化されている構成も提案されている（例えば、特開２００４−２７９４８２号公報参照）。このような構成が採用される場合、各データドライバ１０２の内部で階調電源回路１０４Ａによって階調電圧発生用バイアス電圧が発生され、その階調電圧発生用バイアスから、使用され得る全ての階調に対応する階調電圧が発生される。
【特許文献１】特開２００４−２７９４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２に図示されている液晶表示装置１００Ａには、いわゆる「ブロックむら」と呼ばれる不具合が発生するという問題点がある。「ブロックむら」とは、液晶表示パネル１０１の各領域１０６の表示画像の色合いが、駆動されるデータドライバ１０２Ａに依存して相違する現象である。
【００１１】
発明者の検討によれば、「ブロックむら」と呼ばれる不具合の原因の一つは、各データドライバ１０２Ａに内蔵されている階調電源回路１０４Ａを構成するアンプのオフセットのばらつきに起因している。製造バラツキに起因して、階調電源回路１０４Ａを構成するアンプのオフセットは、データドライバ毎に不可避的に相違する。オフセットのバラツキは、データドライバのガンマ特性にバラツキを生じさせる。
【００１２】
例えば、図３に示されているように、各データドライバ１０２Ａの階調電源回路１０４Ａが、定電圧源２０１、２０２と、２つのアンプ２０３、２０４によって構成され、且つ、アンプ２０３、２０４の出力の間に直列に接続された直列接続抵抗２０５を用いて階調電圧Ｖ０〜Ｖ６３が生成される場合を考える。この場合、ある画素に供給されるデータ信号の電圧レベルは、階調電圧Ｖ０〜Ｖ６３のうち表示データに応じて選択された階調電圧に設定される。
【００１３】
図３に示されている階調電源回路１０４Ａの２つのアンプ２０３、２０４のオフセットは、図４Ａ〜図４Ｄにそれぞれに図示されている「状態１」〜「状態４」の４つの状態をとり得る。図４Ａ〜図４Ｄにおいて、ＶＨ＊、ＶＬ＊は、それぞれ、アンプ２０３、２０４の出力電圧の所望値である。「状態１」とは、アンプ２０３の出力電圧が所望値ＶＨ＊よりもオフセットＡだけ高く、アンプ２０４の出力電圧が所望値ＶＬ＊よりもオフセットＢだけ低い状態である。「状態２」とは、アンプ２０３の出力電圧が所望値ＶＨ＊よりもオフセットＡだけ低く、アンプ２０４の出力電圧が所望値ＶＬ＊よりもオフセットＢだけ低い状態である。「状態３」とは、アンプ２０３の出力電圧が所望値ＶＨ＊よりもオフセットＡだけ高く、アンプ２０４の出力電圧が所望値ＶＬ＊よりもオフセットＢだけ高い状態である。「状態４」とは、アンプ２０３の出力電圧が所望値ＶＨ＊よりもオフセットＡだけ低く、アンプ２０４の出力電圧が所望値ＶＬ＊よりもオフセットＢだけ高い状態である。
【００１４】
各データドライバ１０２Ａのガンマ特性は、各データドライバ１０２Ａの２つのアンプ２０３、２０４が「状態１」乃至「状態４」のいずれをとるかによって影響される。各データドライバ１０２Ａが「状態１」〜「状態４」のいずれに設定されるかは、製造バラツキに支配されてランダムに決定されるから、結果として、データドライバ１０２Ａのガンマ特性にバラツキが発生する。このような状況は、階調電源回路１０４Ａに含まれるアンプの数が増加しても同様に当てはまる。
【００１５】
このように、階調電源回路１０４Ａのアンプのオフセットのバラツキは、データドライバのガンマ特性にバラツキを生じさせる。その結果、同一の表示データに対してデータドライバから出力されるデータ信号の電圧レベルがデータドライバ毎に相違することになる。このようなガンマ特性のバラツキが、人の目には、「ブロックむら」として認識される。例えば、隣接するデータドライバ１０２Ａのガンマ特性が大きく相違すると、隣接するデータドライバ１０２Ａによって駆動される領域１０６の境界が、人の目に視認されてしまう。
【００１６】
以上に説明されているように、図２に図示されている液晶表示装置１００Ａには、階調電源回路を構成するアンプのオフセットのばらつきに起因して、ブロックむらが発生するという課題がある。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１８】
本発明による表示装置は、画素が行列に並べられた表示パネル（１）と、表示パネル（１）に接続された複数のデータドライバ（２１〜２Ｎ）とを具備する。前記複数のデータドライバ（２１〜２Ｎ）のそれぞれは、複数の階調電圧を発生する階調電圧発生回路（２７）と、入力表示データに応答して、前記複数の階調電圧のうちから選択階調電圧を選択し、前記選択階調電圧に対応する電圧レベルを有するデータ信号を前記表示パネル（１）に出力する駆動回路（２５、２６）とを備えている。階調電圧発生回路（２７）は、電圧バイアスを発生するアンプ（３６、３７）と、前記電圧バイアスから前記複数の階調電圧を生成する電圧生成回路（３２、３３、３４、３５）とを含む。前記アンプ（３６、３７）は、オフセットの方向を切り換え可能に構成されている。前記アンプ（３６、３７）のオフセットの方向は、或るフレーム期間において、表示パネル（１）の或る画素を駆動する際に設定される前記アンプのオフセットの方向が、或るフレーム期間と異なる他のフレーム期間において、前記或る画素を駆動する際に設定されるアンプ（３６、３７）のオフセットの方向に対して反対であるように制御される。
【００１９】
このような表示装置では、アンプ（３６、３７）のオフセットの方向が或るフレーム期間と他のフレーム期間との間で反転され、画素に供給されるデータ信号の電圧レベルの所望値からの誤差が、時間平均ではキャンセルされる。これにより、電圧バイアスを発生するアンプ（３６、３７）のオフセットのばらつきに起因するブロックむらの発生が有効に抑制される。
【発明の効果】
【００２０】
本発明によれば、階調電源回路を構成するアンプのオフセットのばらつきに起因するブロックむらの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の表示装置の好適な実施形態が説明される。図面において、同一又は対応する構成要素は、同一又は対応する参照符号を用いて説明される。同種の構成要素を区別する場合には添字が使用されるが、同種の構成要素を区別する必要がない場合には、添字は省略される場合があることに留意されたい。
【００２２】
（第１の実施形態）
図５は、本発明の第１の実施形態の表示装置の構成を示すブロック図である。本実施形態の表示装置は、液晶表示パネル１と、複数のデータドライバ２１〜２Ｎと、複数のゲートドライバ３と、タイミングコントローラ５とを備えている。液晶表示パネル１は、複数の領域６１〜６Ｎに区分され、各領域６ｉは、対応するデータドライバ２ｉに接続されている。
【００２３】
液晶表示パネル１には、水平方向に延伸する走査線と、垂直方向に延伸する信号線と、それらが交差する位置に設けられた画素とを備えている。ただし、走査線、信号線、及び画素は、図５には図示されていない。水平方向に並んだ画素の行は、以下、ラインと呼ばれることがある。同一のラインの画素は、同一の走査線に接続され、同一の水平期間に駆動される。
【００２４】
データドライバ２ｉは、タイミングコントローラ５から送られる表示データに対応する電圧レベルを有するデータ信号を発生して、液晶表示パネル１の対応する領域６ｉの信号線（データ線）を駆動する。本実施形態では、表示データは、６ビットのデータである。データドライバ２の動作タイミングは、表示タイミング制御信号（例えば、極性反転信号、ラッチ信号、シフトパルスなど）によって制御される。
【００２５】
ゲートドライバ３は、ゲートドライバタイミング制御信号（例えば、水平同期信号）に応答して液晶表示パネル１の走査線（ゲート線）を駆動する。ゲートドライバ３によって駆動された走査線に接続された画素にデータドライバ２によって発生されたデータ信号が供給され、これにより、液晶表示パネル１の各画素が所望の駆動電圧で駆動される。
【００２６】
タイミングコントローラ５は、データドライバ２に表示データを供給する。加えて、タイミングコントローラ５は、表示タイミング発生回路７を備えており、この表示タイミング発生回路７により液晶表示装置のタイミング制御を行う。この表示タイミング発生回路７は、データドライバ２に送られる表示タイミング制御信号、及びゲートドライバ３に送られるゲートドライバタイミング制御信号を生成する。
【００２７】
タイミングコントローラ５の表示タイミング発生回路７は、更に、オフセットキャンセル制御信号を発生してデータドライバ２に供給する機能を有している。オフセットキャンセル制御信号とは、各データドライバ２の階調電源回路に含まれるアンプのオフセットを制御するために信号である。オフセットキャンセル制御信号の詳細については後述される。
【００２８】
図６は、各データドライバ２の構成を示すブロック図である。各データドライバ２は、シフトレジスタ２１と、データレジスタ回路２２と、ラッチ回路２３と、レベルシフト回路２４と、Ｄ／Ａコンバータ２５と、出力アンプ２６と、階調電圧発生回路２７と、タイミング発生回路２８とを備えている。
【００２９】
シフトレジスタ２１は、データレジスタ回路２２に含まれる各レジスタが表示データをラッチするタイミングを制御するための制御信号群を発生するために使用される。シフトレジスタ２１は、シリアル入力、パラレル出力の構成を有しており、表示タイミング発生回路７から供給されるシフトパルスに応答して、その内部でデータシフト動作を行う。このデータシフト動作により、データレジスタ回路２２に供給される制御信号が順次に活性化され、データレジスタ回路２２の各レジスタが順次に動作する。
【００３０】
データレジスタ回路２２は、タイミングコントローラ５から表示データを受け取るための回路である。データレジスタ回路２２は、そのデータドライバ２が駆動すべき信号線と同数のレジスタ（図示されない）を含んでおり、各レジスタは、１画素の表示データを格納可能に構成されている。このような構成により、データレジスタ回路２２は、１ラインの画素の表示データを格納可能である。データレジスタ回路２２の各レジスタには、シフトレジスタ２１から制御信号が供給され、各レジスタは、その制御信号に応答して表示データを取り込んで格納する。
【００３１】
ラッチ回路２３は、表示タイミング発生回路７から供給されるラッチ信号に応答して、データレジスタ回路２２から、１ラインの画素の表示データをラッチする。ラッチされた表示データは、レベルシフト回路２４を介してＤ／Ａコンバータ２５に送られる。
【００３２】
レベルシフト回路２４は、ラッチ回路２３の出力の信号レベルをシフトして、Ｄ／Ａコンバータ２５の入力の信号レベルに整合させる。
【００３３】
Ｄ／Ａコンバータ２５は、ラッチ回路２３から送られる表示データに対してＤ／Ａ変換を行う。このＤ／Ａ変換には、階調電圧発生回路２７から供給される階調電圧Ｖ０＋〜Ｖ６３＋、階調電圧Ｖ０−〜Ｖ６３−が使用される。階調電圧Ｖ０＋〜Ｖ６３＋は、コモン電位（即ち液晶表示パネル１の対向電極の電位）を基準として「正」の電圧であり、階調電圧Ｖ０−〜Ｖ６３−は、コモン電位を基準として「負」の電圧であり、下記の関係が成立する：
Ｖ６３−＜Ｖ６２−＜・・・＜Ｖ０−＜ＶＣＯＭ＜Ｖ０＋＜Ｖ１＋＜・・・＜Ｖ６３＋．
ただし、ＶＣＯＭは、コモン電位である。本明細書では、階調電圧及びデータ信号の極性は、コモン電位（即ち液晶表示パネル１の対向電極の電位）を基準として定められることに留意されたい。
【００３４】
ある画素が「正」のデータ信号で駆動される場合、Ｄ／Ａコンバータ２５は、極性が「正」の階調電圧Ｖ０＋〜Ｖ６３＋から当該画素の表示データに対応する階調電圧を選択し、選択された階調電圧を対応する出力アンプ２６に出力する。詳細には、ある画素の表示データが「ｋ」（ｋは、０以上６３以下の整数）であり、当該画素が正のデータ信号で駆動される場合には、階調電圧Ｖｋ＋が選択されて出力アンプ２６に出力される。同様に、ある画素の表示データが「ｋ」であり、当該画素が負のデータ信号で駆動される場合には、階調電圧Ｖｋ−が選択されて出力アンプ２６に出力される。
【００３５】
Ｄ／Ａコンバータ２５が出力する各画素の階調電圧の極性は、表示タイミング発生回路７から供給される極性反転信号によって制御される。これは、反転駆動を行うためである。極性反転信号に応答して、各画素に供給されるデータ信号の極性は、１フレーム期間毎に（即ち、２フレーム期間を周期として）反転される。
【００３６】
出力アンプ２６は、Ｄ／Ａコンバータ２５から供給された階調電圧に応じてデータ信号を生成し、液晶表示パネル１の対応する信号線を駆動する。出力アンプ２６は、電圧フォロアで構成され、データ信号の電圧レベルは、Ｄ／Ａコンバータ２５から供給された階調電圧に一致している。
【００３７】
階調電圧発生回路２７は、Ｄ／Ａコンバータ２５に供給される階調電圧Ｖ０＋〜Ｖ６３＋及び階調電圧Ｖ０−〜Ｖ６３−を発生する。階調電圧発生回路２７には、表示タイミング発生回路７からオフセットキャンセル制御信号が供給される。オフセットキャンセル制御信号は、階調電圧発生回路２７に含まれるアンプのオフセットを制御するために使用される。後に詳細に記述されるように、階調電圧発生回路２７に含まれるアンプのオフセットが制御可能であることは、本実施形態の表示装置において重要である。
【００３８】
図７は、階調電圧発生回路２７の構成を示す回路図である。階調電圧発生回路２７は、階調電源回路３１と、直列接続抵抗３２、３４と、アンプ３３０〜３３６３、３５０〜３５６３とを備えている。階調電源回路３１は、階調電圧Ｖ０＋〜Ｖ６３＋及び階調電圧Ｖ０−〜Ｖ６３−を発生するために使用される電圧バイアスを発生する。本実施形態では、階調電源回路３１は、４つの電圧バイアスＶＨ＋、ＶＬ＋、ＶＬ−、ＶＨ−を発生する。ここで電圧バイアスＶＨ＋、ＶＬ＋の極性は、コモン電位に対して正であり、電圧バイアスＶＬ−、ＶＨ−の極性は、コモン電位に対して負である。電圧バイアスＶＨ＋、ＶＬ＋、ＶＨ−、ＶＬ−の間には、下記の関係が成立する：
ＶＨ＋＞ＶＬ＋＞ＶＣＯＭ＞ＶＬ−＞ＶＨ−，
ただし、ＶＣＯＭは、コモン電位である。電圧バイアスＶＨ＋は、直列接続抵抗３２の一端に供給され、電圧バイアスＶＬ＋は、直列接続抵抗３２の他端に供給される。一方、電圧バイアスＶＬ−は、直列接続抵抗３４の一端に供給され、電圧バイアスＶＨ−は、直列接続抵抗３４の他端に供給される。
【００３９】
直列接続抵抗３２とアンプ３３０〜３３６３は、電圧バイアスＶＨ＋、ＶＬ＋から階調電圧Ｖ０＋〜Ｖ６３＋を発生する回路として機能する。アンプ３３０〜３３６３は、直列接続抵抗３２に発生されている電位から、それぞれ、正の階調電圧Ｖ０＋〜Ｖ６３＋を発生する。具体的には、アンプ３３０〜３３６３の入力は、直列接続抵抗３２のノードにそれぞれに接続されており、且つ、アンプ３３０〜３３６３は、それぞれが電圧フォロアとして動作する。これにより、アンプ３３０〜３３６３の出力から階調電圧Ｖ０＋〜Ｖ６３＋が出力される。階調電圧Ｖ０＋〜Ｖ６３＋は、それぞれ、アンプ３３０〜３３６３が直列接続抵抗３２に接続されているノードの電位に対応する電圧レベルを有している。
【００４０】
同様に、直列接続抵抗３４とアンプ３５０〜３５６３は、電圧バイアスＶＨ−、ＶＬ−から階調電圧Ｖ０−〜Ｖ６３−を発生する回路として機能する。アンプ３５０〜３５６３は、それぞれが電圧フォロアとして動作し、直列接続抵抗３４の各ノードに発生されている電位から、それぞれ、負の階調電圧Ｖ０−〜Ｖ６３−を発生する。階調電圧Ｖ０−〜Ｖ６３−は、それぞれ、アンプ３５０〜３５６３が直列接続抵抗３４に接続されているノードの電位に対応する電圧レベルを有している。
【００４１】
階調電源回路３１は、アンプ３６１、３６２、３７１、３７２と、定電圧源３８ａ、３８ｂ、３９ａ、３９ｂとを備えている。定電圧源３８ａ、３８ｂ、３９ａ、３９ｂは、それぞれ、電圧バイアスＶＨ＋、ＶＬ＋、ＶＬ−、ＶＨ−と同一のレベルの電圧を発生する。アンプ３６１、３６２、３７１、３７２は、電圧フォロアとして動作し、定電圧源３８ａ、３８ｂ、３９ａ、３９ｂから供給される電圧から、電圧バイアスＶＨ＋、ＶＬ＋、ＶＬ−、ＶＨ−を発生する。
【００４２】
アンプ３６、３７は、オフセットキャンセル制御信号に応じて、そのオフセットの方向を切り替え可能であるように構成されている。一般に、２入力のアンプを用いて電圧フォロアを構成した場合、例えば差動トランジスタ対の特性の相違に起因して、ある方向にオフセットが発生することは不可避である。２入力のアンプの入力の一方に所定の電圧を供給し、他方をアンプの出力に接続した場合には、理想的には当該アンプの出力には、当該所定の電圧が出力される。しかし、アンプのオフセットにより、アンプの出力は、当該所定の電圧から正の方向に又は負の方向に外れる。本実施形態では、アンプ３６、３７のオフセットの方向が、オフセットキャンセル制御信号に応じて切り換えられる。
【００４３】
図８Ａは、アンプ３６、３７の構成の一例を示す回路図である。アンプ３６、３７は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、スイッチ素子Ｓ１〜Ｓ８と、定電流源Ｉ１、Ｉ２と、キャパシタＣとを備えている。
【００４４】
ＰチャネルトランジスタＭＰ１、ＭＰ２は、アンプ３６、３７の入力段を構成するトランジスタ対である。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、定電流源Ｉ１の出力に接続されている。定電流源Ｉ１の入力は、電圧レベルＶＤＤを有する電源線に共通に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインに接続されている。
【００４５】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、カレントミラーとして動作する。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、共通に接続されている。更に、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、電圧レベルＶＳＳを有する電源線に共通に接続されている。
【００４６】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成されるカレントミラーの入力と出力は、スイッチＳ１〜Ｓ４によって切り換え可能である。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインは、それぞれ、スイッチＳ１、Ｓ２を介して、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通に接続されているゲートに接続されている。更に、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインは、それぞれ、スイッチＳ３、Ｓ４を介してＮＭＯＳトランジスタＭＮ３のゲートに接続されている。スイッチＳ１、Ｓ４がオンされ、スイッチＳ２、Ｓ３がオフされると、ＮＭＯＳトランジスタＭＮ１のドレインがカレントミラーの入力として機能し、ＮＭＯＳトランジスタＭＮ２のドレインが出力として機能する。逆に、スイッチＳ２、Ｓ３がオンされ、スイッチＳ１、Ｓ４がオフされると、ＮＭＯＳトランジスタＭＮ２のドレインがカレントミラーの入力として機能し、ＮＭＯＳトランジスタＭＮ１のドレインが出力として機能する。
【００４７】
ＮＭＯＳトランジスタＭＮ３のソースは、電圧レベルＶＳＳを有する電源線に接続され、ＮＭＯＳトランジスタＭＮ３のドレインは、出力端子Ｖｏｕｔ及び定電流源Ｉ２の出力に接続されている。定電流源Ｉ２の入力は、電圧レベルＶＤＤを有する電源線に接続されている。出力端子Ｖｏｕｔは、キャパシタＣを介してＮＭＯＳトランジスタＭＮ３のゲートに接続されている。
【００４８】
スイッチＳ５〜Ｓ８は、入力端子Ｖｉｎ、出力端子Ｖｏｕｔと、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとの間の接続関係を切り換えるために使用される。スイッチＳ５は、出力端子ＶｏｕｔとＰＭＯＳトランジスタＭＰ２のゲートの間に接続され、スイッチＳ６は、出力端子ＶｏｕｔとＰＭＯＳトランジスタＭＰ１のゲートの間に接続される。一方、スイッチＳ７は、入力端子ＶｉｎとＰＭＯＳトランジスタＭＰ１のゲートの間に接続され、スイッチＳ８は、入力端子ＶｉｎとＰＭＯＳトランジスタＭＰ２のゲートの間に接続される。
【００４９】
アンプ３６、３７が図８Ａの構成を有する場合、アンプ３６、３７のオフセットの方向及び大きさは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の特性の差、及びＮＭＯＳトランジスタＭＮ１、ＭＮ２の特性の差によって決定される。そして、オフセットキャンセル制御信号に応じてスイッチＳ１〜Ｓ８をオンオフすることにより、アンプ３６、３７は、そのオフセットの方向を切り換えることができる。
【００５０】
図８Ａに示されているように、アンプ３６、３７のオフセットの方向をある方向に設定する場合には、スイッチＳ６、Ｓ８がオンされ、スイッチＳ５、Ｓ７がオフされる。これにより、入力端子ＶｉｎがＰＭＯＳトランジスタＭＰ２に接続され、出力端子ＶｏｕｔがＰＭＯＳトランジスタＭＰ１に接続される。更に、スイッチＳ１、Ｓ４がオンされ、スイッチＳ２、Ｓ３がオフされる。これにより、ＮＭＯＳトランジスタＭＮ１のドレインがカレントミラーの入力として機能し、ＮＭＯＳトランジスタＭＮ２のドレインが出力として機能する。
【００５１】
アンプ３６、３７のオフセットの方向を逆の方向に設定する場合には、図８Ｂに示されているように、スイッチＳ５、Ｓ７がオンされ、スイッチＳ６、Ｓ８がオフされる。これにより、アンプ３６、３７は、入力端子ＶｉｎがＰＭＯＳトランジスタＭＰ１に接続され、出力端子ＶｏｕｔがＰＭＯＳトランジスタＭＰ２に接続されるように切り換えられる。加えて、スイッチＳ２、Ｓ３がオンされ、スイッチＳ１、Ｓ４がオフされる。これにより、ＮＭＯＳトランジスタＭＮ２のドレインがカレントミラーの入力として機能し、ＮＭＯＳトランジスタＭＮ１のドレインが出力として機能する。
【００５２】
このような動作により、アンプ３６、３７は、そのオフセットの方向を切り換えることができる。オフセットの方向を切り換えるためのアンプ３６、３７の構成は、図８Ａに限定されず、様々な構成が使用され得ることを強調しておく。
【００５３】
本実施形態の表示装置の主たる特徴は、各データドライバ２の階調電源回路３１のアンプ３６、３７のオフセットの方向が、特定の周期で切り換えられることにある。本実施形態では、図９Ａに示されているように、各データドライバ２の階調電源回路３１のアンプ３６、３７のオフセットの方向が２フレーム期間毎に（即ち、４フレーム期間の周期で）切り換えられる。言い換えれば、アンプ３６、３７は、ある２フレームの間、オフセットが特定の方向になるように設定され、それに続く２フレームの間、オフセットが前記特定の方向と逆の方向になるように設定される。
【００５４】
このような動作により、液晶表示パネル１の全ての画素について階調電源回路３１のアンプ３６、３７のオフセットの影響が時間的にキャンセルされ、これにより、各データドライバ２のガンマ特性が時間平均では同一になる。これにより、アンプ３６、３７のオフセットに起因するブロックむらが低減される。
【００５５】
本実施形態では、データ信号の極性が切り換えられる周期は２フレーム周期であり、アンプ３６、３７のオフセットの方向が切り換えられる周期よりも短い。このように、データ信号の極性が切り換えられる周期のほうが、アンプ３６、３７のオフセットの方向が切り換えられる周期よりも短くされるのは、画素に供給される駆動電圧の直流成分を減少させつつ、データ信号の極性とアンプ３６、３７のオフセットの方向の組み合わせの全てが発現するようにするためである。特定の画素を考えると、画素に供給されるデータ信号の極性には２つの状態があり、アンプ３６、３７のオフセットにも、２つの状態がある。したがって、各データドライバ２には４つの状態がある。液晶表示パネル１の全ての画素についてアンプ３６、３７のオフセットの影響をキャンセルするためには、各データドライバ２は、この４つの状態が周期的に現れるように動作される必要がある。その一方で、各画素に加えられる駆動電圧の直流成分を減少させるためには、画素それぞれに加えられるデータ信号の極性がなるべく短い周期で反転されることが望ましい。このため、データ信号の極性は２フレーム期間の周期で反転され、アンプ３６、３７のオフセットの方向が４フレーム期間の周期で反転される。
【００５６】
例えば、ある特定の画素について考えると、第１フレームにおいて当該画素は、アンプ３６１、３６２、３７１、３７２のオフセットが、それぞれ「＋Ａ」、「＋Ｂ」、「＋Ｃ」、「＋Ｄ」に設定された状態で、正のデータ信号によって駆動される。図９において、ＶＨ＋＊、ＶＬ＋＊、ＶＬ−＊、ＶＨ−＊は、アンプ３６１、３６２、３７１、３７２から出力される電圧バイアスの所望値である。オフセットＡ、Ｂ、Ｃ、Ｄに付された正符号は、単に、オフセットの方向の一方であることを表しているに過ぎず、第１フレームにおけるアンプ３６１、３６２、３７１、３７２のオフセットは、それぞれ、負電圧であり得ることに留意されたい。図９には、第１フレームにおけるアンプ３６１、３６２、３７１のオフセットが正であり、アンプ３７２のオフセットが負である場合が図示されている。
【００５７】
第２フレームでは、アンプ３６、３７のオフセットが、第１フレームと同一に設定されている状態で、当該画素が負のデータ信号によって駆動される。続く第３フレームでは、アンプ３６、３７のオフセットの方向が反転された状態で、当該画素が負のデータ信号によって駆動される。即ち、第３フレームでは、アンプ３６１、３６２、３７１、３７２のオフセットは、それぞれ、「−Ａ」、「−Ｂ」、「−Ｃ」、「−Ｄ」に設定される。続く第４フレームでは、アンプ３６、３７のオフセットが、第３フレームと同一に設定されている状態で、当該画素が負のデータ信号によって駆動される。以後のフレームでは、第１乃至第４フレームの動作が繰り返して行われる。
【００５８】
このような動作によってブロックむらが低減されることを、例えば、全画素の階調が同一である画像が、長期間に渡って表示される場合を例として説明する。全画素の階調が同一である場合が、ブロックむらが最も顕著に現れる場合であることに留意されたい。
【００５９】
図１０Ａは、データドライバ２１が出力するデータ信号の電圧レベルを示す図であり、図１０Ｂは、データドライバ２２が出力するデータ信号の電圧レベルを示す図である。図１０Ａ、図１０Ｂの動作では、表示データの値が２であることに留意されたい。以下では、表示データ「２」に対応する階調電圧Ｖ２＋の所望値を「Ｖ２＋＊」、階調電圧Ｖ２−の所望値を「Ｖ２-＊」と記載する。図１０Ａ、図１０Ｂの動作では、データドライバ２１、２２は、電圧レベルが階調電圧Ｖ２＋＊又はＶ２−＊に一致するデータ信号を出力することが求められるが、アンプ３６、３７のオフセットにより、実際にはそうはならない。
【００６０】
例えば、データドライバ２１のアンプ３６１、３６２のオフセットが「＋Ａ」、「＋Ｂ」であり、データドライバ２２のアンプ３６１、３６２のオフセットが「＋Ａ’」、「＋Ｂ’」であり、直列接続抵抗３２が同一の抵抗値Ｒを有する６３個の抵抗器によって構成されている場合を考えよう（実際には、直列接続抵抗３２の各抵抗器の抵抗値は所望のガンマ特性に合わせて決定されているが、簡単のためにこのように仮定する）。この場合、データドライバ２１の直列接続抵抗３２に生成される階調電圧Ｖ２＋は、
Ｖ２＋＝２（ＶＨ＋＋Ａ）／６３＋６１（ＶＬ＋＋Ｂ）／６３，
＝Ｖ２＋＊＋２Ａ／６３＋６１Ｂ／６３，
であり、データドライバ２２の直列接続抵抗３２に生成される階調電圧Ｖ２＋’は、
Ｖ２＋’＝２（ＶＨ＋＋Ａ’）／６３＋６１（ＶＬ＋＋Ｂ’）／６３，
＝Ｖ２−＊＋２Ａ’／６３＋６１Ｂ’／６３，
である。記号「’」は、データドライバ２２の階調電圧Ｖ２＋であることを示すために使用されている。このように、アンプ３６１、３６２にオフセットがあると、直列接続抵抗３２によって実際に生成される階調電圧Ｖ２＋、Ｖ２＋’は、所望の階調電圧Ｖ２＋＊に一致しない。そして、一般には、ＡとＡ’は相違し、ＢとＢ’は相違するから、階調データの値「２」に対応して生成される正の階調電圧Ｖ２＋は、データドライバ２１とデータドライバ２２とで互いに異なる。
【００６１】
負の階調電圧Ｖ２−についても同様である。データドライバ２１のアンプ３７１、３７２のオフセットが「＋Ｃ」、「＋Ｃ」であり、データドライバ２２のアンプ３７１、３７２のオフセットが「＋Ｄ’」、「＋Ｄ’」であり、直列接続抵抗３４が同一の抵抗値Ｒを有する６３個の抵抗器によって構成されている場合、データドライバ２１の直列接続抵抗３４に生成される階調電圧Ｖ２−は、
Ｖ２−＝２（ＶＬ−＋Ｃ）／６３＋６１（ＶＨ−＋Ｄ）／６３，
＝Ｖ２−＊＋２Ｃ／６３＋６１Ｄ／６３，
であり、データドライバ２２の直列接続抵抗３２に生成される階調電圧Ｖ２＋’は、
Ｖ２＋’＝２（ＶＬ−＋Ｃ’）／６３＋６１（ＶＨ−＋Ｄ’）／６３，
＝Ｖ２−＊＋２Ｃ’／６３＋６１Ｄ’／６３，
である。このように、アンプ３７１、３７２にオフセットがあると、直列接続抵抗３４によって実際に生成される階調電圧Ｖ２−、Ｖ２−’は、所望の階調電圧Ｖ２−＊に一致しない。そして、一般には、ＣとＣ’は相違し、ＤとＤ’は相違するから、階調データの値「２」に対応して生成される負の階調電圧Ｖ２−は、データドライバ２１とデータドライバ２２とで互いに異なる。
【００６２】
以上に説明されているように、アンプ３６のオフセットに起因して、データドライバ２１、２２が実際に生成する階調電圧Ｖ２＋、Ｖ２＋は、所望値Ｖ２＋＊、Ｖ２−＊からずれており、その所望値からの誤差は、データドライバ２１、２２で異なっている。具体的には、第１フレームでは、データドライバ２１は、電圧レベルがＶ２＋＊＋ａであるデータ信号を出力し、データドライバ２２は、電圧レベルがＶ２＋＊＋ａ’であるデータ信号を出力する。ここでａ、ａ’は、データ信号の電圧レベルの所望値Ｖ２＋＊からの誤差であり、データドライバ２１、２２それぞれのアンプ３６１、３６２のオフセット「＋Ａ」、「＋Ｂ」によって決まる値である。アンプ３６１、３６２の特性は、通常、データドライバ２１、２２で相違しているから、通常、ａとａ’は相違している。
【００６３】
第２フレームでは、データドライバ２１は、電圧レベルがＶ２−＊＋ｄであるデータ信号を出力し、データドライバ２２は、電圧レベルがＶ２−＊＋ｄ’であるデータ信号を出力する。ｄ、ｄ’は、データ信号の電圧レベルの所望値Ｖ２−＊からの誤差であり、データドライバ２１、２２のアンプ３７１、３７２のオフセット「＋Ｃ」、「＋Ｄ」によって決まる値である。アンプ３７１、３７２の特性は、通常、データドライバ２１、２２で相違しているから、通常、ｄとｄ’は相違している。
【００６４】
仮にアンプ３６、３７のオフセットの方向が切り換えられずに、第３フレーム以降も、第１フレーム、第２フレームと同様の動作が繰り返されると、「ａ」と「ａ’」の差、及び「ｄ」と「ｄ’」の差が、そのまま画素の階調に現れ、データドライバ２１によって駆動される画素の階調と、データドライバ２２によって駆動される画素の階調とが微妙に異なる結果になる。これは、「ブロックむら」として液晶表示パネル１に現れる。
【００６５】
本実施形態では、アンプ３６、３７のオフセットの方向が反転されることにより、オフセットに起因するデータ信号の電圧レベルの所望値からの誤差が、各データドライバ２についてキャンセルされる。具体的には、第３フレームでは、アンプ３６１、３６２のオフセットが、それぞれ「−Ａ」、「−Ｂ」であり、第１フレームと反対の方向である。したがって、データドライバ２１は、電圧レベルがＶ２＋＊−ａであるデータ信号を出力し、データドライバ２２は、電圧レベルがＶ２＋＊−ａ’であるデータ信号を出力する。第４フレームでは、アンプ３７１、３７２のオフセットが、それぞれ「−Ｃ」、「−Ｄ」であり、第２フレームと反対の方向である。したがって、データドライバ２１は、電圧レベルがＶ２−＊−ｄであるデータ信号を出力し、データドライバ２２は、電圧レベルがＶ２−＊−ｄ’であるデータ信号を出力する。以後のフレームでは、第１乃至第４フレームの動作が繰り返される。
【００６６】
このような動作によれば、データドライバ２１によって駆動される画素の階調と、データドライバ２２によって駆動される画素の階調を、時間平均において同一にすることができ、「ブロックむら」を低減させることができる。詳細には、データドライバ２１、２２が表示データ「２」に対して生成する正のデータ信号の信号レベルの誤差は、第（４ｊ＋１）フレーム期間と第（４ｊ＋３）フレーム期間とでキャンセルされる。したがって、データドライバ２１、２２が表示データ「２」に対して生成する正のデータ信号の電圧レベルは、いずれも、時間平均では所望値Ｖ２＋＊に一致する。同様に、データドライバ２１、２２が表示データ「２」に対して生成する負のデータ信号の電圧レベルは、いずれも、時間平均では所望値Ｖ２−＊に一致する。したがって、データドライバ２１、２２に同一の表示データが供給された場合における階調は、データドライバ２１によって駆動された画素とデータドライバ２２によって駆動された画素とで理想的には一致し、「ブロックむら」は現れない。
【００６７】
現実には、アンプ３６、３７のオフセットの大きさは、方向によって相違することがあり、ブロックむらは完全には解消されないかもしれない。しかし、アンプ３６、３７のオフセットの大きさが異なる場合でも、ブロックむらが抑制されることは当業者には容易に理解されよう。
【００６８】
上述のように、図９Ａの動作では、アンプ３６、３７のオフセットが２フレーム期間毎に切り換えられる。しかし、図９Ａの動作では、オフセットが大きい場合には、画像の各画素の階調が２フレーム毎に大きく変化することになる。これは、フリッカとして液晶表示パネル１に現れ得る。
【００６９】
このようなフリッカを抑制するためには、アンプ３６、３７のオフセットの方向を、隣接するラインで逆になるように駆動することが好適である。図９Ｂは、アンプ３６、３７のオフセットが隣接するラインで逆になる場合のデータドライバ２の動作を示すタイミングチャートである。図９Ｂは、液晶表示パネル１がＳＸＧＡ（super extended graphic array）に準拠しており、ライン数が１０２４本である場合の動作を示しているが、ライン数が１０２４に限られないことは当業者には自明である。
【００７０】
第１フレーム、第２フレームでは、アンプ３６１、３６２、３７１、３７２のオフセットは、奇数ラインの画素の駆動において、それぞれ、「＋Ａ」、「＋Ｂ」、「＋Ｃ」、「＋Ｄ」に設定され、偶数ラインの画素の駆動において、それぞれ、「−Ａ」、「−Ｂ」、「−Ｃ」、「−Ｄ」に設定される。第３フレーム、第４フレームでは、アンプ３６１、３６２、３７１、３７２のオフセットは、奇数ラインの画素の駆動において、それぞれ、「−Ａ」、「−Ｂ」、「−Ｃ」、「−Ｄ」に設定され、偶数ラインの画素の駆動において、それぞれ、「＋Ａ」、「＋Ｂ」、「＋Ｃ」、「＋Ｄ」に設定される。以降のフレームでは、第１〜第４フレームの動作が繰り返される。これにより、アンプ３６、３７のオフセットの方向は、隣接するラインで逆に設定され、且つ、同一のラインを駆動するために使用されるアンプ３６、３７のオフセットは、２フレーム期間毎に切り換えられる。
【００７１】
以上に説明されているように、本実施形態の表示装置は、階調電源回路のアンプのオフセットの方向を特定周期で切り替えることにより、ブロックむらを抑制することができる。加えて、階調電源回路のアンプのオフセットの方向を、隣接するラインで逆になるように駆動することにより、フリッカを抑制することができる。
【００７２】
なお、本実施形態において、階調電源回路の構成は、様々に変更可能であることに留意されたい。特に、階調電源回路のアンプのオフセットの方向を切り換えることによる「ブロックむら」の抑制は、階調電源回路のアンプの数が２でない場合でも有効であることに留意されたい。例えば図１１に示されているように、各データドライバ２の階調電源回路３１が、定電圧源４１、４２、４４、４５と、直列接続抵抗４３、４４と、アンプ３６１〜３６Ｍ（Ｍ≧３）と、アンプ３７１〜３７Ｍとで構成されることがある。この場合も、各アンプ３６、３７のオフセットの方向を特定周期で（最も好適には４フレーム周期で）切り換えることにより、ブロックむらを抑制することができる。
【００７３】
（第２の実施形態）
第２の実施形態では、フレームレートコントロール（ＦＲＣ）が行われ、これにより、疑似多階調表示が行われる。フレームレートコントロールとは、図１２に示されているように、画素の階調を所定数のフレーム期間を周期として変化させることにより、中間階調を実現する技術である。図１２には、４フレーム期間を周期とするフレームレートコントロールの例を示す図である。図１２のフレームレートコントロールでは、「フレーム１」、「フレーム２」、「フレーム４」では表示データが「２」に設定され、「フレーム３」では表示データが「１」に設定され、これにより、「１．７５」の表示データに対応する中間階調が擬似的に実現される。
【００７４】
このようなフレームレートコントロールは、多くの場合、減色処理と共に使用される。例えば、図１３に示されているように、外部からタイミングコントローラ５に供給される表示データが８ビットであるのに対し、データドライバ２が、本来、６ビットの表示データにしか対応していない場合を考える。この場合、８ビットの表示データから２ビットの減色処理によって６ビットの表示データが生成され、この６ビットの表示データに応答して信号線が駆動される。必要がある場合にはタイミングコントローラ５に外部から供給される表示データを「入力表示データ」、減色処理によって生成された表示データを「減色表示データ」と記載することにより、これらを区別する。
【００７５】
減色表示データは、フレームレートコントロールに基づいて生成され、これにより、６ビットの減色表示データを用いて８ビットの階調表示が擬似的に実現される。減色処理としては、例えば、ディザマトリックスを用いた組織的ディザ法、及び、近傍画素の入力表示データと減色表示データとの誤差を注目画素の減色表示データの生成に用いる誤差拡散法とが使用され得る。
【００７６】
図１３は、ある特定画素について行われる減色処理の一例、具体的には、８ビットの入力表示データが「７」である場合の２ビットの減色処理を示す図である。当該特定画素の減色処理では、８ビットの入力表示データと２ビットのＦＲＣ誤差（ノイズ）とを加算し、得られた和から下位の２ビットを切り捨てることによって減色表示データが生成される。図１３の処理では、ＦＲＣ誤差としては、「００」、「０１」、「１０」、「１１」の４つの値が使用可能であり、減色処理に使用されるＦＲＣ誤差は、これらの４つの値の間で逐次に変更される。組織的ディザ法が使用される場合には、ＦＲＣ誤差の変更は、ディザマトリックスを変更することによって行われる。一方、誤差拡散法が使用される場合には、ＦＲＣ誤差の変更は、各ラインの左端の画素に与えられる誤差の初期値を逐次に変更することによって行われる。
【００７７】
このようなフレームレートコントロールを行うために、本実施形態の表示装置のタイミングコントローラ５には、図１４に示されているようにＦＲＣ演算回路８が設けられる。ＦＲＣ演算回路８は、８ビットの入力表示データから６ビットの減色表示データを生成し、生成された減色表示データをデータドライバ２に供給する。データドライバ２のデータレジスタ回路２２は、この減色表示データをラッチする。減色表示データはラッチ回路２３、レベルシフト回路２４を介してＤ／Ａコンバータ２５に転送され、減色表示データに対応する電圧レベルを有するデータ信号がＤ／Ａコンバータ２５及び出力アンプ２６によって生成される。本実施形態の表示装置の他の構成は、第１の実施形態と同一である。階調電源回路３１のアンプ３６、３７が、オフセットキャンセル制御信号に応じてオフセットの方向が反転可能であるように構成されている点が重要であることは、上述したとおりである。
【００７８】
一つの問題は、アンプ３６、３７のオフセットの方向の切り換え制御とフレームレートコントロールの２つの制御が不適切に行われると、ブロックむらが発生し得ることである。図１５Ａ、図１５Ｂは、不適切な制御により、ブロックむらが発生する原因を示すタイミングチャートである。
【００７９】
例えば、図１５Ａ、図１５Ｂに示されているように、ある特定画素に供給されるデータ信号の極性が１フレーム期間毎に反転され、且つ、ＦＲＣ誤差が、８（＝２２×２）フレーム期間の周期で変更され、且つ、アンプ３６、３７のオフセットの方向が２フレーム期間毎に（即ち、４フレーム期間の周期で）変更される場合を考える。８フレーム期間の周期は、データ信号の極性とＦＲＣ誤差との全ての組み合わせが１周期に現れることに基づいて決定されていることに留意されたい。
【００８０】
このような動作では、異なるデータドライバ２では、同一の表示データに対して画素に現れる階調が微少に異なる。この微少な階調の差は、視覚的には「ブロックむら」として認識される。
【００８１】
例えば、データドライバ２１、２２が、第１乃至第８フレーム期間において、それぞれ、「２」、「２」、「２」、「１」、「２」、「２」、「１」、「２」の表示データに基づいて画素を駆動する場合を考える。
【００８２】
この場合、データドライバ２１は、図１５Ａに示されているように、第１乃至第８フレームにおいて、それぞれ、電圧レベルが「Ｖ２＋＊＋ａ」、「Ｖ２−＊＋ｄ」、「Ｖ２＋＊−ａ」、「Ｖ１−＊−ｃ」、「Ｖ２＋＊＋ａ」、「Ｖ２＋＊＋ｄ」、「Ｖ１＋＊−ｂ」、「Ｖ２＋＊−ｄ」のデータ信号を出力する。ここで、「＋ａ」、「＋ｂ」、「＋ｃ」、「＋ｄ」は、データドライバ２１のアンプ３６１、３６２、３７１、３７２のオフセットがそれぞれ、「＋Ａ」、「＋Ｂ」、「＋Ｃ」、「＋Ｄ」に設定されることによって発生するデータ信号の電圧レベルの誤差である。同様に、「−ａ」、「−ｂ」、「−ｃ」、「−ｄ」は、アンプ３６１、３６２、３７１、３７２のオフセットがそれぞれ、「−Ａ」、「−Ｂ」、「−Ｃ」、「−Ｄ」であることによって発生するデータ信号の電圧レベルの誤差である。
【００８３】
同様に、データドライバ２２は、図１５Ｂに示されているように、第１乃至第８フレームにおいて、それぞれ、電圧レベルが「Ｖ２＋＊＋ａ’」、「Ｖ２−＊＋ｄ’」、「Ｖ２＋＊−ａ’」、「Ｖ１−＊−ｃ’」、「Ｖ２＋＊＋ａ’」、「Ｖ２＋＊＋ｄ’」、「Ｖ１＋＊−ｂ’」、「Ｖ２＋＊−ｄ’」のデータ信号を出力する。ここで、「＋ａ’」、「＋ｂ’」、「＋ｃ’」、「＋ｄ’」は、データドライバ２２のアンプ３６１、３６２、３７１、３７２のオフセットがそれぞれ、「＋Ａ」、「＋Ｂ」、「＋Ｃ」、「＋Ｄ」に設定されることによって発生するデータ信号の電圧レベルの誤差である。データドライバ２１、２２ではアンプ３６、３７のオフセットの方向及び／又は大きさは異なるから、「＋ａ’」、「＋ｂ’」、「＋ｃ’」、「＋ｄ’」は、それぞれ「＋ａ」、「＋ｂ」、「＋ｃ」、「＋ｄ」と相違していることに留意されたい。同様に、「−ａ’」、「−ｂ’」、「−ｃ’」、「−ｄ’」は、データドライバ２２のアンプ３６１、３６２、３７１、３７２のオフセットがそれぞれ、「−Ａ」、「−Ｂ」、「−Ｃ」、「−Ｄ」であることによって発生するデータ信号の電圧レベルの誤差である。
【００８４】
このような動作が行われる場合、データドライバ２１、２２が出力する正のデータ信号の電圧レベルの平均値は、データドライバ２１、２２の間で相違する。具体的には、データドライバ２１が出力する正のデータ信号の平均値は、｛（３Ｖ２＋＊＋Ｖ１＋＊）／４｝＋（ａ−ｂ）／４である。一方、データドライバ２２が出力する正のデータ信号の平均値は、｛（３Ｖ２＋＊＋Ｖ１＋＊）／４｝＋（ａ’−ｂ’）／４である。ａとａ’、ｂとｂ’は、一般には異なるから、正のデータ信号の平均値は、データドライバ２１、２２の間で相違する。同様な計算により、データドライバ２１、２２が出力する負のデータ信号の電圧レベルの平均値も異なることは、容易に理解されよう。
【００８５】
データ信号の電圧レベルの平均値の相違は、画素に現れる階調を相違させ、結果として「ブロックむら」として視覚的に認識され得る。このように、図１５Ａ、図１５Ｂに示されている動作には、「ブロックむら」が発生し得るという問題がある。
【００８６】
かかる問題は、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向を、それらの全ての組み合わせが１周期に現れるように制御することによって解消される。図１６は、このような制御の一つの例を示す図である。２ビットの減色処理が行われる場合、ＦＲＣ誤差は４（＝２２）つの値から選択され、データ信号の極性は２つの極性から選択され、そして、アンプの３６、３７のオフセットの方向は２つの方向から選択されるから、これらの組み合わせは、１６種類（＝２２×２×２）ある。本実施形態では、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向が、１６フレーム期間を周期として制御され、これにより、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向の全ての組み合わせが制御の１周期に現れる。
【００８７】
詳細には、図１６に図示されている制御では、データ信号の極性が１フレーム期間毎に反転され、且つ、ＦＲＣ誤差が、８（＝２２×２）フレーム期間の周期で変更される。一方、アンプ３６、３７のオフセットの方向が１６フレーム期間を周期として制御される。具体的には、制御の１周期の前半の第１〜第（２ｎ×２）フレーム期間では、２フレーム毎にアンプの３６、３７のオフセットの方向が反転される。後半の第１〜第（２ｎ×２）フレーム期間では、第｛（２ｎ×２）＋１｝〜第｛２ｎ×２×２｝フレーム期間におけるアンプ３６、３７のオフセットの方向が、第１〜第（２ｎ×２）フレーム期間のオフセットの方向と反対になるように制御される。このような制御により、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向の全ての組み合わせが制御の１周期に現れる。
【００８８】
このような動作によってブロックむらが低減されることを、例えば、全画素の階調が同一である画像が、長期間に渡って表示される場合を例として説明する。全画素の階調が同一である場合が、ブロックむらが最も顕著に現れる場合であることに留意されたい。
【００８９】
図１７Ａは、図１６に示されている制御が行われた場合において、データドライバ２１が出力するデータ信号の電圧レベルを示す図であり、図１７Ｂは、データドライバ２２が出力するデータ信号の電圧レベルを示す図である。図１７Ａ、図１７Ｂにおいて、「Ｖ２＋＊」、「Ｖ２−＊」は、それぞれ、減色表示データ「２」に対応する階調電圧Ｖ２＋、Ｖ２−の所望値であり、「Ｖ１＋＊」、「Ｖ１−＊」は、減色表示データ「１」に対応する階調電圧Ｖ１＋、Ｖ１−の所望値である。
【００９０】
図１７Ａ、図１７Ｂから理解されるように、図１６の動作が行われることにより、データ信号の極性、及び減色表示データの全ての組み合わせについて、アンプ３６、３７のオフセットに起因するデータ信号の電圧レベルの誤差がキャンセルされる。
【００９１】
例えば、減色表示データ「２」に対応する正のデータ信号の電圧レベルについて考えると、一の制御の周期において、データドライバ２１から電圧レベル「Ｖ２＋＊＋ａ」のデータ信号が出力される回数と、電圧レベル「Ｖ２＋＊−ａ」のデータ信号が出力される回数とは、いずれも３回であり同数である。したがって、減色表示データ「２」に対応する正のデータ信号の電圧レベルの誤差「＋ａ」、「−ａ」はキャンセルされる。減色表示データ「１」に対応する正のデータ信号の電圧レベルについては、一の制御の周期において、データドライバ２１から電圧レベル「Ｖ１−＊＋ｂ」のデータ信号が出力される回数と、電圧レベル「Ｖ１＋＊−ｂ」のデータ信号が出力される回数とは、いずれも１回である。従って、減色表示データ「１」に対応する正のデータ信号の電圧レベルの誤差「＋ｂ」、「−ｂ」はキャンセルされる。よって、データドライバ２１から出力される正のデータ信号の電圧レベルは、平均で、（３Ｖ２＋＊／Ｖ１＋＊）／４である。同様の考察により、負のデータ信号の電圧レベルの誤差「＋ｃ」、「−ｃ」、及び誤差「＋ｄ」、「−ｄ」がキャンセルされ、データドライバ２１から出力される負のデータ信号の電圧レベルが、平均で（３Ｖ２−＊／Ｖ１−＊）／４であることは容易に理解されよう。
【００９２】
これは、異なる誤差「ａ’」「ｂ’」「ｃ’」「ｄ’」を発現するデータドライバ２２についても当てはまる。即ち、データドライバ２２から出力される正のデータ信号の電圧レベルの平均は（３Ｖ２＋＊／Ｖ１＋＊）／４であり、負のデータ信号の電圧レベルの平均は（３Ｖ２＋＊／Ｖ１＋＊）／４であり、データドライバ２１のそれらと一致する。
【００９３】
したがって、データドライバ２１、２２に同一の表示データが供給された場合における階調は、データドライバ２１によって駆動された画素と、データドライバ２２によって駆動された画素との間で理想的には一致し、「ブロックむら」は現れない。
【００９４】
このように、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向とを、それらの全ての組み合わせが制御の１周期に現れるように制御することにより、フレームレートコントロールを行う場合にも「ブロックむら」の発生を抑制することができる。一般に、ｎビットの減色処理が行われる場合に使用されるＦＲＣ誤差は２ｎ個あるから、ｎビットの減色処理が行われる場合には、（２ｎ×２×２）フレーム期間を周期としてデータ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向の制御が行われることに留意されたい。
【００９５】
図１８は、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向を、それらの全ての組み合わせが制御の１周期に現れるように制御するための他の動作を示す図である。図１８に図示されている制御では、データ信号の極性が１フレーム期間毎に反転され、アンプ３６、３７のオフセットの方向が２フレーム期間毎に反転される。ＦＲＣ誤差は、１６（＝２２×４）フレーム期間の周期で変更される。このような制御により、データ信号の極性と、ＦＲＣ誤差と、アンプの３６、３７のオフセットの方向の全ての組み合わせが制御の１周期に現れる。このような制御でも、図１６に示されている制御と同様に「ブロックむら」の発生を抑制することができる。
【００９６】
図１６に示されている制御と、図１８に示されている制御との相違点は、図１８に示されている制御では、ＦＲＣ誤差が変更される周期がアンプ３６、３７のオフセットの方向が変更される周期よりも長い点にある。このことは、フリッカの発生を抑制するためには好ましくない。隣接する階調の階調電圧の差は、アンプ３６、３７のオフセットによって発生するデータ信号の電圧レベルの誤差よりも大きいから、ＦＲＣ誤差が変更される周期を長くすることは、フリッカを増大させる点で好ましくない。このような観点からは、図１６に示されている制御のように、ＦＲＣ誤差が変更される周期がアンプ３６、３７のオフセットの方向が変更される周期よりも短いことが好ましい。
【００９７】
本実施形態においても、図９Ｂに示されている動作と同様に、アンプ３６、３７のオフセットの方向を、隣接するラインで逆になるように駆動することが好適である。この場合でも、同一のラインを駆動するために使用されるアンプ３６、３７のオフセットは、２フレーム期間毎に切り換えられることに留意されたい。
【００９８】
なお、以上に述べられた表示装置の構成及び動作の説明は、単に好適な実施形態を提示しているに過ぎず、表示装置の構成及び動作は、様々に変更可能であることに留意されたい。例えば、表示タイミング制御信号を発生する表示タイミング発生回路や、減色処理を行うＦＲＣ演算回路は、タイミングコントローラではなく、各データドライバ２に内蔵されることも可能である。
【００９９】
図１９は、表示タイミング発生回路及びＦＲＣ演算回路がデータドライバ２に内蔵されている場合の表示装置の構成を示すブロック図であり、図２０は、データドライバ２の構成を示すブロック図である。
【０１００】
図１９の表示装置では、タイミングコントローラ５は、データドライバタイミング制御信号を各データドライバ２に供給し、これにより、データドライバ２の動作を同期させる。加えてタイミングコントローラ５は、外部から供給された入力表示データを各データドライバ２に転送する。
【０１０１】
一方、図２０に示されているように、各データドライバ２には表示タイミング発生回路２８とＦＲＣ演算回路２９とが内蔵される。表示タイミング発生回路２８は、タイミングコントローラ５から送られるデータドライバタイミング制御信号に応答して、表示タイミング制御信号（例えば、極性反転信号、シフトパルス、データラッチ信号など）とオフセットキャンセル制御信号を生成する。ＦＲＣ演算回路２９は、８ビットの入力表示データから６ビットの減色表示データを生成し、データレジスタ回路２２に供給する。この減色表示データがラッチ回路２３、レベルシフト回路２４を介してＤ／Ａコンバータ２５に転送され、データ信号の発生に使用される。
【０１０２】
また、上述の実施形態では、液晶表示パネル１を含む表示装置が提示されているが、本発明が、電圧駆動によって画素を駆動する他の表示装置に適用可能であることは、当業者には、自明的であろう。
【図面の簡単な説明】
【０１０３】
【図１】図１は、従来の液晶表示装置の構成を示すブロック図である。
【図２】図２は、従来の液晶表示装置の他の構成を示すブロック図である。
【図３】図３は、従来の階調電圧発生回路の構成の例を示す回路図である。
【図４Ａ】図４Ａは、従来の階調電圧発生回路において、アンプのオフセットがガンマ特性に及ぼす影響を説明するグラフである。
【図４Ｂ】図４Ｂは、従来の階調電圧発生回路において、アンプのオフセットがガンマ特性に及ぼす影響を説明するグラフである。
【図４Ｃ】図４Ｃは、従来の階調電圧発生回路において、アンプのオフセットがガンマ特性に及ぼす影響を説明するグラフである。
【図４Ｄ】図４Ｄは、従来の階調電圧発生回路において、アンプのオフセットがガンマ特性に及ぼす影響を説明するグラフである。
【図５】図５は、本発明の第１の実施形態における表示装置の構成を示すブロック図である。
【図６】図６は、第１の実施形態の表示装置のデータドライバの構成を示すブロック図である。
【図７】図７は、図６のデータドライバに搭載されている階調電圧発生回路の構成を示す回路図である。
【図８Ａ】図８Ａは、階調電圧発生用バイアスを生成するアンプの構成の例を示す回路図である。
【図８Ｂ】図８Ｂは、階調電圧発生用バイアスを生成するアンプの構成の例を示す回路図である。
【図９Ａ】図９Ａは、第１の実施形態における、アンプのオフセット及びデータ信号の極性の好適な制御法を示すタイミングチャートである。
【図９Ｂ】図９Ｂは、第１の実施形態における、アンプのオフセット及びデータ信号の極性の、更に好適な制御法を示すタイミングチャートである。
【図１０Ａ】図１０Ａは、或るデータドライバが出力するデータ信号の電圧レベルを示すグラフである。
【図１０Ｂ】図１０Ｂは、他のデータドライバが出力するデータ信号の電圧レベルを示すグラフである。
【図１１】図１１は、図６のデータドライバに搭載され得る階調電圧発生回路の他の構成を示す回路図である。
【図１２】図１２は、フレームレートコントロールの一例を示す概念図である。
【図１３】図１３は、減色処理によって、フレームレートコントロールに対応する減色表示データを生成する方法を示す概念図である。
【図１４】図１４は、第２の実施形態における表示装置の構成を示すブロック図である。
【図１５Ａ】図１５Ａは、アンプのオフセットの方向の切り換えと、フレームレートコントロールとが不適切に行われた場合のデータドライバの動作を示すタイミングチャートである。
【図１５Ｂ】図１５Ｂは、アンプのオフセットの方向の切り換えと、フレームレートコントロールとが不適切に行われた場合のデータドライバの動作を示すタイミングチャートである。
【図１６】図１６は、データ信号の極性と、アンプのオフセットの方向の切り換えと、ＦＲＣ誤差の好適な制御手順を示すタイミングチャートである。
【図１７Ａ】図１７Ａは、図１６に示された制御が行われたときの、或るデータドライバの動作を示すタイミングチャートである。
【図１７Ｂ】図１７Ｂは、図１６に示された制御が行われたときの、他のデータドライバの動作を示すタイミングチャートである。
【図１８】図１８は、データ信号の極性と、アンプのオフセットの方向の切り換えと、ＦＲＣ誤差の他の好適な制御手順を示すタイミングチャートである。
【図１９】図１９は、第２の実施形態の表示装置の他の構成を示すブロック図である。
【図２０】図２０は、第２の実施形態におけるデータドライバの他の構成を示すブロック図である。
【符号の説明】
【０１０４】
１：液晶表示パネル
２：データドライバ
３：ゲートドライバ
５：タイミングコントローラ
６：領域
７：表示タイミング発生回路
８：ＦＲＣ演算回路
２１：シフトレジスタ
２２：データレジスタ回路
２３：ラッチ回路
２４：レベルシフト回路
２５：Ｄ／Ａコンバータ
２６：出力アンプ
２７：階調電圧発生回路
２８：タイミング発生回路
２９：ＦＲＣ演算回路
３１：階調電源回路
３２、３４：直列接続抵抗
３３、３５：アンプ
３６、３７：アンプ
３８ａ、３８ｂ、３９ａ、３９ｂ：定電圧源
４１、４２、４４、４５：定電圧源
４３、４６：直列接続抵抗
１０１：液晶表示パネル
１０２、１０２Ａ：データドライバ
１０３：ゲートドライバ
１０４、１０４Ａ：階調電源回路
１０５：タイミングコントローラ
１０６：領域
２０１、２０２：定電圧源
２０３、２０４：アンプ
２０５：直列接続抵抗
【図１】
2007219200.tif 000003
【図２】
2007219200.tif 000004
【図３】
2007219200.tif 000005
【図４Ａ】
2007219200.tif 000006
【図４Ｂ】
2007219200.tif 000007
【図４Ｃ】
2007219200.tif 000008
【図４Ｄ】
2007219200.tif 000009
【図５】
2007219200.tif 000010
【図６】
2007219200.tif 000011
【図７】
2007219200.tif 000012
【図８Ａ】
2007219200.tif 000013
【図８Ｂ】
2007219200.tif 000014
【図９Ａ】
2007219200.tif 000015
【図９Ｂ】
2007219200.tif 000016
【図１０Ａ】
2007219200.tif 000017
【図１０Ｂ】
2007219200.tif 000018
【図１１】
2007219200.tif 000019
【図１２】
2007219200.tif 000020
【図１３】
2007219200.tif 000021
【図１４】
2007219200.tif 000022
【図１５Ａ】
2007219200.tif 000023
【図１５Ｂ】
2007219200.tif 000024
【図１６】
2007219200.tif 000025
【図１７Ａ】
2007219200.tif 000026
【図１７Ｂ】
2007219200.tif 000027
【図１８】
2007219200.tif 000028
【図１９】
2007219200.tif 000029
【図２０】
2007219200.tif 000030