(57)【要約】【課題】データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路において、消去及び書込みの可否情報等が記憶される副記憶領域に対する書込み及び読出し時間を短縮し、回路規模を削減する。【解決手段】この半導体集積回路は、（Ｎ−１）行Ｍ列のメモリセルによって構成される主記憶領域と１行Ｍ列のメモリセルによって構成される副記憶領域とを有するメモリセルアレイ５と、１行のメモリセルを選択する行デコーダ４と、少なくとも１列のメモリセルを選択する列デコーダ６と、メモリセルアレイ５のメモリセルを構成するトランジスタのソースを駆動するドライバ９と、少なくとも１つのメモリセルからデータを読み出すセンスアンプ７と、副記憶領域の隣接する２つずつのメモリセルにそれぞれのスイッチ用トランジスタを介して各々が接続された複数のデータラッチ回路２とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路であって、
Ｎ行Ｍ列（Ｎ、Ｍは２以上の整数）の２次元アレイ状に配置された複数のメモリセルを含み、（Ｎ−１）行Ｍ列のメモリセルによって構成される主記憶領域と１行Ｍ列のメモリセルによって構成される副記憶領域とを有するメモリセルアレイと、
前記メモリセルアレイのそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインを駆動することにより、１行のメモリセルを選択する行デコーダと、
前記主記憶領域のそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインを駆動することにより、少なくとも１列のメモリセルを選択する列デコーダと、
前記メモリセルアレイに含まれている複数のメモリセルをそれぞれ構成する複数のトランジスタのソースを駆動するドライバと、
前記行デコーダ及び前記列デコーダによって選択された少なくとも１つのメモリセルから少なくとも１つのビットラインを介してデータを読み出すセンスアンプと、
前記副記憶領域の隣接する２つずつのメモリセルにそれぞれのスイッチ用トランジスタを介して各々が接続された複数のデータラッチ回路と、
を具備する半導体集積回路。
【請求項２】
前記副記憶領域のメモリセルからデータを読み出すのに先立って前記複数のデータラッチ回路をプリチャージするためのプリチャージ回路をさらに具備する、請求項１記載の半導体集積回路。
【請求項３】
電源投入時に、前記副記憶領域のメモリセルに格納されている複数ビットのデータを読み出してラッチするように、前記行デコーダ、前記ドライバ、前記スイッチ用トランジスタ、及び、前記プリチャージ回路を制御する制御回路をさらに具備する、請求項２記載の半導体集積回路。
【請求項４】
前記メモリセルアレイが、データの分割消去を行うことが可能な主記憶領域を有し、
前記制御回路が、前記副記憶領域から読み出された情報に基づいて、前記主記憶領域の一部の記憶領域におけるデータの消去及び書込みを禁止する、
請求項３記載の半導体集積回路。
【請求項５】
前記副記憶領域の１行Ｍ列のメモリセルが、前記メモリセルアレイの最外列に配置されている、請求項１〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記複数のデータラッチ回路の各々が、前記副記憶領域の第１のメモリセルに接続された入力端子と前記副記憶領域の第２のメモリセルに接続された出力端子とを有する第１のインバータと、前記第２のメモリセルに接続された入力端子と前記第１のメモリセルに接続された出力端子とを有する第２のインバータとを含む、請求項１〜５のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
データの消去及び書込みを電気的に行うことが可能な不揮発性メモリとしては、１ワード単位でデータの消去を行うことが可能なＥＥＰＲＯＭの他に、一括又はブロック単位でデータの消去が可能なフラッシュメモリ等が存在する。不揮発性メモリは、格納した情報を電源遮断時においても保持できるので、ＣＰＵやマイコンを制御するプログラムを格納したり、不揮発性メモリを内蔵した半導体集積回路が搭載されるシステムにおいて使用される重要なデータを格納したりするために用いられる。
【０００３】
そのような不揮発性メモリにおいて、プログラムや重要なデータを保護するために、一部の記憶領域におけるデータの消去及び書込みを禁止することが行われている。そのために、一般的なデータを記憶するための主記憶領域とは別個に、消去及び書込みの可否情報を記憶するための副記憶領域を設けておき、データの消去又は書込みを行う際に、副記憶領域に記憶されている消去及び書込みの可否情報が参照される。この消去及び書込みの可否情報に基づいて、消去又は書込みコマンドによって指示されたアドレスが、データを保護すべき領域にあるかデータを書換え可能な領域にあるかが判定され、当該アドレスがデータを保護すべき領域にある場合には、データの消去及び書込みが禁止される。
【０００４】
関連する技術として、特許文献１には、重要なデータの消失を防止するために、消去ブロック単位毎に書込み／消去の禁止・許可を制御するためのフラグビット（ロックビット）用メモリセルを設けたフラッシュメモリにおいて、制御系回路を小型化し、ロックビット用メモリセルの特性や信頼性をデータ用メモリセルと同様にし、また、ロックビット用メモリセルの形成が容易に行える半導体不揮発性記憶装置が開示されている。
【０００５】
この半導体不揮発性記憶装置は、複数のデータ記憶用メモリセルがマトリクス状に配置されたメモリアレイを有し、該メモリアレイへのデータの書込み及び消去をブロック単位で行う半導体不揮発性記憶装置であって、該メモリアレイ内に消去ブロック単位で対応して形成され、当該ブロック単位への書込み／消去を許可するか禁止するかを示すデータが書き込まれる書込み／消去禁止用メモリセル（ロックビット用メモリセル）と、アドレス指定されたブロックに対して書込み／消去禁止命令を受けた場合に、当該ブロックに対応する書込み／消去禁止用メモリセルに対して書込み／消去禁止データを書き込む制御手段とを有している。
【０００６】
しかしながら、この半導体不揮発性記憶装置においては、書込み／消去禁止用メモリセルが、２次元マトリクス状に配置されたデータ記憶用メモリセルの列方向に沿って一列に設けられている。その結果、１本のロックビット線に接続された複数の書込み／消去禁止用メモリセルが、書込み用データラッチ又は専用のセンスアンプに接続されるので、これらの書込み／消去禁止用メモリセルにおけるデータの書込み又は読出しを一度に１ビット分しか行うことができず、データの書込み又は読出しに時間を要する。また、書込み／消去禁止用メモリセルのために、専用のセンスアンプが必要になってしまう。
【特許文献１】特開平１０−１８８５７７（第１−２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路において、消去及び書込みの可否情報等が記憶される副記憶領域を設ける場合に、副記憶領域に対する書込み及び読出しのための時間を短縮すると共に、副記憶領域用の回路規模を削減することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路であって、Ｎ行Ｍ列（Ｎ、Ｍは２以上の整数）の２次元アレイ状に配置された複数のメモリセルを含み、（Ｎ−１）行Ｍ列のメモリセルによって構成される主記憶領域と１行Ｍ列のメモリセルによって構成される副記憶領域とを有するメモリセルアレイと、メモリセルアレイのそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインを駆動することにより、１行のメモリセルを選択する行デコーダと、主記憶領域のそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインを駆動することにより、少なくとも１列のメモリセルを選択する列デコーダと、メモリセルアレイに含まれている複数のメモリセルをそれぞれ構成する複数のトランジスタのソースを駆動するドライバと、行デコーダ及び列デコーダによって選択された少なくとも１つのメモリセルから少なくとも１つのビットラインを介してデータを読み出すセンスアンプと、副記憶領域の隣接する２つずつのメモリセルにそれぞれのスイッチ用トランジスタを介して各々が接続された複数のデータラッチ回路とを具備する。
【０００９】
この半導体集積回路は、副記憶領域のメモリセルからデータを読み出すのに先立って複数のデータラッチ回路をプリチャージするためのプリチャージ回路をさらに具備するようにしても良いし、電源投入時に、副記憶領域のメモリセルに格納されている複数ビットのデータを読み出してラッチするように、行デコーダ、ドライバ、スイッチ用トランジスタ、及び、プリチャージ回路を制御する制御回路をさらに具備するようにしても良い。
【００１０】
ここで、メモリセルアレイが、データの分割消去を行うことが可能な主記憶領域を有し、制御回路が、副記憶領域から読み出された情報に基づいて、主記憶領域の一部の記憶領域におけるデータの消去及び書込みを禁止するようにしても良い。なお、副記憶領域の１行Ｍ列のメモリセルは、メモリセルアレイの最外列に配置されていることが望ましい。
【００１１】
さらに、複数のデータラッチ回路の各々が、副記憶領域の第１のメモリセルに接続された入力端子と副記憶領域の第２のメモリセルに接続された出力端子とを有する第１のインバータと、第２のメモリセルに接続された入力端子と第１のメモリセルに接続された出力端子とを有する第２のインバータとを含むようにしても良い。
【発明の効果】
【００１２】
本発明によれば、メモリセルアレイにおいて１行Ｍ列のメモリセルによって構成される副記憶領域を設け、副記憶領域の隣接する２つずつのメモリセルにそれぞれのスイッチ用トランジスタを介してデータラッチ回路を接続して、副記憶領域の複数のメモリセルに対するアクセスを一度にできるようにしたので、副記憶領域に対する書込み及び読出しのための時間を短縮すると共に、副記憶領域用の回路規模を削減することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。この半導体集積回路は、データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵している。
【００１４】
図１に示すように、この半導体集積回路は、制御回路１と、データラッチ部２と、アドレスバッファ３と、Ｘデコーダ４と、メモリセルアレイ５と、Ｙデコーダ６と、センスアンプ７と、Ｉ／Ｏインタフェース８と、ＳＬ（ソースライン）ドライバ９とを有している。
【００１５】
メモリセルアレイ５において、データの消去、書込み、読出しが行われる複数のメモリセルが、Ｎ行Ｍ列（Ｎ、Ｍは２以上の整数）の２次元アレイ状に配置されている。本実施形態においては、その内の（Ｎ−１）行Ｍ列のメモリセルによって主記憶領域５ａが構成され、最外列（最上列又は最下列）の１行Ｍ列のメモリセルによって副記憶領域５ｂが構成される。主記憶領域５ａの複数のメモリセルには、複数のワードラインＷＬと、複数のビットラインＢＬと、複数のソースラインＳＬとが接続されている。一方、副記憶領域５ｂの複数のメモリセルには、１本のワードラインＷＬと、１本のソースラインＳＬとが接続されている。
【００１６】
主記憶領域５ａは、１ワード単位又は１ブロック単位で、データの分割消去を行うことが可能である。以下においては、主記憶領域５ａが「セクター」という単位でデータの分割消去を行うことができるものとする。副記憶領域５ｂには、主記憶領域５ａ内のそれぞれの記憶領域（１セクター単位）における消去及び書込みの可否情報、及び／又は、この半導体集積回路が搭載されるシステムを管理するために使用される情報が格納される。例えば、機種情報やロット番号等のプロセス情報、内部電圧のトリミング情報、又は、冗長回路に関する情報を、副記憶領域５ｂに格納しても良い。以下においては、副記憶領域５ｂに格納される情報のことを「システム情報」という。
【００１７】
データラッチ部２は、制御回路１の制御の下で、副記憶領域５ｂのメモリセルにシステム情報を書き込み、電源投入時に、副記憶領域５ｂのメモリセルからシステム情報を読み出す。このように、メモリセルアレイ５の行方向に沿って設けられた副記憶領域５ｂのメモリセルにデータラッチ部２を接続するように不揮発性メモリを構成すれば、副記憶領域５ｂのメモリセルのためにＹデコーダや専用のセンスアンプを設ける必要がなく、また、副記憶領域５ｂのメモリセルに複数ビットのデータを１度に書き込んだり、これらのメモリセルから複数ビットのデータを１度に読み出すことができる。
【００１８】
アドレスバッファ３は、データの書込み又は読出し等が行われる１ワード分のメモリセルを指定するアドレスを入力すると、それらのメモリセルのセクターを指定するセクターアドレス及び各セクター内の行を指定する行アドレスをＸデコーダ４に出力すると共に、それらのメモリセルの列を指定する列アドレスをＹデコーダ６に出力する。
【００１９】
Ｘデコーダ４は、メモリセルアレイ５のそれぞれの行のメモリセルを構成する複数のトランジスタのコントロールゲートに各々が接続された複数のワードラインＷＬをセクターアドレス及び行アドレスに基づいて駆動することにより、１行のメモリセルを選択する。また、Ｙデコーダ６は、主記憶領域５ａのそれぞれの列のメモリセルを構成する複数のトランジスタのドレインに各々が接続された複数のビットラインＢＬを列アドレスに基づいて駆動することにより、少なくとも１列（例えば、８ビットのデータに対応する８列）のメモリセルを選択する。
【００２０】
センスアンプ７は、Ｘデコーダ４及びＹデコーダ６によって選択された少なくとも１つのメモリセル（例えば、８ビットのデータに対応する８つのメモリセル）から、対応するビットラインＢＬを介してデータを読み出す。Ｉ／Ｏインタフェース８は、書込みモードにおいて、外部から入力されたデータＤＩＮをビットラインＢＬに供給し、読出しモードにおいて、センスアンプ７によって読み出されたデータＤＯＵＴを外部に出力する。ＳＬドライバ９は、少なくとも選択された行のメモリセルを構成するトランジスタのソースに、消去、書込み、読出しに応じて所定の電圧を印加する。
【００２１】
制御回路１は、電源投入時に、副記憶領域５ｂのメモリセルに格納されている複数ビットのデータを読み出してラッチするように、Ｘデコーダ４、ＳＬドライバ９、データラッチ部２を制御する。システム情報として、主記憶領域５ａ内の一部のセクターに関する消去及び書込みの可否情報が記憶されている場合には、制御回路１が、その情報に基づいて、主記憶領域５ａ内の一部のセクターにおけるデータの消去及び書込みを禁止する。
【００２２】
図２は、図１に示すメモリセルアレイの一部の構造を示す断面図である。このメモリセルアレイに含まれている各メモリセル１０は、フローティングゲート１０４及びコントロールゲート１０７を備えたトランジスタによって構成される。図２に示すように、Ｐ型基板１００において、ドレインとなるＮ型不純物拡散領域１０１と、ソースとなるＮ型不純物拡散領域１０２とが形成されている。Ｐ型基板１００上には、絶縁膜１０３を介してフローティングゲート１０４が形成され、さらに、絶縁膜１０５及び１０６を介してコントロールゲート１０７が形成されている。
【００２３】
図３は、書込み、読出し、消去におけるメモリセル各部の電圧の例を示す図である。
メモリセルにデータを書き込む際には、Ｘデコーダ４が、選択されたメモリセルのコントロールゲート１０７にワードラインを介して第１の電圧（例えば、２Ｖ）を印加し、選択されないメモリセルのコントロールゲート１０７にワードラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。また、Ｙデコーダ６が、データ「０」が書き込まれるメモリセルのドレイン１０１にビットラインを介してローレベルの電圧（例えば、０Ｖ）を印加し、データ「０」が書き込まれない（消去時のデータ「１」を維持する）メモリセルのドレイン１０１にビットラインを介して第２の電圧（例えば、４Ｖ）を印加する。ＳＬドライバ９は、選択されたメモリセルのソース１０２にソースラインを介して高電圧（例えば、１２Ｖ）を印加する。
【００２４】
この時、データ「０」が書き込まれるメモリセルにおいて、フローティングゲート１０４とソース１０２との間の容量結合によって、フローティングゲート１０４の電位が約１０Ｖとなる。これにより、ドレイン１０１からソース１０２に流れる電子の一部が、チャネル・ホットエレクトロンとしてフローティングゲート１０４に注入される。その結果、データ「０」が書き込まれるメモリセルにおいて、フローティングゲート１０４が負に帯電し、コントロールゲート・ソース間のしきい電圧が高くなる。
【００２５】
メモリセルに格納されているデータを読み出す際には、Ｘデコーダ４が、選択されたメモリセルのコントロールゲート１０７にワードラインを介して第３の電圧（例えば、４Ｖ）を印加し、選択されないメモリセルのコントロールゲート１０７にワードラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。ＳＬドライバ９は、選択されたメモリセルのソース１０２にソースラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。このとき、センスアンプ側からビットラインを介してメモリセルに電流源を接続すると、データの書込み状態に応じて、ビットラインが、例えば２Ｖ又は０Ｖとなる。
【００２６】
即ち、データ「０」が書き込まれているメモリセルにおいては、フローティングゲート１０４に電子が溜まってコントロールゲート・ソース間のしきい電圧が高くなっているので、ドレイン電流が流れずビットラインが２Ｖとなる。一方、データ「０」が書き込まれていないメモリセルにおいては、フローティングゲート１０４に電子が溜まっていないのでコントロールゲート・ソース間のしきい電圧が低く、ドレイン電流が流れてビットラインが０Ｖとなる。センスアンプ７において、ビットラインの電圧を参照電圧と比較することにより、データを識別することができる。
【００２７】
メモリセルに格納されているデータを消去する際には、Ｘデコーダ４が、データが消去されるメモリセルのコントロールゲート１０７にワードラインを介して高電圧（例えば、１５Ｖ）を印加し、Ｙデコーダ６が、データが消去されるメモリセルのドレイン１０１にビットラインを介してローレベルの電圧（例えば、０Ｖ）を印加し、ＳＬドライバ９が、データが消去されるメモリセルのソース１０２にソースラインを介してローレベルの電圧（例えば、０Ｖ）を印加する。これにより、コントロールゲート１０７とフローティングゲート１０４の間に高電界が生じて、フローティングゲート１０４に溜まっていた電子がトンネル効果によってコントロールゲート１０７側に引き抜かれることにより、データの消去が行われる。消去された状態は、データ「１」に対応している。
【００２８】
図４は、図１に示す不揮発性メモリの詳細な構成を示す回路図である。
図４に示すように、主記憶領域５ａにおいて、２次元マトリクス状に配列されたメモリセル１０を構成するトランジスタのコントロールゲートが、ワードラインＷＬ０、ＷＬ１、・・・を介してＸデコーダ４に接続され、ドレインが、ビットラインＢＬ０、ＢＬ１、・・・を介してＹデコーダ６に接続され、トランジスタのソースが、ソースラインＳＬ０、ＳＬ１、・・・を介してＳＬドライバ９に接続されている。
【００２９】
また、副記憶領域５ｂにおいて、行方向に隣接する２つのメモリセル５１及び５２がペアとして用いられ、１ペアのメモリセル５１及び５２に１組の相補的なデータＤｉ及びＤｉバーが格納される。メモリセル５１及び５２を構成するトランジスタのコントロールゲートが、ワードラインＷＬＳを介してＸデコーダ４に接続され、ドレインが、ドレインラインＤＬ０、ＤＬ１、・・・を介してデータラッチ部２に接続され、ソースが、ソースラインＳＬＳを介してＳＬドライバ９に接続されている。
【００３０】
データラッチ部２においては、副記憶領域５ｂの各ペアのメモリセル５１及び５２に対応して、１組のスイッチ用トランジスタ２１及び２２と、インバータ２３及び２４で構成されるデータラッチ回路と、プリチャージ用のトランジスタ２５〜２７とが設けられている。トランジスタ２１及び２２は、ゲートにハイレベルのスイッチオン信号ＳＷＯＮが印加されたときに、オン状態となる。トランジスタ２５〜２７は、ゲートにハイレベルのプリチャージ信号ＰＲＥが印加されたときに、ドレインラインＤＬ０、ＤＬ１、・・・をＶＤＤ／２にプリチャージする。
【００３１】
副記憶領域５ｂのメモリセルにデータを書き込む際には、Ｘデコーダ４が、メモリセル５１及び５２のコントロールゲートにワードラインＷＬＳを介して第１の電圧（例えば、２Ｖ）を印加し、ＳＬドライバ９が、メモリセル５１及び５２のソースにソースラインＳＬＳを介して高電圧（例えば、１２Ｖ）を印加する。さらに、制御回路１が、スイッチオン信号ＳＷＯＮを所定の期間ハイレベルとすることにより、トランジスタ２１及び２２がオン状態となる。これにより、外部からデータラッチ回路に入力されてラッチされているデータＤｉ及びＤｉバー（ｉ＝０、１、・・・）が、それぞれのペアのメモリセル５１及び５２に書き込まれる。
【００３２】
副記憶領域５ｂのメモリセルからデータを読み出す際には、Ｘデコーダ４が、メモリセル５１及び５２のコントロールゲートにワードラインＷＬＳを介して第３の電圧（例えば、４Ｖ）を印加し、ＳＬドライバ９が、メモリセル５１及び５２のソースにソースラインＳＬＳを介してローレベルの電圧（例えば、０Ｖ）を印加する。さらに、制御回路１が、プリチャージ信号ＰＲＥを一旦ハイレベルとすることにより、トランジスタ２５〜２７をオン状態として、ドレインラインＤＬ０、ＤＬ１、・・・をプリチャージした後、スイッチオン信号ＳＷＯＮを所定の期間ハイレベルとすることにより、トランジスタ２１及び２２がオン状態となる。これにより、各ペアのメモリセル５１及び５２に格納されているデータＤｉ及びＤｉバー（ｉ＝０、１、・・・）が読み出されて、それぞれのラッチ回路にラッチされる。
【００３３】
次に、本発明の一実施形態に係る半導体集積回路の起動時の動作について、図４〜図６を参照しながら説明する。図５は、制御回路に含まれているスイッチ制御回路の構成を示す回路図であり、図６は、図５に示す各部の電圧の変化を示す波形図である。
【００３４】
図５に示すように、スイッチ制御回路１ａには、電源電位ＶＤＤ及びＶＳＳと、ＰＯＲ（パワーオン・リセット）信号とが、半導体集積回路の外部から供給される。なお、本実施形態において、電源電位ＶＳＳは接地電位（０Ｖ）であるものとする。スイッチ制御回路１ａは、外部から供給されるＰＯＲ信号を第１の遅延時間Ｄ１だけ遅延させる遅延素子１１と、外部から供給されるＰＯＲ信号及び遅延されたＰＯＲ１信号が入力されるＡＮＤ回路１２と、遅延素子１１から出力されるＰＯＲ１信号を第２の遅延時間Ｄ２だけ遅延させる遅延素子１３と、遅延素子１１から出力されるＰＯＲ１信号及び遅延されたＰＯＲ２信号が入力されるＡＮＤ回路１４とを含んでいる。遅延素子１１及び１３としては、直列に接続された複数の論理回路（バッファ等）によるゲート遅延を用いても良い。また、ＡＮＤ回路１２及び１４の各々は、一方の入力端子が反転入力となっている。
【００３５】
図６に示すように、電源投入時に電源電圧（ＶＤＤ−ＶＳＳ＝ＶＤＤ）が立ち上がると、ＰＯＲ信号がローレベルからハイレベルに活性化される。第１の遅延時間Ｄ１が経過した後、ＰＯＲ１信号がローレベルからハイレベルに変化し、さらに第２の遅延時間Ｄ２が経過した後、ＰＯＲ２信号がローレベルからハイレベルに変化する。ＡＮＤ回路１２は、ＰＯＲ信号及びＰＯＲ１信号に基づいて、１パルスのプリチャージ信号ＰＲＥを生成し、ＡＮＤ回路１４は、ＰＯＲ１信号及びＰＯＲ２信号に基づいて、１パルスのスイッチオン信号ＳＷＯＮを生成する。
【００３６】
再び図４を参照すると、データラッチ部２は、制御回路１からプリチャージ信号ＰＲＥ及びスイッチオン信号ＳＷＯＮを入力する。プリチャージ信号ＰＲＥがハイレベルとなっている期間において、トランジスタ２５〜２７がオン状態となって、ドレインラインＤＬ０、ＤＬ１、・・・がＶＤＤ／２にプリチャージされる。その後、スイッチオン信号ＳＷＯＮがハイレベルとなっている期間において、スイッチ用トランジスタ２１及び２２がオン状態となって、副記憶領域５ｂのメモリセル５１及び５２がデータラッチ部２に接続される。
【００３７】
データラッチ部２において、インバータ２３及び２４によって構成されるデータラッチ回路は、メモリセル５１及び５２に格納されているデータＤｉ及びＤｉバーに従って出力レベルを確定させる。即ち、データＤｉ及びＤｉバーは互いに相補的であるので、メモリセル５１及び５２を構成する２つのトランジスタのドレイン電圧には、データＤｉ及びＤｉバーに従って電位差が生じる。従って、データラッチ回路は、その電位差に基づいて、メモリセル５１及び５２に格納されているデータをラッチする。このように、データラッチ回路を用いてデータを読み出す構成としたので、副記憶領域５ｂのメモリセル用のＹデコーダやセンスアンプを設けることなく、データの正確な読出しを行うことができる。
【００３８】
ここで、副記憶領域５ｂに格納されているシステム情報が、主記憶領域５ａ内の一部のセクターにおける消去及び書込みの可否情報である場合について説明する。電源投入時に消去及び書込みの可否情報が副記憶領域５ｂから読み出された後、外部から消去又は書込みコマンドが入力されると、制御回路１は、読み出された消去及び書込みの可否情報に基づいて、コマンドにおいて指定されたアドレスが保護すべきセクターに対応するか否かを判定し、指定されたアドレスが保護すべきセクターに対応する場合には、そのコマンドをリセットする。これにより、主記憶領域５ａに格納されているプログラムや重要なデータを保護することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態における不揮発性メモリの構成を示すブロック図。
【図２】図１に示すメモリセルアレイの一部の構造を示す断面図。
【図３】書込み、読出し、消去におけるメモリセル各部の電圧の例を示す図。
【図４】図１に示す不揮発性メモリの詳細な構成を示す回路図。
【図５】制御回路に含まれているスイッチ制御回路の構成を示す回路図。
【図６】図５に示す各部の電圧の変化を示す波形図。
【符号の説明】
【００４０】
１  制御回路、  １ａ  スイッチ制御回路、  ２  データラッチ部、  ３  アドレスバッファ、  ４  Ｘデコーダ、  ５  メモリセルアレイ、  ５ａ  主記憶領域、  ５ｂ  副記憶領域、  ６  Ｙデコーダ、  ７  センスアンプ、  ８  Ｉ／Ｏインタフェース、  ９  ＳＬドライバ、  １０、５１、５２  メモリセル、  １１、１３  遅延素子、  １２、１４  ＡＮＤ回路、  １００  Ｐ型基板、  １０１  ドレイン、  １０２  ソース、  １０３、１０５、１０６  絶縁膜、  １０４  フローティングゲート、  １０７  コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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