(57)【要約】【課題】ＤＣテストによるデコーダ部分の故障検出を実現する不揮発性半導体記憶装置及びその故障検出方法を提供すること。【解決手段】本発明の不揮発性半導体記憶装置は、ワード線４１４を駆動する電位を第１の電位から前記第１の電位よりも低い第２の電位に切替え、且つカラム線４１６を駆動する電位を第３の電位から前記第３の電位よりも低い第４の電位に切り替える回路４０６を有し、不良テストのとき、ロウプリデコーダ４０３が、対応するロウデコーダ４０２の選択、非選択を決定する場合に、対応するカラムプリデコーダ４０５についても、対応するカラムデコーダ４０４の選択、非選択が決定され、且つ、前記カラムプリデコーダ４０５が、対応する前記カラムデコーダ４０４の選択、非選択を決定する場合に、対応する前記ロウプリデコーダ４０３についても、対応する前記ロウデコーダ４０２の選択、非選択が決定されることを特徴とする。【選択図】  図４
2007242194.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルブロックを複数備えたメモリセルアレイと、
前記複数のメモリセルブロックそれぞれに対応する複数のロウデコーダ及び複数のロウプリデコーダ並びに複数のカラムデコーダ及び複数のカラムプリデコーダと、
不良テストのとき、前記ロウプリデコーダから前記ロウデコーダに入力されるワード線を駆動する電位を第１の電位から前記第１の電位よりも低い第２の電位に切替え、且つ前記カラムプリデコーダから前記カラムデコーダに入力されるカラム線を駆動する電位を第３の電位から前記第３の電位よりも低い第４の電位に切り替える回路を有し、
前記不良テストのとき、
前記複数のロウプリデコーダが、入力されるアドレス信号により対応する前記ロウデコーダの選択、非選択を決定する場合に、対応する前記カラムプリデコーダについても、対応する前記カラムデコーダの選択、非選択が決定され、且つ、前記複数のカラムプリデコーダが、入力されるアドレス信号により対応する前記カラムデコーダの選択、非選択を決定する場合に、対応する前記ロウプリデコーダについても、対応する前記ロウデコーダの選択、非選択が決定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記アドレス信号は、
第１のアドレス信号が前記複数のロウプリデコーダに入力された場合、前記複数のロウプリデコーダの全ては、対応する前記ロウデコーダの全てを選択し、且つ、前記複数のカラムプリデコーダの全ては、対応する前記カラムデコーダの全てを選択せず、
第２のアドレス信号が前記複数のカラムプリデコーダに入力された場合、前記複数のカラムプリデコーダの全ては、対応する前記カラムデコーダの全てを選択し、且つ、前記複数のロウプリデコーダの全ては、対応する前記ロウデコーダの全てを選択せず、
第3のアドレス信号が前記複数のロウプリデコーダに入力された場合、前記複数のロウプリデコーダは、対応する前記ロウデコーダを一つ起きに選択し、且つ、前記複数の絡むデコーダの全ては、対応する前記カラムデコーダの全てを選択し、
第４のアドレス信号が前記複数のカラムプリデコーダに入力された場合、前記複数のカラムプリデコーダは、対応する前記カラムデコーダを一つおきに選択し、前記複数のロウプリデコーダの全ては、対応する前記ロウデコーダの全てを選択するアドレス信号であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルブロックを複数備えたメモリセルアレイと、
前記複数のメモリセルブロックそれぞれに対応する複数のロウデコーダ及び複数のロウプリデコーダ並びに複数のカラムデコーダ及び複数のカラムプリデコーダと、
不良テストのとき、前記ロウプリデコーダから前記ロウデコーダに入力されるワード線を駆動する電位を第１の電位から前記第１の電位よりも低い第２の電位に切替え、且つ前記カラムプリデコーダから前記カラムデコーダに入力されるカラム線を駆動する電位を第３の電位から前記第３の電位よりも低い第４の電位に切り替える回路を有し、
前記不良テストのとき、
前記複数のロウプリデコーダは、第１のアドレス信号が入力されることにより対応する前記ロウデコーダを全て選択し、第３のアドレス信号が入力されることにより対応する前記ロウデコーダを一つおきに選択し、第５のアドレス信号が入力されることにより対応する前記ロウデコーダを全て選択せず、且つ、
前記複数のカラムプリデコーダは、第２のアドレス信号が入力されることにより対応する前記カラムデコーダの全てを選択し、第４のアドレス信号が入力されることにより対応する前記カラムデコーダを一つおきに選択し、第６のアドレス信号が入力されることにより対応する前記カラムデコーダを全て選択しないことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記アドレス信号はメモリセルブロックごとに、該メモリセル内の前記複数のロウプリデコーダ及び前記複数のカラムプリデコーダに入力され、
該メモリセル内の対応する前記複数のロウデコーダ及び前記複数のカラムデコーダを全選択、一つおきに選択、全非選択とするアドレス信号であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
不良メモリセルブロックを置換するための冗長制御回路を有し、
ＤＣテストによって前記メモリセルブロック毎にデコーダの不良をテストし、
不良メモリセルブロックを冗長ブロックに置換することを特徴とする請求項３および請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より具体的には、デコーダ部分の故障検出機能を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の故障検出方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路技術の進歩は著しく、不揮発性半導体記憶装置においてもメモリセルの縮小による大容量化が進み、使用するトランジスタや配線等のデザインルールも微細化している。かかる大容量化及び微細化に伴い、さまざまな原因による不良が高確率で発生するようになり、歩留まりの低下を招いていた。特に、近年の大規模メモリの場合チップに占める素子の割合は、デコーダ及びメモリセルがほとんどで周辺ロジックの割合は極めて少ないため、不揮発性半導体記憶装置の製品検査テストにおいては、デコーダ及びメモリセルの効率的な故障検出によるテストコスト削減が求められている。
【０００３】
ここで、デコーダ及びメモリセルの製品検査テスト方法としては二種類のテスト方法がある。即ち、第一の方法は、正規のデコーダによって正規のメモリセルを選択しこのメモリセルにデータを記憶させ、その後再び同一のメモリセルを選択しデータを読出し読出されたデータが正しいか或いは誤っているかで判断する、いわゆる書換え読出しテストである。第二の方法は、スタンドバイ状態でメモリチップが流す電流量を測定（いわゆるスタンドバイ電流測定）することで破壊しているトランジスタを検出するいわゆるＤＣテストである。
【０００４】
【特許文献１】特開2000-149560号公報
【特許文献２】特開2002-333462号公報
【特許文献３】特開2003-296393号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不揮発性半導体記憶装置のデコーダ部分及びメモリセルの製品検査テストとしては、測定が簡単で検査時間も短いＤＣテストを第一に行い、このテストで良品と判断できた製品について更に書換え読出しテストを行うことが一般化している。しかし、このＤＣテストにおいて不良と認定できるのは、トランジスタが破壊してリーク電流が発生する場合と、配線のショート、コンタクトが不良している等の配線の不良であり、従って、リーク電流が発生しないトランジスタの破壊や配線ショートのケースではＤＣテストにおいて不良を発見することができない。現在の検査においてＤＣテストで破壊していてリーク電流を流しているトランジスタを発見できるのは全検査対象の約半分である。
【０００６】
また、冗長ブロックを有するチップについては、このＤＣテストで不良品と判断されたメモリセルブロックについて、ブロック単位で冗長ブロックに置換して救済することが可能であり、これにより不良品発生の抑制を図ることができる。しかし、上記のリーク電流が発生しないトランジスタ故障等の場合は、ＤＣテストにおいては良品と判断されるため、更に書換え読出しテストに回されることになる。ところがこのチップは冗長ブロックに置換して救済されていないため、結果として書換え読出しテストにおいて不良品と判断されることになる。従って、無駄な書換え読出しテストが行われることとなる。
【０００７】
即ち、ＤＣテストで良品と判断された製品については更に書換え読出しテストが行われるが、この書換え読出しテストは、一つ一つのセルについての書換え及び読出しが必要となり、ワード単位でのアクセスが必要となるため膨大な時間を要するからである。従って、ＤＣテストで不良品の検出率を高めるとともに、冗長ブロックを有するチップについては、故障が判明したメモリブロックを冗長ブロックに書換えて救済することができれば、無駄な書換え読出しテストを減らすことができるため全体としてテスト時間の大幅な短縮が可能となりコスト削減を図ることができる。
【０００８】
本発明は、ＤＣテストによるデコーダ部分の故障検出を実現する不揮発性半導体記憶装置及びその故障検出方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルブロックを複数備えたメモリセルアレイと、前記複数のメモリセルブロックそれぞれに対応する複数のロウデコーダ及び複数のロウプリデコーダ並びに複数のカラムデコーダ及び複数のカラムプリデコーダと、不良テストのとき、前記ロウプリデコーダから前記ロウデコーダに入力されるワード線を駆動する電位を第１の電位から前記第１の電位よりも低い第２の電位に切替え、且つ前記カラムプリデコーダから前記カラムデコーダに入力されるカラム線を駆動する電位を第３の電位から前記第３の電位よりも低い第４の電位に切り替える回路を有し、前記不良テストのとき、前記複数のロウプリデコーダが、入力されるアドレス信号により対応する前記ロウデコーダの選択、非選択を決定する場合に、対応する前記カラムプリデコーダについても、対応する前記カラムデコーダの選択、非選択が決定され、且つ、前記複数のカラムプリデコーダが、入力されるアドレス信号により対応する前記カラムデコーダの選択、非選択を決定する場合に、対応する前記ロウプリデコーダについても、対応する前記ロウデコーダの選択、非選択が決定されることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置は、ＤＣテストによりデコーダ部分の故障検出が可能である。
【００１１】
また、本発明の不揮発性半導体記憶装置は、ＤＣテストにおいてロウデコーダ及びカラムデコーダを全選択・一つおきに選択・全非選択の組み合わせでテストすることが可能であり、さらに冗長回路を有する場合は、ＤＣテストにより不良ブロックを冗長ブロックに置換することが可能となる故障検出方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る不揮発性半導体記憶装置及びその故障検出方法について、図面を参照しながら詳細に説明する。なお、実施例においては、本発明の一実施形態に係る不揮発性半導体記憶装置及びその故障検出方法の例を示しており、本発明の不揮発性半導体記憶装置及びその故障検出方法は、それら実施例に限定されるわけではない。
【００１３】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置のチップ構成図であり、図２は、図１に示す不揮発性半導体記憶装置のメモリセル部の一ブロックの詳細構成図である。また、図４は、本発明の一実施形態に係る不揮発性半導体記憶装置の詳細概略図である。本発明の一実施形態に係る不揮発性半導体記憶装置は、図１に示すとおり不揮発性半導体記憶装置１００内にメモリセル部１０１、電源回路１０７、電源制御回路１０８、読出し回路１０９、読出し制御回路１１０、アドレスバッファ１１１、冗長制御回路１１２を備え、図２に示すとおり、ロウデコーダ２０２、ロウプリデコーダ２０３、カラムデコーダ２０４、カラムプリデコーダ２０５、電源スイッチ２０６を備え、さらに図４に示すレベルシフタ４１３、ワード線４１４、ビット線４１５、カラム線４１６、アドレス線４１７、ソース線４１８を備えている。
【００１４】
本発明の一実施形態に係る不揮発性半導体記憶装置は、上記以外にも、一般的な不揮発性半導体記憶装置と同様にセンスアンプ、アドレス入力回路、データ入出力回路、制御信号入力回路などの周辺回路を有する。また、本発明の一実施形態に係る不揮発性半導体記憶装置は、冗長制御回路１１２を備えない不揮発性半導体記憶装置であっても良い。
【００１５】
図２に示すメモリセルアレイ２０１は、合計ｎ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・ＢＬＯＣＫｉ、・・・ＢＬＯＣＫｎ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎは、それぞれ、図３に代表的に示すブロックＢＬＯＣＫｉのように、ｋ個のセルユニット０〜ｋで構成される。本実施形態では、各セルユニットは、３２個のメモリセルＭＴＲ０〜ＭＴＲ３１により構成される。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴＲは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴＲが「ページ」という単位を構成する。
【００１６】
本実施形態では、メモリセルアレイを構成するブロックの数をｎ個とし、且つ１つのブロックが、３２個のメモリセルＭＴＲからなるセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴＲの数及びセルユニットの数を変更すればよい。また、本実施形態では、ＮＯＲ型フラッシュメモリについて説明しているが、本発明の効果は、ＮＡＮＤ型フラッシュメモリでも同様であり、本発明により、デコーダ部分の故障検出を実現する不揮発性半導体記憶装置及びその故障検出方法を提供することができる。
【００１７】
ロウプリデコーダ２０３は、アドレス信号に基づき所定のロウデコーダを選択・非選択とすることで該アドレス信号を所定のワード線を選択・非選択とする信号に復号化し、ロウデコーダ２０２は、ロウプリデコーダ２０３で複合化された信号に基づき、書込み時、消去時にそれぞれのワード線に所定の電圧を印加することで複数のワード線の一部を選択する。
【００１８】
より具体的には、ロウプリデコーダ２０３は、図４に示すように、内部にＡＮＤゲート４０３ｃ、ＮＯＲゲート４０３ｄ、インバータゲート４０３ｅ及びレベルシフタ４１３を備え、アドレス線４１７からのアドレス信号、ロウ全非選択４０３a及びロウ全選択４０３ｂの信号に基づき、ＡＮＤゲート４０３c及びＮＯＲゲート４０３ｄによっていずれのワード線を選択・非選択とするか又は全てのワード線を選択・非選択するか復号化する。具体的には、第１のアドレス信号に対応して前記ロウデコーダを全て選択（全選択）し、第５のアドレス信号に対応して前記ロウデコーダを全て選択しない（全非選択）ように復号化する。復号化された信号は、ロウプリデコーダ２０３からロウデコーダ２０２に伝送される。また、ロウプリデコーダ２０３は、図４に示すとおりレベルシフタ４１３及びインバータゲート４０３ｅにより、ワード線に安定した電圧を供給する。
【００１９】
カラムプリデコーダ２０５は、アドレス信号に基づき所定のカラムデコーダを選択・非選択とすることで該アドレス信号を所定のビット線を選択・非選択とする信号に復号化し、カラムデコーダ２０４は、カラムプリデコーダ２０５で複合化された信号に基づき、書込み時、消去時にそれぞれのビット線に所定の電圧を印加することで複数のビット線の一部を選択する。
【００２０】
より具体的には、カラムプリデコーダ２０５は、図４に示すように内部にＡＮＤゲート４０５ｃ、ＮＯＲゲート４０５ｄ、インバータゲート４０５ｅ及びレベルシフタ４１３を備え、アドレス線４１７からのアドレス信号、カラム全非選択４０５a及びカラム全選択４０５ｂの信号に基づき、ＡＮＤゲート４０５ｃ及びＮＯＲゲート４０５ｄによっていずれのビット線を選択・非選択とするか又は全てのビット線を選択・非選択するか復号化する。具体的には、第２のアドレス信号に対応して前記カラムデコーダを全て選択（全選択）し、第６のアドレス信号に対応して前記カラムデコーダを全て選択しない（全非選択）ように復号化する。復号化された信号は、カラムプリデコーダ２０５からカラムデコーダ２０４に伝送される。また、カラムプリデコーダ２０５は、図４に示すとおりレベルシフタ４１３及びインバータゲート４０５ｅにより、カラム線に安定した電圧を供給する。
【００２１】
また図４に示すとおり、カラムデコーダ４０４内部には、各ビット線に接続された例示的に示すトランジスタ４０４ａ、４０４ｂを有し、書込み時、消去時にそれぞれのビット線に所定の電圧を印加することで複数のビット線の一部を選択する
【００２２】
電源スイッチ２０６は、図４に示すとおりロウ用電源スイッチ４０６ａと、カラム用電源スイッチ４０６ｂとからなる。ロウ用電源スイッチ４０６ａは、ワード線に提供される電圧を電源回路４０７から提供される第１の電位又は第２の電位に切替える役割を果たす。カラム用電源スイッチ４０６ｂは、同様に、カラム線に提供される電圧を電源回路４０７から提供される第３の電位又は第４の電位に切替える役割を果たす。ここで、前記第２の電位及び第４の電位は、外部電源から供給される電位である。
【００２３】
この電源スイッチ２０６には、図４に示すとおり電源回路４０７が接続される。電源回路４０７は、第1昇圧回路４０７ａ、第２昇圧回路４０７ｂ、レギュレータ回路４０７ｃからなり、不揮発性半導体記憶装置（デバイス）の電源電圧をデバイス内部で昇圧させる。
【００２４】
図４の読出し回路４０９は内部にバイアス回路４０９a、スイッチ４０９ｂを有し、図１に示す読出し制御回路１１０からの読出し制御信号を受けて、ゲート電圧、ドレイン電圧、ソース電圧に印加する電圧を制御する。一般に、読出し時には、ロウアドレス、カラムアドレスによりワード線及びビット線をそれぞれ一本ずつ選択することで目的のメモリセルを選択し、センスアンプによりその選択されたメモリセルが電流を流すかどうかにより、該選択されたセルトランジスタに書込まれている内容がデータ「１」或いはデータ「０」かを判別して出力する。このとき、所定のワード線に電源電圧Ｖｃｃが印加されるとともに、所定のビット線をセンスアンプ（図示せず）に接続するようになっている。
【００２５】
レベルシフタ４１３は、ロウプリデコーダ４０３及びカラムプリデコーダ４０５内に設けられ、異なる電源電圧のレベル変換を可能にする。
【００２６】
ワード線４１４は、メモリセルアレイの中から一列を選択するための制御信号線で、読出し書換えを行うアドレスに対応するワード線の電圧を上げることで読出し書換えが可能になる。
【００２７】
ビット線４１５は、メモリセルからデータを取り出すための信号線で、電圧が上げられたワード線に接続されているメモリセルは、セルに記録されたデータをビット線に出力することで、データの読出しを行う。
【００２８】
カラム線４１６は、カラムデコーダ４０４とカラムプリデコーダ４０５の間に配線され、カラムプリデコーダで復号化されたアドレス信号をカラムデコーダに伝送する。
【００２９】
かかる不揮発性半導体記憶装置の製品検査においては、検査工程における不良メモリセルの発見手法としては一般的に二種類の方法が採られてきた。第１の手法は、正規のデコーダによって正規のメモリセルを選択し、この選択されたメモリセルにデータを記憶させその後再び同一のメモリセルを選択しデータを読出し、読出されたデータが正しいか或いは誤っているかで故障を発見する手法である。しかしながらこの手法では、例えばメモリセルにおける直流的な不良の詳細を判定することが難しい。また、この方法によれば、一つ一つのセルの書換え及び読出しが必要となりワード単位でのアクセスが必要となるため膨大な時間を要する。
【００３０】
第２の手法は、いわゆるＤＣテストと呼ばれる方法である。このＤＣテストとは、製造されたメモリチップをスタンドバイ状態としたうえで、メモリチップに電圧を印加して、メモリチップ各部を流れる電流量を測定（いわゆるスタンドバイ電流測定）することで、破壊しているトランジスタを検出する検査方法である。一般に、トランジスタが破壊していたり配線がショートしていたり又は配線のコンタクトが不良である場合には、いわゆるリーク電流が発生するため、メモリチップ各部を流れる電流量を測定し異常値を発見することで故障箇所を検出することができる。
【００３１】
ＤＣテストは、複雑なテストベクタが不要であるため測定が簡単で、かつ、故障検出率も高いことから一次テストとして多用されている。しかし、故障箇所によってはリーク電流が発生しないために異常値が検出できないことがあるため、この方法によっても破壊していてリーク電流を流しているトランジスタを発見できるのは全体の約半分である。即ちＤＣテストにおいては、故障箇所が次のような場合にはリーク電流が発生しないため故障検出ができないのである。
【００３２】
図８に正常な状態のロジック回路図を示す。スタンドバイ状態でのロジック回路におけるトランジスタのゲートにかかる電圧は、Ｈｉ／Ｌｏどちらかに固定されている。従って、トランジスタが破壊してリーク電流が発生（縮退故障）する場合や、配線のショート（ブリッジング故障）コンタクト不良（ＯＰＥＮ不良）などの配線不良の場合には、リーク電流が検出されるため故障が検出できる。しかし、図９に示すように上記のロジック回路の１個のトランジスタが破壊している場合、この部分が破壊している状態ではリーク電流は発生せず故障が検出できない。同様に図８のロジック回路の配線がショートしている場合を図１０に示すが、この場合もリーク電流は発生せず異常値が検出できないため故障が検出されない。従来のＤＣテストにおいては、上記のようなトランジスタの破壊やロジック回路の配線ショートの場合でも、リーク電流が発生しないためテスト結果では良品と判断される。その結果かかる故障を有するチップについても次の検査方法である書換え読出しテストが行われることになり、無駄な書換え読出しテストが行われテスト効率向上の障害となっていた。
【００３３】
そこで、かかるデコーダ部分の故障を効率的に検出するために、図４に示すように、従来のデコーダ非選択でのスタンドバイ状態におけるＤＣテストの他に、ロウデコーダ４０３全選択でのスタンドバイ状態におけるＤＣテスト、及びカラムデコーダ４０５全選択でのスタンドバイ状態におけるＤＣテストを追加する故障検出方法が有効であることを本願発明者が発明した。この方法によれば、書換え読出しテストによらず、スタンドバイ状態におけるＤＣテストにおいてロウデコーダ部分及びカラムデコーダ部分の故障検出が可能となる。
【００３４】
また、ロウデコーダ４０３全選択でのスタンドバイ状態におけるＤＣテスト及びカラムデコーダ４０５全選択でのスタンドバイ状態におけるＤＣテストを実施するために、ＤＣテスト時にワード線４１４の駆動電位を第１の電位から第２の電位に切替え、且つカラム線４１６の駆動電位を第３の電位から第４の電位に切替えるための上記電源スイッチ４０６をチップ内部に設置した。
【００３５】
このスイッチは、ロウ用電源スイッチ４０６ａとカラム用電源スイッチ４０６ｂとから構成され、ロウ用電源スイッチ４０６ａは、テスト時にワード線４１４に印加される駆動電位を第１の電位から第２の電位に切替える。また、カラム用電源スイッチ４０６ｂは、同様に、テスト時にカラム線４１６に印加される駆動電位を第３の電位から第４の電位に切替える。ここで第２の電位及び第４の電位は外部電源から供給される電位である。これによって、ＤＣテスト時に外部装置からテスト電流を流すことなく、電源スイッチ４０６によりワード線４１４の駆動電位を第１の電位から第２の電位に切替え、且つカラム線４１６の駆動電位を第３の電位から第４の電位に切替えるだけで、ロウデコーダ部分及びカラムデコーダ部分の故障検出が可能となり効率的な検査が可能となる。
【００３６】
本発明の一実施形態に係る不揮発性半導体記憶装置のロウデコーダ４０２の故障検出方法について説明する。上記ロウ用電源切替えスイッチ４０６ａでワード線４１４の駆動電位を第１の電位から第２の電位に切替える。この時セルを介しての直流電流を排除するためビット線４１５の電位はＧＮＤに制御する。第１のアドレス信号を入力してロウデコーダ４０２を全選択し、この状態で、第６のアドレス信号を入力してカラムデコーダ４０４を全非選択とするか又はビット線４１５の駆動負荷を停止させ、外部接続用パッドを流れる電流Ｉｐｐｗを測定するスタンドバイ電流測定を行う。非選択時にオンするトランジスタが正常で故障がない場合には、外部接続用パッドを流れる電流は外部電源電圧と同一となり、一方非選択時にオンするトランジスタに縮退故障がある場合には直流電流が発生するため外部電源電圧とは異なる値となる。従来のデコーダ非選択でのスタンドバイ電流測定では、非選択時にオンするトランジスタに縮退故障があっても検出不可能であったが、このロウデコーダ４０２全選択状態であれば非選択時にオンするトランジスタの縮退故障による直流電流の発生を検出可能であるためロウデコーダ４０２の故障検出が可能となる。
【００３７】
次に、本発明の一実施形態に係る不揮発性半導体記憶装置のカラムデコーダ４０４の故障検出方法について説明する。上記カラム用電源切替えスイッチ４０６ｂでカラム線４１６の駆動電位を第３の電位から第４の電位に切替える。ビット線駆動負荷を停止させセルを介しての直流電流を排除する。第２のアドレス信号を入力してカラムデコーダ４０４を全選択し、この状態で外部接続用パッドを流れる電流Ｉｐｐｗを測定するスタンドバイ電流測定を行う。非選択時にオンするトランジスタが正常で故障がない場合には、Ｉｐｐｗはある一定値以下となり、一方非選択時にオンするトランジスタに縮退故障がある場合には直流電流が発生するためＩｐｐｗはある一定値を超える。このスタンドバイ電流測定によりカラムデコーダ４０４の故障検出が可能となる。
【００３８】
上述のとおり、従来のデコーダ非選択でのスタンドバイ状態におけるＤＣテストに加えて、ロウデコーダ４０２全選択でのスタンドバイ状態におけるＤＣテスト及びカラムデコーダ４０４全選択でのスタンドバイ状態でのＤＣテストを追加することによりデコーダ部分の故障検出が可能になる。従って、デコーダ部分の故障検出率を上げることができ無駄な書込み読出しテストが減少するため、テスト時間の短縮が可能となり効率的な故障検出テストができる。
【実施例１】
【００３９】
次に、本発明の一実施形態に係る不揮発性半導体記憶装置及びそのブリッジング故障検出方法について、図５により説明する。
【００４０】
図５に示すように、本発明の一実施形態にかかる不揮発性半導体記憶装置は、メモリセルアレイ５０１、ロウデコーダ５０２、ロウプリデコーダ５０３、カラムデコーダ５０４、カラムプリデコーダ５０５、電源スイッチ５０６、電源回路５０７、読出し回路５０９、ワード線５１４、ビット線５１５及びカラム線５１６、アドレス線５１７、ソース線５１８を備える。
【００４１】
ロウプリデコーダ５０３は、内部にＡＮＤゲート５０３ｃ、ＮＯＲゲート５０３ｄ、インバータゲート５０３ｅ及びレベルシフタ５１３を有し、アドレス線５１７、ロウ全非選択５０３a、ロウ全選択５０３ｂの信号に基づき、ＡＮＤゲート５０３ｃ及びＮＯＲゲート５０３ｄによっていずれのワード線を選択・非選択とするか又は全てのワード線を選択・非選択するか復号化し、ロウデコーダ５０２に伝送する。具体的には、第１のアドレス信号に対応して前記ロウデコーダを全て選択（全選択）し、第３のアドレス信号に対応して前記ロウデコーダを一つおきに選択し、第５のアドレス信号に対応して前記ロウデコーダを全て選択しない（全非選択）ように復号化する。
【００４２】
カラムプリデコーダ５０５は、同様に内部にＡＮＤゲート５０５ｃ、ＮＯＲゲート５０５ｄ、インバータゲート５０５ｅ及びレベルシフタ５１３を有し、アドレス線５１７、カラム全非選択５０５a、カラム全選択５０５ｂの信号に基づき、ＡＮＤゲート５０５ｃ及びＮＯＲゲート５０５ｄによっていずれのカラム線を選択・非選択とするか又は全てのカラム線を選択・非選択するか復号化し、カラムデコーダ５０４に伝送する。具体的には、第２のアドレス信号に対応して前記カラムデコーダを全て選択（全選択）し、第４のアドレス信号に対応して前記カラムデコーダを一つおきに選択し、第６のアドレス信号に対応して前記カラムデコーダを全て選択しない（全非選択）ように復号化する。カラムデコーダ５０４は内部に図５に例示的に示すトランジスタ５０４a、５０４ｂにより、書込み時、消去時にそれぞれのビット線に所定の電圧を印加することで複数のビット線の一部を選択する。
【００４３】
電源スイッチ５０６は、ロウ用電源スイッチ５０６a、カラム用電源スイッチ５０６ｂからなり、電源回路５０７は、第一昇圧回路５０７a、第二昇圧回路５０７ｂ、レギュレータ回路５０７ｃを備える。読出し回路５０９は、バイアス回路５０９a、スイッチ５０９ｂを有し、図１に示す読出し制御回路１１０からの読出し制御信号を受けて、ゲート電圧、ドレイン電圧、ソース電圧に印加する電圧を制御する。
【００４４】
本実施例においては、ワード線５１４及びビット線５１５のいずれか又は双方を一つおきにｏｄｄ及びｅｖｅｎのいずれかに分け、ｏｄｄのワード線５１４及びビット線５１５に繋がるロウデコーダ５０２及びカラムデコーダ５０４を全選択とし、一方、ｅｖｅｎのワード線５１４及びビット線５１５に繋がるロウデコーダ５０２及びカラムデコーダ５０４を全非選択とすることを特徴とする。
【００４５】
まずワード線５１４のストライプ状選択ＤＣテストについて説明する。図５のロウ用電源切替えスイッチ５０６ａで、ワード線５１４の駆動電位を第１の電位から第２の電位に切替える。この時セルを介しての直流電流を排除するためビット線５１５の電位はＧＮＤに制御する。
【００４６】
第３のアドレス信号を入力して、ワード線５１４を一つおきにｏｄｄとｅｖｅｎに分けｏｄｄのワード線５１４に繋がるロウデコーダ５０２を全選択としｅｖｅｎのワード線５１４に繋がるロウデコーダ５０２を全非選択とする。この状態で、第６のアドレス信号を入力してカラムデコーダ５０４を全非選択とするか又はビット線５１５の駆動負荷を停止させ、外部接続用パッドを流れる電流Ｉｐｐｗを測定するスタンドバイ電流測定を行う。隣り合うワード線間に配線ショート（ブリッジング故障）があれば、リーク電流が発生するため外部電源電圧と異なる値となり、ワード線間のブリッジング故障を検出することができる。
【００４７】
次に、ビット線５１５のストライプ状選択ＤＣテストについて説明する。図５のカラム用電源切替えスイッチ５０６ｂで、カラム線５１６の駆動電位を第３の電位から第４の電位に切替える。この時セルを介しての直流電流を排除するためビット線駆動負荷を停止させる。
【００４８】
第４のアドレス信号を入力して、ビット線５１５を一つおきにｏｄｄとｅｖｅｎに分けｏｄｄのビット線５１５に繋がるカラムデコーダ５０４を全選択としｅｖｅｎのビット線５１５に繋がるカラムデコーダ５０４を全非選択とする。この状態で、外部接続用パッドを流れる電流Ｉｐｐｗを測定するスタンドバイ電流測定を行う。隣り合うビット線間に配線ショート（ブリッジング故障）があれば、リーク電流が発生するため、外部電源電圧と異なる値となり、ビット線間のブリッジング故障を検出することができる。
【００４９】
本発明により、ＤＣテスト時に電源スイッチ４０６によりワード線４１４の駆動電位を第１の電位から第２の電位に切替え、且つカラム線４１６の駆動電位を第３の電位から第４の電位に切替えるだけで、ＤＣテストによりワード線及びビット線のブリッジング故障が検出できる。
【実施例２】
【００５０】
本発明の一実施形態に係る不揮発性半導体記憶装置及びその故障検出方法について説明する。本実施形態においては、ワード線４１４の駆動電位を第１の電位から第２の電位に切替え、且つカラム線４１６の駆動電位を第３の電位から第４の電位に切替えるとともに、ロウデコーダ及びカラムデコーダの双方について、全選択、一つおきに選択及び全非選択の３通りの選択方法の組合せによりＤＣテストを実行することで、効率的なＤＣテストを実施できる。
【００５１】
即ち、最良の実施形態で述べたロウデコーダとカラムデコーダそれぞれの全選択ＤＣテストにおいて、ロウデコーダとカラムデコーダの両方を同時に全選択してスタンドバイ電流測定を実行しても不良検出に影響はなく、さらに実行時間を短縮することが可能である。同様に実施例１についてもロウデコーダとカラムデコーダを両方同時に全選択してスタンドバイ電流測定を実行することが可能である。従って、ロウデコーダとカラムデコーダについて、全選択、一つおきに選択、全非選択をどのように組み合わせてもスタンドバイ電流測定の実行が可能である。最良の実施形態及び実施例１に記載のテスト方法を組み合わせることにより、更にテスト時間を短縮し効率的なＤＣテストを実施できる。
【００５２】
図５に示すとおり、本発明の一実施形態に係る不揮発性半導体記憶装置は、チップ内部にワード線５１４の駆動電位を第１の電位から第２の電位に切替え及びカラム線５１６の駆動電位を第３の電位から第４の電位に切替える電源スイッチ５０６を有している。このスイッチは、ロウ用電源スイッチ５０６ａとカラム用電源スイッチ５０６ｂとから構成され、ロウ用電源スイッチ５０６ａは、テスト時にワード線５１４に印加される駆動電位を第１の電位から第２の電位に切替える。また、カラム用電源スイッチ５０６ｂは、同様に、テスト時にカラム線５１６に印加される電位を第３の電位から第４の電位に切替える。また、テスト時において、ロウプリデコーダ５０３から、第１のアドレス信号に対応して前記ロウデコーダ５０２を全て選択（全選択）し、第３のアドレス信号に対応して前記ロウデコーダ５０２を一つおきに選択し、第５のアドレス信号に対応して前記ロウデコーダ５０２を全て選択しない（全非選択）ように復号化された制御命令が与えられ、カラムプリデコーダ５０５から、第２のアドレス信号に対応して前記カラムデコーダ５０４を全て選択（全選択）し、第４のアドレス信号に対応して前記カラムデコーダ５０４を一つおきに選択し、第６のアドレス信号に対応して前記カラムデコーダ５０４を全て選択しない（全非選択）ように復号化された制御命令が与えられ
【００５３】
まず、ロウ用電源スイッチ５０６ａを切替えワード線５１４の駆動電位を第１の電位から第２の電位に切り替える。この切り替えにより昇圧回路での消費電力と故障による電流を区別することができる。次にセルを介しての直流電流を排除するためビット線の電位をＧＮＤに制御する。
【００５４】
この状態で、ロウプリデコーダ５０３に第１のアドレス信号を入力することで、ロウデコーダ５０２を全選択し、一方カラムプリデコーダ５０５に第２、第４、第６のアドレス信号を入力することで、カラムデコーダ５０４について、全選択、一つおきに選択、全非選択の３通りのカラムデコーダ選択方法を順次選択して各選択状態で上記ＤＣテストを行う。
【００５５】
次に、ロウプリデコーダ５０３に第３のアドレス信号を入力することで、ロウデコーダ５０２を一つおきに選択し、カラムデコーダ５０４について、全選択、一つおきに選択、全非選択の３通りのカラムデコーダ選択方法を順次選択して各選択状態で上記ＤＣテストを行う。さらに、ロウプリデコーダ５０３に第５のアドレス信号を入力することで、ロウデコーダ５０２を全て選択せず、カラムデコーダ５０４について、全選択、一つおきに選択、全非選択の３通りのカラムデコーダ選択方法を順次選択して各選択状態で上記ＤＣテストを行う。従って、本実施形態に拠ればロウデコーダ選択方法とカラムでコーダ選択方法の組み合わせは、表１に示すとおり９通りの組み合わせとなる。
【００５６】
この組み合わせによるＤＣテストは、どのように組み合わせてもスタンドバイ電流測定の実行が可能であり、テスト方法の選択の自由度が飛躍的に拡大し目的に合わせたテストを実施することが可能となる。特に、ロウデコーダ及びカラムデコーダの双方とも一つおきに選択してテストすれば、メモリセル単位で故障検出が可能となり、従来の膨大な時間を要する書込み読出しテストの対象を大幅に減少することができる。従って、全体のテスト時間を大幅に短縮し効率的なテストが可能となる。
【実施例３】
【００５７】
通常、ＤＣテストはユーザー条件におけるスタンドバイ電流測定テストによるのが一般的である。即ち、チップイネーブルピンをディセーブルとしてスタンドバイ状態とし、この状態において異常な電流が流れていないかをスタンドバイ電流測定して判断する。判断にあたっては一定のカットレベルが設定されるが、ＢＧＲ回路（基準電圧発生回路）等の一部回路はスタンドバイ状態でも電流を消費しており、従って、ＤＣテストにおいて異常電流と判断する基準には一定のマージンを持たせる必要があった。そこで一般的には設定するカットレベルに一定のマージンを持たせて、例えば１０μＡ等と設定される。このマージンに真性の不良が紛れ込んでしまい、これが不良の検出率を落とす原因となっていた。本発明の一実施形態においてはこの真性不良の紛れ込みを抑制し不良検出率を向上させることができる。
【００５８】
本発明の一実施形態に係る不揮発性半導体記憶装置は、図４に示すとおり、内部にワード線の駆動電位を第１の電位から第２の電位に切替えるロウ用電源スイッチ４０６ａとカラム線の駆動電位を第３の電位から第４の電位に切替えるカラム用電源スイッチ４０６ｂを有する電源スイッチ４０６を設けている。ここで、第２の電位及び第４の電位は外部電源から供給される電位である。このためＤＣテスト時にＤＣ電流の経路を完全に遮断してリーク電流を測定することが可能である。従って、本発明の一実施形態に係る不揮発性半導体記憶装置においては、最良の実施例及び実施例１で述べたロウデコーダ及びカラムデコーダの全選択、一つおきに選択、全非選択の３通りの選択方法の組合せによりＤＣテストをテスト条件で実行することで真性不良の紛れ込みを抑制できる。
【００５９】
この方法によれば、ＤＣテスト時に、まずスタンドバイテストモードを入力する。この入力により、ロウ用電源スチッチ４０６ａ及びカラム用電源スイッチ４０６ｂを切替え、ロウデコーダの駆動電位を第１の電位から第２の電位に切替え、且つカラムデコーダの駆動電位を第３の電位から第４の電位に切替えることでチップのＤＣ電流経路を完全に遮断する。この状態で上記最良の実施形態及び実施例１で述べた第１乃至第６のアドレス信号を入力することでロウデコーダ及びカラムデコーダを全選択、一つおきに選択、全非選択の３通りの選択方法の組み合わせによりＤＣテストをテスト条件で実行する。ＤＣ電流経路を完全に遮断しているためＢＧＲ回路等（図示せず）の電流消費がないため、テスト結果にかかる消費電流が紛れ込むことがない。従って、ＤＣテストの異常電流のカットレベルを例えば５μＡ等とユーザー条件より低く設定できる。高精度なテストを実施でき、故障検出率を向上させることができる。
【実施例４】
【００６０】
上述した実施例においてはチップ一括でＤＣテストを行うが、本発明の一実施形態によれば、冗長制御回路を有する不揮発性半導体記憶装置においてＤＣテストをメモリセルブロック単位で実行することで、ＤＣテストで不合格と判断されたメモリセルブロックを冗長ブロックに置き換えることにより救済できる不揮発性半導体記憶装置が提供できる。
【００６１】
図１に、冗長制御回路を有するチップの概略構成図を示す。本発明の一実施形態に係る不揮発性半導体記憶装置は、図１に示すとおり不揮発性半導体記憶装置１００内にメモリセル部１０１、電源回路１０７、電源制御回路１０８、読出し回路１０９、読出し制御回路１１０、アドレスバッファ１１１、冗長制御回路１１２を備え、図２に示すとおり、ロウデコーダ２０２、ロウプリデコーダ２０３、カラムデコーダ２０４、カラムプリデコーダ２０５、電源スイッチ２０６を備え、さらに図４に示すレベルシフタ４１３、ワード線４１４、ビット線４１５、カラム線４１６、アドレス線４１７、ソース線４１８を備えている。本発明の一実施形態に係る不揮発性半導体記憶装置は、上記以外にも一般的な半導体メモリと同様にセンスアンプ、アドレス入力回路、データ入出力回路、制御信号入力回路などの周辺回路を有する。
【００６２】
本発明の一実施形態に係る不揮発性半導体記憶装置は、図４に示すように、チップ内部に電源スイッチ４０６を有するため、ロウ用電源スイッチ４０６ａの切替えによってロウデコーダ４０２の駆動電位を第１の電位から第２の電位に切り替え、また、カラム用電源スイッチ４０６ｂの切替えによってカラムデコーダ４０４の駆動電位を第３の電位から第４の電位に切替えることが可能である。さらに第１、第３、第５のアドレス信号をロウプリデコーダ２０３に入力することによりロウデコーダ４０２を全選択、一つおきに選択、全非選択とすることが可能であり、第２、第４、第６のアドレス信号をカラムプリデコーダ５０５に入力することによりカラムデコーダ５０４を全選択、一つおきに選択、全非選択とすることが可能である。かかるアドレス信号の入力はメモリセルブロックごとに入力が可能である。従って、チップ一括でロウデコーダ４０２及びカラムデコーダ４０４を全選択、一つおきに選択、全非選択とすることができるだけでなく、メモリセルブロック単位で、該ブロック内のロウデコーダ４０２及びカラムデコーダ４０４を全選択、一つおきに選択、全非選択とすることが可能となる。
【００６３】
これにより、本発明の一実施形態に係る不揮発性半導体記憶装置においては、メモリセルブロック単位でのデコーダの故障をＤＣテストにより検出することができ、冗長制御回路を有するチップについてはＤＣテストによって不良ブロックを冗長ブロックに置換することが可能となる。
【００６４】
従来、冗長制御回路を有するチップの故障検出テストにおいては、書換え読出しテストにおいて故障が検出されたメモリセルブロックについてメモリセルブロック単位で冗長ブロックに置換して救済し、再度書換え読出しテストを実施して置換が有効に実施されていることを確認している。従って、膨大な時間を要する書換え読出しテストを繰り返し行う必要があり効率的なテストの障害となっていた。本発明によれば、このような冗長ブロックを有するチップについて、テスト時間が短時間で済むＤＣテストによってメモリセルブロック単位での冗長ブロックへの置換が可能となる。
【００６５】
図６は、本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルブロック単位でのＤＣテストのフローチャート図である。本フローチャートにより本発明に係るＤＣテスト方法について説明する。
【００６６】
まず、ステップ１（Ｓ１）においてチップ一括でアドレス信号５及び６を入力しデコーダ全非選択とする。次にステップ２（Ｓ２）においてユーザー条件のＤＣテストを実行する。このテストにおいてフェイル（Ｆａｉｌ）と判定されれば、不良品として取り扱う。一方パス（ＰＡＳＳ）と判定されたチップについてはメモリセルブロックごとのＤＣテストを実行する。
【００６７】
上記チップ一括でのＤＣテストにパス（ＰＡＳＳ）したチップに対して、ステップ３（Ｓ３）において任意のメモリセルブロックＢＬＫｎを選択してＤＣテストを実施する。ここでは例としてメモリセルブロック０を選択する。
【００６８】
ステップ４（Ｓ４）において、選択された任意のメモリセルブロックＢＬＫｎ（本例ではメモリセルブロック０）に繋がるデコーダをアドレス信号１及び２を入力して全て選択し、他のメモリセルブロックに繋がるデコーダに対してはアドレス信号５及び６を入力して全て非選択とする。
【００６９】
ステップ５（Ｓ５）において、この状態でＤＣテストを実行する。フェイル（Ｆａｉｌ）の場合にはステップ６（Ｓ６）において当該メモリセルブロックＢＬＫｎ（本例ではメモリセルブロック０）を不良ブロックとして記録する（Ｆａｉｌ  Ｂｌｏｃｋ  Ｓｅｔ）し、次のステップ７（Ｓ７）に移行する。ステップ５においてパス（ＰＡＳＳ）の場合は記録せずに次のステップ７（Ｓ７）に移行する。
【００７０】
続いてステップ７（Ｓ７）において、当該メモリセルブロックＢＬＫｎ（本例ではメモリセルブロック０）のデコーダをアドレス信号５及び６を入力して全非選択にしたうえでステップ８（Ｓ８）に進む。
【００７１】
ステップ８（Ｓ８）において、上記のステップ３乃至ステップ７においてＤＣテストが実行されたメモリセルブロックＢＬＫｎ（本例ではメモリセルブロック０）がチップ内の最終メモリセルブロックであるかどうかを判断する。最終メモリセルブロックである（ＹＥＳ）ときにはステップ９（Ｓ９）に進み、最終メモリセルブロックでない（ＮＯ）ときにはステップ３（Ｓ３）に戻る。
【００７２】
ステップ８（Ｓ８）において最終メモリセルブロックでない（ＮＯ）としてステップ３（Ｓ３）に戻ってきたチップに対しては、上記一連のステップでＤＣテストが実行されたメモリセルブロックＢＬＫｎ（本例ではメモリセルブロック０）の次のメモリセルブロック（本例ではメモリセルブロック１）を選択する。
【００７３】
選択されたメモリセルブロック１に繋がるデコーダをアドレス信号１及び２を入力して全選択とし、他の全てのメモリセルブロックに繋がるデコーダをアドレス信号５及び６を入力して全非選択としてＤＣテストを実行する手順は、上記ステップ４（Ｓ４）乃至ステップ８（Ｓ８）までと同様である。
【００７４】
ステップ８（Ｓ８）において、最終メモリセルブロックであるかどうかを判断し最終メモリセルブロックでない（ＮＯ）ときは、最終メモリセルブロックである（ＹＥＳ）と判断されるまでステップ３（Ｓ３）乃至ステップ８（Ｓ８）を繰り返す。
【００７５】
ステップ８（Ｓ８）で、最終メモリセルブロックである（ＹＥＳ）ときはステップ９（Ｓ９）に進み、ステップ６（Ｓ６）における不良ブロックの記録（Ｆａｉｌ Ｂｌｏｃｋ  Ｓｅｔ）があるかどうか（Ｆａｉｌ  Ｂｌｏｃｋ  Ｓｅｔ？）を判断する。不良ブロックの記録（Ｆａｉｌ  Ｂｌｏｃｋ  Ｓｅｔ？）がある（ＹＥＳ）ときはステップ１０へ進む。不良ブロックの記録（Ｆａｉｌ  Ｂｌｏｃｋ  Ｓｅｔ？）がない（ＮＯ）ときは当該チップを良品と判断してＤＣテストを終了する。
【００７６】
不良ブロックの記録（Ｆａｉｌ  Ｂｌｏｃｋ  Ｓｅｔ？）がある（ＹＥＳ）ときは、ステップ１０において冗長ブロックへの置換ができるかどうか（Ｒ／Ｄ置換？）を判断する。冗長ブロックへの置換ができない（ＮＯ）ときは当該チップを不良品と判断してＤＣテストを終了する。一方、冗長ブロックへの置換ができる（ＹＥＳ）ときは置換した上で再測定に回しステップ１（Ｓ１）乃至ステップ１０（Ｓ１０）を繰り返す。
【００７７】
例えば６４Ｍビットのフラッシュメモリにおいては、ブロック構成が一般的に６４Ｋバイト×１２７ブロック＋８Ｋバイト×８ブロックで構成されることが多いが、冗長ブロックはこのようなフラッシュメモリにおいて２つ程度設けられるのが一般的である。従って、不良ブロックが多い場合には冗長ブロックへの置換ができない場合が生じる。しかし、不良ブロックが冗長ブロック数以下であれば、本発明により、検査時間が短時間で済むＤＣテストによって冗長ブロックへの置換が実行できるため、効率的なテストが実施できる。
【図面の簡単な説明】
【００７８】
【図１】は、本発明の一実施形態に係る不揮発性半導体記憶装置のチップ構成図である。
【図２】は、本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのブロック詳細構成図である。
【図３】は、本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのブロック図である。
【図４】は、本発明の一実施形態に係る不揮発性半導体記憶装置の詳細概略図である。
【図５】は、本発明の一実施形態に係る不揮発性半導体記憶装置のロウデコーダ及びカラムデコーダのストライプ状選択を示す概略図である。
【図６】は、本発明の一実施形態に係る不揮発性半導体記憶装置のブロックごとのＤＣテスト方法のフローチャート図である。
【図７】は、本発明の一実施形態に係る不揮発性半導体記憶装置のＤＣテストの組み合わせ方法を示す図である。
【図８】は、正常な状態のロジック回路を示す回路図である。
【図９】は、トランジスタの１個が破壊しているロジック回路を示す回路図である。
【図１０】は、配線がショートしているロジック回路を示す回路図である。
【符号の説明】
【００７９】
不揮発性半導体記憶装置：１００
メモリセル部：１０１
メモリセルアレイ：２０１、４０１、５０１
ロウデコーダ：２０２、４０２、５０２
ロウプリデコーダ：２０３、４０３、５０３
ロウ全非選択：４０３a、５０３a
ロウ全選択：４０３ｂ、５０３ｂ
ＡＮＤゲート：４０３ｃ、４０５ｃ
ＮＯＲゲート：４０３ｄ、４０５ｄ
インバータゲート：４０３e、４０５ｅ、５０３ｅ、５０５ｅ
カラムデコーダ：２０４、４０４、５０４
トランジスタ：４０４a、４０４ｂ、５０４a，５０４ｂ
カラムプリデコーダ：２０５、４０５、５０５
カラム全非選択：４０５a、５０５a
カラム全選択：４０５ｂ、５０５ｂ
電源スイッチ：２０６、４０６、５０６
ロウ用電源スイッチ：４０６ａ、５０６ａ
カラム用電源スイッチ：４０６ｂ、５０６ｂ
電源回路：１０７、４０７、５０７
第一昇圧回路：４０７ａ、５０７ａ
第二昇圧回路：４０７ｂ、５０７ｂ
レギュレータ回路：４０７ｃ、５０７ｃ
電源制御回路：１０８
読出し回路：１０９、４０９、５０９
バイアス回路：４０９a、５０９a
スイッチ：４０９ｂ、５０９ｂ
読出し制御回路：１１０
アドレスバッファ：１１１
冗長制御回路：１１２
レベルシフタ：４１３、５１３
ワード線：４１４、５１４
ビット線：４１５、５１５
カラム線：４１６、５１６
アドレス線：４１７、５１７
ソース線：４１８、５１８
【図１】
2007242194.tif 000003
【図２】
2007242194.tif 000004
【図３】
2007242194.tif 000005
【図４】
2007242194.tif 000006
【図５】
2007242194.tif 000007
【図６】
2007242194.tif 000008
【図７】
2007242194.tif 000009
【図８】
2007242194.tif 000010
【図９】
2007242194.tif 000011
【図１０】
2007242194.tif 000012