(57)【要約】【課題】微細なｐ型埋め込み層を形成可能となり、高耐圧・低オン抵抗となるＳＢＤを実現する。【解決手段】ｎ- 層31の一方の表面にｎ+ カソード層32が形成され、ｎ+ カソード層32上にカソード電極33が形成されている。ｎ- 層31の他方の表面には複数のｐガードリング層34が互いに間隔をおいて選択的、且つ、平面ストライプ状に拡散形成され、溝が形成されて絶縁物37で埋め込まれている。溝の底部には、ｐ埋め込み層35が形成されている。ｎ- 層31とショットキー接合を形成するアノード電極36が形成されている。【選択図】    図１８
2007311822.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第１の半導体層の表面に選択的に形成された第２導電型の第２の半導体層と、
前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた絶縁物と、
前記溝の底部に選択的に形成された第２導電型の第３の半導体層と、
前記第１の半導体層と第２の半導体層の表面に形成され、前記第１の半導体層とショットキー接合を形成する第２の主電極
とを具備したことを特徴とするショットキーバリヤダイオード。
【請求項２】
第１導電型の第１の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた多結晶半導体と、
前記多結晶半導体と電気的に接続された第２導電型の第２の半導体層と、
前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた絶縁物と、
前記溝の底部に選択的に形成された第２導電型の第３の半導体層と、
前記第１の半導体層と第２の半導体層の表面に形成され、前記第１の半導体層とショットキー接合を形成する第２の主電極
とを具備したことを特徴とするショットキーバリヤダイオード。
【請求項３】
前記多結晶半導体層で埋めこまれる溝と絶縁物で埋めこまれる溝が水平方向において位置が重なり、前記多結晶半導体は、前記絶縁物に比べて、幅が広く、深さが浅いことを特徴とする請求項２記載のショットキーバリヤダイオード。
【請求項４】
前記第２の半導体層と第３の半導体層はストライプ状に形成され、互いが直交していることを特徴とする請求項１乃至３のいずれか１項に記載のショットキーバリヤダイオード。
【請求項５】
前記第２の半導体層と第３の半導体層はそれぞれ水平方向に周期的に形成され、それぞれ異なる周期を有することを特徴とする請求項１乃至４のいずれか１項に記載のショットキーバリヤダイオード。
【請求項６】
前記絶縁物で埋めこまれた溝と第３の半導体層は千鳥状もしくは格子状に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載のショットキーバリヤダイオード。
【請求項７】
前記絶縁物で埋めこまれた溝と第３の半導体層は、素子中央部ではストライプ状、素子終端部では千鳥状もしくは格子状に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載のショットキーバリヤダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流作用を有するショットキーバリヤダイオードに係り、特に大電力の制御に用いられる高耐圧ダイオードの構造に関するもので、例えば大型モーター制御用インバータ回路、スイッチング電源などに使用されるショットキーバリヤダイオード（ＳＢＤ）などに適用される。
【背景技術】
【０００２】
大型モーター制御用のインバータ回路は、ＧＴＯ等のスイッチング素子と高耐圧ダイオードからなるフライホイールダイオードを組み合わせて用いている。
【０００３】
図３１は、従来のモーター制御用インバータ回路を簡略化して示している。
【０００４】
この回路において、Ｓはスイッチング素子、Ｌは負荷、Ｄはフライホイールダイオードであり、高耐圧ダイオードが用いられる。
【０００５】
上記インバータ回路において、スイッチング素子Ｓをオンして負荷Ｌに電流を流した後にスイッチング素子Ｓをオフすると、負荷Ｌを流れていた電流は図示のループで還流し始め、ダイオードＤに順方向電流が流れる。
【０００６】
その後、スイッチング素子Ｓを再びオンすると、ダイオードＤは逆方向電圧が印加されるのでオフしようとする。このダイオードＤの逆回復動作に際して、ダイオードＤの内部には、電子および正孔といったキャリアが多く蓄積しているので、直ぐにはオフできず、瞬間的に大きな逆方向電流がダイオードＤを流れ、その後に蓄積キャリアを吐き出し切ったらダイオードＤはオフ状態に至る。
【０００７】
図３２は、上記ダイオードＤの逆回復動作時の電流波形の一例を示す。
【０００８】
図３３（ａ）は、図３１中のダイオードＤとして用いられる高耐圧高速のＰｉＮダイオードの従来の構造を模式的に示す断面図である。
【０００９】
図３３（ａ）中、101 は低不純物濃度のｎ型の半導体基板（Ｎ- ベース層）であり、その表面にはＰアノード拡散層（ｐエミッタ層）102 が形成され、裏面にはＮカソード拡散層（Ｎエミッタ層）103 が形成されている。
【００１０】
前記Ｐアノード層２の表面には第１の主電極としてアノード電極104 が形成され、前記Ｎカソード層３の表面には第２の主電極としてカソード電極105 が形成されている。なお、Ａはアノード端子、Ｋはカソード端子である。
【００１１】
次に、このＰｉＮダイオードの動作を通電時と逆回復時に分けて説明する。
【００１２】
まず、通電時の動作について説明する。アノード電極104 とカソード電極105との間に、Ｎ- ベース層101 とＰエミッタ層102 の間の接合に生じるビルトイン電圧より大きな正の電圧を印加すると、Ｐエミッタ層102 からＮ- ベース層101中に正孔が注入される。その正孔の注入量に応じてＮエミッタ層103 から電子がＮ- ベース層101 へ注入され、Ｎ- ベース層101 中に注入されたキャリア（電子および正孔）が蓄積され、Ｎ- ベース層101 の抵抗が低下する。
【００１３】
次に、逆回復時の動作について説明する。ダイオードの逆回復動作とは、通電状態のダイオードのアノード・カソード両電極間に印加されている電圧を反転させる（アノード電極104 とカソード電極105 との間に逆方向電圧を印加する）時に生じる動作である。通電状態において印加電圧を反転させると、Ｎ- ベース層101 中に蓄積されていた電子および正孔は対応してＮエミッタ層103 およびＰエミッタ層102 に排出され、Ｎ- ベース層101 とＰエミッタ層102 の間の接合（主接合）から空乏層が広がり始める。その結果、アノード・カソード間に逆電圧がかかり、ダイオードは逆阻止状態となる。
【００１４】
図３３（ｂ）は、同図（ａ）のＰｉＮダイオードの逆回復動作時におけるアノードからカソードへの深さ方向の電界強度分布を概略的に示す。なお、この分布を深さ方向の実寸に応じて表すと、図３３（ｃ）に示すようにほぼ三角形になる。
【００１５】
ところで、近年、前述したようなインバータ回路などの効率を向上させるために、前記スイッチング素子Ｓのスイッチング周波数が上昇してきており、前記ダイオードＤの逆回復損失の低減が求められている。
【００１６】
これを満たすためには、Ｎ- ベース層101 中に蓄積されるキャリア量を低減させれば良く、そのための有効な手段として、Ｐエミッタ層102 の不純物濃度を下げればよい。
【００１７】
しかし、Ｐエミッタ層102 の表面濃度を下げることは、Ｐエミッタ層102 とアノード電極104 との間のコンタクト抵抗を低く保つ上で好ましくなく、Ｐエミッタ層102 の厚さを薄くしていく必要があった。そこで、Ｐエミッタ層102 の厚さを薄くしていくと、逆回復時にかかるパワーによりＰｉＮダイオードが破壊する可能性が高くなる。
【００１８】
また、近年、前述したようなインバータ回路が使用される機器の低騒音化や低損失化のために、前記スイッチング素子Ｓは高速化しており、このスイッチング素子Ｓのスイッチング時間に依存して前記ダイオードＤの逆回復動作も高速化している。
【００１９】
しかし、従来例のＰｉＮダイオードは、逆回復動作が速くなると、図３０中に示したピーク逆回復電流Irrpが大きくなり、瞬間的にかかるエネルギーも大きくなり、ある限界値を超えると破壊してしまうという問題があった。
【００２０】
一方、スイッチング電源、特にＤＣ- ＤＣコンバータの１００Ｖ以下の電圧が加わる部分には、低オン電圧、高速性を有するＳＢＤが使用される。このＳＢＤの損失は、オン抵抗で決まる導通損と回復時のリカバリー損である。上記オン抵抗は、ショットキー接合を形成するｎ- 層の不純物濃度で決まるが、このｎ- 層の不純物濃度は耐圧にも影響を及ぼすので、ＳＢＤのオン抵抗と耐圧は材料で決まるトレードオフが存在する。
【００２１】
このＳＢＤのトレードオフを改善するために、ｎ- 層中に埋め込みｐ層を形成してｎ- 層中の電界を緩和することによって、耐圧を保持したままｎ- 層不純物濃度を上げ、低オン抵抗を実現する構造が知られている。
【００２２】
図３４は、従来のＳＢＤの構造を模式的に示す断面図である。
【００２３】
このＳＢＤは、ｎ- ドリフト層（ｎ- 層）201 の一方の表面にｎ+ カソード層202 が形成され、このｎ+ カソード層202 上にはカソード電極203 が形成されている。また、ｎ- 層201 の他方の表面にはｐガードリング層204 が選択的に形成され、ｎ- 層201 中にｐ埋め込み層205 が形成されている。このｐ埋め込み層205 は、電気的に浮遊状態にされている。
【００２４】
このようなＳＢＤは、逆方向に電圧が印可されたオフ状態の際に、ｎ- 層201内の電界がｐ埋め込み層205 により分割される。例えば、ｐ埋め込み層205 が一層の場合には、ｎ- 層201 の電界は二分割され、耐圧が１００Ｖの素子を仮定すると、ｐ埋め込み層205 との間に必要な耐圧は５０Ｖとなる。
【００２５】
このように耐圧が低くなったことにより、ｎ- 層201 の不純物濃度を、ｐ埋め込み層205 が無い場合に比べて２倍にでき、ｎ- 層201 中の電気抵抗を低減することが可能となるので、素子のオン抵抗を１／２程度まで低減することが可能となる。
【００２６】
上記したような従来の構造のＳＢＤは、耐圧を保持しつつ低オン抵抗とするために高密度で微細なｐ埋め込み層205 を形成することが不可欠である。耐圧を保持するためには、ｐ埋め込み層205 による電界分割が行われる必要があり、電界を分割するためにｐ埋め込み層205 とｐガードリング層204 との間で電気力線が終端するように高密度のｐ埋め込み層205 が必要である。この場合、ｐ埋め込み層205 同士間の抵抗が寄生抵抗となるので、低オン抵抗とするためには、微細なｐ埋め込み層205 が必要である。
【００２７】
しかし、ｐ埋め込み層205 を形成する際、埋め込み結晶成長を行うと、結晶成長中に再拡散が起こるので、微細なｐ埋め込み層を形成することが困難である。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
従来のショットキーバリヤダイオードは、耐圧を保持しつつ低オン抵抗とするために高密度で微細なｐ型埋め込み層を形成する必要があるが、微細なｐ型埋め込み層を形成することが困難であるという問題があった。
【００２９】
本発明は上記の問題点を解決すべくなされたもので、微細なｐ型埋め込み層を形成可能となり、高耐圧・低オン抵抗となるショットキーバリヤダイオードを提供することにある。
【課題を解決するための手段】
【００３０】
本発明の第１のショットキーバリヤダイオードは、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体層の表面に選択的に形成された第２導電型の第２の半導体層と、前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた絶縁物と、前記溝の底部に選択的に形成された第２導電型の第３の半導体層と、前記第１の半導体層と第２の半導体層の表面に形成され、前記第１の半導体層とショットキー接合を形成する第２の主電極とを具備したことを特徴とする。
【００３１】
本発明の第２のショットキーバリヤダイオードは、第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた多結晶半導体と、前記多結晶半導体と電気的に接続された第２導電型の第２の半導体層と、前記第１の半導体層の表面に選択的に形成された溝に埋め込まれた絶縁物と、前記溝の底部に選択的に形成された第２導電型の第３の半導体層と、前記第１の半導体層と第２の半導体層の表面に形成され、前記第１の半導体層とショットキー接合を形成する第２の主電極とを具備したことを特徴とする。
【発明の効果】
【００３２】
上述したように本発明によれば、微細なｐ型埋め込み層を形成可能となり、高耐圧・低オン抵抗となるショットキーバリヤダイオードを実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３４】
なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中、略同一の機能および構成を有する構成要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【００３５】
＜第１の実施形態＞
発明者らの研究によれば、耐圧が４．５ｋＶ程度のシリコンＰｉＮダイオードにおいて良い逆回復特性を得るためには、Ｐ型エミッタ層の厚さを５μｍ以下にする必要があることが判明した。
【００３６】
しかし、Ｐ型エミッタ層の厚さを５μｍ以下にすると逆回復時にかかるパワーによりＰｉＮダイオードが破壊する可能性が高くなることが判明した。これは、図３１（ｂ）に示した従来例の特性のように、最も高い電界が生じる部分が主接合であり、表面に近い主接合部分で逆回復電流と高い電界によりアバランシェ現象が生じるために破壊し易くなると考えられる。
【００３７】
そこで、第１の実施形態では、逆回復特性を向上させつつ逆回復時の耐量を向上させたＰｉＮダイオードの数例を説明する。
【００３８】
（第１の実施例）
図１（ａ）および（ｂ）は、本発明の第１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図である。
【００３９】
このダイオードは、図３１（ａ）を参照して前述した従来例のダイオードと同様に、Ｎ- ベース層１上にＰエミッタ層２が形成され、反対側にはＮエミッタ層３が形成されている。Ｐエミッタ層２上にはアノード電極４が形成され、Ｎエミッタ層３上にはカソード電極５が形成されている。さらに、Ｎ- ベース層１とＰエミッタ層２の間に、Ｎピラー層６およびＰピラー層７が挿入されている。
【００４０】
ここで、Ｎピラー層６の不純物濃度はＮ- ベース層１よりも例えば高濃度に設定されているが、同程度に設定されてもよい。また、Ｐピラー層７の不純物濃度はＮピラー層６と略同程度に設定されている。また、各ピラー層６、７は、その深さと幅の比（アスペクト比）が５〜７に設定されている。
【００４１】
上記構成のダイオードは、Ｎ- ベース層１とＰエミッタ層２との間に、Ｎピラー層６およびＰピラー層７を構成することにより、逆阻止状態で空乏層が広がると、不純物イオンによって生じる電荷がＮピラー層６とＰピラー層７との間で打ち消し合って実効的な不純物濃度は低下する。したがって、Ｐピラー層７の不純物濃度をＮピラー層６より規定量高く設定することによって低濃度のＰ型不純物層を作り出すことができる。
【００４２】
このようなダイオードによれば、図１（ｂ）に示すように最高電界がＮ- ベース層１とピラー層６、７との間に生じるので、アバランシェ現象が最も激しい領域はＮ- ベース層１とピラー層６、７との境界部分となる。このようにアバランシェ現象はＰエミッタ層２直下では弱くなるので、ダイオードの破壊を抑えることができ、逆回復損失を増大させずに通電損失を低減させることができる。
【００４３】
なお、Ｎピラー層６およびＰピラー層７の厚さは、アバランシェ現象の起こる領域を考慮すると、５μｍ以上であることが望ましい。
【００４４】
また、Ｐエミッタ層２はＮ- ベース層１の表面全体に形成する必要はなく、図２９に示すようにＮ- ベース層１表面の一部に形成してもよい。この場合、耐圧を出すために、アノード電極４とＮピラー層６およびＰピラー層７との間のコンタクトはショットキーコンタクトにする必要がある。図２９のように形成すると、正孔を注入するＰエミッタ層２の面積が小さくなるので、Ｎ- ベース層１への正孔の注入が抑制され、逆回復特性をさらに向上させることができる。
【００４５】
（第２の実施例）
図２は、本発明の第２の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００４６】
このダイオードは、図１を参照して前述したダイオードにおいてＰエミッタ層２とＮ- ベース層との接合が終端する接合終端部の領域の外側の構造を変更したものである。
【００４７】
このダイオードは、Ｐエミッタ層２の周縁部の電界を緩和するために、Ｎ- ベース層１上に絶縁膜11を介してフィールドプレート８が形成されている。また、チップ周縁端部には、空乏層の広がりを抑制して電位を安定させるためのＮ型ＥＱＲ(Equi-Potential Ring) 層９およびＥＱＲ電極10が形成される。
【００４８】
上記構成のダイオードの逆阻止状態では、フィールドプレート８がアノード電極４と同電位になっており、フィールドプレート８下の等電位面の間隔が広がるので、電界が緩和され、素子の耐圧を向上させることができる。
【００４９】
なお、接合終端部のＮピラー層６とＰピラー層７との間の不純物濃度比は、素子中央部とは異なり、空乏化を促進するために略同一の濃度に設定されていればよい。
【００５０】
また、Ｐエミッタ層２はＮ- ベース層１の表面全体に形成する必要はなく、図３０に示すようにＮ- ベース層１表面の一部に形成してもよい。この場合、耐圧を出すために、アノード電極４とＮ- ベース層１との間のコンタクトはショットキーコンタクトにする必要がある。図３０のように形成すると、正孔を注入するＰエミッタ層２の面積が小さくなるので、Ｎ- ベース層１への正孔の注入が抑制され、逆回復特性をさらに向上させることができる。
【００５１】
（第３の実施例）
図３は、本発明の第３の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００５２】
このダイオードは、図２を参照して前述したダイオードにおける接合終端部の外側を２段フィールドプレート構造に変更したものである。
【００５３】
このように２段フィールドプレート構造にすることによって、図２の１段フィールドプレート構造よりも電界の緩和効果が高まるので、素子の耐圧が向上する。
【００５４】
なお、フィールドプレート８は２段の構造に限定されるものではなく、２段以上の多段フィールドプレートとしてもよい。
【００５５】
（第４の実施例）
図４は、本発明の第４の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００５６】
このダイオードは、図２あるいは図３に示したダイオードの接合終端部の外側をリサーフ構造に置き換えたものである。
【００５７】
このダイオードは、Ｐエミッタ層２の周縁部の外側に、不純物濃度が低いＰ--リサーフ層12が形成されており、このＰ--リサーフ層12は、逆阻止状態において空乏化する濃度に設定されている。
【００５８】
このようなリサーフ構造にすることによって、逆阻止状態でＰ--リサーフ層12が空乏化することによってＰ--リサーフ層12の表面部に負の電荷が存在することと同様の状態となるので、図２あるいは図３に示したフィールドプレート構造と同様に接合終端部の電界が緩和され、耐圧が向上する。
【００５９】
（第５の実施例）
図５は、本発明の第５の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００６０】
このダイオードは、図４を参照して前述したダイオードにおけるＰ--リサーフ層12をＰエミッタ層２よりも深く形成するように変更したものである。
【００６１】
このような構造にすることによって、接合終端部の電界を緩和する作用が強くなり、より耐圧が向上する。
【００６２】
（第６の実施例）
図４あるいは図５に示したダイオードは、Ｐ--リサーフ層12が挿入されているので、ダイオードの接合終端部に逆回復電流が集中し、ダイオードが破壊するおそれがあり、この改善策を以下に説明する。
【００６３】
図６は、本発明の第６の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００６４】
このダイオードは、図４あるいは図５を参照して前述したダイオードおける接合終端部の外側を２段リサーフ構造に変更したものである。
【００６５】
このダイオードは、Ｐエミッタ層２とＰ--リサーフ層12との間に、空乏化しない濃度に設定したＰ- リング層13を挿入するように変更したものである。
【００６６】
このような構造にすることによって、接合終端部の電流集中を緩和して逆回復時の耐量を向上させることができる。
【００６７】
なお、図６では、Ｐ--リサーフ層12をＰエミッタ層２と同じ深さで形成しているが、Ｐエミッタ層２より深く形成してもよい。また、Ｐ- リング層13をＰエミッタ層２より浅く形成することによって、接合終端部の電流をさらに抑制することができる。
【００６８】
なお、図２〜図６では、フィールドプレート構造とリサーフ構造をそれぞれ単独に適用した場合を例示したが、その他のＲＦＰ(Registive Field Plate) 構造を単独に適用したり、これらの構造を組み合わせて使用してもよい。
【００６９】
（第７の実施例）
図７は、本発明の第７の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００７０】
このダイオードは、図１（ａ）を参照して前述したダイオードにおいてＰピラー層７の幅をＮピラー層６の幅よりも広く設定した点が異なる。
【００７１】
このような構造にすることによって、Ｐピラー層７とＮピラー層６の不純物濃度比を安定して設定することができる。
【００７２】
（第８の実施例）
図８（ａ）および（ｂ）は、本発明の第８の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図である。
【００７３】
このダイオードは、図１（ａ）を参照して前述したダイオードと比べて、Ｎピラー層６およびＰピラー層７が省略され、Ｎ- ベース層１中にＰ+ 型の電位固定層20が挿入されている点が異なる。ここで、Ｐ+ 電位固定層20の不純物濃度は逆阻止状態で空乏化しない濃度に設定されている。
【００７４】
このダイオードの逆阻止状態では、Ｐエミッタ層２とＰ+ 電位固定層20との間に空乏層が広がると、Ｎ- ベース層１の不純物濃度で規定される電位に固定され、より大きな電圧が印加されると、Ｐ+ 電位固定層20から空乏層が広がり始め、図８（ｂ）に示すような電位分布となる。
【００７５】
この場合、Ｐ+ 電位固定層20をＮ- ベース層１の厚さの半分よりもＰエミッタ層２に近い側に形成することによって、最大電界領域が生じる部分をＰ+ 電位固定層20の直下に設定することができる。
【００７６】
このような構造にすることによって、最大電界領域が主接合から離れて生成されるので、図１（ａ）に示したダイオードと同様に逆回復耐量が向上する。
【００７７】
（第９の実施例）
図９は、本発明の第９の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００７８】
このダイオードは、図８（ａ）を参照して前述したダイオードに接合終端構造を形成したものである。
【００７９】
このダイオードにおいて、接合終端領域には電界を緩和するためにＰ+ ガードリング層21が形成されている。そして、接合終端部上には絶縁膜11が形成されている。また、素子周縁端部にはＮ型ＥＱＲ層９およびＥＱＲ電極10が形成されている。
【００８０】
このような構造にすることによって、ダイオードの逆阻止状態では、Ｐ+ ガードリング層21の電位が空乏層に広がりに応じて電位が固定されるので、電界が緩和され、ダイオードの耐圧を向上させることができる。
【００８１】
なお、接合終端部におけるＰ+ 電位固定層20の間隔は、電界の集中を緩和するために必要な間隔で形成される。通常は、Ｐエミッタ層２に近い部分（電界が大きい部分）には密に、Ｐエミッタ層２から遠い部分（電界が比較的小さい部分）には疎に形成することによって、電界の集中を緩和することができる。
【００８２】
（第１０の実施例）
図１０は、本発明の第１０の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００８３】
このダイオードは、図９のダイオードのＰ+ ガードリング層21とＰ+ 電位固定層20を接するように変更したものである。このような構造にすることによって、Ｐ+ ガードリング層21とＰ+ 電位固定層20が同電位となるので、Ｐ+ 電位固定層20の電位が安定し、耐圧を安定させることができる。
【００８４】
なお、図９および図１０においては、接合終端構造としてガードリング構造を例示したが、接合終端構造はガードリング構造に限らず、図２および図３に例示したフィールドプレート構造、図４乃至図６に例示したリサーフ構造、その他のＲＦＰ構造やこれらの組み合わせ構造等を適用することができる。
【００８５】
＜第２の実施形態＞
第２の実施形態では、ｎ- 型基板１に主たるｐｎ接合を持つダイオード、例えば"Comparison of High Voltage Power Rectifier Structures" 1993 IEEE pp.199-204に開示されているような各種の高耐圧パワーダイオードに本発明を適用した数例を説明する。
【００８６】
（第１１の実施例）
図１１（ａ）は、本発明の第１１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００８７】
このＰｉＮダイオードは、第１導電型の半導体基板21の一方の表面に第２導電型の高濃度不純物層22が形成され、他方の表面に第１導電型の高濃度不純物層23が形成されており、さらに、半導体基板の一方の表面に第２導電型の不純物層26が形成されており、この２導電型の不純物層26の単位面積当りの不純物総量が２×１０12ｃｍ-2以下であることを特徴とするものである。
【００８８】
即ち、図１１（ａ）において、21は高抵抗（低不純物濃度）のｎ型の半導体層（ｎ- ベース層、ｎ- 層）であり、その一方の表面には１０μｍ程度以下の浅い高不純物濃度のｐ型のアノード層（ｐ+ アノード層）22および６０μｍ程度の深い低不純物濃度のｐ型のウエル層（ｐ- well）26が形成されている。
【００８９】
上記ｎ- 層21の他方の表面には、ｎ+ カソード層23が形成されている。ｐ+ アノード層22の表面には第１の主電極としてアノード電極24が形成され、ｎ+ カソード層23の表面には第２の主電極としてカソード電極25が形成されている。
【００９０】
このダイオードに順方向電圧を印加すると、ｐ+ アノード層22からｐ- well26を通して正孔がｎ- 層21に注入され、ｎ+ カソード層23から電子がｎ- 層21に注入され、ｎ- 層21には高濃度の電子・正孔対が蓄積する。
【００９１】
次に、このダイオードに逆方向電圧を印加して逆回復動作させると、ｎ- 層21に蓄積している電子はｎ+ カソード層23に、正孔はｐ+ アノード層22に移動するので、ｐ- well26とｎ- 層21との接合から空乏層が広がっていく。
【００９２】
なお、前記ｐ- well26の拡散深さは、アノード電極24とカソード電極25との間、つまり、ｐ+ アノード層22とｎ+ カソード層23との間にＰｉＮダイオードの定格耐圧電圧を印加した時に、ｎ- 層21とｐ+ アノード層22との接合付近に形成される空乏層幅の５％以上であることが望ましい。
【００９３】
図１１（ｂ）は、図１１（ａ）のダイオードの逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す。ここで、Ｓ１、Ｓ２の面積はそれぞれ対応してｐ- well26、ｎ- 層21にかかる電圧を示す。
【００９４】
本例のダイオードの逆回復動作時にかかる電圧と従来例のダイオードの逆回復動作時にかかる電圧が等しい場合、図１１（ｂ）の特性中のＳ１＋Ｓ２の面積と図３３に示した従来例の特性中のＳ３の面積とが等しく、次式が成り立つ。
【００９５】
Ｓ１＋Ｓ２＝Ｓ３
ここで、
Ｓ２＝Ｗ・Ｅｍａｘ／２
Ｓ３＝Ｗ´・Ｅｍａｘ´／２
であるから、
Ｓ１＋Ｗ・Ｅｍａｘ／２＝Ｗ´・Ｅｍａｘ´／２                …（１）
となる。
【００９６】
また、本例のダイオードと従来例のダイオードに流れる電流も等しい場合、ｎ- 層21中の電界強度およびｎ- 基板101 中の電界強度の傾きが等しくなるので、次式（２）が成り立つ。
【００９７】
Ｅｍａｘ／Ｗ＝Ｅｍａｘ´／Ｗ´                              …（２）
上式（１）、（２）を解くと、次式（３）が得られる。
【００９８】
｛１−（Ｗ／Ｗ´）｝＝２Ｓ１｛１＋（Ｗ／Ｗ´）｝／Ｅｍａｘ´…（３）
ここで、全ての変数は正の値であるので
｛１−（Ｗ／Ｗ´）｝＞０                                    …（４）
となり、前記式（４）、（２）を解くと、次式（５）が得られる。
【００９９】
Ｅｍａｘ´＞Ｅｍａｘ                                        …（５）
上式（５）は、本例のダイオードの最大電界の方が従来例のダイオードの最大電界よりも常に小さい、即ち、ダイオード内の最大電界がｐ- well26によって緩和されることを示している。
【０１００】
このようにダイオード内の最大電界が緩和されると、ダイオード内部で局所的に発生する電力損密度Ｐ＝ＥｘＪが緩和されるので、ダイオードの破壊耐量が改善される。
【０１０１】
即ち、上記第１１の実施例の高耐圧ＰｉＮダイオードは、逆回復動作時に完全に空乏化する深い拡散のｐ- well26を形成したことにより、逆回復動作時にダイオード内部に発生する最大電界を緩和することができ、逆回復動作時のダイオードの破壊を抑制することができる。
【０１０２】
なお、ここで、ｐ- well26の不純物総量を２×１０12ｃｍ-2以下とする根拠について説明する。この数値は、ｐｎ接合（ここではｐ- well26とｎ- 層21の接合）がアバランシェ降伏を起こす前にｐ- well26が完全に空乏化するための条件である。
【０１０３】
ｐ- well26によって空乏層が広がっている場合、半導体の基本方程式であるポアソンの式を解くことによって、その最大電界Ｅｍａｘ（Ｖ／ｃｍ）と空乏化した領域の不純物総量Ｑ（ｃｍ-2）の間に次のような関係があることが分かる。
【０１０４】
Ｅｍａｘ＝（ｑ／εSi）Ｑ                                    …（６）
ここで、ｑは電子の素電荷量であり１．６×１０-19 （Ｃ）、εSiはシリコンの誘電率１．０５×１０-12（Ｆ／ｃｍ）である。
【０１０５】
ｐｎ接合がアバランシェ降伏を起こす前にｐ- well26が完全に空乏化するためには、アバランシェ降伏が起こる臨界電界強度ＥｃよりもＥｍａｘが小さければよい。つまり、
Ｅｍａｘ＜Ｅｃ                                              …（７）
である。
【０１０６】
一般にＥｃは２〜３×１０5 （Ｖ／ｃｍ）であるから、上記（６）、（７）式を解くと、
Ｑ＝εSi・Ｅｃ／ｑ≦２×１０12（ｃｍ-2）                    …（８）
の条件が得られる。ただし、この数値は素子構造に依存するため、厳密な臨界条件でない。
【０１０７】
（第１２の実施例）
図１２は、本発明の第１２の実施例に係る高耐圧Ｐ- ｉＮダイオードの構造を模式的に示す断面図である。
【０１０８】
このＰ- ｉＮダイオードは、図１１（ａ）を参照して前述したＰｉＮダイオードと比べて、ｐ+ アノード層22に代えて、ｐ- アノード層22a がｎ- 層21の表面に形成される点が異なり、その他は同じである。
【０１０９】
上記ｐ- アノード層22a は、図１１（ａ）中のｐ+ アノード層22と比べて、単位面積当りの不純物総量が少なく、その拡散深さが浅く、２〜４μｍである。
【０１１０】
（第１３の実施例）
図１３は、本発明の第１３の実施例に係る高耐圧ＭＰＳ(Merged P-i-N/Schottky) ダイオードの構造を模式的に示す断面図である。
【０１１１】
このＭＰＳダイオードは、図１１（ａ）を参照して前述したＰｉＮダイオードと比べて、ｎ- 層21の表面にｐ+ アノード層22が選択的に形成されており、アノード電極24とシリコン領域の接触面にオーミック接触面とショットキー接触面を持つ点が異なり、その他は同じである。
【０１１２】
（第１４の実施例）
図１４は、本発明の第１４の実施例に係る高耐圧ＳＳＤ(Static Shielding Diode)ダイオードの構造を模式的に示す断面図である。
【０１１３】
このＳＳＤダイオードは、図１３を参照して前述したＭＰＳダイオードと比べて、アノード電極24のショットキー接触面に単位面積当りの不純物総量が少なく、かつ、拡散深さが０．２〜１μｍ程度の非常に浅いｐ- アノード層22a を持つ点が異なり、その他は同じである。
【０１１４】
（第１５の実施例）
図１５は、本発明の第１５の実施例に係る高耐圧ＳＰＥＥＤ(Self adapting P-Emitter Efficiency Diode)ダイオードの構造を模式的に示す断面図である。
【０１１５】
このＳＰＥＥＤダイオードは、図１４を参照して前述したＳＳＤダイオードと比べて、ｐ- アノード層22a の代わりに、ｐ+ アノード層22を囲むように注入効率の異なるｐアノード層22b を持つ点が異なり、その他は同じである。
【０１１６】
（第１６の実施例）
図１６は、本発明の第１６の実施例に係る高耐圧ＳＦＤ(Soft and Fast recovery Diode) ダイオードの構造を模式的に示す断面図である。
【０１１７】
このＳＦＤダイオードは、図１４を参照して前述したＳＳＤダイオードと比べて、アノード電極24のショットキー接触面がAl-Si-Alloy 27で形成されている点が異なり、その他は同じである。
【０１１８】
（第１７の実施例）
図１７は、本発明の第１７の実施例に係る高耐圧ＴＭＢＳダイオードの構造を模式的に示す断面図である。
【０１１９】
このＴＭＢＳダイオードは、図１３を参照して前述したＭＰＳダイオードと比べて、ｐ+ アノード層22の代わりに、トレンチ溝中に酸化膜28を介してアノード電極24が形成されている点が異なり、その他は同じである。
【０１２０】
＜第３の実施形態＞
第３の実施形態では、電力用ＳＢＤに本発明を適用した数例を説明する。
【０１２１】
（第１８の実施例）
図１８は、本発明の第１８の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１２２】
このＳＢＤは、第１の半導体層であるｎ- 層31の一方の表面に高不純物濃度の半導体層（例えばｎ+ カソード層）32が形成され、このｎ+ カソード層32上には第１の主電極（カソード電極）33が形成されている。
【０１２３】
上記ｎ- 層31の他方の表面には、第２の半導体層として複数のｐガードリング層34が互いに間隔をおいて選択的、且つ、平面ストライプ状に拡散形成され、さらに、溝（トレンチ）が形成されて絶縁物37で埋め込まれている。上記溝の底部には、第３の半導体層としてｐ埋め込み層35が形成されている。そして、ｎ- 層31とショットキー接合を形成する第２の主電極（アノード電極）36が形成されている。
【０１２４】
図１９（ａ）乃至（ｆ）は、図１８のＳＢＤの製造工程（プロセスフロー）にしたがってそれぞれ構造を模式的に示す断面図である。
【０１２５】
まず、図１９（ａ）に示すように、ｎ+ 層32上にエピタキシャル成長によりｎ- 層31が形成された半導体ウエハ（元基板）を用意する。次に、図１９（ｂ）に示すように、ｎ- 層31の表面に酸化膜（ＳｉＯ2 膜）51を形成し、レジスト52のパターンを形成し、ｎ- 層31に溝53を形成する。
【０１２６】
次に、図１９（ｃ）に示すように、溝53の底部にボロンをイオン注入し、活性化することにより、図１９（ｄ）に示すように、ｐ埋め込み層35を選択的に形成する。この後、溝53内を絶縁物（ＳｉＯ2 ）37で埋め込む。その後、図１９（ｅ）に示すように、ｎ- 層31の表面に選択的にｐガードリング層34を形成した後、図１９（ｆ）に示すように、アノード電極36とカソード電極33を形成する。
【０１２７】
このプロセスでは、主な熱工程は、ｐ埋め込み層35とｐガードリング層34の活性化アニールのみとなり、ｐ埋め込み層35の拡散を抑えることができるので、高密度で微細なｐ埋め込み層35を形成することが可能となる。
【０１２８】
さらに、ｐ埋め込み層35の拡散を抑えるプロセスとして、前記プロセスとは逆に、ｎ- 層31の表面にｐガードリング層34を形成した後に溝を形成してｐ埋め込み層35を形成すると、ｐガードリング層34とは別のアニール条件でｐ埋め込み層35を形成できるので、微細化が可能となる。
【０１２９】
ここで、耐圧が１００Ｖのダイオードの一例として、ｎ- 層31は、不純物濃度が４×１０15ｃｍ-3で約９μｍの厚さに形成され、ｎ+ カソード層32は、不純物濃度が約１×１０19ｃｍ-3で約２００μｍの厚さに形成されている。
【０１３０】
なお、ｎ+ カソード層32は必要に応じて形成すればよい。また、絶縁物37で埋め込まれた溝は、幅０．６μｍ、深さ４μｍで形成され、その底部のｐ埋め込み層35は、深さ１μｍ、幅１．４μｍ、横方向ピッチ３μｍで形成されている。
【０１３１】
なお、図３４に示した従来例のように埋め込み結晶成長を用いてｐ埋め込み層205 を形成した場合には、埋め込み成長時の再拡散によりｐ埋め込み層205 が深さ２．５μｍ、幅３μｍ程度に形成されるので、ｐ埋め込み層205 間の寄生抵抗が大きくなる。
【０１３２】
即ち、上記したように埋め込み結晶成長を用いずに溝53を形成し、その底部にｐ埋め込み層35を形成する際には、プロセス温度を下げ、高密度で微細なｐ埋め込み層35を形成することが可能となる。
【０１３３】
図２０は、本実施例のように溝底部にｐ埋め込み層35を形成した場合と、従来例のように埋め込み結晶成長を用いてｐ埋め込み層205 を形成した場合のＳＢＤのオン抵抗／耐圧のトレードオフ関係を説明するために示している。対比のため、ｐ埋め込み層が無いＳＢＤの特性も図示している。
【０１３４】
ｐ型埋め込み層が無い場合に比べて、ｐ埋め込み層が有る場合は、低オン抵抗となる。この場合、従来例のように埋め込み結晶成長を用いる場合はｐ埋め込み層は幅が広いが、本実施例のように溝底部にｐ埋め込み層35を形成する場合は微細に形成できるので、本実施例の方が従来例よりも低オン抵抗となる。特に、耐圧が１００Ｖ以下のダイオードでは、従来例のように埋め込み成長を用いた場合は、ｐ埋め込み層間の寄生抵抗が無視できなくなり、埋め込み層が無い場合と変わらないオン抵抗となってしまうが、本実施例では耐圧が１００Ｖ以下でもｐ埋め込み層が無い場合よりも低オン抵抗が期待できる。
【０１３５】
また、本実施例において、溝底部にｐ埋め込み層35を形成した後、溝内を絶縁物37で埋め込む前に斜め方向からのイオン注入や気相拡散などを用いて溝側壁にｐ- 層を形成することによってｐガードリング層34とｐ埋め込み層35を接続すると、逆方向電圧印加時に空乏化したｐ埋め込み層35を順回復時に速やかに充電することが可能になるので、高速動作に有利である。
【０１３６】
（第１９の実施例）
図２１は、本発明の第１９の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１３７】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、溝を埋める多結晶半導体（ポリシリコン）38と溝周辺のｐガードリング層34により二層構造のｐガードリング層34a が形成される点が異なり、その他は同じである。
【０１３８】
このような構造によれば、ｐガードリング層34を溝部のみに形成するので、図１８に示したダイオードのような熱拡散では得られない、幅が狭く、且つ、深いｐガードリング層34を形成することができる。
【０１３９】
これにより、ショットキー接合のリーク電流とｐガードリング層34間の寄生抵抗を小さくすることが可能となる。また、溝を用いてｐガードリング層34を形成するプロセスは、ｐガードリング層34を形成するための熱拡散時間を短くすることが可能であり、ｐガードリング層34とｐ埋め込み層35の拡散を同時に行う場合、拡散時間が短くなり、微細なｐ埋め込み層35を形成する場合に適している。
【０１４０】
（第２０の実施例）
図２２は、本発明の第２０の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１４１】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐガードリング層34とｐ埋め込み層35を同じ溝部に形成している点が異なり、その他は同じである。
【０１４２】
図２１に示した第１９の実施例では、ｐガードリング層34とｐ埋め込み層35を別々の溝部に形成しているが、まず、溝底部にｐ埋め込み層35を形成して溝内に絶縁物37を埋めこんだ後、ウェットエッチングにより絶縁物37を掘り下げ、ｐ型ポリシリコン38を埋め込むようにすれば、第１９の実施例と比べてドライエッチングプロセスを１回省略することが可能となる。
【０１４３】
（第２１の実施例）
図２３は、本発明の第２１の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１４４】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐガードリング層34とｐ埋め込み層35がそれぞれ平面ストライプ状に形成され、互いに直交している点が異なる。
【０１４５】
このような構造にすることにより、それぞれの周期を独立に制御することが可能である。上記ｐガードリング層34の周期はショットキー接合リークに影響し、ｐ埋め込み層35の周期はｎ- 層31内の電界分割に影響するので、それぞれを最適化する設計が可能になる。
【０１４６】
また、ｐガードリング層34として、前述したように溝内にポリシリコンを埋め込む構造にすることも可能である。
【０１４７】
（第２２の実施例）
図２４は、本発明の第２２の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１４８】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐ埋め込み層形成用の溝を平面格子状のパターンとなるように配置することにより、ｐ埋め込み層35を格子状に形成している点が異なる。
【０１４９】
また、素子終端部において、アノード側表面にｐガードリング層34を形成することともにｎ- 層31中にｐ埋め込み層35を形成して電界を緩和することにより、耐圧低下を抑制している。この場合、素子終端部のｐガードリング層34の周期はｐ埋め込み層35の周期と異なっていても実施可能である。
【０１５０】
このような構造にすることにより、前述したようにｐ埋め込み層35をストライプ状に形成するよりも、ｐ埋め込み層35間の寄生抵抗を低減することができ、オン抵抗を下げることが可能になる。
【０１５１】
なお、ｐ埋め込み層形成用の溝を、格子パターンをジグザグ状にずらした平面千鳥格子状のパターンとなるように配置しても実施可能である。
【０１５２】
（第２３の実施例）
図２５は、本発明の第２３の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１５３】
このＳＢＤは、図２４を参照して前述したダイオードと比べて、ｐ埋め込み層形成用の溝を、素子中央部ではストライプ状に形成し、素子終端部では格子状に形成している点が異なる。
【０１５４】
ｐ埋め込み層35は、素子終端部でも周期的に形成する必要がある。終端部においてもｐ埋め込み層形成用の溝をストライプ状に形成してしまうと、逆方向電圧印加時に横方向に空乏層が伸びる際に絶縁物37でキャリアが閉じ込められてしまうので、空乏化が妨げられて電界が集中し、耐圧が低下してしまう。そこで、終端部では、ｐ埋め込み層形成用の溝を格子状もしくは千鳥格子状に形成し、逆方向電圧印加時の空乏化の際にキャリアを閉じ込めないようにすることにより、耐圧の低下を抑制することができる。
【０１５５】
（第２４の実施例）
図２６は、本発明の第２４の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１５６】
このＳＢＤは、横型ＳＢＤにおいてｐ埋め込み層形成用の溝を用いてｐ埋め込み層35を形成している。ここで、31はｎ- 層、32はｎ+ カソード層、33はカソード電極、34はｐガードリング層、35は溝内にポリシリコン39を埋め込んだ構造のｐ埋め込み層、36はアノード電極である。なお、ＳＢＤ基板となるｎ- 基板30は、キャリアが走行するｎ- 層31よりも低い不純物濃度であることが望ましい。
【０１５７】
また、アノード電極36とカソード電極33との間でｎ- 層31中のｐ埋め込み層35の数を増やすことで電界分割数を増やすことにより、ｎ- 層31の濃度を分割数に比例して増やすことが可能となるので、さらに低オン抵抗化が可能になる。
【０１５８】
なお、ｐ埋め込み層35は、前記したような溝を用いずに、イオン注入と熱拡散を用いても形成可能であるが、深くて幅の狭いｐ埋め込み層35を得るためには溝を用いて形成することが望ましい。
【０１５９】
なお、図中点線で示すように、ｎ- 層31の表面にｐ- 層40を形成し、このｐ-層40でｐ埋め込み層35とｐガードリング層34を接続すると、ダイオードの順回復時にｐ- 層40を通して速やかにｐ埋め込み層35が充電されるようになり、高速動作に適している。
【０１６０】
また、カソード電極33とアノード電極36は、それぞれ溝を用いて形成すると深い電極を形成することが可能となり、キャリアが流れる実効的な電極面積を大きくすることができるので、チップ面積を広げずにオン抵抗を下げることが可能になる。
【０１６１】
（第２５の実施例）
図２７は、本発明の第２５の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１６２】
このＳＢＤは、図２６を参照して前述した横型ダイオードと比べて、ｐ埋め込み層35の代わりに、ショットキーメタル41が埋め込まれている点が異なる。
【０１６３】
このような構造にすることにより、埋め込みショットキーメタル41がｐ埋め込み層35と同じ効果を発揮するので、電界分割が可能となり、低オン抵抗を実現できる。
【０１６４】
なお、アノード電極36と埋め込みショットキーメタル41は、それぞれ溝を同時に形成し、ショットキーメタルを同時に埋め込むことにより形成することが可能である。
【０１６５】
また、アノード電極36やショットキーメタル41が埋め込まれる溝の底部や角部にｐ層を形成したり、水素アニールやウェットエッチング、ケミカルドライエッチング等を用いて前記溝の角部を丸めるなどの処理を行うことにより、電界を緩和し、リーク電流を抑制することが可能である。
【０１６６】
また、溝を用いてｎ+ カソード層32を深く形成すると、キャリアが走行する面積を広くすることが可能になり、オン抵抗を低減することができる。
【０１６７】
（第２６の実施例）
図２８は、本発明の第２６の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１６８】
このＳＢＤは、図２６を参照して前述した横型ダイオードと比べて、ｐ埋め込み層35の代わりに、溝内に絶縁物42が埋め込まれている点が異なるが、同様な原理で動作する。
【０１６９】
このような構造にすることにより、埋め込み絶縁物42がｐ埋め込み層35と同じ効果を発揮するので、電界分割が可能となり、低オン抵抗を実現できる。
【０１７０】
なお、絶縁物42の形状を平面Ｕ字型にすることにより、Ｕ字型溝内に電子が蓄積される。前述したｐ埋め込み層35のアクセプタイオンも、上記絶縁物42の界面に蓄積される電子も、どちらもマイナス電荷であって同様に電界分割の役割を有するので、低オン抵抗化に有効である。また、ＳＢＤ表面を絶縁物42で覆うと、電子がトラップされ易くなり、電界分割が容易になる。
【０１７１】
なお、図２８では、アノード電極36とカソード電極33との間のｎ- 層31中に絶縁物42を二層形成したが、この絶縁物42を一層形成した場合でも低オン抵抗化には有効であり、さらに絶縁物42の層数を増やせば、より低オン抵抗化が可能である。また、溝を用いてショットキー電極やｎ+ カソード層32を深く形成すれば、さらに低オン抵抗化が可能になる。
【０１７２】
なお、第３の実施形態に係るＳＢＤは、第１８乃至第２６に示した実施例に限定されるものではない。例えば、第１８乃至第２３の実施例では、ｐ埋め込み層35が一層である構造を説明したが、ｐ埋め込み層35を二層以上有する構造でも、上記と同様な効果を得ることができる。また、各層の複数のｐ埋め込み層は、前述したストライプ状に限らず、メッシュ状に形成してもよい。
【０１７３】
また、半導体としてシリコン（Ｓｉ）を用いたＳＢＤを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドを用いることができる。
【０１７４】
さらに、第３の実施形態は、電位が浮遊した埋め込み層を有するＳＢＤで説明したが、電位が浮遊した層を有するＭＯＳＦＥＴやＳＩＴ、ＪＦＥＴ等のスイッチング素子やＳＢＤとスイッチング素子の複合もしくは集積素子においても、上記したＳＢＤに準じて実施可能である。
【図面の簡単な説明】
【０１７５】
【図１】本発明の第１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図２】本発明の第２の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３】本発明の第３の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図４】本発明の第４の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図５】本発明の第５の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図６】本発明の第６の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図７】本発明の第７の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図８】本発明の第８の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図９】本発明の第９の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図１０】本発明の第１０の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図１１】本発明の第１１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図１２】本発明の第１２の実施例に係る高耐圧Ｐ- ｉＮダイオードの構造を模式的に示す断面図。
【図１３】本発明の第１３の実施例に係る高耐圧ＭＰＳ(Merged P-i-N/Schottky) ダイオードの構造を模式的に示す断面図。
【図１４】本発明の第１４の実施例に係る高耐圧ＳＳＤ(Static Shielding Diode)ダイオードの構造を模式的に示す断面図。
【図１５】本発明の第１５の実施例に係る高耐圧ＳＰＥＥＤ(Self adapting P-Emitter Efficiency Diode)ダイオードの構造を模式的に示す断面図。
【図１６】本発明の第１６の実施例に係る高耐圧ＳＦＤ(Soft and Fast recovery Diode) ダイオードの構造を模式的に示す断面図。
【図１７】本発明の第１７の実施例に係る高耐圧ＴＭＢＳダイオードの構造を模式的に示す断面図。
【図１８】本発明の第１８の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図１９】図１８のＳＢＤの製造工程（プロセスフロー）にしたがってそれぞれ構造を模式的に示す断面図。
【図２０】図１９のＳＢＤと埋め込み結晶成長を用いてｐ埋め込み層を形成したＳＢＤとｐ埋め込み層が無いＳＢＤのオン抵抗／耐圧のトレードオフ関係を説明するために示す図。
【図２１】本発明の第１９の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２２】本発明の第２０の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２３】本発明の第２１の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２４】本発明の第２２の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２５】本発明の第２３の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２６】本発明の第２４の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２７】本発明の第２５の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２８】本発明の第２６の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２９】本発明の第１の実施例の変形例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３０】本発明の第２の実施例の変形例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３１】従来のモーター制御用インバータ回路を簡略化して示す回路図。
【図３２】高耐圧ＰｉＮダイオードの従来例の構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図３３】従来の高耐圧ダイオードの逆回復動作時におけるアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図３４】従来のＳＢＤの構造を模式的に示す断面図。
【符号の説明】
【０１７６】
31…ｎ- 層、32…高不純物濃度の半導体層（ｎ+ カソード層）、33…第１の主電極（カソード電極）、34…ｐガードリング層、35…ｐ埋め込み層、36…第２の主電極（アノード電極）、37…絶縁物。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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