(57)【要約】【課題】  回路規模及び消費電力を低減し得るＡＤ変換器を提供する。【解決手段】  ΔΣＡＤ変換器１は、入力信号Ｘを周期Ｔｓ毎にサンプリングするサンプリング部２と、入力信号ＸをＡＤ変換するＡＤ変換部５と、ＡＤ変換部５の出力をＤＡ変換するＤＡ変換部４と、サンプリング部２の出力からＤＡ変換部４の出力を減算した差を積分してＡＤ変換部５に出力するループフィルタ６とを備え、サンプリング部２は、互いに並列に配置された２個のサンプリング回路８ａ・８ｂを有し、２個のサンプリング回路８ａ・８ｂは、互いに時間的にずれて動作し、各サンプリング回路８ａ・８ｂは、入力信号Ｘを遅延させて出力する。【選択図】  図１
2007028101.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
前記入力信号をＡＤ変換するＡＤ変換部と、
前記ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、
前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を積分して前記ＡＤ変換部に出力するループフィルタとを備え、
前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とするＡＤ変換器。
【請求項２】
入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
前記入力信号をＡＤ変換する第１ＡＤ変換部と、
前記第１ＡＤ変換部の出力をＤＡ変換する第１ＤＡ変換部と、
前記サンプリング部の出力から前記第１ＤＡ変換部の出力を減算した差を積分して前記第１ＡＤ変換部に出力する第１ループフィルタと、
前記第１ループフィルタの出力をＡＤ変換する第２ＡＤ変換部と、
前記第２ＡＤ変換部の出力をＤＡ変換する第２ＤＡ変換部と、
前記第１ループフィルタの出力から前記第２ＤＡ変換部の出力を減算した差を積分して前記第２ＡＤ変換部に出力する第２ループフィルタとを備え、
前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とするＡＤ変換器。
【請求項３】
入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
前記入力信号をＡＤ変換する第１ＡＤ変換部と、
前記第１ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、
前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を増幅する増幅器と、
前記増幅器の出力をＡＤ変換する第２ＡＤ変換部と、
前記第２ＡＤ変換部の出力を増幅するデジタル増幅器と、
前記第１ＡＤ変換部の出力に前記デジタル増幅器の出力を加算して出力する加算器とを備え、
前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とするＡＤ変換器。
【請求項４】
前記複数個のサンプリング回路は、２個のスイッチトキャパシタ型サンプリング回路であり、
各サンプリング回路は、前記周期Ｔｓの２分の１だけ前記入力信号を遅延させることを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
【請求項５】
前記ＡＤ変換部と前記ＤＡ変換部とを通る信号パスの信号遅延量が、前記サンプリング部により生じた入出力間の遅延量と等しいことを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
【請求項６】
前記サンプリング部と前記ＤＡ変換部とが共通の１つのスイッチトキャパシタ回路により構成され、
各サンプリング回路は、スイッチとキャパシタとから構成され、
前記複数のサンプリング回路は、前記入力信号を遅延させて出力するとともに、前記ＡＤ変換部の出力をＤＡ変換することを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号をサンプリングしてＡＤ変換するデルタシグマＡＤ変換器またはパイプライン型ＡＤ変換器に関するものである。
【背景技術】
【０００２】
従来、デルタシグマ（以下「ΔΣ」と表記する）変調器を用いるアナログデジタル変換器（以下「ＡＤ変換器」と表記する）が、広く使われている（例えば、非特許文献１、非特許文献２参照）。このようなΔΣＡＤ変換器は、入力信号をＡＤ変換部に与え、このＡＤ変換部の出力をＤＡ変換し、このＤＡ変換した信号を、入力信号から減算して積分し、この積分し信号をＡＤ変換部に与える構成を有しており、高精度、低歪及び低電圧動作を実現しやすいため、オーディオ用だけではなく、無線通信レシーバ等にも用いられている。また、オーバサンプリング率が高いため、ΔΣＡＤ変換器の前段に必要となるアンティエイリアス（Ａｎｔｉ−Ａｌｉａｓ）フィルタの要求性能を緩和できる。
【０００３】
図１３は、従来のΔΣＡＤ変換器９０を示す概略ブロック図である。ΔΣＡＤ変換器９０は、入力信号Ｘをスイッチトキャパシタ型のサンプリング部９２及び加算器９７に供給するバッファ回路９１を備える。サンプリング部９２は、バッファ回路９１から供給された入力信号Ｘをサンプリングして減算器９３に出力する。
【０００４】
加算器９７は、バッファ回路９１から供給された入力信号Ｘにループフィルタ９６の出力信号Ｙ１を加えてＡＤ変換部９５に出力する。ＡＤ変換部９５は、加算器９７の出力信号をＮビットのデジタル値へ変換して出力信号Ｖとして出力するとともにＤＡ変換部９４に与える。ＤＡ変換部９４は、ＡＤ変換部９５の出力をアナログ値に変換して減算器９３に与える。減算器９３は、サンプリング部９２の出力からＤＡ変換部９４の出力を減算してループフィルタ９６に与え、ループフィルタ９６は減算器９３の出力を積分した出力信号Ｙ１を加算器９７に出力する。
【０００５】
図１４は、ΔΣＡＤ変換器９０におけるループフィルタ９６の次数が１次である線形モデルを示す詳細ブロック図である。図１４において、ＡＤ変換部９５（図１３）は加算器９８としてモデル化され、量子化ノイズＥ（ｚ）と、ＡＤ変換部９５（図１３）に供給される加算器９７の出力信号との和がＡＤ変換部９５（図１３）の出力信号となる。このとき、下記の（数１）及び（数２）が成り立つ。
【０００６】
【数１】
2007028101.tif 000003
【０００７】
【数２】
2007028101.tif 000004
【０００８】
上記（数１）及び（数２）より、ループフィルタ９６には、入力信号Ｘ（ｚ）は入力されず、フィルタリングされた量子化ノイズＥ（ｚ）のみが入力されることとなる。つまり、ループフィルタ９６は、オペアンプ等のアクティブ素子により構成されるが、扱う信号は量子化ノイズＥ（ｚ）のみであるため、入力信号に起因する歪が生じない。従って、低歪なΔΣＡＤ変換器を実現できる。
【０００９】
また、入力信号をＡＤ変換部に与え、このＡＤ変換部の出力をＤＡ変換した信号を、入力信号から減算して増幅し、次段のパイプラインステージに与える構成のパイプライン型ＡＤ変換器が広く使われている（例えば非特許文献３参照）。
【００１０】
また、スイッチトキャパシタ型の増幅器が種々の用途に広く使用されている（例えば特許文献１、図５参照）。
【特許文献１】特開２００３−２４３９４９号公報（平成１５年８月２９日公開）
【非特許文献１】Ｊ．Ｓｉｌｖａ，Ｕ．Ｍｏｏｎ，Ｊ．Ｓｔｅｅｎｓｇａａｒｄ  ａｎｄ  Ｇ．Ｔｅｍｅｓ，“Ｗｉｄｅｂａｎｄ  ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ  ｄｅｌｔａ  ｓｉｇｍａ  ＡＤＣ  ｔｏｐｏｌｏｇｙ”，Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ，７ｔｈ  Ｊｕｎｅ  ２００１，Ｖｏｌ．３７，Ｎｏ．１２
【非特許文献２】Ｊ．Ｓｉｌｖａ，Ｕ．Ｍｏｏｎ，  ａｎｄ  Ｇ．Ｔｅｍｅｓ，゛Ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ  ｄｅｌｔａ−ｓｉｇｍａ  ｔｏｐｏｌｏｇｉｅｓ  ｆｏｒ  ＭＡＳＨ  ａｒｃｈｉｔｅｃｔｕｒｅｓ，゛ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．，ｖｏｌ．Ｉ，ｐｐ．１１４４−１１４７，Ｍａｙ  ２００４．
【非特許文献３】Ｅ．Ｓｉｒａｇｕｓａ，“Ａ  ｄｉｇｉｔａｌｌｙ  Ｅｎｈａｎｃｅｄ  １．８−Ｖ  １５−ｂｉｔ  ４０−ＭＳ／ｓ  ＣＭＯＳ  Ｐｉｐｅｌｉｎｅｄ  ＡＤＣ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３９，Ｎｏ．１２，Ｄｅｃ．２００４  ｐｐ．２１３２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来のΔΣＡＤ変換器９０では、ループフィルタ９６には、入力信号Ｘ（ｚ）は入力されないので、信号パス８１及び信号パス８２を通ってＡＤ変換部９５によりデジタル値へ変換される入力信号Ｘ成分は、信号パス８３を通ってＤＡ変換部９４によりアナログ値へ変換され、サンプリング部９２によりサンプリングされて出力される入力信号Ｘ成分と減算器９３において相殺される必要がある。このため、入力信号Ｘ成分は、信号パス８１、信号パス８２及び信号パス８３を遅延なく通過して減算器９３に到達する必要がある。従って、信号パス８１、信号パス８２及び信号パス８３には、遅延を設けることができず、ＡＤ変換部９５の遅延量及びＤＡ変換部９４の遅延量を、ΔΣＡＤ変換器９０の動作周波数に比べて無視できる程度に十分小さくする必要がある。
【００１２】
また、ＤＡ変換部９４は多値出力であるため、このＤＡ変換部９４を構成する素子のバラツキに起因する歪が生じる。この歪を低減するため、ミスマッチシェーピング技術がしばしば使われるが、このミスマッチシェーピングを実現するデジタル回路も信号パス８３上に配置されるため、このミスマッチシェーピング用デジタル回路の遅延量も小さくする必要がある。
【００１３】
このようにＡＤ変換部９５の遅延量、ＤＡ変換部９４の遅延量及びミスマッチシェーピング用デジタル回路の遅延量を低減しようとすると、ＡＤ変換部９５、ＤＡ変換部９４及びミスマッチシェーピング用デジタル回路の回路規模及び消費電力が増大するという問題点を従来のΔΣＡＤ変換器は有している。
【００１４】
パイプライン型ＡＤ変換器においても同様に、ＡＤ変換部の遅延量及びＤＡ変換部の遅延量を、全体の動作周波数に比べて十分小さくする必要があり、ＡＤ変換部、ＤＡ変換部は、全体の動作周期に対して十分短い時間で信号処理を終える必要がある（非特許文献３、Ｆｉｇ．１１参照）。このため、ＡＤ変換部、ＤＡ変換部等の遅延量を小さくする必要が生じ、回路規模及び消費電力が増大するという問題点を従来のパイプライン型ＡＤ変換器は有している。
【００１５】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、回路規模及び消費電力を低減し得るＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００１６】
本発明のＡＤ変換器は、上記課題を解決するために、入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、前記入力信号をＡＤ変換するＡＤ変換部と、前記ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を積分して前記ＡＤ変換部に出力するループフィルタとを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
【００１７】
上記構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。このため、周期Ｔｓを一定に保った状態で、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
【００１８】
本発明の他のＡＤ変換器は、入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、前記入力信号をＡＤ変換する第１ＡＤ変換部と、前記第１ＡＤ変換部の出力をＤＡ変換する第１ＤＡ変換部と、前記サンプリング部の出力から前記第１ＤＡ変換部の出力を減算した差を積分して前記第１ＡＤ変換部に出力する第１ループフィルタと、前記第１ループフィルタの出力をＡＤ変換する第２ＡＤ変換部と、前記第２ＡＤ変換部の出力をＤＡ変換する第２ＤＡ変換部と、前記第１ループフィルタの出力から前記第２ＤＡ変換部の出力を減算した差を積分して前記第２ＡＤ変換部に出力する第２ループフィルタとを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
【００１９】
この構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。このため、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、周期Ｔｓを一定に保った状態で、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
【００２０】
本発明のさらに他のＡＤ変換器は、前記入力信号を周期Ｔｓ毎にＡＤ変換する第１ＡＤ変換部と、前記第１ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を増幅する増幅器と、前記増幅器の出力をＡＤ変換する第２ＡＤ変換部と、前記第２ＡＤ変換部の出力を増幅するデジタル増幅器と、前記第１ＡＤ変換部の出力に前記デジタル増幅器の出力を加算して出力する加算器とを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
【００２１】
この構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。従って、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
【００２２】
本発明のＡＤ変換器では、前記複数個のサンプリング回路は、２個のスイッチトキャパシタ型サンプリング回路であり、各サンプリング回路は、前記周期Ｔｓの２分の１だけ前記入力信号を遅延させることが好ましい。簡単な構成により、サンプリング部に遅延を設けることができる。
【００２３】
本発明のＡＤ変換器では、前記ＡＤ変換部と前記ＤＡ変換部とを通る信号パスの信号遅延量が、前記サンプリング部により生じた入出力間の遅延量と等しいことが好ましい。サンプリング部の遅延量と等しくなるまで、ＡＤ変換部、ＤＡ変換部等に遅延を設けるので、より一層動作速度を低くすることができ、回路規模及び消費電力をより一層減少させることができる。
【００２４】
本発明のＡＤ変換器では、前記サンプリング部と前記ＤＡ変換部とが共通の１つのスイッチトキャパシタ回路により構成され、各サンプリング回路は、スイッチとキャパシタとから構成され、前記複数のサンプリング回路は、前記入力信号を遅延させて出力するとともに、前記ＡＤ変換部の出力をＤＡ変換することが好ましい。サンプリング容量を削減することができ、サンプリングに起因するノイズ（ｋＴＣノイズ）を低減することができる。
【発明の効果】
【００２５】
本発明によれば、回路規模及び消費電力を低減し得るＡＤ変換器を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
（実施の形態１）
本発明の一実施形態について図１ないし図８に基づいて説明すれば、以下の通りである。図１は、本発明におけるＡＤ変換器の実施の一形態を示す概略ブロック図である。
【００２７】
本実施の形態のΔΣＡＤ変換器１は、入力信号Ｘをサンプリング部２及び加算器７に供給するバッファ回路３８を備える。
【００２８】
サンプリング部２は、入力信号Ｘをダブルサンプリングするために設けられ、互いに並列に配置された２個のサンプリング回路８ａ・８ｂを有する。サンプリング回路８ａ・８ｂは、互いに時間的にずれて動作し、各サンプリング回路８ａ・８ｂは、入力信号Ｘをそれぞれ遅延させて減算器３に出力する。
【００２９】
加算器７は、バッファ回路３８から供給された入力信号Ｘにループフィルタ６の出力信号を加えてＡＤ変換部５に出力する。ＡＤ変換部５は、加算器７の出力信号をＮビットのデジタル値へ変換して出力信号Ｖとして出力するとともにＤＡ変換部４に与える。ＤＡ変換部４は、ＡＤ変換部５の出力をアナログ値に変換して減算器３に与える。減算器３は、サンプリング部２の出力からＤＡ変換部４の出力を減算してループフィルタ６に与える。ループフィルタ６は減算器３の出力を積分した出力信号を加算器７に出力する。
【００３０】
図２は、サンプリング部２の構成を説明するための回路図である。前述した図面を参照して説明した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。以下の図面も同様である。
【００３１】
入力信号Ｘは、実際には差動入力信号ｖｉｎｐ・ｖｉｎｍにより与えられ、実際の回路では、差動入力信号ｖｉｎｐ・ｖｉｎｍにそれぞれ対応する２個のサンプリング部２と２個のＤＡ変換部４とが、図２において上下対称に配置されている。ループフィルタ６には、積分器１５が設けられている。積分器１５は、オペアンプ１６を有する。サンプリング部２の一方とＤＡ変換部４の一方とは、オペアンプ１６の反転入力端子に接続され、サンプリング部２の他方とＤＡ変換部４の他方とは、オペアンプ１６の非反転入力端子に接続されている。積分器１５には、２個のキャパシタ１７が設けられる。２個のキャパシタ１７の一方の一端は、オペアンプ１６の反転入力端子に接続され、その他端はオペアンプ１６の非反転出力端子に接続されている。キャパシタ１７の他方の一端は、オペアンプ１６の非反転入力端子に接続され、その他端は、オペアンプ１６の反転出力端子に接続されている。
【００３２】
図３は、ΔΣＡＤ変換器１の動作を説明するためのタイミングチャートである。図２及び図３を参照すると、差動入力信号ｖｉｎｐがバッファ回路３８から供給される方のサンプリング部２のサンプリング回路８ａは、容量値Ｃｓのキャパシタ９ａを有する。周期Ｔｓの矩形波を有してΔΣＡＤ変換器１の動作の基準となる基本クロックＰ１・Ｐ２が生成され、その基本クロックＰ１・Ｐ２に基づいてダブルサンプリングを行うサンプリング回路８ａ・８ｂに必要なサンプリングクロックＳ１・Ｈ１・Ｓ２・Ｈ２が生成される。
【００３３】
サンプリングクロックＳ１がハイの間はオンになり、ローの間はオフになるスイッチ１０が、キャパシタ９ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ９ａに導いて電荷として蓄積させ、下流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになってキャパシタ９ａを基準電位ｖｂ１の端子に接続する。
【００３４】
また、サンプリングクロックＨ１がハイの間はオンになり、ローの間はオフになるスイッチ１１が、キャパシタ９ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１１は、サンプリングクロックＨ１がハイの間オンになってキャパシタ９ａを基準電位ｖｒの端子に接続し、下流側のスイッチ１１は、サンプリングクロックＨ１がハイの間オンになってキャパシタ９ａに蓄積された電荷をループフィルタ６に放出させる。
【００３５】
サンプリング回路８ｂも、サンプリング回路８ａと同様に、容量値Ｃｓのキャパシタ９ｂを有する。サンプリングクロックＳ２がハイの間にオンになり、ローの間にオフになるスイッチ１２が、キャパシタ９ｂの上流側及び下流側にそれぞれ設けられ、また、サンプリングクロックＨ２がハイの間にオンになり、ローの間にオフになるスイッチ１３が、キャパシタ９ｂの上流側及び下流側にそれぞれ設けられている。
【００３６】
キャパシタ９ａ・９ｂは、Ｔｓ×２周期毎にサンプリングクロックＳ１・Ｓ２の立下りエッジのタイミング（図３において上矢印で示す）で入力信号（差動入力信号ｖｉｎｐまたは差動入力信号ｖｉｎｍ）をサンプリングする。各キャパシタ９ａ・９ｂにサンプリングされた電荷は、サンプリングクロックＨ１がハイとなる期間またはサンプリングクロックＨ２がハイとなる期間に、ループフィルタ６を構成する積分器１５にそれぞれ交互に転送される。キャパシタ９ａの積分器１５への電荷転送タイミング及びキャパシタ９ｂの積分器１５への電荷転送タイミングは、ともに、入力信号のサンプリングタイミングよりも１／２Ｔｓだけ遅延する。このため、入力信号Ｘが１／２Ｔｓだけ遅延してループフィルタ６に入力されることになる。
【００３７】
図４は、ΔΣＡＤ変換器１の線形モデルを示す詳細ブロック図である。ＤＡ変換部４は理想特性を示すとして、ここでは省略している。また、前述した図１５では説明の簡潔のため１次のループフィルタの例を示したが、実施の形態１のループフィルタ６の次数は、２次とする。
【００３８】
入力信号Ｘはダブルサンプリングを行うサンプリング部２の遅延段３７により、１／２Ｔｓだけ遅延されると共にゲインが１であるゲイン段を通って減算器３に入力される。また、入力信号Ｘはゲインが１であるゲイン段及び加算器７を通ってＡＤ変換部５に入力される。このＡＤ変換部５の出力は遅延段３７により１／２Ｔｓだけ遅延して出力されると共にゲインが１であるゲイン段を通って減算器３にフィードバックされる。このように、ＡＤ変換部５とＤＡ変換部４（図１）とを通る信号パス３９ａ・３９ｂ・３９ｃの信号遅延量は、ＡＤ変換部５の出力側に設けた遅延段３７による遅延量の１／２Ｔｓであり、サンプリング部２の遅延段３７により生じた入出力間の遅延量の１／２Ｔｓと等しくなっている。
【００３９】
ループフィルタ６は、それぞれ遅延量が１／２Ｔｓである２個の離散時間積分器と遅延量が１／２Ｔｓの１個の遅延段と複数のゲイン段とを有する。
【００４０】
このように、サンプリング部２に入力信号を遅延させる遅延段３７を設けたので、これに応じて追加の遅延段３７をＡＤ変換部５の出力側に設けることができる。この追加の遅延段３７の遅延量は、ＡＤ変換部５の遅延量と、ＤＡ変換部４の遅延量と、ミスマッチシェーピング用デジタル回路の遅延量とに割り当てることができる。つまり、ＡＤ変換部５の遅延量、ＤＡ変換部４の遅延量及びミスマッチシェーピング用デジタル回路の遅延量を増大させて、それぞれに要求される動作速度を下げることができる。従って、ＡＤ変換部５、ＤＡ変換部４及びミスマッチシェーピング用デジタル回路の回路規模及び消費電力を低減することができる。
【００４１】
図４に示すＡＤ変換部５を、図１４を参照して前述したように加算器によりモデル化し、ＡＤ変換部５に混入する量子化ノイズをＥ（ｚ）とすると、入力信号Ｘ、出力信号Ｖ及び量子化ノイズＥについて下記の（数３）が成り立つ。
【００４２】
【数３】
2007028101.tif 000005
【００４３】
上記（数３）を整理すると下記の（数４）となる。
【００４４】
【数４】
2007028101.tif 000006
【００４５】
上記（数４）より、入力信号Ｘは１／２Ｔｓだけ遅延して出力され、量子化ノイズＥは２次微分型フィルタを通してシェーピングされて出力されることが分かる。また、ループフィルタ６への入力信号Ｙ０は、下記の（数５）により表される。
【００４６】
【数５】
2007028101.tif 000007
【００４７】
上記（数５）より、図４のようにループ内のＡＤ変換部５の出力側に１／２Ｔｓだけ遅延させる遅延段３７を追加しても、図１４を参照して前述した従来技術の構成と同様に、ループフィルタ６には、入力信号Ｘは入力されず、フィルタリングされた量子化ノイズＥのみが入力される。このため入力信号Ｘに起因する歪は生じず、従って低歪なΔΣＡＤ変換器を実現できる。
【００４８】
図５は、ΔΣＡＤ変換器１の具体的な構成を示す回路図である。図５では、簡単化のため、フル差動回路の一方のみを表示している。例えば、図５には、差動入力信号ｖｉｎｐが供給されてオペアンプ１６の反転入力端子に接続されるサンプリング部２と、オペアンプ１６の反転入力端子に接続されるＤＡ変換部４とを示しているが、実際には図２で前述したように、差動入力信号ｖｉｎｍが供給されてオペアンプ１６の非反転入力端子に接続されるサンプリング部２と、オペアンプ１６の非反転入力端子に接続されるＤＡ変換部４とが設けられている。また、コモンモードフィードバック回路等は省略している。
【００４９】
ループフィルタ６は、積分器１５の差動積分信号ｖｉｎｔ１ｐおよび差動積分信号ｖｉｎｔ１ｍ（図２）を積分する積分器１８を有する。積分器１８は、オペアンプ２２を有する。オペアンプ１６の非反転出力端子とオペアンプ２２の反転入力端子との間には、容量値Ｃｕ２のキャパシタ１９が設けられる。
【００５０】
基本クロックＰ１がハイの間はオンになり、ローの間はオフになるスイッチ２０が、キャパシタ１９の上流側及び下流側にそれぞれ設けられている。上流側のスイッチ２０は、基本クロックＰ１がハイの間オンになって積分器１５の差動積分信号ｖｉｎｔ１ｐをキャパシタ１９に導いて電荷として蓄積させ、下流側のスイッチ２０は、基本クロックＰ１がハイの間オンになってキャパシタ１９を基準電位ｖｂ１の端子に接続する。
【００５１】
また、基本クロックＰ２がハイの間はオンになり、ローの間はオフになるスイッチ２１が、キャパシタ１９の上流側及び下流側にそれぞれ設けられている。上流側のスイッチ２１は、基本クロックＰ２がハイの間オンになってキャパシタ１９を基準電位ｖｒの端子に接続し、下流側のスイッチ２１は、基本クロックＰ２がハイの間オンになってキャパシタ１９に蓄積された電荷を、オペアンプ２２の反転入力端子と非反転出力端子とに接続された容量値Ｃｕ２のキャパシタ２３に放出させる。オペアンプ１６の反転出力端子とオペアンプ２２の非反転入力端子との間にも、容量値Ｃｕ２のキャパシタ１９が設けられる（図示せず）。
【００５２】
ΔΣＡＤ変換器１は、後述する１５個の１ビットＡＤ変換回路２４に供給する比較電位である差動レファレンスレベルｖｒｐ［１：１５］・ｖｒｍ［１：１５］を生成するレファレンス生成回路２５を有する。
【００５３】
ＡＤ変換部５は、１５個の１ビットＡＤ変換回路２４を有する。各１ビットＡＤ変換回路２４は、入力信号Ｘの差動入力信号ｖｉｎｍ・ｖｉｎｐと、積分器１５の差動積分信号ｖｉｎｔ１ｐ・ｖｉｎｔ１ｍと、積分器１８の差動積分信号ｖｉｎｔ２ｐ・ｖｉｎｔ２ｍとをそれぞれ加算してＡＤ変換する。本実施の形態では、ＡＤ変換部５の解像度が、４ビット（１６レベル）の例を示すが、本発明はこれに限定されず、ＡＤ変換部５の解像度は他の値でもよい。
【００５４】
各１ビットＡＤ変換回路２４は、２個の加算器２８ａ・２８ｂと、１個のコンパレータ３６とを有する。加算器２８ａは、容量Ｃｃｏｍｐ１のキャパシタ２９ａと容量Ｃｃｏｍｐ２のキャパシタ３０ａと容量Ｃｃｏｍｐ３のキャパシタ３１ａとを有する。キャパシタ２９ａの上流側には、基本クロックＰ１がハイの間は差動レファレンスレベルｖｒｍ［ｉ］側端子に接続され、基本クロックＰ２がハイの間は差動入力信号ｖｉｎｍ側端子に接続されるスイッチ３２ａが設けられる。キャパシタ３０ａの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ１ｐ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３３ａが設けられる。キャパシタ３１ａの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ２ｐ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３４ａが設けられる。キャパシタ２９ａ・３０ａ・３１ａの下流側は、コンパレータ３６の入力端子の一方に共通に接続され、また、基本クロックＰ２がハイの間はオンになってグランドに接地され、ローの間はオフになるスイッチ３５ａにも共通に接続されている。
【００５５】
加算器２８ｂも、加算器２８ａと類似に構成され、容量Ｃｃｏｍｐ１のキャパシタ２９ｂと容量Ｃｃｏｍｐ２のキャパシタ３０ｂと容量Ｃｃｏｍｐ３のキャパシタ３１ｂとを有する。キャパシタ２９ｂの上流側には、基本クロックＰ１がハイの間は差動レファレンスレベルｖｒｐ［ｉ］側端子に接続され、基本クロックＰ２がハイの間は差動入力信号ｖｉｎｐ側端子に接続されるスイッチ３２ｂが設けられる。キャパシタ３０ｂの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ１ｍ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３３ｂが設けられる。キャパシタ３１ｂの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ２ｍ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３４ｂが設けられる。キャパシタ２９ｂ・３０ｂ・３１ｂの下流側は、コンパレータ３６の入力端子の他方に共通に接続され、また、基本クロックＰ２がハイの間はオンになってグランドに接地され、ローの間はオフになるスイッチ３５ｂにも共通に接続されている。
【００５６】
加算器２８ａは、差動入力信号ｖｉｎｍ、差動レファレンスレベルｖｒｍ［ｉ］と差動積分信号ｖｉｎｔ１ｐと差動積分信号ｖｉｎｔ２ｐとをキャパシタ２９ａ・３０ａ・３１ａにより重み付けして加算し、その結果を差動入力電圧ｖｘｐとしてコンパレータ３６に供給する。加算器２８ｂは、差動入力信号ｖｉｎｐ、差動レファレンスレベルｖｒｐ［ｉ］と差動積分信号ｖｉｎｔ１ｍと差動積分信号ｖｉｎｔ２ｍとをキャパシタ２９ｂ・３０ｂ・３１ｂにより重み付けして加算し、その結果を差動入力電圧ｖｘｍとしてコンパレータ３６に供給する。
【００５７】
ここで、
入力信号ｖＩＮ＝ｖｉｎｐ−ｖｉｎｍ、
レファレンスレベルｖＲ［ｉ］＝ｖｒｐ［ｉ］−ｖｒｍ［ｉ］、
積分信号ｖＩＮＴ１＝ｖｉｎｔ１ｐ−ｖｉｎｔ１ｍ、
積分信号ｖＩＮＴ２＝ｖｉｎｔ２ｐ−ｖｉｎｔ２ｍ、
とすると、
基本クロックＰ１がハイの間におけるコンパレータ３６へのコンパレータ入力電圧ｖＸ＝ｖｘｐ−ｖｘｍ（図３）は、下記の（数６）により与えられる。
【００５８】
【数６】
2007028101.tif 000008
【００５９】
上記（数６）において、３個のキャパシタの容量をＣｃｏｍｐ１：Ｃｃｏｍｐ２：Ｃｃｏｍｐ３＝１：２：１と選ぶことにより、図４の加算器７と同様の機能を実現できる。ただし、上記（数６）では、ＡＤ変換部５を構成する１５個の１ビットＡＤ変換回路２４に設けられたスイッチトキャパシタ（容量Ｃｃｏｍｐ１〜容量Ｃｃｏｍｐ３のキャパシタと複数のスイッチ）によって生じる１／４の減衰がさらに含まれている。
【００６０】
１５個のコンパレータ３６のそれぞれは、基本クロックＰ２をΔＴｓ遅延させたラッチクロックＰ２ｌａｔの立下りエッジにおいて、差動入力電圧ｖｘｐ・ｖｘｍを比較した結果を「０」または「１」のデジタル値としたコンパレータ出力信号（図３）を出力する。
【００６１】
ΔΣＡＤ変換器１には、ロジック回路（ＬＯＧＩＣ  ｂｕｂｂｌｅ  ｃｏｒｒｅｃｔｉｏｎ  ｄｅｃｏｄｅｒ）２６と、ロジック回路（Ｄａｔａ  Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ  Ｂｌｏｃｋ）２７とが設けられている。ロジック回路２６は、１５個の１ビットＡＤ変換回路２４により生成された１５ビットのサーモメータコード（ＴＨＥＲＭＯＭＥＴＥＲ  ＣＯＤＥ）をバイナリコード（ＢＩＮＡＲＹ  ＣＯＤＥ）に変換したデジタル出力信号ｄｏｕｔを出力する。ロジック回路２７は、上記１５ビットのサーモメータコードをデータ重み付け平均（Ｄａｔａ  Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ）して、１５ビットのデジタルデータＤ[１：１５]・ＤＢ[１：１５]をＤＡ変換部４に与える。
【００６２】
ＤＡ変換部４は、１５個の１ビットＤＡ変換回路１４を有する。各１ビットＤＡ変換回路１４は、容量値Ｃｓ／１５のキャパシタ４６を有する。キャパシタ４６には、スイッチ４７・４８とスイッチ２１とが、その上流側に接続されている。スイッチ４７は、基本クロックＰ１とデジタルデータＤ［ｉ］との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐ（＝Ｖｒｐ［１５］）の端子をキャパシタ４６に接続して電荷を蓄積させる。スイッチ４８は、基本クロックＰ１とデジタルデータＤＢ［ｉ］との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍ（＝Ｖｒｍ［１５］）の端子をキャパシタ４６に接続して電荷を蓄積させる。スイッチ２１は、基本クロックＰ２がハイの間オンになって、基準電位ｖｒの端子をキャパシタ４６に接続する。キャパシタ４６には、スイッチ２０・２１が、その下流側に接続されている。下流側のスイッチ２０は、基本クロックＰ１がハイの間オンになって、基準電位ｖｂ１の端子にキャパシタ４６を接続する。スイッチ２１は、基本クロックＰ２がハイの間オンになって、キャパシタ４６に蓄積された電荷をループフィルタ６に放出させる。
【００６３】
図３を参照すると、基本クロックＰ２の立下りから次のラッチクロックＰ２ｌａｔの立下りまでの間に、ＡＤ変換部５が差動入力信号ｖｉｎｍ・ｖｉｎｐと各積分器が出力する差動積分信号ｖｉｎｔ１ｐ・ｖｉｎｔ２ｐ・ｖｉｎｔ１ｍ・ｖｉｎｔ２ｍとの和をデジタル値に変換し、ラッチクロックＰ２ｌａｔの立下りから基本クロックＰ２の立上りまでにロジック回路２７がデータ重み付け平均の処理を完了させればよい。この基本クロックＰ２の立上りから、ＤＡ変換部４によるＤＡ変換が開始される。
【００６４】
図６は、ΔΣＡＤ変換器１に設けられたバッファ回路３８の動作を説明するための回路図である。サンプリング部２のキャパシタ９ａ・９ｂの容量値Ｃｓが、１ビットＡＤ変換回路２４のキャパシタ２９ｂの容量Ｃｃｏｍｐ１の１５倍よりもはるかに大きい場合、すなわち、
Ｃｓ≫１５×Ｃｃｏｍｐ１、
となる場合は、バッファ回路３８の負荷は、サンプリング部２のキャパシタ９ａ・９ｂの容量値Ｃｓでほぼ決まる。このとき、サンプリング部２に対するセトリング期間（整定時間（ｓｅｔｔｌｉｎｇ  ｔｉｍｅ））はサンプリングクロックＳ１またはサンプリングクロックＳ２がハイとなる期間であり、その長さは周期Ｔｓである。
【００６５】
従来構成（図１４）では、単一のサンプリング回路によりサンプリング部９２が構成されて、そのサンプリングクロックＳ１・Ｓ２は基本クロックＰ１・Ｐ２に等しい。従って、サンプリングクロックＳ１またはサンプリングクロックＳ２がハイとなる期間の長さは、周期Ｔｓ×（１／２）となる。すなわち、従来構成では、サンプリング部９２に対するセトリング期間は、周期Ｔｓ×（１／２）である。
【００６６】
よって、本実施の形態によれば、セトリング期間を従来構成（図１４）の（１／２）Ｔｓに比べて２倍のＴｓにすることができる。このため、バッファ回路３８の駆動能力を低減することができ、低消費電力化が可能となる。
【００６７】
一方、キャパシタ９ａ・９ｂの容量値Ｃｓが、
Ｃｓ≒１５×Ｃｃｏｍｐ１、
となる場合は、すなわち、サンプリング部２のサンプリング容量が、キャパシタ２９ｂのサンプリング容量の１５個の１ビットＡＤ変換回路２４分の合計と同程度の場合には、バッファ回路３８の負荷に対するキャパシタ２９ｂの容量Ｃｃｏｍｐ１の寄与が大きいため、図６の構成ではバッファ回路３８の駆動能力を低減することが難しい。
【００６８】
この場合には、１５個の１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路のそれぞれを、サンプリング回路８ａ・８ｂのようなダブルサンプリング型にすると、バッファ回路３８の駆動能力及び消費電力を低減可能である。
【００６９】
サンプリング回路８ａ・８ｂはダブルサンプリングするので、サンプリング間隔（ｓａｍｐｌｉｎｇ  ｉｎｔｅｒｖａｌ）はＴｓとなるが、１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路は、ダブルサンプリングしないとすると、サンプリング間隔がＴｓ／２であり、基本クロックＰ２がハイとなる期間（Ｔｓ／２）内に差動入力信号ｖｉｎｐをサンプリングする必要がある。したがって、バッファ回路３８は（Ｔｓ／２）以内に差動入力信号をキャパシタ２９ｂに充電しなければならない。サンプリング間隔が短くなればなるほど、セトリング期間が短くなり、バッファ回路３８に流すべき電流が増大する。一方、１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路もダブルサンプリング型にすると、サンプリング間隔が（Ｔｓ）に増大するので、これに応じてセトリング期間を長くしてもよくなり、従って、それだけバッファ回路３８の駆動能力及び消費電力を低減できる。
【００７０】
また、サンプリング回路８ａ・８ｂとキャパシタ２９ｂのサンプリング回路とのそれぞれに別個独立にバッファ回路を設けることによっても、バッファ回路の低消費電力化が可能となる。
【００７１】
すなわち、デルタシグマＡＤ変換器の入力部であるキャパシタ２９ｂのサンプリング回路に混入するエラーやノイズは、ノイズシェーピングの効果により、デルタシグマＡＤの出力にほとんど影響を与えない。従って、キャパシタ２９ｂのサンプリング回路は高精度にセトリングさせる必要がない。よって、キャパシタ２９ｂのサンプリング回路を駆動するために別個独立に設けたバッファ回路を低消費電力化できる。
【００７２】
一方、サンプリング回路８ａ・８ｂを駆動するために別個独立に設けたバッファ回路は、キャパシタ２９ｂのサンプリング回路を同時に駆動する必要がないため、セトリング期間を従来構成（図１４）の（１／２）Ｔｓに比べて２倍のＴｓにすることができ、低消費電力化が可能となる。
【００７３】
図７は、ΔΣＡＤ変換器１に設けられたサンプリング部の変形例を示すタイミングチャートである。上記実施の形態では、入力信号を遅延させるために２個のサンプリング回路８ａ・８ｂを設けた例を説明した。しかしながら、本発明はこれに限定されない。Ｎ個（Ｎは３以上の整数）のサンプリング回路を設けても、同様の機能を実現することができる。図７は、Ｎ＝４の場合の図３に相当するタイミングチャートを示している。
【００７４】
サンプリングクロックＳ１・Ｈ１・Ｓ２・Ｈ２・Ｓ３・Ｈ３・Ｓ４・Ｈ４は、互いに並列に配置された４個のスイッチトキャパシタ型のサンプリング回路をそれぞれ動作させるための制御クロックに相当する。このように構成すると、入力信号をサンプリングする期間を増加させることができる(図７ではＴｓ×２)。従って、ΔΣＡＤ変換器のサンプリング部を駆動するバッファ回路の消費電力を低減することができる。また、セトリング期間の増加により、セトリングに起因する誤差を低減でき、高精度ＡＤ変換を実現することができる。
【００７５】
図８は、ΔΣＡＤ変換器に設けられたサンプリング部の他の変形例を示す回路図である。上記実施の形態では、図２および図５を参照して説明したように、入力信号をダブルサンプリングするサンプリング部２と、ＡＤ変換部５の出力をアナログ値に変換してループフィルタ６に入力するＤＡ変換部４とを、互いに別個のスイッチトキャパシタ回路により実現したが、上記サンプリング部とＤＡ変換部とが、キャパシタとスイッチとを共有するように構成することも可能である。図８にその一例を示す。
【００７６】
サンプリング部２とＤＡ変換部４との代わりに、互いに並列に配置された１５個のＤＡ変換サンプリング部４１がΔΣＡＤ変換器に設けられる。１５個のＤＡ変換サンプリング部４１のそれぞれは、入力信号をダブルサンプリングすると同時に１ビットＤＡ変換を行う。各ＤＡ変換サンプリング部４１は、互いに並列に配置された２個のＤＡ変換サンプリング回路４２ａ・４２ｂを備える。
【００７７】
ＤＡ変換サンプリング回路４２ａは、容量値Ｃｓ／１５のキャパシタ４３ａを有する。サンプリングクロックＳ１がハイの間はオンになり、ローの間はオフになるスイッチ１０が、キャパシタ４３ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ４３ａに導いて電荷として蓄積させ、下流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになってキャパシタ４３ａを基準電位ｖｂ１の端子に接続する。
【００７８】
スイッチ４４ａ・４５ａが、キャパシタ４３ａの上流側に設けられている。スイッチ４４ａは、サンプリングクロックＨ１とデジタルデータＤ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐの端子をキャパシタ４３ａに接続して電荷を蓄積させる。スイッチ４５ａは、サンプリングクロックＨ１とデジタルデータＤＢ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍの端子をキャパシタ４３ａに接続して電荷を蓄積させる。キャパシタ４３ａには、スイッチ１１が、その下流側に接続されている。スイッチ１１は、サンプリングクロックＨ１がハイの間オンになって、キャパシタ４３ａに蓄積された電荷をループフィルタ６に放出させる。
【００７９】
ＤＡ変換サンプリング回路４２ｂは、容量値Ｃｓ／１５のキャパシタ４３ｂを有する。サンプリングクロックＳ２がハイの間はオンになり、ローの間はオフになるスイッチ１２が、キャパシタ４３ｂの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１２は、サンプリングクロックＳ２がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ４３ｂに導いて電荷として蓄積させ、下流側のスイッチ１２は、サンプリングクロックＳ２がハイの間オンになってキャパシタ４３ｂを基準電位ｖｂ１の端子に接続する。
【００８０】
スイッチ４４ｂ・４５ｂが、キャパシタ４３ｂの上流側に設けられている。スイッチ４４ｂは、サンプリングクロックＨ２とデジタルデータＤ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐの端子をキャパシタ４３ｂに接続して電荷を蓄積させる。スイッチ４５ｂは、サンプリングクロックＨ２とデジタルデータＤＢ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍの端子をキャパシタ４３ｂに接続して電荷を蓄積させる。キャパシタ４３ｂには、スイッチ１３が、その下流側に接続されている。スイッチ１３は、サンプリングクロックＨ２がハイの間オンになって、キャパシタ４３ｂに蓄積された電荷をループフィルタ６に放出させる。
【００８１】
サンプリングクロックＳ１またはサンプリングクロックＳ２がハイの間、１５個並列接続された２個のキャパシタ４３ａ・４３ｂが差動入力信号ｖｉｎｐを交互にサンプリングする。サンプリングクロックＨ１またはサンプリングクロックＨ２がハイの間、ＡＤ変換部５の出力信号に応じたロジック回路２７からの出力信号に基づいて、上記キャパシタ４３ａ・４３ｂの差動入力信号ｖｉｎｐ側の端子を差動リファレンスレベルｖｒｐの端子または差動リファレンスレベルｖｒｍの端子に接続する。そして、上記サンプリングされた差動入力信号ｖｉｎｐとＤＡ変換された差動リファレンスレベルｖｒｐまたは差動リファレンスレベルｖｒｍとの差がループフィルタ６へ出力される。
【００８２】
このように、図２及び図５のサンプリング回路８ａ・８ｂを、容量値Ｃｓ／１５のキャパシタ４３ａ・４３ｂを設けた１５個のスイッチトキャパシタ回路により置き換え、基本クロックＰ１の代わりにサンプリングクロックＨ１・Ｈ２を用いてデジタルデータＤ[ｉ]・ＤＢ[ｉ]を供給することにより、サンプリング部とＤＡ変換部とでキャパシタとスイッチとを共有することができる。
【００８３】
図５に示す例では、容量値Ｃｓの２個のキャパシタ９ａ・９ｂは、それぞれＴｓの周期により交互に入力信号をサンプリングするので、ノイズを考察する場合には、Ｔｓの周期によりサンプリングする容量値Ｃｓの１個のキャパシタと等価である。また、図８に示す例では、１５個の各ＤＡ変換サンプリング部４１にそれぞれ設けられた容量値Ｃｓ／１５の２個のキャパシタ４３ａ・４３ｂも、それぞれＴｓの周期により交互に入力信号をサンプリングするので、Ｔｓの周期によりサンプリングする容量値Ｃｓ／１５の１個のキャパシタと等価である。
【００８４】
従って、図５に示す例におけるサンプリング容量は、２Ｃｓ（＝Ｃｓ＋（Ｃｓ／１５）×１５）になり、図８に示す例にけるサンプリング容量は、Ｃｓ（＝（Ｃｓ／１５）×１５）になる。よって、図８に示す構成を採用することにより、図５に示す構成に比べて、サンプリング容量を１／２に削減することができる。このため、サンプリングに起因するノイズ（ｋＴＣノイズ）を１／２に低減することが可能となる。
【００８５】
（実施の形態２）
本発明の実施の形態２を図９及び図１０に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。後述する実施の形態３も同様である。
【００８６】
図９は、ＡＤ変換器の他の実施の形態を示す概略ブロック図である。このＡＤ変換器は、ＭＡＳＨ型（Ｍｕｌｔｉ−ｓｔＡｇｅ  ｎｏｉｓｅ  Ｓｈａｐｉｎｇ型）ΔΣＡＤ変換器５０であり、本実施の形態では２ＳＴＡＧＥの例を説明する。ＭＡＳＨ型ΔΣＡＤ変換器５０は、前記実施の形態１のΔΣＡＤ変換器１の構成のステージ５１に加えて、ステージ５２を有する。
【００８７】
ステージ５２は、ステージ５１のループフィルタ６の積分信号Ｙ２Ａを入力信号とする通常のΔΣＡＤ変換器から構成される。ステージ５１のループフィルタ６は、ステージ５２の減算器３および加算器７に積分信号Ｙ２Ａを供給する。ステージ５２の加算器７は、ステージ５２のループフィルタ６の積分信号Ｙ２Ｂを積分信号Ｙ２Ａに加算してＡＤ変換部５に出力する。ＡＤ変換部５は、加算器７の出力に基づいて出力信号ＶＢを出力してＤＡ変換部４に与える。ＤＡ変換部４は、ＡＤ変換部５の出力信号ＶＢをアナログ変換して減算器３に与える。減算器３は、ステージ５１からの積分信号Ｙ２Ａから、ステージ５２のＤＡ変換部４の出力を減算してループフィルタ６に与える。ループフィルタ６は、減算器３からの出力を積分した積分信号Ｙ２Ｂを加算器７に出力する。
【００８８】
ステージ５１の出力信号ＶＡとステージ５２の出力信号ＶＢとにエラーをキャンセルするための所望の演算処理をすることにより、最終的な出力信号Ｖを得ることができる。また、ステージ５２ではステージ５１で必要となるダブルサンプリング回路（サンプリング部２）は不要である。
【００８９】
ステージ５１のループフィルタ６から出力される積分信号Ｙ２Ａは、図３の差動積分信号ｖｉｎｔ２ｐ・ｖｉｎｔ２ｍの波形に示されるように、基本クロックＰ２がハイとなる期間と次にローとなる期間とで同じ値を保持する。ステージ５２の減算器３に供給するステージ５１のループフィルタ６の出力を、ステージ５２の加算器７に供給するステージ５１のループフィルタ６の出力よりも１／２Ｔｓだけ遅延させると、ステージ５１と同様に、ステージ５２のＡＤ変換部５とＤＡ変換部４において、１／２Ｔｓの遅延を許容することができる。
【００９０】
図１０は、ＭＡＳＨ型ΔΣＡＤ変換器５０の線形モデルを用いた詳細ブロック図である。ステージ５１は図４の構成と同じであるため、説明を省略する。ステージ５２について説明する。ステージ５２のループフィルタ６の前の減算器３へは、ステージ５１の積分器１８の積分信号Ｙ２Ａを１／２Ｔｓだけ遅延した信号を入力する。一方、ステージ５２のＡＤ変換部５の前の加算器７へは、積分信号Ｙ２Ａをそのまま入力する。以上の構成により、ステージ５２においても、ＡＤ変換部５とＤＡ変換部４とに最大１／２Ｔｓの遅延を許容することができる。従って、ＭＡＳＨ型ΔΣＡＤ変換器５０のステージ５２においても、ＡＤ変換部５及びＤＡ変換部４の低消費電力化、低面積化が可能となる。
【００９１】
（実施の形態３）
図１１は、本発明におけるＡＤ変換器のさらに他の実施の形態であるパイプライン型ＡＤ変換器６０を示す概略ブロック図である。パイプライン型ＡＤ変換器６０は、入力信号Ｘをダブルサンプリングするサンプリング部２と、入力信号Ｘをサンプリングしてデジタル値に変換するＡＤ変換部５ａと、ＡＤ変換部５ａからのＮ１ビットの出力をアナログ値に変換するＤＡ変換部４と、サンプリング部２の出力からＤＡ変換部４の出力を減算する減算器３と、この減算器３の出力を増幅して次段のＡＤ変換部５ｂに伝達する増幅器６１と、この増幅器６１の出力信号をＮ２ビットのデジタル値に変換するＡＤ変換部５ｂと、このＡＤ変換部５ｂのデジタル出力信号に所望のゲインを乗算するデジタル増幅器６２と、デジタル増幅器６２の出力をＡＤ変換部５ａからのＮ１ビットの出力に加算してＮビットの出力信号Ｖを出力する加算器７とを備えている。
【００９２】
図１２は、パイプライン型ＡＤ変換器６０の線形モデルを用いた詳細ブロック図である。実施の形態１で示したようにサンプリング部２は、入力信号Ｘを１／２Ｔｓ（クロック）遅延させることができるため、遅延段６３により置き換えることができる。
【００９３】
ここで、本実施の形態のパイプライン型ＡＤ変換器６０においても、実施の形態１と同様に、入力信号Ｘから減算器３までの信号経路として、サンプリング部２を通って減算器３に到達する信号パスと、ＡＤ変換部５ａとＤＡ変換部４とを通って減算器３に到達する信号パスとが設けられており、減算器３にて、両信号パスを経由した信号同士が減算される。従って、実施の形態１と同様に、両信号パスでの遅延時間が相違していると、出力信号の波形に歪が発生するおそれがある。
【００９４】
ところが、本実施の形態のパイプライン型ＡＤ変換器６０においても、実施の形態１と同様に、サンプリング部２が入力信号Ｘをダブルサンプリングすることによって、サンプリング部２を通って減算器３に到達する信号パスに遅延段６３を設けたので、ＡＤ変換部５ａとＤＡ変換部４とを通って減算器３に到達する信号パスにも遅延段６３を追加して配置することができる。なお、両遅延段６３の遅延量を互いに同じに設定すれば、入力信号Ｘに起因する出力信号の波形の歪を最も効果的に抑制することができる。
【００９５】
従って、ＡＤ変換部５ａ及びＤＡ変換部４の動作速度を下げることができる。この結果、ＡＤ変換部５ａ及びＤＡ変換部４の回路規模及び消費電力を低減することができる。
【００９６】
図１２の入力信号Ｘから出力信号Ｖまでの伝達関数は下記の（数７）のようになる。
【００９７】
【数７】
2007028101.tif 000009
【００９８】
（数７）に示されるように、出力信号Ｖは、入力信号Ｘと、ＡＤ変換部５ｂから混入する量子化ノイズＥ２を増幅器６１のゲインＧで減衰した信号との和により表される。ＡＤ変換部５ａの量子化ノイズＥ１はキャンセルされ、出力信号Ｖには現れない。このように、パイプライン型ＡＤ変換器６０によれば、入力信号Ｘが若干遅延されて出力されるが、従来のパイプライン型ＡＤ変換器と同様の機能を実現できる。
【００９９】
なお、上記実施の形態１〜実施の形態３においては、入力信号Ｘをサンプリングするサンプリング部に、互いに並列に配置された複数個のサンプリング回路を設けてダブルサンプリングするように構成したが、本発明はこれに限定されない。ループフィルタ、ＡＤ変換部、ＤＡ変換部もダブルサンプリングするように構成してもよい。
【０１００】
また、入力信号をダブルサンプリングするサンプリング回路においては、各スイッチトキャパシタ回路の容量ミスマッチ（ゲインミスマッチ）と、チャージインジェクションミスマッチ（スイッチに起因するオフセットミスマッチ）と、サンプリングを行う制御クロックのＰｈａｓｅ  Ｓｋｅｗによるミスマッチとが生じ、これらのミスマッチに起因するトーンが発生して、一般的には性能が劣化する。しかし、無線通信レシーバ等に用いる場合には、サンプリング回路の前段に配置されるアンティエイリアスフィルタ等が、帯域外の信号をある程度低減するため、上記ミスマッチに起因して帯域内に混入するトーンの信号パワーは小さい。従って、上記マッチングに対する要求精度は高くない。特にオーバーサンプリングレシオ（ＯｖｅｒＳａｍｐｌｉｎｇ  Ｒａｔｉｏ）が高い場合には、上記各マッチングに対する要求精度は緩くなる。
【０１０１】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０２】
本発明は、入力信号をサンプリングしてＡＤ変換するデルタシグマＡＤ変換器またはパイプライン型ＡＤ変換器に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明におけるＡＤ変換器の実施の一形態を示す概略ブロック図である。
【図２】上記ＡＤ変換器におけるサンプリング部の構成を説明するための回路図である。
【図３】上記ＡＤ変換器の動作を説明するためのタイミングチャートである。
【図４】上記ＡＤ変換器の線形モデルを示す詳細ブロック図である。
【図５】上記ＡＤ変換器の具体的な構成を示す回路図である。
【図６】上記ＡＤ変換器に設けられたバッファ回路の動作を説明するための回路図である。
【図７】本発明におけるＡＤ変換器に設けられたサンプリング部の変形例を示すタイミングチャートである。
【図８】本発明におけるＡＤ変換器に設けられたサンプリング部の他の変形例を示す回路図である。
【図９】本発明におけるＡＤ変換器の他の実施の形態を示す概略ブロック図である。
【図１０】上記ＡＤ変換器の線形モデルを用いた詳細ブロック図である。
【図１１】本発明におけるＡＤ変換器のさらに他の実施の形態を示す概略ブロック図である。
【図１２】上記ＡＤ変換器の線形モデルを用いた詳細ブロック図である。
【図１３】従来のΔΣＡＤ変換器を示す概略ブロック図である。
【図１４】上記ΔΣＡＤ変換器における線形モデルを示す詳細ブロック図である。
【符号の説明】
【０１０４】
１  ΔΣＡＤ変換器（ＡＤ変換器）
２  サンプリング部
４  ＤＡ変換部（第１ＤＡ変換部、第２ＤＡ変換部）
５  ＡＤ変換部（第１ＡＤ変換部、第２ＡＤ変換部）
５ａ  ＡＤ変換部（第１ＡＤ変換部）
５ｂ  ＡＤ変換部（第２ＡＤ変換部）
６  ループフィルタ（第１ループフィルタ、第２ループフィルタ）
８ａ、８ｂ  サンプリング回路
９ａ、９ｂ  キャパシタ
１０  Ｓ１スイッチ（スイッチ）
１１  Ｈ１スイッチ（スイッチ）
１２  Ｓ２スイッチ（スイッチ）
１３  Ｈ２スイッチ（スイッチ）
３９ａ、３９ｂ、３９ｃ  信号パス
４１  ＤＡ変換サンプリング部（ＤＡ変換部、サンプリング部、スイッチトキャパシタ回路）
４２ａ、４２ｂ  ＤＡ変換サンプリング回路（サンプリング回路）
４３ａ、４３ｂ  キャパシタ
４４ａ、４４ｂ  スイッチ
４５ａ、４５ｂ  スイッチ
５０  ＭＡＳＨ型ΔΣＡＤ変換器（ＡＤ変換器）
６０  パイプライン型ＡＤ変換器（ＡＤ変換器）
６１  増幅器
６２  デジタル増幅器
Ｘ  入力信号
Ｔｓ  周期
【図１】
2007028101.tif 000010
【図２】
2007028101.tif 000011
【図３】
2007028101.tif 000012
【図４】
2007028101.tif 000013
【図５】
2007028101.tif 000014
【図６】
2007028101.tif 000015
【図７】
2007028101.tif 000016
【図８】
2007028101.tif 000017
【図９】
2007028101.tif 000018
【図１０】
2007028101.tif 000019
【図１１】
2007028101.tif 000020
【図１２】
2007028101.tif 000021
【図１３】
2007028101.tif 000022
【図１４】
2007028101.tif 000023