(57)【要約】【課題】シリコンを含んでなる下地上に均一性が良く、かつ欠陥が少ない酸化シリコン膜を形成する。【解決手段】基板１上にボトム酸化シリコン膜１６ａ、窒化シリコン膜１６ｂおよびトップ酸化シリコン膜１６ｃからなるＯＮＯ膜を形成する。このトップ酸化シリコン膜１６ｃを形成するにあたり、まず、ＣＶＤ法によって、窒化シリコン膜１６ｂ上に酸化シリコン膜１６ｄを形成する。次いで、大気圧より減圧しながら窒化シリコン膜１６ｂ（基板１）を加熱した状態で、水素ガスと酸素ガスとを窒化シリコン膜１６ｂ上で反応させることによって、酸化シリコン膜１６ｂを成長させてトップ酸化シリコン膜１６ｃを形成する。【選択図】図１３
2007311695.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含んでなる下地と、
前記下地上に形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上に形成された電極材料膜とを有する半導体装置の製造方法であって、
（ａ）ＣＶＤ法によって、前記下地上に第２酸化シリコン膜を形成する工程、
（ｂ）前記工程（ａ）の後、大気圧より減圧しながら前記下地を加熱した状態で、水素ガスと酸素ガスとを前記下地上で反応させることによって、前記第２酸化シリコン膜を成長させて前記第１酸化シリコン膜を形成する工程、
（ｃ）前記第１酸化シリコン膜上に前記電極材料膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）の加熱によって、前記工程（ａ）の前記第２酸化シリコン膜をデンシファイすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、半導体基板の主面上にゲート絶縁膜を介して形成されたコントロールゲートと、一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板の主面上に形成されたＯＮＯ膜と、前記ＯＮＯ膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記ＯＮＯ膜の前記他部を介して前記半導体基板と電気的に分離され、前記コントロールゲートとスプリットゲートを構成するメモリゲートとを有するメモリセルを備えており、
前記ＯＮＯ膜が、前記半導体基板の主面上に形成されたボトム酸化シリコン膜と、前記ボトム酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成されたトップ酸化シリコン膜とからなり、
前記窒化シリコン膜が、前記下地からなり、
前記メモリゲートが、前記電極材料膜からなり、
前記トップ酸化シリコン膜が、前記第１酸化シリコン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、半導体基板の主面に第１電極および第２電極を有する容量素子を備えており、
前記第１電極が、前記下地からなり、
前記第２電極が、前記電極材料膜からなり、
前記第１電極と前記第２電極との間に前記第１酸化シリコン膜が挟まれていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、半導体基板の主面上にＯＮＯ膜を介して形成されたメモリゲートを有するメモリセルを備えており、
前記ＯＮＯ膜が、前記半導体基板の主面上に形成されたボトム酸化シリコン膜と、前記ボトム酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成されたトップ酸化シリコン膜とからなり、
前記窒化シリコン膜が、前記下地からなり、
前記メモリゲートが、前記電極材料膜からなり、
前記トップ酸化シリコン膜が、前記第１酸化シリコン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、半導体基板の主面上にゲート絶縁膜を介して電荷を蓄積するためのフローティングゲートと、前記フローティングゲート上に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に形成されたセレクトゲートとを有するメモリセルを備えており、
前記ＯＮＯ膜が、前記フローティングゲート上に形成されたボトム酸化シリコン膜と、前記ボトム酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成されたトップ酸化シリコン膜とからなり、
前記窒化シリコン膜が、前記下地からなり、
前記セレクトゲートが、前記電極材料膜からなり、
前記トップ酸化シリコン膜が、前記第１酸化シリコン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、半導体基板の主面上にゲート絶縁膜を介して形成されたゲートを有するＭＩＳＦＥＴを備えており、
前記半導体基板が、前記下地からなり、
前記ゲートが、前記電極材料膜からなり、
前記ゲート絶縁膜が、前記第１酸化シリコン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
半導体基板の主面上にゲート絶縁膜を介して形成されたコントロールゲートと、一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板の主面上に形成されたＯＮＯ膜と、前記ＯＮＯ膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記ＯＮＯ膜の前記他部を介して前記半導体基板と電気的に分離され、前記コントロールゲートとスプリットゲートを構成するメモリゲートとを有するメモリセルを備えた半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１電極材料膜を形成した後、パターニングすることによって、前記第１電極材料膜からなる前記コントロールゲートを形成する工程、
（ｂ）前記半導体基板の主面と、前記コントロールゲートの側壁および上面とを覆うようにボトム酸化シリコン膜を形成する工程、
（ｃ）前記ボトム酸化シリコン膜上に、窒化シリコン膜を形成する工程、
（ｄ）前記窒化シリコン膜上に、トップ酸化シリコン膜を形成する工程、
（ｅ）前記トップ酸化シリコン膜上に、第２電極材料膜を形成する工程、
（ｆ）前記第２電極材料膜をパターニングすることによって、前記コントロールゲートの一方の側壁に前記第２電極材料膜からなる前記メモリゲートを形成する工程、
（ｇ）所定の領域の前記トップ酸化シリコン膜、前記窒化シリコン膜および前記ボトム酸化シリコン膜を除去することによって、前記ＯＮＯ膜を形成する工程を含み、
前記工程（ｄ）は、さらに、
（ｄ１）ＣＶＤ法によって、前記窒化シリコン膜上に、酸化シリコン膜を形成する工程、
（ｄ２）前記工程（ｄ１）の後、大気圧より減圧しながら前記半導体基板を加熱した状態で、水素ガスと酸素ガスとを前記窒化シリコン膜上で反応させることによって、前記酸化シリコン膜を成長させて前記トップ酸化シリコン膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体装置は、さらに、前記半導体基板の主面に第１電極および第２電極を有する容量素子を備えており、
前記第１電極が、前記第１電極材料膜からなり、
前記第２電極が、前記第２電極材料膜からなり、
前記第１電極と前記第２電極との間に前記ボトム酸化シリコン膜、前記窒化シリコン膜および前記トップ酸化シリコン膜が挟まれていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、不揮発性メモリを備えた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ボトム酸化シリコン膜／窒化シリコン膜／トップ酸化シリコン膜からなるＯＮＯ(Oxide Nitride Oxide)膜を用いたスプリットゲート型のメモリセル構造が知られている。このＯＮＯ膜の窒化シリコン膜が電荷を蓄積する層（電荷蓄積層）となる。
【０００３】
スプリットゲート型のメモリセルは、半導体基板の主面上にゲート絶縁膜を介して形成されたコントロールゲートと、そのコントロールゲートの一方の側壁および半導体主面上に形成されたＯＮＯ膜を介してコントロールゲートおよび半導体基板と電気的に分離されたメモリゲートとを有するものである。
【０００４】
特開２００６−０１９３７３号公報（特許文献１）には、コントロールゲートとメモリゲートとから構成されるスプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリが開示されている。
【特許文献１】特開２００６−０１９３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、半導体基板の主面に酸化シリコン膜などの絶縁膜を介して形成された電極（ゲート）において、電極に印加された電圧によって絶縁膜に均一な電界が生じるように、その絶縁膜には均一性が良いことおよび欠陥が少ないことなどが求められている。
【０００６】
不揮発性メモリにおいても、メモリセルを構成する絶縁膜には均一性が良いことおよび欠陥が少ないことが求められている。不揮発性メモリは、プログラムしたデータを長時間（例えば、１０年以上）保持する必要がある。ＭＯＮＯＳ型不揮発性メモリの場合、電荷蓄積層である窒化シリコン膜に電子やホールを蓄えることによってしきい値電圧（Ｖｔｈ）を上下させてデータを記録している。しかしながら、窒化シリコン膜に蓄えられた電子またはホールは、メモリゲート側のトップ酸化シリコン膜または半導体基板側のボトム酸化シリコン膜を介して、メモリゲートまたは半導体基板に時間と共に徐々に抜けていき、しきい値電圧（Ｖｔｈ）が変化してしまう。このように電荷が抜け続けると最終的にデータを失うことになる。そこで、不揮発性メモリでは、このような電荷の漏洩を防止するために、トップ酸化シリコン膜およびボトム酸化シリコン膜を均一性がよく、かつ欠陥の少ない膜にする必要がある。
【０００７】
しかし、このＭＯＮＯＳ型不揮発性メモリのトップ酸化シリコン膜は、以下に図１８および図１９を参照して説明するように均一性が悪く、欠陥の多い膜になる場合がある。図１８は、ＩＳＳＧ酸化によってトップ酸化シリコン膜１０３を形成する説明図であり、（ａ）が形成前、（ｂ）が形成後を示す。図１９は、ＣＶＤ法によってトップ酸化シリコン膜１０３を形成する説明図であり、（ａ）が形成前、（ｂ）が形成後を示す。なお、ボトム酸化シリコン膜１０１は、シリコンからなる半導体基板を酸化して形成するために、均一性が良く、欠陥の少ない膜として形成することができる。
【０００８】
ＩＳＳＧ（In-Situ Steam Generation）酸化によってトップ酸化シリコン膜１０３を形成する場合、トップ酸化シリコン膜１０３は、下地である窒化シリコン膜１０２を直接に酸化して形成される。すなわち、大気圧より減圧しながら窒化シリコン膜１０２（半導体基板）を加熱した状態で、水素ガスと酸素ガスとを窒化シリコン膜上で反応させることによって、酸化シリコン膜を成長させてトップ酸化シリコン膜１０３を形成する。しかし、図１８に示すように、トップ酸化シリコン膜１０３の成膜前に、窒化シリコン膜１０２上に異物１０４がある場合、その部分では酸化シリコン膜が成長しにくく、均一性が悪くなり、欠陥となってしまう。
【０００９】
また、ＣＶＤ（Chemical Vapor Deposition）法によってトップ酸化シリコン膜１０３を形成する場合、トップ酸化シリコン膜１０３は、下地である窒化シリコン膜１０２上に堆積される。すなわち、図１９に示すように、窒化シリコン膜１０２上に異物１０４が存在していてもトップ酸化シリコン膜１０３はある程度の膜厚が確保されて形成される。しかし、ＣＶＤ法によって形成される膜は、一般に膜の均一性が悪く、さらに膜の堆積中に異物１０５が混入することで信頼性の低い膜になってしまうことがある。
【００１０】
よって、窒化シリコン膜上の異物を洗浄などによって除去することも考えられるが、基本的に酸化装置、ＣＶＤ装置はある一定以上の基準以上の清浄度は保持されており、また、洗浄を行うことにより別の異物が付着する可能性や表面状態が変わり、特性が変化してしまう可能性がある。
【００１１】
このように、トップ酸化シリコン膜は、窒化シリコン膜を酸化して形成し、またはＣＶＤ法によって酸化シリコン膜を堆積して形成するために、均一性が悪く、欠陥の多い膜になってしまう。均一性が悪く、欠陥の多いトップ酸化シリコン膜を不揮発性メモリに用いた場合、窒化シリコン膜（電荷蓄積層）に貯めた電荷がトップ酸化シリコン膜の薄い部分や欠陥から抜けやすくなるために、メモリのデータ保持特性が劣化してしまう。
【００１２】
本発明の目的は、シリコンを含んでなる下地上に均一性が良く、かつ欠陥が少ない酸化シリコン膜を形成することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、ＣＶＤ法によって、シリコンを含んでなる下地（例えば、窒化シリコン膜）上に酸化シリコン膜を形成した後、大気圧より減圧しながら前記下地を加熱した状態で、水素ガスと酸素ガスとを前記下地上で反応させることによって、前記酸化シリコン膜を成長するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明によれば、シリコンを含んでなる下地上に均一性が良く、かつ欠陥が少ない酸化シリコン膜を形成することができる。
【発明を実施するための最良の形態】
【００１８】
本願において、ＩＳＳＧ（In-Situ Steam Generation）酸化とは、低圧の反応室（チャンバ）内に水素と酸素を導入し、加熱した半導体基板の表面において直接酸化反応を起こさせる酸化方法である。この加熱には、例えば枚葉式の急速加熱装置を用い、半導体基板（半導体ウエハ）上にランプを照射することにより行う。このＩＳＳＧ酸化によれば、通常のドライ酸化により酸化力が大きく、比較的安定な窒化シリコン膜の表面を酸化することができる。酸化力が増加する理由としては、化学的活性種（例えば酸素ラジカル）が、低圧状態のため非活性化する前に、基板表面に到達し、基板表面のシリコン間を解離させ、Ｓｉと酸素との反応が起こると考えられる。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本実施の形態のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリを示す要部断面図、図２は、図１に示すＭＯＮＯＳ型不揮発性メモリの等価回路図である。なお、図１および図２は、互いに隣接して配置された２個のメモリセル（ＭＣ１、ＭＣ２）を示している。
【００２１】
ＭＯＮＯＳ型不揮発性メモリのメモリセルＭＣ１は、ｐ型の単結晶シリコン基板からなる半導体基板（以下単に「基板」という）１のｐ型ウエル２に形成されている。ｐ型ウエル２は、ウエルアイソレーション用のｎ型埋込み層４を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
【００２２】
メモリセルＭＣ１は、コントロールトランジスタＣ１とメモリトランジスタＭ１とで構成されている。コントロールトランジスタＣ１のゲート電極（コントロールゲート８）はｎ型のポリシリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタＭ１のゲート電極（メモリゲート９）はｎ型のポリシリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。このメモリゲート９は、一部がコントロールゲート８の一方の側壁に形成され、他部がｐ型ウエル２上に形成された断面Ｌ字状のＯＮＯ膜１６を介してコントロールゲート８およびｐ型ウエル２と電気的に分離されている。ＯＮＯ膜１６は、２層の酸化シリコン膜とそれらの間に形成された窒化シリコン膜とからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜１６に注入され、窒化シリコン膜中のトラップに捕獲される。
【００２３】
コントロールゲート８の近傍のｐ型ウエル２には、メモリセルＭＣ１のドレイン領域として機能するｎ＋型半導体領域（ドレイン領域）１０ｄが形成されている。また、メモリゲート９の近傍のｐ型ウエル２には、メモリセルＭＣ１のソース領域として機能するｎ＋型半導体領域（ソース領域）１０ｓが形成されている。
【００２４】
ｎ＋型半導体領域（ドレイン領域）１０ｄに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域（ドレイン領域）１０ｄよりも不純物濃度が低いｎ−型半導体領域１１ｄが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域１１ｄおよび高濃度拡散層のｎ＋型半導体領域（ドレイン領域）１０ｄが形成されている。ｎ−型半導体領域１１ｄは、ｎ＋型半導体領域（ドレイン領域）１０ｄの端部の高電界を緩和し、コントロールトランジスタＣ１をＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。
【００２５】
また、ｎ＋型半導体領域（ソース領域）１０ｓに隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域（ソース領域）１０ｓよりも不純物濃度が低いｎ−型半導体領域１１ｓが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域１１ｓおよび高濃度拡散層のｎ＋型半導体領域（ソース領域）１０ｓが形成されている。ｎ−型半導体領域１１ｓは、ｎ＋型半導体領域（ソース領域）１０ｓの端部の高電界を緩和し、メモリトランジスタＭ１をＬＤＤ構造にするためのエクステンション領域である。
【００２６】
コントロールゲート８の他方の側壁およびメモリゲート９の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１２が形成されている。これらのサイドウォールスペーサ１２は、ｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓを形成するために利用される。
【００２７】
メモリセルＭＣ１の上部には、窒化シリコン膜２０と酸化シリコン膜２１とを介してデータ線ＤＬが形成されている。データ線ＤＬは、ｎ＋型半導体領域（ドレイン領域）１０ｄの上部に形成されたコンタクトホール２２内のプラグ２３を介してｎ＋型半導体領域（ドレイン領域）１０ｄと電気的に接続されている。データ線ＤＬは、アルミニウム合金を主体としたメタル膜からなり、プラグ２３は、タングステンを主体としたメタル膜からなる。
【００２８】
図２に示すように、コントロールトランジスタＣ１のコントロールゲート８は、コントロールゲート線ＣＧＬ０に接続され、メモリトランジスタＭ１のメモリゲート９は、メモリゲート線ＭＧＬ０に接続されている。また、ソース領域１０ｓは、ソース線ＳＬに接続されており、ｐ型ウエル２には、図示しない電源線を通じて所望の電圧が印加される。
【００２９】
メモリセルＭＣ１に隣接するメモリセルＭＣ２は、メモリセルＭＣ１と同一の構造で構成され、そのドレイン領域１０ｄは、メモリセルＭＣ１のドレイン領域１０ｄと共有されている。前述したように、このドレイン領域１０ｄは、データ線ＤＬに接続されている。２個のメモリセルＭＣ１、ＭＣ２は、共通のドレイン領域１０ｄを挟んで対称となるように配置されている。コントロールトランジスタＣ２のコントロールゲート８は、コントロールゲート線ＣＧＬ１に接続され、メモリトランジスタＭ２のメモリゲート９は、メモリゲート線ＭＧＬ１に接続されている。また、ソース領域１０ｓは、ソース線ＳＬに接続されている。
【００３０】
次に、上記メモリセルＭＣ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、ＯＮＯ膜１６の窒化シリコン膜中または窒化シリコン膜と酸化シリコン膜の界面に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００３１】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート８に１．５Ｖ、メモリゲート９に１２Ｖ、ｎ＋型半導体領域（ソース領域）１０ｓに６Ｖ、ｎ＋型半導体領域（ドレイン領域）１０ｄに１Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ｎ＋型半導体領域（ソース領域）１０ｓとｎ＋型半導体領域（ドレイン領域）１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート８とメモリゲート９との中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜１６の窒化シリコン膜中または窒化シリコン膜と酸化シリコン膜の界面に注入される。注入された電子は窒化シリコン膜中または窒化シリコン膜と酸化シリコン膜の界面のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が上昇する。
【００３２】
消去は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を採用する。消去時には、コントロールゲート８に０Ｖ、メモリゲート９に−６Ｖ、ｎ＋型半導体領域（ソース領域）１０ｓに６Ｖ、ｎ＋型半導体領域（ドレイン領域）１０ｄに０Ｖ、ｐ型ウエル２に０Ｖを選択メモリセルの各部位に印加する。ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することでＯＮＯ膜１６にホールを注入する。注入されたホールは窒化シリコン膜中または窒化シリコン膜と酸化シリコン膜の界面のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が低下する。
【００３３】
読み出し時には、コントロールゲート８に１．５Ｖ、メモリゲート９に１．５Ｖ、ｎ＋型半導体領域（ソース領域）１０ｓに０Ｖ、ｎ＋型半導体領域（ドレイン領域）１０ｄに１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート９に印加する電圧を、書き込み状態におけるメモリトランジスタＭ１のしきい値電圧と、消去状態におけるメモリトランジスタＭ１のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００３４】
次に、図３〜図１４を用いて上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。なお、ＭＯＮＯＳ型不揮発性メモリの周辺回路として、例えば、センスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などがある。図３〜図１２中にはメモリセルが形成されるメモリアレイ領域および容量素子（ＰＩＰ容量）が形成される容量領域を示す。
【００３５】
まず、図３に示すように、周知の製造方法を用いてメモリアレイ領域の基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、容量領域の基板１の主面にｐ型ウエル２を形成する。次いで、基板１を熱酸化することによって、ｐ型ウエル２の表面に酸化シリコンからなるゲート絶縁膜６を形成する。ゲート絶縁膜６は、メモリアレイ領域と容量領域に形成する。次いで、ゲート絶縁膜６上に電極材料膜を形成する。すなわち、基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープのポリシリコン膜８ａを堆積した後、メモリアレイ領域および容量領域のアンドープのポリシリコン膜８ａに不純物（リンまたはヒ素）をイオン注入することによって、これらの領域のアンドープのポリシリコン膜８ａをｎ型のポリシリコン膜８ａに変える。不純物がリンである場合、そのドーズ量は、６×１０１５ａｔｏｍｓ／ｃｍ２程度である。このポリシリコン膜８ａは、メモリセルのコントロールゲート８およびＰＩＰ容量の下部電極８Ａを構成する電極材料膜である。
【００３６】
なお、必要に応じて、アンドープのポリシリコン膜８ａをｐ型のポリシリコン膜とすることもできる。その場合、同様にしてｐ型ウエル２のアンドープのポリシリコン膜８ａをフォトレジスト膜で覆い、所定の領域のアンドープのポリシリコン膜８ａに不純物（ボロンまたはフッ化ボロン）をイオン注入することによって、これらの領域のアンドープのポリシリコン膜８ａをｐ型のポリシリコン膜に変える。
【００３７】
続いて、図４に示すように、フォトレジスト膜３１をマスクにしてメモリアレイ領域のポリシリコン膜８ａをパターニングすることによって、ポリシリコン膜８ａからなるコントロールゲート８を形成する。また、このパターニングによって、コントロールゲート８下にゲート絶縁膜６を残す。
【００３８】
メモリアレイ領域に形成されるコントロールゲート８のゲート長は、１８０ｎｍ程度である。コントロールゲート８のゲート長が１８０ｎｍ程度まで短くなった場合、コントロールゲート８のアスペクト比（ゲート長に対する高さの比）は、１よりも大きくなる。このような高アスペクト比のコントロールゲート８をメモリゲート９の形成後に形成しようとすると、コントロールゲート８の加工が困難となるので、本実施の形態では、コントロールゲート８を形成してからメモリゲート９を形成する。また、これにより、コントロールゲート８よりもさらに小さいゲート長を有するメモリゲート９をコントロールゲート８の側壁に形成することが可能となる。
【００３９】
続いて、図５に示すように、基板１上にＯＮＯ膜１６を形成する。ＯＮＯ膜１６は、基板１の主面上に形成されたボトム酸化シリコン膜と、そのボトム酸化シリコン膜上に形成された窒化シリコン膜と、その窒化シリコン膜上に形成されたトップ酸化シリコン膜の３層膜で構成する。
【００４０】
ここで、ＯＮＯ膜１６を形成するにあたって、図１３および図１４を参照して詳細に説明する。まず、図１３（ａ）に示すように、ＩＳＳＧ酸化によって、基板１（ｐ型ウエル２）上に例えばＳｉＯ２からなる５ｎｍ程度のボトム酸化シリコン膜１６ａを形成した後、ＣＶＤ法によって、ボトム酸化シリコン膜１６ａ上に例えばＳｉＮからなる１０ｎｍ程度の窒化シリコン膜１６ｂを形成する。このボトム酸化シリコン膜１６ａは、単結晶シリコン基板からなる基板１を下地としてＩＳＳＧ酸化するため、基板１上に形成されるボトム酸化シリコン膜１６ａは均一性が良く、欠陥の少ない膜として形成される。
【００４１】
次いで、ＣＶＤ法によって、窒化シリコン膜１６ｂを下地として例えばＳｉＯ２からなる酸化シリコン膜１６ｄを窒化シリコン膜１６ｂ上に形成する。この酸化シリコン膜１６ｄは、ＣＶＤ法によって形成されるため、異物１０４が存在する窒化シリコン膜１０２を直接にＩＳＳＧ酸化して酸化シリコン膜１０３を形成する場合のように（図１８参照）、異物のある領域の膜厚が薄くならず、所定の膜厚を確保することができる。その一方で、この酸化シリコン膜１６ｄは、ＣＶＤ法によって堆積するために、膜厚が不均一（図中、膜厚Ａ＜膜厚Ｂ）となってしまう。
【００４２】
続いて、図１３（ｂ）に示すように、ＩＳＳＧ酸化によって、酸化シリコン膜１６ｄを成長させてトップ酸化シリコン膜１６ｃを形成する。具体的には、大気圧より例えば７．５Ｔｏｒｒ程度に減圧しながら下地となる窒化シリコン膜１６ｂを例えば９００℃〜１０００℃で加熱した状態で、例えば１〜３０ａｔｏｍ％の水素ガスと酸素ガスとの混合ガスを窒化シリコン膜１６ｂ上で例えば６０〜１００秒間反応させることによって、酸化シリコン膜１６ｄを成長させてトップ酸化シリコン膜１６ｃを形成する。また、その加熱によって、酸化シリコン膜１６ｄをデンシファイ（焼き締め）する。
【００４３】
ここで、ＣＶＤ法によって形成した酸化シリコン膜１６ｄがＩＳＳＧ酸化によって成長する際、酸化シリコン膜１６ｄが薄い部分では酸化速度が速く、酸化シリコン膜１６ｄが厚い部分では成膜速度が遅いことについて説明する。
【００４４】
図１４中の（ｃ）線が示すように、ＩＳＳＧ酸化は、酸化膜厚が薄い場合は成膜速度が速く、酸化膜厚が厚くなるに従い、成膜速度が遅くなる特徴がある。図１４中の（ａ）線および（ｂ）線は、酸化される膜（例えば、窒化シリコン膜）上に事前にＣＶＤ法によって酸化シリコン膜を形成した後のＩＳＳＧ酸化による成膜速度を示している。ＣＶＤ法による酸化シリコン膜が存在する場合はＩＳＳＧ酸化開始直前でも酸化膜の成膜速度が遅いことがわかる。また、ＣＶＤ法によって形成された酸化膜厚が厚い場合（図１４中の（ｂ）線）に比べて、薄い場合（同図中の（ａ）線が酸化開始後では成膜速度が速い。そのため酸化を続けると徐々に酸化シリコン膜圧が厚い場合の膜厚との差が小さくなり、最終的には膜厚がほぼ同じになる。これは化学的活性種（例えば酸素ラジカル）が窒化シリコン膜１６ｂ上で反応するために化学的活性種が酸化シリコン膜１６ｄを通過しなければならないからである。
【００４５】
したがって、酸化シリコン膜１６ｄが薄い部分では酸化速度が速く、厚い部分では成膜速度が遅くなり、トップ酸化シリコン膜１６ｃをほぼ均一の膜厚Ｃ（例えば５ｎｍ程度）として形成することができる。
【００４６】
なお、ボトム酸化シリコン膜１６ａを形成した後、窒化シリコン膜１６ｂを形成する前に、Ｎ２Ｏなどの窒素酸化物を含んだ高温雰囲気中でボトム酸化シリコン膜１６ａを窒化処理することによって、ボトム酸化シリコン膜１６ａと基板１との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上するので、メモリセルの特性（書き換え特性など）が向上する。また、コントロールゲート８を形成した後、ＯＮＯ膜１６を形成する工程に先立って、メモリアレイ領域のｐ型ウエル２にコントロールトランジスタのしきい値電圧を調整するための不純物や、メモリトランジスタのしきい値電圧を調整するための不純物をイオン注入してもよい。これにより、コントロールトランジスタおよびメモリトランジスタのしきい値電圧を最適化することができる。
【００４７】
続いて、コントロールゲート８の一方の側壁にメモリゲート９を形成する。メモリゲート９を形成するには、まず、図６に示すように、ＯＮＯ膜１６（基板１）上にＣＶＤ法によって電極材料膜であるｎ型のポリシリコン膜９ａを堆積する。なお、ｎ型のポリシリコン膜９ａの不純物（リンまたはヒ素）濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３〜６×１０２０ａｔｏｍｓ／ｃｍ３程度である。
【００４８】
続いて、図７に示すように、ポリシリコン膜９ａを異方性エッチングすることによって、メモリアレイ領域ではコントロールゲート８の両側壁側にポリシリコン膜９ａを残し、容量領域ではフォトレジスト膜３２をマスクにしてポリシリコン膜９ａをパターニングすることによって、ポリシリコン膜９ａからなる上部電極９Ａを形成する。
【００４９】
続いて、図８に示すように、メモリアレイ領域のメモリゲートが形成される領域および容量領域を覆うフォトレジスト膜（図示しない）をマスクにしてポリシリコン膜９ａをエッチングすることによって、コントロールゲート８の一方の側壁にポリシリコン膜９ａからなるメモリゲート９が形成される。
【００５０】
コントロールゲート８の側壁に形成されるメモリゲート９のゲート長は、８０ｎｍ程度であり、そのアスペクト比（ゲート長に対する高さの比）は１よりも大きい。本実施の形態では、コントロールゲート８を形成してからメモリゲート９を形成するので、コントロールゲート８よりもさらにゲート長が小さい高アスペクト比のメモリゲート９を容易に形成することができる。
【００５１】
続いて、図９に示すように、ＯＮＯ膜１６を構成するトップ酸化シリコン膜１６ｃ、窒化シリコン膜１６ｂおよびボトム酸化シリコン膜１６ｃをフッ酸とリン酸とを使ってエッチングする。これにより、不要な領域に形成されたＯＮＯ膜１６が除去され、メモリアレイ領域ではコントロールゲート８の一方の側壁とメモリゲート９の下部にＯＮＯ膜１６が残り、容量領域では上部電極９Ａの下部にＯＮＯ膜１６が残る。
【００５２】
続いて、図１０に示すように、容量領域を覆うフォトレジスト膜（図示しない）をマスクにしてメモリアレイ領域の一部に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１１ｄおよびｎ−型半導体領域１１ｓを形成する。ｎ−型半導体領域１１ｄおよびｎ−型半導体領域１１ｓは、メモリセルのコントロールトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００５３】
続いて、図１１に示すように、メモリアレイ領域ではコントロールゲート８およびメモリゲートのそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、容量領域の上部電極９Ａの両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００５４】
続いて、図１２に示すように、フォトレジスト膜（図示しない）をマスクにしてメモリアレイ領域に不純物（リンまたはヒ素）をイオン注入する。これにより、メモリアレイ領域にｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓが形成され、メモリセルＭＣが完成する。また、容量領域に上部電極９Ａおよび下部電極８Ａを有する容量素子ＰＩＰが完成する。なお、メモリセルＭＣのコントロールゲート８、メモリゲート９、ｎ＋型半導体領域（ソース領域）１０ｓ、ｎ＋型半導体領域（ドレイン領域）１０ｄの表面にコバルトシリサイドなどのシリサイド層を形成することによって、コントロールゲート８やメモリゲート９などを低抵抗化することもできる。
【００５５】
（実施の形態２）
図１５は、本実施の形態のＭＯＮＯＳ型不揮発性メモリを示す要部断面図である。このメモリセルＭＣ３は、ｐ型の単結晶シリコン基板からなる基板１の主面上にＯＮＯ膜１６を介して形成されたメモリゲート４１を有している。このＯＮＯ膜１６は、基板１の主面上に形成されたボトム酸化シリコン膜１６ａと、このボトム酸化シリコン膜上に形成された窒化シリコン膜１６ｂと、この窒化シリコン膜１６ｂ上に形成されたトップ酸化シリコン膜１６ｃとからなる。また、メモリゲート４１は、ＯＮＯ膜１６上に形成された電極材料膜であるｎ型のポリシリコン膜からなる。
【００５６】
ＯＮＯ膜１６を形成するには、まず、ＩＳＳＧ酸化によって、基板１上に例えばＳｉＯ２からなるボトム酸化シリコン膜１６ａを形成した後、ＣＶＤ法によって、ボトム酸化シリコン膜１６ａ上に例えばＳｉＮからなる窒化シリコン膜１６ｂを形成する。次いで、ＣＶＤ法によって、下地である窒化シリコン膜１６ｂ上に例えばＳｉＯ２からなる酸化シリコン膜を形成した後、大気圧より減圧しながら窒化シリコン膜１６ｂを加熱した状態で、水素ガスと酸素ガスとの混合ガスを窒化シリコン膜１６ｂ上で反応させることによって、その酸化シリコン膜を成長させてトップ酸化シリコン膜１６ｃを形成する。また、その加熱によって、ＣＶＤ法によって形成した酸化シリコン膜をデンシファイ（焼き締め）する。
【００５７】
これにより、ＣＶＤ法によって形成された酸化シリコン膜は、均一性が悪く、欠陥が存在する場合であっても、均一性が良く、欠陥が少ないトップ酸化シリコン膜１６ｃを形成することができる。
【００５８】
（実施の形態３）
図１６は、本実施の形態のフローティングゲート型不揮発性メモリを示す要部断面図である。このメモリセルＭＣ４は、ｐ型の単結晶シリコン基板からなる基板１上にゲート絶縁膜６を介して電荷を蓄積するためのフローティングゲート４２上に形成されたＯＮＯ膜１６と、このＯＮＯ膜１６上に形成されたセレクトゲート４３とを有している。このＯＮＯ膜１６は、基板１の主面上に形成されたボトム酸化シリコン膜１６ａと、このボトム酸化シリコン膜上に形成された窒化シリコン膜１６ｂと、この窒化シリコン膜１６ｂ上に形成されたトップ酸化シリコン膜１６ｃとからなる。また、セレクトゲート４３は、ＯＮＯ膜１６上に形成された電極材料膜であるｎ型のポリシリコン膜からなり、フローティングゲート４２は、ゲート絶縁膜６上に形成された電極材料膜であるｎ型のポリシリコン膜からなる。
【００５９】
ＯＮＯ膜１６を形成するには、まず、ＩＳＳＧ酸化によって、基板１上に例えばＳｉＯ２からなるボトム酸化シリコン膜１６ａを形成した後、ＣＶＤ法によって、ボトム酸化シリコン膜１６ａ上に例えばＳｉＮからなる窒化シリコン膜１６ｂを形成する。次いで、ＣＶＤ法によって、下地である窒化シリコン膜１６ｂ上に例えばＳｉＯ２からなる酸化シリコン膜を形成した後、大気圧より減圧しながら窒化シリコン膜１６ｂを加熱した状態で、水素ガスと酸素ガスとの混合ガスを窒化シリコン膜１６ｂ上で反応させることによって、その酸化シリコン膜を成長させてトップ酸化シリコン膜１６ｃを形成する。また、その加熱によって、ＣＶＤ法によって形成した酸化シリコン膜をデンシファイ（焼き締め）する。
【００６０】
これにより、ＣＶＤ法によって形成された酸化シリコン膜は、均一性が悪く、欠陥が存在する場合であっても、均一性が良く、欠陥が少ないトップ酸化シリコン膜１６ｃを形成することができる。
【００６１】
（実施の形態４）
図１７は、本実施の形態のＭＩＳＦＥＴを示す要部断面図である。このＭＩＳＦＥＴ（Ｑ）は、ｐ型の単結晶シリコン基板からなる基板１の主面上にゲート絶縁膜４４を介して形成されたゲート４５を有している。このゲート絶縁膜４４は酸化シリコン膜からなり、またゲート４５はゲート絶縁膜４４上に形成された電極材料膜であるｎ型のポリシリコン膜からなる。
【００６２】
このゲート絶縁膜４４を形成するには、まず、ＣＶＤ法によって、下地である基板１上に例えばＳｉＯ２からなる酸化シリコン膜を形成した後、大気圧より減圧しながら基板１を加熱した状態で、水素ガスと酸素ガスとの混合ガスを基板１上で反応させることによって、その酸化シリコン膜を成長させてゲート絶縁膜４４を形成する。また、その加熱によって、ＣＶＤ法によって形成した酸化シリコン膜をデンシファイ（焼き締め）する。
【００６３】
これにより、ＣＶＤ法によって形成された酸化シリコン膜は、均一性が悪く、欠陥が存在する場合であっても、均一性が良く、欠陥が少ないゲート絶縁膜４４を形成することができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば、前記実施の形態１〜３では、ＯＮＯ膜の電荷蓄積層として、窒化シリコン（ＳｉＮ）膜を適用した場合について説明したが酸窒化シリコン（ＳｉＯＮ）膜を適用することもでき、その場合も本願の実施の形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００６６】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１による半導体装置を示す要部断面図である。
【図２】図１に示す半導体装置の等価回路図である。
【図３】本発明の実施の形態１による製造工程中の半導体装置を模式的に示す要部断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】ＯＮＯ膜を形成する説明図であり、（ａ）がＣＶＤ法による工程、（ｂ）がＩＳＳＧ酸化による工程を示す。
【図１４】ＩＳＳＧ酸化における酸化時間と酸化膜厚との関係を示す説明図である。
【図１５】本発明の実施の形態２による半導体装置を示す要部断面図である。
【図１６】本発明の実施の形態３による半導体装置を示す要部断面図である。
【図１７】本発明の実施の形態４による半導体装置を示す要部断面図である。
【図１８】ＩＳＳＧ酸化によってトップ酸化シリコン膜を形成する説明図であり、（ａ）が形成前、（ｂ）が形成後を示す。
【図１９】ＣＶＤ法によってトップ酸化シリコン膜を形成する説明図であり、（ａ）が形成前、（ｂ）が形成後を示す。
【符号の説明】
【００６８】
１      半導体基板（基板）
２      ｐ型ウエル
４      ｎ型埋込み層
６      ゲート絶縁膜
８      コントロールゲート
８Ａ    下部電極
８ａ    ポリシリコン膜
９      メモリゲート
９Ａ    上部電極
９ａ    ポリシリコン膜
１０ｄ  ｎ＋型半導体領域（ドレイン領域）
１０ｓ  ｎ＋型半導体領域（ソース領域）
１１ｄ  ｎ−型半導体領域
１１ｓ  ｎ−型半導体領域
１２    サイドウォールスペーサ
１６    ＯＮＯ膜
１６ａ  ボトム酸化シリコン膜
１６ｂ  窒化シリコン膜
１６ｃ  トップ酸化シリコン膜
１６ｄ  酸化シリコン膜
２０    窒化シリコン膜
２１    酸化シリコン膜
２２    コンタクトホール
２３    プラグ
３１、３２  フォトレジスト膜
４１    メモリゲート
４２    フローティングゲート
４３    セレクトゲート
４４    ゲート絶縁膜
４５    ゲート
１０１  ボトム酸化シリコン膜
１０２  窒化シリコン膜
１０３  トップ酸化シリコン膜
１０４、１０５  異物
Ｃ１、Ｃ２  コントロールトランジスタ
ＣＧＬ０、ＣＧＬ１  コントロールゲート線
ＤＬ    データ線
Ｍ１、Ｍ２  メモリトランジスタ
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４  メモリセル
ＭＧＬ０、ＭＧＬ１  メモリゲート線
ＰＩＰ  容量素子
ＳＬ    ソース線
【図１】
2007311695.tif 000003
【図２】
2007311695.tif 000004
【図３】
2007311695.tif 000005
【図４】
2007311695.tif 000006
【図５】
2007311695.tif 000007
【図６】
2007311695.tif 000008
【図７】
2007311695.tif 000009
【図８】
2007311695.tif 000010
【図９】
2007311695.tif 000011
【図１０】
2007311695.tif 000012
【図１１】
2007311695.tif 000013
【図１２】
2007311695.tif 000014
【図１３】
2007311695.tif 000015
【図１４】
2007311695.tif 000016
【図１５】
2007311695.tif 000017
【図１６】
2007311695.tif 000018
【図１７】
2007311695.tif 000019
【図１８】
2007311695.tif 000020
【図１９】
2007311695.tif 000021