(57)【要約】      （修正有）【課題】  広い温度範囲に亘り高速で操作可能な半導体デバイスを提供すること、半導体メモリデバイスが温度変化の影響を受けなくなるよう半導体デバイスを操作する方法を提供することである。【解決手段】  本発明においては、半導体メモリデバイスが、その半導体メモリデバイスで測定された上昇した温度に依存する上昇した電圧を出力する温度依存電圧源を備える。少なくとも一つのメモリセルには少なくとも一つの第１のトランジスタが設けられており、第１のトランジスタが第１のトランジスタ本体を含む。第１のトランジスタ本体は温度依存電圧源の出力に接続されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体メモリデバイスで測定された上昇した温度に依存する上昇した電圧を出力する温度依存電圧源と、
少なくとも一つの第１のトランジスタを設けられた少なくとも一つのメモリセルと、を備え、
前記第１のトランジスタは第１のトランジスタ本体を含み、同第１のトランジスタ本体が前記温度依存電圧源の出力に接続されている、半導体メモリデバイス。
【請求項２】
前記第１のトランジスタ本体が第１の導電型であり、同第１のトランジスタ本体が温度依存電圧源の出力に接続された、前記第１の導電型の井戸を備えた請求項１に記載の半導体メモリデバイス。
【請求項３】
前記第１の導電型がｎ型であり、前記温度依存電圧源が負の電圧を出力する請求項２に記載の半導体メモリデバイス。
【請求項４】
請求項１に記載の半導体メモリデバイスであって、
読み取り制御信号を出力する読み取りコントローラと、  
同読み取りコントローラの下流と前記メモリセルとに接続され、前記読み取り制御信号を受け取り次第、前記メモリセルの内容を読み取る、読み取り検出装置と、
前記読み取りコントローラと前記読み取り検出装置との間に配列され、前記読み取りコントローラが前記読み取り制御信号を遅延させる、遅延装置と、
を更に備え、
同遅延装置が、第２のトランジスタ本体を有した少なくとも一つの第２のトランジスタを具備し、同第２のトランジスタ本体が前記温度依存電圧源の前記出力に接続された、半導体メモリデバイス。
【請求項５】
請求項１に記載の半導体メモリデバイスであって、
プリチャージ制御信号を供給するプリチャージ制御装置と、  
同プリチャージ制御装置の下流に接続され、前記プリチャージ制御信号を受け取り次第、メモリセルに接続されたビットラインの電位を等しくするプリチャージ装置と、
同プリチャージ装置と前記プリチャージ制御装置との間に配列され、前記プリチャージ制御信号を遅延させる遅延装置と、を更に備え、  
前記遅延装置が、第２のトランジスタ本体を有した少なくとも一つの第２のトランジスタを具備し、前記第２のトランジスタ本体が前記温度依存電圧源の出力に接続された、半導体メモリデバイス。
【請求項６】
前記遅延装置が偶数のＮＯＴゲートを含み、同ＮＯＴゲートの少なくとも一つが前記第２のトランジスタを含んだ請求項４に記載の半導体メモリデバイス。
【請求項７】
少なくとも一つのＮＯＴゲートが第３のトランジスタを含み、同第３のトランジスタが、前記第１の導電型とは逆の第２の導電型である第３のトランジスタ本体を有し、前記温度依存電圧源が、前記電圧とは符号が逆の第２の電圧を第２の出力として出力し、同第２の出力が前記第３のトランジスタ本体に接続されている、請求項６に記載の半導体メモリデバイス。
【請求項８】
前記遅延装置が偶数のＮＯＴゲートを含み、同ＮＯＴゲートの少なくとも一つが前記第２のトランジスタを含む請求項５に記載の半導体メモリデバイス。
【請求項９】
少なくとも一つのＮＯＴゲートが第３のトランジスタを含み、同第３のトランジスタが、
前記第１の導電型とは逆の第２の導電型である第３のトランジスタ本体を有し、  
前記温度依存電圧源が、前記電圧とは符号が逆の第２の電圧を第２の出力として出力し、前記第２の出力が前記第３のトランジスタ本体に接続されている、請求項８に記載の半導体メモリデバイス。
【請求項１０】
半導体メモリデバイスを操作する方法であって、同半導体メモリデバイスが少なくとも一つのメモリセルを備えており、同メモリセルがトランジスタ本体を有するトランジスタを備えて、  
前記半導体メモリデバイスの温度を判定する工程と、  
電圧を出力する温度依存電圧源を供給する工程と、
前記電圧が前記判定された温度の上昇に伴って上昇し、前記電圧を前記トランジスタ本体に印加する工程と、
を含む方法。
【請求項１１】
請求項１０に記載の方法であって更に、  
所定の読み取り制御信号を所定の読み取り制御装置により供給する工程と、
前記読み取り制御信号を、遅延された読み取り制御信号を供給する遅延装置により遅延させる工程と、  
前記遅延された読み取り制御信号を読み取り検出装置に送る工程と、  
前記遅延された読み取り制御信号の受信後に、前記一つのメモリセルの内容を前記読み取り検出装置により読み取る工程と、
からなる方法。
【請求項１２】
請求項１０に記載の方法であって更に、
プリチャージ制御信号をプリチャージ制御装置により供給する工程と、  
前記プリチャージ制御信号を、遅延されたプリチャージ制御信号を供給する遅延装置により遅延させる工程と、
前記遅延されたプリチャージ制御信号をプリチャージ装置に送る工程と、  
前記遅延されたプリチャージ制御信号の受信後に、前記一つのメモリセルに接続されたビット線群をプリチャージする工程と、
からなる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリデバイスに関し、特に、温度ドリフトを補償した半導体メモリデバイスと、前述の半導体メモリデバイスを操作する方法とに関する。
【背景技術】
【０００２】
本発明をＤＲＡＭメモリデバイスに関して記載するが、本発明はこれに制限されず、あらゆる半導体メモリデバイスに関する。
現在、複数の電池駆動によるＤＲＡＭメモリデバイスが用いられている。その際には所望の動作時間は、メモリデバイスの消費電力によって限度が設定される。メモリデバイス群の動作電圧を低減させることで消費電力を大幅に低減できる。
【０００３】
動作電圧の低下したメモリデバイスでも、電力を消費するデバイスとして、メモリデバイスに保存されている情報に対する動作速度とアクセス時間とが同一であることが望まれる。しかし、メモリデバイスとしてのトランジスタのスイッチング速度は、動作電圧の低下に伴って下がる。そのトランジスタのスイッチング速度を保つようトランジスタのしきい値電圧を並行して減少させることで、その補償を行うことができる。
【０００４】
ＤＲＡＭでは、情報単位は電荷として、メモリセル内に設けられた電気絶縁されたコンデンサに保存される。荷電はトランジスタによって行われる。情報の損失を防止する為に、このトランジスタは、どんな動作条件下でも良好な絶縁特性を備えていなくてはならない。従って、このトランジスタの制御ラインの意図しない電圧変動によってトランジスタが意図せずに導電性の状態に切り換わらないよう、トランジスタのしきい値電圧とそれより低い動作電圧との差異は十分に大きくなくてはならない。よって、しきい値電圧の下限はメモリデバイスの信頼性の為の規制に準じて与えられる。
【０００５】
よって、低消費電力と高速動作というトレードオフ関係により低動作電圧が求められるが、動作電圧は最小のしきい値電圧によって制約されるので、動作電圧としきい値電圧との関連性は大きくなる。
【０００６】
メモリデバイスはその動作温度範囲ならどんな温度でも正しく動作しなくてはならない。トランジスタのしきい値電圧は、温度の上昇に伴って減少し、動作温度が最も高いときにはその最低レベルになる。トランジスタは、動作の信頼性を確実なものにする為に、この最低レベルが前述の最小のしきい値電圧以上となるよう設計されている。
【０００７】
しかし、低温では、トランジスタのしきい値電圧は大きく、しきい値電圧に依存している動作速度は低下する。よって、このようなトランジスタを用いた半導体メモリデバイスでは、低温では、メモリセル群へのアクセス時間が長くなり、データ処理能力が低下する。
【特許文献１】米国特許  第６，５５６，４９６号
【特許文献２】米国特許  第６，８５０，４４８号
【特許文献３】米国特許  第５，７９３，６９１号
【特許文献４】米国特許  第６，８０９，９６８号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、広い温度範囲に亘り高速で操作可能な半導体メモリデバイスを提供することである。もう一つの目的は、半導体メモリデバイスが温度変化の影響を受けなくな
るよう半導体メモリデバイスを操作する方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体メモリデバイスは、前記半導体メモリデバイスによって測定された上昇した温度に依存して、上昇した電圧を出力として出力する温度依存電圧源を備える。少なくとも一つのメモリセルが少なくとも一つの第１のトランジスタに設けられ、第１のトランジスタが第１のトランジスタ本体を含む。前記第１のトランジスタ本体が、前記温度依存電圧源の出力に接続されている。
【００１０】
本発明による半導体メモリデバイスは以下のように動作する。前記半導体メモリデバイスが少なくとも一つのメモリセルを備え、このメモリセル自身が、トランジスタ本体を有するトランジスタを備えている。前記半導体メモリデバイスの温度が判定される。電圧を出力する為に温度依存電圧源が設けられ、前記電圧が前記判定された温度の上昇に伴って上昇する。前記電圧が前記トランジスタ本体に印加される。
【００１１】
本発明の基本的な考え方は、トランジスタのトランジスタ本体のしきい値本体に電圧を印加することにより、しきい値電圧が増大し、これにより、温度の上昇により引き起こされたしきい値電圧の減少を補償するということである。
【００１２】
このトランジスタ本体を一体型の半導体領域と定義し、この領域中に又はこの領域上にソース領域とドレイン領域とが設けられ、導電性のゲートチャネルが前記半導体に形成される。
【００１３】
従属請求項群はこの製造法及び半導体素子に有利な数々の改良をもたらす。
メモリセルに保存されている電荷によって情報が表される。読み取り信号とアドレス信号群とがメモリデバイスに供給された後に、各アドレスのそれぞれのワード線がハイレベルに押し上げられる。その後、同一のメモリセルに接続されたビット線群に流れる電荷によって、電位のステップが第１のセンス増幅器によって増幅されて、第２のセンス増幅器に感知される。
【００１４】
ビット線には抵抗と容量とがある。その為に電位のステップのスルーレートが制限される。更に、トランジスタ本体に電圧を印加するとスルーレートが減少する。第２のセンス増幅器の信頼性の高い動作の為には、ビット線群の感知を行う前に、ビット線群の定常状態が確立されるまで待つ必要がある。従って、ワード線をハイレベルに押し上げてから第２のセンス増幅器による感知を開始するまでの間には、時間遅延が不可避である。トランジスタ本体の全ての動作温度と印加電圧とに対し単一の遅延量を選ぶこともできる。しかし、以下の好適な実施形態により動作速度を高められる。
【００１５】
特定の好適な実施形態によると、半導体メモリデバイスが読み取り制御信号を出力する読み取りコントローラを備えている。読み取り検出装置が前記読み取りコントローラの下流に接続され前記メモリセルに接続されている。前記読み取り検出装置が、前記読み取り制御信号を受け取り次第、前記メモリセルの内容を読み取る又は感知するように配列されている。前記読み取りコントローラと前記読み取り検出装置との間に遅延装置が配列されている。前記読み取りコントローラが、前記読み取り制御信号を遅延させる為に配列されている。前記遅延装置が、第２のトランジスタ本体を有した少なくとも一つの第２のトランジスタを具備している。前記第２のトランジスタ本体が前記温度依存電圧源の前記出力に接続されている。
【００１６】
更なる特定の好適な実施形態に係り、半導体メモリデバイスがプリチャージ制御信号を供給するプリチャージ制御装置を備えている。前記プリチャージ制御装置の下流にプリチ
ャージ装置が接続されている。前記プリチャージ制御信号を受け取るまで、前記プリチャージ装置はメモリセルに接続されたビットラインの電位を等しくする。前記プリチャージ装置と前記プリチャージ制御装置との間に遅延装置が配列され前記プリチャージ制御信号を遅延させる。前記遅延装置が、第２のトランジスタ本体を有する少なくとも一つの第２のトランジスタを備えている。前記第２のトランジスタ本体が前記温度依存電圧源の前記出力に接続されている。
【００１７】
ビット線の電位が等しくなる及び／又は所定の電圧に引き上げられる／低下するまで、ビット線群のプリチャージ動作を保つ必要がある。トランジスタ本体に電圧を印加すると、プリチャージ動作に必要な持続時間が長くなる。この問題に対しは、前述の実施形態は、プリチャージ動作を終わらせるプリチャージ制御信号を遅延させる。プリチャージ動作の持続時間が制限されることにより電力が節約される。よって、この実施形態は消費電力が少ないので有利であり、次に装置があらゆる動作温度に対して一定の遅延を用いる。
【００１８】
ある改良においては、遅延装置が偶数のＮＯＴゲートを備えている。前記ＮＯＴゲートの少なくとも一つが前記第２のトランジスタを備えている。
更なる改良においては、少なくとも一つのＮＯＴゲートが第３のトランジスタを備えている。前記第３のトランジスタが、前記第１の導電型とは逆の第２の導電型の第３のトランジスタ本体を備えている。前記温度依存電圧源が、前記電圧とは符号が逆の第２の電圧を第２の出力として出力する。前記第２の出力が前記第３のトランジスタ本体に接続されている。
【発明を実施するための最良の形態】
【００１９】
本発明の模範的な実施形態が図面に図示され以下の説明で更に詳細に説明される。
図１〜図６では、同一の参照数字が同一の部品又は機能的に同等の部品を示す。
複数の異なる半導体メモリの形式、例えば、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＰＲＯＭ等が、当該技術の状況では既知である。この形式の全てに複数のメモリセルがあり、このメモリセルはそれぞれ、データの保存とメモリセルとへのアクセスを制御する少なくとも一つのトランジスタを備えている。このトランジスタはメモリデバイスの動作の速度にとって重大である。
【００２０】
動作の速度は、トランジスタが非導電性の状態から導電性の状態に変わるのに必要な待機時間によって制限される。この時間を、トランジスタのしきい値電圧を低減させることで短縮できる。しかし、このしきい値電圧には、寄生効果によってトランジスタが導電性でない状態から導電性の状態に切り換わらないよう、確実に十分大きい電圧を選ばなくてはならない。導電性の状態では、メモリセル群の情報の損失につながる。
【００２１】
現在のところ、当該技術の現況の半導体処理方式で製造されたトランジスタについては約０．２Ｖのしきい値電圧が達成可能である。しかし、しきい値電圧は半導体素子の温度の増加に伴って減少する。室温では完璧に機能するトランジスタも温度が高いと機能しなくなる恐れがある。よって、しきい値電圧が動作温度範囲全体に亘って所定の最小のしきい値電圧を上回るトランジスタが用いられている。
【００２２】
本発明の実施形態では、広い動作温度範囲に亘りしきい値電圧が一定又はほぼ一定のトランジスタが提供される。そのようなトランジスタの断面を図１に図示する。ｎでドープされた第１の型の半導体材料で作られたトランジスタ本体１に、第２の導電型ｎからなる埋め込まれたソースＳ及びドレインＤの領域が設けられている。トランジスタ本体は第２の導電型の層２によって、基板（図示せず）に対して絶縁されている場合がある。トランジスタ本体１の側壁の周りに分離トレンチが通常は配列されている。更に、トランジスタ本体１に第１の導電型ｐの制御領域Ｃが埋め込まれている。この制御領域Ｃは温度依存電
圧源ＶＳに接続されている。この制御領域に印加された負電圧Ｖがしきい値電圧の絶対値を増大させる。よって、この電圧Ｖを用いて、温度についてのしきい値電圧のドリフトを補償することができる。温度依存電圧源の入力は、半導体メモリデバイスの温度Ｔに対応する信号を受信する為に、温度センサＳＴに接続されている。よって、出力電圧Ｖに対しては、トランジスタのしきい値電圧が動作温度範囲に亘って一定のままであるように、電圧温度特性の温度Ｔに依存した制御を行う。好ましい電圧温度特性により、温度の上昇に伴って電圧も上がる直線関係がもたらされる。
【００２３】
図２が図示するのは、本発明のある実施形態の読み取り動作の簡略化したタイミング図である。クロック信号ＣＬＫと同期して、時点ｔ１でワード線ＷＬがハイレベルに引き上げられる。クロック信号ＣＬＫの立ち上がりエッジとワード線信号ＷＬの立ち上がりエッジとの間に遅延が生じている恐れがあり、この間に限定されない。時点ｔ１で、ワード線に接続されたメモリセルがアクセスされそのメモリセルのトランジスタが導電性に切り換えられる。メモリセルに保存されている電荷が、メモリセルに接続されたビット線ＢＬ１及びビット線ＢＬ２に流れ込む。よって、ビット線ＢＬ１の電位は上がり、ビット線ＢＬ２の電位は下がる。時点ｔ２で、ビット線ＢＬ１とＢＬ２の各電位は近似しているか定常状態にある。ｔ１とｔ２との間の時間を、これより立ち上がり時間と呼ぶ。立ち上がり時間は、ワード線とビット線とに接続されたトランジスタのスイッチング特性とビット線群の抵抗及び容量のスイッチング特性に依存する。ビット線ＢＬの電位の読み出しは、ビット線が確実に定常状態を達成したとき、すなわち図２のｔ２の後に実行されることがある。読み取り動作はコラム線クロック信号ＣＬにより時点ｔ３でトリガされる。ワード線信号ＷＬに対し、コラム線の選択信号ＣＬは時間差ｔ３−ｔ１だけ遅延され、この時間差は立ち上がり時間よりも安全マージンの分だけ長い。この安全マージンは、速い動作速度を達成する為にできるだけ小さくなるように選ばれる。
【００２４】
トランジスタ本体１に温度制御された電圧が印加された場合、しきい値電圧が増大されるのみならず、トランジスタのスイッチング時間も同様に長くなる。よって、各ビット線ＢＬ’、ＢＬの電位の立ち上がり時間が長くなる、すなわちスルーレートが減少する。よって、ビット線群の読み出しが時点ｔ３でコラム線選択信号ＣＬの立ち上がりエッジから開始されるとき、２本のビット線すなわちＢＬ’１及びＢＬ’２は定常状態に達していない。このせいで、ビット線ＢＬ’１とビット線ＢＬ’２との間の電位差が検出下限をまだ下回っている場合があるので、読み出しエラーが起きる恐れがある。こういったエラーを防止するには、ワード線の信号に対するコラム選択線信号の遅延を、全ての温度制御された電圧の予想される最長の立ち上がり時間より長い又はこれに等しいものに規定すればよい。しかし、これではメモリデバイスの動作速度が著しく低減してしまう。
【００２５】
図３が示すのは、本発明の特定の好適な実施形態のブロック図である。ワード線ＷＬ（配線群と、その配線群により送信される信号群とを、同一の参照数字で示す）と、２本のビット線すなわち本来のビット線ＢＬ１及び補足的なビット線ＢＬ２とに、複数のメモリセルＣの一つが接続されている。読み取り制御装置が読み取りコマンドＲＣを供給し、このコマンドは付加的な回路（図示せず）によりワード線に直接的に又は媒介役として送られる。ワード線信号がアクティブになった時に、メモリセルに保存されている電荷がビット線群に転送される。２本のビット線の電位の変化は、このビット線群に接続された第１のセンス増幅器ＳＡ１に感知される。二番目の段では、第１のセンス増幅器ＳＡ１に第２のセンス増幅器ＳＡ２が２つのスイッチング素子すなわちＳＷ１とＳＷ２とによって接続されている。このスイッチング素子群が導電性になるのは、コラム線選択信号があるときのみである。更に、第２のセンス増幅器ＳＡ１がアクティブなのは、コラム線選択信号ＣＬがあるときのみの場合がある。コラム線選択信号ＣＬは、読み取り制御信号ＲＣを遅延させることで遅延装置ＤＵにより生成される。この遅延装置の制御は、温度依存電圧源ＶＳに接続された制御入力によってもたらされる。この温度制御された電圧源は、メモリセ
ルＣのトランジスタ本体に接続された電圧源と同一又は基本的に同一の場合がある。
【００２６】
図４が簡単に図示するのは、そのような遅延装置の可能な実現の例である。偶数のＮＯＴゲートが入力側Ｄｉｎと出力側Ｄｏｕｔとの間に備えられている。この遅延装置によって供給される遅延は主に、ＮＯＴゲートの数と各ＮＯＴゲートの移行時間とにより規定されている。よって、ＮＯＴゲートの要素は、遅延がビット線ＢＬの電位の立ち上がり時間と等しくなるように選ばれる。各ＮＯＴゲートには２つの相補形トランジスタすなわちＴ１及びＴ２がある。この反転された部分を持つチェーンのトランジスタ群Ｔ１のうち少なくとも一種類のトランジスタ本体には、制御領域Ｃ１が設けられており、この制御領域Ｃ１には制御電圧が印加される。制御電圧の増大に伴って、トランジスタＴ１のスイッチング速度が減少し、その結果、遅延装置ＤＵの遅延は大きくなる。相補形トランジスタ群Ｔ２の各トランジスタ本体に第２の制御領域Ｃ２を適用してもよい。この第２の制御領域Ｃ２に印加された増大する制御電圧がこのトランジスタ群Ｔ２の移行時間も同様に延長し、その結果、遅延装置ＤＵの遅延は大きくなる。
【００２７】
制御領域Ｃ１及び／又は制御領域Ｃ２に印加される制御電圧は、温度依存電圧源ＶＳによって供給される温度制御された電圧Ｖに基づいている。よって、遅延装置ＤＵによって供給される遅延はメモリセルＣのデータ信号の立ち上がり時間と並行して大きくなる。従って、ビット線群の電位が定常状態であるときのみビット線群の読み出しが実行されるように、コラム線選択信号はワード線信号に対して常に十分に遅延される。一方、遅延はメモリデバイスの動作温度範囲全体に亘り最小である。
【００２８】
トランジスタＴ１の一種類がメモリセルＣに設けられた制御トランジスタと同一であることが好ましい。同一でない場合には、温度制御された電圧源ＶＳと遅延装置ＤＵの制御入力との間に電圧増幅器群又は減衰器を設けることが必要になるだろう。どんな場合でも、２つの相補形トランジスタの種類すなわちＴ１及びＴ２のうち一方の電圧を反転させることが必要である。
【００２９】
メモリデバイスの信頼性の高い動作の為には、２本のビット線すなわちＢＬ１及びＢＬ２をプリチャージして等しくすることが必要である。これはプリチャージ用制御装置ＰＣＵにより達成される。図５が図示するのは、プリチャージの動作の開始のタイミング図である。ワード線信号に対して信号が遅延した際に、読み取り制御装置ＲＣＵによってプリチャージ用制御信号ＰＣが供給される。プリチャージ用制御信号の立ち上がりエッジ（立ち下がりエッジ）では、本来のビット線ＢＬの電位は動作電圧ＶＤＤの半分に低減し、補足的なビット線ＢＬ２の電位は動作電圧ＶＤＤの半分に増大される。所定時間後に、プリチャージの動作は時点ｔ６で停止する。所定時間は、ビット線ＢＬ１及びＢＬ２の電位が共に動作電圧ＶＤＤの半分と同一になるよう、選ばれる。プリチャージの動作にかかる時間は、温度制御電圧Ｖがメモリセルとそれぞれのトランジスタ本体とに供給されるときには延びる。時点ｔ６で、ビット線ＢＬ１’もビット線ＢＬ２’も動作電圧ＶＤＤの半分に等しくなっていない。このせいで、そのメモリセルに隣接したメモリセルを続いて読み出す際にエラーが起きる恐れがある。
【００３０】
より好適な実施形態では、プリチャージ用制御信号の終点を遅延させる為に、読み取り制御装置とプリチャージ用制御装置との間に遅延装置ＤＵ２を配列する。遅延装置ＤＵ２は温度制御電圧源ＶＳに接続されている。温度制御電圧は終了の遅延を大きくするので、温度が上がるに伴いプリチャージの動作はより長くなる。遅延装置ＤＵ２の具現化は図４に図示の遅延装置ＤＵと同一又はほぼ同じでよい。プリチャージ制御信号ＰＣの始まりを遅延させずに終了を遅延させる為にのみ論理ゲートを付加してもよい。
【００３１】
本発明は好適な実施形態を考慮して記載されたが、本発明はそれに制限されない。
特に、半導体メモリデバイスが２つの遅延装置を備えてもよく、その場合、一つの遅延装置がコラム線選択用信号を遅延させ、二番目の遅延装置がプリチャージ制御信号を遅延させるものである、ということが分かる。
【００３２】
本発明はＤＲＡＭメモリデバイスにのみ関するものではなく、原則的にあらゆるランダムアクセスメモリデバイスに関する。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態で用いられるトランジスタの部分断面図。
【図２】本発明の実施形態のタイミング図。
【図３】本発明の実施形態のブロック図。
【図４】本発明の実施形態で用いる遅延装置の概略図。
【図５】本発明の実施形態のタイミング図。
【図６】本発明の実施形態のブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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