(57)【要約】【課題】プロセス変動にかかわらず、適切なリセットを発行するための技術を提供する。【解決手段】動作用電源が供給されることによって所定の論理動作を行う内部回路（１６）と、電波を受けることで生じた高周波電流を整流可能な整流回路（１１）と、上記整流回路の出力から上記内部回路の動作用電源を生成するための電源回路（２０）とを含んで半導体集積回路（１００）が構成されるとき、上記内部回路内に設けられたモニタセル（１６０）と、上記モニタセルの論理状態に応じて上記内部回路をリセット可能なリセット回路（１５）とを設ける。内部回路内の他のセルのプロセスばらつきをモニタセルに反映させ、上記モニタセルの出力電圧に基づいて、内部回路のリセット信号を形成することにより、プロセス変動応じて適切なリセットを発行する。【選択図】図１
2007214736.tif 000002
【特許請求の範囲】
【請求項１】
動作用電源が供給されることによって所定の論理動作が可能とされる内部回路と、
電波を受けることで生じた高周波電流を整流可能な整流回路と、
上記整流回路の出力から上記内部回路の動作用電源を生成するための電源回路と、を含む半導体集積回路であって、
上記内部回路内に設けられたモニタセルと、
上記モニタセルの論理状態に応じて、上記内部回路をリセット可能なリセット回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記モニタセルは、上記内部回路に含まれるセルの中で縦積み段数が最も多くなるように設定されたゲート回路を含んで成る請求項１記載の半導体集積回路。
【請求項３】
上記ゲート回路の入力端子には、上記電源回路の出力電圧が供給される請求項１記載の半導体集積回路。
【請求項４】
上記ゲート回路の入力端子にはクロック信号が供給され、
上記リセット回路は、上記ゲート回路に供給されたクロック信号が上記ゲート回路から正常に出力されたか否かを判別するための判別回路を含んで成る請求項３記載の半導体集積回路。
【請求項５】
上記リセット回路は、論理しきい値が電源電圧の１／２よりも高く設定された第１インバータと、
論理しきい値が電源電圧の１／２よりも低く設定された第２インバータと、
上記第１インバータの出力と上記第２インバータの出力との論理演算により上記内部回路のリセット信号を形成する論理回路と、を含んで成る請求項１乃至３の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれにおけるリセット回路技術に関し、例えば電波を受けることで生じた高周波電流を整流して内部回路の動作用電源を得るようにした半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
電波を受けることで生じた高周波電流を整流して内部回路の動作用電源を得るようにした半導体集積回路の一例として、ＲＦＩＤ用チップが知られている（例えば特許文献１の図１等参照）。ＲＦＩＤ用チップには、不揮発性メモリが内蔵され、それに個体識別情報（ID情報）が格納される。
【０００３】
そのようなＲＦＩＤ用チップにおいては、内部回路を正常に動作させるためにその初期状態を決定するためのパワーオンリセット回路が含まれる。従来のパワーオンリセット回路は、基準電圧源から供給される基準電圧を参照して、電源電圧が上記基準電圧よりも低いか高いかを判定してリセット信号を形成するようにしている。このとき、上記基準電圧源は、温度、電圧、プロセス等の変動を受けにくい回路となっているため、基準電圧は常に一定とされる。
【０００４】
【特許文献１】特開２００５−２８６２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＲＦＩＤ用チップにおけるリセット回路について本願発明者が検討したところ、以下のような課題が見いだされた。
【０００６】
チップ内回路が安定に動作する電源電圧範囲はプロセス条件によって異なっている。基準電圧に基づくリセット基準レベルは一定とされることから、これらプロセス条件すべてにおいて回路動作が問題ないレベルでリセットを発行するためには、動作下限電圧を最も高い条件に合わせておく必要がある。その結果、他の条件において回路動作上十分マージンがあるにもかかわらずリセットが発行されてしまい、チップ動作が停止されてしまうことから、ＲＦＩＤ用チップの通信距離が不所望に短くなってしまう。
【０００７】
本発明の目的は、プロセス変動にかかわらず、適切なリセットを発行するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、動作用電源が供給されることによって所定の論理動作が可能とされる内部回路と、電波を受けることで生じた高周波電流を整流可能な整流回路と、上記整流回路の出力から上記内部回路の動作用電源を生成するための電源回路とを含んで半導体集積回路が構成されるとき、上記内部回路内に設けられたモニタセルと、上記モニタセルの論理状態に応じて、上記内部回路をリセット可能なリセット回路とを設ける。
【００１１】
上記の手段によれば、モニタセルが内部回路内に形成され、上記内部回路内の他のセルと同一プロセスにより形成されることから、内部回路内の他のセルのプロセスばらつきは、モニタセルに反映される。従って、上記モニタセルの出力電圧に基づいて、内部回路のリセット信号を形成することにより、プロセス変動応じて適切なリセットを発行することができる。このことが、プロセス変動にかかわらず、適切なリセットを発行するための技術を提供するという、本発明の目的を達成する。
【００１２】
上記モニタセルは、上記内部回路に含まれるセルの中で縦積み段数が最も多くなるように設定されたゲート回路を含んで形成することができる。それによれば、電源電圧の低下により、内部回路内の他のセルよりも先に動作不能に至る。これによって、内部回路内の他のセルが異常動作する前に、内部回路に対してリセットを発行することができる。
【００１３】
上記ゲート回路の入力端子には、上記電源回路の出力電圧を供給するように構成することができる。
【００１４】
また、上記ゲート回路の入力端子にはクロック信号が供給され、上記リセット回路は、上記ゲート回路に供給されたクロック信号が上記ゲート回路から正常に出力されたか否かを判別するための判別回路を含んで構成することができる。
【００１５】
上記リセット回路は、上記リセット回路の安定動作のため、論理しきい値が電源電圧の１／２よりも高く設定された第１インバータと、論理しきい値が電源電圧の１／２よりも低く設定された第２インバータと、上記第１インバータの出力と上記第２インバータの出力との論理演算により上記内部回路のリセット信号を形成する論理回路と、を含んで構成することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、半導体集積回路において、プロセス変動にかかわらず、適切なリセットを発行することができる。
【発明を実施するための最良の形態】
【００１８】
図１には、本発明にかかる半導体集積回路の一例とされるＲＦＩＤ用チップにおける主要部が示される。
【００１９】
同図に示されるＲＦＩＤ用チップ１００は、特に制限されないが、整流回路１１、制御回路１４、パワーオンリセット回路１５、定電圧回路２０、及びＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）１６を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２０】
上記整流回路１１は、アンテナ１０に結合され、このアンテナ１０を介して受信された高周波電流を整流する機能を有する。上記整流回路１１の出力電圧Ｖｏは、後段の定電圧回路２０に伝達される。この低電圧回路２０は、上記整流回路１１の出力電圧Ｖｏを低電圧化することによって電源電圧Ｖｒｅｇを形成する。形成された電源電圧Ｖｒｅｇは、後段のＥＥＰＲＭ１６にその動作用電源電圧として供給される。このＥＥＰＲＭ１６が、本発明における内部回路の一例とされる。
【００２１】
上記ＥＥＰＲＭ１６内には、モニタセル１６０が設けられる。このモニタセル１６０は、ＥＥＰＲＭ１６内の他の回路と同一プロセスによって形成される。また、モニタセル１６０は、ＥＥＰＲＭ１６に含まれるセルの中でＭＯＳトランジスタの縦積み段数が最も多くなるように設定されている。そのようなモニタセル１６０の出力Ｖｍｏｎはパワーオンリセット回路１５に供給される。このパワーオンリセット回路１５は、上記モニタセル１６０の出力Ｖｍｏｎに基づいてＥＥＰＲＯＭ１６をリセットする機能を有する。
【００２２】
上記制御回路１４は、上記整流回路１１を介して、図示されないリーダー・ライター装置との間で、データのやり取りを行う。具体的には、上記アンテナ１０を介して受信された高周波電流に含まれる受信データを取り込み、それをＥＥＰＲＯＭ１６に書き込んだり、ＥＥＰＲＯＭ１６内のデータに基づいて上記整流回路のインピーダンスを変化させることにより、上記リーダー・ライター装置に対するデータ送信を可能とする。
【００２３】
上記定電圧回路２０は、基準電圧発生回路１３、レギュレータ１２、及び電源電圧検出回路１８を含んで成る。基準電圧発生回路１３は、安定な基準電圧Ｖｒｅｆを形成する。レギュレータ１２は、上記整流回路１１の出力電圧Ｖｏを取り込み、基準電圧Ｖｒｅｆに基づいて電源電圧Ｖｒｅｇを形成する。電源電圧Ｖｒｅｇは電源電圧検出回路１８によって検出され、それがレギュレータ１２にフィードバックされることにより、電源電圧Ｖｒｅｇの安定化が図られる。上記電源電圧検出回路１８は、レギュレータ１２の出力端子とグランドＧＮＤ間に設けられた抵抗Ｒ１，Ｒ２が互いに直列接続されて成る。尚、上記定電圧回路２０が、本発明における電源回路の一例とされる。
【００２４】
図３には、上記モニタセル１６０や上記パワーオンリセット回路１５の構成例が示される。
【００２５】
上記モニタセル１６０は、特に制限されないが、図３に示されるように２入力ナンドゲート３１，３２，３３，３４を含んで成る。この２入力ナンドゲート３１，３２，３３，３４におけるＭＯＳトランジスタの縦積み段数は３段とされる。ナンドゲート３１の一方の入力端子には電源電圧Ｖｒｅｇが供給され、ナンドゲート３１の他方の入力端子にはグランドＧＮＤ電位が供給される。ナンドゲート３２の一方の入力端子には電源電圧Ｖｒｅｇが供給され、ナンドゲート３２の他方の入力端子には上記ナンドゲート３１の出力電圧が供給される。ナンドゲート３３の一方の入力端子には上記ナンドゲート３２の出力電圧が供給され、ナンドゲート３３の他方の入力端子にはグランドＧＮＤ電位が供給される。ナンドゲート３４の一方の入力端子にはグランドＧＮＤ電位が供給され、ナンドゲート３４の他方の入力端子には上記ナンドゲート３３の出力電圧が供給される。
【００２６】
また、上記パワーオンリセット回路１５は、第１インバータ３５、それの後段に配置されたｎチャネル型ＭＯＳトランジスタ３７、第２インバータ３６、それの後段に配置されたｎチャネル型ＭＯＳトランジスタ３８を含んで成る。第１インバータ３５の論理しきい値は、電源電圧Ｖｒｅｇの１／２よりも多少高めに設定され、第２インバータ３６の論理しきい値は、電源電圧Ｖｒｅｇの１／２よりも多少低めに設定される。このように設定するのは、電源電圧Ｖｒｅｇが低下されてモニタセル１６０の動作が異常になりその出力がハーフレベルになった場合でも、それが異常であることを適切に判別可能とするためである。第１インバータ３５の出力電圧Ｖｒｅｓ１と第２インバータ３６の出力電圧Ｖｒｅｓ２とは、それぞれ後段のｎチャネル型ＭＯＳトランジスタ３７，３８に伝達される。このｎチャネル型ＭＯＳトランジスタ３７，３８のドレイン電極が互いに接続されることによってワイヤードオアが得られ、それが、ＥＥＰＲＯＭ１６のリセット端子に供給される。
【００２７】
図４には、図３に示される回路の動作例が示される。
【００２８】
電源電圧Ｖｒｅｆのレベルが十分である場合、ＥＥＰＲＯＭ１６内のモニタセル１６０以外のセル（これを「通常セル」と称する）、及びモニタセル１６０は共に動作する。このとき、モニタセル１６０の出力電圧Ｖｍｏｎは、ハイレベル（Ｈ）、第１インバータ３５及び第２インバータ３６の出力電圧Ｖｒｅｓ１，Ｖｒｅｓ２は共にローレベル（Ｌ）となるため、オンリセット回路１５によってリセット端子の電荷引き抜きが行われないため、ＥＥＰＲＯＭ１６はリセット解除状態とされる。このリセット解除状態では、制御回路１４の制御下で、図示されないリーダー・ライター装置との間でデータのやり取りが行われる。
【００２９】
次に、電源電圧Ｖｒｅｆのレベルがモニタセル１６０の正常動作するレベルに不足する場合には、通常セルより先にモニタセル１６０が異常動作する。この異常動作により、モニタセル１６０の出力電圧は、電源電圧Ｖｒｅｇの１／２近傍となる。モニタセル１６０の出力電圧が電源電圧Ｖｒｅｇの１／２よりも若干高い（ハーフレベル＋）場合、第１インバータ３５の出力電圧Ｖｒｅｓ１はハイレベル（Ｈ）、第２インバータ３６の出力電圧Ｖｒｅｓ２はローレベル（Ｌ）となり、パワーオンリセット回路１５の出力によってリセット端子の電荷引き抜きが行われることからＥＥＰＲＯＭ１６はリセットされる。また、モニタセル１６０の出力電圧が電源電圧Ｖｒｅｇの１／２よりも若干低い（ハーフレベル−）場合、第１インバータ３５の出力電圧Ｖｒｅｓ１及び第２インバータ３６の出力電圧Ｖｒｅｓ２は共にハイレベル（Ｈ）となり、パワーオンリセット回路１５の出力によってリセット端子の電荷引き抜きが行われることからＥＥＰＲＯＭ１６はリセットされる。
【００３０】
次に、電源電圧Ｖｒｅｆのレベルが大幅に不足する場合には、通常セルもモニタセル１６０も異常動作する。この場合、モニタセル１６０の出力電圧が電源電圧Ｖｒｅｇの１／２よりも若干低くなり（ハーフレベル−）、第１インバータ３５の出力電圧Ｖｒｅｓ１はハイレベル（Ｈ）、第２インバータ３６の出力電圧Ｖｒｅｓ２はローレベル（Ｌ）となり、パワーオンリセット回路１５の出力によってリセット端子の電荷引き抜きが行われることからＥＥＰＲＯＭ１６はリセットされる。
【００３１】
上記の例によれば、以下の作用効果を得ることができる。
【００３２】
（１）電源電圧Ｖｒｅｆのレベルが低下され、電源電圧Ｖｒｅｆのレベルがモニタセル１６０の正常動作するレベルに不足する場合には、ＥＥＰＲＯＭ１６における通常セルが異常動作する前に、モニタセル１６０が異常動作し、モニタセル１６０の出力電圧が、電源電圧Ｖｒｅｇの１／２近傍となり、パワーオンリセット回路１５の出力によってリセット端子の電荷引き抜きが行われることによってＥＥＰＲＯＭ１６がリセットされるため、ＲＦＩＤ用チップ１００においては、電源電圧Ｖｒｅｇの電圧レベル不足に起因する不所望な動作が回避される。
【００３３】
（２）プロセス条件にかかわらず、ＥＥＰＲＯＭ１６に対して適切なリセットを発行することができる。それは以下の理由による。
【００３４】
例えば図５に示されるように電源電圧Ｖｒｅｇと基準電圧Ｖｒｅｆとをコンパレータで比較し、その比較結果に基づいてＥＥＰＲＯＭ１６のリセット行う場合、基準電圧Ｖｒｅｆが一定であることからリセット基準レベルは一定とされ、これらプロセス条件すべてにおいて回路動作が問題ないレベルでリセットを発行するためには、動作下限電圧を最も高い条件に合わせておく必要がある。すなわち、図６に示されるように、プロセスばらつきにより、ＥＥＰＲＯＭ１６の最低動作電圧がプロセス条件によって６０４，６０５で示されるように変動するにもかかわらず、リセット基準レベル６０３が一定とされた場合には、６０１で示されるように、プロセス条件によっては回路動作上十分マージンがあるにもかかわらずリセットが発行されてしまい、チップ動作が停止されてしまうことから、ＲＦＩＤ用チップの通信距離が不所望に短くなってしまう。
【００３５】
これに対して図１に示される回路構成によれば、モニタセル１６０がＥＥＰＲＯＭ１６内に形成され、ＥＥＰＲＯＭ１６内の他のセル（通常セル）と同一プロセスにより形成されることから、ＥＥＰＲＯＭ１６内の他のセル（通常セル）のプロセスばらつきは、モニタセル１６０に反映されることになる。従って、上記モニタセル１６０の出力電圧Ｖｍｏｎに基づいて、ＥＥＰＲＯＭ１６のリセット信号を形成することにより、プロセス変動応じて適切なリセットを発行することができる。例えば、図２に示されるように、プロセスばらつきにより、ＥＥＰＲＯＭ１６の最低動作電圧が２０４，２０６で示されるように変動する場合、それに応じてリセット基準レベルが２０３，２０５で示されるように変更されることから、２０１で示されるように、ＥＥＰＲＯＭ１６の最低動作電圧に対するリセット基準レベルはプロセス条件に応じて適切に設定されることから、プロセス変動応じて適切なリセットを発行することができる。
【００３６】
（３）モニタセル１６０は、ＥＥＰＲＭ１６に含まれるセルの中でＭＯＳトランジスタの縦積み段数が最も多くなるように設定されているため、電源電圧Ｖｒｅｇの低下により、ＥＰＲＭ１６内の他のセル（通常セル）よりも先に動作不能に至る。これによって、ＥＰＲＭ１６内の他のセル（通常セル）が異常動作する前に、ＥＥＰＲＯＭ１６に対してリセットを発行することができる。
【００３７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
例えば、図７に示されるように、ＥＥＰＲＯＭ１６内にＶＣＯ（電圧制御発振器）７０１が設けられる場合において、このＶＣＯ７０１によって形成されたクロック信号をナンドゲート３１に供給するようにしても良い。また、その場合において、パワーオンリセット回路１５における第１インバータ３５の出力信号とＶＣＯ７０１の出力信号とのナンド論理を得るナンドゲート７１と、第２インバータ３６の出力信号と、ＶＣＯ７０１の出力信号とのナンド論理を得るナンドゲート７２とを設けることができる。ナンドゲート７１，７２の出力に基づいて、ＥＥＰＲＯＭ１６に対するリセットを発行することができる。
【００３９】
上記モニタセル１６０は、ナンドゲートや、ノアゲート、フリップフロップ回路など、各種論理回路によって形成することができる。
【００４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＲＦＩＤ用チップに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００４１】
本発明は、少なくとも、整流回路の出力から内部回路の動作用電源を生成するための電源回路を含むことを条件に適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかる半導体集積回路の一例とされるＲＦＩＤ用チップにおける主要部の構成例ブロック図である。
【図２】図１における主要部の動作説明のための特性図である。
【図３】図１における主要部の構成例回路図である。
【図４】図３に示される回路の動作説明図である。
【図５】図１に示される構成の比較対象とされる回路の構成例回路図である。
【図６】図５における主要部の動作説明のための特性図である。
【図７】図１における主要部の別の構成例回路図である。
【符号の説明】
【００４３】
１０  アンテナ
１１  整流回路
１２  レギュレータ
１３  基準電圧発生回路
１４  制御回路
１５  パワーオンリセット回路
１６  ＥＥＰＲＯＭ
１８  電源電圧検出回路
２０  定電圧回路
１００  ＲＦＩＤ用チップ
１６０  モニタセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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