(57)【要約】      （修正有）【課題】センスアンプを備えた半導体装置に関し、特にセンスアンプに供給される電源電圧を切り換えることで異なる増幅電圧レベルとするセンスアンプの動作方法、及びそのセンスアンプを備えた半導体装置に関する。【解決手段】センスアンプへの電源電圧供給を切り換える電源電圧切換回路を備え、センスアンプの電源電圧としてメモリセルの情報を増幅する第一電圧レベルと、プリチャージ動作前にメモリセルへの書き込み電圧となる第一電圧レベルより大きな電圧振幅である第二電圧レベルとを供給する。電源電圧供給を二段階とすることで増幅時のノイズ発生が少なく、また第二電圧レベルの印加される期間が短くなるので、高電圧によるデバイス特性の劣化が防止できる。【選択図】      図１
2007052856.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプ動作方法において、センスアンプの増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とするセンスアンプ動作方法。
【請求項２】
前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする請求項１記載のセンスアンプ動作方法。
【請求項３】
前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする請求項１または請求項２のいずれかに記載のセンスアンプ動作方法。
【請求項４】
半導体装置において、高電位節点と低電位節点の間に接続され、ビット線対のデータを増幅するフリップフロップと、前記高電位節点に接続された高電圧電源切換制御回路とを備えたセンスアンプは、増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とする半導体装置。
【請求項５】
前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記センスアンプは、前記低電位節点に接続された低電圧電源切換制御回路をさらに備えたことを特徴とする請求項４記載の半導体装置。
【請求項８】
半導体装置において、高電位節点と低電位節点の間に接続され、ビット線対のデータを増幅するフリップフロップと、前記低電位節点に接続された低電圧電源切換制御回路とを備えたセンスアンプは、増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とする半導体装置。
【請求項９】
前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする請求項８または請求項９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンプを備えた半導体装置に関し、特にセンスアンプに供給される電源電圧を切り換えることで異なる増幅電圧レベルとするセンスアンプの動作方法、及びそのセンスアンプを備えた半導体装置に関する。
【背景技術】
【０００２】
最近の半導体装置はますます高集積化、高速化が要求されている。このため半導体プロセスは微細化されるとともに、これらの半導体装置の動作電圧も低電圧化されている。ダイナミックランダムメモリ（以下、ＤＲＡＭと称する）においても、プロセスの微細化とともにその動作電圧は低下してきている。
【０００３】
ＤＲＡＭにおける動作電圧の低下、特にセンスアンプ回路の動作電圧低下はメモリセルへの書き込み電荷量の減少となり、メモリセルのリフレッシュ特性の確保、動作マージンの確保が困難になってきている。従来方式のセンスアンプ部回路を図５に示す。図５には、ビット線対と、センスアンプ回路と、プリチャージ回路を示す。
【０００４】
センスアンプ回路は、トランジスタＱ１、Ｑ３からなる第１インバータ回路と、トランジスタＱ２、Ｑ４からなる第２インバータ回路から構成されたフリップフロップ回路と、このフリップフロップ回路に高電圧ＶＨを供給するトランジスタＱ１４及び低電圧ＶＬを供給するトランジスタＱ１５から構成される。第１インバータ回路は、ビット線ＢＬＢを入力としビット線ＢＬＴを出力とする。第２インバータ回路は、ビット線ＢＬＴを入力としビット線ＢＬＢを出力とする。センスアンプ活性化信号（ＳＡがハイレベル、ＳＡＢがローレベル）により、フリップフロップ回路には高電圧ＶＨ、低電圧ＶＬが供給される。ビット線対（ＢＬＴ、ＢＬＢ）のメモリセルの微小信号を、高電圧ＶＨ及び低電圧ＶＬレベルに増幅する。
【０００５】
プリチャージ回路はトランジスタＱ５，Ｑ６及びＱ７により構成される。プリチャージ信号ＰＲＥにより、トランジスタ５はオン状態となりビット線対を同一電位にバランスする。さらにトランジスタＱ６，Ｑ７がオンすることでビット線対を基準電圧ＶＲＥＦにバランスさせる。
【０００６】
このような図５に示す従来方式のセンスアンプ回路動作において、センスアンプ増幅レベルを高電圧化しようとする場合に、急激な電圧増幅によるノイズが発生するという問題がある。さらに最近の半導体プロセスの微細化に伴い、高電圧がセンスアンプ活性時間中印加されることから、ＭＯＳのデバイス特性の劣化を引き起こすという新しい問題が発生することがわかった。本願発明者は、このように高電圧印加の時間が長いことから、微細化されたデバイスの特性劣化する問題を見出し、本願発明に至ったものである。
【０００７】
従来方式のセンスアンプ回路動作における急激な電圧増幅によるノイズが発生するという問題に対しては下記の先行文献がある。特許文献１（特開平１０−３３４６８１）には不揮発性半導体記憶装置において、センスアンプ活性化初期には低電流駆動能力で、その後高電流駆動能力で動作させる２段階方式でセンスアンプを活性化させることでセンスアンプの急激な電圧増幅によるノイズ発生を防止している。特許文献２（特開２００１−１２６４８４）にはセンスアンプ活性化初期には高電圧で増幅し、センスアンプの増幅完了前には低電圧で動作させることでオーバードライブを制御する技術が開示されている。
【０００８】
これらの文献においてはセンスアンプがメモリセルの情報を増幅する時点の増幅能力を制御することでノイズの発生、過剰なオーバードライブ電圧を防止している。しかし、高電圧がセンスアンプ活性時間中印加されることから、ＭＯＳのデバイス特性の劣化を引き起こすという新しい問題に対する認識がなく、これらの問題については記載されていない。
【０００９】
【特許文献１】特開平１０−３３４６８１号公報
【特許文献２】特開２００１−１２６４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように、半導体装置の動作電圧が低電圧化され、メモリセルに蓄積される電荷量が減少することからメモリセルに書き込む電圧レベルは出来るだけ高電圧が望ましい。しかし、メモリセルに書き込む電圧レベルを高電圧とした場合には、高電圧がセンスアンプ活性時間中印加されることから、ＭＯＳのデバイス特性の劣化を引き起こすという問題がある。
【００１１】
本発明の課題は，上記した問題に鑑み、信頼性の高いセンスアンプの動作方法及びこのセンスアンプを備えた半導体装置を提供することにある。本願のセンスアンプの動作方法は、センスアンプを駆動する電源電圧を２段階とする。センスアンプの電源電圧としてメモリセルの情報を増幅する第一電圧レベルと、プリチャージ動作前にメモリセルへの書き込み電圧となる第二電圧レベルとを供給する。高電圧である第二電圧レベルの印加される期間が短くなることから、高電圧によるデバイス特性の劣化が防止できる。この構成とすることで信頼性の高いセンスアンプの動作方法及びこのセンスアンプを備えた半導体装置が提供することが出来る。
【課題を解決するための手段】
【００１２】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１３】
本発明のセンスアンプ動作方法は、センスアンプの増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とする。
【００１４】
本発明のセンスアンプ動作方法における前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする。
【００１５】
本発明のセンスアンプ動作方法における前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする。
【００１６】
本発明の半導体装置は、高電位節点と低電位節点の間に接続され、ビット線対のデータを増幅するフリップフロップと、前記高電位節点に接続された高電圧電源切換制御回路とを備えたセンスアンプは、増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とする。
【００１７】
本発明の半導体装置における前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする。
【００１８】
本発明の半導体装置における前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする。
【００１９】
本発明の半導体装置における前記センスアンプは、前記低電位節点に接続された低電圧電源切換制御回路をさらに備えたことを特徴とする。
【００２０】
本発明の半導体装置は、高電位節点と低電位節点の間に接続され、ビット線対のデータを増幅するフリップフロップと、前記低電位節点に接続された低電圧電源切換制御回路とを備えたセンスアンプは、増幅する電圧レベルを２段階とし、最初に第一電圧レベルの増幅によりメモリセルからのデータを読み出し、次に前記第一電圧レベルよりも電圧振幅の大きな第二電圧レベルの増幅によりメモリセルへの書き込みを行うことを特徴とする。
【００２１】
本発明の半導体装置における前記第一電圧レベルの増幅は、センスアンプ活性化信号により行われることを特徴とする。
【００２２】
本発明の半導体装置における前記第二電圧レベルの増幅は、プリチャージ信号の入力によりプリチャージ動作前に行われることを特徴とする。
【発明の効果】
【００２３】
本願のセンスアンプの動作方法は、センスアンプを駆動する電源電圧を２段階とする。センスアンプの電源電圧としてメモリセルの情報を増幅する第一電圧レベルと、プリチャージ動作前にメモリセルへの書き込み電圧となる第二電圧レベルとを供給する。第一電圧レベルより大きな電圧振幅である第二電圧レベルの印加される期間が短くなることから、高電圧によるデバイス特性の劣化が防止できる効果が得られる。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置について、図面を参照して説明する。
【実施例１】
【００２５】
実施例１として、図１、図２を用いて説明する。図１は、センスアンプ部の回路図、図２はそのタイミングチャート図である。図１に示すセンスアンプ部回路は、ビット線対と、センスアンプ回路と、プリチャージ回路から構成される。センスアンプ回路は、フリップフロップ部と高電圧電源供給部と、低電圧電源供給部からなる。
【００２６】
フリップフロップ部は高電位節点ＶＰと低電位節点ＶＮとの間にトランジスタＱ１、Ｑ３からなる第１インバータ回路と、トランジスタＱ２、Ｑ４からなる第２インバータ回路から構成される。第１インバータ回路は、ビット線ＢＬＢを入力としビット線ＢＬＴを出力とする。第２インバータ回路は、ビット線ＢＬＴを入力としビット線ＢＬＢを出力とする。
【００２７】
高電圧電源供給部はフリップフロップの高電位節点ＶＰに高電圧ＶＨ１／ＶＨ２を供給するトランジスタＱ８／Ｑ９と、高電圧電源切換回路１から構成される。高電圧電源切換回路１はセンスアンプ活性化信号ＳＡと、ゼロプリチャージ信号ＰＲＥ０とが入力され、高電位節点ＶＰに高電圧ＶＨ１を接続する第１高電圧切換信号ＳＡＰ１及び高電圧ＶＨ２を接続する第２高電圧切換信号ＳＡＰ２を出力する。第１高電圧切換信号ＳＡＰ１が活性化されるとトランジスタＱ８がオンし、高電位節点ＶＰに高電圧ＶＨ１が供給される。第２高電圧切換信号ＳＡＰ２が活性化されるとトランジスタＱ９がオンし、高電位節点ＶＰに高電圧ＶＨ２が供給される。ここで高電圧ＶＨ２は高電圧ＶＨ１よりも高い電圧である。
【００２８】
低電圧電源供給部はフリップフロップの低電位節点ＶＮに低電圧ＶＬ１／ＶＬ２を供給するトランジスタＱ１０／Ｑ１１と、低電圧電源切換回路２から構成される。低電圧電源切換回路２はセンスアンプ活性化信号ＳＡと、ゼロプリチャージ信号ＰＲＥ０とが入力され、低電位節点ＶＮに低電圧ＶＬ１を接続する第１低電圧切換信号ＳＡＮ１及び低電圧ＶＬ２を接続する第２低電圧切換信号ＳＡＮ２を出力する。第１低電圧切換信号ＳＡＮ１が活性化されるとトランジスタＱ１０がオンし、低電位節点ＶＮに低電圧ＶＬ１が供給される。第２低電圧切換信号ＳＡＮ２が活性化されるとトランジスタＱ１１がオンし、低電位節点ＶＮに低電圧ＶＬ２が供給される。ここで低電圧ＶＬ２は低電圧ＶＬ１よりも低い電圧である。
【００２９】
プリチャージ回路はトランジスタＱ５，Ｑ６、Ｑ７とプリチャージ制御回路３から構成される。プリチャージ制御回路３はプリチャージ信号ＰＲＥが入力され、第１プリチャージ信号ＰＲＥ１とゼロプリチャージ信号ＰＲＥ０を出力する。ゼロプリチャージ信号ＰＲＥ０は、高電圧電源切換回路１及び低電圧電源切換回路２に入力されフリップフロップへの電源供給を制御する。第１プリチャージ信号ＰＲＥ１はビット線をプリチャージするトランジスタＱ５，Ｑ６，Ｑ７のゲートへ出力される。
【００３０】
トランジスタＱ５はビット線対（ＢＬＴ、ＢＬＢ）間に接続され、そのゲートには第１プリチャージ信号ＰＲＥ１が入力される。トランジスタＱ６はビット線ＢＬＴと、基準電圧ＶＲＥＦとの間に接続され、そのゲートには第１プリチャージ信号ＰＲＥ１が入力される。トランジスタＱ７はビット線ＢＬＢと、基準電圧ＶＲＥＦとの間に接続され、そのゲートには第１プリチャージ信号ＰＲＥ１が入力される。第１プリチャージ信号ＰＲＥ１により、トランジスタＱ５はオン状態となりビット線対（ＢＬＴ，ＢＬＢ）を同一電位にバランスし、さらにトランジスタＱ６，Ｑ７もオンすることでビット線対を基準電圧ＶＲＥＦに充電し、バランスさせる。
【００３１】
次に図２のタイミングチャートを参照して、センスアンプ部の動作を説明する。図示してない選択されたメモリセルのワード線が活性化され、センスアンプを活性化するセンスアンプ活性化信号ＳＡが時刻Ｔ０で活性化される。センスアンプ活性化信号ＳＡにより高電圧電源切換制御回路１から第１高電圧切換信号ＳＡＰ１、低電圧電源切換制御回路２から第１低電圧切換信号ＳＡＮ１が出力される。第１高電圧切換信号ＳＡＰ１によりトランジスタＱ８がオンし、フリップフロップの高電位節点ＶＰに高電圧ＶＨ１が供給される。第１低電圧切換信号ＳＡＮ１によりトランジスタＱ１０がオンし、フリップフロップの低電位節点ＶＮに低電圧ＶＬ１が供給される。これによりビット線対（ＢＬＴ、ＢＬＢ）は、ＶＨ１及びＶＬ１の第一の電圧レベルに増幅される。このように最初のセンスアンプによる増幅はセンスアンプ活性化信号ＳＡにより行われる。メモリセルの情報は、この第一の電圧レベルに増幅され、データアンプ回路に出力される。
【００３２】
プリチャージを活性化するプリチャージ信号ＰＲＥが時刻Ｔ１で活性化されると、プリチャージ制御回路３からのゼロプリチャージ信号ＰＲＥ０が出力される。この信号により、第１高電圧切換信号ＳＡＰ１及び第１低電圧切換信号ＳＡＮ１は非活性化され、第２高電圧切換信号ＳＡＰ２及び第２低電圧切換信号ＳＡＮ２が活性化される。フリップフロップの高電位節点ＶＰに高電圧ＶＨ２、フリップフロップの低電位節点ＶＮに低電圧ＶＬ２が供給される。ビット線対（ＢＬＴ、ＢＬＢ）はＶＨ１及びＶＬ１の第一の電圧レベルから、ＶＨ２及びＶＬ２の第二の電圧レベルに二段階で増幅される。この時点においてはメモリセルアレイの選択されたワード線（不図示）は活性化されているために、ＶＨ２又はＶＬ２の第二の電圧レベルがメモリセルに書き込まれる。この第一の電圧レベルから、第二の電圧レベルへの電源切換えのタイミングはプリチャージ制御回路により制御される。
【００３３】
ここで、第二の電圧レベルの高電圧ＶＨ２は、第一の電圧レベルの高電圧ＶＨ１よりも高い電圧であり、第二の電圧レベルの低電圧ＶＬ２は、第一の電圧レベルの低電圧ＶＬ１よりも低い電圧である。そのため、センスアンプは最初に高電圧ＶＨ１と低電圧ＶＬ１の電圧振幅での増幅動作を行い、メモリセルのデータを読み出す。その後プリチャージ信号ＰＲＥにより電圧振幅の大きな高電圧ＶＨ２と低電圧ＶＬ２での増幅動作を行うともに、メモリセルへ大きな電圧振幅を有する電圧で書き込みを行うものである。ここで、高電圧ＶＨ１，ＶＨ２はセンスアンプの高電位節点ＶＰに供給される電源電圧であり、低電圧ＶＬ１，ＶＬ２はセンスアンプの低電位節点ＶＮに供給される電源電圧である。したがって高電圧、低電圧とは、センスアンプの増幅動作を行う高位及び低位電圧であり、その電圧としては絶対的な電圧ではなく、相対的な電圧を意味するものである。
【００３４】
メモリセルのワード線が非活性化された後、プリチャージ制御回路は時刻Ｔ２になるとゼロプリチャージ信号ＰＲＥ０を非活性化、第１プリチャージ信号ＰＲＥ１を活性化させる。ゼロプリチャージ信号ＰＲＥ０の非活性化により第２高電圧切換信号ＳＡＰ２及び第２低電圧切換信号ＳＡＮ２が非活性化され、フリップフロップの高電位節点ＶＰへの高電圧ＶＨ２、低電位節点ＶＮへの低電圧ＶＬ２の供給が停止される。第１プリチャージ信号ＰＲＥ１の活性化によりトランジスタＱ５，Ｑ６，Ｑ７がオンすることで、ビット線対（ＢＬＴ、ＢＬＢ）は 基準電圧ＶＲＥＦにプリチャージされる。このようにプリチャージのタイミングはプリチャージ制御回路により制御される。
【００３５】
本実施例のセンスアンプの動作方法は、最初のＶＨ１及びＶＬ１の第一の電圧レベルから、ＶＨ２及びＶＬ２の第二の電圧レベルに二段階で増幅される。センスアンプの増幅を２段階化し、ＤＲＡＭのデータ保持に必要な電荷量確保の為の電圧レベルを最小限の電圧ストレス印加時間で設定することが可能になる。この動作方法とすることで急激な電圧増幅がなく、センスアンプ増幅時のノイズを低減できる。また短期間のみ第二の電圧レベルを印加することで、メモリセルへの書き込み電圧は大きくできメモリセルの電荷量を確保するとともに、高電圧ストレス印加時間を最小限することでＭＯＳデバイスの特性劣化を防止できる。メモリセルの電荷量を確保するとともに、デバイス特性の劣化を防止できるセンスアンプの動作方法及びこれらのセンスアンプを備えた高信頼性の半導体装置が得られる。
【実施例２】
【００３６】
本発明の実施例２について、図３を用いて説明する。図３には本実施例２に係るセンスアンプ部回路図を示す。第１の実施例においては、センスアンプのフリップフロップへの電源の２段階切り換えを高電位側、低電位側の両方で実施としていたが、本実施例では高電位側のみ２段階切換を実施する動作方法である。実施例１のセンスアンプ部回路と比較すると低電圧電源供給部のみが異なり、他の構成素子は実施例１と同じ構成、動作であることから同じ符号とし、その詳細説明は省略する。
【００３７】
図３に示すセンスアンプ部回路は、ビット線対と、センスアンプ回路と、プリチャージ回路から構成される。センスアンプ回路は、フリップフロップ部と高電圧電源供給部と、低電圧電源供給部からなる。本実施例の低電圧電源供給部は低電圧電源制御回路を有しないで、低電位節点ＶＮに低電圧ＶＬを供給するトランジスタＱ１２により構成される。トランジスタＱ１２は、ドレインにはフリップフロップの低電位節点ＶＮ、ソースには低電圧ＶＬ、ゲートにはセンスアンプ活性化信号ＳＡがそれぞれ接続されている。ここで低電圧ＶＬはフリップフロップが動作する低電圧であればよく、実施例１の低電圧ＶＬ１及びＶＬ２と同じ電圧であってもよく、異なる電圧であってもよい。
【００３８】
次に図２のタイミングチャートを流用して、センスアンプ部の動作を説明する。選択されたメモリセルのワード線（不図示）は活性化されている。センスアンプを活性化するセンスアンプ活性化信号ＳＡが時刻Ｔ０で活性化される。センスアンプ活性化信号ＳＡにより、高電圧電源切換制御回路１から第１高電圧切換信号ＳＡＰ１が出力される。第１高電圧切換信号ＳＡＰ１によりトランジスタＱ８がオンし、フリップフロップの高電位節点ＶＰに高電圧ＶＨ１が供給される。低電圧電源供給部においては、センスアンプ活性化信号ＳＡが直接トランジスタＱ１２のゲートに入力され、トランジスタＱ１２はオンする。フリップフロップの低電位節点ＶＮに低電圧ＶＬが供給される。これによりビット線対（ＢＬＴ、ＢＬＢ）は、高電圧ＶＨ１及び低電圧ＶＬの第三の電圧レベルに増幅される。このように最初のセンスアンプによる増幅はセンスアンプ活性化信号ＳＡにより行われる。
【００３９】
プリチャージを活性化するプリチャージ信号ＰＲＥが時刻Ｔ１で活性化されると、プリチャージ制御回路３からのゼロプリチャージ信号ＰＲＥ０が出力される。この信号により、第１高電圧切換信号ＳＡＰ１は非活性化され、第２高電圧切換信号ＳＡＰ２が活性化される。フリップフロップの高電位節点ＶＰに供給される電圧は高電圧ＶＨ１から高電圧ＶＨ２に切り換えられる。ここでの高電圧ＶＨ２は高電圧ＶＨ１よりも高い電圧である。このように電源切換えのタイミングはプリチャージ制御回路により制御される。
【００４０】
低電圧電源供給部はセンスアンプ活性化信号ＳＡにより制御されることから低電位ＶＬが、そのまま低電位節点ＶＮには低電圧ＶＬが供給される。ビット線対（ＢＬＴ、ＢＬＢ）は、高電圧ＶＨ１及び低電圧ＶＬの第三の電圧レベルから、高電圧ＶＨ２及び低電圧ＶＬの第四の電圧レベルの二段階で増幅される。この時点においてはメモリセルアレイの選択されたワード線（不図示）は活性化されているために、高電圧ＶＨ２及び低電圧ＶＬの第四の電圧レベルがメモリセルに書き込まれる。図２のタイミングチャートにおいて、時刻Ｔ１から時刻Ｔ２における低電位側の電圧切換が行われない。
【００４１】
メモリセルのワード線が非活性化される。その後センスアンプ活性化信号ＳＡが非活性化されるとともに、プリチャージ制御回路は時刻Ｔ２になるとゼロプリチャージ信号ＰＲＥ０を非活性化、第１プリチャージ信号ＰＲＥ１を活性化させる。ゼロプリチャージ信号ＰＲＥ０の非活性化により第２高電圧切換信号ＳＡＰ２が非活性化され、フリップフロップの高電位節点ＶＰへの高電圧ＶＨ２の供給が停止される。またセンスアンプ活性化信号ＳＡの非活性化により、フリップフロップの低電位節点ＶＮへの低電圧ＶＬの供給が停止される。第１プリチャージ信号ＰＲＥ１の活性化によりトランジスタＱ５，Ｑ６，Ｑ７がオンすることで、ビット線対（ＢＬＴ、ＢＬＢ）は 基準電圧ＶＲＥＦにプリチャージされる。このようにプリチャージのタイミングはプリチャージ制御回路により制御される。
【００４２】
本実施例のセンスアンプの動作方法は、最初の高電圧ＶＨ１及び低電圧ＶＬの第三の電圧レベルから、高電圧ＶＨ２及び低電圧ＶＬの第四の電圧レベルに二段階で増幅される。センスアンプの増幅を２段階化し、ＤＲＡＭのデータ保持に必要な電荷量確保の為の電圧レベルを最小限の電圧ストレス印加時間で設定することが可能になる。この動作方法とすることで急激な電圧増幅を行わないためセンスアンプ増幅時のノイズを低減できる。また短期間のみ高電圧ＶＨ２の電圧レベルを印加することで、メモリセルへの書き込み電圧は大きくできメモリセルの電荷量を確保するとともに、高電圧ストレス印加時間を最小限することでＭＯＳデバイスの特性劣化を防止できる。メモリセルの電荷量を確保するとともに、デバイス特性の劣化を防止できるセンスアンプの動作方法及びこれらのセンスアンプを備えた高信頼性の半導体装置が得られる。
【実施例３】
【００４３】
本発明の実施例３について、図４を用いて説明する。図４には本実施例３に係るセンスアンプ部回路図を示す。第１の実施例においては、センスアンプのフリップフロップへの電源の２段階切り換えを高電位側、低電位側の両方で実施としていたが、本実施例では低電位側のみ２段階切換を実施する動作方法である。実施例１のセンスアンプ部回路と比較すると高電圧電源供給部のみが異なり、他の構成素子は実施例１と同じ構成、動作であることから同じ符号とし、その詳細説明は省略する。
【００４４】
図４に示すセンスアンプ部回路は、ビット線対と、センスアンプ回路と、プリチャージ回路から構成される。センスアンプ回路は、フリップフロップと高電圧電源供給部と、低電圧電源供給部からなる。本実施例の高電圧電源供給部は高電圧電源制御回路１を有しないで、高電位節点ＶＰに高電圧ＶＨを供給するトランジスタＱ１３により構成される。トランジスタＱ１３は、ドレインにはフリップフロップの高電位節点ＶＰ、ソースには高電圧ＶＨ、ゲートには反転センスアンプ活性化信号ＳＡＢがそれぞれ接続されている。ここで高電圧ＶＨはフリップフロップが動作する高電圧であればよく、実施例１の高電圧ＶＨ１又はＶＨ２と同じ電圧であってもよく、異なる電圧であってもよい。
【００４５】
さらに図２のタイミングチャートを流用して、センスアンプ部の動作を説明する。選択されたメモリセルのワード線(不図示)は活性化されている。センスアンプを活性化するセンスアンプ活性化信号ＳＡが時刻Ｔ０で活性化される。センスアンプ活性化信号ＳＡにより、低電圧電源切換制御回路２から第１低電圧切換信号ＳＡＮ１が出力される。第１低電圧切換信号ＳＡＮ１によりトランジスタＱ１０がオンし、フリップフロップの低電位節点ＶＮに低電圧ＶＬ１が供給される。高電圧電源供給部においては、反転センスアンプ活性化信号ＳＡＢが直接トランジスタＱ１３のゲートに入力され、トランジスタＱ１３はオンする。フリップフロップの高電位節点ＶＰに高電圧ＶＨが供給される。これによりビット線対（ＢＬＴ、ＢＬＢ）は、高電圧ＶＨ及び低電圧ＶＬ１の第五の電圧レベルに増幅される。このように最初のセンスアンプによる増幅はセンスアンプ活性化信号ＳＡにより行われる。
【００４６】
プリチャージを活性化するプリチャージ信号ＰＲＥが時刻Ｔ１で活性化されると、プリチャージ制御回路３からのゼロプリチャージ信号ＰＲＥ０が出力される。この信号により、第１低電圧切換信号ＳＡＮ１は非活性化され、第２低電圧切換信号ＳＡＮ２が活性化される。フリップフロップの低電位節点ＶＮに供給される電圧は低電圧ＶＬ１から低電圧ＶＬ２に切り換えられる。このように電源切換えのタイミングはプリチャージ制御回路により制御される。
【００４７】
高電圧電源供給部は反転センスアンプ活性化信号ＳＡＢにより制御されることから高電位ＶＨが、そのまま高電位節点ＶＰには高電圧ＶＨが供給される。ビット線対（ＢＬＴ、ＢＬＢ）は、高電圧ＶＨ及び低電圧ＶＬ１の第五の電圧レベルから、高電圧ＶＨ及び低電圧ＶＬ２の第六の電圧レベルに二段階で増幅される。この時点においてはメモリセルアレイの選択されたワード線（不図示）は活性化されているために、高電圧ＶＨ及び低電圧ＶＬ２の第六の電圧レベルがメモリセルに書き込まれる。図２のタイミングチャートにおいて、時刻Ｔ１から時刻Ｔ２における高電位側の電圧切換が行われない。
【００４８】
メモリセルのワード線が非活性化される。その後センスアンプ活性化信号ＳＡが非活性化されるとともに、プリチャージ制御回路は時刻Ｔ２になるとゼロプリチャージ信号ＰＲＥ０を非活性化、第１プリチャージ信号ＰＲＥ１を活性化させる。ゼロプリチャージ信号ＰＲＥ０の非活性化により第２低電圧切換信号ＳＡＮ２が非活性化され、フリップフロップの低電位節点ＶＮへの低電圧ＶＬ２の供給が停止される。また反転センスアンプ活性化信号ＳＡＢの非活性化により、フリップフロップの高電位節点ＶＰへの高電圧ＶＨの供給が停止される。第１プリチャージ信号ＰＲＥ１の活性化によりトランジスタＱ５，Ｑ６，Ｑ７がオンすることで、ビット線対（ＢＬＴ、ＢＬＢ）は 基準電圧ＶＲＥＦにプリチャージされる。このようにプリチャージのタイミングはプリチャージ制御回路により制御される。
【００４９】
本実施例のセンスアンプの動作方法は、最初の高電圧ＶＨ及び低電圧ＶＬ１の第五の電圧レベルから、高電圧ＶＨ及び低電圧ＶＬ２の第六の電圧レベルに二段階で増幅される。センスアンプの増幅を２段階化し、ＤＲＡＭのデータ保持に必要な電荷量確保の為の電圧レベルを最小限の電圧ストレス印加時間 で設定することが可能になる。この動作方法とすることで急激な電圧増幅を行わないためセンスアンプ増幅時のノイズを低減できる。また短期間のみ大きな電圧振幅（ＶＨ，ＶＬ２）の電圧レベルを印加することで、メモリセルへの書き込み電圧は大きくできメモリセルの電荷量を確保するとともに、高電圧ストレス印加時間を最小限することでＭＯＳデバイスの特性劣化を防止できる。メモリセルの電荷量を確保するとともに、デバイス特性の劣化を防止できるセンスアンプの動作方法及びこれらのセンスアンプを備えた高信頼性の半導体装置が得られる。
【００５０】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではない。実施例におけるセンスアンプの動作としては、メモリセルからのデータ読み出し時を説明したが、書き込み時にも同様の動作を行うことは勿論である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５１】
【図１】実施例１に係るセンスアンプ部回路図である。
【図２】図１におけるタイミングチャートである。
【図３】実施例２に係るセンスアンプ部回路図である。
【図４】実施例３に係るセンスアンプ部回路図である。
【図５】従来例に係るセンスアンプ部回路図である。
【符号の説明】
【００５２】
１    高電圧電源切換制御回路
２    低電圧電源切換制御回路
３    プリチャージ制御回路
Ｑ１〜Ｑ１５    トランジスタ
ＢＬＴ、ＢＬＢ    ビット線
ＳＡＰ１、ＳＡＰ２    高電圧切換信号
ＳＡＮ１、ＳＡＮ２    低電圧切換信号
ＳＡ    センスアンプ活性化信号
ＳＡＢ    反転センスアンプ活性化信号
ＰＲＥ    プリチャージ信号
ＶＮ    低電位節点
ＶＰ    高電位節点
ＶＨ，ＶＨ１，ＶＨ２    高電圧
ＶＬ，ＶＬ１，ＶＬ２    低電圧
ＶＲＥＦ    基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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