(57)【要約】【課題】  半導体記憶装置において、面積の増加を抑えつつ、メモリセルへの書き込み電圧を向上させる。【解決手段】  第一アンプ１０７は、入出力線ＢＬＳＴ，ＢＬＳＢを第１の電圧と第１の電圧よりも高い第２の電圧とに増幅する。第二アンプ１０５は、ビット線ＢＬＴ，ＢＬＢを第１の電圧と第２の電圧よりも高い第３の電圧とに増幅する。スイッチ要素１０６は、入出力線ＢＬＳＴ，ＢＬＳＢとビット線ＢＬＴ，ＢＬＢとの接続関係を、接続状態と、切断状態と、伝達される電位が制限される伝達制限状態とのいずれかに切り替える。スイッチ要素が伝達制限状態に切り替えた場合に、第二アンプ１０５によって、ビット線ＢＬＴ，ＢＬＢの電圧を第３の電圧まで増幅することができるので、セルプレート電圧ＶＣＰを高く設定でき、メモリセル１０１〜１０４への書き込み電圧を向上させることができる。【選択図】図１
2007220234.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルからなり、前記各メモリセルは、共通のセルプレートに接続されたプレート電極と蓄積電極とを備えた容量と、前記容量の前記蓄積電極とビット線との間に設けられ、ゲートがワード線に接続されたトランジスタとを有するものである、メモリセルアレイと、
入出力線対の電位を、第１の電圧と、前記第１の電圧よりも高い第２の電圧とに増幅するための第一アンプと、
ビット線対の電位を、前記第１の電圧と、前記第２の電圧よりも高い第３の電圧とに増幅するための第二アンプと、
前記入出力線対と前記ビット線対との接続関係を、電気的に接続された接続状態と、電気的に切断された切断状態と、電気的に接続され、かつ、伝達される電位が制限される伝達制限状態とのいずれかに切り替える機能を有するスイッチ要素とを備え、
前記セルプレートの電圧は、前記第１の電圧よりも高く、前記第３の電圧よりも低い電圧に設定されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記スイッチ要素は、
前記入出力線対の一方と前記ビット線対の一方との間、および前記入出力線対の他方と前記ビット線対の他方との間にそれぞれ設けられた、並列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを、備えている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記スイッチ要素は、
前記入出力線対の一方と前記ビット線対の一方との間、および前記入出力線対の他方と前記ビット線対の他方との間にそれぞれ設けられた、並列に接続された２個のＮＭＯＳトランジスタを、備えている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記スイッチ要素は、
前記入出力線対の一方と前記ビット線対の一方との間、および前記入出力線対の他方と前記ビット線対の他方との間にそれぞれ設けられた、ＮＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタのゲート電圧のレベルによって、前記接続状態、前記切断状態および前記伝達制限状態を切り替える
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
リード動作およびライト動作において、
前記スイッチ要素が、前記切断状態から前記接続状態に切り替え、
前記第一アンプが、増幅を行い、
前記スイッチ要素が、前記接続状態から前記伝達制限状態に切り替え、
前記第二アンプが、増幅を行う
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
リード動作およびライト動作において、
前記スイッチ要素が、前記切断状態から前記接続状態に切り替え、
前記スイッチ要素が、前記接続状態から前記伝達制限状態に切り替え、
前記第一アンプが、増幅を行い、
前記第二アンプが、増幅を行う
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記第一アンプは、クロスカップル型ＣＭＯＳアンプを備え、
前記第二アンプは、クロスカップル型ＣＭＯＳアンプを備えている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記第一アンプは、クロスカップル型ＣＭＯＳアンプを備え、
前記第二アンプは、クロスカップル型ＰＭＯＳアンプを備えている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記第一アンプは、クロスカップル型ＮＭＯＳアンプを備え、
前記第二アンプは、クロスカップル型ＰＭＯＳアンプを備えている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１において、
前記第一アンプを構成するトランジスタと前記第二アンプを構成するトランジスタとにおいて、ゲート酸化膜圧が異なっている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１において、
前記第一アンプを構成するトランジスタと前記第二アンプを構成するトランジスタとにおいて、ソース・ドレイン間耐圧が異なっている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１において、
前記容量は、強誘電体膜が絶縁膜として設けられた強誘電体容量である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に強誘電体を搭載した半導体記憶装置に適用した場合に有効な技術に関するものである。
【背景技術】
【０００２】
近年、強誘電体膜をキャパシタの絶縁膜として用いることによって、データの記憶を不揮発性にする半導体記憶装置が知られている。これは、強誘電体の分極状態の遷移はヒステリシス特性を示し、かかる電圧が０になった際にも強誘電体には残留分極が残るので、この性質を利用して、不揮発性データの記憶を行うものである。
【０００３】
従来の、強誘電体を用いたＦｅＲＡＭ（フェロ・エレクトリック・ランダム・アクセス・メモリ）の構成と読み出し書き込み手法については、特許文献１に開示されている。図１４は従来の半導体記憶装置の構成を示す図、図１５は従来の半導体記憶装置の動作を示すタイミングチャートである。
【特許文献１】特許第３２８３６７２号（段落０００９、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術では、セルプレート電圧ＶＰＬがＶＤＤ／２の電圧であり、データ線Ｄｌｆｉ，ＤＢｆｉの電圧振幅はＶＤＤ−０Ｖである。このため、メモリセルＭＣへの書き込み電圧はＶＤＤ／２となり、書き込み電圧が電源電圧よりも小さくなる。したがって、書き込み電圧不足に起因した、書き込み分極量低下によるメモリ特性の低下や、書き込み時間の増大による高速化の妨げなどの問題がある。また、この問題を解消するために、ＶＤＤ及びＶＰＬの電圧を上昇させた場合、ＶＤＤ以上耐圧のトランジスタをセンスアンプなどに適用する必要があるため、装置面積が著しく増加するという別の問題が生じる。
【０００５】
前記の問題に鑑み、本発明では、半導体記憶装置において、面積の増加を抑えつつ、メモリセルへの書き込み電圧を向上させることを課題とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルからなり、前記各メモリセルは、共通のセルプレートに接続されたプレート電極と蓄積電極とを備えた容量と、前記容量の前記蓄積電極とビット線との間に設けられ、ゲートがワード線に接続されたトランジスタとを有するものである、メモリセルアレイと、入出力線対の電位を第１の電圧と前記第１の電圧よりも高い第２の電圧とに増幅するための第一アンプと、ビット線対の電位を前記第１の電圧と前記第２の電圧よりも高い第３の電圧とに増幅するための第二アンプと、前記入出力線対と前記ビット線対との接続関係を、電気的に接続された接続状態と、電気的に切断された切断状態と、電気的に接続されかつ伝達される電位が制限される伝達制限状態とのいずれかに切り替える機能を有するスイッチ要素とを備え、前記セルプレートの電圧は、前記第１の電圧よりも高く、前記第３の電圧よりも低い電圧に設定されているものである。
【０００７】
本発明によると、ビット線対の電位を第１と第３の電圧に増幅する第二アンプと、ビット線と入出力線との接続関係を、接続状態、切断状態、および伝達制限状態のいずれかに切り替える機能を有するスイッチ要素が設けられている。これにより、スイッチ要素が伝達制限状態に切り替えた場合に、第二アンプによって、ビット線の電圧を第２の電圧よりも高い第３の電圧まで増幅することができる。したがって、例えば、第２の電圧を電源電圧ＶＤＤとすると、第３の電圧をＶＤＤ２（電源電圧ＶＤＤの２倍の電圧）とし、セルプレート電圧を電源電圧ＶＤＤとすることによって、メモリセルへの書き込み電圧をＶＤＤとすることができる。すなわち、従来よりも、メモリセルへの書き込み電圧を向上させることができる。しかも、第一アンプは、ＶＤＤの耐圧のトランジスタによって構成すればよく、ＶＤＤ以上の耐圧が必要となる構成要素は、第二アンプとスイッチ要素のみである。したがって、回路面積の面積の大幅な増加を招くことがなく、半導体記憶装置の面積を小さく保つことができる。
【発明の効果】
【０００８】
本発明に係る半導体記憶装置によると、最小限の構成要素の追加により、メモリセルへの書き込み電圧を向上させることができ、高速動作及びメモリ特性の向上が可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置（メモリ装置）の構成を示す図である。図１において、メモリセル１０１、１０２、１０３、１０４が行列状に配置されており、メモリセルアレイ１０を構成している。図２はメモリセルの構成を示す図であり、４０１はＮＭＯＳトランジスタ、４０２は強誘電体容量である。強誘電体容量４０２は共通のセルプレートＣＰに接続されたプレート電極と蓄積電極とを有し、絶縁膜として強誘電体膜が設けられている。ＮＭＯＳトランジスタ４０１は強誘電体容量４０２の蓄積電極とビット線ＢＬとの間に設けられており、ゲートがワード線ＷＬに接続されている。セルプレートＣＰにはセルプレート電位ＶＣＰが与えられている。
【００１１】
また図１において、１０７は入出力線対ＢＬＳＴ，ＢＬＳＢの電位を、第１の電圧としてのＶＳＳと、第１の電圧よりも高い第２の電圧としてのＶＤＤに増幅するための第一アンプ、１０５はビット線対ＢＬＴ，ＢＬＢの電位を、ＶＳＳと、ＶＤＤよりも高い第３の電圧としてのＶＤＤ２に増幅するための第二アンプ、１０６は入出力線対ＢＬＳＴ，ＢＬＳＢとビット線対ＢＬＴ，ＢＬＢとの接続関係を切り替える機能を有するスイッチ要素である。
【００１２】
図３は第一アンプ１０７の構成を示す図である。図３において、２０１はクロスカップル型ＣＭＯＳアンプ、２０２はＶＳＳへのディスチャージトランジスタ、２０３はデータ線対ＤＬＴ，ＤＬＢに入出力線ＢＬＳＴ，ＢＬＳＢのデータを転送するトランジスタである。
【００１３】
図４はスイッチ要素１０６の構成を示す図である。図３において、３０１，３０２はＰＭＯＳトランジスタ、３０３，３０４はＮＭＯＳトランジスタである。ビット線ＢＬＴと入出力線ＢＬＳＴとの間に、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０３が並列に接続されており、ビット線ＢＬＢと入出力線ＢＬＳＢとの間に、ＰＭＯＳトランジスタ３０２およびＮＭＯＳトランジスタ３０４が並列に接続されている。信号ＳＳＷＰ，ＳＳＷＮによって、入出力線対ＢＬＳＴ，ＢＬＳＢとビット線対ＢＬＴ，ＢＬＢとの接続関係が、電気的に接続された接続状態と、電気的に切断された切断状態と、電気的に接続され、かつ、伝達される電位が制限される伝達制限状態のいずれかに設定される。ＰＭＯＳトランジスタ３０１，３０２およびＮＭＯＳトランジスタ３０３，３０４の両方が導通状態になったとき、接続状態となり、両方が非導通状態になったとき、切断状態となる。また、ＮＭＯＳトランジスタ３０３，３０４のみが導通状態になったとき、伝達制限状態となる。
【００１４】
図５は第二アンプ１０５の構成を示す図である。図５において、５０１はクロスカップル型ＰＭＯＳアンプ、５０２はビット線対ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズを行うトランジスタである。なお、クロスカップル型ＰＭＯＳアンプ５０１の代わりに、クロスカップル型ＣＭＯＳアンプを設けることも可能である。
【００１５】
ここで、第一アンプ１０７を構成するトランジスタと第二アンプ１０５を構成するトランジスタとにおいて、ゲート酸化膜圧が異なっているのが好ましい。あるいは、第一アンプ１０７を構成するトランジスタと第二アンプ１０５を構成するトランジスタとにおいて、ソース・ドレイン間耐圧が異なっているのが好ましい。
【００１６】
図６は本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【００１７】
まず、リード動作（読み出し動作）について説明する。時間ｒ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｒ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｒ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００１８】
時間ｒ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｒ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｒ６において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｒ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００１９】
時間ｒ８において、信号ＹＳがＶＤＤレベルとなり、入出力線ＢＬＳＴ，ＢＬＳＢとデータ線ＤＬＴ，ＤＬＢとが電気的に接続され、データ線ＤＬＴ，ＤＬＢにデータが転送される。時間ｒ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ，ＤＬＢへのデータ転送が終わる。時間ｒ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｒ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｒ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｒ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が読み出し動作である。
【００２０】
次に、ライト動作（書き込み動作）について説明する。時間ｗ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｗ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｗ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００２１】
時間ｗ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｗ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢ及び入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｗ６において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｗ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００２２】
時間ｗ８において、信号ＹＳがＶＤＤレベルとなり、データ線ＤＬＴ，ＤＬＢのデータが入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢに転送され、所定のデータに応じて、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＤ２とＶＳＳとなり、メモリセルにおける強誘電体容量に、それぞれ“ＶＤＤ”と“−ＶＤＤ”電圧が印加される。時間ｗ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ、ＤＬＢから入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢへのデータ転送が終わる。時刻ｗ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時刻ｗ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｗ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｗ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が書き込み動作である。
【００２３】
以上のように本実施形態によると、ビット線対ＢＬＴ，ＢＬＢの電位をＶＳＳとＶＤＤ２に増幅する第二アンプ１０５と、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとの接続関係を、接続状態、切断状態および伝達制限状態に切り替えるスイッチ要素１０６とを設けたことによって、ビット線対ＢＬＴ，ＢＬＢの電位差を、ＶＤＤよりも高い第３の電圧に増幅することができる。本実施形態の構成では、第一アンプ１０７は、ＶＤＤの耐圧のトランジスタによって構成することができ、ＶＤＤ以上の耐圧が必要な構成要素は第二アンプ１０５とスイッチ要素１０６のみとすることができるため、小面積である。ここで、第３の電圧をＶＤＤ２（電圧ＶＤＤの２倍）とし、セルプレート電圧を電源電圧ＶＤＤとすることによって、メモリセルへの書き込み電圧をＶＤＤとすることができる。
【００２４】
（第２の実施形態）
本発明の第２の実施形態に係る半導体記憶装置の構成は、図１に示すとおりである。ただし、スイッチ要素１０６の構成が、第１の実施形態と異なる。図７は本実施形態におけるスイッチ要素の構成を示す図である。図７において、７０１，７０２，７０３，７０４はＮＭＯＳトランジスタである。ビット線ＢＬＴと入出力線ＢＬＳＴとの間に、ＮＭＯＳトランジスタ７０１，７０３が並列に接続されており、ビット線ＢＬＢと入出力線ＢＬＳＢとの間に、ＮＭＯＳトランジスタ７０２，７０４が並列に接続されている。信号ＳＳＷＮ，ＳＳＷＮ２によって、入出力線対ＢＬＳＴ，ＢＬＳＢとビット線対ＢＬＴ，ＢＬＢとの接続関係が、電気的に接続された接続状態と、電気的に切断された切断状態と、電気的に接続され、かつ、伝達される電位が制限される伝達制限状態のいずれかに設定される。ＮＭＯＳトランジスタ７０１，７０２およびＮＭＯＳトランジスタ７０３，７０４の両方が、導通状態になったとき、接続状態となり、非導通状態になったとき、切断状態となる。また、ＮＭＯＳトランジスタ７０３，７０４のみが導通状態になったとき、伝達制限状態となる。スイッチ要素１０６を図７のような構成にすることによって、小面積化が図れる。
【００２５】
図８は本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【００２６】
まず、リード動作（読み出し動作）について説明する。時間ｒ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｒ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＮ２がＶＤＤ２（ＶＤＤ×２）レベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｒ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００２７】
時間ｒ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｒ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢ及び入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｒ６において、信号ＳＳＷＮ２がＶＳＳレベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｒ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００２８】
時間ｒ８において、信号ＹＳがＶＤＤレベルとなり、入出力線ＢＬＳＴ，ＢＬＳＢとデータ線ＤＬＴ，ＤＬＢとが電気的に接続され、データ線ＤＬＴ，ＤＬＢにデータが転送される。時間ｒ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ，ＤＬＢへのデータ転送が終わる。時間ｒ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｒ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｒ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｒ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が読み出し動作である。
【００２９】
次に、ライト動作（書き込み動作）について説明する。時間ｗ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｗ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＮ２がＶＤＤ２（ＶＤＤ×２）レベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｗ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００３０】
時間ｗ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｗ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢ及び入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｗ６において、信号ＳＳＷＮ２がＶＳＳレベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｗ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００３１】
時間ｗ８において、信号ＹＳがＶＤＤレベルとなり、データ線ＤＬＴ，ＤＬＢのデータが入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢに転送され、所定のデータに応じて、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＤ２とＶＳＳとなり、メモリセルにおける強誘電体容量に、それぞれ“ＶＤＤ”と“−ＶＤＤ”電圧が印加される。時間ｗ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ、ＤＬＢから入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢへのデータ転送が終わる。時刻ｗ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時刻ｗ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｗ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｗ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴとＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が書き込み動作である。
【００３２】
（第３の実施形態）
本発明の第３の実施形態に係る半導体記憶装置の構成は、図１に示すとおりである。ただし、スイッチ要素１０６の構成が、第１の実施形態と異なる。図９は本実施形態におけるスイッチ要素の構成を示す図である。図９において、９０１，９０２はＮＭＯＳトランジスタである。ビット線ＢＬＴと入出力線ＢＬＳＴとの間に、ＮＭＯＳトランジスタ９０１が接続されており、ビット線ＢＬＢと入出力線ＢＬＳＢとの間に、ＮＭＯＳトランジスタ９０２が接続されている。信号ＳＳＷＮのレベルによって、入出力線対ＢＬＳＴ，ＢＬＳＢとビット線対ＢＬＴ，ＢＬＢとの接続関係が、電気的に接続された接続状態と、電気的に切断された切断状態と、電気的に接続され、かつ、伝達される電位が制限される伝達制限状態のいずれかに設定される。スイッチ要素１０６を図９のような構成にすることによって、さらなる小面積化が図れる。
【００３３】
図１０は本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【００３４】
まず、リード動作（読み出し動作）について説明する。時間ｒ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｒ２において、信号ＳＳＷＮがＶＤＤ２（ＶＤＤ×２）レベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｒ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００３５】
時間ｒ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｒ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，とＢＬＢ及び入出力線ＢＬＳＴとＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｒ６において、信号ＳＳＷＮ２がＶＤＤレベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｒ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００３６】
時間ｒ８において、信号ＹＳがＶＤＤレベルとなり、入出力線ＢＬＳＴ，ＢＬＳＢとデータ線ＤＬＴ，ＤＬＢとが電気的に接続され、データ線ＤＬＴ，ＤＬＢにデータが転送される。時間ｒ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ，ＤＬＢへのデータ転送が終わる。時間ｒ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｒ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｒ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｒ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が読み出し動作である。
【００３７】
次に、ライト動作（書き込み動作）について説明する。時間ｗ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｗ２において、信号ＳＳＷＮがＶＤＤ２（ＶＤＤ×２）レベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｗ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００３８】
時間ｗ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｗ５において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢ及び入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｗ６において、信号ＳＳＷＮ２がＶＤＤレベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｗ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００３９】
時間ｗ８において、信号ＹＳがＶＤＤレベルとなり、データ線ＤＬＴ，ＤＬＢのデータが入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢに転送され、所定のデータに応じて、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＤ２とＶＳＳとなり、メモリセルにおける強誘電体容量に、それぞれ“ＶＤＤ”と“−ＶＤＤ”電圧が印加される。時間ｗ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ、ＤＬＢから入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢへのデータ転送が終わる。時刻ｗ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時刻ｗ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｗ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｗ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が書き込み動作である。
【００４０】
（第４の実施形態）
本発明の第４の実施形態に係る半導体記憶装置の構成は、図１に示すとおりであり、各構成要素の内部構成も第１の実施形態と同様である。ただし、スイッチ要素１０６が接続状態から伝達制限状態に切り替えるタイミングを、第１の実施形態と異なり、第一アンプ１０７の起動前としている。第一アンプ１０７の起動前に、伝達制限状態に切り替えることによって、第一アンプ１０７内の電圧増幅を高速に行うことができ、データ線へのデータ転送が高速化できる。
【００４１】
図１１は本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
まず、リード動作（読み出し動作）について説明する。時間ｒ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｒ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＳＳにディスチャージされる。時間ｒ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００４２】
時間ｒ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｒ５において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｒ６において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢが（ＶＤＤ−Ｖｔ）とＶＳＳまで増幅され、入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｒ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００４３】
時間ｒ８において、信号ＹＳがＶＤＤレベルとなり、入出力線ＢＬＳＴ，ＢＬＳＢとデータ線ＤＬＴ，ＤＬＢとが電気的に接続され、データ線ＤＬＴ，ＤＬＢにデータが転送される。時間ｒ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ，ＤＬＢへのデータ転送が終わる。時間ｒ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｒ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｒ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｒ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が読み出し動作である。
【００４４】
次に、ライト動作（書き込み動作）について説明する。時間ｗ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｗ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｗ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００４５】
時間ｗ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｗ５において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｗ６において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢが（ＶＤＤ−Ｖｔ）とＶＳＳに増幅され、入出力線ＢＬＳＴ，ＢＬＳＢの電圧がＶＤＤとＶＳＳまで増幅される。時間ｗ７において、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢの電圧が第二アンプ１０５によってＶＤＤ２とＶＳＳに増幅される。
【００４６】
時間ｗ８において、信号ＹＳがＶＤＤレベルとなり、データ線ＤＬＴとＤＬＢのデータが入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢに転送され、所定のデータに応じて、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＤ２とＶＳＳとなり、メモリセルにおける強誘電体容量に、それぞれ“ＶＤＤ”と“−ＶＤＤ”電圧が印加される。時間ｗ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ、ＤＬＢから入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢへのデータ転送が終わる。時間ｗ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｗ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｗ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｗ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴとＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が書き込み動作である。
【００４７】
（第５の実施形態）
本発明の第５の実施形態に係る半導体記憶装置の構成は、図１に示すとおりである。ただし、第一アンプ１０７の構成が、第１の実施形態と異なる。図１２は本実施形態における第一アンプ１０７の構成を示す図である。図１２において、図３と共通の構成要素には同一の符号を付しており、ここでは説明を省略する。図１２では、クロスカップル型ＮＭＯＳアンプ１２０１が、クロスカップル型ＣＭＯＳアンプ２０１の代わりに設けられている。第１アンプ１０７がＮＭＯＳのみで構成されることによって、第１の実施形態に対して更なる小面積化が可能になる。
【００４８】
図１３は本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【００４９】
まず、リード動作（読み出し動作）について説明する。時間ｒ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｒ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｒ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００５０】
時間ｒ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｒ５において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｒ６において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢがＶＤＤ２とＶＳＳに増幅され、入出力線ＢＬＳＴ，ＢＬＳＢの電圧が（ＶＤＤ−Ｖｔ）とＶＳＳまで増幅される。
【００５１】
時間ｒ８において、信号ＹＳがＶＤＤレベルとなり、入出力線ＢＬＳＴ，ＢＬＳＢとデータ線ＤＬＴ，ＤＬＢとが電気的に接続され、データ線ＤＬＴ，ＤＬＢにデータが転送される。時間ｒ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ，ＤＬＢへのデータ転送が終わる。時間ｒ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｒ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｒ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｒ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が読み出し動作である。
【００５２】
次に、ライト動作（書き込み動作）について説明する。時間ｗ１において、信号ＢＰがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのＶＣＰ（ＶＤＤレベル）へのプリチャージ及びイコライズが終了する。時間ｗ２において、信号ＳＳＷＮがＶＤＤレベル、信号ＳＳＷＰがＶＳＳレベルとなると、スイッチ要素１０６は切断状態から接続状態に切り替え、ビット線ＢＬＴ，ＢＬＢは第一アンプ１０７によってＶＳＳにディスチャージされる。時間ｗ３において、信号ＢＰＳＡがＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢのディスチャージが終わる。
【００５３】
時間ｗ４において、ワード線ＷＬ０がＶＰＰレベル（ＶＤＤ×２＋Ｖｔ）となり、メモリセル内の強誘電体容量の端子間にＶＤＤの電圧が印加され、しかる後にビット線ＢＬＴ，ＢＬＢに電位差が生じる。時間ｗ５において、信号ＳＳＷＰがＶＤＤ２（ＶＤＤ×２）レベルとなり、スイッチ要素１０６は接続状態から伝達制限状態に切り替える。時間ｗ６において、信号ＳＡＮがＶＤＤレベルとなり、信号ＸＳＡＰ２がＶＳＳレベルとなり、ビット線ＢＬＴ，ＢＬＢがＶＤＤ２とＶＳＳに増幅され、入出力線ＢＬＳＴ，ＢＬＳＢの電圧が（ＶＤＤ−Ｖｔ）とＶＳＳまで増幅される。
【００５４】
時間ｗ８において、信号ＹＳがＶＤＤレベルとなり、データ線ＤＬＴ，ＤＬＢのデータが入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢに転送され、所定のデータに応じて、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＤ２とＶＳＳとなり、メモリセルにおける強誘電体容量に、それぞれ“ＶＤＤ”と“−ＶＤＤ”電圧が印加される。時間ｗ９において、信号ＹＳがＶＳＳレベルとなり、データ線ＤＬＴ、ＤＬＢから入出力線ＢＬＳＴ、ＢＬＳＢ及びビット線ＢＬＴ、ＢＬＢへのデータ転送が終わる。時間ｗ１０において、ワード線ＷＬ０がＶＳＳレベルとなり、時間ｗ１１において、信号ＳＡＮがＶＳＳレベルとなり、信号ＸＳＡＰ２がＶＤＤ２レベルになり、第一アンプ１０７と第二アンプ１０５が増幅を停止する。時間ｗ１２において、信号ＳＳＷＮがＶＳＳレベルになり、スイッチ要素１０６は伝達制限状態から切断状態に切り替え、ビット線ＢＬＴ，ＢＬＢと入出力線ＢＬＳＴ，ＢＬＳＢとが電気的に切断される。時間ｗ１３において、信号ＢＰＳＡがＶＤＤレベルとなることによって、入出力線ＢＬＳＴ，ＢＬＳＢがＶＳＳレベルにディスチャージされ、信号ＢＰがＶＤＤ２レベルとなることによって、ビット線ＢＬＴ，ＢＬＢがＶＣＰ（ＶＤＤレベル）にプリチャージされる。以上が書き込み動作である。
【００５５】
なお、上述の各実施形態では、強誘電体容量を情報記憶素子として用いる強誘電体半導体記憶装置を例にとって説明したが、本発明は、強誘電体半導体記憶装置に限定するものではない。
【００５６】
なお、上述の各実施形態では、電源電圧の設定として、ＶＤＤ＝電源電圧、ＶＣＰ＝電源電圧、ＶＤＤ２＝ＶＤＤ×２、ＶＰＰ＝ＶＤＤ×２＋Ｖｔ、ＶＳＳ＝接地電圧として、説明したが、ＶＤＤ２は電源電圧よりも高い電圧であり、ＶＰＰはＶＤＤ２よりも高い電圧であり、ＶＣＰはＶＤＤ２とＶＳＳの間の電圧であれば、本発明が適用可能である。
【産業上の利用可能性】
【００５７】
本発明によると、小面積で、高電圧でのメモリセルへの書き込みと読み出しが可能になり、半導体記憶装置において、メモリ特性の向上を実現できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の各実施形態に係る半導体記憶装置の構成図である。
【図２】メモリセルの構成図である。
【図３】本発明の第１、２、３、４の実施形態における第一アンプの構成図である。
【図４】本発明の第１、４、５の実施形態におけるスイッチ要素の構成図である。
【図５】本発明の各実施形態における第二アンプの構成図である。
【図６】本発明の第１の実施形態における動作を示すタイミングチャートである。
【図７】本発明の第２の実施形態におけるスイッチ要素の構成図である。
【図８】本発明の第２の実施形態における動作を示すタイミングチャートである。
【図９】本発明の第３の実施形態におけるスイッチ要素の構成図である。
【図１０】本発明の第３の実施形態における動作を示すタイミングチャートである。
【図１１】本発明の第４の実施形態における動作を示すタイミングチャートである。
【図１２】本発明の第５の実施形態における第一アンプの構成図である。
【図１３】本発明の第５の実施形態における動作を示すタイミングチャートである。
【図１４】従来の半導体記憶装置の構成図である。
【図１５】従来の半導体記憶装置の動作を示すタイミングチャートである。
【符号の説明】
【００５９】
１０  メモリセルアレイ
１０１，１０２，１０３，１０４  メモリセル
１０５  第二アンプ
１０６  スイッチ要素
１０７  第一アンプ
２０１  クロスカップル型ＣＭＯＳアンプ
３０１，３０２  ＰＭＯＳトランジスタ
３０３，３０４  ＮＭＯＳトランジスタ
４０１  トランジスタ
４０２  容量
５０１  クロスカップル型ＰＭＯＳアンプ
７０１，７０２，７０３，７０４  ＮＭＯＳトランジスタ
９０１，９０２  ＮＭＯＳトランジスタ
１２０１  クロスカップル型ＮＭＯＳトランジスタ
ＷＬ，ＷＬ０，ＷＬ１  ワード線
ＢＬ，ＢＬＴ，ＢＬＢ  ビット線
ＢＬＳＴ、ＢＬＳＢ  入出力線
ＤＬＴ、ＤＬＢ  データ線
ＶＣＰ  セルプレート電圧
【図１】
2007220234.tif 000003
【図２】
2007220234.tif 000004
【図３】
2007220234.tif 000005
【図４】
2007220234.tif 000006
【図５】
2007220234.tif 000007
【図６】
2007220234.tif 000008
【図７】
2007220234.tif 000009
【図８】
2007220234.tif 000010
【図９】
2007220234.tif 000011
【図１０】
2007220234.tif 000012
【図１１】
2007220234.tif 000013
【図１２】
2007220234.tif 000014
【図１３】
2007220234.tif 000015
【図１４】
2007220234.tif 000016
【図１５】
2007220234.tif 000017