(57)【要約】【課題】逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法を得る。【解決手段】接続部Ｌｘ１の電圧が接地電圧になり逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超え逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力されて第３のスイッチング素子Ｍ３をオフさせ、第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにし、出力端子ＯＵＴから接地電圧への逆電流をなくすようにした。【選択図】図１
2007236194.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生を防止するために、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断する逆電流防止回路部と、
を備えることを特徴とする同期整流型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流型スイッチングレギュレータに関し、特に、ＩＣ回路において軽負荷時の高効率化を図ることができる同期整流型スイッチングレギュレータに関する。
【背景技術】
【０００２】
図５は、従来の同期整流型スイッチングレギュレータの回路例を示した図である（例えば、特許文献１参照。）。
図５のスイッチングレギュレータは、降圧型の同期整流型スイッチングレギュレータであり、軽負荷時に、出力端子１０４からＮＭＯＳトランジスタＱＮ１を介して接地電圧ＧＮＤへ電流が逆流する。このような逆電流の発生を防止するために、図５のスイッチングレギュレータでは、検出回路１３１を用いて、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との接続部Ｋの電圧が、接地電圧ＧＮＤ以下にアンダーシュートしてから、再び接地電圧ＧＮＤを超えて上昇するタイミングを高速に検出して、速やかにＮＭＯＳトランジスタＱＮ１をオフさせて逆電流の発生を防止し、消費電力の低減を図っていた。
【特許文献１】特開２００４−５６９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図５のスイッチングレギュレータでは、検出回路１３１で逆電流を検出すると出力ドライバ１３２を介してＮＭＯＳトランジスタＱＮ１をオフさせていた。このため、逆電流を検出してからＮＭＯＳトランジスタＱＮ１をオフさせるまでに遅延時間が発生し、出力端子１０４からコイルＬ１を介して逆電流が流れる時間が長くなり、効率が低下するという問題があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができる同期整流型スイッチングレギュレータを得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生を防止するために、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断する逆電流防止回路部と、
を備えるものである。
【発明の効果】
【０００６】
本発明の同期整流型スイッチングレギュレータによれば、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生を防止するために、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断するようにした。このことから、第２のスイッチング素子の制御回路系と独立した回路を使用して第２のスイッチング素子に流れる逆電流を遮断することができるため、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ２とを備えている。
【０００８】
更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、ＮＭＯＳトランジスタからなる第３のスイッチング素子Ｍ３と、逆電流検出回路６とを備えている。逆電流検出回路６は、コンパレータ１１及びバッファＢＦ３で構成されている。なお、スイッチングレギュレータ１では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ３及び逆電流検出回路６は逆電流防止回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１〜Ｍ３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【０００９】
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力される。逆電流検出回路６は、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断して逆電流の発生を防止する。
【００１０】
入力端子ＩＮと接地電圧との間には第１から第３の各スイッチング素子Ｍ１〜Ｍ３が直列に接続され、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続部をＬｘ１とする。接続部Ｌｘ１と出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ１には、位相補償用のコンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端には分圧電圧ＶＦＢが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端に接続されている。
【００１１】
また、誤差増幅回路３の出力端と接地電圧との間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートにそれぞれ入力されている。コンパレータ１１の反転入力端は接続部Ｌｘ１に接続され、コンパレータ１１の非反転入力端は接地電圧に接続されている。コンパレータ１１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ３のゲートに接続されている。
【００１２】
このような構成において、接続部Ｌｘ１の電圧が接地電圧未満であり、接続部Ｌｘ１から接地電圧に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からハイレベルの信号が出力され、第３のスイッチング素子Ｍ３はオンして導通状態になる。このような状態において、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。
【００１３】
また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ１の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力され、第３のスイッチング素子Ｍ３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ２はオンした状態のままである。
【００１４】
このように、逆電流検出回路６は、接続部Ｌｘ１の電圧から第２のスイッチング素子Ｍ２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ２に直列に接続された第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断するようにした。このため、第２のスイッチング素子Ｍ２に流れる逆電流の発生を確実に防止することができる。また、第２のスイッチング素子Ｍ２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００１５】
次に、図１では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図１は、図２のようになる。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の発振回路４をなくし、電流検出回路１５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路１６、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９を追加したことにある。
【００１６】
図２のスイッチングレギュレータ１は、第１のスイッチング素子Ｍ１と、同期整流用の第２のスイッチング素子Ｍ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、第３のスイッチング素子Ｍ３と、逆電流検出回路６とを備えている。更に、スイッチングレギュレータ１は、電流検出回路１５と、クロック信号ＣＬＫを生成して出力する発振回路１６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路１７と、加算回路１８と、フリップフロップ回路１９とを備えている。
【００１７】
また、電流検出回路１５は、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路で構成され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１と同型のＭＯＳトランジスタ、すなわちＰＭＯＳトランジスタからなる。なお、図２では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路１６、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２、コンデンサＣ２，Ｃ３、電流検出回路１５、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９が制御回路部をなす。
【００１８】
発振回路１６から出力されたクロック信号ＣＬＫは、スロープ補償回路１７とフリップフロップ回路１９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路１７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路１８に出力する。また、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路は、第１のスイッチング素子Ｍ１と並列に接続されている。第４のスイッチング素子Ｍ４のゲートは第１のスイッチング素子Ｍ１のゲートに接続され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１に同期してオン／オフする。抵抗Ｒ４には第１のスイッチング素子Ｍ１から出力される電流に比例した電流が流れ、該電流は抵抗Ｒ４によって電圧に変換され、抵抗Ｒ４と第４のスイッチング素子Ｍ４との接続部の電圧が信号Ｓｃｕとして加算回路１８に出力される。
【００１９】
加算回路１８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路１８から出力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成してフリップフロップ回路１９のリセット入力端Ｒに出力する。フリップフロップ回路１９の反転出力端ＱＢは、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のゲートにそれぞれ接続されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに接続されている。
【００２０】
このような構成において、フリップフロップ回路１９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路１９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端ＱＢをローレベルにする。フリップフロップ回路１９のリセット入力端ＲにはＰＷＭコンパレータ５の出力端が接続されており、フリップフロップ回路１９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端ＱＢをハイレベルに戻す。フリップフロップ回路１９の出力端ＱＢから出力された信号は、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のそれぞれのゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力される。逆電流検出回路６の動作は図１の場合と同様であるのでその説明を省略する。このように、図２のような電流モード制御型のスイッチングレギュレータにおいても図１の場合と同様の効果を得ることができる。
【００２１】
なお、図１及び図２において、第３のスイッチング素子Ｍ３を第２のスイッチング素子Ｍ２と接地電圧との間に接続したが、第３のスイッチング素子Ｍ３を接続部Ｌｘ１と第２のスイッチング素子Ｍ２との間に接続するようにしてもよい。
【００２２】
第２の実施の形態．
前記第１の実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３において、スイッチングレギュレータ１ａは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１１と、ＰＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ１２とを備えている。
【００２３】
更に、スイッチングレギュレータ１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、ＰＭＯＳトランジスタからなる第３のスイッチング素子Ｍ１３と、逆電流検出回路６ａとを備えている。また、逆電流検出回路６ａは、コンパレータ１１及びバッファＢＦ３で構成されている。
【００２４】
なお、スイッチングレギュレータ１ａでは、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ１３及び逆電流検出回路６ａは逆電流防止回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１１〜Ｍ１３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００２５】
バッファＢＦ１は、インバータＩＮＶ１を介して入力されたパルス信号Ｓｐｗを第１及び第２の各スイッチング素子Ｍ１１，Ｍ１２のそれぞれのゲートに出力する。逆電流検出回路６ａは、第２のスイッチング素子Ｍ１２の接続を遮断して逆電流の発生を防止する。
入力端子ＩＮと接地電圧との間にはインダクタＬ１と第１のスイッチング素子Ｍ１１が直列に接続され、インダクタＬ１と第１のスイッチング素子Ｍ１１との接続部をＬｘ２とする。接続部Ｌｘ２と出力端子ＯＵＴとの間には、第２のスイッチング素子Ｍ１２及び第３のスイッチング素子Ｍ１３が直列に接続されている。コンパレータ１１の反転入力端は接続部Ｌｘ２に接続され、コンパレータ１１の非反転入力端は出力端子ＯＵＴに接続されている。コンパレータ１１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ１３のゲートに接続されている。
【００２６】
このような構成において、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えており、出力端子ＯＵＴから接続部Ｌｘ２に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からローレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオンして導通状態になる。このような状態において、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が短くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが低下するように制御される。
【００２７】
また、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が長くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになり、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合は、コンパレータ１１からハイレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオフして遮断状態になる。このとき、第２のスイッチング素子Ｍ１２はオンした状態のままである。
【００２８】
このように、逆電流検出回路６ａは、接続部Ｌｘ２の電圧から第２のスイッチング素子Ｍ１２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると第２のスイッチング素子Ｍ１２に直列に接続された第３のスイッチング素子Ｍ１３をオフさせて第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの接続を遮断するようにした。このため、第２のスイッチング素子Ｍ２に流れる逆電流の発生を確実に防止することができる。また、第２のスイッチング素子Ｍ１２の制御回路系と独立した回路を使用して第２のスイッチング素子Ｍ１２に流れる逆電流を遮断するようにしたことから、逆電流の発生を検出してから該逆電流を遮断するまでの遅延時間の短縮を図ることができ、効率を向上させることができると共に、設計が容易であり設計の効率化を図ることができる。
【００２９】
次に、図３では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図３は、図４のようになる。なお、図４では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図４における図３との相違点は、図３の発振回路４をなくし、電流検出回路２５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路２６、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９を追加したことにある。
【００３０】
図４のスイッチングレギュレータ１ａは、第１のスイッチング素子Ｍ１１と、同期整流用の第２のスイッチング素子Ｍ１２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、逆電流検出回路６ａとを備えている。更に、スイッチングレギュレータ１ａは、電流検出回路２５と、クロック信号ＣＬＫを生成して出力する発振回路２６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路２７と、加算回路２８と、フリップフロップ回路２９とを備えている。
【００３１】
また、電流検出回路２５は、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路で構成され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１と同型のＭＯＳトランジスタ、すなわちＮＭＯＳトランジスタからなる。なお、図４では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路２６、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１、コンデンサＣ２，Ｃ３、電流検出回路２５、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９が制御回路部をなす。
【００３２】
発振回路２６から出力されたクロック信号ＣＬＫは、スロープ補償回路２７とフリップフロップ回路２９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路２７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路２８に出力する。また、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路は、第１のスイッチング素子Ｍ１１と並列に接続されている。第４のスイッチング素子Ｍ１４のゲートは第１のスイッチング素子Ｍ１１のゲートに接続され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１に同期してオン／オフする。抵抗Ｒ１４には第１のスイッチング素子Ｍ１１に流れる電流に比例した電流が流れ、該電流は抵抗Ｒ１４によって電圧に変換され、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４との接続部の電圧が信号Ｓｃｕとして加算回路２８に出力される。
【００３３】
加算回路２８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路２８から入力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成し、インバータＩＮＶ１を介してフリップフロップ回路２９のリセット入力端Ｒに出力する。フリップフロップ回路２９の出力端Ｑは、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のゲートにそれぞれ接続されている。
【００３４】
このような構成において、フリップフロップ回路２９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路２９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端Ｑをハイレベルにする。フリップフロップ回路２９のリセット入力端ＲにはインバータＩＮＶ１を介してＰＷＭコンパレータ５からのパルス信号Ｓｐｗが入力されており、フリップフロップ回路２９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端Ｑをローレベルに戻す。フリップフロップ回路２９の出力端Ｑから出力された信号は、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のそれぞれのゲートに入力される。逆電流検出回路６ａの動作は図３の場合と同様であるのでその説明を省略する。このように、図４のような電流モード制御型のスイッチングレギュレータにおいても図３の場合と同様の効果を得ることができる。
【００３５】
なお、図３及び図４において、第３のスイッチング素子Ｍ１３を第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの間に接続したが、第３のスイッチング素子Ｍ１３を接続部Ｌｘ１と第２のスイッチング素子Ｍ１２との間に接続するようにしてもよい。
【００３６】
図１において、第３のスイッチング素子Ｍ３を接続部Ｌｘ１と第２のスイッチング素子Ｍ２との間に接続するようにした場合、図１は図６のようになり、図２の場合も同様である。また、図３において、第３のスイッチング素子Ｍ１３を接続部Ｌｘ１と第２のスイッチング素子Ｍ１２との間に接続するようにした場合、図３は図７のようになり、図４の場合も同様である。
【００３７】
第３の実施の形態．
前記第１の実施の形態では、逆電流が発生する兆候又は逆電流の発生を検出するために接続部Ｌｘ１と接地電圧との電圧比較を行うことから、逆電流検出回路６のコンパレータ１１を常時作動させていたが、逆流を検出して同期整流用のスイッチング素子Ｍ２に直列に接続された第３のスイッチング素子Ｍ３をオフさせて遮断状態にすると、該オフさせた第３のスイッチング素子Ｍ３のゲートに入力されているコンパレータ１１の出力信号をラッチさせることにより、該コンパレータ１１の電圧比較動作を停止させるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
【００３８】
図８は、本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図８では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図８における図１との相違点は、図１の逆電流検出回路６のコンパレータ１１を電圧比較回路４１に置き換えたことにあり、これに伴って、図１の逆電流検出回路６を逆電流検出回路６ｂにし、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ｂにした。
【００３９】
図８において、スイッチングレギュレータ１ｂは、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１ｂは、第１のスイッチング素子Ｍ１と、第２のスイッチング素子Ｍ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、第３のスイッチング素子Ｍ３と、逆電流検出回路６ｂとを備えている。
【００４０】
逆電流検出回路６ｂは、電圧比較回路４１及びバッファＢＦ３で構成されている。なお、スイッチングレギュレータ１ｂでは、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ３及び逆電流検出回路６ｂは逆電流防止回路部をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１〜Ｍ３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００４１】
逆電流検出回路６ｂは、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ３をオフさせて第２のスイッチング素子Ｍ２と接地電圧との接続を遮断して逆電流の発生を防止する。電圧比較回路４１には、接続部Ｌｘ１の電圧と接地電圧がそれぞれ入力され、更にバッファＢＦ２の出力信号が入力されている。電圧比較回路４１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ３のゲートに接続されている。
【００４２】
このような構成において、接続部Ｌｘ１の電圧が接地電圧未満であり、接続部Ｌｘ１から接地電圧に電流が流れる逆電流が発生する兆候がない場合は、電圧比較回路４１からハイレベルの信号が出力され、第３のスイッチング素子Ｍ３はオンして導通状態になる。
次に、接続部Ｌｘ１の電圧が接地電圧になって、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、電圧比較回路４１は、ローレベルの信号をラッチして出力すると共に、電圧比較動作を停止して低消費電流モードになる。このため、第３のスイッチング素子Ｍ３はオフして遮断状態になり、このとき、第２のスイッチング素子Ｍ２はオンした状態のままである。第２のスイッチング素子Ｍ２をオフさせて遮断状態にするために、バッファＢＦ２からローレベルの信号が出力されると、電圧比較回路４１は、電圧比較動作を開始し、接続部Ｌｘ１の電圧が接地電圧未満になると、ローレベルの信号のラッチを解除してハイレベルの信号を出力する。
【００４３】
なお、前記説明では、図１の回路構成を有する場合を例にして説明したが、図２の回路構成を有する場合も同様であり、図２の逆電流検出回路６を図８で示した逆電流検出回路６ｂに置き換えればよいことから、その説明を省略する。
【００４４】
このように、本第３の実施の形態におけるスイッチングレギュレータは、逆電流検出回路６ｂが、図１の逆電流検出回路６と同様の動作を行うと共に、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合には、第３のスイッチング素子Ｍ３をオフさせて遮断状態にするための信号をラッチして出力した後、電圧比較動作を停止して低消費電流モードになるようにした。このため、前記第１の実施の形態と同様の効果を得ることができると共に、消費電流の低減を図ることができる。
【００４５】
第４の実施の形態．
前記第２の実施の形態では、逆電流が発生する兆候又は逆電流の発生を検出するために接続部Ｌｘ２と出力電圧Ｖｏｕｔとの電圧比較を行うことから、逆電流検出回路６ａのコンパレータ１１を常時作動させていたが、逆流を検出して同期整流用のスイッチング素子Ｍ１２に直列に接続された第３のスイッチング素子Ｍ１３をオフさせて遮断状態にすると、該オフさせた第３のスイッチング素子Ｍ１３のゲートに入力されているコンパレータ１１の出力信号をラッチさせることにより、該コンパレータ１１の電圧比較動作を停止させるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
【００４６】
図９は、本発明の第４の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図９では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図９における図３との相違点は、図３の逆電流検出回路６ａのコンパレータ１１を電圧比較回路４５に置き換えたことにあり、これに伴って、図３の逆電流検出回路６ａを逆電流検出回路６ｃにし、図３のスイッチングレギュレータ１ａをスイッチングレギュレータ１ｃにした。
【００４７】
図９において、スイッチングレギュレータ１ｃは、第１のスイッチング素子Ｍ１１と、第２のスイッチング素子Ｍ１２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、第３のスイッチング素子Ｍ１３と、逆電流検出回路６ｃとを備えている。また、逆電流検出回路６ｃは、電圧比較回路４５及びバッファＢＦ３で構成されている。
【００４８】
なお、スイッチングレギュレータ１ｃでは、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１及びコンデンサＣ２，Ｃ３は制御回路部をなし、第３のスイッチング素子Ｍ１３及び逆電流検出回路６ｃは逆電流防止回路部をなす。また、スイッチングレギュレータ１ｃにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１１〜Ｍ１３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
【００４９】
逆電流検出回路６ｃは、第２のスイッチング素子Ｍ１２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ１３をオフさせて第２のスイッチング素子Ｍ１２と出力端子ＯＵＴとの接続を遮断して逆電流の発生を防止する。電圧比較回路４５には、接続部Ｌｘ２の電圧と出力電圧Ｖｏｕｔがそれぞれ入力され、更にバッファＢＦ１の出力信号が入力されている。電圧比較回路４５の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ１３のゲートに接続されている。
【００５０】
このような構成において、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えており、出力端子ＯＵＴから接続部Ｌｘ２に電流が流れる逆電流が発生する兆候がない場合は、電圧比較回路４５からローレベルの信号が出力され、第３のスイッチング素子Ｍ１３はオンして導通状態になる。
次に、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになって、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合は、電圧比較回路４５は、ハイレベルの信号をラッチして出力すると共に、電圧比較動作を停止して低消費電流モードになる。このため、第３のスイッチング素子Ｍ１３はオフして遮断状態になり、このとき、第２のスイッチング素子Ｍ１２はオンした状態のままである。第２のスイッチング素子Ｍ１２をオフさせて遮断状態にするために、バッファＢＦ１からハイレベルの信号が出力されると、電圧比較回路４５は、電圧比較動作を開始し、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えると、ハイレベルの信号のラッチを解除してローレベルの信号を出力する。
【００５１】
なお、前記説明では、図３の回路構成を有する場合を例にして説明したが、図４の回路構成を有する場合も同様であり、図４の逆電流検出回路６ａを図９で示した逆電流検出回路６ｃに置き換えればよいことから、その説明を省略する。
【００５２】
このように、本第４の実施の形態におけるスイッチングレギュレータは、逆電流検出回路６ｃが、図３の逆電流検出回路６ａと同様の動作を行うと共に、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになって、逆電流が発生する兆候を検出した場合、又は接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合には、第３のスイッチング素子Ｍ１３をオフさせて遮断状態にするための信号をラッチして出力した後、電圧比較動作を停止して低消費電流モードになるようにした。このため、前記第２の実施の形態と同様の効果を得ることができると共に、消費電流の低減を図ることができる。
【００５３】
なお、前記第１から第４の各実施の形態において、第２及び第３の各スイッチング素子はそれぞれトランジスタサイズが大きいため、直列に接続された第２及び第３の各スイッチング素子をレイアウトする際、該２つのスイッチング素子の接続部のドレインとソースを共通化することによってチップ面積の縮小化を図ることができる。例えば、図１の場合の第２及び第３の各スイッチング素子Ｍ２，Ｍ３を図１０で示しており、図１０の場合における第２及び第３の各スイッチング素子Ｍ２，Ｍ３のレイアウトパターン例を図１１に示している。図１１では、第２のスイッチング素子Ｍ２のソースと第３のスイッチング素子のドレインを共通化している。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図２】本発明の第１の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図３】本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図４】本発明の第２の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図５】従来の同期整流型スイッチングレギュレータの回路例を示した図である。
【図６】本発明の第１の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図７】本発明の第２の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。
【図８】本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図９】本発明の第４の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
【図１０】図１の第２及び第３の各スイッチング素子を示した図である。
【図１１】図１０の場合のレイアウトパターン例を示した図である。
【符号の説明】
【００５５】
１，１ａ  スイッチングレギュレータ
２  基準電圧発生回路
３  誤差増幅回路
４，１６，２６  発振回路
５  ＰＷＭコンパレータ
６，６ａ  逆電流検出回路
１０  負荷
１１  コンパレータ
１５，２５  電流検出回路
１７，２７  スロープ補償回路
１８，２８  加算回路
１９，２９  フリップフロップ回路
Ｒ１，Ｒ２  抵抗
Ｌ１  インダクタ
Ｃ１  コンデンサ
Ｍ１，Ｍ１１  第１のスイッチング素子
Ｍ２，Ｍ１２  第２のスイッチング素子
Ｍ３，Ｍ１３  第３のスイッチング素子
ＢＦ１〜ＢＦ３  バッファ
ＩＮＶ１  インバータ
１ｂ，１ｃ  スイッチングレギュレータ
６ｂ，６ｃ  逆電流検出回路
４１，４５  電圧比較回路
【図１】
2007236194.tif 000003
【図２】
2007236194.tif 000004
【図３】
2007236194.tif 000005
【図４】
2007236194.tif 000006
【図５】
2007236194.tif 000007
【図６】
2007236194.tif 000008
【図７】
2007236194.tif 000009
【図８】
2007236194.tif 000010
【図９】
2007236194.tif 000011
【図１０】
2007236194.tif 000012
【図１１】
2007236194.tif 000013