(57)【要約】【課題】配線遅延を削減して動作速度を向上させた半導体デバイスを提供する。【解決手段】半導体デバイス１は、基板２に形成されたＣＬＢ３ａ及びＣＬＢ３ｉと、ＣＬＢ３ａとＣＬＢ３ｉとの間に形成されて組み替え可能なＳＷＭ４ａ〜４ｌと、ＳＷＭ４ａ〜４ｌの速度ばらつきをそれぞれ測定する速度ばらつき測定回路５と、速度ばらつき測定回路５によってそれぞれ測定されたＳＷＭ４ａ〜４ｌの速度ばらつきに基づいて、ＣＬＢ３ａとＣＬＢ３ｉとの間の配線経路を決定する配線経路決定部６とを備える。【選択図】図２
2007214181.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された第１演算回路及び第２演算回路と、
前記第１演算回路と前記第２演算回路との間に形成されて組み替え可能な複数個の配線要素と、
前記複数個の配線要素の速度ばらつきをそれぞれ測定する速度ばらつき測定回路と、
前記速度ばらつき測定回路によってそれぞれ測定された複数個の配線要素の速度ばらつきに基づいて、前記第１演算回路と前記第２演算回路との間の配線経路を決定する配線経路決定部とを備えたことを特徴とする半導体デバイス。
【請求項２】
前記配線経路決定部は、前記速度ばらつきに基づいて重みをつけたコストを、前記複数個の配線要素のそれぞれに割当て、前記コストの総和に基づいて前記配線経路を決定する請求項１記載の半導体デバイス。
【請求項３】
前記配線経路決定部は、
【数１】
2007214181.tif 000006
なる数式に基づいて前記コストを割り当て、
ここで、
Ｎ：前記複数個の配線要素を表すＲＣラダーの配線長、
ｉ：前記ＲＣラダーの各ノードのソースからの距離、
Ｃａｖｅ：前記ＲＣラダーの各容量値の平均、
Ｒａｖｅ：前記ＲＣラダーの各抵抗値の平均、
αＲ（ｉ）：前記ＲＣラダーのｉ番目のノードの抵抗値Ｒｉを平均Ｒａｖｅで除算したもの、
αＣ（ｉ）：前記ＲＣラダーのｉ番目のノードの容量値Ｃｉを平均Ｃａｖｅで除算したもの、
である請求項２記載の半導体デバイス。
【請求項４】
前記配線要素は、スイッチマトリックスである請求項１記載の半導体デバイス。
【請求項５】
前記第１演算回路及び前記第２演算回路は、組み替え可能な論理ブロックである請求項１記載の半導体デバイス。
【請求項６】
第１演算回路及び第２演算回路を基板に形成し、
組み替え可能な複数個の配線要素を前記第１演算回路と前記第２演算回路との間に形成し、
前記複数個の配線要素の速度ばらつきをそれぞれ測定し、
前記それぞれ測定された複数個の配線要素の速度ばらつきに基づいて、前記第１演算回路と前記第２演算回路との間の配線経路を決定することを特徴とする半導体デバイスの配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に形成された複数個の演算回路と、複数個の演算回路の間に形成されて組み替え可能な複数個の配線要素とを備えた半導体デバイス及び半導体デバイスの配線方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ（集積回路）チップ（chip）のナノメータプロセスにおけるＮＲＥコストの増大に伴って、フィールドプログラマブルゲートアレイ（ＦＰＧＡ（登録商標））等のフィールドプログラマブルデバイスが、広く使用されている。
【０００３】
この従来のフィールドプログラマブルゲートアレイは、基板に形成された複数個の演算回路と、複数個の演算回路の間に形成されて組み替え可能な複数個の配線要素とを備えている。演算回路は、組み替え可能な論理ブロック（Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ  Ｂｌｏｃｋ）（以下「ＣＬＢ」という）によって構成されている。配線要素は、スイッチマトリックス（以下「ＳＷＭ」という）によって構成されている。
【０００４】
従来、すべてのフィールドプログラマブルゲートアレイは、共通の構成データによって構成されていた。このような固定構造のフィールドプログラマブルゲートアレイは、その物理的構造のゆえに、プロセスばらつきに対して強い。
【非特許文献１】Ｘ．−Ｙ．Ｌｉ，Ｆ．Ｗａｎｇ，Ｔ．Ｌａ，ａｎｄ  Ｚ．−Ｍ．Ｌｉｎｇ．Ｆｐｇａ  ａｓ  ｐｒｏｃｅｓｓ  ｍｏｎｉｔｏｒ−ａｎ  ｅｆｆｅｃｔｉｖｅ  ｍｅｔｈｏｄ  ｔｏ  ｃｈａｒａｃｔｅｒｉｚｅ  ｐｏｌｙ  ｇａｔｅ  ｃｄ  ｖａｒｉａｔｉｏｎ  ａｎｄ  ｉｔｓ  ｉｍｐａｃｔ  ｏｎ  ｐｒｏｄｕｃｔ  ｐｅｒｆｏｒｍａｎｃｅ  ａｎｄ  ｙｉｅｌｄ．  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述した固定構造のデバイスにおいては、ダイ内部（ＷＩＤ、within-die）ばらつきが大きくなり、個々のチップ内のＳＷＭの速度ばらつきが拡大することが懸念される（非特許文献１）。
【０００６】
ＳＷＭの速度ばらつきが拡大すると、ＳＷＭによる配線遅延が増大して、速度の遅いチップが大量に生産されてしまうという問題がある。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、配線遅延を削減して動作速度を向上させた半導体デバイス及び半導体デバイスの配線方法を実現することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体デバイスは、上記課題を解決するために、基板に形成された第１演算回路及び第２演算回路と、前記第１演算回路と前記第２演算回路との間に形成されて組み替え可能な複数個の配線要素と、前記複数個の配線要素の速度ばらつきをそれぞれ測定する速度ばらつき測定回路と、前記速度ばらつき測定回路によってそれぞれ測定された複数個の配線要素の速度ばらつきに基づいて、前記第１演算回路と前記第２演算回路との間の配線経路を決定する配線経路決定部とを備えたことを特徴としている。
【０００９】
上記特徴によれば、速度ばらつき測定回路によってそれぞれ測定された複数個の配線要素の速度ばらつきに基づいて、第１演算回路と第２演算回路との間の配線経路を決定する。このため、第１演算回路と第２演算回路との間の個々の配線要素の速度ばらつきに応じて、個々の半導体デバイスごとに配線経路を最適化することができ、配線遅延を削減して動作速度を向上させた半導体デバイスを提供することができる。
【００１０】
本発明に係る半導体デバイスでは、前記配線経路決定部は、前記速度ばらつきに基づいて重みをつけたコストを、前記複数個の配線要素のそれぞれに割当て、前記コストの総和に基づいて前記配線経路を決定することが好ましい。
【００１１】
この構成によれば、速度ばらつきに影響を与える第１演算回路及び第２演算回路からの距離に応じて重みをつけることができ、配線遅延を、より削減することができる。
【００１２】
本発明に係る半導体デバイスでは、前記配線経路決定部は、
【００１３】
【数１】
2007214181.tif 000003
【００１４】
なる数式に基づいて前記コストを割り当て、
ここで、
Ｎ：前記複数個の配線要素を表すＲＣラダーの配線長、
ｉ：前記ＲＣラダーの各ノードのソースからの距離、
Ｃａｖｅ：前記ＲＣラダーの各容量値の平均、
Ｒａｖｅ：前記ＲＣラダーの各抵抗値の平均、
αＲ（ｉ）：前記ＲＣラダーのｉ番目のノードの抵抗値Ｒｉを平均Ｒａｖｅで除算したもの、
αＣ（ｉ）：前記ＲＣラダーのｉ番目のノードの容量値Ｃｉを平均Ｃａｖｅで除算したもの、
であることが好ましい。
【００１５】
この構成によれば、簡単なアルゴリズムにより、第１演算回路及び第２演算回路からの距離に応じて重みをつけることができ、配線遅延を、より削減することができる。
【００１６】
本発明に係る半導体デバイスでは、前記配線要素は、スイッチマトリックスであることが好ましい。
【００１７】
この構成によれば、簡単な構成により、組み替え可能な配線要素を構成することができる。
【００１８】
本発明に係る半導体デバイスでは、前記第１演算回路及び前記第２演算回路は、組み替え可能な論理ブロックであることが好ましい。
【００１９】
この構成によれば、フィールドプログラマブルデバイスを構成することができる。
【００２０】
本発明に係る半導体デバイスの配線方法は、上記課題を解決するために、第１演算回路及び第２演算回路を基板に形成し、組み替え可能な複数個の配線要素を前記第１演算回路と前記第２演算回路との間に形成し、前記複数個の配線要素の速度ばらつきをそれぞれ測定し、前記それぞれ測定された複数個の配線要素の速度ばらつきに基づいて、前記第１演算回路と前記第２演算回路との間の配線経路を決定することを特徴とする。
【００２１】
上記特徴によれば、それぞれ測定された複数個の配線要素の速度ばらつきに基づいて、第１演算回路と第２演算回路との間の配線経路を決定する。このため、第１演算回路と第２演算回路との間の個々の配線要素の速度ばらつきに応じて、個々の半導体デバイスごとに配線経路を最適化することができ、配線遅延を削減して動作速度を向上させた半導体デバイスの配線方法を提供することができる。
【発明の効果】
【００２２】
本発明に係る半導体デバイスは、以上のように、前記速度ばらつき測定回路によってそれぞれ測定された複数個の配線要素の速度ばらつきに基づいて、前記第１演算回路と前記第２演算回路との間の配線経路を決定する配線経路決定部を備えているので、配線遅延を削減して動作速度を向上させることができるという効果を奏する。
【００２３】
本発明に係る半導体デバイスの配線方法は、以上のように、それぞれ測定された複数個の配線要素の速度ばらつきに基づいて、第１演算回路と第２演算回路との間の配線経路を決定するので、配線遅延を削減して動作速度を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
本発明の一実施形態について図１ないし図１２に基づいて説明すると以下の通りである。図１は、本発明の実施の形態を示すものであり、半導体デバイス１の構成を示すブロック図である。半導体デバイス１は、フィールドプログラマブルデバイスによって構成されており、基板２を備えている。基板２には、ＣＬＢ３ａ〜ＣＬＢ３ｉが所定の間隔を空けてマトリックス状に形成されている。ＣＬＢ３ａ〜ＣＬＢ３ｉ間には、ＳＷＭ４ａ〜ＳＷＭ４ｌが形成されている。
【００２５】
基板２に、速度ばらつき測定回路５と配線経路決定部６とが設けられている。速度ばらつき測定回路５は、ＳＷＭ４ａ〜ＳＷＭ４ｌの速度ばらつきを測定する。配線経路決定部６は、速度ばらつき測定回路５によってそれぞれ測定されたＳＷＭ４ａ〜ＳＷＭ４ｌの速度ばらつきに基づいて、ＣＬＢ３ａ〜ＣＬＢ３ｉのうちの１つと他の１つとの間の配線経路を決定する。
【００２６】
図２は半導体デバイス１に設けられた配線経路決定部６により決定された配線経路を説明するための図であり、図３は従来の半導体デバイス９１の配線経路を説明するための図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００２７】
従来の半導体デバイス９１は、フィールドプログラマブルデバイスによって構成されており、すべてのフィールドプログラマブルゲートアレイは、共通の構成データによって構成されており、固定配線構造を有している。この半導体デバイス９１では、ＳＷＭ４ａ・４ｃ・４ｄ・４ｆ・４ｇ・４ｉ・４ｌは、速度ばらつきにより速度が比較的遅く、ＳＷＭ４ｂ・４ｅ・４ｈ・４ｊ・４ｋは、速度ばらつきにより速度が比較的速い。ＣＬＢ３ａとＣＬＢ３ｉとは、ＣＬＢ３ａからＳＷＭ４ａ・４ｃ・４ｉを経由してＣＬＢ３ｉに到達する配線経路によって接続されている。ＣＬＢ３ｉとＣＬＢ３ｃとは、ＣＬＢ３ｉからＳＷＭ４ｌ・４ｆ・４ｄを経由してＣＬＢ３ｃに到達する配線経路によって接続されている。
【００２８】
半導体デバイスでは、チップ内のＣＬＢの速度ばらつきがチップごとに異なっており、図３に示すように、固定配線構造の半導体デバイスでは、速度ばらつきにより速度が比較的遅いＳＷＭによって配線経路が形成され得る。このため、ＳＷＭによる配線遅延が増大して、速度の遅いチップが大量に生産されてしまう。
【００２９】
これに対して、本実施の形態に係る半導体デバイス１では、速度ばらつき測定回路５によって、ＳＷＭ４ａ〜ＳＷＭ４ｌの速度ばらつきを測定するので、速度が比較的速いＳＷＭを優先的に配線経路に割り当てることができる。このため、配線遅延を削減して動作速度を向上させることができる。半導体デバイス１のＣＬＢ３ａとＣＬＢ３ｉとは、ＣＬＢ３ａから速度が比較的速いＳＷＭ４ｂ・４ｈ・４ｊを経由してＣＬＢ３ｉに到達する配線経路によって接続されている。ＣＬＢ３ｉとＣＬＢ３ｃとは、ＣＬＢ３ｉから速度が比較的速いＳＷＭ４ｋ・４ｅ及び速度が比較的遅い４ｃを経由してＣＬＢ３ｃに到達する配線経路によって接続されている。
【００３０】
図４は配線経路決定部６による配線アルゴリズムを説明するための図であり、図５は配線アルゴリズムによって決定された配線経路を説明するための図である。半導体デバイスは、ＣＬＢ７ａ・７ｂ・７ｃを有している。ＣＬＢ７ａにはＳＷＭ８ａの一端が接続され、ＳＷＭ８ａの他端はノードＮ１に接続されている。ノードＮ１には、ＳＷＭ８ｂ及びＳＷＭ８ｆの一端が接続されている。ＳＷＭ８ｂの他端はノードＮ２に接続されている。ノードＮ２にはＳＷＭ８ｃの一端が接続されており、ＳＷＭ８ｃの他端はノードＮ３に接続されている。ノードＮ３には、ＳＷＭ８ｄの一端が接続されており、ＳＷＭ８ｄの他端はノードＮ４に接続されている。ノードＮ４にはＳＷＭ８ｅの一端が接続されており、ＳＷＭ８ｅの他端はＣＬＢ７ｃに接続されている。
【００３１】
ＣＬＢ７ｂにはＳＷＭ８ｈの一端が接続されており、ＳＷＭ８ｈの他端はノードＮ５に接続されている。ノードＮ５にはＳＷＭ８ｉ・８ｊの一端が接続されている。ＳＷＭ８ｉの他端はノードＮ６に接続されている。ノードＮ６にはＳＷＭ８ｇの一端が接続されており、ＳＷＭ８ｇの他端はノードＮ４に接続されている。
【００３２】
ＳＷＭ８ｊの他端はノードＮ７に接続されており、ノードＮ７にはＳＷＭ８ｋの一端が接続されており、ＳＷＭ８ｋの他端はノードＮ８に接続されている。ノードＮ８にはＳＷＭ８ｌの一端が接続されており、ＳＷＭ８ｌの他端はノードＮ９に接続されている。ノードＮ９にはＳＷＭ８ｍの一端が接続されており、ＳＷＭ８ｍの他端はＣＬＢ７ｃに接続されている。
【００３３】
ＳＷＭ８ａ・８ｂには５の値を有するコストが設定されている。ＳＷＭ８ｃには３の値を有するコストが設定されており、ＳＷＭ８ｄには４の値を有するコストが設定されている。ＳＷＭ８ｅには、２の値を有するコストが設定されている。ＳＷＭ８ｆには２のコストが設定されており、ＳＷＭ８ｇには３のコストが設定されている。
【００３４】
ＳＷＭ８ｈには３のコストが設定されており、ＳＷＭ８ｉ・８ｊには２のコストが設定されている。ＳＷＭ８ｋには１のコストが設定されており、ＳＷＭ８ｌには４のコストが設定されており、ＳＷＭ８ｍには２のコストが設定されている。
【００３５】
そして、ＣＬＢ７ａ・７ｂからＣＬＢ７ｃまでのコストの総和が最小になるような経路を配線経路として採用する。図４及び図５に示す例では、ＳＷＭ８ａ・８ｆ・８ｇ・８ｅを通る経路をＣＬＢ７ａからＣＬＢ７ｃへの配線経路に配線経路決定部６は決定し、ＳＷＭ８ｈ・８ｊ・８ｋ・８ｌ・８ｍを通る経路をＣＬＢ７ｂからＣＬＢ７ｃへの配線経路に決定する。このため、高速な経路を選択することができる。
【００３６】
図６は、半導体デバイス１に設けられたＳＷＭをＲＣラダーにモデル化した図である。チップ内に形成された複数個のＳＷＭの速度ばらつき（遅延）は、互いに独立しているわけではない。ＳＷＭの速度ばらつきが全体のネット遅延へ及ぼす影響は、ＳＷＭのＲＣネットワーク構造が完全に決定されてから決まる。速度ばらつきのネット遅延への影響は、重要である。図６は、Ｌ型ＲＣネットワークを示している。
【００３７】
ここで、Ｎ＝２とし、下記の（表１）に、４種類の抵抗値及び容量値に基づく遅延ばらつきを示す。
【００３８】
【表１】
2007214181.tif 000004
【００３９】
抵抗Ｒ０＝０．９ｋΩであり、抵抗Ｒ１＝１．１ｋΩである態様Ｂは、態様Ａよりも遅延量が小さい。一方、態様Ｃは、態様Ａよりも遅延量が大きい。態様Ｄにおいては、抵抗値の和は態様Ａ及び態様Ｂよりも小さいが、その遅延量は、態様Ａ及び態様Ｂよりも大きい。このため、抵抗は、ソース側に近ければ近いほど、シンク側に近いよりも大きな影響を及ぼすことがわかる。また、コンデンサは、シンク側に近ければ近いほど、ソース側に近いよりも大きな影響を及ぼす。従って、速度ばらつきに重みを付けてコストを設定しないと、遅延が増加してしまう。
【００４０】
配線経路決定部６は、下記の（式１）に従って、図６に示すＲＣラダーの各ノード（各ＳＷＭ）にコストｃ（ｉ）を割り当てる。
【００４１】
【数２】
2007214181.tif 000005
【００４２】
ここで、
Ｎ：図６に示すＲＣラダーの配線長、
ｉ：図６に示すＲＣラダーの各ノードのソースからの距離、
Ｃａｖｅ：図６に示すＲＣラダーの各容量値の平均、
Ｒａｖｅ：図６に示すＲＣラダーの各抵抗値の平均、
αＲ（ｉ）：図６に示すＲＣラダーのｉ番目のノードの抵抗値Ｒｉを平均Ｒａｖｅで除算したもの、
αＣ（ｉ）：図６に示すＲＣラダーのｉ番目のノードの容量値Ｃｉを平均Ｃａｖｅで除算したもの、
上記（式１）に示すように、ｉが小さいほど、即ち、ソースに近いほど、（Ｎ−ｉ）は大きくなり、抵抗ばらつきのコストｃ（ｉ）への影響が大きくなる。また、ｉが大きいほど、即ち、シンクに近いほど、容量ばらつきのコストｃ（ｉ）への影響が大きくなる。
【００４３】
このように、配線経路決定部６は、ばらつきに重みを付けて各ノード（各ＳＷＭ）にコストｃ（ｉ）を割り当てる。
【００４４】
これにより、ＲＣラダーの各ノードに割り当てたコストｃ（ｉ）の総和が、そのパスの遅延時間になる。このため、コストｃ（ｉ）の総和が小さいパスが、遅延時間の小さいパスになる。
【００４５】
図７は、配線経路決定部６によってばらつきを考慮して決定された配線経路の例を示す図であり、左下から右上に配線する例を示している。半導体デバイス１の基板２に形成されたＳＷＭがマトリックス状に配置されている。速度ばらつき測定回路５によって各ＳＷＭの速度ばらつきを測定した結果、ＳＷＭ９ａは、ＳＷＭ９ｂよりも高速であり、ＳＷＭ９ｂは、ＳＷＭ９ｃよりも高速であることがわかっている。また、ＳＷＭ９ｅは、ＳＷＭ９ｄよりも低速であり、ＳＷＭ９ｄは、ＳＷＭ９ｃよりも低速であることがわかっている。
【００４６】
配線経路１１は、従来の固定配線による配線経路であり、低速なＳＷＭ９ｄ・９ｅを通っている。配線経路１０は、本実施の形態に係る配線経路決定部６によって決定された配線経路であり、低速なＳＷＭ９ｄ・９ｅを避け、高速なＳＷＭ９ｂ・９ａを通っている。
【００４７】
図８は、半導体デバイス１のσ＝３％におけるクリティカルパス遅延のヒストグラムを示すグラフであり、速度ばらつきを考慮した配線による改善を評価するためのシミュレーション結果である。
【００４８】
シミュレーション条件としては、正規分布となるようなランダムばらつきを想定し、全ＳＷＭが独立に変動するものとした。また、同一配置配線を全チップに適用した従来手法（固定配線、Ｆｉｘｅｄ  Ｐ＆Ｒ）と、Ｆｉｘｅｄ  Ｐ＆Ｒと同じ配置を使用し、個々のチップに対してばらつきを考慮した配線を行う本実施の形態の手法（Ｖａｒｉａｔｉｏｎ−ａｗａｒｅ  Ｒｏｕｔｉｎｇ）とを比較した。後述する図９〜図１２も同様である。図９は、σ＝７％におけるクリティカルパス遅延のヒストグラムを示すグラフである。
【００４９】
チップ内のＳＷＭの速度ばらつきを考慮して配線経路を決定することにより、図８及び図９に示すように、クリティカルパス遅延の平均値が低減し、ヒストグラムが左に移動して速度が向上している。速度ばらつきを考慮しない従来の固定配線の場合は、チップ内のＳＷＭの速度ばらつきが大きくなると、遅く動作するチップが増加する。
【００５０】
図１０は半導体デバイス１におけるクリティカルパス遅延と歩留まりとの関係を示すグラフであり、図１１はクリティカルパス遅延と歩留まりとの他の関係を示すグラフである。
【００５１】
図１０を参照すると、速度ばらつきを考慮した配線による歩留まり曲線１４ａ・１４ｂ・１４ｃの範囲１２ａに示されるように、速度ばらつきを考慮すると、速度ばらつきが拡大しても、速度の遅いチップはあまり増加しない。従来の固定配線による歩留まり曲線１５ａ・１５ｂ・１５ｃの範囲１３ａに示されるように、速度ばらつきを考慮しないと、速度ばらつきが拡大するにつれて、速度の遅いチップが増加する。歩留まり５０％時のクリティカルパス遅延は、６．６％削減されている。
【００５２】
図１１を参照すると、速度ばらつきを考慮した配線による歩留まり曲線１４ｄ・１４ｅ・１４ｆの範囲１２ｂに示されるように、速度ばらつきを考慮すると、速度ばらつきが拡大しても、速度の遅いチップはあまり増加しない。従来の固定配線による歩留まり曲線１５ｄ・１５ｅ・１５ｆの範囲１３ｂに示されるように、速度ばらつきを考慮しないと、速度ばらつきが拡大するにつれて、速度の遅いチップが増加する。歩留まり５０％時のクリティカルパス遅延は、４．６％削減されている。
【００５３】
図１２は、クリティカルパス遅延と歩留まりとのさらに他の関係を示すグラフである。回路（ＳＷＭ）によっては、速度ばらつきを考慮した配線による歩留まり曲線１４ｇ・１４ｈ・１４ｉの傾きが、範囲１６に示すように、速度ばらつきを考慮しない従来の固定配線による歩留まり曲線１５ｇ・１５ｈ・１５ｉの傾きに比べてかなり緩やかになってしまう。速度ばらつきを考慮した配線による歩留まり曲線１４ｇ・１４ｈ・１４ｉの傾きが緩やかになったということは、高速なチップを多数作ることができたとも解釈できる。
【００５４】
以上のように本実施の形態によれば、チップ内のＳＷＭの速度ばらつきを考慮して配線を行い、クリティカルパス遅延を削減できるコスト割当てによって、配線遅延を削減して動作速度を向上させることができる配線経路を決定することができる。
【００５５】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５６】
本発明は、基板に形成された複数個の演算回路と、複数個の間に形成されて組み替え可能な複数個の配線要素とを備えた半導体デバイス及び半導体デバイスの配線方法に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態を示すものであり、半導体デバイスの構成を示すブロック図である。
【図２】上記半導体デバイスに設けられた配線経路決定部により決定された配線経路を説明するための図である。
【図３】従来の半導体デバイスの配線経路を説明するための図である。
【図４】上記半導体デバイスに設けられた配線経路決定部による配線アルゴリズムを説明するための図である。
【図５】上記配線アルゴリズムによって決定された配線経路を説明するための図である。
【図６】上記半導体デバイスに設けられたＳＷＭをＲＣラダーにモデル化した図である。
【図７】上記配線経路決定部によってばらつきを考慮して決定された配線経路の例を示す図である。
【図８】上記半導体デバイスのσ＝３％におけるクリティカルパス遅延のヒストグラムを示すグラフである。
【図９】上記半導体デバイスのσ＝７％におけるクリティカルパス遅延のヒストグラムを示すグラフである。
【図１０】上記半導体デバイスにおけるクリティカルパス遅延と歩留まりとの関係を示すグラフである。
【図１１】上記半導体デバイスにおけるクリティカルパス遅延と歩留まりとの他の関係を示すグラフである。
【図１２】上記半導体デバイスにおけるクリティカルパス遅延と歩留まりとのさらに他の関係を示すグラフである。
【符号の説明】
【００５８】
１    半導体デバイス
２    基板
３ａ〜３ｉ  ＣＬＢ
４ａ〜４ｌ  ＳＷＭ
５    速度ばらつき測定回路
６    配線経路決定部
７ａ〜７ｃ  ＣＬＢ
８ａ〜８ｍ  ＳＷＭ
９ａ〜９ｅ  ＳＷＭ
１０、１１  経路
【図１】
2007214181.tif 000007
【図２】
2007214181.tif 000008
【図３】
2007214181.tif 000009
【図４】
2007214181.tif 000010
【図５】
2007214181.tif 000011
【図６】
2007214181.tif 000012
【図７】
2007214181.tif 000013
【図８】
2007214181.tif 000014
【図９】
2007214181.tif 000015
【図１０】
2007214181.tif 000016
【図１１】
2007214181.tif 000017
【図１２】
2007214181.tif 000018