(57)【要約】【課題】光電流を抑制し、寄生抵抗を下げ、オフ状態でのリーク電流を抑制し、不純物半導体膜の製造条件を緩和することができる逆スタガ構造の薄膜トランジスタ及びその製造方法の提供。【解決手段】透明絶縁体基板１上に順次ゲート電極２とゲート絶縁膜３とａ−Ｓｉからなる半導体膜４とｎ＋ａ−Ｓｉからなる不純物半導体膜５とソース電極７ａ及びドレイン電極７ｂとを形成し、イオン注入法によりソース電極７ａとドレイン電極７ｂの間の不純物半導体膜５に酸素イオン及び／又は窒素イオンを注入して絶縁化し、不純物半導体膜イオン注入層８を形成する。これにより、ダメージを抑制しつつ半導体膜４を薄く（好ましくは略５０ｎｍ以上１００ｎｍ以下の範囲で）形成することができ、また、不純物半導体膜５の膜厚を厚く（好ましくは略１０ｎｍ以上５０ｎｍ以下の範囲に）設定しても確実に絶縁化することができる。【選択図】図３
2007311453.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体基板上に順次形成されたゲート電極、ゲート絶縁膜及び半導体膜と、前記半導体膜上に形成され電気的に分離された不純物半導体膜と、前記電気的に分離された不純物半導体膜の各々に接続されるソース電極及びドレイン電極と、を少なくとも備える薄膜トランジスタにおいて、
前記半導体膜上の前記ソース電極と前記ドレイン電極との間の電気的に分離された領域が、イオン注入法によって前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方が注入されたイオン注入層により絶縁化されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体膜の膜厚が略５０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記不純物半導体膜の膜厚が略１０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がｎ＋型アモルファスシリコンであることを特徴とする請求項１乃至３のいずれか一に記載の薄膜トランジスタ。
【請求項５】
絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項７】
絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、
イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項８】
絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、
金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、
イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記フォトレジストを除去する工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項９】
絶縁体基板上にゲート電極を形成する工程と、
ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、
金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、
イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、
前記フォトレジストを除去する工程と、
前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有することを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
前記絶縁化工程の後に、絶縁化された前記不純物半導体膜の表層を除去する除去工程を有することを特徴とする請求項５乃至９のいずれか一に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記除去工程の後に、表層を除去した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して、再度、絶縁化する工程を有することを特徴とする請求項１０記載の薄膜トランジスタの製造方法。
【請求項１２】
前記絶縁化工程と前記除去工程とを複数回行うことを特徴とする請求項１０記載の薄膜トランジスタの製造方法。
【請求項１３】
前記半導体膜を、略５０ｎｍ以上１００ｎｍ以下の膜厚で成膜することを特徴とする請求項５乃至１２のいずれか一に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記不純物半導体膜を、略１０ｎｍ以上５０ｎｍ以下の膜厚で成膜することを特徴とする請求項５乃至１３のいずれか一に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がｎ＋型アモルファスシリコンであることを特徴とする請求項５乃至１４のいずれか一に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に逆スタガ構造の薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistorと表記する。）をスイッチング素子に使用した液晶表示装置は広く普及している。そして、アモルファスシリコン（以下、ａ−Ｓｉと表記する。）を半導体膜に用いたＴＦＴでは、逆スタガ構造が多く採用されている。
【０００３】
逆スタガ構造のバックチャネルエッチ型ＴＦＴの製造方法はフォトレジストをマスクとしてソース・ドレイン電極用金属をエッチングしてソース電極およびドレイン電極を分離し、さらにオーミックコンタクトを形成するためのｎ＋ａ−Ｓｉなどの不純物半導体膜をエッチング分離してＴＦＴを形成する。このバックチャネルエッチ型ＴＦＴを用いたアクティブマトリックス型液晶表示装置の製造方法について、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｃ）を参照して説明する。
【０００４】
まず、図９（ａ）に示すように、ガラスのような透明絶縁体基板１上に、例えばＭｏ、Ｃｒ、Ｔａ、Ａｌ上にＭｏを積層した金属膜、またはこれらを主成分とする合金、ＭｏＷ、あるいは積層膜などをスパッタ法で２００ｎｍから３００ｎｍ程度成膜し、この金属膜をフォトリソグラフィー技術とエッチング技術によりパターニングし走査信号配線を形成する。この走査信号配線はＴＦＴのゲート電極２を構成する。
【０００５】
次に、図９（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＮｘ膜あるいはＳｉＯ２膜とＳｉＮｘ膜の積層膜からなる厚さ３５０ｎｍから５００ｎｍ程度のゲート絶縁膜３と、厚さ１００ｎｍから２５０ｎｍ程度のａ−Ｓｉからなる半導体膜４と、厚さ２０ｎｍから５０ｎｍ程度のＰ（燐）をドーピングしたｎ＋ａ−Ｓｉからなる高濃度不純物を含む不純物半導体膜５とを成膜し、半導体膜４及び不純物半導体膜５の２層をフォトリソグラフィー技術とエッチング技術によりパターニングし半導体アイランド６を形成する。
【０００６】
次に、図９（ｃ）に示すように、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷあるいはＭｏ／Ａｌ／Ｍｏの積層膜などをスパッタ法で２００ｎｍから３００ｎｍ程度成膜し、フォトリソグラフィー技術とエッチング技術によりＴＦＴのソース電極７ａ、ドレイン電極７ｂを形成する。なお、ＴＦＴのソース・ドレインは動作電位により変わるが、本発明では画素電極側をソース電極７ａと称している。このドレイン電極７ｂはデータ信号配線を構成する。その後、図９（ｄ）に示すようにソース電極７ａ、ドレイン電極７ｂをマスクとして不純物半導体膜５をエッチング除去する（バックチャネルエッチ）。
【０００７】
次に、図１０（ａ）に示すように、プラズマＣＶＤ法によりＳｉＮｘからなるパッシベーション膜（保護膜）９を３００ｎｍから４００ｎｍ程度成膜し、フォトリソグラフィー技術とエッチング技術によりパッシベーション膜９にコンタクトホール１０を開孔する。そして、図１０（ｂ）に示すようにスパッタ法によりインジウム錫酸化膜（ＩＴＯ：Indium Thin Oxide）を４０ｎｍから１４０ｎｍ程度成膜し、フォトリソグラフィー技術とエッチング技術によりソース電極７ａに接続された画素電極１１を形成する。
【０００８】
以上のようにして製造したＴＦＴ基板とカラーフィルタ基板とを対向させ、その中に液晶材を封入し液晶パネルを製造する。例えばＴＮ型液晶表示装置は、図１０（ｃ）に示すように、画素電極１１の上にポリイミドからなる配向膜２３が形成され、ラビング処理が行なわれる。一方、カラーフィルタ基板はガラスなどの透明絶縁体基板２２上にＣｒなどで形成されたブラックマトリックス２４と、カラーフィルタ２５と、アクリルやエポキシ樹脂からなるオーバーコート層２６と、ＩＴＯからなる共通電極２７と、配向膜２３から構成されている。そして、ＴＦＴ基板とカラーフィルタ基板の間には間隔を一定に保つためスペーサ（図示せず）が配置され、液晶材２１が封入され、シール材（図示せず）により貼り合わせ封着されている。また、ＴＦＴ基板の下部とカラーフィルタ基板の上部に偏光板などの光学部材（図示せず）が貼り付けられている。
【０００９】
上記バックチャネルエッチ型ＴＦＴに代わる薄膜トランジスタとして、バックチャネルプラズマ処理型ＴＦＴの製造方法が文献に示されている。例えば、下記特許文献１には、以下に示すようなバックチャネルプラズマ処理型ＴＦＴの製造方法が開示されている。まず、図１１（ａ）〜（ｄ）を参照して、バックチャネルプラズマ処理型ＴＦＴの第１の製造方法を説明する。
【００１０】
まず、図１１（ａ）に示すように、透明絶縁体基板１の上に金属等の導電体を成膜し、フォトリソグラフィー技術とエッチング技術によりこの金属膜導電体をパターニングし走査信号配線（ゲート配線）およびゲート電極２を形成する。次に、透明絶縁体基板１と走査信号配線およびゲート電極２の上にゲート絶縁膜３を成膜した後、ａ−Ｓｉからなる半導体膜４とｎ＋ａ−Ｓｉからなる不純物半導体膜５を成膜する。そして、図１１（ｂ）に示すように、ソース電極・ドレイン電極用金属膜を成膜し、フォトリソグラフィー技術とエッチング技術によりこのソース電極・ドレイン電極用金属膜をパターニングし、ソース電極７ａ、ドレイン電極７ｂを形成する。
【００１１】
次に、図１１（ｃ）のように、酸素及び／又は窒素のイオンまたはラジカルを含むプラズマ雰囲気中に曝し、露出したｎ＋ａ−Ｓｉを酸化、窒化または酸窒化してｎ型不純物を含む酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの絶縁膜に改質し、改質した絶縁膜８ｂを形成する。次に、図１１（ｄ）のように、半導体膜４と不純物半導体膜５をアイランド形状にパターニングして、バックチャネルプラズマ処理型ＴＦＴを製造する。
【００１２】
下記特許文献１のバックチャネルプラズマ処理型ＴＦＴの第２の製造方法は、アイランド形状のパターニングを先に行なった後、露出したｎ＋ａ−Ｓｉのプラズマ処理による絶縁膜改質を行なう。以下、図１２（ａ）〜（ｄ）を参照して、このＴＦＴの製造方法を説明する。
【００１３】
まず、図１２（ａ）に示すように、透明絶縁体基板１上に走査信号配線およびゲート電極２を形成し、走査信号配線およびゲート電極２の上にゲート絶縁膜３と、ａ−Ｓｉからなる半導体膜４と、ｎ＋ａ−Ｓｉからなる不純物半導体膜５を成膜する。次に、図１２（ｂ）に示すように、半導体膜４と不純物半導体膜５をパターニングし半導体アイランド６を形成する。続いて、図１２（ｃ）に示すように、ソース電極７ａ、ドレイン電極７ｂを形成し、図１２（ｄ）に示すように、プラズマ処理を行ないソース電極７ａ、ドレイン電極７ｂに重ならないｎ＋ａ−Ｓｉを絶縁膜へ改質し、改質した絶縁膜８ｂを形成し、バックチャネルプラズマ処理型ＴＦＴを製造する。
【００１４】
下記特許文献１のバックチャネルプラズマ処理型ＴＦＴの第３の製造方法は、改質した絶縁層の除去を行う。この場合、図１２（ｄ）に示した前述の第２のバックチャネルプラズマ処理型ＴＦＴの製造方法によりソース電極７ａ、ドレイン電極７ｂに重ならないｎ＋ａ−Ｓｉを絶縁膜へ改質した後、図１３に示すように、バッファードフッ酸によりウエットエッチングして改質した絶縁膜を選択的に除去する。また、下記特許文献１のバックチャネルプラズマ処理型ＴＦＴの第１の製造方法において、プラズマ処理により図１１（ｄ）に示したソース電極７ａ、ドレイン電極７ｂに重ならないｎ＋ａ−Ｓｉを絶縁膜へ改質した後、改質した絶縁膜８ｂを除去する工程を追加することも可能である。
【００１５】
下記特許文献１のバックチャネルプラズマ処理型ＴＦＴの第４の製造方法は、ｎ＋ａ−Ｓｉを深さ方向に一部エッチング除去する工程を有し、その後プラズマ処理によりｎ＋ａ−Ｓｉを絶縁膜に改質する。以下、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｂ）を参照して、このＴＦＴの製造方法を説明する。
【００１６】
まず、図１４（ａ）に示すように、透明絶縁体基板１の上にゲート電極２を形成する。次に、ゲート絶縁膜３と、ａ−Ｓｉからなる半導体膜４と、ｎ＋ａ−Ｓｉからなる不純物半導体膜５を成膜する。次に、図１４（ｂ）に示すように、ソース・ドレイン電極用金属膜を成膜し、フォトリソグラフィー技術とエッチング技術によりソース・ドレイン電極用金属膜をパターニングしソース電極７ａ、ドレイン電極７ｂを形成する。次に、図１４（ｃ）に示すように、ドライエッチングまたはウエットエッチングによりソース電極７ａ、ドレイン電極７ｂに重ならないｎ＋ａ−Ｓｉを深さ方向に一部エッチング除去する。次に、図１５（ａ）に示すように、さらに、酸素及び／又は窒素プラズマ雰囲気中に曝し、残存し露出したｎ＋ａ−Ｓｉを酸化膜、窒化膜または酸窒化膜などの絶縁膜に改質し、改質した絶縁膜８ｂを形成する。その後、図１５（ｂ）に示すようにａ−Ｓｉとｎ＋ａ−Ｓｉをアイランド形状にパターニングして、バックチャネルプラズマ処理型ＴＦＴを製造する。
【００１７】
また、下記特許文献２には、以下のようなバックチャネルプラズマ処理型ＴＦＴの製造方法が開示されている。以下、図１６（ａ）〜（ｄ）を参照して、このＴＦＴの製造方法を説明する。
【００１８】
まず、図１６（ａ）に示すように、ガラスなどの透明絶縁体基板１上にＡｌ，Ｍｏ，Ｃｒ等金属等の導電体をスパッタ法で１００ｎｍ〜４００ｎｍ程度成膜し、フォトリソグラフィー技術とエッチング技術によりこの導電体をパターニングし走査信号配線（ゲート配線）およびゲート電極２を形成する。次に、透明絶縁体基板１と走査信号配線およびゲート電極２の上にゲート絶縁膜３をプラズマＣＶＤ法で２００ｎｍ〜６００ｎｍ程度成膜した後、ａ−Ｓｉからなる半導体膜４を５０ｎｍ〜３００ｎｍ程度、ｎ＋ａ−Ｓｉからなる不純物半導体膜５を３ｎｍ〜１０ｎｍ程度成膜し、図１６（ｂ）に示すように、フォトリソグラフィー技術とエッチング技術により半導体膜４と不純物半導体膜５をパターニングし半導体アイランド６を形成する。次に、図１６（ｃ）に示すように、Ａｌ，Ｍｏ，Ｃｒ等をスパッタ法で１００ｎｍ〜４００ｎｍ程度成膜した後、その上にフォトレジスト１２を形成し、エッチング技術によりこの金属膜をパターニングしソース電極７ａ、ドレイン電極７ｂを形成する。次に、図１６（ｄ）に示すように、フォトレジスト１２は剥離せず、酸素イオンまたは酸素ラジカルが存在するプラズマ中に曝し、２〜５分の酸素プラズマ処理を施し、ソース電極７ａ、ドレイン電極７ｂと重ならないｎ＋ａ−Ｓｉを改質し、改質した絶縁膜８ｂを設ける。その後、フォトレジスト１２を剥離し、バックチャネルプラズマ処理型ＴＦＴを製造する。
【００１９】
また、下記特許文献３には、クロムのソース電極とドレイン電極をマスクにｎ＋ａ−Ｓｉを陽極酸化あるいはプラズマ酸化により酸化シリコンを形成し電気的に絶縁する製造方法が開示されている。そして、下記非特許文献１に厚さ７ｎｍのｎ＋ａ−Ｓｉを酸素プラズマ処理したバックチャネルプラズマ処理型ＴＦＴとその特性について報告されている。
【００２０】
【特許文献１】特許第３１９１７４５号（第５〜６頁、第２〜４、６図）
【特許文献２】特許第３２９２２４０号（第６〜７頁、第１、１０図）
【特許文献３】特開平４−２１８９２６号公報（第３〜４頁、第１図）
【非特許文献１】ジャーナル  オブ  アプライド  フィジックス  ８４巻  ７号  １９９８年１０月１日３９９３〜３９９９頁 （JOURNAL OF APPLIED PHYSICS, VOLUME84,NUMBER7,pp.3993-3999(1 OCTOBER 1998)）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
一般に、ＴＦＴ基板の透明絶縁基板側から光を照射した時、ゲート電極で遮光されずドレイン電極付近の半導体膜４へ達した光によりＴＦＴのオフ電流（リーク電流）が増加する。これは、光により半導体膜中で電子・ホール対が発生し、電界に沿って電子・ホールが流れるため光電流となることによる。このＴＦＴのオフ電流は光電流により増加し、半導体膜の膜厚が薄いほど光電流が減少することが知られている。
【００２２】
ここで、バックチャネルエッチ型ＴＦＴでは、バックチャネルエッチにより不純物半導体膜を除去する際のエッチングの制御が難しいため半導体膜の一部もエッチングする必要があり、エッチングばらつきを考慮すると、半導体膜を薄くすることが困難であり、また、バックチャネルエッチによりダメージを受け半導体膜に欠陥準位が形成されるため、良好なオン特性を得るために半導体膜を厚くしなければならず、これらにより、光電流によるオフ電流を抑制することが難しいという問題があった。また、膜厚が厚いため半導体膜による寄生抵抗を下げることが難しいという問題もあった。そのため、上記光電流や寄生抵抗が原因で液晶表示装置の画質の劣化を招く場合があった。
【００２３】
上記問題に対して、バックチャネルプラズマ処理型ＴＦＴでは、バックチャネルエッチ型ＴＦＴに比べて半導体膜へのダメージを抑制でき、半導体膜の膜厚を薄くすることができる。
【００２４】
しかしながら、逆スタガ構造ＴＦＴにおいて、不純物半導体膜がばらつきで薄くなるとソース電極及びドレイン電極の金属と不純物半導体膜とで構成するオーミックコンタクトの抵抗が高くなり、この問題を解決するため不純物半導体膜の膜厚を厚くすると、バックチャネルプラズマ処理型ＴＦＴの場合、プラズマ処理による絶縁化が不足し、ソース電極とドレイン電極の間の不純物半導体膜による電気伝導が残存し、ＴＦＴのオフ状態でリーク電流が発生する。これを防ぐためにはプラズマ処理の時間を長くする必要があるが、プラズマ処理を製造に適切な時間で行なうためには、不純物半導体膜の膜厚ばらつきを厳しく制御する必要が生じる。
【００２５】
本発明は、上記問題点に鑑みてなされたものであって、その第１の目的は、光電流を抑制し、寄生抵抗を下げることができる逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することにある。
【００２６】
また、本発明の第２の目的は、オフ状態でのリーク電流を抑制し、不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができる逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記目的を達成するため、本発明は、絶縁体基板上に順次形成されたゲート電極、ゲート絶縁膜及び半導体膜と、前記半導体膜上に形成され電気的に分離された不純物半導体膜と、前記電気的に分離された不純物半導体膜の各々に接続されるソース電極及びドレイン電極と、を少なくとも備える薄膜トランジスタにおいて、前記半導体膜上の前記ソース電極と前記ドレイン電極との間の電気的に分離された領域が、イオン注入法によって前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方が注入されたイオン注入層により絶縁化されているものである。
【００２８】
本発明においては、前記半導体膜の膜厚が略５０ｎｍ以上１００ｎｍ以下であり、前記不純物半導体膜の膜厚が略１０ｎｍ以上５０ｎｍ以下であることが好ましく、前記半導体膜がアモルファスシリコンであり、前記不純物半導体膜がｎ＋型アモルファスシリコンであることが好ましい。あるいは、前記半導体膜が多結晶シリコンまたは微結晶シリコンであり、前記不純物半導体膜がｎ＋型多結晶シリコンまたはｎ＋型微結晶シリコンであることが好ましい。あるいは、前記不純物半導体膜がｐ＋型多結晶シリコンまたはｐ＋型微結晶シリコンであることが好ましい。
【００２９】
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有するものである。
【００３０】
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、をこの順に少なくとも有するものである。
【００３１】
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記不純物半導体膜に接続されるソース電極及びドレイン電極を形成する工程と、イオン注入法により、前記ソース電極及び前記ドレイン電極をマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有するものである。
【００３２】
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、前記半導体膜及び前記不純物半導体膜をパターニングして半導体アイランドを形成する工程と、金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記フォトレジストを除去する工程と、をこの順に少なくとも有するものである。
【００３３】
また、本発明の薄膜トランジスタの製造方法は、絶縁体基板上にゲート電極を形成する工程と、ゲート絶縁膜、半導体膜及び不純物半導体膜を順次成膜する工程と、金属膜を成膜した後、ソース電極及びドレイン電極を形成するためのフォトレジストを形成し、前記フォトレジストをマスクとして前記金属膜をエッチングして、前記不純物半導体膜に接続される前記ソース電極及び前記ドレイン電極を形成する工程と、イオン注入法により、前記フォトレジストをマスクとして、露出した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して絶縁化する絶縁化工程と、前記フォトレジストを除去する工程と、前記半導体膜及び前記不純物半導体膜をパターニングする工程と、をこの順に少なくとも有するものである。
【００３４】
本発明においては、前記絶縁化工程の後に、絶縁化された前記不純物半導体膜の表層を除去する除去工程を有する構成、更に、前記除去工程の後に、表層を除去した前記不純物半導体膜に酸素イオン及び窒素イオンの少なくとも一方を注入して、再度、絶縁化する工程を有する構成とすることができ、また、前記絶縁化工程と前記除去工程とを複数回行う構成とすることもできる。
【００３５】
このように、本発明のＴＦＴでは、半導体層上のソース電極とドレイン電極と間に位置する不純物半導体膜にイオン注入法によって酸素イオン及び窒素イオンの少なくとも一方を添加して絶縁化することにより、ダメージを抑制しつつ半導体膜を薄く形成することができるため、ＴＦＴの光電流を抑制すると共に寄生抵抗を下げることが可能になり、これにより液晶表示装置の画質が劣化するという問題を改善することができる。
【００３６】
また、イオン注入法を用いることにより不純物半導体膜を確実に絶縁化することができ、また、膜厚ばらつきに対応してイオン注入量を制御することができるため、絶縁化不足で不純物半導体膜が残存しＴＦＴのオフ状態でリーク電流が発生するという問題を防止することができ、また、不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができる。
【発明の効果】
【００３７】
本発明の薄膜トランジスタ及びその製造方法によれば、下記記載の効果を奏する。
【００３８】
本発明の第１の効果は、ＴＦＴの光電流を抑制すると共に寄生抵抗を下げることができるということである。その理由は、半導体層上のソース電極とドレイン電極と間に位置する不純物半導体膜にイオン注入法によって酸素イオン及び／又は窒素イオンを添加して絶縁化することにより、ダメージを抑制しつつ半導体膜を薄く（好ましくは略５０ｎｍ以上１００ｎｍ以下の範囲で）形成することができるからである。
【００３９】
また、本発明の第２の効果は、ＴＦＴのオフ状態でのリーク電流を抑制すると共に不純物半導体膜の膜厚ばらつきに対する製造条件を緩和することができるということである。その理由は、イオン注入法を用いることにより、オーミックコンタクトの抵抗が高くならないように不純物半導体膜の膜厚を厚く（好ましくは略１０ｎｍ以上５０ｎｍ以下の範囲に）設定しても不純物半導体膜を十分に絶縁化することができ、また、イオン注入法では膜厚ばらつきに対応してイオン注入エネルギー・ドーズ量を制御することができるからである。
【発明を実施するための最良の形態】
【００４０】
次に、本発明の一実施の形態に係る薄膜トランジスタについて、図１及び図２を参照して説明する。図１は、本発明の一実施の形態に係るＴＦＴ基板の構成を示す平面図である。また、図２（ａ）は図１のＡ−Ａ線のＴＦＴ断面図であり、図２（ｂ）は図１のＢ−Ｂ線のストレージキャパシタ断面図であり、図２（ｃ）は図１のＣ−Ｃ線の走査信号配線（ゲート配線）電極パッド断面図であり、図２（ｄ）は図１のＤ−Ｄ線のデータ信号配線電極（ドレイン電極）パッド断面図である。
【００４１】
図２（ａ）を参照すると、本発明のＴＦＴは、ガラスやプラスチック等の透明絶縁体基板１上に順次形成されたゲート電極２と、ゲート絶縁膜３と、半導体膜４とを備えている。そして、半導体膜４上に電気的に分離形成された高濃度不純物を含む不純物半導体膜５と、不純物半導体膜５上にそれぞれ形成されたソース電極７ａおよびドレイン電極７ｂとを備えている。そして、半導体膜４上のソース電極７ａとドレイン電極７ｂの間には、イオン注入法によって不純物半導体膜に酸素イオン及び／又は窒素イオンが添加されて絶縁化され、電気的に分離された部分、即ち不純物半導体膜イオン注入層８が形成されている。
【００４２】
さらに、本発明のＴＦＴは、ソース電極７ａおよびドレイン電極７ｂを覆うパッシベーション膜９と、パッシベーション膜９上に形成され、パッシベーション膜９に開孔されたコンタクトホール１０を介してソース電極７ａに電気的に接続された画素電極１１を備えている。
【００４３】
ゲート電極２の材料には、例えばＭｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷ等の金属膜や、ＡｌとＭｏの積層膜などが使用され、スパッタ法などにより２００〜３００ｎｍ程度の厚さで成膜される。
【００４４】
ゲート絶縁膜３の材料には、例えばＳｉＮｘ膜あるいはＳｉＯ２膜とＳｉＮｘ膜の積層膜などが使用され、プラズマＣＶＤ法などにより３５０〜５００ｎｍ程度の厚さで成膜される。
【００４５】
ソース電極７ａおよびドレイン電極７ｂの材料には、例えばＭｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷ等の金属膜や、ＡｌとＭｏの積層膜などが使用され、スパッタ法などにより２００〜３００ｎｍ程度の厚さで成膜される。
【００４６】
半導体膜４の材料にはａ−Ｓｉなどが使用され、不純物半導体膜５の材料にはＰをドーピングしたｎ＋ａ−Ｓｉなどが使用され、プラズマＣＶＤ法などにより成膜される。この半導体膜４の膜厚は、光電流や寄生抵抗を低減するためには薄い方がよいが薄すぎると膜厚のばらつきによるＴＦＴ特性への影響が大きくなることから適切な範囲が存在し、略５０〜１００ｎｍの範囲が好ましい。また、不純物半導体膜５の膜厚は、オーミックコンタクトを得るためには概略７ｎｍ以上の膜厚が必要であるが、厚すぎると均一に絶縁化することが難しくなることから適切な範囲が存在し、略１０〜５０ｎｍの範囲が好ましい。なお、半導体膜４として多結晶シリコンまたは微結晶シリコンを使用してもよく、不純物半導体膜５としてｎ＋型多結晶シリコンまたはｎ＋型微結晶シリコンを使用してもよい。あるいは、不純物半導体膜５としてｐ＋型多結晶シリコンまたはｐ＋型微結晶シリコンを使用してもよい。
【００４７】
パッシベーション膜９の材料には、ＳｉＮｘ等の絶縁膜が使用され、プラズマＣＶＤ法などにより３００〜４００ｎｍ程度の厚さで成膜される。ＳｉＮｘに換えて有機膜を使用することも可能である。また、画素電極１１の材料には、インジウム錫酸化膜（ＩＴＯ膜）が使用され、スパッタ法などにより４０〜１４０ｎｍ程度の厚さで成膜される。
【００４８】
図２（ｃ）の走査線信号配線電極パッド１１ａ及び図２（ｄ）のデータ信号配線電極パッド１１ｂは画素電極１１と同じインジウム錫酸化膜（ＩＴＯ膜）を使用したが、開孔されたコンタクトホールのみでも使用可能である。
【００４９】
このように、ソース電極７ａとドレイン電極７ｂの間に位置する不純物半導体膜５に酸素イオン及び／又は窒素イオンを添加して絶縁化して不純物半導体イオン注入層８とすることにより、ダメージを抑制しつつ半導体膜４を薄く形成できるため、ＴＦＴの光電流を抑制すると共に寄生抵抗を低減することができる。また、オーミックコンタクトの抵抗が高くならないように不純物半導体膜５の膜厚を設定し、膜厚ばらつきに対応してイオン注入エネルギー・ドーズ量を制御することができるため、絶縁化不足で不純物半導体膜５が残存しＴＦＴのオフ状態でリーク電流が発生するという問題を防止すると共に不純物半導体膜５の膜厚ばらつきに対する製造条件を緩和することができる。
【００５０】
以下、実施例によって、本発明のＴＦＴの製造方法を説明する。
【実施例１】
【００５１】
まず、本発明の第１の実施例に係る薄膜トランジスタ（図２（ａ）の断面図）の製造方法について、図３（ａ）〜（ｅ）の工程断面図を参照して説明する。
【００５２】
まず、図３（ａ）に示すように、ガラスやプラスチックのような透明絶縁体基板１上に、例えばＭｏ、Ｃｒ、Ｔａ、Ａｌ上にＭｏを積層した金属膜、またはこれらを主成分とする合金、ＭｏＷ、あるいは積層膜などをスパッタ法などにより２００ｎｍから３００ｎｍ程度の厚さで成膜し、フォトリソグラフィー技術とエッチング技術によりパターニングしてゲート電極２を形成する。
【００５３】
次に、図３（ｂ）に示すように、プラズマＣＶＤ法などによりＳｉＮｘ膜あるいはＳｉＯ２膜とＳｉＮｘ膜の積層膜などからなる厚さ３５０ｎｍから５００ｎｍ程度のゲート絶縁膜３を成膜した後、ａ−Ｓｉなどからなる半導体膜４と、Ｐをドーピングしたｎ＋ａ−Ｓｉなどからなる不純物半導体膜５を成膜する。その際、従来のバックチャネルエッチ型ＴＦＴでは半導体膜４を薄くすることは困難であり、また、従来のバックチャネルプラズマ処理型ＴＦＴでは不純物半導体膜５を厚くすることが困難であったが、本実施例ではイオン注入によって不純物半導体膜５を絶縁化する手法を用いるため、半導体膜４の厚さを光電流及び寄生抵抗を低減可能な５０〜１００ｎｍ程度にすることができ、また、不純物半導体膜５の厚さをオフ状態でのリーク電流を抑制可能な１０〜５０ｎｍ程度にすることができる。その後、フォトリソグラフィー技術とエッチング技術により半導体膜４と不純物半導体膜５をパターニングして半導体アイランド６を形成する。
【００５４】
次に、図３（ｃ）に示すように、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏＷあるいはＭｏ／Ａｌ／Ｍｏの積層膜などをスパッタ法などで２００ｎｍから３００ｎｍ程度の厚さで成膜し、ソース・ドレイン用金属膜を形成する。その後、フォトリソグラフィー技術とエッチング技術によりソース電極７ａ及びドレイン電極７ｂを形成する。
【００５５】
ここで、従来のバックチャネルプラズマ処理型ＴＦＴではプラズマ処理を用いるため膜厚が厚くなると不純物半導体膜５を確実に絶縁化することが難しいという問題があったが、本実施例ではイオン注入法を用いるため不純物半導体膜５を確実に絶縁化することができる。具体的には、図３（ｄ）に示すように、例えば酸素イオンを注入エネルギー５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２で注入して不純物半導体膜イオン注入層８を形成する。なお、注入エネルギーやドーズ量は不純物半導体膜５の膜厚や絶縁化の程度に応じて適宜変更可能であり、酸素イオンに換えて又は酸素イオンと共に窒素イオンを注入してもよい。また、酸素イオン及び／又は窒素イオンはエネルギーを変えて複数回注入することも可能である。
【００５６】
次に、プラズマＣＶＤ法などによりＳｉＮｘなどからなるパッシベーション膜９を３００ｎｍから４００ｎｍ程度の厚さで成膜した後、アニールを行い、フォトリソグラフィー技術とエッチング技術によりパッシベーション膜９にコンタクトホール１０を開孔する。そして、図３（ｅ）に示すように、スパッタ法によりＩＴＯ膜を４０ｎｍから１４０ｎｍ程度の厚さで成膜し、フォトリソグラフィー技術とエッチング技術によりソース電極７ａに接続された画素電極１１を形成し、ＴＦＴを製造する。
【００５７】
なお、本実施例ではアニールをパッシベーション膜９の成膜後に行ったが、イオン注入直後に行なうことも可能である。
【００５８】
このように、イオン注入法を用いて不純物半導体膜５を絶縁化することにより、従来のバックチャネルエッチ型ＴＦＴの製造方法やバックチャネルプラズマ処理型ＴＦＴの製造方法で生じていた問題を回避することができる。
【実施例２】
【００５９】
次に、本発明の第２の実施例に係る薄膜トランジスタの製造方法について、図４を参照して説明する。図４（ａ）は、本発明の第２の実施例のＴＦＴの構成を示す平面図であり、図４（ｂ）、（ｃ）は図４（ａ）のＸ−Ｘ線のＴＦＴ工程断面図である。
【００６０】
前記した第１の実施例では、半導体膜４と不純物半導体膜５を成膜した後、半導体膜４と不純物半導体膜５をパターニングして半導体アイランド６を形成したが、本実施例では半導体アイランドを形成せずに、ソース電極７ａ、ドレイン電極７ｂを形成した後、半導体膜４と不純物半導体膜５をパターニングする。
【００６１】
その後、図４（ｂ）に示すように、第１の実施例と同様に、酸素イオン及び／又は窒素イオンの注入を行ない、不純物半導体膜５を絶縁化して不純物半導体膜イオン注入層８を形成する。次に、図４（ｃ）に示すように、パッシベーション膜９を成膜し、アニールを行い、コンタクトホール１０を開孔し、画素電極１１を形成してＴＦＴを製造する。
【００６２】
このように、第２の実施例でもイオン注入法を用いて不純物半導体膜５を絶縁化することにより、従来の方法で生じていた問題を回避することができる。
【実施例３】
【００６３】
次に、本発明の第３の実施例に係る薄膜トランジスタの製造方法について、図５を参照して説明する。図５（ａ）、（ｂ）は、本発明の第３の実施例のＴＦＴの工程断面図である。
【００６４】
前記した第２の実施例では、半導体膜４と不純物半導体膜５をパターニングした後、酸素イオン及び／又は窒素イオンの注入を行なったが、本実施例では、図５（ａ）に示すように、ソース電極７ａ、ドレイン電極７ｂを形成した後、酸素イオン及び／又は窒素イオンの注入を行なう。その後、図５（ｂ）に示すように、半導体膜４と不純物半導体膜５をパターニングし、第１及び第２の実施例と同様にパッシベーション膜９を成膜し、アニールを行い、コンタクトホール１０を開孔し、画素電極１１を形成してＴＦＴを製造する。
【００６５】
このように、第３の実施例でもイオン注入法を用いて不純物半導体膜５を絶縁化することにより、従来の方法で生じていた問題を回避することができる。
【実施例４】
【００６６】
次に、本発明の第４の実施例に係る薄膜トランジスタの製造方法について、図６を参照して説明する。図６（ａ）、（ｂ）は、本発明の第４の実施例のＴＦＴの工程断面図である。
【００６７】
まず、第１の実施例と同様に、透明絶縁体基板１上にゲート電極２を形成し、ゲート絶縁膜３とａ−Ｓｉからなる半導体膜４とｎ＋ａ−Ｓｉからなる不純物半導体膜５を成膜し、フォトリソグラフィー技術とエッチング技術により半導体膜４と不純物半導体膜５をパターニングして、半導体アイランド６を形成する。
【００６８】
次に、図６（ａ）に示すように、ソース・ドレイン用金属膜７を成膜し、フォトリソグラフィー技術によりフォトレジストの塗布・パターニングを行ない、フォトレジスト１２を形成する。その後、図６（ｂ）に示すように、エッチング技術により、ソース電極７ａ、ドレイン電極７ｂをエッチング形成し、続いてフォトレジスト１２をマスクにして酸素イオン及び／又は窒素イオンの注入を行ない、不純物半導体膜イオン注入層８を形成する。図示しないが、続いて、フォトレジスト１２を除去し、第１の実施例と同様にパッシベーション膜を成膜し、コンタクトホールを開孔し、画素電極を形成してＴＦＴを製造する。
【００６９】
なお、図６では第１の実施例の図３（ｄ）でソース電極７ａ、ドレイン電極７ｂ上にフォトレジスト１２を残存させた状態で酸素イオン及び／又は窒素イオンの注入を行なったが、本実施例の方法を第３の実施例（図５（ａ））に適用することが可能である。
【００７０】
このように、フォトレジスト１２をマスクとしてイオン注入して不純物半導体膜５を絶縁化することによっても、従来の方法で生じていた問題を回避することができる。
【実施例５】
【００７１】
次に、本発明の第５の実施例に係る薄膜トランジスタの製造方法について、図７を参照して説明する。図７（ａ）〜（ｃ）は、本発明の第５の実施例のＴＦＴの工程断面図であり、図７（ｄ）はストレージキャパシタ断面図である。
【００７２】
まず、第１の実施例の図３（ｄ）と同様に、ソース電極７ａ、ドレイン電極７ｂを形成後、酸素イオン及び／又は窒素イオンを注入して不純物半導体膜イオン注入層８を形成する（図７（ａ）参照）。次に、アニールを行った後、図７（ｂ）に示すように、不純物半導体膜イオン注入層８とゲート絶縁膜イオン注入層３ａの表層をフッ酸によりエッチング除去する。その後、第１の実施例と同様に、パッシベーション膜９を成膜し、コンタクトホール１０を開孔し、画素電極１１を形成してＴＦＴを製造する（図７（ｃ）参照）。
【００７３】
図７（ｄ）はストレージキャパシタ断面図であり、本発明の実施の形態のストレージキャパシタ断面図の図２（ｂ）と比較すると、本実施例の製造方法では、エッチングによってゲート絶縁膜イオン注入層３ａが薄くなるため、画素電極１１と走査信号配線（ゲート配線）２ａとゲート絶縁膜３で構成されるキャパシタの容量を形成するための画素電極１１と走査信号配線２ａとの重なり面積を小さくすることができる。
【００７４】
なお、上記説明では、第１の実施例に対して不純物半導体膜イオン注入層８とゲート絶縁膜イオン注入層３ａの表層を除去する工程を適用したが、第２乃至第４の実施例に対しても同様に適用することができる。
【実施例６】
【００７５】
次に、本発明の第６の実施例に係る薄膜トランジスタの製造方法について、図８を参照して説明する。図８（ａ）〜（ｄ）は、本発明の第６の実施例のＴＦＴの工程断面図である。
【００７６】
まず、第１の実施例の図３（ｄ）と同様に、ソース電極７ａ、ドレイン電極７ｂを形成後、酸素イオン及び／又は窒素イオンを注入して不純物半導体膜イオン注入層８を形成する（図８（ａ）参照）。例えば、酸素イオンを注入エネルギー３０ｋｅＶ，ドーズ量２Ｅ１５ｃｍ−２で注入し１回目のイオン注入を行う。
【００７７】
次にアニールを行った後、図８（ｂ）に示すように、不純物半導体膜イオン注入層８とゲート絶縁膜イオン注入層３ａの表層をフッ酸によりエッチング除去する。その後、図８（ｃ）に示すように、２回目の酸素イオン及び／又は窒素イオンを注入して不純物半導体膜イオン注入層８ａを形成する。例えば、酸素イオンを注入エネルギー３０ｋｅＶ，ドーズ量２Ｅ１５ｃｍ−２で注入し２回目のイオン注入を行う。なお、イオン注入の注入エネルギーやドーズ量は１回目と２回目とで変えることも可能である。以後、第１の実施例と同様に、パッシベーション膜９を成膜し、アニールを行い、コンタクトホール１０を開孔し、画素電極１１を形成する（図８（ｄ）参照）。
【００７８】
この第６の実施例では、イオン注入を複数回に分けて行うため、第１の実施例に比べてイオン注入の注入エネルギーを低くすることができ、イオン注入による半導体膜４の損傷を抑えることができるため、ＴＦＴのオン特性の劣化を抑制することができる。
【００７９】
また、ソース電極７ａとドレイン電極７ｂ間に位置する不純物半導体膜５に酸素イオン及び／又は窒素イオンを注入して不純物半導体膜イオン注入層８を形成する絶縁化工程、不純物半導体膜イオン注入層８を除去する不純物半導体膜表面の除去工程を複数回繰り返すことにより、イオン注入のエネルギーをより低くすることができ、ＴＦＴのオン特性の劣化を更に抑制することができる。また、上記説明では、第１の実施例に対して絶縁化工程を複数回行う場合を示したが、第２乃至第５の実施例に対しても同様に適用することができる。
【００８０】
なお、上記各実施例ではイオン注入法を用いて不純物半導体膜５に酸素イオン及び／又は窒素イオンを注入したが、本発明は上記実施例に限定されるものではなく、イオン注入法で注入可能であり、かつ、不純物半導体膜５を絶縁化可能な任意の元素を用いることができる。
【産業上の利用可能性】
【００８１】
本発明は、ＴＦＴがマトリクス状に配列されたＴＦＴ基板、及びＴＦＴ基板と対向基板との間に液晶材を挟持した液晶表示装置に適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態に係るＴＦＴの構成を示す平面図である。
【図２】（ａ）は、図１のＡ−Ａ線のＴＦＴ断面図、（ｂ）は、図１のＢ−Ｂ線のストレージキャパシタ断面図、（ｃ）は図１のＣ−Ｃ線の走査信号配線（ゲート配線）電極パッド断面図、（ｄ）は図１のＤ−Ｄ線のデータ信号配線電極（ドレイン電極）パッド断面図である。
【図３】本発明の第１の実施例に係るＴＦＴの製造方法を示す工程断面図である。
【図４】（ａ）は、本発明の第２の実施例に係るＴＦＴの構成を示す平面図であり、（ｂ）、（ｃ）は（ａ）のＸ−Ｘ線のＴＦＴ工程断面図である。
【図５】本発明の第３の実施例に係るＴＦＴの製造方法を示す工程断面図である
【図６】本発明の第４の実施例に係るＴＦＴの製造方法を示す工程断面図である。
【図７】本発明の第５の実施例に係るＴＦＴの製造方法を示す工程断面図である。
【図８】本発明の第６の実施例に係るＴＦＴの製造方法を示す工程断面図である。
【図９】従来のバックチャネルエッチ型ＴＦＴを用いたアクティブマトリックス型液晶表示装置の製造方法を示す工程断面図である。
【図１０】従来のバックチャネルエッチ型ＴＦＴを用いたアクティブマトリックス型液晶表示装置の製造方法を示す工程断面図（図９の続き）である。
【図１１】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第１の実施例を示す工程断面図である。
【図１２】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第２の実施例を示す工程断面図である。
【図１３】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第３の実施例を示す工程断面図である。
【図１４】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第４の実施例を示す工程断面図である。
【図１５】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第４の実施例を示す工程断面図（図１４の続き）である。
【図１６】従来のバックチャネルプラズマ処理型ＴＦＴの製造方法の第５の実施例を示す工程断面図である。
【符号の説明】
【００８３】
１  透明絶縁体基板
２  ゲート電極
２ａ  走査線信号配線（ゲート配線）
３  ゲート絶縁膜
３ａ  ゲート絶縁膜イオン注入層
４  半導体膜
５  不純物半導体膜
６  半導体アイランド
７  ソース・ドレイン用金属膜
７ａ  ソース電極
７ｂ  ドレイン電極
７ｃ  データ信号配線電極
８，８ａ  不純物半導体膜イオン注入層
８ｂ  改質した絶縁膜
９  パッシベーション膜
１０  コンタクトホール
１１  画素電極
１１ａ  走査線信号配線電極パッド
１１ｂ  データ信号配線電極パッド
１２  フォトレジスト
２１  液晶材
２２  透明絶縁体基板
２３  配向膜
２４  ブラックマトリックス
２５  カラーフィルタ
２６  オーバーコート層
２７  共通電極
【図１】
2007311453.tif 000003
【図２】
2007311453.tif 000004
【図３】
2007311453.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007311453.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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