(57)【要約】【課題】ＳＴＩストレスによるトランジスタの特性の劣化を防止できるようにする。【解決手段】半導体基板１０にＳＴＩ領域３０に囲まれて形成された第１の活性領域１１ｐ及び該第１の活性領域１１ｐの上に形成されたゲート電極２０を有するｐ型ＭＩＳＦＥＴと、半導体基板１０に第１の活性領域１１ｐと間隔をおいて形成され、ｐ型ＭＩＳＦＥＴに基板電位を印加するｎ型基板電位印加領域１５と、第１の活性領域１１ｐとｎ型基板電位印加領域１５との間に形成され、ＳＴＩ領域３０により第１の活性領域１１ｐと絶縁された第１のｐ側ダミー活性領域２５とを備えている。第１のｐ側ダミー活性領域２５における第１の活性領域１１ｐのゲート幅方向の長さは、第１の活性領域１１ｐのゲート幅方向の長さが小さい程大きくなるように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に絶縁膜に囲まれて形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有する第１のトランジスタと、
前記半導体基板に前記第１の活性領域と間隔をおいて形成され、前記第１のトランジスタに第１の基板電位を印加する第１の基板電位印加領域と、
前記半導体基板における前記第１の活性領域と前記第１の基板電位印加領域との間に形成され、前記絶縁膜により前記第１の活性領域と絶縁された第１のダミー活性領域とを備え、
前記第１のダミー活性領域における前記第１の活性領域のゲート幅方向の長さは、前記第１の活性領域のゲート幅方向の長さが小さい程大きくなるように設定されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に前記絶縁膜に囲まれて形成され、前記第１の活性領域とゲート幅方向の長さが異なる第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有する第２のトランジスタと、
前記半導体基板に前記第２の活性領域と間隔をおいて形成され、前記第２のトランジスタに第２の基板電位を印加する第２の基板電位印加領域と、
前記半導体基板における前記第２の活性領域と前記第２の基板電位印加領域との間に形成され、前記絶縁膜により前記第２の活性領域と絶縁された第２のダミー活性領域とをさらに備え、
前記第１のダミー活性領域と前記第１の活性領域との間隔及び前記第２のダミー活性領域と前記第２の活性領域との間隔は等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に前記絶縁膜に囲まれて形成され、前記第１の活性領域とゲート幅方向の長さが異なる第３の活性領域及び該第３の活性領域の上に形成された第３のゲート電極を有し、前記第１の基板電位が印加される第３のトランジスタと、
前記半導体基板における前記第３の活性領域と前記第１の基板電位印加領域との間に形成され、前記絶縁膜により前記第３の活性領域と絶縁された第３のダミー活性領域とをさらに備え、
前記第１のダミー活性領域と前記第１の活性領域との間隔及び前記第３のダミー活性領域と前記第３の活性領域との間隔は等しいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の基板電位印加領域及び第２の基板電位印加領域は、前記半導体基板に互いに対向して形成されており、
前記第１の活性領域及び第２の基板電位印加領域の導電型はｐ型であり、且つ前記第２の活性領域及び第１の基板電位印加領域の導電型はｎ型であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のダミー活性領域と前記第１の活性領域との間隔及び前記第３のダミー活性領域と前記第３の活性領域との間隔は、設計ルール上の最小寸法であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１のダミー活性領域と前記第１の活性領域との間隔及び前記第２のダミー活性領域と前記第２の活性領域との間隔は、設計ルール上の最小寸法であることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体素子を電気的に絶縁する分離領域に生じる応力の影響を考慮したレイアウト構造を持つ半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（Large Scale Integrated Circuit:LSI）の高性能化及び高集積化に伴ない、例えばシリコンからなる半導体基板上に形成された複数の素子同士を電気的に絶縁する分離領域の幅をできるだけ小さくすることが重要となってきている。一般に、最小線幅が０．１８μｍ以下のプロセス技術においては、半導体素子同士の間に形成した溝部（トレンチ）に酸化シリコン等からなる絶縁膜を埋め込むことにより、素子分離を実現するシャロウトレンチ分離（Shallow Trench Isolation:STI）技術が採用されている。
【０００３】
ＳＴＩ技術を用いた場合、シリコンからなる活性領域と酸化シリコンからなるＳＴＩ領域との互いの熱膨張係数の違いにより、熱処理工程を通じて応力（ＳＴＩストレス）が発生する。シリコンからなる活性領域は酸化シリコンからなるＳＴＩ領域と比べて熱膨張係数が大きいため、熱処理工程の後には、活性領域に対してＳＴＩ領域から圧縮応力が加わり、この圧縮応力によって、活性領域に形成される、金属絶縁膜半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor:MISFET）のチャネル領域における電荷の有効質量及びフォノン散乱確率が変化してしまい、チャネル電荷の移動度が変化する。
【０００４】
ＳＴＩストレスは、活性領域とＳＴＩ領域とのレイアウトパターンに依存するため、レイアウトパターンが複雑な、図２に示すようなセルベース設計方式における標準セルやカスタム設計においては、トランジスタのゲート長及びゲート幅が互いに同一であっても、レイアウトパターンに応じてトランジスタの特性にばらつきが生じることになる。
【０００５】
図２は従来のセルベース設計方式における標準セルのレイアウト構造の一例を示している。図２に示すように、標準セルは、例えば、シリコンからなる半導体基板１０をｐ型素子領域５０及びｎ型素子領域６０に区画してなり、ｐ型領域５０には、ＳＴＩ領域３０に囲まれ、ｐ型で且つそれぞれゲート幅が異なる第１の活性領域１０１ｐ、第２の活性領域１０２ｐ、第３の活性領域１０３ｐ及び第４の活性領域１０４ｐが形成されている。同様に、ｎ型領域６０には、ＳＴＩ領域３０に囲まれ、ｎ型で且つそれぞれゲート幅が異なる第５の活性領域１０１ｎ、第６の活性領域１０２ｎ、第７の活性領域１０３ｎ及び第８の活性領域１０４ｎが形成されている。
【０００６】
第１の活性領域１０１ｐと第５の活性領域１０１ｎ、第２の活性領域１０２ｐと第６の活性領域１０２ｎ、第３の活性領域１０３ｐと第７の活性領域１０３ｎ及び第４の活性領域１０４ｐと第８の活性領域１０４ｎの上には、それぞれゲート絶縁膜を介在させたポリシリコンからなるゲート電極１１０が、互いに対向する活性領域同士に跨るように形成されている。これにより、少なくとも４組のｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴからなる相補型(Complementary-）ＭＩＳＦＥＴが構成される。
【０００７】
ｐ型素子領域５０におけるｎ型素子領域６０と反対側の端部には、ｐ型素子領域５０に形成された各ＭＩＳＦＥＴに基板電位を印加するｎ型基板電位印加領域１０５が形成され、同様に、ｎ型素子領域６０におけるｐ型素子領域５０と反対側の端部には、ｎ型素子領域６０に形成された各ＭＩＳＦＥＴに基板電位を印加するｐ型基板電位印加領域１０６が形成されている。
【０００８】
ところで、ｐ型素子領域５０において、ゲート幅がＡｐ２である第３の活性領域１０３ｐを有するｐ型ＭＩＳＦＥＴは、ＳＴＩ領域３０の分離幅Ｉｐ２が複数のｐ型ＭＩＳＦＥＴのなかで最も大きいため、ＳＴＩ領域３０によるゲート幅方向の圧縮応力が大きく、ゲート幅がＡｐ１である第２の活性領域１０２ｐを有するｐ型ＭＩＳＦＥＴと比べて単位ゲート幅当たりの飽和電流等の電気的特性が劣化するおそれがある。
【０００９】
ｎ型素子領域６０においても同様に、ゲート幅がＡｎ２である第７の活性領域１０３ｎを有するＭＩＳＦＥＴは、ＳＴＩ領域３０の分離幅Ｉｎ２が複数のｎ型ＭＩＳＦＥＴのなかで最も大きいため、ＳＴＩ領域によるゲート幅方向の圧縮応力が大きく、ゲート幅がＡｎ１である第６の活性領域１０２ｎを有するｎ型ＭＩＳＦＥＴと比べて単位ゲート幅当たりの飽和電流等の電気的特性が劣化するおそれがある。さらには、ＭＩＳＦＥＴのゲート長及びゲート幅が同一であっても、ＳＴＩ領域３０の分離幅が異なれば、トランジスタの特性が異なることも予想される。
【００１０】
従って、設計された標準セルに対して行なう回路／素子シミュレーションの予測の精度を向上するには、ＳＴＩストレスのレイアウトパターン依存性を考慮して回路／素子シミュレーションを行なう必要がある。このようなＳＴＩストレスのレイアウトパターン依存性を考慮したシミュレーション方法については例えば、特許文献１に記載されている。
【特許文献１】特開２００４−８６５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来から、ＳＴＩストレスをシミュレーション処理に組み込むためのモデルやその手法は提案されてはいるものの、ＳＴＩストレスによるトランジスタ特性の劣化自体を回避することはできないという問題がある。例えばシリコン結晶の晶帯軸が［１１０］方向のチャネルを用いるトランジスタにおいては、ゲート幅方向に圧縮応力が加わった場合は、ｎ型ＭＩＳＦＥＴのキャリアの移動度及びｐ型ＭＩＳＦＥＴのキャリア移動度は共に劣化する。
【００１２】
本発明は、前記従来の問題を解決し、その目的は、ＳＴＩストレスによるトランジスタ特性の劣化を防止できるようにすることにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、基板電位印加領域とトランジスタの活性領域との間の素子分離領域にダミー活性領域を設け、該ダミー活性領域とトランジスタの活性領域との間の分離幅を活性領域のゲート幅方向の長さに応じて設定する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、半導体基板に絶縁膜に囲まれて形成された第１の活性領域及び該第１の活性領域の上に形成された第１のゲート電極を有する第１のトランジスタと、半導体基板に第１の活性領域と間隔をおいて形成され、第１のトランジスタに第１の基板電位を印加する第１の基板電位印加領域と、半導体基板における第１の活性領域と第１の基板電位印加領域との間に形成され、絶縁膜により第１の活性領域と絶縁された第１のダミー活性領域とを備え、第１のダミー活性領域における第１の活性領域のゲート幅方向の長さは、第１の活性領域のゲート幅方向の長さが小さい程大きくなるように設定されていることを特徴とする。
【００１５】
本発明の半導体装置によると、第１のダミー活性領域における第１の活性領域のゲート幅方向の長さは、第１の活性領域のゲート幅方向の長さが小さい程大きくなるように設定されているため、トランジスタの活性領域と基板電位印加領域との間に形成されたダミー活性領域によって、素子分離として機能する絶縁膜の分離幅が小さくなる。これにより、トランジスタの活性領域に印加されるゲート幅方向の圧縮応力が減少するので、トランジスタ特性の劣化を防止することができる。
【００１６】
本発明の半導体装置は、半導体基板に絶縁膜に囲まれて形成され、第１の活性領域とゲート幅方向の長さが異なる第２の活性領域及び該第２の活性領域の上に形成された第２のゲート電極を有する第２のトランジスタと、半導体基板に第２の活性領域と間隔をおいて形成され、第２のトランジスタに第２の基板電位を印加する第２の基板電位印加領域と、半導体基板における第２の活性領域と第２の基板電位印加領域との間に形成され、絶縁膜により第２の活性領域と絶縁された第２のダミー活性領域とをさらに備え、第１のダミー活性領域と第１の活性領域との間隔及び第２のダミー活性領域と第２の活性領域との間隔は等しいことが好ましい。
【００１７】
また、本発明の半導体装置は、半導体基板に絶縁膜に囲まれて形成され、第１の活性領域とゲート幅方向の長さが異なる第３の活性領域及び該第３の活性領域の上に形成された第３のゲート電極を有し、第１の基板電位が印加される第３のトランジスタと、半導体基板における第３の活性領域と第１の基板電位印加領域との間に形成され、絶縁膜により第３の活性領域と絶縁された第３のダミー活性領域とをさらに備え、第１のダミー活性領域と第１の活性領域との間隔及び第３のダミー活性領域と第３の活性領域との間隔は等しいことが好ましい。
【００１８】
第２の活性領域を備えた場合に、第１の基板電位印加領域及び第２の基板電位印加領域は、半導体基板に互いに対向して形成されており、第１の活性領域及び第２の基板電位印加領域の導電型はｐ型であり、且つ第２の活性領域及び第１の基板電位印加領域の導電型はｎ型であることが好ましい。
【００１９】
このようにすると、本発明の半導体装置を、ＣＭＩＳ(Complementary Metal-Insulator-Semiconductor）構造を有する標準セルに適用することができる。
【００２０】
第３の活性領域を備えた場合に、第１のダミー活性領域と第１の活性領域との間隔及び第３のダミー活性領域と第３の活性領域との間隔は、設計ルール上の最小寸法であることが好ましい。
【００２１】
また、第２の活性領域を備えた場合に、第１のダミー活性領域と第１の活性領域との間隔及び第２のダミー活性領域と第２の活性領域との間隔は、設計ルール上の最小寸法であることが好ましい。
【００２２】
このようにすると、各トランジスタに印加されるゲート幅方向の圧縮応力が最小となるため、トランジスタの特性を向上させることができる。
【発明の効果】
【００２３】
本発明に係る半導体装置によると、トランジスタの活性領域に印加されるゲート幅方向のＳＴＩストレスが低減されるため、ＳＴＩストレスによるトランジスタの特性の劣化を防止することができる。また、ゲート幅が互いに異なる複数の活性領域が混在する場合でも、トランジスタの特性のばらつきを防止することができる。
【発明を実施するための最良の形態】
【００２４】
（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。
【００２５】
図１は本発明の一実施形態に係る半導体装置であって、セルベース設計方式における標準セルのレイアウト構造の一例を示している。
【００２６】
図１に示すように、本実施形態に係る標準セルは、例えば、シリコンからなる半導体基板１０をｐ型素子領域５０及びｎ型素子領域６０に区画してなり、ｐ型領域５０には、ＳＴＩ領域３０に囲まれ、ｐ型で且つそれぞれゲート幅が異なる第１の活性領域１１ｐ、第２の活性領域１２ｐ、第３の活性領域１３ｐ及び第４の活性領域１４ｐが形成されている。同様に、ｎ型領域６０には、ＳＴＩ領域３０に囲まれ、ｎ型で且つそれぞれゲート幅が異なる第５の活性領域１１ｎ、第６の活性領域１２ｎ、第７の活性領域１３ｎ及び第８の活性領域１４ｎが形成されている。
【００２７】
第１の活性領域１１ｐと第５の活性領域１１ｎ、第２の活性領域１２ｐと第６の活性領域１２ｎ、第３の活性領域１３ｐと第７の活性領域１３ｎ及び第４の活性領域１４ｐと第８の活性領域１４ｎの上には、それぞれゲート絶縁膜を介在させたポリシリコンからなるゲート電極２０が、互いに対向する活性領域同士に跨るように形成されている。これにより、少なくとも４組のｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴからなるＣＭＩＳＦＥＴが構成される。
【００２８】
ｐ型素子領域５０におけるｎ型素子領域６０と反対側の端部には、ｐ型素子領域５０に形成された各ｐ型ＭＩＳＦＥＴに基板電位である電源電圧を印加するｎ型基板電位印加領域１５が形成され、同様に、ｎ型素子領域６０におけるｐ型素子領域５０と反対側の端部には、ｎ型素子領域６０に形成された各ｎ型ＭＩＳＦＥＴに基板電位である接地電圧を印加するｐ型基板電位印加領域１６が形成されている。
【００２９】
本実施形態の特徴として、ｐ型素子領域５０において、ゲート幅が最も小さい第１の活性領域１１ｐとｎ型基板電位印加領域１５との間に、該ｎ型基板電位印加領域１５から第１の活性領域１１ｐと対向するように引き出され、分離幅がＩｐ３である第１のｐ側ダミー活性領域２５が形成されている。同様に、ゲート幅が最も小さい第３の活性領域１３ｐとゲート幅が第２の活性領域１２ｐよりも小さい第４の活性領域１４ｐとの間に、ｎ型基板電位印加領域１５から該第３の活性領域１３ｐ及び第４の活性領域１４ｐとそれぞれ対向するように引き出され、それぞれ分離幅がＩｐ２及びＩｐ４である第２のｐ側ダミー活性領域２６が形成されている。
【００３０】
同様に、ｎ型素子領域６０において、ゲート幅が最も小さい第５の活性領域１１ｎとｐ型基板電位印加領域１６との間に、該ｐ型基板電位印加領域１６から第５の活性領域１１ｎと対向するように引き出され、分離幅がＩｎ３である第１のｎ側ダミー活性領域２７が形成されている。同様に、ゲート幅が最も小さい第７の活性領域１３ｎとゲート幅が第６の活性領域１２ｎよりも小さい第８の活性領域１４ｎとの間に、ｐ型基板電位印加領域１６から該第７の活性領域１３ｎ及び第８の活性領域１４ｎとそれぞれ対向するように引き出され、それぞれ分離幅がＩｎ２及びＩｎ４である第２のｎ側ダミー活性領域２８が形成されている。
【００３１】
ここで、第１のｐ側ダミー活性領域２５及び第２のｐ側ダミー活性領域２６の導電型は、ｎ型基板電位印加領域１５と同一のｎ型でもよく、また反対の導電型のｐ型でもよい。なぜなら、第１のｐ側ダミー活性領域２５及び第２のｐ側ダミー活性領域２６は、トランジスタの動作に関与しないダミー領域であるからである。これは、第１のｎ側ダミー活性領域２７及び第２のｎ側ダミー活性領域２８の導電型においても同様である。
【００３２】
なお、例えば、第１のｐ側ダミー活性領域２５の導電型は、第１の活性領域１１ｐの不純物注入時に、第１の活性領域１１ｐと同時に第１のｐ側ダミー活性領域２５に対しても不純物イオンを注入すれば、その導電型はｐ型となる。これに対し、第１の活性領域１１ｐの不純物注入時に、第１のｐ側ダミー活性領域２５にマスク等を行なって不純物イオンを注入しなければｎ型基板電位印加領域１５と同様のｎ型となる。
【００３３】
また、本実施形態においては、各ダミー活性領域２５、２６、２７及び２８をそれぞれ基板電位印加領域１５、１６と接続しているが、各ダミー活性領域２５、２６、２７及び２８を必ずしも各基板電位印加領域１５、１６と接続させる必要はなく、各基板電位印加領域１５、１６との間にＳＴＩ領域３０を設けてもよい。
【００３４】
また、第２のｐ側ダミー活性領域２６は、第３の活性領域１３ｐ及び第４の活性領域１４ｐに対して一体に引き出されているが、それぞれ個別に引き出してもよい。これは、第２のｎ側ダミー活性領域２８においても同様である。
【００３５】
このように、本実施形態においては、複数のｐ型ＭＩＳＦＥＴのうち、最大のゲート幅Ａｐ１を持つ第２の活性領域１２ｐを除いて、第１の活性領域１１ｐとｎ型基板電位印加領域１５との間には第１のｐ側ダミー活性領域２５を設け、また、第３の活性領域１３ｐ及び第４の活性領域１４ｐとｎ型基板電位印加領域１５との間には第２のｐ側ダミー活性領域２６を設けることにより、それぞれの分離幅のＩｐ２、Ｉｐ３及びＩｐ４の値を、第２の活性領域１２ｐとｎ型基板電位印加領域１５との間の分離幅であるＩｐ１の値とほぼ同等としている。
【００３６】
同様に、複数のｎ型ＭＩＳＦＥＴのうち、最大のゲート幅Ａｎ１を持つ第６の活性領域１２ｎを除いて、第５の活性領域１１ｎとｐ型基板電位印加領域１６との間には第１のｎ側ダミー活性領域２７を設け、また、第７の活性領域１３ｎ及び第８の活性領域１４ｎとｐ型基板電位印加領域１６との間には第２のｎ側ダミー活性領域２８を設けることにより、それぞれの分離幅のＩｎ２、Ｉｎ３及びＩｎ４の値を、第６の活性領域１２ｎとｐ型基板電位印加領域１６との間の分離幅であるＩｎ１の値とほぼ同等としている。
【００３７】
このように、本実施形態は、複数のＭＩＳＦＥＴの各活性領域におけるゲート幅が異なっていても、分離幅が最小となる活性領域の分離幅に一致させるようにダミー活性領域における各活性領域のゲート幅方向の長さ（引き出し長さ）を設定する。このため、各活性領域のゲート幅方向の分離幅は、最小の分離幅のＩｐ１又はＩｎ１と同程度に小さくなるので、ＳＴＩストレスに起因するゲート幅方向の圧縮応力が小さくなる。その結果、各ＭＩＳＦＥＴの特性の劣化を防止できると共に、複数のＭＩＳＦＥＴ間の特性のばらつきをも防止することができる。
【００３８】
また、ｐ型領域５０における分離幅Ｉｐ１、Ｉｐ２、Ｉｐ３及びＩｐ４を同一の値に設定することが好ましく、同様に、ｎ型領域６０における分離幅Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４を同一の値に設定することが好ましい。
【００３９】
さらには、これらｐ型領域５０の分離幅Ｉｐ１、Ｉｐ２、Ｉｐ３及びＩｐ４並びにｎ型領域６０の分離幅Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４の値をいずれも設計ルールで規定される最小寸法に設定すると、よりトランジスタの特性の向上を期待できる。その上、トランジスタの能力の向上だけでなく、トランジスタの特性のばらつきの低減及び特性の予測精度の向上という効果をも期待することができる。
【００４０】
本実施形態のように、ＣＭＩＳ構造を有する標準セルは、電源電圧が印加されるｎ型基板電位印加領域１５と、接地電圧が印加されるｐ型基板電位印加領域１６とは、複数の標準セルを互いに隣り合うように配置する際には、各基板電位印加領域１５、１６同士が互いに隣接するセル間で自動的に接続されるように直線状に形成されている。
【００４１】
従って、ＣＭＩＳ構造を有する標準セルのように、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとが対向して形成されるセルの場合は、図１に示すように、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの間の分離幅Ｉｐｎを設計ルールで規定される最小寸法に設定することにより、トランジスタの特性がさらに向上すると共に特性ばらつきの低減をより一層図ることができる。
【産業上の利用可能性】
【００４２】
本発明に係る半導体装置は、トランジスタの活性領域に印加されるゲート幅方向のＳＴＩストレスが低減されて、ＳＴＩストレスによるトランジスタの特性の劣化を防止することができ、ＣＭＩＳ構造を有する標準セルを含む半導体装置等に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る半導体装置であって標準セルのレイアウト構成の一例を示す平面図である。
【図２】従来の標準セルのレイアウト構成の一例を示す平面図である。
【符号の説明】
【００４４】
１０    半導体基板
１１ｐ  第１の活性領域
１２ｐ  第２の活性領域
１３ｐ  第３の活性領域
１４ｐ  第４の活性領域
１１ｎ  第５の活性領域
１２ｎ  第６の活性領域
１３ｎ  第７の活性領域
１４ｎ  第８の活性領域
１５    ｎ型基板電位印加領域
１６    ｐ型基板電位印加領域
２０    ゲート電極
２５    第１のｐ側ダミー活性領域
２６    第２のｐ側ダミー活性領域
２７    第１のｎ側ダミー活性領域
２８    第２のｎ側ダミー活性領域
３０    ＳＴＩ領域
５０    ｐ型素子領域
６０    ｎ型素子領域
【図１】
2007311587.tif 000003
【図２】
2007311587.tif 000004