(57)【要約】      （修正有）【課題】下部電極を形成する工程と、電流抑制領域を含んだ下部マスクを形成する工程と、プログラマブル抵抗層を形成する工程と、電流抑制領域を含んだ上部マスクを形成する工程と、上部電極を形成する工程とを含んだ抵抗メモリセルの製造方法を提供する。【解決手段】下部電極２０と、プログラマブル抵抗層２２と、上部電極２４とを含んだプログラマブル抵抗メモリセルを有し、該下部電極と該プログラマブル抵抗層との間には、下部マスク２１が配置されており、該プログラマブル抵抗層と該上部電極との間には、上部マスク２３が配置されている。該下部マスクおよび該上部マスクは、電流抑制領域を含んでいる。【選択図】図２Ｅ
2007311807.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
プログラマブル抵抗層と、
上部電極とを含み、
該下部電極と該プログラマブル抵抗層との間に下部マスクが配置され、
該プログラマブル抵抗層と該上部電極との間に上部マスクが配置され、
該下部マスクおよび該上部マスクは電流抑制領域を含む、プログラマブル抵抗メモリセル。
【請求項２】
上記電流抑制領域が絶縁体を含む、請求項１に記載のメモリセル。
【請求項３】
上記電流抑制領域が金属酸化物を含む、請求項２に記載のメモリセル。
【請求項４】
上記電流抑制領域が酸化亜鉛を含む、請求項３に記載のメモリセル。
【請求項５】
上記電流抑制領域の横幅が２〜２０ｎｍである、請求項１に記載のメモリセル。
【請求項６】
隣接している２つの電流抑制領域間に開口領域が配置され、該開口領域の横幅が２〜２０ｎｍである、請求項１に記載のメモリセル。
【請求項７】
上記下部マスクと上記上部マスクとの層厚が１〜１０ｎｍである、請求項１に記載のメモリセル。
【請求項８】
上記下部マスクは、該下部マスクの底面に沿って上記下部電極に隣接し、該底面以外の部分が上記プログラマブル抵抗層に隣接するように配置されている、請求項１に記載のメモリセル。
【請求項９】
上記上部マスクは、該上部マスクの底面に沿って上記プログラマブル抵抗層に隣接し、該底面以外の部分が上記上部電極に隣接するように配置されている、請求項１に記載のメモリセル。
【請求項１０】
上記プログラマブル抵抗層が遷移金属酸化物を含む、請求項１に記載のメモリセル。
【請求項１１】
上記プログラマブル抵抗層が他の遷移金属酸化物を含む、請求項１０に記載のメモリセル。
【請求項１２】
遷移金属である、ニオビウム、チタン、ニッケル、ジルコニウム、クロム、コバルト、マンガン、バナジウム、タンタル、ハフニウム、または、鉄のうちの少なくとも１つが、酸化物を形成する、請求項１０に記載のメモリセル。
【請求項１３】
上記プログラマブル抵抗層が、金属である、ストロンチウム、鉛、プラセオジミウム、または、カルシウムのうちの少なくとも１つを含む、請求項１０に記載のメモリセル。
【請求項１４】
上記プログラマブル抵抗層が絶縁層によって囲まれている、請求項１に記載のメモリセル。
【請求項１５】
上記下部電極および上記上部電極が、金属である、タングステン、プラチナ、または、パラジウムのうちの少なくとも１つを含む、請求項１に記載のメモリセル。
【請求項１６】
下部電極と、
接触部と、
プログラマブル抵抗層と、
上部電極とを含み、
該接触部と該プログラマブル抵抗層との間に下部マスクが配置され、
該下部マスクが電流抑制領域を含み、
該下部電極と該下部マスクとの間に該接触部が配置されており、
該接触部は、絶縁性の接触モールド層によって囲まれている、プログラマブル抵抗メモリセル。
【請求項１７】
上記プログラマブル抵抗層と上記上部電極との間に上部マスクが配置されている、請求項１６に記載のメモリセル。
【請求項１８】
上記接触部が下向きに先細になっている、請求項１６に記載のメモリセル。
【請求項１９】
下部電極と、
プログラマブル抵抗層と、
上部電極とを含み、
該下部電極と該プログラマブル抵抗層との間に下部マスクが配置され、
該プログラマブル抵抗層と該上部電極との間に上部マスクが配置され、
該下部マスクおよび該上部マスクが電流抑制領域を含んでおり、
該各電流抑制領域は、少なくとも１つのナノ粒子を含み、
該ナノ粒子の横幅は、２〜２０ｎｍである、プログラマブル抵抗メモリセル。
【請求項２０】
上記ナノ粒子が金属酸化物を含む、請求項１９に記載のメモリセル。
【請求項２１】
上記ナノ粒子が酸化亜鉛を含む、請求項２０に記載のメモリセル。
【請求項２２】
下部電極を形成する工程と、
電流抑制領域を含む下部マスクを形成する工程と、
プログラマブル抵抗層を形成する工程と、
電流抑制領域を含む上部マスクを形成する工程と、
上部電極を形成する工程とを含む、抵抗メモリセルの製造方法。
【請求項２３】
上記下部電極を形成する工程が、
基板にトレンチをエッチングする工程と、
該トレンチに導電性材料を充填する工程と、
該導電性材料を研磨する工程とを含む、請求項２２に記載の方法。
【請求項２４】
接触モールド層を形成する工程と、
該接触モールド層にトレンチをエッチングする工程と、
該接触モールド層の該トレンチに導電性材料を充填する工程と、
該接触モールド層および該トレンチ中の該導電性材料を研磨する工程とをさらに含み、
これにより、上記下部電極上に、該接触モールド層によって囲まれた接触部を形成する、請求項２２に記載の方法。
【請求項２５】
上記接触モールド層の上記トレンチが下向きに先細になっている、請求項２４に記載の方法。
【請求項２６】
上記トレンチの上記導電性材料、および上記接触モールド層を研磨することにより、上記接触部の上部領域を低減する、請求項２４に記載の方法。
【請求項２７】
上記研磨を化学的機械研磨法によって行う、請求項２６に記載の方法。
【請求項２８】
上記下部電極上に上記下部マスクを形成し、該下部マスク上に上記プログラマブル抵抗層を形成することにより、該下部マスクが該下部マスクの底面に沿って該下部電極に隣接し、該底面以外の部分が該プログラマブル抵抗層に隣接する、請求項２２に記載の方法。
【請求項２９】
上記プログラマブル抵抗層上に上記上部マスクを形成し、該上部マスク上に上記上部電極を形成することにより、該上部マスクが該上部マスクの底面に沿って該プログラマブル抵抗層に隣接し、該底面以外の部分が該上部電極に隣接する、請求項２２に記載の方法。
【請求項３０】
ナノ粒子を供給することにより上記下部マスクおよび上記上部マスクを形成し、該ナノ粒子の横幅は２〜２０ｎｍである、請求項２２に記載の方法。
【請求項３１】
上記ナノ粒子を自己組織化プロセスによって供給する、請求項３０に記載の方法。
【請求項３２】
上記ナノ粒子を２元ブロック共重合体によって供給する、請求項３０に記載の方法。
【請求項３３】
ナノ粒子を供給することにより上記下部マスクを形成し、該ナノ粒子の横幅が２〜２０ｎｍである、請求項２２に記載の方法。
【請求項３４】
上記ナノ粒子を自己組織化プロセスによって供給する、請求項３３に記載の方法。
【請求項３５】
上記ナノ粒子を２元ブロック共重合体によって供給する、請求項３３に記載の方法。
【請求項３６】
ナノ粒子を供給することにより上記上部マスクを形成し、該ナノ粒子の横幅が２〜２０ｎｍである、請求項２２に記載の方法。
【請求項３７】
上記ナノ粒子を自己組織化プロセスによって供給する、請求項３６に記載の方法。
【請求項３８】
上記ナノ粒子を２元ブロック共重合体によって供給する、請求項３６に記載の方法。
【請求項３９】
上記プログラマブル抵抗層を反応性スパッタによって形成する、請求項２２に記載の方法。
【請求項４０】
酸素の分圧が少なくとも飽和している酸素含有プロセス雰囲気において、少なくとも２つの遷移金属をスパッタすることにより、上記遷移金属が該遷移金属の最も高い酸化度で酸化する、請求項３９に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［関連出願の相互参照］
本出願は、米国出願番号１１／４３６，８９８（出願日：２００６年５月１９日）の一部継続出願であり、その全体を、本願に引用して援用する。
【０００２】
［本発明の技術分野］
本発明は、プログラマブル抵抗層を備えたプログラマブル抵抗メモリセル、および、プログラマブル抵抗層を備えた抵抗メモリセルの製造方法に関するものである。
【０００３】
［発明の背景］
従来の電子データメモリ（例えば、ダイナミックランダムアクセスメモリ(ＤＲＡＭ）またはフラッシュＲＡＭ）は、次第に、近年の要求を満たせなくなってきている。データの電子的格納に関する従来の概念は、ＤＲＡＭまたはフラッシュＲＡＭにおいても用いられているように、情報ユニットをキャパシタに格納するというものである。この場合、キャパシタは、帯電した状態であることもあれば、帯電していない状態であることもある（例えば、２つの論理状態「１」または「０」）。
【０００４】
ＤＲＡＭの場合、キャパシタは、情報密度および集積度を上げるために極度に小さい設計になっており、したがって、格納された情報量を絶え間なくリフレッシュする必要がある。リフレッシュを目的とした他のメモリ制御器に加えて、このキャパシタにも、著しい量の電力が必要である。他方、フラッシュＲＡＭの場合、そこに格納された情報量は、電力を供給しなくても保存される。しかし、個々のフラッシュＲＡＭメモリセルは、比較的大きく、情報の書き込みに高い電圧を必要とする。したがって、近年の電子データメモリは、高い情報密度、高速アクセス、および、不揮発性を組み合わせられる必要がある。この場合、不揮発性とは、著しく長い期間、外部電源を用いずに情報を確実に格納できる電子データメモリの特性を意味している。
【０００５】
集積密度および不揮発性に関する要求は、特にモバイルアプリケーションの場合に明らかになる。なぜならこの場合、利用可能なスペースが制限され、電源として用いられる蓄電池が、一定限度量の電力、さらには限られた電圧しか供給できないからである。不揮発性、高速アクセス時間、および、高集積度を組み合わせるために、ＤＲＡＭまたはフラッシュＲＡＭの代替物に対して徹底的な科学産業調査が行われている。この場合、期待できる構想として、特に、いわゆる抵抗電子メモリ（resistive electronic memories）が挙げられる。
【０００６】
固体電解質、相転移材料、および、他の特殊材料に加えて、高抵抗状態および低抵抗状態が、遷移金属酸化物層にも与えられる。このようにして、該遷移金属酸化物層は、信頼できる安定した抵抗メモリセルとして用いられる。例えば、論理状態「１」が低抵抗状態に割り当てられ、論理状態「０」が高抵抗状態に割り当てられる。さらに、このような複数の層では抵抗状態が異なっている。その結果、区別できる複数の論理状態を、単一のセルにおいて確実に保つことができる。このことは、マルチビット特性（multibit capability）とも呼ばれている。
【０００７】
遷移金属酸化物(ＴＭＯ)層に情報を格納するプロセスは、局所加熱によってＴＭＯ中に低抵抗のフィラメントを形成するという原理に基づいている。この局所加熱は、初めに高抵抗を有するＴＭＯを通る電流によって生じる。結果として、フィラメントは、他の高抵抗のＴＭＯを短絡し、したがって、有効電気抵抗を大幅に変える。十分に低い電圧のアプリケーションを用いて、メモリセルの抵抗状態、つまり論理状態を、派生電流を測定することによって特定してもよい。存在しているフィラメントを、ここでも十分に高い電流によって妨害することにより、ＴＭＯメモリセルは高抵抗状態に戻る。このプロセスは逆にすることができ、すでに、１０６という技術的には適切な繰返し率で示されている。一般的には、ＴＭＯメモリセルは、下部電極、上部電極、および、これらの電極間に配置されたＴＭＯ層から形成されている。このようなＴＭＯメモリセルの最小寸法は、電極のパターニングに関する限り、主に、リソグラフィによる制限によって決まる。
【０００８】
ＴＭＯメモリセルの電気抵抗を著しく低減する個々のフィラメントの断面は、多くの場合、近年のリソグラフィ技術およびパターニング技術によって得られる電極の最小接触領域の断面よりもずっと小さい。初期のプログラミング工程中に、第１連続フィラメントが上部電極および下部電極を短絡するまで、複数のフィラメントが形を成し始める。この工程はまた、第１連続フィラメントによる短絡の後、成長し続けない残りのフィラメントをこれ以上形成せずに終了する。しかし、これらの残りのフィラメントの形成は、プログラミングに関する限り不要である。なぜなら、ＴＭＯメモリセルの抵抗状態を確実に規定するために、単一の個別のフィラメントで十分であるからである。少なくとも１つの連続フィラメントの断面の空間的な広がりおよび寸法を制御しないので、相当量のＴＭＯの抵抗率が不必要に変わってしまう。それにもかかわらず、残りのフィラメントの形成、および、該抵抗率の不必要な変更により、電流を加熱しなければならず、したがって、電力を不必要に消費してしまう。しかしながら、近年の電子データメモリへの書き込みおよび該メモリからの読み出しに必要な電力をできる限り低く保つことが望ましい。
【特許文献１】ＤＥ  １０  ２００５  ０１４  ６４５  Ａ１
【特許文献２】ＤＥ  １０３  ５６  ２８５  Ａ１
【特許文献３】ＤＥ  １０  ２００４  ０４１  ８９３  Ａ１
【特許文献４】ＵＳ  ２００５／００１９９７５  Ａ１
【特許文献５】ＵＳ  ２００６／００５４９５０  Ａ１
【非特許文献１】S.Seo, et al., “Reproducible resistance switching in polycrystalline NiO films”, Applied Physics Letters, Volume 85,Number 23,6 December 2004
【非特許文献２】S.Seo, et al., “Conductivity switching characteristics and reset currents in NiO films”, Applied Physics Letters 86, 2005
【非特許文献３】I.G.Baek, et al., “Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric uni-polar voltage pulses”, IEDM 2004
【非特許文献４】R.T.Clay, et al., “Synthesis of metal nanoclusters within microphase-separated diblock copolymers : sodium carboxylate vs carboxylic acid functionalization”, Supramolecular Science, Volume 5, 1998
【非特許文献５】R.F.Mulligan, et al., “Synthesis and characterization of ZnO Nanostructures Templated Using Diblock Copolymers”, Journal of Applied Polymer Science, Vol.89, 1058-1061（2003）
【非特許文献６】K.Landfester, “Unconventional Lithography”, SFB569, TP2, Ulm University 2004
【非特許文献７】H.Hoenigschmid, et al., “A Non-Volatile 2Mbit CBRAM Memory Core Featuring Advanced Read and Program Control”
【非特許文献８】T.W.Hickmott, “Low-Frequency Negative Resistance in Thin Anodic Oxide Films”, Journal of Applied Physics, Volume 33,Number 9, September 1962
【０００９】
［発明の概要］
本発明の利点は、プログラマブル抵抗メモリセル、および、プログラマブル抵抗メモリセルの製造方法を改善するという点にある。
【００１０】
本発明の一実施形態では、下部電極、プログラマブル抵抗層、および、上部電極を含んだプログラマブル抵抗メモリセルを提供する。下部電極とプログラマブル抵抗層との間に下部マスクが配置されており、該プログラマブル抵抗層と上部電極との間に上部マスクが配置されている。該下部マスクおよび該上部マスクは、電流抑制領域を含んでいる。
【００１１】
本発明の他の実施形態では、下部電極を形成する工程と、電流抑制領域を含んだ下部マスクを形成する工程と、プログラマブル抵抗層を形成する工程と、電流抑制領域を含んだ上部マスクを形成する工程と、上部電極を形成する工程とを含んだ抵抗メモリセルの製造方法を提供する。
【００１２】
［図面の簡単な説明］
添付図面に関する以下の記載から、本発明の上記特徴がより明らかになるであろう。しかし、該添付図面は、本発明の典型的な実施形態を示しているにすぎず、それゆえに、本発明の範囲を制限しているものではない、ということに留意すべきである。本発明は、他の同様の効果的な実施形態を含んでいてもよい。
【００１３】
図１Ａ〜図１Ｃは、従来のプログラマブル抵抗メモリセルを示す概略図である。
【００１４】
図２Ａ〜図２Ｆは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【００１５】
図３Ａ〜図３Ｉは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【００１６】
図４Ａ〜４Ｈは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【００１７】
図５Ａおよび５Ｂは、本発明の第４実施形態にかかる集積回路の一部であるプログラマブル抵抗メモリセルを示す概略図である。
【００１８】
［発明の詳細な説明］
図１Ａは、下部電極１０、プログラマブル抵抗層１１、および、上部電極１２を備えたプログラマブル抵抗メモリセルを概略的に示している。下部電極１０および上部電極１２に電気信号を供給することにより、プログラマブル抵抗層１１を介して流れる電流が生成される。この電流は、プログラマブル抵抗層１１を局所的に加熱し、その結果、電気抵抗が部分的に変わる。プログラマブル抵抗層１１における部分的な有限電流密度によって局所加熱が生じ、したがって、全体としては、図１Ｂに示したように導電性領域１８が形成される。この場合、導電性領域１８は、多くの場合、複数の広大なフィラメント１８１、１８２、１８３、１８４を含んでいる。
【００１９】
これらのフィラメントのうちの１つ（ここでは、例えば、広大なフィラメント１８３）が下部電極１０と上部電極１２との間に短絡回路を形成するとすぐに、プログラマブル抵抗メモリセルは低抵抗状態であるとみなし、残りの全てのフィラメント１８１、１８２、１８４は拡張し続けなくなる。しかし、プログラマブル抵抗層１１の導電性領域１８全体は局所的に加熱されており、該導電性領域の元の導電率は、広大な連続フィラメント１８３が形成されるまで変更されている。したがって、例えばフィラメント１８１、１８２、１８４は不要である。なぜなら、該フィラメントはこの導電率にほとんど影響を与えず、プログラマブル抵抗メモリセルの低抵抗状態を規定することに関する限り、該フィラメントの形成に必要な電力は無駄に消費されるからである。
【００２０】
図１Ｃに概略的に示しているように、他のフィラメントの数およびそれらの空間的な広がりを低減するために、第１電極１０とプログラマブル抵抗層１１との間に、マスク１３を形成してもよい。このマスク１３が、プログラマブル抵抗層１１に対する下部電極１０の有効接触領域を大幅に制限し、狭いフィラメント１９１、１９２、１９３が形成される。マスク１３は、下部電極１０の該有効領域を開口部１４に限定する。したがって、これらのフィラメントは、マスク１３の開口部１４にのみ形を成すことができる。該有効接触領域のこの限定により、一方では、少数のフィラメントが形成され、他方では、個々のフィラメントの空間的な広がりが著しく低減される。これについては、狭いフィラメント１９２と図１Ｂに示した広大なフィラメント１８３とを比較することで明らかになる。
【００２１】
図２Ａ〜図２Ｆは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。初めに、図２Ａに示したように、第１下部電極２０を形成する。半導体製造に共通しているように、該下部電極が基板（例えば、シリコン基板）、または、該基板２０にすでに形成されている他の機能素子上に形成されてもよい。この場合、従来のスパッタ方法または任意の他の適切な蒸着技術（例えば、蒸着、化学気相成長(ＣＶＤ)、または、物理層蒸着(ＰＬＤ)）によって、第１下部電極２０を、高温でのみ融解した元素（例えば、タングステン、プラチナ、または、パラジウム）から形成してもよい。第１下部電極２０を形成している間のプロセス雰囲気は、不活性希ガス（例えばアルゴン）といった不活性プロセスガスを含んでいてもよい。
【００２２】
図２Ｂに示したように、第１下部電極２０の上に、第１下部マスク２１を形成する。この場合、第１下部マスク２１は、電流抑制領域を有している。該電流抑制領域は、開口部２１０によって互いに隔てられている。この場合、該電流抑制領域の横幅は、２〜２０ｎｍであってもよい。これに対して、該電流抑制領域間の開口部開口領域２１０の横幅は、２〜２０ｎｍであってもよい。第１下部マスク２１の層厚は、１〜１０ｎｍであってもよい。第１下部マスク２１の電流抑制領域は、絶縁体または金属酸化物（例えば、酸化亜鉛）を含んでいてもよく、このようにして、該電流抑制領域の位置でプログラマブル抵抗層２２におけるフィラメントの形成を抑制することができる。第１下部マスク２１を、従来のリソグラフィ技術および蒸着技術によって蒸着およびパターニングしてもよい。さらに、第１下部マスク２１を、ナノ粒子を用いて形成してもよい。該ナノ粒子を、自己組織化プロセスによって形成してもよい。１つまたは複数のナノ粒子が、第１下部マスク２１の電流抑制領域を形成し、一方、ナノ粒子間の領域は、開口領域２１０を形成している。必ずしも要求されることではないが、該電流抑制領域を断続的に配置してもよい。該電流抑制領域と開口領域２１０との割合の選択は、一方では、プログラマブル抵抗セルをプログラムするために必要な電流を決定するように、他方では、少なくとも１つの連続フィラメントが形成されるように行われる必要がある。上記プログラマブル抵抗メモリセルの区別できる高抵抗状態および低抵抗状態を規定するために、少なくとも１つの連続フィラメントを形成する必要がある。
【００２３】
ナノ粒子の蒸着が、いわゆる２元ブロック共重合体によって得られてもよく、該ナノ粒子は、絶縁材料を含んでいてもよい。該２元ブロック共重合体は、ポリノルボルネンおよびポリノルボルネンジカルボン酸を含んでいてもよい。第１下部マスク２１を形成するために、初めに、該共重合体を合成し、乾燥させた後、再び溶解する。次に、適切な化学量論的量の金属化合物（例えば、酸化亜鉛ナノ粒子を所望のように形成した場合の塩化亜鉛）をテトラヒドロフラン(ＴＨＦ)の中で溶解する。つまり、該金属化合物をこの溶液に入れる。この例に続いて、該溶液中のＺｎ２＋陽イオンは、該ブロックの第２共重合体のカルボキシル基と結合する。次に、この溶液を第１下部電極２０に塗布し、第１下部マスク２１は自己組織化プロセスによって、例えば酸化亜鉛ナノ粒子を六角形に配列した形状に、成長する。この場合、該溶液を、回転塗布によって、または、該溶液に電極２０を浸すことによって、塗布してもよい。次に、該金属化合物を、水酸化ナトリウム(ＮａＯＨ）を用いて金属酸化物に転化でき、該共重合体をプラズマエッチングによって除去できる。その結果、ナノ粒子から形成された第１下部マスク２１は、第１下部電極２０上に残る。プロセスパラメータを適切に選択することにより、ナノ粒子の横幅と、該ナノ粒子間の開口領域とを１〜２０ｎｍに調整することができる。
【００２４】
第１下部マスク２１は、第１下部電極２０と、図２Ｃに示したように第１下部電極２０および第１下部マスク２１上に形成された第１プログラマブル抵抗層２２との間の上記有効接触領域を低減する。第１プログラマブル抵抗層２２を、従来の蒸着技術（例えば、反応性スパッタ）によって形成する。この場合、１つまたは複数の遷移金属を、酸素を含んだプロセス雰囲気中でスパッタする。該プロセス雰囲気における酸素の分圧が少なくとも飽和してもよい。これにより、スパッタされた該遷移金属は、該遷移金属の最も高い酸化度で酸化し、その結果、それぞれ安定した飽和酸化物になる。このプロセス雰囲気は、さらに、不活性の希ガス（例えばアルゴン）といった不活性のプロセスガスを含んでいてもよい。抵抗層２２における個々の遷移金属酸化物の割合は、適切なスパッタ率と、このスパッタ率によって決定された、該プロセス雰囲気中のスパッタされた該遷移金属の含有量とによって決定される。
【００２５】
したがって、第１プログラマブル抵抗層２２は、少なくとも１つの遷移金属酸化物を含んでおり、電気信号によって導電性フィラメントが中に形成された、少なくとも２つの遷移金属酸化物の混合物を含んでいてもよい。適切な遷移金属は、例えば、ニオビウム、チタン、ニッケル、クロム、コバルト、マンガン、バナジウム、タンタル、ハフニウム、または、鉄である。さらに、プログラマブル抵抗層２２は、ストロンチウム、鉛、プラセオジミウム、または、カルシウムといった他の金属を含んでいてもよい。このような混合酸化物材料を、反応性同時スパッタ、化学気相成長(ＣＶＤ)、または、原子層蒸着(ＡＬＤ)によって蒸着してもよい。プログラマブル抵抗層２２の、初期抵抗、高抵抗状態の抵抗、低抵抗状態の抵抗、または、温度依存性抵抗を、少なくとも２つの遷移金属酸化物の混合物を合成し、他のドーピング材料を任意に追加することにより調整してもよい。このようにして、必要なプログラミングをさらに最適化し、電流を感知できる。さらに、該初期抵抗は、第１フィラメントの形成に必要な初期電圧を決定する。この初期電圧は、調整されずに、許容絶縁破壊電圧を超えてもよい。この絶縁破壊電圧は、電極、マスク、プログラマブル層、または、絶縁体の構造および材料によって決定される。許容された電圧よりも高い電圧を印加することにより、セルへの重大な損傷を引き起こすこともあれば、さらに、セルが機能しなくなってしまうこともある。さらに、小さいフィラメントがより低い電流によって妨害される恐れがあるので、該フィラメントでは、上記プログラマブル抵抗セルを低抵抗状態から高抵抗状態に変えるためのリセット電圧を下げておく必要がある。
【００２６】
第１プログラマブル抵抗層２２は、さらに、第１下部マスク２１の自由空間２１０を充填してもよく、第１下部電極２０に隣接していてもよい。図２Ｄに示したように、第１プログラマブル抵抗層２２の上には、電流抑制領域間の開口領域２３０を含む第１上部マスク２３が形成されている。第１上部マスク２３の上には、第１上部電極２４が形成されている。この場合、第１上部マスク２３および第１上部電極２４を、第１下部マスク２１および第１下部電極２０に関して記載したような製造技術および材料を用いて、同様に製造してもよい。図２Ｄおよび図２Ｅに示したように、第１上部電極２４は、第１上部マスク２３の開口領域２３０を充填してもよく、したがって、第１プログラマブル抵抗層２２に隣接している。
【００２７】
図２Ｆに示したように、第１下部電極２０と第１上部電極２４との間に電気信号を供給することにより、第１プログラマブル抵抗層２２に導電性領域２５が形成される。導電性領域２５は、少なくとも１つの連続フィラメント２５１および他のフィラメント２５２を含んでいる。該他のフィラメントは、部分的にのみ形成される。第１下部マスク２１と第１上部マスク２３とを、第１下部マスク２１の開口領域２１０および第１上部マスク２３の開口領域２３０によって形成された上記有効接触領域を最小化するように、互いに配置してもよい。したがって、導電性領域２５が第１プログラマブル抵抗層２２の中で形を成す領域は、低減される。それゆえに、少数の部分的に形成されたフィラメント２５２のみが形成され、連続領域（例えば、第１連続フィラメント２５１）の空間的な広がりも最小化される。したがって、該プログラマブル抵抗層の導電率をプログラムするために変える必要のある該抵抗率は、全体的に低減される。
【００２８】
したがって、導電率を変えるために加熱される領域は最小化され、それゆえに、必要なプログラミング電流は著しく低減される。したがって、本発明のプログラマブル抵抗メモリセルに必要なプログラミング電流は非常に少なく、それゆえに、少ない電力消費量で該メモリセルを動作することができる。このようなメモリセルは、モバイルアプリケーションにおいても重要であり、さらに、これらの構成要素において生成された余熱を著しく低減する。
【００２９】
図３Ａ〜図３Ｉは、製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。図３Ａに示したように、基板３０（例えば、シリコン基板）を形成する。半導体製造に共通しているように、基板３０はさらに、該基板３０にすでに形成されている他の機能素子を含んでいてもよい。
【００３０】
図３Ｂに示したように、基板３０にトレンチ３００を形成する。該トレンチを、方向性または無方向性エッチング方法によって、さらにエッチングマスクと併せて形成してもよい。図３Ｃに示したように、基板３０のトレンチ３００は、第２下部電極３１のモールドとして用いられる。第２下部電極３１を形成するために、初めに、トレンチ３００に導電性材料を充填し、その後、該導電性材料、および、適切であれば基板３０を研磨する。これにより、他の製造工程において平坦な表面を設けることができる。この場合、化学的機械研磨法(ＣＭＰ)によって研磨してもよい。
【００３１】
図３Ｄに示したように、基板３０上に、下部絶縁層３２を形成する。図３Ｅに示したように、この下部絶縁層３２の中に、第２下部電極３１を開口するためのトレンチ３２０を形成する。図３Ｆに示したように、第２下部電極３１上に、第２下部マスク３３を形成し、その後、トレンチ３２０および第２下部マスク３３の自由空間に、第２プログラマブル抵抗層３４を充填する。適切であれば、平坦な表面を設けるために、ここでも研磨動作を行ってもよい。
【００３２】
図３Ｇに示したように、第２プログラマブル抵抗層３４上に、第２上部マスク３５および第２上部電極３６を形成する。図３Ｈに示したように、最後に、該メモリセルに上部絶縁層３７を設けて、上記プログラマブル抵抗メモリセルを不動態化および保護してもよい。その後、他のプロセス工程（例えば、接触工程）を行ってもよい。
【００３３】
第２下部電極３１および第２上部電極３６に電気信号を供給することにより、図３Ｉに示したように、第２プログラマブル抵抗層３４に導電性フィラメント３８を形成できるか、あるいは、図３Ｈに示したように、該導電性フィラメントが後退する。第２下部マスク３３および第２上部マスク３５を設けることにより、第２下部電極３１と第２プログラマブル抵抗層３４との間、および、第２上部電極３６と第２プログラマブル抵抗層３４との間の有効接触領域が低減される。これにより、第２プログラマブル抵抗層３４において、上記メモリセルのプログラミングに必ずしも必要ではないフィラメントの形成が抑制される。また、厚さの薄い個々の連続フィラメント３８を形成するための、および該フィラメントが後退するためのプログラミング電流を効果的に用いることができる。
【００３４】
マスク３３、３５、電極３１、３６、および抵抗層３４の製造並びに材料に関する限り、図２Ａ〜２Ｆに関して記載した技術および材料を用いる。
【００３５】
図４Ａ〜図４Ｈは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。図４Ａに示した基板４０から始まって、図４Ｂに示したように、基板４０にトレンチ４００を形成する。半導体製造に共通しているように、基板４０は、シリコン基板、または、基板４０にすでに形成されている他の機能素子を含んでいてもよい。図４Ｃに示したように、基板４０のトレンチ４００は、第３下部電極４１の形成に用いられる。第３下部電極４１および基板４０の表面を研磨して、続くプロセス工程において平坦な表面を設けてもよい。
【００３６】
図４Ｄに示したように、基板４０および第３下部電極４１上に、接触モールド層４２０および接触部４３０を形成する。接触モールド層４２０は、例えばＣＶＤ技術によって蒸着されたＳｉＯ２またはＳｉ３Ｎ４を含んでいてもよい。接触部４３０の形状は、下向きに先細であってもよい。該接触モールド層４２０の開口部をサブリソグラフィ法を用いて設けることによって、接触モールド層４２０の開口部が従来のリソグラフィ技術によって得られるよりもより小さな接触領域を有するようにしてもよい。図４Ｄに示したような接触モールド層４２０および接触部４３０から始まって、該接触モールド層４２０および該接触部４３０を研磨してもよく、したがって、それらの高さを低減させてもよい。図４Ｅに示したように、接触部４３０の設計が下向きに先細になっているので、研磨している間、接触部４３の表面は低減される。接触部４３の所望の表面、および、接触部４３と接触モールド層４２との所望の高さが、適切な研磨によって得られたら、接触部４３および接触モールド層４２の上に、トレンチを有する中間絶縁層４５を形成する。接触部４３上には、第３下部マスク４４を形成し、該トレンチおよび第３下部マスク４４の開口領域に第３プログラマブル抵抗層４６を充填する。このとき、ここでも研磨を行ってもよい。
【００３７】
図４Ｆに示したように、第３プログラマブル抵抗層４６の上に、第３上部マスク４７および第３上部電極４８を形成する。図４Ｇに示したように、他の上部絶縁層４９を形成して、上記プログラマブル抵抗メモリセルを不動態化および保護してもよい。本発明の本実施形態では、第３下部電極４１と接触部４３とを含んだプラグ接触部が、さらに、該接触部４３と第３プログラマブル抵抗層４６との間の有効接触領域を低減する。それゆえに、該プラグ接触部は、第３下部マスク４４および第３上部マスク４７と共に、導電性フィラメント４６０が形を成しうる領域を著しく制限する。図４Ｈに示したように、連続導電性フィラメント４６０が特定の位置でのみ形を成すことができ、したがって、該抵抗メモリセルをプログラムするために必要な電流量は著しく低減される。
【００３８】
マスク４４、４７、電極または接触部４１、４３、４８、および抵抗層４６の製造技術並びに材料に関する限り、図２Ａ〜図２Ｆに関して記載したような技術および材料を用いる。
【００３９】
図５Ａおよび図５Ｂは、本発明の第４実施形態にかかる集積回路の一部であるプログラマブル抵抗メモリセルを示す概略図である。図５Ａに示したように、初めに、基板５０の中にドープされた領域５１を形成する。これに関して、ドープされた領域５１は、ビア５３を介してビット線５５に接続されている。ワード線５２は、ゲート電極を含み、したがって、ドープされた領域５１間の伝導を制御する。さらに、ドープされた領域５１を、ビア５４によって下端電極５６と結合できる。下端電極５６の上端には、下部マスク５７を配置する。下部マスク５７と上部マスク５９との間には、プログラマブル抵抗層５８を配置する。該プログラマブル抵抗層では、フィラメントが電気信号によって形成および妨害されている。上端電極６０が、ビア６１を介して、該集積回路の他の構成要素に接続されている。
【００４０】
ビット線５５およびワード線５２をアクティブにすることにより、ビア６１と、上端電極６０と、上部マスク５９と、プログラマブル抵抗層５８と、下部マスク５７と、下端電極５６と、ビア５４と、ワード線５２によって結合された、互いに隣接しているドープされた領域５１と、ビア５３と、ビット線５５との間に、電気信号を供給できる。これにより、プログラマブル抵抗層５８の領域の抵抗状態をプログラムする、または、読み出すことができる。
【００４１】
図５Ｂは、２つの抵抗メモリセル７３を概略的に示す回路図である。抵抗メモリセル７３は、選択トランジスタ７２を介して共通のビット線７０に接続されている。ワード線７１を備えた選択トランジスタ７２をアクティブにすることにより、ビット線７０と、使用可能な選択トランジスタ７２と、抵抗メモリセル７３と、電極７４との間に電気信号を供給できる。この電気信号によって、セルの抵抗状態をプログラムするため、または、読み出すための抵抗メモリセル７３を介して電流を発生させる。集積された記憶装置は、複数の抵抗メモリセル７３を含んでいる。各メモリセルは、１つの選択トランジスタ７２と、１つのビット線７０と、１つのワード線７１とに結合されている。後者の２つは、多くの場合、互いに垂直に配置されている。
【００４２】
マスク５７、５９と、電極および接触部５６、６０と、プログラマブル抵抗層５８との製造並びに材料に関して、図２Ａ〜図２Ｆに関して記載したような技術および材料を用いてもよい。
【００４３】
上記説明は、本発明の有効で模式的な実施形態のみを記載している。したがって、該説明、請求項、図面に開示された特徴は、本発明の様々な実施形態において、個々におよび任意に組み合わせて本発明を実現するために必要である。該説明は本発明の実施形態に関するものであるが、本発明の他の実施形態およびさらに他の実施形態を、本発明の基本的範囲から逸脱することなく考案してもよい。本発明の範囲は、特許請求の範囲によって確定されている。
【図面の簡単な説明】
【００４４】
【図１Ａ】図１Ａは、従来のプログラマブル抵抗メモリセルを示す概略図である。
【図１Ｂ】図１Ｂは、従来のプログラマブル抵抗メモリセルを示す概略図である。
【図１Ｃ】図１Ｃは、従来のプログラマブル抵抗メモリセルを示す概略図である。
【図２Ａ】図２Ａは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図２Ｂ】図２Ｂは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図２Ｃ】図２Ｃは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図２Ｄ】図２Ｄは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図２Ｅ】図２Ｅは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図２Ｆ】図２Ｆは、本発明の第１実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ａ】図３Ａは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｂ】図３Ｂは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｃ】図３Ｃは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｄ】図３Ｄは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｅ】図３Ｅは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｆ】図３Ｆは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｇ】図３Ｇは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｈ】図３Ｈは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図３Ｉ】図３Ｉは、本発明の第２実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ａ】図４Ａは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｂ】図４Ｂは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｃ】図４Ｃは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｄ】図４Ｄは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｅ】図４Ｅは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｆ】図４Ｆは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｇ】図４Ｇは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図４Ｈ】図４Ｈは、本発明の第３実施形態にかかる製造中の様々な段階における、プログラマブル抵抗メモリセルを示す概略図である。
【図５Ａ】図５Ａは、本発明の第４実施形態にかかる集積回路の一部であるプログラマブル抵抗メモリセルを示す概略図である。
【図５Ｂ】図５Ｂは、本発明の第４実施形態にかかる集積回路の一部であるプログラマブル抵抗メモリセルを示す概略図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
2007311807.tif 000013
【図３Ｃ】
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【図３Ｄ】
2007311807.tif 000015
【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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