(57)【要約】【課題】スイッチＭＭＩＣにおいて、ソース電極およびドレイン電極が近接して配置される箇所では、高周波信号の漏れが発生し、歪特性が悪い問題があった。【解決手段】ゲート配線電極を梯子状のパターンとし、スイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート配線電極を配置する。また、ゲート配線電極と、ソース電極またはドレイン電極の交差部において、これらの間に比誘電率の大きい窒化膜と、比誘電率の小さいポリイミド、あるいは中空部を配置する。梯子状ゲート電極と容量低減策により２次高調波レベルを低減できる。またドレイン電極−ソース電極間の高周波信号の漏れを防止できるので３次高調波レベルを低減でき、スイッチＭＭＩＣの歪特性を大幅に向上できる。【選択図】    図３
2007242751.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板にスイッチング素子を集積化し、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチ回路装置であって、
前記基板上に設けられたソース電極、ゲート電極、ドレイン電極と、
前記ソース電極と一部が重畳し該ソース電極および他のソース電極とを接続するソース配線電極と、
前記ドレイン電極と一部が重畳し該ドレイン電極および他のドレイン電極とを接続するドレイン配線電極と、
前記ゲート電極および他のゲート電極の一端に接続し、隣り合う前記ソース配線電極および前記ドレイン配線電極間に延在する連結部と、
前記ゲート電極および他のゲート電極の他端に接続し、隣り合う前記ドレイン配線電極および前記ソース配線電極間に延在するゲート配線と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記ソース配線電極および前記ドレイン配線電極は、それぞれソース配線およびドレイン配線を有し、前記ゲート配線および前記連結部は、前記ソース配線および前記ドレイン配線に平行に配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
前記ゲート電極は第１方向に延在し、前記ゲート配線および前記連結部は第２方向に延在することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記第２方向は、前記第１方向に対して垂直方向であることを特徴とする請求項３に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記第ゲート配線および前記連結部と、前記ソース配線電極および前記ドレイン配線電極は、交差部において絶縁膜を介して交差することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項６】
少なくとも前記交差部において前記第ゲート配線および前記連結部は、それぞれ比誘電率の大きい第１絶縁膜および比誘電率の小さい第２絶縁膜により覆われることを特徴とする請求項５に記載の化合物半導体スイッチ回路装置。
【請求項７】
前記第１絶縁膜は、前記第２絶縁膜より膜厚が薄いことを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項８】
前記第１絶縁膜は窒化膜であることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記第２絶縁膜はポリイミドであることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項１０】
少なくとも前記交差部において前記ソース配線電極および前記ドレイン配線電極と前記絶縁膜の間にはそれぞれ中空部が設けられることを特徴とする請求項５に記載の化合物半導体スイッチ回路装置。
【請求項１１】
前記絶縁膜の膜厚は前記中空部の厚みより薄いことを特徴とする請求項１０に記載の化合物半導体スイッチ回路装置。
【請求項１２】
前記絶縁膜は窒化膜であることを特徴とする請求項１０に記載の化合物半導体スイッチ回路装置。
【請求項１３】
前記スイッチング素子は、前記ソース電極、ゲート電極、ドレイン電極により構成されるＦＥＴを直列に多段接続してなることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項１４】
前記第１ＲＦポートおよび第２ＲＦポート間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項１５】
前記化合物半導体基板は、ノンドープ化合物半導体基板上に、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む半導体層を積層してなることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波信号の漏れを抑制し、歪み特性の劣化を防止した化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
ハイパワーが要求される化合物半導体スイッチ回路装置においては、ＦＥＴを複数段接続したスイッチング素子が採用される（例えば特許文献１参照）。
【０００３】
図１０は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した２つのスイッチング素子からなるスイッチＭＭＩＣを示す。
【０００４】
化合物半導体基板に第１および第２スイッチング素子ＳＷ１、ＳＷ２となる２つのＦＥＴ群を配置する。各ＦＥＴ群は３つのＦＥＴを直列に接続したものである。各ＦＥＴ群を構成する６つのゲート電極にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２が接続されている。また共通入力端子ＩＮおよび出力端子ＯＵＴ１およびＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１、およびＣ２、が基板の周辺に設けられている。
【０００５】
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極を形成するゲート金属層２２０であり、実線で示した第３層目の金属層による配線は各素子の接続およびパッドの形成を行う配線金属層２３０である。第１層目の金属層であり基板にオーミックに接触するオーミック金属層は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図１０では、配線金属層と重なるために図示されていない。
【０００６】
第１スイッチング素子ＳＷ１のＦＥＴ１−１は上側から伸びる櫛状の３本の配線金属層２３０が共通入力端子パッドＩに接続されるソース電極２１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）が設けられる。各ソース電極２１５は配線金属層２３０によるソース配線２３１によりそれぞれ接続されている。
【０００７】
また下側から伸びる櫛歯状の３本の配線金属層２３０がＦＥＴ１−１のドレイン電極２１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）が設けられる。各ドレイン電極２１６は配線金属層２３０によるドレイン配線２３２によりそれぞれ接続されている。
【０００８】
ソース電極２１５およびドレイン電極２１６は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２２０で形成されるゲート電極２１７が５本の櫛歯形状に配置されている。各ゲート電極２１７は、一点鎖線で示す動作領域３００外でゲート配線２２１によってそれぞれ接続されている。
【特許文献１】特許公開２００４−２５４０８６（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のスイッチＭＭＩＣにおいて、ソース電極とドレイン電極が近接する箇所において、これらの間に高周波アナログ信号（以下高周波信号）の漏れが発生し、これが原因となって電気的特性が劣化する問題があった。
【００１０】
具体的には、第１スイッチング素子ＳＷ１をオン側のスイッチング素子とした場合、高周波信号は、矢印の如く共通入力端子パッドＩから各ＦＥＴのチャネル層を通過し、第１出力端子パッドＯ１へ伝搬する。
【００１１】
オフ側のスイッチング素子となる第２スイッチング素子ＳＷ２において、二点鎖線で囲んだＸ領域では、共通入力端子パッドＩに最も近いためハイパワーの高周波信号にさらされている。しかしＸ領域においては、高周波信号の漏れは発生することはなく、オン側の共通入力端子ＩＮ−第１出力端子ＯＵＴ１間の信号経路において、出力信号のリニアリティ特性は設計通りの値を確保できる。
【００１２】
しかし、ＦＥＴを多段接続したハイパワースイッチ回路装置のソース電極およびドレイン電極が隣接し直接対向する箇所において、高周波信号のリークがＦＥＴのチャネル層外で発生することがわかった。
【００１３】
つまり、ソース電極−ドレイン電極が隣接し直接対向する実線のＹ領域において、ソース電極−ドレイン電極間（具体的にはソース電極２１５−ドレイン配線２３２間、およびソース配線２３１−ドレイン電極２１６間）で高周波信号の漏れが発生する。このため出力信号の歪みレベルは設計通りの値を確保できず、高調波レベルが高過ぎるという問題があった。
【００１４】
図１１は、図１０に示す従来のスイッチＭＭＩＣの他のパターンである。図１０のスイッチＭＭＩＣでは、ゲート配線２２１がゲート電極２１７の櫛歯に対して共通入力端子パッドＩ側に配置され、ゲート電極２１７の櫛歯の先端が第１出力端子パッドＯ１および第２出力端子パッドＯ２側に配置される。
【００１５】
一方、図１１のスイッチＭＭＩＣでは、ゲート配線２２１がゲート電極２１７の櫛歯に対して第１出力端子パッドＯ１、第２出力端子パッドＯ２側に配置され、ゲート電極２１７の櫛歯の先端が共通入力端子パッドＩ側に配置される。他の構成要素は同様であるので説明は省略する。
【００１６】
図１１のパターンにおいて第２スイッチング素子ＳＷ２がオフ側の場合、共通入力端子パッドＩに最も近いＸ’領域はハイパワーの高周波信号にさらされているのもかかわらずソース電極−ドレイン電極が隣接して直接対向している。このため、Ｘ’領域において大きな高周波信号の漏れが発生することが判った。具体的には、オン側の共通入力端子ＩＮ−第１出力端子ＯＵＴ１間の信号経路において、Ｐｉｎ０．１ｄＢが設計より数ｄＢ低い値しか確保できない。その上Ｙ領域においてもソース電極−ドレイン電極間に高周波信号の漏れが発生し、歪特性も悪い問題があった。
【課題を解決するための手段】
【００１７】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板にスイッチング素子を集積化し、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチ回路装置であって、前記基板上に設けられたソース電極、ゲート電極、ドレイン電極と、前記ソース電極と一部が重畳し該ソース電極および他のソース電極とを接続するソース配線電極と、前記ドレイン電極と一部が重畳し該ドレイン電極および他のドレイン電極とを接続するドレイン配線電極と、前記ゲート電極および他のゲート電極の一端に接続し、隣り合う前記ソース配線電極および前記ドレイン配線電極間に延在する連結部と、前記ゲート電極および他のゲート電極の他端に接続し、隣り合う前記ドレイン配線電極および前記ソース配線電極間に延在するゲート配線と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明に依れば以下の効果が得られる。
【００１９】
第１に、ゲート電極の両端をゲート配線および連結部に接続し、当該ゲート配線および連結部を、隣接して配置されるソース配線電極−ドレイン配線電極間に配置する。
【００２０】
これにより、ソース配線電極−ドレイン配線電極間（ソース電極−ドレイン配線間およびドレイン電極−ソース配線間）において、基板を介して流れる高周波電流をゲート配線電極（ゲート電極、ゲート配線、連結部）により遮断できる。すなわち、スイッチＭＭＩＣにおいて、１層目および２層目のソース電極−ドレイン電極間の従来の高周波信号のリーク経路は全てゲート配線電極で遮断できる。
【００２１】
オフ側ＦＥＴにおいてゲート配線電極は、高周波信号としてＧＮＤ電位である。従って、オフ側ＦＥＴの従来の高周波信号の全てのリーク経路において、ソース電極とドレイン電極の電位の間にＧＮＤ電位が配置されたこととなる。つまりソース電極およびドレイン電極間の直接的な高周波信号の電界が、ソース電極およびドレイン電極間に高周波信号としてＧＮＤ電位のゲート配線電極を配置することにより、大幅に弱まるため、ソース電極−ドレイン電極間の高周波信号の漏れを防止できる。このことにより３次高調波レベルを十分に低くできる。
【００２２】
第２に、ゲート電極のパターンが梯子状であるので、ゲート電極の位相がＦＥＴ全体として揃う。従ってオフ側のＦＥＴにおいてゲート電極下の空乏層を介して漏れる高周波信号の位相もＦＥＴ全体として揃い、２次高調波レベルを大幅に改善できる。
【００２３】
第３に、ゲート電極のパターンが梯子状であるので、メアンダー形状のゲート電極と比較して静電破壊電圧を向上させることができる。
【００２４】
第４に、ゲート配線電極とソース配線電極、及び、ゲート配線電極とドレイン配線電極との交差部において、ゲート配線電極上に窒化膜およびポリイミドを配置し、その上にソース配線電極またはドレイン配線電極を延在する。これによりゲート電極のパターンが梯子状であっても交差部の寄生容量は十分小さくなり、高周波信号の漏れが発生しなくなる。従って、２次高調波レベルをさらに低くできる。
【００２５】
第５に、ポリイミドは従来構造においても、他の金属層の交差箇所においてショート防止のために設けられていたものである。すなわち、特別な工程を付加することなくポリイミド形成パターンの変更のみで寄生容量の低減を図ることができる。更に、従来のスイッチＭＭＩＣのゲート配線、配線金属層のパターンを変更せずに実施できる。従ってチップ面積を維持して寄生容量の低減が実現できる。
【００２６】
第６に、交差部において、ゲート配線電極上に窒化膜および中空部を配置し、その上にソース配線電極またはドレイン配線電極を延在する。これによりゲート電極のパターンが梯子状であっても交差部の寄生容量は十分小さくなり、高周波信号の漏れが発生しなくなる。従って、２次高調波レベルをさらに低くできる。
【００２７】
第７に、中空部は従来構造においても、他の金属層の交差箇所においてショート防止のために設けられていたものである。すなわち、特別な工程を付加することなく中空部形成パターンの変更のみで寄生容量の低減を図ることができる。また、従来のスイッチＭＭＩＣのゲート配線、配線金属層のパターンを変更せずに実施できる。従ってチップ面積を維持して寄生容量の低減が実現できる。
【発明を実施するための最良の形態】
【００２８】
図１から図９を参照し、本発明の実施の形態を詳細に説明する。
【００２９】
まず、図１から図７を参照して第１の実施形態を説明する。図１は、ＦＥＴを複数段接続した４つのスイッチング素子からなるＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣの一例を示す回路図である。
【００３０】
ＤＰＤＴは、ＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２）を有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。
【００３１】
各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。これらのスイッチング素子を構成するＦＥＴはディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。
【００３２】
第１スイッチング素子ＳＷ１の一端（ＦＥＴ１−３）のドレイン電極（またはソース電極）は、第３スイッチング素子ＳＷ３の一端（ＦＥＴ３−３）のドレイン電極（またはソース電極）と接続し、第２スイッチング素子ＳＷ２の一端（ＦＥＴ２−３）のドレイン電極（またはソース電極）は、第４スイッチング素子ＳＷ４の一端（ＦＥＴ４−３）のドレイン電極（またはソース電極）と接続する。
【００３３】
第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−１、ＦＥＴ２−１）のソース電極（またはドレイン電極）は第１共通入力端子ＩＮ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−１、ＦＥＴ４−１）のソース電極（またはドレイン電極）は第２共通入力端子ＩＮ２に接続する。
【００３４】
また第１、第３スイッチング素子ＳＷ１、ＳＷ３に共通の第１共通出力端子ＯＵＴ１、およびまた第２、第４スイッチング素子ＳＷ２、ＳＷ４に共通の第２共通出力端子ＯＵＴ２を有する。尚、スイッチＭＭＩＣにおいては、ソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極はこれらを入れ替えても同様である。
【００３５】
また、第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４のＦＥＴのゲート電極にはそれぞれコントロール抵抗ＣＲが接続し、破線で示すロジック回路Ｌを介して制御端子Ｃｔｌに接続する。また第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３のゲート電極もそれぞれコントロール抵抗ＣＲを介してロジック回路ＬのポイントＰに接続する。
【００３６】
コントロール抵抗ＣＲは、交流接地となる制御端子Ｃｔｌの直流電位およびロジック回路ＬのポイントＰの直流電位に対して、ゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲの抵抗値はそれぞれ５ＫΩ〜１０ＫΩ程度である。
【００３７】
第１実施形態のスイッチＭＭＩＣはロジック回路Ｌを備える。ロジック回路Ｌはインバータ回路であり、構成は次のとおりである。
【００３８】
ソース電極がＧＮＤ端子に接続されたエンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）のドレイン電極がポイントＰであり、ポイントＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端が電源端子ＶＤＤに接続する。Ｅ−ＦＥＴのゲート電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。
【００３９】
制御端子ＣｔｌとＧＮＤ端子間およびポイントＰとＧＮＤ端子間には、雑音吸収および発振防止のためそれぞれ容量Ｃｉおよび容量Ｃｒが接続されている。また入力抵抗Ｒｉは静電破壊防止、雑音吸収および発振防止のために配置されている。
【００４０】
ロジック回路Ｌ（インバータ回路）の動作は次のとおりである。制御端子Ｃｔｌに印加されたロジック信号はインバータにより反転され、ポイントＰに制御信号の反転信号が発生する。すなわち制御端子Ｃｔｌが３ＶのときはポイントＰは０Ｖとなり、制御端子Ｃｔｌが０ＶのときはポイントＰは３Ｖとなる。
【００４１】
図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。制御端子Ｃｔｌに３Ｖが印加されるとき、制御端子Ｃｔｌの信号がそのままゲート電極に入力される第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。これにより、第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。
【００４２】
一方ポイントＰの信号、すなわち反転信号０Ｖがゲート電極に入力される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。従って、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。
【００４３】
このようなＤＰＤＴでは、第１ＲＦポートと第２ＲＦポートを入れ替えて使用することができる。その場合には共通入力端子から共通出力端子へ向かう高周波信号の経路が逆向きとなる。
【００４４】
図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）のいずれでも良いが、ここでは主にＨＥＭＴを用いて説明する。
【００４５】
ＨＥＭＴの基板構造は、例えば半絶縁性ＧａＡｓ基板上にバッファ層、電子供給層、チャネル（電子走行）層、キャップ層等を積層したものである。また、ＨＥＭＴにおいては、バッファ層に達する絶縁化領域６０で分離することにより、動作領域１００、コントロール抵抗ＣＲ、負荷抵抗Ｒｌや入力抵抗Ｒｉなどの伝導領域を形成する。伝導領域は、ここでは例えばｎ型の不純物領域である。
【００４６】
第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４は、それぞれ３つのＦＥＴを直列接続したＦＥＴ群である。各スイッチング素子ＳＷ１〜ＳＷ４のゲート電極は、それぞれゲート取り出し部Ｔを介して、コントロール抵抗ＣＲに接続する。また第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２、第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２に接続する第１共通入力端子パッドＩ１、第２共通入力端子パッドＩ２、第１共通出力端子パッドＯ１、第２共通出力端子パッドＯ２が基板の周辺に設けられている。破線で囲まれたロジック回路Ｌは、図２の如くＥ−ＦＥＴや各端子に対応するパッドＶ、Ｇ、Ｃ、負荷抵抗Ｒｌ、入力抵抗Ｒｉ、容量Ｃｒ、Ｃｉなどが配置される。ロジック回路Ｌの構成および動作は上記の通りであり詳細については、ここでの説明は省略する。
【００４７】
また各スイッチング素子は、同様の構成であるので、以下第１スイッチング素子ＳＷ１について説明する。
【００４８】
ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はそれぞれ、第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）によって、第１ソース電極１３および第１ドレイン電極１４が形成される。尚、図２ではオーミック金属層は第１配線金属層３０と重なるために図示されていない。
【００４９】
第２層目の金属層はゲート金属層（例えばＰｔ／Ｍｏ）２０であり、ゲート配線電極ＧＥを形成する。ゲート配線電極ＧＥは梯子状のパターンを有する。すなわち、ゲート配線電極ＧＥは、短冊状に等間隔で配置された複数のゲート電極１７とゲート配線２１と連結部２２とからなり、隣り合うゲート電極１７の一端を連結部２２に接続し、他端をゲート配線２１により接続し、梯子状のパターンを形成している。
【００５０】
第３層目の金属層は第１配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０であり、オーミック金属層に重畳しソース配線電極ＳＥおよびドレイン配線電極ＤＥを形成する。また、容量Ｃｉ、Ｃｒの下部電極、パッドの下部電極および配線を形成する。
【００５１】
第４層目の金属層は第２配線金属層（Ｔｉ／Ｐｔ／Ａｕ）４０であり、ハッチングの如く各電極パッド（Ｖ、Ｇ、Ｃ、Ｉ１、Ｉ２、Ｏ１、Ｏ２）、容量Ｃｉ、Ｃｒの上部電極および配線を形成する。ソース配線電極ＳＥは櫛状であり、第１ソース電極１３と重畳するソース配線電極ＳＥの各櫛歯（以下第２ソース電極１５）がソース配線３１により接続されたものである。ソース配線３１も第１配線金属層３０により形成され、すなわち第２ソース電極１５とソース配線３１は連続してソース配線電極ＳＥを構成する。
【００５２】
ドレイン配線電極ＤＥは櫛状であり、第１ドレイン電極１４と重畳するドレイン配線電極ＤＥの各櫛歯（以下第２ドレイン電極１６）がドレイン配線３２により接続されたものである。ドレイン配線３２も第１配線金属層３０により形成され、すなわち第２ドレイン電極１６とドレイン配線３２は連続してドレイン配線電極ＤＥを構成する。第１配線金属層３０は、各パッドの下部電極も形成する。
【００５３】
すなわち、ソース配線電極ＳＥ、ドレイン配線電極ＤＥは第１配線金属層３０のみで形成されるが、各パッドは第１配線金属層３０および第２配線金属層４０の２層を積層して形成される。
【００５４】
また第１配線金属層３０、第２配線金属層４０により、第１スイッチング素子ＳＷ１〜〜第４スイッチング素子ＳＷ４とロジック回路Ｌとを接続する所望のパターンの配線が形成される。配線は、第１配線金属層３０および第２配線金属層４０がそれぞれ単層でパターンニングされる領域と、絶縁膜を介して互いに交差する領域がある。
【００５５】
動作領域１００において、ＦＥＴ１−１は左側から伸びる３本の第１配線金属層３０が第１共通入力端子パッドＩ１に接続される第２ソース電極１５であり、この下にオーミック金属層で形成される第１ソース電極１３がある。また右側から伸びる３本の第１配線金属層３０がＦＥＴ１−１の第２ドレイン電極１６であり、この下に第１ドレイン電極１４がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が５本配置されている。
【００５６】
ＦＥＴ１−２では、左側から延びる３本の第２ドレイン電極１６は、ＦＥＴ１−１の第２ドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、右側から延びる４本の第２ソース電極１５は、ＦＥＴ１−３の第２ソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本の櫛状に配置されている。
【００５７】
ＦＥＴを多段に直列に接続したスイッチＭＭＩＣはＦＥＴ１段のスイッチＭＭＩＣに比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチＭＭＩＣとなる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００５８】
ＦＥＴ１−３は左側から伸びる３本の第１配線金属層３０が第２ソース電極１５であり、この下に第１ソース電極１３がある。また右側から伸びる櫛状の４本の第１配線金属層３０が、第１共通出力端子パッドＯ１に接続する第２ドレイン電極１６であり、この下に第１ドレイン電極１４がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本配置されている。
【００５９】
各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の複数のゲート電極１７は一端がそれぞれ連結部２２により束ねられる。また、ゲート電極１７の他端はそれぞれゲート配線２１により束ねられ、ゲート取出し部Ｔに接続する。ゲート取出し部Ｔはコントロール抵抗ＣＲを介して制御端子パッドＣと接続する。このように本実施形態ではゲート配線２１の延長線上にはゲート取出し部Ｔが存在するが、連結部２２の延長線上にはゲート取出し部Ｔは存在しない。
【００６０】
コントロール抵抗ＣＲは、前述の如く絶縁化領域６０で分離された伝導領域（不純物領域）により構成される。本実施形態ではコントロール抵抗ＣＲを高抵抗体で構成する。高抵抗体は、ＨＥＭＴ構造のキャップ層を除去し、下層の高シート抵抗値を有する半導体層のみを抵抗層としたものである。コントロール抵抗ＣＲは高周波信号の漏れを防止するため、高い抵抗値にする必要があるが、高抵抗体で構成することにより、短い距離で抵抗値を高めることができる。一方、負荷抵抗Ｒｌや入力抵抗Ｒｉは精度の良い抵抗値を得るためＨＥＭＴ構造のキャップ層を除去しない伝導領域より構成されている。
【００６１】
また、各パッドＩ１、Ｉ２、Ｏ１、Ｏ２周辺には、高周波信号の漏れを防ぎ、アイソレーション向上のため一点鎖線の如く周辺伝導領域７０が配置される。また、各パッド−各ＦＥＴ間、各パッド−ソース（ドレイン）配線電極間、抵抗−抵抗間にも同様に周辺伝導領域７０が形成されている。周辺伝導領域７０は、例えばｎ型の高濃度の不純物領域である。
【００６２】
更に、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２とロジック回路Ｌの間にも周辺伝導領域７０を配置し、アイソレーションを向上させる。これらの周辺伝導領域７０も絶縁化領域６０により分離される。周辺伝導領域７０は近接するパッドや、ソース（ドレイン）配線電極などの金属層と直流的に接続するか、あるいはフローティング電位である。
【００６３】
図３は、図２の例えばＦＥＴ１−１の動作領域１００付近の拡大図である。図３（Ａ）が平面図、図３（Ｂ）が図３（Ａ）のａ−ａ線断面図である。
【００６４】
図３（Ａ）の如く、動作領域１００上に短冊状に第１ソース電極１３、第１ドレイン電極１４が配置され、それぞれソース領域およびドレイン領域（ここでは不図示）とコンタクトする。また、それらに重畳して短冊状の第２ソース電極１５、第２ドレイン電極１６が配置される。第２ソース電極１５は隣り合う第２ソース電極１５とソース配線３１により接続され、櫛状のソース配線電極ＳＥを構成する。同様に第２ドレイン電極１６は隣り合う第２ドレイン電極１６とドレイン配線３２により接続され、櫛状のドレイン配線電極ＤＥを構成する。
【００６５】
各ゲート電極１７は所定のゲート長を持つ短冊状に形成され、第２ソース電極１５および第２ドレイン電極１６間に配置される。またゲート電極１７と隣り合うゲート電極１７は、その一端（先端）が連結部２２により互いに接続し、他端がゲート配線２１に接続する。
【００６６】
すなわちゲート配線電極ＧＥは、ゲート電極１７、ゲート配線２１、連結部２２により梯子状のパターンを構成している。ＦＥＴ１−１においては、連結部２２は第２ドレイン電極１６の一端の近傍に配置され、第２ドレイン電極１６の他端はドレイン配線３２に接続する。一方ゲート配線２１は第２ソース電極１５の一端の近傍に配置され、第２ソース電極１５の他端はソース配線３１に接続する。すなわち、連結部２２は、近接して隣り合うソース配線３１と第２ドレイン電極１６の間に配置され、ゲート配線２１は、近接して隣り合うドレイン配線３２と第２ソース電極１５の間に配置される。ゲート配線２１および連結部２２の幅は、いずれの領域も３μｍ〜５μｍである。
【００６７】
第２ソース電極１５は、交差部ＣＰにおいて絶縁膜（不図示）を介して連結部２２と交差する。また第２ドレイン電極１６は、交差部ＣＰにおいて絶縁膜（不図示）を介してゲート配線２１と交差する。
【００６８】
ここでの図示は省略するが、ＦＥＴ１−２ではドレイン配線電極ＤＥとソース配線電極ＳＥの配置がＦＥＴ１−１の逆となる。すなわち、ＦＥＴ１−２においてはゲート電極１７の連結部２２は第２ソース電極１５の一端の近傍に配置され、ゲート配線２１は第２ドレイン電極１６の一端の近傍に配置される。すなわち連結部２２は、近接して隣り合うドレイン配線３２と第２ソース電極１５の間に配置され、ゲート配線２１は、近接して隣り合うソース配線３１と第２ドレイン電極１６の間に配置される。
【００６９】
そして、交差部ＣＰにおいて第２ソース電極１５はゲート配線２１と絶縁膜を介して交差する。また交差部ＣＰにおいて第２ドレイン電極１６と連結部２２は、絶縁膜を介して交差する。ＦＥＴ１−３はＦＥＴ１−１と同様である（図２参照）。
【００７０】
図３（Ｂ）は、図３（Ａ）のａ−ａ線断面図である。基板１３０は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、ｎ＋型ＡｌＧａＡｓ層の第１電子供給層１３３ａ、スペーサ層１３４、ノンドープＩｎＧａＡｓ層のチャネル（電子走行）層１３５、スペーサ層１３４、第２電子供給層（ｎ＋型ＡｌＧａＡｓ層）１３３ｂ、第１ノンドープ層１４１、第２ノンドープ層１４２、第３ノンドープ層１４３、安定層１４４、キャップ層１３７を積層したものである。
【００７１】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。
【００７２】
電子供給層１３３は第１電子供給層１３３ａおよび第２電子供給層１３３ｂの２層があり、それぞれチャネル層１３５の下層および上層に配置される。また、チャネル層１３５と各電子供給層１３３間にはそれぞれスペーサ層１３４が配置される。
【００７３】
電子供給層１３３はｎ＋型ＡｌＧａＡｓ層であり、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また、電子供給層１３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、ＨＥＭＴのオン抵抗Ｒｏｎおよびピンチオフ電圧に関係し、本実施形態では３．３×１０１８ｃｍ−３とする。
【００７４】
このような構造により、電子供給層１３３のドナー不純物から発生した電子が、チャネル層１３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層１３５を走行するが、チャネル層１３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００７５】
また、チャネル層１３５の上下に、第１電子供給層１３３ａおよび第２電子供給層１３３ｂを配置する。このようなダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
【００７６】
第１ノンドープ層１４１は、第２電子供給層１３３ｂと当接してその上に設けられ、両者は格子整合する。第１ノンドープ層１４１はノンドープのＡｌＧａＡｓ層であり膜厚は８５Åである。チャネル層１３５に近い部分に結晶歪みが少しでも発生する場合があると、良好なＨＥＭＴの特性を再現性良く得ることができない。しかし第１ノンドープ層１４１は、チャネル層１３５に近い第２電子供給層１３３ｂと同じＡｌＧａＡｓ層のため、チャネル層１３５に近い部分に結晶歪みが発生する要素を完全に無くすことができる。
【００７７】
第２ノンドープ層１４２は、第１ノンドープ層１４１と当接してその上に設けられ、第１ノンドープ層１４１と格子整合する。第２ノンドープ層１４２はノンドープのＩｎＧａＰ層であり膜厚は２０Åである。又、第２ノンドープ層１４２は、その上に当接する第３ノンドープ層１４３のエッチングストップ層として機能する。
【００７８】
第３ノンドープ層１４３は、第２ノンドープ層１４２と当接してその上に設けられ、第２ノンドープ層１４２と格子整合する。第３ノンドープ層１４３はノンドープのＡｌＧａＡｓ層であり膜厚は１４５Åである。第３ノンドープ層１４３表面にはゲート電極１７が設けられる。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定している。従ってＡｌＧａＡｓ層表面にゲート電極１７を形成することにより、ＨＥＭＴの特性を安定して得られる効果もある。
【００７９】
第１ノンドープ層１４１〜第３ノンドープ層１４３のトータル厚みはスイッチング素子を構成するＨＥＭＴ（Ｄ−ＦＥＴ）の所定の耐圧とオン抵抗が得られるよう設計されている。
【００８０】
安定層１４４は、第３ノンドープ層１４３と当接してその上に設けられ、第３ノンドープ層１４３と格子整合する。また、安定層１４４はその上層のキャップ層１３７とも格子整合する。安定層１４４は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層であり、膜厚は１００Åである。
【００８１】
本実施形態のスイッチ回路装置は、ゲート電極１７の形成前の製造工程において、キャップ層１３７のエッチングマスクとなった窒化膜５１の一部を、プラズマエッチングにより除去する工程がある。このため、キャップ層１３７の下層に化学的に安定なＩｎＧａＰ層（安定層１４４）を配置する。プラズマエッチングの際には動作領域１００の表面は安定層１４４が露出し、これにより動作領域１００をプラズマダメージから保護できる。安定層１４４の厚みは１００Åあればプラズマダメージから動作領域１００を十分保護できる。安定層１４４はプラズマダメージを受けるが、ゲート電極１７形成時には安定層１４４が除去されるので、ゲート電極１７を清浄な第３ノンドープ層１４３上に形成することができる。また安定層１４４は、その上層のキャップ層１３７のエッチングストップ層としても機能し、キャップ層１３７と同じパターンでエッチングされている。
【００８２】
このように、それぞれエッチングストップ層となるＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返し積層した構造とすることにより、所定の耐圧を容易に且つ再現性よく実現することができる。
【００８３】
また、ＩｎＧａＰ層をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００８４】
また、安定層（ＩｎＧａＰ層）１４４をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００８５】
キャップ層となるｎ＋型ＧａＡｓ層１３７は、最上層に積層される。キャップ層１３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００８６】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域６０によって、図３（Ａ）の細線の如く他の領域と分離される。ここで、ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度の不純物領域といえる。
【００８７】
以下、ＨＥＭＴの動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴの第１ソース電極１３、第２ソース電極１５、第１ドレイン電極１４、第２ドレイン電極１６およびゲート電極１７が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、第１ノンドープ層１４１〜第３ノンドープ層１４３、安定層１４４、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００８８】
絶縁化領域６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域６０にもエピタキシャル層として不純物は存在しているが、絶縁化のための不純物（Ｂ＋）注入により不活性化されている。
【００８９】
動作領域１００では図３（Ｂ）のごとく、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１３、第１ドレイン電極１４が接続する。第１ソース電極１３、第１ドレイン電極１４およびその周囲のキャップ層１３７は、窒化膜５１（第１窒化膜５１１〜第４窒化膜５１４）で被覆される。第１ソース電極１３、第１ドレイン電極１４は、窒化膜５１に設けたコンタクトホールを介して、その上層に第１配線金属層３０により設けられた第２ソース電極１５、第２ドレイン電極１６とコンタクトする。
【００９０】
また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、耐圧およびオン抵抗に応じて例えば第３ノンドープ層１４３を露出し、ゲート電極１７を形成する。ゲート電極１７およびその周囲に露出した第３ノンドープ層１４３は第３窒化膜５１３、第４窒化膜５１４で被覆される。第４窒化膜５１４は、第１配線金属層３０と第２配線金属層４０（不図示）の層間絶縁膜である。
【００９１】
ゲート電極１７は、ゲート金属層２０（例えばＰｔ／Ｍｏ）の最下層金属（Ｐｔ）の一部が熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１７ｂと称する）もゲート電極１７の一部であり、ゲート電極１７として機能する。埋め込み部１７ｂの底部は、第３ノンドープ層１４３内に位置する。すなわち、埋め込み部１７ｂを含むゲート電極１７は、第３ノンドープ層１４３とショットキー接合を形成する。
【００９２】
このように本実施形態では、Ｐｔの一部を動作領域１００表面に埋め込んだ、埋め込み電極構造を採用する。これにより、埋め込み部１７ｂの底部の端を湾曲形状にできる。
【００９３】
既述の如く、ゲート電極１７の形成工程においてゲート金属層２０の蒸着前の安定層１４４はプラズマダメージを受けている。その状態で安定層１４４上にゲート電極１７を形成して埋め込むと、埋め込みのための熱処理に時間がかかる。また安定層１４４はＩｎＧａＰ層のためＩｎＧａＰ層に埋め込み部１７ｂを形成すると、埋め込み部１７ｂは所定の曲率半径を有する連続した曲線とならない。そこで、本実施形態では安定層１４４を除去し、清浄な第３ノンドープ層１４３表面にゲート金属層２０を蒸着する。これにより、短時間の熱処理で埋め込みが終了する。また埋め込み部１７ｂの端部、すなわちショットキー接合の端部の形状が所定の曲率半径を有する連続した曲線となる。従って、ゲート電極１７に逆バイアスが印加される際、電界強度が分散される。つまり、電界集中の緩和により最大電界強度が弱まり、大きな耐圧を得ることができる。
【００９４】
また、埋め込み部１７ｂは第３ノンドープ層１４３内に位置するが、埋め込み部１７ｂの底部が第１ノンドープ層１４１〜第３ノンドープ層１４３のうちどの層にあったとしても、ゲート電極１７から電子供給層１３３（第２電子供給層１３３ｂ）に至るまでの間に不純物が添加された層は存在しない。つまり、実質的に電子供給層１３３に連続する第１ノンドープ層１４１にゲート電極１７が設けられたことと等価となる。
【００９５】
このように、ダブルへテロ接合構造で、電子供給層１３３に連続するノンドープ層にゲート電極１７が設けられた構造により、電子供給層の不純物濃度を３．３×１０１８ｃｍ−３まで上げることができる。すなわち、ＨＥＭＴは所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。これにより、Ｖｐ＝−０．８Ｖにおいて１９Ｖの耐圧を有しながら、ゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝１．３Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【００９６】
第１ノンドープ層１４１、第３ノンドープ層１４３はＡｌＧａＡｓ層であり、第２ノンドープ層１４２、安定層１４４はＩｎＧａＰ層である。ＩｎＧａＰ層とＡｌＧａＡｓ層はエッチングの選択比が高いため、ウェットエッチングで容易に所望の層を露出させることができる。
【００９７】
すなわち、第２ノンドープ層１４２は第１ノンドープ層１４１を露出する際のエッチングストップ層となる。また、第３ノンドープ層１４３は、プラズマダメージを受けた安定層１４４を選択エッチングにより除去し、清浄なノンドープ層にゲート電極１７を形成するために設けられる。
【００９８】
ゲート配線２１および連結部２２も、ゲート金属層２０の蒸着によりゲート電極１７と同様に形成される。
【００９９】
図４は、ゲート配線２１および連結部２２付近の断面図であり、図４（Ａ）が図３（Ａ）のｂ−ｂ線断面図、図４（Ｂ）が図３（Ａ）のｃ−ｃ線断面図である。
【０１００】
図４（Ａ）および図３（Ａ）のごとく、ゲート配線２１とドレイン配線電極ＤＥ（詳細には第２ドレイン電極１６）は交差部ＣＰにおいて窒化膜５１（第３窒化膜５１３）を介して交差する。第２ドレイン電極１６は、動作領域１００上において第１ドレイン電極１４と重畳する。
【０１０１】
ゲート配線２１と第２ドレイン電極１６は互いに直交する方向に延在する。ゲート配線２１は、ゲート電極１７と同様にキャップ層１３７および安定層１４４をエッチングして露出した第３ノンドープ層１４３上に設けられ、その一部が第３ノンドープ層１４３内に埋め込まれる。
【０１０２】
ゲート配線２１は、その周囲に図３（Ａ）の一点鎖線の如く伝導領域（高濃度の不純物領域）、すなわちキャップ層１３７を含む基板１３０が配置されるように、バッファ層１３２に達する絶縁化領域６０により動作領域１００と分離される。ゲート配線２１と、その周囲の伝導領域（以下周辺伝導領域７０）は、直流電流が流れる状態で接続（以下直流的に接続）する。これによりゲート配線２１のアイソレーションが向上する。
【０１０３】
ここで、ＨＥＭＴのゲート電極１７およびゲート配線２１（連結部２２も同様）は、第３ノンドープ層１４３上に蒸着される。つまり簡単に説明すると、ゲート電極１７、ゲート配線２１の形成領域を露出するフォトリソグラフィ工程の後、マスクとなった窒化膜のプラズマエッチングと、さらにキャップ層１３７のサイドエッチングを０．３μｍ程度行う。その後、ダメージを受けた安定層１４４を除去して第３ノンドープ層１４３上にゲート金属層２０を蒸着し、ゲート電極１７、ゲート配線２１が形成される。
【０１０４】
すなわち、ゲート配線２１の直下は、第１ノンドープ層１４１〜第３ノンドープ層１４３が配置され、ゲート配線２１が直流的に接続する周辺伝導領域７０は、周囲に配置されたキャップ層１３７を含む基板１３０である。つまり、ゲート配線２１は周辺伝導領域７０と直接固着してはいないが、わずか０．３μｍ程度の離間距離であれば直流的に十分接続しているといえる。
【０１０５】
尚、スイッチＭＭＩＣにおいては抵抗も伝導領域（不純物領域）により形成され、また各パッドの周辺にもアイソレーション向上のため周辺伝導領域（不純物領域）７０が形成される（図２参照）。そしてこれらのパターンは、それぞれ図３（Ｃ）の如く、絶縁化領域６０によって分離される。
【０１０６】
また、図示は省略するが、連結部２２とソース配線電極ＳＥ（第２ソース電極１５）との交差部ＣＰの断面図は、図４（Ａ）におけるゲート配線２１とドレイン配線電極ＤＥとの交差部ＣＰの構成と同様である。
【０１０７】
図４（Ｂ）および図３（Ａ）の如く、本実施形態では近接して隣り合うドレイン配線電極ＤＥとソース配線電極ＳＥの間に、ゲート配線電極ＧＥを配置する。より詳細には、第２ドレイン電極１６および第１ドレイン電極１４の一端と、近接するソース配線３１の間に連結部２２を配置する。以降、１層目の第１ドレイン電極１４と２層目のドレイン配線電極ＤＥ（第２ドレイン電極１６およびドレイン配線３２）を総称してドレイン電極Ｄとする。同様に１層目の第１ソース電極１３と、２層目のソース配線電極ＳＥ（第２ソース電極１５およびソース配線３１）を総称してソース電極Ｓとする。
【０１０８】
ドレイン電極Ｄとソース配線３１（ソース電極Ｓ）には高周波信号が伝搬するので、これらが近接する箇所においては高周波信号が漏れる問題がある。しかし、本実施形態ではこれらの間に配置したゲート電極１７の連結部２２により、ドレイン電極Ｄ−ソース配線３１（ソース電極Ｓ）間で漏れる高周波信号を防止でき、３次高調波レベルを低減できる。
【０１０９】
また、断面図は図４（Ｂ）と同様の構成となるので省略するが、ソース電極Ｓの一端と、近接するドレイン配線３２（ドレイン電極Ｄ）の間に、ゲート配線２１（ゲート配線電極ＧＥ）を配置する（図３（Ａ）参照）。これにより、ソース電極Ｓとドレイン配線３２（ドレイン電極Ｄ）間で漏れる高周波信号を防止でき、３次高調波レベルを低減できる。
【０１１０】
再び図３を参照して説明する。各ゲート電極１７は均等な間隔で形成され一端（先端）を動作領域１００外まで延在して連結部２２と接続し、複数のゲート電極１７が束ねられる。またゲート電極１７の他端は、ゲート配線２１に接続し、複数のゲート電極１７が束ねられる。
【０１１１】
既述の如く、第２ソース電極１５、第２ドレイン電極１６およびゲート電極１７の一端とは、それぞれソース配線３１、ドレイン配線３２、ゲート配線２１によって接続されない側の端部である。また、第２ソース電極１５および第２ドレイン電極１６にそれぞれ重畳する第１ソース電極１３および第１ドレイン電極１４についても同様とする。
【０１１２】
すなわち、第１ソース電極１３に重畳する第２ソース電極１５の一端は動作領域１００外に配置される。また、第１ドレイン電極１４に重畳する第２ドレイン電極１６の一端も動作領域１００外に配置される。また、第２ソース電極１５の他端および第２ドレイン電極１６の他端も動作領域１００外に配置される。
【０１１３】
第２ソース電極１５の他端は他の第２ソース電極１５の他端とソース配線３１により接続する。第２ドレイン電極１６の他端は他の第２ドレイン電極１６の他端とドレイン配線３２により接続する。第１ソース電極１３および第２ソース電極１５の一端とドレイン配線３２は近接し、第１ドレイン電極１４および第２ドレイン電極１６の一端とソース配線３１は近接する。
【０１１４】
図３（Ａ）の例えばＦＥＴ１−１において、連結部２２はドレイン電極Ｄの一端と、対向するソース電極Ｓ（ソース配線３１）との間に配置される。同様にゲート配線２１はソース電極Ｓの一端と、対向するドレイン電極Ｄ（ドレイン配線３２）との間に配置される。これにより、１つのドレイン電極Ｄの櫛歯、および１つのソース電極Ｓの櫛歯は、ゲート配線電極ＧＥにより完全に包囲される。そして、また、ドレイン電極Ｄとソース電極Ｓとの間に、必ずゲート配線電極ＧＥ（ゲート電極１７、連結部２２、ゲート配線２１のいずれか）が配置されるパターンが実現できる。
【０１１５】
尚、ＦＥＴ１−２ではソース電極Ｓおよびドレイン電極ＤがＦＥＴ１−１と逆になる。すなわち、ＦＥＴ１−２においては、ソース電極Ｓの先端と対向するドレイン電極Ｄの間に連結部２２が配置され、ドレイン電極Ｄの先端と対向するソース電極Ｓの間にゲート配線２２が配置される。
【０１１６】
ＦＥＴ１−３は、ＦＥＴ１−１と同様である。ここではＦＥＴ１−１およびＦＥＴ１−２のドレイン同士が接続されドレイン配線３２を共通とし、ＦＥＴ１−２およびＦＥＴ１−３のソース同士が接続されソース配線３１を共通としている。
【０１１７】
つまり本実施形態によれば、何れのＦＥＴにおいてもソース電極Ｓ−ドレイン電極Ｄ間にゲート配線電極ＧＥを配置することができる。
【０１１８】
従ってソース電極Ｓ−ドレイン電極Ｄ間の高周波信号が漏れる恐れのあるどの経路にも必ずその間をゲート配線電極ＧＥで遮断しているため、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止することができる。
【０１１９】
特に、ソース電極Ｓおよびドレイン電極Ｄの櫛歯の先端は、ゲート配線電極ＧＥにより完全に包囲されるため、高周波信号の漏れを防止し、３次高調波レベルを低減するパターンとして有利であり、最大線形電力の目安となるＰｉｎ０．１ｄＢを高くすることができる。
【０１２０】
ＦＥＴを多段接続したハイパワースイッチＭＭＩＣでは、ソース電極およびドレイン電極が隣接し直接対向する箇所において、高周波信号のリークがＦＥＴのチャネル層外で発生し、高調波レベルを増大させていることがわかっている。
【０１２１】
つまり、図１０においてソース電極２１５−ドレイン電極２１６が隣接し直接対向する実線で囲われたＹ領域において、ソース電極２１５−ドレイン電極２１６間で高周波信号の漏れが発生する。オフ側のスイッチング素子ではＦＥＴのチャネル層（図１０では動作領域３００）を高周波信号が通過することはほとんどないが、オフ側のＹ領域においては、高周波信号のリーク経路がＦＥＴのチャネル層外に形成されてしまう。このため出力信号の歪みレベルは設計通りの値を確保できず、３次高調波レベルが所定の値より高くなる問題があった。
【０１２２】
しかし、本実施形態では、ＦＥＴのチャネル層（動作領域１００）外においては何れの領域においてもソース電極Ｓ−ドレイン電極Ｄ間にゲート配線電極ＧＥが配置されているため、ソース電極Ｓ−ドレイン電極Ｄ間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。
【０１２３】
再び図４（Ｂ）を参照して高周波信号の漏れを防ぐメカニズムについて説明する。
【０１２４】
図４（Ｂ）の如くドレイン電極Ｄの一端（先端）およびソース電極Ｓ（ソース配線３１）は、動作領域１００外（絶縁化領域６０上）に配置される。そして絶縁化領域６０の上のドレイン電極Ｄおよびソース配線３１には高周波信号が通過する。
【０１２５】
ここで、図４（Ｂ）においてソース配線３１およびドレイン電極Ｄの間に、ゲート配線電極ＧＥが配置されない場合を考える（図１０のＹ領域）。高周波信号は窒化膜５１を介して、絶縁化領域６０に伝わる。絶縁化領域６０は、窒化膜５１と同様に誘電体として高周波信号を通す。つまりこの場合、ソース配線３１−ドレイン電極Ｄ間において高周波信号の漏れが発生する。
【０１２６】
また、この状態ではソース配線３１−ドレイン電極Ｄが直接対向配置されているため、ソース配線３１−ドレイン電極Ｄ間で直接的な電界が存在している。このため高周波信号のリーク電流が流れることになる。本実施形態の場合ＦＥＴを多段接続したスイッチング素子によるハイパワーのスイッチＭＭＩＣのため高周波信号の振幅が大きく、高周波リーク電流の振幅も大きい。
【０１２７】
従って、従来（図１０）のＹ領域の如く、ドレイン配線２３２とソース電極２１５の櫛歯の先端が対向して配置されている場合に、高周波信号の漏れが発生してしまう。
【０１２８】
一方本実施形態では、ソース配線３１−ドレイン電極Ｄ間にゲート電極１７の連結部２２が配置される。従って、ソース配線３１−ドレイン電極Ｄ間の高周波信号の漏れを連結部２２（ゲート配線電極ＧＥ）で遮断することができる。以下そのメカニズムについて説明する。
【０１２９】
第１に、ゲート配線電極ＧＥは５ＫΩ〜１０ＫΩのコントロール抵抗ＣＲを介して制御端子Ｃｔｌに接続されている（図２参照）。制御端子Ｃｔｌには制御信号が印加されるが、制御信号はＤＣ信号であるため制御端子は高周波信号のＧＮＤ電位となる。またゲート配線電極ＧＥがロジック回路ＬのポイントＰに接続される場合も同様である。
【０１３０】
オン側のＦＥＴにおいて、ゲート電極１７は動作領域１００表面に直接接してショットキー接合を形成している。つまりＦＥＴのチャネル層を流れる高周波電流の影響を受けてゲート電極１７の電位は高周波振動している。しかしオフ側のＦＥＴにおいてはチャネル層には電流が流れておらず、従って動作領域１００表面の電位はほとんど高周波振動していない。つまりゲート電極１７は、オン側ＦＥＴのように高周波振動することはなく、制御端子Ｃｔｌと同様ほとんど高周波信号のＧＮＤ電位と見なすことができる。
【０１３１】
従ってオフ側のＦＥＴのソース電極Ｓ（ソース配線３１）−ドレイン電極Ｄ間に連結部２２を配置することにより、平面パターンとしての配置がソース電極Ｓ−高周波信号としてＧＮＤ電位−ドレイン電極Ｄとなる。
【０１３２】
連結部２２を配置しない場合は、ソース電極Ｓ−ドレイン電極Ｄ間に直接的な高周波信号の電界が存在するが、間に高周波信号としてのＧＮＤ電位を挟むことで、これらの間の直接的な電界が大幅に弱まる。従ってこれらの間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。特にＦＥＴを多段接続したハイパワースイッチＭＭＩＣにおいては高周波信号の振幅が大きく、従ってソース電極Ｓ−ドレイン電極Ｄ間に強い高周波信号の電界が発生するため、連結部２２を配置しない場合は大きな高周波電流が流れる。本実施形態では多段接続のハイパワースイッチＭＭＩＣであっても高周波信号の漏れを防止できる。
【０１３３】
このメカニズムはゲート配線２１側でも同様である。すなわち、ゲート配線２１側においては図３（Ａ）の如く、ドレイン配線３２（ドレイン電極Ｄ）−ソース電極Ｓ間の高周波信号の漏れをゲート配線２１によって防止できる。
【０１３４】
このように、本実施形態によればソース電極Ｓ−ドレイン電極Ｄ間の高周波信号が漏れる恐れのあるどの経路にも必ずその間にゲート配線電極ＧＥが配置されているため、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止することができる。
【０１３５】
第２に、動作領域１００外の部分においてはゲート配線電極ＧＥは基板に直接接してショットキー接合を形成する。従って絶縁化領域６０を介して漏れた高周波信号を直接吸収することができ、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れをさらに大幅に防ぐことができる。
【０１３６】
以上２つのメカニズムは、ゲート配線２１および連結部２２が動作領域１００内にある場合も同様に働く。すなわち動作領域１００内にあるゲート配線２１および連結部２２を挟むことによりソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防ぐことができる。
【０１３７】
特に、スイッチＭＭＩＣがＤＰＤＴの場合には、信号の入出力が逆となり第１ＲＦポートおよび第２ＲＦポートを入れ替えて使用する場合もある。本実施形態では高周波信号の伝搬が逆向きの経路になった場合であっても、ソース電極Ｓ−ドレイン電極Ｄ間に従来形成されていた高周波信号のリーク経路のいずれも完全に遮断することができる。すなわちいずれのＲＦポートの端子パッドが最も高周波信号の振幅が大きい入力端子パッドになったとしても高周波信号のリークを完全に防止することができるため、設計どおりのＰｉｎ０．１ｄＢと歪特性（３次高調波レベル）を得ることができる。
【０１３８】
具体的に、例えば図１０において従来では共通入力端子パッドＩから入力した直後の最も振幅が大きい高周波信号についてはＦＥＴ１−１またはＦＥＴ２−１のゲート配線２２１により、その漏れを防止できる。すなわち、いずれかオフ側のＦＥＴにおいてソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れが、ゲート配線２２１が配置される部分については最低限防止できていた。
【０１３９】
しかし逆に共通出力端子パッドＯ１またはＯ２から例えば高周波信号が入力した場合は、ＦＥＴ１−３またはＦＥＴ２−３のいずれかオフ側のＦＥＴにおいて、最も振幅が大きい高周波信号が入力した直後の部分では大きな高周波信号の漏れが発生していた。最も振幅が大きい高周波信号が入力した直後の部分とはＹ領域に相当するソース電極Ｓ−ドレイン電極Ｄ間である。
【０１４０】
本実施形態では、Ｙ領域に相当する箇所にもゲート配線電極ＧＥ（連結部２２）が配置されるため、入力端子パッドまたは出力端子パッドいずれの端子パッドから高周波信号が入力しても、ゲート配線電極ＧＥによりソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止でき、３次高調波レベルが大幅に改善した。
【０１４１】
ここで、高周波信号の漏れを防止するためには、図３（Ａ）の如くソース電極Ｓ−ドレイン電極Ｄ間のリーク経路に対してゲート配線電極ＧＥが途切れることなく連続して配置されることが望ましい。しかし、このような閉ループ形状の場合、正確なパターンが形成されない場合がある。ゲート配線電極ＧＥは、ゲート金属層２０のリフトオフで形成する。つまりリフトオフの際レジスト除去液を不要なゲート金属層２０の下のレジストに滲入させ、レジストと共にゲート金属層２０を除去する。このときゲート配線電極ＧＥが連続していると、レジスト除去液が十分滲入しない場合がある。
【０１４２】
つまり、図３の如く閉ループ形状のゲート配線電極ＧＥのパターン形成をリフトオフで行う場合、ループの内側にループの外側からレジスト除去液が入り込めないため、一般にはリフトオフが容易でない問題がある。しかし本実施形態ではリフトオフが可能であり、正確なパターンを形成できる。
【０１４３】
図７は、例えば図３（Ｂ）に示す断面においてゲート金属層２０を蒸着した後のゲート電極１７付近の断面図である。スイッチＭＭＩＣの場合に限り、ゲート電極１７は５ＫΩ〜１０ＫΩ程度以上のコントロール抵抗ＣＲが接続されるためゲート電極１７の抵抗値がある程度大きくても問題はない。つまり、ゲート金属層２０の金属蒸着膜厚ｄを薄く（１００Å程度）できる。このように蒸着膜厚ｄを薄くすると、レジストマスクＰＲのエッジでゲート金属層２０は必ず不連続となる。従って不連続部分からレジスト除去液がゲート金属層２０下のレジストＰＲに十分滲入する（矢印）ため、閉ループ形状であっても全く問題なくリフトオフできる。
【０１４４】
次に２次高調波について説明する。
【０１４５】
図１０に示す従来のパターンにおいて、第２スイッチング素子ＳＷ２がオン、第１スイッチング素子ＳＷ１がオフの場合を考える。共通入力端子パッドＩから入力された高周波信号がオフとなっているＦＥＴ１−１に漏れる際、まずソース配線２３１上をＡ点からＢ点へ、矢印のように通過する。そしてＡ点からＢ点に信号が伝わる間に位相のずれが生じる。
【０１４６】
ＦＥＴ１−１に漏れた高周波信号はＦＥＴ１−３に伝わる。ＦＥＴ１−１〜ＦＥＴ１−３がオフであっても、共通入力端子パッドＩから入力された高周波信号は各ＦＥＴのゲート電極下に広がる空乏層容量を介して、アイソレーション分だけ減衰して出力端子パッドＯ１に漏れる。すなわち図１０のＡ点とＢ点の位相のずれはそのままＦＥＴ１−３のドレイン配線２３２上のＡ’点とＢ’点の位相のずれとなる。そしてＡ’点とＢ’点の異なる位相を持つ信号はＦＥＴ１−３のドレイン配線２３２上で合成されて出力端子パッドＯ１から出力される。
【０１４７】
このように共通入力端子パッドＩから入力された高周波信号が、オフとなっている第２スイッチング素子ＳＷ２を介して出力端子パッドＯ１に漏れる際、第２スイッチング素子ＳＷ２内部で位相のずれを発生するとスイッチＭＭＩＣの２次高調波レベルが増大する。
【０１４８】
一方、本実施形態の図２において、第１スイッチング素子ＳＷ１がオフの場合を考える。共通入力端子パッドＩ１から入力された高周波信号が、オフとなっているＦＥＴ１−１に漏れる際、まずソース配線３１上をＣ点からＤ点へ、矢印のように通過する。そしてＣ点からＤ点に信号が伝わる間に位相のずれが生じる。ＦＥＴ１−１に漏れた高周波信号はＦＥＴ１−３へと伝わる。
【０１４９】
ここで本実施形態のゲート配線電極ＧＥは梯子形状となっているため、従来の図１０のような櫛状のゲート配線電極Ｇ１’と異なり、ゲート配線電極ＧＥ全体の位相が揃っている。オフであるＦＥＴ１−１〜ＦＥＴ１−３においては、各ＦＥＴのゲート電極１７下に広がる空乏層容量を介して、高周波信号が漏れる。しかしゲート配線電極ＧＥ全体の位相が揃っているため、ＦＥＴ１−１〜ＦＥＴ１−３に信号が漏れる過程において、Ｃ点とＤ点の位相のずれが補正され、一致する。
【０１５０】
従ってＦＥＴ１−３のドレイン配線３２上のＣ’点とＤ’点の位相のずれは無くなる。つまり入力端子パッドＩ１から入力された高周波信号がオフとなっている第１スイッチング素子ＳＷ１を介して出力端子パッドＯ１に漏れる際、第１スイッチング素子ＳＷ１内部で位相のずれを発生しないためスイッチＭＭＩＣの２次高調波レベルが増大することはない。
【０１５１】
例えば図１０に示す従来のパターンでは、交差部ＣＰ’においてゲート配線２２１と、ソース電極２１５またはドレイン電極２１６が、それらの間に配置された窒化膜（不図示）を介して交差する。しかし実験の結果、図１０のゲート配線電極Ｇ１’（ゲート配線２２１およびゲート電極２１７）のパターンでは２次高調波レベルが悪化することが判った。
【０１５２】
これは、例えば第１スイッチング素子ＳＷ１がオフ側のスイッチング素子の場合、交差部ＣＰ’においてはソース電極２１５またはドレイン電極２１６を通過する高周波信号が窒化膜を介してゲート配線２２１に漏れることが要因の１つと考えられる。
【０１５３】
図５は、本実施形態のゲート配線電極ＧＥのパターンと比較するための他のゲート配線電極Ｇ２’のパターンを示す。図５は、１本のゲート配線電極Ｇ２’を曲折させてソース配線電極ＳＥ’−ドレイン配線電極ＤＥ’間に延在するパターン（以下メアンダー形状）のスイッチＭＭＩＣの一例である。
【０１５４】
この場合は、ソース配線電極ＳＥ’またはドレイン配線電極ＤＥ’とゲート配線電極Ｇ２’との交差部が存在しない。このため、後述するように２次高調波レベルが低いことが知られており、スイッチＭＭＩＣにはメアンダー形状のゲート配線電極Ｇ２’のパターンが採用されることが多い。
【０１５５】
しかしこのパターンはゲート−ドレイン間、またはゲート−ソース間に外部より印加される静電気に極めて弱いという問題がある。その理由は、このようなゲート配線電極Ｇ２’のパターンの場合、制御端子Ｃｔｌに印加された静電エネルギーが動作領域１００上のゲート配線電極Ｇ２’の始点ＳＴ（コントロール抵抗ＣＲに最も近い部分）に集中するためである。従ってこのようなゲート配線電極Ｇ２’は低い静電気電圧でゲート配線電極Ｇ２’の始点ＳＴ部分が破壊するため、結果的にスイッチＭＭＩＣとして静電破壊電圧が低く、信頼性上好ましくないパターンである。
【０１５６】
図６は、本実施形態のゲート配線電極ＧＥと、図１０および図５に示す従来構造のゲート配線電極Ｇ１’、Ｇ２’の各パターンにおける、２次高調波の入力パワー依存性を示す。実線ｖ、ｗが図１０のパターンの場合であり、実線ｖがゲート配線幅ｄｇ＝５μｍ、実線ｗがゲート配線幅ｄｇ＝１μｍの場合である。点Ｍが図５のメアンダー形状のパターンで、図１０の如きスイッチＭＭＩＣを構成した場合である。実線ｘが図３に示す本実施形態の場合で、ゲート配線幅ｄｇ＝５μｍの場合である。尚、ここでは特に２９ｄＢｍの入力パワーにおける比較を行うため、メアンダー形状の場合は、点Ｍのみ示している。
【０１５７】
入力パワーが２９ｄＢｍにおける２次高調波レベルは、従来構造（図１０）の如く櫛状のゲート配線電極Ｇ１’のパターンで、ゲート配線幅ｄｇ＝５μｍの場合に−５１ｄＢｃであり（図６の実線ｖ）、ゲート配線幅ｄｇ＝１μｍの場合に−６２ｄＢｃである（図６の実線ｗ）。つまり、ゲート配線幅ｄｇを狭めることにより、矢印のごとく１０ｄＢｃ程度改善される。
【０１５８】
一方、図５のメアンダー形状のゲート配線電極Ｇ２’のパターンの場合、２９ｄＢｍの入力パワーにおける２次高調波レベルは−７５ｄＢｃであり（点Ｍ）、２次高調波レベルとしては要求レベルに達している。これは、前述の如くゲート配線電極Ｇ２’とソース配線電極ＳＥ’およびドレイン配線電極ＤＥ’間に交差部が存在しないためである。
【０１５９】
これらのデータにより、スイッチＭＭＩＣに採用されるＦＥＴにおいて、ソース配線電極ＳＥ’またはドレイン配線電極ＤＥ’とゲート配線電極Ｇ１’、Ｇ２’との間の寄生容量が小さいほど、２次高調波レベルが低いことがわかる。すなわち、２次高調波歪を悪くする原因の１つは、ＦＥＴにおいてソース配線電極またはドレイン配線電極を通過する高周波信号が窒化膜を介してゲート配線電極（ゲート配線）に漏れていることにある、といえる。
【０１６０】
つまり、スイッチＭＭＩＣ全体として交差部ＣＰ’の面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。しかし現在のスイッチＭＭＩＣにおいては、ゲート配線の抵抗値が大きくなり過ぎないようにするためゲート配線の幅の最小値は１μｍ程度であり、これ以上の細線化は現実的でない。また、ゲート配線の幅を１μｍまで細線化したとしても２次高調波の改善は十分なレベルに達しない。
【０１６１】
具体的には、入力パワーが２９ｄＢｍにおいて、ゲート配線の幅が１μｍの場合の２次高調波レベルは−６２ｄＢｃである。しかし、ＣＤＭＡ(Code  Division  Multiple  Access：符号分割多重接続)方式の携帯電話端末では通話における混信を防ぐ必要があり、これに使用されるスイッチＭＭＩＣは、２９ｄＢｍ程度のパワーを入力した場合、−７５ｄＢｃ以下の２次高調波レベルが要求される。つまり、図１０のゲート配線電極Ｇ１’の場合ではゲート配線幅ｄｇを、例えば１μｍまで狭めて寄生容量を低減しても、要求されるレベルには不足である。また、櫛状のパターンの場合、ゲート配線幅ｄｇの縮小は１μｍ程度が限界値であり、これ以上細線化することは困難である。
【０１６２】
一方、２次高調波レベルが十分低い値を示すメアンダー形状のゲート配線電極Ｇ２’のパターンでは、前述の如く静電破壊に弱い問題があり、高い信頼性が要求される製品には採用できない。
【０１６３】
一方本実施形態によれば、実線ｘの如く入力パワーが２９ｄＢｍの２次高調波レベルは、−８２ｄＢｃである。これは、メアンダー形状のゲート配線電極Ｇ２’のパターンより低く、このような非常に良好なレベルが得られる理由は上述の通りである。
【０１６４】
本実施形態では、ゲート配線幅ｄｇは３μｍ〜５μｍである。すなわち、交差部ＣＰでの容量低減のためにゲート配線幅ｄｇを細線化する手法を採用しなくても、ゲート配線幅ｄｇ＝５μｍで実線ｘの如く２次高調波レベルを低減できる。つまり、ゲート抵抗を増加させることなく、また細線化に伴うパターンニングの不良等を引き起こすことなく、入力パワー２９ｄｂｍにおける２次高調波レベルが−８２ｄＢｃとなり、ＣＤＭＡ携帯電話端末に採用されるスイッチＭＭＩＣとして十分な２次高調波レベルを実現できる。
【０１６５】
更に、本実施形態では複数のゲート電極１７をゲート配線２１によって束ねている。これにより、制御端子Ｃｔｌに印加された静電エネルギーを、ゲート配線２１を介してＦＥＴ全体に渡って振り分けることができる。従って、静電破壊に対する耐性を十分高め、なおかつメアンダー形状より低い２次高調波が実現できる。
【０１６６】
以上ＦＥＴ１−１について説明したが、ＦＥＴ１−２、ＦＥＴ１−３についても全く同様である。    
【０１６７】
このように、本実施形態によれば、２次高調波、３次高調波の両方を低減できるため、設計どおりの歪特性を得ることができる。スイッチＭＭＩＣにおいては２次高調波と３次高調波の両方を低減しないと、所定の歪特性を得ることができない。すなわち２次高調波と３次高調波のどちらか一方を低減する対策では所定の歪特性を得ることができない。スイッチＭＭＩＣにおいては、本実施形態の如くこの２つの対策を組み合わせることが歪特性改善に非常に効果的である。
【０１６８】
図８は第２の実施形態を示す。第２の実施形態は、第１の実施形態の交差部ＣＰにおける容量を低減するものである。図８（Ａ）はＦＥＴ１−１の拡大平面図であり、図８（Ｂ）は図８（Ａ）のｄ−ｄ線断面図である。また図８（Ａ）のｅ−ｅ線断面図は、図８（Ｂ）においてゲート配線２１を連結部２２とし、ドレイン配線電極ＤＥをソース配線電極ＳＥとした構成であるので、図示は省略する。また第１の実施形態と同様の構成は説明を省略する。
【０１６９】
ゲート配線２１とドレイン配線電極ＤＥ（詳細には第２ドレイン電極１６）は交差部ＣＰにおいて交差する。同様に連結部２２とソース配線電極ＳＥ（第２ソース電極１５）は交差部ＣＰにおいて交差する。既述の如く、交差部ＣＰの容量低減は、２次高調波レベルの低減に有効である（図６参照）が、ゲート配線幅ｄｇの細線化には限界がある。
【０１７０】
そこで第２の実施形態では、少なくとも交差部ＣＰにおいて、第２ドレイン電極１６とゲート配線２１の間にハッチングの如く第１絶縁膜５１０および第２絶縁膜５２０を配置する。以下第２ドレイン電極１６とゲート配線２１について説明するが、第２ソース電極１５と連結部２２も同様である。
【０１７１】
ゲート配線２１と第２ドレイン電極１６は互いに直交する方向に延在する。ゲート配線２１上には、比誘電率の大きい第１絶縁膜５１０と、比誘電率の小さい第２絶縁膜５２０が配置され、その上を第２ドレイン電極１６が交差する。第１絶縁膜５１０は、少なくとも１層の、例えば窒化膜である。以下第１絶縁膜５１０および第２絶縁膜５２０について詳細に説明する。
【０１７２】
ゲート配線２１（ゲート電極１７、連結部２２も同様）の周囲のキャップ層１３７表面には、それぞれのマスクやパッシベーション膜となる第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３に加えて、第４窒化膜５１４が積層される。そして、ゲート配線２１とその周囲に露出した第３ノンドープ層１４３は、第３窒化膜５１３、第４窒化膜５１４で被覆される。第３窒化膜５１３、第４窒化膜５１４の膜厚はそれぞれ１５００Å程度である。本実施形態では一例として第３窒化膜５１３、第４窒化膜５１４によって第１絶縁膜となる窒化膜５１０が構成される場合を例に説明するが、前述の如く第１絶縁膜５１０は、第２絶縁膜５２０よりも比誘電率が大きい、少なくとも１層の絶縁膜により構成されればよい。
【０１７３】
更にゲート配線２１上には膜厚２μｍ程度のポリイミド５２０がゲート配線２１に沿って配置される。すなわち、少なくとも交差部ＣＰのゲート配線２１上には、第３窒化膜５１３、第４窒化膜５１４からなる第１絶縁膜５１０（窒化膜：比誘電率εｓ１＝７．５）が配置され、その上に第２絶縁膜５２０（ポリイミド：比誘電率εｓ２＝３．２）が積層される。そして、ゲート配線２１の延在方向と直交する方向に、第２ドレイン電極１６が延在する。また、第２ドレイン電極１６に接続するドレイン配線３２は、ゲート配線２１と並行に延在する。
【０１７４】
図８において、高周波信号の流れを矢印Ｘで示した。すなわち第２実施形態では、厚く比誘電率の小さいポリイミド５２０によって、高周波信号が伝搬する第２ドレイン電極１６と、ゲート配線２１との交差部ＣＰにおける寄生容量を十分小さくできる。これにより、ゲート配線幅ｄｇの細線化を図ることなく高周波信号の漏れの発生を防ぐことができる。
【０１７５】
第１の実施形態では図４（Ａ）の如く、第２ドレイン電極１６とゲート配線２１は、交差部ＣＰにおいて第３窒化膜５１３を介して交差する。第３窒化膜５１３の膜厚は、１５００Åである。
【０１７６】
すなわち、ゲート配線２１と高周波信号の流れる第２ドレイン電極１６間には、比誘電率の大きい第３窒化膜５１３が１５００Åの膜厚で配置されるのみである。従って、この間の寄生容量が大きくなり、高周波信号の漏れが発生する恐れがある。
【０１７７】
具体的に、第１の実施形態（図３）の構造におけるゲート配線２１−第２ドレイン電極１６間の容量値Ｃ１と、第２の実施形態（図８）の構造におけるゲート配線２１−第２ドレイン電極１６間の容量値Ｃ２を比較する。容量値Ｃは以下の式で与えられる。
【０１７８】
Ｃ＝ε０・εＳ・Ｓ／ｄ
ここで、ε０：真空の誘電率（Ｆ／ｃｍ）、εＳ：比誘電率、Ｓ：面積（ｃｍ２）、ｄ：厚み（ｃｍ）である。また、ゲート配線幅ｄｇを１μｍ、ゲート配線の長さ１００μｍあたりの容量値とする。
【０１７９】
第１の実施形態の場合は、ゲート配線２１−第２ドレイン電極１６間は、第３窒化膜５１３のみである。従って、容量値Ｃ１＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／１５００Ｅ−８＝４４．３ｆＦとなる。
【０１８０】
一方、第２の実施形態の場合は、ゲート配線２１−第２ドレイン電極１６間に、第１絶縁膜（第３窒化膜および第４窒化膜）５１０および第２絶縁膜（ポリイミド）５２０が配置される。第１絶縁膜５１０の容量値Ｃ２１＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／３０００Ｅ−８＝２２．１ｆＦであり、第２絶縁膜５２０の容量値Ｃ２２＝（８．８５Ｅ−１４×３．２×１００Ｅ−８）／２Ｅ−４＝１．４２ｆＦである。従って、トータルの容量値Ｃ２＝１／（１／２２．１＋１／１．４２）＝１．３３ｆＦとなる。
【０１８１】
つまり、第２の本実施形態によれば、容量値Ｃ２は第１の実施形態の如く第３窒化膜５１３のみが配置される場合の容量値Ｃ１のわずか３％となり、交差部ＣＰにおける寄生容量の大幅な低減が可能となる。
【０１８２】
尚、図示は省略するが、第２絶縁膜５２０であるポリイミド層は、例えば図２のｈ部分等、第１配線金属層３０と第２配線金属層４０の交差部において、これらのショート防止のために配置される。またショート防止のポリイミド層５２０は、従来構造においても配置されていたものである。更に、第４窒化膜５１４は第１配線金属層３０と第２配線金属層４０の層間絶縁膜である。つまり第２の実施形態は、ポリイミド層５２０がゲート配線２１および連結部にも配置されるように、ポリイミド層形成のマスクを変更するのみで実施できる。
【０１８３】
以上のように、交差部ＣＰに比誘電率の小さい第２絶縁膜５２０を挟むことにより寄生容量を減らすことができる。このことによりソース電極Ｓ−ゲート配線電極ＧＥ間またはドレイン電極Ｄ−ゲート配線電極ＧＥ間の高周波信号の漏れを防止できるため２次高調波レベルをより低減できる。
【０１８４】
具体的には、図６の実線ｙが、第２の実施形態の２次高調波レベルである。このように、入力パワー２９ｄＢｍにおいて、第１の実施形態と比較して６ｄＢ程度低減することができる。
【０１８５】
第２の実施形態では、第２ソース電極１５、第２ドレイン電極１６は第２配線金属層４０で構成される。すなわち図３（Ｂ）を参照し、第１の実施形態では第２ソース電極１５、第２ドレイン電極１６は第１配線金属層３０で構成されたが、これが第２配線金属層４０に変わる。従って、第２の実施形態では第１配線金属層３０と第２配線金属層４０の層間絶縁膜である第４窒化膜５１４は、図３（Ｂ）の第３窒化膜５１３と同様に第２ソース電極１５、第２ドレイン電極１６の下に設けられる。
【０１８６】
図３（Ｂ）の断面図を参照し、第２の実施形態では動作領域１００上においても第３窒化膜５１３上に第４窒化膜５１４が配置される。すなわち、ゲート電極１７とその周囲に露出した第３ノンドープ層１４３の表面は、第３窒化膜５１３および第４窒化膜５１４により被覆される。また、第１ソース電極１３および第１ドレイン電極１４は、第１窒化膜５１１〜第４窒化膜により被覆され、これらに設けたコンタクトホールを介して、第２ソース電極１５、第２ドレイン電極１６とそれぞれコンタクトする。
【０１８７】
それ以外の構成は第１の実施形態と同様である。すなわち、ゲート配線電極ＧＥを梯子状のパターンに形成し、ソース電極Ｓおよびドレイン電極Ｄ間に配置することにより、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止し、３次高調波レベルを低減できる。
【０１８８】
以上、第２の実施形態では比誘電率の大きい第１絶縁膜５１０が第３窒化膜５１３および第４窒化膜５１４の２層で構成される場合を示した。しかし既述の如く、第１絶縁膜５１０はこの構成に限らない。すなわち、第１絶縁膜５１０は、第２絶縁膜５２０より比誘電率の大きい少なくとも１層の絶縁膜であればよく、例えば窒化膜１層で構成される場合や３層以上で構成される場合もある。さらに第１絶縁膜５１０は、窒化膜に限らず酸化膜などの他の絶縁膜で構成される場合であってもよい。
【０１８９】
図９は、第３の実施形態を示す。第３の実施形態は、交差部ＣＰにおける容量を低減する他の形態である。図９（Ａ）はＦＥＴ１−１の拡大平面図であり、図９（Ｂ）は図９（Ａ）のｆ−ｆ線断面図である。また図９（Ａ）のｇ−ｇ線断面図は、図９（Ｂ）においてゲート配線２１を連結部２２とし、ドレイン配線電極ＤＥをソース配線電極ＳＥとした構成であるので、図示は省略する。また第１の実施形態、第２の実施形態と同様の構成は説明を省略する。
【０１９０】
第２ドレイン電極１６とゲート配線２１は、交差部ＣＰにおいて交差する。交差部ＣＰでは第２ドレイン電極１６とゲート配線２１の間に太破線の如く中空部５２１が配置される。以下第２ドレイン電極１６とゲート配線２１について説明するが、第２ソース電極１５と連結部２２も同様である。
【０１９１】
交差部ＣＰのゲート配線２１の上には、比誘電率の大きい絶縁膜５１０と、比誘電率の小さい中空部５２１が配置され、その上を第２ドレイン電極１６が交差する。絶縁膜５１０は、少なくとも１層の例えば窒化膜である。以下絶縁膜５１０および中空部５２１について説明する。
【０１９２】
ゲート配線２１（ゲート電極１７、連結部２２も同様）の周囲のキャップ層１３７表面には、それぞれのマスクやパッシベーション膜となる第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３に加えて、第４窒化膜５１４が積層される。そして、ゲート配線２１とその周囲に露出した第３ノンドープ層１４３は、第３窒化膜５１３、第４窒化膜５１４で被覆される。第３窒化膜５１３、第４窒化膜５１４の膜厚はそれぞれ１５００Å程度である。本実施形態では一例として第３窒化膜５１３、第４窒化膜５１４によって絶縁膜５１０が構成される場合を例に説明するが、前述の如く絶縁膜５１０は、中空部５２１よりも比誘電率が大きい、少なくとも１層の絶縁膜により構成されればよい。
【０１９３】
絶縁膜５１０は、ゲート配線２１と重畳し、ゲート配線２１上に配置されるが、ゲート配線２１とドレイン配線電極ＤＥの交差部ＣＰにおいては絶縁膜５１０上に中空部５２１が配置される。中空部５２１は、レジスト膜（不図示）上に別のレジスト膜を形成し、ドレイン配線電極ＤＥを蒸着およびリフトオフ後、当該レジスト膜を除去することによりドレイン配線電極ＤＥと絶縁膜５１０間に空気を内在させた、いわゆるエアブリッジである。中空部５２１の厚み（高さ）は、２μｍ程度である。すなわち、交差部ＣＰのゲート配線２１上には、第３窒化膜５１３、第４窒化膜５１４からなる絶縁膜５１０（窒化膜の場合：比誘電率εｓ１＝７．５）が配置され、その上に中空部５２１（比誘電率εｓ２＝１）が配置される。そして、ゲート配線２１の延在方向と直交する方向に、第２ドレイン電極１６が延在する。また、第２ドレイン電極１６に接続するドレイン配線３２は、ゲート配線２１と並行に延在する。
【０１９４】
図９において、高周波信号の流れを矢印Ｘで示した。すなわち、第３本実施形態では厚く比誘電率の小さい中空部５２１によって、高周波信号が伝搬する第２ドレイン電極１６とゲート配線２１の交差部ＣＰでの寄生容量を十分小さくできる。これにより、ゲート配線幅ｄｇの細線化を図ることなく高周波信号の漏れの発生を防ぐことができる。
【０１９５】
具体的に、第３の実施形態（図９）の構造におけるゲート配線２１−第２ドレイン電極１６間の容量値Ｃ３および第１の実施形態（図３）の構造におけるゲート配線２１−第２ドレイン電極１６間の容量値Ｃ１を比較する。
【０１９６】
第３の実施形態の場合は、ゲート配線２１−第２ドレイン電極１６間に、絶縁膜（第３窒化膜および第４窒化膜）５１０および中空部５２１が配置される。絶縁膜５１０の容量値Ｃ３１＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／３０００Ｅ−８＝２２．１ｆＦであり、中空部５２０の容量値Ｃ３２＝（８．８５Ｅ−１４×１×１００Ｅ−８）／２Ｅ−４＝０．４４３ｆＦである。従って、トータルの容量値Ｃ３＝１／（１／２２．１＋１／０．４４３）＝０．４３４ｆＦとなる。
【０１９７】
一方、第１の実施形態の場合は、既述の如く容量値Ｃ１＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／１５００Ｅ−８＝４４．３ｆＦとなる。
【０１９８】
つまり、第３の本実施形態（図３）によれば、容量値Ｃ３は第１の実施形態の容量値Ｃ１のわずか１％となり、交差部ＣＰにおける寄生容量の大幅な低減が可能となる。
【０１９９】
尚、図示は省略するが中空部５２０は第１配線金属層３０と第２配線金属層４０の交差部において、これらのショート防止のために例えば図２のｈ部分に配置される。またショート防止の中空部５２１は、従来においても配置されていたものであり、第３の実施形態では中空部５２１がゲート配線２１および連結部にも配置されるように、中空部形成のマスクを変更するのみで実施できる。
【０２００】
以上のように、交差部ＣＰに比誘電率の小さい中空部５２１を挟むことにより寄生容量を減らすことができる。このことによりソース電極Ｓ−ゲート配線電極ＧＥ間またはドレイン電極Ｄ−ゲート配線電極ＧＥ間の高周波信号の漏れを防止できるため２次高調波レベルをより低減できる。
【０２０１】
具体的には第２の実施形態と同様に、図６の実線ｙが、本実施形態の２次高調波レベルである。このように、入力パワー２９ｄＢｍにおいて、第１の実施形態と比較して６ｄＢ程度低減することができる。
【０２０２】
また、動作領域１００は第２の実施形態と同様であり、それ以外の構成は第１の実施形態と同様である。すなわち、ゲート配線電極ＧＥを梯子状のパターンに形成し、ソース電極Ｓおよびドレイン電極Ｄ間に配置することにより、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止し、３次高調波レベルを低減できる。
【０２０３】
第３の本実施形態では比誘電率の大きい絶縁膜５１０が第３窒化膜５１３および第４窒化膜５１４の２層で構成される場合を示した。しかし既述の如く、絶縁膜５１０はこの構成に限らない。すなわち、絶縁膜５１０は、少なくとも１層の絶縁膜であればよく、例えば窒化膜１層で構成される場合や３層以上で構成される場合もある。さらに絶縁膜５１０は、窒化膜に限らず酸化膜などの他の絶縁膜で構成される場合であってもよい。
【０２０４】
尚、図示は省略するが、ＦＥＴはＧａＡｓ  ＭＥＳＦＥＴでもよく、その場合にはノンドープのＧａＡｓ基板に、イオン注入により不純物領域を形成する。
【０２０５】
例えば動作領域１００は、イオン注入により形成したｎ型不純物領域であり、ソース領域１３７ｓおよびドレイン領域１３７ｄはイオン注入により形成したｎ＋型不純物領域である。またアイソレーション向上のための周辺伝導領域７０はソース領域１３７ｓおよびドレイン領域１３７ｄと同時にイオン注入により形成したｎ＋型不純物領域であり、コントロール抵抗（高抵抗体）は動作領域１００と同時にイオン注入により形成したｎ型不純物領域である。
【０２０６】
またノンドープのＧａＡｓ基板に所定の不純物濃度を有するエピタキシャル層を積層し、絶縁化領域で分離することにより上記の不純物領域を形成してもよい。
【０２０７】
さらに動作領域１００上のソース電極Ｓおよびドレイン電極Ｄにおいて、第１ソース電極１３および第２ソース電極１５と第１ドレイン電極１４および第２ドレイン電極１６がそれぞれ重畳している場合を例に説明したが、動作領域１００上に第２ソース電極１５、第２ドレイン電極１６が配置されなくてもよい。すなわち連結部２２の近傍に第２ソース電極１５の一端は存在せず第１ソース電極１３の一端のみ存在し、第２ドレイン電極１６の一端は存在せず第１ドレイン電極１４の一端のみ存在しても良い。
【０２０８】
以上、ロジック回路を備えたＤＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチＭＭＩＣの構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポート数および出力ポート数が異なるスイッチＭＭＩＣであってもよく、またロジック回路を備えていても備えていなくても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
【図面の簡単な説明】
【０２０９】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明と従来技術を比較するための平面図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図９】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１０】従来技術を説明する平面図である。
【図１１】従来技術を説明する平面図である。
【符号の説明】
【０２１０】
１０      オーミック金属層
１３      第１ソース電極
１５      第２ソース電極
１４      第１ドレイン電極
１６      第２ドレイン電極
１７      ゲート電極
２０      ゲート金属層
２１      ゲート配線
２２      連結部
３０      第１配線金属層
３１      ソース配線
３２      ドレイン配線
４０      第２配線金属層
５０      初期窒化膜
５１      窒化膜
６０      絶縁化領域
７０      周辺伝導領域
１００    動作領域
１３０    基板
１３１      ＧａＡｓ基板
１３２      バッファ層
１３３      電子供給層
１３３ａ    第１電子供給層
１３３ｂ    第２電子供給層
１３４      スペーサ層
１３５      チャネル層
１３７      キャップ層
１３７ｓ  ソース領域
１３７ｄ  ドレイン領域
１４１    第１ノンドープ層
１４２    第２ノンドープ層
１４３    第３ノンドープ層
１４４    安定層
２１５    ソース電極
２１６    ドレイン電極
２１７    ゲート電極
２２０    ゲート金属層
２２１    ゲート配線
２３０    配線金属層
２３１    ソース配線
２３２    ドレイン配線
５１０    第１絶縁膜
５２０    第２絶縁膜
５２１    中空部
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
５１４    第４窒化膜
ＩＮ      共通入力端子
ＩＮ１      第１共通入力端子
ＩＮ２      第２共通入力端子
Ｃｔｌ      制御端子
ＯＵＴ１    第１共通出力端子
ＯＵＴ２    第２共通出力端子
Ｉ          共通入力端子パッド
Ｉ１        第１共通入力端子パッド
Ｉ２        第２共通入力端子パッド
Ｃ          制御端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２制御端子パッド
Ｏ１        第１共通出力端子パッド
Ｏ２        第２共通出力端子パッド
ＣＲ        コントロール抵抗
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＳＷ３      第３スイッチング素子
ＳＷ４      第４スイッチング素子
Ｐ        ポイント
ＣＰ、ＣＰ’  交差部
ＳＥ    ソース配線電極
ＤＥ    ドレイン配線電極
ＧＥ    ゲート配線電極
Ｓ      ソース電極
Ｄ      ドレイン電極
ＳＥ’    ソース配線電極
ＤＥ’    ドレイン配線電極
Ｇ１’    ゲート配線電極
Ｇ２’    ゲート配線電極
【図１】
2007242751.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007242751.tif 000009
【図８】
2007242751.tif 000010
【図９】
2007242751.tif 000011
【図１０】
2007242751.tif 000012
【図１１】
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