(57)【要約】【課題】ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子及びその製造方法を提供し、特に、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、半導体基板上に形成された抵抗領域、及び抵抗領域の電極取出し面上でシリサイド化されて形成された電極取出し領域を有する抵抗素子とを有する構成としたので、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を可能にできる。【選択図】図１
2007214208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、
前記半導体基板上に形成された抵抗領域、及び前記抵抗領域の配線取出し面上でシリサイド化されて形成された配線取出し領域を有する抵抗素子と、
を有することを特徴とする半導体装置。
【請求項２】
前記配線取出し領域は、Ｓｉエピタキシャル層と配線取出し面上に積層された金属とのシリサイド化によって構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線取出し領域は、ＳｉＧｅエピタキシャル層と配線取出し面上に積層された金属とのシリサイド化によって構成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に、ゲート絶縁膜を介して多結晶シリコンパターンを形成することによりＭＯＳＦＥＴのゲート電極を形成する工程と、
前記ＭＯＳＦＥＴのゲート電極直下に形成されるチャネル領域を挟んでソース・ドレイン領域を形成する工程と、
前記半導体基板上に、配線取出し面を有する抵抗領域を形成する工程と、
前記配線取出し面を除いた前記抵抗領域上に、サリサイドブロック領域を形成する工程と、
前記配線取出し面上にＳｉエピタキシャル層を形成する工程と、
ＦＵＳＩプロセスにより、前記配線取出し面に積層されたＳｉエピタキシャル層及びＭＯＳＦＥＴのゲート電極をシリサイドに形成すると共に、ＭＯＳＦＥＴのソース・ドレイン領域にシリサイドを形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
半導体基板上に、ゲート絶縁膜を介して多結晶シリコンパターンを形成することによりＭＯＳＦＥＴのゲート電極を形成する工程と、
前記ＭＯＳＦＥＴのゲート電極直下に形成されるチャネル領域を挟んでソース・ドレイン領域を形成する工程と、
前記半導体基板上に、配線取出し面を有する抵抗領域を形成する工程と、
前記配線取出し面を除いた前記抵抗領域上に、サリサイドブロック領域を形成する工程と、
前記配線取出し面上にＳｉＧｅエピタキシャル層を形成する工程と、
ＦＵＳＩプロセスにより、前記配線取出し面に積層されたＳｉエピタキシャル層及びＭＯＳＦＥＴのゲート電極をシリサイドに形成すると共に、ＭＯＳＦＥＴのソース・ドレイン領域にシリサイドを形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と共存する抵抗素子を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、例えば、メタルゲート構造の実現のためゲート領域の多結晶シリコン膜を完全にシリサイド化するＦＵＳＩ（ｆｕｌｌｙ  ｓｉｌｉｃｉｄｅｄ）プロセスにより、ゲート電極をシリサイド化する半導体素子がある。金属膜と多結晶シリコン膜とをフルシリサイド化させる際の温度を４００℃〜６００℃程度と比較的低い温度で行うことで、金属膜を形成する金属原子がゲート絶縁膜を通して基板へ拡散しシリサイド化してしまう不具合の発生を防ぐことができる（例えば、特許文献１参照）。
【０００３】
従来の他の半導体装置として、例えば、抵抗素子のコンタクト領域を半導体素子の形成時に同時にシリサイド化したものがある。抵抗素子の外部電極と接続をとるコンタクト領域をシリサイド化するため、コンタクト孔の微細化に伴うコンタクト抵抗の増加を最小限に抑えることができ、抵抗値全体に及ぼすコンタクト抵抗値の影響を制御することができる（例えば、特許文献２参照）。
【０００４】
しかし、特許文献２によると、ＦＵＳＩプロセスにより抵抗素子のコンタクト領域をシリサイド化する場合、抵抗素子の抵抗値が変動してしまい、高精度な抵抗素子が作製できないという問題がある。
【０００５】
そして、サリサイドブロック膜の下の多結晶シリコンを抵抗として利用する構造の抵抗素子においては、抵抗素子の配線取出し部とＭＯＳゲート領域を同時にシリサイド化するサリサイドプロセスの際に、配線取り出し部におけるシリサイド反応が下方向のみならず、サリサイドブロック膜下の抵抗領域へも進行してしまう。よって、膜厚ばらつき、反応ばらつき、抵抗のサイズなどにより変動し、抵抗の実質的な長さばらつきとなり、抵抗のサイズ間差の拡大、抵抗値のばらつきの増大など抵抗値の精度を悪くしてしまうという問題があった。
【特許文献１】特開２００５−２４３６７８号公報
【特許文献２】特開平１０−１５０１５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、例えば、ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子を有する半導体装置及びその製造方法を提供し、特に、抵抗値の精度に優れた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板上に形成されたシリサイド化されたゲート電極を有するＭＯＳＦＥＴと、前記半導体基板上に形成された抵抗領域、及び前記抵抗領域の配線取出し面上でシリサイド化されて形成された配線取出し領域を有する抵抗素子と、を有することを特徴とする半導体装置を提供する。
【０００８】
本発明の一態様によれば、半導体基板上に、ゲート絶縁膜を介して多結晶シリコンパターンを形成することによりＭＯＳＦＥＴのゲート電極を形成する工程と、前記ＭＯＳＦＥＴのゲート電極直下に形成されるチャネル領域を挟んでソース・ドレイン領域を形成する工程と、前記半導体基板上に、配線取出し面を有する抵抗領域を形成する工程と、前記配線取出し面を除いた前記抵抗領域上に、サリサイドブロック領域を形成する工程と、前記配線取出し面上にＳｉエピタキシャル層を形成する工程と、ＦＵＳＩプロセスにより、前記配線取出し面に積層されたＳｉエピタキシャル層及びＭＯＳＦＥＴのゲート電極をシリサイドに形成すると共に、ＭＯＳＦＥＴのソース・ドレイン領域にシリサイドを形成する工程と、を有する半導体装置の製造方法を提供する。
【０００９】
また、本発明の一態様によれば、半導体基板上に、ゲート絶縁膜を介して多結晶シリコンパターンを形成することによりＭＯＳＦＥＴのゲート電極を形成する工程と、前記ＭＯＳＦＥＴのゲート電極直下に形成されるチャネル領域を挟んでソース・ドレイン領域を形成する工程と、前記半導体基板上に、配線取出し面を有する抵抗領域を形成する工程と、前記配線取出し面を除いた前記抵抗領域上に、サリサイドブロック領域を形成する工程と、前記配線取出し面上にＳｉＧｅエピタキシャル層を形成する工程と、ＦＵＳＩプロセスにより、前記配線取出し面に積層されたＳｉエピタキシャル層及びＭＯＳＦＥＴのゲート電極をシリサイドに形成すると共に、ＭＯＳＦＥＴのソース・ドレイン領域にシリサイドを形成する工程と、を有する半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明の実施の態様によれば、例えば、ＭＯＳＦＥＴのＦＵＳＩプロセスによりＭＯＳＦＥＴと共存する抵抗素子を有する半導体装置及びその製造方法を提供し、特に、抵抗素子の抵抗値精度に優れた半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の部分平面図を示すものである。図２は、図１のＡ−Ａ断面に沿う断面図である。図１および図２に示すように、本実施の形態の半導体装置１は、半導体基板２と、半導体基板２上に形成された半導体素子３と、半導体基板２上に形成された抵抗素子４と、配線２４を有する。
【００１２】
本実施の形態では、半導体基板２として、Ｐ型シリコン基板を使用する。
【００１３】
半導体素子３は、半導体基板２上に形成される回路素子であり、例えば、ｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）あるいはｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）である。本実施の形態では、半導体素子３はｐ型ＭＯＳＦＥＴであり、Ｎ型ウェル領域５２上に形成される。半導体素子３は、ソース領域３２、ドレイン領域３３、ゲート３４、ゲート電極５５を有する。ソース領域３２およびドレイン領域３３は、コンタクト領域３５を有し、コンタクト領域３５は、ビア２５を介して配線２４に接続される。
【００１４】
抵抗素子４は、半導体基板２上に形成される抵抗部分であり、ＳＴＩ分離領域５１上に形成される。抵抗素子４は、サリサイドブロック領域５、抵抗領域６、シリサイド領域７０を有し、シリサイド領域７０は、その上面のコンタクト領域３５でビア２５を介して、配線２４に接続される。
【００１５】
サリサイドブロック領域５は、下部に形成された多結晶シリコンへサリサイド化が進むことを防止するためのブロック領域であり、抵抗素子４の配線取出し面８を除いた領域に形成される。その材料は、例えば、ＴＥＯＳ（Ｔｅｔｒａ  ｅｔｈｏｘｙｓｉｌａｎｅ）膜を用いる。
【００１６】
抵抗領域６は、抵抗として機能する領域であり、サリサイドブロック領域５の下方の、抵抗素子４上の２つのシリサイド領域７０の間に形成される。その材料は、例えば、多結晶シリコンを用いる。
【００１７】
配線取出し面８は、抵抗素子４上のサリサイドブロック領域５の両側に位置する面で、シリサイド領域７０と接し、ビア２５を介して、配線２４に接続される。
【００１８】
配線取出し領域９は、Ｓｉエピタキシャル層７をシリサイド化して形成したシリサイド領域７０により形成されており、コンタクト領域３５でビア２５を介して配線２４に接続される。
【００１９】
Ｎ型ウェル領域５２は、半導体基板２上の一定の不純物濃度を有する領域であり、例えば、リン等の不純物をドープして形成される。
【００２０】
ＳＴＩ分離領域５１は、素子分離をするための埋め込み酸化膜で形成された領域であり、本実施の形態では、例えば、シャロートレンチ分離を用いて半導体基板２上に形成される。
【００２１】
ゲート電極５５は、ゲート絶縁膜５４直下のチャネル領域６２におけるチャネル形成を制御するための電極であり、本実施の形態では、メタルゲート構造である。このメタルゲート構造は多結晶シリコン膜を完全にシリサイド化するＦＵＳＩプロセスを用いて形成される。
【００２２】
（第１の実施の形態に係る半導体装置の製造方法）
次に、本実施の形態の製造方法について、図３および図４の製造工程断面図を用いて説明する。図３および図４は、図１のＡ−Ａ断面に沿う断面図である。
【００２３】
図３（ａ）は、半導体基板２上に半導体素子３、抵抗素子４等を形成するまでの工程を示す図であり、公知技術による半導体製造プロセスを用いて形成される。
【００２４】
本実施の形態では、まず、半導体基板２に、Ｎ型ウェル領域５２およびＰ型ウェル領域５３を形成し、次いで、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離領域５１を形成する。
【００２５】
Ｐ型ウェル領域５３はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）においてはＮＭＯＳＦＥＴ（図示せず）形成領域、Ｎ型ウェル領域５２はＰＭＯＳＦＥＴ形成領域となる。本実施の形態では、半導体素子３がＰＭＯＳＦＥＴの場合について説明する。また、抵抗素子４はウェルのタイプによらず形成されるが、本実施の形態ではＰ型ウェル領域５３上に形成されたＳＴＩ領域５１上に形成する。
【００２６】
次に、Ｎ型ウェル領域５２に、例えばＳｉＯＮを用いて、ゲート絶縁膜５４を形成する。次に、Ｎ型ウェル領域５２上にゲート電極５５を、抵抗素子４上に抵抗領域６を、多結晶シリコンをパターン形成することにより一度の工程で形成する。多結晶シリコンパターンは、図１におけるゲート３４及び抵抗領域６に、一般的に用いられるフォトリソグラフィ工程により形成される。
【００２７】
次に、半導体基板２上に、ＴＥＯＳ膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて膜形成し、全面ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて第1の側壁５６を形成する。次に、ゲート電極５５直下に形成されるチャネル領域６２を挟んで、選択的にＰ型不純物を拡散させることにより、Ｐ−型ソース領域５７及びＰ−型ドレイン領域５８を形成する。
【００２８】
また、Ｐ−型ソース領域５７及びＰ−型ドレイン領域５８を形成するのと同一の工程にて、抵抗領域６が所定の抵抗値となるように、選択的にＰ型不純物をイオン注入する。本実施例では、Ｐ型不純物としてボロン１×１０１５ａｔｏｍｓ／ｃｍ２を打ち込む。
【００２９】
次に、配線取出し面８を除いた抵抗領域６上に、サリサイドブロック領域５を３０ｎｍ厚のＴＥＯＳ膜を用いて選択的に形成する。
【００３０】
次に、多結晶シリコン面上に、例えばＳｉＮを用いてＣＶＤ法等により膜形成し、全面ＲＩＥにより第2の側壁５９を形成する。次に、選択的にＰ型不純物をイオン打ち込みすることによって、Ｐ＋型ソース領域６０及びＰ＋型ドレイン領域６１を形成する。上記のＰ＋型ソース領域６０とＰ−型ソース領域５７とでソース領域３２を構成し、Ｐ＋型ドレイン領域６１とＰ−型ドレイン領域５８とでドレイン領域３３を構成する。
【００３１】
ここで、後の工程で形成するシリサイド領域７０と配線取出し面８との抵抗を低減させるため、Ｐ＋型ソース領域６０及びＰ＋型ドレイン領域６１を形成するのと同一の工程で、抵抗素子４にＰ型不純物をイオン注入する。なお、ＮＭＯＳＦＥＴを形成する場合においては、上記Ｐ−、Ｐ＋型ソース・ドレイン領域形成時期に前後して、Ｎ−、Ｎ＋型ソース・ドレイン領域を形成する。
【００３２】
図３（ｂ）は、抵抗素子４の配線取出し面８に選択的にシリコンをエピタキシャル成長させる為の準備として、半導体素子３形成領域にマスク材を形成する工程を示す図である。次に、図３（ｂ）に示すように、半導体素子３を形成する領域上に、シリコンのエピタキシャル成長のマスク材として働く絶縁膜３０を選択的に形成する。本実施例では、絶縁膜３０として、例えば３０ｎｍ厚のＴＥＯＳ膜を用いる。
【００３３】
図４（ａ）は、配線取出し面８へのＳｉエピタキシャル層７の形成工程を示す図である。図４（ａ）に示すように、抵抗素子４の配線取出し面８上は前工程で絶縁膜３０が形成されていないため、選択エピタキシャル成長により、８０ｎｍ程度のＳｉエピタキシャル層７が形成される。
【００３４】
ここでは、配線取出し面８へ、ＬＰ−ＣＶＤ装置によりＨ２ガスによるエピタキシャル前処理を行った後、ジクロールシラン・塩化水素・Ｂ２Ｈ６ガス、７００℃の成膜条件でＳｉエピタキシャル層７の成長を実施した。また、ボロンを１×１０２０ａｔｏｍｓ／ｃｍ３ドーピングする。次工程でのシリサイド化での界面抵抗上昇を低減させるためである。Ｓｉエピタキシャル層７の成長後、絶縁膜３０を除去する。
【００３５】
図４（ｂ）は、Ｎｉシリサイド形成、層間絶縁膜形成、配線形成の工程を示す図である。
【００３６】
ＦＵＳＩプロセスにより、Ｎｉを１２ｎｍスパッタリングにより全面に形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により反応させることにより、配線取出し面８に積層されたＳｉエピタキシャル層７及びＰＭＯＳＦＥＴのゲート電極５５をＮｉシリサイド化してシリサイド領域７０を形成すると共に、ＰＭＯＳＦＥＴのＰ−型ソース領域５７及びＰ−型ドレイン領域５８部分をシリサイド領域７０に形成する。シリサイド領域７０は、コンタクト領域３５でビア２５を介して配線２４に接続されるので、配線取出し領域９として機能する。
【００３７】
シリサイド領域７０の形成後、ウエット処理によりシリサイド化されずに残ったＮｉを除去する。尚、Ｎｉシリサイドに限らず、プラチナＰｔ等を使用してシリサイド領域を形成してもよい。
【００３８】
次に、層間絶縁膜２３を例えばＣＶＤ法により堆積させ、フォトリソグラフィにより、所定のコンタクト領域３５までビア２５を形成するためのビアホールを形成し、Ｃｕ等の金属により配線２４及びビア２５を形成する。以上の工程にて、半導体素子３、抵抗素子４等を有する半導体装置１が形成される。
【００３９】
（第１の実施の形態の効果）
本実施の形態によれば、抵抗素子４のサリサイドブロック領域５の下の抵抗領域へのシリサイド反応がＳｉエピタキシャル層７により吸収される事から、シリサイド反応の抵抗値への影響が低減可能となる。
【００４０】
従来の技術によれば、ＭＯＳＦＥＴのゲートＦＵＳＩプロセスにおいては、ゲート電極の完全なシリサイド化が特性上重要な事から、構造上熱処理反応がゲート領域で閉じているゲート電極においては、十分な反応マージンを見てアニール条件を決定していた。そして、従来の工程によれば、抵抗領域の両端部の配線取出し面には、本発明の実施の形態と異なり、Ｓｉエピタキシャル層等が積層されない。
【００４１】
このため、ＭＯＳゲート領域をシリサイド化するサリサイドプロセスの際に、ＦＵＳＩ構造を確実に作製するため、多結晶シリコン膜厚・反応・パターン間ばらつきを考慮してそのプロセス条件を決定する事から、高精度抵抗素子において配線取出し部から抵抗領域へのシリサイド反応の過剰な入り込みなどの反応ばらつきが生じやすく、抵抗素子の精度低下を引き起こしていた。
【００４２】
さらに、サリサイドブロック膜の下の多結晶シリコンを抵抗として利用する構造の抵抗素子においては、抵抗素子の配線取出し部とＭＯＳゲート領域を同時にシリサイド化するサリサイドプロセスの際に、配線取り出し部におけるシリサイド反応が下方向のみならず、サリサイドブロック膜下の抵抗領域へも進行してしまう。よって、膜厚ばらつき、反応ばらつき、抵抗のサイズなどにより変動し、抵抗の実質的な長さばらつきとなり、抵抗のサイズ間差の拡大、抵抗値のばらつきの増大など抵抗値の精度を悪くしてしまうという問題があった。
【００４３】
これに対して、本実施の形態によれば、抵抗領域の配線取出し面上にＳｉエピタキシャル層７を有する構成としているので、ＭＯＳＦＥＴのゲートＦＵＳＩプロセスにおいて、抵抗素子４のサリサイドブロック領域５の下の抵抗領域へのシリサイド反応がＳｉエピタキシャル層７により吸収され、配線取出し部から抵抗領域へのシリサイド反応の過剰な入り込みなどの反応ばらつきが生じるのを抑制できる。よって、膜厚ばらつき、反応ばらつき、抵抗のサイズなどによる変動に対するサリサイド化におけるマージンを増大させ、ＦＵＳＩプロセスにおいても抵抗素子４は安定な抵抗値が得られる。これにより、抵抗値の精度に優れた半導体装置及びその製造方法が可能となる。特に、抵抗の配線取出し部の実質的な膜厚を厚くすることで、ばらつきを低減して、中・高抵抗値の精度に優れた半導体装置及びその製造方法が可能となる。
【００４４】
また、Ｎｉシリサイドと多結晶シリコンとの界面にも、Ｐ＋型ソース領域６０及びＰ＋型ドレイン領域６１を形成するのと同一の工程で、抵抗素子４にＰ型不純物をイオン注入する工程を設けたので、さらに抵抗値のばらつきが低減されるという効果を有する。
【００４５】
（第２の実施の形態）
図１は、第２の実施の形態に係る半導体装置の部分平面図を示すものである。図５は、図１のＡ−Ａ断面に沿う断面図である。図１および図５に示すように、本実施の形態の半導体装置１は、半導体基板２と、半導体基板２上に形成された半導体素子３と、半導体基板２上に形成された抵抗素子４と、配線２４を有する。
【００４６】
本実施の形態では、半導体基板２として、Ｐ型シリコン基板を使用する。
【００４７】
半導体素子３は、半導体基板２上に形成される回路素子であり、本実施の形態では、半導体素子３はｐ型ＭＯＳＦＥＴであり、Ｎ型ウェル領域１２上に形成される。半導体素子３は、ソース領域３２、ドレイン領域３３、ゲート３４、ゲート電極５５を有する。ソース領域３２およびドレイン領域３３は、コンタクト領域３５を有し、コンタクト領域３５は、ビア２５に接続される。
【００４８】
抵抗素子４は、半導体基板２上に形成される抵抗部分であり、ＳＴＩ分離領域５１上に形成される。抵抗素子４は、サリサイドブロック領域５、抵抗領域６、シリサイド領域７０を有し、シリサイド領域７０は、その上面のコンタクト領域３５でビア２５を介して、配線２４に接続される。
【００４９】
サリサイドブロック領域５は、下部に形成された多結晶シリコンへサリサイド化が進むことを防止するためのブロック領域であり、抵抗素子４の配線取出し面８を除いた領域に形成される。その材料は、例えば、ＴＥＯＳ膜を用いる。
【００５０】
抵抗領域６は、抵抗として機能する領域であり、サリサイドブロック領域５の下方の、抵抗素子４上の２つのシリサイド領域７０の間に形成される。その材料は、例えば、多結晶シリコンを用いる。
【００５１】
配線取出し面８は、抵抗素子４上のサリサイドブロック領域５の両側に位置する面で、シリサイド領域７０と接し、ビア２５を介して、配線２４に接続される。
【００５２】
配線取出し領域９は、ＳｉＧｅエピタキシャル層７１をシリサイド化して形成したシリサイド領域７０により形成されており、コンタクト領域３５でビア２５を介して配線２４に接続される。
【００５３】
Ｎ型ウェル領域５２は、半導体基板２上の一定の不純物濃度を有する領域であり、例えば、リン等の不純物をドープして形成される。
【００５４】
ＳＴＩ分離領域５１は、素子分離をするための埋め込み酸化膜で形成された領域であり、本実施例では、例えば、シャロートレンチ分離を用いて半導体基板２上に形成される。
【００５５】
ゲート電極５５は、ゲート３４の下部に形成されたゲート絶縁膜５４直下のチャネル領域６２におけるチャネル形成を制御するため、ソース領域３２及びドレイン領域３３との間の電圧を制御する電極であり、本実施の形態では、メタルゲート構造である。このメタルゲート構造は多結晶シリコン膜を完全にシリサイド化するＦＵＳＩプロセスを用いて形成される。
【００５６】
（第２の実施の形態に係る半導体装置の製造方法）
次に、本実施の形態の製造方法について、図６および図７の製造工程断面図を用いて説明する。図６および図７は、図１のＡ−Ａ断面に沿う断面図である。
【００５７】
図６（ａ）は、半導体基板２上に半導体素子３、抵抗素子４等を形成するまでの工程を示す図であり、公知技術による半導体製造プロセスを用いて形成される。
【００５８】
本実施の形態では、まず、半導体基板２に、Ｎ型ウェル領域５２およびＰ型ウェル領域５３を形成し、次いで、ＳＴＩ分離領域５１を形成する。
【００５９】
Ｐ型ウェル領域５３はＣＭＯＳにおいてはＮＭＯＳＦＥＴ（図示せず）形成領域、Ｎ型ウェル領域５２はＰＭＯＳＦＥＴ形成領域となる。本実施の形態では、半導体素子３がＰＭＯＳＦＥＴの場合について説明する。また、抵抗素子４はウェルのタイプによらず形成されるが、本実施の形態ではＰ型ウェル領域５３上に形成されたＳＴＩ領域５１上に形成する。
【００６０】
次に、Ｎ型ウェル領域５２に、例えばＳｉＯＮを用いて、ゲート絶縁膜５４を形成する。次に、Ｎ型ウェル領域５２上にゲート電極５５を、抵抗素子４上に抵抗領域６を、多結晶シリコンを用いて一度の工程で形成する。多結晶シリコンは、図１におけるゲート３４及び抵抗領域６に所定の多結晶シリコンパターンとして形成する。
【００６１】
次に、半導体基板２上に、ＴＥＯＳ膜を例えばＣＶＤ法を用いて膜形成し、全面ＲＩＥを用いて第1の側壁５６を形成する。次に、ゲート電極５５直下に形成されるチャネル領域６２を挟んで、選択的にＰ型不純物を拡散させることにより、Ｐ−型ソース領域５７及びＰ−型ドレイン領域５８を形成する。
【００６２】
また、Ｐ−型ソース領域５７及びＰ−型ドレイン領域５８を形成するのと同一の工程にて、抵抗領域６が所定の抵抗値となるように、選択的にＰ型不純物をイオン注入する。本実施例では、Ｐ型不純物としてボロン１×１０１５ａｔｏｍｓ／ｃｍ２を打ち込む。
【００６３】
次に、配線取出し面８を除いた抵抗領域６上に、サリサイドブロック領域５を３０ｎｍ厚のＴＥＯＳ膜を用いて選択的に形成する。
【００６４】
次に、多結晶シリコン面上に、例えばＳｉＮを用いてＣＶＤ法等により膜形成し、全面ＲＩＥにより第２の側壁５９を形成する。
【００６５】
図６（ｂ）は、ソース・ドレインを形成する予定の領域をエッチングする工程を示す図である。
【００６６】
ＰＭＯＳＦＥＴのゲート電極５５上に次工程におけるＳｉエッチング時のマスク材となる絶縁膜３０を選択的に形成し、ＰＭＯＳＦＥＴのソース・ドレイン予定領域３１をＳｉエッチングにより６０ｎｍ程度エッチングする。ここでは、絶縁膜３０は、３０ｎｍのＴＥＯＳ膜とした。
【００６７】
図７（ａ）はＳｉＧｅエピタキシャル層の成長による、ソース・ドレイン領域、及び配線取出し面８へのＳｉＧｅエピタキシャル層の形成工程を示す図である。
【００６８】
ＳｉＧｅの選択エピタキシャル成長を８０ｎｍ行い、露出している抵抗素子の配線取出し面８とＰＭＯＳＦＥＴのソース・ドレイン予定領域３１に埋め込む形でＳｉＧｅエピタキシャル層７１を形成する。第１の実施の形態と同様のエピタキシャル成長の前処理を行う。また、本実施の形態では、ＳｉＧｅをエピタキシャル成長させるため、ガスとしてＧｅＨ４を加えエピタキシャルＧｅ濃度を２０％程度とした。また、ボロンドーピングの濃度は１×１０２０ａｔｏｍｓ／ｃｍ３程度とした。エピタキシャル成長後、絶縁膜３０を除去する。
【００６９】
図７（ｂ）は、Ｎｉシリサイド形成、層間絶縁膜形成、配線形成の工程を示す図である。
【００７０】
次に、選択的にＰ型不純物をイオン打ち込みすることによって、Ｐ＋型ソース領域８０及びＰ＋型ドレイン領域８１を形成する。上記のＰ＋型ソース領域８０とＰ−型ソース領域５７とでソース領域３２を構成し、Ｐ＋型ドレイン領域８１とＰ−型ドレイン領域５８とでドレイン領域３３を構成する。
ここで、後の工程で形成するシリサイド領域７０と配線取出し面８との抵抗を低減させるため、Ｐ＋型ソース領域８０及びＰ＋型ドレイン領域８１を形成するのと同一の工程で、抵抗素子４にＰ型不純物をイオン注入する。
【００７１】
ＦＵＳＩプロセスにより、Ｎｉを１２ｎｍスパッタリングにより全面に形成し、ＲＴＡにより反応させることにより、配線取出し面８に積層されたＳｉＧｅエピタキシャル層７１及びＰＭＯＳＦＥＴのゲート電極５５をＮｉシリサイド化してシリサイド領域７０を形成すると共に、ＰＭＯＳＦＥＴのソース・ドレイン予定領域３１に埋め込まれたＳｉＧｅエピタキシャル層７１の部分をシリサイド領域７０に形成する。シリサイド領域７０は、コンタクト領域３５でビア２５を介して配線２４に接続されるので、配線取出し領域９として機能する。
【００７２】
シリサイド領域７０の形成後、ウエット処理によりシリサイド化されずに残ったＮｉを除去する。尚、Ｎｉシリサイドに限らず、プラチナＰｔ等を使用してシリサイド領域を形成してもよい。
【００７３】
次に、層間絶縁膜２３を例えばＣＶＤ法により堆積させ、フォトリソグラフィにより、所定のコンタクト領域３５までビア２５を形成するためのビアホールを形成し、Ｃｕ等の金属により配線２４及びビア２５を形成する。以上の工程にて、半導体素子３、抵抗素子４等を有する半導体装置１が形成される。
【００７４】
（第２の実施の形態の効果）
本実施の形態によれば、ＰＭＯＳＦＥＴに埋め込んだＳｉＧｅ層は、圧縮ひずみを生じさせ、ＰＭＯＳＦＥＴの移動度を向上させることが可能で、より半導体素子の高性能化が可能となる。そして、このＳｉＧｅ層を形成する工程において、抵抗素子４の配線取出し面８上にもソース・ドレイン領域の形成工程と同一の工程でＳｉＧｅエピタキシャル層７１を形成できるので、別工程を設けることなくＭＯＳＦＥＴと共存する高精度な抵抗素子を形成できる。
【００７５】
さらに、抵抗素子４のサリサイドブロック領域５の下の抵抗領域へのシリサイド反応がＳｉＧｅエピタキシャル層７１により吸収される事から、シリサイド反応の抵抗値への影響が低減可能となり、第１の実施の形態の効果と同様に、抵抗値の精度に優れた半導体装置及びその製造方法が可能となる。特に、抵抗の配線取出し部の実質的な膜厚を厚くすることで、ばらつきを低減して、中・高抵抗値の精度に優れた半導体装置及びその製造方法が可能となる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態に係る半導体装置の部分平面図を示すものである。
【図２】図１のＡ−Ａ断面に沿う断面図である。
【図３】（ａ）は、半導体基板上に半導体素子、抵抗素子等を作製するまでの工程を示す図であり、（ｂ）は、抵抗素子４の配線取出し面８に選択的にエピタキシャル成長させる為の準備としてＰＭＯＳＦＥＴ領域にマスク材を形成する工程を示す図である。
【図４】（ａ）は、配線取出し面８へのＳｉエピタキシャル層７の形成工程を示す図であり、（ｂ）は、Ｎｉシリサイド形成、層間絶縁膜形成、配線形成の工程を示す図である。
【図５】図１のＡ−Ａ断面に沿う断面図である。
【図６】（ａ）は、半導体基板上に半導体素子、抵抗素子等を作製するまでの工程を示す図であり、（ｂ）は、ソース・ドレインを形成する予定の領域をエッチングする工程を示す図である。
【図７】（ａ）はＳｉＧｅエピタキシャル層の成長による、ソース・ドレイン領域、及び配線取出し面へのＳｉＧｅエピタキシャル層の形成工程を示す図であり、（ｂ）は、Ｎｉシリサイド形成、層間絶縁膜形成、配線形成の工程を示す図である。
【符号の説明】
【００７７】
１    半導体装置                  ２    半導体基板
３    半導体素子                  ４    抵抗素子
５    サリサイドブロック領域      ６    抵抗領域
７    Ｓｉエピタキシャル層        ８    配線取出し面
９    配線取出し領域
２３  層間絶縁膜                  ２４  配線
２５  ビア
３０  絶縁膜                      ３１  ソース・ドレイン予定領域
３２  ソース領域                  ３３  ドレイン領域
３４  ゲート                      ３５  コンタクト領域
５１  ＳＴＩ分離領域              ５２  Ｎ型ウェル領域
５３  Ｐ型ウェル領域              ５４  ゲート絶縁膜
５５  ゲート電極                  ５６  第1の側壁
５７  Ｐ−型ソース領域              ５８  Ｐ−型ドレイン領域
５９  第2の側壁                  ６０  Ｐ＋型ソース領域
６１  Ｐ＋型ドレイン領域            ６２  チャネル領域
７０  シリサイド領域              ７１  ＳｉＧｅエピタキシャル層
８０  Ｐ＋型ソース領域              ８１  Ｐ＋型ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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