(57)【要約】  【課題】抵抗率が高くかつ占有面積を削減する抵抗素子領域を備える不揮発性半導体記憶装置及びその製造方法。【解決手段】ゲート絶縁膜２,フローティングゲートポリシリコン電極層３,ゲート間絶縁膜４,コントロールゲートポリシリコン電極層５,及び第１電極層９を有するメモリセルトランジスタ領域と、メモリセルトランジスタ領域の周辺部に配置され,ゲート絶縁膜２,第１ポリシリコン電極層３０,ゲート間絶縁膜４,第２ポリシリコン電極層５０,第２ポリシリコン電極層上に配置される窒化膜６,窒化膜６に隣接し第２ポリシリコン電極層５０上に配置される第１電極層９,第２層間絶縁膜１１,及び第２層間絶縁膜に隣接し第２ポリシリコン電極層５０上に配置された第１電極層９と接続するコンタクトプラグ１０を有する抵抗素子領域とを備える不揮発性半導体記憶装置及びその製造方法。【選択図】図４
2007311566.tif 000002
【特許請求の範囲】
【請求項１】
ソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間に配置される第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置されるフローティングゲートポリシリコン電極層と、前記フローティングゲートポリシリコン電極層上に配置される第１ゲート間絶縁膜と、前記第１ゲート間絶縁膜上に配置されるコントロールゲートポリシリコン電極層と、前記コントロールゲートポリシリコン電極層上に配置される第１電極層と、各メモリセルトランジスタを構成する前記フローティングゲートポリシリコン電極層，前記第１ゲート間絶縁膜，前記コントロールゲートポリシリコン電極層，及び前記第１電極層からなる積層ゲート構造を互いに絶縁する第１層間絶縁膜と、前記第１電極層及び前記第１層間絶縁膜上に配置される第２層間絶縁膜とを有するメモリセルトランジスタ領域と、
前記メモリセルトランジスタ領域の周辺部に配置され、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置される第１ポリシリコン電極層と、前記第１ポリシリコン電極層上に配置される第２ゲート間絶縁膜と、前記第２ゲート間絶縁膜上に配置される第２ポリシリコン電極層と、前記第２ポリシリコン電極層上に配置される窒化膜と、前記窒化膜に隣接し，前記第２ポリシリコン電極層上に配置される第１電極層と、各抵抗素子を構成する前記第１ポリシリコン電極層，前記第２ゲート間絶縁膜，前記第２ポリシリコン電極層，前記第１電極層，及び前記窒化膜からなる積層構造を互いに絶縁する第１層間絶縁膜と、前記第１電極層，前記第１層間絶縁膜，及び前記窒化膜上に配置される第２層間絶縁膜と、前記第２層間絶縁膜に隣接し，前記第２ポリシリコン電極層上に配置された前記第１電極層と接続するコンタクトプラグとを有する抵抗素子領域
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１電極層と前記第２ポリシリコン電極層との接触面積を変化させて、抵抗素子の抵抗値を変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１電極層は金属シリサイドからなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記抵抗素子領域は、素子分離領域上に配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルトランジスタ領域において、第１ゲート絶縁膜，フローティングゲートポリシリコン電極層, 第１ゲート間絶縁膜,コントロールゲートポリシリコン電極層, 及び窒化膜を順次形成し、同時に、抵抗素子領域において、前記第１ゲート絶縁膜と同層の第２ゲート絶縁膜，前記フローティングゲートポリシリコン電極層と同層の第１ポリシリコン電極層,前記第１ゲート間絶縁膜と同層の第２ゲート間絶縁膜,前記コントロールゲートポリシリコン電極層と同層の第２ポリシリコン電極層,及び前記窒化膜を順次形成し、デバイス表面を平坦化する工程と、
前記デバイス表面上にフォトレジスト層を堆積し、メモリセルトランジスタ領域において、前記コントロールゲートポリシリコン電極層上の前記窒化膜を全面エッチングして前記コントロールゲートポリシリコン電極層を露出し、同時に、抵抗素子領域において、前記第２ポリシリコン電極層上の前記窒化膜を第１電極層を形成するパターン幅でパターンエッチングして前記第２ポリシリコン電極層を露出する工程と、
前記コントロールゲートポリシリコン電極層,及び前記第２ポリシリコン電極層をシリサイド化して前記第１電極層を形成する工程と、
デバイス全面に第２層間絶縁膜を堆積し、デバイス表面を平坦化する工程と、
抵抗素子領域において、前記第１電極層に接続するコンタクトプラグを形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に積層構造を有する不揮発性半導体記憶装置のコントロールゲートポリシリコン電極層を抵抗素子として使用する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置では、内部電圧を生成するために定抵抗の素子が用いられる。例えば、ＮＡＮＤ型フラッシュメモリにおいては、フローティングゲート電極層として用いられるポリシリコン層が抵抗素子として使用されている。
【０００３】
デザインルールが縮小されるに従い、隣接するメモリセルトランジスタ間のクロストークによる相互干渉等の影響が大きくなるので、このような相互干渉等の影響を低減するために、フローティングゲート電極層は薄膜化される傾向にある。
【０００４】
フローティングゲート電極層の薄膜化により抵抗値のばらつきが顕著になり、抵抗素子としての機能が満たせず、回路動作に影響を与える可能性もある。
【０００５】
例えば、不揮発性メモリにおいて、半導体基板上にゲート酸化膜及び第１のゲート電極材（フローティングゲート電極層）を順次堆積した後に素子分離領域を形成し、この後、第１の絶縁膜及び第２のゲート電極材（コントロールゲート電極層）を順次堆積し、周辺回路部において第２のゲート電極材（コントロールゲート電極層）により抵抗素子を形成する半導体記憶装置については、既に開示されている（例えば、特許文献１参照。）。
【０００６】
コントロールゲート電極層を抵抗素子に使用しようとすると、コントロールゲート電極層はタングステンやコバルト等の金属とのシリサイドとポリシリコンとの積層構造を備えるため、フローティングゲート電極層に比較して抵抗率が低く、同じ抵抗値の抵抗素子を作る場合には抵抗素子の面積が増大してしまうという問題があった。
【特許文献１】特開２００２−１１０８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、（イ）ソース/ドレイン拡散層と、ソース/ドレイン拡散層間に配置される第１ゲート絶縁膜と、第１ゲート絶縁膜上に配置されるフローティングゲートポリシリコン電極層と、フローティングゲートポリシリコン電極層上に配置される第１ゲート間絶縁膜と、第１ゲート間絶縁膜上に配置されるコントロールゲートポリシリコン電極層と、コントロールゲートポリシリコン電極層上に配置される第１電極層と、各メモリセルトランジスタを構成するフローティングゲートポリシリコン電極層，第１ゲート間絶縁膜，コントロールゲートポリシリコン電極層，及び第１電極層からなる積層ゲート構造を互いに絶縁する第１層間絶縁膜と、第１電極層及び第１層間絶縁膜上に配置される第２層間絶縁膜とを有するモリセルトランジスタ領域と、（ロ）メモリセルトランジスタ領域の周辺部に配置され、第２ゲート絶縁膜と、第２ゲート絶縁膜上に配置される第１ポリシリコン電極層と、第１ポリシリコン電極層上に配置される第２ゲート間絶縁膜と、第２ゲート間絶縁膜上に配置される第２ポリシリコン電極層と、第２ポリシリコン電極層上に配置される窒化膜と、窒化膜に隣接し，第２ポリシリコン電極層上に配置される第１電極層と、各抵抗素子を構成する第１ポリシリコン電極層，第２ゲート間絶縁膜，第２ポリシリコン電極層，第１電極層，及び窒化膜からなる積層構造を互いに絶縁する第１層間絶縁膜と、第１電極層，第１層間絶縁膜，及び窒化膜上に配置される第２層間絶縁膜と、第２層間絶縁膜に隣接し，第２ポリシリコン電極層上に配置された第１電極層と接続するコンタクトプラグとを有する抵抗素子領域とを備える不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の態様によれば、（イ）メモリセルトランジスタ領域において、第１ゲート絶縁膜，フローティングゲートポリシリコン電極層, 第１ゲート間絶縁膜,コントロールゲートポリシリコン電極層, 及び窒化膜を順次形成し、同時に、抵抗素子領域において、第１ゲート絶縁膜と同層の第２ゲート絶縁膜，フローティングゲートポリシリコン電極層と同層の第１ポリシリコン電極層,第１ゲート間絶縁膜と同層の第２ゲート間絶縁膜,コントロールゲートポリシリコン電極層と同層の第２ポリシリコン電極層,及び窒化膜を順次形成し、デバイス表面を平坦化する工程と、（ロ）デバイス表面上にフォトレジスト層を堆積し、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層上の窒化膜を全面エッチングしてコントロールゲートポリシリコン電極層を露出し、同時に、抵抗素子領域において、第２ポリシリコン電極層上の窒化膜を第１電極層を形成するパターン幅でパターンエッチングして第２ポリシリコン電極層を露出する工程と、（ハ）コントロールゲートポリシリコン電極層,及び第２ポリシリコン電極層をシリサイド化して第１電極層を形成する工程と、（ニ）デバイス全面に第２層間絶縁膜を堆積し、デバイス表面を平坦化する工程と、（ホ）抵抗素子領域において、第１電極層に接続するコンタクトプラグを形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１乃至第８の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す第１乃至第８の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタ領域は、ＮＡＮＤ型フラッシュメモリを基本構造として備える。
【００１４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図４に示すように表される。
【００１５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図４（ａ）に示すように、ｐウェル若しくは半導体基板１内において行方向に互いに素子分離され，列方向に直列に配置されるメモリセルトランジスタ領域、及び図４（ｂ）に示すようにｐウェル若しくは半導体基板１上に配置される抵抗素子領域を備える。
【００１６】
メモリセルトランジスタ領域は、図４（ａ）に示すように、ｐウェル若しくは半導体基板１内に配置されるｎ+ソース/ドレイン拡散層１３と、ｎ+ソース/ドレイン拡散層１３間のｐウェル若しくは半導体基板１上に配置されるゲート絶縁膜２と、ゲート絶縁膜２上に配置されるフローティングゲートポリシリコン電極層３と、フローティングゲートポリシリコン電極層３上に配置されるゲート間絶縁膜４と、ゲート間絶縁膜４上に配置されるコントロールゲートポリシリコン電極層５と、コントロールゲートポリシリコン電極層５上に配置される第１電極層９と、各メモリセルトランジスタを構成するフローティングゲートポリシリコン電極層３，ゲート間絶縁膜４，コントロールゲートポリシリコン電極層５，及び第１電極層９からなる積層ゲート構造を互いに絶縁する第１層間絶縁膜７と、第１電極層９及び第１層間絶縁膜７上に配置される第２層間絶縁膜１１とを備える。
【００１７】
抵抗素子領域は、図４（ｂ）に示すように、ｐウェル若しくは半導体基板１上に配置されるゲート絶縁膜２と、ゲート絶縁膜２上に配置される第１ポリシリコン電極層３０と、第１ポリシリコン電極層３０上に配置されるゲート間絶縁膜４と、ゲート間絶縁膜４上に配置される第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に配置される窒化膜６と、窒化膜６に隣接し，第２ポリシリコン電極層５０上に配置される第１電極層９と、各抵抗素子を構成する第１ポリシリコン電極層３０，ゲート間絶縁膜４，第２ポリシリコン電極層５０，第１電極層９，及び窒化膜６からなる積層構造を互いに絶縁する第１層間絶縁膜７と、第１電極層９，第１層間絶縁膜７，及び窒化膜６上に配置される第２層間絶縁膜１１と、第２層間絶縁膜１１に隣接し，第２ポリシリコン電極層５０上に配置された第１電極層９と接続するコンタクトプラグ１０とを備える。
【００１８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図４（ｂ）に示すように、抵抗素子領域において、積層構造の第２ポリシリコン電極層５０を抵抗素子として使用する。
【００１９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図４（ａ）及び図４（ｂ）に示すように、フローティングゲートポリシリコン電極層３と同時に形成される第１ポリシリコン電極層３０を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０は、第１ポリシリコン電極層３０ほど薄膜化の必要性がない。したがって、第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
【００２０】
又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
【００２１】
（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１乃至図４に示すように表される。図１（ａ）乃至図４（ａ）は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向，すなわち列方向に延伸する方向の模式的断面構造であり、図１（ｂ）乃至図４（ｂ）は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
【００２２】
（ａ）まず、図１（ａ）及び図１（ｂ）に示すように、通常の製造方法を用いて、ｐウェル若しくは半導体基板１内に、素子分離領域と、ｎ+ソース/ドレイン拡散層１３を形成し、更にｐウェル若しくは半導体基板１上に、積層ゲート構造を形成し、積層ゲート構造間に第１層間絶縁膜７を堆積し、化学的機械的研磨技術(ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)で表面を平坦化する。
【００２３】
図１（ｂ）に示される抵抗素子領域において、ｐウェル若しくは半導体基板１から順次形成される，ゲート絶縁膜２，第１ポリシリコン電極層３０,ゲート間絶縁膜４,第２ポリシリコン電極層５０,窒化膜６,及び第１層間絶縁膜７は、図１（ａ）に示されるメモリセルトランジスタ領域において、ｐウェル若しくは半導体基板１から順次形成される，ゲート絶縁膜２，フローティングゲートポリシリコン電極層３, ゲート間絶縁膜４,コントロールゲートポリシリコン電極層５, 窒化膜６,及び第１層間絶縁膜７とそれぞれ同時に形成される。
【００２４】
積層ゲート構造は、図１（ａ）に示すように、ｐウェル若しくは半導体基板１側から順次ゲート絶縁膜２，フローティングゲートポリシリコン電極層３，ゲート間絶縁膜４，コントロールゲートポリシリコン電極層５，及び窒化膜６からなり、金属層を含まない。
【００２５】
（ｂ）次に、図２（ａ）及び図２（ｂ）に示すように、フォトレジスト層８を堆積し、コントロールゲートポリシリコン電極層５上及び第２ポリシリコン電極層５０上にコバルトやニッケル等の金属とのシリサイドからなる第１電極層９を形成するために、コントロールゲートポリシリコン電極層５及び第２ポリシリコン電極層５０上の窒化膜６を、フォトレジスト層８をマスクとしてエッチングにより除去する。
【００２６】
この結果、メモリセルトランジスタ領域においては、図２（ａ）に示すように、コントロールゲートポリシリコン電極層５上には全面にシリサイドを形成するために窒化膜６はエッチングされて、コントロールゲートポリシリコン電極層５が露出する。又、抵抗素子領域においては、第１電極層９が形成される部分のみ窒化膜６がパターン幅Ｗ1だけエッチングされて、第２ポリシリコン電極層５０が露出する。
【００２７】
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第２ポリシリコン電極層５０を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ１０が接続される第１電極層９と第２ポリシリコン電極層５０との積層構造部分の面積を変化させることにより、抵抗素子の最適な抵抗値を精度よく得ることができる。
【００２８】
（ｃ）次に、図３（ａ）に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層５上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層５をシリサイド化し、第１電極層９を形成し、同時に、図３（ｂ）に示すように、抵抗素子領域において、第２ポリシリコン電極層５０上にコバルトやニッケル等の金属を堆積し、熱処理を経て第２ポリシリコン電極層５０をシリサイド化し、第１電極層９を形成する。
【００２９】
（ｄ）次に、図４（ａ）に示すように、メモリセルトランジスタ領域において、第１層間絶縁膜７,及び第１電極層９上に第２層間絶縁膜１１を堆積し、同時に、図４（ｂ）に示すように、抵抗素子領域において、第１層間絶縁膜７,窒化膜６及び第１電極層９上に第２層間絶縁膜１１を堆積する。
【００３０】
（ｅ）次に、図４（ａ）及び図４（ｂ）に示すように、ＣＭＰ技術等で表面を平坦化した後、抵抗素子領域において、第２層間絶縁膜１１に対してフォトリソグラフィー工程を実施して、第１電極層９に接続するコンタクトプラグを形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
【００３１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。
【００３２】
[第２の実施の形態]
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、ＮＡＮＤ型フラッシュメモリを基本構造として備える。
【００３３】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図８に示すように表される。
【００３４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図８（ａ）に示すように、ｐウェル若しくは半導体基板１内において行方向に互いに素子分離され，列方向に直列に配置されるメモリセルトランジスタ領域、及び図８（ｂ）に示すように、ｐウェル若しくは半導体基板１内に配置された素子分離領域（ＳＴＩ）１２上に配置される抵抗素子領域を備える。
【００３５】
メモリセルトランジスタ領域は、図４（ａ）に示す第１の実施と同様であるため、説明を省略する。
【００３６】
抵抗素子領域は、図８（ｂ）に示すように、ｐウェル若しくは半導体基板１内に形成される素子分離領域１２上に配置されるゲート絶縁膜２と、ゲート絶縁膜２上に配置される第１ポリシリコン電極層３０と、第１ポリシリコン電極層３０上に配置されるゲート間絶縁膜４と、ゲート間絶縁膜４上に形成される第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に配置される窒化膜６と、窒化膜６に隣接し，第２ポリシリコン電極層５０上に配置される第１電極層９と、各抵抗素子を構成する第１ポリシリコン電極層３０，ゲート間絶縁膜４，第２ポリシリコン電極層５０，第１電極層９，及び窒化膜６からなる積層構造を互いに絶縁する第１層間絶縁膜７と、第１電極層９，第１層間絶縁膜７，及び窒化膜６上に配置される第２層間絶縁膜１１と、第２層間絶縁膜１１に隣接し，第２ポリシリコン電極層５０上に配置される第１電極層９と接続するコンタクトプラグ１０とを備える。
【００３７】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図８（ｂ）に示すように、ｐウェル若しくは半導体基板１内に形成される素子分離領域１２上に抵抗素子領域を形成することから、第１の実施の形態に比較して、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。抵抗素子領域において、積層構造の第２ポリシリコン電極層５０を抵抗素子として使用する点は、第１の実施の形態と同様である。
【００３８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、図８（ａ）及び図８（ｂ）に示すように、フローティングゲートポリシリコン電極層３と同時に形成される第１ポリシリコン電極層３０を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０は、第１ポリシリコン電極層３０ほど薄膜化の必要性がない。したがって、第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
【００３９】
又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
【００４０】
（製造方法）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図５乃至図８に示すように表される。図５（ａ）乃至図８（ａ）は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向，すなわち列方向に延伸する方向の模式的断面構造であり、図５（ｂ）乃至図８（ｂ）は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
【００４１】
（ａ）まず、図５（ａ）及び図５（ｂ）に示すように、通常の製造方法を用いて、ｐウェル若しくは半導体基板１内に、素子分離領域１２と、ｎ+ソース/ドレイン拡散層１３を形成し、更にｐウェル若しくは半導体基板１上に、積層ゲート構造を形成し、積層ゲート構造間に第１層間絶縁膜７を堆積し、ＣＭＰで表面を平坦化する。
【００４２】
図５（ｂ）に示される抵抗素子領域において、ｐウェル若しくは半導体基板１内に形成される素子分離領域１２から順次形成される，ゲート絶縁膜２，第１ポリシリコン電極層３０,ゲート間絶縁膜４,第２ポリシリコン電極層５０,窒化膜６,及び第１層間絶縁膜７は、図１（ａ）に示されるメモリセルトランジスタ領域において、ｐウェル若しくは半導体基板１から順次形成される，ゲート絶縁膜２，フローティングゲートポリシリコン電極層３, ゲート間絶縁膜４,コントロールゲートポリシリコン電極層５, 窒化膜６,及び第１層間絶縁膜７とそれぞれ同時に形成される。
【００４３】
積層ゲート構造は、図５（ａ）に示すように、ｐウェル若しくは半導体基板１側から順次ゲート絶縁膜２，フローティングゲートポリシリコン電極層３，ゲート間絶縁膜４，コントロールゲートポリシリコン電極層５，及び窒化膜６からなり、金属層を含まない。
【００４４】
（ｂ）次に、図６（ａ）及び図６（ｂ）に示すように、フォトレジスト層８を堆積し、コントロールゲートポリシリコン電極層５上及び第２ポリシリコン電極層５０上にコバルトやニッケル等の金属とのシリサイドからなる第１電極層９を形成するために、コントロールゲートポリシリコン電極層５及び第２ポリシリコン電極層５０上の窒化膜６を、フォトレジスト層８をマスクとしてエッチングにより除去する。
【００４５】
この結果、メモリセルトランジスタ領域においては、図６（ａ）に示すように、コントロールゲートポリシリコン電極層５上には全面にシリサイドを形成するために窒化膜６はエッチングされて、コントロールゲートポリシリコン電極層５が露出する。又、抵抗素子領域においては、第１電極層９が形成される部分のみ窒化膜６がパターン幅Ｗ1だけエッチングされて、第２ポリシリコン電極層５０が露出する。
【００４６】
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第２ポリシリコン電極層５０を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ１０が接続される第１電極層９と第２ポリシリコン電極層５０との積層構造部分の面積を変化させることにより、抵抗素子の最適な抵抗値を精度よく得ることができる。
【００４７】
（ｃ）次に、図７（ａ）に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層５上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層５をシリサイド化し、第１電極層９を形成し、同時に、図７（ｂ）に示すように、抵抗素子領域において、第２ポリシリコン電極層５０上にコバルトやニッケル等の金属を堆積し、熱処理を経て第２ポリシリコン電極層５０をシリサイド化し、第１電極層９を形成する。
【００４８】
（ｄ）次に、図８（ａ）に示すように、メモリセルトランジスタ領域において、第１層間絶縁膜７,及び第１電極層９上に第２層間絶縁膜１１を堆積し、同時に、図８（ｂ）に示すように、抵抗素子領域において、第１層間絶縁膜７,窒化膜６及び第１電極層９上に第２層間絶縁膜１１を堆積する。
【００４９】
（ｅ）次に、図８（ａ）及び図８（ｂ）に示すように、ＣＭＰ技術等で表面を平坦化した後、抵抗素子領域において、第２層間絶縁膜１１に対してフォトリソグラフィー工程を実施して、第１電極層９に接続するコンタクトプラグを形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
【００５０】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。更に又、発明の第２の実施の形態に係る不揮発性半導体記憶装置は、ｐウェル若しくは半導体基板１内に形成される素子分離領域１２上に抵抗素子領域を形成することから、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。
【００５１】
（抵抗素子の平面パターン例）
本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、抵抗素子領域の平面パターン構成は、図９に示すように、第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に形成される第１電極層９と、第１電極層９に接続されるコンタクトプラグ１０とを備える。図９においては、コンタクトプラグ１０は、第１電極層９に対して２個配置される例が示されている。
【００５２】
本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成は、図９に示すように、両端部分に第１電極層９,及び第１電極層９に接続されるコンタクトプラグ１０が配置された第２ポリシリコン電極層５０が、６本ストライプ状に平行に配置されている。
【００５３】
図９の平面パターン構成は、図４（ｂ）に示した本発明の第１実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す抵抗素子領域の模式的断面構造に実質的に対応している。
【００５４】
次に、本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、第２電極層１４を形成した抵抗素子領域の平面パターン構成は、図１０に示すように表される。すなわち、第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に形成される第１電極層９と、第１電極層９に接続されるコンタクトプラグ１０と、コンタクトプラグ１０上に配置される第２電極層１４とを備える。図１０においては、コンタクトプラグ１０に接続される第２電極層１４は、６本の抵抗素子が直列に接続されるように、配置される例が示されている。
【００５５】
本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図９乃至図１０に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
【００５６】
[第３の実施の形態]
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、ＮＡＮＤ型フラッシュメモリを基本構造として備える。
【００５７】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図１３に示すように表される。
【００５８】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図１３（ａ）に示すように、ｐウェル若しくは半導体基板１内において行方向に互いに素子分離され，列方向に直列に配置されるメモリセルトランジスタ領域、及び図１３（ｂ）に示すようにｐウェル若しくは半導体基板１上に配置される抵抗素子領域を備える。
【００５９】
メモリセルトランジスタ領域の構成は、図４（ａ）に示す第１の実施の形態或いは図８（ａ）に示す第２の実施の形態と同様であるため、説明を省略する。
【００６０】
抵抗素子領域も、図４（ｂ）に示す本発明の第１の実施の形態と同様の構成を有するため、各部の詳細な]説明は省略する。第１の実施の形態と異なる点は、図１１（ｂ）に示すように、第１電極層９を形成するためのパターン幅Ｗ2を、図２に示す第１の実施の形態において第１電極層９を形成するためのパターン幅Ｗ1に比較して、Ｗ2＞Ｗ1となるように設定した点にある。このように設定することによって、図１２（ｂ）に示すように、第１電極層９と第２ポリシリコン電極層５０との間の接触面積を低減化し、更に抵抗率を増加することができる。
【００６１】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図１３（ｂ）に示すように、抵抗素子領域において、積層構造の第２ポリシリコン電極層５０を抵抗素子として使用する。
【００６２】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、図１３（ａ）及び図１３（ｂ）に示すように、フローティングゲートポリシリコン電極層３と同時に形成される第１ポリシリコン電極層３０を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０は、第１ポリシリコン電極層３０ほど薄膜化の必要性がない。したがって、第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
【００６３】
又、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
【００６４】
更に又、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、第１電極層９と第２ポリシリコン電極層５０との間の接触面積を低減化し、更に抵抗率を増加することができる。
【００６５】
（製造方法）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第１の実施の形態と同様であるため、共通部分の説明は省略する。
【００６６】
図１１（ａ）乃至図１３（ａ）は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向，すなわち列方向に延伸する方向の模式的断面構造であり、図１１（ｂ）乃至図１３（ｂ）は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
【００６７】
（ａ）まず、図１（ａ）及び図１（ｂ）に示す第１の実施の形態と同様に、通常の製造方法を用いて、ｐウェル若しくは半導体基板１内に、素子分離領域と、ｎ+ソース/ドレイン拡散層１３を形成し、更にｐウェル若しくは半導体基板１上に、積層ゲート構造を形成し、積層ゲート構造間に第１層間絶縁膜７を堆積し、ＣＭＰで表面を平坦化する。
【００６８】
（ｂ）次に、図１１（ａ）及び図１１（ｂ）に示すように、フォトレジスト層８を堆積し、コントロールゲートポリシリコン電極層５上及び第２ポリシリコン電極層５０上にコバルトやニッケル等の金属とのシリサイドからなる第１電極層９を形成するために、コントロールゲートポリシリコン電極層５及び第２ポリシリコン電極層５０上の窒化膜６を、フォトレジスト層８をマスクとしてエッチングにより除去する。
【００６９】
この結果、メモリセルトランジスタ領域においては、図１１（ａ）に示すように、コントロールゲートポリシリコン電極層５上には全面にシリサイドを形成するために窒化膜６はエッチングされて、コントロールゲートポリシリコン電極層５が露出する。又、抵抗素子領域においては、第１電極層９が形成される部分のみ窒化膜６がパターン幅Ｗ2だけエッチングされて、第２ポリシリコン電極層５０が露出する。
【００７０】
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第２ポリシリコン電極層５０を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ１０が接続される第１電極層９と第２ポリシリコン電極層５０との積層構造部分の面積を低減化することにより、抵抗素子の最適な高抵抗値を精度よく得ることができる。
【００７１】
（ｃ）次に、図１２（ａ）に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層５上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層５をシリサイド化し、第１電極層９を形成し、同時に、図１２（ｂ）に示すように、抵抗素子領域において、第２ポリシリコン電極層５０上にコバルトやニッケル等の金属を堆積し、熱処理を経て第２ポリシリコン電極層５０をシリサイド化し、第１電極層９を形成する。
【００７２】
（ｄ）次に、図１３（ａ）に示すように、メモリセルトランジスタ領域において、第１層間絶縁膜７,及び第１電極層９上に第２層間絶縁膜１１を堆積し、同時に、図１３（ｂ）に示すように、抵抗素子領域において、第１層間絶縁膜７,窒化膜６及び第１電極層９上に第２層間絶縁膜１１を堆積する。
【００７３】
（ｅ）次に、図１３（ａ）及び図１３（ｂ）に示すように、ＣＭＰ技術等で表面を平坦化した後、抵抗素子領域において、第２層間絶縁膜１１に対してフォトリソグラフィー工程を実施して、第１電極層９に接続するコンタクトプラグ１０を形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
【００７４】
（抵抗素子の平面パターン例）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第１及び第２の実施の形態と同様に、図９乃至図１０に示すように表される。
【００７５】
すなわち、第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に形成される第１電極層９と、第１電極層９に接続されるコンタクトプラグ１０と、コンタクトプラグ１０上に配置される第２電極層１４とを備える。本発明の第３の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図９乃至図１０に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
【００７６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第１電極層９と第２ポリシリコン電極層５０との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【００７７】
[第４の実施の形態]
本発明の第４の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、ＮＡＮＤ型フラッシュメモリを基本構造として備える。
【００７８】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図１６に示すように表される。
【００７９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図１６（ａ）に示すように、ｐウェル若しくは半導体基板１内において行方向に互いに素子分離され，列方向に直列に配置されるメモリセルトランジスタ領域、及び図１６（ｂ）に示すように、ｐウェル若しくは半導体基板１内に配置された素子分離領域（ＳＴＩ）１２上に配置される抵抗素子領域を備える。
【００８０】
メモリセルトランジスタ領域は、図（ａ）に示す第１の実施或いは図８（ａ）に示す第２の実施の形態と同様であるため、各部の詳細な説明は省略する。
【００８１】
抵抗素子領域も、図８（ｂ）に示す本発明の第２の実施の形態と同様の構成を有するため、各部の詳細な説明は省略する。第２の実施の形態と異なる点は、図１４（ｂ）に示すように、第１電極層９を形成するためのパターン幅Ｗ2を、図６に示す第２の実施の形態において第１電極層９を形成するためのパターン幅Ｗ1に比較して、Ｗ2＞Ｗ1となるように設定した点にある。このように設定することによって、図１５（ｂ）に示すように、第１電極層９と第２ポリシリコン電極層５０との間の接触面積を低減化し、更に抵抗率を増加することができる。
【００８２】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図１６（ｂ）に示すように、抵抗素子領域において、積層構造の第２ポリシリコン電極層５０を抵抗素子として使用する。
【００８３】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、図１６（ａ）及び図１６（ｂ）に示すように、フローティングゲートポリシリコン電極層３と同時に形成される第１ポリシリコン電極層３０を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０は、第１ポリシリコン電極層３０ほど薄膜化の必要性がない。したがって、第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
【００８４】
又、本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
【００８５】
更に又、本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、第１電極層９と第２ポリシリコン電極層５０との間の接触面積を低減化し、更に抵抗率を増加することができる。
【００８６】
（製造方法）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第２の実施の形態と同様であるため、共通部分の説明は省略する。
【００８７】
図１４（ａ）乃至図１６（ａ）は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向，すなわち列方向に延伸する方向の模式的断面構造であり、図１４（ｂ）乃至図１６（ｂ）は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
【００８８】
（ａ）まず、図５（ａ）及び図５（ｂ）に示す第２の実施の形態と同様に、通常の製造方法を用いて、ｐウェル若しくは半導体基板１内に、素子分離領域１２と、ｎ+ソース/ドレイン拡散層１３を形成し、更にｐウェル若しくは半導体基板１上に、積層ゲート構造を形成し、積層ゲート構造間に第１層間絶縁膜７を堆積し、ＣＭＰで表面を平坦化する。
【００８９】
（ｂ）次に、図１４（ａ）及び図１４（ｂ）に示すように、フォトレジスト層８を堆積し、コントロールゲートポリシリコン電極層５上及び第２ポリシリコン電極層５０上にコバルトやニッケル等の金属とのシリサイドからなる第１電極層９を形成するために、コントロールゲートポリシリコン電極層５及び第２ポリシリコン電極層５０上の窒化膜６を、フォトレジスト層８をマスクとしてエッチングにより除去する。
【００９０】
この結果、メモリセルトランジスタ領域においては、図１４（ａ）に示すように、コントロールゲートポリシリコン電極層５上には全面にシリサイドを形成するために窒化膜６はエッチングされて、コントロールゲートポリシリコン電極層５が露出する。又、抵抗素子領域においては、第１電極層９が形成される部分のみ窒化膜６がパターン幅Ｗ2だけエッチングされて、第２ポリシリコン電極層５０が露出する。
【００９１】
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第２ポリシリコン電極層５０を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ１０が接続される第１電極層９と第２ポリシリコン電極層５０との積層構造部分の面積を低減化することにより、抵抗素子の最適な高抵抗値を精度よく得ることができる。
【００９２】
（ｃ）次に、図１５（ａ）に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層５上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層５をシリサイド化し、第１電極層９を形成し、同時に、図１５（ｂ）に示すように、抵抗素子領域において、第２ポリシリコン電極層５０上にコバルトやニッケル等の金属を堆積し、熱処理を経て第２ポリシリコン電極層５０をシリサイド化し、第１電極層９を形成する。
【００９３】
（ｄ）次に、図１６（ａ）に示すように、メモリセルトランジスタ領域において、第１層間絶縁膜７,及び第１電極層９上に第２層間絶縁膜１１を堆積し、同時に、図１６（ｂ）に示すように、抵抗素子領域において、第１層間絶縁膜７,窒化膜６及び第１電極層９上に第２層間絶縁膜１１を堆積する。
【００９４】
（ｅ）次に、図１６（ａ）及び図１６（ｂ）に示すように、ＣＭＰ技術等で表面を平坦化した後、抵抗素子領域において、第２層間絶縁膜１１に対してフォトリソグラフィー工程を実施して、第１電極層９に接続するコンタクトプラグ１０を形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
【００９５】
（抵抗素子の平面パターン例）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第１及び第２の実施の形態と同様に、図９乃至図１０に示すように表される。
【００９６】
すなわち、第２ポリシリコン電極層５０と、第２ポリシリコン電極層５０上に形成される第１電極層９と、第１電極層９に接続されるコンタクトプラグ１０と、コンタクトプラグ１０上に配置される第２電極層１４とを備える。本発明の第４の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図９乃至図１０に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
【００９７】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層５と同時に形成される第２ポリシリコン電極層５０を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第２ポリシリコン電極層５０のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。更に又、発明の第４の実施の形態に係る不揮発性半導体記憶装置は、ｐウェル若しくは半導体基板１内に形成される素子分離領域１２上に抵抗素子領域を形成することから、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。又、第１電極層９と第２ポリシリコン電極層５０との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【００９８】
（ＮＡＮＤ型回路構成）
本発明の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図１７に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備える。
【００９９】
ＮＡＮＤセルユニット１３２は、図１７に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１００】
各メモリセルトランジスタのｎソース・ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬj-1，ＢＬj, ＢＬj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。
【０１０１】
[第５の実施の形態]
（ＡＮＤ型回路構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図１８に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。
【０１０２】
図１８において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４は、図１８に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
【０１０３】
ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図１８に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
【０１０４】
本発明の第５の実施の形態に係るＡＮＤ型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第１乃至第４の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第１乃至第４の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第５の実施の形態に係るＡＮＤ型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第４の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
【０１０５】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、ＡＮＤ型フラッシュメモリにおいて、第２ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第２ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第１電極層と第２ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【０１０６】
[第６の実施の形態]
（ＮＯＲ型回路構成）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図１９に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。
【０１０７】
図１９において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2・・・に接続されている。更に、ビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１０８】
本発明の第６の実施の形態に係るＮＯＲ型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第１乃至第４の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第１乃至第４の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第６の実施の形態に係るＮＯＲ型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第４の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
【０１０９】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＯＲ型フラッシュメモリにおいて、第２ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第２ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第１電極層と第２ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【０１１０】
[第７の実施の形態]
（２トランジスタ／セル型回路構成）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２０に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０１１１】
本発明の第７の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、積層ゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図２０に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内では、ワード線ＷＬi-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０１１２】
本発明の第７の実施の形態に係る２トランジスタ／セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第１乃至第４の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第１乃至第４の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第７の実施の形態に係る２トランジスタ／セル型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第４の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
【０１１３】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置によれば、２トランジスタ／セル型フラッシュメモリにおいて、第２ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第２ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第１電極層と第２ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【０１１４】
[第８の実施の形態]
（３トランジスタ／セル型回路構成）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２１に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０１１５】
本発明の第８の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図２１に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０１１６】
本発明の第８の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。
【０１１７】
本発明の第８の実施の形態に係る３トランジスタ／セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第１乃至第４の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第１乃至第４の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第８の実施の形態に係る３トランジスタ／セル型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第４の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
【０１１８】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置によれば、３トランジスタ／セル型フラッシュメモリにおいて、第２ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第２ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第１電極層と第２ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
【０１１９】
[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１２０】
ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。
【０１２１】
これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１２２】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とＲＯＭ領域を有するＥＥＰＲＯＭ部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。
【０１２３】
上述した本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。
【０１２４】
本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図２２乃至図３６に示す。
【０１２５】
（適用例１）
図２２は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図２２に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１２６】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１２７】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１２８】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１２９】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１３０】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１３１】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１３２】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１３３】
（メモリカード）
（適用例２）
一例として、半導体メモリデバイス２５０を含むメモリカード２６０は、図２３に示すように構成される。半導体メモリデバイス２５０には、本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード２６０は、図２３に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
【０１３４】
半導体メモリデバイス２５０を内蔵するメモリカード２６０に対しては、シグナルラインＤＡＴ,コマンドラインイネーブルシグナルラインＣＬＥ,アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス２５０がレディーか否かを示す信号を伝達する。
【０１３５】
（適用例３）
メモリカード２６０の別の具体例は、図２４に示すように、図２３のメモリカードの例とは異なり、半導体メモリデバイス２５０に加えて、更に、半導体メモリデバイス２５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ２７６を具備している。コントローラ２７６は、インタフェースユニット（Ｉ／Ｆ）２７１，２７２と、マイクロプロセッサユニット（ＭＰＵ）２７３と、バッファＲＡＭ２７４と、及びインタフェースユニット（Ｉ／Ｆ）２７２内に含まれるエラー訂正コードユニット（ＥＣＣ）２７５とを備える。
【０１３６】
インタフェースユニット（Ｉ／Ｆ）２７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）２７２は、半導体メモリデバイス２５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）２７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ２７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）２７５は、エラー訂正コードを発生する。
【０１３７】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード２６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ２７６の回路構成は適宜修正可能である。
【０１３８】
（適用例４）
更に別のメモリカード２６０の構成例は、図２５に示すように、インタフェースユニット（Ｉ／Ｆ）２７１，２７２、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、インタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード２６０内に搭載されている。
【０１３９】
（適用例５）
更に別のメモリカード２６０の構成例は、図２６に示すように、マイクロプロセッサユニット（ＭＰＵ）２７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４及びインタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード２６０内に搭載されている。
【０１４０】
（適用例６）
更に別のメモリカード２６０の構成例は、図２７に示すように、図２３或いは図２４において示された半導体メモリデバイス２５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１４１】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図２５において示されたように、コントローラ２７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図２６において示されたように、マイクロプロセッサユニット（ＭＰＵ）２７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１４２】
（適用例７）
図２３乃至図２７において示されたメモリカード２６０の適用例としては、図２８に示すように、メモリカードホルダ２８０を想定することができる。メモリカードホルダ２８０は、本発明の第１乃至第８の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス２５０として備えた、メモリカード２６０を収容することができる。メモリカードホルダ２８０は、電子デバイス（図示されていない）に接続され、メモリカード２６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ２８０は、図２３乃至図２７に開示されたメモリカード２６０内のコントローラ２７６、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、エラー訂正コードユニット（ＥＣＣ）２７５、インタフェースユニット（Ｉ／Ｆ）２７１，２７２等の複数の機能と共に、様々な機能を実行可能である。
【０１４３】
（適用例８）
図２９を参照して、更に別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０を収容可能な接続装置２９０について、図２９には開示されている。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第８の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に装着され、しかも電気的に接続される。接続装置２９０は接続ワイヤ２９２及びインタフェース回路２９３を介して、ＣＰＵ２９４及びバス２９５を備えた回路ボード２９１に接続される。
【０１４４】
（適用例９）
図３０を参照して、別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第８の実施の形態において説明された不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に対して装着され、電気的に接続される。接続装置２９０は、接続ワイヤ２９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１４５】
（適用例１０）
図３１を参照して、別の適用例を説明する。メモリカード２６０は、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第８の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード２６０を、メモリカードホルダ２８０を内蔵するデジタルカメラ６５０に適用した例を図３１は示している。
【０１４６】
（ＩＣカード）
（適用例１１）
本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図３２及び図３３に示すように、半導体メモリデバイス２５０，ＲＯＭ４１０，ＲＡＭ４２０及びＣＰＵ４３０から構成されたＭＰＵ４００と、プレーンターミナル６００を含むＩＣ(interface circuit:ＩＣ)カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス２５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。
【０１４７】
図３３において、半導体メモリデバイス２５０或いはＲＯＭ４１０に対して、本発明の第１乃至第８の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１４８】
（適用例１２）
更に別のＩＣカード５００の構成例は、図３４に示すように、ＲＯＭ４１０，ＲＡＭ４２０，ＣＰＵ４３０及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図３４において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第８の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１４９】
（適用例１３）
更に別のＩＣカード５００の構成例は、図３５に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成する。
【０１５０】
更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０，ＲＡＭ４２０，ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１５１】
（適用例１４）
更に別のＩＣカード５００の構成例は、図３６に示すように、図３３に示した半導体メモリデバイス２５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図３３と同様である。
【０１５２】
[その他の実施の形態]
上記のように、本発明は第１乃至第８の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１５３】
第１乃至第８の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、積層ゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０１５４】
更に又、第１乃至第８の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１５５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１５６】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図９】本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、抵抗素子領域の平面パターン構成の模式図。
【図１０】本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、抵抗素子領域の平面パターン構成の模式図。
【図１１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程の模式的断面構造図。
【図１７】本発明の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ型メモリセルアレイにおける模式的回路構成図。
【図１８】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイにおける模式的回路構成図。
【図１９】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ型メモリセルアレイにおける模式的回路構成図。
【図２０】本発明の第７の実施の形態に係る不揮発性半導体記憶装置の２トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図２１】本発明の第８の実施の形態に係る不揮発性半導体記憶装置の３トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図２２】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。
【図２３】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２４】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２５】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２６】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２７】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２８】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びカードホルダーの模式的構成図。
【図２９】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図３０】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図３１】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図３２】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの模式的構成図。
【図３３】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３４】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３５】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３６】本発明の第１乃至第８の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【０１５７】
１…ｐウェル若しくは半導体基板
２…ゲート絶縁膜
３…フローティングゲートポリシリコン電極層
４…ゲート間絶縁膜
５…コントロールゲートポリシリコン電極層
６…窒化膜
７…第１層間絶縁膜
８…フォトレジスト層
９…第１電極層
１０…コントロールゲート上コンタクトプラグ
１１…第２層間絶縁膜
１２…素子分離領域（ＳＴＩ）
１３…ｎ+ソース/ドレイン拡散層
１４…第２電極層
３０…第１ポリシリコン電極層
５０…第２ポリシリコン電極層
３１…ページ単位
３３…メモリセルブロック
１３０…メモリセルアレイ
１３２…ＮＡＮＤセルユニット
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット
２６０…メモリカード
５００…ＩＣカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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