(57)【要約】【課題】  多層配線プロセスを用いないで製造でき、しかも抵抗成分の小さいスパイラル状のインダクタンス素子を提供する。【解決手段】  異なる２層の積層膜からなる配線の一部を選択的に半導体基板よりリフトオフさせ、熱応力で配線を捻じ曲げることにより、1本の連続した配線のスパイラル状構造を形成しインダクタンス素子とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるインダクタンス素子において、前記半導体基板上に絶縁膜を介して設けられた熱膨張率の異なる２層の積層膜からなる配線を、前記配線の一定の領域を選択的に前記絶縁膜よりリフトオフさせることで、1本の連続したスパイラル状構造としたインダクタンス素子を有する半導体装置。
【請求項２】
リフトオフさせる前記配線の一定の領域において前記２層の積層膜の応力を一方向に集中させる構造を一部に形成し、熱処理によりリフトオフされた前記配線の一定の領域がねじれた構造である請求項１記載の半導体装置。
【請求項３】
前記配線はリフトオフされる一定の領域はリフトオフされない領域に比べ、配線幅が狭い請求項１あるいは２に記載の半導体装置
【請求項４】
インダクタンス素子を有する半導体装置の製造方法であって、配線の一定の領域を選択的に半導体基板上に設けられた絶縁膜よりリフトオフさせる工程において、リフトオフさせる前記配線の一定の領域をある配線幅以下に限定し、ドライエッチング技術によりリフトオフさせる工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタンス素子を内蔵する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、小型化、薄型化、軽量化が進められ、半導体基板上に通常の半導体素子とともにインダクタンス素子を搭載する要求が出てきている。
【０００３】
半導体装置上にインダクタンス素子を形成する方法として、半導体装置上の1つの平面領域に細い配線を平面渦巻き型に巻くように形成し、渦巻きの中央から外周への配線に所望のインダクタンスが得られる様に形成する方法がある。インダクタンスは平面の面積と配線の渦巻き周回数および配線間物質の透磁率により一意的に決定されるため、この平面渦巻き構造ではインダクタンスの面積効率が悪い。
【０００４】
一方、多層配線プロセスを用いた場合、半導体装置上にインダクタンス素子を形成する方法には、導線を下層配線から上層配線、上層配線から下層配線へと繋ぎ繰り返しながらスパイラル状にコイルを形成する方法がある。軸芯を基板に対して平行となるようにインダクタンス素子形成すると、複数のスパライル状のコイルを同一軸芯上に形成することができるため、相互インダクタンス効果により高いインダクタンスを得ることが可能となる。下層配線と上層配線間の層間絶縁膜を厚くすることでスパイラル状コイルの軸芯断面積を増加させインダクタンス面積効率を増加させることが可能である。
【０００５】
図４は従来の半導体装置で使用されるコイル形成方法の一例を示す模式図である。図４ａが単層平面渦巻き型インダクタンス素子の模式図であり、図４ｂが多層配線プロセスを用いたスパイラル状のインダクタンス素子の模式図である。
【０００６】
また、特許文献１は多層配線を用いず、ほぼ同一のパターンをずらして形成することでスパイラル上のインダクタンス素子を構成する方法を開示している。
【特許文献１】特開平６−８４６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、このような多層あるいは一層の配線プロセスを用いたスパイラル状のインダクタンス素子の形成方法および構造においては、工程が複雑化し製造コストが上昇するといった問題点と、上層配線と下層配線の繋ぎ目での寄生抵抗成分が増加することで、回路特性の劣化を招く、といった共通する問題点があった。
【０００８】
本発明の目的は、半導体装置上にスパイラル状のインダクタンス素子を簡単に形成するとともに、インダクタンス配線の寄生抵抗を低減することにより特性が改善されたインダクタンス素子、およびこのようなインダクタンス素子を内蔵したインダクタ内蔵半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、以下のようなインダクタンス素子の構造および形成方法とした。
【００１０】
半導体装置基板上に形成されるインダクタンス素子において、半導体装置基板上に熱膨張率の異なる２層の積層膜からなる配線と、前記配線の一部を選択的に半導体基板よりリフトオフさせた構造と、1本の連続した前記配線のスパイラル状構造からなるインダクタンス素子を持つことを特徴とする半導体装置とした。
【００１１】
前記リフトオフさせる配線において２層膜の応力を一方向に集中させる構造をリフトオフさせる配線の一部に形成し、前記リフトオフ配線をねじれさせることを特徴とする半導体装置とした。
【００１２】
前記配線の一部を選択的に半導体基板よりリフトオフさせる工程において、リフトオフさせる配線をある配線幅以下に限定し、ドライエッチング技術によりある配線幅より細い配線をリフトオフさせる工程を有する半導体装置の製造方法とした。
【発明の効果】
【００１３】
以上説明したように、本発明は、抵抗成分が小さく優秀なインダクタンス特性を持ち、コストに対応力のあるインダクタ内蔵半導体装置を供給することができる。
【発明の実施の形態】
【００１４】
以下、本発明の実施例を図面を用いて説明する。
【００１５】
図１は本発明の一実施例によるインダクタンス素子を形成する工程順断面図である。図１ａは絶縁膜１上にインダクタンス素子となる配線膜としてＡｌＳｉ膜２とＴｉＮ膜３を形成した図である。ＡｌＳｉ膜２は膜厚が１．０ｕｍとし、ＴiＮ膜３は膜厚を０．１ｕｍとしてスパッタ技術を用いて同一温度にて形成した。同一温度で形成されたスパッタ膜は、形成温度で応力が最小となり、それ以外の温度では２層膜の熱膨張率の違いにより、互いに圧縮と引っ張りの応力が生じる構造となっている。
【００１６】
図１ｂは、フォト工程技術によりレジスト４を形成した図である。このレジスト４のパターンは、図２に実施例を示すインダクタンス素子のレイアウト図となっている。図1の工程断面図は図２のレイアウト図のＸＸ´断面を表している。図２はＷ１幅で配線が絶縁膜１に固定される配線固定部１０とＷ２幅の配線が絶縁膜１よりリフトオフする配線リフトオフ部１１からなり、さらに配線リフトオフ部１１の途中に、配線の横方向へ応力が集中するような応力集中点１２を設置している。
【００１７】
図１ｃは、枚様式メタルドライエッチング装置によりＴiＮ膜３およびＡｌＳｉ膜２をエッチングした後の工程順断面図である。枚様式メタルドライエッチング装置では、半導体装置上に存在するレジスト量や、エッチング時に供給するデポ性のガス量を制御することで、配線を自由に逆テーパー状に形成できる特性がある。図３は、枚様式エッチング装置における配線幅の細り（逆テーパー下辺の細り）とウエハ上のレジスト面積量の関係を示している。実施例におけるレジスト面積量では、Ｗ１幅の配線幅では逆テーパー形状の下辺が残ることで絶縁膜上に接しているが、Ｗ２幅の配線幅では逆テーパー形状の下辺が残らず、図１ｃのように配線が絶縁膜１と離れリフトアップしてしまう現象が生じる。半導体装置上のレジスト面積量と配線幅の細り量を考慮することで、ある配線幅以下の配線を選択的にリフトアップさせることができるのである。同時に形成する半導体装置の通常配線をＷ１幅以上の線幅で形成することにより、通常配線と同時にリフトアップ配線を選択的に形成できる。
【００１８】
図１dは、レジスト剥離後に、熱処理した後の工程順断面図である。温度変化に伴い、ＡｌＳｉ膜２とＴｉＮ膜３の間に生じる応力が配線を変形させ、一方向に応力が集中する応力集中点１２が大きく移動する。リフトオフする配線の形状、積層膜の種類、積層膜の形成温度、積層膜の膜厚、熱処理の設定温度、温度の上昇時間、温度の下降時間を適度に設定することにより、半導体装置上のリフトオフ配線の全体を一様に回転させることが可能である。回転させることで配線リフトオフ部１１が一定量上昇し、安定したスパイラル形状の配線を形成できる。
【００１９】
この方法で形成したスパイラル状の配線は、１本の連続した導電体で形成されるため、安定した小さい抵抗成分となり、良好なインダクタンス特性を持つ製品が供給できる。また、工程も安価な１層配線プロセスで形成できる特徴をもつ。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例を示すインダクタンス素子の工程順断面図である。
【図２】本発明の一実施例を示すインダクタンス素子のレイアウト図である。
【図３】本発明の一実施例を示すインダクタンス素子のエッチング特性図である
【図４】従来の半導体装置で使用されるインダクタンス素子の例を示す模式図である。
【符号の説明】
【００２１】
１  絶縁膜
２  ＡｌＳi膜
３  ＴiＮ膜
４  レジスト
１０  配線固定部
１１  配線リフトオフ部
１２  応力集中点
【図１】
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【図２】
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【図３】
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【図４】
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