(57)【要約】【課題】本発明の目的は、ＳＯＩウェハを低コスト、かつ高歩留まりで作製する製造方法を提供することである。さらに、プロセスを複雑化とすることなく、また半導体チップの増大をすることなく、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとを共存できる半導体装置およびその製造方法を提供することにある。【解決手段】選択エピタキシャル成長にて単結晶Ｓｉ層を成長した後、成長時に昇温した基板温度を一度も室温等に戻すことなく、連続してエピタキシャル成長する。さらに室温等に戻すことなくそのエピ表面をエッチング平坦化処理し、平坦化した後に、基板温度を室温まで冷却する半導体装置の製造方法。【選択図】図１
2007311607.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上に堆積した第１のマスク部材を所望のパターンに加工する工程と、
前記加工した第１のマスク部材を用いて、前記第１の絶縁体層を選択的に除去することにより前記半導体基板の表面が露出した第１の窓部を形成する工程と、
前記半導体基板を、エピタキシャル成長を行うチャンバー内に導入し、前記第１の窓部の露出した半導体基板表面を種結晶としてエピタキシャル成長させて、前記第１の窓部を半導体層からなる第１エピタキシャル層で埋める第１エピタキシャル成長工程と、
前記チャンバー内に前記半導体基板を保持した状態で前記第１エピタキシャル成長工程に引き続いて、前記第１エピタキシャル層と、前記第１の絶縁体層上を被覆するように第２エピタキシャル層を形成する第２エピタキシャル成長工程と、
前記チャンバー内に前記半導体基板を保持した状態で前記第２エピタキシャル成長工程に引き続いて、前記第２エピタキシャル層をエッチングし平坦化する工程とを有し、
前記第２エピタキシャル成長および前記エッチング時の前記チャンバー内の温度を前記第１エピタキシャル成長時の温度より下げることなく第２エピタキシャル成長および前記エッチングを行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記所望のパターンで加工された前記第１の絶縁体層の表面上端部が、前記第１エピタキシャル層で被覆されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記第1エピタキシャル成長時には、ＨＣｌガスを前記チャンバー内に導入することなく、前記第２エピタキシャル成長時には、ＨＣｌガスを前記チャンバー内に導入することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面上に、第１の絶縁体層を形成する工程と、
前記第１の絶縁体層上に堆積した第１のマスク部材を所望のパターンに加工する工程と、
前記加工した第１のマスク部材を用いて、前記第１の絶縁体層を選択的に除去することにより前記半導体基板の表面が露出した第１の窓部を形成する工程と、
前記第１の窓部の露出した半導体基板表面を種結晶として前記第１の絶縁体層の表面を越える位置までエピタキシャル成長させて、前記第１の絶縁体層の表面上端部が前記第１エピタキシャル層で被覆されると共に、前記第１の窓部を半導体層からなる第１エピタキシャル層で埋める第１エピタキシャル成長工程と、
前記第１エピタキシャル層と前記第１の絶縁体層上に第２の絶縁体層を形成する工程と、
前記第１の絶縁体層の表面上端部を被覆するように形成された前記第１エピタキシャル層の側壁部および前記第１の絶縁体層上に堆積した前記第２の絶縁体層を選択的にエッチングすることにより前記第１の絶縁体層上の該側壁部および前記第１の絶縁体層の表面を露出させて第２の窓部を形成する工程と、
前記第２の窓部上で形成されたシリコン濃度分布を利用して、前記第１エピタキシャル層の側壁部を種結晶として第２エピタキシャル層を前記第１の絶縁体層上に成長させる第２エピタキシャル成長工程、とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記第２の絶縁体層を形成する工程に引き続いて、
さらに、前記第２の絶縁体層上に前記第２の絶縁体層と異なるエッチング速度を有する絶縁体からなる第３の絶縁体層を形成する工程と、
前記第１の絶縁体層の表面上端部を覆うように形成された前記第１エピタキシャル層の側壁の一部が、前記第２の絶縁体層および前記第３の絶縁体層により覆われ、他の部分が前記第１エピタキシャル層が露出するように、前記第２の絶縁体層および前記第３の絶縁体層を選択的にエッチングして第２の窓部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、第１のマスク部材を形成する工程と、
前記第１のマスク部材を選択的に除去して前記半導基板表面をエッチングして前記半導体基板表面が凹形状となる段差部を形成する工程と、
前記半導体基板上に、第１の絶縁層を形成する工程と、
前記段差部の側壁面を被覆するように形成された前記第１の絶縁体層をエッチングして、前記半導体基板の半導体層が露出するように第１の窓部を形成する工程と、
前記第１の窓部上で形成されたシリコン濃度分布を利用して、前記半導体層の側壁部を種結晶としてエピタキシャル層を前記第１の絶縁体層上に成長させるエピタキシャル成長工程、とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１において、
前記第１の絶縁体層を形成する工程から、前記第２エピタキシャル層をエッチングする工程までの各工程を順次、複数回繰り返して行なうことにより、前記半導体基板中に複数のＳＯＩ層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項４において、
前記第１の絶縁体層を形成する工程から、
前記第２エピタキシャル成長工程までの各工程を順次、複数回繰り返して行なうことにより、前記半導体基板中に複数のＳＯＩ層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６において、
前記第１のマスク部材を形成する工程から、
前記第１エピタキシャル成長工程までの各工程を順次、複数回繰り返して行なうことにより、前記半導体基板中に複数のＳＯＩ層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１、４、又は６のいずれかに記載の製造方法を用いて選択的にＳＯＩ層が形成された第１半導体基板領域と、前記ＳＯＩ層が形成されていない第２半導体基板領域とを有する半導体基板を準備する工程と、
前記第１半導体基板領域および第２半導体基板領域を電気的に分離する絶縁体領域を前記半導体基板中に形成する工程と、
前記ＳＯＩ層上に形成された半導体層および前記第２半導体基板領域に、ソース領域およびドレイン領域を形成し、前記ソース領域と前記ドレイン領域との間にチャネル領域を形成し、さらに前記チャネル領域上にゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記第１半導体基板領域には、完全空乏型ＳＯＩ−ＭＩＳＦＥＴが形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０において、
前記半導体層の厚さが２０ｎｍ以下であり、前記半導体層の下部に形成された絶縁体層の厚さが２０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０において、
前記ゲート電極は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕのいずれか、又はこれらのいずれかの珪化膜、或いは窒化膜で構成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴの製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板にＭＩＳＦＥＴを形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高性能化に伴ない、ＭＩＳＦＥＴ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。これを抑制するためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部分の空乏層の広がりを抑制することが一つの方法であるが、チャネル部分の不純物濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容量が増大し、ＭＩＳＦＥＴの高速動作を阻害する。
【０００３】
また、従来、これらＭＩＳＦＥＴのしきい電圧Ｖｔｈは、チャネル領域の不純物濃度によって制御されている。チャネルの不純物濃度制御は、１００ｎｍノード程度のデザインルールのＬＳＩまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好に行われている。
【０００４】
しかし、１００ｎｍノードもしくはそれ以降のデザインルールのＭＩＳＦＥＴにおいては、チャネルの不純物量によりしきい電圧Ｖｔｈを制御する手法では、チャネル長が短くなるにつれて、１個当たりのＭＩＳＦＥＴのしきい電圧Ｖｔｈに寄与する不純物の絶対数が少なくなるため、統計的なゆらぎによるのしきい電圧Ｖｔｈのバラツキが無視できなくなっている（非特許文献１）。そこで、チャネル部の不純物濃度制御およびその他の方法によって、ゲート電極の仕事関数によってもＭＩＳＦＥＴのしきい電圧Ｖｔｈを制御できるようにすることが、微細デバイス対応のプロセスとして切望されるようになっている。
【０００５】
このような問題を解決するため、近年、ＳＯＩ構造が注目されている。この構造では絶縁膜（例えば酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラーやラッチアップが抑制され、集積度の高いＬＳＩにおいても高い信頼性が得られるだけでなく、拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なくなり、高速、低消費電力化に対しても有利になる。
【０００６】
このＳＯＩ型ＭＩＳＦＥＴには大別して二つの動作モードがある。一つはゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化膜との界面にまで到達する完全空乏型（Ｆｕｌｌ  Ｄｅｐｌｅｔｉｏｎ）ＳＯＩ、もう一つは空乏層がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Ｐａｒｔｉａｌ  Ｄｅｐｌｅｔｉｏｎ）ＳＯＩがある。
【０００７】
完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ゲート直下の空乏層の厚さが埋め込み酸化膜によって制限されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＩＳＦＥＴよりも大幅に減少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショルド特性（Ｓ特性）が得られるという利点がある。
【０００８】
すなわち、急峻なＳ特性が得られると、オフリーク電流を抑制しながらしきい値電圧Ｖｔｈを下げることができる。その結果、低い動作電圧でもドレイン電流が確保され、例えば１Ｖ以下で動作する（しきい値電圧Ｖｔｈも０．３Ｖ以下）ような、極めて消費電力の少ないＭＩＳＦＥＴの作製が可能となる。
【０００９】
また、通常基板に作製したＭＩＳＦＥＴの場合、上述した短チャネル効果の問題があるが、完全空乏型ＳＯＩ−ＭＩＳＦＥＴの場合は酸化膜で基板と素子が分離されており、空乏層が広がることがないため、完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、基板濃度を低くすることができる。従って、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化を図ることができる。さらに、不純物濃度でしきい電圧Ｖｔｈを制御する方法に較べて、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい電圧Ｖｔｈばらつきを低減させることができる。
【００１０】
一方、ＳＯＩ−ＭＩＳＦＥＴに関する他の従来技術としてダブルゲートＭＩＳＦＥＴ構造が知られ、例えば特許文献１として提案されている。上記ＳＯＩ−ＭＩＳＦＥＴはＳＯＩ層内にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板への不純物のイオン注入による埋め込みゲートの形成を順次施し、しかる後、上記溝領域にＷなどの金属膜を選択的に埋め込み、上部ゲート電極とするものである。ＳＯＩ−ＭＩＳＦＥＴ性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現在公知の手法に基づくダブルゲートＭＩＳＦＥＴ構造では高濃度拡散層等をＳＯＩ層に悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しく、未だに実用化に至っていない。製造困難性を度外視し、ダブルゲートＭＩＳＦＥＴ構造の本質概念を考慮した場合、埋め込みゲートを上部ゲートと正確な位置合わせすることが前提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート電極の役割を複数のＭＩＳＦＥＴで共有するごとき概念は基本的に存在しない。超微細ＳＯＩ−ＭＩＳＦＥＴにおいては埋め込みゲートの位置合わせ誤差は致命的であり、寄生容量のばらつき、駆動電流のばらつきに直結する。
【００１１】
従って寄生容量をダイナミック動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない限り安定化への利用も実現不可能である。更に、ダブルゲート構造ＳＯＩ−ＭＩＳＦＥＴの閾電圧はＳＯＩ層膜厚成分を除くと上部ゲート及び埋め込みゲートの各材料の仕事関数のみにより決定され、実質上所望ＭＩＳＦＥＴごとに閾電圧値を設定することは不可能である。埋め込みゲート電極と上部ゲート電極の接続もＭＩＳＦＥＴ活性領域外、即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合性が必須である。
【００１２】
ここで、埋め込み絶縁膜が５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜が２０ｎｍ以下のＳＯＩ基板を用いて作製した上記完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層にゲート電位を印加することで、薄い埋め込み絶縁膜を介したウエル電位の高電位印加によりＳＯＩ−ＭＩＳＦＥＴの導通状態は更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が低電位に印加される場合、ウエル電位も追随して低下するため、より速く非道通状態に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件においてより駆動電流を増加する特性を実現でき、導通・非道通のスイッチングをより高速に実施することが可能となる。ウエル拡散層側面の絶縁分離化は寄生容量の低減、即ち印加信号の遅延時定数の低減に寄与する。また、埋め込み絶縁膜が薄ければ薄いほど上記駆動電流の増加効果向上に有効であり、理想的にはＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜と同等の膜厚条件が望ましい。
【００１３】
以上のように、薄い埋め込み絶縁膜をＳＯＩ−ＭＩＳＦＥＴに適用することで、ダブルゲート構造によるＳＯＩ−ＭＩＳＦＥＴの本質的な性能向上特性を活かすことが出来る。さらに、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層は、ゲート電極下に自己整合的に形成されるため、従来ダブルゲートＭＩＳＦＥＴ構造で問題となる、埋め込みゲート電極の位置合わせ誤差から生じる駆動電流ばらつき、寄生容量ばらつきの問題を本質的に除去することが出来る。
【００１４】
上述のごとく、ＳＯＩ型ＭＩＳＦＥＴは、低消費電力・高速という優れた特徴を有している。
【００１５】
【特許文献１】特開２０００−２０８７７０号公報
【非特許文献１】Ｔ．Ｍｉｚｕｎｏ  ｅｔ  ａｌ、“Ｐｅｒｆｏｒｍａｎｃｅ  Ｆｌｕｃｔｕａｔｉｏｎｓ  ｏｆ  ０．１０μｍＭＯＳＦＥＴｓ  −Ｌｉｍｉｔａｔｉｏｎ  ｏｆ  ０．１０μ  ＵＬＳＩｓ”、Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  １９９４年
【非特許文献２】Ｊ．Ｙｏｕｎｇ  ｅｔ  ａｌ.  “Ｅｌｅｃｔｒｉｃａｌ  ｅｆｆｅｃｔｓ  ｏｆ  ａ  ｓｉｎｇｌｅ  ｓｔａｃｈｋｉｎｇ  ｆａｕｌｔ  ｏｎ  ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ  ｔｈｉｎ−ｆｉｌｍ  ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  Ｐ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ”、Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．、  ９１、２００２年、ｐ．４２０
【非特許文献３】Ｔ． Ｙａｍａｄａ ｅｔ  al.  “Ａｎ  Ｅｍｂｅｄｄｅｄ  ＤＲＡＭ  Ｔｅｃｈｎｏｌｏｇｙ  ｏｎ  ＳＯＩ／Ｂｕｌｋ  Ｈｙｂｒｉｄ  Ｓｕｂｓｔｒａｔｅ  Ｆｏｒｍｅｄ  ｗｉｔｈ  ＳＥＧ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｈｉｇｈ−Ｅｎｄ  ＳＯＣ  Ａｐｐｌｉｃａｔｉｏｎ”  Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、２００２年
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述のＳＯＩ型ＭＩＳＦＥＴには次のような問題がある。一般に、ＳＯＩ型ＭＩＳＦＥＴを形成するために必要なＳＯＩ基板は、従来から用いられているバルク基板に比べて非常に高価である。入手可能なＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ−ｂｙ−Ｉｍｐｌａｎｔａｔｉｏｎ  Ｏｘｙｇｅｎ）基板やＳｍａｒｔＣｕｔ基板が存在する。ＳＩＭＯＸ基板は、Ｓｉ基板表面に酸素イオンをイオン注入により打ち込んだ後、高温のアニール処理でシリコンと酸素とを反応させることにより、基板中に埋め込み酸化膜（ＢＯＸ層：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を形成することでＳＯＩ基板を作製する。一方、ＳｍａｒｔＣｕｔ基板は、水素イオン注入による剥離法と貼り合わせを組み合わせて作製される。いずれの基板の場合も、製造工程が複雑になるため、基板コストが高く、ＳＯＩ基板を用いて作製したＬＳＩは、バルク基板を用いるものに比べ、製造コストが高くなってしまうという課題がある。
【００１７】
低コスト化を実現するため、ＥＬＯ(Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ)やＳＰＥ（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｉｙ）等のエピタキシャル薄膜成長技術を用い、バルク基板上にＳＯＩ構造を作製する手法も従来試みられてきた。図１にＥＬＯの形成フローを示す。ＥＬＯでは、まずＳｉ基板1の上に熱酸化により埋め込み酸化膜層2を形成した後、フォトレジストを用いて酸化膜をパターニングし、Ｓｉ基板1の表面を部分的に露出させる(図２（ａ）)。続いて、Ｓｉを選択エピタキシャル成長させる。この時、成長させたＳｉ3は、露出したＳｉ基板をシードに、縦方向のみならず、横方向にも成長するため、パターニングした酸化膜上にもエピタキシャル成長する(図２（ｂ）)。酸化膜上に完全にＳｉが被覆するまで成長を続けた後(図２（ｃ）)、化学的機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等で表面を研磨し平坦化することで、ＳＯＩ基板を形成する。本方法では、ＣＭＰを用いるため、コストの増大につながる。１００ｎｍノードもしくはそれ以降のデザインルールのＭＩＳＦＥＴでは、５０ｎｍ以下のＳＯＩ層を均一性良く形成することが要求されるが、ＣＭＰを用いる本手法では、膜厚の制御性および均一性に課題があるため、これを実現するのが困難である。また、均一性以外にも、従来ＥＬＯ法では、作製したＳＯＩ構造に欠陥が発生すると言う問題も存在する。従来ＥＬＯにて、作製したＳＯＩ構造の断面写真を図３に示す。図３に示す通り、積層欠陥発生領域６１が構造内に認められる。これは、下記の理由によるものと考えられる。通常基板には、Ｓｉ（１００）基板６０を用いるが、Ｓｉ（１００）基板上にＳｉを選択エピタキシャル成長６２させる場合、その成長中に、縦方向対横方向の成長速度の違いから、図２（ｃ）のごとく、基板表面には、成長速度の遅い（１１０）面のファセットが形成される。このようなファセットが存在した状態で、Ｓｉエピタキシャル成長を停止して冷却すると、その冷却過程において応力が発生するため、図３のごとく積層欠陥発生領域６１が生じることとなる。
【００１８】
従来ＥＬＯ法を用いて、バルク基板上にＳＯＩ型ＭＩＳＦＥＴを形成した際のＳＥＭ写真が、非特許文献２にて紹介されている。非特許文献２から明らかなように、作製したＳＯＩ型ＭＩＳＦＥＴには、積層欠陥が存在することがわかる。以上から、従来ＥＬＯ法を用い、ＣＭＰにより表面平坦化を行なう限り、この積層欠陥の抑制が難しく、結晶品質の高いＳＯＩ構造を作製することが困難であることがわかる。
【００１９】
また、一般にＳＯＩ基板上に作製されたＭＩＳＦＥＴは、ソース・ドレイン間耐圧が劣化するため、低電圧領域でしか使用できない。高耐圧系の素子や、ＥＤＳ破壊（静電破壊）を防止するためのＥＳＤ保護素子などを、ＳＯＩ基板上に形成することは困難であった。したがって、高耐圧で使用する領域には、ＳＯＩ基板ではなく、バルク基板を使用することになる。このように、バルクシリコン基板とＳＯＩ基板とを使用する場合、２枚の基板が必要になることから、基板の占有面積を小さくすることができず、延いては半導体装置全体を小さくすることができない。また、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴを同一基板上に作製しようとすると、たとえば、非特許文献３に見られるように、選択エピ成長技術が必要になるとともに、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとを各々別工程にて作製しなければならず、プロセスが複雑化するといった問題があった。
【００２０】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、結晶品質の高いＳＯＩ層を有するＳＯＩウェハを低コスト、かつ高歩留まりで作製することが出来る製造方法を提供する事を目的とする。また、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる半導体装置および製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記の目的は、半導体基板の表面上に、第１の絶縁体層を形成する工程と、その第１の絶縁体層上に堆積した第１のマスク部材を所望のパターンに加工する工程と、加工した第１のマスク部材を用いて、第１の絶縁体層を選択的に除去することにより半導体基板の表面が露出した第１の窓部を形成する工程と、半導体基板を、エピタキシャル成長を行うチャンバー内に導入し、第１の窓部の露出した半導体基板表面を種結晶としてエピタキシャル成長させて、第１の窓部を半導体層からなる第１エピタキシャル層で埋める第１エピタキシャル成長工程と、チャンバー内に半導体基板を保持した状態で第１エピタキシャル成長工程に引き続いて、第１エピタキシャル層と、第１の絶縁体層上を被覆するように第２エピタキシャル層を形成する第２エピタキシャル成長工程と、チャンバー内に前記半導体基板を保持した状態で第２エピタキシャル成長工程に引き続いて、第２エピタキシャル層をエッチングし平坦化する工程とを有し、第２エピタキシャル成長および前記エッチング時のチャンバー内の温度を第１エピタキシャル成長時の温度より下げることなく第２エピタキシャル成長およびエッチングを行う半導体装置の製造方法により達成できる。
【００２２】
本発明者らは、上述の課題を解決するため、ＥＬＯ法によるＳＯＩ構造の作製に関して、種々の方法を試みた。その結果、選択エピタキシャル成長にて単結晶Ｓｉ層を成長した後、連続してＨＣｌもしくは水素ガス雰囲気中でエピタキシャル成長表面のエッチング平坦化処理を行うことで、図４のごとく、エピタキシャル成長表面を平坦化することを見出した。成長時に昇温した基板温度を一度も室温等に戻すことなく、連続してピタキシャル成長表面のエッチング平坦化処理することで、エピタキシャル成長時に形成されたファセットを消失させることが可能で、このようにファセットが消失し、基板表面が平坦化した後に、基板温度を室温まで冷却することで、上述したファセット形状に起因する応力の影響が抑制可能となり、結果、図４の囲み７０で示すごとく積層欠陥ないＳＯＩ構造を形成できることを見出した。本発明は上記の知見に基づいて完成されたものである。
【発明の効果】
【００２３】
上記手段による発明に依れば、ＳＯＩ構造をバルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになるため、結果、ＳＯＩ基板を低コスト、かつ、高歩留まりで作製することができるようになる。また、上記手段による発明に依れば、同一基板内に、ＳＯＩ領域と、バルク領域を混在させられるため、高耐圧系の素子や、ＥＤＳ破壊（静電破壊）を防止するためのＥＳＤ保護素子は、同一基板上のバルク−ＭＩＳＦＥＴとして形成することができるので、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを各々別基板に形成して接続するよりも、基板の占有面積を小さくすることが出来る。しかも、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴの作製する工程とを共通化することで、プロセスを複雑化することなく両素子の作製が実現できる。
【発明を実施するための最良の形態】
【００２４】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００２５】
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２６】
さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２７】
同様に以下の実施例において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
以下、本発明の実施例を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【実施例１】
【００３０】
図１に、本発明の実施例１に係るＳＯＩ構造の製造工程を示した。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施例記載の導電型に限定されない。
【００３１】
面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に埋め込み酸化膜層として、例えば１０ｎｍ厚のシリコン酸化膜２を形成した。続いて、フォトレジストを塗布した後、ＳＯＩ構造を形成しない領域のシリコン酸化膜を選択的に除去した（図１（ａ））。続いて、Ｓｉの選択エピタキシャル成長を２段階に分けて行なう。一般に、Ｓｉの選択エピタキシャル成長は、成長中にＨＣｌガスを導入することで、Ｓｉと酸化膜上とでの選択性が高くなることが知られている。しかし、ＨＣｌガスを導入すると、シリコン酸化膜もエッチングされてしまう。また、基板温度が高温になるに従い、エッチング速度は増加する。図１（ａ）のごとくパターニングされたシリコン酸化膜においては、特に周辺部分からシリコン酸化膜がエッチングされる。そこで、１段階目のエピタキシャル成長は、ＨＣｌガスは用いず、比較的低温で、例えば、ＳｉＨ２Ｃｌ２ガス（ガス流量２０ｓｃｃｍ）を用い、成長温度９１０℃の条件でＳi（シリコン）3を成長させた。本成長は、エッチングされやすい、酸化膜の周辺部分がＳｉで覆われた段階で停止する（図１（ｂ））。続いて、ＨＣｌガスを用いた選択性の高い、Ｓｉエピタキシャル成長に切り替える。この第２段階目のＳｉエピタキシャル成長にて、ＥＬＯ成長を行い、シリコン酸化膜上へ単結晶Ｓｉを成長させる。ＥＬＯ成長条件は、例えば、ＳｉＨ４ガス（ガス流量２０ｓｃｃｍ）およびＨＣｌガス（ガス流量１０ｓｃｃｍ）を用い、成長温度９９０℃の条件を用いた。第２段階目の成長は、シリコン酸化膜膜上にＳｉが完全に被覆した段階で停止する（図１（ｃ））。続いて、温度を低温まで下げることなく、Ｓｉのエッチングおよび平坦化工程に入る。ここで、ＣＭＰで基板を平坦化しようとして、この段階で基板温度を室温まで下げてしまうと、上述したごとく、応力により、ＳＯＩ構造内に多数の積層欠陥が導入されてしまう。そのため、温度を一度も室温に下げることなく、連続工程にてＳｉのエッチングおよび平坦化を行なう。Ｓｉのエッチングは、例えば、ＨＣｌガス（ガス流量２ｓｃｃｍ）、基板温度９９５℃の条件にて、所望のＳＯＩ膜厚になるまでエッチングを行なう。しかる後に、Ｈ２ガスを用い、例えば基板温度１１５５℃にて、水素アニールを行なうことにより、Ｓｉ表面の平坦化を行なった（図１（ｅ）、（ｆ））。ここで、必ずしも、ＨＣｌガスによるＳｉエッチングのみで、ＳＯＩ層を所望の膜厚までエッチングする必要はない。その際には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜をフッ酸にて選択除去することで、所望の膜厚になるまで、ＳＯＩ層を薄層化して使用する。膜厚ばらつきの小さい、シリコン酸化膜を用いてＳＯＩ層を薄層化することで、より均一性の高いＳＯＩ基板の作製が可能になる。
【００３２】
以上により、ＳＯＩ構造をバルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ基板を低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例２】
【００３３】
図５を用いて、本発明の実施例２による半導体装置について説明する。面方位（１００  
【００３４】
）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板1に埋め込み酸化膜層として（図５（ａ））、例えば１０ｎｍ厚のシリコン酸化膜2を形成した。続いて、フォトレジストを塗布した後、ＳＯＩ構造を形成しない領域のシリコン酸化膜を選択的に除去した（図５（ｂ））。続いて、Ｓｉの選択エピタキシャル成長を比較的低温領域にて行なった。一般に、Ｓｉの選択エピタキシャル成長は、成長中にＨＣｌガスを導入することで、Ｓｉと酸化膜上とでの選択性が高くなることが知られている。
【００３５】
しかし、ＨＣｌガスを導入すると、シリコン酸化膜もエッチングされてしまう。また、基板温度が高温になるに従い、エッチング速度は増加する。図５（ｂ）のごとくパターニングされたシリコン酸化膜においては、特に周辺部分からシリコン酸化膜がエッチングされる。従って、Ｓｉのエピタキシャル成長は、ＨＣｌガスは用いず、比較的低温で、例えば、ＳｉＨ２Ｃｌ２ガス（ガス流量２０ｓｃｃｍ）を用い、成長温度９１０℃の条件で単結晶Ｓｉ層3を成長させた。本成長は、エッチングされやすい、酸化膜の周辺部分がＳｉで覆われた段階で停止する（図５（ｃ））。続いて、熱酸化膜4を、例えば１０ｎｍ成長させ、単結晶Ｓｉ層を熱酸化膜4で被覆する（図５（ｄ））。しかる後に、例えば１０５０℃の高温水素アニールを行い、Ｓｉのエッチングを行なう。
【００３６】
上述した通り、パターニングしたシリコン酸化膜は、その周辺からエッチングが進行するという性質を利用することで、膜単結晶Ｓｉ層3の端部のシリコン酸化膜のみエッチングすることが可能となる。以上により、熱酸化膜4で被覆された単結晶Ｓｉ層3に開口部7が形成された（図５（ｅ））。続いて、Ｓｉを、例えば、ＳｉＨ４ガス（ガス流量２０ｓｃｃｍ）およびＨＣｌガス（ガス流量１０ｓｃｃｍ）を用い、成長温度９９０℃の条件を用いて選択させた。この時、基板表面の大部分はシリコン酸化膜によって覆われ、一部分のみＳｉが露出した状態になっている。Ｓｉは開口部7の領域から成長し、開口部７の領域のみで反応ガス中のＳｉが消費されるため、図５（ｆ）に示したごとく、急峻なＳｉ濃度分布が、基板表面上に形成される。このＳｉ濃度分布が、Ｓｉの横方向成長を促進させるため、単結晶Ｓｉ層5が、シリコン酸化膜2上に形成される（図５（ｇ））。形成した単結晶層Ｓｉ層5を所望の膜厚まで薄層化したい場合には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜をフッ酸にて選択除去することで、所望の膜厚になるまで、ＳＯＩ層を薄層化すれば良い。膜厚ばらつきの小さい、シリコン酸化膜を用いてＳＯＩ層を薄層化することで、均一性の高いＳＯＩ基板の作製が可能になる。
【００３７】
以上により、ＳＯＩ構造を形成できた。バルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ基板を低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例３】
【００３８】
図６を用いて本発明の実施例３による半導体装置について説明する。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に、フォトレジストを塗布した後、単結晶Ｓｉを選択的にエッチングした（図６（ａ））。続いて、埋め込み酸化膜層を形成するため、シリコン酸化膜４を形成した。この時、シリコン酸化膜４の膜厚を制御することで、所望の膜厚の埋め込み酸化膜層の形成が可能となる。しかる後に、例えば１０５０℃の高温水素アニールを行い、Ｓｉのエッチングを行なう。この時、パターニングしたシリコン酸化膜は、その周辺からエッチングが進行する。この特性を利用することで、膜単結晶Ｓｉ層の端部のシリコン酸化膜のみエッチングすることが可能となる。以上により、熱酸化膜４で被覆された単結晶Ｓｉ層３に開口部７が形成された（図６（ｃ））。続いて、Ｓｉを、例えば、ＳｉＨ４ガス（ガス流量２０ｓｃｃｍ）およびＨＣｌガス（ガス流量１０ｓｃｃｍ）を用い、成長温度９９０℃の条件を用いて選択させた。この時、基板表面の大部分はシリコン酸化膜によって覆われ、一部分のみＳｉが露出した状態になっている。Ｓｉは開口部７の領域から成長し、開口部７の領域のみで反応ガス中のＳｉが消費されるため、急峻なＳｉ濃度分布が、基板表面上に形成される。このＳｉ濃度分布が、Ｓｉの横方向成長を促進させるため、単結晶Ｓｉ層５が、シリコン酸化膜２上に形成される（図６（ｄ））。形成した単結晶層Ｓｉ層５を所望の膜厚まで薄層化したい場合には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜をフッ酸にて選択除去することで、所望の膜厚になるまで、ＳＯＩ層を薄層化すれば良い。膜厚ばらつきの小さい、シリコン酸化膜を用いてＳＯＩ層を薄層化することで、均一性の高いＳＯＩ基板の作製が可能になる。
【００３９】
以上により、ＳＯＩ構造を形成できた。バルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ基板を低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例４】
【００４０】
図７を用いて、本発明の実施例４による半導体装置について説明する。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に埋め込み酸化膜層として、例えば１０ｎｍ厚のシリコン酸化膜２を形成した。続いて、フォトレジストを塗布した後、ＳＯＩ構造を形成しない領域のシリコン酸化膜を選択的に除去した（図７（ａ））。続いて、Ｓｉの選択エピタキシャル成長を比較的低温領域にて行なった。一般に、Ｓｉの選択エピタキシャル成長は、成長中にＨＣｌガスを導入することで、Ｓｉと酸化膜上とでの選択性が高くなることが知られている。しかし、ＨＣｌガスを導入すると、シリコン酸化膜もエッチングされてしまう。また、基板温度が高温になるに従い、エッチング速度は増加する。図７（ａ）のごとくパターニングされたシリコン酸化膜においては、特に周辺部分からシリコン酸化膜がエッチングされる。従って、Ｓｉのエピタキシャル成長は、ＨＣｌガスは用いず、比較的低温で、例えば、ＳｉＨ２Ｃｌ２ガス（ガス流量２０ｓｃｃｍ）を用い、成長温度９１０℃の条件で単結晶Ｓｉ層３を成長させた。本成長は、エッチングされやすい、酸化膜の周辺部分がＳｉで覆われた段階で停止する（図７（ｂ））。続いて、熱酸化膜４を、例えば１０ｎｍ成長させ、単結晶Ｓｉ層を熱酸化膜４で被覆した後、シリコン窒化膜６を、例えば２０ｎｍ堆積する。続いて、フォトレジストを塗布した後、シリコン窒化膜６をパターニングすることで、図７（ｃ）が如く、単結晶Ｓｉ層３の片側の端部のシリコン酸化膜のみを露出させる。しかる後に、例えば１０５０℃の高温水素アニールを行い、Ｓｉのエッチングを行なう。上述した通り、パターニングしたシリコン酸化膜４は、その周辺からエッチングが進行するという性質を利用することで、膜単結晶Ｓｉ層３の端部のシリコン酸化膜のみエッチングすることが可能となる。しかも、膜単結晶Ｓｉ層３の片側の端部は、シリコン窒化膜７に覆われているため、シリコン酸化膜４はエッチングされない。以上によりシリコン酸化膜４で被覆された単結晶Ｓｉ層３の両端部のうち、片側のみ、Ｓｉが露出した開口部７が形成された（図７（ｄ））。シリコン窒化膜を、例えば熱燐酸を用いて選択的に除去する（図７（ｅ））。続いて、Ｓｉを、例えば、ＳｉＨ４ガス（ガス流量２０ｓｃｃｍ）およびＨＣｌガス（ガス流量１０ｓｃｃｍ）を用い、成長温度９９０℃の条件を用いて選択させた。この時、基板表面の大部分はシリコン酸化膜によって覆われ、一部分のみＳｉが露出した状態になっている。Ｓｉは開口部７の領域から成長し、開口部７の領域のみで反応ガス中のＳｉが消費されるため、急峻なＳｉ濃度分布が、基板表面上に形成される。このＳｉ濃度分布が、Ｓｉの横方向成長を促進させるため、単結晶Ｓｉ層５が、シリコン酸化膜２上に形成される（図７（ｆ））。
【００４１】
実施例２を用いて単結晶Ｓｉを選択エピタキシャル成長させた場合、図５（ｅ）の通り、単結晶Ｓｉのエピタキシャル成長が開始する開口部７は２箇所存在する。従って、複数の開口部から独立して単結晶Ｓｉが成長するため、成長した膜が衝突する箇所に転移などの結晶欠陥が発生しやすくなる可能性がある。一方、本実施例に拠れば、開口部７は一つしか存在しないため、成長中に単結晶Ｓｉ層の衝突は発生しない。従って、より高品質な単結晶Ｓｉ層５の作製が可能になる。また、形成した単結晶層Ｓｉ層５を所望の膜厚まで薄層化したい場合には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜をフッ酸にて選択除去することで、所望の膜厚になるまで、ＳＯＩ層を薄層化すれば良い。膜厚ばらつきの小さい、シリコン酸化膜を用いてＳＯＩ層を薄層化することで、均一性の高いＳＯＩ基板の作製が可能になる。
【００４２】
以上により、ＳＯＩ構造を形成できた。バルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ基板を低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例５】
【００４３】
図８および図９は、本発明の実施例５に係るＳＯＩ型ＭＩＳＦＥＴの完成断面図、平面図を各々示す。その製造工程を図１０を用いて説明する。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１（図１０（ａ））に埋め込み酸化膜層として、例えば１０ｎｍ厚のシリコン酸化膜２を形成した（図１０（ｂ））。続いて、フォトレジストを塗布した後、ＳＯＩ構造を形成しない領域のシリコン酸化膜を選択的に除去した（図１０（ｃ））。続いて、実施例１により、単結晶Ｓｉ層5をエピタキシャル成長させ、ＳＯＩ構造を形成した（図１０（ｄ））。この時、実施例２、３および４を用いて単結晶Ｓｉ層5をエピタキシャル成長させても良い。続いて、シリコン酸化膜4およびシリコン窒化膜37を形成した（図１０（e））。ここで形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。次に、レジストマスク8を塗布した後に、トランジスタを形成するＳｉのアクティブ領域となる領域のみ、レジストを除去した（図１０（ｆ））。その後、所望領域のシリコン窒化膜３７およびとシリコン酸化膜4、および単結晶Ｓｉ層1とを除去した（図１０（ｇ））。尚、一対の相補型ＭＩＳＦＥＴを構成する素子間に関しては同一のウエル拡散層上に配置される如くパターニング後、レジストマスクを除去した。図１０（ｇ）の状態より、公知の素子分離絶縁膜の形成法に基づいて露出Ｓｉ領域への薄い熱酸化膜の形成とパターニング領域を埋める程度の膜厚で厚いシリコン酸化膜の全面堆積を施し、続いて、シリコン窒化膜の堆積と先のパターニングで選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。研磨の終点は先に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒化膜３７である。続いてシリコン窒化膜３７等を熱燐酸により選択除去した（図１０（ｈ））。この時、図１０（ｆ）のレジスト寸法Ｌ２は、図１０（ｃ）にてシリコン酸化膜２をパターニングする際のレジスト寸法Ｌ１よりも小さくしておく。小さくする度合いは、フォトリソグラフィー工程で発生する合わせズレの大きさよりも、大きく確保する事が望ましい。こうすることで、図１０（ｅ）において、シリコン酸化膜２で形成された埋め込み酸化膜の両端は、図１０（ｇ）のＳｉエッチング工程にて、必ずエッチングされことになる。こうすることで、合わせズレなどで埋め込み酸化膜２と素子分離領域との間に、埋め込み酸化膜が存在しない領域が発生してしまう問題を回避する事ができる。以上により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）なる素子分離領域９が形成された。
【００４４】
図１０（ｈ）において、薄いシリコン酸化膜４、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜２を介したイオン注入により、半導体基板１の所望領域に選択的に、例えば、Ｐ導電型のウエル拡散層２７を形成した。続いて、Ｎ型ＳＯＩ型ＭＩＳＦＥＴ形成領域の閾電圧制御拡散層領域２５を、薄いシリコン酸化膜４、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜２とを介したイオン注入により形成した。続いてシリコン酸化膜４等をフッ酸洗浄等により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜１５とした。続いてゲート絶縁膜５上に例えば１００ｎｍ厚の多結晶Ｓｉ膜を化学気相堆積法により堆積した。次に、多結晶Ｓｉ膜上に主にシリコン窒化膜で構成されるゲート保護膜を全面に堆積してから従来公知のＭＩＳＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜の形成を実施した。続いて、Ｎ伝導型ＳＯＩ−ＭＩＳＦＥＴ領域には、例えばＡｓイオンを、３ｋｅＶの加速エネルギーにより注入量１ｘ１０１５／ｃｍ２の条件でイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層１１、極浅のＮ導電型高濃度ドレイン拡散層１２を単結晶Ｓｉ膜３の主表面領域に形成した。続いて、例えば７０ｎｍ膜厚のシリコン酸化膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜１７とした後、例えば、Ａｓイオンを、２５ｋｅＶの加速エネルギーにより注入量４ｘ１０１５／ｃｍ２の条件でゲート電極およびゲート側壁絶縁膜１7を注入阻止マスクとするイオン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に深いＮ型のソース拡散層およびドレイン拡散層領域１３および１４とを、各々形成した。ここで、この深いソース拡散層およびドレイン拡散層領域は、ＳＯＩ型ＭＩＳＦＥＴの領域には、ソース・ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と同様の製造方法にて形成されたものである。すなわち、注入素子マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。次に、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜を選択的に堆積した。本工程により、ソースおよびドレイン拡散層領域上に選択的に単結晶Ｓｉが選択エピ成長されたことになる。この状態より、ゲート電極上の、シリコン窒化膜を熱燐酸にて選択的に除去し、シリコンゲート多結晶Ｓｉ膜を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極１６、珪化金属ソース、ドレイン領域１８とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層１１、１２は保存される。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した。この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３３を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した。
【００４５】
以上により、ＳＯＩ型ＭＩＦＦＥＴが形成された。本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＦＳＥＴのしきい値を適正化するため、ゲート電極材料にＮｉ珪化膜を用いたが、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４６】
なお、図１０においては、Ｎ型ＭＩＦＳＥＴのみ形成したが、同様にしてＰ型ＭＩＦＳＥＴも形成する事が出来る。以上により、図８に示すが如く、相補型ＳＯＩ型ＭＩＦＳＥＴが形成可能になる。バルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ型ＭＩＦＳＥＴを低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例６】
【００４７】
図１１は、本発明の実施例６に係るＳＯＩ型ＭＩＳＦＥＴの製造工程を示す図である。実施例５に従い、シリコン酸化膜2上に、単結晶Ｓｉ層5を選択エピタキシャル成長させた（図１１（ａ））。続いて、更に、実施例５の図１０（ｂ）−（ｄ）を繰り返すことにより、シリコン酸化膜52上に、単結晶Ｓｉ層53をエピタキシャル成長させた。以上により、埋め込み酸化膜層が２重構造となるＳＯＩ基板が形成された。以降は、実施例５に記載のＭＩＦＳＥＴ作製工程を用いて、ＳＯＩ型ＭＩＦＦＥＴを形成した。本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＦＳＥＴのしきい値を適正化するため、ゲート電極材料にＮｉ珪化膜を用いたが、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４８】
なお、図１１においては、Ｎ型ＭＩＦＳＥＴのみ形成したが、同様にしてＰ型ＭＩＦＳＥＴも形成する事が出来る。以上により、相補型ＳＯＩ型ＭＩＦＳＥＴが形成可能になる。バルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。更に、２重の埋め込み酸化膜５２、および２が形成されているため、例えば、埋め込み酸化膜５２を２ｎｍ程度まで薄膜化して、より微細化しやすいダブルゲート構造にした際にも、厚い膜厚の埋め込み酸化膜２を形成しておくことにより、埋め込み酸化膜５２薄膜化に伴う寄生容量の増大を抑制する事が出来る。結果、高速ＳＯＩ型ＭＩＦＳＥＴを低コスト、かつ、高歩留まりで作製することができるようになる。
【実施例７】
【００４９】
図１２は、本発明の実施例６に係るＭＩＳＦＥＴの完成断面図である。また、その製造工程を図１３を用いて説明する。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施例記載の導電型に限定されない。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に埋め込み酸化膜層として、例えば１０ｎｍ厚のシリコン酸化膜２を形成した（図１３（ａ））。続いて、実施例１により、単結晶Ｓｉ層５をエピタキシャル成長させ、ＳＯＩ構造を形成した（図１３（ｂ））。この時、実施例２，３および４を用いて単結晶Ｓｉ層５をエピタキシャル成長させても良い。続いて、シリコン酸化膜４およびシリコン窒化膜３７を形成した。ここで形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。次に、レジストマスク８を塗布した後に、トランジスタを形成するＳｉのアクティブ領域となる領域のみ、レジストを除去した（図１３（ｃ））。その後、所望領域のシリコン窒化膜３７およびとシリコン酸化膜4、および単結晶Ｓｉ層１とを除去した後、公知の素子分離絶縁膜の形成法に基づいて、実施例５と同様の工程を用いて素子分離層９を形成した（図１３（ｄ））。この時、図１３（ｃ）のレジスト寸法を、図１３（ｂ）にてシリコン酸化膜２をパターニングする際のレジスト寸法よりも小さくしておくのは、実施例５にて述べた通りである。
【００５０】
以上により、同一基板内にＳＯＩ領域１００と、バルク領域２００とが形成されたことになる。続いて、ＭＩＦＳＥＴを形成する。図１３（ｄ）において、ＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜４、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜２を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜４を介したイオン注入により、支持基板１の所望領域に選択的にＰ導電型のウエル拡散層２７を形成した。続いて、同様にＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜４、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜２を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜４を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型のウエル拡散層３２を形成した。続いて、Ｎ型およびＰ型ＳＯＩ型ＭＩＳＦＥＴ形成領域の閾電圧制御拡散層領域２５および２６を、薄いシリコン酸化膜４、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜２とを介したイオン注入により形成した。しかる後に、Ｎ型およびＰ型バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型およびＰ導電型の閾電圧制御拡散層領域３５および３６を形成した。続いて、シリコン酸化膜４等をフッ酸洗浄等により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜１５とした。続いてゲート絶縁膜１５上に例えば１００ｎｍ厚の多結晶Ｓｉ膜を化学気相堆積法により堆積した。次に、多結晶Ｓｉ膜上に主にシリコン窒化膜で構成されるゲート保護膜を全面に堆積してから従来公知のＭＩＳＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜の形成を実施した。
【００５１】
続いて、ＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えばＡｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＧＦＥＴ領域にはＢＦ２イオンを、各々１ｋｅＶ、及び６００ｅＶの加速エネルギーにより注入量１ｘ１０１５／ｃｍ２の条件でイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層１１、極浅のＮ導電型高濃度ドレイン拡散層１２と極浅のＰ導電型高濃度ソース拡散層２８、極浅のＰ導電型高濃度ドレイン拡散層２９を単結晶Ｓｉ膜３の主表面領域とを同時に形成した。ＳＯＩ型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域との間に段差は存在しないため、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ領域の極浅の高濃度ソース拡散層およびドレイン拡散層領域形成用のイオン注入条件は共通とすることができ、同一工程にて、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ用の極浅の高濃度ソース拡散層およびドレイン拡散層領を形成することができる。続いて、バルク型のＮ伝導型ＭＩＳＦＥＴ領域１００には、例えば、Ｂイオンを、１０ｋｅＶの加速エネルギーにより注入量１ｘ１０１３／ｃｍ２の条件でイオン注入を施し、また、Ｐ伝導型ＭＩＳＦＥＴ領域には、例えば、Ｐイオンを、１０ｋｅＶの加速エネルギーにより注入量１ｘ１０１３／ｃｍ２の条件でゲート保護絶縁膜を注入阻止マスクとするイオン注入を施し、ハロー領域およびとを各々形成した。これは、バルク型ＭＩＳＦＥＴの短チャネル効果を抑制するために行うイオン注入工程である。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、例えばチルト角２０度の斜めイオン注入としても、何ら差し支えない。
【００５２】
次に、例えば７０ｎｍ膜厚のシリコン酸化膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜１7とした後、続いてＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えば、Ａｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＧＦＥＴ領域にはＢＦ２イオンを、各々例えば２５ｋｅＶ、及び１５ｅＶの加速エネルギーにより注入量４ｘ１０１５／ｃｍ２の条件でゲート電極およびゲート側壁絶縁膜１７を注入阻止マスクとするイオン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に深いＮ型のソース拡散層およびドレイン拡散層領域１３および１４と、Ｐ型のソース拡散層およびドレイン拡散層領域３０および３１とを各々形成した。ここで、この深いソース拡散層およびドレイン拡散層領域は、ＳＯＩ型ＭＩＳＦＥＴの領域には、ソース・ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と同様の製造方法にて形成されたものである。すなわち、注入素子マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。一方、バルク型ＭＩＳＦＥＴは、低抵抗ソース・ドレイン拡散層領域の形成を目的として、従来公知のバルク型ＭＩＳＦＥＴのソース・ドレイン拡散層領域と同様のプロセスにて形成されたものである。
【００５３】
以上のように、本発明によれば、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することができる。これにより、プロセスを簡略化することができる。
【００５４】
次に、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜を選択的に堆積した。本工程により、ソースおよびドレイン拡散層領域上に選択的に単結晶Ｓｉが選択エピ成長されたことになる。続いて、ゲート上のシリコン窒化膜を熱燐酸にて選択的に除去し、シリコンゲート多結晶Ｓｉ膜を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極１６、珪化金属ソース、ドレイン領域１８とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層１１、１２および、浅いＰ伝導型のソース・ドレイン拡散層２８、２９は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した。この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３３を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した(図１２)。
【００５５】
以上により、ＳＯＩ領域１００には、ＳＯＩ型ＭＩＦＦＥＴが、バルク領域２００にはバルク型ＭＩＦＳＥＴが各々形成された。本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＦＳＥＴのしきい値を適正化するため、ゲート電極材料にＮｉ珪化膜を用いたが、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００５６】
本発明によれば、ＳＯＩ型ＭＩＳＦＥＴをバルク基板上に形成できるため、ＳＯＩ基板を低コストで提供することができる。また、ＣＭＰ法を用いず、膜厚制御性の高い水素アニール処理により、基板平坦化を行なうため、結晶欠陥が無く、結晶品質の高いＳＯＩ層を均一性良く形成できるようになる。また、高温水素アニール処理を行うため、Ｓｉ表面は水素終端されるため、界面準位の小さいＳＯＩ／埋め込み酸化膜界面が形成できる。結果、ＳＯＩ型ＭＩＦＳＥＴを低コスト、かつ、高歩留まりで作製することができるようになる。更に、本実施例によれば、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＤＳ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴと２００を、同一基板上に、しかも各々所望の領域に自由に形成できるだけでなく、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、プロセスが複雑化することなく作製する事が可能になる。
【００５７】
本実施例を用いて作製した半導体装置のフロアプラン例を図１４に示す。高い素子性能が要求されるロジック回路および、高速／大容量メモリ部をＳＯＩ型ＭＩＳＦＥＴで作製し、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型ＭＩＦＳＥＴを作製することで、高性能なシステムＬＳＩの作製が可能になる。また、図１５にＭＥＭＳ（Micro Electro Mechanical Systems）との混載例を示す。高速処理が必要なＬＳＩをＳＯＩ型ＭＩＦＳＥＴで作製し、ＲＦモジュールやセンサなどのＭＥＭＳをバルク領域に形成することで、高性能ＭＥＭＳ混載集積回路を安価に提供する事が出来る。
【図面の簡単な説明】
【００５８】
【図１】（ａ）〜（ｆ）は、本発明の実施例１によるＳＯＩ基板の製造工程を説明する図。
【図２】（ａ）〜（ｄ）は、従来のＥＬＯ法によるＳＯＩ基板の製造工程を示す図。
【図３】（ａ）は、従来のＥＬＯ法を用いて作製したＳＯＩ基板の断面ＳＥＭ像、（ｂ）は、そのＳＥＭ像を説明する図である。
【図４】（ａ）は、本発明の実施例１を用いて作製したＳＯＩ基板の断面ＳＥＭ像、（ｂ）は、（ａ）のＳＯＩ形成領域を拡大したＳＥＭ像である。
【図５】（ａ）〜（ｇ）は、本発明の実施例２によるＳＯＩ基板の製造工程を説明する図。
【図６】（ａ）〜（ｄ）は、本発明の実施例３によるＳＯＩ基板の製造工程を説明する図。
【図７】（ａ）〜（ｆ）は、本発明の実施例４によるＳＯＩ基板の製造工程を説明する図。
【図８】本発明の実施例５によるＭＩＳＦＥＴの完成断面図。
【図９】本発明の実施例５によるＭＩＳＦＥＴのレイアウト図。
【図１０】（ａ）〜（ｉ）は、本発明の実施例５によるＭＩＳＦＥＴの製造工程を説明する図。
【図１１】（ａ）〜（ｃ）は、本発明の実施例６によるＭＩＳＦＥＴの製造工程を説明する図。
【図１２】本発明の実施例７によるＭＩＳＦＥＴの完成断面図。
【図１３】（ａ）〜（ｄ）は、本発明の実施例７によるＭＩＳＦＥＴの製造工程を説明する図。
【図１４】本実施例を用いて作製した半導体装置のフロアプラン例を示す図。
【図１５】本実施例を用いて作製したＭＥＭＳ混載半導体装置例を示す図。
【符号の説明】
【００５９】
１…半導体基板、
２…シリコン酸化膜で形成した埋め込み酸化膜層、
３…単結晶Ｓｉエピタキシャル層、
４…シリコン酸化膜、
５…単結晶Ｓｉエピタキシャル層で形成したＳＯＩ層、
６…シリコン窒化膜、
７…Ｓｉ開口部、
８…フォトレジスト、
９…素子間分離絶縁膜、
１１…Ｎ型高濃度極薄ソース拡散層、
１２…Ｎ型高濃度極薄ドレイン拡散層、
１３…Ｎ型高濃度極薄ソース拡散層、
１４…Ｎ型高濃度極薄ドレイン拡散層、
１５…ゲート絶縁膜、
１６…金属珪化膜物ゲート電極、
１７…ゲート側壁絶縁膜、
１８…ソース、ドレイン積上げ半導体、
２５、２６…閾電圧制御拡散層、
２７…Ｐ型ウエル拡散層、
２８…Ｐ型高濃度極薄ソース拡散層、
２９…Ｐ型高濃度極薄ドレイン拡散層、
３０…Ｐ型高濃度極薄ソース拡散層、
３１…Ｐ型高濃度極薄ドレイン拡散層、
３２…Ｎ型ウエル拡散層、
３３…配線層館絶縁膜、
３４…配線接続孔金属、
４０…ゲート配線接続孔、
４１…ウェル配線接続孔、
４２…拡散層配線接続孔、
５０…積層欠陥、
６０…Ｓｉ基板、
６１…積層欠陥発生領域、
６２…Ｓｉエピタキシャル、
７０…ＳＯＩ領域近傍、
１００…ＳＯＩ型ＭＩＳＦＥＴ領域、
２００…バルク型ＭＩＳＦＥＴ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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