(57)【要約】【課題】  リセット期間を大幅に短縮して表示品質を向上させ、回路コストを削減し、かつリセット波形の周波数を容易に調整できるＰＤＰリセット回路を提供する。【解決手段】  プラズマディスプレイパネル（ＰＤＰ）の駆動回路とそのリセット回路であり、リセット時間を大幅に短縮して表示品質を向上させるとともに、回路コストを削減するものであって、前記駆動回路がリセット回路と維持回路とを含み、リセット回路がＰＤＰの表示セルに電気的に接続されて、電気誘導・電気容量共振により前記表示セルのリセット波形を発生させ、維持回路が維持期間に維持電圧を前記表示セルへ提供するものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１電圧源に電気的に接続される第１スイッチと、
該第１スイッチ及びプラズマディスプレイパネルの１表示セル間に電気的に接続される誘導子とを備えることを特徴とするプラズマディスプレイパネルのリセット回路。
【請求項２】
前記リセット回路が前記表示セルの走査端に電気的に接続されることを特徴とする請求項１によるリセット回路。
【請求項３】
前記リセット回路が前記表示セルのバルク端に電気的に接続されることを特徴とする請求項１によるリセット回路。
【請求項４】
前記第１電圧源及び前記第１スイッチ間に電気的に接続するダイオードと、
該ダイオードおよび維持回路間に電気的に接続されるキャパシターとを更に備えることを特徴とする請求項１によるリセット回路。
【請求項５】
前記キャパシターに電気的に接続される第２スイッチと、
該第２スイッチ及び前記表示セル間に電気的に接続される第３スイッチとを更に備えることを特徴とする請求項４によるリセット回路。
【請求項６】
前記維持回路は第２電圧源及び前記キャパシター間に電気的に接続する第４スイッチと、
一端が前記キャパシターに電気的に接続され、他端が接地する第５スイッチとを備えることを特徴とする請求項４によるリセット回路。
【請求項７】
請求項６によるリセット回路において、
第１段階で、前記第１スイッチおよび前記第４スイッチがいずれも遮断され、前記第５スイッチが導通され、
第２段階で、前記第４スイッチが導通され、前記第５スイッチが遮断され、
第３段階で、前記第１スイッチが導通されることを特徴とするリセット回路。
【請求項８】
リセット回路と、
維持回路とを備えるプラズマディスプレイパネルの駆動回路において、
前記リセット回路はプラズマディスプレイパネルの１表示セルに電気的に接続され、誘導・容量共振により該表示セルのリセット波形を発生させ、
前記維持回路は前記リセット回路に電気的に接続され、前記表示セルの維持期間に維持電圧を前記表示セルに提供することを特徴とするプラズマディスプレイパネルの駆動回路。
【請求項９】
前記リセット回路が前記表示セルの走査端に電気的に接続されることを特徴とする請求項８による駆動回路。
【請求項１０】
前記リセット回路が前記表示セルのバルク端に電気的に接続されることを特徴とする請求項８による駆動回路。
【請求項１１】
前記リセット回路は第１電圧源に電気的に接続される第１スイッチと、該第１スイッチ及び前記表示セル間に電気的に接続される誘導子とを備えることを特徴とする請求項８による駆動回路。
【請求項１２】
前記リセット回路は前記第１電圧源及び前記第１スイッチ間に電気的に接続されるダイオードと、一端が該ダイオードおよび前記第１スイッチに電気的に接続され、他端が前記維持回路に電気的に接続されるキャパシターとを更に備えることを特徴とする請求項１１による駆動回路。
【請求項１３】
前記リセット回路は前記キャパシターに電気的に接続される第２スイッチと、該第２スイッチ及び前記表示セル間に電気的に接続される第３スイッチとを更に備えることを特徴とする請求項１２による駆動回路。
【請求項１４】
前記維持回路は第２電圧源及び前記キャパシター間に電気的に接続する第４スイッチと、一端が前記キャパシターに電気的に接続され、他端が接地する第５スイッチとを備えることを特徴とする請求項１２による駆動回路。
【請求項１５】
請求項１４による駆動回路において、
第１段階で、前記第１スイッチおよび前記第４スイッチがいずれも遮断され、前記第５スイッチが導通され、
第２段階で、前記第５スイッチが遮断された後、前記第４スイッチが導通され、
第３段階で、前記第１スイッチが導通されることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プラズマディスプレイパネル（plasma display panel  略称PDP）の駆動回路に関し、特に、プラズマディスプレイパネルのリセット回路に関する。
【背景技術】
【０００２】
プラズマディスプレイパネルの駆動過程において、繰り返し順番にリセット期間（reset period）、アドレス指定期間（addressing period）および維持期間（sustaining period）を進行する。そのうち、リセット期間の目的は、ＰＤＰ表示セル（cell）の壁電荷（wall charge）を消去しリセットすることである。アドレス指定期間の目的は、表示セルに対するアドレス指定（addressing）である。維持期間の目的は、既にアドレス指定した表示セルの輝度を維持することである。
【０００３】
図１は、従来のＰＤＰ駆動回路説明図である。説明を簡明にするために、図１では、１つの表示セル１０３および関連する駆動回路だけを示しており、アドレス指定期間の必要とする回路も図１では省略している。表示セル１０３には、３つの電極があり、それぞれ走査電極（scan electrode）とバルク電極（bulk electrode）とアドレス指定電極（addressing electrode）とである。図１中、維持回路１０１とリセット回路１０２とは、表示セル１０３の走査端に電気的に接続され、維持回路１０４が表示セル１０３のバルク端に電気的に接続される。維持回路１０１，１０４の構成は左右対称である。
【０００４】
維持回路１０１，１０４の作用は、維持期間中に表示セル１０３へ交流の維持電圧を提供することである。リセット回路１０２の作用は、リセット期間中に表示セル１０３のリセット波形を発生させ、壁電荷の消去およびリセットを達成することである。キャパシターＣｐは、表示セル１０３におけるＰＤＰの等価キャパシターである。スイッチＱ１が導通する時、電圧源Ｖｄからの電流がダイオードＤ１およびスイッチＱ１を通過し、抵抗器ＲならびにキャパシターＣｐを共振させてリセット波形を発生させ、壁電荷の消去およびリセットを達成する。この実施形態のリセット波形は、指数波形（exponential waveform）である。表示セル１０３を駆動する時につき、スイッチＱ１〜Ｑ７の制御細部、および関連する回路操作は、この発明の技術領域において通常の知識を有する者がいずれも了解しているはずであるから、ここでは改めて説明しない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した技術の欠点は、壁電荷を有効に消去およびリセットするために、微弱電流を発生させることであり、つまりキャパシターＣｐに提供される電圧を緩やかに低下させるため、比較的長いリセット期間を必要とすることである。しかしながら、リセット期間が長くなるほど、バックライトの点灯がより長くなり、表示セルの平均輝度を決定する維持期間も短縮されて、これらの要因がいずれも表示品質を低下させるものとなる。また、抵抗器Ｒが複雑な製造工程ならびに比較的高いコストを必要とする。
【０００６】
維持回路１０１は、誘導子ＬｓおよびキャパシターＣｐの共振を提供することができるものの、その共振周波数とリセット波形の必要とする周波数とは、差異が極めて大きく、維持回路１０１の共振およびリセット波形の共振作用も同一ではなく、応用上で限界ならびに制限がある。
【０００７】
そこで、この発明の目的は、プラズマディスプレイパネルのリセット回路を提供して、リセット期間を大幅に短縮し、表示品質を向上させることにある。
【０００８】
この発明の別な目的は、プラズマディスプレイパネルのリセット回路を提供して、リセット期間を大幅に短縮し、回路コストを削減するとともに、リセット波形の周波数を容易に調整できるものとすることにある。
【課題を解決するための手段】
【０００９】
上記課題を解決し、所望の目的を達成するために、この発明にかかるプラズマディスプレイパネルのリセット回路は、第１スイッチおよび誘導子を包括する。該第１スイッチは第１電圧源に電気的に接続され、該誘導子は第１スイッチ及びプラズマディスプレイパネルの表示セル間に電気的に接続される。リセット回路は該表示セルの走査端またはバルク端に電気的に接続することができる。
【００１０】
上記したリセット回路は、１つの実施形態中、さらにダイオードおよびキャパシターを包括する。ダイオードが第１電圧源及び第１スイッチ間に電気的に接続される。キャパシターがダイオードおよび維持回路間に電気的に接続される。
【００１１】
上記したリセット回路は、１つの実施形態中、さらに第２スイッチおよび第３スイッチを包括する。該第２スイッチはキャパシターに電気的に接続される。該第３スイッチは第２スイッチおよび表示セル間に電気的に接続される。
【００１２】
上記したリセット回路は、１つの実施形態中、維持回路が第４スイッチ及び第５スイッチを包括する。そのうち、第４スイッチが第２電圧源およびキャパシター間に電気的に接続される。第５スイッチは、一端がキャパシターに電気的に接続され、他端が接地される。
【００１３】
上記したリセット回路は、１つの実施形態中、リセット波形を発生させる操作を３段階に分けることができる。第１段階で、第１スイッチならびに第４スイッチがいずれも遮断され、第５スイッチが導通する。第２段階で、第５スイッチが遮断され、第４スイッチが導通する。第３段階で、第１スイッチが導通する。
【００１４】
別な観点から言うと、この発明は、プラズマディスプレイパネルの駆動回路を提供するものであって、該駆動回路はリセット回路および維持回路を包括する。リセット回路がプラズマディスプレイパネルの１表示セルに電気的に接続されて、誘導・電気容量共振により上記した表示セルのリセット波形を発生させる。維持回路が維持期間に維持電圧を上記した表示セルに提供する。
【００１５】
上記した駆動回路は、１つの実施形態中、操作を３段階に分けることができる。第１段階で、第１スイッチならびに第４スイッチがいずれも遮断され、第５スイッチが導通する。第２段階で、第５スイッチが遮断された後、第４スイッチが導通する。第３段階で、第１スイッチが導通する。
【発明の効果】
【００１６】
この発明にかかる実施形態によれば、この発明は、電気誘導および電気容量の共振を使用しており、従来の電気抵抗ならびに電気容量の共振ではないので、リセット期間を大幅に短縮することができる。リセット期間が短縮するから、バックライトを低減させることができ、暗室コントラスト比（dark room contrast ratio -= DRCR）が増加する。余裕のできた時間は、更に多くの走査信号の発信に使用して、更に高い解析度となるようサポートし、あるいは更に多くの維持信号の発信に用いて、ディスプレイパネルの色彩表示度を改善する。つまり、リセット期間が短縮するので、表示品質を改善することができる。
【００１７】
この発明にかかる実施形態によれば、この発明の別な利点は、余分な回路を設計する必要がなく、元の回路も一箇所を変更するだけであり、つまりリセット回路に有った抵抗器を誘導子に変えるだけである。変更後の誘導子は、製造工程が比較的簡単であるから、回路コストを削減することができる。
【００１８】
また、この発明は、リセット回路の誘導子を使用し、維持回路に有った誘導子ではないので、調整変更性が増加して、リセット波形の周波数を容易に調整することができ、維持回路の仕事周波数ならびに機能によって制限されない。しかも、この発明の共振エネルギーは、電圧源から直接提供されるため、維持回路のキャパシター蓄積より遙かに優れている。
【発明を実施するための最良の形態】
【００１９】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図２は、この発明にかかる実施形態のＰＤＰ駆動回路説明図である。図２の駆動回路は、リセット回路２０２および維持回路２０１を包括する。リセット回路２０２は、ＰＤＰ中の１表示セル２０３に電気的に接続されて、電気誘導・電気容量共振により表示セル２０３のリセット波形を発生させる。維持回路２０１は、維持期間に維持電圧を表示セル２０３へ提供する。
【００２０】
図２のリセット回路２０２と図１のリセット回路１０２との主要な差異は、図１の抵抗器Ｒを図２の誘導子（inductor）Ｌｄに改めたものであり、その目的は、従来の電気抵抗・電気容量共振をこの発明の電気誘導・電気容量共振に改めることである。また、図２の維持回路２０１構成と図１の維持回路１０１とは、同一である。この実施形態のリセット回路２０２は、表示セル２０３の走査端に電気的に接続され、バルク（bulk）端の駆動回路構成と維持回路２０１とは、左右対称である。しかし、この実施形態は、リセット回路２０２が主なものであり、リセット期間に表示セル２０３のバルク端は終始接地されているので、図２では、表示セル２０３のバルク端が接地として図示されている。
【００２１】
リセット回路２０２は、ダイオードＤ１とスイッチＱ１〜Ｑ３と誘導子ＬｄとキャパシターＣｄとを包括する。そのうち、ダイオードＤ１は、陽極（アノード）を電圧源Ｖｄに電気的に接続する。スイッチＱ１は、ダイオードＤ１の陰極（カソード）および誘導子Ｌｄの上端間に電気的に接続する。誘導子Ｌｄの上端は、スイッチＱ１に電気的に接続され、その下端がスイッチＱ３および表示セル２０３の走査端に電気的に接続される。キャパシターＣｄの上端がダイオードＤ１の陰極およびスイッチＱ１に電気的に接続され、その下端がスイッチＱ２および維持回路２０１のスイッチＱ４，Ｑ５に電気的に接続される。スイッチＱ２の左端がキャパシターＣｄの下端および維持回路２０１のスイッチＱ４，Ｑ５に電気的に接続され、その右端がスイッチＱ３に電気的に接続される。スイッチＱ３の左端がスイッチＱ２に電気的に接続され、その右端が誘導子Ｌｄの下端および表示セル２０３の走査端に電気的に接続される。
【００２２】
維持回路２０１中、この実施形態と最も密接に関連するのは、スイッチＱ４，Ｑ５である。スイッチＱ４の上端が電圧源Ｖｓに電気的に接続し、その下端がキャパシターＣｄの下端およびスイッチＱ５の上端に電気的に接続する。スイッチＱ５の上端がスイッチＱ４の下端およびキャパシターＣｄの下端に電気的に接続し、スイッチＱ５の下端が接地される。
【００２３】
リセット回路２０２は、誘導子ＬｄおよびキャパシターＣｐの共振により表示セル２０３のリセット波形を発生させる。キャパシターＣｐは、表示セル２０３中のＰＤＰの等価キャパシターである。リセット期間において、スイッチＱ２，Ｑ３は、終始、遮断状態である。リセット回路２０２がリセット波形を発生させる過程は、３段階に分けることができる。
【００２４】
第１段階では、スイッチＱ１およびスイッチＱ４がいずれも遮断され、スイッチＱ５が導通する。この時、キャパシターＣｄの上端が電圧源Ｖｄに接続され、その下端が接地されるので、キャパシターＣｄが充電を開始して、供給される電圧が電圧源Ｖｄの電圧に等しくなるまで行われる。第２段階では、スイッチＱ５が遮断された後、スイッチＱ４が導通して、キャパシターＣｄの下端が電圧源Ｖｓへの接続に改められる。キャパシター間の電圧は、急に変化することはないので、キャパシターＣｄ上端の電圧が瞬時に（Ｖｄ＋Ｖｓ）という電圧に上昇する。この実施形態中、Ｖｄの電圧が６０Ｖ、Ｖｓの電圧が１８０Ｖであるから、この時、キャパシターＣｄ上端の電圧が２４０Ｖになる。最後に、第３段階では、スイッチＱ１が導通する。キャパシターＣｄに蓄積した電気エネルギーが誘導子ＬｄおよびキャパシターＣｐにより共振を発生させることができる。キャパシターＣｄが放電する時、誘導子Ｌｄを経由して流れる電流が瞬時に変化することができないので、放電エネルギーが制限されて、微弱電流を発生させることしかできず、このようにして、リセット波形を発生させることができ、表示セル２０３の壁電荷の消去ならびにリセットを達成する。
【００２５】
上記した過程の外、この実施形態では、電圧源Ｖｄにおいて２４０Ｖの高電圧を直接提供することができ、そのようにすれば上記した昇圧過程を必要とせずに、リセット波形を直接発生させることができる。
【００２６】
この実施形態は、リセット回路に有った抵抗器を誘導子に改める以外、駆動ソフトウェアを修正して、スイッチＱ１〜Ｑ７の制御信号を変更する必要がある。この発明の技術領域において通常の知識を有する者が図１および図２の回路構成により、いかにスイッチＱ１〜Ｑ７の制御信号を変更するかを理解できるはずであるから、細部については、ここでは改めて説明しない。
【００２７】
下記の表１は、従来の回路とこの実施形態との実験データ比較表である。表１から分かるように、この実施形態は、全黒色（ブラック）画面を表示する時、平均輝度が従来回路の約半分であり、消耗する電力ワット数が従来回路より小さく、リセット時間は、従来回路より遙かに小さいものである。また、もしもプラズマディスプレイパネルの最高輝度（  peak luminance）が1500ｃｄ／m2であれば、従来回路の暗室コントラスト比（dark room contrast ratio -= DRCR）が1500/0.25=6000であるのに、この実施形態の暗室コントラスト比は、1500/0.13=11528であって、従来回路の暗室コントラスト比よりも遙かに大きい。
【００２８】
【表１】
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【００２９】
この実施形態のリセット回路２０２は、表示セル２０３の走査端に電気的に接続されているが、この発明の別な実施形態において、リセット回路もまた表示セルのバルク端に電気的に接続することができる。この発明の技術領域において通常の知識を有する者なら、走査端の対応する駆動回路構成、ならびに全てのスイッチの制御信号をいかに変更すべきであるかについては、了解するはずであるので、ここでは改めて説明しない。
【００３０】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３１】
【図１】従来のプラズマディスプレイパネル駆動回路説明図である。
【図２】この発明の実施形態にかかるプラズマディスプレイパネル駆動回路説明図である。
【符号の説明】
【００３２】
１０１，２０１  維持回路
１０２，２０２  リセット回路
１０３，２０３  プラズマディスプレイパネルの表示セル
１０４  バルク端維持回路
Ｃｄ，Ｃｓｓ  キャパシター
Ｃｐ  表示セルの等価キャパシター
Ｄ１〜Ｄ５  ダイオード
Ｌｄ，Ｌｓ  誘導子
Ｑ１〜Ｑ７  スイッチ
Ｒ  抵抗器
Ｖｄ，Ｖｓ  電圧源
【図１】
2007219470.tif 000004
【図２】
2007219470.tif 000005