(57)【要約】【課題】スタティック型半導体記憶装置における書き込み動作の確実性を保証する電源及び基板電位の制御技術を提供する。【解決手段】書き込み完了タイミング検出用のダミーメモリセル２０をメモリセル１０のレプリカとして設け、メモリセル１０の電源制御及び基板電位制御により書き込み動作の補助を行う際に、ダミーメモリセル２０の情報をもとに電圧制御回路３０にて書き込み補助動作の終了タイミングを決定する。例えば、電圧制御回路３０は、メモリセル１０へのデータ書き込み動作時に、ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１をプルダウントランジスタ３７により降圧する書き込み補助動作を行った後、ダミーメモリセル２０へのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了して前記ソース電源１０１の電圧をプルアップトランジスタ３８により元に戻すように制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとを有するメモリセルと、
１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとを有するダミーメモリセルと、
前記メモリセルへのデータ書き込み動作時に、前記メモリセル及び前記ダミーメモリセルの双方の前記ＰチャネルＭＯＳ負荷トランジスタ用のソース電源を降圧する書き込み補助動作と、前記メモリセル及び前記ダミーメモリセルの双方の前記ＮチャネルＭＯＳ駆動トランジスタ用のソース電源を昇圧する書き込み補助動作と、前記メモリセル及び前記ダミーメモリセルの双方の前記ＰチャネルＭＯＳ負荷トランジスタの基板電位を上げる書き込み補助動作と、前記メモリセル及び前記ダミーメモリセルの双方の前記ＮチャネルＭＯＳ転送トランジスタの基板電位を上げる書き込み補助動作と、前記メモリセル及び前記ダミーメモリセルの双方の前記ＮチャネルＭＯＳ駆動トランジスタの基板電位を下げる書き込み補助動作とのうち少なくとも１つの書き込み補助動作を行った後、前記ダミーメモリセルへのデータ書き込み動作の完了を検知した時点で前記書き込み補助動作を終了するように制御する電圧制御回路とを備えたことを特徴とするスタティック型半導体記憶装置。
【請求項２】
請求項１記載のスタティック型半導体記憶装置において、
１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとを有する他のダミーメモリセルを更に備え、
前記電圧制御回路は、前記複数のダミーメモリセルの各々へのデータ書き込み動作の完了を示す複数の信号の論理演算結果に基づいて前記書き込み補助動作の終了タイミングを決定することを特徴とするスタティック型半導体記憶装置。
【請求項３】
請求項１記載のスタティック型半導体記憶装置において、
１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとを有し、かつ１本のワード線を前記メモリセルと共有する他のメモリセルを更に備え、
前記電圧制御回路は、前記ダミーメモリセルを利用して前記複数のメモリセルの各々に同じ書き込み補助動作を行うことを特徴とするスタティック型半導体記憶装置。
【請求項４】
請求項１記載のスタティック型半導体記憶装置において、
１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとを有し、かつ１対のビット線を前記メモリセルと共有する他のメモリセルを更に備え、
前記電圧制御回路は、前記ダミーメモリセルを利用して前記複数のメモリセルの各々に同じ書き込み補助動作を行うことを特徴とするスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック型半導体記憶装置の信頼性向上、高速化、低消費電力化の技術に関するものである。
【背景技術】
【０００２】
各々６トランジスタ構成の多数のメモリセルを有するＣＭＯＳ（complementary metal oxide semiconductor）型のＳＲＡＭ（static random access memory）が知られている。各メモリセルは、１対のＰチャネルＭＯＳ負荷トランジスタと、１対のＮチャネルＭＯＳ転送トランジスタと、１対のＮチャネルＭＯＳ駆動トランジスタとで構成される。
【０００３】
近年、電源電圧の低下や、トランジスタサイズのシュリンクに伴い、メモリセルを構成する各トランジスタの能力が低下傾向にあり、書き込み速度が遅くなってきている。この対策として、メモリセルへのデータの書き込み動作時に、この書き込み動作の補助をする技術が種々提案されている。例えば、書き込みサイクルの間だけメモリセル中の１対のＰチャネルＭＯＳ負荷トランジスタ用のソース電源を降圧するように、当該ＰチャネルＭＯＳ負荷トランジスタのソースをフローティングにするという書き込み補助技術が知られている（非特許文献１参照）。
【非特許文献１】M. Yamaoka et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC Digest of Technical Papers, pp.480-481, Feb., 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＳＲＡＭでは、ワースト条件で正常書き込みを保証するように、書き込み補助のために例えば負荷トランジスタ用ソース電源をどの程度降圧するのかや、書き込み補助動作を実行する期間の長さが、一定のマージンを見込んで予めシミュレーションにより決定されていた。このマージンが大きすぎると、電圧を通常状態に戻すのに要する充放電電流分の消費電力が無駄に必要になったり、電圧を通常状態に戻すためのドライバのサイズを余分に大きくすることが必要になったりする。また、書き込み補助動作がデータを書き込まないメモリセルのリテンションに影響する場合には、信頼性の低下に繋がる。
【０００５】
本発明の目的は、スタティック型半導体記憶装置における書き込み動作の確実性を保証する電源及び基板電位の制御技術を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明によれば、書き込み完了タイミング検出用のダミーメモリセルをメモリセルのレプリカとして設け、メモリセルの電源制御及び基板電位制御により書き込み動作の補助を行う際に、ダミーメモリセルの情報をもとに書き込み補助動作の終了タイミングを決定する。
【０００７】
具体的に説明すると、本発明によれば、メモリセルへのデータ書き込み動作時に、メモリセル及びダミーメモリセルの双方のＰチャネルＭＯＳ負荷トランジスタ用のソース電源を降圧する書き込み補助動作と、メモリセル及びダミーメモリセルの双方のＮチャネルＭＯＳ駆動トランジスタ用のソース電源を昇圧する書き込み補助動作と、メモリセル及びダミーメモリセルの双方のＰチャネルＭＯＳ負荷トランジスタの基板電位を上げる書き込み補助動作と、メモリセル及びダミーメモリセルの双方のＮチャネルＭＯＳ転送トランジスタの基板電位を上げる書き込み補助動作と、メモリセル及びダミーメモリセルの双方のＮチャネルＭＯＳ駆動トランジスタの基板電位を下げる書き込み補助動作とのうち少なくとも１つの書き込み補助動作を行った後、ダミーメモリセルへのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了する。
【０００８】
ＰチャネルＭＯＳ負荷トランジスタ用ソース電源を降圧する動作、又はＰチャネルＭＯＳ負荷トランジスタ基板電位を上げる動作を実行すれば、メモリセル中のＰチャネルＭＯＳ負荷トランジスタの電流が減少するため、当該メモリセルの２つの記憶ノードを書き込み前の状態に保持する能力が低下する結果、書き込み動作の確実性が向上する。
【０００９】
ＮチャネルＭＯＳ転送トランジスタ基板電位を上げる動作を実行すれば、メモリセル中のＮチャネルＭＯＳ転送トランジスタの電流が増加するため、当該メモリセルの２つの記憶ノードにデータを書き込む能力が向上する結果、書き込み動作の確実性が向上する。
【００１０】
ＮチャネルＭＯＳ駆動トランジスタ用ソース電源を昇圧する動作、又はＮチャネルＭＯＳ駆動トランジスタ基板電位を下げる動作を実行すれば、メモリセル中のＮチャネルＭＯＳ駆動トランジスタの電流が減少するため、当該メモリセルの２つの記憶ノードを書き込み前の状態に保持する能力が低下する結果、書き込み動作の確実性が向上する。
【００１１】
しかも、本発明によれば、ダミーメモリセルへのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了することとしたので、書き込み動作の補助に必要な最小限の電圧調整幅が得られる。
【発明の効果】
【００１２】
本明によれば、書き込み動作の補助に必要な最小限の電圧調整幅が得られるため、書き込み動作の安定性を高め、かつ低消費電力化、データ保持特性の向上を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、図１〜図４を用いて、本発明の実施形態を詳細に説明する。
【００１４】
図１は、本発明に係るスタティック型半導体記憶装置の構成例を示している。図１において、１０はメモリセル、２０はダミーメモリセル、３０は電圧制御回路である。
【００１５】
メモリセル１０は、６トランジスタ構成のＳＲＡＭメモリセルであって、１対のＰチャネルＭＯＳ負荷トランジスタ１１と、１対のＮチャネルＭＯＳ転送トランジスタ１２と、１対のＮチャネルＭＯＳ駆動トランジスタ１３とを有する。一方のＰチャネルＭＯＳ負荷トランジスタ１１のドレインと一方のＮチャネルＭＯＳ駆動トランジスタ１３のドレインとの接続点が第１の記憶ノードを、他方のＰチャネルＭＯＳ負荷トランジスタ１１のドレインと他方のＮチャネルＭＯＳ駆動トランジスタ１３のドレインとの接続点が第２の記憶ノードをそれぞれ構成する。第１の記憶ノードは一方のＮチャネルＭＯＳ転送トランジスタ１２を介して一方のビット線１４に、第２の記憶ノードは他方のＮチャネルＭＯＳ転送トランジスタ１２を介して他方のビット線１５にそれぞれ接続されている。両ＮチャネルＭＯＳ転送トランジスタ１２の各々のゲートは、ワード線１００に接続されている。両ＰチャネルＭＯＳ負荷トランジスタ１１の各々のソースはＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１に、両ＮチャネルＭＯＳ駆動トランジスタ１３の各々のソースはＮチャネルＭＯＳ駆動トランジスタ用ソース電源１０５にそれぞれ接続されている。また、両ＰチャネルＭＯＳ負荷トランジスタ１１の各々のバックゲートはＰチャネルＭＯＳ負荷トランジスタ基板電位１０４に、両ＮチャネルＭＯＳ転送トランジスタ１２の各々のバックゲートはＮチャネルＭＯＳ転送トランジスタ基板電位１０３に、両ＮチャネルＭＯＳ駆動トランジスタ１３の各々のバックゲートはＮチャネルＭＯＳ駆動トランジスタ基板電位１０２にそれぞれ接続されている。１対のビット線１４，１５に任意の相補データ信号を供給しつつ、ワード線１００をＨレベルに設定することにより両ＮチャネルＭＯＳ転送トランジスタ１２を導通させれば、当該メモリセル１０に任意のデータを書き込むことができる。
【００１６】
ダミーメモリセル２０は、メモリセル１０のレプリカとして設けられたものであって、メモリセル１０と同様に、１対のＰチャネルＭＯＳ負荷トランジスタ２１と、１対のＮチャネルＭＯＳ転送トランジスタ２２と、１対のＮチャネルＭＯＳ駆動トランジスタ２３とを有する。一方のＰチャネルＭＯＳ負荷トランジスタ２１のドレインと一方のＮチャネルＭＯＳ駆動トランジスタ２３のドレインとの接続点が第１の記憶ノード４を、他方のＰチャネルＭＯＳ負荷トランジスタ２１のドレインと他方のＮチャネルＭＯＳ駆動トランジスタ２３のドレインとの接続点が第２の記憶ノード５をそれぞれ構成する。第１の記憶ノード４は一方のＮチャネルＭＯＳ転送トランジスタ２２を介して一方のダミービット線２４に、第２の記憶ノード５は他方のＮチャネルＭＯＳ転送トランジスタ２２を介して他方のダミービット線２５にそれぞれ接続されている。両ＮチャネルＭＯＳ転送トランジスタ２２の各々のゲートは、前記ワード線１００に接続されている。両ＰチャネルＭＯＳ負荷トランジスタ２１の各々のソースは前記ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１に、両ＮチャネルＭＯＳ駆動トランジスタ２３の各々のソースは前記ＮチャネルＭＯＳ駆動トランジスタ用ソース電源１０５にそれぞれ接続されている。また、両ＰチャネルＭＯＳ負荷トランジスタ２１の各々のバックゲートは前記ＰチャネルＭＯＳ負荷トランジスタ基板電位１０４に、両ＮチャネルＭＯＳ転送トランジスタ２２の各々のバックゲートは前記ＮチャネルＭＯＳ転送トランジスタ基板電位１０３に、両ＮチャネルＭＯＳ駆動トランジスタ２３の各々のバックゲートは前記ＮチャネルＭＯＳ駆動トランジスタ基板電位１０２にそれぞれ接続されている。
【００１７】
電圧制御回路３０は、メモリセル１０へのデータ書き込み動作時に、ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を降圧する書き込み補助動作を行った後、ダミーメモリセル２０へのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了するように制御する回路であって、第１のＡＮＤゲート３１と、ＰチャネルＭＯＳリセットトランジスタ３２と、ＮチャネルＭＯＳ電位設定トランジスタ３３と、ＰチャネルＭＯＳ電位設定トランジスタ３４と、第２のＡＮＤゲート３５と、インバータ回路３６と、ＰチャネルＭＯＳプルダウントランジスタ３７と、ＰチャネルＭＯＳプルアップトランジスタ３８とを有する。
【００１８】
第１のＡＮＤゲート３１は、クロック信号２００と書き込みイネーブル信号２０１とを受け取り、その出力をＰチャネルＭＯＳリセットトランジスタ３２のゲートと、ＮチャネルＭＯＳ電位設定トランジスタ３３のゲートと、第２のＡＮＤゲート３５の第１入力とに供給する。
【００１９】
ＰチャネルＭＯＳリセットトランジスタ３２は、メモリセル１０へのデータ書き込み前に、すなわち第１のＡＮＤゲート３１の出力がＬレベルである間に導通して、ダミーメモリセル２０の第２の記憶ノード５をＨレベルにリセットするためのトランジスタである。この際、当該ダミーメモリセル２０の第１の記憶ノード４は自動的にＬレベルにリセットされる。
【００２０】
ＮチャネルＭＯＳ電位設定トランジスタ３３は、メモリセル１０へのデータ書き込み動作が開始した時点から、すなわち第１のＡＮＤゲート３１の出力がＬレベルからＨレベルへ遷移した時点から導通して、一方のダミービット線２５の電位をＬレベルに設定する。ＰチャネルＭＯＳ電位設定トランジスタ３４は、当該ダミービット線２５の電位がＬレベルに設定された時点から導通して、他方のダミービット線２４の電位をＨレベルに設定する。つまり、これらの電位設定トランジスタ３３，３４は、第１及び第２の記憶ノード４，５のリセットされた電位を各々反転させるように、ダミーメモリセル２０に書き込むべき所定のダミーデータを供給するものである。
【００２１】
第２のＡＮＤゲート３５は、ダミーメモリセル２０の第２の記憶ノード５の電位を第２入力として受け取り、その出力をインバータ回路３６の入力と、ＰチャネルＭＯＳプルアップトランジスタ３８のゲートとに供給する。インバータ回路３６は、第２のＡＮＤゲート３５の出力を反転した信号をＰチャネルＭＯＳプルダウントランジスタ３７のゲートに供給する。
【００２２】
この結果、電圧制御回路３０は、通常はＰチャネルＭＯＳプルアップトランジスタ３８が導通してＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を高い電圧に保持し、メモリセル１０へのデータ書き込み動作が開始して第２のＡＮＤゲート３５の出力がＨレベルになるとＰチャネルＭＯＳプルダウントランジスタ３７が導通してＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を降圧する書き込み補助動作を開始し、ダミーメモリセル２０へのデータ書き込み動作が完了して第２の記憶ノード５の電位がＬレベルになると書き込み補助動作を終了してＰチャネルＭＯＳプルアップトランジスタ３８が再度導通することによりＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を元の電圧に戻すように動作する。
【００２３】
以上のとおり、図１のスタティック型半導体記憶装置によれば、書き込み完了タイミング検出用のダミーメモリセル２０をメモリセル１０のレプリカとして設け、ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を降圧する書き込み補助動作を行う際に、ダミーメモリセル２０の第２の記憶ノード５の電位をもとに書き込み補助動作の終了タイミングを決定することとしたので、書き込み動作の補助に必要な最小限の電圧調整幅が得られる。この結果、書き込み動作の安定性を高め、かつ低消費電力化、データ保持特性の向上を実現できる。
【００２４】
図２は、本発明に係るスタティック型半導体記憶装置の他の構成例を示している。図２によれば、第１及び第２のダミーメモリセル２０ａ，２０ｂがそれぞれメモリセル１０のレプリカとして設けられる。２４ａ及び２５ａは第１のダミーメモリセル２０ａの１対のダミービット線であり、２４ｂ及び２５ｂは第２のダミーメモリセル２０ｂの１対のダミービット線である。電圧制御回路３０は、第１及び第２のダミーメモリセル２０ａ，２０ｂへのデータ書き込み動作の完了を示す２つの信号に応答して、ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を降圧する書き込み補助動作の終了タイミングを決定するように構成されている。具体的に説明すると、３２ａ及び３２ｂはＰチャネルＭＯＳリセットトランジスタ、３３ａ及び３３ｂはＮチャネルＭＯＳ電位設定トランジスタ、３４ａ及び３４ｂはＰチャネルＭＯＳ電位設定トランジスタであり、第２のＡＮＤゲート３５は、第１のＡＮＤゲート３１の出力と、第１のダミーメモリセル２０ａへのデータ書き込み動作の完了を示す信号と、第２のダミーメモリセル２０ｂへのデータ書き込み動作の完了を示す信号とを受け取る３入力ゲートである。
【００２５】
図２のスタティック型半導体記憶装置では、第１及び第２のダミーメモリセル２０ａ，２０ｂへのデータ書き込み動作の完了を示す２つの信号の論理積に基づいて、第２のＡＮＤゲート３５にて書き込み補助動作の終了タイミングを決定する。メモリセル１０並びに第１及び第２のダミーメモリセル２０ａ，２０ｂの書き込み特性にはばらつきがあるが、第１及び第２のダミーメモリセル２０ａ，２０ｂのうち遅くデータ書き込み動作が完了するダミーメモリセルの特性に従って書き込み補助動作の終了タイミングが決定されるので、メモリセル１０の書き込み動作の確実性が向上する。
【００２６】
なお、第１及び第２のダミーメモリセル２０ａ，２０ｂへのデータ書き込み動作の完了を示す２つの信号の論理和に基づいて書き込み補助動作の終了タイミングを決定することとしてもよい。また、３個以上のダミーメモリセルをメモリセル１０のレプリカとして設けてもよい。使用するダミーメモリセルの数を動的に変更することも可能である。
【００２７】
図３は、本発明に係るスタティック型半導体記憶装置の更に他の構成例を示している。図３によれば、１本のワード線１００を共有する複数のメモリセル１０が第１のワード３００を構成し、他の１本のワード線１００を共有する複数のメモリセル１０が第２のワード３０１を構成する。第１のワード３００と第２のワード３０１との間で電源系統が分離されており、ワード毎にダミーメモリセル２０と電圧制御回路３０とが設けられる。ワード毎の電圧制御回路３０は、ダミーメモリセル２０を利用して複数のメモリセル１０の各々に同じ書き込み補助動作を行う。ここに、書き込み補助動作とは、ＰチャネルＭＯＳ負荷トランジスタ用ソース電源１０１を降圧する動作と、ＮチャネルＭＯＳ駆動トランジスタ用ソース電源１０５を昇圧する動作と、ＰチャネルＭＯＳ負荷トランジスタ基板電位１０４を上げる動作と、ＮチャネルＭＯＳ転送トランジスタ基板電位１０３を上げる動作と、ＮチャネルＭＯＳ駆動トランジスタ基板電位１０２を下げる動作とのうち少なくとも１つの動作をいう。電圧制御回路３０は、メモリセル１０へのデータ書き込み動作時に、ダミーメモリセル２０へのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了するように制御する。
【００２８】
図３によれば、ワード毎に独立した電圧制御回路３０を設けたので、書き込み補助動作がデータを書き込まないワード（非選択ワード）中のメモリセル１０のリテンションに悪影響を及ぼすことがない。複数のダミーメモリセルをワード毎に設けてもよい。
【００２９】
図４は、本発明に係るスタティック型半導体記憶装置の更に他の構成例を示している。図４によれば、１対のビット線１４，１５を共有する複数のメモリセル１０が第１のビット４００を構成し、他の１対のビット線１４，１５を共有する複数のメモリセル１０が第２のビット４０１を構成する。第１のビット４００と第２のビット４０１との間で電源系統が分離されており、ビット毎にダミーメモリセル２０と電圧制御回路３０とが設けられる。１１０はダミーワード線である。ビット毎の電圧制御回路３０は、複数のメモリセル１０の各々に同じ書き込み補助動作を行い、ダミーメモリセル２０へのデータ書き込み動作の完了を検知した時点で書き込み補助動作を終了するように制御する。
【００３０】
図４によれば、ビット毎に独立した電圧制御回路３０を設けたので、書き込み補助動作がデータを書き込まないビット（非選択ビット）中のメモリセル１０のリテンションに悪影響を及ぼすことがない。複数のダミーメモリセルをビット毎に設けてもよい。複数ビットからなるブロック毎に１つの電圧制御回路３０と、１又は複数のダミーメモリセルとを設けてもよい。
【００３１】
以上、図１〜図４を用いて本発明の実施形態を説明したが、種々の変形が可能である。例えば、図１中のダミーメモリセル２０の１対のＮチャネルＭＯＳ駆動トランジスタ２３の各々のソース電源を別々に制御することにより、ダミーメモリセル２０の第１及び第２の記憶ノード４，５をリセットすることも可能である。メモリセル１０中のＮチャネルＭＯＳ転送トランジスタ１２のゲートに与える選択信号に先んじて、ダミーメモリセル２０中のＮチャネルＭＯＳ転送トランジスタ２２のゲートにダミー選択信号を与えるようにしてもよい。ダミーメモリセル２０中に流れる電流をもとに当該ダミーメモリセル２０へのデータ書き込み動作の完了を検知することもできる。
【００３２】
また、ダミーメモリセル２０において、ＰチャネルＭＯＳ負荷トランジスタ２１のソース電源、ＮチャネルＭＯＳ駆動トランジスタ２３のソース電源、ＰチャネルＭＯＳ負荷トランジスタ２１の閾値、ＮチャネルＭＯＳ転送トランジスタ２２の閾値、ＮチャネルＭＯＳ駆動トランジスタ２３の閾値のうちいずれかを調整することにより、電圧制御回路３０の動作タイミングを調整することも可能である。
【００３３】
また、電圧制御回路３０における書き込み補助動作の開始タイミング及び終了タイミングを外部信号に応じて調整できるようにしてもよい。電圧制御回路３０による書き込み補助動作を外部信号に応じて禁止することも可能である。
【産業上の利用可能性】
【００３４】
以上説明してきたとおり、本発明に係るスタティック型半導体記憶装置は、書き込み完了タイミング検出用のダミーメモリセルをメモリセルのレプリカとして設け、ダミーメモリセルの情報をもとにメモリセルの書き込み補助動作の終了タイミングを決定することとしたので、書き込み動作の安定性を高め、かつ低消費電力化、データ保持特性の向上を実現でき、いわゆるＳＲＡＭ等として有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るスタティック型半導体記憶装置の構成例を示す回路図である。
【図２】本発明に係るスタティック型半導体記憶装置の他の構成例を示す回路図である。
【図３】本発明に係るスタティック型半導体記憶装置の更に他の構成例を示す回路図である。
【図４】本発明に係るスタティック型半導体記憶装置の更に他の構成例を示す回路図である。
【符号の説明】
【００３６】
４，５  ダミーメモリセルの記憶ノード
１０  メモリセル
１１  ＰチャネルＭＯＳ負荷トランジスタ
１２  ＮチャネルＭＯＳ転送トランジスタ
１３  ＮチャネルＭＯＳ駆動トランジスタ
１４，１５  ビット線
２０，２０ａ，２０ｂ  ダミーメモリセル
２１  ＰチャネルＭＯＳ負荷トランジスタ
２２  ＮチャネルＭＯＳ転送トランジスタ
２３  ＮチャネルＭＯＳ駆動トランジスタ
２４，２５  ダミービット線
２４ａ，２５ａ  ダミービット線
２４ｂ，２５ｂ  ダミービット線
３０  電圧制御回路
３１，３５  ＡＮＤゲート
３２，３２ａ，３２ｂ  ＰチャネルＭＯＳリセットトランジスタ
３３，３３ａ，３３ｂ  ＮチャネルＭＯＳ電位設定トランジスタ
３４，３４ａ，３４ｂ  ＰチャネルＭＯＳ電位設定トランジスタ
３６  インバータ回路
３７  ＰチャネルＭＯＳプルダウントランジスタ
３８  ＰチャネルＭＯＳプルアップトランジスタ
１００  ワード線
１０１  ＰチャネルＭＯＳ負荷トランジスタ用ソース電源
１０２  ＮチャネルＭＯＳ駆動トランジスタ基板電位
１０３  ＮチャネルＭＯＳ転送トランジスタ基板電位
１０４  ＰチャネルＭＯＳ負荷トランジスタ基板電位
１０５  ＮチャネルＭＯＳ駆動トランジスタ用ソース電源
１１０  ダミーワード線
２００  クロック信号
２０１  書き込みイネーブル信号
３００，３０１  ワード
４００，４０１  ビット
【図１】
2007328900.tif 000003
【図２】
2007328900.tif 000004
【図３】
2007328900.tif 000005
【図４】
2007328900.tif 000006