(57)【要約】【課題】ＭＯＳＦＥＴの静電破壊耐量を改善するために、ゲート端子−ソース端子間に保護ダイオードと抵抗体を接続する場合がある。抵抗体を接続する場合は、その分チップサイズが増大したり、動作領域が小さくなるなど問題であった。【解決手段】保護ダイオードの中心のポリシリコンに低濃度不純物を拡散し、抵抗層とする。保護ダイオードに加えて抵抗層によって静電破壊から保護することができ、静電破壊耐量が向上する。また、ゲートパッド電極の形成領域内で抵抗層を配置できるので、チップサイズの増大、動作面積の縮小などを回避できる。【選択図】    図１
2007220814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＭＯＳ型素子と保護素子を集積化した半導体装置において、
前記保護素子は、一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードと抵抗層とを直列に接続してなり、一端の前記抵抗層を前記ＭＯＳ型素子のゲート端子に接続し、多端を前記ＭＯＳ型素子のソース端子に接続したことを特徴とする半導体装置。
【請求項２】
前記抵抗層は、前記低濃度領域と同等の不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗層に、前記ＭＯＳ型素子のゲート電極に接続する金属層がコンタクトすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記保護素子は、前記抵抗層を中心とした同心円の環状に前記ｐｎ接合ダイオードを配置することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にＭＯＳ型素子と静電耐量を向上した保護素子を同一チップに集積化した半導体装置に関する。
【背景技術】
【０００２】
図４に従来の半導体装置を示す。図４（Ａ）は平面図、図４（Ｂ）は図４（Ａ）のｂ−ｂ線断面図、図５は等価回路図である。
【０００３】
図４のごとく保護素子３２は、ＭＯＳＦＥＴ３６と同一チップ上に集積化されている。動作領域３５はＭＯＳＦＥＴ３６が配置され、ＭＯＳＦＥＴ３６のゲート電極はゲート連結電極３４により動作領域３５外に引き出され、ゲートパッド電極３１と接続する。
【０００４】
保護素子はゲートパッド電極３１下方の基板（ｎ−型エピタキシャル層）４０上にフィールド酸化膜２５を介して配置され、ｐｎ接合ダイオードを複数接続した双方向の保護ダイオード３２である。保護ダイオード３２は同心円の環状に低濃度領域（ｐ型領域）４５と高濃度領域（ｎ＋型領域）４６が配置され、最外周のｎ＋型領域４６が絶縁膜５０に設けたコンタクトホールを介してＭＯＳＦＥＴ３６のソース電極３７に接続し、最内周（中央）のｎ＋型領域４６がゲートパッド電極３１に接続する。抵抗体３３はポリシリコンで形成され、一端がゲートパッド電極３１に接続し、他端がゲート連結電極３４に接続されている。
【０００５】
つまり、図５のごとく保護ダイオード３２は、ＭＯＳＦＥＴ３６のゲート端子Ｇ−ソース端子Ｓ間に接続されており、また抵抗体３３もゲート端子Ｇに接続している（例えば特許文献１参照。）。
【特許文献１】特開２００２−４３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＭＯＳＦＥＴでは薄いゲート酸化膜を静電破壊から保護するため、ゲート電極とソース電極間に保護ダイオードが接続される。１つのｐｎ接合ダイオードは所定のツェナー電圧を有するので、これらのｐｎ接合ダイオードを複数直列接続することで保護ダイオード３２は所定の耐圧を確保している。
【０００７】
また上記のＭＯＳＦＥＴでは保護ダイオード３２に加えて、ゲート電極に高い抵抗値を有する抵抗体３３が接続される。これにより、ゲート端子Ｇ−ソース端子Ｓ間に係る静電気を減衰させることができ、脆弱なゲート酸化膜を静電破壊から防止している。
【０００８】
静電気を減衰するためには抵抗体３３は、狭く長いパターンのポリシリコンをチップ内に引き回すように配置する必要性があり、抵抗体３３を配置する為の面積を確保しなければならず、チップの小型化制約・動作有効面積の減少という課題を持っていた。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、半導体基板上にＭＯＳ型素子と保護素子を集積化した半導体装置において、前記保護素子は、一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードと抵抗層とを直列に接続してなり、一端の前記抵抗層を前記ＭＯＳ型素子のゲート端子に接続し、多端を前記ＭＯＳ型素子のソース端子に接続したことにより解決するものである。
【発明の効果】
【００１０】
本発明に依れば、第１に、保護ダイオードのみで静電破壊からの保護を行う場合と比較して、静電ストレスを緩和させる抵抗層を内蔵する為、静電破壊耐量を向上させることができる。
【００１１】
第２に、抵抗層は保護ダイオードのｐｎ接合のパターンを変更するのみで形成できる。したがって、特別な工程を付加することなく、従来の保護ダイオードのみの場合と比較して静電破壊耐量を向上させることができる。
【００１２】
第３に、抵抗体を配置するための面積が不要となる。抵抗層は、保護ダイオードの中心部に内蔵される。つまり、ゲートパッド電極の形成領域内に抵抗層を配置できる。したがって、保護ダイオードに加えて抵抗体を配置する場合と比較して、チップの小型化あるいは動作面積の拡大に寄与できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を図１から図３を参照して説明する。ここでは、ＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に示す。
【００１４】
図１は本実施形態の半導体装置を示す図である。図１（Ａ）はチップの平面図であり、図１（Ｂ）は、図１（Ａ）のａ−ａ線断面図である。
【００１５】
図１（Ａ）のごとく、半導体装置は、保護素子２とＭＯＳＦＥＴ６とを同一チップ上に集積化したものである。ＭＯＳＦＥＴ６は、例えばトレンチ構造のｎチャネル方ＭＯＳＦＥＴであり、保護素子２はポリシリコンに一導電型の高濃度領域２２および逆導電型の低濃度領域２３を選択的に形成した双方向の保護ダイオード２である。
【００１６】
一点鎖線で示す動作領域５にはＭＯＳＦＥＴ６が構成されている。動作領域５上には、ＭＯＳＦＥＴ６のソース領域に接続するソース電極７が設けられる。
【００１７】
ゲートパッド電極１は動作領域５外の例えばチップコーナー部に配置される。ゲートパッド電極１はソース電極と同一金属層により構成され、ポリシリコン層などによるゲート配線４によりＭＯＳＦＥＴ６のゲート電極と接続される。保護ダイオード２は、破線のごとくゲートパッド電極１下方に設けられる。
【００１８】
保護ダイオード２は、ｎ型の高濃度領域（以下ｎ＋型領域）２２およびｐ型の低濃度領域（以下ｐ型領域）２３からなるｐｎ接合ダイオード２’と、抵抗層２１を有し、これらを直列に接続したものである。
【００１９】
すなわち保護ダイオード２は、ポリシリコン層に不純物を拡散し、ハッチングで示す円形の抵抗層２１を中心としてｎ＋型領域２２およびｐ型領域２３よりなるｐｎ接合ダイオード２‘を同心円の環状に配置する。ｐｎ接合は、耐圧に応じて１つまたは複数設けられる。尚、ｐｎ接合は環状に設けられるが、最外周のｎ＋型領域２２の形状は円形に限らない。
【００２０】
抵抗層２１は、例えばｐ型領域２３と同程度の低濃度（例えばドーズ量１．５×１０１４ｃｍ−２）のｐ型不純物領域であり、抵抗値は、５０Ω〜１００Ω程度である。
【００２１】
保護ダイオード２の一端となる抵抗層２１はゲートパッド電極１とコンタクトし、保護ダイオード２の他端となる最外周のｎ＋型領域２２は動作領域５のソース電極と接続する。
【００２２】
抵抗層２１は保護ダイオード２の中心に設けられる。ｐｎ接合は、必要耐圧に応じた数で設けられるため、中心に抵抗層２１を配置することにより、保護ダイオード２が若干大きくなる場合もある。しかしその場合であっても、保護ダイオード２上を覆うゲートパッド電極１の形成領域内に十分収めることができる。したがって、従来（図４）のごとく、ゲートパッド電極３１の形成領域に加えて抵抗体３３の形成領域を確保していた場合と比較して、本実施形態ではゲートパッド電極１の形成領域を確保するのみでよく、チップの小型化、あるいは動作領域の面積の増加に寄与できる。
【００２３】
図１（Ｂ）のごとく、半導体基板１０は、ｎ＋型の半導体基板１１の上にｎ−型エピタキシャル層１２を積層したものであり、ｎ−型エピタキシャル層１２はドレイン領域となる。その表面にｐ型の不純物をドープしてチャネル層１３を設け、ＭＯＳＦＥＴ６を設ける。本実施形態ではＭＯＳＦＥＴ６が配置されるチャネル層１３の形成領域を動作領域５とする（図１参照）。
【００２４】
トレンチ１４は、半導体基板１０をエッチングし、チャネル層１３を貫通してドレイン領域１２まで到達させる。トレンチ１４の内壁はゲート酸化膜１５で被膜され、トレンチ１４内にゲート電極１６が埋設される。ゲート電極１６は不純物が導入されたポリシリコンよりなる。
【００２５】
トレンチ１４に隣接したチャネル層１３表面にはｎ＋型のソース領域１８が形成され、隣り合う２つのセルのソース領域１８間のチャネル層１３表面にはｐ＋型のボディ領域１９が形成される。ゲート電圧印加時にはチャネル層１３にはソース領域１８からトレンチ１４に沿ってチャネル領域（不図示）が形成される。
【００２６】
ゲート電極１６上は層間絶縁膜２０で覆われ、その上に設けたソース電極７がコンタクトホールＣＨを介してソース領域１８およびボディ領域１９に接続する。
【００２７】
保護ダイオード２は、動作領域５外の基板１０表面に配置される。保護ダイオード２のポリシリコンは、トレンチ１４にポリシリコンを埋設する際に、動作領域５外のｎ−型エピタキシャル層１２上にフィールド酸化膜２５を介して所望のパターンに堆積したものである。保護ダイオード２はｐ型領域２３とｎ＋型領域２２を交互に配置して、複数のｐｎ接合ダイオード２’を直列接続している。このｐｎ接合は、その接合端をポリシリコン側面に露出しないように同心円の環状に配置され、閉ループの形状によりリーク電流を抑制している。
【００２８】
そして保護ダイオード２の中心には、低濃度不純物領域である抵抗層２１が配置される。抵抗層２１は、本実施形態ではｐ型領域２３と同程度の不純物濃度を有する。これにより、保護ダイオード２のｐ型領域２３の形成時に同時に抵抗層２１を形成することができる。つまり、保護ダイオード２の不純物注入のパターンを変更するのみで、保護ダイオード２に抵抗層２１を内蔵することができる。
【００２９】
図２は、図１の等価回路図である。保護ダイオード２は、ＭＯＳＦＥＴ６ソース端子Ｓ−ゲート端子Ｇ間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。なおダイオードＤIはＭＯＳＦＥＴのドレイン端子Ｄとソース端子Ｓ間に形成される寄生ダイオードである。
【００３０】
さらに、本実施形態では、保護ダイオード２の一端に抵抗層２１が内蔵されている。したがって、回路では図のごとく保護ダイオード２とゲート端子Ｇ間に抵抗層２１が接続されたこととなり、ｐｎ接合ダイオード２’のみの場合と比較して、静電破壊耐量を向上させることができる。
【００３１】
そして、抵抗層２１は、ゲートパッド電極１の形成領域に配置することができるので、チップサイズの増大、動作面積の縮小などを回避できる。
【００３２】
また、保護ダイオード２と寄生ダイオードＤIを介してゲート端子Ｇ−ドレイン端子Ｄ間に静電気の電流経路が形成される。従って、ゲート端子Ｇ−ドレイン端子Ｄ間の静電耐量もゲート端子Ｇ−ソース端子Ｓ間の静電耐量と同等に向上させることができる。
【００３３】
図３を参照して上記の保護ダイオード２の製造方法を説明する。図３は図２の保護ダイオード２部分の拡大断面図である。
【００３４】
ｎ＋型シリコン半導体基板１１の上にｎ−型エピタキシャル層１２を積層した半導体基板１０を準備する。ｎ−型エピタキシャル層１２上に、フィールド酸化膜２５（厚みは６０００Å〜８０００Å程度）を形成し、更にその上にポリシリコン層１７を堆積する。ポリシリコン層１７はゲート電極１６を形成するポリシリコンを所望の形状（例えば円形）にパターニングしたものである。ポリシリコン層１７の厚みは例えば８０００Åである。
【００３５】
ｐ型領域２３および抵抗層２１を形成するため全面に例えばボロン（Ｂ）をドーズ量１．５×１０１４ｃｍ−２、注入エネルギー５０ＫｅＶでイオン注入し、ＣＶＤ酸化膜（不図示）を全面に形成し、熱処理（９００℃のＮ２雰囲気で２５分程度）を行う（図３（Ａ））。
【００３６】
その後、レジスト膜で選択的に開口したＣＶＤ酸化膜からなるマスク３０を形成する。その後、全面に、ＰＯＣｌ３（オキシ塩化リン）をデポジションするなどして高濃度（例えばドーズ量１×１０１６ｃｍ−２程度）のｎ型不純物をドープする（図３（Ｂ））。その後、熱処理(９５０℃、１８０分)によりｎ型不純物を拡散してｎ＋型領域２２を選択的に形成する。
【００３７】
表面のＣＶＤ酸化膜からなるマスク３０を除去する。これにより、中央に抵抗値５０Ω〜１００Ω程度の抵抗層２１が形成され、同時にｎ＋型領域２２およびｐ型領域２３よりなるｐｎ接合ダイオード２’が形成される。つまり、中心部に抵抗層２１を有し、抵抗層２１とｐｎ接合ダイオード２’が直列に接続した保護ダイオード２が形成される（図３（Ｃ））。
【００３８】
その後層間絶縁膜となるＢＰＳＧ膜２０等を保護ダイオード２上に堆積し、保護ダイオード２の中心部と外周部にコンタクト孔を設ける。更に、全面に金属層をスパッタし、ソース電極７およびゲートパッド電極２を所望の形状にパターンニングする。ゲートパッド電極１は、保護ダイオード２の中央の抵抗層２１とコンタクトし、保護ダイオード２の最外周のｎ＋型領域２２はソース電極７とコンタクトする（図３（Ｄ））。
【００３９】
このように、本実施形態によれば、抵抗層２１をｐ型領域２３と同一工程にて形成できる。すなわち抵抗体を別途設けずに、従来の保護ダイオードのパターンを変更するのみで、静電破壊耐量を向上させることができる。
【００４０】
尚、本実施形態では抵抗層２１の不純物濃度をｐ型領域２３と同程度としたが、これに限らず、抵抗層２１とｐ型領域２３を別工程で形成してもよい。その場合、ゲートパッド電極１とのコンタクトが十分可能な範囲で不純物濃度を低減でき、抵抗値に応じて適宜選択可能である。
【００４１】
また、本実施形態ではＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に説明したが、ｐチャネル型ＭＯＳＦＥＴの場合も同様に実施できる。ｐチャネル型ＭＯＳＦＥＴの場合は、ｎ型不純物により低濃度領域２３および抵抗層２１が形成され、ｐ型不純物により高濃度領域２２が形成される。
【００４２】
さらに、ＭＯＳ型素子はＭＯＳＦＥＴに限らず、例えばＩＧＢＴ等他のＭＯＳ型素子でも同様に実施できる。
【図面の簡単な説明】
【００４３】
【図１】本実施形態の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本実施形態の半導体装置を説明する等価回路図である。
【図３】本実施形態の保護ダイオードの製造方法を説明する断面図。
【図４】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図５】従来の半導体装置を説明する等価回路図である。
【符号の説明】
【００４４】
１        ゲートパッド電極
２        保護ダイオード
２’      ｐｎ接合ダイオード
４        ゲート配線
５        動作領域
６        ＭＯＳＦＥＴ
７        ソース電極
１０      半導体基板
１１      ｎ＋型半導体基板
１２      ｎ−型エピタキシャル層
１３      チャネル層
１４      トレンチ
１５      ゲート酸化膜
１６      ゲート電極
１８      ソース領域
１９      ボディ領域
２０      層間絶縁膜（ＢＰＳＧ膜）
２１      抵抗層
２２      高濃度領域
２３      低濃度領域
３０      マスク（ＣＶＤ酸化膜）
３３      抵抗体
３１      ゲートパッド電極
３２      保護ダイオード
３４      ゲート連結電極
３５      動作領域
４５      低濃度領域
４６      高濃度領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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