(57)【要約】【課題】高速な４相クロック信号を生成する。【解決手段】同一構成の論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄは、それぞれ、ＰＭＯＳトランジスタＭＰ１（以下、単にＭＰ１と略す）、ＮＭＯＳトランジスタＭＮ１、ＭＮ２（以下、単にＭＮ１、ＭＮ２と略す）を備える。ＭＰ１とＭＮ１のゲートを入力端子ＩＮ１に、ＭＮ２のゲートを入力端子ＩＮ２に、ＭＰ１とＭＮ１のドレインを出力端子ＯＵＴに、ＭＮ１のソースをＭＮ２のドレインに、ＭＰ１のソースを制御可能な電源ＶＣに接続し、ＭＮ２のソースを接地する。論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれの入力端子ＩＮ１とＩＮ２は、論理反転回路１０ｂと１０ｃ、１０ｃと１０ｄ、１０ｄと１０ａ、１０ａと１０ｂのそれぞれの出力端子ＯＵＴに接続される。【選択図】図１
2007188395.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第４の論理反転回路を備え、
前記第１〜第４の論理反転回路は、それぞれ、第１および第２の電源間に接続され、第１および第２の入力端子と出力端子とを備え、
各前記論理反転回路は、前記第１の入力端子が第１のレベルである場合に前記出力端子が第２のレベルとなり、前記第１および第２の入力端子が第２のレベルである場合に前記出力端子が第１のレベルとなる回路であり、
前記第１〜第４の論理反転回路のそれぞれの第１の入力端子は、それぞれ前記第２、第３、第４、第１の論理反転回路の出力端子に接続され、前記第１〜第４の論理反転回路のそれぞれの第２の入力端子は、それぞれ前記第３、第４、第１、第２の論理反転回路の出力端子に接続されることを特徴とするクロック信号発生回路。
【請求項２】
前記第１〜第４の論理反転回路は、それぞれ、
第１の第１導電型ＭＯＳトランジスタと、第１および第２の第２導電型ＭＯＳトランジスタとを備えると共に、
前記第１の第１導電型ＭＯＳトランジスタのゲートと前記第１および第２の第２導電型ＭＯＳトランジスタの一方のゲートとを前記第１の入力端子に接続し、前記第１および第２の第２導電型ＭＯＳトランジスタの他方のゲートを前記第２の入力端子に接続し、前記第１の第１導電型ＭＯＳトランジスタのドレインと前記第１の第２導電型ＭＯＳトランジスタのドレインとを前記出力端子に接続し、前記第１の第２導電型ＭＯＳトランジスタのソースと前記第２の第２導電型ＭＯＳトランジスタのドレインとを接続し、前記第１の第１導電型ＭＯＳトランジスタのソースを前記第１の電源に接続し、前記第２の第２導電型ＭＯＳトランジスタのソースを前記第２の電源に接続する回路であることを特徴とする請求項１記載のクロック信号発生回路。
【請求項３】
前記第１〜第４の論理反転回路は、それぞれ、ソースを前記第１の第１導電型ＭＯＳトランジスタのソースと接続し、ドレインを前記第１の第１導電型ＭＯＳトランジスタのドレインと接続し、ゲートを前記第２の入力端子に接続する第２の第１導電型ＭＯＳトランジスタをさらに備えることを特徴とする請求項２記載のクロック信号発生回路。
【請求項４】
第１および第２の電源間に接続される第１〜第４の２入力ＮＡＮＤ回路を備え、
前記第１〜第４の２入力ＮＡＮＤ回路のそれぞれの一方の入力端子は、それぞれ前記第２、第３、第４、第１の２入力ＮＡＮＤ回路の出力端子に接続され、前記第１〜第４の２入力ＮＡＮＤ回路のそれぞれの他方の入力端子は、それぞれ前記第３、第４、第１、第２の２入力ＮＡＮＤ回路の出力端子に接続されることを特徴とするクロック信号発生回路。
【請求項５】
前記２入力ＮＡＮＤ回路に替えて２入力ＮＯＲ回路とすることを特徴とする請求項４記載のクロック信号発生回路。
【請求項６】
請求項１〜５のいずれか一に記載のクロック信号発生回路を備え、前記第１および第２の電源間の電圧を制御して発生するクロック信号の発振周波数を可変とすることを特徴とする電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生回路に係り、特に、４相のクロック信号を生成するクロック信号発生回路に係る。
【背景技術】
【０００２】
高速データ転送技術やオンチップの高速クロック分配技術において、位相差が９０°の４相クロック信号による方法が知られている。たとえば、ダブルデータレートのソースシンクロナス方式のデータ転送では、データ信号とストローブ信号とを同じ位相で送出し、受信端でストローブ信号を９０°遅らせてデータをラッチする。また、複数のデータ線で共有されるクロック線では、負荷が重くなるため、クロック信号の動作周波数をデータ転送速度の１／２、すなわちデータの動作周波数の１／４とするようなクロック分配技術においても、位相差９０°の４相のクロック信号が用いられる。
【０００３】
このような４相クロック信号の生成方式としては、従来、図５に示すように、電源電圧ＶＣが制御されるインバータ１００ａ、１００ｂ、１００ｃを縦続接続した３段リングオシレータと分周回路１０１との組み合わせによる電圧制御発振回路（ＶＣＯ）が広く知られている。すなわち、リングオシレータの出力信号Ｒ０を４分周する分周回路１０１に入力し、順に９０°ずつ位相の異なるクロック信号Ｃ１０１、Ｃ１０２、Ｃ１０３、Ｃ１０４を出力する。クロック信号Ｃ１０１を外部クロック信号Ｅｘと同期するように、図示されない位相周波数検出回路ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦによって電源電圧ＶＣを調整することで、リングオシレータの発振周期を外部クロック信号の位相差９０°とする４相クロック信号を生成することができる。
【０００４】
次に、クロック信号発生回路が発生する信号のタイミングについて説明する。図６は、図５のクロック信号発生回路が発生する信号のタイミングチャートである。図６において、出力信号Ｒ０を４分周し、順に９０°ずつ位相の異なるクロック信号Ｃ１０１、Ｃ１０２、Ｃ１０３、Ｃ１０４が生成される。また、クロック信号Ｃ１０１は、外部クロック信号Ｅｘに同期する。リングオシレータを構成するインバータ１００ａ、１００ｂ、１００ｃのそれぞれの伝搬時間をｔＰＤ１とすると、３段リングオシレータの発振周期Ｔ０〜Ｔ８は、６ｔＰＤ１になる。すなわち、４相クロック信号の実効的な動作周波数は、１／（６ｔＰＤ１）になる。リングオシレータは、最小の論理単位であるインバータで構成されるため、ｔＰＤ１はプロセス固有の最小の伝搬時間である。
【０００５】
しかしながら、図５のクロック信号発生回路において、１／（６ｔＰＤ１）という実効的な動作周波数は、必ずしも高速化に対する要求を満たしていなかった。さらに、４相クロック信号の実際の動作周波数に対して、リングオシレータは、４倍の周波数で動作するため、この動作速度が高速化のネックとなる。
【０００６】
この高速化のネックを解消する電圧制御発振回路が特許文献１において開示されている。この電圧制御発振回路は、ＲＳフリップフロップと定電流駆動インバータを組み合わせて４相クロックを生成するもので、それぞれの伝搬時間をｔＰＤ２、ｔＰＤ３とすると、４相クロックの実効的な動作周波数は、１／（ｔＰＤ２＋ｔＰＤ３）となる。ＲＳフリップフロップを最小の構成であるＮＡＮＤ回路の交差接続で構成したとすると、ｔＰＤ２はＮＡＮＤ回路１段の伝搬時間となる。ｔＰＤ２、ｔＰＤ３は、ｔＰＤ１より大きいが、ｔＰＤ２＋ｔＰＤ３は、６ｔＰＤ１よりは小さいために実効的な周波数が向上する。
【０００７】
【特許文献１】特開平１０−１２６２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１において開示されている電圧制御発振回路において、定電流駆動インバータの伝搬時間ｔＰＤ３は、単純なインバータ回路の伝搬時間ｔＰＤ１より大幅に遅いために、最高動作周波数の向上には改善の余地があると考えられる。しかしながら、このような改善の余地があるにもかかわらず、改善は困難なものであるとして検討がなされずに放置されていた。そして、従来、より高い動作周波数のクロック信号発生の試みは、なされていなかった。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクトに係るクロック信号発生回路は、第１〜第４の論理反転回路を備える。第１〜第４の論理反転回路は、それぞれ、第１および第２の電源間に接続され、第１および第２の入力端子と出力端子とを備える。各論理反転回路は、第１の入力端子が第１のレベルである場合に出力端子が第２のレベルとなり、第１および第２の入力端子が第２のレベルである場合に出力端子が第１のレベルとなる回路である。さらに、第１〜第４の論理反転回路のそれぞれの第１の入力端子は、それぞれ第２、第３、第４、第１の論理反転回路の出力端子に接続され、第１〜第４の論理反転回路のそれぞれの第２の入力端子は、それぞれ第３、第４、第１、第２の論理反転回路の出力端子に接続される。
【００１０】
第１の展開形態のクロック信号発生回路において、第１〜第４の論理反転回路は、それぞれ、第１の第１導電型ＭＯＳトランジスタと、第１および第２の第２導電型ＭＯＳトランジスタとを備え、第１の第１導電型ＭＯＳトランジスタのゲートと第１および第２の第２導電型ＭＯＳトランジスタの一方のゲートとを第１の入力端子に接続し、第１および第２の第２導電型ＭＯＳトランジスタの他方のゲートを第２の入力端子に接続し、第１の第１導電型ＭＯＳトランジスタのドレインと第１の第２導電型ＭＯＳトランジスタのドレインとを出力端子に接続し、第１の第２導電型ＭＯＳトランジスタのソースと第２の第２導電型ＭＯＳトランジスタのドレインとを接続し、第１の第１導電型ＭＯＳトランジスタのソースを第１の電源に接続し、第２の第２導電型ＭＯＳトランジスタのソースを第２の電源に接続する回路であってもよい。
【００１１】
第２の展開形態のクロック信号発生回路において、第１〜第４の論理反転回路は、それぞれ、ソースを第１の第１導電型ＭＯＳトランジスタのソースと接続し、ドレインを第１の第１導電型ＭＯＳトランジスタのドレインと接続し、ゲートを第２の入力端子に接続する第２の第１導電型ＭＯＳトランジスタをさらに備えるようにしてもよい。
【００１２】
本発明の他のアスペクトに係るクロック信号発生回路は、第１および第２の電源間に接続される第１〜第４の２入力ＮＡＮＤ回路を備える。第１〜第４の２入力ＮＡＮＤ回路のそれぞれの一方の入力端子は、それぞれ第２、第３、第４、第１の２入力ＮＡＮＤ回路の出力端子に接続され、第１〜第４の２入力ＮＡＮＤ回路のそれぞれの他方の入力端子は、それぞれ第３、第４、第１、第２の２入力ＮＡＮＤ回路の出力端子に接続される。
【発明の効果】
【００１３】
本発明によれば、４組の単純な構成の論理反転回路を組み合わせることで、高速な４相クロック信号を生成することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係るクロック信号発生回路は、第１〜第４の論理反転回路を備える。第１〜第４の論理反転回路は、それぞれ、ＰＭＯＳトランジスタと、第１および第２のＮＭＯＳトランジスタとを備え、ＰＭＯＳトランジスタのゲートと第１および第２のＮＭＯＳトランジスタの一方のトランジスタのゲートとを接続して第１の入力端子とし、第１および第２のＮＭＯＳトランジスタの他方のトランジスタのゲートを第２の入力端子とし、ＰＭＯＳトランジスタのドレインと第１のＮＭＯＳトランジスタのドレインとを接続して出力端子とする。また、第１のＮＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのドレインとを接続し、ＰＭＯＳトランジスタのソースを電圧制御可能な電源に接続し、第２のＮＭＯＳトランジスタのソースを接地する。さらに、第１〜第４の論理反転回路のそれぞれの第１の入力端子は、それぞれ第２、第３、第４、第１の論理反転回路の出力端子に接続され、第１〜第４の論理反転回路のそれぞれの第２の入力端子は、それぞれ第３、第４、第１、第２の論理反転回路の出力端子に接続される。
【００１５】
このように構成されるクロック信号発生回路は、４個の単純な構成の論理反転回路を組み合わせ、２組のＲＳフリップフロップを交差接続した回路に相当する。そして、論理反転回路の電源電圧を制御することで電圧制御発振回路となる。また、４個の論理反転回路のそれぞれの出力端子からは、９０度ずつ位相のずれたクロック信号が得られ、位相差がＭＯＳ伝搬時間の２倍と小さい４相クロック生成回路として機能する。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００１６】
図１は、本発明の第１の実施例に係るクロック信号発生回路の回路図である。図１においてクロック生成回路は、それぞれ同一の構成となる論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄを備える。それぞれの論理反転回路は、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを備える。そしてＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートとを入力端子ＩＮ１に接続し、ＮＭＯＳトランジスタＭＮ２のゲートを入力端子ＩＮ２に接続する。さらに、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとを出力端子ＯＵＴに接続する。また、ＮＭＯＳトランジスタＭＮ１のソースとＮＭＯＳトランジスタＭＮ２のドレインとを接続し、ＰＭＯＳトランジスタＭＰ１のソースを電源ＶＣに接続し、ＮＭＯＳトランジスタＭＮ２のソースを接地する。なお、電源ＶＣの電圧は、図示されない電圧制御回路によって可変とされる。
【００１７】
論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれの入力端子ＩＮ１は、論理反転回路１０ｂ、１０ｃ、１０ｄ、１０ａのそれぞれの出力端子ＯＵＴに接続される。また、論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれの入力端子ＩＮ２は、論理反転回路１０ｃ、１０ｄ、１０ａ、１０ｂのそれぞれの出力端子ＯＵＴに接続される。
【００１８】
このように構成されるクロック信号発生回路は、論理反転回路１０ａ、１０ｃで一つのＲＳフリップフロップを構成し、論理反転回路１０ｂ、１０ｄで他のＲＳフリップフロップを構成し、２組のＲＳフリップフロップを交差接続した回路に相当する。クロック信号発生回路は、電源ＶＣの電圧が制御されることで電圧制御発振回路となる。また、論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれの出力端子ＯＵＴからは、９０度ずつ位相のずれたクロック信号Ｃ１、Ｃ２、Ｃ３、Ｃ４が得られ、４相クロック生成回路として機能する。
【００１９】
次に、クロック信号発生回路の動作について説明する。図２は、本発明の第１の実施例に係るクロック信号発生回路の動作を表すタイミングチャートである。図２において、タイミングＴ０〜Ｔ８のそれぞれのタイミングでは、記号のみ異なるだけで同様に動作するので、ここではタイミングＴ０〜Ｔ１について説明する。クロック信号Ｃ１がローレベル、クロック信号Ｃ２がハイレベル、クロック信号Ｃ３がハイレベルであって、クロック信号Ｃ４がローレベルからハイレベルに遷移する（タイミングＴ０）と、クロック信号Ｃ２を出力する論理反転回路１０ｂの２つの入力であるクロック信号Ｃ３、Ｃ４がともにハイレベルとなる。したがって、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、クロック信号Ｃ２はハイレベルからローレベルに遷移する。それに伴い、論理反転回路１０ａ中のＰＭＯＳトランジスタＭＰ１がオンし、クロック信号Ｃ１がローレベルからハイレベルに遷移する（タイミングＴ１）。このようにして、Ｃ１↑、Ｃ２↑、Ｃ３↑、Ｃ４↑（↑は波形の立ち上がりを意味する）がそれぞれ時間２ｔＰＤ２の等間隔で遷移する。クロック信号Ｃ１を外部クロックＥｘに同期させると、図２の動作波形に示すように、実効動作周波数１／（２ｔＰＤ２）の４相クロック信号が生成される。
【００２０】
なお、後述する第３の実施例と比較すると、ＰＭＯＳトランジスタが削除される分だけゲート容量および拡散層容量が小さくなる。さらに、たとえばクロック信号Ｃ２がハイレベルでクロック信号Ｃ３がローレベルの期間（Ｔ２〜Ｔ３）中にクロック信号Ｃ１がハイレベルであって、論理反転回路１０ａの出力端子ＯＵＴは高インピーダンスになる。このときＣ４↓（↓は波形の立ち下がりを意味する）によるゲート容量結合によってクロック信号Ｃ１の出力レベルが低下するため、次のＣ１↓のタイミングが早くなる。この２点の効果により、実施例３より高速に動作する。また、分配クロックの実動作周波数より速く動作する部分はない。ただし、厳密には出力波形のデューティのアンバランスにより、実動作周波数の４／３倍の周波数で動作する。
【００２１】
例えば、外部電源電圧が１．８Ｖである場合、チャージポンプにおける最適な動作点は、ＶＣ＝０．９Ｖ付近になる。ＶＣ＝０．９Ｖにおける回路シミュレーションによると、実効動作周波数は、従来のリングオシレータの構成例では１．４４ＧＨｚであり、本実施例では３．２５ＧＨｚであった。その理由は、実効的な動作周波数が、従来例の１／（６ｔＰＤ１）に対し、１／（２ｔＰＤ２）と３倍弱高まっているためである。また、特許文献１における発振回路の動作周波数１／（ｔＰＤ２＋ｔＰＤ３）に対しても、定電流駆動インバータの遅延時間は、ｔＰＤ３≫ｔＰＤ２であるため、動作周波数は高くなる。
【実施例２】
【００２２】
図３は、本発明の第２の実施例に係るクロック信号発生回路の回路図である。図３において、論理反転回路１１ａ、１１ｂ、１１ｃ、１１ｄは、それぞれ同一構成であって、図１の論理反転回路に対し、ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ２のゲートとを入力端子ＩＮ１に接続し、ＮＭＯＳトランジスタＭＮ１のゲートを入力端子ＩＮ２に接続する点が異なる。このような構成のクロック信号発生回路は、ＮＭＯＳトランジスタ間の拡散層容量の充放電時間を考慮に入れると、図１と比較し、Ｃ１↓、Ｃ２↓、Ｃ３↓、Ｃ４↓のタイミングが早くなり、Ｃ１↑、Ｃ２↑、Ｃ３↑、Ｃ４↑のタイミングが遅くなる。したがって、デューティのアンバランスがより小さくなるという利点を有する。
【実施例３】
【００２３】
図４は、本発明の第３の実施例に係るクロック信号発生回路の回路図である。図４において図１と同一の符号は同一物を表す。図４のクロック信号発生回路は、それぞれ同一の構成となる論理反転回路２０ａ、２０ｂ、２０ｃ、２０ｄを備える。論理反転回路２０ａ、２０ｂ、２０ｃ、２０ｄは、図１に示す論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄに対し、ソースを電源ＶＣに接続し、ドレインをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ゲートを入力端子ＩＮ２に接続するＰＭＯＳトランジスタＭＰ２をさらに備える。このように構成される論理反転回路２０ａ、２０ｂ、２０ｃ、２０ｄは、正論理で考えれば、よく知られた２入力ＮＡＮＤ回路に相当し、負論理で考えれば２入力ＮＯＲ回路に相当する。
【００２４】
また、論理反転回路２０ａ、２０ｂ、２０ｃ、２０ｄ同士は、図１における論理反転回路１０ａ、１０ｂ、１０ｃ、１０ｄ同士の接続と同様に接続される。このような構成のクロック信号発生回路の動作原理および動作波形は、第１の実施例とほとんど同じである。ただし、前述のように第１の実施例より動作周波数は多少低くなるが、節点が高インピーダンスになる期間がないために耐ノイズ性や安定性に優れる。
【００２５】
図４のクロック信号発生回路に関し、実施例１と同様の条件においてシミュレーションで確認したところ、実効動作周波数は、２．２７ＧＨｚであって、従来のリングオシレータより２倍弱高まっている。
【００２６】
なお、図４において、ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ２のゲートとを共通に入力端子ＩＮ１に接続し、ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ１のゲートとを共通に入力端子ＩＮ２に接続するようにしてもよい。
【００２７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００２８】
本発明によれば、高速メモリなどの半導体装置に内蔵されるデータ転送回路に好適である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例に係るクロック信号発生回路の回路図である。
【図２】本発明の第１の実施例に係るクロック信号発生回路の動作を表すタイミングチャートである。
【図３】本発明の第２の実施例に係るクロック信号発生回路の回路図である。
【図４】本発明の第３の実施例に係るクロック信号発生回路の回路図である。
【図５】従来の３段リングオシレータと分周回路との組み合わせによる電圧制御発振回路の回路図である。
【図６】従来の電圧制御発振回路における信号発生のタイミングチャートである。
【符号の説明】
【００３０】
１０ａ、１０ｂ、１０ｃ、１０ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、２０ａ、２０ｂ、２０ｃ、２０ｄ  論理反転回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４  クロック信号
ＩＮ１、ＩＮ２  入力端子
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ＰＭＯＳトランジスタ
ＯＵＴ  出力端子
ＶＣ  電源
【図１】
2007188395.tif 000003
【図２】
2007188395.tif 000004
【図３】
2007188395.tif 000005
【図４】
2007188395.tif 000006
【図５】
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【図６】
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