(57)【要約】【課題】面内均一性を向上できる薄膜トランジスタの製造方法を提供する。【解決手段】ポリシリコン層61上に形成した酸化シリコン層62上にＭｏＷ層の導電性層63を形成する。導電性層63のゲート電極19となる領域上にレジストを形成する。レジストをマスクとしてドライエッチングする。エッチングガスを変更することなく、導電性層63のドライエッチングに連続して酸化シリコン層62をドライエッチングできる。酸化シリコン層62のゲート電極19より外側に突出した部分全てをドライエッチングにて除去できる。酸化シリコン層62を透過させずにポリシリコン層61のソース領域12およびドレイン領域13となる部分に不純物をイオンドーピングできる。【選択図】図１
2007311543.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層のチャネル領域上に設けられた絶縁層と、前記半導体層のチャネル領域に対向した前記絶縁層上に設けられたゲート電極と、を具備した薄膜トランジスタの製造方法であって、
半導体層上に絶縁材を設け、
この絶縁材上に導電性を有する導電性材を設け、
この導電性材の前記ゲート電極となる領域上にレジストを形成し、
このレジストをマスクとして前記導電性材をエッチングして前記ゲート電極とし、
前記絶縁材の前記ゲート電極が位置しない部分をエッチングして除去して、前記ゲート電極と前記チャネル領域との間に前記絶縁層を形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記レジストをマスクとして前記絶縁材をエッチングして前記絶縁層を形成する
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記レジストをマスクとして前記導電性材および前記絶縁材のそれぞれをエッチングして前記ゲート電極および前記絶縁層を形成し、
前記レジストを除去し、
前記ゲート電極および前記絶縁層を覆う前記半導体層上に層間絶縁膜を形成する
ことを特徴とする請求項１または２いずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域の両側にソース領域およびドレイン領域が位置した半導体層を有する薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、この種の薄膜トランジスタ(ＴＦＴ)としては、ガラス基板上に半導体層が積層されており、この半導体層は、チャネル領域の両側にソース領域およびドレイン領域が位置している。そして、この半導体層を覆うガラス基板上にゲート絶縁膜が積層され、この半導体層のチャネル領域に対向したゲート絶縁膜上にゲート電極が積層されている。
【０００３】
さらに、このゲート電極を覆うゲート絶縁膜上に層間絶縁膜が積層されており、これら層間絶縁膜およびゲート絶縁膜にコンタクトホールが設けられて、これらコンタクトホールによって半導体層のソース領域およびドレイン領域が開口されている。そして、これらコンタクトホールを含む層間絶縁膜上にソース電極およびドレイン電極のそれぞれが積層されて薄膜トランジスタが構成されている(例えば、特許文献１参照。)。
【０００４】
ここで、この種の薄膜トランジスタとしては、いわゆるトップゲート型のＣＭＯＳ(Complementary Metal Oxide Semiconductor)トランジスタが知られており、このＣＭＯＳトランジスタのソース領域およびドレイン領域とチャネル領域との間には、低濃度ドープ領域であるＬＤＤ(Lightly Doped Drain)領域がそれぞれ形成されている。そして、これらソース領域、ドレイン領域およびＬＤＤ領域それぞれの形成過程においては、ドーピング領域の位置精度を確保するために、ゲート電極をマスクとしたセルフアラインを用いてドーピングしている。
【０００５】
また、ゲート絶縁膜は、多結晶シリコンにて構成された半導体層上に基板面内で均一に成膜されており、ゲート領域およびドレイン領域上に成膜されたゲート絶縁膜がゲート電極をドライエッチングにてパターニングする際に、連続的にエッチングされて薄膜化してしまう。このとき、ソース領域およびドレイン領域上にゲート絶縁膜が残存している場合には、この残存したゲート絶縁膜越しにソース領域およびドレイン領域をドーピングする必要がある。
【特許文献１】特開２００５−６４４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、従来のＣＭＯＳトランジスタの場合には、ソース領域およびドレイン領域上にゲート絶縁膜が残存した構造となっている。このため、この残存したゲート絶縁膜越しにソース領域およびドレイン領域をドーピングする必要がある。よって、これらソース領域およびドレイン領域のドーピングプロセスの際に、ドーピングする不純物であるドーパントの加速電圧の高電圧化や、このドーパントの注入量であるドーズ量の増加によるドーピングプロセスへの負荷が増加し、ドーパントの厚さ方向の元素組成の変化を示すデプスプロファイルの制御性の低下や、残存したゲート絶縁膜の膜厚面内分布の影響によるソース領域およびドレイン領域のドーズ量の面内分布が悪化してしまうおそれがある。
【０００７】
また、これらソース領域およびドレイン領域上に残存したゲート絶縁膜の膜厚面内分布に影響されたドーズ量の面内均一性の低下によって、ＴＦＴ特性であるトランジスタ特性がばらつくなどの問題もある。そして、この問題は、ソース電極およびドレイン電極にチタン(Ｔｉ)材料を用いた微細化プロセスなどの薄膜トランジスタのばらつき精度が厳しくなるほど、設計ルールが微細化され出力される信号が小さくなるので、顕著に表れる。また、処理能力が低いイオン注入法をドーピングプロセスとして用いた場合に影響が現れるという問題もある。
【０００８】
本発明は、このような点に鑑みなされたもので、トランジスタ特性の面内均一性を向上できる薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層のチャネル領域上に設けられた絶縁層と、前記半導体層のチャネル領域に対向した前記絶縁層上に設けられたゲート電極と、を具備した薄膜トランジスタの製造方法であって、半導体層上に絶縁材を設け、この絶縁材上に導電性を有する導電性材を設け、この導電性材の前記ゲート電極となる領域上にレジストを形成し、このレジストをマスクとして前記導電性材をエッチングして前記ゲート電極とし、前記絶縁材の前記ゲート電極が位置しない部分をエッチングして除去して、前記ゲート電極と前記チャネル領域との間に前記絶縁層を形成するものである。
【００１０】
そして、半導体層上に絶縁材を設けてから、この絶縁材上に導電性を有する導電性材を設けた後に、この導電性材のゲート電極となる領域上にレジストを形成する。次いで、このレジストをマスクとして導電性材をエッチングしてゲート電極とする。また、絶縁材のゲート電極が位置しない部分をエッチングして除去して、ゲート電極とチャネル領域との間に絶縁層を形成する。
【発明の効果】
【００１１】
本発明によれば、レジストをマスクとして導電性材をエッチングしてゲート電極とするとともに、半導体層上に設けた絶縁材のゲート電極が位置しない部分をエッチングして除去して、ゲート電極とチャネル領域との間に絶縁層を形成することにより、半導体層のチャネル領域の両側に位置したソース領域およびドレイン領域上に絶縁層が積層されていない状態となる。よって、この絶縁層を介することなく半導体層のソース領域およびドレイン領域のそれぞれに不純物を注入できるので、これらソース領域およびドレイン領域での不純物の面内均一性を向上できるから、トランジスタ特性の面内均一性を向上できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の薄膜トランジスタを備えた液晶表示装置の第１の実施の形態の構成を図１を参照して説明する。
【００１３】
図１において、１は液晶表示装置としての液晶表示パネルである。この液晶表示パネル１は、平面表示装置である液晶ディスプレイ(ＬＣＤ:Liquid Crystal Display)としての液晶デバイスである。また、この液晶表示パネル１には、いわゆる低温ポリシリコン(Low Temperature Poly Silicon:ＬＴＰＳ)が用いられている。そして、この液晶表示パネル１は、アクティブマトリクスアレイとしての略矩形平板状のアレイ基板２を備えている。
【００１４】
このアレイ基板２は、例えば透明ガラスなどの透光性を有する略透明な透明絶縁基板である第１の基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上の全面には、シリコン窒化膜(ＳｉＮ)やシリコン酸化膜(ＳｉＯ２)などにて構成されたアンダーコート絶縁膜としてのアンダーコート層４が積層されて成膜されている。そして、このアンダーコート層４の一主面である表面上には、多結晶シリコンであるポリシリコン半導体層としての島状の活性層５が積層されて設けられている。
【００１５】
この活性層５は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)のエキシマレーザアニールによる多結晶化によって形成された多結晶半導体としての低温ポリシリコン(ｐ−Ｓｉ)にて構成されている。さらに、この活性層５の幅方向の中央部にチャネル領域11が設けられ、このチャネル領域11を挟んだ両側にソース領域12およびドレイン領域13が連続して設けられている。よって、このチャネル領域11は、ソース領域12とドレイン領域13との間に連続して設けられている。
【００１６】
また、このチャネル領域11上には、酸化シリコンとしてのシリコン酸化膜(ＳｉＯ)にて構成された第１の絶縁層としてのゲート絶縁膜14が積層されて成膜されている。このゲート絶縁膜14は、活性層５のソース領域12およびドレイン領域13上に位置して積層されておらず、この活性層５のチャネル領域11上のみに積層されている。さらに、このゲート絶縁膜14上には、誘電性を有する金属材料のパターニングにて形成された第１の金属配線としてのゲート線であるゲート電極19が積層されている。このゲート電極19は、モリブデン(Ｍｏ)−タングステン(Ｗ)合金にて構成されたＭｏＷ層である。
【００１７】
ここで、このゲート電極19、ゲート絶縁膜14および活性層５によって駆動素子としてのスイッチング素子であるトップゲート型の薄膜トランジスタ(ＴＦＴ)24が形成されている。そして、この薄膜トランジスタ24のゲート電極19および活性層５を覆うアンダーコート層４上には、組成の異なる２種類以上の積層膜にて構成された積層構造の第２の絶縁層としての層間絶縁膜25が積層されている。この層間絶縁膜25は、ゲート電極19、ソース領域12およびドレイン領域13を覆うアンダーコート層４上に積層された第１の絶縁膜26と、この第１の絶縁膜26上に積層された第２の絶縁膜27とを備えている。
【００１８】
そして、第１の絶縁膜26は、シリコン酸化膜(ＳｉＯ)にて構成された酸化シリコン絶縁膜であり、ゲート電極19の上面および両側面と、ゲート絶縁膜14の両側面と、ソース領域12およびドレイン領域13の上面と、アンダーコート層４の上面とのそれぞれを直接覆っている。よって、この第１の絶縁膜26は、ゲート電極19と接する層間絶縁膜25の最下層部に積層されており、活性層５のソース領域12およびドレイン領域13上にそれぞれ積層されている。言い換えると、この第１の絶縁膜26は、ゲート電極19の真上に積層されている。
【００１９】
ここで、この第１の絶縁膜26は、この第１の絶縁膜26の膜中水素濃度が、ゲート絶縁膜14の膜中水素濃度とほぼ等しい。具体的に、これらゲート絶縁膜14と第１の絶縁膜26との膜中水素濃度の差異がａｔｍ／ｃｍ３単位で１０％以下となるように構成されている。また、第２の絶縁膜27は、シリコン窒化膜(ＳｉＮ)にて構成された窒化シリコン絶縁膜であり、第１の絶縁膜26上の全面に積層されている。
【００２０】
また、ゲート絶縁膜14と層間絶縁膜25の第１の絶縁膜26とのそれぞれは、シラン(ＳｉＨ４)／亜酸化窒素(Ｎ２Ｏ)／アルゴン(Ａｒ)／窒素(Ｎ２)系の混合ガスを用いたプラズマＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法にて成膜されている。また、層間絶縁膜25の第２の絶縁膜27は、シラン(ＳｉＨ４)／アンモニア(ＮＨ３)／窒素(Ｎ２)／アルゴン(Ａｒ)／水素(Ｈ２)系の混合ガスを用いたプラズマＣＶＤ法にて成膜されている。したがって、この層間絶縁膜25の第１の絶縁膜26および第２の絶縁膜27のそれぞれは、同一の図示しないＣＶＤチャンバ内で使用する混合ガスの変更にて連続して成膜されている。
【００２１】
さらに、層間絶縁膜25の第１の絶縁膜26および第２の絶縁膜27とのそれぞれには、これら第１の絶縁膜26および第２の絶縁膜27のそれぞれを貫通し、活性層５のソース領域12およびドレイン領域13に連通した第１のコンタクトホール33,34が設けられている。
【００２２】
そして、活性層５のソース領域12に貫通した第１のコンタクトホール33を含む層間絶縁膜25の第２の絶縁膜27上には、第２の金属配線としての信号配線である導電性を有するソース電極35が積層されている。すなわち、このソース電極35は、第１のコンタクトホール33を介して活性層５のソース領域12に電気的に接続されている。さらに、この活性層５のドレイン領域13に貫通した第１のコンタクトホール34を含む層間絶縁膜25の第２の絶縁膜27上には、信号配線としての導電性を有するドレイン電極36が積層されている。そして、このドレイン電極36は、第１のコンタクトホール34を介して活性層５のドレイン領域13に電気的に接続されている。
【００２３】
ここで、これらソース電極35およびドレイン電極36は、アルミニウム(Ａｌ)、チタン(Ｔｉ)および窒化チタン(ＴｉＮ)等の金属を少なくとも一種類以上含んだ金属にて構成されている。
【００２４】
また、これらソース電極35およびドレイン電極36を含む層間絶縁膜25の第２の絶縁膜27上には、保護絶縁膜としてのパッシベーション膜37が積層されている。このパッシベーション膜37には、このパッシベーション膜37を貫通してドレイン電極36に連通した第２のコンタクトホール38が設けられている。そして、この第２のコンタクトホール38を含むパッシベーション膜37上に画素電極39が積層され、この画素電極39は第２のコンタクトホール38を介してドレイン電極36に電気的に接続されている。また、この画素電極39を含むパッシベーション膜37上には、配向処理されたポリイミドにて構成された配向膜41が積層されている。
【００２５】
さらに、この配向膜41に対向して対向基板51が配設されている。この対向基板51は、例えば透明ガラスなどの略透明な透光性を有する絶縁性基板としてのガラス基板52を備えている。このガラス基板52の配向膜41に対向した側の全面には、着色層であるカラーフィルタ層53が積層されている。また、このカラーフィルタ層53上の全面には、コモン電極としての共通電極である対向電極54が積層されている。さらに、この対向電極54上には、配向処理されたポリイミドにて構成された配向膜55が積層されている。そして、これらアレイ基板２の配向膜41と対向基板51の配向膜55との間の空間である液晶封止領域56に、液晶組成物57が注入されて光変調層としての液晶層58が設けられている。
【００２６】
次に、上記第１の実施の形態の液晶表示装置の製造方法について説明する。
【００２７】
まず、図２に示すように、ガラス基板３上にアンダーコート層４を形成してから、このアンダーコート層４上に図示しないアモルファスシリコン層を積層させる。
【００２８】
次いで、このアモルファスシリコン層にエキシマレーザビームを照射してレーザアニールさせて結晶化させて活性層５となるポリシリコン層61にする。
【００２９】
この後、ＳｉＨ４／Ｎ２Ｏ／Ａｒ／Ｎ２系の混合ガスを用いたプラズマＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法にて、ポリシリコン層61を覆うアンダーコート層４上の全面に、ゲート絶縁膜14となる絶縁材としての酸化シリコン層62を積層させる。
【００３０】
さらに、この酸化シリコン層62上の全面に、モリブデン(Ｍｏ)−タングステン(Ｗ)合金にて構成されたＭｏＷ層である導電性材としての導電性層63を積層させてから、この導電性層63のゲート電極19となる領域上にレジスト65を形成して積層させる。
【００３１】
次いで、四フッ化炭素(ＣＦ４)や八フッ化シクロプロパン(Ｃ４Ｆ８)などのフッ素系のエッチングガスを用いたドライエッチングにて、レジスト65をマスクとして導電性層63をエッチングして、図３に示すように、この導電性層63のレジスト65より外側に突出して露出している部分を除去してゲート電極19とする。
【００３２】
この後、ゲート電極19のエッチングの際に用いたエッチングガスを変更することなく、このゲート電極19のドライエッチングによるエッチングに連続して、図４に示すように、レジスト65をマスクとして酸化シリコン層62をエッチングしてゲート電極19より外側に突出して露出している部分を全て除去して加工してゲート絶縁膜14とする。
【００３３】
この結果、ポリシリコン層61のソース領域12およびドレイン領域13となる領域上の酸化シリコン層62が除去されて、このポリシリコン層61のソース領域12およびドレイン領域13となる領域が露出され、このポリシリコン層61のチャネル領域11となる領域とゲート電極19との間にのみ酸化シリコン層62が積層された構成となる。
【００３４】
そして、このゲート絶縁膜14のエッチングが完了してから、ゲート電極19上のレジスト65をアッシングして除去する。
【００３５】
この後、図５に示すように、このゲート電極19をマスクとして、ポリシリコン層61のソース領域12およびドレイン領域13となる領域のそれぞれに、ドーパントとして不純物であるボロンをイオンドーピングする。
【００３６】
このとき、このポリシリコン層61のソース領域12およびドレイン領域13となる領域上に酸化シリコン層62が積層されていないので、この酸化シリコン層62にボロンを透過させることなく、ポリシリコン層61のソース領域12およびドレイン領域13となる領域にボロンを直接イオン注入できる。
【００３７】
この結果、このポリシリコン層61のボロンにてイオンドーピングされていないゲート電極19下の部分がチャネル領域11となり、このチャネル領域11の両側に連続してソース領域12およびドレイン領域13が設けられて活性層５となる。
【００３８】
次いで、この活性層５のソース領域12およびドレイン領域13のそれぞれにイオンドーピングしたボロンを活性化させる。
【００３９】
この後、図６に示すように、ＳｉＨ４／Ｎ２Ｏ／Ａｒ／Ｎ２系の混合ガスを用いたプラズマＣＶＤ法にて、ゲート電極19および活性層５を覆うアンダーコート層４上の全面に酸化シリコンを積層させて第１の絶縁膜26を形成する。
【００４０】
次いで、ＳｉＨ４／ＮＨ３／Ｎ２／Ａｒ／Ｈ２系の混合ガスを用いたプラズマＣＶＤ法にて、この第１の絶縁膜26上の全面に窒化シリコンを積層させて第２の絶縁膜27を形成して層間絶縁膜25とする。
【００４１】
さらに、この層間絶縁膜25に、この層間絶縁膜25の第１の絶縁膜26および第２の絶縁膜27のそれぞれを貫通して活性層５のソース領域12あるいはドレイン領域13に連通した第１のコンタクトホール33,34を形成する。
【００４２】
そして、これら第１のコンタクトホール33,34を含む層間絶縁膜25上に、チタン(Ｔｉ)系材料を用いた導電性材を積層してからパターニングして、活性層５のソース領域12またはドレイン領域13に電気的に接続されたソース電極35およびドレイン電極36を形成する。
【００４３】
この後、これらソース電極35およびドレイン電極36のそれぞれをアニール処理して、これらソース電極35およびドレイン電極36中のチタンの水素吸蔵効果を抑制させて薄膜トランジスタ24とする。
【００４４】
この結果、これらソース電極35およびドレイン電極36のアニール処理によって、第２の絶縁膜27中の水素が第１の絶縁膜26、ゲート絶縁膜14および活性層５中に一様に拡散されるので、ゲート絶縁膜14中の水素濃度と層間絶縁膜25中の水素濃度とが略等しくなる。
【００４５】
さらに、図１に示すように、薄膜トランジスタ24のソース電極35およびドレイン電極36を覆う層間絶縁膜25の第２の絶縁膜27上の全面にパッシベーション膜37を積層させてから、このパッシベーション膜37にドレイン電極36に連通した第２のコンタクトホール38を形成する。
【００４６】
この後、この第２のコンタクトホール38を含むパッシベーション膜37上に、ＩＴＯを積層させてからパターニングして、薄膜トランジスタ24のドレイン電極36に電気的に接続された画素電極39を形成する。
【００４７】
さらに、この画素電極39を覆うパッシベーション膜37上に配向膜41を積層させてアレイ基板２を完成させる。
【００４８】
次いで、このアレイ基板２の配向膜41に対向基板51の配向膜55を対向させて貼り合わせてから、これら配向膜41,55の間の液晶封止領域56に液晶組成物57を注入してから封止して液晶層58を形成して液晶表示パネル１を完成させる。
【００４９】
上述したように、上記第１の実施の形態によれば、ポリシリコン層61上に酸化シリコン層62を積層させてから、この酸化シリコン層62上にＭｏＷ層である導電性層63を積層させた後に、この導電性層63のゲート電極19となる領域にレジスト65を形成する。この状態で、このレジスト65をマスクとして導電性層63をドライエッチングしてゲート電極19とすることにより、この導電性層63のドライエッチング時に用いたエッチングガスを変更することなく、この導電性層63のドライエッチングに連続して導電性層63下の酸化シリコン層62をドライエッチングできる。
【００５０】
したがって、これら導電性層63および酸化シリコン層62のドライエッチングによるパターニングが容易にできるので、これら導電性層63および酸化シリコン層62から形成されるゲート電極19およびゲート絶縁膜14の製造性を向上できる。
【００５１】
さらに、ゲート電極19のドライエッチングの際に用いるレジスト65をマスクとして、このゲート電極19下の酸化シリコン層62をドライエッチングしてゲート絶縁膜14としたことにより、酸化シリコン層62のゲート電極19より外側に突出して露出している部分が全てドライエッチングされて除去される。よって、ポリシリコン層61のチャネル領域11となる部分とゲート電極19との間にのみゲート絶縁膜14が積層され、このポリシリコン層61のソース領域12およびドレイン領域13となる部分上に酸化シリコン層62が積層されていない状態となる。
【００５２】
このため、この酸化シリコン層62を介することなく、ポリシリコン層61のソース領域12およびドレイン領域13となる部分のそれぞれに、ドーパントとしてボロンをイオンドーピングできる。よって、このイオンドーピング時に酸化シリコン層62を透過させてボロンをポリシリコン層61に注入する場合に比べ、イオンドーピング時の不純物の加速電圧を低くできるとともに、この酸化シリコン層62に注入される分の不純物量を少なくできるから、この不純物を注入する際に必要な不純物の量であるドーズ量を少なくできる。したがって、イオンドーピング時の負荷の増加を防止できるので、このイオンドーピング時のドーピング能力を低減できるとともに、ドーパントの厚さ方向の元素組成の変化を示すデプスプロファイルの制御性を向上できる。
【００５３】
さらに、このポリシリコン層61にボロンを直接イオンドーピングできるので、このイオンドーピングにて形成されるソース領域12およびドレイン領域13それぞれでのボロンの面内均一性を向上できる。したがって、これらソース領域12およびドレイン領域13を備えた活性層５を有する薄膜トランジスタ24のトランジスタ特性、すなわちＴＦＴ特性の面内均一性を向上できる。
【００５４】
また、層間絶縁膜25の膜中電荷や界面状態によって活性層５との界面特性が悪化してしまうので、この活性層５とゲート電極19との間でのシート抵抗の低下などの薄膜トランジスタ24のＴＦＴ特性を悪化させてしまう。そこで、この層間絶縁膜25の活性層５に直接接する第１の絶縁膜26としては、ＣＶＤ法にて成膜できる膜の中で最も膜中電荷量の少ない絶縁膜である酸化シリコン絶縁膜とすることにより、この層間絶縁膜25を活性層５上に積層させることによる薄膜トランジスタ24のトＴＦＴ特性の悪化を防止できる。
【００５５】
さらに、ソース電極35およびドレイン電極36としてチタン(Ｔｉ)材料を用いた場合には、これらソース電極35およびドレイン電極36中のチタンの水素吸蔵効果抑制によって、層間絶縁膜25中に窒化シリコンにて構成された第２の絶縁膜27を挿入させ、この層間絶縁膜25を積層させた後に、ソース電極35およびドレイン電極36のそれぞれをアニール処理する必要がある。ただし、この層間絶縁膜25を窒化シリコンとした場合には、この窒化シリコンの屈折率が酸化シリコンと異なることにより、層間絶縁膜25での光透過率が低下してしまう。
【００５６】
したがって、この層間絶縁膜25の構成としては、窒化シリコンにて構成された第２の絶縁膜27とポリシリコンにて構成された活性層５との間に、酸化シリコンにて構成された第１の絶縁膜26を配置させる必要がある。さらに、ソース電極35およびドレイン電極36のそれぞれのアニール処理によって、第２の絶縁膜27中の水素が第１の絶縁膜26やゲート絶縁膜14、活性層５中に一様に拡散されるため、このゲート絶縁膜14中の水素濃度と層間絶縁膜25中の水素濃度とが略同じになる。
【００５７】
なお、上記第１の実施の形態では、酸化シリコンにて構成された第１の絶縁膜26上に窒化シリコンにて構成された第２の絶縁膜27を積層させた２層構造の層間絶縁膜25としたが、図７に示す第２の実施の形態のように、第１の絶縁膜26上に第２の絶縁膜27が積層され、この第２の絶縁膜27上に酸化シリコンにて構成された第３の絶縁膜71が積層された３層構造の層間絶縁膜25とすることもできる。
【００５８】
この層間絶縁膜25は、第２の絶縁膜27の膜厚と第３の絶縁膜71の膜厚とが略等しく構成されており、第１の絶縁膜26の膜厚が第２の絶縁膜27および第３の絶縁膜71の膜厚の略３分の１程度に形成されている。また、この層間絶縁膜25の第１の絶縁膜26は、活性層５のソース領域12およびドレイン領域13を覆う部分の膜厚と、ゲート電極19を覆う部分の膜厚とが略等しく構成されている。
【００５９】
そして、この層間絶縁膜25の第１の絶縁膜26、第２の絶縁膜27および第３の絶縁膜71のそれぞれを貫通して第１のコンタクトホール33,34が形成されており、これら第１のコンタクトホール33,34を覆う第３の絶縁膜71上にソース電極およびドレイン電極が積層されている。この結果、レジスト65をマスクとしてドライエッチングすることにより、導電性層63に連続して酸化シリコン層62をドライエッチングできるので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００６０】
また、上記各実施の形態のように、最下層に酸化シリコンにて構成された第１の絶縁膜26が積層された構成であれば、この第１の絶縁膜26上に窒化シリコン以外の絶縁膜が積層された２層構造あるいは３層構造以上の多層構造の層間絶縁膜25であっても対応させて用いることができる。
【００６１】
さらに、薄膜トランジスタ24のゲート電極19をＭｏＷ層の導電性層63にて構成したが、このゲート電極19をアルミニウム(Ａｌ)系の導電性層63にて構成することもできる。この場合、この導電性層63上のレジスト65をマスクとしてドライエッチングしてゲート電極19とした後に、この導電性層63のドライエッチング時に用いたエッチングガスを三塩化ホウ素(ＢＣｌ３)や塩素(Ｃｌ３)などの塩素系のエッチングガスに変更することによって、この導電性層63のドライエッチングに連続して導電性層63下の酸化シリコン層62をドライエッチングできる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態の薄膜トランジスタを有する液晶表示装置を示す説明断面図である。
【図２】同上薄膜トランジスタの半導体層上に絶縁材、導電性材およびレジストを積層させた状態を示す説明断面図である。
【図３】同上レジストをマスクとして導電性材をエッチングした状態を示す説明断面図である。
【図４】同上レジストをマスクとして絶縁材をエッチングした状態を示す説明断面図である。
【図５】同上レジストを除去してから半導体層をイオンドーピングする状態を示す説明断面図である。
【図６】同上半導体層を備えた薄膜トランジスタを示す説明断面図である。
【図７】本発明の第２の実施の形態の薄膜トランジスタを示す説明断面図である。
【符号の説明】
【００６３】
５    半導体層としての活性層
11    チャネル領域
12    ソース領域
13    ドレイン領域
14    絶縁層としてのゲート絶縁膜
19    ゲート電極
24    薄膜トランジスタ
25    層間絶縁膜
62    絶縁材としての酸化シリコン層
63    導電性材としての導電性層
65    レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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