(57)【要約】【課題】論理組込み自己検査（ＬＢＩＳＴ）を行うためのシステムを提供する。【解決手段】  ２以上のＬＢＩＳＴサテライト（４４０〜４４９）と、各ＬＢＩＳＴに結合されている共通のＬＢＩＳＴ制御装置（４３０）と、を具備し、各ＬＢＩＳＴサテライトは、検査を受ける装置（４００）の機能論理装置（４１０〜４１５、４２０〜４２４）の異なる部分について、ＬＢＩＳＴ検査を行うように構成されており、各ＬＢＩＳＴサテライトにより処理されるビットパターンのデータパスはＬＢＩＳＴサテライト内に含まれており、ＬＢＩＳＴ制御装置は、各ＬＢＩＳＴサテライトへ制御信号を提供するように構成されている。【選択図】図４
2007052015.tif 000002
【特許請求の範囲】
【請求項１】
２以上のＬＢＩＳＴサテライトと、
前記各ＬＢＩＳＴに結合されている共通のＬＢＩＳＴ制御装置と、を具備し、
前記各ＬＢＩＳＴサテライトは、検査を受ける装置の機能論理装置の異なる部分について、ＬＢＩＳＴ検査を行うように構成されており、前記各ＬＢＩＳＴサテライトにより処理されるビットパターンのデータパスはＬＢＩＳＴサテライト内に含まれており、
前記ＬＢＩＳＴ制御装置は、前記各ＬＢＩＳＴサテライトへ制御信号を提供するように構成されているシステム。
【請求項２】
前記２以上のＬＢＩＳＴサテライトは、集積回路中に構成されている請求項１記載のシステム。
【請求項３】
前記各ＬＢＩＳＴサテライトは、検査を受ける装置の異なる機能ブロックと同一位置に配置されている請求項１記載のシステム。
【請求項４】
前記検査を受ける装置はマルチプロセッサ集積回路を含み、前記マルチプロセッサ集積回路内の複数のプロセッサコアのそれぞれは、そこに集積されている対応するＬＢＩＳＴサテライトを有している請求項３記載のシステム。
【請求項５】
前記共通のＬＢＩＳＴ制御装置は、対応する制御ラインにより前記各ＬＢＩＳＴサテライトに結合され、各制御ラインは同数の同期ラッチを含んでいる請求項１記載のシステム。
【請求項６】
前記共通のＬＢＩＳＴ制御装置は、対応するサテライト制御ラインと、対応する機能制御ラインとによって、各ＬＢＩＳＴサテライトに結合され、前記サテライト制御ラインは、前記ＬＢＩＳＴサテライト内のＬＢＩＳＴ回路により、データの走査および処理を制御するサテライト制御信号を伝送するように構成され、前記機能制御ラインは走査チェーンにおけるデータの捕捉を制御する機能制御信号を伝送するように構成され、この信号は前記ＬＢＩＳＴサテライトに対応する前記機能論理装置を通って伝播する請求項５記載のシステム。
【請求項７】
前記各ＬＢＩＳＴサテライトに結合され、前記ＬＢＩＳＴサテライトへの、および前記ＬＢＩＳＴサテライトからのデータを走査する制御走査チェーンを、さらに、具備する請求項１記載のシステム。
【請求項８】
前記制御走査チェーンは、前記ＬＢＩＳＴサテライトへの初期化データを走査し、前記ＬＢＩＳＴサテライトからのＭＩＳＲ値を走査するように構成されている請求項７記載のシステム。
【請求項９】
各ＬＢＩＳＴサテライトは、
前記ＬＢＩＳＴサテライトに対応する機能論理装置の一部が間に挿入されている複数の走査チェーンと、
擬似ランダムビットパターンを発生し、前記擬似ランダムビットパターンを前記走査チェーンに提供するように構成されている擬似ランダムパターン発生器（ＰＲＰＧ）と、
処理されたビットパターンを前記走査チェーンから受信し、前記受信された処理されたビットパターンに基づいて、シグネチャを生成するように構成されている多入力シグネチャレジスタ（ＭＩＳＲ）と、を具備している請求項１記載のシステム。
【請求項１０】
各ＬＢＩＳＴサテライトはさらに、
擬似ランダムビットパターンを前記ＰＲＰＧから受信し、所望の位相シフトを前記擬似ランダムビットパターンへ導入するように構成されている位相シフトおよび拡散ブロック（ＰＳＳＢ）と、
前記ＰＳＳＢから擬似ランダムビットパターンを継続して受信し、各走査チェーンに対する前記擬似ランダムビットパターンを選択し、および／または加重するプログラム可能なチャンネル加重およびセレクタブロック（ＰＣＷ）と、
前記走査チェーンから前記擬似ランダムビットパターンを受信し、前記ビットパターンをコンパクトにしてから、前記コンパクトにされたビットパターンを前記ＭＩＳＲへ提供するように構成されているスペースコンパクタブロック（ＳＣＢ）と、を具備している請求項９記載のシステム。
【請求項１１】
ＬＢＩＳＴ制御装置中でＬＢＩＳＴ制御信号を発生し、
前記ＬＢＩＳＴ制御信号を、ＬＢＩＳＴ制御装置から複数のＬＢＩＳＴサテライトへ伝送し、
前記各ＬＢＩＳＴサテライトは、前記ＬＢＩＳＴ制御信号にしたがって、ＬＢＩＳＴ検査を実行するステップを含んでいる方法。
【請求項１２】
ＬＢＩＳＴ検査を行う各ＬＢＩＳＴサテライトは、擬似ランダムビットパターンを発生し、前記ＬＢＩＳＴサテライトに関連する機能論理装置を通って、前記擬似ランダムビットパターンを伝播させて、処理されたビットパターンを生成し、前記処理されたビットパターンからシグネチャ値を生成するステップを含んでいる請求項１１記載の方法。
【請求項１３】
各ＬＢＩＳＴサテライト中の複数の走査チェーン間で、前記擬似ランダムビットパターンを位相シフトし、拡散し、
各走査チェーンに対して前記擬似ランダムビットパターンを選択し、加重し、
前記処理されたビットパターンから、シグネチャ値を発生するのに先立って、前記処理されたビットパターンをコンパクトにするステップをさらに含んでいる請求項１２記載の方法。
【請求項１４】
さらに、各ＬＢＩＳＴサテライトを、検査を受ける装置の異なる機能ブロックと同一位置に位置させるステップを含んでいる請求項１１記載の方法。
【請求項１５】
前記検査を受ける装置は、マルチプロセッサ集積回路を具備し、方法はさらに、前記マルチプロセッサ集積回路内の複数のプロセッサコアのそれぞれに前記ＬＢＩＳＴサテライトのうちの１つを同一位置に配置させるステップを含んでいる請求項１４記載の方法。
【請求項１６】
さらに、前記各ＬＢＩＳＴサテライトへの前記制御信号の伝送を同期するステップを含んでいる請求項１１記載の方法。
【請求項１７】
前記各ＬＢＩＳＴサテライトへの前記制御信号の伝送を同期するステップは、前記各ＬＢＩＳＴ制御装置と、前記ＬＢＩＳＴサテライトの内の対応する１つとの間の、複数の制御パスのそれぞれに位置されている一連の同期ラッチ中に、制御信号を連続的に記憶するステップを含んでいる請求項１６記載の方法。
【請求項１８】
一連の同期ラッチ中に制御信号を記憶するステップは、同一の同期ラッチ中の各制御パス中に制御信号を記憶するステップを含んでいる請求項１７記載の方法。
【請求項１９】
さらに、前記ＬＢＩＳＴサテライトのそれぞれに結合されている制御走査チェーンを提供するステップを含み、前記方法はさらに、前記ＬＢＩＳＴサテライトへの、および前記ＬＢＩＳＴサテライトからのデータを走査するステップを含んでいる請求項１１記載の方法。
【請求項２０】
前記ＬＢＩＳＴサテライトへの、および前記ＬＢＩＳＴサテライトからのデータを走査するステップは、前記ＬＢＩＳＴサテライト中への初期化データを走査し、および前記ＬＢＩＳＴサテライトからのＭＩＳＲ値を走査するステップを含んでいる請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路の検査に関し、特に単一の論理組込み自己検査（ＬＢＩＳＴ）制御装置により制御される多数のＬＢＩＳＴサテライトを使用する回路を用いて、ＬＢＩＳＴを行うためのシステム及び方法に関する。
【背景技術】
【０００２】
デジタル装置はますます複雑になっている。これらの装置の複雑さが増加するにつれて、装置の適切な動作を阻害するか、妨害する可能性のある欠陥が生じる可能性が大きくなる。これらの装置の検査はそれ故、重要さを増している。
【０００３】
装置の検査は、装置の設計、装置の製造、装置の動作を含む種々の段階で重要である。設計の段階における検査によって、設計が概念上は合理的なものであることを確実にする。製造段階中の検査は、装置のタイミング、適切な動作、及び性能が予測通りであることを確実にするために行われることができる。最終的に、装置の製造後、通常の使用中に適切な動作を阻む欠陥を装置が含んでいるか否かを決定するために装置を検査することが必要であろう。
【０００４】
理想的には、あらゆる可能な欠陥について、装置を検査することが可能であり、および／または実際に行われている。しかしながら、ほとんどの装置は複雑であるために、装置の各論理ゲートおよび状態に対して、あらゆる可能な入力の組合せを検査する決定論的方法を取ることは高値になりすぎる。もっと実用的な方法では、擬似ランダム入力検査パターンを異なる論理ゲートの入力に供給する。論理ゲートの出力はその後、同一の擬似ランダム入力検査パターンに応答して、“良好な”装置（適切に動作することが知られている装置）により発生される出力と比較される。検査される入力パターンが多くなる程、（２つの装置により発生される結果に差が無いと仮定すると）検査されている論理回路が適切に動作する確率は高くなる。
【０００５】
この非決定論的方法は、論理組込み自己検査（ＬＢＩＳＴ）技術を使用して、実行されることができる。例えば（ＳＴＵＭＰＳアーキテクチャと呼ばれる）１つのＬＢＩＳＴ技術は、検査される論理装置（ターゲット論理装置）の部分間にラッチを設け、これらのラッチに擬似ランダムビットパターンをロードし、その後、ターゲット論理装置を通る擬似ランダムデータの伝播から得られるビットパターンを捕捉するステップを含んでいる。通常、ビットパターンは単一の擬似ランダムパターン発生器（ＰＲＰＧ）により発生され、その後ラッチのチェーン（走査チェーン）へ逐次的にロードされる（走査）。ターゲット論理装置を通過する擬似ランダムデータの伝播から得られるビットパターンはその後、走査チェーンから走査され、単一の多入力シグネチャレジスタ（ＭＩＳＲ）により処理される。
【０００６】
この検査方法は非常に効率的でありえるが、幾つかの欠点を有する。ＰＲＰＧから各走査チェーンまでの距離は異なる可能性があるので、擬似ランダムビットパターンが同時に走査チェーン中で走査されることを確実にするためには、ＰＲＰＧと走査チェーン間のデータパス中にラッチを挿入することが必要である。データパスが短いほど、より多くのラッチがデータパスに挿入される必要がある。同様に、走査チェーンからＭＩＳＲまでのデータパス中にラッチを挿入することが必要である。データパス中に挿入される必要のあるラッチの数は、（ＬＢＩＳＴ検査に必要な時間を減少するために所望されている）走査速度の増加と共に増加する。必要とされるラッチの数は、走査チェーン数の増加でも増加する（これは新型の装置では論理ゲートの数が増加しているため必要である可能性がある）。
【０００７】
走査シフト速度の増加と、検査を受ける装置の複雑さの増加により、走査チェーンのデータパス中でさらに多くの数のラッチを必要とすることになるので、チップスペース量の増加が通常のＳＴＵＭＰＳ ＬＢＩＳＴアーキテクチャを構成するために必要とされる。それ故、少ないチップスペースしか必要としないＬＢＩＳＴ検査を行うためのシステム及び方法を提供することが望まれている。
【発明の開示】
【課題を解決するための手段】
【０００８】
先に概略的に説明した１以上の問題は、本発明の種々の実施形態により解決されることができる。広い概念で説明すると、本発明はデジタル回路において、論理組込み自己検査（ＬＢＩＳＴ）を行うためのシステム及び方法を含んでいる。一実施形態では、ＬＢＩＳＴ制御装置は、制御信号を多数のＬＢＩＳＴサテライトへ提供し、この信号は検査を受ける装置を通して分配される。各ＬＢＩＳＴサテライトは擬似ランダムビットパターン発生器（ＰＲＰＧ）と、走査チェーンと、多入力シグネチャレジスタ（ＭＩＳＲ）とを含んでいる。ラッチはＬＢＩＳＴ制御装置と、ＬＢＩＳＴサテライトとの間の制御パス中に挿入されて、サテライトによる制御信号の受信を同期するが、データパス中における同期に対しては付加的なラッチは必要とされない。
【０００９】
一実施形態は、共通のＬＢＩＳＴ制御装置に結合されている多数のＬＢＩＳＴサテライトを含んだシステムを備えている。各ＬＢＩＳＴサテライトは、検査を受ける装置の機能論理装置の異なる部分について、ＬＢＩＳＴ検査を行うように構成されている。ＬＢＩＳＴサテライトは、共通のＬＢＩＳＴ制御装置から受信される制御信号にしたがって、ＬＢＩＳＴ検査を行う。各ＬＢＩＳＴサテライトにより処理されるビットパターンのデータパスはＬＢＩＳＴサテライト内に含まれているので、サテライトの走査チェーンへのデータ、および走査チェーンに後続するＭＩＳＲへのデータ転送を同期するために、データパス中にはラッチが必要とされる。一実施形態では、ＬＢＩＳＴはマルチプロセッサ集積回路中に構成され、マルチプロセッサ内の各プロセッサコアは、それと同一位置に配置されている、対応するＬＢＩＳＴサテライトを有する。他のＬＢＩＳＴサテライトはマルチプロセッサチップの他の機能ブロックと同一位置に配置されている。この実施形態では、単一のＬＢＩＳＴ制御装置は１以上の制御ラインにより各ＬＢＩＳＴサテライトに結合され、各サテライトに対する制御ラインは同じ数の同期ラッチを有し、それ故、制御信号は各サテライトに対して同時に転送される。一実施形態では、ＬＢＩＳＴ回路はまた、制御走査チェーンを含み、これは各ＬＢＩＳＴサテライトに結合され、ＬＢＩＳＴサテライトへのデータ、およびＬＢＩＳＴサテライトからのデータを走査するように構成されている。
【００１０】
別の実施形態は、ＬＢＩＳＴ制御装置中でＬＢＩＳＴ制御信号を発生し、そのＬＢＩＳＴ制御信号をＬＢＩＳＴ制御装置から多数のＬＢＩＳＴサテライトへ伝送し、ＬＢＩＳＴ制御信号にしたがって、各ＬＢＩＳＴサテライトにおいてＬＢＩＳＴ検査を実行するステップを含む方法を含んでいる。各サテライトは全てのデータパスの一部のみを同期することが必要とされるだけなので、通常のＬＢＩＳＴシステムと比較して、データパス中で必要とされる同期ラッチの数は少なくなる。一実施形態では、ＬＢＩＳＴ制御信号はＬＢＩＳＴサテライトに転送され、このＬＢＩＳＴサテライトはマルチプロセッサ集積回路中で、プロセッサコアおよび他の機能ブロックと同一位置に配置される。一実施形態では、方法はまた、連続するＬＢＩＳＴサテライトのコンポーネントを結合する制御走査チェーンを使用して、ＬＢＩＳＴサテライトへの、およびＬＢＩＳＴサテライトからの情報の走査を含んでいる。
【００１１】
多数の付加的な実施形態も可能である。
【発明を実施するための最良の形態】
【００１２】
本発明のその他の目的および利点は、以下の詳細な説明を読み、添付図面を参照してさらに明白になるであろう。
【００１３】
本発明は種々の変形および別の形態が可能であるが、その特定の実施形態を図面に例示し、以下の詳細な説明によって説明する。しかしながら、このような図面および詳細な説明は、記載された特定の実施形態に対して本発明を限定することを意図するものではないことを理解すべきである。この開示は、特許請求の範囲によって規定されている本発明の技術的範囲内に含まれる全ての変形、等価物、代替をカバーすることを意図している。
【００１４】
本発明の１以上の好ましい実施形態を以下説明する。以下説明するこれらおよび任意の他の実施形態は例示であり、本発明を限定するものではなく、本発明を説明することを意図していることに注意すべきである。
【００１５】
ここで説明するように、本発明の種々の実施形態は、デジタル回路における論理組込み自己検査（ＬＢＩＳＴ）を行うためのシステム及び方法を含んでいる。一実施形態では、ＬＢＩＳＴ回路は集積回路のような装置として構成されている。全てのターゲット論理装置の検査に使用される通常のＳＴＵＭＰＳ ＬＢＩＳＴを有する代わりに、ＬＢＩＳＴ回路は、単一のＬＢＩＳＴ制御装置に結合される多数のＬＢＩＳＴサテライトを含んでいる。
【００１６】
この実施形態では、各ＬＢＩＳＴサテライトは、ＰＲＰＧ、多数の走査チェーン、ＭＩＳＲを含んでいる。各サテライト中のＰＲＰＧは擬似ランダムビットパターンを発生し、これらはサテライトの走査チェーン中にロードされる。擬似ランダムビットパターンが、ターゲット論理装置の対応する部分を通って伝播された後、それらは走査チェーン中に捕捉され、その後、サテライトのＭＩＳＲへアンロードされる。
【００１７】
各ＬＢＩＳＴサテライトは、共通のＬＢＩＳＴ制御装置から制御信号を受信する。その制御信号は機能および走査シフト信号を含んでいる。これらの信号は、ラッチを含んでいる制御ラインを介して、各ＬＢＩＳＴサテライトへ分配され、それによって各ＬＢＩＳＴサテライトによる信号の受信を同期する。各サテライトのＰＲＰＧとＭＩＳＲは走査チェーンに近接した位置に配置されることができるので、比較的少数しか同期ラッチが制御パス中で必要とされない。存在しているとしても少数の同期ラッチしかデータパスで必要とされない。
【００１８】
本発明の種々の実施形態は、通常のシステムよりも優れた多くの利点を提供できる。例えば、制御ラインは制御信号を同期するためにラッチを必要とするが、通常のＳＴＵＭＰＳアーキテクチャにおいてデータパスを同期するのに必要なラッチ数と比べて、制御パスを同期するのに必要なラッチ数ははるか少数である。この利点は走査シフト速度が増加するとき、および走査チェーン数が増加するときに、さらに顕著になる。
【００１９】
本発明の種々の実施形態について、以下説明する。これらの実施形態は主として、集積回路内のＬＢＩＳＴアーキテクチャの構成に焦点を置いている。これらの実施形態は限定ではなく、例示を意図しており、別の実施形態は、以下詳細に説明される特定のアーキテクチャ以外の、ＢＩＳＴアーキテクチャで実行されることができ、さらにコンポーネントが論理コンポーネント（例えばＡＮＤゲート、ＯＲゲート等）に厳密に限定されない回路で構成されることができることに注意すべきである。多くのこのような変形は、当業者に明白であり、添付の特許請求の範囲により包含されることが意図される。
【００２０】
図１を参照すると、簡単なＳＴＵＭＰＳ型のＬＢＩＳＴシステムの動作原理を示す機能ブロック図が示されている。ＬＢＩＳＴシステムは集積回路中に組込まれている。この図面では、集積回路の機能論理装置は、第１の部分110と第２の部分120とを含んでいる。機能論理装置110はそれ自体、複数の入力111と複数の出力112とを有する論理回路である。同様に、機能論理装置120は、複数の入力121と複数の出力122とを有する論理回路を形成している。機能論理装置110は機能論理装置120へ結合され、それによって、通常の動作では、機能論理装置110の出力112は機能論理装置120への入力121として作用する。
【００２１】
機能論理装置110、120への入力と、機能論理装置110、120からの出力はそれぞれ、走査ラッチに結合されている。機能論理装置110の入力111に結合されている走査ラッチのセット131は、走査チェーンと呼ばれる。ラッチは共に直列に結合され、それ故、データのビットは走査チェーンのラッチを通してシフトされることができる。例えば、ビットは、ラッチ141に入り、その後ラッチ142にシフトされ、以下同様にしてラッチ143に到達するように走査されることができる。厳密には、このビットがラッチ141からラッチ142へシフトされるとき、第２のビットがラッチ141中へシフトされる。ビットが各ラッチからシフトされるとき、別のビットがそのラッチにシフトされる。このようにして、一連のデータビットが、走査チェーン131のラッチのセットへシフト、或いは走査されることができ、それによって各ラッチは対応するビットを記憶する。データは同様に、走査チェーン132のラッチに供給されて走査されることができる。
【００２２】
丁度、データが走査チェーン（例えば131）のラッチへ走査されることができるように、データは走査チェーンのラッチから走査されて出力されることができる。図１に示されているように、走査チェーン132のラッチは機能論理装置110の出力に結合されている。これらの各ラッチは、機能論理装置110により出力される対応するビットを記憶できる。これらの出力ビットが走査チェーン132のラッチ中に記憶された後、出力データビットは一連のラッチを通してシフトされることができ、出力ビット流として与えられることができる。データは同様に、走査チェーン133のラッチから出力するように走査されることができる。図１に示されている構造は、走査チェーン133に走査されるデータ、または走査チェーン131から走査されるデータを示していないことに注意すべきである。別の実施形態はこれらの走査チェーンへの、およびこれらの走査チェーンからデータを走査するように構成されることができる。
【００２３】
図１のＬＢＩＳＴシステムは、基本的に以下のように動作する。擬似ランダムビットパターンが発生され、機能論理装置110と120の入力に結合されている走査チェーン（131、132）へ供給されて走査される。走査チェーン131と132中に記憶されている擬似ランダムビットパターンは、その後、対応する機能論理装置を通って伝播される。即ち、走査チェーン131のビットパターンは機能論理装置110を通って伝播され、走査チェーン132のビットパターンは機能論理装置120を通って伝播される。機能論理装置110と120は入力を処理し、出力の対応するセットを発生する。これらの出力は、機能論理装置の出力に結合されている走査チェーン（132、133）で捕捉（記憶）される。走査チェーン132と133中に記憶されている出力ビットパターンはその後、これらの走査チェーンから出力するように走査される。
【００２４】
図２を参照すると、ＳＴＵＭＰＳアーキテクチャを有する通常のＬＢＩＳＴシステムの構造を示す機能ブロック図が示されている。ターゲット論理装置210を含む装置中に、ＬＢＩＳＴシステムが構成されている。複数の走査チェーン220-223が、ターゲット論理装置210のコンポーネントに挿入されている。即ち、走査チェーンはターゲット論理装置の部分間に位置されており、それ故、図１に示されているように、ターゲット論理装置の各部分は、走査チェーンの第１の走査チェーンからその入力を受信し、その出力を後続する走査チェーンへ供給する。４つの走査チェーンしか図面には明確に示されていないが、５１２ビット幅のデータパスにより示されているように、例示されたシステム中には５１２の走査チェーンが存在する。
【００２５】
各走査チェーン220-223は擬似ランダムパターン発生器（ＰＲＰＧ）230に結合され、ＰＲＰＧ 230により発生される擬似ランダムビットパターンを受信するように構成されている。これらのビットパターンが、ＰＲＰＧ 230から走査チェーン220-223へ走査されるとき、先に走査チェーン中に記憶されていたビットはそこから走査され、多入力シグネチャレジスタ（ＭＩＳＲ）240へ与えられる。図面中のデータパスは実線により示されている。前述したように、５１２のデータパスが存在し、それぞれＰＲＰＧから走査チェーンの１つへ、および走査チェーンからＭＩＳＲへ延在している。ＰＲＰＧ 230、走査チェーン220-223、ＭＩＳＲ 240の動作は、ＬＢＩＳＴ制御装置250から受信される信号によって制御される。図中で制御パスは破線により示されている。
【００２６】
このシステムでは、ＬＢＩＳＴ制御装置250は、単一のＰＲＰＧ 230と、単一のＭＩＳＲ 240を制御する。初期化フェーズ中、ＬＢＩＳＴ制御装置250は、ＬＢＩＳＴ動作用のシステムのコンポーネントを準備する。例えば、これは種々のコンポーネント（例えばＭＩＳＲ 240）をリセットでき、ＰＲＰＧ 230のシードを提供でき、レジスタに値を設定できる。検査サイクルが機能フェーズにより開始するならば、ＬＢＩＳＴ制御装置250は、擬似ランダムビットパターンの第１のセットを、走査チェーン220-223へ走査する必要がある可能性がある。それに続いて、機能フェーズでは、ＬＢＩＳＴ制御装置250は、ターゲット論理装置を通る擬似ランダムビットパターンの伝播を制御する。その後、走査シフトフェーズでは、ＬＢＩＳＴ制御装置250は、ビットパターンを走査チェーンからＭＩＳＲ 240へ走査するように、ＬＢＩＳＴコンポーネントを制御する（同時に、新しいビットパターンが走査チェーン中へ走査のため入力される）。ＬＢＩＳＴ制御装置250はこれを反復して、幾つかの数の検査サイクルを実行させる。ＭＩＳＲ 240中の結果的なシグネチャ値は、その後、良好な装置中の対応するシグネチャ値と比較されて、検査を受ける装置がＬＢＩＳＴ検査中に適切に機能していたか否かを決定することができる。
【００２７】
ＬＢＩＳＴシステムの走査チェーンがターゲット論理装置のコンポーネントに対して入力を与え、また、これらのコンポーネントの出力を捕捉するので、走査チェーンは物理的に、ターゲット論理装置全体を通して分配される。図２に示されている通常のＬＢＩＳＴアーキテクチャは、走査チェーンへロードされる擬似ランダムビットパターンを発生するために、単一のＰＲＰＧを使用するので、これらのビットパターンを、走査チェーン入力の異なる物理的位置へ分配することが必要である。ビットパターンが走査チェーンへ与えられるために通るデータパスは、走査チェーンの位置が異なるので、異なる長さを有してもよい。結果として、各走査チェーンにおけるビットパターンの到着を同期するために、データパス中にラッチを挿入する必要がある。これらのラッチはここでは、同期ラッチと呼ばれている。同期ラッチもまた制御パス上の信号を同期するために必要である可能性がある。
【００２８】
各データパスで必要とされる同期ラッチ数は、本質的に、最長のデータパスの長さに対応する。パスが長いほど、多くの同期ラッチが必要である。必要とされる同期ラッチの数はまた、データ信号のレートにより変化する。したがって、データが走査チェーン中にシフトされるレート（即ち、走査シフトレート）が２倍になるならば、２倍の同期ラッチが必要とされる。擬似ランダムビットパターンが単一のＰＲＰＧから図２のシステム中で分配されるので、データパスは長くなる可能性があり、それによって必要とされる同期ラッチの数は非常に多くなる可能性がある。さらに悪いことに、同期ラッチの数は、走査シフト速度および走査チェーンの数と共に増加し、この両者（走査シフト速度および走査チェーンの数の増加）は望ましいものである。
【００２９】
本発明の一実施形態では、必要とされる同期ラッチの数は、データパスの長さを減少させることによって減少される。これはＬＢＩＳＴサテライトを形成するために、ＰＲＰＧ、走査チェーン、ＭＩＳＲの分割により実現される。個々の各ＬＢＩＳＴサテライトは構造的に、通常のシステムの対応するコンポーネントに類似しているが、それぞれターゲット論理装置の一部だけを検査するように設計されており、それぞれ共通のＬＢＩＳＴ制御装置によって制御される。
【００３０】
図３を参照すると、一実施形態によるＬＢＩＳＴサテライトアーキテクチャを示す機能ブロック図が示されている。この図面では、多数のＬＢＩＳＴサテライト360−362に結合されている単一のＬＢＩＳＴ制御装置350が存在する。図面は３つのＬＢＩＳＴサテライトを明瞭に示しているが、別の実施形態は、２つ程度の少数のサテライトを有することができ、またはさらに多くのサテライトを有することができる。
【００３１】
図３に示されている各ＬＢＩＳＴサテライトは、ＰＲＰＧ（例えば330）、ＭＩＳＲ（例えば340）、走査チェーン（例えば320）のセットを有している。走査チェーン（例えば320）はターゲット論理装置（例えば310）内の単一のブロックとして示されているが、この実施形態の各サテライトには、ＰＲＰＧと走査チェーンとの間、および走査チェーンとＭＩＳＲとの間に２８ビット幅のデータパスにより示されているように、２８の走査チェーンが存在することに注意すべきである。
【００３２】
このシステムでは、ＬＢＩＳＴ制御装置350は各ＬＢＩＳＴサテライト360−362を制御する。ＬＢＩＳＴ制御装置350は、初期化フェーズ中に、ＬＢＩＳＴ動作のためのシステムコンポーネントを準備する。検査フェーズ中、ＬＢＩＳＴ制御装置350はタイミング信号をサテライト360−362に提供し、それぞれに１以上の検査サイクルを実行させる。各検査サイクルの走査シフトフェーズでは、ＬＢＩＳＴ制御装置350は、ＬＢＩＳＴサテライトにそれぞれの走査チェーンへの、およびそれぞれの走査チェーンからのビットパターンを走査させるための信号を提供する。各検査サイクルの機能フェーズでは、ＬＢＩＳＴ制御装置350は、ＬＢＩＳＴサテライトにターゲット論理装置の対応する部分を通って、それらの走査チェーン中へ走査される擬似ランダムビット走査ビットパターンを伝播させ、走査チェーン中で結果的なビットパターンを捕捉させるための信号を提供する。終端フェーズ期間中、ＬＢＩＳＴ制御装置350は、各ＬＢＩＳＴサテライト中で発生されるＭＩＳＲシグネチャ値を、制御装置により発生される値と比較するために読出させることができる。
【００３３】
各ＬＢＩＳＴサテライト中の走査チェーンは、サテライト内のＰＲＰＧからビットパターンを受信し、結果的に処理されたビットパターンをサテライト内のＭＩＳＲへ提供して、走査チェーンに関連されるデータパスは、通常のＳＴＵＭＰＳ ＬＢＩＳＴアーキテクチャ中ではほとんど変化しない。結果として、走査チェーンへのビットパターンの走査を同期するために（および走査チェーンからの、およびＭＩＳＲへの結果的なビットパターンの走査を同期するために）より少数のラッチしかデータパスで必要とされない。データパス中で必要とされるラッチの数がより少数であるので、通常のアーキテクチャと比較して、本発明のアーキテクチャを使用するＬＢＩＳＴ回路を構成するためにチップ上で必要なスペースは少ない。
【００３４】
図４を参照すると、一実施形態にしたがったＬＢＩＳＴ制御装置とＬＢＩＳＴサテライトの配置を示す図が示されている。この図面にはマルチプロセッサ集積回路400が示されている。集積回路400は、マルチプロセッサのコンポーネントを形成する多数の機能ブロックを含んでいる。これらの機能ブロックには、主プロセッサ410、サブプロセッサコア（ＳＰＣ）のセット411−415、サポート機能を行うコンポーネントのセット420−424が含まれている。サポートコンポーネント420−424には内部バス、入力／出力インターフェース、キャッシュメモリ等が含まれることができる。
【００３５】
図４で、マルチプロセッサチップはＬＢＩＳＴ制御装置430と、多数のＬＢＩＳＴサテライト440−449とを含んでいることが認められる。各ＬＢＩＳＴサテライトはマルチプロセッサチップの機能ブロックのうちの対応する１つと同一位置に配置されている。例えば、ＬＢＩＳＴサテライト440は機能ブロック413と同一位置に配置され、サテライト441は機能ブロック414と同一位置に配置されている。これはマルチプロセッサの種々の機能ブロック（410−415と420−424）が、各ＬＢＩＳＴサテライトにより検査されるターゲット論理装置であるからである。幾つかのＬＢＩＳＴサテライトは２以上の機能ブロックと同一位置に配置されていることが認められる。例えば、ＬＢＩＳＴサテライト443は、機能ブロック423および424とオーバーラップする位置に示されている。この場合、機能ブロック423と424は共に、ＬＢＩＳＴサテライト443により検査されるターゲット論理装置を形成する。ＬＢＩＳＴ制御装置430は機能ブロックのうちの１つだけに関連されるのではなく、明白に、機能ブロックのそれぞれ１つ１つと同一位置に配置されることができない。この実施形態では、ＬＢＩＳＴ制御装置430は機能ブロック421中に配置されるが、このことは他の実施形態では変更されることができる。
【００３６】
ここで使用されている“同一位置に配置される”は、特定のＬＢＩＳＴサテライトが、対応する機能ブロック内またはその近くに位置されていることを指していることに注意すべきである。サテライトの走査チェーンのラッチは、機能ブロックの論理ゲート間に位置されることが必要なので、これらは機能ブロック“内”にある。ＰＲＰＧ、ＭＩＳＲ、その他のＬＢＩＳＴサテライトコンポーネントは、装置の特定のレイアウトにしたがって、機能ブロック内、または機能ブロックの境界外であるがその近くに位置されることができる。
【００３７】
ＬＢＩＳＴ制御装置430は、制御ラインを通して、各ＬＢＩＳＴサテライト440−449に結合されている。前述したように、ＬＢＩＳＴ制御装置430は、制御信号をＬＢＩＳＴサテライト440-449へ提供するために制御ラインを使用し、それによってサテライトにＬＢＩＳＴ検査サイクルを実行させる。制御ラインは、図を簡明にするために、図４には明示されていない。
【００３８】
図４に示されているＬＢＩＳＴシステムは、制御走査チェーン450を含んでいる。制御走査チェーン450は、ＬＢＩＳＴ制御装置430とＬＢＩＳＴサテライト440−449にデータをロードし、およびそこからアンロードするために使用される。この実施形態では、制御走査チェーン450は、外部入力ポートからＬＢＩＳＴ制御装置430まで、ＬＢＩＳＴ制御装置430からＬＢＩＳＴサテライト440まで等で延在する走査チェーンセグメントを具備している。制御走査チェーン450の最後のセグメントはＬＢＩＳＴサテライト449から外部出力ポートまで延在している。制御走査チェーン450のセグメントはまた、ＬＢＩＳＴ制御装置430内の種々のコンポーネントおよび／またはＬＢＩＳＴサテライト440−449を結合することができる。例えば、セグメントはサテライトのＰＲＰＧをサテライトのＭＩＳＲへ結合することができ、それ故、制御走査チェーン450のデータパスはサテライトに入り、ＰＲＰＧを通過し、ＭＩＳＲを通過し、サテライトを出る。他の実施形態も、勿論、異なる方法で構成されることができる。
【００３９】
図５を参照すると、一実施形態にしたがったＬＢＩＳＴ制御装置およびサテライトの構造が詳細に示されている。この実施形態では、ＬＢＩＳＴ制御装置550は、状態マシン制御ブロック551とクロック制御ブロック552とを含んでいる。状態マシン制御ブロック551は主として、ＬＢＩＳＴ検査の開始及び停止を行う。状態マシン制御ブロック551は、外部ソースからの開始信号（ＬＢＩＳＴ＿ＲＵＮ）の受信に応答して、ＬＢＩＳＴ検査を開始する。検査の完了後（例えば、予め定められた数の検査サイクルの完了後、またはエラー状態の識別後）、状態マシン制御ブロック551はＬＢＩＳＴ検査動作を終了し、終了信号（ＬＢＩＳＴ＿ＤＯＮＥ）を表明する。
【００４０】
クロック制御ブロック552は、制御信号を発生し、その制御信号はＬＢＩＳＴサテライトに与えられ、それによってＬＢＩＳＴサテライトはＬＢＩＳＴ動作を実行できる。これらの制御信号は種々の方法で分類されることができる。例えば、制御信号は、サテライト制御信号または機能制御信号として分類されることができる。サテライト制御信号は、擬似ランダムビットパターンの発生、走査チェーン（への／からの）ビットパターンの走査等の動作を行う。機能制御信号は、検査を受ける装置の機能論理装置を通って伝播するビットパターンの捕捉のような動作を行う。
【００４１】
図５の実施形態では、サテライト制御信号は、１組のサテライト制御ライン540を通って、ＬＢＩＳＴサテライトへ伝送される。機能制御信号は、１組の機能制御ライン541を通って、ＬＢＩＳＴサテライトへ伝送される。サテライト制御ライン540と機能制御ライン541の両者は、同期ラッチを含んでいることが認められるであろう。前述したように、同期ラッチの目的は、各サテライトによる信号の受信が同期されるように、他より短い制御ライン上の制御信号を遅延することである。図５の実施形態では、ＬＢＩＳＴ制御装置550と、各ＬＢＩＳＴサテライトとの間に６個のラッチを挿入して、制御信号の転送を同期させることが必要である。
【００４２】
３個のＬＢＩＳＴサテライト（560、570、580）が図５しか明確に示されていないが、これは図面を明瞭にする目的であり、任意の数のサテライトが存在してもよい。この実施形態では、各サテライトは、ＰＲＰＧ（例えば561）、位相シフト及び拡散ブロック（ＰＳＳＢ、例えば562）、プログラム可能なチャンネル加重及びセレクタブロック（ＰＣＷＳ、例えば563）、走査チェーンのセット（例えば564／566）、スペースコンパクタブロック（ＳＣＢ、例えば567）、ＭＩＳＲ（例えば568）を含んでいる。走査チェーン（564）の入力端と、走査チェーン（564）の出力端は、図面には示されていないが、走査チェーンは、機能論理装置（例えば565）の対応する部分を通って延在していることを理解すべきである。
【００４３】
前述したように、ＰＲＰＧは、走査チェーンへ走査される擬似ランダムビットパターンを発生する。この実施形態では、ＰＲＰＧは擬似ランダムビットパターンを発生するために、線形フィードバックシフトレジスタ（ＬＦＳＲ）を使用する。これらのビットパターンはその後、ＰＳＳＢにより処理され、隣接する走査チェーンへシフトされる擬似ランダムビットパターンの位相をシフトする。ビットパターンが擬似ランダムであっても、（１ビットだけシフトされる）同一の擬似ランダムビットパターンを、隣接する走査チェーンへ走査することが普通であるためにこれが行われる。ＰＳＳＢは、隣接する走査チェーン中のビットパターンのランダムさを増加するため、ビット数を変化することによって、パターンをシフトする。ＰＣＷＳは、擬似ランダムビットパターンが加重されることを可能にするように設計され、したがってこれらは、真の（擬似）ランダムパターンの５０％対５０％の比率ではなく、１と０の所望の比率を含むことができる。ＰＲＰＧにより発生された擬似ランダムビットパターンがＰＳＳＢおよびＰＣＷＳにより処理された後、それらは、サテライト制御信号にしたがって、走査チェーンへ走査される。
【００４４】
処理された擬似ランダムビットパターンが走査チェーン中へシフトされた後、それらは走査チェーンから機能論理装置を通って、伝播することを可能にされる。機能論理装置により発生された結果的なビットパターンは、走査チェーン中で捕捉され、機能制御信号にしたがって、機能論理装置が追従する。捕捉された信号は、新しいビットパターンが走査チェーンへ走査されると同時に、走査チェーンから走査されて出力される。走査チェーンから走査されるビットパターンはこの実施形態では、スペースコンパクタブロック（ＳＣＢ、例えば567）によって処理され、このスペースコンパクタブロックは、ＭＩＳＲ568により処理される必要のあるビット数を減少するように構成されている。これは例えば、２の係数によりビット数を減少するために、隣接する走査チェーンの対から受信されたビットを排他的オア処理することによって、実現されることができる。コンパクトにされたビットはＭＩＳＲに送られ、このＭＩＳＲはこれらを現在のＭＩＳＲシグネチャと結合して、新しいＭＩＳＲシグネチャを発生する。
【００４５】
図６を参照すると、図５の実施形態にしたがって、ＬＢＩＳＴ制御装置による制御信号の発生と、ＬＢＩＳＴサテライトによる信号の受信との間の遅延を示すタイミング図が示されている。この実施形態では、各制御ライン（サテライトの制御ラインと機能制御ライン）には、ＬＢＩＳＴ制御装置と、各ＬＢＩＳＴサテライトとの間に６個のラッチが含まれている。したがって、ＬＢＩＳＴ制御装置により発生される各制御信号が、ＬＢＩＳＴサテライトに到達するには６サイクルかかる。
【００４６】
前述したように、ＬＢＩＳＴ制御装置により発生された信号には、サテライト制御信号と機能制御信号とが含まれている。これらの制御信号は、走査チェーンへのクロック信号の走査データのような種々の異なる信号を含むことができ、制御装置の各グループは、信号の対応するグループがアクチブであるか否かを示すサテライト／機能制御信号によって、図６中に表されている。即ち、図中の制御信号が高いならば、対応する信号はアクチブである。例えば、サテライト制御信号がこの図中では、高いならば、走査シフト信号と、走査チェーンへの制御信号はアクチブであり、それ故、データは走査チェーンへ走査される。
【００４７】
図６を再度参照すると、ＬＢＩＳＴ制御装置は、制御装置にＬＢＩＳＴ検査を開始させる信号（ＬＢＩＳＴ＿ＲＵＮ）610を受信する。ＬＢＩＳＴ回路が動作を開始した後、第１のＬＢＩＳＴ検査サイクルは時間ｔ１で開始され、機能制御信号630はアクチブになる。時間ｔ３で、機能制御信号630がインアクチブになり、サテライト制御信号640はアクチブになる。時間ｔ４で、サテライト制御信号640はアクチブになる。これは第１のＬＢＩＳＴサイクルを完了させる。この検査サイクルの最後に、別の検査サイクルが実行され、プロセスは典型的には、予め定められた数の検査サイクルに対して継続する。最後の検査サイクルの完了時（この例では、時間ｔ５で）に、完了信号（ＬＢＩＳＴ＿ＤＯＮＥ）620が表明され、全ての検査サイクルが完了したことを示す。その後、時間ｔ６で、信号610の表明が解除される（deassert）。
【００４８】
各ＬＢＩＳＴサテライトにより受信される制御信号（650、660）は、ＬＢＩＳＴ制御装置の出力で発生される信号（630、640）と同一の信号であることが図６で分かる。発生された制御信号と、受信されたその制御信号との唯一の差は、ＬＢＩＳＴサテライトにより受信される信号が、これらがＬＢＩＳＴ制御装置の出力で現れる時間から、６サイクルだけ遅延されていることである。したがって、第１の検査サイクルに関して、機能制御信号650は時間ｔ２でアクチブになり、それはＴ１よりも６サイクル後である。遅延の大きさは別の実施形態では変更されてもよいことに注意すべきである。ＬＢＩＳＴサテライトが全て、ＬＢＩＳＴ制御装置に対して比較的近くである実施形態では、制御ライン中で必要とされるラッチはさらに少数であってもよい。ＬＢＩＳＴサテライトがＬＢＩＳＴ制御装置からはなれている実施形態では、より多くのラッチが必要とされる可能性がある。
【００４９】
前述の説明は幾つかの特定の例示的な実施形態を示したものであるが、別の実施形態では、前述の特徴及びコンポーネントの多数の変形が存在してもよい。例えば、前述のＬＢＩＳＴ制御装置は、検査を受ける装置と良好な装置の両者のＬＢＩＳＴ回路を制御するために使用されることができ、或いは別々のＬＢＩＳＴ制御装置が各装置と共に使用されることができる。別々のＬＢＩＳＴ制御装置が使用されるならば、幾つかの実施形態では、各検査サイクル中に発生されるデータが適切に比較されることができるように、検査サイクルを同期することが必要となる可能性がある。多くの他の変更も、本発明の説明を読んだときに、当業者には明白になるであろう。
【００５０】
当業者は情報および信号が任意の種々の異なる技術を使用して表されることができることを理解するであろう。例えば、前述の説明を通して参照されることのできるデータ、命令、コマンド、情報、信号、ビット、シンボルは電圧、電流、電磁波、磁界または粒子、光学的フィールドまたは粒子、或いは任意のそれらの組合せによって表されることができる。情報及び信号は、ワイヤ、金属トレース、バイア、光ファイバ等を含む任意の適当な伝送媒体を使用して、開示されたシステムのコンポーネント間で通信されることができる。
【００５１】
当業者はさらに、ここで開示された実施形態に関連して説明した種々の例示的な論理ブロック、モジュール、回路、アルゴリズムステップが電子ハードウェア、コンピュータソフトウェアまたはその両者の組合せとして構成されてもよいことを認識するであろう。このハードウェアとソフトウェアとの交換が可能であることを明白に示すために、種々の例示的なコンポーネント、ブロック、モジュール、回路、およびステップをそれらの機能に関して一般的に説明した。このような機能がハードウェアまたはソフトウェアのいずれとして実行されるかは特定の応用と、システム全体に課された設計の制約にしたがっている。当業者はそれぞれの特定の応用に対して、説明された機能を種々の方法で実行することができるが、このような実行の決定は本発明の技術的範囲からの逸脱するものとして解釈されてはならない。
【００５２】
ここで開示された実施形態に関連して説明した種々の例示的な論理ブロック、モジュールおよび回路は、特定用途用集積回路（ＡＳＩＣ）、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、汎用のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、またはその他の論理装置、ディスクリートなゲートまたはトランジスタ論理装置、ディスクリートなハードウェアコンポーネント、或いはここで説明した機能を実行するように設計された任意のその組合せによって構成され、または実行されることができる。汎用のプロセッサは任意の通常のプロセッサ、制御装置、マイクロ制御装置、状態マシン等であってもよい。プロセッサはまたコンピュータ装置の組合せ、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１以上のマイクロプロセッサ、或いは任意の他のこのような構造として構成されることもできる。
【００５３】
ここで開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェア、プロセッサにより実行されるソフトウェア（プログラム命令）、またはその両者の組合わせで直接実施されてもよい。ソフトウェアはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取外し可能なディスク、ＣＤ−ＲＯＭ、または技術で知られているその他の形態の記憶媒体中に存在してもよい。本発明の方法の１つを実施するプログラム命令を含んでいるこのような記憶媒体は、それ自体、本発明の別の実施形態である。１つの例示的な記憶媒体はプロセッサに結合され、それによって、プロセッサは情報を記憶媒体から読出し、そこに情報を書込むことができる。その代りに、記憶媒体はプロセッサと一体化されることもできる。プロセッサおよび記憶媒体は例えばＡＳＩＣ中に存在していてもよい。ＡＳＩＣはユーザ端末中に存在してもよい。その代りに、プロセッサおよび記憶媒体はユーザ端末中、またはその他の装置中にディスクリートなコンポーネントとして、存在することもできる。
【００５４】
本発明により与えられる効果および利点を特定の実施形態に関連して説明した。これらの効果および利点と、行われ、またはさらに明白にされる任意のエレメントまたは限定とは、特許請求の範囲に記載された任意または全ての特徴において臨界的な、必要とされる、または基本的な特徴として解釈されるべきではない。ここで使用されている用語“具備する”、“具備している”またはその任意のその他の変形はこれらの用語にしたがっているエレメントまたは限定を排他的ではなく含んでいるとして解釈されることを意図している。したがって、システム、方法または、１組のエレメントを含むその他の実施形態はこれらのエレメントだけに限定されることを意図するものではなく、ここに記載されていない、または請求された実施形態に固有ではないその他のエレメントを含むことができる。
【００５５】
開示された実施形態の前述の説明は、当業者が本発明を構成または使用することを可能にするために行われた。これらの実施形態に対する種々の変更は当業者に容易に明白であり、ここで規定されている一般的な原理は本発明の技術的範囲を逸脱せずに他の実施形態に適用されることができる。したがって、本発明はここで示されている実施形態に限定されることを意図するものではなく、ここで説明され、特許請求の範囲で挙げられている原理および優れた特徴と一貫する最も広い技術的範囲にしたがうことを意図している。
【図面の簡単な説明】
【００５６】
【図１】簡単なＳＴＵＭＰＳ型のＬＢＩＳＴシステムの動作原理を示す機能ブロック図。
【図２】ＳＴＵＭＰＳアーキテクチャを有する通常のＬＢＩＳＴシステムの構造を示す機能ブロック図。
【図３】一実施形態によるＬＢＩＳＴサテライトアーキテクチャを示す機能ブロック図。
【図４】一実施形態によるＬＢＩＳＴ制御装置とＬＢＩＳＴサテライトの位置付けを示す説明図。
【図５】一実施形態によるＬＢＩＳＴ制御装置とサテライトの構造を詳細に示すブロック図。
【図６】図５の実施形態による、ＬＢＩＳＴ制御装置による制御信号の発生と、ＬＢＩＳＴサテライトによる信号の受信との間の遅延を示すタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2007052015000001.pdf