(57)【要約】【課題】最大ドレイン電流の増大に有効な埋込ゲート構造を採用しながら高耐圧化し、高出力な電界効果型トランジスタを提供する。【解決手段】電界効果型トランジスタは、半絶縁性基板上に、アルミニウムを含まない３−５族化合物半導体で形成されたチャネル層と、その上にドーピング濃度が１×１０１６ｃｍ−３以下でアルミニウムを含みバンド間エネルギーの大きな３−５族化合物半導体で形成されたゲートコンタクト層と、その上にドーピング濃度が１×１０１６ｃｍ−３以下でアルミニウムを含まない３−５族化合物半導体で形成されたゲート埋込層、そのゲート埋込層に埋め込まれ、ゲートコンタクト層と接合しているゲート電極と、を少なくとも有する電界効果型トランジスタにおいて、ゲート埋込層は、ゲート電極の側壁を囲繞し、ゲートコンタクト層を露出しない厚みのリセスが設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半絶縁性基板上に、アルミニウムを含まない３−５族化合物半導体を含むエピタキシャル層で形成されたチャネル層と、該チャネル層の上にアルミニウムを含みバンド間エネルギーの大きな３−５族化合物半導体を含みドーピング濃度が１×１０１６ｃｍ−３以下であるエピタキシャル層で形成されたゲートコンタクト層と、該ゲートコンタクト層の上にアルミニウムを含まない３−５族化合物半導体を含みドーピング濃度が１×１０１６ｃｍ−３以下であるエピタキシャル層で形成されたゲート埋込層、該ゲート埋込層に埋め込まれ、該ゲートコンタクト層と接合しているゲート電極と、を少なくとも有する電界効果型トランジスタにおいて、
上記ゲート埋込層には、該ゲート電極の側壁の上部と隙間を介在して対向し、該ゲート電極の側壁の下部と接する上記ゲート埋込層の一部が残存するようにリセスが設けられていることを特徴とする電界効果型トランジスタ。
【請求項２】
上記リセスと上記ゲートコンタクト層との間の上記ゲート埋込層の膜厚が０ｎｍを超え、５０ｎｍ以下であり、且つ、上記リセスが設けられていない上記ゲート埋込層の膜厚が５０ｎｍ以上であることを特徴とする請求項１に記載する電界効果型トランジスタ。
【請求項３】
上記ゲート埋込層のエピタキシャル界面に平行な方向の上記リセスの幅は、０μｍを超え、０．５μｍ以下であることを特徴とする請求項１または２に記載する電界効果型トランジスタ。
【請求項４】
上記ゲート埋込層の上記ゲート電極および上記リセスを除く領域に接合するソース電極とドレイン電極とを有す、
上記チャネル層、上記ゲートコンタクト層および上記ゲート埋込層の上記ソース電極および上記ドレイン電極に重畳する領域は、ドナーとして寄与する原子が注入されてｎ型半導体層であることを特徴とする請求項１乃至３のいずれか一項に記載する電界効果型トランジスタ。
【請求項５】
上記チャネル層は、高電子移動度電界効果型トランジスタ用のエピタキシャル層であることを特徴とする請求項１乃至４のいずれか一項に記載する電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主に８００ＭＨｚ以上の高周波帯での使用に適する化合物半導体を用いた電界効果型トランジスタに関するものである。
【背景技術】
【０００２】
化合物半導体を用いた電界効果型トランジスタは、主に高速・大容量の無線通信システムなどの送受信部に用いられ、８００ＭＨｚ以上の高周波信号を増幅したり、スイッチングしたりする。そして、高周波増幅器に求められる重要な特性として高出力特性があるが、高周波帯で高出力化を実現するためには、最大ドレイン電流を増大することや高耐圧化が有効である。
一般に、最大ドレイン電流を増大しようとしてドーピング濃度を増加させると耐圧が低下する。このように最大ドレイン電流の増大と高耐圧化とはトレードオフの関係にあるので、トランジスタ構造の工夫により両者を共に向上させようとする試みがなされている。
【０００３】
一例として、高耐圧化のためゲートとショットキー接合する半導体層（以下、「ゲートコンタクト層」と称す）のバンド間エネルギーを大きくし、金属・半導体界面のポテンシャル障壁を大きくすることが広く採用されている。３−５族化合物半導体では、バンド間エネルギーを大きくするためにアルミニウム（以下、「Ａｌ」と称す）を添加することが多い。例えば、ヒ化ガリウム（以下「ＧａＡｓ」と称す）を主材料とする半導体層であれば、Ａｌ組成によらずＧａＡｓと格子整合するため、ＡｌＧａＡｓ層が広く利用されている。
また、近年、高耐圧化且つ高出力化が可能と考えられ、開発が推進されている窒化ガリウム（以下、「ＧａＮ」と称す）を主材料とする半導体層においても、ＡｌＧａＮ層がゲートコンタクト層として利用されることが多い。
【０００４】
しかし、ゲートコンタクト層としてＡｌＧａＡｓやＡｌＧａＮを利用するときの問題は、表面空乏層が伸張することにより最大ドレイン電流が低下することである。一般に、化合物半導体の表面は保護絶縁膜との界面となっていることが多いが、にも関わらず多数の欠陥準位が存在するため、フェルミ準位のピンニング現象や準位を介した電荷の捕獲・放出の過渡応答現象により、直流または１ＭＨｚ以上の周波数域において表面空乏層の伸張が生じ、最大ドレイン電流は表面の影響を受けて低下する。
ＧａＡｓ系のトランジスタにおいて、ＧａＡｓでも表面準位密度はシリコンに比べて１０〜１００倍になるが、ＡｌＧａＡｓではバルク内でもＤＸセンターなどの欠陥準位が多く、且つ、表面ではＡｌが酸化され易いためＧａＡｓの表面に比べても捕獲電子密度が非常に大きくなり、表面空乏層が伸張し、最大ドレイン電流の低下を引き起こす。この現象はＧａＮ系のトランジスタでも同様と考えられる。
【０００５】
そこで、ＡｌＧａＡｓ層やＡｌＧａＮ層が露出しない構造が提案されており、その一例として埋込ゲート構造の電界効果型トランジスタがある。この埋込ゲート構造の電界効果型トランジスタは、ＧａＡｓ基板上にＧａＡｓで形成されたバッファ層、そのバッファ層の上にＧａＡｓからなるチャネル層が形成されている。チャネル層の上にＡｌＧａＡｓからなるゲートコンタクト層が形成され、このゲートコンタクト層の上にショットキー接合するゲート電極が形成されている。ｎ−ＧａＡｓからなるオーミックコンタクト用キャップ層とゲートコンタクト層との間にＧａＡｓからなる埋込層がある。ゲートは、その埋込層に埋め込まれてゲートコンタクト層とショットキー接合している。通常、オーミック領域の抵抗を低減するため、埋込層およびゲートコンタクト層はｎ型ドーピング層である。この埋込ゲート構造を採用することにより最大ドレイン電流が増大する（例えば、特許文献１、特許文献２参照）。
【０００６】
【特許文献１】特開２００１−１８５５５８号公報
【特許文献２】特開平１１−２５１５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、ゲートコンタクト層が露出する従来構造と埋込ゲート構造のそれぞれのトランジスタを用意してゲート・ドレイン２端子耐圧特性を評価した。ゲート・ドレイン間印加電圧Ｖｇｄを１Ｖ、１０Ｖ、２０Ｖとしたとき、従来構造でのゲートリーク電流Ｉｇｄ（Ａ／ｍｍ）は、−３×１０−８、−１．５×１０−６、−２×１０−２であった。それに対して埋込ゲート構造でのゲートリーク電流Ｉｇｄ（Ａ／ｍｍ）は、−１．５×１０−８、−５×１０−４、−７×１０−２であった。また、破壊耐圧値は、従来構造で２１Ｖ、埋込ゲート構造で３１Ｖであった。このように、埋込ゲート構造は、トランジスタが破壊する電圧に関しては、ゲートが埋め込まれていない構造に比べて高いが、トランジスタを通常に動作しているとき、すなわち、ゲート・ドレイン間印加電圧が１０Ｖ、２０Ｖのとき、ゲートリーク電流が大きくなるという問題がある。これは、ゲート金属の側壁が埋込層に接触していることで、リークパスが大きくなることに起因していると考えられる。このようにゲートリーク電流が大きいと、高周波動作時にゲート電流が多く流れ、ゲート電圧の降下が発生するという問題がある。
【０００８】
また、埋込層厚を変えたときの耐圧リーク特性（Ｉｇｄ＝０．１ｍＡ／ｍｍとなるＶｄｇの値）およびドレイン電流（Ｖｄ＝２Ｖ）を計測すると、ゲートリーク電流は、埋込層厚に強い依存性を持ち、埋込層厚が薄いほどリーク電流は小さくなる。但し、埋込層厚が薄いと、表面とドレイン電流が流れるチャネル層との距離が短くなり、表面欠乏層の影響で最大ドレイン電流が低下する。このように、従来提案されている埋込ゲート構造では、最大ドレイン電流の増大と高耐圧化とを両立することが困難である。
【０００９】
この発明の目的は、最大ドレイン電流の増大に有効な埋込ゲート構造を採用しながら高耐圧化し、高出力な電界効果型トランジスタを提供することである。
【課題を解決するための手段】
【００１０】
この発明に係わる電界効果型トランジスタは、半絶縁性基板上に、アルミニウムを含まない３−５族化合物半導体を含むエピタキシャル層で形成されたチャネル層と、該チャネル層の上にアルミニウムを含みバンド間エネルギーの大きな３−５族化合物半導体を含みドーピング濃度が１×１０１６ｃｍ−３以下であるエピタキシャル層で形成されたゲートコンタクト層と、該ゲートコンタクト層の上にアルミニウムを含まない３−５族化合物半導体を含みドーピング濃度が１×１０１６ｃｍ−３以下であるエピタキシャル層で形成されたゲート埋込層、該ゲート埋込層に埋め込まれ、該ゲートコンタクト層と接合しているゲート電極と、を少なくとも有する電界効果型トランジスタにおいて、上記ゲート埋込層は、該ゲート電極の側壁を囲繞し、該ゲートコンタクト層を露出しない厚みが残存するようにリセスが設けられていることを特徴とする。
【発明の効果】
【００１１】
この発明に係わる電界効果型トランジスタの効果は、ゲート埋込層に埋め込まれたゲート電極の側壁の下部だけがゲート埋込層に接しているので、ゲートリーク電流が抑制されるとともにリセス幅だけのゲート埋込層の表面準位が最大ドレイン電流に影響するので、最大ドレイン電流の低下を小さく抑えることができる。
また、ゲート埋込層およびゲートコンタクト層がアンドープであり、ドーピング濃度が１×１０１６ｃｍ−３以下であるので、リークパスが小さく、ゲートリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１に係わる電界効果型トランジスタの断面図である。図２は、ゲート電極の近傍の拡大断面図である。
この発明に係わる化合物半導体は、３−５族の化合物半導体であり、ＧａＡｓ、ＧａＮ以外にも、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、窒化インジウム（ＩｎＮ）、リン化インジウム（ＩｎＰ）などを化合物半導体として用いることができる。また、半絶縁性基板として、ＧａＡｓやＩｎＰからなる基板を用いることができる。
以下の説明では、３−５族化合物半導体としてＧａＡｓを例にして説明する。
【００１３】
この発明の実施の形態１に係わる電界効果型トランジスタ１は、図１に示すように、半絶縁性基板としての半絶縁性ＧａＡｓ基板２上に成長されたアンドープＧａＡｓのエピタキシャル層からなるバッファ層３、そのバッファ層３の上に成長されたアンドープＧａＡｓのエピタキシャル層からなるチャネル層４、そのチャネル層４の上に成長されたアンドープＡｌＧａＡｓのエピタキシャル層からなるゲートコンタクト層５、そのゲートコンタクト層５上に成長されたアンドープＧａＡｓのエピタキシャル層からなるゲート埋込層６を有する。
【００１４】
このアンドープＡｌＧａＡｓのエピタキシャル層は、ｎ型ドーパントのドーピング濃度が１×１０１６ｃｍ−３以下の真性半導体である。
このアンドープＧａＡｓのエピタキシャル層は、ｎ型ドーパントのドーピング濃度が１×１０１６ｃｍ−３以下の真性半導体である。
【００１５】
また、この実施の形態１に係わる電界効果型トランジスタ１は、ゲート埋込層６上に成長されてからパターン化され、所定の距離だけ離間し、ｎ＋型ＧａＡｓのエピタキシャル層からなる２つのキャップ層７ａ、７ｂ、一方のキャップ層７ａ上に形成されたソース電極８、他方のキャップ層７ｂ上に形成されたドレイン電極９、ゲート埋込層６に一部が埋め込まれ、ソース電極８とドレイン電極９との間のチャネル層４に流れる電流を制御するゲート電極１０、ソース電極８およびドレイン電極９以外の露出する表面を被覆するパッシベーション層１１を有する。
【００１６】
このゲート埋込層６には、図２に示すように、ゲートコンタクト層５が底面に露出する貫通孔２１と、その貫通孔２１を内包し、貫通孔２１の断面より断面が大きく、ゲートコンタクト層５との間にゲート埋込層６の一部が介在する底部２２を有するリセス２３とが設けられている。
このゲート電極１０は、底面がゲートコンタクト層５に接し、側壁の下部２４ａが貫通孔２１の内壁に接し、側壁の上部２４ｂがリセス２３の内壁との間に隙間を介して対向する。
なお、ゲート電極１０の側壁の下部２４ａに接するゲート埋込層６の厚みを、以下、「リセス領域埋込層厚」２６と称す。また、ゲート電極１０の側壁の上部２４ｂとリセス２３の内壁とが対向する間の隙間を、以下、「リセス幅」２７と称す。
この実施の形態１に係わる電界効果型トランジスタ１では、リセス領域埋込層厚２６が０ｎｍを超え、５０ｎｍ以下であり、リセス幅２７が０μｍを超え、０．５μｍ以下である。
【００１７】
次に、リセス領域埋込層厚２６の適する範囲を説明する。
上述の段落０００８で説明したように、ゲートリーク電流は、埋込層厚に強い依存性があり、埋込層厚が薄いほどゲートリーク電流は小さくなる。例えば、埋込層厚が２０ｎｍ、４０ｎｍ、５０ｎｍ、１００ｎｍの埋込層のとき、ゲートリーク電流Ｉｇｄが０．１ｍＡ／ｍｍになるドレイン・ゲート間電圧Ｖｄｇはそれぞれ２２Ｖ、１３Ｖ、１０Ｖ、６Ｖであった。そして、ドレイン・ゲート間電圧Ｖｄｇが最低でも動作電圧５Ｖの倍は必要であるので、ドレイン・ゲート間電圧１０Ｖのときゲートリーク電流Ｉｇｄが０．１ｍＡ／ｍｍ以下になる埋込層厚５０ｎｍ以下が好ましい。そして、リセス領域埋込層厚２６も同様であるので、リセス領域埋込層厚２６は、５０ｎｍ以下が好ましい。
【００１８】
また、リセス領域埋込層厚２６を０ｎｍとして、ゲートコンタクト層５を露出すると、ＡｌＧａＡｓの表面ではＡｌが酸化され易いため捕獲電子密度が非常に大きくなり、表面空乏層が伸張し、最大ドレイン電流の低下を引き起こすので、リセス領域埋込層厚２６はプロセスマージンを勘案して、ＡｌＧａＡｓが露出しない程度の厚み、すなわち１０ｎｍを超えることが好ましい。
【００１９】
次に、リセス幅２７の適する範囲を説明する。
リセス幅２７が０．４μｍ、０．５μｍ、０．６μｍ、１．０μｍであるリセス２３以外は実施の形態１に係わる電界効果型トランジスタ１と同様な実施例１、実施例２、実施例３の電界効果型トランジスタを作製し、パルスドレイン電流特性を評価した。パルスドレイン電流特性は、周波数１ＭＨｚのゲート電圧をゲート電極１０に印加し、２Ｖのソース・ドレイン電圧をソース電極８とドレイン電極９間に印加してパルスドレイン電流を測定し、且つ、ＤＣのゲート電圧をゲート電極１０に印加し、２Ｖのソース・ドレイン電圧をソース電極８とドレイン電極９間に印加してＤＣドレイン電流を測定し、ＤＣドレイン電流値に対してパルスドレイン電流の最大値を比較して得られた百分率である。
【００２０】
そして、パルスドレイン電流特性は、リセス幅２７が０．４μｍ、０．５μｍ、０．６μｍ、１．０μｍのときそれぞれ８６％、８０％、７３％、６５％であった。このように、リセス幅２７が大きくなると、パルスドレイン電流特性が低下する。なぜならば、パルスドレイン電流特性は、表面準位の多寡の影響をＤＣの場合より大きく受け、リセス幅２７が大きいほど表面準位が多いためである。そして、通常パルスドレイン電流特性が８０％以上であることが必要であるので、リセス幅２７が０．５μｍ以下であることが好ましい。
また、リセス２３の内壁がゲート電極１０の側壁に接しないためには、０μｍを超えることが必要である。
【００２１】
また、Ｋ帯以上の高周波帯で動作する高出力増幅器として使用されている化合物半導体の電界効果型トランジスタには、ゲート電極１０からドレイン電極９側のキャップ層７ｂまでの最短の距離が０．５μｍ程度のものがあるが、このような電界効果型トランジスタにもリセス２３を設けることができる。
【００２２】
この実施の形態１に係わる電界効果型トランジスタ１およびｎ型ドーパントのドーピング濃度が５×１０１６ｃｍ−３であるゲート埋込層６以外は実施の形態１に係わる電界効果型トランジスタ１と同様な比較例１の電界効果型トランジスタを作製して耐圧リーク特性を計測した。
耐圧リーク特性は、ゲート電極１０とドレイン電極９間に流れるゲートリーク電流Ｉｇｄが０．１ｍＡ／ｍｍとなるときにドレイン電極９とゲート電極１０間に印加されるドレイン・ゲート間電圧Ｖｄｇを計測して確認する。
【００２３】
この実施の形態１に係わる電界効果型トランジスタ１では、ゲートリーク電流Ｉｇｄが０．１ｍＡ／ｍｍとなるときのドレイン・ゲート間電圧Ｖｄｇは２８Ｖであり、比較例１の電界効果型トランジスタでは、ゲートリーク電流Ｉｇｄが０．１ｍＡ／ｍｍとなるときのドレイン・ゲート間電圧Ｖｄｇは１０Ｖであった。このように、実施の形態１に係わる電界効果型トランジスタ１は、ゲートリーク電流が大きく抑制されている。これは、ゲート埋込層６およびゲートコンタクト層５のｎ型ドーパントのドーピング濃度が１×１０１６ｃｍ−３以下であり、ゲート電極１０に接するゲート埋込層６およびゲートコンタクト層５の領域が空乏化され易く、逆方向リークパスが小さくなるので、ゲート電極１０からドレイン電極９に流れるゲートリーク電流が抑制される。
【００２４】
このような電界効果型トランジスタ１は、ゲート埋込層６に埋め込まれたゲート電極１０の側壁の下部２４ａだけがゲート埋込層６に接しているので、ゲートリーク電流が抑制されるとともにリセス幅２７だけのゲート埋込層６の表面準位が最大ドレイン電流に影響するので、最大ドレイン電流の低下を小さく抑えることができる。
また、ゲート埋込層６およびゲートコンタクト層５がアンドープであり、ドーピング濃度が１×１０１６ｃｍ−３以下であるので、リークパスが小さく、ゲートリーク電流を抑制することができる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２に係わる電界効果型トランジスタの断面図である。
この発明の実施の形態２に係わる電界効果型トランジスタ１Ｂは、実施の形態１に係わる電界効果型トランジスタ１のゲート埋込層６、ゲートコンタクト層５およびチャネル層４の一部に注入アニール領域３０を形成し、キャップ層７ａ、７ｂを省略したことが異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態２に係わる電界効果型トランジスタ１Ｂでは、図３に示すように、その上にソース電極８およびドレイン電極９が形成されるゲート埋込層６の領域６ａ、６ｂおよびそのゲート埋込層６の領域６ａ、６ｂと重畳するゲートコンタクト層５およびチャネル層４の領域に注入アニール領域３０が形成される。
この注入アニール領域３０は、ｎ型ドーパントとしてシリコンが注入され、活性化アニールが施されてソース電極８およびドレイン電極９とオーミック接合される。
【００２６】
このように、その上にソース電極８およびドレイン電極９が形成されるゲート埋込層６の領域６ａ、６ｂにシリコンを注入し、その後活性化アニールを施してソース電極８とチャネル層４およびドレイン電極９とチャネル層４の間がオーミック接合されるので、抵抗値が増加することがなく、むしろ低減することができる。特に、利得の低下を招くソース抵抗の増大を防ぐことができる。
また、ゲートコンタクト層５にも注入アニール領域３０が設けられているので、抵抗値の増加を防ぐことができる。
【００２７】
このように、ゲート埋込層６がアンドープＧａＡｓのエピタキシャル層およびゲートコンタクト層５がアンドープＡｌＧａＡｓのエピタキシャル層から構成されているので、ゲートリーク電流の抑制効果が得られるとともに抵抗値の増大も防ぐことができる。
なお、ｎ型ドーパントとしてはシリコンに限るものではない。
【００２８】
また、注入アニール領域３０をゲート埋込層に設け、代わりにキャップ層７ａ、７ｂを省略することができるので、エピタキシャル層形成プロセスを簡略化することができ、コストを低減することができる。
なお、注入オーミック層形成プロセスが増えるが、逆にキャップ層７ａ、７ｂの部分エッチング工程が省略できるので、ウエハプロセスの工程数は殆ど変わらない。
【００２９】
一般に、リセス角には電界集中が起こり易く、電界集中が起こる領域には水分など分極分子やイオンが集まり易いので、反応、腐食が起こり易い。また、角形状領域が高ドープされていると、反応のための電子が豊富にあり、且つ、更に電界集中が起こり易いことからアンドープの場合に比べて反応が促進される。
そこで、実施の形態２のように、リセス角形状を有する部分が、ゲート埋込層６内のアンドープ領域だけであるので、表面の耐湿性を改善することができる。
【００３０】
実施の形態３．
図４は、この発明の実施の形態３に係わる電界効果型トランジシタの断面図である。
この発明の実施の形態３に係わる電界効果型トランジスタ１Ｃは、実施の形態２に係わる電界効果型トランジスタ１Ｂに電子供給層４０ａ、４０ｂが追加され、チャネル層４Ｂの組成が異なっており、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態３に係わる電界効果型トランジスタ１Ｃは、図４に示すように、高電子移動度電界効果型トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）であり、チャネル層４Ｂは、伝導電子が走行するアンドープＩｎＧａＡｓのエピタキシャル層からなる。また、この実施の形態３に係わる電界効果型トランジスタ１Ｃは、チャネル層４Ｂと空間的に分離された伝導電子を生成する電子供給層４０ａ、４０ｂが追加されている。この電子供給層４０ａ、４０ｂは、ドーパントをドーピングすることにより形成されている。
そして、この実施の形態３に係わる注入アニール領域３０Ｂは、シリコンが注入され、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇなどの高速アニール技術で活性化アニールが施されて形成されている。なお、注入アニール領域を実施の形態１または２に係わる電界効果型トランジスタに適用してもよい。
【００３１】
このように高速アニール技術を用いて注入アニール領域３０Ｂを形成するので、実施の形態２に係わる電界効果型トランジスタ１Ｂに比べて薄いエピタキシャル層が積層され、ドーパントの活性化アニール時にエピタキシャル層自身が変化する高電子移動度電界効果型トランジスタにも注入アニール領域３０Ｂを形成することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態１に係わる電界効果型トランジスタの断面図である。
【図２】図１のゲート電極の近傍の拡大断面図である。
【図３】この発明の実施の形態２に係わる電界効果型トランジスタの断面図である。
【図４】この発明の実施の形態３に係わる電界効果型トランジスタの断面図である。
【符号の説明】
【００３３】
１、１Ｂ、１Ｃ  電界効果型トランジスタ、２  半絶縁性ＧａＡｓ基板、３  バッファ層、４、４Ｂ  チャネル層、５  ゲートコンタクト層、６  ゲート埋込層、７ａ、７ｂ  キャップ層、８  ソース電極、９  ドレイン電極、１０  ゲート電極、１１  パッシベーション層、２１  貫通孔、２２  （リセスの）底部、２３  リセス、２４ａ  （ゲート電極の）側壁の下部、２４ｂ  （ゲート電極の）側壁の上部、２６  リセス領域埋込層厚、２７  リセス幅、３０、３０Ｂ  注入アニール領域、４０ａ、４０ｂ  電子供給層。
【図１】
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【図２】
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【図３】
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【図４】
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