(57)【要約】【課題】  ＣＤＳ回路では差分を計算するための差動増幅回路はゲインを高くすると、高速動作させる事が難しく、また、ＣＭＯＳセンサに適用するとＭＯＳ容量の面積が大きくなって、ＣＭＯＳセンサのチップが大きくなってしまう。【解決手段】  コンデンサＣ１に画素読み出し信号を保持し、コンデンサＣ２に画素リセット信号を保持する。これらはトランジスタ１３及び１５を介して水平信号線４に出力され、トランジスタ１４及び１６を介して水平信号線３に出力される。コンデンサＣ４は上記の画素読み出し信号とトランジスタ１７、１８をオンしてコンデンサＣ１及びＣ２を同電位としたときの出力との減算結果を保持し、コンデンサＣ３は画素リセット信号と上記同電位としたときの出力との減算結果を保持する。オペアンプ２７を含む差動増幅回路は、コンデンサＣ６とＣ５の比で定まる増幅率でＣ３、Ｃ４の差分値を増幅して出力する。【選択図】            図１
2007028192.tif 000002
【特許請求の範囲】
【請求項１】
光を電荷に変換して蓄積する光電変換領域と、前記電荷を転送する電荷転送手段と、信号出力用トランジスタとを含む単位画素が複数規則的に配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
前記列方向に配列された単位画素から読み出された信号を保持する第１の保持手段と、
前記列方向に配列された単位画素のリセット時の画素リセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された信号と前記第２の保持手段に保持された画素リセット信号とを同電位とするスイッチ手段と、
前記第１の保持手段の電位を水平信号線へ出力する第１の出力手段と、
前記第２の保持手段の電位を前記水平信号線へ出力する第２の出力手段と、
前記第１の出力手段を介して出力された、前記第１の保持手段に保持された信号と前記スイッチ手段により同電位とされたときの前記第１の保持手段の電位との差をとる第１の減算手段と、
前記第２の出力手段を介して出力された、前記第２の保持手段に保持された前記画素リセット信号と前記スイッチ手段により同電位とされたときの前記第２の保持手段の電位との差をとる第２の減算手段と、
入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、前記第１の減算手段の減算結果と前記第２の減算手段の減算結果とを差動増幅して、前記第１及び第２の減算結果の差分を出力する差動増幅手段と
を有し、前記差動増幅手段の増幅率は前記直列コンデンサの容量値と前記帰還コンデンサの容量値との比で決定されることを特徴とする固体撮像素子のＣＤＳ回路。
【請求項２】
前記信号出力用トランジスタのゲート電極が第１層のポリシリコンで作製され、前記電荷転送手段を構成する電極が第２層のポリシリコンで作製され、前記第１層のポリシリコンと前記第２層のポリシリコンとの間には絶縁膜が設けられており、前記第１の保持手段と前記第２の保持手段は、それぞれ前記第１層のポリシリコンと前記第２層のポリシリコンと前記絶縁膜とから作製された第１のコンデンサと第２のコンデンサであり、前記水平信号線は、第２層以上のメタル層であることを特徴とする請求項１記載の固体撮像素子のＣＤＳ回路。
【請求項３】
前記絶縁膜は、前記第１層のポリシリコンをウェット酸化処理して作製した熱酸化膜であることを特徴とする請求項２記載の固体撮像素子のＣＤＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子のＣＤＳ回路に係り、特にＣＭＯＳ（Complementary MOS）センサ等の固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路に関する。
【背景技術】
【０００２】
固体撮像素子は、大別するとＣＣＤ（Charge Coupled Device:電荷結合素子）とＣＭＯＳセンサ（ＣＭＯＳイメージセンサ）の２種類に分けられる。このうち、ＣＣＤはフォトダイオードで光電変換して得られた電荷をＣＣＤにより画素外に転送し、その後電圧信号に変換、増幅し、チップ外へ出力する。
【０００３】
一方、ＣＭＯＳセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧信号、あるいは電流信号などの電気信号に変換し、その電気信号を画素内に備えた増幅用トランジスタで増幅してから画素外へ出力する。このＣＭＯＳセンサは、ＣＣＤに比べて消費電力が小さく、かつ、センサ素子と周辺回路素子とを同じＣＭＯＳ技術を適用して作成できるという利点がある。
【０００４】
このような固体撮像素子を用いた撮像装置では、固体撮像素子で発生する固定パターンノイズを抑圧するために、相関二重サンプリング（ＣＤＳ:Correlated Double Sampling:ＣＤＳ）回路を通常備えている。特に、従来のＣＭＯＳセンサのＣＤＳ回路としては、ＣＭＯＳセンサを構成する２次元配列された複数の単位画素のうち、カラム毎（列毎）に配置された単位画素に接続された列信号線からの画素信号を保持し、同様に保持したリセット信号との差分を最終出力にて差動アンプを用いて引算で求めることで、固定パターンノイズを低減するＣＤＳ回路が知られている（例えば、特許文献１参照）。また、上記の差動アンプを通常のアンプ形式ではなく、スイッチトキャパシタアンプで構成したＣＤＳ回路も知られている（例えば、特許文献２参照）。
【０００５】
また、差分によるＣＤＳ動作を差動アンプを用いずに、クランプ回路を用いて構成する場合もあるが、カラム毎にＣＤＳ回路を設けるため、ＣＤＳ回路を構成するＭＯＳスイッチ回路、ＭＯＳ容量等の不均一性により、カラム毎の固定パターンノイズを発生するという問題がある。
【０００６】
そこで、この固定パターンノイズ発生を抑える対策、つまりＭＯＳスイッチにまつわる、フィードスルーやチャージインジェクションの問題を回避する方法として、スイッチトキャパシタアンプを用いる方法が従来知られている（例えば、特許文献３参照）。
【０００７】
また、これらのＣＤＳ回路で発生するバラツキを抑えるために、水平信号線の読み出し部にクランプ回路を設け、ＤＣ的なバラツキを抑えるというＤＤＳ（Double Data Sampling）方式のＣＤＳ回路（以下、これをＤＤＳ回路ともいう）も従来開示されている（例えば、非特許文献１参照）。
【０００８】
図７は上記の従来のＤＤＳ方式のＣＤＳ回路の一例の回路図を示す。同図において、ＣＭＯＳセンサの２次元マトリクス状に配置された多数の画素のうちの任意の一の画素１は、同一カラムにある他の画素と垂直信号線（列信号線）２を介して接続される一方、カラム毎に設けられているカラム毎ＣＤＳ回路部３０に接続されている。また、カラム毎ＣＤＳ回路部３０は水平信号線３、４を介して水平読み出し部４０に接続されている。
【０００９】
垂直信号線２はカラム毎ＣＤＳ回路部３０内のＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）３１及び３２の各ドレインに接続されている。ＮＭＯＳトランジスタ３１及び３２の各ソースは、負荷容量（コンデンサ）Ｃ７、Ｃ８を介して接地される一方、ＮＭＯＳトランジスタ３１のソースはＮＭＯＳトランジスタ３３のドレインとＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）３６のゲートに接続され、ＮＭＯＳトランジスタ３２のソースはＮＭＯＳトランジスタ３５のドレインとＰＭＯＳトランジスタ３７のゲートに接続されている。
【００１０】
上記のＮＭＯＳトランジスタ３１及び３２は、スイッチング用トランジスタであり、他のロジック用ＭＯＳトランジスタより高耐圧である。なぜなら、ＮＭＯＳトランジスタ３１及び３２のソースに印加される電圧は、画素１のＶｄｄ以上になる場合があり、このときロジック用ＭＯＳトランジスタを用いたスイッチであると、耐圧を超える電圧が印加されることとなる。よって、ＮＭＯＳトランジスタ３１及び３２には、高耐圧トランジスタが用いられる。
【００１１】
次に、この従来のＣＤＳ回路の動作について、図８のタイミングチャートを併せ参照して説明する。図８（Ａ）に示す信号が画素１から垂直信号線２へ出力され、画素１の信号を保持するために、図８（Ｂ）に示すスイッチング信号ＣＤＳ＿ＳがＮＭＯＳトランジスタ３１のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ３１はオン状態となる。その時、コンデンサＣ７は、画素１の出力電位と同電位で充電され、次式が成立する。
【００１２】
Ｖｃ７＝Ｖｏｎ３１＋Ｑ７／Ｃ７          （１）
Ｖｃ７：垂直信号線２の電位（画素１読み出し時）
Ｖｏｎ３１：ＮＭＯＳトランジスタ３１のオン電圧
Ｑ７：コンデンサＣ７に充電された電荷（信号読み出し時）
Ｃ７：コンデンサＣ７の容量値
次に、画素１のリセットが行われ、そのリセット電圧を保持するために、図８（Ｃ）に示すスイッチング信号ＣＤＳ＿ＲがＮＭＯＳトランジスタ３２のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ３２はオン状態となる。その時、コンデンサＣ８は、画素１の出力電位と同電位で充電され、次式が成立する。
【００１３】
Ｖｃ８＝Ｖｏｎ３２＋Ｑ８／Ｃ８          （２）
Ｖｃ８：垂直信号線２の電位（画素１リセット時）
Ｖｏｎ３２：ＮＭＯＳトランジスタ３２のオン電圧
Ｑ８：コンデンサＣ８に充電された電荷（リセット時）
Ｃ８：コンデンサＣ８の容量値
上記の電位Ｖｃ７及びＶｃ８は図８（Ｄ）、（Ｅ）に示される。以上の期間では、ＰＭＯＳトランジスタ３６、３７のソースにドレインが接続されているＰＭＯＳトランジスタ３８、３９の各ゲートに印加される電圧Ｈ１は図８（Ｆ）に示すようにハイレベルであり、ＰＭＯＳトランジスタ３８及び３９はオフ状態である。
【００１４】
次に、上記電圧Ｈ１を図８（Ｆ）に示すようにローレベルにして、ＰＭＯＳトランジスタ３８及び３９をオン状態とし、ＰＭＯＳトランジスタ３６、３７、４１、４２で構成されるソースフォロワ回路を通してコンデンサＣ７、Ｃ８に保持された電圧を水平信号線４、３へ読み出す。これにより、水平信号線３、４に接続されるコンデンサＣ９、Ｃ１０の片側に以下の電圧が印加されることになる。
【００１５】
Ｖｃ９＝（Ｑ８／Ｃ８）＋Ｖｔｈ３７＋Ｖｏｎ３９      （３）
Ｖｃ９：コンデンサＣ９の水平信号線側電位（リセット電位）
Ｖｔｈ３７：ＰＭＯＳトランジスタ３７の閾値電圧
Ｖｏｎ３９：ＰＭＯＳトランジスタのオン電圧
Ｖｃ１０＝（Ｑ７／Ｃ７）＋Ｖｔｈ３６＋Ｖｏｎ３８    （４）
Ｖｃ１０：コンデンサＣ１０の水平信号線側電位（信号電位）
Ｖｔｈ３６：ＰＭＯＳトランジスタ３６の閾値電圧
Ｖｏｎ３８：ＰＭＯＳトランジスタのオン電圧
この電位Ｖｃ９、Ｖｃ１０がコンデンサＣ９、Ｃ１０の水平信号線側に印加されるとき、コンデンサＣ９、Ｃ１０のバッファ４５、４６側のＰＭＯＳトランジスタ４３、４４はゲートの印加電圧Ｅ２が図８（Ｇ）に示すようにローレベルとされることによりオン状態となるため、コンデンサＣ９、Ｃ１０のバッファ４５、４６側がＰＭＯＳトランジスタ４３、４４を介してＶＲＥＦ電位に接続されることになる。これにより、コンデンサＣ９、Ｃ１０に印加される電位は以下のようになる。
【００１６】
Ｖｃ９−ＶＲＥＦ＋Ｖｏｎ４３＝Ｑ９／Ｃ９              （５）
Ｖｃ１０−ＶＲＥＦ＋Ｖｏｎ４４＝Ｑ１０／Ｃ１０        （６）
次に、ＰＭＯＳトランジスタ４３、４４のゲートに印加される電圧Ｅ２がハイレベルになることによりＰＭＯＳトランジスタ４３、４４がオフ状態になり、カラム毎のＣＤＳ回路部３０内にあるＮＭＯＳトランジスタ３３、３４、３５の各ゲートに印加される電圧Ｐ１が図８（Ｈ）に示すようにハイレベルとされることから、これらのトランジスタ３３、３４、３５をオン状態にして、水平信号線３、４でのクランプ動作を行い、カラム毎のＣＤＳ回路部３０で発生する素子バラツキに起因する固定パターンノイズを抑圧する。
【００１７】
ここで、ＮＭＯＳトランジスタ３３、３４、３５をオン状態にした時のコンデンサＣ９、Ｃ１０の水平信号線３、４側に印加される電圧は以下のようになる。
【００１８】
Ｖｃ９’＝Ｖａｖ＋Ｖｔｈ３７＋Ｖｏｎ３９        （７）
Ｖｃ１０’＝Ｖａｖ＋Ｖｔｈ３６＋Ｖｏｎ３８      （８）
Ｖａｖ：ＮＭＯＳトランジスタ３３、３４、３５がオン状態の時のＣ７、Ｃ８印加電圧
よって、コンデンサＣ９のバッファ入力側Ａ点での電位Ｖ１は次式で表される。
【００１９】
Ｖ１＝Ｖｃ９’−（Ｑ９／Ｃ９）
＝Ｖａｖ＋Ｖｔｈ３７＋Ｖｏｎ３９−（Ｑ８／Ｃ８）−Ｖｔｈ３７
−Ｖｏｎ３９＋ＶＲＥＦ−Ｖｏｎ４３
＝Ｖａｖ−（Ｑ８／Ｃ８）＋ＶＲＥＦ−Ｖｏｎ４３      （９）
同様に、コンデンサＣ１０のバッファ入力側Ｂ点での電位Ｖ２は次式で表される。
【００２０】
Ｖ２＝Ｖｃ１０’−（Ｑ１０／Ｃ１０）
＝Ｖａｖ＋Ｖｔｈ３６＋Ｖｏｎ３８−（Ｑ７／Ｃ７）−Ｖｔｈ３６
−Ｖｏｎ３８＋ＶＲＥＦ−Ｖｏｎ４４
＝Ｖａｖ−（Ｑ７／Ｃ７）＋ＶＲＥＦ−Ｖｏｎ４４      （１０）
上記の電位Ｖ１、Ｖ２はバッファ４５、４６経由後オペアンプ４７を用いた差動アンプにて差分をとられて出力される。ここで、オペアンプ４７は、バッファ４５の出力端子に接続されている抵抗Ｒ１と、バッファ４６の出力端子に接続されている抵抗Ｒ２と、オペアンプ４７の非反転入力端子とＧＮＤ間に接続されている抵抗Ｒ３と、オペアンプ４７の出力端子から反転入力端子に帰還をかけている抵抗Ｒ４とで差動アンプを構成している。
【００２１】
抵抗Ｒ１とＲ２の各抵抗値が等しく、かつ、抵抗Ｒ３とＲ４の各抵抗値も等しいものとすると、この差動アンプの出力電圧Ｖｏｕｔは次式で表される。
【００２２】
Ｖｏｕｔ＝（Ｒ４／Ｒ２）×Ｖｉｎ
＝（Ｒ４／Ｒ２）×（Ｖａｖ−（Ｑ８／Ｃ８）＋ＶＲＥＦ−Ｖｏｎ４３
−Ｖａｖ＋（Ｑ７／Ｃ７）−ＶＲＥＦ＋Ｖｏｎ４４）
＝（Ｒ４／Ｒ２）×（Ｑ７／Ｃ７）−（Ｑ８／Ｃ８）
−Ｖｏｎ４３＋Ｖｏｎ４４）                    （１１）
Ｖｉｎ：バッファ４５とバッファ４６の差電圧
Ｒ２、Ｒ４：抵抗Ｒ２、Ｒ４の抵抗値
なお、通常のＬＳＩ工程では回路部の容量は、２層ポリシリコンとＣＶＤ（Chemical Vapour Deposition:化学気相成長）で作った厚さ０.１〜０.２μｍの絶縁膜とで作る。
【００２３】
【特許文献１】特許第３５７４３７０号公報
【特許文献２】特開２００１−２９８６６２号公報
【特許文献３】特開平１１−６９２３１号公報
【非特許文献１】米本和也、「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」、ＣＱ出版株式会社、２００３年、１９５頁−１９７頁
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかるに、上記の従来のＣＤＳ回路をＣＭＯＳセンサに適用する場合以下のような課題がある。
【００２５】
（１）画素数を増加した時に、差分を計算する回路（図７のオペアンプ４７と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４）は高速動作する必要があるが、図７の従来のＣＤＳ回路では差分計算するアンプでゲインを高くする場合、高速動作させる事が難しい。
【００２６】
すなわち、図７の従来のＣＤＳ回路では、水平信号線３、４にカラム毎のＭＯＳトランジスタ３６、３８、４１、３７、３９、４２で構成されるソースフォロワを通して信号とリセット信号が出力され、それらがコンデンサＣ９及びＣ１０と、ＭＯＳトランジスタ４３及び４４で構成されるクランプ回路でクランプされた後、バッファ４５、４６に出力され、更に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４およびオペアンプ４７で構成される差動アンプにて減算されることにより、最終的に信号が出力される構成である。このため、前記のクランプ回路で出力される信号およびリセット信号の有効期間は、水平シフトレジスタの動作スピードの半周期程度となり、差動アンプの動作スピードも高速である必要がある。
【００２７】
この差動アンプで高速動作が必要な場合は、アンプ内の寄生容量と帰還抵抗による周波数特性の低下が問題とならないように設計する必要がある。ただし、この差動アンプのゲインはＲ１＝Ｒ２、Ｒ３＝Ｒ４の場合にＲ４／Ｒ２であるため、ゲインを高くする場合には抵抗Ｒ４の抵抗値を増加させる必要があり、これは周波数特性の低下につながる。抵抗Ｒ２の抵抗値を小さくする事で差動アンプのゲインを高くする事も可能であるが、前段のバッファ４５、４６のドライブ能力の関係で小さくする場合にも限界がある。ここでの信号周期は場合によっては１５０ＭＨｚを超える場合も想定される。
【００２８】
（２）リークによる信号低下をできる限り小さくするために、カラム毎の保持容量を大きくする必要があるが、通常の容量（コンデンサ）は２層ポリシリコンの間に０.１〜０.２μｍ程度の絶縁膜をＣＶＤで作製した構造である。ところが、この構造ではＭＯＳ容量の面積が大きくなって、ＣＭＯＳセンサのチップが大きくなってしまう。
【００２９】
本発明は以上の点に鑑みなされたもので、高速動作と高ゲインを両立し得る固体撮像素子のＣＤＳ回路を提供することを目的とする。
【００３０】
また、本発明の他の目的は、従来に比し小型な構成の固体撮像素子のＣＤＳ回路を提供することにある。
【課題を解決するための手段】
【００３１】
本発明は上記の目的を達成するため、光を電荷に変換して蓄積する光電変換領域と、電荷を転送する電荷転送手段と、信号出力用トランジスタとを含む単位画素が複数規則的に配列された固体撮像素子の複数の単位画素のうち、列方向に配列された単位画素毎に設けられており、固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、列方向に配列された単位画素から読み出された信号を保持する第１の保持手段と、列方向に配列された単位画素のリセット時の画素リセット信号を保持する第２の保持手段と、第１の保持手段に保持された信号と第２の保持手段に保持された画素リセット信号とを同電位とするスイッチ手段と、第１の保持手段の電位を水平信号線へ出力する第１の出力手段と、第２の保持手段の電位を水平信号線へ出力する第２の出力手段と、第１の出力手段を介して出力された、第１の保持手段に保持された信号とスイッチ手段により同電位とされたときの第１の保持手段の電位との差をとる第１の減算手段と、第２の出力手段を介して出力された、第２の保持手段に保持された画素リセット信号とスイッチ手段により同電位とされたときの第２の保持手段の電位との差をとる第２の減算手段と、入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、第１の減算手段の減算結果と第２の減算手段の減算結果とを差動増幅して、第１及び第２の減算結果の差分を出力する差動増幅手段とを有し、差動増幅手段の増幅率は直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されることを特徴とする。
【００３２】
この発明では、差動増幅手段の増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにしたため、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくする必要があり、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能である。
【００３３】
また、上記の目的を達成するため、本発明は、上記の固体撮像素子の信号出力用トランジスタのゲート電極が第１層のポリシリコンで作製され、電荷転送手段を構成する電極が第２層のポリシリコンで作製され、第１層のポリシリコンと第２層のポリシリコンとの間には絶縁膜が設けられており、第１の保持手段と第２の保持手段は、それぞれ第１層のポリシリコンと第２層のポリシリコンと絶縁膜とから作製された第１のコンデンサと第２のコンデンサであり、水平信号線は、第２層以上のメタル層であることを特徴とする。この発明では、固体撮像素子の単位画素の作製工程を利用して第１及び第２のコンデンサを作成することができる。
【００３４】
また、上記の目的を達成するため、本発明は、上記の絶縁膜が、第１層のポリシリコンをウェット酸化処理して作製した熱酸化膜であることを特徴とする。この発明では、通常のＣＶＤで作製される絶縁膜よりも膜厚が薄くできる熱酸化膜で第１及び第２のコンデンサの絶縁膜を構成するようにしているため、第１及び第２のコンデンサの単位面積当りの容量値を従来よりも大きくできるため、容量値を従来と同じとした場合は第１及び第２のコンデンサの面積を小さくできる。
【発明の効果】
【００３５】
本発明によれば、以下の効果を奏する。
【００３６】
（１）最終的な差分計算を行う差動増幅手段を差動アンプではなく、入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されたスイッチトキャパシタ構成にして、増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにすることで、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくし、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能であるため、高速動作と高ゲインを両立できる。
【００３７】
（２）第１及び第２のコンデンサの単位面積当りの容量値を従来よりも大きくできるため、容量値を従来と同じとした場合は第１及び第２のコンデンサの面積を小さくできるため、ＣＤＳ回路全体を小さく作る事ができる。
【発明を実施するための最良の形態】
【００３８】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる固体撮像素子のＣＤＳ回路の第１の実施の形態の回路図を示す。同図において、ＣＭＯＳセンサの２次元マトリクス状に配置された多数の画素のうちの任意の一画素１は、同一カラムにある他の画素と垂直信号線（列信号線）２を介して接続される一方、カラム毎に設けられているカラム毎ＣＤＳ回路部１０に接続されている。また、カラム毎ＣＤＳ回路部１０は水平信号線３、４を介して水平読み出し部２０に接続されている。
【００３９】
垂直信号線２はカラム毎ＣＤＳ回路部１０内のＮＭＯＳトランジスタ１１及び１２の各ドレインに接続されている。ＮＭＯＳトランジスタ１１及び１２の各ソースは、負荷容量（コンデンサ）Ｃ１、Ｃ２を介して接地される一方、ＮＭＯＳトランジスタ１１のソースは、ＰＭＯＳトランジスタ１３のゲートと、ＮＭＯＳトランジスタ１７のドレイン（又はソース）と、ＰＭＯＳトランジスタ１８のドレイン（又はソース）に接続され、ＮＭＯＳトランジスタ１２のソースは、ＰＭＯＳトランジスタ１４のゲートと、ＮＭＯＳトランジスタ１７のソース（又はドレイン）と、ＰＭＯＳトランジスタ１８のソース（又はドレイン）に接続されている。更に、ＰＭＯＳトランジスタ１３、１４は、そのドレインが接地され、ソースがＰＭＯＳトランジスタ１５、１６のドレインに接続されている。
【００４０】
ＮＭＯＳトランジスタ１１及び１２は、スイッチング用トランジスタであり、図７に示したＮＭＯＳトランジスタ３１及び３２と同様の理由により、他のロジック用ＭＯＳトランジスタより高耐圧のトランジスタである。
【００４１】
また、水平読み出し部２０は、容量（コンデンサ）Ｃ３及びＣ４と、ゲートが共通に接続されると共にドレインが共通に接続され、ソースが水平信号線３、４とコンデンサＣ３、Ｃ４の接続点に接続されているＰＭＯＳトランジスタ２１及び２２と、コンデンサＣ３、Ｃ４の他端にソースが接続されると共に、そのゲート同士、ドレイン同士が接続されたＰＭＯＳトランジスタ２３、２４と、バッファ２５及び２６と、オペアンプ２７と、オペアンプ２７の反転入力端子にそれぞれ一端が接続された容量（コンデンサ）Ｃ５及びＣ６と、オペアンプ２７の反転入力端子にドレイン又はソースが接続され、オペアンプ２７の非反転入力端子にソース又はドレインが接続されたＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２９とよりなる。
【００４２】
次に、本実施の形態の動作について、図２のタイミングチャートを併せ参照して説明する。図２（Ａ）に示す信号が画素１から垂直信号線２へ出力され、画素１の信号を保持するために、図２（Ｂ）に示すスイッチング信号ＣＤＳ＿ＳがＮＭＯＳトランジスタ１１のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ１１はオン状態となる。その時、コンデンサＣ１は、画素１の出力電位と同電位で充電され、次式が成立する。
【００４３】
Ｖｃ１＝Ｖｏｎ１１＋Ｑ１／Ｃ１          （１２）
Ｖｃ１：垂直信号線２の電位（画素１読み出し時）
Ｖｏｎ１１：ＮＭＯＳトランジスタ１１のオン電圧
Ｑ１：コンデンサＣ１に充電された電荷（信号読み出し時）
Ｃ１：コンデンサＣ１の容量値
次に、画素１のリセットが行われ、そのリセット電圧を保持するために、図２（Ｃ）に示すスイッチング信号ＣＤＳ＿ＲがＮＭＯＳトランジスタ１２のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ１２はオン状態となる。その時、コンデンサＣ２は、画素１の出力電位と同電位で充電され、次式が成立する。
【００４４】
Ｖｃ２＝Ｖｏｎ１２＋Ｑ２／Ｃ２          （１３）
Ｖｃ２：垂直信号線２の電位（画素１リセット時）
Ｖｏｎ１２：ＮＭＯＳトランジスタ１２のオン電圧
Ｑ２：コンデンサＣ２に充電された電荷（リセット時）
Ｃ２：コンデンサＣ２の容量値
上記の電位Ｖｃ１及びＶｃ２は図２（Ｄ）、（Ｅ）に示される。以上の期間では、ＰＭＯＳトランジスタ１５、１６の各ゲートに印加される電圧Ｈ１は図２（Ｆ）に示すようにハイレベルであり、ＰＭＯＳトランジスタ１５及び１６はオフ状態である。
【００４５】
次に、図２（Ｆ）に示すように、コンデンサＣ１、Ｃ２に保持された電圧を水平信号線３及び４へ読み出す時刻ｔ１で電圧Ｈ１をローレベルにすると、ＰＭＯＳトランジスタ１５及び１６がオン状態になり、コンデンサＣ２の充電電圧（リセット電位）がＰＭＯＳトランジスタ１４、１６のソースフォロワ回路を通して水平信号線３に接続されているコンデンサＣ３の片側に電圧Ｖｃ３とされて印加されると共に、コンデンサＣ１の充電電圧（信号電位）がＰＭＯＳトランジスタ１３、１５のソースフォロワ回路を通して水平信号線４に接続されているコンデンサＣ４の片側に電圧Ｖｃ４とされて印加される。ここで、Ｖｃ３及びＶｃ４は次式で表される。
【００４６】
Ｖｃ３＝（Ｑ２／Ｃ２）＋Ｖｔｈ１４＋Ｖｏｎ１６      （１４）
Ｖｃ３：コンデンサＣ３の水平信号線側電位（リセット電位）
Ｖｔｈ１４：ＰＭＯＳトランジスタ１４の閾値電圧
Ｖｏｎ１６：ＰＭＯＳトランジスタ１６のオン電圧
Ｖｃ４＝（Ｑ１／Ｃ１）＋Ｖｔｈ１３＋Ｖｏｎ１５      （１５）
Ｖｃ４：コンデンサＣ４の水平信号線側電位（信号電位）
Ｖｔｈ１３：ＰＭＯＳトランジスタ１３の閾値電圧
Ｖｏｎ１５：ＰＭＯＳトランジスタ１５のオン電圧
この電位Ｖｃ３、Ｖｃ４が印加されるとき、コンデンサＣ３とＣ４の水平信号線３、４と反対側端子に接続されているＰＭＯＳトランジスタ２３、２４の各ゲートには図２（Ｇ）に示すように時刻ｔ１でローレベルとなる信号Ｅ２が印加されて、これらのトランジスタ２３及び２４はオン状態となっており、オン状態のトランジスタ２３、２４を介して電圧ＶＲＥＦがコンデンサＣ３とＣ４の水平信号線３、４と反対側端子に印加される。従って、コンデンサＣ３、Ｃ４に印加される電位は以下のようになる。
【００４７】
Ｖｃ３−ＶＲＥＦ＋Ｖｏｎ２３＝Ｑ３／Ｃ３              （１６）
Ｖｏｎ２３：ＰＭＯＳトランジスタ２３のオン電圧
Ｑ３：コンデンサＣ３に充電された電荷
Ｃ３：コンデンサＣ３の容量値
Ｖｃ４−ＶＲＥＦ＋Ｖｏｎ２４＝Ｑ４／Ｃ４              （１７）
Ｖｏｎ２４：ＰＭＯＳトランジスタ２４のオン電圧
Ｑ４：コンデンサＣ４に充電された電荷
Ｃ４：コンデンサＣ４の容量値
次に、図２（Ｇ）に示すように、ＰＭＯＳトランジスタ２３、２４の各ゲートに印加される信号Ｅ２が時刻ｔ２でハイレベルとなるため、トランジスタ２３及び２４はオフ状態となる。また、これと同時に時刻ｔ２で図２（Ｈ）に示すように、カラム毎ＣＤＳ回路部１０内のＮＭＯＳトランジスタ１７のゲートに印加される信号Ｐ１がハイレベルにされ、かつ、ＰＭＯＳトランジスタ１８のゲートに印加される信号Ｐ２がローレベルにされるため、トランジスタ１７及び１８はオン状態となり、コンデンサＣ１とＣ２の電位が同電位Ｖａｖとされ、水平信号線３、４でのクランプ動作を行い、カラム毎のＣＤＳ回路部１０で発生する素子バラツキに起因する固定パターンノイズが抑圧される。上記のコンデンサＣ３、Ｃ４、ＰＭＯＳトランジスタ２３及び２４がクランプ回路を構成する。
【００４８】
ここで、トランジスタ１７及び１８をオンした時の、コンデンサＣ３、Ｃ４の水平信号線３、４側端子に印加される電圧Ｖｃ３’、Ｖｃ４’はそれぞれ次式で表される。
【００４９】
Ｖｃ３’＝Ｖａｖ＋Ｖｔｈ１４＋Ｖｏｎ１６          （１８）
Ｖｃ４’＝Ｖａｖ＋Ｖｔｈ１３＋Ｖｏｎ１５          （１９）
Ｖａｖ：トランジスタ１７、１８がオン状態の時のＣ１、Ｃ２印加電圧
よって、コンデンサＣ３のバッファ２５側端子Ａでの電位Ｖ１は、（１４）式、（１６）式、（１８）式から次式で表される。
【００５０】
Ｖ１＝Ｖｃ３’−（Ｑ３／Ｃ３）
＝Ｖａｖ＋Ｖｔｈ１４＋Ｖｏｎ１６−（Ｑ２／Ｃ２）−Ｖｔｈ１４
−Ｖｏｎ１６＋ＶＲＥＦ−Ｖｏｎ２３
＝Ｖａｖ−（Ｑ２／Ｃ２）＋ＶＲＥＦ−Ｖｏｎ２３            （２０）
同様に、コンデンサＣ４のバッファ２６側端子Ｂでの電位Ｖ２は、（１５）式、（１７）式、（１９）式から次式で表される。
【００５１】
Ｖ２＝Ｖｃ４’−（Ｑ４／Ｃ４）
＝Ｖａｖ＋Ｖｔｈ１３＋Ｖｏｎ１５−（Ｑ１／Ｃ１）−Ｖｔｈ１３
−Ｖｏｎ１５＋ＶＲＥＦ−Ｖｏｎ２４
＝Ｖａｖ−（Ｑ１／Ｃ１）＋ＶＲＥＦ−Ｖｏｎ２４            （２１）
上記の電位Ｖ１はバッファ２５を経由してオペアンプ２７の非反転入力端子に印加され、上記の電位Ｖ２はバッファ２６及びコンデンサＣ５を経由してオペアンプ２７の反転入力端子に印加される。ここで、バッファ２５の出力Ｃ点でのクランプ後の電圧をＶ３とすると、
Ｖ３＝Ｖ１＋Ｖｏｓ１          （２２）
Ｖｏｓ１：バッファ２５のオフセット電圧
で表され、バッファ２６の出力Ｄ点でのクランプ後の電圧をＶ４とすると、
Ｖ４＝Ｖ２＋Ｖｏｓ２          （２３）
Ｖｏｓ２：バッファ２６のオフセット電圧
で表される。このとき、オペアンプ２７を用いたスイッチトキャパシタアンプでは、電位Ｖ１とＶ２の差分をとると共に、オペアンプ２７の出力端子と反転入力端子との間の帰還路中に設けられたトランジスタ２８及び２９が時刻ｔ２からｔ３の期間、オン状態とされ、差分値をコンデンサＣ５に保持する。この時のコンデンサＣ５の電荷Ｑ５は次式で表される。
【００５２】
Ｑ５＝Ｃ５×（Ｖ４−Ｖ３）      （２４）
Ｃ５：コンデンサＣ５の容量値
なお、ＮＭＯＳトランジスタ２９のゲートに印加される信号Ｈ３は、図２（Ｉ）に示すように、上記の時刻ｔ２からｔ３の期間はハイレベルである。また、ＰＭＯＳトランジスタ２８のゲートに印加される信号Ｈ２は、信号Ｈ３と逆位相であり、上記の時刻ｔ２からｔ３の期間はローレベルである。
【００５３】
次に、時刻ｔ３で信号Ｈ２がハイレベル、信号Ｈ３がローレベルにされるため、時刻ｔ３でＰＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９がそれぞれオフ状態とされ、これによりコンデンサＣ５の電荷Ｑ５はすべてＣ６へ移動されて出力される。この時、Ａ点の電位ＶａとＢ点の電位Ｖｂとは、図２（Ｇ）に示すように時刻ｔ３でローレベルとなるゲート信号Ｅ２によりＰＭＯＳトランジスタ２３及び２４が共にオン状態とされ、また図２（Ｆ）に示すように時刻ｔ３でハイレベルとなるゲート信号Ｈ１によりＰＭＯＳトランジスタ１５及び１６が共にオフ状態とされるため、それぞれ次式で表される。
【００５４】
Ｖａ＝ＶＲＥＦ＋Ｖｏｎ２３          （２５）
Ｖｂ＝ＶＲＥＦ＋Ｖｏｎ２４          （２６）
以上より、時刻ｔ３直後にオペアンプ２７から出力される電圧Ｖｏｕｔは次式で表される。
【００５５】
Ｖｏｕｔ＝｛Ｃ５×（Ｖ４−Ｖ３）／Ｃ６｝＋ＶＲＥＦ＋Ｖα
＝｛Ｃ５×（Ｖａｖ−（Ｑ１／Ｃ１）＋ＶＲＥＦ−Ｖｏｎ２４−Ｖａｖ
＋（Ｑ２／Ｃ２）−ＶＲＥＦ＋Ｖｏｎ２３＋Ｖｏｓ２−Ｖｏｓ１））／Ｃ６｝              ＋ＶＲＥＦ＋Ｖα
＝｛Ｃ５×（（Ｑ２／Ｃ２）−（Ｑ１／Ｃ１）−Ｖｏｎ２４＋Ｖｏｎ２３
＋Ｖｏｓ２−Ｖｏｓ１））／Ｃ６｝＋ＶＲＥＦ＋Ｖα          （２７）
Ｖα：Ｖａ、Ｖｂのオフセット電圧からのずれとアンプ２７でのオフセットに                よる出力のオフセット電圧
ここで、Ｖｏｎ２４＝Ｖｏｎ２３、Ｖｏｓ２＝Ｖｏｓ１とすると、オペアンプ２７から出力される電圧Ｖｏｕｔは（２７）式より次式で表され、その信号波形は図２（Ｊ）に示される。
【００５６】
Ｖｏｕｔ＝（Ｃ５／Ｃ６）×｛（Ｑ２／Ｃ２）−（Ｑ１／Ｃ１）｝＋ＶＲＥＦ＋Ｖα
（２８）
このように、本実施の形態では、差動アンプの替わりに、コンデンサＣ５及びＣ６と、トランジスタ２８及び２９で構成されるスイッチと、オペアンプ２７とからなるスイッチトキャパシタアンプ回路を用いており、このスイッチトキャパシタアンプ回路によりバッファ２５及び２６からそれぞれ出力される信号及びリセット信号の減算を行って読み出し信号を出力するようにしている。水平読み出し部２０の出力電圧Ｖｏｕｔは、（２８）式で示すように、信号及びリセット信号の差分値のＣ５／Ｃ６倍となる。
【００５７】
ここで、ＣＤＳ回路を高速動作させるためには、コンデンサＣ５、Ｃ６の容量値を小さくする必要がある。一方、ＣＤＳ回路のゲインを上げる場合には、コンデンサＣ６の容量値を小さくすることで可能となる。従って、本実施の形態では、高速動作させることとゲインを上げることとは相反しないため、高速動作と高ゲインとを両立させることができる。すなわち、本実施の形態では、最終的な差分計算を行う回路をスイッチトキャパシタアンプとしているため、寄生容量による高速動作への影響を小さくして、容易に高ゲインのアンプを実現できる。
【００５８】
次に、本発明の第２の実施の形態について説明する。図３は本発明になる固体撮像素子のＣＤＳ回路の第２の実施の形態の回路図を示す。同図中、図１と同一回路部分には同一符号を付し、その説明を省略する。図３に示す第２の実施の形態は、図１に示した第１の実施の形態の水平読み出し部１０の替わりに、水平読み出し部５０を設けた点に特徴がある。
【００５９】
水平読み出し部５０は、図１のオペアンプ２７の替わりに、非反転出力端子と反転出力端子とを有するオペアンプ５１を設け、更にオペアンプ５１の反転出力端子と非反転入力端子との間に、コンデンサ１２とＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５３を設けると共に、バッファ２５の出力をコンデンサ１１を介してオペアンプ５１の非反転入力端子に接続したものであり、スイッチトキャパシタアンプの構成が第１の実施の形態と異なる。
【００６０】
この実施の形態の動作について説明するに、スイッチトキャパシタアンプのトランジスタ２８、２９、５２及び５３はそれぞれ同時にオン状態とされ、画素読み出し信号をコンデンサ５に保持すると共に、リセット電圧をコンデンサ１１に保持する。このときのコンデンサ５に保持される電荷Ｑ５と、コンデンサＣ１１に保持される電荷Ｑ１１とはそれぞれ次式で表される。
【００６１】
Ｑ５＝Ｃ５×（Ｖ４−ＶＲＥＦＡ）          （２９）
Ｑ１１＝Ｃ１１×（Ｖ３−ＶＲＥＦＡ）      （３０）
ＶＲＥＦＡ：オペアンプ５１のリファレンス電圧
Ｃ１１：コンデンサＣ１１の容量値
次に、トランジスタ２８、２９、５２及び５３をそれぞれ同時にオフ状態として、コンデンサＣ５の電荷Ｑ５を全てコンデンサＣ６へ転送し、コンデンサＣ１１の電荷Ｑ１１を全てコンデンサＣ１２へ転送する。この時、Ａ点の電位ＶａとＢ点の電位Ｖｂとは、ＰＭＯＳトランジスタ２３及び２４をオン状態としているため、次式で表される。
【００６２】
Ｖａ＝ＶＲＥＦ＋Ｖｏｎ２３          （３１）
Ｖｂ＝ＶＲＥＦ＋Ｖｏｎ２４          （３２）
これにより、オペアンプ５１の非反転出力端子から出力される正出力電圧Ｖoutpは次式で表される。
【００６３】
Ｖoutp＝｛Ｃ５×（Ｖ４−ＶＲＥＦＡ）／Ｃ６｝＋ＶＲＥＦ＋Ｖα
＝｛Ｃ５×（Ｖａｖ−（Ｑ１／Ｃ１）＋ＶＲＥＦ−Ｖｏｎ２４−ＶＲＥＦＡ
＋Ｖｏｓ２−Ｖｏｓ１）／Ｃ６｝＋ＶＲＥＦ＋Ｖα          （３３）
Ｖα：Ｖａ、Ｖｂのオフセット電圧からのずれとアンプ５１でのオフセットに                よる出力のオフセット電圧
また、オペアンプ５１の反転出力端子から出力される負出力電圧Ｖoutmは次式で表される。
【００６４】
Ｖoutm＝｛Ｃ１１×（Ｖ３−ＶＲＥＦＡ）／Ｃ１２｝＋ＶＲＥＦ＋Ｖα
＝｛Ｃ１１×（Ｖａｖ−（Ｑ２／Ｃ２）＋ＶＲＥＦ−Ｖｏｎ２５−ＶＲＥＦＡ
＋Ｖｏｓ２−Ｖｏｓ１）／Ｃ１２｝＋ＶＲＥＦ＋Ｖα          （３４）
このオペアンプ５１の差動出力は、ＣＭＯＳセンサの外へ出力されて差動入力のＡＤ変換器等に接続される。そのときの差動信号出力レベルＶdiffsigは、上記のＶｏｎ２４＝Ｖｏｎ２５でＶｏｓ１＝Ｖｏｓ２、またＣ５／Ｃ６＝Ｃ１１／Ｃ１２とすると、次式で表される。
【００６５】
Ｖdiffsig＝（Ｃ５／Ｃ６）×｛（Ｑ２／Ｃ２）−（Ｑ１／Ｃ１）｝    （３５）
本実施の形態も上記の実施の形態と同様に、高速動作と高ゲインとを両立させることができる。
【００６６】
次に、本発明になるＣＤＳ回路が適用される固体撮像素子の中で、最も好適に適用し得る固体撮像素子の例として、本出願人が先に特願２００４−２１８９５号にて開示したＣＭＯＳセンサを例にとって説明する。図４はこのＣＭＯＳセンサの一例の上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図４（Ａ）、（Ｂ）に示すように、この固体撮像素子は、ｐ＋型基板６１上にｐ−型エピタキシャル層６２を成長し、このエピタキシャル層６２の表面にｎウェル６３がある。ｎウェル６３上にはゲート酸化膜６４を挟んで第１のゲート電極である平面形状がリング状のゲート電極６５が形成されている。
【００６７】
リング状ゲート電極６５の中心部に対応したｎウェル６３の表面にはｎ＋型のソース領域６６が形成されており、そのソース領域６６に隣接してソース近傍ｐ型領域６７が形成され、更にソース領域６６とソース近傍ｐ型領域６７の外側の離間した位置のｎウェル６３の表面にはｎ＋型のドレイン領域６８が形成されている。更に、リング状ゲート電極６５の外側のドレイン領域６８の下のｎウェル６３中には埋め込みのｐ−型領域６９がある。この埋め込みのｐ−型領域６９とドレイン領域６８は、図４（Ａ）に示す埋め込みフォトダイオード７０を構成している。
【００６８】
埋め込みフォトダイオード７０とリング状ゲート電極６５との間には、第２のゲート電極である転送ゲート電極７１がある。ここで、リング状ゲート電極６５と転送ゲート電極７１とは近接している必要があるため、リング状ゲート電極６５を６５０℃〜７５０℃程度の低温でウェット酸化処理し、１００Å〜３００Å程度の膜厚の酸化膜を作り、その後その酸化膜を挟んでリング状ゲート電極６５に一部重なるように転送ゲート電極７１を形成する。
【００６９】
ドレイン領域６８、リング状ゲート電極６５、ソース領域６６、転送ゲート電極７１には、それぞれメタル配線７２、７３、７４、７５が接続されている。また、上記の各構成の上方には、図４（Ｂ）に示すように遮光膜７６が形成されており、その遮光膜７６の埋め込みフォトダイオード７０に対応した位置には開口部７７が穿設されている。この遮光膜７６は金属、あるいは有機膜等で形成される。光は、開口部７７を通して埋め込みフォトダイオード７０に達して光電変換される。
【００７０】
この図４の構造の固体撮像素子は、リング状ゲート電極６５を持つトランジスタが、増幅用ＭＯＳ型電界効果トランジスタ（ＦＥＴ）であり、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサ（ＣＭＯＳイメージセンサ）の一種といえる。
【００７１】
次に、図４のＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図５と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域８１に配置されている。図５ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素８２を代表として等価回路で表現している。この画素８２は、リング状ゲート電極を持つＭＯＳＦＥＴ（以下、これをリング状ゲートＭＯＳＦＥＴというものとする）８３と、フォトダイオード８４と、転送ゲートＭＯＳＦＥＴ８５とからなり、リング状ゲートＭＯＳＦＥＴ８３のドレインがフォトダイオード８４のｎ側端子とドレイン電極配線８６（図４の７２に相当）に接続され、転送ゲートＭＯＳＦＥＴ８５のソースがフォトダイオード８４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ８３のバックゲート（図４のソース近傍ｐ型領域６７）に接続されている。
【００７２】
なお、上記のリング状ゲートＭＯＳＦＥＴ８３は、図４（Ｂ）ではリング状ゲート電極６５直下のソース近傍ｐ型領域６７をゲート領域とし、ｎ＋型のソース領域６６及びｎ＋型のドレイン領域６８を有するＮチャネルＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である。また、上記の転送ゲートＭＯＳＦＥＴ８５は、図４（Ｂ）では転送ゲート電極７１直下のｎウェル６３をゲート領域、フォトダイオード７０の埋め込みのｐ−型領域６９をソース領域、ソース近傍ｐ型領域６７をドレインとするＰチャネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）である。
【００７３】
図５において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路８７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ８８に供給される。垂直シフトレジスタ８８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００７４】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路には垂直レジスタ８８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線８９を介してリング状ゲート電位制御回路９０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線９１を介して転送ゲート電位制御回路９２に接続され、各画素のドレイン電極は、ドレイン電極配線８６を介してドレイン電位制御回路９３に接続されている。上記の各制御回路９０、９２、９３には垂直シフトレジスタ８８の出力信号が供給される。
【００７５】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路９３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ８８の両方と接続して表現している。
【００７６】
画素８２のリング状ゲートＭＯＳＦＥＴ８３のソース電極は、ソース電極配線９４（図４の７４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路９５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路９６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００７７】
信号読み出し回路９６は次のように構成されている。画素８２の出力はリング状ゲートＭＯＳＦＥＴ８３のソースから行われ、出力線６４には負荷、例えば電流源６７が繋がっている。従って、ソースフォロア回路となっている。電流源６７にはキャパシタ（コンデンサ）ＣａとキャパシタＣｂの各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣａ、Ｃｂの各一端は、また差動アンプ９８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣａ及びＣｂの電位差を差動アンプ９８から出力するようになっている。信号読み出し回路９６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ９９から出力される信号によりスイッチング制御される。
【００７８】
次に、図４及び図５に示すＣＭＯＳセンサの駆動方法について、図６のタイミングチャートと共に説明する。まず、図６（１）に示す期間では、埋め込みのフォトダイオード（図４（Ａ）の７０、図５の８４等）に光が入り、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域６９にホールが蓄積される。このとき転送ゲート電極７１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ８５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に行われている。
【００７９】
続く図６（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図４（Ａ）の４０、図５の８４等）からリング状ゲート電極（図４の６５）のソース近傍ｐ型領域（図４の６７）にホールを転送することである。そのため、図６（Ｂ）に示すように転送ゲート電位制御回路９２から出力される転送ゲート制御信号により、転送ゲート電極（図４の７１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ８５がオン状態になる。
【００８０】
この電位Ｌｏｗ２はリング状ゲート電位制御回路９０から出力される図６（Ｃ）に示すリング状ゲートＭＯＳＦＥＴ８３のリング状ゲート電極６５に印加される制御信号の電位Ｌｏｗ１よりも高い電位とし、転送ゲート電極とリング状ゲート電極の下でポテンシャルの勾配を設ける。なお、リング状ゲート電位Ｌｏｗ１は０Ｖでもよいが、０Ｖよりも高い別の値でもよい。
【００８１】
一方、ソース電位制御回路９５からスイッチＳＷ１を介してソース電極配線９４からリング状ゲートＭＯＳＦＥＴ８３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図６（Ｄ）に示すように電位Ｓ１（Ｓ１＞Ｌｏｗ１）にして、リング状ゲートＭＯＳＦＥＴ８３がオフになり電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール７１）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００８２】
図４（Ｂ）に示すリング状ゲート電極６５の下の領域で、ソース近傍ｐ型領域６７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域６７に達し、そこに蓄積される。ホールが蓄積された結果、ソース近傍ｐ型領域６７の電位が上昇する。
【００８３】
続いて、図６（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極がＶｄｄになり、転送ゲートＭＯＳＦＥＴ８５がオフになる。これにより、再び埋め込みフォトダイオード（図４（Ａ）の７０、図５の８４等）では光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域６９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００８４】
一方、読み出し操作は行単位で順番に行われるので、自分の行の順番が来るまで、リング状ゲート電極の電位は図６（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域６７にホールを蓄積したまま待機する。なお、０（ＧＮＤ）≦Ｌｏｗ≦Ｌｏｗ１である。
【００８５】
続く図６（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素８２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域６７にを蓄積した状態で、図６（Ｅ）に示す垂直シフトレジスタ８８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路９０から出力される制御信号によりリング状ゲート電極６５の電位を図６（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００８６】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図６（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、ＭＯＳＦＥＴ８３のソースに接続されたソースフォロア回路が働き、ＭＯＳＦＥＴ８３のソース電位は、図６（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはホールがある状態でのＭＯＳＦＥＴ８３のしきい値電圧である。
【００８７】
このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣａに記憶される。この期間（４）では光電変換効果によりフォトダイオードの埋め込みｐ−型領域６９に蓄積されるホールが期間（３）よりも増加している。
【００８８】
続く図６（５）に示す期間では、リング状ゲート電位制御回路９０から出力される制御信号によりリング状ゲート電極６５の電位を図６（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路９５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００８９】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。また、ＭＯＳＦＥＴ８３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域６７のポテンシャルが上昇し、ｎウェル６３のバリアを越えてホールがエピタキシャル層６２に排出される。また、この期間（５）でも光電変換効果によりフォトダイオードの埋め込みｐ−型領域６９に蓄積されるホールが期間（４）よりも増加している。
【００９０】
続く図６（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図６（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図６（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていてソース近傍ｐ型領域６７にはホールが存在しないので、ＭＯＳＦＥＴ８３のソース電位は、図６（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０とはホールがない状態でのしきい値電圧である。
【００９１】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣｂに記憶される。差動アンプ９８はキャパシタＣａとＣｂの電位差を出力する。すなわち、差動アンプ９８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ９９から出力される図６（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図５の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図６（Ｐ）にハッチングにより模式的に示すように、差動アンプ９８からのホール電荷によるしきい値変化分が画素８２の出力信号Ｖｏｕｔとして出力される。
【００９２】
続いて、図６に（７）で示す期間では、再びリング状ゲート電極６５の電位を図６（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域６７にはホールがない状態で、全ての行の信号処理が終了するまで待機する。この期間（７）でも引き続きフォトダイオードに光電変換効果によるホールの蓄積が進行する。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図６（Ｇ）に示す出力信号が読み出される。
【００９３】
なお、画素８２の回路は、厳密には転送ゲートＭＯＳＦＥＴ８５のソースとリング状ゲートＭＯＳＦＥＴ８３のバックゲートとの間に、リング状ゲート電極配線８９と転送ゲート電極配線９１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線８９の電位Ｌｏｗ１と、転送ゲート電極配線９１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路９０、９２等により常に満たされているので、図５ではこのスイッチを省略して図示している。
【００９４】
ところで、図５に示した信号読み出し回路９６はＣＤＳ回路のことであり、この信号読み出し回路９６の替わりに、本発明では図１又は図３に示したＣＤＳ回路が用いられる。この場合、図５のスイッチＳＷ２は図１、図３では図示されておらず、また、図５のキャパシタＣａ、Ｃｂは図１、図３の容量（コンデンサ）Ｃ１、Ｃ２に相当する。更に、図５のスイッチｓｃ１、ｓｃ２は図１、図３ではＮＭＯＳトランジスタ１１、１２に相当する。
【００９５】
図１、図３に示した本発明の第１、第２の実施の形態のＣＤＳ回路を図４（Ａ）、（Ｂ）に示した構造のＣＭＯＳセンサに適用した場合、そのＣＭＯＳセンサには２層ポリシリコン工程がある。すなわち、図４（Ａ）、（Ｂ）に示したリング状ゲート電極６５と転送ゲート電極７１とは近接している必要があるため、第１層のポリシリコン工程により作製したポリシリコンであるリング状ゲート電極６５を６５０℃〜７５０℃程度の低温でウェット酸化処理し、１００Å〜３００Å程度の薄い膜厚の酸化膜（図４では図示を省略）を作り、その後その酸化膜を挟んで第２層のポリシリコン工程によりリング状ゲート電極６５に一部重なるように第２層のポリシリコンにて転送ゲート電極７１を形成する。
【００９６】
そこで、上記の２層のポリシリコンを作製する２層のポリシリコン工程と、それらの間に形成される薄い膜厚の酸化膜の工程とを利用して、カラム毎ＣＤＳ回路部１０内のコンデンサＣ１、Ｃ２を、リング状ゲート電極６５及び転送ゲート電極７１と同時に作製することができる。この場合、通常のＣＶＤで作成した絶縁膜（膜厚０.１〜０.２μｍ）を用いた構造のコンデンサよりも単位面積当りの容量値が大きなコンデンサを作製することができる。従って、上記のＣＭＯＳセンサに適用することによって、カラム毎ＣＤＳ回路部１０内のコンデンサＣ１、Ｃ２の単位面積当りの容量値を大きくしたい場合も面積を小さくすることができ、その結果、ＣＤＳ回路全体を小面積で作製することができる。
【００９７】
特許文献２記載の従来のＣＤＳ回路では、スイッチトキャパシタ回路を用いた読み出しを行っているが、ＤＤＳ構成となっておらず、カラム毎の素子バラツキを抑えることができない。それに対して、本発明は、カラム毎の素子バラツキを抑えるためにＤＤＳ構成としているため、縦縞状の固定パターンノイズの発生を抑圧できる。
【００９８】
なお、各カラムにつながる水平読み出し部２０、５０の水平信号線３、４等のメタル層は、配線容量を下げ高速化するために、第２層以上のメタル層であることが望ましい。
【図面の簡単な説明】
【００９９】
【図１】本発明回路の第１の実施の形態の回路図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明回路の第２の実施の形態の回路図である。
【図４】本発明回路が適用されるＣＭＯＳセンサの一例の上面図、Ｘ−Ｘ’線に沿う縦断面図である。
【図５】図４のＣＭＯＳセンサの一例の電気回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】従来回路の一例の回路図である。
【図８】図７の動作説明用タイミングチャートである。
【符号の説明】
【０１００】
１  画素
２  垂直信号線（列信号線）
３、４  水平信号線
１０  カラム毎ＣＤＳ回路部
１１、１２、２９、５３  ＮチャネルＭＯＳ型電界効果トランジスタ（ＮＭＯＳトランジスタ）
１３、１４、１５、１６、２１、２２、２３、２４、２８、５２  ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳトランジスタ）
２０、５０  水平読み出し部
２５、２６  バッファ
２７、５１  オペアンプ
６５  リング状ゲート電極
７０  フォトダイオード
７１  転送ゲート電極
Ｃ１〜Ｃ１２  容量（コンデンサ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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