(57)【要約】【課題】  消去が容易に且つ短時間に実行できる不揮発性半導体記憶装置を提供する。【解決手段】  ＭＯＳＦＥＴ構造を有するメモリセルを備えた不揮発性半導体記憶装置であって、メモリセルの閾値電圧が、所定の第１基準電圧より低いときに第１論理状態が記憶されているとし、第１基準電圧より高く、第１基準電圧より高い第２基準電圧より低いときに第２論理状態が記憶されていると設定している場合において、第２論理状態にあるメモリセルの記憶状態を第１論理状態に変化させる場合に、メモリセルの閾値電圧を変化させる代わりに、第１論理状態と第２論理状態とを判別する第１基準電圧の設定値を、変更前の第２基準電圧の設定値に変更する基準電圧変更処理を行う。【選択図】        図６
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴ構造を有するメモリセルを備えた不揮発性半導体記憶装置であって、
前記メモリセルの閾値電圧が、所定の第１基準電圧より低いときに第１論理状態が記憶されているとし、前記第１基準電圧より高く、前記第１基準電圧より高い第２基準電圧より低いときに第２論理状態が記憶されていると設定している場合において、
前記第２論理状態にある前記メモリセルの記憶状態を前記第１論理状態に変化させる場合に、前記メモリセルの閾値電圧を変化させる代わりに、前記第１論理状態と前記第２論理状態とを判別する前記第１基準電圧の設定値を、変更前の前記第２基準電圧の設定値に変更する基準電圧変更処理を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記基準電圧変更処理後、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より低い前記第１論理状態から、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高い前記第２論理状態に切り替えるときは、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高くなるように、前記メモリセルの閾値電圧を切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記基準電圧変更処理後、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より低い前記第１論理状態から、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高い前記第２論理状態に切り替えるときは、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高く、前記基準電圧変更処理において変更前の第２基準電圧より高く設定された変更後の前記第２基準電圧より低くなるように、前記メモリセルの閾値電圧を切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１基準電圧及び前記第２基準電圧の設定値の切り替え制御を、読み出しリファレンスセルの閾値電圧の切り替えで行う制御部を備えることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部をメモリセルアレイ全体若しくは分割された一部のブロック単位で配置していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲートを備え電気的に書き換え可能な不揮発性半導体記憶装置に関する。特に、消去時の時間の短縮方法に関するものである。
【背景技術】
【０００２】
従来技術に係るメモリセルとして、フラッシュ型ＥＥＰＲＯＭにおいてＥＴＯＸ（米国インテル社登録商標）型メモリセルが知られている。このＥＴＯＸ型セルは、図８に示すように、半導体基板１１内に、半導体基板と逆の極性を有するソース１２及びドレイン１３が形成されており、ソース１２・ドレイン１３間上にはゲート絶縁膜１４、フローティングゲート１５、層間絶縁膜１６、及び、コントロールゲート１７がこの順に形成されている。
【０００３】
このＥＴＯＸ型セルの動作原理は、書き込み動作、読み出し動作、及び、消去動作からなる。書き込み（プログラム）動作時には、ソース１２に電圧Ｖｓとして通常低電圧（例えば０Ｖ）を印加し、ドレイン１３に電圧Ｖｄ（例えば６Ｖ）を印加し、コントロールゲート１７には高電圧Ｖｐｐ（例えば１２Ｖ）を印加する。この時、ドレイン１３・ソース１２間にはホットエレクトロンとホットホールが発生する。ホットホールは基板電流として基板に流れ込む。一方、ホットエレクトロンはフローティングゲート１５に注入され、トランジスタのコントロールゲート１７からみた閾値電圧が上昇する。
【０００４】
また、読み出し動作時には、ソース１２に低電圧（例えば０Ｖ）を印加し、ドレイン１３にソース１２に印加した電圧より少し高い電圧（例えば１Ｖ）を印加し、コントロールゲート１７に５Ｖを印加する。この時、書き込み状態のメモリセルと非書き込み状態のメモリセルとでは、閾値電圧が異なることからソース１２・ドレイン１３間に流れ込む電流が異なる。これをセンスして、ある一定電流より電流が大きい場合を“１”（消去状態のメモリセル）、小さい場合を“０”（書き込み状態のメモリセル）としている。
【０００５】
消去動作時には、ソース１２に高電圧Ｖｐｐ（例えば１２Ｖ）を印加し、コントロールゲート１５に低電圧（例えば０Ｖ）を印加し、更に、ドレイン１３がフローティング状態に保たれている。これにより、フローティングゲート１７・ソース１２間にトンネル酸化膜を介してファウラーノルドハイム電流が流れ、フローティングゲート１７から電子が抜き取られる。
【０００６】
更に、このような動作原理により書き込み及び消去するメモリセルが、所定の閾値電圧以上若しくは以下になっているかを確認するために、ベリファイを行う。書き込みベリファイは、閾値電圧（Ｖｔｈｐ）の高い（例えば５．３Ｖ）リファレンスセルと比較し、メモリセルの閾値電圧がリファレンスセルの閾値電圧以上となっている場合、書き込み状態であると判断している。一方、消去ベリファイは、閾値電圧（Ｖｔｈｅ）が低い（例えば３．１Ｖ）リファレンスセルと比較して、メモリセルの閾値電圧がリファレンスセルの閾値電圧以下となっている場合、消去状態であると判断している。
【０００７】
ここで、通常、チップ内のメモリセルの特性にはばらつきがあり、消去後のセルの閾値電圧分布にはばらつきが生じる。図９、図１０に、消去後のメモリアレイのセルの閾値電圧分布の一例を示す。図９から分かるように、消去後に、メモリセルの閾値電圧Ｖｔｈは、ある一定の値ではなく、電圧Ｖｔｈｍｉｎから電圧Ｖｔｈｍａｘの値をもつ。尚、電圧Ｖｔｈｅは、消去状態と書き込み状態とを判別するためのリファレンスセルの閾値電圧である。仮に、消去パルスを更に印加すると、図１０に示すように、電圧Ｖｔｈｍｉｎの
値は０Ｖ以下になる。これが過剰消去である。過剰消去、つまりＶｔｈ＜０となったメモ
リセルでは、ワード線電圧＝０Ｖにおいてもオンし、そのメモリセルが存在するビット線に繋がるメモリセルのデータは全て“１”と判断されることになり、データの読み出しが正常に行えない。従って、メモリセルの閾値電圧Ｖｔｈは、０＜Ｖｔｈ＜Ｖｔｈｅの範囲で分布しなければならない。
【０００８】
このような過剰消去を防止するために、通常、消去用のリファレンスセルの閾値電圧Ｖｔｈｅは、０Ｖよりかなり高い値（例えば３．３Ｖ）に設定されている。このことから、低電圧化が進行し、例えば電源電圧が３Ｖの場合、リファレンスセルのトランジスタは、ワード線に電源電圧を印加すると、常にオフした状態になり、正確なベリファイ及び読み出しが行えない。従って、通常、このような低電圧電源下での読み出し動作等の動作は、ワード線電圧を昇圧して行われる。この方法の場合、ワード線電圧を昇圧するタイミングが微妙なため、アクセスタイム等の高速化が困難である。更に、ワード線を昇圧する回路が必要になり、そこでの電流消費が問題となり、低電圧化を進めるためにはリファレンスセルの閾値電圧を少なくとも電源電圧より低い値に設定することが望まれている。
【０００９】
図１１は、このような従来技術に係るフラッシュメモリを用いたソース共通型のメモリセルアレイの構成を示している。行デコーダ２１にはアドレス信号Ａ６〜Ａ１６が入力され、列デコーダ２２にはデータ（Ｄ０〜Ｄ７）及びアドレス信号Ａ０〜Ａ５が入力され、更に、消去回路２３には消去信号Ｅが入力されている。このメモリセルアレイは、ｍ本（例えばｍ＝２０４８）のワード線ＷＬ１，・・・，ＷＬｍを有し、このワード線１本あたりｎ個（例えばｎ＝５１２）のメモリセルＭＣのコントロールゲートが繋がっている。つまり、ｎ本のビット線ＢＬ１，・・・，ＢＬｎを有している。従って、このメモリセルアレイのメモリ容量はｍ×ｎ個（例えば１ＭＢ）である。また、このメモリセルアレイのソースは共通であり、共通ソース線ＳＬは消去回路２３に接続されている。
【００１０】
書き込み動作時は、データの内容により、選択された書き込みを行うメモリセル、つまり、データを“０”にするメモリセルはビット線の電圧を電圧Ｖｄとし、書き込みを行わないセル、つまり、データを“１”のままにするメモリセルはビット線の電圧を電圧Ｖｓｓとする。更に、選択されたワード線には電圧Ｖｐｐが印加され、これによって、メモリセルには所望のデータが書き込まれる。
【００１１】
読み出し動作時は、書き込み動作時と同様に、ワード線に電圧Ｖｃｃを、ビット線には１Ｖ程度の電圧を夫々印加する。メモリセルに流れる電流によりセンスアンプで“１”，“０”を判定し、Ｉ／Ｏからデータが読み出される。
【００１２】
消去動作時は、消去信号が消去回路に入力され、図１１に示すように、アレイ状に配置された全てのメモリセルのトランジスタのソースに電圧Ｖｐｐを印加することで、メモリセルアレイ中の全てのメモリセルを同時に消去することが出来る。
【００１３】
上記動作原理及びメモリセルの構成を有するフラッシュメモリの消去動作時のシーケンスについて述べる。図１２は、一般的な消去シーケンスを示している。先ず、過消去を防止するために、全てのメモリセルを書き込み状態にして閾値電圧を上げるプリコンディション処理を行う（ステップ５１）。続いて、メモリセルの閾値電圧が、プリコンディション処理で用いるリファレンスセルの閾値電圧を上回っているか否かを検証する書き込み検証を行う（ステップ５２）。メモリセルの閾値電圧がリファレンスセルの閾値電圧を上回っていなければ（ステップ５２でＮｏ分岐）、メモリセルの閾値電圧を上げるための書き込み動作を行うためにステップ５１の処理を再度繰り返す。メモリセルの閾値電圧がリファレンスセルの閾値電圧を上回っている場合は（ステップ５２でＹｅｓ分岐）、メモリセルの閾値電圧を下げるための消去処理を行う（ステップ５３）。引き続き、メモリセルの閾値電圧が消去動作で用いるリファレンスセルの閾値電圧を下回っているかを検証する消去検証を行い、メモリセルの閾値電圧がリファレンスセルの閾値電圧を下回っておらず消去状態でないと判断されれば（ステップ５４でＮｏ分岐）、ステップ５３に戻り、再度メモリセルの閾値電圧を下げる消去処理を行う。メモリセルの閾値電圧がリファレンスセルの閾値電圧を下回っていると判断された場合は（ステップ５４でＹｅｓ分岐）、閾値電圧の下がりすぎているメモリセルを正常な消去状態の閾値電圧範囲に収めるため書き込みを行うポストコンディション処理を行う（ステップ５５）。引き続き、メモリセルの閾値電圧が正常な消去状態の閾値電圧範囲にあるかを検証し（ステップ５６）、正常な消去状態の閾値電圧範囲になければ（ステップ５６でＮｏ分岐）、ステップ５５に戻り、再度ポストコンディション処理を行う。正常な消去状態の閾値電圧範囲にあれば（ステップ５６でＹｅｓ分岐）、消去シーケンスが完了する。
【００１４】
図１３は、従来の２値メモリセルの場合の消去動作時の閾値電圧分布を示している。リファレンスセルの閾値電圧７０は、一定で１種類しかなく、閾値電圧分布７３にある書き込み状態のメモリセルを消去する場合は、必ず図１２に示す消去動作を行い、メモリセルの閾値電圧を消去状態の閾値電圧分布７１の領域まで下げなければならない（矢符７２）
。このため、閾値電圧分布７３にある書き込み状態のメモリセルを消去するには時間がかかり、また消費電流もその回数分増えることになる。
【００１５】
【特許文献１】特開平１１−１４４４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の消去動作は、図１２に示す動作を必要とするため、読み出し動作及び書き込み動作に比べ処理時間がかかってしまうという問題がある。また、閾値電圧の検証が成功しない場合は、書き込み処理や消去処理を繰り返すため、更に消去動作にかかる時間の増大につながっている。更に、書き込み処理や消去処理を繰り返すことにより、消費電力が増加する問題がある。このため、電気的書込み及び消去可能なフラッシュメモリ等の不揮発性半導体記憶装置において、チップ全体若しくは、ブロックまたはセクタとよばれる一定のメモリ空間の消去時間の短縮が課題となっている。
【００１７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、消去が容易に且つ短時間に実行できる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、ＭＯＳＦＥＴ構造を有するメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルの閾値電圧が、所定の第１基準電圧より低いときに第１論理状態が記憶されているとし、前記第１基準電圧より高く、前記第１基準電圧より高い第２基準電圧より低いときに第２論理状態が記憶されていると設定している場合において、前記第２論理状態にある前記メモリセルの記憶状態を前記第１論理状態に変化させる場合に、前記メモリセルの閾値電圧を変化させる代わりに、前記第１論理状態と前記第２論理状態とを判別する前記第１基準電圧の設定値を、変更前の前記第２基準電圧の設定値に変更する基準電圧変更処理を行うことを第１の特徴とする。
【００１９】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記基準電圧変更処理後、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より低い前記第１論理状態から、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高い前記第２論理状態に切り替えるときは、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高くなるように、前記メモリセルの閾値電圧を切り替えることを第２の特徴とする。
【００２０】
上記第１特徴の本発明に係る不揮発性半導体記憶装置は、前記基準電圧変更処理後、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より低い前記第１論理状態から、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高い前記第２論理状態に切り替えるときは、前記メモリセルの閾値電圧が変更後の前記第１基準電圧より高く、前記基準電圧変更処理において変更前の第２基準電圧より高く設定された変更後の前記第２基準電圧より低くなるように、前記メモリセルの閾値電圧を切り替えることを第３の特徴とする。
【００２１】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第１基準電圧及び前記第２基準電圧の設定値の切り替え制御を、読み出しリファレンスセルの閾値電圧の切り替えで行う制御部を備えることを第４の特徴とする。
【００２２】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記制御部をメモリセルアレイ全体若しくは分割された一部のブロック単位で配置していることを第５の特徴とする。
【発明の効果】
【００２３】
本発明によれば、第２論理状態（例えば、書き込み状態）にあるメモリセルの記憶状態を第１論理状態（例えば、消去状態）に変化させる場合に、メモリセルの閾値電圧を変化させる代わりに、第１論理状態と第２論理状態とを判別する第１基準電圧の設定値を、変更前の第２基準電圧の設定値に変更する基準電圧変更処理を行うので、実際には消去動作を行うことなく、メモリセルの消去を行うことができ、回数が制限されるものの、基準電圧変更処理を繰り返す事で、消去時間の大幅な短縮が図れる。例えば、ＥＴＯＸ構成でのフラッシュメモリのセクタ消去時間は、通常、数百ｍｓ〜数ｓであるが、本発明を用いる事で、セクタ消去に係る時間はリファレンスセル情報の記憶のみであるため、数十ｕｓ程度(通常のフラッシュメモリでの書き込み時間)に抑える事が可能となる。また、実際には消去動作を行わないため、消去動作にかかる消去パルスを印加することもなく消費電力を抑えることができる。更に、実際には消去動作を行わないため、消去パルスの印加の回数も減らせる。よってメモリセル自体への負担も少なくなり耐久性の面でも有利である。
【００２４】
尚、最も高い閾値電圧をもつ読み出しリファレンスセル以上の閾値電圧に書き込んだ際のメモリセルの消去は従来の動作となるが、システム上で消去動作が少ない場合やシステム上のセットアップ・シャットダウン等の一時的に高速な書き換え（消去＋書き込み）処理を必要とする場合に有効である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
図１は、本実施形態における本発明装置の一回路構成例を示している。本実施形態の本発明装置は、選択されたリファレンスセルの情報を記憶する読み出しリファレンス記憶部１１０、リファレンスセル１１２（ＲＶｔ０〜Ｒｖｔｎ）、読み出しリファレンス記憶部１１０の情報に基づいてリファレンスセル１１２を切り替える読み出しリファレンスセル切り替え回路１１３、及び、メインメモリセル１１４を備えて構成される。メモリセルを読み出す際は、メインメモリセル１１４と切り替えられたリファレンスセル１１２でセンスする。読み出しリファレンス記憶部１１０は、メインメモリ同様の不揮発性メモリ（Ｃｅｌｌ０〜Ｃｅｌｌｎ）で構成されており、電源がオフした場合でも読み出しリファレンスに係る情報を失う事はない。また、読み出しリファレンス記憶部１１０は、図２の読み出しリファレンス記憶部１２０のように、セクタ毎に配置する事で、セクタ毎に設定する事も可能である。一方、図３の読み出しリファレンス記憶部１３０のように、デバイス毎に設ける事で、チップ全体で設定することも可能である。
【００２７】
読み出しリファレンス記憶部１１０は、図４に示すように、リファレンスセルを切り替えると（ステップ６０）、現在どの読み出しリファレンスセルが使用されているかを記憶させる（ステップ６１）。
【００２８】
続いて、本発明装置の動作について図５〜図７を基に説明する。本実施形態では、図５に示すように、閾値電圧の異なるリファレンスセル８０（メモリセルのデータが“０”若しくは“１”であるかを判別するための比較セル）を複数種類設けている（ＲＶｔ０＜ＲＶｔ１＜ＲＶｔ２・・・＜ＲＶｔｎ）。
【００２９】
メモリセルの初期の消去状態（第１論理状態に相当）では、メモリセルの閾値電圧（Ｖｔ０）が、分布範囲８１（Ｖｔ０＜ＲＶｔ０）の領域内にあるように設定されている。続いて、データの書き込み動作を行う際は、メモリセルの閾値電圧（Ｖｔ１）が、分布範囲８４（ＲＶｔ１＜Ｖｔ１＜ＲＶｔ２）の領域内となるように書き込みを行う。即ち、閾値電圧が消去状態の分布範囲８１（Ｖｔ０＜ＲＶｔ０）にあるメモリセルの閾値電圧を、リファレンスセル８２の閾値電圧（ＲＶｔ０、第１基準電圧に相当）を超える領域にメモリセルの閾値電圧を上げ（矢符８３）、メモリセルの閾値電圧（Ｖｔ１）を書き込み状態（第２論理状態に相当）の分布範囲８４（ＲＶｔ０＜Ｖｔ１＜ＲＶｔ１）にあるようにする。この際、メモリセルの閾値電圧はリファレンスセル８５（ＲＶｔ１、第２基準電圧に相当）の閾値電圧を超えないように、分布範囲８５に収まるように制御されている。尚、書き込み時におけるメモリセルの分布範囲を一定の領域に抑える手法には、１セルに数ビットのデータを保持する事のできる多値技術の手法がある。
【００３０】
図６に示すように、書き込み対象となったメモリセルの閾値電圧（Ｖｔ１）がリファレンスセル９０（ＲＶｔ０）とリファレンスセル９２（ＲＶｔ１）との間の分布範囲９１にある状態でメモリセルに消去動作を行う場合、リファレンスセル９０（ＲＶｔ０）を、より高い閾値電圧をもつリファレンスセル９２（ＲＶｔ１）に切り替える。これによって、リファレンスセル９０（ＲＶｔ０）を超えて分布範囲９１にあった書き込み状態のメモリセルは、見かけ上、従来の一連の消去処理を踏むことなく、消去されたものとして認識させることができる。つまり、従来は書き込んだメモリセルの閾値電圧をＶｔ０＜ＲＶｔ０にするのに対して、消去動作を行う事なくリファレンスセルをＲＶｔ１に変更するだけで、あたかも消去動作が行われたかのように見せかけ、消去時間の短縮を行うことができる。
【００３１】
更に、図７に示すように、閾値電圧がＲＶｔ０とＲＶｔ１の間にあるが消去状態となった分布範囲１００にあるメモリセルに書き込みを行う際は、リファレンスセル１０１（ＲＶｔ１）を越える領域にメモリセルの閾値電圧を上げる処理（矢符１０２）を行う。これにより、リファレンス１０１と比較することで分布範囲１０３にあるメモリセルは書き込み状態と判断される。但し、書き込みの際には、メモリセルの閾値電圧がリファレンスセル１０４（Ｒｖｔ２）の閾値電圧を超えず、分布範囲１０３に収まるように制御する。
【００３２】
分布範囲Ｖｔｉ（ｉ＝０、１、・・・、ｎ−１）にあるメモリセルを書き込む際には、書き込み対象のメモリセルの閾値電圧が、リファレンスセルＲＶｔｉの閾値電圧からリファレンスセルＲＶｔｉ＋１の閾値電圧の間の分布範囲Ｖｔｉ＋１の領域に収まるように制御する。更に、該メモリセルを消去する場合は、読み出し時に使用するリファレンスセルの設定を、リファレンスセルＲＶｔｉからリファレンスセルＲＶｔｉ＋１に切り替える処理を行う。つまり、消去状態と書き込み状態とを判別する第１基準電圧と、書き込み状態の閾値電圧分布の上限値である第２基準電圧を、消去動作の度に、第１リファレンスセルの設定値を現在第２基準電圧を与えている第２リファレンスセルの閾値電圧に変更し、第２基準電圧の設定値を次に高電圧のリファレンスセルの閾値電圧に変更する。
【００３３】
このような処理を繰り返す事で、消去動作を行うことなくメモリセルの大幅な消去時間の短縮が図れる。但し、最も高い閾値電圧をもつリファレンスセル１０５（ＲＶｔｎ）まで切り替えが進んだ場合は、通常の消去処理を行い図５に示す状態に戻す。尚、メモリセルアレイを複数のセクタで構成する場合、他のセクタに対する読み出しあるいは書き込み動作中に並行して通常の消去動作を行うように構成すれば、この消去動作時間も外部からは見かけ上、短縮することが可能である。
【００３４】
〈別実施形態〉
上記実施形態では、リファレンスセルの閾値電圧の制御を不揮発性メモリの一般的に使用されるリファレンスセルを用いた方法で記載したが、リファレンスセルの電圧を抵抗を用いて変化させる等、他の方法で制御する事も可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る不揮発性半導体記憶装置の一回路構成例を示す概略回路図
【図２】本発明に係る不揮発性半導体記憶装置においてセクタ毎に消去を行う場合に読み出しリファレンス記憶部の構成例を示す概略構成図
【図３】本発明に係る不揮発性半導体記憶装置においてチップ全体で消去を行う場合に読み出しリファレンス記憶部の構成例を示す概略構成図
【図４】本発明に係る不揮発性半導体記憶装置の動作を示すフローチャート
【図５】本発明に係る不揮発性半導体記憶装置の書き込み時の閾値電圧の変化を説明する説明図
【図６】本発明に係る不揮発性半導体記憶装置のリファレンスセルの切り替えを説明する説明図
【図７】本発明に係る不揮発性半導体記憶装置の書き込み時の閾値電圧の変化を説明する説明図
【図８】従来技術に係るメモリセルの概略構成を示す概略構成図
【図９】消去状態のメモリセルの閾値電圧分布をしめすグラフ
【図１０】消去状態のメモリセルの閾値電圧分布をしめすグラフ
【図１１】従来技術に係るメモリセルアレイの概略構成を示す概略構成図
【図１２】従来技術に係るメモリセルの消去動作を示すフローチャート
【図１３】２値メモリセルの閾値電圧分布を示す分布図
【符号の説明】
【００３６】
１１  半導体基板
１２  ソース
１３  ドレイン
１４  ゲート絶縁膜
１５  フローティングゲート
１６  層間絶縁膜
１７  コントロールゲート
２１  行デコーダ
２２  列デコーダ
２３  消去回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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