(57)【要約】【課題】簡単な構成で、スキュー補正用の画像メモリの使用効率を高めたスキュー色ずれ補正手段を備えるタンデム型カラー画像形成装置を提供することを目的とする。【解決手段】各色成分毎に独立にスキュー補正制御を行うスキュー補正制御手段７と、当該スキュー補正制御手段７がスキュー補正を行うために、画像データを格納する各色成分毎に共有のスキュー補正用メモリと、当該スキュー補正用メモリの共有メモリ論理アドレス空間を、各色別に分割して割当てるメモリアドレス割当て手段２４とを備え、スキュー補正用メモリの共有メモリ論理アドレス空間を、色ずれ検出手段４の検出結果に基づき、スキュー補正量に応じて各色成分毎に割当て、当該割当てた共有メモリ論理アドレス空間の領域内において、各色成分毎に独立にスキュー補正制御を行う。【選択図】図２
2007030191.tif 000002
【特許請求の範囲】
【請求項１】
色ずれ検出手段の検出結果に基づいてスキュー補正を行うタンデム型カラー画像形成装置において、
各色成分毎に独立にスキュー補正制御を行うスキュー補正制御手段と、
当該スキュー補正制御手段がスキュー補正を行うために、画像データを格納する各色成分毎に共有のスキュー補正用メモリと、
当該スキュー補正用メモリの共有メモリ論理アドレス空間を各色別に分割して割当てるメモリアドレス割当て手段とを備え、
前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記色ずれ検出手段の検出結果に基づき、スキュー補正量に応じて各色成分毎に分割して割当て、当該割当てた共有メモリ論理アドレス空間の領域内において、各色成分毎に独立にスキュー補正制御を行うことを特徴とするタンデム型カラー画像形成装置。
【請求項２】
単一のビーム検出信号を出力するレーザスキャニングユニットを備え、前記単一のビーム検出信号に基づいて、各色毎に独立した主走査方向画像領域信号および副走査方向画像領域信号とを生成する画像領域信号生成手段と、
当該色に対応する前記主走査方向画像領域信号と副走査方向画像領域信号とが有効な期間において、画素クロックに基づいた分周クロックの1周期を時分割し、当該時分割された各期間を、各色毎に前記共有のスキュー補正用メモリにアクセス可能期間として割当て制御を行うメモリＲ／Ｗ制御手段と、
当該割当てられた各色毎のアクセス可能期間内において、各色毎にそれぞれ独立に生成された前記スキュー補正用メモリのアドレス出力を選択して切替える切替え手段とを備え、
前記割当てられた各色毎のアクセス可能期間内において、それぞれ当該色の画像データを、書込むあるいは読出すことを特徴とする請求項１記載のタンデム型カラー画像形成装置。
【請求項３】
前記スキュー補正制御手段およびスキュー補正用メモリを１チップのＡＳＩＣ内に構成し、当該スキュー補正用メモリを、主走査方向１ライン分相当の整数倍の記憶容量を有するメモリブロックを複数個接続して構成するとともに、当該スキュー補正用メモリを、各色に対し共有とし、当該共有のメモリ領域を共有メモリ論理アドレス空間として、各色毎に分割して割当てることを特徴とする請求項１記載のタンデム型カラー画像形成装置。
【請求項４】
前記スキュー補正制御手段は、
前記色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、
当該スキュー補正量レジスタに保持された値に基づいて、画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、
当該スキュー補正アドレス生成部が出力した仮想画像アドレスを前記同一メモリブロック内で連続した論理アドレスに変換する論理アドレス変換部と、
前記各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、
当該メモリアドレス割当てレジスタに保持された値に基づいて、前記論理アドレス変換部が出力した論理アドレスを共有メモリ論理アドレスに変換して出力する共有メモリアドレス変換生成部と、
前記共有メモリ論理アドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段を、スキュー補正の基準とする色を除く各色毎に備えたことを特徴とする請求項１記載のタンデム型カラー画像形成装置。
【請求項５】
さらに、スキュー補正を行ったとした場合に許容される各色のスキュー色ずれ量を保持する補正許容誤差レジスタを備え、
前記色ずれ検出手段の検出結果に基づく基準色に対する各色のスキュー色ずれ量の合計が前記スキュー補正用メモリのライン総数以下の場合には、前記スキュー補正用メモリの共有メモリ論理アドレス空間を前記各色のスキュー補正量に基づいて割当て、
前記各色のスキュー色ずれ量の合計が前記ライン総数よりも多い場合には、さらに前記各色のスキュー色ずれ量の合計が、所定値（前記各色の補正許容誤差レジスタの設定値の合計と前記スキュー補正用メモリのライン総数との和をいう）以下かを判別し、前記各色のスキュー色ずれ量の合計が前記所定値以下と判別した場合には、前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記各色のスキュー補正量と各色の補正許容誤差レジスタの設定値とに基づいて各色に対応する共有メモリ論理アドレス空間を割当てる、
ことを特徴とする請求項４記載のタンデム型カラー画像形成装置。
【請求項６】
前記スキュー補正制御手段は、
前記色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、当該スキュー補正量レジスタに保持された値に基づいて、印字画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、当該スキュー補正アドレス生成部が出力した仮想画像アドレスを連続した論理アドレスに変換する論理アドレス変換部と、前記各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、当該メモリアドレス割当てレジスタに保持された値に基づいて、前記論理アドレス変換部が出力した論理アドレスを論理メモリアドレスに変換して出力する論理メモリアドレス変換生成部と、前記論理メモリアドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段と、スキュー補正の基準とする色を選択する基準色選択レジスタと、をスキュー補正の基準とする色を含む各色毎に備え、
前記色ずれ検出手段の検出結果に基づいてスキュー補正の基準とする色以外の色に対して、前記スキュー補正メモリの記憶領域を、スキュー補正量に応じてそれぞれ割当てることを特徴とする請求項１記載のタンデム型カラー画像形成装置。
【請求項７】
前記スキュー補正用メモリは、少なくとも2色以上の色成分に対応するアドレス制御手段に対して共有できるように構成したことを特徴とする請求項６に記載のタンデム型カラー画像形成装置。
【請求項８】
さらに、前記スキュー補正用メモリの共有メモリ論理アドレス空間を各色毎にそれぞれ分割して割当てる際に、当該色に対して固定した共有メモリ論理アドレス空間を割当てるか、スキュー補正量に基づいて可変する共有メモリ論理アドレス空間を割当てるかを選択する割当てモードレジスタを備えた、
ことを特徴とする請求項６または７記載のタンデム型カラー画像形成装置。
【請求項９】
さらに、前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記各色のスキュー補正制御手段に対して割当てる場合には、当該色のスキュー補正制御手段に対して割当てられた共有メモリ論理アドレス空間が、他の各色に対してそれぞれ排他的になるように割当て、他のスキュー補正制御手段からアクセス禁止とする手段を備えた、
ことを特徴とする請求項６〜８の何れか一項に記載のタンデム型カラー画像形成装置。
【請求項１０】
前記スキュー補正用メモリは、ＡＳＩＣ内に構成したデュアルポートＲＡＭまたはＳＲＡＭであることを特徴とする請求項６〜９の何れか一項に記載のタンデム型カラー画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像の色ずれ補正手段を備えたタンデム型カラー画像形成装置に関し、スキュー色ずれをメモリを用いて効率的に行うタンデム型カラー画像形成装置に関するものである。
【背景技術】
【０００２】
タンデム型カラー画像形成装置においては、異なる画像形成ユニットで形成された各トナー像が中間転写ベルト上に重ね合わせられる際に、各画像形成ユニットやレーザスキャニングユニットの位置誤差やタイミングずれにより位置ずれし、結果的に画像に色ずれを発生しやすい。
【０００３】
特に、各画像形成ユニットの感光体ドラムの回転軸のずれやレーザスキャニングユニットの取り付け角度等のずれにより、副走査方向の画像の傾き（以下、「スキュー」という。）が各色毎に発生するため、各色を重ね合わせて得られる画像の品質は、大きく低下する。
【０００４】
このため、スキューによる色ずれ（以下、「スキュー色ずれ」という。）を補正する手段が必要になるが、スキュー色ずれの補正（以下、「スキュー補正」という。）方法には、低コスト化の観点から、画像メモリを用いて行う方法が提案されている。
【０００５】
例えば、スキュー検出手段による検出結果が所定値以下である場合には、画像メモリへの書込みアドレス、あるいは画像メモリからの読出しアドレスを操作することでスキューを補正し、検出結果が所定値以上である場合には、画像メモリへの書込みアドレスの補正および画像メモリからの読出しアドレスの補正の両方を行うことで、スキュー補正量が画像メモリのライン数よりも大きい場合でも、スキュー補正を行う方法が提案されている（例えば、特許文献１参照）。
【０００６】
一方、予め設定された閾値とスキュー補正量を比較し、当該補正量の方が大きい場合には圧縮した画像データを画像メモリに記憶し、それ以外の場合には非圧縮の画像データを画像メモリに記憶することで、少ないメモリ容量でスキュー補正等を行う方法も提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００４−１４８７４２号公報
【特許文献２】特開２００４−１０６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前述した従来の方法では、スキュー補正用の画像メモリが各色毎にそれぞれ独立に備えられているので、スキュー補正量が画像メモリのライン数よりも小さい場合には、画像メモリの残りのラインは無駄な領域となってしまい、有効に活用されているとはいえなかった。
【０００８】
つまり、（特許文献１）に示された技術であっても、スキュー補正量が画像メモリのライン数よりも２倍以上大きい結果となった場合には、スキュー補正を行うことは困難であり、また、スキュー補正用の画像メモリが、各色毎にそれぞれ独立に備えられているため、色毎のスキュー補正量が大きく異なる場合であっても自由度がなく、メモリ使用効率の観点からみると、有効に活用されているとはいえなかった。
【０００９】
例えば、Ｙ（イエロー）の色に対するスキュー補正量がＹ（イエロー）用の画像メモリのライン数に比べかなり小さいが、Ｃ（シアン）の色のスキュー補正量はＣ（シアン）用の画像メモリのライン数よりもかなり大きい場合には、全体としてみると、Ｙ（イエロー）用の画像メモリのライン数は、余裕があるにもかかわらず、Ｃ（シアン）の用の画像メモリのライン数が不足しているため、画像形成装置としてみると、色ずれ補正を行わずエラーとして処理するか、あるいは色ずれ補正を行うとしても、スキュー補正は不完全なものとなり、色ずれが目立つ結果となってしまう。
【００１０】
一方、（特許文献２）に示された技術では、圧縮手段が必要になり、ハードウェア資源の増大や複雑化を招くという欠点がある。また、スキュー補正を行う場合に、当該スキュー補正を行う対象の色とは異なる色に対する画像メモリを有効活用する点については何ら示唆されておらず、メモリ使用効率の点からみると、十分に活用されているとはいえない。
【００１１】
そこで、本発明は、簡単な構成で、かつスキュー補正用の画像メモリの使用効率を高めたスキュー色ずれ補正手段を備えるタンデム型カラー画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この課題を解決するために、本発明のタンデム型カラー画像形成装置は、色ずれ検出手段の検出結果に基づいてスキュー補正を行うタンデム型カラー画像形成装置において、各色成分毎に独立にスキュー補正制御を行うスキュー補正制御手段と、当該スキュー補正制御手段がスキュー補正を行うために、画像データを格納する各色成分毎に共有のスキュー補正用メモリと、当該スキュー補正用メモリの共有メモリ論理アドレス空間を各色別に分割して割当てるメモリアドレス割当て手段とを備え、前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記色ずれ検出手段の検出結果に基づき、スキュー補正量に応じて各色成分毎に分割して割当て、当該割当てた共有メモリ論理アドレス空間の領域内において、各色成分毎に独立にスキュー補正制御を行うものである。
【００１３】
本発明の好ましい形態において、単一のビーム検出信号を出力するレーザスキャニングユニットを備え、前記単一のビーム検出信号に基づいて、各色毎に独立した主走査方向画像領域信号および副走査方向画像領域信号とを生成する画像領域信号生成手段と、当該色に対応する前記主走査方向画像領域信号と副走査方向画像領域信号とが有効な期間において、画素クロックに基づいた分周クロックの１周期を時分割し、当該時分割された各期間を、各色毎に前記共有のスキュー補正用メモリにアクセス可能期間として割当て制御を行うメモリＲ／Ｗ制御手段と、当該割当てられた各色毎のアクセス可能期間内において、各色毎にそれぞれ独立に生成された前記スキュー補正用メモリのアドレス出力を選択して切替える切替え手段とを備え、前記割当てられた各色毎のアクセス可能期間内において、それぞれ当該色の画像データを、書込むあるいは読出すものである。
【００１４】
本発明のさらに好ましい形態において、前記スキュー補正制御手段およびスキュー補正用メモリを１チップのＡＳＩＣ内に構成し、当該スキュー補正用メモリを、主走査方向１ライン分相当の整数倍の記憶容量を有するメモリブロックを複数個接続して構成するとともに、当該スキュー補正用メモリを、各色に対し共有とし、当該共有のメモリ領域を共有メモリ論理アドレス空間として、各色毎に分割して割当てる。
【００１５】
本発明のさらに好ましい形態において、前記スキュー補正制御手段は、前記色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、当該スキュー補正量レジスタに保持された値に基づいて、画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、当該スキュー補正アドレス生成部が出力した仮想画像アドレスを前記同一メモリブロック内で連続した論理アドレスに変換する論理アドレス変換部と、前記各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、当該メモリアドレス割当てレジスタに保持された値に基づいて、前記論理アドレス変換部が出力した論理アドレスを共有メモリ論理アドレスに変換して出力する共有メモリアドレス変換生成部と、前記共有メモリ論理アドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段を、スキュー補正の基準とする色を除く各色毎に備えた。
【００１６】
本発明のさらに好ましい形態において、さらに、スキュー補正を行ったとした場合に許容される各色のスキュー色ずれ量を保持する補正許容誤差レジスタを備え、前記色ずれ検出手段の検出結果に基づく基準色に対する各色のスキュー色ずれ量の合計が前記スキュー補正用メモリのライン総数以下の場合には、前記スキュー補正用メモリの共有メモリ論理アドレス空間を前記各色のスキュー補正量に基づいて割当て、前記各色のスキュー色ずれ量の合計が前記ライン総数よりも多い場合には、さらに前記各色のスキュー色ずれ量の合計が、所定値（前記各色の補正許容誤差レジスタの設定値の合計と前記スキュー補正用メモリのライン総数との和をいう）以下かを判別し、前記各色のスキュー色ずれ量の合計が前記所定値以下と判別した場合には、前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記各色のスキュー補正量と各色の補正許容誤差レジスタの設定値とに基づいて各色に対応する共有メモリ論理アドレス空間を割当てる。
【００１７】
本発明のさらに好ましい形態において、前記スキュー補正制御手段は、前記色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、当該スキュー補正量レジスタに保持された値に基づいて、印字画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、当該スキュー補正アドレス生成部が出力した仮想画像アドレスを連続した論理アドレスに変換する論理アドレス変換部と、前記各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、当該メモリアドレス割当てレジスタに保持された値に基づいて、前記論理アドレス変換部が出力した論理アドレスを論理メモリアドレスに変換して出力する論理メモリアドレス変換生成部と、前記論理メモリアドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段と、スキュー補正の基準とする色を選択する基準色選択レジスタと、をスキュー補正の基準とする色を含む各色毎に備え、前記色ずれ検出手段の検出結果に基づいてスキュー補正の基準とする色以外の色に対して、前記スキュー補正メモリの記憶領域を、スキュー補正量に応じてそれぞれ割当てる。
【００１８】
本発明のさらに好ましい形態において、前記スキュー補正用メモリは、少なくとも２色以上の色成分に対応するアドレス制御手段に対して共有できるように構成した。
【００１９】
本発明のさらに好ましい形態において、さらに、前記スキュー補正用メモリの共有メモリ論理アドレス空間を各色毎にそれぞれ分割して割当てる際に、当該色に対して固定した共有メモリ論理アドレス空間を割当てるか、スキュー補正量に基づいて可変する共有メモリ論理アドレス空間を割当てるかを選択する割当てモードレジスタを備えた。
【００２０】
本発明のさらに好ましい形態において、さらに、前記スキュー補正用メモリの共有メモリ論理アドレス空間を、前記各色のスキュー補正制御手段に対して割当てる場合には、当該色のスキュー補正制御手段に対して割当てられた共有メモリ論理アドレス空間が、他の各色に対してそれぞれ排他的になるように割当て、他のスキュー補正制御手段からアクセス禁止とする手段を備えた。
【００２１】
本発明のさらに好ましい形態において、前記スキュー補正用メモリは、ＡＳＩＣ内に構成したデュアルポートＲＡＭまたはＳＲＡＭである。
【発明の効果】
【００２２】
本発明によれば、特定の色の色ずれ検出結果のみで、色すれ補正不能となることがなく、基準とする色以外の色ずれ量の合計が、前記所定値以下であれば高精度にスキュー補正を実行することができるという有効な効果が得られる。
【００２３】
また、メモリの使用効率を高めるとともに、コストを低減したスキュー補正手段を備えるタンデム型カラー画像形成装置を提供することができるという有効な効果が得られる。
【００２４】
さらに、タンデム型タンデム型カラー画像形成装置の現像器等の構成に応じて、スキュー補正用メモリの共有メモリ論理アドレス空間を設定でき、また当該共有メモリ論理アドレス空間の割当てモードを切替えることができるので、色ずれ検出手段や現像器等の構成に影響されないスキュー補正手段を備えたタンデム型カラー画像形成装置を提供することができるという有効な効果が得られる。
【発明を実施するための最良の形態】
【００２５】
本発明の請求項１に記載の発明は、色ずれ検出手段の検出結果に基づいてスキュー補正を行うタンデム型カラー画像形成装置において、各色成分毎に独立にスキュー補正制御を行うスキュー補正制御手段と、当該スキュー補正制御手段がスキュー補正を行うために、画像データを格納する各色成分毎に共有のスキュー補正用メモリと、当該スキュー補正用メモリの共有メモリ論理アドレス空間を各色別に分割して割当てるメモリアドレス割当て手段とを備え、スキュー補正用メモリの共有メモリ論理アドレス空間を、色ずれ検出手段の検出結果に基づき、スキュー補正量に応じて各色成分毎に分割して割当て、当該割当てた共有メモリ論理アドレス空間の領域内において、各色成分毎に独立にスキュー補正制御を行うことを特徴とするタンデム型カラー画像形成装置であり、スキュー補正用メモリの共有メモリ論理アドレス空間を、色ずれ検出手段の検出結果に基づき、スキュー補正量に応じて各色成分毎に割当て、当該割当てた共有メモリ論理アドレス空間の領域内において各色成分毎に独立にスキュー補正制御を行うので、色ずれ検出手段の検出結果に基づいて算出されたスキュー補正量に応じてスキュー補正用メモリの共有メモリ論理アドレス空間を分割し、各色毎に割当てることができ、スキュー補正メモリのメモリ領域を最大限に活用することができるという作用を有する。
【００２６】
本発明の請求項２に記載の発明は、請求項１記載の発明において、単一のビーム検出信号を出力するレーザスキャニングユニットを備え、単一のビーム検出信号に基づいて、各色毎に独立した主走査方向画像領域信号および副走査方向画像領域信号とを生成する画像領域信号生成手段と、当該色に対応する主走査方向画像領域信号と副走査方向画像領域信号とが有効な期間において、画素クロックに基づいた分周クロックの１周期を時分割し、当該時分割された各期間を、各色毎に共有のスキュー補正用メモリにアクセス可能期間として割当て制御を行うメモリＲ／Ｗ制御手段と、当該割当てられた各色毎のアクセス可能期間内において、各色毎にそれぞれ独立に生成されたスキュー補正用メモリのアドレス出力を選択して切替える切替え手段とを備え、割当てられた各色毎のアクセス可能期間内において、それぞれ当該色の画像データを、書込むあるいは読出すことタンデム型カラー画像形成装置であり、割当てられた各色毎のアクセス可能期間内において、それぞれ当該色の画像データを、書込むあるいは読出すことができるので、各色独立にスキュー補正を行うことができ、各色の制御手段に共通に接続されたスキュー補正用メモリであっても、各色毎にそれぞれ独立に制御することができるという作用を有する。
【００２７】
本発明の請求項３に記載の発明は、請求項１記載の発明において、スキュー補正制御手段およびスキュー補正用メモリを１チップのＡＳＩＣ内に構成し、当該スキュー補正用メモリを、主走査方向１ライン分相当の整数倍の記憶容量を有するメモリブロックを複数個接続して構成するとともに、当該スキュー補正用メモリを、各色に対し共有とし、当該共有のメモリ領域を共有メモリ論理アドレス空間として、各色毎に分割して割当てるタンデム型カラー画像形成装置であり、共有のスキュー補正用メモリのメモリ領域を共有メモリ論理アドレス空間として、各色毎に分割して割当てることができ、簡単なハードウェア構成により、前述の仮想画像アドレス空間をスキュー補正用メモリの共有メモリ論理アドレス空間に割当て、さらに実メモリアドレスに変換して、スキュー補正用メモリに読み書きの制御ができるという作用を有する。
【００２８】
本発明の請求項４に記載の発明は、請求項１記載の発明において、スキュー補正制御手段は、色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、当該スキュー補正量レジスタに保持された値に基づいて、画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、当該スキュー補正アドレス生成部が出力した仮想画像アドレスを同一メモリブロック内で連続した論理アドレスに変換する論理アドレス変換部と、各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、当該メモリアドレス割当てレジスタに保持された値に基づいて、論理アドレス変換部が出力した論理アドレスを共有メモリ論理アドレスに変換して出力する共有メモリアドレス変換生成部と、共有メモリ論理アドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段を、スキュー補正の基準とする色を除く各色毎に備えたタンデム型カラー画像形成装置であり、スキュー補正の基準とする色を除く各色に対して、スキュー補正量に応じてスキュー補正用共有メモリ論理アドレス空間を分割して割当てることができ、効率的なスキュー補正ができるという作用を有する。
【００２９】
本発明の請求項５に記載の発明は、請求項４記載の発明において、さらに、スキュー補正を行ったとした場合に許容される各色のスキュー色ずれ量を保持する補正許容誤差レジスタを備え、色ずれ検出手段の検出結果に基づく基準色に対する各色のスキュー色ずれ量の合計がスキュー補正用メモリのライン総数以下の場合には、スキュー補正用メモリの共有メモリ論理アドレス空間を各色のスキュー補正量に基づいて割当て、各色のスキュー色ずれ量の合計がライン総数よりも多い場合には、さらに各色のスキュー色ずれ量の合計が、所定値（各色の補正許容誤差レジスタの設定値の合計とスキュー補正用メモリのライン総数との和をいう）以下かを判別し、各色のスキュー色ずれ量の合計が所定値以下と判別した場合には、スキュー補正用メモリの共有メモリ論理アドレス空間を、各色のスキュー補正量と各色の補正許容誤差レジスタの設定値とに基づいて各色に対応する共有メモリ論理アドレス空間を割当てるタンデム型カラー画像形成装置であり、各色のスキュー色ずれ量の合計が、所定値以下であればスキュー補正を実行するので、スキュー補正メモリのライン数不足、すなわちスキュー補正メモリの記憶容量不足に起因するスキュー補正不能エラーの発生頻度を減少させることができるという作用を有する。
【００３０】
本発明の請求項６に記載の発明は、請求項１記載の発明において、スキュー補正制御手段は、色ずれ検出手段の検出結果およびスキュー補正メモリの記憶容量に基づいて、スキュー補正の基準色に対する各色のスキュー補正量を保持するスキュー補正量レジスタと、当該スキュー補正量レジスタに保持された値に基づいて、印字画像に対応する仮想画像アドレスを出力するスキュー補正アドレス生成部と、当該スキュー補正アドレス生成部が出力した仮想画像アドレスを連続した論理アドレスに変換する論理アドレス変換部と、各色に対応するスキュー補正量レジスタに保持された値に基づいて、当該色に対応する共有メモリ論理アドレス空間の開始ラインアドレス情報を保持するメモリアドレス割当てレジスタと、当該メモリアドレス割当てレジスタに保持された値に基づいて、論理アドレス変換部が出力した論理アドレスを論理メモリアドレスに変換して出力する論理メモリアドレス変換生成部と、論理メモリアドレスをデコードするアドレスデコーダと、から構成されるアドレス制御手段と、スキュー補正の基準とする色を選択する基準色選択レジスタと、をスキュー補正の基準とする色を含む各色毎に備え、色ずれ検出手段の検出結果に基づいてスキュー補正の基準とする色以外の色に対して、スキュー補正メモリの記憶領域を、スキュー補正量に応じてそれぞれ割当てるタンデム型カラー画像形成装置であり、色ずれ検出手段の検出結果に基づいてスキュー補正の基準とする色以外の色に対して、スキュー補正メモリの記憶領域をスキュー補正量に応じてそれぞれ割当てるので、スキュー補正の基準とする色が異なるタンデム型カラー画像形成装置においても、柔軟に対応することができるという作用を有する。
【００３１】
本発明の請求項７に記載の発明は、請求項６記載の発明において、スキュー補正用メモリは、少なくとも２色以上の色成分に対応するアドレス制御手段に対して共有できるように構成したタンデム型カラー画像形成装置であり、共有できるように構成した共有メモリ論理アドレス空間を、色ずれ検出手段の検出結果に基づき、可変して割当てることができことが可能になるという作用を有する。
【００３２】
本発明の請求項８に記載の発明は、請求項６または７記載の発明において、さらに、スキュー補正用メモリの共有メモリ論理アドレス空間を各色毎にそれぞれ分割して割当てる際に、当該色に対して固定した共有メモリ論理アドレス空間を割当てるか、スキュー補正量に基づいて可変する共有メモリ論理アドレス空間を割当てるかを選択する割当てモードレジスタを備えたタンデム型カラー画像形成装置であり、本構成により、スキュー色ずれ量に応じて、当該色の共有メモリ論理アドレス空間を最適に設定できるという作用を有する。これにより、例えば、タンデム型カラー画像形成装置の各構成装置の特性上、基準色に対して、ある特定の色が、常に色ずれ量が少ない場合には、当該色ずれ量が少ない色のメモリの補正用スキューメモリのライン数を固定し、当該色以外の色に対しては、補正用スキューメモリのライン数を可変して、すなわち共有メモリ論理アドレス空間を可変して割当てることもできる。
【００３３】
本発明の請求項９に記載の発明は、請求項６〜８の何れか一項に記載の発明において、さらに、スキュー補正用メモリの共有メモリ論理アドレス空間を、各色のスキュー補正制御手段に対して割当てる場合には、当該色のスキュー補正制御手段に対して割当てられた共有メモリ論理アドレス空間が、他の各色に対してそれぞれ排他的になるように割当て、他のスキュー補正制御手段からアクセス禁止とする手段を備えたタンデム型カラー画像形成装置であり、当該色のスキュー補正制御手段がアクセスするスキュー補正用メモリの共有メモリ論理アドレス空間が所定の範囲内である場合に、アクセスを強化する許可信号を出力し、当該モリ領域以外の領域に誤まった書込み、あるいは誤まった読出しを行うことを防止することができるという作用を有する。
【００３４】
本発明の請求項１０に記載の発明は、請求項６〜９の何れか一項に記載の発明において、スキュー補正用メモリは、ＡＳＩＣ内に構成したデュアルポートＲＡＭまたはＳＲＡＭであるタンデム型カラー画像形成装置であり、高速なメモリマクロを使用することができ、配線遅延によるタイミング調整を適正に行うことにより、画素クロックの周波数が高くなっても、最適なスキュー補正制御を行うことができるという作用を有する。
【００３５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１は本発明の実施の形態１にかかるタンデム型タンデム型カラー画像形成装置のプリンタエンジン制御部の構成を示すブロック図である。
【００３７】
プリンタエンジン制御部は、当該プリンタエンジンの制御を行うＣＰＵ１と、ＣＰＵ１の制御プログラムが格納された不揮発性メモリであるＲＯＭ２と、ＣＰＵ１が所定の処理を行うために使用するワークメモリであるＤＲＡＭ３とを備えている。
【００３８】
さらに、色ずれ検出制御部４は、中間転写ベルト（図示せず）上に形成される色ずれ検出パターンの検出制御を行なった後、当該検出結果に基づいて、ＣＰＵ１が、基準とする色成分に対する各色のスキュー色ずれ量の算出等を行う。
【００３９】
また、プリンタエンジン制御部は、プリンタコントローラ（図示せず）からビデオインターフェイス（以下、「ビデオＩ／Ｆ」という。）５を介して転送されるビデオデータを転送制御するビデオＩ／Ｆ制御部６と、ビデオＩ／Ｆ制御部６から転送されるビデオデータをスキュー補正のためにデュアルポートＲＡＭ８に一時記憶制御を行うスキュー補正制御部７と、スキュー補正制御部７で処理されたスキュー補正後のビデオデータを入力とし、その出力制御を行う画像出力制御部９と、プリンタエンジン制御部とレーザスキャニングユニット（図示せず。以下、「ＬＳＵ」という。）を接続するためのＬＳＵ  Ｉ／Ｆ１０と、を備える。
【００４０】
さらにプリンタエンジン制御部は、ＬＳＵ  Ｉ／Ｆ１０を介して入力される単一のビーム検出信号（以下、「ＢＤ信号」という。）１１に基づいて、各色にそれぞれ独立な主走査方向画像領域信号１２および各色にそれぞれ独立な副走査方向画像領域信号１３を生成する画像領域信号生成部１４と、ビデオデータの処理の基準とする画素クロック１５を生成するクロック発振器１６と、を備える。
【００４１】
上述した色ずれ検出制御部４、ビデオＩ／Ｆ制御部６、スキュー補正制御部７、画像出力制御部９、画像領域信号生成部１４の各構成要素、およびＣＰＵ１、ＲＯＭ２、ＤＲＡＭ３はシステムバス１７で接続され、また、ビデオＩ／Ｆ５、ビデオＩ／Ｆ制御部６、スキュー補正制御部７、デュアルポートＲＡＭ８、画像出力制御部９およびＬＳＵ  Ｉ／Ｆ１０の各構成部は、それぞれビデオバス１８−１〜１８−５で接続されている。
【００４２】
ここで、本実施の形態１にかかるタンデム型カラー画像形成装置のＬＳＵにおいては、画像データに基づいて複数の感光体に照射する複数のレーザダイオードと単一のポリゴンミラー．を備え、複数のレーザダイオードのうち、一つのレーザダイオードのビーム検出のみを行い、単一のビーム検出信号を出力することで、スキュー色ずれだけでなく主走査方向色ずれ等も電気的に補正がしやすく、高画質化には有利になっている。
【００４３】
また、単一のビーム検出信号１１に基づき各色独立に主走査方向画像領域信号１２を生成することにより、各色間の主走査方向画像領域信号の位相関係も調整が容易になる。
【００４４】
次に、実施の形態１にかかるスキュー補正制御部７が備えるアドレス制御部２０とスキュー補正用メモリとしてのデュアルポートＲＡＭ８の動作について図２〜図１２を用いて説明する。
【００４５】
図２の実施の形態１におけるアドレス制御部の構成を示すブロック図において、スキュー補正制御部７が備えるアドレス制御部２０は、スキュー補正の基準色に対するスキュー補正量を保持するスキュー補正量レジスタ２１と、当該スキュー補正量レジスタ２１に保持された値に基づいて、２次元の画像アドレス空間上でスキュー補正する画像アドレスを出力するスキュー補正アドレス生成部ス２２と、当該スキュー補正アドレス生成部２２が出力したアドレスを連続した論理アドレスに変換する論理アドレス変換部２３と、スキュー補正量レジスタ２１に保持された値に基づいて、各色に対して共有のデュアルポートＲＡＭ８の共有メモリ論理アドレス空間の開始ライン位置情報を保持するメモリアドレス割当てレジスタ２４と、当該メモリアドレス割当てレジスタ２４に保持された値に基づいて、論理アドレス変換部２３が出力した論理アドレスを共有メモリ論理アドレスに変換して出力する共有メモリアドレス変換生成部２５と、を備える。
【００４６】
一方、デュアルポートＲＡＭ８は、図３（Ｂ）に示すように、２５６０×８ビット構成のメモリブロックを１２個接続し、メモリブロック０〜メモリブロック１１をそれぞれチップ選択信号ＣＳ［０］〜ＣＳ［１１］で選択するように構成し、図３（Ａ）のような共有メモリとしての論理アドレス空間（以下、「共有メモリ論理アドレス空間」という。）に割当てている。
【００４７】
すなわち、図３は実施の形態１におけるデュアルポートＲＡＭの共有メモリ論理アドレス空間とメモリブロック構成との関連を示す図である。図３（Ａ）は、デュアルポートＲＡＭ８の共有メモリ論理アドレス空間を示し、図３（Ｂ）は、各メモリブロックとそのチップ選択信号および当該チップ選択信号で選択されるメモリブロックの実メモリアドレス空間（Ｈ’０００〜Ｈ’９ＦＦ）を示している。
【００４８】
この場合、ビデオデータＩ／Ｆ制御部６からスキュー補正制御部７に転送されるビデオデータが、６００ｄｐｉの解像度で１画素当たり２ビット構成とすると、主走査方向１ライン当たり１２８０アドレス（Ｈ’０００〜Ｈ’４ＦＦ）を割当てる。
【００４９】
そして、メモリブロックの１アドレスあたり８ビットのデータ構成であるので、１アドレス当り、主走査方向４画素分のデータを格納できる。
【００５０】
したがって、主走査方向１ライン当たり、４画素×１２８０＝５１２０画素の構成とし、１つのチップ選択信号で選択されるメモリブロック１個当りでは、主走査方向２ライン分のラインメモリに相当する構成としている。
【００５１】
すなわち、デュアルポートＲＡＭ８は、メモリブロック１２個を備え、主走査方向２４ライン分のライン分に相当する構成としている。
【００５２】
以上のような構成のデュアルポートＲＡＭ８の共有メモリ論理アドレス空間と、スキュー補正アドレス生成部２２が出力するアドレスＳＡ［１５：０］が、画像との対応がとりやすいように、主走査方向に列アドレスとしてＳＡ［１０：０］を割当て、副走査方向に行アドレスとしてＳＡ［１５：１１］を割当てて、図４（Ａ）に示すように、画像に対応させて概念的に２次元のアドレス空間の所定のアドレスにアクセスするようにしている。
【００５３】
図４は実施の形態１おける仮想画像アドレス空間の説明図である。以下、この概念的に２次元の画像アドレス空間を仮想画像アドレス空間といい、仮想画像アドレス空間を指定するアドレスを仮想画像アドレスという。
【００５４】
すなわち、スキュー補正アドレス生成部２２は、スキュー補正するビデオデータに対応するアドレスとして、仮想画像アドレスＳＡ［１５：０］を出力し、その仮想画像アドレス空間は、図４（Ｂ）で示される。
【００５５】
そして、仮想画像アドレス空間における主走査方向１ライン当たりの列アドレス、すなわちＳＡ［１０：０］は、１２８０アドレスが割当てられ、Ｈ’０００〜Ｈ’４ＦＦまでの値をとるので、全体として、スキュー補正アドレス生成部２２が出力する仮想画像アドレスＳＡ［１５：０］は、図４（Ｂ）が示すように、最初のライン（ライン１）に対しては、Ｈ’００００〜Ｈ’０４ＦＦ、２番目のライン（ライン２）に対しては、Ｈ’０８００〜Ｈ’０ＣＦＦのアドレスとなる。
【００５６】
そして、例えば、ライン２４の先頭アドレス（図４（Ａ）の斜線部で示される部分）に相当する仮想画像アドレスにアクセスする場合は、スキュー補正アドレス生成部２２は、行アドレスとして２４から１を減じた値の２３を、ＳＡ［１５：１１］＝Ｈ’１７として出力し、列アドレスとして１から１を減じた値の０を、ＳＡ［１０：０］＝Ｈ’０００として出力し、全体としては、ＳＡ［１５：０］＝Ｈ’Ｂ８００を出力する。
【００５７】
次に、ＢＫ（ブラック）を基準色とした場合における基準色に対する、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）のスキュー補正量が、それぞれ４ライン、１０ライン、８ラインに相当する場合に、本発明に係るデュアルポートＲＡＭ８の共有メモリ論理アドレス空間を各色のスキュー補正量に基づいて各色別に分割し、当該分割したアドレス空間を各色別のスキュー補正用メモリ領域に、それぞれ割当てる場合を図５および図６を用いて説明する。
【００５８】
本発明の実施の形態１においては、スキュー補正制御部７は、アドレス制御部２０をデュアルポートＲＡＭ８のライトポート側およびリードポート側においてそれぞれ各色毎に備える。
【００５９】
図５は、初期状態における各色のスキュー補正手段に対するデュアルポートＲＡＭの共有メモリ論理アドレス空間を示す図である。初期状態では、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各色のアドレス制御部２０に対して、デュアルポートＲＡＭ８の共有メモリ論理アドレス空間は共通に割当てられており、デュアルポートＲＡＭ８の共有メモリ論理アドレス空間全体に対してアクセスできる状態にある。
【００６０】
図６は、各色に対応する共有メモリ論理アドレス空間割当後の各色の領域を示す図である。
【００６１】
すなわち、前述したように、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）のスキュー補正量が、それぞれ４ライン、１０ライン、８ラインである場合の、各色に対するデュアルポートＲＡＭ８の共有メモリ論理アドレス空間の各領域を示す。
【００６２】
次に、前述した図６のように共有メモリ論理アドレス空間が分割されて各色別に割当てられる場合において、本発明の実施の形態１にかかるアドレス制御部２０の動作について図７を用いてさらに詳しく説明する。
【００６３】
前述したように、スキュー補正アドレス生成部２２は、図４（Ａ）のように、行アドレスＳＡ［１５：１１］と列アドレスＳＡ［１０：０］とで、デュアルポートＲＡＭ８に対して、概念的に２次元画像空間の所定のアドレスにアクセスするように構成しているので、図４（Ｂ）に示すように、各ラインが占めるアドレス領域は、不連続なものとなっている。
【００６４】
例えば、ライン１の最終アドレスはＨ’０４ＦＦとなるが、ライン２の先頭アドレスはＨ’０８００となっている。
【００６５】
そこで、同一のメモリブロック内、すなわち同一のチップ選択信号で指定されるアドレス領域内で連続アドレスとなるように、図２の論理アドレス変換部２３において、アドレス変換操作が行われる。
【００６６】
ここで、論理アドレス変換部２３によるアドレス変換操作後のアドレスをＴＡ［１５：０］としている。
【００６７】
そして、例えば図４（Ｂ）において、ライン２の先頭アドレスＨ’０８００を、スキュー補正アドレス生成部２２が出力した場合、当該アドレスのビット１１（ＳＡ［１１］）を、０に置換えた後、当該アドレスの値に、Ｈ’０５００を加えた値、すなわちＨ’０５００が、アドレス変換操作後のアドレスとなり、ＴＡ［１５：０］として出力される。
【００６８】
すなわち、論理アドレス変換部２３は、スキュー補正アドレス生成部２２が出力したアドレスのビット１１（ＳＡ［１１］）が  １の場合は（式１−１）および（式１−２）のアドレス変換操作を行う。
【００６９】
ＳＡ［１１］＝０                                      （式１−１）
ＴＡ［１５：０］＝ＳＡ［１５：０］＋Ｈ’０５００      （式１−２）
一方、スキュー補正アドレス生成部２２が出力したアドレスのビット１１（ＳＡ［１１］）が０の場合は（式１−３）のアドレス操作を行う。
【００７０】
ＴＡ［１５：０］＝ＳＡ［１５：０］                    （式１−３）
次に、メモリアドレス割当てレジスタ２４には、色ずれ検出制御部４による色ずれ検出結果から算出されたスキュー補正量に基づいて所定の値が保持され、当該保持された値をＡＲＥＧとし、メモリアドレスレジスタ２８が保持するアドレスをＭＡ［１５：０］とすると、共有メモリアドレス変換生成部２５においては、以下のアドレス変換操作を行う。なお、（式２−１）において、ＡＲＥＧ＞＞１は、ＡＲＥＧを１ビットだけ右シフトすることを表す。
【００７１】
ＭＡ［１５：１２］＝（（ＡＲＥＧ＞＞１）＋１）＋ＴＡ［１５：１２］  （式２−１）
ＭＡ［１１：０］＝  ＴＡ［１１：０］                                （式２−２）
すなわち、メモリアドレス割当てレジスタ２４に保持された値ＡＲＥＧを右シフトした値に１を加算後、当該加算後の値に、論理アドレス変換部２３でアドレス変換されて得られるＴＡ［１５：０］の上位４ビットであるＴＡ［１５：１２］を加算して得られる値を、ＭＡ［１５：１２］とし、ＴＡ［１５：０］の下位１２ビットＴＡ［１１：０］は、そのままＭＡ［１１：０］として出力する。
【００７２】
そして、メモリアドレスレジスタ２８が保持するアドレスをＭＡ［１５：０］は、ＭＡ［１５：０］のうち、上位４ビットのＭＡ［１５：１２］は、メモリブロックのチップ選択信号７６を生成するためアドレスデコーダ７５に入力され、下位１２ビットのＭＡ［１１：０］は、チップ選択信号７６により選択されたメモリブロック内のアドレスを指定するために用いられる。
【００７３】
例えば、メモリアドレス割当てレジスタ２４にＢ’００１１の値が設定され、スキュー補正アドレス生成部２２が、前述したようにＨ’０８００を出力した場合について説明する。
【００７４】
この場合、ＡＲＥＧ＝Ｂ’００１１であるので、Ｂ’００１１を右シフトした値Ｂ’０００１に１を加えた値はＢ’００１０となる。
【００７５】
また、スキュー補正アドレス生成部２２がＨ’０８００を出力した場合、（式１−１）および（式１−２）よりＴＡ［１５：０］＝Ｈ’０５００となる。
【００７６】
したがって、ＴＡ［１５：１２］＝Ｂ’００００であるので、（式２−１）および（式２−２）よりＭＡ［１５：０］＝Ｈ’２５００となる。
【００７７】
以上のように、メモリアドレス割当てレジスタ２４に設定された値に基づいて、スキュー補正アドレス生成部２２が出力するアドレスを変換して、デュアルポートＲＡＭ８の論理アドレス空間に割当てることができる。
【００７８】
次に、図７および図２を用いて、スキュー補正制御部の動作についてさらに詳しく説明する。
【００７９】
図７は、スキュー補正制御部（ライトポート側）の構成を示すブロック図である。
【００８０】
デュアルポートＲＡＭ８のライトポート側の信号は、各メモリブロック毎に、チップ選択ＸＣＳ、アドレスＸＡ［１１：０］、ライトイネーブルＸＷＥ、クロックＸＣＫおよびライトデータＸＤＩ［７：０］の各信号で構成されている。
【００８１】
そして、アドレスＸＡ［１１：０］、ライトイネーブルＸＷＥ、ライトクロックＸＣＫおよびライトデータＸＤＩ［７：０］の各信号はそれぞれ対応する信号毎に共通に接続され、それぞれメモリライトアドレスバス７８、ライトイネーブル信号８１、ライトクロック８２およびメモリライトデータバス７９に接続されている。
【００８２】
また、各メモリブロックのチップ選択信号のＸＣＳには、メモリチップ選択信号バス７７の中から対応する一つの信号が、それぞれ接続されている。
【００８３】
すなわち、メモリチップ選択信号バス７７は１１ビットの信号ＣＳ［１０：０］で構成され、メモリブロック０のＸＣＳには、メモリチップ選択信号バス７７のうちＣＳ［０］が接続され、メモリブロック１のＸＣＳには、メモリチップ選択信号バス７７のうちＣＳ［１］が接続され、以下同様にしてメモリブロック１１のＸＣＳまで接続されている。
【００８４】
一方、スキュー補正制御部７は、ＢＫ（ブラック）を基準色とした場合における基準色に対する、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）のスキュー補正を行うことができるように各色別に、スキュー補正量レジスタ２１−１〜２１−３、メモリアドレス割当てレジスタ２４−１〜２４−３、アドレス制御部２０−１〜２０−３、およびデータ制御部７１−１〜７１−３をそれぞれ備える。
【００８５】
ここで、図２において説明した構成部と同一の構成部には同一の符号を付している。
【００８６】
アドレス制御部２０−１〜２０−３は、図２で示されるアドレス制御部２０を、それぞれＹ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各色に対して設けたものであり、スキュー補正量レジスタ２１−１〜２１−３およびメモリアドレス割当てレジスタ２４−１〜２４−３に基づいて、それぞれＹ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各色独立に、（式１−１）〜（式１−３）で表されるアドレス変換、（式２−１）〜（式２−２）で表されるアドレス操作およびデュアルポートＲＡＭ８のライトアドレスの制御を行う。
【００８７】
データ制御部７１−１〜７１−３は、ビデオＩ／Ｆ制御部６から転送される各色のビデオデータを、アドレス制御部２０−１〜２０−３で指定されるデュアルポートＲＡＭ８のアドレスへライトするためのデータ制御を行う。
【００８８】
メモリライト制御部７３は、アドレス制御部２０−１〜２０−３からそれぞれ出力されるチップ選択信号バス２６−１〜２６−３およびアドレスバス１〜２７−３を、バス選択信号８０に基づきそれぞれセレクタ７４およびセレクタ７５により所定のタイミングで切替え、各色別に時分割して当該色に対応するメモリチップ選択信号およびライトアドレスをそれぞれメモリチップ選択信号バス７７およびメモリライトアドレスバス７８に出力する制御を行う。
【００８９】
さらに、メモリライト制御部７３は、データ制御部７１−１〜７１−３からそれぞれ出力される各色のライトデータバス７２−１〜７２−３を、上記と同様にバス選択信号８０に基づきセレクタ７６により所定のタイミングで切替え、各色別に時分割してメモリライトデータバス７９に出力する制御を行う。
【００９０】
さらに、メモリライト制御部７３は、所定のタイミングでライトイネーブル信号８１およびライトクロック８２を出力する。
【００９１】
以上のように構成されたスキュー補正制御部７のライト動作の制御について、まず、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）各々のメモリアドレス割当てレジスタ２４−１〜２４−３に設定された値に基づいて、アドレス変換・アドレス操作を行い、デュアルポートＲＡＭ８のライトアドレスを生成する動作について説明する。
【００９２】
この場合、前述した場合と同様に、ＢＫ（ブラック）を基準色とした場合における基準色に対する、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）のスキュー補正量が、それぞれ４ライン、１０ライン、８ラインとすると、各色のアドレス制御部２０−１〜２０−３にそれぞれ備えられたスキュー補正アドレス生成部２２（図７において図示せず）は、それぞれ、当該色のスキュー補正量に基づいて、各ラインに対応して図８に示すような範囲のアドレスを出力するように制御される。
【００９３】
図８は、スキュー補正制御部（ライトポート側）の構成を示すブロック図である。
【００９４】
一方、Ｙ（イエロー）のスキュー補正用メモリ領域は、デュアルポートＲＡＭ８の先頭アドレスから始まるため、Ｙ（イエロー）のメモリアドレス割当てレジスタ２４−１には０が設定され、Ｍ（マゼンタ）のメモリアドレス割当てレジスタ２４−２には、Ｙ（イエロー）のスキュー補正量４から１を減じた値である３が設定され、シアン（Ｃ）のメモリアドレス割当てレジスタ２４−３には、Ｙ（イエロー）のスキュー補正量とＭ（マゼンタ）のスキュー補正量との和１４から１を減じた値である１３が設定される。
【００９５】
そして、例えば、Ｍ（マゼンタ）のスキュー補正アドレス生成部２２（図７において図示せず）が、Ｍ（マゼンタ）のライン１の先頭アドレスＨ’００００（図８の斜線部（１）で示される部分）を出力した場合、（式１−１）〜（式１−３）および（式２−１）〜（式２−２）に基づくアドレス変換操作により、Ｈ’２０００に変換される。
【００９６】
そして、Ｍ（マゼンタ）の共有メモリアドレス変換生成部２５（図７において図示せず）により、メモリチップ選択信号バス７７においては、ＣＳ［２］が有効となり、メモリライトアドレスバス７８にはＨ’２０００の下位１２ビットであるＨ’０００が出力される。
【００９７】
さらに、例えば、シアン（Ｃ）のスキュー補正アドレス生成部（図示せず）が、シアン（Ｃ）のライン１の先頭アドレスＨ’００００（図８の斜線部（２）で示される）を出力した場合、（式１−１）〜（式１−３）および（式２−１）〜（式２−２）に基づくアドレス変換操作により、Ｈ’７０００に変換されることになる。
【００９８】
そして、シアン（Ｃ）の共有メモリアドレス変換生成部２５（図７において図示せず）により、メモリチップ選択信号バス７７においては、ＣＳ［７］が有効となり、メモリライトアドレスバス７８には、Ｈ’７０００の下位１２ビットであるＨ’０００が出力される。
【００９９】
以上のような動作は、デュアルポートＲＡＭ８からみれば、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各スキュー補正用メモリ領域は、前述した図６のように共有メモリ論理アドレス空間が分割されて割当てられて、ライトアドレスが入力されるのと等価になる。
【０１００】
次に、スキュー補正制御部７の動作について、簡単のため、スキュー補正量が４ラインとした場合におけるＹ（イエロー）に対するスキュー補正動作について説明する。
【０１０１】
図９は、仮想画像アドレス空間において本発明の実施の形態１におけるスキュー補正の概念図である。
【０１０２】
この場合、図９（Ｂ）に示すように、副走査方向に４ライン相当の右下がりのスキューが生じているとして、スキュー補正を当該スキュー方向と反対方向に行う動作について説明する。
【０１０３】
図９（Ａ）において、Ｙ（イエロー）の画像データのＮライン目が、ビデオＩ／Ｆ制御部６からＹ（イエロー）のスキュー補正制御部に転送された場合、Ｙ（イエロー）のスキュー補正アドレス生成部２２（図７において図示せず）は、行アドレスＳＡ［１５：１１］＝Ｈ’０３において、列アドレスＳＡ［１０：０］をＨ’００００から１ずつ増加させていくことにより、順次ライトアドレスを生成し、（式１−１）〜（式１−３）および（式２−１）〜（式２−２）に基づいて、順次アドレス変換操作を行いながら、デュアルポートＲＡＭ８の所定のアドレスに画像データをライトしていく。
【０１０４】
そして、列アドレスＳＡ［１０：０］が、所定の列アドレスＰ１まで到達すると、行アドレスＳＡ［１５：１１］を１減じて、ＳＡ［１５：１１］＝Ｈ’０２において、前述のアドレス変換操作を行いながら、デュアルポートＲＡＭ８のアドレスに画像データをライトしていく。
【０１０５】
以下、列アドレスＳＡ［１０：０］がＰ２、Ｐ３に到達すると、行アドレスＳＡ［１５：１１］を１減じ、同様に前述のアドレス変換操作を行いながら、デュアルポートＲＡＭ８のアドレスに画像データをライトしていくことで、デュアルポートＲＡＭ８には、図９（Ａ）に示すようにスキュー補正された画像データが順次格納されていく。
【０１０６】
一方、当該蓄積された画像データを読み出す際には、主走査方向に同一ラインの画像データ、すなわち同一行アドレスの画像データを順次読み出していくことで、スキュー補正が行われた画像とすることができる。
【０１０７】
次に、図１０のスキュー補正制御部のライト動作を示すタイミングチャートを用いて、図７のスキュー補正制御部のライト動作について説明する。この場合、前述した図６のように共有メモリ論理アドレス空間が分割されて各色別に割当てられるとする。
【０１０８】
図１０においては、各色に対応する副走査方向画像領域信号１３は図示していないが、すでに有効になっているものとする。
【０１０９】
また、主走査方向画像領域信号１２−１〜１２−３は、それぞれＹ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の主走査方向画像領域信号であり、単一のＢＤ信号１１に基づいて画像領域信号生成部１４において生成され、画素クロック１５に同期して出力される。
【０１１０】
また、図１０においては、Ｄ４ＣＬＫは、画素クロック１５を４分周して得られるクロックである。
【０１１１】
図１０において、まず、時刻Ｔ１において、Ｙ（イエロー）に対応する主走査方向画像領域信号１２−１が有効（Ｌｏｗ）なると、Ｙ（イエロー）に対応するアドレス制御部２０−１は、Ｙ（イエロー）に対応するアドレスバス２７−１にライトアドレスＹＡ１を、Ｙ（イエロー）に対応するチップ選択信号バス２６−１にＹＣＳを、それぞれ出力する。
【０１１２】
また、時刻Ｔ１において、Ｙ（イエロー）に対応するデータ制御部７１−１はビデオデータＹＤ１を、Ｙ（イエロー）に対応するライトデータバス７２−１に出力する。
【０１１３】
さらに、時刻Ｔ１においては、メモリライト制御部７３は、ライトイネーブル信号８１を有効（Ｌｏｗ）にするとともにバス選択信号８０にＢ’０１を出力し、その結果、当該信号に基づきセレクタ７４〜セレクタ７６によりそれぞれＹ（イエロー）に対応するチップ選択信号バス２６−１、アドレスバス２７−１、ライトデータバス７２−１が選択される。
【０１１４】
したがって、時刻Ｔ１においては、デュアルポートＲＡＭ８のメモリチップ選択信号バス７７にはＹＣＳが、メモリライトアドレスバス７８にはＹＡ１が、メモリライトデータバス７９にはＹＤ１が、出力される。
【０１１５】
ここで、ＹＣＳは、セレクタ７４により選択出力されるデュアルポートＲＡＭ８のチップ選択信号ＣＳ［１１：０］のうちで、Ｙ（イエロー）に対応する論理メモリアドレス空間のＣＳ［０］信号またはＣＳ［１］信号が有効になったときのチップ選択信号ＣＳ［１１：０］を表す。
【０１１６】
そして、時刻Ｔ２において、ライトイネーブル信号８１は有効であり、ライトクロック８２の立上りエッジにて、ライトアドレスＹＡ１に、ライトデータＹＤ１がライトされる。
【０１１７】
ここで、ライトイネーブル信号８１は、当該色に対応する主走査方向画像領域信号が有効（Ｌｏｗ）であり、かつバス選択信号８０に当該色に対応する選択信号が出力されている期間にのみ有効になる。
【０１１８】
次に、時刻Ｔ３において、Ｍ（マゼンタ）に対応する主走査方向画像領域信号１２−２が有効（Ｌｏｗ）なると、Ｍ（マゼンタ）に対応するアドレス制御部２０−２は、Ｙ（イエロー）の場合と同様に、Ｍ（マゼンタ）に対応するアドレスバス２７−２にライトアドレスＭＡ１を、Ｍ（マゼンタ）に対応するチップ選択信号バス２６−２にＭＣＳを、それぞれ出力する。
【０１１９】
また、時刻Ｔ３において、データ制御部７１−２は、ビデオデータＭＤ１を、Ｍ（マゼンタ）に対応するライトデータバス７２−２に出力する。
【０１２０】
一方、時刻Ｔ３においては、Ｙ（イエロー）に対応するアドレス制御部２０−１およびデータ制御部７１−１は、Ｄ４ＣＬＫの立上りエッジにて、次のライトアドレスＹＡ２およびライトデータＹＤ２を、それぞれアドレスバス２７−１およびライトデータバス７２−１に出力する。
【０１２１】
さらに次の時刻Ｔ４においては、ライトイネーブル信号８１は有効（Ｌｏｗ）であり、時刻Ｔ２の場合と同様に、ライトクロック８２の立上りエッジにて、ライトアドレスＹＡ２に、ライトデータＹＤ２がライトされる。
【０１２２】
そして、時刻Ｔ５においては、メモリライト制御部７３は、バス選択信号８０にＢ’１０を出力し、当該信号に基づきセレクタ７４〜セレクタ７６によりそれぞれＭ（マゼンタ）に対応するチップ選択信号バス２６−２、アドレスバス２７−２、ライトデータバス７２−２が選択される。
【０１２３】
したがって、時刻Ｔ５においては、デュアルポートＲＡＭ８のメモリチップ選択信号バス７７にはＭＣＳが、メモリライトアドレスバス７８にはＭＡ１が、メモリライトデータバス７９にはＭＤ１が、出力される。
【０１２４】
ここで、ＭＣＳは、セレクタ７４により選択出力されるデュアルポートＲＡＭ８のチップ選択信号ＣＳ［１１：０］のうちで、Ｍ（マゼンタ）に対応する論理メモリアドレス空間のＣＳ［２信号］〜ＣＳ［６］信号までのいずれか１つが有効になったときのチップ選択信号ＣＳ［１１：０］を表す。
【０１２５】
次に、時刻Ｔ６において、ライトイネーブル信号８１は有効（Ｌｏｗ）であり、ライトクロック８２の立上りエッジにて、ライトアドレスＭＡ１に、ライトデータＭＤ１がライトされる。
【０１２６】
次に、時刻Ｔ７において、Ｃ（シアン）に対応する主走査方向画像領域信号１２−３が有効（Ｌｏｗ）なると、アドレス制御部２０−３は、Ｙ（イエロー）の場合と同様に、Ｃ（シアン）に対応するアドレスバス２７−３にライトアドレスＣＡ１を、Ｃ（シアン）に対応するチップ選択信号バス２６−３にＣＣＳを、それぞれ出力する（図７には、図示せず）。
【０１２７】
また、時刻Ｔ７において、データ制御部７１−３は、ビデオデータＣＤ１を、Ｃ（シアン）に対応するライトデータバス７２−３に出力する。
【０１２８】
一方、時刻Ｔ７においては、Ｄ４ＣＬＫの立上りエッジにて、Ｙ（イエロー）に対応するアドレス制御部２０−１およびＭ（マゼンタ）に対応するアドレス制御部２０−２は、それぞれ当該色のライトアドレスＹＡ３およびＭＡ２を出力し、また、Ｙ（イエロー）に対応するデータ制御部７１−１およびＭ（マゼンタ）に対応するデータ制御部７１−２は、それぞれ当該色のライトデータＹＤ３およびＭＤ２を出力する。
【０１２９】
以降、前述したように所定のタイミングで、ライトアドレスＹＡ３にライトデータＹＤ３を、ライトアドレスＭＡ２にライトデータＭＤ２を順次ライトしていく。
【０１３０】
そして、時刻Ｔ８においては、メモリライト制御部７３は、バス選択信号８０にＢ’１１を出力し、当該信号に基づきセレクタ７４〜セレクタ７６によりそれぞれＣ（シアン）に対応するチップ選択信号バス２６−３、アドレスバス２７−３、ライトデータバス７２−３が選択される。
【０１３１】
したがって、時刻Ｔ８においては、デュアルポートＲＡＭ８のメモリチップ選択信号バス７７にはＣＣＳが、メモリライトアドレスバス７８にはＣＡ１が、メモリライトデータバス７９にはＣＤ１が、出力される。
【０１３２】
ここで、ＣＣＳは、セレクタ７４により選択出力されるデュアルポートＲＡＭ８のチップ選択信号ＣＳ［１１：０］のうちで、Ｃ（シアン）に対応する論理メモリアドレス空間のＣＳ［７］信号〜ＣＳ［１０］信号までのいずれか１つが有効になったときのチップ選択信号ＣＳ［１１：０］を表す。
【０１３３】
次に、時刻Ｔ９において、ライトクロック８２の立上りエッジにて、ライトアドレスＣＡ１に、ライトデータＣＤ１がライトされる。
【０１３４】
そして時刻Ｔ１０においては、メモリライト制御部７３は、バス選択信号８０にＢ’００を出力し、チップ選択信号バス２６−１〜２６−３、アドレスバス２７−１〜２７−３、ライトデータバス７２−１〜７２−３のいずれも選択せず、それぞれメモリチップ選択信号バス７７、メモリライトアドレスバス７８、メモリライトデータバス７９上の各データは無効となる。
【０１３５】
以降、Ｄ４ＣＬＫの立上りエッジ毎に各色に対応するライトアドレスおよびライトデータをそれぞれ出力していくとともに、Ｄ４ＣＬＫの１周期内においては、デュアルポートＲＡＭ８に出力するライトアドレスおよびライトデータを、各色毎に画素クロック１５の立上りエッジ毎に切替えて出力し、所定のタイミング、すなわちライトクロック８２の立上りエッジにてライトしていく。
【０１３６】
そして、前述したように、各色の列アドレスが所定のアドレスに到達すると、スキュー補正方向に１ライン分ずらすために行アドレスを変化させ、前述のアドレス変換操作により得られた、デュアルポートＲＡＭ８のアドレスに画像データをライトする。
【０１３７】
以上のような動作により、デュアルポートＲＡＭ８には、スキュー補正後の画像データが順次格納されていく。
【０１３８】
次に、リード時においては、デュアルポートＲＡＭ８のリードポート側から、主走査方向に同一のラインの画像データをリードしていくことで、画像としてスキュー補正された画像データが得られる。
【０１３９】
例えば、図９（Ａ）においてライン１の場合を例にとると、ライン１のブロック１の画像データからブロック４の画像データを、すなわち（Ｎ−３）ライン目の画像データから順に、（Ｎ−２）ライン目、（Ｎ−１）ライン目、Ｎライン目の画像データを順次リードしていく。
【０１４０】
デュアルポートＲＡＭ８のリードポート側においては、ライトポート側の構成と同様に、図２のアドレス制御部を各色毎に備え、スキュー補正量レジスタ２１−１〜２１−３およびメモリアドレス割当てレジスタ２４−１〜２４−３に設定された値に基づいて、前述した（式１−１）〜（式１−３）および（式２−１）〜（式２−２）で示される処理を行い、所定のメモリアドレスの画像データをリードすればよい。
【０１４１】
次に、図１１のスキュー補正用共有メモリ論理アドレス空間を割当てる場合のフローチャートを用いて各色に対して論理メモリアドレス空間を、分割して割当てる場合の動作について説明する。以下においては、スキュー補正を行ったとした場合に許容される各色のスキュー色ずれ量を、各色における補正許容誤差と定義し、当該補正許容誤差の値は、各色の補正許容誤差レジスタ（図示せず）設定されるとして説明を行う。
【０１４２】
まず、ＣＰＵ１は、色ずれ検出制御部４により色ずれ検出処理を行い（Ｓ１）、基準色に対する各色のスキュー色ずれ量を算出し、当該各色のスキュー色ずれ量の合計を算出する（Ｓ２）。
【０１４３】
次に、当該スキュー色ずれ量の合計がデュアルポートＲＡＭ８が備えるライン数以下であるかを判別し（Ｓ３）、スキュー色ずれ量の合計がデュアルポートＲＡＭ８が備えるライン数以下である場合には、算出した各色のスキュー色ずれ量をスキュー補正量として、スキュー補正量レジスタ２１−１〜２１−３に設定する（Ｓ４）。
【０１４４】
さらに、スキュー補正量レジスタ２１−１〜２１−３に設定された値に基づき、メモリアドレス割当レジスタ２４−１〜２４−３に所定値を設定する（Ｓ５）。
【０１４５】
一方、Ｓ３において、スキュー色ずれ量の合計が、デュアルポートＲＡＭ８が備えるライン数より大きい場合には、当該スキュー色ずれ量の合計が、所定値以下であるかを判別する（Ｓ６）。
【０１４６】
そして、当該所定値以下である場合には、予め各色の補正許容誤差レジスタに設定されている各色のスキュー補正許容誤差に基づき、各色のスキュー補正量レジスタ２１−１〜２１−３に所定値を設定し（Ｓ７）、前述したようにスキュー補正量レジスタ２１−１〜２１−３に設定された値に基づき、メモリアドレス割当レジスタ２４−１〜２４−３に所定値を設定する（Ｓ５）。
【０１４７】
これに対し、Ｓ６において、所定値以下でない場合には、エラー処理を行う（Ｓ８）。
【０１４８】
以上のような処理を行った後、スキュー補正制御部７により、スキュー補正制御が行われる。
【０１４９】
次に、図１１のフローチャートにおいて、Ｓ３からＳ６、Ｓ７、Ｓ５への経路で処理が行われる例を、図１２の、スキュー色ずれ量の合計がデュアルポートＲＡＭが備えるライン数より大きい場合に共有メモリ論理アドレス空間を分割して割当てた場合を示す図を用いてさらに詳しく説明する。
【０１５０】
まず、図１２において、デュアルポートＲＡＭ８が備えるライン数Ｖｓを、Ｖｓ＝２４として、ＢＫ（ブラック）を基準として、色ずれ検出制御部４による色ずれ検出結果から算出されたＹ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各スキュー色ずれ量が、それぞれ７ライン、１０ライン、８ラインとする。
【０１５１】
この場合、各スキュー色ずれ量の合計Ｖｔは、Ｖｔ＝２５ラインとなるので、デュアルポートＲＡＭ８が備えるライン数Ｖｓ＝２４より１ライン分大きくなっている。
【０１５２】
ここで、Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）各色の補正許容誤差レジスタ（図示せず）に設定された補正許容誤差を、ライン数を単位として、それぞれＥｙ、Ｅｍ、Ｅｃとすると、図１１のＳ６においては、以下の（式３）に基づき判別する。
【０１５３】
Ｖｔ≦Ｖｓ＋Ｅｙ＋Ｅｍ＋Ｅｃ    （式３）
すなわち、（式３）を満足する場合には、Ｓ７に進み、各色に対して各補正許容誤差の範囲内で、各色のスキュー補正量レジスタ２１−１〜２１−３に所定値を設定する。
【０１５４】
例えば、Ｅｙ＝１、Ｅｍ＝０、Ｅｃ＝０とすると、Ｖｔ＝２５、Ｖｓ＝２４であり、（式１）を満足する。
【０１５５】
したがって、Ｓ６おいては、Ｙ（イエロー）に対しては、色ずれ検出結果から算出された各色のスキュー色ずれ量より１小さい値として６を、Ｍ（マゼンタ）およびＣ（シアン）に対しては、色ずれ検出結果から算出された各色のスキュー色ずれ量と同じ値の１０および８を、それぞれＹ（イエロー）、Ｍ（マゼンタ）およびＣ（シアン）のスキュー補正量レジスタ２１−１〜２１−３に設定する。
【０１５６】
次に、Ｓ５においては、Ｙ（イエロー）のメモリアドレス割当てレジスタ２４−１には、最初のラインを示す０を設定し、Ｍ（マゼンタ）のメモリアドレス割当てレジスタ２４−２には、Ｙ（イエロー）のスキュー補正量レジスタ２１−１の値６より１小さい値の５を設定する。
【０１５７】
さらに、シアン（Ｃ）のメモリアドレス割当てレジスタ２４−３には、Ｙ（イエロー）のスキュー補正量レジスタ２１−１の値５とＭ（マゼンタ）のスキュー補正量レジスタ２１−２の値１０との和１５から１を減じた値である１４を設定する。
【０１５８】
以上のように、スキュー色ずれ量の合計がデュアルポートＲＡＭ８が備えるライン数より大きい場合には、当該スキュー色ずれ量の合計が所定値以下の場合には、各色のスキュー補正許容誤差に基づき、各色のスキュー補正量レジスタ２１−１〜２１−３に所定値を設定し、スキュー補正量レジスタ２１−１〜２１−３に設定された値に基づき、メモリアドレス割当レジスタ２４−１〜２４−３に所定値を設定する。
【０１５９】
その後、前述したように、図１２のように共有メモリ論理アドレス空間が分割して割当てられ、スキュー補正制御部７によりスキュー補正制御が行われる。
【０１６０】
以上説明したように、実施の形態１によれば、各色成分毎に共有したデュアルポートＲＡＭ８の共有メモリ論理アドレス空間を、色ずれ検出制御部４の検出結果に基づいて各色成分毎に分割して割当て、当該割当てた共有メモリ論理アドレス空間内で、各色成分毎に独立にスキュー補正制御を行うことができ、簡単な構成で、かつスキュー補正用の画像メモリの効率を大幅に高めることができる。
【０１６１】
また、実施の形態１においては、スキュー補正用の画像メモリとしてデュアルポートＲＡＭを用いたが、これに限定されるものではない。
【０１６２】
さらに、デュアルポートＲＡＭを、ハードマクロやソフトマクロによりメモリ構成を最適化するとともに、スキュー補正制御部とあわせてＡＳＩＣ内に構成することで、最適化ができ効率の良いメモリ構成をとることができまた、メモリの高速動作が可能になる。
【０１６３】
実施の形態１においては、主走査方向１ライン分の記憶容量に対応させて、主走査方向２ライン分を１つのメモリブロックに割当てたが、これに限定されるものではない。
【０１６４】
（実施の形態２）
図１３は、実施の形態２におけるスキュー補正用メモリとしてＳＲＡＭを使用した場合を示す構成を示すブロック図を示す。なお、図１３においては、図７で説明した構成部と同一の部分については、同一の符号を付し、重複した説明を省略する。
【０１６５】
本実施の形態２では、図１のデュアルポートＲＡＭ８をＳＲＡＭ１００に置き換え、さらに、スキュー補正の基準とする色を含む各色成分毎に、アドレス制御部２０、スキュー補正量レジスタ２１およびメモリアドレス割当レジスタ２４を備える構成としている。
【０１６６】
すなわち、Ｙ（イエロー）、Ｍ（マゼンタ）およびＣ（シアン）だけでなく、ＢＫ（ブラック）に対応する上記各構成部を備える。
【０１６７】
さらに、図１７に示すように、アドレス制御部２０−１〜２０−４の内部にそれぞれマスクレジスタ９６および比較器２９を備え、当該マスクレジスタ９６に設定された値と、前述した（式２−１）で得られるＭＡ［１５：１２］とを比較して所定の範囲内である場合に許可信号９８が出力され、当該許可信号９８はメモリＲ／Ｗ制御部９５へ入力される。
【０１６８】
さらに、アドレス制御部２０−１〜２０−４の内部にそれぞれ基準色レジスタ９７を備え、基準とする色を選択できるようにしている。
【０１６９】
これは、スキュー補正手段およびスキュー補正用メモリをＡＳＩＣ内に構成した場合、当該ＡＳＩＣを一つの製品だけでなく他の製品に使用する場合に、基準とする色が異なっても対応可能なようにするためである。
【０１７０】
マスクレジスタ９６に所定の値を設定することにより、メモリアドレス割当レジスタ２４−１〜２４−４およびスキュー補正量レジスタ２１−１〜２１−４に基づき、当該色に対応する共有メモリ論理アドレス範囲においてのみ許可信号９８を出力し、各色毎に割当てられた共有メモリ論理アドレス空間が、他の各色に対してそれぞれ排他的にし、他のスキュー補正制御手段から、当該色の共有メモリ論理アドレス空間をアクセス禁止とするようにしている。
【０１７１】
図１３において、スキュー補正用メモリとしてＳＲＡＭ１００を使用するので、デュアルポートＲＡＭと異なり、ＳＲＡＭ１００のデータバス９１はライトおよびリード動作時において共通である。
【０１７２】
そこで、データのライトおよびリード動作において、ライトデータとリードデータとの衝突を防ぐため、データバスを切替える３ステート双方向バッファ９０を備えている。
【０１７３】
また、メモリＲ／Ｗ制御部９５は、リード動作時においては、リード信号９４を出力し、データ制御部７１−１〜７１−４によりデータバス９１上のデータをリードする。
【０１７４】
この際、Ｒ／Ｗ切替え信号９２および双方向バッファ９０により、ライトデータバス７９とＳＲＡＭ１００のデータバス９１を分離している。
【０１７５】
また、メモリＲ／Ｗ制御部９５は、ライト動作時においてはライト信号９３を出力し、ＳＲＡＭ１００のデータバス９１上にライトデータバス７９上のデータを出力するためにＲ／Ｗ切替え信号９２をライトする側に切替える。
【０１７６】
以上のように構成されたスキュー補正制御部の動作について前述した図１０を用いてさらに説明する。
【０１７７】
図１０において、ＳＲＡＭ１００を用いた場合には、画素クロック１５の周波数の２倍の周波数のクロックを更に用いて、Ｄ４ＣＬＫの半周期内（Ｄ４ＣＬＫのＨｉｇｈレベルの期間内）で、各色毎に時分割してライト動作を行い、更に次のＤ４ＣＬＫの半周期内（Ｄ４ＣＬＫのＬｏｗレベルの期間内）で各色毎に時分割してリード動作を行うことで、デュアルポートＲＡＭの場合と同様にしてスキュー補正用の画像メモリとして使用することができる。
【０１７８】
次に、図１４の実施の形態２におけるスキュー補正用共有メモリ論理アドレス空間を分割して割当てる場合のフローチャート、および、図１５の実施の形態２における基準とする色をＹ（イエロー）として、基準とする色以外に対して、スキュー補正用共有メモリ論理アドレス空間の各領域を各色に対して割当てる場合を示す概念図、図１６の実施の形態２における基準とする色をＢＫ（ブラック）とし、さらにＹ（イエロー）に対してスキュー補正用共有メモリ論理アドレス空間の固定領域を割当てた場合を示す概念図、および、図１７の実施の形態２におけるアドレス制御部の構成を示すブロック図を用いて本実施の形態２における各色に対して共有メモリ論理アドレス空間を割当てる場合の動作について説明する。
【０１７９】
図１４においては、図１１で示した処理と同一の処理については同じ符号を付与し説明を省略する。
【０１８０】
図１４において、Ｓ２において、基準色に対する各色のスキュー色ずれ量を算出し、当該各色のスキュー色ずれ量の合計を算出した後、基準色に基づき、マスクレジスタ９６に所定値を設定する（Ｓ１０）。
【０１８１】
当該マスクレジスタ９６に設定された値と、前述した（式２−１）で得られるＭＡ［１５：１２］と、を比較し所定の範囲内である場合に、出力される許可信号９８により、メモリＲ／Ｗ制御部９５が、当該色に割当てられたラインアドレス以外の場合には、ライト信号９３およびリード信号９４を有効にはせず、上記ラインアドレス以外の場合にはアクセスすることを禁止する。
【０１８２】
次に、色ずれ検出処理において基準にした色の基準色レジスタ９７に対して、所定の値を設定し、基準色に対応するアドレス制御、メモリＲ／Ｗ制御をディセーブルする（Ｓ１１）。
【０１８３】
本実施の形態２においては、基準とする色を含む各色のアドレス制御部等の各構成部を備えるので、基準とする色については、当該色のアドレス制御部の共有メモリ論理アドレス空間割当てをディセーブルする必要がある。
【０１８４】
次に、割当てモードレジスタ（図示せず）に設定された値に基づき、固定割当て領域がるかを判別し（Ｓ１２）、当該固定割当て領域がある場合には、当該固定領域内のライン数の総数を算出する（Ｓ１３）。
【０１８５】
その後、図１１で説明したＳ３〜Ｓ８において、「スキュー色ずれ量合計」を「当該固定領域に割当てる色のスキュー色ずれ量合計」と、「総メモリライン数」を「当該固定領域内のメモリライン数」と置換え、前述したＳ３〜Ｓ８と同じ処理を行う（Ｓ１４）。
【０１８６】
一方、Ｓ１２において、固定割当て領域がない場合には、前述のＳ３〜Ｓ８の処理と同じ処理を行う（Ｓ１５）。
【０１８７】
次に、図１５、図１６および図１７を用いて、本実施の形態２における動作の原理を更に説明する。
【０１８８】
図１５および図１６においては、Ｙ（イエロー）、Ｍ（マゼンタ）およびＣ（シアン）だけでなく、ＢＫ（ブラック）に対応して、アドレス制御部２０、スキュー補正量レジスタ２１およびメモリアドレス割当レジスタ２４を備える構成において、説明を簡単にするため、各色に対応するアドレス制御部２０と、ＳＲＡＭ１００の共有メモリ論理アドレス空間を示している。
【０１８９】
図１５は、基準とする色をＹ（イエロー）として、基準とする色以外のＭ（マゼンタ）、Ｃ（シアン）およびＢＫ（ブラック）に対して、スキュー補正用共有メモリ論理アドレス空間を分割して各色に対して割当てた場合を示している。
【０１９０】
この場合、Ｓ１２において、固定割当て領域がないとした場合（ＮＯ）に相当する。
【０１９１】
一方、図１６は、基準とする色をＢＫ（ブラック）とし、さらにＹ（イエロー）に対してはスキュー補正用共有メモリ論理アドレス空間の固定領域を割当てた場合を示している。
【０１９２】
この場合、Ｓ１２において、固定割当て領域があるとした場合（ＹＥＳ）に相当する。
【０１９３】
そして、Ｍ（マゼンタ）およびＣ（シアン）に対しては、Ｙ（イエロー）に対して割当てる領域以外の領域において、メモリ割当てレジスタおよびスキュー補正量レジスタの値に基づき、当該色の共有メモリ論理アドレス空間を割当てる場合を示している。
【０１９４】
したがって、Ｓ１において、色ずれ検出処理結果に応じて、当該Ｍ（マゼンタ）およびＣ（シアン）の共有メモリ論理アドレス空間は、可変して割当てられることになる。
【０１９５】
本実施の形態２においては、１つの共有スキュー補正用メモリに対し、基準とする色を含む各色のアドレス制御部等の各構成部を備える構成としたが、ＢＫ（ブラック）とＹ（イエロー）に対して共有する第一のスキュー補正用メモリと、Ｍ（マゼンタ）とＣ（シアン）に対して共有する第二のスキュー補正用メモリとを備え、各色毎にアドレス制御部等の各構成部を備える構成としてもよい。
【０１９６】
すなわち、少なくとも２色以上の色成分に対応するアドレス制御手段に対して、スキュー補正用メモリを共有できるように構成してもよい。
【産業上の利用可能性】
【０１９７】
以上説明したように、本発明にかかるタンデム型カラー画像形成装置は、色ずれ検出結果に応じて、スキュー補正用の共有メモリ論理アドレス空間を分割して各色に割当て、スキュー補正用のメモリを効率的に使用することができるので、色ずれスキュー補正用のメモリをプリンタエンジン部に有するタンデム型カラー画像形成装置において、コストアップを抑えて、スキュー補正を行う場合に有用である。
【図面の簡単な説明】
【０１９８】
【図１】実施の形態１におけるプリンタエンジン制御部の構成を示すブロック図
【図２】実施の形態１におけるアドレス制御部の構成を示すブロック図
【図３】実施の形態１におけるデュアルポートＲＡＭの共有メモリ論理アドレス空間とメモリブロック構成との関連を示す図
【図４】実施の形態１おける仮想画像アドレス空間の説明図
【図５】初期状態における各色のスキュー補正手段に対するデュアルポートＲＡＭの共有メモリ論理アドレス空間を示す図
【図６】各色に対応する共有メモリ論理アドレス空間割当後の各色の領域を示す図
【図７】スキュー補正制御部（ライトポート側）の構成を示すブロック図
【図８】Ｙ（イエロー）、Ｍ（マゼンタ）、シアン（Ｃ）の各仮想画像アドレス空間とラインとの関連を示す図
【図９】仮想画像アドレス空間において本発明の実施の形態１におけるスキュー補正の概念図
【図１０】スキュー補正制御部のライト動作を示すタイミングチャート
【図１１】スキュー補正用共有メモリ論理アドレス空間を割当てる場合のフローチャート
【図１２】スキュー色ずれ量の合計がデュアルポートＲＡＭが備えるライン数より大きい場合に共有メモリ論理アドレス空間を分割して割当てた場合を示す図
【図１３】実施の形態２におけるスキュー補正用メモリとしてＳＲＡＭを使用した場合を示す構成を示すブロック図
【図１４】実施の形態２におけるスキュー補正用共有メモリ論理アドレス空間を分割して割当てる場合のフローチャート
【図１５】実施の形態２における基準とする色をＹ（イエロー）として、基準とする色以外に対して、スキュー補正用共有メモリ論理アドレス空間の各領域を各色に対して割当てる場合を示す概念図
【図１６】実施の形態２における基準とする色をＢＫ（ブラック）とし、さらにＹ（イエロー）に対してスキュー補正用共有メモリ論理アドレス空間の固定領域を割当てた場合を示す概念図
【図１７】実施の形態２におけるアドレス制御部の構成を示すブロック図
【符号の説明】
【０１９９】
１    ＣＰＵ
２    ＲＯＭ
３    ＤＲＡＭ
４    色ずれ検出制御部
５    ビデオＩ／Ｆ
６    ビデオＩ／Ｆ制御部
７    スキュー補正制御部
８    デュアルポートＲＡＭ
９    画像出力制御部
１０    ＬＳＵ  Ｉ／Ｆ
１１    ＢＤ信号
１２    主走査方向画像領域信号
１３    副走査方向画像領域信号
１４    画像領域信号生成部
１５    画素クロック
１６    クロック発振器
１７    システムバス
１８−１    ビデオバス１
１８−２    ビデオバス２
１８−３    ビデオバス３
１８−４    ビデオバス４
１８−５    ビデオバス５
２０    アドレス制御部
２１    スキュー補正量レジスタ
２２    スキュー補正アドレス生成部
２３    論理アドレス変換部
２４    メモリアドレス割当レジスタ
２５    共有メモリアドレス変換生成部
２６    チップ選択信号バス
２７    アドレスバス
２８    アドレスデコーダ
２９    比較器
２０−１    アドレス制御部（Ｙ）
２０−２    アドレス制御部（Ｍ）
２０−３    アドレス制御部（Ｃ）
２０−４    アドレス制御部（Ｋ）
２１−１    スキュー補正量レジスタ（Ｙ）
２１−２    スキュー補正量レジスタ（Ｍ）
２１−３    スキュー補正量レジスタ（Ｃ）
２１−４    スキュー補正量レジスタ（Ｋ）
２４−１    メモリアドレス割当レジスタ（Ｙ）
２４−２    メモリアドレス割当レジスタ（Ｍ）
２４−３    メモリアドレス割当レジスタ（Ｃ）
２４−４    メモリアドレス割当レジスタ（Ｋ）
２６−１    チップ選択信号バス（Ｙ）
２６−２    チップ選択信号バス（Ｍ）
２６−３    チップ選択信号バス（Ｃ）
２６−４    チップ選択信号バス（Ｋ）
２７−１    アドレスバス（Ｙ）
２７−２    アドレスバス（Ｍ）
２７−３    アドレスバス（Ｃ）
２７−４    アドレスバス（Ｋ）
７０−１    ビデオデータバス（Ｙ）
７０−２    ビデオデータバス（Ｍ）
７０−３    ビデオデータバス（Ｃ）
７０−４    ビデオデータバス（Ｋ）
７１−１    データ制御部（Ｙ）
７１−２    データ制御部（Ｍ）
７１−３    データ制御部（Ｃ）
７１−４    データ制御部（Ｋ）
７２−１    ライトデータバス（Ｙ）
７２−２    ライトデータバス（Ｍ）
７２−３    ライトデータバス（Ｃ）
７２−４    ライトデータバス（Ｋ）
７３    メモリライト制御部
７４    セレクタ
７５    セレクタ
７６    セレクタ
７７    メモリチップ選択信号バス
７８    メモリライトアドレスバス
７９    メモリライトデータバス
８０    バス選択信号
８１    ライトイネーブル信号
８２    ライトクロック
９０    ３ステート双方向バッファ
９１    データバス
９２    Ｒ／Ｗ切替え信号
９３    ライト信号
９４    リード信号
９５    メモリＲ／Ｗ制御部
９６    マスクレジスタ
９７    基準色レジスタ
９８    許可信号
９９−１    補正ビデオデータバス（Ｙ）
９９−２    補正ビデオデータバス（Ｍ）
９９−３    補正ビデオデータバス（Ｃ）
９９−４    補正ビデオデータバス（Ｋ）
１００    ＳＲＡＭ
【図１】
2007030191.tif 000003
【図２】
2007030191.tif 000004
【図３】
2007030191.tif 000005
【図４】
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【図５】
2007030191.tif 000007
【図６】
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【図７】
2007030191.tif 000009
【図８】
2007030191.tif 000010
【図９】
2007030191.tif 000011
【図１０】
2007030191.tif 000012
【図１１】
2007030191.tif 000013
【図１２】
2007030191.tif 000014
【図１３】
2007030191.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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