(57)【要約】【課題】バスインタフェースラッパー回路に関し、ローカルアービタをＡＨＢスレーブ毎に備えることなく、ＡＨＢ−ＬｉｔｅマスタをＡＨＢマスタと同様にＡＨＢバスシステムに組み込むことができるようにし、回路規模の削減等を図る。【解決手段】ＡＨＢ−Ｌｉｔｅマスタ４−５にラッパー回路１−１を付加する。ラッパー回路１−１は、ＡＨＢ−Ｌｉｔｅマスタからのデータ転送要求を受信すると、データ受信不可の状態を示す信号をＡＨＢ−Ｌｉｔｅマスタに送出し、転送データを一時的に保持し、その間に、ラッパー回路は、アービタ４−２にアクセス要求信号を発行し、アクセス許可信号を受信すると、セレクタ４−３を通じ、ＡＨＢスレーブ４−４へデータ転送を行う。ＡＨＢスレーブから、データ転送完了信号を受信すると、アービタに対してアクセス要求信号の発行を取り下げ、ＡＨＢ−Ｌｉｔｅマスタに対して、データ転送完了信号を送信する。【選択図】図１
2007219968.tif 000002
【特許請求の範囲】
【請求項１】
バスマスタからのデータ転送要求を受けたとき、該バスマスタからのデータを保持し、該バスマスタに対してデータ受信不可の状態を示す信号を送出するとともに、複数のバスマスタ間のバス使用権を調停するアービタに対して、バスアクセスを要求する信号を送信する手段と、
前記アービタからバスアクセスを許可する信号を受信したとき、前記保持したデータを、複数のバスマスタと複数のバススレーブとの間の接続を選択するセレクタに送出する手段と、
を備えたことを特徴とするバスインタフェースラッパー回路。
【請求項２】
前記セレクタを通してバススレーブからデータ転送完了を示す信号を受信したとき、前記アービタに対して、バスアクセスの要求の無いことを示す信号を送信し、かつ、前記バスマスタに対して、データ転送完了を示す信号を送信する手段を備えたことを特徴とする請求項１に記載のバスインタフェースラッパー回路。
【請求項３】
バスマスタからデータ転送要求を示す転送タイプ信号が入力されたとき、該バスマスタに対して、データ受信不可の状態であることを示す信号を送出し、かつ、アービタに対してバスアクセスを要求する信号を送出する手段を有するトリガ部と、
前記トリガ部からトリガ信号により、前記バスマスタからのデータをラッチして保持するとともに、複数のバスマスタと複数のバススレーブとの間の接続を選択するセレクタに対し、データ転送が要求されていないことを示す転送タイプ信号を送信する手段と、
前記アービタからアクセス許可信号を受信したとき、前記セレクタへ、連続転送データ又は非連続転送データかを示す転送タイプ信号及び前記保持されたデータを送出する手段と、を有するラッチ部と、
を備えたことを特徴とするバスインタフェースラッパー回路。
【請求項４】
前記トリガ部は、前記セレクタを通してバススレーブからデータ転送完了を示す信号を受信したとき、前記アービタに対して、バスアクセスの要求の無いことを示す信号を送信し、かつ、前記バスマスタに対して、データ転送完了を示す信号を送信する手段を有することを特徴とする請求項３に記載のバスインタフェースラッパー回路。
【請求項５】
前記バスマスタは、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）におけるアドバンスト・ハイパフォーマンス・バス−ライト（ＡＨＢ−Ｌｉｔｅ）の規格に準拠した、単一のバスマスタが接続されるバスインタフェースを有し、前記アービタ及び前記バススレーブは、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）におけるアドバンスト・ハイパフォーマンス・バス（ＡＨＢ）の規格に準拠した、複数のバスマスタが接続されるバスインタフェースを有することを特徴とする請求項１乃至４の何れかに記載のバスインタフェースラッパー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バスインタフェースラッパー回路に関し、特に、ＡＲＭ（Advanced RISC Machines）系のシステムオンチップ（ＳｏＣ）を構成する機能ブロックの相互接続及びその管理の方式を規定したオープン標準のオンチップ・バス仕様であるＡＭＢＡ（Advanced Microcontroller Bus Architecture）規格におけるアドバンスト・ハイパフォーマンス・バス（ＡＨＢ）及びアドバンスト・ハイパフォーマンス・バス−ライト（ＡＨＢ−Ｌｉｔｅ）を利用した装置にて使用されるバスインタフェースラッパー回路に関する。
【背景技術】
【０００２】
アドバンスト・ハイパフォーマンス・バス（ＡＨＢ）は、ＡＲＭ（Advanced RISC Machines）コアなどの組込みプロセッサを、高性能ペリフェラル、ＤＭＡコントローラ、オンチップ・メモリ、各種インタフェースに接続する、高速・広帯域幅のバスであり、システム性能を最大化するマルチマスタ・バス管理をサポートし、パイプライン処理及びバースト転送により、メモリ及びペリフェラルへの高速なアクセスが可能なバスである。
【０００３】
一方、アドバンスト・ハイパフォーマンス・バス−ライト（ＡＨＢ−Ｌｉｔｅ）は、アドバンスト・ハイパフォーマンス・バス（ＡＨＢ）フル仕様のサブセットであり、単純なシングル・バスマスタ・システムや、レイヤ上にＡＨＢマスタが１つしかないマルチレイヤＡＨＢシステムなど、バスマスタを１つしか使用しないシステムに使用されるバスである。
【０００４】
なお、以下の説明では、アドバンスト・ハイパフォーマンス・バス（ＡＨＢ）を単にＡＨＢ、アドバンスト・ハイパフォーマンス・バス−ライト（ＡＨＢ−Ｌｉｔｅ）を単にＡＨＢ−Ｌｉｔｅと記す。また、ＡＨＢのインタフェースのバスマスタ及びバススレーブをＡＨＢマスタ及びＡＨＢスレーブと記し、ＡＨＢ−ＬｉｔｅのインタフェースのバスマスタをＡＨＢ−Ｌｉｔｅマスタと記す。
【０００５】
ＡＨＢマスタは、アドレスとコントロール情報を準備し、バスを通して読み出し動作又は書き込み動作を起動する機能を有する。但し、時間軸上の各時点で実際にバスを使用し得るのはただ１つのＡＨＢマスタだけである。また、ＡＨＢスレーブは、ＡＨＢマスタによるある与えられたアドレス空間での読み出し動作又は書き込み動作に応答し、かつ、データ転送の成功、失敗又はウエイト（待ち要求）を応答信号として返す機能を有する。
【０００６】
図４にＡＨＢとＡＨＢ−Ｌｉｔｅとを使用したバスシステムの構成例を示す。同図に示すように、ＡＨＢマスタ４−１は、複数のＡＨＢマスタ（＃１，＃２）がセレクタ４−３を介して、複数のＡＨＢスレーブ４−４（＃１，＃２，＃３）との間でデータ転送を行うことができる。但し、複数のＡＨＢマスタ４−１（＃１，＃２）の間では、アービタ４−２によるバス使用権の調停が行われ、バス使用権を取得した１つのＡＨＢマスタのみがバスを使用することができる。
【０００７】
ＡＨＢにおけるアービタ４−２は、調停プロトコル（制御手順）が予め決められている場合でも、最優先順位（ｈｉｇｈｅｓｔ  ｐｒｉｏｒｉｔｙ）や同一優先順位（ｆａｉｒ）アクセス等のような調停アルゴリズムへの変更は可能であり、アプリケーションの要求によってその都度、変更して実行可能な調停プロトコルになっている。
【０００８】
ＡＨＢ−ＬｉｔｅはＡＨＢとほぼ同様のインタフェースであるが、ＡＨＢ−Ｌｉｔｅは、複数のバスマスタを使用せず、１つのバスマスタを使用することを前提としたインタフェースであり、それ故、複数のＡＨＢマスタ４−１（＃１，＃２）と複数のＡＨＢスレーブ４−４（＃１，＃２，＃３）とで構成されているバスシステムに対して、ＡＨＢ−Ｌｉｔｅマスタを直接接続することができず、図４に示すように、ＡＨＢ−Ｌｉｔｅマスタ４−５は、ＡＨＢとＡＨＢ−Ｌｉｔｅとのバス使用競合を調停するローカルアービタ４−６を介して、ＡＨＢスレーブ４−４（＃３）とデータ転送を行う必要がある。
【０００９】
本発明に関連する先行技術文献として、下記の特許文献１には、ＡＭＢＡバス、ＡＨＢ−ｌｉｔｅメモリシステム（コアレベルで複数のプライベートスレーブを使用する）、フルＡＨＢメモリシステム（コアレベルで複数のマスタを使用する）等について記載されている。
【００１０】
また、下記の特許文献２には、ＩＰ（Intellectual Property）を使用した設計において、ＰＬＡＴＦＯＲＭ外のマスタモジュールからＰＬＡＴＦＯＲＭ内のスレーブモジュールへの信号線を排除した場合にも正常に動作することが可能なバス構成回路について記載されている。
【００１１】
また、下記の特許文献３には、バス使用要請が有る全てのバスマスタにバス使用権を得たように動作させて、スレイブアクセス時に必要な駆動情報を獲得することによって、最適化されたアクセスになるように仲裁して、スレイブアクセス帯域幅を向上させたバスシステム等について記載されている。
【特許文献１】特開２００５−２５７２６号公報（段落００５８等）
【特許文献２】特開２００５−１００２１０号公報（発明が解決しようとする課題の欄等）
【特許文献３】特開２００４−３４８７４５号公報（フロントページ等）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＡＨＢ−Ｌｉｔｅインタフェースのマスタ回路を利用して、複数のＡＨＢマスタを有するＡＨＢバスシステムに、ＡＨＢ−Ｌｉｔｅマスタを組み込みたい場合に、前述したようにＡＨＢ−Ｌｉｔｅは、１つのバスマスタを使用することを前提としたインタフェースであるため、ＡＨＢ−ＬｉｔｅマスタをＡＨＢバスシステムに直接接続することができない。
【００１３】
たとえ、ＡＨＢ−Ｌｉｔｅをマスタとして追加しても、他のＡＨＢマスタからのバスアクセス要求と、ＡＨＢ−Ｌｉｔｅマスタからのバスアクセス要求との間で、バスアクセスの調整を行う役目を果たすローカルアービタ（Interconnect Matrix）を、各ＡＨＢスレーブに備える必要があり、構成や規模が複雑かつ大規模なものとなっていた。
【００１４】
本発明は、ローカルアービタ（Interconnect Matrix）をＡＨＢスレーブ毎に備えることなく、ＡＨＢ−ＬｉｔｅマスタをＡＨＢマスタと同様にＡＨＢバスシステムに組み込むことができるようにし、それにより、回路規模の削減、構成の簡素化を図ることを目的とする。
【課題を解決するための手段】
【００１５】
本発明のバスインタフェースラッパー回路について図２を参照して説明すると、バスマスタからのデータ転送要求（２−１）を受けたとき、該バスマスタからのデータを保持し、該バスマスタに対してデータ受信不可の状態を示す信号を送出（２−２）するとともに、複数のバスマスタ間のバス使用権を調停するアービタに対して、バスアクセスを要求する信号を送信（２−３）する手段と、前記アービタからバスアクセスを許可する信号を受信（２−４）したとき、前記保持したデータを、複数のバスマスタと複数のバススレーブとの間の接続を選択するセレクタに送出（２−５）する手段と、を備えたことを特徴とする。
【００１６】
また、前記セレクタを通してバススレーブからデータ転送完了を示す信号を受信（２−６）したとき、前記アービタに対して、バスアクセスの要求の無いことを示す信号を送信（２−７）し、かつ、前記バスマスタに対して、データ転送完了を示す信号を送信（２−８）する手段を備えたことを特徴とする。
【００１７】
また、本発明のバスインタフェースラッパー回路について図３を参照して説明すると、バスマスタからデータ転送要求を示す転送タイプ信号（ＨＴＲＡＮＳ）が入力されたとき、該バスマスタに対して、データ受信不可の状態であることを示す信号（ＨＲＥＡＤＹ）を送出し、かつ、アービタに対してバスアクセスを要求する信号（ＨＲＥＱＵＥＳＴ）を送出する手段を有するトリガ部３−１と、トリガ部３−１からトリガ信号により、バスマスタからのデータ（ＨＷＤＡＴＡ等）をラッチして保持するとともに、複数のバスマスタと複数のバススレーブとの間の接続を選択するセレクタに対し、データ転送が要求されていないことを示す転送タイプ信号（ＨＴＲＡＮＳ）を送信する手段と、アービタからアクセス許可信号（ＨＧＲＡＮＴ）を受信したとき、前記セレクタへ、連続転送データ又は非連続転送データかを示す転送タイプ信号（ＨＴＲＡＮＳ）及び前記保持されたデータ（ＨＷＤＡＴＡ等）を送出する手段と、を有するラッチ部３−２と、を備えたことを特徴とする。
【００１８】
また、前記トリガ部３−１は、前記セレクタを通してバススレーブからデータ転送完了を示す信号（ＨＲＥＡＤＹ）を受信したとき、前記アービタに対して、バスアクセスの要求の無いことを示す信号（ＨＲＥＱＵＥＳＴ）を送信し、かつ、前記バスマスタに対して、データ転送完了を示す信号（ＨＲＥＡＤＹ）を送信する手段を有することを特徴とする。
【００１９】
なお、前記バスマスタは、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）におけるアドバンスト・ハイパフォーマンス・バス−ライト（ＡＨＢ−Ｌｉｔｅ）の規格に準拠した、単一のバスマスタが接続されるバスインタフェースを有し、前記アービタ及び前記バススレーブは、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）におけるアドバンスト・ハイパフォーマンス・バス（ＡＨＢ）の規格に準拠した、複数のバスマスタが接続されるバスインタフェースを有することを特徴とする。
【発明の効果】
【００２０】
ＡＨＢ−Ｌｉｔｅマスタに本発明のバスインタフェースラッパー回路を付加することにより、ＡＨＢ−Ｌｉｔｅマスタを、ＡＨＢマスタと同様にＡＨＢバスシステムに組み込むことができ、かつ、ローカルアービタ（Interconnect Matrix）を、各ＡＨＢスレーブに備える必要がないので、回路規模が削減され、構成が簡素化され、コスト削減化することができる。
【００２１】
また、ローカルアービタ（Interconnect Matrix）を使用しないため、データ転送における中継手順が省かれ、バスの使用効率が向上し、より複雑なＡＨＢマスタ及びＡＨＢ−Ｌｉｔｅマスタからのバスアクセス要求をスムーズに処理することが可能になる。また、ＡＨＢマスタ及びＡＨＢ−Ｌｉｔｅマスタとでメインバスを共有することができるため、回路構成が単純化され、パフォーマンス向上を図ることができる。
【発明を実施するための最良の形態】
【００２２】
図１は本発明によるＡＨＢとＡＨＢ−Ｌｉｔｅとを使用したバスシステムの構成例を示す。同図において、ＡＨＢマスタ４−１は、通常のＡＭＢＡ規格によるＡＨＢバスのデータ転送機能をサポートし、複数のバスマスタ４−１（＃１，＃２）がセレクタ４−３を介して、複数のＡＨＢスレーブ４−４（＃１，＃２，＃３）との間でデータ転送を行うことが可能である。
【００２３】
アービタ４−２は、各バスマスタからのバスアクセス要求の調停及びバスのコントロールを行う。セレクタ４−３は、アービタ４−２からのコントロール信号により、バスの接続の切換などを行う機能部である。ＡＨＢスレーブ４−４は、各バスマスタからのアクセス要求に従ってデータ転送を行う機能部である。ＡＨＢ−Ｌｉｔｅマスタ４−５は、バスマスタではあるが、単独でしかバスマスタになることができない。
【００２４】
ラッパー（WRAPPER）回路１−１は、アービタ４−２との接続に必要な信号（主に、バス使用許可を示すＨＧｒａｎｔ信号、バス使用要求を示すＨＲｅｑｕｅｓｔ信号）を生成するブロックである。ＡＨＢ−Ｌｉｔｅのバスインタフェースには、ＡＨＢバスの使用権をＡＨＢアービタ４−２に要求するＨＲｅｑｕｅｓｔ信号と、ＡＨＢのバス使用権が認められた場合にＡＨＢアービタ４−２から発信されるＨＧｒａｎｔ信号とを送受する機能を有していないので、その機能をラッパー回路１−１によって補完する。
【００２５】
ＡＨＢスレーブ４−４は、通常のＡＭＢＡ規格によるＡＨＢスレーブ回路であり、アービタ４−２による調停でバス使用権を獲得したバスマスタからの信号に従ってＡＨＢ応答を行い、バスマスタとの間でデータ転送を行う。
【００２６】
図２に本発明によるＡＨＢ−Ｌｉｔｅマスタ４−５からＡＨＢスレーブ４−４へのアクセス手順を示す。ＡＨＢ−Ｌｉｔｅマスタ４−５は、ＡＨＢスレーブ４−４に対して、転送タイプを示すＨＴｒａｎｓ信号を発行し、データ転送要求を行う（２−１）。ＨＴｒａｎｓ信号を受信したラッパー回路１−１は、ＡＨＢスレーブ４−４が処理中でデータ受信不可の状態（Ｂｕｓｙ状態）であることを示す“ＨＲｅａｄｙ＝０”の信号を、ＡＨＢ−Ｌｉｔｅマスタ４−５に擬似的に送出する（２−２)。これにより、ＡＨＢ−Ｌｉｔｅマスタ４−５に対してＡＨＢインタフェースを隠蔽し、ＡＨＢ−Ｌｉｔｅインタフェースを装う。
【００２７】
このとき、ラッパー回路１−１は、ＡＨＢ−Ｌｉｔｅマスタ４−５からの転送に係るデータ信号及びアドレス信号等を一時的に保持しておく。これは、ＡＨＢ−Ｌｉｔｅマスタ４−５からの連続データ転送のアクセス時に、次のデータ転送にすぐに切り替えることができるようにするためである。
【００２８】
一方、ラッパー回路１−１は、アービタ４−２に対して、メインバス（ＡＨＢ）に接続されているＡＨＢスレーブ４−４に対して、アクセス許可（ＨＧｒａｎｔ）信号を与えてもらうため、アクセス要求（ＨＲｅｑｕｅｓｔ）信号を発行する（２−３）。
【００２９】
アクセス要求（ＨＲｅｑｕｅｓｔ）信号を受信したアービタ４−２は、他のＡＨＢマスタ４−１からのアクセス要求とのバス使用権の調停を行い、ラッパー回路１−１からのアクセスに対して許可を与えるときに、アクセス許可（ＨＧｒａｎｔ）信号をラッパー回路１−１へ送出する（２−４）。
【００３０】
アクセス許可（ＨＧｒａｎｔ）信号を受信したラッパー回路１−１は、メインバス（ＡＨＢ）へのアクセスを許可されたことを認識し、セレクタ４−３を通じ、転送相手のＡＨＢスレーブ４−４へ、転送タイプを示すＨＴｒａｎｓ信号の送信と共にデータ転送を行う（２−５）。そして、ＡＨＢスレーブ４−４は、データ転送が完了したことを示す“ＨＲｅａｄｙ＝１”の信号を返送する（２−６）。
【００３１】
ラッパー回路１−１は、ＡＨＢスレーブ４−４からの上記“ＨＲｅａｄｙ＝１”の信号を受信すると、アービタ４−２に対してアクセス終了を通知するため、アクセス要求（ＨＲｅｑｕｅｓｔ）信号の発行を取り下げる（２−７）。また、これと同時に、ＡＨＢ−Ｌｉｔｅマスタ４−５に対して、データ転送が完了したことを示す“ＨＲｅａｄｙ＝１”の信号を送信する（２−８）。これにより、ＡＨＢ−Ｌｉｔｅマスタ４−５では、従来と同様に、他のＡＨＢマスタの存在と全く無関係に、ＡＨＢスレーブ４−４からのＡＨＢ応答を受けることができる。
【００３２】
図３にラッパー回路１−１の構成を示す。ラッパー回路１−１は、トリガ部３−１とラッチ部３−２とから成り、トリガ部３−１では、ＡＨＢ−Ｌｉｔｅマスタ４−５からのアクセス要求信号とアービタ４−２からの指示信号との調整を行い、実際のバスデータの転送を行うラッチ部３−２へトリガ信号を送出する。
【００３３】
ラッチ部３−２は、トリガ部３−１から最初のトリガ信号（Ｔｒｉｇｇｅｒ＝１（パルス））が入力されたとき、ＡＨＢ−Ｌｉｔｅマスタ４−５からのデータをラッチして保持する。また、このとき、セレクタ４−３へ、データ転送が要求されていないこと（アイドル状態）を示す転送タイプ信号“ＨＴｒａｎｓ＝００”を送信する。
【００３４】
また、ラッチ部３−２は、アービタ４−２からアクセス許可信号“ＨＧｒａｎｔ＝１”を受信したとき、セレクタ４−３へ、連続転送データ又は非連続転送データかを示す転送タイプ信号“ＨＴｒａｎｓ＝１０  ｏｒ  １１”及び前述の保持されたデータを送出する。その後、ＡＨＢスレーブ４−４からの応答により、再びトリガ信号（Ｔｒｉｇｇｅｒ＝１）が入力されたとき、ＡＨＢ−Ｌｉｔｅマスタ４−５からのデータを出力し、かつ書き込みデータ（ＨＷｄａｔａ）の出力を開始する。
【００３５】
トリガ部３−１は、待ち状態のとき、セレクタからデータ転送完了を示す信号“ＨＲｅａｄｙ＝１”及びＡＨＢ−Ｌｉｔｅマスタ４−５からデータ転送が要求されていないこと（アイドル状態）を示す転送タイプ信号“ＨＴｒａｎｓ＝００”を入力し、このとき、ＡＨＢ−Ｌｉｔｅマスタ４−５へデータ転送完了を示す信号“ＨＲｅａｄｙ＝１”を送出し、アービタ４−２に対してアクセス要求の無いことを示す信号“ＨＲｅｑｕｅｓｔ＝０”を送出する。
【００３６】
また、トリガ部３−１は、ＡＨＢ−Ｌｉｔｅマスタ４−５からのデータ転送要求時に、連続転送データ又は非連続転送データかを示す転送タイプ信号“ＨＴｒａｎｓ＝１０  ｏｒ  １１”がＡＨＢ−Ｌｉｔｅマスタ４−５から入力され、このとき、ＡＨＢ−Ｌｉｔｅマスタ４−５に対して、データ受信不可の状態（Ｂｕｓｙ状態）であることを示す“ＨＲｅａｄｙ＝０”を送出し、また、アービタ４−２に対してアクセス要求有りを示す信号“ＨＲｅｑｕｅｓｔ＝１”を送出し、ラッチ部３−２に対してトリガ信号（Ｔｒｉｇｇｅｒ＝１（パルス））を出力する。
【００３７】
そして、アービタ４−２からアクセス許可を示す信号“ＨＧｒａｎｔ＝１”を受信すると、ラッチ部３−２からデータ転送が開始される。データ転送が終了すると、トリガ部３−１には、セレクタ４−３からデータ転送完了を示す信号“ＨＲｅａｄｙ＝１”が入力され、これにより、トリガ部３−１はＡＨＢ−Ｌｉｔｅマスタ４−５に対して、データ転送完了を示す信号“ＨＲｅａｄｙ＝１”を送出し、また、アービタ４−２に対してアクセス要求の無いことを示す信号“ＨＲｅｑｕｅｓｔ＝０”を送出し、ラッチ部３−２に対して後処理を行わせるためのトリガ信号（Ｔｒｉｇｇｅｒ＝１）を出力する。
【図面の簡単な説明】
【００３８】
【図１】本発明によるＡＨＢとＡＨＢ−Ｌｉｔｅとを使用したバスシステムの構成例を示す図である。
【図２】本発明によるＡＨＢ−ＬｉｔｅマスタからＡＨＢスレーブへのアクセス手順を示す図である。
【図３】本発明によるラッパー回路の構成を示す図である。
【図４】ＡＨＢとＡＨＢ−Ｌｉｔｅとを使用したバスシステムの構成例を示す図である。
【符号の説明】
【００３９】
１−１  ラッパー回路
３−１  トリガ部
３−２  ラッチ部
４−１  ＡＨＢマスタ
４−２  アービタ
４−３  セレクタ
４−４  ＡＨＢスレーブ
４−５  ＡＨＢ−Ｌｉｔｅマスタ
４−６  ローカルアービタ
【図１】
2007219968.tif 000003
【図２】
2007219968.tif 000004
【図３】
2007219968.tif 000005
【図４】
2007219968.tif 000006