(57)【要約】【課題】  スイッチ素子を常に最適なタイミングでスイッチングすること。【解決手段】  制御回路２０Ａは、スイッチ素子を駆動するのに要する遅れを補正する遅れ補正回路３０を備える。遅れ補正回路３０は、基準電圧を発生する基準電圧発生回路３１と、基準電圧と駆動制御信号ＶＧＨ２とを比較して第１の比較結果信号を出力する第１の比較器３２と、第１の比較結果信号とゼロ電流検出信号ＶＺＣとに基づいて、遅れ指示信号ＥＲＲ１又は進み指示信号ＥＲＲ２を出力するエラー信号生成回路３３と、遅れ指示信号又は前記進み指示信号に応答して、電圧レベルエラー信号ＶＥＲＲを生成する電圧レベルエラー信号生成回路３４と、所定のノコギリ波形状のタイマー信号ＶＴを出力するタイマー３５と、電圧レベルエラー信号とタイマー信号とを比較して、第２の比較結果信号を遅れ補正信号ＶＧＨＨとして出力する第２の比較器３６と、から構成される。【選択図】      図５
2007028830.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ素子を含むスイッチング電源部と、前記スイッチ素子のオン／オフを制御する制御回路とを備えたスイッチング電源において、
前記制御回路は、前記スイッチ素子を駆動するのに要する遅れを補正する遅れ補正回路を備えたことを特徴とするスイッチング電源。
【請求項２】
前記スイッチング電源部が、電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項１に記載のスイッチング電源。
【請求項３】
前記電流共振型ＤＣ／ＤＣコンバータ部が、全波電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項２に記載のスイッチング電源。
【請求項４】
前記全波電流共振型ＤＣ／ＤＣコンバータ部が、降圧形全波電流共振型ＤＣ／ＤＣコンバータ部からなる、請求項３に記載のスイッチング電源。
【請求項５】
前記電流共振型ＤＣ／ＤＣコンバータ部は、共振用インダクタと共振用キャパシタとから成る共振回路を含み、前記スイッチ素子として前記共振用インダクタを通電するための通電スイッチを備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記通電スイッチを流れる電流を検出するための電流検出手段を含み、前記制御回路は、前記電流検出手段からの出力からゼロ電流を検出して、ゼロ電流検出信号を出力するゼロ電流検出回路を含み、
前記遅れ補正回路は、前記通電スイッチをオン／オフするための駆動制御信号と前記ゼロ電流検出信号とに基づいて、遅れ補正信号を出力することを特徴とする請求項２乃至４のいずれか１つに記載のスイッチング電源。
【請求項６】
前記遅れ補正回路は、前記駆動制御信号により前記通電スイッチをオフさせるタイミングと、前記ゼロ電流検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力することを特徴とする請求項５に記載のスイッチング電源。
【請求項７】
前記遅れ補正回路は、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧と前記駆動制御信号とを比較して第１の比較結果信号を出力する第１の比較器と、
前記第１の比較結果信号と前記ゼロ電流検出信号とに基づいて、遅れ指示信号又は進み指示信号を出力するエラー信号生成回路と、
前記遅れ指示信号又は前記進み指示信号に応答して、電圧レベルエラー信号を生成する電圧レベルエラー信号生成回路と、
所定のノコギリ波形状のタイマー信号を出力するタイマーと、
前記電圧レベルエラー信号と前記タイマー信号とを比較して、第２の比較結果信号を前記遅れ補正信号として出力する第２の比較器と、
から構成されることを特徴とする請求項６に記載のスイッチング電源。
【請求項８】
前記制御回路は、前記遅れ補正信号に応答して、前記通電スイッチをオフさせるための原制御信号を出力するコントロールロジック回路と、前記原制御信号に応答して、前記駆動制御信号を前記通電スイッチの制御端子へ供給するドライバとを更に有する、請求項６又は７に記載のスイッチング電源。
【請求項９】
前記スイッチング電源部は、同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項１に記載のスイッチング電源。
【請求項１０】
前記同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部は、共振用インダクタと共振用キャパシタとから成る共振回路を含み、前記スイッチ素子として前記共振用キャパシタを短絡するための短絡スイッチを備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記共振用キャパシタの両端電圧を検出するための電圧検出手段を含み、前記制御回路は、前記電圧検出手段からの出力からゼロ電圧を検出して、ゼロ電圧検出信号を出力するゼロ電圧検出回路を含み、
前記遅れ補正回路は、前記短絡スイッチをオン／オフするための駆動制御信号と前記ゼロ電圧検出信号とに基づいて、遅れ補正信号を出力することを特徴とする請求項９に記載のスイッチング電源。
【請求項１１】
前記遅れ補正回路は、前記駆動制御信号により前記短絡スイッチをオンさせるタイミングと、前記ゼロ電圧検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力することを特徴とする請求項１０に記載のスイッチング電源。
【請求項１２】
前記制御回路は、前記遅れ補正信号に応答して、前記短絡スイッチをオンさせるための原制御信号を出力するコントロールロジック回路と、前記原制御信号に応答して、前記駆動制御信号を前記短絡スイッチの制御端子へ供給するドライバとを更に有する、請求項１１に記載のスイッチング電源。
【請求項１３】
スイッチ素子を含むスイッチング電源部と、前記スイッチ素子のオン／オフを制御する制御回路とを備えたスイッチング電源における、前記制御回路において前記スイッチ素子のスイッチングタイミングを制御する制御方法であって、
前記スイッチ素子を駆動するのに要する遅れを補正するステップを含むことを特徴とするスイッチング電源の制御方法。
【請求項１４】
前記スイッチング電源部が、電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項１３に記載のスイッチング電源の制御方法。
【請求項１５】
前記電流共振型ＤＣ／ＤＣコンバータ部が、全波電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項１４に記載のスイッチング電源の制御方法。
【請求項１６】
前記全波電流共振型ＤＣ／ＤＣコンバータ部が、降圧形全波電流共振型ＤＣ／ＤＣコンバータ部からなる、請求項１５に記載のスイッチング電源の制御方法。
【請求項１７】
前記電流共振型ＤＣ／ＤＣコンバータ部は、共振用インダクタと共振用キャパシタとから成る共振回路を含み、前記スイッチ素子として前記共振用インダクタを通電するための通電スイッチを備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記通電スイッチを流れる電流を検出するための電流検出手段を含み、前記制御回路は、前記電流検出手段からの出力からゼロ電流を検出して、ゼロ電流検出信号を出力するゼロ電流検出回路を含み、
前記遅れ補正ステップは、前記通電スイッチをオン／オフするための駆動制御信号と前記ゼロ電流検出信号とに基づいて、遅れ補正信号を出力することを特徴とする請求項１４乃至１６のいずれか１つに記載のスイッチング電源の制御方法。
【請求項１８】
前記遅れ補正ステップは、前記駆動制御信号により前記通電スイッチをオフさせるタイミングと、前記ゼロ電流検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力することを特徴とする請求項１７に記載のスイッチング電源の制御方法。
【請求項１９】
前記遅れ補正ステップは、
基準電圧を発生するサブステップと、
前記基準電圧と前記駆動制御信号とを比較して第１の比較結果信号を出力するサブステップと、
前記第１の比較結果信号と前記ゼロ電流検出信号とに基づいて、遅れ指示信号又は進み指示信号を出力するサブステップと、
前記遅れ指示信号又は前記進み指示信号に応答して、電圧レベルエラー信号を生成するサブステップと、
所定のノコギリ波形状のタイマー信号を出力するサブステップと、
前記電圧レベルエラー信号と前記タイマー信号とを比較して、第２の比較結果信号を前記遅れ補正信号として出力するサブステップと、
を含むことを特徴とする請求項１８に記載のスイッチング電源の制御方法。
【請求項２０】
前記制御回路は、
前記遅れ補正信号に応答して、前記通電スイッチをオフさせるための原制御信号を出力するステップと、
前記原制御信号に応答して、前記駆動制御信号を前記通電スイッチの制御端子へ供給するステップと、
を更に有する請求項１８又は１９に記載のスイッチング電源の制御方法。
【請求項２１】
前記スイッチング電源部は、同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部から成る、請求項１３に記載のスイッチング電源の制御方法。
【請求項２２】
前記同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部は、共振用インダクタと共振用キャパシタとから成る共振回路を含み、前記スイッチ素子として前記共振用キャパシタを短絡するための短絡スイッチを備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記共振用キャパシタの両端電圧を検出するための電圧検出手段を含み、前記制御回路は、前記電圧検出手段からの出力からゼロ電圧を検出して、ゼロ電圧検出信号を出力するゼロ電圧検出回路を含み、
前記遅れ補正ステップは、前記短絡スイッチをオン／オフするための駆動制御信号と前記ゼロ電圧検出信号とに基づいて、遅れ補正信号を出力することを特徴とする請求項２１に記載のスイッチング電源の制御方法。
【請求項２３】
前記遅れ補正ステップは、前記駆動制御信号により前記短絡スイッチをオンさせるタイミングと、前記ゼロ電圧検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力することを特徴とする請求項２２に記載のスイッチング電源の制御方法。
【請求項２４】
前記制御回路は、
前記遅れ補正信号に応答して、前記短絡スイッチをオンさせるための原制御信号を出力するステップと、
前記原制御信号に応答して、前記駆動制御信号を前記短絡スイッチの制御端子へ供給するステップと、
を更に有する請求項２３に記載のスイッチング電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、特に、共振回路を含む電流共振型ＤＣ／ＤＣコンバータのようなスイッチング電源およびその制御方法に関する。
【背景技術】
【０００２】
直流（ＤＣ）入力電圧（以下、単に「入力電圧」とも呼ぶ。）をそのＤＣ入力電圧とは異なるＤＣ出力電圧（以下、単に「出力電圧」とも呼ぶ。）に変換するスイッチング電源として、ＤＣ／ＤＣコンバータが知られている。
【０００３】
ＤＣ／ＤＣコンバータの一例としてＰＷＭ（パルス幅変調）型ＤＣ／ＤＣコンバータが知られている。ＰＷＭ型ＤＣ／ＤＣコンバータには、降圧形、昇圧形、極性反転形のように種々のタイプがある。降圧形ＰＷＭ型ＤＣ／ＤＣコンバータは、通電スイッチと、短絡スイッチと、出力インダクタとから構成される。短絡スイッチの代わりに、ダイオードが使用される場合もある。
【０００４】
しかしながら、ＰＷＭ型ＤＣ／ＤＣコンバータは、通電スイッチがオンからオフ又はオフからオンへ切り替わるときのスイッチングロスが大きいという問題がある。このようなスイッチングロスを無くすことができるＤＣ／ＤＣコンバータとして、電流共振型ＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
【０００５】
図１に電流共振型ＤＣ／ＤＣコンバータの一例として全波電流共振型ＤＣ／ＤＣコンバータ１０を示す。図示の全波電流共振型ＤＣ／ＤＣコンバータ１０は降圧形で、同期整流方式である。すなわち、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。入力電源１１には入力コンデンサＣｉが並列に接続されている。負荷１３にはキャパシタンス素子（出力コンデンサ）Ｃｏが並列に接続されている。入力コンデンサＣｉと出力コンデンサＣｏとの間に、全波電流共振型ＤＣ／ＤＣコンバータ部１２が接続されている。
【０００６】
全波電流共振型ＤＣ／ＤＣコンバータ部１２は、通電スイッチＳＷ１と、短絡スイッチＳＷ２と、出力インダクタＬｏと、共振用インダクタＬｒと、共振用キャパシタＣｒとから構成されている。共振用インダクタＬｒと共振用キャパシタＣｒとによって、直列共振回路が構成されている。この直列共振回路は、通電スイッチＳＷ１と短絡スイッチＳＷ２との間に挿入されている。
【０００７】
図示の全波電流共振型ＤＣ／ＤＣコンバータ部１２は、通電スイッチＳＷ１と共振用インダクタＬｒとの間に、共振用インダクタＬｒを流れる電流ＩＬｒを検出するための電流検出用抵抗器Ｒｄが挿入されている。
【０００８】
通電スイッチＳＷ１は第１のスイッチとも呼ばれ、短絡スイッチＳＷ２は第２のスイッチとも呼ばれる。図示の通電スイッチＳＷ１及び短絡スイッチＳＷ２の各々は、ＮチャネルＭＯＳＦＥＴで構成されている。すなわち、通電スイッチＳＷ１及び短絡スイッチＳＷ２の各々は、制御端子としてゲートを持ち、一対の主要電極端子としてソースおよびドレインを持つ。第１のスイッチＳＷ１には第１のボディダイオードＢＤ１が寄生し、第２のスイッチＳＷ２には第２のボディダイオードＢＤ２が寄生している。第１及び第２のボディダイオードＢＤ１、ＢＤ２の各々は寄生ダイオードとも呼ばれる。
【０００９】
詳述すると、通電スイッチＳＷ１のソースには第１のボディダイオードＢＤ１のアノードが等価的に接続され、通電スイッチＳＷ１のドレインには第１のボディダイオードＢＤ１のカソードが等価的に接続されている。短絡スイッチＳＷ２のソースには第２のボディダイオードＢＤ２のアノードが等価的に接続され、短絡スイッチＳＷ２のドレインには第２のボディダイオードＢＤ２のカソードが等価的に接続されている。
【００１０】
すなわち、全波電流共振型ＤＣ／ＤＣコンバータ部１２は、共振用インダクタＬｒと共振用キャパシタＣｒとから成る直列共振回路が付加されている点を除いて、上述したＰＷＭ型ＤＣ／ＤＣコンバータと同様の構成を有する。
【００１１】
通電スイッチ（第１のスイッチ）ＳＷ１の一端（ドレイン）は、入力電源１１の陽極に接続されている。通電スイッチ（第１のスイッチ）ＳＷ１の他端（ソース）は、電流掲出用抵抗器Ｒｄを介して共振用インダクタＬｒの一端に接続されている。共振用インダクタＬｒの他端は、共振用キャパシタＣｒを介して接地されている。共振用キャパシタＣｒと並列に短絡スイッチ（第２のスイッチＳ）ＳＷ２が接続されている。詳述すると、短絡用スイッチＳＷ２の一端（ドレイン）は、共振用インダクタＬｒと共振用キャパシタＣｒとの接続点に接続され、短絡用スイッチＳＷ２の他端（ソース）は、接地されている。共振用インダクタＬｒの他端は、また、出力インダクタＬｏの一端に接続されている。出力インダクタＬｏの他端は出力コンデンサＣｏを介して接地されている。出力コンデンサＣｏの両端に出力電圧Ｖｏｕｔが現れる。
【００１２】
尚、第１のスイッチ（通電スイッチ）ＳＷ１はハイサイドのスイッチと呼ばれ、第２のスイッチ（短絡スイッチ）ＳＷ２はローサイドのスイッチと呼ばれる。通電スイッチＳＷ１および短絡スイッチＳＷ２のオン／オフの制御は、制御回路２０から供給される第１及び第２の駆動制御信号によって行われる。詳述すると、制御回路２０は、第１の駆動制御信号として駆動ハイサイドゲート信号ＶＧＨ２を通電スイッチＳＷ１のゲート（制御端子）へ供給し、第２の駆動制御信号として駆動ローサイドゲート信号を短絡スイッチＳＷ２のゲート（制御端子）へ供給する。
【００１３】
次に、図１に示した全波電流共振型ＤＣ／ＤＣコンバータ１０の動作について説明する。
【００１４】
最初に、第１のスイッチＳＷ１がオフで、第２のスイッチＳＷ２がオンであるとする。この場合、出力インダクタＬｏを流れる電流ＩＬｏ及び第２のスイッチＳＷ２を流れる電流ＩＳＷ２は、−Ｖｏｕｔ／Ｌｏの傾きで線形的に減少する。
【００１５】
次に、第１及び第２のスイッチＳＷ１、ＳＷ２が共にオフになったとする。この第１及び第２のスイッチＳＷ１、ＳＷ２の両方がオフになっている時間はデットタイムと呼ばれる。このデットタイムの期間中、第２のスイッチＳＷ２を流れる電流ＩＳＷ２は零になるが、その代わりに第２のボディダイオードＢＤ２を介して電流ＩＢＤ２が流れる。
【００１６】
第１のスイッチＳＷ１がオンし、第２のスイッチＳＷ２がオフになったとする。この場合、第１のスイッチＳＷ１を流れる電流ＩＳＷ１はＶｉｎ／Ｌｏの傾きで線形的に増加する。一方、この第１のスイッチＳＷ１を流れる電流ＩＳＷ１が増えた分だけ、第２のボディダイオードＢＤ２を流れる電流ＩＢＤ２は減少する。このとき、第２のボディダイオードＢＤ２によって、共振用キャパシタＣｒの両端電圧ＶＣｒは０Ｖにクランプされる。
【００１７】
第１のスイッチＳＷ１がオンした時点から第１の時間Ｔ１＝（ＩＬｏＬｒ）／Ｖｉｎだけ経過した時点で、第１のスイッチＳＷ１を流れる電流ＩＳＷ１と出力インダクタＬｏを流れる電流ＩＬｏとが等しくなり（ＩＳＷ１＝ＩＬｏ）、直列共振回路は共振を開始する。したがって、共振用キャパシタＣｒに流れ込む電流ＩＣｒは徐々に増加してからピークに達した後、徐々に減少する。このとき、共振用キャパシタＣｒの両端電圧ＶＣｒは、徐々に増加して入力電圧Ｖｉｎの２倍の電圧２Ｖｉｎに成る。共振用キャパシタＣｒを流れる電流ＩＣｒがピークのときに、共振用キャパシタＣｒの両端電圧ＶＣｒは入力電圧Ｖｉｎに等しい。
【００１８】
共振用キャパシタＣｒに電流ＩＣｒが流れ込む第２の時間（即ち、共振用キャパシタＣｒが充電される期間）Ｔ２は、共振用インダクタＬｒのインダクタンス値と共振用キャパシタＣｒのキャパシタンス値とによって規定される共振周波数ｆｒの逆数の半分に等しい（Ｔ２＝１／ｆｒ＝π√（ＬｒＣｒ））。共振用キャパシタＣｒに流れ込む電流ＩＣｒが零のとき、第１のスイッチＳＷ１を流れる電流ＩＳＷ１と出力インダクタＬｏを流れる電流ＩＬｏとが等しくなる。
【００１９】
第１のスイッチＳＷ１を流れる電流ＩＳＷ１が出力インダクタＬｏを流れる電流ＩＬｏよりも小さくなると、共振用キャパシタＣｒは放電を開始して共振用キャパシタＣｒから放電電流ＩＣｒが流れ出す。これにより、共振用キャパシタＣｒの両端電圧ＶＣｒは徐々に低下し始める。
【００２０】
第１のスイッチＳＷ１を流れる電流ＩＳＷ１が零になった時点で、第１のスイッチＳＷ１をオフする。すなわち、第１のスイッチＳＷ１をゼロ電流スイッチングする。その後は、第１のボディダイオードＢＤ１を介して電流ＩＢＤ１が入力電源１１へ逆流する。第１のボディダイオードＢＤ１が零になった時点で、直列共振回路の共振が停止する。
【００２１】
第１のボディダイオードＢＤ１を流れる電流ＩＢＤ１が零になった時点以後、共振用キャパシタＣｒから放電する電流ＩＣｒと出力インダクタＬｏを流れる電流ＩＬｏとは等しくなる（ＩＬｏ＝ＩＣｒ）ので、共振用キャパシタＣｒはほぼ直流で放電する。このとき、共振用キャパシタＣｒの両端電圧ＶＣｒは、ＩＬｏ／Ｃｒの傾きで線形的に減少する。
【００２２】
共振用キャパシタＣｒが放電しきると、第２のボディダイオードＢＤ２を介して電流ＩＢＤ２が流れ始める。
【００２３】
第１のスイッチＳＷ１がオフしたままで、第２のスイッチＳＷ２がオンしたとする。この場合、第２のスイッチＳＷ２を介して電流ＩＳＷ２が流れる。第２のスイッチＳＷ２を流れる電流ＩＳＷ２と出力インダクタＬｏを流れる電流ＩＬｏとは等しい。
【００２４】
以後は、上述した動作を繰り返す。
【００２５】
上述したように、全波電流共振型ＤＣ／ＤＣコンバータ１０は、通電スイッチＳＷ１を流れる電流ＩＳＷ１が零になった後、電流が逆方向に流れて共振し、再び零になった時点で、通電スイッチＳＷ１をオフしている。また、共振用キャパシタＣｒの両端電圧ＶＣｒが０Ｖの期間の間、短絡スイッチＳＷ２をオン状態にしている。
【００２６】
尚、共振用インダクタＬｒにはスイッチング周期に対して共振期間のみ電流を流す。スイッチング周期から共振期間を除いた期間は、共振用インダクタＬｒへは電流ＩＬｒを流さない。入出力電圧比Ｖｉｎ／Ｖｏｕｔが小さくなる程、共振期間に対するスイッチング周期が長くなり、共振用インダクタＬｒに電流ＩＬｒを流さない期間がますます増える（例えば、特許文献２参照）。
【００２７】
とにかく、図１に図示した全波電流共振型ＤＣ／ＤＣコンバータ１０の大きな利点の一つは、共振用インダクタＬｒと共振用キャパシタＣｒとから成る直列共振回路の直列共振を利用することにより、第１のスイッチ（通電スイッチ）ＳＷ１のゼロ電流スイッチングを可能にし、その結果として、スイッチングロスを低減させることができることにある。
【００２８】
換言すれば、一般的に、この全波電流共振型ＤＣ／ＤＣコンバータ１０では、回路の共振電流ＩＬｒと負荷電流の合計が０になる瞬間に通電スイッチＳＷ１をオフしている。すなわち、ゼロ電流スイッチング（以下、ＺＣＳとも略称する）を実行することにより、通電スイッチＳＷ１のスイッチングロスを低減している。
【００２９】
図１は、通電スイッチＳＷ１及び通電スイッチＳＷ２のオン／オフを制御するための制御回路２０を示しているが、図１の制御回路２０は、通電スイッチＳＷ１のオン／オフを制御する制御部分のみ図示してある。換言すれば、通電スイッチＳＷ２のオン／オフを制御する制御部分については省略してある。
【００３０】
制御回路２０は、電流検出用抵抗器Ｒｄの両端に接続されたゼロ電流検出回路２１と、コントロールロジック回路２２と、ドライバ２３とから構成されている。
【００３１】
ゼロ電流検出回路２１は、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲがゼロであるか否かを検出し、その両端電圧ＶＩＲがゼロのときにゼロ電流検出信号ＶＺＣを出力する。このゼロ電流検出信号ＶＺＣに応答して、コントロールロジック回路２２は、通電スイッチＳＷ１をオフさせることを指示する原ハイサイドゲート信号ＶＧＨ１を出力する。この原ハイサイドゲート信号ＶＧＨ１に応答して、ドライバ２３は、信号線１４を介して駆動ハイサイドゲート信号ＶＧＨ２を通電スイッチＳＷ１のゲートへ供給する。
【００３２】
【特許文献１】特開平９−１０３０７０号公報
【特許文献２】米国特許第４７２０６６７号
【発明の開示】
【発明が解決しようとする課題】
【００３３】
図２に、図１に図示した全波電流共振型ＤＣ／ＤＣコンバータ１０の制御回路２０の各部の波形の一例を示す。図２において、（ａ）は電流検出用抵抗器Ｒｄの両端電圧ＶＩＲの波形を示し、（ｂ）はゼロ電流検出回路２１から出力されるゼロ電流検出信号ＶＺＣの波形を示し、（ｃ）はコントロールロジック回路２２から出力される原ハイサイドゲート信号ＶＧＨ１の波形を示し、（ｄ）は通電スイッチＳＷ１のゲートに供給される駆動ハイサイドゲート信号ＶＧＨ２の波形を示す。
【００３４】
図１に示されるように、ドライバ２３と通電スイッチＳＷ１との間の信号線１４はインダクタンス成分Ｌｐを持ち、通電スイッチＳＷ１はゲート容量Ｃｐを持つ。また、コントロールロジック回路２２は、遅延時間τ１を持つ。
【００３５】
ゼロ電流検出回路２１は、時刻ｔ１で共振用インダクタＬｒに流れる電流ＩＬｒがゼロになったことを検出して、図２（ｂ）に示されるように、論理ローレベルのゼロ検出信号ＶＺＣを出力する。
【００３６】
この論理ローレベルのゼロ検出信号ＶＺＣに応答して、コントロールロジック回路２２は、図２（ｃ）に示されるように、時刻ｔ１からコントロールロジック回路２２の固有の遅延時間τ１経過した時刻ｔ２に、論理ローレベルの原ハイサイドゲート信号ＶＧＨ１を出力する。
【００３７】
この論理ローレベルの原ハイサイドゲート信号ＶＧＨ１に応答して、ドライバ２３は、時刻ｔ２から信号線１４のインダクタンス成分Ｌｐ及び通電スイッチＳＷ１のゲート容量Ｃｐによる寄生成分に起因する遅延時間τ２経過した時刻ｔ３に、論理ローレベルの駆動ハイサイドゲート信号ＶＧＨ２を通電スイッチＳＷ１のゲートに供給する。
【００３８】
このように、従来の全波電流共振型ＤＣ／ＤＣコンバータ１０においては、実際に制御回路２０を組み込んだ場合、ゼロ電流検出回路２１が共振用インダクタＬｒに流れる電流ＩＬｒのゼロ電流を検出してから、実際に通電スイッチＳＷ１がオフされるまでには、途中のコントロールロジック回路２２の遅れτ１や、信号線１４のインダクタンス成分Ｌｐ、通電スイッチＳＷ１のゲート容量Ｃｐに起因するドライバ２３出力の遅れτ２などにより、最適なタイミングから遅れてしまう。その結果、従来の全波電流共振型ＤＣ／ＤＣコンバータ１０では、通電スイッチＳＷ１での損失が増加してしまうという問題がある。
【００３９】
また、制御回路２０における上述した遅延時間τ１、τ２は、負荷電流や周囲温度などの諸条件で変化する。その為、事前に制御回路２０における遅れ量（τ１＋τ２）を定量的に把握することは非常に困難である。
【００４０】
同様に、従来の全波電流共振型ＤＣ／ＤＣコンバータ１０においては、共振用キャパシタＣｒの両端電圧ＶＣｒが０Ｖになったときに、短絡スイッチＳＷ２をオンさせるように制御しているが、この場合においても、共振用キャパシタＣｒの両端電圧ＶＣｒが０Ｖになったことを検出してから実際に短絡スイッチＳＷ２がオンされるまでに遅れがある。したがって、短絡スイッチＳＷ２での損失も増大してしまうという問題もある。
【００４１】
したがって、本発明の課題は、スイッチ素子を常に最適なタイミングでスイッチングすることができる、スイッチング電源およびその制御方法を提供することにある。
【課題を解決するための手段】
【００４２】
本発明の第１の態様によれば、スイッチ素子（ＳＷ１；ＳＷ２）を含むスイッチング電源部（１２）と、前記スイッチ素子のオン／オフを制御する制御回路（２０Ａ）とを備えたスイッチング電源において、前記制御回路は、前記スイッチ素子を駆動するのに要する遅れを補正する遅れ補正回路（３０）を備えたことを特徴とするスイッチング電源が得られる。
【００４３】
上記本発明の第１の態様によるスイッチング電源において、前記スイッチング電源部は、電流共振型ＤＣ／ＤＣコンバータ部（１２）から成って良い。また、前記電流共振型ＤＣ／ＤＣコンバータ部は、全波電流共振型ＤＣ／ＤＣコンバータ部（１２）から成って良い。前記全波電流共振型ＤＣ／ＤＣコンバータ部は、降圧形全波電流共振型ＤＣ／ＤＣコンバータ部（１２）から構成されて良い。前記電流共振型ＤＣ／ＤＣコンバータ部（１２）は、共振用インダクタ（Ｌｒ）と共振用キャパシタ（Ｃｒ）とから成る共振回路を含み、前記スイッチ素子として前記共振用インダクタを通電するための通電スイッチ（ＳＷ１）を備え、前記電流共振型ＤＣ／ＤＣコンバータ部（１２）は、前記通電スイッチを流れる電流を検出するための電流検出手段（Ｒｄ）を含み、前記制御回路は、前記電流検出手段からの出力からゼロ電流を検出して、ゼロ電流検出信号（ＶＺＣ）を出力するゼロ電流検出回路（２１）を含んで良い。この場合、前記遅れ補正回路は、前記通電スイッチをオン／オフするための駆動制御信号（ＶＧＨ２）と前記ゼロ電流検出信号（ＶＺＣ）とに基づいて、遅れ補正信号（ＶＧＨＨ）を出力するものであって良い。前記遅れ補正回路（３０）は、前記駆動制御信号（ＶＧＨ２）により前記通電スイッチをオフさせるタイミングと、前記ゼロ電流検出信号（ＶＺＣ）の出力タイミングとが実質的に一致するように、前記遅れ補正信号（ＶＧＨＨ）を出力するものであって良い。
【００４４】
より具体的には、前記遅れ補正回路（３０）は、例えば、基準電圧を発生する基準電圧発生回路（３１）と、前記基準電圧と前記駆動制御信号とを比較して第１の比較結果信号を出力する第１の比較器（３２）と、前記第１の比較結果信号と前記ゼロ電流検出信号とに基づいて、遅れ指示信号（ＥＲＲ１）又は進み指示信号（ＥＲＲ２）を出力するエラー信号生成回路（３３）と、前記遅れ指示信号又は前記進み指示信号に応答して、電圧レベルエラー信号（ＶＥＲＲ）を生成する電圧レベルエラー信号生成回路（３４）と、所定のノコギリ波形状のタイマー信号（ＶＴ）を出力するタイマー（３５）と、前記電圧レベルエラー信号と前記タイマー信号とを比較して、第２の比較結果信号を前記遅れ補正信号（ＶＧＨＨ）として出力する第２の比較器（３６）と、から構成されて良い。前記制御回路（３０）は、前記遅れ補正信号に応答して、前記通電スイッチをオフさせるための原制御信号（ＶＧＨ１）を出力するコントロールロジック回路（２２Ａ）と、前記原制御信号に応答して、前記駆動制御信号を前記通電スイッチの制御端子へ供給するドライバ（２３）とを更に有するものであって良い。
【００４５】
また、前記スイッチング電源部は、同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部から構成されて良い。前記同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部（１２）は、共振用インダクタ（Ｌｒ）と共振用キャパシタ（Ｃｒ）とから成る共振回路を含み、前記スイッチ素子として前記共振用キャパシタを短絡するための短絡スイッチ（ＳＷ２）を備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記共振用キャパシタの両端電圧を検出するための電圧検出手段を含み、前記制御回路は、前記電圧検出手段からの出力からゼロ電圧を検出して、ゼロ電圧検出信号を出力するゼロ電圧検出回路を含んで良い。この場合、前記遅れ補正回路は、前記短絡スイッチをオン／オフするための駆動制御信号と前記ゼロ電圧検出信号とに基づいて、遅れ補正信号を出力する。そして、前記遅れ補正回路は、前記駆動制御信号により前記短絡スイッチをオンさせるタイミングと、前記ゼロ電圧検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力する。前記制御回路は、前記遅れ補正信号に応答して、前記短絡スイッチをオンさせるための原制御信号を出力するコントロールロジック回路と、前記原制御信号に応答して、前記駆動制御信号を前記短絡スイッチの制御端子へ供給するドライバとを更に有するものであって良い。
【００４６】
本発明の第２の態様によれば、スイッチ素子（ＳＷ１；ＳＷ２）を含むスイッチング電源部（１２）と、前記スイッチ素子のオン／オフを制御する制御回路（２０Ａ）とを備えたスイッチング電源（１０Ａ）における、前記制御回路において前記スイッチ素子のスイッチングタイミングを制御する制御方法であって、前記スイッチ素子を駆動するのに要する遅れを補正するステップ（３０）を含むことを特徴とするスイッチング電源の制御方法が得られる。
【００４７】
上記本発明の第２の実施の形態に係るスイッチング電源の制御方法において、前記スイッチング電源部（１２）は、電流共振型ＤＣ／ＤＣコンバータ部から構成されて良い。前記電流共振型ＤＣ／ＤＣコンバータ部（１２）は、全波電流共振型ＤＣ／ＤＣコンバータ部から構成されて良い。前記全波電流共振型ＤＣ／ＤＣコンバータ部（１２）は、降圧形全波電流共振型ＤＣ／ＤＣコンバータ部から構成されて良い。前記電流共振型ＤＣ／ＤＣコンバータ部（１２）は、共振用インダクタ（Ｌｒ）と共振用キャパシタ（Ｃｒ）とから成る共振回路を含み、前記スイッチ素子として前記共振用インダクタを通電するための通電スイッチ（ＳＷ１）を備え、前記電流共振型ＤＣ／ＤＣコンバータ部（１２）は、前記通電スイッチを流れる電流を検出するための電流検出手段（Ｒｄ）を含み、前記制御回路は、前記電流検出手段からの出力からゼロ電流を検出して、ゼロ電流検出信号を出力するゼロ電流検出回路（２１）を含んで良い。この場合、前記遅れ補正ステップ（３０）は、前記通電スイッチをオン／オフするための駆動制御信号（ＶＧＨ２）と前記ゼロ電流検出信号（ＶＺＣ）とに基づいて、遅れ補正信号（ＶＧＨＨ）を出力するものであって良い。前記遅れ補正ステップは、前記駆動制御信号により前記通電スイッチをオフさせるタイミングと、前記ゼロ電流検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力するものであって良い。
【００４８】
具体的には、前記遅れ補正ステップ（３０）は、例えば、基準電圧を発生するサブステップ（３１）と、前記基準電圧と前記駆動制御信号とを比較して第１の比較結果信号を出力するサブステップ（３２）と、前記第１の比較結果信号と前記ゼロ電流検出信号とに基づいて、遅れ指示信号（ＥＲＲ１）又は進み指示信号（ＥＲＲ２）を出力するサブステップ（３４）と、前記遅れ指示信号又は前記進み指示信号に応答して、電圧レベルエラー信号（ＶＥＲＲ）を生成するサブステップ（３４）と、所定のノコギリ波形状のタイマー信号（ＶＴ）を出力するサブステップ（３５）と、前記電圧レベルエラー信号と前記タイマー信号とを比較して、第２の比較結果信号を前記遅れ補正信号（ＶＧＨＨ）として出力するサブステップ（３６）と、を含むものであって良い。前記制御回路は、前記遅れ補正信号に応答して、前記通電スイッチをオフさせるための原制御信号（ＶＧＨ１）を出力するステップ（２２Ａ）と、前記原制御信号に応答して、前記駆動制御信号（ＶＧＨ２）を前記通電スイッチの制御端子へ供給するステップ（２３）と、を更に有して良い。
【００４９】
また、前記スイッチング電源部は、同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部（１２）から構成されて良い。前記同期整流方式の電流共振型ＤＣ／ＤＣコンバータ部（１２）は、共振用インダクタ（Ｌｒ）と共振用キャパシタ（Ｃｒ）とから成る共振回路を含み、前記スイッチ素子として前記共振用キャパシタを短絡するための短絡スイッチ（ＳＷ２）を備え、前記電流共振型ＤＣ／ＤＣコンバータ部は、前記共振用キャパシタの両端電圧を検出するための電圧検出手段を含み、前記制御回路は、前記電圧検出手段からの出力からゼロ電圧を検出して、ゼロ電圧検出信号を出力するゼロ電圧検出回路を含んで良い。この場合、前記遅れ補正ステップは、前記短絡スイッチをオン／オフするための駆動制御信号と前記ゼロ電圧検出信号とに基づいて、遅れ補正信号を出力するものでよい。前記遅れ補正ステップは、前記駆動制御信号により前記短絡スイッチをオンさせるタイミングと、前記ゼロ電圧検出信号の出力タイミングとが実質的に一致するように、前記遅れ補正信号を出力するものであって良い。前記制御回路は、前記遅れ補正信号に応答して、前記短絡スイッチをオンさせるための原制御信号を出力するステップと、前記原制御信号に応答して、前記駆動制御信号を前記短絡スイッチの制御端子へ供給するステップと、を更に有して良い。
【００５０】
尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【発明の効果】
【００５１】
本発明では、制御回路がスイッチ素子を駆動するのに要する遅れを補正する遅れ補正回路を備えているので、スイッチ素子を常に最適なタイミングでスイッチングすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００５２】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００５３】
図３を参照して、本発明の一実施の形態に係る電流共振型ＤＣ／ＤＣコンバータ１０Ａについて説明する。図示の電流共振型ＤＣ／ＤＣコンバータ１０Ａは、制御回路の構成が後述するように変更されている点を除いて、図１に図示した電流共振型ＤＣ／ＤＣコンバータ１０Ａと同様の構成を有する。従って、制御回路に２０Ａの参照符号を付してある。また、図１に示されたものと同一の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
【００５４】
制御回路２０Ａは、コントロールロジック回路の動作が変更され、遅れ補正回路３０が更に付加されている点を除いて、図１に示した制御回路２０と同様の構成を有する。従って、コントロールロジック回路に２２Ａの参照符号を付してある。
【００５５】
遅れ補正回路３０は、駆動ハイサイドゲート信号ＶＧＨ２とゼロ電流検出信号ＶＺＣとを受ける。遅れ補正回路３０は、ゼロ電流検出信号ＶＺＣの立下りから実際に通電スイッチＳＷ１がオフするまで（駆動ハイサイドエラー信号ＶＧＨ２の立下りまで）の時間をエラー量としてフィードバックし、ハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨを生成する。換言すれば、遅れ補正回路３０は、スイッチ素子である通電スイッチＳＷ１を駆動するのに要する遅れを補正する回路である。
【００５６】
コントロールロジック回路２２Ａは、ハイサイドゲート補正信号ＶＧＨＨに基づいて、原ハイサイドゲート信号ＶＧＨ１を出力する。
【００５７】
図４に、図３に図示した全波電流共振型ＤＣ／ＤＣコンバータ１０Ａの制御回路２０Ａの各部の波形の一例を示す。図４において、（ａ）は電流検出用抵抗器Ｒｄの両端電圧ＶＩＲの波形を示し、（ｂ）はゼロ電流検出回路２１から出力されるゼロ電流検出信号ＶＺＣの波形を示し、（ｃ）は遅れ補正回路３０から生成されるハイサイドゲート補正信号ＶＧＨＨの波形を示し、（ｄ）はコントロールロジック回路２２Ａから出力される原ハイサイドゲート信号ＶＧＨ１の波形を示し、（ｅ）は通電スイッチＳＷ１のゲートに供給される駆動ハイサイドゲート信号ＶＧＨ２の波形を示す。
【００５８】
前述したように、遅れ補正回路３０は、ゼロ電流検出信号ＶＺＣの立下りから実際に通電スイッチＳＷ１がオフするまで（駆動ハイサイドエラー信号ＶＧＨ２の立下りまで）の時間（τ１＋τ２）をエラー量としてフィードバックし、ハイサイドゲート補正信号ＶＧＨＨを生成する。したがって、図４（ｂ）及び（ｃ）に示されるように、遅れ補正回路３０は、ゼロ電流検出信号ＶＺＣの立下がり時点よりもエラー量に対応する時間だけ早い時点ｔ１１で、ハイサイドゲート補正信号ＶＧＨＨを論理ハイレベルから論理ローレベルに遷移する。
【００５９】
この論理ローレベルのハイサイドゲート補正信号ＶＧＨＨに応答して、コントロールロジック回路２２Ａは、図４（ｄ）に示されるように、時刻ｔ１１からコントロールロジック回路２２Ａの固有の遅延時間τ１経過した時刻ｔ１２に、論理ローレベルの原ハイサイドゲート信号ＶＧＨ１を出力する。
【００６０】
この論理ローレベルの原ハイサイドゲート信号ＶＧＨ１に応答して、ドライバ２３は、時刻ｔ１２から信号線１４のインダクタンス成分Ｌｐ及び通電スイッチＳＷ１のゲート容量Ｃｐによる寄生成分に起因する遅延時間τ２経過した時刻ｔ１３に、論理ローレベルの駆動ハイサイドゲート信号ＶＧＨ２を通電スイッチＳＷ１のゲートに供給する。
【００６１】
これにより、ハイサイドゲート補正信号ＶＧＨＨのタイミングに各遅れ要素が加わり、ゼロ電流検出信号ＶＺＣの立下がり（すなわち、理想のゼロ電流点）で通電スイッチＳＷ１をオフすることができる。
【００６２】
次に、図５を参照して、図３に示した遅れ補正回路３０の一実施例について説明する。
【００６３】
遅れ補正回路３０は、第１の基準電圧発生回路３１と、第１の比較器３２と、エラー信号生成回路３３と、電圧レベルエラー信号生成回路３４と、タイマー３５と、第２の比較器３６とを有する。
【００６４】
第１の基準電圧発生回路３１は第１の基準電圧を発生する。この第１の基準電圧は第１の比較器３２に供給される。第１の比較器３２には、また、駆動ハイサイドゲート信号ＶＧＨ２が供給される。第１の比較器３２は、第１の基準電圧と駆動ハイサイドゲート信号ＶＧＨ２とを比較して、第１の比較結果信号を出力する。詳述すると、第１の比較器３２の反転入力端子には第１の基準電圧が供給され、第１の比較器３２の非反転入力端子には駆動ハイサイドゲート信号ＶＧＨ２が供給される。駆動ハイサイドゲート信号ＶＧＨ２が第１の基準電圧よりも高いとき、第１の比較器３２は論理ハイレベルの第１の比較結果信号を出力する。駆動ハイサイドゲート信号ＶＧＨ２が第１の基準電圧よりも低いとき、第１の比較器３２は論理ローレベルの第１の比較結果信号を出力する。
【００６５】
第１の比較結果信号はエラー信号生成回路３３に供給される。エラー信号生成回路３３には、また、ゼロ電流検出回路２１からゼロ電流検出信号ＶＺＣが供給される。エラー信号生成回路３３は、第１の比較結果信号とゼロ電流検出信号ＶＺＣとに基づいて、後述するように、第１及び第２のエラー信号ＥＲＲ１及びＥＲＲ２を生成する。第１及び第２のエラー信号ＥＲＲ１及びＥＲＲ２は、第１の比較結果信号とゼロ電流検出信号ＶＺＣとの間の誤差の大きさ（エラー量）を、時間軸上の長さで表わした信号である。従って、第１及び第２のエラー信号ＥＲＲ１及びＥＲＲ２は、それぞれ、第１及び第２の時間長エラー信号とも呼ばれる。
【００６６】
詳述すると、駆動ハイサイドゲート信号ＶＧＨ２のオフ点（立下がり時点）が通電スイッチＳＷ１を流れる電流のゼロ電流点より早かった場合、エラー信号生成回路３３は、その期間の間、論理ローレベルの第１のエラー信号ＥＲＲ１を生成する。換言すれば、駆動ハイサイドゲート信号ＶＧＨ２が論理ローレベルで、かつ、ゼロ電流検出信号ＶＺＣが論理ハイレベルのとき、エラー信号生成回路３３は論理ローレベルの第１のエラー信号ＥＲＲ１を生成する。この論理ローレベルの第１のエラー信号ＥＲＲ１は、駆動ハイサイドゲート信号ＶＧＨ２を遅らせることを指示する信号であるので、遅れ指示信号とも呼ばれる。
【００６７】
逆に、駆動ハイサイドゲート信号ＶＧＨ２のオフ点（立下がり時点）が通電スイッチＳＷ１を流れる電流のゼロ電流点より遅れた場合、エラー信号生成回路３３は、その期間の間、論理ハイレベルの第２のエラー信号ＥＲＲ２を生成する。換言すれば、駆動ハイサイドゲート信号ＶＧＨ２が論理ハイレベルで、かつ、ゼロ電流検出信号ＶＺＣが論理ローレベルのとき、エラー信号生成回路３３は論理ハイレベルの第２のエラー信号ＥＲＲ２を生成する。この論理ハイレベルの第２のエラー信号ＥＲＲ２は、駆動ハイサイドゲート信号ＶＧＨ２を進めることを指示する信号であるので、進み指示信号とも呼ばれる。
【００６８】
第１及び第２のエラー信号ＥＲＲ１及びＥＲＲ２は電圧レベルエラー信号生成回路３４に供給される。電圧レベルエラー信号生成回路３４は、第１及び第２のエラー信号ＥＲＲ１及びＥＲＲ２に基づいて、電圧レベルエラー信号ＶＥＲＲを生成する。
【００６９】
詳述すると、電圧レベルエラー信号生成回路３４は、第２の基準電圧発生回路３４１と、第３及び第４のスイッチＳＷ３及びＳＷ４と、第１及び第２の抵抗器Ｒｅ１及びＲｅ２と、コンデンサＣｅとから構成されている。
【００７０】
第２の基準電圧発生回路３４１は第２の基準電圧を発生する。第３のスイッチＳＷ３はＰチャネルＭＯＳＦＥＴから構成され、第４のスイッチＳＷ４はＮチャネルＭＯＳＦＥＴから構成されている。第３のスイッチＳＷ３に第３のボディダイオード（寄生ダイオード）ＢＤ３が寄生し、第４のスイッチＳＷ４に第４のボディ代ダイオード（寄生ダイオード）ＢＤ４が寄生している。第３のスイッチＳＷ３のドレインには第３のボディダイオードＢＤ３のアノードが等価的に接続され、第３のスイッチＳＷ３のソースには第３のボディダイオードＢＤ３のカソードが等価的に接続されている。第４のスイッチＳＷ４のソースには第４のボディダイオードＢＤ４のアノードが等価的に接続され、第４のスイッチＳＷ４のドレインには第４のボディダイオードＢＤ４のカソードが等価的に接続されている。
【００７１】
第３のスイッチＳＷ３のゲートには第１のエラー信号ＥＲＲ１が供給され、第３のスイッチＳＷ３のソースには第２の基準電圧発生回路３４１から第２の基準電圧が供給される。第３のスイッチＳＷ３のドレインと第４のスイッチＳＷ４のドレインとの間には、第１及び第２の抵抗器Ｒｅ１及びＲｅ２が直列に接続されている。第４のスイッチＳＷ４のゲートには第２のエラー信号ＥＲＲ２が供給され、第４のスイッチＳＷ４のソースは接地されている。第１及び第２の抵抗器Ｒｅ１及びＲｅ２の接続点にコンデンサＣｅの一端が接続され、コンデンサＣｅの他端は接地されている。
【００７２】
このような構成の電圧レベルエラー信号生成回路３４においては、第１のエラー信号ＥＲＲ１が論理ローレベルのとき、第３のスイッチＳＷ３がオンして、第２の基準電圧発生回路３４１から第１の抵抗器Ｒｅ１を介してコンデンサＣｅへ電流が流れ、コンデンサＣｅが充電される。従って、電圧レベルエラー信号ＶＥＲＲの電圧レベルは上昇する。一方、第２のエラー信号ＥＲＲ２が論理ハイレベルのとき、第４のスイッチＳＷ４がオンして、コンデンサＣｅに蓄えられた電荷が電流として第２の抵抗器Ｒｅ２を介して接地端子へ流れ、コンデンサＣｅが放電される。従って、電圧レベルエラー信号ＶＥＲＲの電圧レベルは下降する。とにかく、電圧レベルエラー信号生成回路３４は、第１及び第２の時間長エラー信号ＥＲＲ１及びＥＲＲ２を電圧レベルエラー信号ＶＥＲＲに変換する時間長／電圧レベル変換手段として働く。
【００７３】
タイマー３４は、後述するような、電圧レベルが徐々に上昇して急激に低下するノコギリ波波形のタイマー信号ＶＴを発生する。
【００７４】
第２の比較器３６は、タイマー信号ＶＴと電圧レベルエラー信号ＶＥＲＲとを比較して、ハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨを出力する回路である。詳述すると、第２の比較器３６の反転入力端子にはタイマー信号ＶＴが供給され、第２の比較器３６の非反転入力端子には電圧レベルエラー信号ＶＥＲＲが供給される。タイマー信号ＶＴが電圧レベルエラー信号ＶＥＲＲより高いとき、第２の比較器３６は論理ローレベルのハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨを出力する。逆に、タイマー信号ＶＴが電圧レベルエラー信号ＶＥＲＲより低いとき、第２の比較器３６は論理ハイレベルのハイサイドゲート補正信号(遅れ補正信号)ＶＧＨＨを出力する。
【００７５】
次に、図５に加えて図６及び図７を参照して、図５に図示した電流共振型ＤＣ／ＤＣコンバータ１０Ａの制御回路２０Ａの動作について説明する。図６は通電スイッチＳＷ１を流れる電流がゼロになった後に遅れて通電スイッチＳＷ１がオフした場合（以下、過渡状態１と呼ぶ）における、制御回路２０Ａの各部の波形を示すタイムチャートである。図７は通電スイッチＳＷ１を流れる電流がゼロになる前に早く通電スイッチＳＷ１がオフした場合（以下、過渡状態２と呼ぶ）における、制御回路２０Ａの各部の波形を示すタイムチャートである。図６及び図７の各々において、（ａ）は電流検出用抵抗器Ｒｄの両端電圧ＶＩＲの波形を示し、（ｂ）はゼロ電流検出回路２１から出力されるゼロ電流検出信号ＶＺＣの波形を示し、（ｃ）はタイマー３５から出力されるタイマー信号ＶＴと電圧レベルエラー信号生成回路３４から生成される電圧レベルエラー信号ＶＥＲＲとの波形を示し、（ｄ）は第２の比較器３６から出力されるハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨの波形を示し、（ｅ）はコントロールロジック回路２２Ａから出力される原ハイサイドゲート信号ＶＧＨ１の波形を示し、（ｆ）はドライバ２３から出力される駆動ハイサイドゲート信号（駆動制御信号）ＶＧＨ２の波形を示し、（ｇ）はエラー信号生成回路３３から生成される第１のエラー信号（遅れ指示信号）ＥＲＲ１の波形を示し、（ｈ）はエラー信号生成回路３３から生成される第２のエラー信号（進み指示信号）ＥＲＲ２の波形を示す。
【００７６】
最初に図６を参照して、電流共振型ＤＣ／ＤＣコンバータ１０Ａが過渡状態１の場合の動作について説明する。
【００７７】
この場合、時間ｔが時刻ｔ２１のときに、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲが０Ｖになる。従って、ゼロ電流検出回路２１はゼロ電流検出信号ＶＺＣを論理ハイレベルから論理ローレベルに遷移する。
【００７８】
この時刻ｔ２１で、この過渡状態１においては、電圧レベルエラー信号生成回路３４から生成される電圧レベルエラー信号ＶＥＲＲの電圧レベルが正規のレベルより高いので、図６（ｃ）に示されるように、電圧レベルエラー信号ＶＥＲＲの電圧レベルはタイマー信号ＶＴの電圧レベルより高くなっている。従って、第２の比較器３６から出力されるハイサイドゲート補正信号ＶＧＨＨは論理ハイレベルを維持している（図６（ｄ）参照）。したがって、コントロールロジック回路２２Ａから出力される原ハイサイドゲート信号ＶＧＨ１及びドライバ２３から出力される駆動ハイサイドゲート信号ＶＧＨ２は共に論理ハイレベルを維持している（図６（ｅ）、（ｆ）参照）。
【００７９】
駆動ハイサイドゲート信号ＶＧＨ２が論理ハイレベルであるので、第１の比較器３２は論理ハイレベルの第１の比較結果信号を出力する。第１の比較結果信号が論理ハイレベルで、かつ、ゼロ電流検出信号ＶＺＣが論理ローレベルであるので、エラー信号生成回路３３は、図６（ｈ）に示されるように、論理ハイレベルの第２のエラー信号ＥＲＲ２を生成する。
【００８０】
この論理ハイレベルの第２のエラー信号ＥＲＲ２に応答して、電圧レベルエラー生成回路３４の第４のスイッチＳＷ４はオンする。その結果、コンデンサＣｅに蓄えられている電荷が電流として第２の抵抗器Ｒｅ２を介して接地端子へ流れ、コンデンサＣｅが放電され、電圧レベルエラー信号ＶＥＲＲの電圧レベルは下降する。従って、タイマー信号ＶＴと電圧レベルエラー信号ＶＥＲＲとの交点（すなわち、ハイサイドゲート補正信号ＶＧＨＨの立下り）は早くなり、第２のエラー信号ＥＲＲ２の論理ハイレベルの期間が短くなる方向に補正される。
【００８１】
時間ｔが時刻ｔ２２になると、タイマー信号ＶＴの電圧レベルが電圧レベルエラー信号ＶＥＲＲの電圧レベルより高くなるので、第２の比較器３６はハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨを論理ハイレベルから論理ローレベルに遷移する。
【００８２】
このハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨに応答して、時刻ｔ２２からコントロールロジック回路２２Ａに固有の遅延時間τ１だけ経過した時点ｔ２３で、コントロールロジック回路２２Ａは原ハイサイドゲート信号ＶＧＨ１を論理ハイレベルから論理ローレベルに遷移する（図６（ｅ）参照）。
【００８３】
そして、この原ハイサイドゲート信号ＶＧＨ１に応答して、ドライバ２３は、時刻ｔ２３から上述した寄生成分による遅延時間τ２だけ経過して時点ｔ２４で、駆動ハイサイドゲート信号ＶＧＨ２を論理ハイレベルから論理ローレベルに遷移する。
【００８４】
この論理ローレベルの駆動ハイサイドゲート信号ＶＧＨ２に応答して、通電スイッチＳＷ２はオフする。これにより通電スイッチＳＷ２を電流が流れなくなるので、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲはゼロになる。また、駆動ハイサイドゲート信号ＶＧＨ２が論理ローレベルになるので、第１の比較器３２は論理ローレベルの第１の比較結果信号を出力する。第１の比較結果信号とゼロ電流検出信号ＶＺＣとの両方が論理ローレベルなので、エラー信号生成回路３３は第２のエラー信号（進み指示信号）ＥＲＲ２を論理ハイレベルから論理ローレベルに遷移する。この論理ローレベルの第２のエラー信号（進み指示信号）ＥＲＲ２に応答して、第４のスイッチＳＷ４はオフするので、コンデンサＣｅの放電は停止する。
【００８５】
とにかく、時刻ｔ２１から時刻ｔ２４までの第２のエラー信号ＥＲＲ２が論理ハイレベルとなっている期間の間、コンデンサＣｅは放電するので、電圧レベルエラー信号ＶＥＲＲの電圧レベルは下降する。そのため、タイマー信号ＶＴと電圧レベルエラー信号ＶＥＲＲとの交点は早くなり、第２のエラー信号ＥＲＲ２の論理ハイレベルとなっている期間が短くなる方向に補正される。つまり、このようなフィードバックループにより、ドライバ２３から出力される駆動ハイサイドゲート信号ＶＧＨ２のオフタイミングが通電スイッチＳＷ１を流れる電流がゼロ電流の時点付近に収束するように制御される。
【００８６】
次に図７を参照して、電流共振型ＤＣ／ＤＣコンバータ１０Ａが過渡状態２の場合の動作について説明する。過渡状態２では、電圧レベルエラー信号生成回路３４から出力される電圧レベルエラー信号ＶＥＲＲの電圧レベルが正規のレベルよりも低くなり過ぎている。
【００８７】
したがって、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲが０Ｖになるはるか以前の時刻ｔ３１で、タイマー信号ＶＴの電圧レベルが電圧レベルエラー信号ＶＥＲＲの電圧レベルより高くなる（図７（ｃ）参照）。その結果、第２の比較器３６は、ハイサイドゲート補正信号（遅れ補正信号）ＶＧＨＨを論理ハイレベルから論理ローレベルに遷移する（図７（ｄ）参照）。
【００８８】
時刻ｔ３１からコントロールロジック回路２２Ａの固有の遅延時間τ１だけ経過した時点ｔ３２で、コントロールロジック回路２２Ａは、原ハイサイドゲート信号ＶＧＨ１を論理ハイレベルから論理ローレベルに遷移する。
【００８９】
そして、この時刻ｔ３２から上述した寄生成分に起因する遅延時間τ２だけ経過した時点ｔ３３で、ドライバ２３は駆動ハイサイドゲート信号ＶＧＨ２を論理ハイレベルから論理ローレベルに遷移する。この論理ローレベルの駆動ハイサイドゲート信号ＶＧＨに応答して、通電スイッチＳＷ１はオフする。但し、この時点ｔ３３では、共振用インダクタＬｒを流れる電流は、負の値（逆方向）であり、つまり、共振用キャパシタＣｒが共振用インダクタＬｒを介して通電スイッチＳＷ１側へ流れる方向であるので、通電スイッチＳＷ１の寄生ダイオードである第１のボディダイオードＢＤ１を介して電流は流れ続ける。
【００９０】
駆動ハイサイドゲート信号ＶＧＨ２が論理ローレベルになったので、第１の比較器３２は論理ローレベルの第１の比較結果信号を出力する。一方、前述したように、通電スイッチＳＷ１を流れる電流は負の値であるので、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲも負の値であり、ゼロ電流検出回路２１は論理ハイレベルのゼロ電流検出信号ＶＺＣを出力している（図７（ａ）参照）。第１の比較結果信号が論理ローレベルで、ゼロ電流検出信号ＶＺＣが論理ハイレベルであるので、エラー信号生成回路３３は、図７（ｇ）に示されるように、論理ローレベルの第１のエラー信号ＥＲＲ１を生成する。
【００９１】
この論理ローレベルの第１のエラー信号（遅れ指示信号）ＥＲＲ１に応答して、電圧レベルエラー信号生成回路３４の第３のスイッチＳＷ３はオンし、第２の基準電圧発生回路３４１から第１の抵抗器Ｒｅ１を介して電流がコンデンサＣｅへ流れ、コンデンサＣｅは充電される。この結果、電圧レベルエラー信号ＶＥＲＲの電圧レベルは上昇する。
【００９２】
したがって、タイマー信号ＶＴと電圧レベルエラー信号ＶＥＲＲとの交点（ハイサイドゲート補正信号ＶＧＨＨの立ち下がり時点）は遅くなり、第１のエラー信号ＥＲＲ１が論理ローレベルである期間が短くなる方向へ補正される。
【００９３】
時間ｔが時刻ｔ３４になると、通電スイッチＳＷ１を流れる電流がゼロとなり、電流検出用抵抗器Ｒｄの両端電圧ＶＩＲが０Ｖになる。したがって、ゼロ電流検出回路２１は、ゼロ電流検出信号ＶＺＣを論理ハイレベルから論理ローレベルに遷移する。この時点ｔ３４で、ゼロ電流検出信号ＶＺＣと第１の比較結果信号とが共に論理ローレベルになるので、エラー信号生成回路３３は、第１のエラー信号ＥＲＲ１を論理ローレベルから論理ハイレベルに遷移する。
【００９４】
とにかく、時刻ｔ３３から時刻ｔ３４までの、第１のエラー信号ＥＲＲ１が論理ローレベルとなっている期間の間、第３のスイッチＳＷ３はオンし、コンデンサＣｅを充電して、電圧レベルエラー信号ＶＥＲＲの電圧レベルは上昇する。その結果、タイマー信号ＶＴと電圧レベルエラー信号ＶＥＲＲとの交点（ハイサイドゲート補正信号ＶＧＨＨの立ち下がり時点）は遅くなり、第１のエラー信号ＥＲＲ１が論理ローレベルである期間が短くなる方向に補正される。つまり、このようなフィードバックループにより、ドライバ２３から出力される駆動ハイサイドゲート信号ＶＧＨ２のオフタイミングが通電スイッチＳＷ１を流れる電流がゼロ電流の時点付近に収束するように制御される。
【００９５】
上述したように、制御回路２０Ａに遅れ補正回路３０を追加することにより、常に最適なゼロ電流スイッチング（ＺＣＳ）が可能となる。また、本実施の形態に係る制御回路２０Ａはフィードバックループを構成しているため、電流共振型ＤＣ／ＤＣコンバータ１０Ａの周囲温度などの環境変化に対しても、常に最適条件を維持することができる。さらに、使用する通電スイッチＳＷ１に個別の特性ばらつきがある場合でも、そのばらつきを補正回路３０が吸収するため、最適条件を維持することができる。
【００９６】
また、電流共振型ＤＣ／ＤＣコンバータ１０Ａの構成部品として特性の大きく違う部品を使用したとしても、制御回路２０Ａのフィードバックループの帯域内であれば、最適条件を維持することができる。そのため、電流共振型ＤＣ／ＤＣコンバータ１０Ａとして要求される仕様や価格に応じて部品を選定する場合でも、基本的設計を変更する必要はない。
【００９７】
図３、図５ではスイッチにＭＯＳＦＥＴを使用しているが、スイッチとしてバイポーラトランジスタや接合形ＦＥＴなどを使用しても良いのは勿論である。
【００９８】
以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、降圧形で、同期整流方式の全波電流共振型ＤＣ／ＤＣコンバータを例に挙げて説明しているが、昇圧形、極性反転形の他のタイプにも適用可能なのは勿論であり、非同期方式であっても良い。非同期方式の場合には、短絡スイッチＳＷ２の代わりにダイオードが使用される。
【００９９】
また、上述した同期整流方式の全波電流共振型ＤＣ／ＤＣコンバータにおいては、短絡スイッチＳＷ２は、共振用キャパシタＣｒの両端電圧ＶＣｒが０Ｖになった瞬間にオンすることにより、損失を最小化できる。したがって、この制御動作においても、制御回路に、上述した遅れ補正回路による遅れ補正ループを追加することにより、部品特性、周囲温度特性などに左右されずに、つねに最適条件に維持することが可能となる。その場合、例えば、電流共振型ＤＣ／ＤＣコンバータ部１２は、共振用キャパシタＣｒの両端電圧ＶＣｒを検出する電圧検出器を備え、制御回路は、ゼロ電流検出回路２１の代わりにゼロ電圧検出回路を備え、補正回路は、駆動ローサイドゲート信号とゼロ電圧検出信号とに基づいて、ローサイドゲート補正信号（遅れ補正信号）を出力する。
【０１００】
さらに、上述した電流共振型ＤＣ／ＤＣコンバータ以外の他のスイッチング電源全般においても、一般的にスイッチ素子の寄生容量により必ずスイッチングタイミングに遅れが発生する。このようなスイッチングタイミングの遅れを、上述したような遅れ補正回路を制御回路に追加することにより、補正することによって、容易に安全で最適なスイッチングを実現することができる。
【図面の簡単な説明】
【０１０１】
【図１】従来の降圧形で、同期整流方式の全波電流共振型ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図２】図１に示した全波電流共振型ＤＣ／ＤＣコンバータに使用される制御回路の動作を説明するためのタイムチャートである。
【図３】本発明の一実施の形態に係る、降圧形で、同期整流方式の全波電流共振型ＤＣ／ＤＣコンバータの構成を示すブロック図である。
【図４】図３に示した全波電流共振型ＤＣ／ＤＣコンバータに使用される制御回路の動作を説明するためのタイムチャートである。
【図５】図３に図示した全波電流共振型ＤＣ／ＤＣコンバータに使用される制御回路中の補正回路の詳細の一例を示すブロック図である。
【図６】図５に示した全波電流共振型ＤＣ／ＤＣコンバータに使用される制御回路の動作を説明するために、通電スイッチを流れる電流がゼロになった後に遅れて通電スイッチがオフした場合（過渡状態１）における、制御回路の各部の波形を示すタイムチャートである。
【図７】図５に示した全波電流共振型ＤＣ／ＤＣコンバータに使用される制御回路の動作を説明するために、通電スイッチを流れる電流がゼロになる前に早く通電スイッチがオフした場合（過渡状態２）における、制御回路の各部の波形を示すタイムチャートである。
【符号の説明】
【０１０２】
１０Ａ  降圧形全波電流共振型ＤＣ／ＤＣコンバータ
１１    入力電源
１２    降圧形全波電流共振型ＤＣ／ＤＣコンバータ部
１３    負荷
２０Ａ    制御回路
２１    ゼロ電流検出回路
２２Ａ    コントロールロジック回路
２３    ドライバ
３０    遅れ補正回路
３１    第１の基準電圧発生回路
３２    第１の比較器
３３    エラー信号生成回路
３４    電圧レベルエラー信号生成回路
３５    タイマー
３６    第２の比較器
Ｌｒ    共振用インダクタ
ＳＷ１    通電スイッチ
Ｃｒ    共振用キャパシタ
ＳＷ２    短絡スイッチ
Ｌｏ    出力インダクタ
Ｃｏ    出力コンデンサ
Ｃｉ    入力コンデンサ
【図１】
2007028830.tif 000003
【図２】
2007028830.tif 000004
【図３】
2007028830.tif 000005
【図４】
2007028830.tif 000006
【図５】
2007028830.tif 000007
【図６】
2007028830.tif 000008
【図７】
2007028830.tif 000009