(57)【要約】【課題】本発明は、量産に適し、低コストで製造可能な薄膜トランジスタの製造方法および薄膜トランジスタならびにこれを用いた表示装置を提供する。【解決手段】基板１１上に有機半導体層１４、ゲート絶縁膜１５、ゲート電極１６をこの順に積層してなる薄膜トランジスタ１０の製造方法において、印刷法により、ゲート絶縁膜１５上にゲート電極材料をパターン塗布する工程と、熱処理を行うことで、パターン塗布されたゲート電極材料を乾燥固化してなるゲート電極１６を形成することを特徴とする薄膜トランジスタの製造方法および薄膜トランジスタならびにこの薄膜トランジスタを用いた表示装置である。【選択図】図１
2007311377.tif 000002
【特許請求の範囲】
【請求項１】
基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる薄膜トランジスタの製造方法において、
印刷法により、前記ゲート絶縁膜上にゲート電極材料をパターン塗布する工程と、
熱処理を行うことで、パターン塗布された前記ゲート電極材料を乾燥固化してなる前記ゲート電極を形成する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記印刷法は、スクリーン印刷法である
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記ゲート絶縁膜は、前記有機半導体層に接する面が撥水性材料で構成されている
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項４】
前記ゲート絶縁膜は、前記有機半導体層上に、撥水性材料からなる第１絶縁層と、架橋性高分子材料からなる第２絶縁層とがこの順に積層された積層構造を有する
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項５】
前記ゲート絶縁膜を形成する工程の前に、
前記基板上または前記有機半導体層上に、ソース・ドレイン電極を形成する工程を有する
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項６】
基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる薄膜トランジスタにおいて、
前記ゲート電極は、印刷法によりパターン塗布されたゲート電極材料に熱処理を行うことで形成されている
ことを特徴とする薄膜トランジスタ。
【請求項７】
基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、
前記ゲート電極は、印刷法によりパターン塗布されたゲート電極材料に熱処理を行うことで形成されている
ことを特徴とする表示装置。
【請求項８】
前記基板上または前記有機半導体層上に、前記薄膜トランジスタのソース・ドレイン電極が設けられているとともに、
前記ゲート絶縁膜上には、前記ゲート電極と同一層で形成される補助容量電極と、当該補助容量電極および前記ゲート電極を覆う状態で形成される層間絶縁膜とが設けられており、
前記層間絶縁膜と前記ゲート絶縁膜とを貫通するヴィアにより、前記ドレイン電極と前記表示素子とが接続されている
ことを特徴とする請求項７記載の表示装置。
【請求項９】
前記基板上に、補助容量電極と、当該補助容量電極を覆う状態で補助容量絶縁膜とが設けられているとともに、
前記補助容量絶縁膜上または前記有機半導体層上に、前記薄膜トランジスタのソース・ドレイン電極が設けられており、
前記ドレイン電極と同一層で接続された状態で、前記表示素子の画素電極が構成されている
ことを特徴とする請求項７記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法および薄膜トランジスタならびに表示装置に関し、さらに詳しくは、チャネル層として有機半導体層を用いたトップゲート型の薄膜トランジスタの製造方法および薄膜トランジスタならびにこれを用いた表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、電子回路、特にはアクティブマトリックス型のフラットパネルディスプレイにおける画素トランジスタとして広く用いられている。
【０００３】
現在、大部分の薄膜トランジスタは、半導体層としてアモルファスシリコンまたは多結晶シリコンを用いるＳｉ系無機半導体トランジスタである。これらの製造は、半導体層の形成に化学的気相成長法（Chemical Vapor Deposition；ＣＶＤ）などの真空処理室を必要とする成膜方法を用いるため、プロセスコストが高い。また、高温での熱処理が必要であることから、基板に耐熱性が要求される。
【０００４】
これに対して、有機半導体を利用した薄膜トランジスタは、チャネル層となる有機半導体層を低温で塗布成膜することが可能である。このため、低コスト化に有利であるとともに、プラスチック等の耐熱性の低いフレキシブルな基板上への形成も可能である。
【０００５】
上記薄膜トランジスタの中でも、特に、電子ペーパー等の表示デバイスにおけるアクティブマトリクス型の駆動素子として、トップゲート型の薄膜トランジスタが研究されている。トップゲート構造はボトムゲート構造に比べて、チャネル層がゲート電極よりも背面側基板側に配置されるため、画素電極の電位によるチャネル層への影響を小さくできる、という利点がある。この場合のゲート電極の形成方法としては、例えば蒸着法により、金などの金属をシャドウマスクを介してパターン形成している例が多い（例えば、非特許文献１、２参照）。
【０００６】
【非特許文献１】Advanced Function Materials,（米）2003年,Vol.13,p.199
【非特許文献２】Applied Physics Letters,（米）2002年,Vol.81,p.1735
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、シャドウマスクを介した蒸着法では、１００μｍ以下の微細なパターンを大面積に形成することは難しく、量産のスループットが悪くなるだけでなく、コストも高くなり易い、という問題がある。
【０００８】
上述したような課題を解決するために、本発明は、量産に適し、低コストで製造可能な薄膜トランジスタの製造方法および薄膜トランジスタならびにこれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述したような目的を達成するために、本発明の薄膜トランジスタの製造方法は、基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる薄膜トランジスタの製造方法において、次のような工程を順次行うことを特徴としている。まず、印刷法により、ゲート絶縁膜上にゲート電極材料をパターン塗布する工程を行う。次いで、熱処理を行うことで、パターン塗布されたゲート電極材料を乾燥固化してなるゲート電極を形成する。
【００１０】
また、本発明の薄膜トランジスタは、基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる半導体装置において、ゲート電極は、印刷法によりパターン塗布されたゲート電極材料に熱処理を行うことで形成してなることを特徴としている。
【００１１】
上述した薄膜トランジスタの製造方法および薄膜トランジスタによれば、印刷法によりゲート電極材料をパターン塗布することから、通常のリソグラフィー技術を用いてゲート電極をパターン形成する場合と比較して低コストであり、また量産に適している。さらに、パターン塗布されたゲート電極材料を乾燥固化してなるゲート電極を有する薄膜トランジスタは、発明の実施の形態において詳細に説明するように、シャドウマスクを用いた蒸着法により形成されたゲート電極を有する薄膜トランジスタと比較して、サブスレッショルド特性が改善されるとともに、オン／オフ比が増大することが確認された。
【００１２】
また、本発明の表示装置は、基板上に有機半導体層、ゲート絶縁膜およびゲート電極をこの順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、ゲート電極は、印刷法によりパターン塗布されたゲート電極材料に熱処理を行うことで形成してなることを特徴としている。
【００１３】
このような表示装置によれば、上述した薄膜トランジスタを備えていることで、薄膜トランジスタのサブスレッショルド特性が改善されるとともにオン／オフ比が増大する。
【発明の効果】
【００１４】
以上、説明したように、本発明の薄膜トランジスタの製造方法および薄膜トランジスタによれば、低コストであるとともに、量産に適していることから、生産性を向上させることができる。また、薄膜トランジスタのサブスレッショルド特性が改善されるともにオン／オフ比が増大することから、電気的特性に優れた薄膜トランジスタを得ることができる。
【００１５】
また、本発明の表示装置によれば、薄膜トランジスタのサブスレッショルド特性が改善されるとともにオン／オフ比が増大することから、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
＜薄膜トランジスタの製造方法および薄膜トランジスタ＞
本発明の薄膜トランジスタの製造方法に係わる実施の形態の一例を、図１の製造工程断面図によって説明する。本発明における薄膜トランジスタはトップゲート型の薄膜トランジスタ（スタガ型）である。本実施形態においては、トップゲート・ボトムコンタクト型の薄膜トランジスタの構成を製造工程順に説明する。
【００１８】
まず、図１（ａ）に示すように、基板１１上にソース電極１２とドレイン電極１３をパターン形成する。この場合には、例えばスピンコート法により、ポリエーテルスルホン（ＰＥＳ））からなるプラスチック製の基板１１上に、銀インクを塗布し、１５０℃で熱処理することで、銀からなる導電性膜（図示省略）を３０ｎｍの膜厚で成膜する。次いで、フォトリソグラフィ法により、ソース電極１２およびドレイン電極１３のパターンが設けられたレジストパターンを、導電性膜上に形成する。続いて、銀エッチング液を用いたウェットエッチングにより、ソース電極１２およびドレイン電極１３をパターン形成する。
【００１９】
ここでは、基板１１としてＰＥＳを用いることとするが、基板１１としては、ガラスやポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリアクリレート（ＰＡＲ）などの耐熱性の高いプラスチックを用いることができる。
【００２０】
また、ソース電極１２、ドレイン電極１３としては、銀の他にｐ型半導体と良好なオーミック接触を有する金、白金、パラジウム等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００２１】
また、ソース電極１２およびドレイン電極１３の形成工程において、エッチングのマスクに用いるレジストパターンの形成方法として、インクジェット法、スクリーン印刷法、レーザー描画法を用いてもよい。さらには、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法による直接パターンニングを用いることもできる。ただし、後工程において、ソース電極１２およびドレイン電極１３を覆う状態で、基板１１上に有機半導体層を形成した後、有機半導体層上にゲート絶縁膜を形成するため、良好な有機半導体層とゲート絶縁膜の界面を形成するためには、ソース・ドレイン電極１２の表面は平坦で、かつ膜厚が１００ｎｍ以下と出来るだけ薄いことが好ましい。そして、表面が平坦化された１００ｎｍ以下の膜厚のソース電極１２、ドレイン電極１３を形成するには、上述したスピンコート法を用いることが好ましいが、その他にグラビアコート法、ロールコート法、キスコート法、ナイフコート法、ダイコート法、スリットコート法、ブレードコート法を用いることもできる。
【００２２】
次に、図１（ｂ）に示すように、ソース電極１２およびドレイン電極１３を覆う状態で、基板１１上に、有機半導体層１４を形成する。ここでは、例えばスピンコート法により、ペンタセン誘導体の１ｗｔ％トルエン溶液を塗布した後、１００℃で溶媒を揮発させて５０ｎｍの有機半導体層１４を形成する。
【００２３】
ここで、有機半導体層１４としては、上記ペンタセン誘導体の他に、ポリチオフェン、フルオレン−チオフェンコポリマー、ポリアリルアミン等の高分子材料、または、ルブレン、チオフェンオリゴマー、ナフタセン誘導体等の低分子材料を用いてもよい。
【００２４】
また、有機半導体層１４の形成方法としては、上記スピンコート法の他に、インクジェット法、ディスペンサー法、フレキソ印刷法、グラビア印刷法、オフセット印刷法等の印刷方法により形成してもよい。なお、ここでは、有機半導体層１４をベタ膜状に形成する例について説明するが、各種印刷法により有機半導体層１４を各素子毎にパターンニングしてもよく、シャドウマスクを用いた真空蒸着法により有機半導体層１４をパターン形成してもよい。
【００２５】
次いで、図１（ｃ）に示すように、有機半導体層１４上にゲート絶縁膜１５を形成する。ここで、ゲート絶縁膜１５は、有機半導体層１４と接する面が撥水性材料で構成されることが好ましい。これにより、後工程で、印刷法によりゲート絶縁膜１５上にゲート電極材料をパターン塗布し、熱処理を行うことでゲート電極材料を乾燥固化して、ゲート電極を形成する際、有機半導体層１４とゲート絶縁膜１５との界面特性が向上する。撥水性材料としては、フッ素系樹脂またはパーフルオロアルキル基、アルキルシリル基等の撥水性表面処理剤を含有する樹脂を用いることができる。ここでは、例えばスピンコート法により、有機半導体層１４上に、フッ素系樹脂である非晶質のパーフルオロ樹脂（例えば旭硝子社製サイトップ８０９Ｍ）を塗布した後、１００℃で溶媒を揮発させて、ゲート絶縁膜１５を４μｍの膜厚で形成する。その後、撥水性材料からなるゲート絶縁膜１５の表面に酸素アッシングを施し、表面状態を改質することで、上層に形成するゲート電極との密着性を向上させる。
【００２６】
なお、ここでは、ゲート絶縁膜１５を撥水性材料からなる単層膜で構成する例について説明するが、２種類以上の絶縁膜の積層膜で構成してもよい。例えば、上述した撥水性材料からなる第１絶縁層上に、ポリビニルフェノール（ＰＶＰ）等の架橋性高分子材料からなる第２絶縁層を積層させてゲート絶縁膜１５を形成することがさらに好ましい。この場合には、第１絶縁層の表面に酸素アッシングを施した後、第２絶縁層を形成する。これにより、後述するゲート電極側が架橋性高分子材料で覆われたゲート絶縁膜１５となるため、リーク電流を確実に防止することが可能となる。上述したような架橋性高分子材料としては、上記ＰＶＰの他に、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリイミド、ポリビニルアルコール（ＰＶＡ）、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリイソブチレン（ＰＩＢ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレンテレフタラート（ＰＥＴ）、ポリカーボネート（ＰＣ）、ベンゾシクロブテン（ＢＣＢ）等を用いることができる。
【００２７】
次に、図１（ｄ）に示すように、ゲート絶縁膜１５上にゲート電極１６を形成する。この場合には、例えばスクリーン印刷法により、ゲート絶縁膜１５上に、銀ペーストからなるゲート電極材料をパターン塗布する。次いで、熱処理を行うことで、上記銀ペーストを乾燥固化して、銀からなるゲート電極１６を形成する。ここで、上記熱処理は、ゲート電極材料中に含まれる酸化金属を還元しメタル化する温度より高く、かつ上記有機半導体層１４が劣化しない温度の範囲行うことが好ましく、１００℃以上１５０℃より低い温度範囲で行う。ここでは、１２０℃で熱処理を行うこととする。これにより、銀ペースト中に含まれる酸化銀が還元されてメタル化し、抵抗値の低いゲート電極１６を形成することができるとともに、有機半導体層１４の劣化が防止される。また、上述したように、印刷法によりゲート電極材料をパターン塗布した後、熱処理を行い、ゲート電極１６を形成することで、有機半導体層１４とゲート絶縁膜１５の界面特性が改善される。
【００２８】
なお、ここでは、ゲート電極１６が銀で構成されることとしたが、銀の他に金、白金、パラジウム等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００２９】
また、ここでは、スクリーン印刷法を用いて、ゲート電極材料をパターン塗布する例について説明したが、本発明は印刷法であればよく、例えば、インクジェット法、フレキソ印刷法、オフセット印刷法、パッド印刷法を用いてもよい。ただし、スクリーン印刷法によりゲート電極を形成することで、大面積の基板でも再現性よくゲート電極材料をパターン塗布することができるため、好ましい。
【００３０】
以上のようにして、基板１１上に、トップゲート型の薄膜トランジスタ１０が完成する。
【００３１】
ここで、図２には、上記実施形態の薄膜トランジスタ１０について、ゲート電圧（Ｖg
）−ドレイン電流（Ｉd）を測定した結果を示す。
【００３２】
ここで、グラフ（１）は、図１を用いて説明した上記実施形態と同様に、非晶質のパーフルオロ樹脂からなるゲート絶縁膜１５上に、スクリーン印刷法と熱処理により、銀からなるゲート電極１６を形成した薄膜トランジスタ１０の測定結果である。また、グラフ（２）は、非晶質のパーフルオロ樹脂からなる第１絶縁層とＰＶＰからなる第２絶縁層をこの順に積層してなるゲート絶縁膜上に、スクリーン印刷法と熱処理により、銀からなるゲート電極１６を形成した薄膜トランジスタの測定結果である。さらに、グラフ（３）は、非晶質のパーフルオロ樹脂からなるゲート絶縁膜上にシャドウマスクを介した蒸着法により金からなるゲート電極を形成した薄膜トランジスタの測定結果である。
【００３３】
なお、各薄膜トランジスタは、マイナスのゲート電圧（−４０ｖ程度）を印加した場合にオン状態となるように設定されている。そして、ドレイン電流値の測定は、ゲート電圧をマイナス方向とプラス方向とに連続してシフトさせながらモニターした。
【００３４】
この結果、本発明が適用されていないグラフ（３）に示す薄膜トランジスタはターンオン電圧が３７Ｖであるのに対し、本発明が適用されたグラフ（１）、（２）に示す薄膜トランジスタは、ターンオン電圧がそれぞれ１６Ｖ、６Ｖであり低電圧側にシフトし、サブスレッショルド特性が改善されることが確認された。また、グラフ（１）、（２）に示す薄膜トランジスタは、オフ電流が低減し、オン／オフ比が増大することが確認された。特に、グラフ（２）に示す非晶質のパーフルオロ樹脂からなる第１絶縁層とＰＶＰからなる第２絶縁層を積層してなるゲート絶縁膜を有する場合には、グラフ（１）に示す薄膜トランジスタの結果と比較しても、サブスレッショルド特性が顕著に改善されるとともに、オン／オフ比が増大することが確認された。
【００３５】
なお、ここでの図示は省略するが、スクリーン印刷法と熱処理により、ゲート電極を形成したボトムゲート型の薄膜トランジスタについては、ゲート電極の表面側に凹凸が形成されてしまい、ゲート電極の上層に順次積層されるゲート絶縁膜と有機半導体層の界面も凹凸が形成されるため、薄膜トランジスタとして用いられる程度の十分な性能が得られないことが確認された。
【００３６】
＜表示装置＞
次に、上述した本実施形態の薄膜トランジスタを適用した表示装置として、背面側基板上に上記薄膜トランジスタを配列形成してなるアクティブマトリクス型の液晶表示装置を例にとり説明する。なお、表示装置の構成を説明するにあたり、薄膜トランジスタの構成要素は図１と同一の番号を付して説明する。
【００３７】
ここで、図３に、表示装置における背面側基板１０１上に設けられたアクティブマトリクス型の駆動回路を示す。この図に示すように、プラスチック製基板からなる背面側基板１０１の中央部に位置する表示領域１０１Ａには、複数の信号線１０２と走査線１０３が行列状に配置されている。そして、走査線１０３と信号線１０２との各交差部に、トップゲート型の薄膜トランジスタ１０が、画素トランジスタとしてそれぞれ設けられている。この薄膜トランジスタ１０には、補助容量素子Ｓおよび表示素子Ｄが接続されており、上記走査線１０３と平行して補助容量線１０４が配置されている。
【００３８】
また、背面側基板１０１における表示領域１０１Ａの周辺領域には、各信号線１０２が接続された信号電極駆動回路１０５および各走査線１０３が接続された走査電極駆動回路１０６が配置されている。また、補助容量線１０４は、後述する表示側基板に配置される共通電極２０２に接続されている。
【００３９】
次に、第１基板１０１における表示領域１０１Ａのさらに詳しい構成を、図４（ａ）の平面図、および図４（ｂ）の断面図に基づいて説明する。ここで、図４（ａ）は表示領域１０１Ａ（前記図３参照）において信号線１０２と走査線１０３とで囲われた画素領域１０１Ｂを拡大した概略平面図であり、図４（ｂ）は図４（ａ）におけるＡ−Ａ’断面図である。
【００４０】
図４（ｂ）のみに示す背面側基板１０１上には、銀からなる信号線１０２とドレイン電極１３とがパターン形成されている。信号線１０２は一方向に延設された状態で配置されており、信号線１０２の一部でソース電極１２が構成されている。また、ドレイン電極１３は、信号線１０２と接触しない範囲で、画素領域１０１Ｂ全域を覆う状態で配置される。なお、ここでは、ドレイン電極１３が、画素領域１０１Ｂ全域を覆う状態で配置される例について説明したが、ドレイン電極１３は最低限、後述するヴィアと補助容量電極とにオーバーラップする状態で設けられていればよい。
【００４１】
そして、上記ソース電極１２とドレイン電極１３の間の背面側基板１０１上には、チャネル層となる例えばペンタセン誘導体からなる有機半導体層１４がパターン形成されている。また、この有機半導体層１４を覆う状態で、ソース電極１２上およびドレイン電極１３上を含む背面側基板１０１上に、非晶質のパーフルオロ樹脂からなるゲート絶縁膜１５が設けられている。
【００４２】
上記ゲート絶縁膜１５上には、銀からなる走査線１０３が、上記信号線１０２と直交する方向に延設された状態で配置されており、上記走査線１０３と平行に、銀からなる補助容量線１０４が配置されている。上記走査線１０３の一部で構成されるゲート電極１６は、有機半導体層１４上を覆う状態で配置されており、補助容量線１０４の一部で構成される補助容量電極１７は、上記ドレイン領域１３上の一部を覆う状態で配置されている。そして、ドレイン電極１３と補助容量電極１７にゲート絶縁膜１５が挟持されることで、補助容量素子Ｓ（前記図３参照）が構成される。すなわち、ゲート絶縁膜１５が補助容量絶縁膜を兼ねている。
【００４３】
さらに、上記走査線１０３および補助容量線１０４を覆う状態で、ゲート絶縁膜１５上に層間絶縁膜１０７が配置されている。また、上記ゲート絶縁膜１５および上記層間絶縁膜１０７には、上記ドレイン電極１３に達するヴィアホール１０７ａが設けられている。そして、層間絶縁膜１０７上には、ヴィアホール１０７ａ内に設けられるヴィア１０８を介してドレイン電極１３と接続された画素電極１０９が、画素領域１０１Ｂの全域を覆う状態で、マトリクス状に配置されている。
【００４４】
一方、上述した背面側基板１０１と対向する状態で配置される表示側基板２０１は、光透過性の例えばＰＥＳからなるプラスチック製基板で構成される。表示側基板２０１の液晶層に向かう面上には、共通電極（コモン（common)電極）２０２が配置されており、この共通電極２０２には、ゲート絶縁膜１５上に配置された補助容量線１０４が接続されている。
【００４５】
そして、上記背面側基板１０１と上記表示側基板２０１との間には、画素電極１０９および共通電極２０２を対向させた状態で、液晶層３０１が挟持されている。この液晶層には例えば高分子分散型液晶（ＰＤＬＣ）などが用いられる。
【００４６】
このような表示装置は、次のように製造される。まず、背面側基板１０１上に、例えばスピンコート法により、銀からなる導電性膜を形成し、通常のリソグラフィー技術を用いて、ソース電極１２を含む信号線１０２とドレイン電極１３とをパターン形成する。次に、例えばインクジェット法により、ペンタセン誘導体からなる有機半導体層１４をパターン形成する。次いで、例えばスピンコート法により、上記有機半導体層１４を覆う状態で、信号線１０２上およびドレイン電極１３上を含む背面側基板１０１上に、非晶質のパーフルオロ樹脂からなるゲート絶縁膜１５を形成する。
【００４７】
次いで、ゲート絶縁膜１５上に、スクリーン印刷法により、銀ペーストからなるゲート電極材料をパターン塗布し、１２０℃での熱処理を行うことで、銀からなる走査線１０３（ゲート電極１６）と補助容量線１０４（補助容量電極１７）を形成する。続いて、例えばダイコート法により、走査線１０３を覆う状態で、ゲート絶縁膜１５上に、ポリイミドからなる層間絶縁膜１０７を形成する。その後、通常のリソグラフィー技術により、この層間絶縁膜１０７におけるゲート電極１６と補助容量電極１７との間の領域およびゲート絶縁膜１５に、ドレイン電極１３に達する状態のヴィアホール１０７ａを形成する。
【００４８】
次いで、このヴィアホール１０７ａを埋め込む状態で、銀ペーストをスクリーン印刷しそれを乾燥固化することにより、ヴィアホール１０７ａ内にドレイン電極１３と接続されたヴィア１０８を形成するとともに、層間絶縁膜１０７上にこのヴィア１０８と接続した画素電極１０９をマトリクス状に配置する。
【００４９】
一方、表示側基板２０１上には、例えばスパッタリング法により、ＩＴＯ（Indium Tin Oxide）からなる共通電極２０２を形成する。
【００５０】
次いで、上記画素電極１０９と上記共通電極２０２とを対向させた状態で、背面側基板１０１と表示側基板２０１とを対向配置し、背面側基板１０１と表示側基板２０１の周囲に設けられたシール材（図示省略）により接着する。続いて、背面側基板１０１と表示側基板２０１との間に液晶材料を封入することで、液晶層３０１を形成する。以上のようにして完成した液晶表示装置１は、トップゲート型の薄膜トランジスタ１０に、画素電極１０９と共通電極２０２とで液晶層３０１が挟持された表示素子Ｄ（前記図３参照）が配列形成された構成となる。
【００５１】
以上、説明したように、本実施形態の薄膜トランジスタの製造方法および薄膜トランジスタによれば、印刷法によりゲート電極材料をパターン塗布することから、通常のリソグラフィー技術を用いてゲート電極１６をパターン形成する場合と比較して低コストであり、また量産に適している。したがって、生産性を向上させることができる。さらに、パターン塗布されたゲート電極材料を乾燥固化してなるゲート電極１６を有する薄膜トランジスタ１０は、図２を用いて説明したように、シャドウマスクを用いた蒸着法により形成されたゲート電極を有する薄膜トランジスタと比較して、サブスレッショルド特性が改善されるとともに、オン／オフ比が増大することから、電気的特性に優れた薄膜トランジスタを得ることができる。
【００５２】
また、本実施形態の表示装置によれば、薄膜トランジスタ１０のサブスレッショルド特性が改善されるとともに、オン／オフ比が増大するため、低消費電力化を図ることができる。さらに、本実施形態の表示装置によれば、ドレイン電極１３に接続された状態の画素電極１０９が、画素領域１０１Ｂを覆う状態で、層間絶縁膜１０７上に形成されることで、開口率を広くとれるため、輝度を向上させることができる。
【００５３】
（変形例１）
なお、上記実施形態では、走査線１０３と補助容量線１０４とを同一レイヤーで形成した例について説明したが、走査線１０３と補助容量線１０４とを別レイヤーで形成してもよい。この場合にも、背面側基板１０１に設けられる駆動回路の概略構成は、実施形態において図３を用いて説明したものと同様に構成される。なお、本変形例において、上記実施形態と同様の構成については、同一の番号を付して説明する。
【００５４】
ここで、図５（ａ）は、図３に示す表示領域１０１Ａにおいて信号線１０２と走査線１０３とで囲われた画素領域１０１Ｂを拡大した概略平面図であり、図５（ｂ）は図５（ａ）におけるＢ−Ｂ’断面図である。
【００５５】
ここで、図５（ｂ）のみに示す背面側基板１０１上には、その一部が補助容量電極１７となる例えば銀からなる補助容量線１０４が一方向に延設された状態でパターン形成されている。この補助容量線１０４は、後述する走査線と平行に配置されることとする。なお、ここでは、補助容量線１０４が走査線と平行に配置される例について説明するが、補助容量線１０４の配置形状は特に限定されることなく、例えば後述する信号線と平行に配置されていてもよい。
【００５６】
なお、ここでは、補助容量線１０４が銀で構成されることとしたが、金、白金、パラジウム等の金属や、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料を用いることもできる。
【００５７】
また、上記補助容量線１０４を覆う状態で、背面側基板１０１上に補助容量絶縁膜１１０が配置されている。ここで、この補助容量絶縁膜１１０としては、比誘電率が４〜２０程度の比誘電率の比較的大きい材料を用いるとともに、後述するゲート絶縁膜よりも薄い膜厚で形成されることが好ましい。この補助容量絶縁膜１１０としては、例えばＰＶＰを用いることができる。これにより、以降に詳細に説明するように、補助容量（Ｃs）をゲート電極・ソース電極間容量（Ｃgs）に対して大きく設計することが可能となる。
【００５８】
また、補助容量絶縁膜１１０上には、その一部がソース電極１２となる信号線１０２とドレイン電極１３がパターン形成されている。この信号線１０２は、上記補助容量線１０４と直交する状態で延設され、ドレイン電極１３は、信号線１０２と接触しない範囲で、画素領域１０１Ｂ全域を覆う状態で配置される。ここで、このドレイン電極１３と同一層で接続された状態で、表示素子の画素電極が構成されている。このため、本実施形態の表示装置においては、ドレイン電極１３から画素電極へ引き出すためのヴィアを形成しなくてもよく、ヴィアの形成工程が省略される。これにより、ヴィアホール形成のための煩雑なリソグラフィー工程を行わなくてよいだけでなく、レジスト材料とのエッチング選択比が取り難い塗布法により形成されるゲート絶縁膜や層間絶縁膜に、ヴィアホールを形成しなくてもよいため、好ましい。そして、上記ドレイン電極１３と補助容量電極１７に補助容量絶縁膜１１０が挟持されることで、補助容量素子Ｓ（前記図３参照）が構成される。
【００５９】
また、上記ソース電極１２とドレイン電極１３の間の補助容量絶縁膜１１０上には、チャネル層となる例えばペンタセン誘導体からなる有機半導体層１４がパターン形成されている。また、この有機半導体層１４を覆う状態で、ソース電極１２上およびドレイン電極１３上を含む補助容量絶縁膜１１０上に、ゲート絶縁膜１５が設けられている。
【００６０】
上記ゲート絶縁膜１５上には、走査線１０３が、上記信号線１０２と直交する方向で、上記補助容量線１０４と平行な方向に延設されている。また、上記走査線１０３の一部で構成されるゲート電極１６は、有機半導体層１４上を覆う状態で配置されている。さらに、この走査線１０３を覆う状態で、ゲート絶縁膜１５上に層間絶縁膜１０７が配置されている。
【００６１】
一方、上述した背面側基板１０１と対向する状態で配置される表示側基板２０１は、実施形態と同様に、共通電極２０２が成膜されており、背面側基板１０１と表示側基板２０１との間には、電極形成面側を対向させた状態で、液晶層３０１が挟持されている。
【００６２】
このような表示装置は、次のように製造される。まず、例えばスピンコート法により、背面側基板１０１上に、銀インクを塗布し、１５０℃で熱処理することで、銀からなる導電性膜（図示省略）を３０ｎｍの膜厚で成膜する。次いで、通常のリソグラフィー技術を用いて、銀からなる補助容量線１０４をパターン形成する。
【００６３】
ここで、上記補助容量線１０４の形成工程において、エッチングのマスクに用いるレジストパターンの形成方法として、インクジェット法、スクリーン印刷法、レーザー描画法を用いてもよい。さらには、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法による直接パターンニングを用いることもできる。ただし、後工程において、補助容量線１０４を覆う状態で、背面側基板１０１上に補助容量絶縁膜、ドレイン電極（画素電極）を順次積層するため、補助容量部におけるリーク電流の少ない良好な電荷保持を実現するためには、補助容量線１０４の表面は平坦で、かつ膜厚が１００ｎｍ以下と出来るだけ薄いことが好ましい。そして、表面が平坦化された１００ｎｍ以下の膜厚の補助容量線１０４を形成するには、上述したスピンコート法を用いることが、再現性が高く、好ましいが、その他にグラビアコート法、ロールコート法、キスコート法、ナイフコート法、ダイコート法、スリットコート法、ブレードコート法を用いることもできる。
【００６４】
次に、例えばダイコート法により、補助容量線１０４を覆う状態で、背面側基板１０１上に、ＰＶＰからなる補助容量絶縁膜１１０を形成する。次いで、例えばスピンコート法により、補助容量絶縁膜１１０上に銀からなる導電性膜を形成し、通常のリソグラフィー技術を用いて、ソース電極１２を含む信号線１０２とドレイン電極１３とをパターン形成する。
【００６５】
次に、例えばインクジェット法により、ソース電極１２とドレイン電極１３との間の補助容量絶縁膜１１０上にペンタセン誘導体からなる有機半導体層１４をパターン形成する。次いで、例えばスピンコート法により、上記有機半導体層１４を覆う状態で、信号線１０２上およびドレイン電極１３上を含む補助容量絶縁膜１１０上に、ゲート絶縁膜１５を形成する。
【００６６】
次いで、ゲート絶縁膜１５上に、スクリーン印刷法により、銀ペーストからなるゲート電極材料をパターン塗布し、１２０℃での熱処理を行うことで、銀からなる走査線１０３（ゲート電極１６）を形成する。続いて、例えばダイコート法により、走査線１０３を覆う状態で、ゲート絶縁膜１５上に、ポリイミドからなる層間絶縁膜１０７を形成する。
【００６７】
この後の工程は、実施形態と同様に行うこととする。すなわち、表示側基板２０１上に、共通電極２０２を形成し、電極形成面を対向させた状態で、背面側基板１０１と表示側基板２０１とを対向配置し、背面側基板１０１と表示側基板２０１の周囲に設けられたシール材（図示省略）により接着する。続いて、背面側基板１０１と表示側基板２０１との間に液晶材料を封入することで、液晶層３１を形成する。
【００６８】
以上のようにして完成した液晶表示装置２は、トップゲート型の薄膜トランジスタ１０に、ドレイン電極１３からなる画素電極と共通電極２０２とで液晶層３０１が挟持された表示素子Ｄ（前記図３参照）が配列形成された構成となる。
【００６９】
ここで、図６に、上述した表示素子Ｄの画素等価回路図を示す。この図に示すように、ソース電極１２およびドレイン電極１３と有機半導体層１４とゲート電極１６とをこの順に積層してなる薄膜トランジスタ１０には、表示素子Ｄと補助容量素子Ｓとが接続されている。
【００７０】
この等価回路において、薄膜トランジスタ１０がオン状態の時（ゲート電圧Ｖg＝ＶHIGH）に充電された画素電極はオフ状態（ゲート電圧Ｖg＝ＶLOW）になるとゲート電圧の遷移の影響を受けて電位が低下してしまう。この電圧の低下はフィードスルー電圧（ΔＶ）と呼ばれ、次の式（１）で表される。
【数１】
2007311377.tif 000003
【００７１】
このフィードスルー電圧（ΔＶ）のシフトは、共通電極２０２のＶcom電圧の調整により補正することができるが、なるべく小さくなるように設計することが望まれる。つまり、ΔＶを小さくするにはゲート電極・ソース電極間容量（Ｃgs）を小さく、また補助容量（Ｃs）を大きく設計しなければならない。容量Ｃは次の式（２）で表されるように絶縁膜の比誘電率と膜厚によって規定される。
【数２】
2007311377.tif 000004
【００７２】
実施形態で図４を用いて説明したように、走査線１０３と補助容量線１０４を同一レイヤーで形成した場合には、ゲート絶縁膜１５が補助容量絶縁膜を兼ねるため、ゲート電極・ソース電極間容量（Ｃgs）と補助容量（Ｃs）の比は、ゲート電極１６と補助容量電極１７の面積比で規定されてしまう。
【００７３】
しかし、本変形例のように、走査線１０３と補助容量線１０４を別レイヤーで形成した場合には、補助容量絶縁膜１１０に、高い比誘電率を有する材料を用いるとともに、ゲート絶縁膜１５よりも薄い膜厚で形成することで、ゲート電極・ソース電極間容量（Ｃgs）に対する補助容量（Ｃs）の比を大きくとることができるため、フィードスルー電圧（ΔＶ）が低減される。
【００７４】
以上、説明したように、本変形例の液晶表示装置２によれば、走査線１０３が印刷法によりパターン塗布されたゲート電極材料に熱処理を行うことで形成されていることから、上記実施形態と同様の効果を奏することができる。
【００７５】
さらに、本変形例の表示装置によれば、補助容量線１０４と走査線１０３とが別レイヤーで形成されることで、上述したように、フィールドスルー電圧（ΔＶ）を小さくすることができる。また、上述した表示装置によれば、ドレイン電極１３が画素電極を兼ねることで、ヴィアの形成工程を省略することができるため、製造工程が簡略化される。
【００７６】
なお、上記実施形態および変形例１では、トップゲート・ボトムコンタクト型の薄膜トランジスタの例について説明したが、トップゲート・トップコンタクト型の薄膜トランジスタであっても、本発明は適用可能である。また、上記実施形態および変形例１では、表示素子Ｄとして液晶表示素子が設けられた表示装置の例について説明したが、本発明はこれに限定されることなく、例えば有機電界発光素子（有機ＥＬ素子）、電気泳動型表示素子（E-ink）等、他の表示素子が設けられていてもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の薄膜トランジスタの製造方法に係る実施形態を説明するための製造工程断面図である。
【図２】薄膜トランジスタにおけるゲート電圧とソース−ドレイン電流との関係を示すグラフである。
【図３】本発明の表示装置に係る実施形態における背面側基板に設けられた回路図である。
【図４】本発明の表示装置に係る実施形態を説明するための１画素分の平面図（ａ）とそのＡ−Ａ’断面図（ｂ）である。
【図５】本発明の表示装置に係る実施形態の変形例１を説明するための１画素分の平面図（ａ）とそのＢ−Ｂ’断面図（ｂ）である。
【図６】本発明の表示装置に係る実施形態および変形例１における表示素子の等価回路図である。
【符号の説明】
【００７８】
１，２…液晶表示装置、１１…基板、１２…ソース電極、１３…ドレイン電極、１４…有機半導体層、１５…ゲート絶縁膜、１６…ゲート電極、１７…補助容量電極、１０１…背面側基板、Ｄ…表示素子
【図１】
2007311377.tif 000005
【図２】
2007311377.tif 000006
【図３】
2007311377.tif 000007
【図４】
2007311377.tif 000008
【図５】
2007311377.tif 000009
【図６】
2007311377.tif 000010