(57)【要約】【課題】  従来のゲート部に強誘電体を有する電界効果型トランジスタによる強誘電体メモリは選択アドレスのメモリセルに書き込み動作を行うときに、非選択アドレスのメモリセルはディスターブの影響を受けた。もしくはその影響を除去する為に複雑で長い補正パルスを必要とし、信頼性やアクセスタイムに影響があった。【解決手段】  選択アドレスのメモリセルにデータ書き込む際に、まず反転データを書き込み、その後、本来の正転データを書き込む方式とする。このとき非選択アドレスのメモリセルはディスターブの影響が相殺され、選択アドレスのメモリセルには本来のデータが残る。【選択図】    図１
2007188569.tif 000002
【特許請求の範囲】
【請求項１】
複数本のワード線および複数本のビット線の交点に配置される複数個のゲート部に強誘電体を有する電界効果型トランジスタに対して、選択した前記ゲート部の強誘電体にデータの書き込みを実施する動作工程と、
前記動作工程に先立って前記データの反転データを書き込むディスターブ防止工程と、を有することを特徴とする強誘電体メモリ装置のデータ書き込み方法。
【請求項２】
請求項１記載のゲート部の強誘電体が電界効果型トランジスタのソース側とドレイン側で共に同一のメモリデータで構成されていることを特徴とする強誘電体メモリ装置のデータ書き込み方法。
【請求項３】
請求項１記載のゲート部の強誘電体が電界効果型トランジスタのソース側とドレイン側でそれぞれ独立したメモリデータで構成されていることを特徴とする強誘電体メモリ装置のデータ書き込み方法。
【請求項４】
互いに平行に配置された複数本のワード線と、
前記複数本のワード線と交差した、互いに平行に配置された複数本のビット線と、
前記複数本のワード線および前記複数本のビット線との交点に配置された複数個のゲート部に強誘電体を有する電界効果型トランジスタと、
前記複数本のワード線を制御駆動するワード線選択制御回路と、
前記複数本のビット線を制御駆動するビット線選択制御回路と、
前記ワード線選択制御回路と前記ビット線選択制御回路に複数のレベルの電位を供給する電源回路と、
前記ゲート部に強誘電体を有する電界効果型トランジスタのゲート部の強誘電体に電圧を印加して分極データを書き込む書き込み回路と、
前記ゲート部に強誘電体を有する電界効果型トランジスタの状態を検知する読み出し回路と、を有し、
前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数個のゲート部に強誘電体を有する電界効果型トランジスタの少なくとも一つの選択した強誘電体メモリセルに対してデータを書き込む際に、まず反転データを書き込むディスターブ防止工程を行い、その後、本来の正転データを書き込む動作工程を実施することを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルが行列状に配置された不揮発性メモリ、殊にゲート部に強誘電体薄膜を有する電界効果型トランジスタを用いた強誘電体メモリにおいて、選択アドレスにデータを書き込む際に起こる非選択アドレスのデータへの影響、いわゆるディスターブを排除する書き込み方式と、それを用いた強誘電体メモリ装置の構成に関する。
【背景技術】
【０００２】
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力の観点から強誘電体メモリが注目され、更に非破壊読み出しによる高信頼性、低電圧特性、低消費電力の観点からゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下ＭＦＳＦＥＴと略す場合ある。なお、ＭＦＳＦＥＴとはＭｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。）をメモリ素子として用いるものが注目されている。また、高集積度の観点からワード線とビット線の交点に各々メモリセルを設ける
クロスポイント方式が注目されている。ただし、強誘電体メモリにおいて、クロスポイント方式と呼ぶものは強誘電体薄膜を電極で挟んだ強誘電体コンデンサをメモリ素子として用いたものが一般的である。これらワード線とビット線の交点に各々メモリセルを設けるいわゆるクロスポイント方式はメモリを高集積度に配置できる反面、選択アドレスにデータを書き込む際に非選択アドレスにも好ましくない影響が起こる。つまり一般的にディスターブと呼ばれている現象があり、これを引き起こす点については共通の問題を抱えている。ここではクロスポイント方式における共通のディスターブ現象を抱えている強誘電体コンデンサを用いた強誘電体メモリと、ＭＦＳＦＥＴを用いた強誘電体メモリについて、背景技術として以下に説明する。
【０００３】
まず、強誘電体メモリに使用される強誘電体の特性を図３８、図４０、図４１を参照して簡単に説明する。ここでは強誘電体薄膜の特性をよく示すものとして強誘電体コンデンサを例にとる。
【０００４】
図３８は強誘電体コンデンサの構造を示す断面図である。図３８においては、破線３８４９に囲まれた内部が強誘電体コンデンサであり、強誘電体薄膜３８４０を電極３８４１と３８４２で挟んで構成されている。なお、図３９は図３８の強誘電体コンデンサを回路図等に用いる際のシンボルとする。
【０００５】
図４０は図３８における強誘電体薄膜３８４０、もしくは強誘電体コンデンサ３８４９の印加電圧と内部分極電荷の代表的な特性例を示すものである。さて、図４０に示した分極電荷−印加電圧特性から解るように図３８の強誘電体コンデンサ３８４９は印加電圧のかけた方向、あるいは履歴により、ヒステリシス特性を一般的に持っている。つまり図４０に示すように、強誘電体コンデンサの両端に印加電圧Ｖをかけて特性点４００４とした後、端子４０４１、４０４２を開放して電位差を０とすると特性点４００５に遷移する。また、印加電圧（−Ｖ）をかけて特性点４００１とした後、端子４０４１、４０４２を開放して電位差を０とすると特性点４００２に遷移する。つまり端子３８４１、３８４２を開放して電位差０とした状態は前状態の印加電圧の加え方により、残留分極電荷の互いに異なる２つの内部状態、すなわち特性点４００５にも特性点４００２にもとらせることができる。これは電源を切っても残留分極が異なる状態を保持していることを意味している。
【０００６】
ここで内部分極の状況をより解りやすく様子を示したのが図４１である。図４０の特性点４００１〜４００６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図４１の（Ａ）〜（Ｆ）に示すようになる。ただし、図４０における印加電圧Ｖは、図４１において上部のコンデンサの電極を基準として正負を定めている。図４０および図４１から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図４１の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【０００７】
また、図４０に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶＢ）をかけると、特性点４００４に移動する。このとき、前の状態が特性点４００２であれば図４０に示すΔＱ１の電荷が取り出され、特性点４００５の状態であればΔＱ０の電荷が取り出される。図４０から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。
【０００８】
したがって、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜に抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知できる。
【０００９】
一方、抗電界以下の電圧しか印加されなければ前の記憶状態をそのまま保つ。以下にそれを利用したクロスポイント型強誘電体メモリ（クロスポイントＦｅＲＡＭ）について述べる。
【００１０】
図４は図４０と同じ特性を持つ強誘電体コンデンサの特性を再記したものであるが、図４において強誘電体コンデンサに（１／３）Ｖの電圧を印加した場合は特性点が遷移するものの抗電圧以下であるので、残留分極の正負の極性は変わらず、再び印加電圧を０にすれば残留分極電荷の増減はあるもののデータとしては同じ極性のデータを保存している。また、−（１／３）Ｖをかけて再び印加電圧を０にした場合も同じ極性のデータを保存している。
【００１１】
以上の特性を利用して、メモリ装置のワード線群とビット線群の各々の交点に強誘電体コンデンサを行列状に配置した、いわゆるクロスポイント型強誘電体メモリ（クロスポイントＦｅＲＡＭ）がある。
【００１２】
一例として、図３に示す如く電源電圧Ｖを３分割して、０、（１／３）Ｖ、（２／３）Ｖ、Ｖの各電位を作り出し、ワード線とビット線に適切に加え制御する。そして０データを選択アドレスに書き込む場合は、図３の左側の（０）の状態、および図１１に示すように選択アドレスの選択ワード線ＳＷＬにはＶ電位を、選択ビット線ＳＢＬには０電位を、また、非選択アドレスのワード線ＵＷＬには（１／３）Ｖ電位を、また、非選択アドレスのビット線ＵＢＬには（２／３）Ｖ電位をそれぞれ印加する方式である。このとき、選択アドレスのメモリセルの強誘電体コンデンサにはＶの電圧が加わり、非選択アドレスのメモリセルの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されるので、選択アドレスのみ０データとなり、非選択アドレスのメモリセルは前のデータを保持する。したがって、非選択アドレスのメモリセルの状態は保持したまま、選択アドレスのみ０データを書き込むことができる。また、１データを選択アドレスに書き込む場合には、図３の右側の（１）の状態、および図１２に示すような各電位を各制御線に与えれば非選択アドレスのメモリセルの状態は保持したまま、選択アドレスのみ０データを書き込むことができる。
【００１３】
しかしながら、この方式においては非選択アドレスのメモリセルの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されるので保持データの極性によってはデータの保持に悪影響がでることがある。その例を次に説明する。
【００１４】
図４４は０データを連続して書き込んだ場合の選択アドレスと非選択アドレスの各メモリセルの遷移状態を示したものである。
【００１５】
図４４に示すように選択アドレスに０データを連続して書き込む為に選択ワード線ＳＷＬ、非選択ワードＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬに図４４に示した各電位を印加すると選択アドレスのメモリセルＳＣＳのみならず、非選択のメモリセルＵＣＷ、ＵＣＢ、ＵＣＮもまた（０）、（１）の記憶データによって、それぞれ図４４のメモリセルのヒステリシス特性図上を遷移する。なお、非選択のメモリセルＵＣＷ、ＵＣＢ、ＵＣＮの相違は図１３を用いて後述する。
【００１６】
このとき、非選択アドレスのメモリセルの強誘電体コンデンサにも（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されているので、データが反転することはなくとも、記憶データに相当する残留分極に影響がでることがある。図４４において、非選択アドレスのメモリセルであるＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）には記憶データとなる残留分極が減少する方向に強誘電体コンデンサに電圧が繰り返し加わることになる。この様子を図４４では該当個所を残留分極が黒丸から白丸、そして白抜きの四角、白抜きの三角で表現している。また、このようすを図４２にも示す。図４２において、特性点４００５に−（１／３）Ｖの電位が繰り返し加わった場合に０データに相当する残留分極が繰り返し減少する様子と、特性点４００２に（１／３）Ｖの電位が繰り返し加わった場合に１データに相当する残留分極が繰り返して減少していく様子を示している。
【００１７】
以上、本来は不要な電圧が加わることにより、残留分極のデータが悪影響を受けることをディスターブと一般的に呼ばれ、認識されていて対策が行われている場合がある。
【００１８】
そのディスターブ対策の例としては選択アドレスにデータを書き込むように各選択ワード線と非選択ワード、そして選択ビット線と非選択ビット線に電圧を印加した後、非選択アドレスにディスターブ現象で与えた影響を相殺する補正パルスを加える方式が知られている。概念的には図４５に示すように、まず書き込みパルス４５０１を加え、その後、補正パルス４５０２を供給して悪影響を相殺する方式である。具体例として、図４６がある。図４６において、０の書き込みパルス４６０１を加えた後に、補正パルス４６０２を複数個加えて補正している。なお、図４６に示すものは特許文献１である。
【００１９】
また、具体的なパルス波形は異なるが、書き込み後、補正パルスを加える同様な方式として、特許文献２および特許文献３がある。
【００２０】
また、図１９は強誘電体薄膜をゲート部に有する電界効果型トランジスタＭＦＳＦＥＴの構造を示す断面図である。図１９において、１９００はＰＺＴ等からなる強誘電体薄膜であり、１９０２、１９０３は燐（Ｐ）等の不純物原子をドープされたＮ型拡散層からなるドレイン電極またはソース電極であり、１９０１は金属または半導体からなるゲート電極である。また、１９０９はシリコン基板もしくはチャネルである。
【００２１】
さて、図２１は図１９で示した構造のＭＦＳＦＥＴに電圧をかけた場合の状態を示したものである。図２１において、ゲート電極２１０１に０電位、ソース電極、もしくはドレイン電極となるＮ型拡散層２１０２、２１０３に端子２１０５、２１０６を通してＶ電位を印加している。すると、強誘電体薄膜２１００には電圧が加わり、電界が発生するので、ゲート電極に近い方の強誘電体薄膜には正の極性の分極、チャネル２１０９に近い方の強誘電体薄膜には負の極性の分極電荷が生じる。
【００２２】
また、図２２は図１９で示した構造のＭＦＳＦＥＴに図２１とは逆の電圧をかけた場合の状態を示したものである。つまり、図２２において、ゲート電極２１０４にＶ電位、ソース電極、もしくはドレイン電極となるＮ型拡散層２１０２、２１０３に端子２１０５、２１０６を通して０電位を印加している。すると、強誘電体薄膜２１００には図２１とは逆の電圧が加わり、逆向きの電界が発生するので、ゲート電極に近い方の強誘電体薄膜には負の極性の分極、チャネル２２０９に近い方の強誘電体薄膜には正の極性の分極電荷が生じる。
【００２３】
図２１の場合にはチャネル２１０９に近い部分の強誘電体薄膜には負の極性の分極が生じていて、チャネル２１０９には正の電荷を誘起するように作用するので、チャネルが形成しにくくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が高くなる。
【００２４】
一方、図２２の場合にはチャネル２２０９に近い部分の強誘電体薄膜には正の極性の分極が生じていて、チャネル２２０９には負の電荷を誘起するように作用するので、チャネルが形成しやすくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が低くなる。これらの内部分極電荷は強誘電体薄膜にかかる電圧を０にして開放しても残留分極として残り、記憶されている。したがって、新たにゲート電極とドレイン電極もしくはソース電極に加わる電圧が抗電圧以下ならば残留分極は前の状態を反映し、前の状態によって、スレッショルド電圧が異なり、ＭＦＳＦＥＴに流れる電流に差異が生ずる。したがって、メモリ素子として用いることができる。
【００２５】
以上のＭＦＳＦＥＴを図１７のようにシンボルとして表現をし、図１８、あるいは図４８のように行列状に配置し、ワード線とビット線の交点にデータを書き込む方式がある。この際にワード線とビット線に加える制御信号として、前述したクロスポイントの１／３Ｖ方式を用いることはできる。ただし、この方法を用いれば非選択ビットにディスターブの影響を与えかねないという問題は同様に生ずる。
【００２６】
なお、前述したゲート部に強誘電体薄膜を用いた電界効果型のトランジスタをメモリ素子として用いることを示したものとしては特許文献４がある。
【００２７】
また、図１８あるいは図４８のようにメモリセル群を配置したものとしては特許文献５がある。
【００２８】
また、純粋なクロスポイント方式とは異なるがＭＦＳＦＥＴを用いている方式でありながら、書き込みの際のディスターブ現象について言及したものとしては特許文献６がある。
【００２９】
【特許文献１】特開２００３−２８８７８４号公報
【特許文献２】特開２００４−２２７６８６号公報
【特許文献３】特開２００５−８５３３２号公報
【特許文献４】特開平１１−２５１５８６号公報
【特許文献５】特開平８−３１６４４０号公報
【特許文献６】特開平７−１０６４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記に示した特許文献１、２、３の従来のデータ書き込み方式では、選択ビットに書き込む際の制御電圧を組み合わせによって非選択ビットに与える影響、つまりディスターブ現象を補償するために２発以上の複雑な補正パルスを必要としていた。つまり、単純に補正に必要な条件を考慮して、補正パルスを１発で構成すると抗電圧を越える電圧条件が必要となり、この条件を満たした１発の補正パルスで補償を行えば、せっかく書き込んだデータが元に戻ってしまう。したがって、抗電圧以下の電圧で、選択アドレスの書き込みデータをそのままに保ちながら、書き込みの際の非選択アドレスが受けた影響を相殺するには、抗電圧以下のパルスを数回に分けて組み合わせ、合成した補正パルスとして印加する必要がある。したがって、それに要するタイミングとシーケンスのためにアクセスタイムが長くなり、かつ消費電力も増加するという課題があった。
【００３１】
また、複雑な補正パルスとシーケンスを構成する為に制御回路が増加し、チップ面積の増加や、レイアウト上の困難さをもたらすという課題があった。
【００３２】
また、そもそも強誘電体コンデンサを用いた不揮発性メモリの場合には読み出しの際にデータを破壊して読み出すので、再書き込みが必要であり、メモリ装置全体の特性として、アクセスタイムやサイクルタイムの増加や、デバイスとしての信頼性が生ずるという課題が特許文献１、２、３にはある。
【００３３】
また、特許文献４では単体のＭＦＳＦＥＴについての記述はあるが、メモリ素子を行列状に配置した場合の制御方式についてはふれていない。
【００３４】
また、特許文献５ではＭＦＳＦＥＴ及びそのワード線とビット線を行列状に配置する方法については例示されているが、より実際的な制御方式やその際に強誘電体メモリの宿命として生ずるディスターブ対策については示されていない。
【００３５】
また、特許文献６ではＭＦＳＦＥＴ及びそのワード線とビット線を行列状に配置し、かつディスターブを排除する方法について述べているが、各ＭＦＳＦＥＴに対し、それぞれ１個余計に二端子素子を追加しており、かつ該二端子素子を制御する信号線が増えているので、集積度が低下するという問題を有している。
【００３６】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、短時間かつ簡単な方法でディスターブ現象を補償することにより、アクセスタイムが速く、かつ消費電力も少なく、かつ回路構成も適正な規模の書き込み方式と、不揮発性メモリを提供することを目的とする。
【００３７】
かつ、ＭＦＳＦＥＴを用いて書き込み時におけるディスターブ現象を補償することにより、ＭＦＳＦＥＴが本来持つ、非破壊読み出し、高速、高集積、高信頼性の特徴を活かした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００３８】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
【００３９】
すなわち、第１の発明は、複数本のワード線および複数本のビット線の各交点に形成される複数個のゲート部に強誘電体を有する電界効果型トランジスタに対して、選択した前記ゲート部の強誘電体にデータの書き込みを実施する動作工程と、前記動作工程に先立って前記データの反転データを書き込むディスターブ防止工程と、を備えている。
【００４０】
第２の発明は、第１の発明において、前記ゲート部の強誘電体が電界効果型トランジスタのソース側とドレイン側で共に同一のメモリデータとなるように構成した。
【００４１】
第３の発明は、第１の発明において、前記ゲート部の強誘電体が電界効果型トランジスタのソース側とドレイン側でそれぞれ独立したメモリデータとなるように構成した。
【００４２】
第４の発明は、互いに平行に配置された複数本のワード線と、前記複数本のワード線と交差した、互いに平行に配置された複数本のビット線と、前記複数本のワード線および前記複数本のビット線との各交差点に配置された複数個のゲート部に強誘電体を有する電界効果型トランジスタと、前記複数本のワード線を制御駆動するワード線選択制御回路と、前記複数本のビット線を制御駆動するビット線選択制御回路と、前記ワード線選択制御回路と前記ビット線選択制御回路に複数のレベルの電位を供給する電源回路と、前記ゲート部に強誘電体を有する電界効果型トランジスタのゲート部の強誘電体に電圧を印加して分極データを書き込む書き込み回路と、前記ゲート部に強誘電体を有する電界効果型トランジスタの状態を検知する読み出し回路と、を備え、前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数のゲート部に強誘電体を有する電界効果型トランジスタの少なくとも一つの選択セルに対して、データを書き込む際にまず反転データを書き込み、その後に本来の正転データを書き込む電圧を印加するように構成した。
【００４３】
このような構成からなる本発明によれば、反転データを書き込んでから本来の正転データを書き込む方法をとるので、非選択アドレスは反転と正転の互いに逆のディスターブの影響をともに受けることとなり、確実に相殺できるという効果がある。
【００４４】
また、本発明では反転データと本来の正転データの書き込みという２発の単純パルスのみの書き込み動作となるので、短時間で行うことができ、アクセスタイムや消費電力への影響が少なく、高速動作や低消費電力性を保つことができるという効果がある。
【００４５】
また、本発明では反転データと正転データの書き込みであるので、複雑な回路を構成する必要もなく、回路構成に要する素子数と、チップ占有面積が少なく、レイアウトが容易であるという効果がある。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施形態について、図面を参照して説明する。
（本発明の強誘電体メモリ装置におけるデータ書き込み方法の第１実施形態）
本発明の強誘電体メモリ装置におけるデータ書き込み方法の第１実施形態について述べる。なお、強誘電体メモリとしてゲート部に強誘電体薄膜を有する電界効果型トランジスタを用いている。まず以下に印加波形から説明する。
（第１実施形態の電圧印加波形の概要）
図１（Ａ）、（Ｂ）は、ゲート部に強誘電体薄膜を有するＮ型の電界効果型トランジスタを行列状に配置して構成した強誘電体メモリ装置において、図３に示した制御電圧を３分割４電位の方式で、図５のようにワード線とビット線を経由してデータ書き込む方法の第１実施形態を示す電圧印加波形図である。図１（Ａ）は０データを書き込む際の電圧印加波形図であり、図１（Ｂ）は１データを書き込む際の電圧印加波形図である。
【００４７】
なお、ここで１データとはＮ型のＭＦＳＦＥＴを用いた際にスレッショルド電圧が低下して電流が流れやすくなる状態の分極データを意味している。また０データとはスレッショルド電圧が高くなり、ＭＦＳＦＥＴの電流が流れにくくなる分極データを意味している。ただし、どちらの状態をデータ０とし、あるいはデータ１とするかは定義上の問題であって、本質的には意味がなく、逆に定義してもさしつかえない。
【００４８】
また、図２１、図２２のように電界効果型トランジスタのゲート部の強誘電体薄膜にデータは書き込み、記憶されるが、この際、トランジスタのソースもしくはドレインとなる２端子については特に区別せずに共通のデータを強誘電体薄膜に持つ方式をとる。
【００４９】
また、ワード線とビット線を経由してＭＦＳＦＥＴのゲート部の強誘電体薄膜に電圧を加えてデータを書き込む際に、ゲート電極とソース電極もしくはドレイン電極との間に電圧を印加することになるので、前述した強誘電体コンデンサの書き込みとほぼ同じ考え方、方法を適用できる。
【００５０】
また、図１に示した記号ＳＷＬ、ＵＷＬ、ＳＢＬＳ、ＳＢＬＤ、ＵＢＬは図３あるいは図５あるいは図７、図８に示したそれぞれ選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤ、非選択ビット線ＵＢＬを意味している。
【００５１】
またここで、選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤとはメモリセルとしてＭＦＳＦＥＴを用いているので、トランジスタのソース電極とドレイン電極の２本のビット線があり、それらを区別するものである。ただし、ビット線につながるトランジスタの２つの電極が、それぞれソース電極となるかドレイン電極となるかは電位のかけ方により変化するので、絶対的な意味はなく、あくまでビット線につながるＭＦＳＦＥＴの２つの電極を区別する為の便宜的な名称、記号である。
【００５２】
さて、図１（Ａ）のＴ１の区間において、選択アドレスにディスターブ防止の為のダミー工程として１データを書き込むことに相当する各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬには０電位、ＵＷＬには（２／３）Ｖ電位、ＳＢＬＳ及びＳＢＬＤにはＶ電位、ＵＢＬには（１／３）Ｖ電位を加えている。なお、選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）の具体的な構成は図８に示している。
【００５３】
また、Ｔ３の区間において、選択アドレスに本来のデータである０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬにはＶ電位、ＵＷＬには（１／３）Ｖ電位、ＳＢＬＳ及びＳＢＬＤには０電位、ＵＢＬには（２／３）Ｖ電位を加えている。なお、選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）の具体的な構成は図７に示している。
【００５４】
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬＳ、ＳＢＬＤ、ＵＢＬは０電位である。
【００５５】
以上の動作においてはＴ１とＴ３の区間では非選択アドレスのメモリセルからみれば抗電圧以下の電圧（−（１／３）Ｖ、もしくは（１／３）Ｖ）を受けながら、それぞれ互いに逆の関係の電位であるので、残留分極によるデータを保存しながら、ディスターブによる影響は相殺されている。また、選択されたアドレスのメモリセルはＴ３区間で本来の０データを書き込まれており、Ｔ４区間の待機状態においては残留分極として０データが保持されている。したがって、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータを書き込むという本来の目的が達成されている。
【００５６】
また、図１（Ｂ）は前述したように、１データを書き込む際の電圧印加波形図であるが、図１（Ｂ）のＴ１の区間において、選択アドレスに０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。そして、Ｔ３の区間において、選択アドレスに１データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。この場合も図１で前述した理由と同様の理由により、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータ１を書き込むという本来の目的が達成されている。
【００５７】
この電圧印加波形の動作と効果、あるいは他の実施例を詳細に説明する前に、次にＭＦＳＦＥＴについてより詳しく説明する。
（ＭＦＳＦＥＴについて）
本発明のディスターブ現象をなくす電圧印加波形の効果、応用をより詳しく説明する為に、ゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）の構造や動作を、一部、前述した内容と重複するが以下により詳しく説明する。
【００５８】
図１９は強誘電体薄膜をゲート部に有する電界効果型トランジスタの構造を示す断面図である。図１９において、１９００は強誘電体薄膜であり、１９０２、１９０３は燐（Ｐ）等の不純物原子をドープされたＮ型拡散層からなるドレイン電極またはソース電極であり、１９０１は金属または半導体からなるゲート電極である。また、１９０９はシリコン基板もしくはチャネルである。なお、ＭＦＳＦＥＴのゲート部にある強誘電体薄膜１９００の材質としてはＰＺＴもしくはＰＺＴＮあるいはＳＢＴ等の無機強誘電体材料を想定している。ここでＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、また、ＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。
【００５９】
さて、前述したように図２１は図１９で示した構造のＭＦＳＦＥＴに電圧をかけた場合の状態を示したものである。図２１において、端子２１０４を経由してゲート電極２１０１に０電位、ソース電極、もしくはドレイン電極となるＮ型拡散層２１０２、２１０３に端子２１０５、２１０６を通してＶ電位を印加している。すると、強誘電体薄膜２１００には電圧が加わり、電界が発生するので、ゲート電極に近い方の強誘電体薄膜には正の極性の分極、チャネル２１０９に近い方の強誘電体薄膜には負の極性の分極電荷が生じる。
【００６０】
また、同じく前述したように図２２は図１９で示した構造のＭＦＳＦＥＴに図２１とは逆の電圧をかけた場合の状態を示したものである。つまり、図２２において、端子２１０４を経由してゲート電極２１０１にＶ電位、ソース電極、もしくはドレイン電極となるＮ型拡散層２１０２、２１０３に端子２１０５、２１０６を通して０電位を印加している。すると、強誘電体薄膜２１００には図２１とは逆の電圧が加わり、逆向きの電界が発生するので、ゲート電極に近い方の強誘電体薄膜には負の極性の分極、チャネル２２０９に近い方の強誘電体薄膜には正の極性の分極電荷が生じる。
【００６１】
図２１の場合にはチャネル２１０９に近い部分の強誘電体薄膜には負の極性の分極が生じていて、チャネル２１０９には正の電荷を誘起するように作用するので、チャネルが形成しにくくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が高くなる。
【００６２】
一方、図２２の場合にはチャネル２２０９に近い部分の強誘電体薄膜には正の極性の分極が生じていて、チャネル２２０９には負の電荷を誘起するように作用するので、チャネルが形成しやすくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が低くなる。これらの内部分極電荷は強誘電体薄膜にかかる電圧を０にして開放しても残留分極として残り、記憶されている。したがって、新たにゲート電極とドレイン電極もしくはソース電極に加わる電圧が抗電圧以下ならば残留分極は前の状態を反映し、前の状態によって、スレッショルド電圧が異なり、ＭＦＳＦＥＴに流れる電流に差異が生ずる。したがって、メモリ素子として用いることができる。
【００６３】
以上のＭＦＳＦＥＴを図１７のようにシンボルとして表現する。図１７において、１７０１がゲート電極であり、１７０２がソース電極もしくはドレイン電極であり、１７０３がドレイン電極もしくはソース電極である。強誘電体メモリとして用いられる場合にゲート電極１７０１はワード線１７０４に接続され、また、ソース電極１７０２は第１ビット線１７０５に、ドレイン電極１７０３は第２ビット線１７０６にそれぞれ接続されて使用される。
【００６４】
図１８は図１７に示した複数個のＮ型のＭＦＳＦＥＴを行列状に配置して、ワード線、ビット線を共有したメモリセルアレイとしたものである。そして、ＭＦＳＦＥＴのゲート部の強誘電体薄膜に記憶した残留分極によるデータを読み出す場合の制御方法を示している。
【００６５】
図１８において、選択したメモリセルであるＭＦＳＦＥＴ１８０１の強誘電体の記憶データを読み出す場合にはＭＦＳＦＥＴ１８０１のゲートに接続されたワード線ＳＷＬを選択して、正の電位ＶGを与え、ソース電極に接続した選択第１ビット線ＳＢＬＳに０電位を与え、ドレイン電極に接続した選択第２ビット線ＳＢＬＤに正の電位ＶGを与える。このとき、ＭＦＳＦＥＴ１８０１はＮ型の電界効果型トランジスタであって、ソース電極は０電位、ゲート電極とドレイン電極は正の電位ＶGが加わるのでオン（ＯＮ）し、電流が流れる。なお、正の電位ＶGとはＭＦＳＦＥＴのスレッショルド電圧より高く、かつ強誘電体薄膜の抗電圧より低い電圧である。
【００６６】
このときゲート部の強誘電体の残留分極は図２１もしくは図２２のようであって、どちらの極性の残留分極かによってＭＦＳＦＥＴのスレッショルド電圧が変わり、流れる電流値に差異が生ずる。また、図１８において、他のワード線、およびビット線はすべて０電位を与えており、選択メモリセルであるＭＦＳＦＥＴ１８０１以外のＭＦＳＦＥＴはすべてオフ（ＯＦＦ）となって、電流が流れない。したがって、ＭＦＳＦＥＴ１８０１の電流値が検出できて、データの１、０を判定できる。また、ＭＦＳＦＥＴ１８０１以外のメモリセルのデータを読みとる場合には、そのメモリセルに該当するワード線とビット線を前述した電位と同様の組み合わせで選択する。以上からメモリセル群におけるすべてのＭＦＳＦＥＴのデータを読みとることができる。
（１個のＭＦＳＦＥＴに２つのデータを記憶させる手法）
以上においては図２１と図２２でＭＦＳＦＥＴのゲート部における強誘電体の分極は単一の場合について説明したが、図２３、図２４に示すようにＭＦＳＦＥＴのゲート部の強誘電体薄膜において２ヶ所に独立したデータを記憶させる手法について説明する。
【００６７】
さて、図２３、図２４において、ソース電極もしくはドレイン電極となるＮ+拡散２３０２は第１端子２３０５に接続されており、またドレイン電極もしくはソース電極となるＮ+拡散２３０３は第２端子２３０６に接続されているので、ゲート端子２３０４を介したゲート電極２３０１との間にそれぞれ独立した電圧をかけることが可能であって、図２３のように第１端子２３０５側と、第２端子２３０６側に近い強誘電体薄膜２３００に同一の分極を書き込むことも、また、図２４に示すように異なる分極を書き込むことも可能である。
【００６８】
更に、図２５に示すようにＮ型ＭＦＳＦＥＴのＮ+拡散２５０２をソース電極にＮ+拡散２５０３をドレイン電極となるように、第１端子２５０５に０電位、ゲート電極２５０１に接続するゲート端子２５０４と第２端子２５０６にスレッショルド電圧より高く、抗電圧より低い正の電圧Ｖ1をかければ図２５に示すＭＦＳＦＥＴはオン（ＯＮ）して電流が流れる。このとき、ゲートとドレインが同電位であるので、スレッショルド電圧が正の値であるかぎり飽和条件を満たすのでＭＦＳＦＥＴは飽和領域で動作する。飽和領域の電界効果型トランジスタに流れる電流Ｉはゲート・ソース間の電圧をＶGS、スレッショルド電圧をＶth、コンダクタンス定数βとすれば、
Ｉ＝（１／２）・β（ＶGS−Ｖth）2
で表現される。つまり、ドレイン側は空乏層領域が生じるのでドレイン側の状態はあまり流れる電流に影響を与えず、ソース側のゲート・ソース間の電位差でほぼ決定されるようになる。したがって、図２６に示すようにゲート部の強誘電体薄膜に内部残留分極を持つＭＦＳＦＥＴにおいてはソース側のスレッショルド電圧は流れる電流に大きな影響を与える、つまりソース電極となるＮ+電極２５０２に近い強誘電体薄膜の残留分極２６０７はチャネル領域２６１１の誘起電荷に大きな影響を与えるが、ドレイン電極となるＮ+拡散２５０３に近い強誘電体薄膜の残留分極２６０８は空乏層２５１３上に位置するので流れる電流にはあまり影響を与えない。したがって、ゲート部の強誘電体薄膜の残留分極は飽和領域動作の電界効果型トランジスタにおいてはソース側に位置するか、ドレイン側に位置するかにより大きく影響力は異なる。
【００６９】
そして、ソース側かドレイン側かは第１端子２３０５、第２端子２３０６への電位の与え方で変えられる。つまり、図２６における第１端子２３０５、第２端子２３０６への電位のかけ方を逆にして、第２端子２５０６に０電位、第１端子２５０５とゲート端子２５０４にスレッショルド電圧より高く、抗電圧より低い正の電圧Ｖ1をかければ、Ｎ+電極２５０３がソース電極となり、Ｎ+電極２５０３に近い強誘電体薄膜の残留分極２６０８はチャネル領域の誘起電荷に大きな影響を与える。一方、Ｎ+電極２５０２に近い強誘電体薄膜の残留分極２６０７は空乏層の上に位置して流れる電流への影響は少なくなる。その結果、ＭＦＳＦＥＴに流れる電流は残留分極２６０８に大きく左右された値となる。
【００７０】
以上より、ＭＦＳＦＥＴの第１電極側と第２電極側に記憶された残留分極は独立に読み出すことが可能である。したがって、図２３、図２４に表したような１個のＭＦＳＦＥＴにソース側とドレイン側に別々に独立させて残留分極を書き込み、記憶させ、更に読み出す際には飽和領域の動作条件の電位をソース電極、ゲート電極、ドレイン電極にそれぞれ加え、かつ、ソース側とドレイン側を電位的に入れ替えて別々に読み出すことにより２ビットの情報を記憶できる強誘電体メモリセルとして適用できる。
【００７１】
以上のようにＭＦＳＦＥＴに１ビットの情報を記憶させる方法と、ソース側とドレイン側に別々のデータとして２ビットを記憶させる方法がある。次に両手法における書き込み方とディスターブについて述べる。
（ワード線とビット線の制御手法）
１個のＭＦＳＦＥＴに１ビットのデータを格納する手法については図７と図８を用いて述べた。図７、図８は１個のＭＦＳＦＥＴに１ビットのデータを格納するだけであり、制御信号である選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤと選択ワード線ＳＷＬの交点２カ所で１ビットのデータとなっている。このとき、書き込む際には選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤは同一の電位で書き込みを行う。
【００７２】
なお、図５はＭＦＳＦＥＴを行列状に配置して、ワード線、ビット線を共有したメモリセルアレイにおいて、各選択、非選択のワード線、ビット線の制御信号の与えた様子を示したものであり、図７に対応している。
【００７３】
また、図９、図１０では１個のＭＦＳＦＥＴに２ビットを格納する場合を示している。図９、図１０では例えば選択第１ビット線ＳＢＬＳと選択ワード線ＳＷＬの交点にデータが書き込まれるが、選択第２ビット線ＳＢＬＤには別のデータが独立して存在するので、選択第２ビット線ＳＢＬＤは非選択ビット線ＵＢＬと同一の電位が制御信号として与えられている。
【００７４】
なお、図６はＭＦＳＦＥＴを行列状に配置して、ワード線、ビット線を共有したメモリセルアレイにおいて、各選択、非選択のワード線、ビット線の制御信号の与えた様子を示したものであり、図９に対応している。
【００７５】
以上、ＭＦＳＦＥＴとしてはソース側に対応する選択第１ビット線ＳＢＬＳとドレイン側に対応する選択第２ビット線ＳＢＬＤの２本があるが、データの格納場所という観点からは書き込みの際には選択ワード線と選択ビット線という観点のみで両者を同じように扱える。つまり、図１１、図１２のように統一的に扱うこともできる。図１１、図１２において、選択ビット線ＳＢＬは図７、図８のように１個のＭＦＳＦＥＴに１ビットの場合には選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤの２本をまとめて表すものとする。また、図９、図１０のように１個のＭＦＳＦＥＴに２ビットの場合には選択第１ビット線ＳＢＬＳの１本が図１１、図１２では選択ビット線ＳＢＬの１本に対応するものとする。
【００７６】
以上のように１個のＭＦＳＦＥＴに１ビットを蓄積する手法と２ビットを蓄積する手法があり、その両者の場合についてディスターブをそれぞれ述べるのは煩雑であるので、選択ワード線と選択ビット線の交点の選択メモリセルという観点で図１１、図１２に示した方法で以下は扱っていく。
（選択及び非選択ワード線・ビット線・メモリセルの各記号の定義）
図１３は複数の平行したワード線と、複数のビット線を交差させ、その交点にメモリセルを行列状に配置したメモリセルアレイであって、選択したワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬと、その結果生じる、選択アドレスのメモリセルＳＣＳ、選択ワード線上の非選択アドレスのメモリセルＵＣＷ、選択ビット線上の非選択アドレスのメモリセルＵＣＢ、非選択ワード線上かつ非選択ビット線上の非選択アドレスのメモリセルＵＣＮ、等の位置関係と記号を定義したものである。
【００７７】
また、図１４は図１３におけるビット線が選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤと２本が存在するが、書き込みの場合、あるいはディスターブを扱う場合には事実上、１本のＳＢＬとして扱ってもさしつかえない場合の様子をあらためて表現したものである。つまり、図１４でビット線側は２本があるが、記憶データはビット線２本の間で共通であって事実上１本のように扱える場合を示している。
【００７８】
例えば、図７、図８においては選択第１ビット線ＳＢＬＳ、選択第２ビット線ＳＢＬＤと２本が存在しているが、これを図１１、図１２のように取り扱う場合に、図１４を図１３として見なせることを表現している。
【００７９】
以降は特別にことわらない限りは図１３のように単純に扱い、表現するものとする。
（ディスターブについて）
さて、ＭＦＳＦＥＴのゲート部の強誘電体薄膜にデータを書き込む際において、強誘電体はキャパシタと実質的にほぼ同じ作用となり、ディスターブ等の特性を考慮する場合には強誘電体コンデンサと同じように扱える。したがって、ＭＦＳＦＥＴの強誘電体薄膜に受けるディスターブの影響については強誘電体薄膜そのもの、もしくは強誘電体コンデンサと同等として考える。
【００８０】
さて、図４２、図４４を用いて前述したように、非選択アドレスの箇所とデータによっては他のメモリセルが選択されて書き込まれた際に、そのときのワード線とビット線の電位によって、非選択アドレスのメモリセルであっても、抗電圧以下の電圧が繰り返し加わり、その影響を受けることがある。つまり、いわゆるディスターブが繰り返されことになると、次第に残留分極が減少してしまうことがある。これは図４２に示すように残留分極が減少する電圧が繰り返しかかることが起きるような方式となっている為である。たとえば、図４２における特性点４００２において（１／３）Ｖの電圧が強誘電体コンデンサからなるメモリセルに加わると特性点４０１２に移る。そこで、印加電圧を０にするとヒステリシス特性の為に元の特性点４００２に戻らず、少し残留分極が減少した特性点４０１３になる。この後、さらに（１／３）Ｖの電圧がメモリセルに加わると特性点４０１２のやや上部の特性点に移り、そこで印加電圧を０とすると特性点４０１３より更に上部の特性点に移行する。これを繰り返すと特性点４００２に当初あった残留分極は次第に減少していく。
【００８１】
また、特性点４００５では−（１／３）Ｖの印加を繰り返すとほぼ同様の残留分極の減少を引き起こす。つまり特性点４００５に−（１／３）Ｖの電圧が印加されると特性点４０１５に移り、その後、印加電圧を０にすると元の特性点４００５ではなく、特性点４０１６に移行する。このとき残留分極は元の特性点４００５より減少している。この減少分を補償せずに、同様のことを繰り返せば特性点４００５に当初あった残留分極は次第に減少していく。
【００８２】
以上の残留分極の減少を防ぐための手法を次ぎに説明する。
（印加電圧波形とディスターブの相殺方法）
図４３はメモリセルに用いる強誘電体キャパシタの残留分極−印加電圧特性であり、この図を用いてディスターブ相殺の基本的な考え方を説明する。
【００８３】
図４２を例にして前述したことと同様の理由により、図４３において、データ０に相当する特性点４００５において、−（１／３）Ｖの電圧が加わると、特性点４０１５に移動し、かつ、その後、印加電圧が解除されて強誘電体キャパシタの両端の電位が０になった場合に元の特性点４００５ではなく、若干、残留分極の少ない特性点４０１６に遷移する。このとき、特性点４００５と４０１６では残留分極に△Ｐｒの差異が生ずる。これが繰り返されると図４２で前述したように残留分極は減少しつづけてしまうので、次のような対策をとる。それは特性点４０１６に遷移するようなディスターブの影響を受ける場合には（１／３）Ｖの逆の電位をかけ、特性点４０１４あるいはその近傍に遷移させる方法であり、それにより、残留分極の影響△Ｐｒを相殺させる方法である。
【００８４】
また、データ１に相当する特性点４００２において、（１／３）Ｖの電圧が加わると、同様のことが起こりうるので、そのようなディスターブの影響を受ける場合には−（１／３）Ｖの逆の電位をかけ、特性点４０１１あるいはその近傍に遷移させることにより、残留分極の影響△Ｐｒを相殺させる方法が有効である。
【００８５】
つまり、±△Ｖのディスターブにより、±△Ｐｒの影響を受ける場合には、逆の電圧を加えることにより、残留分極の影響を相殺する。つまり、ディスターブとして加わる電圧を総合的に積算するようにして、
Σ△Ｖ＝０
とすることにより、残留分極の変化を積算すれば、
Σ△Ｐｒ＝０
を達成するようにする。なお、Σ△Ｖ＝０において、印加電圧の順番には拘らない。つまり、書き込みシーケンス（手順）のなかで前述の条件式が満たされていれば、過渡的に残留分極が減少したとしても、回復、補償する工程が前後どこかに入れば、繰り返し悪化していくことは避けられる。以上の考え方を反映した手法を後述する。
（反・正データの二度書き込みによるディスターブの相殺手法）
本発明では本来のデータを書き込んだ後に補正パルスによるディスターブの補償を行う従来方法ではなく、先にディスターブ補償の機能を持つ、本来のデータの反転データの書き込みを行い、その後、本来のデータを書き込む手法をとる。
【００８６】
この反転データと正転データを二度書き込むことにより、ディスターブを相殺する方法について、次に詳しく述べる。
（０データを書き込む場合の印加波形と分極の遷移）
図１５は図１（Ａ）で示した本発明の手法を用いて０データを書き込む場合の動作をより詳しく示すものである。なお、図１（Ａ）では選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤを分けて示しているが、図１５では選択ビット線ＳＢＬとひとつで表現している。これは前述したように同じ信号で動作する２本のビット線は１本で表現しても事実上、差し支えない為である。
【００８７】
さて、図１５において、Ｔ０は初期状態を示す区間、Ｔ１は０データの反転データである１データの書き込み動作をする区間、Ｔ２は待機状態に戻す区間であり、Ｔ３が本データである０データを書き込む区間であり、Ｔ４が再び待機区間である。
【００８８】
つまり、Ｔ１区間では選択ワード線ＳＷＬには０電位、非選択ワード線ＵＷＬには（２／３）Ｖ電位、選択ビット線ＳＢＬにはＶ電位、非選択ビット線ＵＢＬには（１／３）Ｖ電位が、それぞれ加えられている。
【００８９】
また、Ｔ３区間では選択ワード線ＳＷＬにはＶ電位、非選択ワード線ＵＷＬには（１／３）Ｖ電位、選択ビット線ＳＢＬには０電位、非選択ビット線ＵＢＬには（２／３）Ｖ電位を、それぞれ加えている。
【００９０】
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬ、ＵＢＬは０電位である。
【００９１】
また、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。なお、非選択メモリセルＵＣＷ、ＵＣＢ、ＵＣＮ毎に、かつ（０）データと（１）データ毎に分けて表記したのは非選択メモリセルでも場所や記憶データにより影響の受け方が異なるからである。
【００９２】
さて、図１５において、いわばダミー区間であるＴ１区間で選択アドレスＳＣＳへの１データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮには抗電圧以下の電圧である（１／３）Ｖ、もしくは−（１／３）Ｖの電圧が加わり、その為、各メモリセルに蓄積されていたデータ状態に応じて、図８に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。
【００９３】
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬに加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリはディスターブの影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。
【００９４】
以上の結果は、非選択アドレスのメモリにはディスターブの影響を与えない、もしくは残さずに、かつ選択アドレスのメモリには０データを書き込むという所望の動作が正確に行われたことを意味している。
【００９５】
なお、以上において、重要ポイントを再記すれば、選択アドレスのメモリセルに１データと０データを二度に書き込む動作が行われることは非選択アドレスのメモリにとってはディスターブ電圧が相殺されることを意味している。つまり、正反が逆の為、
Σ△Ｖ＝０
の動作がおこなわれた結果、
Σ△Ｐｒ＝０
となって、残留分極へのディスターブの影響が相殺され、元データがそのまま保存されたことを意味する。
（１データを書き込む場合の印加波形と分極の遷移）
次に１データの場合について述べる。図１６はディスターブを防ぎながら１データを書き込む場合の波形である。
【００９６】
また、図１６は図１（Ｂ）で示した本発明の手法を用いて１データを書き込む場合の動作をより詳しく示すものである。なお、図１でのＳＢＬＳとＳＢＬＤが図１６ではＳＢＬで表現されているのは前述した通りである。
【００９７】
図１６において、Ｔ１区間において、１データの反転データである０データを加え、Ｔ３区間で本来のデータである１データを加えている。つまり、ダミー区間であるＴ１区間では選択ワード線ＳＷＬにはＶ電位、非選択ワード線ＵＷＬには（１／３）Ｖ電位、選択ビット線ＳＢＬには０電位、非選択ビット線ＵＢＬには（２／３）Ｖ電位を、それぞれ加えている。また、本来のデータ書き込み区間であるＴ３区間では選択ワード線ＳＷＬは０電位、非選択ワード線ＵＷＬには（２／３）Ｖ電位、選択ビット線ＳＢＬにはＶ電位、非選択ビット線ＵＢＬには（１／３）Ｖ電位を、それぞれ加えている。
【００９８】
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬ、ＵＢＬは０電位である。
【００９９】
図１６では図１５と同様に、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。
【０１００】
さて、図１６において、Ｔ１区間で選択アドレスＳＣＳへの０データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮは各メモリセルに蓄積されていたデータ状態に応じて、図１６に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。
【０１０１】
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリは影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。この結果、非選択アドレスＵＣＷ、ＵＣＢ、ＵＣＮには記憶されていたデータ（０）、（１）に関わらずディスターブ電圧が相殺され、つまり、
Σ△Ｖ＝０
が保たれた結果、
Σ△Ｐｒ＝０
となって、残留分極が保存された。そして、選択アドレスには最終的に１データが書き込み、保存されている。以上により、所望の動作が行われたことが解る。
【０１０２】
なお、図１５、図１６のようにはじめに目的のデータの反転データを書き込み、その後、本来のデータを書き込む本発明の方式は書き込むパルスが２回であり、前述した従来の方式に比較し、簡単かつ、期間が短いので、アクセスタイムへの影響が少なく、高速性を保てることが解る。
（本発明の強誘電体メモリ装置におけるデータ書き込み方法の第２実施形態）
以下に本発明の強誘電体メモリ装置におけるデータ書き込み方法の第２実施形態について述べる。
【０１０３】
図２（Ａ）、（Ｂ）は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第２実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
【０１０４】
図２（Ａ）は０データを書き込む際の電圧印加波形図であり、図２（Ｂ）は１データを書き込む際の電圧印加波形図である。
【０１０５】
第２実施形態である図２と第１実施形態である図１の相違は選択第２ビット線の印加電圧波形である。図１では選択第２ビット線ＳＢＬＤの印加電圧波形は選択第１ビット線ＳＢＬＳの印加電圧波形と同一波形であるのに対し、図２では選択第２ビット線ＳＢＬＤの印加電圧波形は非選択ビット線ＵＢＬの印加電圧波形と同一波形である。これは図１では１個のＭＦＳＦＥＴのメモリセルに１ビットのデータを格納する方式である為に選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤを書き込みの際には同一の印加電圧波形とした。それに対し、図２では１個のＭＦＳＦＥＴのメモリセルに２ビットのデータを格納する方式であり、選択第１ビット線ＳＢＬＳと選択第２ビット線ＳＢＬＤを書き込みの際に区別し、選択第１ビット線ＳＢＬＳが選択したビット線の印加電圧波形としたのに対し選択第２ビット線ＳＢＬＤは非選択ビットの印加電圧波形の信号を与える為である。したがって、図２は１個のＭＦＳＦＥＴに２ビットのデータを格納する方式における印加電圧の実施形態例となっている。
（本発明の強誘電体メモリ装置におけるデータ書き込み方法の第３実施形態）
以下に本発明の強誘電体メモリ装置におけるデータ書き込み方法の第３実施形態について述べる。
【０１０６】
図３１、３２は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第３実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
【０１０７】
この第３実施形態は図３１、３２に示すように、印加する電圧波形を０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの５電位を用いている。ただし、図２８に示すように電源Ｖに対して抗電圧は（１／４）Ｖから（３／４）Ｖの間であり、（３／４）Ｖでは抗電圧を越して印加電圧によるデータが書き込まれるものとする。したがって、図２７に示すように、電源電位は４分割され、５電位となったものを用いる。
【０１０８】
また、図２９に示すように、０データの書き込みの際には選択ワード線ＳＷＬにはＶ、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（３／４）Ｖ、非選択ビット線には（１／４）Ｖの各電位を印加する。
【０１０９】
また、図３０に示すように、１データの書き込みの際には選択ワード線ＳＷＬには０、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（１／４）Ｖ、非選択ビット線には（３／４）Ｖの各電位を印加する。
（０データを書き込む場合の印加波形と分極の遷移）
さて、図３１は本発明の第３実施形態の手法を用いてディスターブを防止しながら０データを書き込む場合の動作をより詳しく示すものである。
【０１１０】
図３１において、Ｔ０は初期状態を示す区間、Ｔ１は０データの反転データである１データの書き込み動作をする区間、Ｔ３は待機状態に戻す区間であり、Ｔ４が本データである０データを書き込む区間である。
【０１１１】
したがって、Ｔ１期間ではダミーの１データの書き込みを行う為、選択ワード線ＳＷＬには０、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（１／４）Ｖ、非選択ビット線には（３／４）Ｖの各電位を印加する。
【０１１２】
また、Ｔ３期間では本来のデータの書き込みを行う区間であって、選択ワード線ＳＷＬにはＶ、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（３／４）Ｖ、非選択ビット線には（１／４）Ｖの各電位を印加する。
【０１１３】
また、待機期間であるＴ０、Ｔ２、Ｔ４ではすべてのワード線とビット線の電位は０電位としている。
【０１１４】
また、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。
【０１１５】
さて、図３１において、Ｔ１区間で選択アドレスＳＣＳへの１データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮは各メモリセルに蓄積されていたデータ状態に応じて、図３１に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。
【０１１６】
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリはディスターブの影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。
【０１１７】
以上の結果は、非選択アドレスのメモリにはディスターブの影響を与えずに選択アドレスのメモリに０データを書き込むという所望の動作が正確に行われたことを意味している。
（１データを書き込む場合の印加波形と分極の遷移）
図３２は本発明の第３実施形態の手法を用いてディスターブを防止しながら１データを書き込む場合の動作をより詳しく示すものである。
【０１１８】
図３２において、Ｔ１区間において、１データの反転データである０データを加え、Ｔ３区間で本来のデータである１データを加えている。この結果、非選択アドレスＵＣＷ、UCB、ＵＣＮには記憶されていたデータ（０）、（１）に関わらずディスターブ電圧が相殺され、つまり、
Σ△Ｖ＝０
が保たれた結果、
Σ△Ｐｒ＝０
となって、残留分極が保存された。そして、選択アドレスには最終的に１データが書き込み、保存されている。以上により、所望の動作が行われたことが解る。
【０１１９】
以上から図２７の４分割５電位の方式に基づいた図３１、図３２の方式でも本発明の方式が有効であることが解る。
（本発明の強誘電体メモリ装置におけるデータ書き込み方法の第４実施形態）
以下に本発明の強誘電体メモリ装置におけるデータ書き込み方法の第４実施形態について述べる。
【０１２０】
図３３、３４は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第４実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
【０１２１】
この第４実施形態は図３３、３４に示すように、印加する電圧波形を０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの５電位を用いており、反転データを書き込むＴ１の区間や本来のデータを書き込むＴ３の区間における印加電圧の波形は第３実施形態の印加電圧波形と同じである。第４実施形態が第３実施形態と異なるのは待機期間であるＴ０、Ｔ２、Ｔ４の区間の各ワード線と各ビット線が第２実施実施形態ではすべて０電位であったのに対し、第４実施形態では（２／４）Ｖ電位としている点である。この場合でも各メモリセルの強誘電体キャパシタに加わる各電圧は各ワード線と各ビット線の電位の差分であるので第３実施形態と第４実施形態で同一となり、図３３、図３４に示すようにＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮとも同じ特性を示し、非選択アドレスのメモリセルにはディスターブの影響がなく、かつ選択アドレスのメモリセルには所望のデータが書き込めている。
【０１２２】
なお、第３実施形態がＴ２、Ｔ４の待機期間においてすべてのワード線とビット線が０電位であったのに対し、第４実施形態では（２／４）Ｖの中間電位を用いているが、第４実施形態では待機期間において、（２／４）Ｖの中間電位を用いた結果、Ｔ１、Ｔ３を含むＴ０からＴ４までの各期間の電位変化が相対的に少なくなり、ノイズや充放電による消費電力が低減するという効果がある。
（本発明の強誘電体メモリ装置におけるデータ書き込み方法の第５実施形態）
以下に本発明の強誘電体メモリ装置におけるデータ書き込み方法の第５実施形態について述べる。
【０１２３】
図３７（Ａ）、（Ｂ）は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第５実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
【０１２４】
この第５実施形態は  図３７（Ａ）、（Ｂ）に示すように、印加する電圧波形を０、（１／２）Ｖ、Ｖの３電位を用いている。
【０１２５】
図３７（Ａ）は０データを書き込む際の電圧印加波形図であり、図３７（Ｂ）は１データを書き込む際の電圧印加波形図である。
【０１２６】
さて、図３７（Ａ）のＴ１の区間において、選択アドレスにディスターブ防止の為のダミー工程として１データを書き込むことに相当する各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬには０電位、ＵＷＬには（１／２）Ｖ電位、ＳＢＬＳ及びＳＢＬＤにはＶ電位、ＵＢＬには（１／２）Ｖ電位を加えている。
【０１２７】
なお、選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）の具体的な構成は図３５に示している。
【０１２８】
また、Ｔ３の区間において、選択アドレスに本来のデータである０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬにはＶ電位、ＵＷＬには（１／２）Ｖ電位、ＳＢＬＳ及びＳＢＬＤには０電位、ＵＢＬには（１／２）Ｖ電位を加えている。
【０１２９】
なお、選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）の具体的な構成は図３６に示している。
【０１３０】
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬＳ、ＳＢＬＤ、ＵＢＬは（１／２）Ｖ電位である。
【０１３１】
以上は強誘電体のヒステリシス特性が角型性のよい特性を持ち、抗電圧が（１／２）Ｖ以上の場合に成立する方式である。
【０１３２】
以上の動作において、Ｔ１とＴ３の区間では非選択アドレスのメモリセルからみれば抗電圧以下の電圧（−（１／２）Ｖ、もしくは（１／２）Ｖ）を受けながら、それぞれ互いに逆の関係の電位であるので、残留分極によるデータを保存しながら、ディスターブによる影響は相殺されている。また、選択されたアドレスのメモリセルはＴ３区間で本来の０データを書き込まれており、Ｔ４区間の待機状態においては残留分極として０データが保持されている。したがって、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータを書き込むという本来の目的が達成されている。
【０１３３】
また、図３７（Ｂ）は前述したように、ディスターブを防止しながら１データを書き込む際の電圧印加波形図であるが、図３７（Ｂ）のＴ１の区間において、選択アドレスに０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。そして、Ｔ３の区間において、選択アドレスに１データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択第１ビット線（ＳＢＬＳ）、選択第２ビット線（ＳＢＬＤ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。この場合も図１で前述した理由と同様の理由により、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータ１を書き込むという本来の目的が達成されている。
（メモリ周辺回路）
図４８は前述の制御を行う為のメモリ周辺の基本的な回路の構成を示している。図４８において、破線４８２０で示した領域はメモリセルアレイであり、メモリセル群となっている。４８２１、４８２２、４８２３、４８２４、４８２５はＭＦＳＦＥＴであり、かつ、メモリ素子としてメモリセルアレイ４８２０のメモリ単位を構成している。また、４８５１、４８５２はビット線選択制御回路であり、４８５３はワード線選択制御回路である。また、４８５４は書き込み回路であり、４８５６は読み出し回路である。また、４８５５には書き込み回路と読み出し回路が含まれている。４８４１をはじめとするワード線は前記ワード線選択制御回路４８５３から出力し、メモリ素子のＭＦＳＦＥＴのゲート電極に接続されている。４８３１をはじめとする第１ビット線と４８３２をはじめとする第２ビット線は前記ビット線選択制御回路４８５１、４８５２から出力され、メモリ素子のＭＦＳＦＥＴのソース電極もしくはドレイン電極に接続されている。
【０１３４】
さて、選択アドレスのメモリセルにデータを書き込む際には０データ、もしくは１データに応じて、前述した選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の各電位を前記ワード線選択制御回路４８５３、ビット線選択制御回路４８５１、４８５２により選択して、各ワード線、各ビット線に電位を供給し、書き込み回路４８５４、４８５５の制御のもとに行う。
【０１３５】
また、選択アドレスのメモリセルのデータを読み出す際には０もしくは１データに応じて、前述した選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の各電位を前記ワード線選択制御回路４８５３、ビット線選択制御回路４８５１、４８５２により選択して、各ワード線、各ビット線に電位を供給し、読み出し回路４８５６、４８５５の制御のもとに行う。以上がメモリセル群を制御するほぼ最低限の回路構成である。
【０１３６】
なお、メモリセルには前述したようにゲート部に強誘電体薄膜を有した電界効果型トランジスタＭＦＳＦＥＴを用いるが、図４８のビット線選択制御回路４８５１、４８５２、ワード線選択制御回路４８５３等の周辺回路は絶縁ゲート電界効果型トランジスタであるＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを相補型に構成したＣＭＯＳ回路で主として構成している。ここで、ＭＯＳＦＥＴとは、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。また、ＣＭＯＳとは、Ｃｏｍｐｌｅｍｅｔａｒｙ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略語である。
（強誘電体メモリ装置の全体の構成）
さて、次に図４８で説明したメモリセルおよび制御回路を使用した本発明の強誘電体メモリ装置の実施形態における全体構成の概略について、図４９を参照して説明する。なお、図４８に示す回路ブロック図は前述したようにメモリセルの周辺のみの制御回路のブロック図であるが、実際のメモリ装置全体では他の機能を含む回路要素が必要であり、その基本的な強誘電体メモリ装置全体の構成概要を示すのが図４９の回路ブロック図である。
【０１３７】
図４９において、４９２０はメモリセル群、４９５１はビット線選択制御回路、４９５３はワード線選択制御回路、４９５４は書き込み制御回路、４９５６は読み出し制御回路、４９５７は入出力回路、４９５８は電源回路、４９５９は全体制御回路である。メモリセル群４９２０の中に図４８に示したメモリセル群４８２０のようにメモリセルがアレイ状に並んでいる。図４９のワード線選択制御回路４９５３とビット線選択制御回路４９５１によってワード線とビット線が選択されることにより、メモリセルも選択される。図４９の書き込み制御回路４９５４によって、入出力回路４９５７を経たデータはワード線選択制御回路４９５３とビット線選択制御回路４９５１に選択されたメモリセルへ全体制御回路４９５９の指令にしたがって書き込まれる。また、読み出し制御回路４９５６によって、ワード線選択制御回路４９５３とビット線選択制御回路４９５１に選択されたメモリセルのデータは全体制御回路４９５９の指令にしたがって読み出され、入出力回路４９５７に出力される。また、書き込みや読み出しの際に複数の異なる電位の信号が必要となるが、これらの電位は電源回路４９５８で作られている。なお、書き込みの際も読み出しの際も選択したメモリセルのワード線やビット線のみならず、非選択アドレスのメモリセルのワード線やビット線も、ワード線選択制御回路４９５３、ビット線制御回路４９５１、書き込み制御回路４９５４、読み出し制御回路４９５６等によって適切に制御される。以上が強誘電体メモリ装置の構成の概要である。
（その他の実施形態）
以上において、強誘電体材料の例としてＰＺＴ、ＰＺＴＮ、ＳＢＴ等を例示したが、本発明の本質は強誘電体の材質とは直接には関係のないことであるので、他のセラミック材料でもよい。例えばＢＬＴ（Ｂｉ4XＬａXＴｉ3Ｏ12）、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＢｉＮｂ2Ｏ9等々がある。また、組成の割合が変われば無数にある。また、有機の強誘電体材料の場合でも適用できる。
【０１３８】
また、ＭＦＳＦＥＴの構造として、図１９に示したように強誘電体薄膜１９００はゲート電極１９０１とチャネルもしくはシリコン基板１９０９に間に挟まれ、シリコン基板１９０９の直ぐ上に形成された構造で説明したが、製造上において強誘電体薄膜を結晶性良く成長させる為や信頼性向上の為に図２０に示すように強誘電体薄膜２０００とシリコン基板２００９の間に常誘電体絶縁層２００４を緩衝材として用いる場合がある。このようにＭＦＳＦＥＴの構造が変わったとしても本発明のデータ読み出し方法は有効であり、適用できる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の強誘電体メモリ装置の書き込み時に用いる第１実施例の電圧印加波形図である。
【図２】本発明の強誘電体メモリ装置の書き込み時に用いる第２実施例の電圧印加波形図である。
【図３】本発明の強誘電体メモリ装置における電源と制御電位の第１、第２実施例の関係を示した電位関係図である。
【図４】本発明及び従来回路に用いる強誘電体の印加電圧と分極電荷の特性例と中間電位（１／３）Ｖとの関係を示した特性図である。
【図５】本発明の強誘電体メモリ装置の書き込み時に用いる第１実施例の各制御信号のメモリセルアレイにおける制御電圧関係図である。
【図６】本発明の強誘電体メモリ装置の書き込み時に用いる第２実施例の各制御信号のメモリセルアレイにおける制御電圧関係図である。
【図７】本発明の強誘電体メモリ装置において選択アドレスに０データ書き込み時の第１実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図８】本発明の強誘電体メモリ装置において選択アドレスに１データ書き込み時の第１実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図９】本発明の強誘電体メモリ装置において選択アドレスに０データ書き込み時の第２実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図１０】本発明の強誘電体メモリ装置において選択アドレスに１データ書き込み時の第２実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図１１】本発明の強誘電体メモリ装置において選択アドレスに０データ書き込み時の第１、第２実施例共通のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図１２】本発明の強誘電体メモリ装置において選択アドレスに１データ書き込み時の第１、第２実施例共通のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図１３】本発明及び従来回路のクロスポイント構造の強誘電体メモリにおける選択及び非選択の各ワード線・ビット線・メモリセルを各記号で定義する第１の関係図である。
【図１４】本発明及び従来回路のクロスポイント構造の強誘電体メモリにおける選択及び非選択の各ワード線・ビット線・メモリセルを各記号で定義する第２の関係図である。
【図１５】本発明の強誘電体メモリ装置の第１、第２実施例における０データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図１６】本発明の強誘電体メモリ装置の第１、第２実施例における１データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図１７】本発明及び従来回路に用いるＭＦＳＦＥＴのメモリセルの回路構成図である。
【図１８】本発明の強誘電体メモリ装置のメモリセル構成と読み出し時の制御方法を示す制御電圧関係図である。
【図１９】本発明及び従来回路に用いるＭＦＳＦＥＴの第１の構造を示す断面図である。
【図２０】本発明及び従来回路に用いるＭＦＳＦＥＴの第２の構造を示す断面図である。
【図２１】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、ゲート電極に負の電位をかけた時の分極とチャネルの状態を示す断面図である。
【図２２】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、ゲート電極に正の電位をかけた時の分極とチャネルの状態を示す断面図である。
【図２３】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、強誘電体薄膜がソース側とドレイン側で同じ極性の分極をしたときの分極とチャネルの状態を示す断面図である。
【図２４】本発明及び従来回路に用いるＭＦＳＦＥＴにおいて、強誘電体薄膜がソース側とドレイン側で異なる極性の分極をしたときの分極とチャネルの状態を示す断面図である。
【図２５】本発明及び従来回路に用いるＭＦＳＦＥＴが飽和領域で動作したときのチャネルの状態を示す断面図である。
【図２６】本発明及び従来回路に用いるＭＦＳＦＥＴが飽和領域で動作したときの強誘電体薄膜の分極とチャネルの状態の関連を示す断面図である。
【図２７】本発明の強誘電体メモリ装置における電源と制御電位の第３実施例の関係を示した電位関係図である。
【図２８】本発明及び従来回路に用いる強誘電体の印加電圧と分極電荷の特性例と中間電位（１／４）Ｖとの関係を示した特性図である。
【図２９】本発明の強誘電体メモリ装置において選択アドレスに０データ書き込み時の第３実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図３０】本発明の強誘電体メモリ装置において選択アドレスに１データ書き込み時の第３実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図３１】本発明の強誘電体メモリ装置の第３実施例における０データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図３２】本発明の強誘電体メモリ装置の第３実施例における１データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図３３】本発明の強誘電体メモリ装置の第４実施例における０データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図３４】本発明の強誘電体メモリ装置の第４実施例における１データ書き込み時の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図３５】本発明の強誘電体メモリ装置において選択アドレスに０データ書き込み時の第５実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図３６】本発明の強誘電体メモリ装置において選択アドレスに１データ書き込み時の第５実施例のメモリセルアレイにおける各制御信号電圧の関係を示す模式図である。
【図３７】本発明の強誘電体メモリ装置の書き込み時に用いる第５実施例の電圧印加波形図である。
【図３８】本発明及び従来回路に付随する強誘電体コンデンサの構造を示す断面図である。
【図３９】本発明及び従来回路に付随する強誘電体コンデンサを表す記号図である。
【図４０】本発明及び従来回路に付随する強誘電体コンデンサの印加電圧と分極電荷の特性例を示した特性図である。
【図４１】本発明及び従来回路に付随する強誘電体コンデンサの印加電圧と分極電荷の状態を示す模式図である。
【図４２】本発明及び従来回路に付随する強誘電体コンデンサに印加されたディスターブ電圧と残留分極の減少状態を示す模式図である。
【図４３】本発明及び従来回路に付随する誘電体コンデンサに印加されたディスターブ及び補償電圧と残留分極の影響状態を示す模式図である。
【図４４】従来回路において連続書き込みが行われた場合の各制御線の印加電圧波形と各メモリセルの特性遷移図である。
【図４５】従来の回路方式で誘電体メモリセルに印加された書き込みパルスと補正パルスの概略の関係を示すタイミングチャート図である。
【図４６】従来の回路方式で誘電体メモリセルに印加された書き込みパルスと補正パルスを作り出す各選択・非選択のワード線とビット線の印加電圧を示す制御電圧関係図である。
【図４７】従来の回路方式である強誘電体コンデンサによるクロスポイント方式の強誘電体メモリのメモリセル群と周辺回路の基本的な構成を示す回路ブロック図である。
【図４８】本発明の回路方式であるＭＦＳＦＥＴを行列状に用いた強誘電体メモリのメモリセル群と周辺回路の基本的な構成を示す回路ブロック図である。
【図４９】本発明の強誘電体メモリ装置の全体構成概要を示す回路ブロック図である。
【符号の説明】
【０１４０】
ＳＷＬ  ・・・  選択ワード線
ＵＷＬ  ・・・  非選択ワード線
ＳＢＬ  ・・・  選択ビット線
ＳＢＬＳ  ・・・  選択第１ビット線
ＳＢＬＤ  ・・・  選択第２ビット線
ＵＢＬ  ・・・  非選択ビット線
ＳＣＳ  ・・・  選択アドレスメモリセル
ＵＣＷ  ・・・  選択ワード線上の非選択アドレスメモリセル
ＵＣＢ  ・・・  選択ビット線上の非選択アドレスメモリセル
ＵＣＮ  ・・・  非選択ワード線上かつ非選択ビット線上の非選択アドレスメモリセル
４０１、４０２、４０３、４０４、４０５、４０６、４１１、４１２、４１４、４１５、４００１、４００２、４００３、４００４、４００５、４００６、４０１１、４０１２、４０１３、４０１４、４０１５、４０１６  ・・・  特性点
５０１、６０１、１８０１、４８２１、４８２２、４８２３、４８２４、４８２５  ・・・  ＭＦＳＦＥＴ
１７０１、１９０１、２００１、２１０１、２３０１、２５０１  ・・・  ゲート電極
１７０２、１７０３、１９０２、１９０３、２００２、２００３、２１０２、２１０３、２３０２、２３０３、２５０２、２５０３  ・・・  ソース電極もしくはドレイン電極
１７０４、４８４１  ・・・  ワード線
１７０５、１７０６、４８３１、４８３２  ・・・  ビット線
１９００、２０００、２１００、２３００、２５００、３８４０  ・・・  強誘電体薄膜  
１９０９、２００９、２１０９、２２０９  ・・・  基板もしくはチャネル
２００４  ・・・  緩衝層
２１０４、２１０５、２１０６、２３０４、２３０５、２３０６、２５０４、２５０５、２５０６、３８４１、３８４２  ・・・  端子もしくは電極
２５１１  ・・・  チャネル領域
２５１３  ・・・  空乏層領域
２６０７、２６０８  ・・・  データ格納箇所
３８４９  ・・・  強誘電体コンデンサ
４５０１、４６０１  ・・・  書き込みパルス
４５０２、４６０２  ・・・  補正パルス  
４７２０、４８２０、４９２０  ・・・  メモリセルアレイ
４７５１、４８５１、４８５２、４９５１  ・・・  ビット線選択制御回路
４７５３、４８５３、４９５３  ・・・  ワード線選択制御回路
４７５８、４９５８  ・・・  電源回路
４８５４、４９５４  ・・・  書き込み制御回路
４８５６、４９５６  ・・・  読み出し制御回路
４９５７  ・・・  入出力回路
４９５９  ・・・  全体制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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