(57)【要約】【課題】低消費電力化と動作の安定化を実現した半導体集積回路装置を提供する。【解決手段】基準電流源で形成された定電流に対応した電流で動作する複数の機能ブロックを有する。上記複数の機能ブロックのうちの１つは、上記定電流に対応した電流を流す第１トランジスタ、上記第１トランジスタと直列形態にされ、ダイオード接続された第２トランジスタ、及び上記第２トランジスタと電流ミラー接続にされた第１電流源トランジスタの定電流で動作する第１回路を含む。【選択図】図１
2007214615.tif 000002
【特許請求の範囲】
【請求項１】
定電流を形成する基準電流源と、
上記定電流に対応した電流で動作する複数の回路機能ブロックとを有し、
上記複数の回路機能ブロックのうちの少なくとも１つは、
上記定電流に対応した電流を流す第１トランジスタと、
上記第１トランジスタと直列形態にされ、ダイオード接続された第２トランジスタと、
上記第２トランジスタと電流ミラー接続にされた第１電流源トランジスタと、
上記第１電流源トランジスタからの定電流で動作する第１回路とを含む半導体集積回路装置。
【請求項２】
定電流を形成する基準電流源と、
上記定電流に対応した電流で動作する複数の回路機能ブロックとを有し、
上記複数の回路機能ブロックのうちの少なくとも１つは、
上記定電流に対応した電流を流す第１トランジスタと、
上記第１トランジスタと直列形態にされ、ダイオード接続された第２トランジスタと、
上記第２トランジスタと電流ミラー接続にされた第３トランジスタと、
上記第３トランジスタと直列形態にされ、ダイオード接続された第４トランジスタとを備え、
上記第１電流源トランジスタは、上記第４トランジスタと電流ミラー接続される半導体集積回路装置。
【請求項３】
請求項１において、
上記複数の回路機能ブロックのうちの他の１つは、
上記定電流に対応した電流を流す第２電流源トランジスタと、
上記第２電流源トランジスタからの定電流で動作する第２回路とを含む半導体集積回路装置。
【請求項４】
請求項２において、
上記複数の回路機能ブロックのうちの他の１つは、
上記定電流に対応した電流を流す第２電流源トランジスタと、
上記第２電流源トランジスタからの定電流で動作する第２回路とを含む半導体集積回路装置。
【請求項５】
請求項３において、
上記第１回路は、上記第１電流源トランジスタの上記定電流が間欠的に供給されることで上記電流源トランジスタの入力部にノイズが発生する半導体集積回路装置。
【請求項６】
請求項４において、
上記第１回路は、第１回路の動作によって上記電流源トランジスタの入力部にノイズを発生する半導体集積回路装置。
【請求項７】
請求項１又は２において、
上記基準電流源は、バンド・ギャップ・リファレンス回路で構成される半導体集積回路装置。
【請求項８】
請求項７において、
上記基準電流源で形成される定電流は、上記基準電流源と上記複数の回路機能ブロックとを接続する配線に容量結合によりノイズが伝えられたときに、それを吸収できない程度の微小電流にされる半導体集積回路装置。
【請求項９】
請求項８において、
上記トランジスタは、ＭＯＳＦＥＴであり、
上記バンド・ギャップ・リファレンス回路は、２つのバイポーラトランジスタのエミッタ電流密度差を利用する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば定電流源で動作する複数の回路機能ブロックを有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
多段構成のカレントミラーを用いて複数の回路に定電流を供給する例として、特開２００３−２８３２６７公報がある。同公報では、有機ＥＬパネルの駆動方式を電流書き込み方式で行うために、多段構成のカレントミラーを利用するものである。
【特許文献１】特開２００３−２８３２６７公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図９には、本願発明者において先に検討された半導体集積回路装置のブロック図が示されている。図９では、複数の回路機能ブロックＢＬＫ１〜ＢＬＫ３を有し、バンド・ギャップ・リファレンス回路ＢＧＲで定電流Ｉｏを形成し、かかる定電流Ｉｏに基づいて上記各回路機能ブロックＢＬＫ１〜ＢＬＫ３を動作させる。同図では、バンド・ギャップ・リファレンス回路ＢＧＲにおいて、上記定電流Ｉｏを流すダイオード接続のＰチャネルＭＯＳＦＥＴＱ０１を設け、各回路機能ブロックＢＬＫ１〜ＢＬＫ３において、上記ＭＯＳＦＥＴＱ０１と電流ミラー接続されたＭＯＳＦＥＴＱ１４〜Ｑ１５、Ｑ２４〜Ｑ２５、Ｑ３０〜Ｑ３１を設ける。
【０００４】
上記回路機能ブロックＢＬＫ１においては、上記ＭＯＳＦＥＴＱ１４〜Ｑ１５で形成された定電流をスイッチＳ１〜Ｓ２を制御して間欠的に機能回路ＣＫＴ１に電流を流すものである。例えば、回路機能ブロックＢＬＫ１が何も動作を行わない期間中は、上記スイッチＳ１〜Ｓ２をオフ状態にして、機能回路ＣＫＴ１での電流消費を低減させる。上記回路機能ブロックＢＬＫ２において、機能回路ＣＫＴ２はリングオシレータであり、ＭＯＳＦＥＴＱ２４〜Ｑ２５で流れる定電流により発振周波数が制御される。回路機能ブロックＢＬＫ３は、ＭＯＳＦＥＴＱ３０〜Ｑ３１により形成される定電流により機能回路ＣＫＴ３が定常的に動作する。
【０００５】
上記回路機能ブロックＢＬＫ１においてスイッチＳ１〜Ｓ２をオン状態にして機能回路が動作を停止又は再開するときにノイズが発生する。また、回路機能ブロックＢＬＫ２では、機能回路ＣＫＴ２での発振動作によって定常的にノイズが発生している。一般的には、上記バンド・ギャップ・リファレンス回路ＢＧＲの定電流Ｉｏによって、上記ノイズを吸収することができる。本願発明者においては、上記半導体集積回路装置において、低消費電力化のために上記定電流Ｉｏを約１μＡ（マイクロアンペア）のように大幅に低減することを検討した。しかし、このように定電流Ｉｏの電流値を微小電流にすると、上記ノイズを吸収することができず、例えば回路機能ブロックＢＬＫ３においては、上記回路機能ブロックＢＬＫ１及びＢＬＫ２からの双方のノイズを受けて、正常な動作が行えないという問題が生じることが判明した。なお、前記特許文献１は、専ら階調表示のための電流を分配するだけのものであり、上記のようなノイズに対する配慮はない。
【０００６】
この発明の目的は、低消費電力化と動作の安定化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。基準電流源で形成された定電流に対応した電流で動作する複数の機能ブロックを有する。上記複数の機能ブロックのうちの１つは、上記定電流に対応した電流を流す第１トランジスタ、上記第１トランジスタと直列形態にされ、ダイオード接続された第２トランジスタ、及び上記第２トランジスタと電流ミラー接続にされた第１電流源トランジスタの定電流で動作する第１回路を含む。
【発明の効果】
【０００８】
上記第１、第２トランジスタは、第１電流源トランジスタ側からのノイズ伝達を禁止ないし低減させる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図である。この実施例の半導体集積回路装置においては、複数の回路機能ブロックＢＬＫ１〜ＢＬＫ３を有する。上記回路機能ブロックＢＬＫ１は、Ｐチャネル型の電流源ＭＯＳＦＥＴＱ１４〜Ｑ１５で形成された定電流により動作する機能回路ＣＫＴ１を有する。上記機能回路ＣＫＴ１は、スイッチＳ１〜Ｓ２を介して上記電流源ＭＯＳＦＥＴＱ１４〜Ｑ１５で形成された押し出し型の定電流により選択的に動作する。例えばスリープ状態又はスタンバイ状態では、上記スイッチＳ１〜Ｓ２がオフ状態にされる。このようなスリープ状態又はスタンバイ状態では回路機能ＣＫＴ１での電流消費が削減される。
【００１０】
上記回路機能ブロックＢＬＫ２は、上記同様にＰチャネル型の電流源ＭＯＳＦＥＴＱ２４〜Ｑ２５で形成された定電流により動作する機能回路ＣＫＴ２を有する。上記機能回路ＣＫＴ２は、例えばリングオシレータであり、上記電流源ＭＯＳＦＥＴＱ２４〜Ｑ２５で形成された押し出し型の定電流により発振周波数が制御される。また、上記回路機能ブロックＢＬＫ３は、Ｐチャネル型の電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１で形成された押し出し型の定電流により動作する機能回路ＣＫＴ３を有する。上記機能回路ＣＫＴ３は、上記電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１で形成された定電流により定常的に動作する回路である。
【００１１】
上記回路機能ブロックＢＬＫ１〜ＢＬＫ３の上記電流源ＭＯＳＦＥＴＱ１４〜Ｑ１５、Ｑ２４〜Ｑ２５及びＱ３０〜Ｑ３１は、それぞれが基準電流源ＢＧＲにより形成された定電流Ｉｏに基づいて動作させられる。基準電流源ＢＧＲは、定電流Ｉｏが流れるダイオード接続のＰチャネルＭＯＳＦＥＴＱ０１を有している。上記回路機能ブロックＢＬＫ１〜ＢＬＫ３のうち、回路機能ブロックＢＬＫ１は、バッファアンプＢＡ１が設けられる。バッファアンプＢＡ１は、ＰチャネルＭＯＳＦＥＴＱ１０，Ｑ１３とＮチャネルＭＯＳＦＥＴＱ１１，Ｑ１２とから構成される。上記基準電流源ＢＧＲのＰチャネルＭＯＳＦＥＴＱ０１と上記ＰチャネルＭＯＳＦＥＴＱ１０とは電流ミラー形態に接続される。ＮチャネルＭＯＳＦＥＴＱ１１とＱ１２は、電流ミラー形態に接続されており、上記ＭＯＳＦＥＴＱ１０からの押し出し電流を吸い込み電流に変換する。上記ＭＯＳＦＥＴＱ１３は、ダイオード接続されており、上記ＭＯＳＦＥＴＱ１１とＱ１２により構成された電流ミラー回路の出力電流が流れるようにされる。そして、上記ＭＯＳＦＥＴＱ１３は、上記電流源ＭＯＳＦＥＴＱ１４〜Ｑ１５と電流ミラー形態に接続される。
【００１２】
上記回路機能ブロックＢＬＫ２は、バッファアンプＢＡ２が設けられる。バッファアンプＢＡ２も上記バッファアンプＢＡ１と同様な構成とされる。すなわち、ＰチャネルＭＯＳＦＥＴＱ２０，Ｑ２３とＮチャネルＭＯＳＦＥＴＱ２１，Ｑ２２とから構成される。上記基準電流源ＢＧＲのＰチャネルＭＯＳＦＥＴＱ０１と上記ＰチャネルＭＯＳＦＥＴＱ２０とは電流ミラー形態に接続される。ＮチャネルＭＯＳＦＥＴＱ２１とＱ２２は、電流ミラー形態に接続されており、上記ＭＯＳＦＥＴＱ２０からの押し出し電流を吸い込み電流に変換する。上記ＭＯＳＦＥＴＱ２３は、ダイオード接続されており、上記ＭＯＳＦＥＴＱ２１とＱ２２により構成された電流ミラー回路の出力電流が流れるようにされる。そして、上記ＭＯＳＦＥＴＱ２３は、上記電流源ＭＯＳＦＥＴＱ２４〜Ｑ２５と電流ミラー形態に接続される。
【００１３】
上記回路機能ブロックＢＬＫ３の電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１は、上記基準電流源ＢＧＲのＭＯＳＦＥＴＱ０１と電流ミラー形態に接続される。つまり、回路機能ブロックＢＬＫ３においては、前記バッファアンプＢＡ１が省略されており、回路機能ＣＫＴ３に動作電流を流す電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１が上記基準電流源ＢＧＲのＭＯＳＦＥＴＱ０１と直接的に電流ミラー形態にされている。
【００１４】
この実施例では、低消費電力化等のために基準電流源ＢＧＲで形成された定電流Ｉｏが約１μＡ程度に小さく形成される。これに対応して、回路機能ブロックＢＬＫ１においては、上記電流ミラー回路を構成するＭＯＳＦＥＴＱ０１とＱ１０、Ｑ１１とＱ１２及びＱ１３とＱ１４〜Ｑ１５の素子サイズが適当に設定されており、その素子サイズ比に対応して電流増幅が行われる。つまり、回路機能ＣＫＴ１の動作電流に対応した電流増幅が行われる。このことは、他の回路機能ブロックＢＬＫ２、ＢＬＫ３においても同様である。回路機能ブロックＢＬＫ３は、上記のようなバッファアンプが存在しないから、ＭＯＳＦＥＴＱ０１とＱ３０〜３１の素子サイズにより上記動作電流が設定される。
【００１５】
上記回路機能ブロックＢＬＫ１において、スイッチＳ１〜Ｓ２をオン状態にして機能回路ＣＫＴ１が動作を停止又は再開するときにノイズが発生する。このノイズは、上記バッファアンプＢＡ１が介在することによって基準電流源ＢＧＲへの伝達が削減ないし低減される。例えば、ＭＯＳＦＥＴＱ１２のドレイン，ゲート間寄生容量及びＭＯＳＦＥＴＱ１０のドレイン，ゲート間の寄生容量が上記ノイズの伝達経路となり、かかる寄生容量によりノイズが減衰されて実質的に削除することができる。回路機能ブロックＢＬＫ２では、機能回路ＣＫＴ２での発振動作によって定常的にノイズが発生している。このノイズも、上記バッファアンプＢＡ２によって前記同様に実質的に削除して基準電流源ＢＧＲ側への伝達を禁止することができる。これにより、上記基準電流源ＢＧＲに直結されている回路機能ブロックＢＬＫ３においては、上記ノイズに影響されないで安定的な動作を行うようにすることができる。
【００１６】
図２には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図である。この実施例の半導体集積回路装置においては、前記同様な回路機能ブロックＢＬＫ１とＢＬＫ２において、機能回路ＣＫＴ１は、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ１６〜Ｑ１６で形成された吸い込み型の定電流により動作する。上記機能回路ＣＫＴ１は、スイッチＳ３〜Ｓ４を介して上記電流源ＭＯＳＦＥＴＱ１６〜Ｑ１７で形成された定電流により選択的に動作する。例えば、機能回路ＣＫＴ１が何も動作を行わない状態、例えばスリープ状態又はスタンバイ状態では、上記スイッチＳ３〜Ｓ４がオフ状態にされる。このようなスリープ状態又はスタンバイ状態では回路機能ＣＫＴ１での電流消費が削減される。
【００１７】
上記回路機能ブロックＢＬＫ２は、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ２６〜Ｑ２７で形成された吸い込み型の定電流により動作する機能回路ＣＫＴ２を有する。上記機能回路ＣＫＴ２は、例えばリングオシレータであり、上記電流源ＭＯＳＦＥＴＱ２７〜Ｑ２７で形成された吸い込み型の定電流により発振周波数が制御される。また、上記回路機能ブロックＢＬＫ３は、Ｐチャネル型の電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１で形成された定電流により動作する機能回路ＣＫＴ３を有する。上記機能回路ＣＫＴ３は、上記電流源ＭＯＳＦＥＴＱ３０〜Ｑ３１で形成された定電流により定常的に動作する回路である。
【００１８】
上記スイッチＳ１〜Ｓ２により選択的に動作する回路機能ＣＫＴ１を有する回路機能ブロックＢＬＫ１及び定常的に動作し、その動作において大きなノイズを発生する回路機能ＣＫＴ２を有する回路機能ブロックＢＬＫ２においては、かかるノイズが他の回路機能ブロックＢＬＫ３等に影響を与えないようにするために、前記図１と同様にバッファアンプＢＡ１、ＢＡ２が設けられる。
【００１９】
上記バッファアンプＢＡ１は、基準電流源ＢＧＲのＭＯＳＦＥＴＱ０１がＰチャネルＭＯＳＦＥＴであり、必要な電流源がＮチャネルＭＯＳＦＥＴＱ１６〜Ｑ１７により構成されて吸い込み型であることから、上記ＰチャネルＭＯＳＦＥＴＱ０１と電流ミラー形態に接続されたＰチャネルＭＯＳＦＥＴＱ１０と、このＭＯＳＦＥＴＱ１０に直列接続されたダイオード接続のＮチャネルＭＯＳＦＥＴＱ１１から構成される。つまり、このＭＯＳＦＥＴＱ１１に対して、上記電流源ＭＯＳＦＥＴＱ１６〜Ｑ１７が電流ミラー形態に接続される。バッファアンプＢＡ２も同様に、ＰチャネルＭＯＳＦＥＴＱ２０とＮチャネルＭＯＳＦＥＴＱ２１から構成される。
【００２０】
上記回路機能ブロックＢＬＫ１において、スイッチＳ３〜Ｓ４をオン状態にして機能回路ＣＫＴ１が動作を停止又は再開するときにノイズが発生する。このとき、上記バッファアンプＢＡ１が介在することによって基準電流源ＢＧＲへの伝達が削減ないし低減される。例えば、ＭＯＳＦＥＴＱ１０のドレイン，ゲート間の寄生容量が上記ノイズの伝達経路となり、かかる寄生容量によりノイズが減衰されて実質的に削除することができる。回路機能ブロックＢＬＫ２では、機能回路ＣＫＴ２での発振動作によって定常的に発生しているノイズも、上記バッファアンプＢＡ２によって前記同様に実質的に削除して基準電流源ＢＧＲ側への伝達を禁止することができる。これにより、上記基準電流源ＢＧＲに直結されている回路機能ブロックＢＬＫ３においては、上記ノイズに影響されないで安定的な動作を行うようにすることができる。
【００２１】
図１と図２のバッファアンプは、基準電流源ＢＧＲの出力ＭＯＳＦＥＴの導電型と、回路機能ＣＫＴにおいて必要とされる電流源ＭＯＳＦＥＴの導電型に対応して、図１のタイプ又は図２のタイプのもののように使い分けるようにすればよい。例えば、半導体集積回路装置において、図１の回路機能ブロックＢＬＫ１と図２の回路機能ブロックＢＬＫ２とが組み合われるものであってもよい。
【００２２】
回路動作ＣＫＴ３のようにノイズを発生しない回路機能において、必要な電流源が吸い込み型の電流源であるなら、図２のバッファアンプＢＡ１等のようなＭＯＳＦＥＴが設けられるものである。基準電流源ＢＧＲにおいて、図２のバッファアンプＢＡ１のようなＮチャネルＭＯＳＦＥＴＱ１０、Ｑ１１を設け、上記ＰチャネルＭＯＳＦＥＴＱ０１、ＭＯＳＦＥＴＱ１１を出力ＭＯＳＦＥＴとしてＰチャネルＭＯＳＦＥＴからなる押し出し型電流源に向けた定電圧と、ＮチャネルＭＯＳＦＥＴからなる吸い込み型電源源に向けた定電圧とを形成するようにしてもよい。
【００２３】
図３には、この発明に係る基準電流源の一実施例の回路図が示されている。同図の各回路素子は、公知のＢｉ−ＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【００２４】
バンドギャップ発生部として、一対のｎｐｎ型のバイポーラトランジスタＴ１、Ｔ２と、抵抗Ｒ１〜Ｒ３から構成される。上記トランジスタＴ１とＴ２は、トランジスタＴ１のサイズがトランジスタＴ２のｎ倍に大きく形成される。つまり、上記トランジスタＴ１のサイズを大きく形成することにより、トランジスタＴ１とＴ２に同じ電流を流すようにしたとき、トランジスタＴ２のエミック電流密度がトランジスタＴ１のエミッタ電流密度のｎ倍となるように設定される。
【００２５】
上記トランジスタのエミッタ電流密度差に対応して、トランジスタＴ１とＴ２のベース，エミッタ間電圧Ｖbe1 とＶbe2 とは、シリコンバンドギャップに対応した定電圧ΔＶbeだけトランジスタＴ２のベース，エミッタ間電圧Ｖbe1 が大きく形成される。トランジスタＴ１とＴ２のベースを共通にして、トランジスタＴ１のエミッタに抵抗Ｒ１の一端を接続し、抵抗Ｒ１の他端に上記トランジスタＴ２のエミッタと同じ回路の接地電位ＶＳＳを供給することより、上記定電圧ΔＶbeが抵抗Ｒ１の両端に印加されて、ここで定電流が形成される。トランジスタＴ１とＴ２のコレクタは、同じ抵抗値にされた抵抗Ｒ２とＲ３が設けられる。
【００２６】
上記トランジスタＴ２のベースとコレクタとは接続される。トランジスタＴ１のコレタクは、上記帰還増幅回路としてのトランジスタＴ３のベースと接続される。このトランジスタＴ３のエミッタは、回路の接地電位ＶＳＳとされる。そして、コレクタには負荷抵抗Ｒ４が設けられる。この増幅トランジスタＴ３のコレクタ出力は、エミッタフォロワ形態のトランジスタＴ４を介して上記抵抗Ｒ２とＲ３に帰還され、抵抗Ｒ２とＲ３との電圧降下が同じになるようにされる。つまり、抵抗Ｒ２とＲ３の抵抗値を等しくすることにより、トランジスタＴ１とＴ２は、同じ定電流（ΔＶbe／Ｒ１）が流れるようにされる。増幅トランジスタＴ３の入力と出力であるベース，コレクタ間には、位相補償用キャパシタＣ１が設けられる。
【００２７】
上記バンドギャップ回路の動作は、次の通りである。バイポーラトランジスタのベース−エミッタ間電圧Ｖbeは、温度に対して負の電圧係数をもつ特性を持っている。これを温度に対して正の電圧係数をもつベース，エミッタ間電圧Ｖbe1 とＶbe2 の電圧差ΔＶbeにより補正して、温度に依存しない定電圧を帰還用のトランジスタＴ４のエミッタから得ることができる。上記帰還用のトランジスタＴ４と同様なエミッタフォロワトランジスタＴ５を設けて定電圧を抵抗Ｒ５に印加することによって基準電流Ｉｏを形成する。このトランジスタＴ５のコレクタに上記ダイオード接続のＰチャネルＭＯＳＦＥＴＱ０１が設けられる。
【００２８】
図４には、図２の回路機能ブロックＢＬＫ１、２の一実施例の回路図が示されている。外部端子ＰとＮは、入力抵抗Ｒ１１、Ｒ１２を介して差動トランジスタＴ１０とＴ１１のベースに接続される。上記差動トランジスタＴ１０とＴ１１のベース間には抵抗Ｒ２１とＲ２２が接続され、その中点にはバイアス電圧ＶＢが供給される。バイアス電圧ＶＢは、上記外部端子ＰとＮに供給されるハイレベル／ロウレベルの中点電圧にされる。上記差動トランジスタＴ１０とＴ１１のエミッタは共通接続され、動作電流を流すバイアス電流源ＩＯが設けられる。このバイアス電流源ＩＯは、前記ＭＯＳＦＥＴＱ１６、Ｑ２６等から構成される。
【００２９】
この実施例では、差動トランジスタＴ１０とＴ１１のコレクタと電源電圧ＶＤＤとの間には、ダイオード接続されたＰチャネルＭＯＳＦＥＴＱ４０、Ｑ４１が設けられる。これらのＰチャネルＭＯＳＦＥＴＱ４０、Ｑ４１には、電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＱ４２とＱ４３がそれぞれ設けられる。そして、上記ＭＯＳＦＥＴＱ４２のドレインのドレイン電流は、ダイオード形態に接続されたＮチャネルＭＯＳＦＥＴＱ４４に流すようにされる。このＭＯＳＦＥＴＱ４４に対して電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ４６が設けられる。そして、このＭＯＳＦＥＴＱ４６と上記ＭＯＳＦＥＴＱ４３のドレイン同士が接続されて出力端子とされる。
【００３０】
上記差動増幅回路は、外部端子ＰとＮから供給された信号電圧を電流信号の形態で出力させる。つまり、外部端子ＰとＮの電圧差に対応して差動トランジスタＴ１０とＴ１１は、バイアス電流源ＩＯの分配比率を決める。上記電流ミラー回路Ｑ４０とＱ４２、Ｑ４１とＱ４３により、その素子サイズ比に対応して電流増幅する。ＭＯＳＦＥＴＱ４４とＱ４６は、同じサイズにされており、上記ＭＯＳＦＥＴＱ４２のドレイン電流を押し出し電流から吸い込み電流に変換する動作を行う。これにより、ＭＯＳＦＥＴＱ４３とＱ４６のドレイン同士が接続された出力端子からは、上記電流分配比の差分に対応した電流を出力することになる。
【００３１】
例えば、外部端子Ｐが外部端子Ｎより高い電圧のとき、トランジスタＴ１０のコレクタ電流がトランジスタＴ１１のコレクタ電流より大きくなり、上記のような電流ミラーを介することにより、ＭＯＳＦＥＴＱ４６のドレイン電流に比べてＭＯＳＦＥＴＱ４３のドレイン電流が小さくなって、ＣＭＯＳインバータ回路のゲート電圧を差分電流により引き下げる。これにより、ＣＭＯＳインバータ回路は、入力信号がロウレベルとなってハイレベルの出力信号ＯＵＴを形成する。逆に、外部端子Ｎが外部端子Ｐより高い電圧のとき、トランジスタＴ１１のコレクタ電流がトランジスタＴ１０のコレクタ電流より大きくなり、ＭＯＳＦＥＴＱ４３のドレイン電流に比べてＭＯＳＦＥＴＱ４６のドレイン電流が小さくなって、ＣＭＯＳインバータ回路のゲート電圧を差分電流により引き上げる。これにより、ＣＭＯＳインバータ回路は、入力信号がハイレベルとなってロウレベルの出力信号ＯＵＴを形成する。
【００３２】
この構成では、上記のような差動増幅回路に供給される電源電圧ＶＤＤに対して小振幅で中間電位の受信信号を直接的にＣＭＯＳレベルの出力信号ＯＵＴに変換することができる。これにより、例えば、ＥＣＬレベルのような小振幅をＣＭＯＳレベルに変換するようなレベルシフト回路を用いるような場合に比べて、入力回路ＩＢの簡素化及び信号伝達速度の改善を行うことができる。上記差動増幅回路では十分な電流利得が得られない場合、同様な差動増幅回路を縦列形態に設けて２段増幅構成により利得を高くするようにしてもよい。
【００３３】
前記図２の回路機能ＣＫＴ２のように入力回路を定常的に動作させるときには、同図のように電流源ＩＯは差動トランジスタＴ１０とＴ１１のエミッタに接続されている。これに対して、図２の回路機能ＣＫＴ１のようにスリープ状態又はスタンバイ状態のときに入力回路の動作を停止させるようにするには、上記スイッチＳ１〜Ｓ２が設けられて、オフ状態にされる。あるいは、定電流ＭＯＳＦＥＴＱ１６、Ｑ１７のゲートとソースを短絡するＭＯＳＦＥＴが設けられて、かかる定電流ＭＯＳＦＥＴＱ１６、Ｑ１７がオフ状態にされる。
【００３４】
図５には、この発明に係る半導体集積回路装置の出力回路の一実施例の回路図が示されている。この実施例は、特に制限されないが、車載ＬＡＮの中でも現在事実上の標準となっているプロトコルであるＣＡＮ（Controller Area Network)に向けられている。つまり、この実施例の出力回路は、前記図４の入力回路に伝えられる出力信号を形成する。一対からなる外部端子ＰとＮは、上記図４の外部端子に対応しており、２線式の信号配線に接続される。この２線間には抵抗Ｒが接続される。
【００３５】
一方の外部端子Ｐは、Ｐチャネル出力ＭＯＳＦＥＴＱ２のドレインに接続される。この出力ＭＯＳＦＥＴＱ２のソースと電源電圧ＶＤＤとの間には、逆流防止のためのダイオードＤ２が設けられる。そして、出力ＭＯＳＦＥＴＱ２のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ２１〜Ｚ２ｎが接続される。外部端子Ｎは、逆流防止のためのダイオードＤ１を介してＮチャネル出力ＭＯＳＦＥＴＱ１のドレインに接続される。出力ＭＯＳＦＥＴＱ１のゲートとドレインとの間には、直列接続されたｎ個のツェナーダイオードＺ１１〜Ｚ１ｎが接続される。
【００３６】
上記ＭＯＳＦＥＴＱ１とＱ２のゲートには、ドライバＤＲＶからの駆動信号が供給される。上記ＣＡＭ出力回路では、例えば論理１の信号出力を行うときには、上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、上記外部端子ＰとＮとの間に信号配線を介して接続された抵抗Ｒに電流が流れて、外部端子Ｐにはハイレベルの信号が送出され、外部端子Ｎにはロウレベルの信号が送出される。論理０の信号出力を行うときには、上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２が共にオフ状態となり、上記外部端子ＰとＮは、信号配線を介して接続された抵抗Ｒによって同電位にされる。このような外部端子ＰとＮとの間に、上記抵抗Ｒで発生した電位差が存在するか、あるいは同電位であるかの２つの電位状態を出力する。
【００３７】
特に制限されないが、上記外部端子ＰとＮには、入力回路ＩＢの入力端子に接続される。入力回路ＩＢは、前記図４に示したような入力回路からなり、外部端子ＰとＮとの間に上記抵抗Ｒで発生した電位差が存在するか、あるいは同電位であるかの２つの電位状態を判定して、上記論理１又は論理０の受信信号を形成する。入力回路ＩＢは、上記論理１の出力信号に対応した入力電圧よりも小さな入力オフセットを持っている。したがって、入力回路ＩＢは、信号配線に接続された他の半導体集積回路装置から送信された受信信号に対応して外部端子ＰとＮとが同電位のときには上記オフセットに従った一方のレベル（論理０）の出力信号を形成する。上記外部端子ＰとＮに上記抵抗Ｒで発生した電位差は、上記入力オフセットをキャンセルして差動増幅回路の入力電圧を逆転させて、他方のレベル（論理１）の出力信号を形成する。
【００３８】
ＣＡＮにおいては、上記２線からなる信号配線に他の配線が並走して配線され、電磁誘導や電波によって過大なサージ電圧がのり、出力ＭＯＳＦＥＴＱ１、Ｑ２や、上記のように入力回路ＩＢが接続されている場合には、入力素子を破壊される。そこで、この実施例では、出力ＭＯＳＦＥＴＱ１とＱ２に保護機能を兼ねて持たせるように工夫されている。つまり、ＭＯＳＦＥＴＱ１とＱ２のゲートとドレインとの間設けられたツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎがサージ電圧検出素子として作用し、上記ＭＯＳＦＥＴＱ１又はＱ２をオン状態にしてサージ電流を流すようにするものである。
【００３９】
ＣＡＮでは、後述するように電源電圧ＶＤＤが５Ｖで、論理１の信号出力を行うときには、上記外部端子Ｐを３．５Ｖのようなハイレベルにし、外部端子Ｎを１．５Ｖのようなロウレベルにする。そして、論理０の信号出力を行うときには、上記外部端子ＰとＮは、２．５Ｖのような中間レベルにされる。そして、電磁誘導や電波によるサージ電圧は±５０Ｖ程度までは許容電圧として保護機能が動作しないようにされる。上記出力ＭＯＳＦＥＴＱ１、Ｑ２や上記入力回路ＩＢの入力素子は、８０Ｖ程度の耐圧が保証されているので、上記５０Ｖ以上で上記８０Ｖ以下で上記ツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎがオン状態になるようにされる。
【００４０】
上記ツェナーダイオードＺ１１〜Ｚ１ｎ及びＺ２１〜Ｚ２ｎは、５Ｖ〜６Ｖの降伏電圧を持つツェナーダイオードが１０個程度上記のように直列接続されて構成される。例えば、５．６Ｖ程度の降伏電圧を持つツェナーダイオードを１０個接続した場合には、ＭＯＳＦＥＴＱ２のゲート電圧が＋５Ｖでオフ状態のとき、外部端子Ｐに上記のように約−５１Ｖを超えるようなサージ電圧が印加されると上記ツェナーダイオードＺ２１〜Ｚ２ｎがオン状態となり、ＭＯＳＦＥＴＱ２のゲートに負電圧を供給する。これによって、ＰチャネルＭＯＳＦＥＴＱ２がオン状態となり、電源電圧ＶＤＤから上記外部端子Ｐに向けて電流を流して負電圧を吸収し、かかるＭＯＳＦＥＴＱ２のドレイン−チャネル間の接合破壊や、入力回路ＩＢの入力素子の破壊を防止する。
【００４１】
また、ＭＯＳＦＥＴＱ１のゲートに０Ｖでオフ状態のときに、外部端子Ｎに上記のように約＋５６Ｖを超えるようなサージ電圧が印加されると上記ツェナーダイオードＺ１１〜Ｚ１ｎがオン状態となり、ＭＯＳＦＥＴＱ１のゲートに正電圧を供給する。これによって、ＮチャネルＭＯＳＦＥＴＱ１がオン状態となり、上記外部端子Ｎから回路の接地電位ＶＳＳに向けて電流を流して上記正のサージ電圧を吸収し、かかるＭＯＳＦＥＴＱ１のドレイン−チャネル間の接合破壊や、入力回路ＩＢの入力素子の破壊を防止する。
【００４２】
上記出力ＭＯＳＦＥＴＱ１、Ｑ２は、それ自体が比較的大きな電流を流すように形成されているので、上記のようなサージ電圧を吸収するための電流を十分に流すことができる。したがって、上記ツェナーダイオードＺ１１〜Ｚ１ｎやＺ２１〜Ｚ２ｎは、ＭＯＳＦＥＴＱ１やＱ２をオン状態にさせるためのゲート電圧を伝えるだけでよいので、前記特許文献１に設けられるツェナーダイオードのように大きな電流を流す必要はない。それ故、半導体集積回路に形成してもチップ面積は小さく形成できる。そして、このようにサージ保護機能を半導体集積回路に内蔵させることによって、ＣＡＮインターフェイスを有する半導体集積回路装置に必要な外部素子数を低減させることができる。
【００４３】
図６には、この発明が用いられる車載ＬＡＮの一実施例のブロック図が示されている。前記図１のような出力回路及び入力回路をそれぞれ備えたインターフェイス回路を持つ複数のデバイスＤＶＣ１〜ＤＶＣｍが並走して配置された２本の配線に対して並列形態に接続される。外部端子Ｐ同士は上記２本の配線のうちの一方に対して共通に接続される。外部端子Ｎ同士も上記２本の配線のうちの他方に対して共通に接続される。
【００４４】
特に制限されないが、上記２つの配線間の一端側には抵抗Ｒ１１が接続され、他端側には２つの抵抗Ｒ１２が直列形態に接続される。この抵抗Ｒ１２の相互接続点は、抵抗Ｒ１３を介してキャパシタＣ２の一方の電極に接続される。このキャパシタＣ２の他方の電極は、回路の接地電位が与えられる。この実施例では、デバイスＤＶＣ１〜ＤＶＣｍ間での前記説明したような信号伝達動作において、抵抗Ｒ１２により中点電圧（２．５Ｖ）が形成され、それがキャパシタＣ２に保持される。これにより、上記出力回路のＰチャネルＭＯＳＦＥＴＱ１とＱ２が共にオフ状態となったときに、上記２配線を共に２．５Ｖのような中点電圧に安定的に維持させる。
【００４５】
図７には、この発明に係る半導体集積回路装置の一実施例の概略素子レアイウト図が示されている。この実施例の半導体集積回路装置は、前記図３のような基準電流源ＢＧＲや図４の入力回路のようにバイポーラトランジスタとＭＯＳＦＥＴ及びＣＭＯＳ回路を有するものであるので、Ｂｉ−ＣＭＯＳプロセスによって形成される。ＰＭＯＳ部には、前記図５に示したような出力回路を構成するＰチャネルＭＯＳＦＥＴＱ２と、前記ダイオードＤ２が形成される。ＮＭＯＳ部には、前記出力回路を構成するＮチャネルＭＯＳＦＥＴＱ１と、前記ダイオードＤ１が形成される。ＩＢ１は、定常的に動作する入力回路である。ＩＢ２は、通常動作時に動作し、低電力モードになると動作が停止させられる入力回路である。これらの入力回路ＩＢ１とＩＢ２は、前記図１、図２の回路機能ブロックＢＬＫ２とＢＬＫ１に対応している。ＯＳＣは、発振回路であり、前記図１、図２の回路機能ブロックＢＬＫ２に対応している。ＢＧＲは、バンド・ギャップ・リファレンス回路であり、基準電圧ないし基準定電流を形成する。そして、ＯＣＤは、過電流検知回路であり、定常動作時に動作し低電力モードになると動作が停止させられる。ＬＯＧは、論理回路部であり、ＣＭＯＳ回路から構成されて、送受信動作の制御信号及び送信データを形成し、受信データの処理を行う。
【００４６】
上記ＰＭＯＳ部及びＮＭＯＳ部の周辺に前記ＭＯＳＦＥＴＱ２、Ｑ１に前記保護機能を持たせるためのツェナーダイオードＺ２１〜Ｚ２ｎ、Ｚ１１〜１ｎが形成されている。これらのツェナーダイオードＺ２１〜Ｚ２ｎ、Ｚ１１〜１ｎは、前記のようにそれぞれ１０個程度設けられるものであるが、前記のように流れる電流が小さくてもよいので、前記ＰＭＯＳ部及びＮＭＯＳ部の周辺の小さな面積の領域内に形成することができる。同図に四角の内部に×を付した部分は、外部端子に接続される電極を示している。
【００４７】
図８には、この発明に係る半導体集積回路の一実施例の概略素子断面図が示されている。同図においては、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）及びバイポーラトランジスタＢｉｐ−Ｔｒが例示的に示されている。ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）は、Ｐ型基板（ＰＳＵＢ）に形成された深いウェルＤＮＷＬと素子分離領域で分離されたＮウェルＮＷにＰ＋型のソース，ドレインが形成される。かかるソース，ドレインに挟まれたウェル（基板ゲート）上にゲート絶縁膜を介して上記ソース，ドレインを跨ぐようなＦＧＰからなるゲート電極が形成されて構成される。ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）は、Ｐ型基板（ＰＳＵＢ）に形成された深いウェルＤＮＷＬと素子分離領域で分離されたＰウェルＰＷにＮ＋型のソース，ドレインが形成される。かかるソース，ドレインに挟まれたウェル（基板ゲート）上にゲート絶縁膜を介して上記ソース，ドレインを跨ぐようなＦＧＮからなるゲート電極が形成されて構成される。半導体集積回路装置が、５Ｖで動作させられるとき、深いウェルＤＮＷＬとＮウェルＮＷには５Ｖが供給され、ＰウェルＰＷと基板ＰＳＵＢには、Ｐ＋領域、ウェルＰＷを介して０Ｖが与えられる。
【００４８】
バイポーラトランジスタＢｉｐ−Ｔｒは、Ｎ＋からなるエミッリ領域がＰ型のベース領域の表面部に形成される。コレクタは、Ｎ−型領域及びＮＢＬから構成され、コレクタ電極Ｃは、Ｎ＋領域及びＣＮを介してＮＢＬと電気的に接続される。エミッタ電極は、上記Ｎ＋からなるエミッリ領域上に形成され、ベース電極は、エミッタ電極を取り囲むようにして上記ベース領域Ｐと電気的に接続される。バイポーラトランジスタＢｉｐ−Ｔｒは、それを取り囲むように形成された素子分離領域及び基板とのＰＮ接合によって、電気的に独立した素子として用いることができる。
【００４９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、回路機能ブロックは、定電流源によって動作する回路部分を有するものであれば何であってもよい。基準電流源の具体的構成は、種々の実施形態をとることができるものである。この発明は、基準電流源で形成された基準電流に基づいて動作する複数の回路機能ブロックを有するものに半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５０】
【図１】この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。
【図２】この発明に係る半導体集積回路装置の他の一実施例を示す概略ブロック図である。
【図３】この発明に係る基準電流源の一実施例を示す回路図である。
【図４】図２の回路機能ブロックＢＬＫ１、２の一実施例を示す回路図である。
【図５】この発明に係る半導体集積回路装置の出力回路の一実施例を示す回路図である。
【図６】この発明が用いられる車載ＬＡＮの一実施例を示すブロック図である。
【図７】この発明に係る半導体集積回路装置の一実施例を示す概略素子レアイウト図である。
【図８】この発明に係る半導体集積回路の一実施例を示す概略素子断面図である。
【図９】本願発明者において先に検討された半導体集積回路装置のブロック図である。
【符号の説明】
【００５１】
ＢＬＫ１〜ＢＬＫ３…回路機能ブロック、ＣＫＴ１〜ＣＫＴ３…機能回路、ＢＡ１，ＢＡ２…バッファアンプ、ＢＧＲ…基準電流源、Ｑ１〜Ｑ４８…ＭＯＳＦＥＴ、Ｔ１〜Ｔ１１…トランジスタ、Ｒ１〜Ｒ１３…抵抗、Ｃ１，Ｃ２…キャパシタ、Ｄ１〜Ｄ４…ダイオード、Ｚ１１〜Ｚ４ｎ…ツェナーダイオード、ＤＲＶ…駆動回路、ＩＢ…入力回路、Ｐ，Ｎ…外部端子、ＯＳＣ…発振回路、ＬＯＧ…論理回路、ＯＣＤ…過電流保護回路、ＤＶＣ１〜ＤＶＣｍ…デバイス、ＰＳＵＢ…Ｐ型基板、ＤＭＷＬ…深いウェル、ＮＷ…Ｎウェル、ＰＷ…Ｐウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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