(57)【要約】    【課題】  回路規模の小さい強誘電体メモリ装置を提供する。    【解決手段】  所定の領域に配置された複数のメモリキャパシタを有する複数のメモリセルと、直列に接続された複数の分圧キャパシタを有し、当該複数の分圧キャパシタの一方端に供給された電圧を降圧した降圧電圧を生成する電圧生成部と、を備え、複数の分圧キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ及び複数の分圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置。【選択図】  図２
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【特許請求の範囲】
【請求項１】
所定の領域に配置された複数のメモリキャパシタを有する複数のメモリセルと、
直列に接続された複数の分圧キャパシタを有し、当該複数の分圧キャパシタの一方端に供給された電圧を降圧した降圧電圧を生成する電圧生成部と、
を備え、
前記複数の分圧キャパシタは前記所定の領域の外側に配置され、かつ、前記複数のメモリキャパシタ及び前記複数の分圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記複数のメモリセルに接続された複数のビット線と、
メモリセルに記憶されたデータがビット線に読み出されたときに、当該ビット線の電圧と前記降圧電圧とを比較して、当該データを判定する複数のセンスアンプと、
をさらに備えたことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記複数のメモリセルに接続された複数のプレート線と、
プレート線に所定のプレート電圧を供給して、当該プレート線に接続されたメモリセルに記憶されたデータをビット線に読み出すプレート線制御部と、
をさらに備え、
前記電圧生成部は、前記プレート線制御部が前記プレート電圧を供給するタイミングに基づいて、前記降圧電圧を生成することを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項４】
前記電圧生成部は、前記プレート電圧を分圧して、前記降圧電圧を生成することを特徴とする請求項３記載の強誘電体メモリ装置。
【請求項５】
前記電圧生成部は、前記プレート線制御部の制御電圧を分圧して、前記降圧電圧を生成することを特徴とする請求項３記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の半導体集積回路装置として、特開昭６１−２１４５５９号公報（特許文献１）に開示されたものがある。上記従来の半導体集積回路装置は、単位セルが配置された領域とそれ以外の領域との境界部に設けられた、回路動作をしないダミーセルを有して構成されている。
【特許文献１】特開昭６１−２１４５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の半導体集積回路装置では、ダミーセルを設ける上に、さらにセンスアンプの基準電圧を生成する電源回路等をを形成しなければならないため、半導体集積回路装置のチップ面積が大きくなってしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一形態によれば、所定の領域に配置された複数のメモリキャパシタを有する複数のメモリセルと、直列に接続された複数の分圧キャパシタを有し、当該複数の分圧キャパシタの一方端に供給された電圧を降圧した降圧電圧を生成する電圧生成部と、を備え、複数の分圧キャパシタは所定の領域の外側に配置され、かつ、複数のメモリキャパシタ及び複数の分圧キャパシタは格子状に配置されたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記形態によれば、所定の領域において格子状に形成された複数のメモリキャパシタから連続して分圧キャパシタが配置されるので、複数のメモリキャパシタの平面形状を均一化させるためのダミーキャパシタを配置しなくとも、複数のメモリキャパシタの平面形状を均一化させることができる。つまり、上記形態によれば、従来、回路動作をしないダミーキャパシタとして設けられていたものを、分圧キャパシタとして利用することができるので、複数のメモリキャパシタの平面形状を均一化させることができるとともに、チップ面積が小さく、安定して動作する強誘電体メモリ装置を提供することができる。
【０００７】
上記強誘電体メモリ装置は、複数のメモリセルに接続された複数のビット線と、メモリセルに記憶されたデータがビット線に読み出されたときに、当該ビット線の電圧と降圧電圧とを比較して、当該データを判定する複数のセンスアンプと、をさらに備えたことが好ましい。
【０００８】
上記形態によれば、分圧キャパシタによってセンスアンプがデータを判定する基準となる電圧を生成することができる。従って、上記形態によれば、チップ面積をほとんど増やすことなく当該電圧を生成する構成を設けることができる。
【０００９】
上記強誘電体メモリ装置は、複数のメモリセルに接続された複数のプレート線と、プレート線に所定のプレート電圧を供給して、当該プレート線に接続されたメモリセルに記憶されたデータをビット線に読み出すプレート線制御部と、をさらに備え、電圧生成部は、プレート線制御部がプレート電圧を供給するタイミングに基づいて、降圧電圧を生成することが好ましい。
【００１０】
上記形態によれば、センスアンプがデータを判定するときに、電圧生成部が降圧電圧の生成を開始するので、強誘電体メモリ装置の消費電力を抑えることができる。
【００１１】
上記強誘電体メモリ装置において、電圧生成部は、プレート電圧を分圧して、降圧電圧を生成することが好ましい。
【００１２】
上記形態によれば、電圧生成部が降圧電圧を生成するタイミングを制御する構成を設けなくとも、センスアンプがデータを判定するときに降圧電圧を生成することができる。
【００１３】
電圧生成部は、プレート線制御部の制御電圧を分圧して、降圧電圧を生成することが好ましい。
【００１４】
上記形態によれば、電圧生成部が降圧電圧を生成するタイミングを制御する構成を設けなくとも、センスアンプがデータを判定するときに降圧電圧を生成することができる。制御電圧は、プレート線制御部の動作を制御する制御信号の電圧を含む。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本発明の強誘電体メモリ装置の第１実施形態を示す回路図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、電圧生成部２００とを備えて構成される。また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎとを備えて構成される。
【００１７】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセル１１２を有する。メモリセル１１２は、ｎ型ＭＯＳトランジスタ１１４と、メモリキャパシタ１１６とを有して構成される。
【００１８】
ｎ型ＭＯＳトランジスタ１１４は、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがビット線ＢＬ１〜ｎのいずれかに接続され、ドレインがメモリキャパシタ１１６の一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１１４は、ワード線ＷＬ１〜ｍの電圧に基づいて、メモリキャパシタ１１６の一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
【００１９】
メモリキャパシタ１１６は、強誘電体キャパシタであって、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されている。また、メモリキャパシタ１１６は、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をビット線ＢＬ１〜ｎに放出する。本実施形態において、メモリキャパシタ１１６は、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合に"１"を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に"０"を記憶する。
【００２０】
ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、所定のワード線ＷＬの電圧を他のワード線ＷＬの電圧より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセル１１２を選択する。
【００２１】
プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、プレート線制御部を制御する信号ＰＬＥの電圧に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。
【００２２】
センスアンプ１４０は、ビット線ＢＬ１〜ｎの電圧に基づいて、当該ビット線に接続されたメモリセル１１２に記憶されたデータを判定する。具体的には、センスアンプ１４０は、後述する電圧生成部２００が生成した、降圧電圧の一例である基準電圧Ｖｒｅｆとビット線ＢＬ１〜ｎの電圧とを比較して、メモリセル１１２に記憶されたデータを判定する。本実施形態において、センスアンプ１４０は、ビット線ＢＬ１〜ｎの電圧が基準電圧Ｖｒｅｆよりも高い場合には、メモリセル１１２に記憶されたデータが"１"であると判定し、低い場合には、当該データが"０"であると判定する。
【００２３】
電圧生成部２００は、分圧キャパシタ２０２−１〜ｎと、ｎ型ＭＯＳトランジスタ２０４−１〜ｍと、プログラム回路２０６とを有して構成されており、それに供給された電圧を分圧して、基準電圧Ｖｒｅｆを生成する。
【００２４】
分圧キャパシタ２０２−１〜ｎは、直列に接続されており、その一方端に信号ＰＬＥが供給されており、他方端に接地電圧が供給されている。そして、分圧キャパシタ間のノードＮＤ２〜ｍの電圧は、それぞれ、分圧キャパシタの数及び各分圧キャパシタの容量にに応じて一方端と他方端との電圧差を分圧した電圧となる。本実施形態において、分圧キャパシタ２０２−１〜ｎは、略同一の容量を有しており、ノードＮＤ２〜ｍの電圧は、分圧キャパシタ２０２−１〜ｎの一方端と他方端との電圧差を略均等に分圧して電圧となる。
【００２５】
ｎ型ＭＯＳトランジスタ２０４−１〜ｍは、ソース及びドレインの一方がノードＮＤ１〜ｍに接続され、他方がダミービット線ＤＢＬに接続されており、ゲートの電圧に基づいて、各ノードＮＤ１〜ｍを、ダミービット線ＤＢＬに接続するか否かを切り換える。ｎ型ＭＯＳトランジスタ２０４−１は、ゲートに接地電圧が供給されており、常にオフとなるように構成されている。
【００２６】
ｎ型ＭＯＳトランジスタ２０４−２〜ｍは、ゲートがそれぞれプログラム回路２０６に接続されている。各プログラム回路２０６には、対応するｎ型ＭＯＳトランジスタ２０４−２〜ｍをオンさせるか、オフさせるかが予め記憶されている。すなわち、各プログラム回路２０６は、ノードＮＤ２〜ｍのうちのどの電圧を基準電圧Ｖｒｅｆとしてセンスアンプ１４０に供給するかを記憶している。具体的には、各プログラム回路２０６には、ノードＮＤ２〜ｍの電圧のうち基準電圧Ｖｒｅｆとしてセンスアンプ１４０に供給するものに対応するプログラム回路２０６の出力がＨ論理となるように、予めプログラムされている。
【００２７】
ダミービット線ＤＢＬは、電圧生成部２００とセンスアンプ１４０との間に設けられており、ノードＮＤ１〜ｍの電圧を、基準電圧Ｖｒｅｆとしてセンスアンプ１４０に供給する。ダミービット線ＤＢＬは、本実施形態ではビット線ＢＬ１〜ｎのような働きをするものではないが、ビット線ＢＬ１〜ｎと同一のマスクによって、同一の層に形成されている。ダミービット線ＤＢＬとビット線ＢＬｎとの間隔は、ビット線ＢＬ１〜ｎ間の間隔と略同一であってもよい。
【００２８】
図２は、メモリキャパシタ１１６、分圧キャパシタ２０２及びダミーキャパシタ２５０の配置を示す平面レイアウト図である。同図を参照して、本実施形態における各キャパシタの配置について説明する。
【００２９】
メモリキャパシタ１１６は、所定の領域の一例である、強誘電体メモリ装置においてメモリセル１１２が配置される領域１１８において、格子状に配置されている。具体的には、本実施形態において、メモリキャパシタ１１６は、図中、ワード線ＷＬ１〜ｍが延在するｘ方向にｍ本の列を形成し、ビット線ＢＬ１〜ｎが延在する、ｘ方向と交差するｙ方向にｎ本の列を形成するように配置されている。
【００３０】
各分圧キャパシタ２０２は、メモリキャパシタ１１６がアレイを構成する領域１１８の外側において、メモリキャパシタ１１６の列から連続して、メモリキャパシタ１１６と共に列を構成するように配置されている。また、分圧キャパシタ２０２は、ワード線ＷＬ１〜ｍが延在するｘ方向においてメモリキャパシタ１１６と列を構成するように、領域１１８の一辺に沿って配置されている。
【００３１】
各分圧キャパシタ２０２とメモリキャパシタ１１６との距離ａは、各メモリキャパシタ１１６間の距離ｂと略等しい距離であってもよく、また、異なる距離であってもよい。各分圧キャパシタ間の距離ｃは、各メモリキャパシタ１１６間の距離ｂと略同一であることが望ましい。
【００３２】
ダミーキャパシタ２５０は、メモリキャパシタ１１６の列に対応して配置されており、領域１１８の外側において、対応するメモリキャパシタ１１６の列から連続して、メモリキャパシタ１１６又は分圧キャパシタ２０２と列を形成するように配置されている。また、ダミーキャパシタ２５０は、領域１１８の周囲において、分圧キャパシタ２０２が配置されない位置に配置されている。なお、本実施形態において、ダミーキャパシタ２５０とは、強誘電体メモリ装置の回路動作に寄与しない強誘電体キャパシタであって、メモリキャパシタ１１６の平面形状を均一にすべく配置されたものをいう。
【００３３】
各ダミーキャパシタ２５０とメモリキャパシタ１１６との距離ｄは、各メモリキャパシタ１１６間の距離ｂと略等しい距離であってもよく、また、異なる距離であってもよい。各ダミーキャパシタ２５０間の距離ｅは、各メモリキャパシタ１１６間の距離ｂと略同一であることが望ましい。
【００３４】
メモリキャパシタ１１６、分圧キャパシタ２０２及びダミーキャパシタ２５０は、全体として格子状に配置されている。本実施形態では、各キャパシタが全て一定の間隔で配置された状態を格子状としているが、格子状とはこれに限られるものではない。例えば、各キャパシタが異なる間隔で配置された状態や、千鳥状に配置された状態等、一定のルールで配置されたものも格子状に含まれる。
【００３５】
図３は、本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１及び図３を参照して、ワード線ＷＬ１、ビット線ＢＬ１及びプレート線ＰＬ１に接続されたメモリセル１１２が選択されるときの強誘電体メモリ装置の動作について説明する。
【００３６】
本実施形態において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の駆動電圧であるＶＤＤである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００３７】
初期状態において、ワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍの電圧は０Ｖとなっており、ビット線ＢＬ１〜ｍは０Ｖにプリチャージされている。プログラム回路２０６は、ｎ型ＭＯＳトランジスタ２０４−１〜ｍのいずれかをオンするようにプログラムされている。また、信号ＰＬＥの電圧は０Ｖとなっており、各ノードＮＤ１〜ｍの電圧も０Ｖとなっている。
【００３８】
まず、強誘電体メモリ装置の外部から、ワード線ＷＬ１、ビット線ＢＬ１及びプレート線ＰＬ１に接続されたメモリセル１１２を示すアドレス信号が供給されると、ワード線制御部１２０は、ワード線ＷＬ１の電圧を０ＶからＶＤＤに変化させる。ワード線ＷＬ１の電圧がＶＤＤに変化すると、ワード線ＷＬ１に接続されたｎ型ＭＯＳトランジスタ１１４がオンし、対応するメモリキャパシタ１１６がビット線ＢＬ１〜ｎに接続される。
【００３９】
信号ＰＬＥがＬ論理からＨ論理に変化すると、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１の電圧を０ＶからＶＤＤに上昇させる。プレート線ＰＬ１の電圧が上昇すると、メモリキャパシタ１１６の両端に電圧差が生じ、メモリキャパシタ１１６に記憶されたデータに基づいて、ビット線ＢＬ１〜ｎの電圧が上昇する。本実施形態では、メモリキャパシタ１１６に記憶されたデータが"０"である場合よりも、"１"である場合の方が、ビット線ＢＬ１〜ｎの電圧は高く上昇する。
【００４０】
また、信号ＰＬＥがＬ論理からＨ論理に変化すると、直列に接続された分圧キャパシタ２０２−１〜ｎの一方端の電圧が０ＶからＶＤＤに上昇する。これにより、分圧キャパシタ２０２−１〜ｎの一方端と他方端との間に電圧ＶＤＤの電圧差が生じるため、各ノードＮＤ１〜ｍの電圧は、電圧ＶＤＤを分圧した電圧となる。そして、各ノードＮＤ１〜ｍのうち、プログラム回路２０６によってオンしているｎ型ＭＯＳトランジスタ２０４−１〜ｍに接続されたノードの電圧が、基準電圧Ｖｒｅｆとしてダミービット線ＤＢＬに供給される。
【００４１】
基準電圧Ｖｒｅｆの電圧は、メモリキャパシタ１１６に記憶されたデータが"１"である場合のビット線ＢＬ１〜ｎの電圧と、当該データが"０"である場合のビット線ＢＬ１〜ｎの電圧の間の電圧（以下、「中間電圧」という。）となるように調整されている。具体的には、プログラム回路２０６は、基準電圧Ｖｒｅｆが中間電圧となるようなノードＮＤ１〜ｍに接続されたｎ型ＭＯＳトランジスタ２０４−１〜ｎをオンするようにプログラムされている。そして、分圧キャパシタ２０２−１〜ｎの一方端に電圧ＶＤＤが供給されると、当該ノードの電圧が中間電圧となり、基準電圧Ｖｒｅｆとしてダミービット線ＤＢＬに供給される。
【００４２】
次に、センスアンプ１４０に供給された信号ＳＡＯＮがＬ論理からＨ論理に変化すると、センスアンプ１４０が動作を開始する。センスアンプ１４０は、基準電圧Ｖｒｅｆとビット線ＢＬ１〜ｎの電圧とを比較して、メモリセル１１２から読み出されたデータを判定する。具体的には、センスアンプ１４０は、当該ビット線の電圧が基準電圧Ｖｒｅｆより高い場合には、当該データが"１"であると判定して、その出力ＯＵＴをＨ論理とし、低い場合には、当該データが"０"であると判定して、出力ＯＵＴをＬ論理とする。以上の動作により、メモリセル１１２に記憶されたデータが読み出される。
【００４３】
図４は、プログラム回路２０６にプログラムを記憶させる処理を示すフローチャートである。同図を参照して、プログラム回路２０６にプログラムを記憶させる処理について説明する。当該処理は、例えば、強誘電体メモリ装置の試験後から出荷前の間において行われる。
【００４４】
まず、強誘電体メモリ装置のプログラム回路２０６に仮のプログラムを記憶させる（Ｓ１００）。仮のプログラムとは、例えば、基準電圧Ｖｒｅｆが中間電圧となると想定されるノードＮＤ１〜ｍに接続されたｎ型ＭＯＳトランジスタ２０４−１〜ｎをオンするようなプログラムである。
【００４５】
次に、強誘電体メモリ装置を試験する（Ｓ１１０）。そして、メモリセル１１２に記憶されたデータの誤判定等の不良が検出されなかった場合には（Ｓ１２０  Ｙｅｓ）、ステップＳ１００においてプログラム回路２０６に記憶させた仮のプログラムを、そのままプログラム回路２０６に記憶させ（Ｓ１３０）、処理を終了する。
【００４６】
一方、不良が検出された場合には（Ｓ１２０  Ｎｏ）、基準電圧Ｖｒｅｆが異なる電圧となるように、プログラム回路２０６に記憶されたプログラムを修正する（Ｓ１４０）。そして、再度試験を行い（Ｓ１１０）、不良が検出されなくなるまで、プログラムを修正する（Ｓ１４０）。以上の処理により、基準電圧Ｖｒｅｆを適切な値にするプログラムを、プログラム回路２０６に記憶させることができる。
【００４７】
本実施形態によれば、領域１１８において格子状に形成された複数のメモリキャパシタ１１６から連続して分圧キャパシタ２０２が配置されるので、複数のメモリキャパシタ１１６の平面形状を均一化させるためのダミーキャパシタ２５０を配置しなくとも、複数のメモリキャパシタ１１６の平面形状を均一化させることができる。つまり、本実施形態によれば、従来、回路動作をしないダミーキャパシタ２５０として設けられていたものを、分圧キャパシタ２０２として利用することができるので、複数のメモリキャパシタ１１６の平面形状を均一化させることができるとともに、チップ面積が小さく、安定して動作する強誘電体メモリ装置を提供することができる。
【００４８】
また、本実施形態によれば、センスアンプ１４０がデータを判定するときに、電圧生成部２００が基準電圧Ｖｒｅｆの生成を開始するので、強誘電体メモリ装置の消費電力を抑えることができる。
【００４９】
本実施形態によれば、電圧生成部２００が基準電圧Ｖｒｅｆを生成するタイミングを制御する構成を設けなくとも、センスアンプ１４０がデータを判定するときに基準電圧Ｖｒｅｆを生成することができる。
【００５０】
本実施形態によれば、電圧生成部２００が基準電圧Ｖｒｅｆを生成するタイミングを制御する構成を設けなくとも、センスアンプ１４０がデータを判定するときに基準電圧Ｖｒｅｆを生成することができる。
【００５１】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５２】
【図１】本発明の強誘電体メモリ装置の第１実施形態を示す回路図である。
【図２】メモリキャパシタ１１６、分圧キャパシタ２０２及びダミーキャパシタ２５０の配置を示す平面レイアウト図である。
【図３】本実施形態の強誘電体メモリ装置の動作を示すタイミングチャートである。
【図４】プログラム回路２０６にプログラムを記憶させる処理を示すフローチャートである。
【符号の説明】
【００５３】
１１０・・・メモリセルアレイ、１１２・・・メモリセル、１１６・・・メモリキャパシタ、１１８・・・領域、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・センスアンプ、２００・・・電圧生成部、２０２・・・分圧キャパシタ、２０６・・・プログラム回路、２５０・・・ダミーキャパシタ、ＢＬ・・・ビット線、ＤＢＬ・・・ダミービット線、ＮＤ・・・ノード、ＯＵＴ・・・出力、ＰＬ・・・プレート線、ＷＬ・・・ワード線
【図１】
2007052844.tif 000003
【図２】
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【図３】
2007052844.tif 000005
【図４】
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