(57)【要約】【課題】二重トラップ層を備えた不揮発性メモリ素子を提供する。【解決手段】電荷トラップ層は、正孔トラップが支配的に行われる第１トラップ層と、電子トラップが支配的に行われる第２トラップ層とを備える二重トラップ層を備えた不揮発性メモリ素子である。これにより、不揮発性メモリ素子は、フラットバンド電圧の範囲が（＋）及び（−）方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層された不揮発性メモリ素子において、
前記電荷トラップ層は、
正孔トラップが支配的に行われる第１トラップ層と、
電子トラップが支配的に行われる第２トラップ層と、を備えることを特徴とする二重トラップ層を備えた不揮発性メモリ素子。
【請求項２】
前記第１トラップ層上に前記第２トラップ層が形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１トラップ層は、
ＳＲＯまたはシリコンナノクリスタルからなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ブロッキング絶縁膜は、誘電率が酸化ケイ素より高い絶縁膜であり、
前記第２トラップ層は、前記ブロッキング絶縁膜と前記第１トラップ層との境界面であることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記ブロッキング絶縁膜は、ＨｆＯ２層であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第２トラップ層は、窒化ケイ素からなることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記トンネル絶縁膜の両側の前記半導体基板には、それぞれソース領域及びドレイン領域がさらに形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記電荷トラップ層は、マルチレベル情報を保存するストレージノードであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷のトラップ特性を利用して情報の書き込み及び読み取り機能を具現する不揮発性メモリ素子に係り、特に、正孔トラップの支配的な層と電子トラップの支配的な層とを備えた不揮発性メモリ素子に関する。
【背景技術】
【０００２】
最近では、不揮発性の特徴を有する多様な形態のメモリ素子が出現されている。図１は、電荷トラップ層をストレージノードとして利用するＳＯＮＯＳタイプのメモリ素子の構造を示す図面である。ソース領域Ｓ及びドレイン領域Ｄが形成されたシリコン基板１１上に、トンネル絶縁膜１２と、電荷トラップ層１３と、ブロッキング絶縁膜１４とが積層されている。ブロッキング絶縁膜１４上には、ゲート電極１５が形成される。トンネル絶縁膜１２及びブロッキング絶縁膜１４は、ＳｉＯ２で形成されうる。前記電荷トラップ層１３は、一例としてＳｉ３Ｎ４層でありうる。
【０００３】
前記ゲート電極１５に正（＋）のバイアス電圧を印加すれば、前記電荷トラップ層１３に電子が集まり、これにより、ソース領域Ｓとドレイン領域Ｄとの間のチャンネルに作用する電場の状態が変わりつつ通電特性が変わる。前記電荷トラップ層１３に電子がトラップされた程度によって、“１”または“０”の値を与えることによって、メモリ素子１０は、１ビット情報を記録／読み取り可能である。
【０００４】
図２Ａは、図１のメモリ素子１０の情報記録特性を示すグラフであり、図２Ｂは、図１のメモリ素子１０の情報消去特性を示すグラフである。図２Ａは、メモリ素子１０に所定のバイアス電圧を印加する時間（プログラム時間）に対するフラットバンド電圧ＶＦＢを示すグラフである。前記フラットバンド電圧は、プログラム時間が長くなるにつれて、電子が電荷トラップ層１３に多くトラップされるので、高く表れる。図２Ａ及び図２Ｂに示すように、このメモリ素子１０の場合には、フラットバンド電圧の情報記録特性及び情報消去特性が正（＋）電圧側に多く偏って表れるということが分かる。すなわち、正側にシフトされる傾向を表している。
【０００５】
図２Ｂに示すように、メモリ素子１０に負（−）のバイアス電圧を印加して、電荷トラップ層１３に集まった電子を除去することによって、ストレージノード１３に記録された情報を消去する場合、−３Ｖでフラットバンド電圧が飽和される。
【０００６】
前記電荷トラップ層１３を前記したＳｉ３Ｎ４窒化物層の代りに、ＳｉＯ１.５のようなＳＲＯ（Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ）やシリコンナノクリスタル（Ｓｉ−ｎｃ）で形成できる。この場合には、逆にフラットバンド電圧の記録特性及び消去特性が負側にシフトされる傾向にある。これは、電荷トラップ層に正孔をよくトラップするＳｉ間の結合部が多くて、正孔のトラップが支配的に行われるため、フラットバンド電圧が負（−）にシフトされると見られる。したがって、この場合にも、フラットバンド電圧が何れか一方に偏るため、多様なレベルの値を識別するマルチレベルセルを具現し難くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、前記問題点に鑑みてなされたものであって、フラットバンド電圧が正または負のいずれか一方に偏らず、広い範囲にわたって均一に分布させることによって、２ビット以上の情報を記録できる改善された不揮発性メモリ素子を提供するところにその目的がある。
【課題を解決するための手段】
【０００８】
前記目的を解決するための本発明の二重トラップ層を備えた不諱発声メモリ素子は、半導体基板上にトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層された不揮発性メモリ素子において、前記電荷トラップ層は、正孔トラップが支配的に行われる第１トラップ層と、電子トラップが支配的に行われる第２トラップ層と、を備えることを特徴とする。
【０００９】
前記第１トラップ層は、ＳＲＯまたはシリコンナノクリスタルからなりうる。
【００１０】
本発明の一局面によれば、前記ブロッキング絶縁膜は、誘電率が酸化ケイ素より高い絶縁膜であり、前記第２トラップ層は、前記ブロッキング絶縁膜と前記第１トラップ層との境界面である。
【００１１】
そして、前記ブロッキング絶縁膜は、ＨｆＯ２層でありうる。
【００１２】
本発明の他の局面によれば、前記第２トラップ層は、窒化ケイ素からなっている。
【００１３】
本発明によれば、前記電荷トラップ層は、マルチレベル情報を保存するストレージノードである。
【発明の効果】
【００１４】
本発明の二重トラップ層を備えた不揮発性メモリ素子は、正孔トラップ層及び電子トラップ層がそれぞれ設けられた電荷トラップ層により、フラットバンド電圧の範囲が（＋）及び（−）方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付された図面を参照して、本発明に係る二重トラップ層を備えた不揮発性メモリ素子の望ましい実施形態を詳細に説明する。
【００１６】
図３は、本発明の一実施形態に係る不揮発性メモリ素子１００の構成を示す断面図である。シリコン基板１１０上にトンネル絶縁膜１２０、電荷トラップ層１３０、ブロッキング絶縁膜１４０及びゲート電極１５０が順次に積層された構造である。ソース領域Ｓ及びドレイン領域Ｄは、シリコン基板１１０でトンネル絶縁膜１２０の両側に形成されている。
【００１７】
トンネル絶縁膜１２０は、ＳｉＯ２で形成されうる。
【００１８】
電荷トラップ層１３０は、正孔トラップが支配的に行われる正孔トラップ層１３１と、電子トラップが支配的に行われる電子トラップ層１３２とを備える。
【００１９】
前記正孔トラップ層１３１は、ＳｉＯ１.５のようなＳＲＯやシリコンナノクリスタルからなりうる。この正孔トラップ層１３１は、正孔をよくトラップするＳｉ間の結合部が多くて、正孔のトラップが支配的に行われ、したがって、フラットバンド電圧が（−）にシフトされる傾向を誘導する。
【００２０】
そして、前記電子トラップ層１３２は、Ｓｉ３Ｎ４からなりうる。電子トラップ層１３２は、フラットバンド電圧が（＋）にシフトされる傾向を誘導する。
【００２１】
したがって、本発明に係るメモリ素子１００は、フラットバンド電圧の（−）シフト傾向と（＋）シフト傾向とを同時に有し、これは、フラットバンド電圧幅を大きくすることができる。
【００２２】
前記ブロッキング絶縁膜１４０は、ＳｉＯ２で形成されうる。また、ゲート電極１５０は、アルミニウム（Ａｌ）で形成されうる。
【００２３】
図４は、本発明の他の実施形態に係る不揮発性メモリ素子２００の構成を示す断面図である。ソース領域Ｓ及びドレイン領域Ｄが設けられたシリコン基板２１０上にトンネル絶縁膜２２０、電荷トラップ層２３０、ブロッキング絶縁膜２４０及びゲート電極２５０が順次に積層された構造を持っている。
【００２４】
トンネル絶縁膜２２０は、ＳｉＯ２で形成されうる。
【００２５】
電荷トラップ層２３０は、正孔トラップが支配的に行われる正孔トラップ層２３１と、正孔トラップ層２３１上に形成された電子トラップが支配的に行われる電子トラップ層２３２とを備える。
【００２６】
前記正孔トラップ層２３１は、ＳｉＯ１.５のようなＳＲＯやシリコンナノクリスタルからなりうる。この正孔トラップ層２３１は、正孔をよくトラップするＳｉ間の結合部が多くて、正孔のトラップが支配的に行われ、したがって、フラットバンド電圧が（−）にシフトされる傾向を誘導する。
【００２７】
そして、前記電子トラップ層２３２は、ブロッキング絶縁膜２４０と正孔トラップ層２３１との境界面になりうる。前記ブロッキング絶縁膜２４０を酸化ケイ素より高い誘電率を有する高誘電層、例えば、酸化ハフニウム（ＨｆＯ２）材質からなり、正孔トラップ層２３１との境界面で電子がトラップされうる。ＨｆＯ２層と、シリコン酸化物層やシリコンナノクリスタル層との界面で電子をトラップする傾向にあるということは多様な文献に開示されており、実際にＳｉＯ２トンネル絶縁膜２２０上に直ちにＨｆＯ２層をブロッキング絶縁膜２４０として積層すれば、その間の界面が電子をトラップする電荷トラップ層の役割を行って、フラットバンド電圧が（＋）にシフトする傾向を表す。したがって、本発明では、別途の電子トラップ層を積層せず、界面で電子トラップが発生するようにブロッキング絶縁膜２４０をＨｆＯ２で構成した。
【００２８】
このように構成された不揮発性メモリ素子２００のＣ−Ｖグラフ、すなわち、静電容量対印加電圧間のヒステリシス曲線を描けば、図５のような結果が得られる。すなわち、フラットバンド電圧ＶＦＢの範囲が約７.５Ｖ〜＋５.５Ｖであり、ＳｉとＡｌとの仕事関数の差による電圧である１Ｖを基準に、（＋）または（−）の何れか一方に偏らずに両側に均一に広がって表れるということが確認できる。これは、電子トラップ層２３２及び正孔トラップ層２３１がそれぞれ電子及び正孔をトラップする機能を行いつつ、フラットバンド電圧の分布が＋及び−に均一に拡張されるためであると判断される。
【００２９】
図６は、バイアス電圧の印加時間による記録及び消去の推移を示すグラフである。図６に示すように、フラットバンド電圧の範囲が正負にわたって広く分布されているため、同じ時間に他のバイアス電圧を印加したときに形成されるフラットバンド電圧間の差も十分に取られているということが分かる。これは、マルチレベルセルを具現可能にする。図６の例のように、２Ｖずつの差をもってバイアス電圧を印加して、１００μｓの間に記録を行うか、または１０ｍｓの間に消去を行えば、印加電圧によるフラットバンド電圧間の間隔が約１.５Ｖである。情報レベルによるフラットバンドの電圧差が１.５Ｖ以上であれば、レベル間の情報の識別が可能であるため、本発明に係るメモリ素子２００は、２ビットの情報を保存できる。
【００３０】
図７は、本発明に係るメモリ素子２００の経時特性を示すグラフである。図７は、１００ｕｓの間にメモリ素子２００に当該バイアス電圧を印加して情報を記録した後と、１０ｍｓの間に２０Ｖ電圧を印加して情報を消去した後、常温で経時的にフラットバンド電圧が変わる傾向を測定したものである。実測は、１０００秒まで行い、経時変化によるフラットバンド電圧の変化がほとんどなかった。このような状態が維持されれば、１０８秒である約３年が過ぎても、フラットバンド電圧に大きな変化はないと予測される。したがって、非常に安定したマルチレベルセルを備えたメモリ素子が具現されうる。
【００３１】
以上のように、本発明を、限定された実施形態及び図面により説明してきたが、本発明はこれらに限定されず、当業者によって本発明の技術的思想及び特許請求の範囲の均等な範囲内で多様な修正及び変形が可能であるということは言うまでもない。
【産業上の利用可能性】
【００３２】
本発明は、不揮発性メモリ素子に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００３３】
【図１】従来の不揮発性メモリ素子の一例を示す断面図である。
【図２Ａ】図１に示すメモリ素子の情報記録特性を示すグラフである。
【図２Ｂ】図１に示すメモリ素子の情報消去特性を示すグラフである。
【図３】本発明の一実施形態に係る不揮発性メモリ素子の構成を示す断面図である。
【図４】本発明の他の実施形態に係る不揮発性メモリ素子の構成を示す断面図である。
【図５】図４に示す不揮発性メモリ素子の静電容量対電圧特性を示すグラフである。
【図６】バイアス電圧の印加時間による記録及び消去の推移を示すグラフである。
【図７】本発明に係るメモリ素子の経時特性を示すグラフである。
【符号の説明】
【００３４】
２００  不揮発性メモリ素子
２１０  シリコン基板
２２０  トンネル絶縁膜
２３０  電荷トラップ層
２３１  正孔トラップ層
２３２  電子トラップ層
２４０  ブロッキング絶縁膜
２５０  ゲート電極
Ｓ  ソース領域
Ｄ  ドレイン領域
【図１】
2007214552.tif 000003
【図２Ａ】
2007214552.tif 000004
【図２Ｂ】
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【図３】
2007214552.tif 000006
【図４】
2007214552.tif 000007
【図５】
2007214552.tif 000008
【図６】
2007214552.tif 000009
【図７】
2007214552.tif 000010