(57)【要約】【課題】増幅器の無駄なバイアス電流を極力減らして低消費電力を実現することのできる駆動回路及び表示装置を提供する。【解決手段】表示装置の容量性負荷を駆動する駆動回路。この回路は、周期的に値が更新される呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段１０と、その駆動信号を入力としこれに応じた出力を生成し容量性負荷に供給する増幅部２０Ａと増幅部２０Ａにそのスルーレートを規定するバイアス電流を供給する電流値可変型の定電流源２３ａと定電流源２３ａの電流出力動作をオンオフ制御する切換部３０とを有する増幅手段（２０Ａ，３０）と、目標電圧の更新の度に目標電圧の前回値と今回値との差を検出し、この差が大きいほどバイアス電流が大きくなるように定電流源２３aの電流値を変える制御手段６０とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
表示装置の容量性負荷を駆動する駆動回路であって、
周期的に値が更新される呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段と、
前記駆動信号を入力としこれに応じた出力を生成し前記容量性負荷に供給する増幅部と前記増幅部にそのスルーレートを規定するバイアス電流を供給する電流値可変型の定電流源と前記定電流源の電流出力動作をオンオフ制御する切換部とを有する増幅手段と、
前記目標電圧の更新の度に前記目標電圧の前回値と今回値との差を検出し、この差が大きいほど前記バイアス電流が大きくなるように前記定電流源の電流値を変える制御手段と、
を有する駆動回路。
【請求項２】
表示装置の容量性負荷を駆動する駆動回路であって、
周期的に値が更新される呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段と、
前記駆動信号を入力としこれに応じた出力を生成し前記容量性負荷に供給する増幅部と前記増幅部にそのスルーレートを規定するバイアス電流を供給する定電流源と前記定電流源の電流出力動作をオンオフ制御する切換部とを有する増幅手段と、
前記目標電圧の更新の度に前記目標電圧の前回値と今回値との差を検出し、この差が大きいほど前記バイアス電流の積算値が大きくなるように前記定電流源の電流出力動作期間の長さを変える態様で前記切換部のオンオフ制御を行う制御手段と、
を有する駆動回路。
【請求項３】
請求項１に記載の駆動回路であって、前記制御手段は、前記駆動信号の前回値及び今回値をそれぞれ記憶するバッファメモリと、この記憶された前回値と今回値との差を求める減算器と、前記差の値に対応して前記定電流源の適正な電流値を予め記憶するメモリとを有し、前記定電流源は、前記減算器の出力により前記メモリから読み出された電流値が設定される、駆動回路。
【請求項４】
請求項２に記載の駆動回路であって、前記制御手段は、前記駆動信号の前回値及び今回値をそれぞれ記憶するバッファメモリと、この記憶された前回値と今回値との差を求める減算器と、前記差の値に対応して前記定電流源の適正な電流出力動作期間の長さを予め記憶するメモリとを有し、前記切換部は、前記減算器の出力により前記メモリから読み出された電流出力動作期間の長さに対応した期間にわたり前記定電流源をオンとする、駆動回路。
【請求項５】
請求項１に記載の駆動回路であって、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段とを有し、前記定電流源は、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力により電流値が設定される、駆動回路。
【請求項６】
請求項１に記載の駆動回路であって、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段と、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力の電圧のディジタル値に対応して前記定電流源の適正な電流値を予め記憶するメモリとを有し、前記定電流源は、前記差のディジタル値により前記メモリから読み出された電流値が設定される、駆動回路。
【請求項７】
請求項１に記載の駆動回路であって、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段とを有し、前記定電流源は、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力電圧に応じた長さの電流出力動作期間で前記切換部によりオンとされる、駆動回路。
【請求項８】
請求項１に記載の駆動回路であって、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段と、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力の電圧のディジタル値に対応して前記定電流源の適正な電流出力動作期間の長さを予め記憶するメモリとを有し、前記定電流源は、前記差のディジタル値により前記メモリから読み出された電流出力動作期間の長さで前記切換部によりオンとされる、駆動回路。
【請求項９】
請求項１，３，５又は６に記載の駆動回路であって、前記バイアス電流は、少なくとも２段階に制御される、駆動回路。
【請求項１０】
請求項２，４，７又は８に記載の駆動回路であって、前記バイアス電流の積算値は、少なくとも２段階に制御される、駆動回路。
【請求項１１】
請求項１ないし１０のうちいずれか１つに記載の駆動回路であって、前記目標電圧は、水平走査期間毎に更新される、駆動回路。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載の駆動回路であって、前記目標電圧は、階調電圧である、駆動回路。
【請求項１３】
請求項１ないし１２のうちいずれか１つに記載の駆動回路を列駆動回路として用いた表示装置。
【請求項１４】
請求項１３に記載の表示装置であって、画面の垂直方向に延在する複数の列電極を有し、前記増幅手段は、前記列電極毎に設けられ前記増幅手段の出力がそれぞれ前記列電極に結合され、前記制御手段は、前記列電極毎に設けられる、表示装置。
【請求項１５】
請求項１３に記載の表示装置であって、画面の垂直方向に延在する複数の列電極を有し、前記増幅手段は、前記列電極毎に設けられ前記増幅手段の出力がそれぞれ前記列電極に結合され、前記制御手段は、複数の列電極に係る増幅手段に対して共通のバイアス制御を行うように設けられ、当該複数の列電極に係る増幅手段につき得られる差のうち最も大なる差に基づいて制御を行う、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く表示装置に用いられる駆動回路に関する。本発明は特に、表示装置における容量性負荷に目標電圧信号を供給する駆動回路に関し、より具体的には、液晶表示パネルのような表示装置の列電極に画素情報信号に応じた電圧を印加する表示駆動回路などに関する。本発明はまた、かかる駆動回路を用いた表示装置に関する。
【背景技術】
【０００２】
本発明に関連する液晶表示装置に用いられている上記のようなタイプの駆動回路の概略構成を図１に示す。
【０００３】
図１に示される駆動回路は、液晶表示装置の列電極、例えば画面領域の垂直方向に延びて画素を駆動するための能動素子としての薄膜トランジスタ（ＴＦＴ）のソース電極に接続されるソースバスラインに、画素情報に応じた駆動電圧信号を供給するように構成されており、例えば１つのソースバスラインにつき１つの駆動回路が設けられる。
【０００４】
この駆動回路は、主として画素情報信号たるディジタル画素データが供給される階調電圧発生回路１０と、階調電圧発生回路１０の出力と結合する入力を備えた増幅器２０と、増幅器２０の電源すなわちバイアス電流をオンオフ制御するためのスイッチ３０とによって構成され、増幅器２０の出力が出力ライン４０を介して上記ソースバスラインに接続される。
【０００５】
初段に配される階調電圧発生回路１０は、ディジタル−アナログ変換器によって構成され、呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段を担う。階調電圧発生回路１０は、直列接続された複数の抵抗素子により形成される分圧回路を有し、図示されるように、当該分圧回路の一端が正側電源電圧Ｖddに結合され、その他端が負側電源電圧Ｖssに結合され、Ｖdd−Ｖss間電圧を分圧して漸進的に増加又は減少する複数の階調電圧を生成する。抵抗素子の共通接続点には、それぞれスイッチ素子の一端が接続され、スイッチ素子の他端は、全て共通接続され階調電圧発生回路１０の出力端として導出される。スイッチ素子は、それぞれ個別に制御可能となっており、入力の画素データＶdataの値に応じていずれか１つがオンに切り換えられる。これにより、分圧回路により形成される種々の階調電圧のうち画素データＶdataにより示される階調レベルに対応する階調電圧を、オンとなったスイッチ素子のみが中継し、その中継された当該階調電圧を有する駆動信号Ｖinが出力される。
【０００６】
次段に配される増幅器２０は、この駆動信号Ｖinが共にゲートに供給される相補接続されたｎチャネル及びｐチャネルＦＥＴ２１，２２と、ｎチャネルＦＥＴ２１のソースに一端が接続された定電流源２３とを有する。ｐチャネルＦＥＴ２２のドレインは正側電源電圧Ｖddと接続され、定電流源２３の他端はスイッチ素子３０の一端と結合される。スイッチ素子３０は、その他端が負側電源電圧Ｖssと接続され、図示せぬ制御回路からの制御信号Ｃ０に応じてオンオフ制御される。スイッチ素子３０がオンとされたときのみ、増幅器２０は、正負電源電圧間で閉成し、定電流源２３の出力電流をバイアス電流として当該バイアス電流に応じた駆動能力をもって増幅作用を呈する。すなわち、増幅器２０は、定電流源３０の固有のバイアス電流に応じたスルーレートで入力の駆動信号Ｖinに応じた電圧を出力する。ｐチャネルＦＥＴ２２のソースとｎチャネルＦＥＴ２１のドレインは共通接続され、この共通接続部が当該増幅器の出力端として導出され、出力ライン４０ないしはソースバスラインに繋がる。
【０００７】
ソースバスラインは、表示領域に形成されたＴＦＴのソース電極の電位を規定し、例えばソースバスラインと交差し画面領域の水平方向に延びる行電極としてのゲートバスラインに供給される行選択信号（又はライン選択信号若しくはゲート制御信号）により当該ＴＦＴがオンとなったときに、当該ＴＦＴに対し、そのドレイン電極に結合する画素電極より液晶層のうちの該当の液晶部分に、供給された駆動電圧信号に応じた電位を付与させる。画素電極に相対する側には、液晶層を挟んでほぼ画面全域にわたり形成された共通電極５０が設けられ、該当液晶部分は、当該画素電極と共通電極５０との間に生起された電圧に応じて分子配向を変え、その光学変調状態が変わる。かかる構成において、ソースバスラインは画面領域において長く延在し、ソースバスライン及び液晶層は、出力ライン４０と共通電極５０とに挟まれた等価容量Ｃcolとみなすことができる。
【０００８】
図２は、この駆動回路の動作を示しており、最上段は駆動信号Ｖinの波形、次段は画素データＶdataのタイミング信号である水平同期信号の波形、３段目は増幅器２０の出力電圧Ｖoutの波形、４段目は増幅器２０における定電流源２３によるバイアス電流の波形、最下段はスイッチ制御信号Ｃ０を示している。
【０００９】
水平同期信号は、画素データＶdataの更新タイミングを規定するものであり、本例では水平同期信号が低レベルに落ち込んだポイントによって１水平走査期間（いわゆる１（走査）ライン）が区切られる。したがって、当該ポイントによってラインの始期と終期が示され、ライン毎に画素データＶdataが更新される。
【００１０】
いま、画素データＶdataの水平走査期間が第（ｎ−１）ライン，第ｎライン，第（ｎ＋１）ライン，第（ｎ＋２）ラインと推移する場合を考える。
【００１１】
第ｎラインにおいて、階調電圧発生回路１０は、水平同期信号の立ち下がりに応答して画素データＶdataに応じた階調電圧すなわち駆動信号Ｖinを発生する。このとき、当該データに応じて回路１０内のいずれかのスイッチがオンとなる状態となっている。次に暫くして水平同期信号が立ち上がると、スイッチ３０の制御信号Ｃ０が高レベルとなり、一定期間ＴＡにわたってその高レベルが維持される。スイッチ３０は、制御信号Ｃ０が高レベルの間オンとなるので、定電流源２３は一定期間ＴＡにわたり電流出力が可能となり、相補型トランジスタ２１，２２に、定電流源２３によるバイアス電流をもって電源が供給される。ここでのバイアス電流の値は、定電流源２３に固有の一定電流値Ｉaとなる。したがって、増幅器２０の出力Ｖoutは、バイアス電流値Ｉaによって定まるスルーレートで一定期間ＴＡにわたり目標値である駆動信号Ｖinの値に徐々に近づいていく。本例では第（ｎ−１）ラインのＶinの値が最小値、第ｎラインのＶinの値は最大値となっており、当該最小値から当該最大値まですなわち最大変化量（出力振幅最大値）Ｖppをもって出力Ｖoutを変化させることが可能なように、バイアス電流値Ｉaと期間ＴＡとが予め設定されている。
【００１２】
次に第（ｎ＋１）ラインにおいては、階調電圧発生回路１０は、ここでも水平同期信号の立ち下がりに応答して画素データＶdataに応じた駆動信号Ｖinを発生する。そしてまた水平同期信号の立ち上がりに応答してスイッチ３０の制御信号Ｃ０が高レベルとなり、一定期間ＴＡにわたってその高レベルが維持され、同様にスイッチ３０及び定電流源２３の制御が行われる。但し、本例では第（ｎ＋１）ラインのＶinの値は中間値となっており、出力Ｖoutは、期間ＴＡの途中で当該期間終了を待たずに目標のＶinの値に到達する。
【００１３】
さらに第（ｎ＋２）ラインにおいても、階調電圧発生回路１０並びにスイッチ３０及び定電流源２３の動作は同様に行われるが、本例では第（ｎ＋２）ラインのＶinの値は前ラインにおけるものと全く同じ中間値となっており、期間ＴＡにおいて相補型トランジスタ２１，２２にバイアス電流が付与されても入力は変わらないので基本的に出力Ｖoutは変化しない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上から分かるように、本発明に関連する構成では、出力振幅最大値Ｖppが要求されるライン以外は、バイアス期間ＴＡの途中で又は初めから既に目標電圧に達している。したがって、当該目標電圧到達後における増幅器トランジスタ２１，２２へのバイアス電流を無駄に用いており、省電力化には不利なものとなっている。
（目的）
【００１５】
本発明は、かかる問題点に鑑みてなされたものであり、その目的とするところは、増幅器の無駄なバイアス電流を極力減らして低消費電力を実現することのできる駆動回路及び表示装置を提供することにある。
【００１６】
本発明の他の目的は、簡単な構成で消費電力の削減を達成する駆動回路及び表示装置を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明の第１の態様は、表示装置の容量性負荷を駆動する駆動回路であって、周期的に値が更新される呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段と、前記駆動信号を入力としこれに応じた出力を生成し前記容量性負荷に供給する増幅部と前記増幅部にそのスルーレートを規定するバイアス電流を供給する電流値可変型の定電流源と前記定電流源の電流出力動作をオンオフ制御する切換部とを有する増幅手段と、前記目標電圧の更新の度に前記目標電圧の前回値と今回値との差を検出し、この差が大きいほど前記バイアス電流が大きくなるように前記定電流源の電流値を変える制御手段と、を有する駆動回路としている（請求項１）。
【００１８】
このようにすることにより、目標電圧の前回値から今回値までの変化量に相応しくかつ過剰でないバイアス電流を流すことができるので、消費電力を抑えることができる。
【００１９】
この態様において、前記制御手段は、前記駆動信号の前回値及び今回値をそれぞれ記憶するバッファメモリと、この記憶された前回値と今回値との差を求める減算器と、前記差の値に対応して前記定電流源の適正な電流値を予め記憶するメモリとを有し、前記定電流源は、前記減算器の出力により前記メモリから読み出された電流値が設定されるものとすることができる（請求項３）。また、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段とを有し、前記定電流源は、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力により電流値が設定されるものとすることもできる（請求項５）。さらに、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段と、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力の電圧のディジタル値に対応して前記定電流源の適正な電流値を予め記憶するメモリとを有し、前記定電流源は、前記差のディジタル値により前記メモリから読み出された電流値が設定されるものとしてもよい（請求項６）。このように、簡単な構成で所期の目的を達成することができる。また、前記バイアス電流は、少なくとも２段階に制御され、段階数が多いほど消費電力節減効果を期待することができる。
【００２０】
また、上記目的を達成するため、本発明の第２の態様は、表示装置の容量性負荷を駆動する駆動回路であって、周期的に値が更新される呈すべき目標電圧を有する駆動信号を供給する駆動信号供給手段と、前記駆動信号を入力としこれに応じた出力を生成し前記容量性負荷に供給する増幅部と前記増幅部にそのスルーレートを規定するバイアス電流を供給する定電流源と前記定電流源の電流出力動作をオンオフ制御する切換部とを有する増幅手段と、前記目標電圧の更新の度に前記目標電圧の前回値と今回値との差を検出し、この差が大きいほど前記バイアス電流の積算値が大きくなるように前記定電流源の電流出力動作期間の長さを変える態様で前記切換部のオンオフ制御を行う制御手段と、を有する駆動回路としている（請求項２）。
【００２１】
このようにすることにより、目標電圧の前回値から今回値までの変化量に相応しくかつ長すぎない稼働期間をもってバイアス電流を流すことができるので、消費電力を抑えることができる。
【００２２】
この態様において、前記制御手段は、前記駆動信号の前回値及び今回値をそれぞれ記憶するバッファメモリと、この記憶された前回値と今回値との差を求める減算器と、前記差の値に対応して前記定電流源の適正な電流出力動作期間の長さを予め記憶するメモリとを有し、前記切換部は、前記減算器の出力により前記メモリから読み出された電流出力動作期間の長さに対応した期間にわたり前記定電流源をオンとすることができる（請求項４）。また、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段とを有し、前記定電流源は、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力電圧に応じた長さの電流出力動作期間で前記切換部によりオンとされるものとすることもできる（請求項７）。さらに、前記制御手段は、前記増幅手段の入力を一入力とし前記増幅手段の出力を他入力としこれら入力間の差を出力する差動増幅器と、前記増幅手段の出力が前記目標電圧の前回値から今回値へ変化する前に、前記差の値に応じた電圧をサンプルし保持し、又は前記差動増幅器の各入力の電圧をサンプルし保持するサンプルホールド手段と、当該保持された電圧又は当該保持された電圧の入力による前記差動増幅器の出力の電圧のディジタル値に対応して前記定電流源の適正な電流出力動作期間の長さを予め記憶するメモリとを有し、前記定電流源は、前記差のディジタル値により前記メモリから読み出された電流出力動作期間の長さで前記切換部によりオンとされるものとしてもよい（請求項８）。このように、簡単な構成で所期の目的を達成することができる。また、前記バイアス電流の積算値は、少なくとも２段階に制御され、段階数が多いほど消費電力節減効果を期待することができる。
【００２３】
第１及び第２の態様においては、前記目標電圧は、水平走査期間毎に更新されるものとしたり（請求項１１）、前記目標電圧は、階調電圧であるものとしたり（請求項１２）することができる。
【００２４】
本発明はまた、上記各態様及びそれらの具体的形態による駆動回路を列駆動回路として用いた表示装置に関連する。ここで、性能面では、画面の垂直方向に延在する複数の列電極を有し、前記増幅手段は、前記列電極毎に設けられ前記増幅手段の出力がそれぞれ前記列電極に結合され、前記制御手段は、前記列電極毎に設けられることが好ましく（請求項１４）、また、回路規模削減の観点からは、画面の垂直方向に延在する複数の列電極を有し、前記増幅手段は、前記列電極毎に設けられ前記増幅手段の出力がそれぞれ前記列電極に結合され、前記制御手段は、複数の列電極に係る増幅手段に対して共通のバイアス制御を行うように設けられ、当該複数の列電極に係る増幅手段につき得られる差のうち最も大なる差に基づいて制御を行うものとすることができる（請求項１５）。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の上記各態様その他実施の形態を、実施例に基づき添付図面を参照して詳しく説明する。
【００２６】
図３は、本発明の一実施例による液晶表示装置に用いられる列電極駆動回路の構成を概略的に示しており、図１と同等部分には同一の符号が付されている。
【００２７】
図３に示される駆動回路では、図１のものと異なり、改変された増幅器２０Ａの定電流源２３ａが、当該増幅器外部より供給されるバイアス制御信号によりその出力電流値を変えることができるタイプとなっている。また、画素データＶdataを受信する制御回路６０が設けられ、制御回路６０は、画素データＶdataに基づいて適切なバイアス制御信号を生成し、これを定電流源２３ａに供給して増幅器２０Ａのバイアス電流の無駄を省くような制御を行う。かかる制御のため、制御回路６０は、駆動回路の前回目標値と今回目標値との差、ここでは駆動信号Ｖinの基となっている画素データＶdataの前回ラインの値と今回ラインの値との差を検出し、この差に応じて定電流源２３ａの出力電流値を設定する動作を、画素データＶdata及び駆動信号Ｖinが更新される度に行う。
【００２８】
図４は、制御回路６０の具体的構成を示しており、画素データＶdataを入力で受けこれを出力の一端と他端とに交互に中継する切換回路６１と、当該一端及び他端からの画素データをそれぞれ受信し記憶するバッファメモリ６２，６３と、これらバッファメモリから読み出されたデータを受信しそれらの値の差を演算する減算器６４と、減算器６４の出力をアドレス信号として入力しそのアドレス指定されたデータを出力するルックアップテーブルメモリ（以下、ＬＵＴとする）６５とが設けられる。
【００２９】
入力の画素データＶdataはライン毎に更新される一方で、切換回路６１はライン毎にバッファメモリ６２とバッファメモリ６３とに当該データを振り分けて供給する。したがって、バッファメモリ６２とバッファメモリ６３とには、互いに１ラインずれた画素データ、すなわち連続する前後のラインの画素データが前回値及び今回値として記憶される。減算器６４は、この前後ラインの画素データの差をとり、その差に応じた値のデータをＬＵＴ６５に供給する。ＬＵＴ６５は、画素データの差に対応した出力すべき値のデータを予め記憶しており、当該差の値によってアドレス指定されることにより該当のデータが読み出される。読み出されたデータは、バイアス制御信号として定電流源２３ａに供給される。
【００３０】
例えばＬＵＴ６５に２種類のデータが記憶される場合は、次のような趣旨で画素データの差と記憶データとの対応づけがなされる。
【００３１】
例えば増幅器２０Ａの出力振幅の最大変化量（出力振幅最大値）すなわちピークツーピーク値Ｖppの半分の値を閾値として画素データの差の値が当該閾値よりも大きいか小さいかによってその大小に対応した大小の値を記憶データに定める。換言すれば、画素データの差の値のとりうる範囲を２等分して得られる個別の分割範囲を規定し、画素データの差の値が当該分割範囲のどちらに入るかによって当該分割範囲のそれぞれに対応した２つの値を記憶データに定める。図５のグラフに示される実線は、かかる画素データの差（画素データの前回値と今回値との差）の値と記憶データの値（バイアス制御信号レベル）との関係を示しており、当該差の値の半分（Ｖpp／２）を境に、最大値Ｉaと中央値Ｉbとでバイアス電流の値が切り換わることが分かる。
【００３２】
なお、ここで述べた例に限らず、画素データの差の値のとりうる範囲を等分ではなく２分割して一方が他方よりも大なる分割範囲を規定してもよいし、分割数も２を超えてもよい。いずれの場合も、当該差の値が大きいほど、定電流源２３ａの出力電流の値が大きくなるように、すなわち増幅器２０Ａのバイアス電流値が大きくなるように、ＬＵＴ６５の記憶データの値が定められる。バイアス電流の制御は、２段階以上の制御が可能であり、かかる段階数は多いほど好ましい。図５のグラフに示される一点鎖線は、一例として不均等４段階の制御を表したものである。また、例えば定電流源２３ａが図５の点線ｍのような特性を呈するのであれば、この点線ｍが呈する値と等しいかこれを上回るようにバイアス制御信号レベルすなわちＬＵＴ６５の記憶データを規定するのが好ましい。さらに、バイアス電流の切り換わりポイントｐは、点線ｍ上にあるのが好ましい。
【００３３】
ＬＵＴ６５の記憶データが２種類の場合は、例えば、より小さい値を示す一方の分割範囲における差の値に対しては小さい値が、より大きい値を示す他方の個別範囲における差の値に対しては大きい値がＬＵＴ６５の記憶データに割り当てられる。そして、ＬＵＴ６５から読み出されたデータの値が小さい場合はレベルの低いバイアス制御信号が、大きい場合はレベルの高いバイアス制御信号が定電流源２３ａに供給され、定電流源２３ａがそれぞれ低出力電流及び高出力電流を呈するように制御されることとなる。
【００３４】
当該記憶データが３種類以上の場合は、３つ以上の個別分割範囲それぞれに対して記憶データの値が設定される。そして、当該差の値が個別分割範囲のどれに属するかに応じて、ＬＵＴ６５から読み出されたデータの値が大きいほど、レベルの高いバイアス制御信号が定電流源２３ａに供給され、定電流源２３ａが大きな出力電流を呈するように制御される。
【００３５】
図６は、図３の駆動回路の動作を示しており、上段から下段にかけて示されるものはそれぞれ図２に示したものと同じ信号の波形である。
【００３６】
本例においても、画素データＶdataの水平走査期間が第（ｎ−１）ラインから第（ｎ＋２）ラインへと推移する場合を考察する。但し、本実施例特有のバイアス電流の制御は２段階とし、上記閾値をＶpp／２のみとした例について述べる。
【００３７】
第ｎラインにおいて、階調電圧発生回路１０は、水平同期信号の立ち下がりに応答して画素データＶdataに応じた階調電圧すなわち駆動信号Ｖinを発生する。次に暫くして水平同期信号が立ち上がると、スイッチ３０の制御信号Ｃ０が高レベルとなり、一定期間ＴＡにわたってその高レベルが維持される。スイッチ３０は、制御信号Ｃ０が高レベルの間オンとなるので、定電流源２３ａは一定期間ＴＡにわたり電流出力が可能となり、相補型トランジスタ２１，２２に、定電流源２３ａによるバイアス電流をもって電源が供給される。ここでのバイアス電流の値は、制御回路６０によって生成されたバイアス制御信号によって規定された電流値Ｉaとなる。したがって、増幅器２０Ａの出力Ｖoutは、バイアス電流値Ｉaによって定まるスルーレートで一定期間ＴＡにわたり目標値である駆動信号Ｖinの値に徐々に近づいていく。本例では第（ｎ−１）ラインのＶinの値が最小値、第ｎラインのＶinの値は最大値となっており、トランジスタ２１，２２が期間ＴＡにおいて当該最小値から当該最大値まですなわち最大変化量（出力振幅最大値）Ｖppをもって出力Ｖoutを変化させることが可能なレベルのバイアス制御信号が生成される。この際、制御回路６０においては、減算器６４（図４参照）から得られる画素データの差は最大となり、ＬＵＴ６５がその最大の値に対応した最大レベルのバイアス制御信号の値を出力することとなる。
【００３８】
次に第（ｎ＋１）ラインにおいては、階調電圧発生回路１０は、ここでも水平同期信号の立ち下がりに応答して画素データＶdataに応じた駆動信号Ｖinを発生する。そしてまた水平同期信号の立ち上がりに応答してスイッチ３０の制御信号Ｃ０が高レベルとなり、一定期間ＴＡにわたってその高レベルが維持され、同様にスイッチ３０及び定電流源２３がオンとなる。但し、ここでは第（ｎ＋１）ラインのＶinの値は中間値となっており、第ｎラインのＶinの値との差は出力振幅最大値Ｖppの半分（Ｖpp／２）よりも小さいものとなっている。したがって、制御回路６０におけるＬＵＴ６５は、この半分の値を下回る範囲に該当するデータ、図５を参照すれば明らかなようにバイアス電流Ｉbを実現させるレベルのバイアス制御信号を出力する。図６からも分かるように、第ｎラインで流れたバイアス電流Ｉaとは異なりその半分のバイアス電流Ｉbが流れることとなる。
【００３９】
これにより、トランジスタ２１，２２すなわち増幅器２０Ａのスルーレートも半減するので、第（ｎ＋１）ラインにおける増幅器２０Ａの出力Ｖoutは、制御信号Ｃ０（スイッチ３０）がオンとなってから目標電圧Ｖinに達するまでの電圧勾配が第ｎラインのときよりも緩やかなものとなる。しかし、電圧変化量は最大値の半分で済むので、スイッチ３０がオンとなっている期間ＴＡ内で目標電圧Ｖinに到達する。
【００４０】
さらに第（ｎ＋２）ラインにおいては、本例では第（ｎ＋２）ラインのＶinの値は前ラインにおけるものと全く同じ中間値となっており、第（ｎ＋１）ラインと第（ｎ＋２）ラインとの目標電圧Ｖinの差はゼロである。したがって、制御回路６０におけるＬＵＴ６５は、これに対応するレベルの低いバイアス制御信号を生成し、相補型トランジスタ２１，２２は、低いバイアス電流Ｉbによって動作することとなる。しかし、入力Ｖinは変わらず電圧変化量はゼロなので、出力Ｖoutは前のラインの値のまま持続することになる。
【００４１】
以上のように、本実施例によれば、前回ラインの目標電圧値と今回ラインの目標電圧値との差、すなわち出力Ｖoutの変化させるべき量に応じてバイアス電流を変えており、当該変化量が小さいときは小さなバイアス電流で、当該変化量が大きいときは大きなバイアス電流でといった入力状況に適応した態様で増幅器を動作させている。したがって、当該変化量に見合ってかつ著しい過剰のないスルーレートで目標電圧に到達させることができ、無駄なバイアス電流を避けるようにしている。これにより、駆動回路全体の消費電力を抑えることができる。
【００４２】
なお、基本的には、第（ｎ＋２）ラインのような出力変化量がゼロのラインでは、スイッチ３０をオフのままとすることができる。このようにすれば、出力変化量がゼロのラインにおけるバイアス電流を全く使わないので、さらに省電力化が進むことになる。
【００４３】
図７は、本発明の他の実施例による液晶表示装置に用いられる列電極駆動回路の構成を概略的に示しており、図１及び図３と同等部分には同一の符号が付されている。
【００４４】
図７に示される駆動回路は、図３のものと異なり、バイアス電流制御をスイッチ３０のオンオフ制御によって実現している。したがってこの回路においては、増幅器２０の定電流源２３が図３のような出力電流可変型である必要はない。
【００４５】
ここでは、画素データＶdataを受信する制御回路６０Ａが設けられ、制御回路６０Ａが、画素データＶdataに基づいて適切なバイアス制御信号Ｃ０ａを生成し、これを制御信号Ｃ０に代えてスイッチ３０の制御端に供給して増幅器２０のバイアス電流の無駄を省くようなオンオフ制御を行う。かかる制御のため、制御回路６０Ａは、画素データＶdataの前回ラインの値と今回ラインの値との差を検出し、この差に応じて定電流源２３の電流出力動作期間の長さを設定する動作を、画素データＶdata及び駆動信号Ｖinが更新される度に行う。より端的には、制御回路６０Ａは、毎ラインにつきスイッチ３０をオンとする期間を当該画素データの差に応じて指定するようにバイアス制御信号Ｃ０ａを発生する。
【００４６】
図８は、制御回路６０Ａの具体的構成を示しており、切換回路６１及びバッファメモリ６２，６３により前後ラインの画素データを保持して減算器６４によりこれらの差をとり当該差に対応するデータをＬＵＴ６５から読み出す点については図４と同様であるが、ＬＵＴ６５の記憶データは電流設定値ではなく、上記電流出力期間の長さの値とされる。制御回路６０Ａはさらにこれに留まらず、ＬＵＴ６５から読み出されたデータをデータ入力（カウント初期値）とするダウンカウンタ６６と、水平同期信号Ｈsyncを入力とする波頭微分回路６７と、波頭微分回路６７の出力６７oをセット（Ｓ）入力としカウンタ６６のボロー（ＢＲ）出力６６brをリセット（Ｒ）入力とするＳ−Ｒフリップフロップ回路６８とを有する。また、波頭微分回路６７の出力６７oは、カウンタ６６のプリセット（ＰＳ）入力に接続され、フリップフロップ回路６８のＱ出力は、カウンタ６６のイネーブル（ＥＮ）入力に接続される。カウンタ６６のクロック（ＣＫ）入力には、図示せぬタイミングジェネレータからの高周波クロック信号が供給される。Ｓ−Ｒフリップフロップ回路６８のＱ出力は、スイッチ３０をオンオフ制御するバイアス制御信号Ｃ０ａとして導出される。この制御回路６０Ａの動作は、以下によって明らかとなる。
【００４７】
図９は、図７の駆動回路及び図８の制御回路の動作を示しており、上段から途中まで順に示されるものは図２及び図６に示したものと同じ信号の波形であるが、さらに下の３段に制御回路６０Ａの動作を表す各部の信号の波形が付加されている。
【００４８】
本例においても、画素データＶdataの水平走査期間が第（ｎ−１）ラインから第（ｎ＋２）ラインへと推移し、バイアス電流の制御が２段階、上記閾値をＶpp／２のみとした例について述べる。
【００４９】
第ｎラインにおいて、階調電圧発生回路１０は、水平同期信号Ｈsyncの立ち下がりに応答して画素データＶdataに応じた駆動信号Ｖinを発生する。次に水平同期信号が立ち上がると、バイアス制御信号Ｃ０ａが高レベルとなり、期間ＴＡにわたってその高レベルが維持される。スイッチ３０は、制御信号Ｃ０ａが高レベルの間オンとなるので、定電流源２３はこの期間ＴＡにわたり電流出力が可能となり、相補型トランジスタ２１，２２に、定電流源２３によるバイアス電流をもって電源が供給される。ここでのバイアス電流の値は、定電流源２３に固有の電流値Ｉaとなる。したがって、増幅器２０の出力Ｖoutは、バイアス電流値Ｉaによって定まるスルーレートで期間ＴＡにわたり目標値である駆動信号Ｖinの値に徐々に近づいていく。本例では第（ｎ−１）ラインのＶinの値が最小値、第ｎラインのＶinの値は最大値となっており、トランジスタ２１，２２が期間ＴＡにおいて当該最小値から当該最大値まですなわち最大変化量（出力振幅最大値）Ｖppをもって出力Ｖoutを変化させることが可能な長さの期間ＴＡにわたりスイッチ３０をオンとするバイアス制御信号が生成される。
【００５０】
バイアス制御信号Ｃ０ａは、次のようにして生成される。例えば第ｎラインでは、制御回路６０Ａにおいて、図８に示される減算器６４から得られる画素データの差が最大となり、ＬＵＴ６５からその最大の値に対応したデータが読み出され、カウンタ６６のデータ入力に供給される。そして波頭微分回路において水平同期信号Ｈsyncが波頭微分にかけられると、図９に示されるように水平同期信号Ｈsyncの立ち上がりタイミングで波頭微分出力６７oが高レベルに立ち上がる。これに応答してフリップフロップ回路６８はセット状態となり、バイアス制御信号Ｃ０ａを高レベルにする（矢印ｋ参照）とともに、出力６７oがカウンタ６６をＬＵＴ６５からのデータをプリセットする。図９では、カウンタ６６のプリセットされた直後の状態を斜線ハッチングの１枡によって示している。フリップフロップ回路６８がセット状態になったことにより、そのＱ出力をイネーブル入力とするカウンタ６６は、カウント動作可能な状態にされる。カウンタ６６にプリセットされるデータは、上記期間ＴＡの長さに対応する初期カウント値である。
【００５１】
カウンタ６６はその後、プリセットされた値から、クロック信号ＣＬＫに応答してカウント値をデクリメントする。カウンタ６６は、クロック信号ＣＬＫの例えば立ち上がりが到来する度にそのカウント値を減らすことになる。図９の「カウンタ」の段において示される各枡は、漸減するカウント値を模式的に表したものである。
【００５２】
こうしてデクリメントが進み、カウント値がゼロになると、カウンタ６６は、ボロー（ＢＲ）出力６６brを高レベルにする。これにより、フリップフロップ回路６８はリセット状態になり、バイアス制御信号Ｃ０ａを低レベルにする（矢印ｊ参照）とともに、カウンタ６６のイネーブル入力が低レベルとなることによりそのカウント動作が停止する（矢印ｈ参照）。
【００５３】
このような動作により、フリップフロップ回路６８からは、画素データの差に応じたＬＵＴ６５の出力データに対応する長さの期間ＴＡにわたり高レベルを呈するバイアス制御信号Ｃ０aを生成することができる。
【００５４】
次に第（ｎ＋１）ラインにおいては、階調電圧発生回路１０は、ここでも水平同期信号の立ち下がりに応答して画素データＶdataに応じた駆動信号Ｖinを発生する。そしてまた水平同期信号の立ち上がりに応答してスイッチ３０の制御信号Ｃ０ａが高レベルとなり、今度は期間ＴＢにわたってその高レベルが維持され、同様にスイッチ３０及び定電流源２３がオンとなる。但し、ここでは第（ｎ＋１）ラインのＶinの値は中間値となっており、第ｎラインのＶinの値との差は出力振幅最大値Ｖppの半分（Ｖpp／２）よりも小さいものとなっている。したがって、制御回路６０ＡにおけるＬＵＴ６５は、この半分の値に対応するデータを出力し、短めの電流出力動作期間ＴＢを呈するためのバイアス制御信号Ｃ０ａが生成される。ここでのバイアス電流は、前ラインと同じＩaとなっており、結局、図９からも読み取れるように、第ｎラインにおけるものよりもバイアス電流の稼働時間、もってその積算値を小さくしたことになる。短めの電流出力動作期間ＴＢを呈するためのバイアス制御信号Ｃ０ａを生成するための回路動作は、初期カウント値が期間ＴＢに対応するものとされる点以外は期間ＴＡに対する回路動作と同様である。
【００５５】
ここでは、トランジスタ２１，２２すなわち増幅器２０のスルーレートは変わらないので、増幅器２０の出力Ｖoutは電圧変化量が前ラインよりも小さい分、早く目標電圧に到達する。しかしその到達とほぼ同時にバイアス電流の供給も停止するので、当該到達後に無駄なバイアス電流を供給することがない。
【００５６】
さらに第（ｎ＋２）ラインにおいては、本例では第（ｎ＋２）ラインのＶinの値は前ラインにおけるものと全く同じ中間値となっており、第（ｎ＋１）ラインと第（ｎ＋２）ラインとの目標電圧Ｖinの差はゼロである。したがって、制御回路６０におけるＬＵＴ６５は、これに対応する値の小なるデータをカウンタ６６に出力するので、電流出力動作期間の短いバイアス制御信号Ｃ０aが生成される。ここでも相補型トランジスタ２１，２２は、前回、前々回と同じバイアス電流Ｉaによって動作することとなるが、入力Ｖinは変わらず電圧変化量はゼロなので、出力Ｖoutは前のラインの値のまま持続することになる。
【００５７】
以上のように、本実施例によれば、前回ラインの目標電圧値と今回ラインの目標電圧値との差、すなわち出力Ｖoutの変化させるべき量に応じてバイアス電流の稼働期間の長さを変えており、当該変化量が小さいときは短い期間で、当該変化量が大きいときは長い期間でバイアス電流を流すといった入力状況に適応した態様で増幅器２０を動作させている。したがって、当該変化量に見合ってかつ著しく長すぎることのないバイアス動作期間で目標電圧に到達させることができ、無駄なバイアス電流を低減し、駆動回路全体の消費電力を抑えることができる。
【００５８】
なお、ここでも基本的には、第（ｎ＋２）ラインのような出力変化量がゼロのラインでは、スイッチ３０をオフのままとすることができる。このようにすれば、出力変化量がゼロのラインにおけるバイアス電流を全く使わないので、さらに省電力化が進むことになる。
【００５９】
波頭微分回路６７は、図１０及び図１１に示されるような構成及び動作とすることができる。図１０において、波頭微分回路６７は、水平同期信号Ｈsyncをデータ入力としクロック信号ＣＬＫをトリガ入力とするＤフリップフロップ回路６７１と、このフリップフロップ回路６７１のＱ出力及び水平同期信号Ｈsyncを入力とする論理ＡＮＤ回路６７２とを有する。ＡＮＤ回路６７２の論理積出力は、波頭微分出力６７oとして導出される。
【００６０】
かかる構成によれば、図１１に示されるように、フリップフロップ回路６７１から水平同期信号Ｈsyncをクロック信号ＣＬＫの１周期分遅延しかつ反転した波形のＱ出力が得られる。そしてこのＱ出力と水平同期信号ＨsyncとがＡＮＤ回路６７２により論理積をとられることによって、水平同期信号Ｈsyncの立ち上がりからＱ出力の立ち下がりにかけて（したがってクロック信号ＣＬＫの１周期分）高レベルとなる波形の波頭微分出力６７oが得られる。
【００６１】
図１２は、本発明のさらに他の実施例による液晶表示装置に用いられる列電極駆動回路の構成を概略的に示しており、図１，図３及び図７と同等部分には同一の符号が付されている。
【００６２】
図１２に示される駆動回路は、図３のものと同じく、バイアス電流制御を定電流源２３ａの出力電流値を変えることによって実現している。
【００６３】
この駆動回路に特有の制御回路６０Ｂは、その内部構成を全てアナログ回路としており、増幅器２０Ａの入出力電圧に基づいて適切なバイアス制御信号を生成し、これを定電流源２３ａの制御端に供給して増幅器２０Ａのバイアス電流の無駄を省くような制御を行う。かかる制御のため、制御回路６０Ｂは、増幅器２０Ａの入力電圧と出力電圧とを一方及び他方の入力とする差動増幅器７１と、この差動増幅器の出力の絶対値に応じた信号を生成する絶対値回路７２と、この絶対値回路７２の出力をサンプルし保持するサンプルホールド回路７３とを有する。サンプルホールド回路７３の出力が、バイアス制御信号として導出される。
【００６４】
差動増幅器７１は、今回目標電圧としての駆動信号Ｖinの電圧と前回目標電圧としてのライン４０から導かれる電圧との差に応じた出力を生成する。この差出力は、絶対値回路７２によってその差の絶対値に応じた信号にされる。これは、当該差出力は正極性と負極性の両方を呈しうるものであり、当該差が負であってもその差の絶対値に応じたバイアス電流を増幅器２０Ａに流さなければならないことに対処したものである。絶対値回路７２の出力は、サンプルホールド（Ｓ／Ｈ）回路７３に供給され、ここで適切なタイミングで当該絶対値出力に応じた電圧がサンプルされ、これが次のラインでサンプル動作が行われるまで保持される。サンプルホールド回路７３の出力は、ライン毎に更新されるバイアス制御信号として定電流源２３aに供給される。
【００６５】
上記適切なタイミングは、図６に示される期間Ｔx内に設定される。すなわち、この期間を過ぎてしまうと、増幅器２０Ａの出力Ｖoutは前回の目標電圧から今回の目標電圧へと近づくように変化してしまうので、両電圧の差を正確にとることができなくなる。そのため、かかる変化の前に、例えば図６に示されるポイントｐにおいて今回の目標電圧を入力の駆動信号Ｖinから得るとともにポイントｑにおいて前回の目標電圧を出力の駆動信号Ｖoutから得、両者の差の絶対値をとって１ラインにわたり保持するようにしているのである。これにより、適正なバイアス制御信号を生成することが可能となる。
【００６６】
このような回路構成によっても、図６に示されるような動作を実現することができ、消費電力削減効果を奏することができる。なお、図１２に示した構成は、バイアス電流値を制御するものであるが、図７に示した構成の趣旨と同様に、スイッチ３０のオン期間を制御してバイアス電流稼働期間を制御するように改変してもよい。この場合、例えばサンプルホールド回路７３の出力をディジタル値に変換する回路を設け、ＬＵＴ６５（図８参照）の出力に代えて当該変換出力をカウンタ６６のプリセットデータ入力とすることにより実現することができる。
【００６７】
また、図１２の構成はサンプルホールド回路を制御回路６０Ｂの出力側に置くものであるが、これに代えて、差動増幅器７１の入力電圧を同様にサンプルホールドするようにしてもよい。他にも、図１２の構成と等価な構成が種々考えられる。
【００６８】
図１３は、本発明のまた別の実施例による液晶表示装置に用いられる列電極駆動回路の構成を概略的に示しており、図１，図３，図７及び図１２と同等部分には同一の符号が付されている。
【００６９】
図１３に示される駆動回路は、図３のものと同じく、バイアス電流制御を定電流源２３ａの出力電流値を変えることによって実現している。
【００７０】
この駆動回路に特有の制御回路６０Ｃは、その内部構成をアナログ・ディジタル混在回路としており、増幅器２０Ａの入出力電圧に基づいて適切なバイアス制御信号を生成し、これを定電流源２３ａの制御端に供給して増幅器２０Ａのバイアス電流の無駄を省くような制御を行う。かかる制御のため、制御回路６０Ｃは、増幅器２０Ａの入力電圧と出力電圧とを一方及び他方の入力とする差動増幅器７１と、この差動増幅器の出力を保持してディジタル化するサンプルホールド機能付きアナログ−ディジタル（Ａ／Ｄ）変換器７４と、Ａ／Ｄ変換器７４のとりうる出力値に対応して予め定電流源２３aの制御レベルを指示する値を記憶するルックアップテーブルメモリ（ＬＵＴ）７５とを有する。ＬＵＴ７５の出力は、バイアス制御信号として定電流源２３aに供給される。
【００７１】
差動増幅器７１は、今回目標電圧としての駆動信号Ｖinの電圧と前回目標電圧としてのライン４０から導かれる電圧との差に応じた出力を生成する。この差出力の電圧は、Ａ／Ｄ変換器７４において上記期間Ｔx内のいずれかのタイミングでサンプルホールドされ、その保持された電圧に対応するディジタル値が出力される。この出力されたディジタル値により、ＬＵＴ７５の対応する記憶データがアドレス指定され読み出される。ＬＵＴ７５の読み出し出力により定電流源２３aを制御する態様は、図３の実施例において先に述べた通りである。
【００７２】
本例では、上述したような当該差出力の極性の問題をＬＵＴ７５において解消している。すなわち、当該差出力が正であっても負であってもこれらに対応する記憶データをＬＵＴ７５に用意されているのである。
【００７３】
このような回路構成によっても、図６に示されるような動作を実現することができ、消費電力削減効果を奏することができる。なお、図１３に示した構成は、バイアス電流値を制御するものであるが、図７に示した構成の趣旨と同様に、スイッチ３０のオン期間を制御してバイアス電流稼働期間を制御するように改変してもよい。この場合、例えばＬＵＴ７５の出力を、ＬＵＴ６５（図８参照）の出力に代えてカウンタ６６のプリセットデータ入力とすることにより実現することができる。
【００７４】
また、図１３の構成はサンプルホールド機能をＡ／Ｄ変換器７４に持つものであるが、これに代えて、かかる機能を差動増幅器７１の入力側で実現するようにしてもよい。他にも、図１３の構成と等価な構成が種々考えられる。
【００７５】
図１４は、複数の駆動回路に対しバイアス制御を共通化した例を示しており、上記増幅器２０と同じ構成の本例では３つの増幅器２０１，２０２，２０３が同じバイアス制御を共有する１つの駆動ユニット８０１，８０２，…に用いられる。増幅器２０１，２０２，２０３の各出力はソースラインに接続される。これら増幅器内の定電流源には同じバイアス制御信号が供給される。バイアス制御信号は、駆動ユニット内で１つのＬＵＴの出力に基づいて生成される。ＬＵＴをアドレス指定する前後ラインの画素データの差の値は、次のようにして生成される。
【００７６】
ソースバスライン毎に供給される画素データＶdata1，Ｖdata2，Ｖdata3，…は、前ラインと今回ラインとの画素データの差を求めるそれぞれのブロック８１１，８１２，８１３に供給される。これらブロックの各々は、上述したような切換回路、２つのバッファメモリ及び減算器によって構成され、３つのブロックにおいて求められた画素データの差は、それぞれ大小判別回路８２に供給される。大小判別回路８２は、これら３つの差のうち最も大きな値のものを判別し出力する。こうして得られる差の値によりＬＵＴは３つの増幅器に対し単一の読み出し出力をなすので、目標電圧変化の最も大きい増幅器のバイアス制御が他の増幅器に対しても行われる。ブロック８１１，８１２，８１３、判別回路８２及び単一のＬＵＴは、改変された制御回路６０Ｄを形成する。
【００７７】
このようにすることにより、３つの増幅器がＬＵＴを共用することができるので回路規模を小さく抑えることが可能となる。また、近隣の画素の表示階調レベルが近いことが場合には、本例のように近隣画素毎に駆動ユニットを形成する形態は特に効果的となる。なお、制御信号Ｃ０は、駆動ユニットに拘わらず、全ての増幅器に共通して用いられることになる。
【００７８】
図１４に示した構成は、定電流源の出力電流値を変化させることによりバイアス制御を行うものであるが、先の図７の実施例の趣旨の如くスイッチ３０のオン期間を変えることによりバイアス制御をなすように改変することもできる。この場合、ＬＵＴより出力側の構成が先の図８のカウンタを伴う構成に置き換えられることになる。
【００７９】
また、上記の例では、１つの駆動ユニットを３つの増幅器によって構成するものとしているが、２つの増幅器又は４つ以上の増幅器によって構成するようにしてもよい。
【００８０】
なお、上記各実施例では表示パネルとして液晶表示パネルを用いているが、本発明はこれに必ずしも限定されず、容量性負荷を駆動する用途のある表示装置のいずれにも適用可能である。また、上述においては、バイアス制御方法として定電流源の電流値を変える方法と定電流源の電流出力動作期間の長さを変える方法との２つを別個に説明したが、定電流源の電流値と電流出力動作期間の長さの双方を変えるようにしてもよく、本発明は、こうした組み合わせの方法の形態も包含するものである。
【００８１】
以上、本発明による代表的実施例を説明したが、本発明はこれらに限定されるものではなく、当業者であれば、添付請求項の範囲内で種々の改変例を見出すことができる。
【図面の簡単な説明】
【００８２】
【図１】従来の液晶表示装置に用いられている駆動回路の概略構成を示す回路図。
【図２】図１の駆動回路の各部の信号の波形を示すタイムチャート。
【図３】本発明の一実施例による列電極駆動回路の概略構成を示す回路図。
【図４】図３の駆動回路における制御回路の概略構成を示すブロック図。
【図５】図３の駆動回路におけるバイアス制御において呈される画素データの差とバイアス電流との関係を示すグラフ。
【図６】図３の駆動回路の各部の信号の波形を示すタイムチャート。
【図７】本発明の他の実施例による列電極駆動回路の概略構成を示す回路図。
【図８】図７の駆動回路における制御回路の概略構成を示すブロック図。
【図９】図７の駆動回路の各部の信号の波形を示すタイムチャート。
【図１０】図８の制御回路における波頭微分回路の概略構成を示す回路図。
【図１１】図１０の波頭微分回路の動作を示すタイムチャート。
【図１２】本発明のさらに他の実施例による列電極駆動回路の概略構成を示す回路図。
【図１３】本発明のまた別の実施例による列電極駆動回路の概略構成を示す回路図。
【図１４】本発明による駆動回路を用いた全体構成の一例を示すブロック図。
【符号の説明】
【００８３】
Ｖdata…画素データ
Ｖin…入力駆動信号
Ｖout…出力駆動信号
１０…階調電圧発生回路
２０，２０Ａ…増幅器
２１…ｐチャネルＦＥＴ
２２…ｎチャネルＦＥＴ
２３，２３a…定電流源
３０…スイッチ
４０…出力ライン
Ｃcol…容量性負荷
５０…共通電極
６０，６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ…制御回路
６１…切換回路
６２，６３…バッファメモリ
６４…減算器
６５…ルックアップテーブルメモリ
６６…カウンタ
６７…波頭微分回路
６８…Ｓ−Ｒフリップフロップ回路
６７１…Ｄフリップフロップ回路
６７２…ＡＮＤゲート
７１…差動増幅器
７２…絶対値回路
７３…サンプルホールド回路
７４…サンプルホールド機能付きＡ／Ｄ変換器
７５…ルックアップテーブルメモリ
８０１，８０２…駆動ユニット
８１１，８１２，８１３…差検出ブロック
８２…大小判別回路
【図１】
2007163713.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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