(57)【要約】      （修正有）【課題】２つのクロック信号を用いてクロックト待機モードクロック信号を発生し、電圧発生器を制御する。【解決手段】一実施形態では、第１クロック信号および第２クロック信号が供給される。電圧発生器は、第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には、第１クロック信号に応じて選択的に有効になり、第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には、第２クロック信号に応じて選択的に有効になる。【選択図】図５
2007052898.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスの電圧発生器を制御する方法であって、
第１クロック信号および第２クロック信号を供給し、
上記第１クロック信号の周期が上記第２クロック信号の周期よりも小さい場合には、上記第１クロック信号に応じて上記電圧発生器を選択的に有効にし、
上記第２クロック信号の周期が上記第１クロック信号の周期よりも小さい場合には、上記第２クロック信号に応じて上記電圧発生器を選択的に有効にする方法。
【請求項２】
上記第１クロック信号の立ち上がりエッジ、あるいは、上記第２クロック信号の立ち上がりエッジによって、上記電圧発生器を有効にする、請求項１に記載の方法。
【請求項３】
上記第２クロック信号の周期は、上記電圧発生器が無効にされている間は、上記電圧発生器から出力される電圧が閾値レベルよりも低下しないように選択される、請求項１に記載の方法。
【請求項４】
上記第１クロック信号の周期と上記第２クロック信号の周期とは、互いに２の累乗倍の関係にある、請求項１に記載の方法。
【請求項５】
上記第１クロック信号は、上記メモリデバイスの１つ以上の場所へのアクセスに応じて生成される、請求項１に記載の方法。
【請求項６】
電圧を維持するように構成された電圧発生回路と、
上記電圧発生回路を選択的に有効にするように構成された制御回路とを含んでおり、
上記制御回路は、
第１クロック信号および第２クロック信号を受け取り、
第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には第１クロック信号に応じて上記電圧発生回路を選択的に有効にし、
第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には第２クロック信号に応じて上記電圧発生回路を選択的に有効にする、メモリデバイス。
【請求項７】
上記第１クロック信号の立ち上がり、あるいは、上記第２クロック信号の立ち上がりによって、上記電圧発生回路を有効にする、請求項６に記載のメモリデバイス。
【請求項８】
上記第２クロック信号の周期は、上記電圧発生回路が無効にされている間は、上記電圧発生回路から出力される電圧が閾値レベルよりも低下しないように選択される、請求項６に記載のメモリデバイス。
【請求項９】
上記第１クロック信号の周期と上記第２クロック信号の周期とは、互いに２の累乗倍の関係にある、請求項６に記載のメモリデバイス。
【請求項１０】
上記第１クロック信号は、上記メモリデバイスの１つ以上の場所へのアクセスに応じて生成される、請求項６に記載のメモリデバイス。
【請求項１１】
メモリデバイスのクロックト待機モードを制御する方法であって、
第１クロック信号および第２クロック信号を供給し、
上記第１クロック信号の周期が上記第２クロック信号の周期以下であるかどうかを決定し、
上記第１クロック信号の周期が上記第２クロック信号の周期以下である場合には、上記第１クロック信号に基づいてクロックト待機モード制御信号を生成し、
上記第１クロック信号の周期が上記第２クロック信号の周期よりも大きい場合には、上記第２クロック信号に基づいてクロックト待機モード制御信号を生成する方法。
【請求項１２】
上記クロックト待機モード制御信号が、電圧発生回路を選択的に有効および無効にする、請求項１１に記載の方法。
【請求項１３】
上記第２クロック信号の周期は、電圧発生回路が無効にされている間は、上記電圧発生回路から出力される電圧が閾値レベルよりも低下しないように選択される、請求項１１に記載の方法。
【請求項１４】
上記クロックト待機モード制御信号はクロック信号であり、選択されたクロック信号に基づいて上記クロックト待機モード制御信号を生成することは、上記選択されたクロック信号の立ち上がりエッジを検出して上記クロックト待機モード制御信号としてパルスを生成することを含んでいる、請求項１１に記載の方法。
【請求項１５】
上記パルスはＬｏｗの論理値であり、上記パルスによって上記メモリデバイスの回路を有効にする、請求項１４に記載の方法。
【請求項１６】
回路と、
上記回路を選択的に有効にするためのクロックト待機モード制御信号を生成するように構成された制御回路とを含んでおり、
上記制御回路は、
第１クロック信号および第２クロック信号を受け取り、
上記第１クロック信号の周期が上記第２クロック信号の周期以下である場合には、上記第１クロック信号に基づいて上記クロックト待機モード制御信号を生成し、
上記第１クロック信号の周期が上記第２クロック信号の周期よりも大きい場合には、上記第２クロック信号に基づいて上記クロックト待機モード制御信号を生成する、装置。
【請求項１７】
上記クロックト待機モード制御信号はクロック信号であり、選択されたクロック信号に基づいて上記クロックト待機モード制御信号を生成することは、上記選択されたクロック信号の立ち上がりエッジを検出して上記クロックト待機モード制御信号としてパルスを生成することを含んでいる、請求項１６に記載の装置。
【請求項１８】
上記パルスはＬｏｗの論理値であり、上記パルスによって上記回路を有効にする、請求項１７に記載の装置。
【請求項１９】
電圧を発生させる手段と、上記電圧を発生させる手段を選択的に有効にする手段とを含むメモリデバイスであって、
上記選択的に有効にする手段は、
上記第１クロック信号の周期が上記第２クロック信号の周期よりも小さい場合には、上記第１クロック信号に応じて上記電圧を発生させる手段を選択的に有効にし、
上記第２クロック信号の周期が上記第１クロック信号の周期よりも小さい場合には、上記第２クロック信号に応じて上記電圧を発生させる手段を選択的に有効にする、メモリデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
〔発明の分野〕
本発明の実施形態は、一般的には、デジタル回路におけるクロックト待機モードの改良された形態に関する。
【０００２】
〔従来技術の説明〕
集積回路（integrated circuit; IC）デバイスは、変動する外部電圧供給に対する感度を低減するために、内部で生成された様々な電圧を用いて動作することが多い。内部で生成された各電圧は、ＩＣによって必要とされる種々の機能を実行するためにも用いられる。必要な各内部電圧を生成するために、電圧発生回路が用いられることがある。ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）などの典型的なメモリデバイスは、上記のような電圧発生回路を多数有していることがある。これらの電圧発生回路は、グランド基準に対して正の電圧（例えばブーストされたワード線電圧、すなわちＶＰＰ）、およびグランド基準に対して負の電圧（例えばバックバイアス電圧ＶＢＢ、または負のワード線電圧ＶＮＷＬ）を含む様々な電圧を生成するように構成されている。
【０００３】
所定の装置に設けられた各電圧発生回路は、電圧を生成する間に電力を消費する。ＩＣデバイスによって消費される全体的な電力を節約するために、電圧発生回路は、選択的に有効および無効にされるモード（待機モードと称される）に置かれることがある。電圧発生回路は、（例えば生成された電圧を維持するために、）ＩＣデバイスが必要な電圧を使用している間は有効にされている。例えばＩＣデバイスがメモリデバイスである場合は、このメモリデバイスが（例えば読み出しまたは書き込み）アクセスを行うために電圧発生回路の出力を使用している間は、この電圧発生回路は有効にされている。電圧発生回路が有効にされている間は、この電圧発生回路は電力を消費して、必要な電圧を維持する。メモリデバイスがアクセスされていないときは、電圧発生回路は無効にされている。電圧発生回路は、無効にされている間は電力消費が少なく、必要な電圧は生成されない。メモリデバイスへの各アクセスは、クロック信号のタイミングに合わせられているため（例えば、メモリデバイスへの各アクセスは、クロック信号の立ち上がりエッジに行われる）、アクセスが行われる前に電圧発生回路を選択的に有効または無効にするために、クロック信号が用いられる。従って待機モードは、クロックト待機モード（clocked standby mode; CSM）と称される。
【０００４】
図１は、クロックト待機モードを利用した典型的なメモリデバイス１００を示すブロック図である。メモリデバイス１００は、その１つ以上のメモリアレイ１０４へアクセスするために用いられる制御回路１０２を有している。制御回路１０２は、メモリデバイスを構成および制御するために用いられる複数の内部回路を有している。例えば、制御回路１０２は、様々なクロック信号を生成するためのクロック回路１０６、およびメモリデバイス１００の温度を測定するために用いられる温度センサ１０８を有している。
【０００５】
メモリデバイス１００は、内部で生成された電圧（Ｖｏｕｔ（ｓ）、Ｖ１、Ｖ２、・・・ＶＸ）を、メモリデバイス１００の制御回路１０２およびメモリアレイ１０４へ供給するための電圧発生回路１１２を有している。内部で生成される各電圧Ｖ１、Ｖ２、・・・ＶＸは、基準電圧に応じて生成される。この基準電圧は、基準電圧発生器によって生成され、そして制御回路１０２によって、メモリアレイ１０４へ（例えば読み出し、書き込み、またはリフレッシュ）アクセスするために用いられる。電圧発生回路１１２は、クロックト待機モード制御部１１４によって選択的に有効および無効にされる。場合によっては、クロックト待機モード制御部１１４は、制御回路１０２によって有効または無効にされる。別の場合では、クロックト待機モード制御部１１４は、イネーブル信号を用いずに恒久的に有効にされるか、あるいは、レーザヒューズまたは電子的にプログラム可能なヒューズ（電子ヒューズ）など、メモリデバイス１００のヒューズを溶断することによって恒久的に有効にされる。
【０００６】
図２は、１つ以上の電圧発生回路１１２を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部１１４を示すブロック図である。このクロックト待機モード制御部への入力は、ベースクロック信号（Ｂａｓｅ＿ＣＬＫと称される）、および上記クロックト待機モードを有効にするための信号（ＣＳＭ＿ＥＮと称される）である。ＣＳＭ＿ＥＮがＨｉｇｈの論理値であるときは、上記クロックト待機モードが有効にされ、そしてクロックト待機モード回路が、ベースクロック信号を用いてクロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫと称される）を生成する。上記クロックト待機モードクロック信号は、電圧発生回路１１２を選択的に有効および無効にする。ＣＳＭ＿ＥＮが一定の値（例えばＬｏｗの論理値）であるときは、クロックト待機モードは無効にされる。これは、電圧発生回路１１２が常に電圧を生成していることを意味している。クロックト待機モードが無効であるときは、ＣＳＭ＿ＣＬＫ信号は、電圧発生回路１１２を常に有効にするために、一定の値（例えばＬｏｗの論理値）に設定される。
【０００７】
図３は、典型的な電圧発生回路１１２を示す回路図である。この電圧発生回路は、（ＶＲＥＦと称される）基準電圧を生成するための回路３１０を有している。この基準電圧は、（ＶＯＵＴと称される）出力電圧を生成するために電圧調整器によって用いられる。電圧発生器が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８は閉じていて、スイッチＳ４  ３１２は開いている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧ＶＲＥＦから出力電圧ＶＯＵＴが生成される。これについては後述する。
【０００８】
ＣＳＭ＿ＣＬＫがＬｏｗの論理値からＨｉｇｈの論理値へ変化した場合は、電圧発生器１１２は無効にされる。電圧発生器が無効であるときは、スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８は開いていて、スイッチＳ４  ３１２は閉じている。スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８が開いているときは、電圧発生器１１２が消費する電力は少ない。電圧発生器１１２が無効であるときは、ＶＯＵＴは、スイッチＳ３  ３１８およびＳ４  ３１２によって、メモリデバイス１００の別の電圧から電子的に絶縁される。出力電圧は、回路内の別の電圧から絶縁されているときは、フローティング出力電圧と称される。上記電圧発生器が無効である間は、出力線のキャパシタンスは、ＣＳＭ＿ＣＬＫがＨｉｇｈの論理値からＬｏｗの論理値へとスイッチすることによって電圧発生回路１１２が再び有効にされるまで、出力電圧を一定のレベル付近（例えば、電圧発生回路が無効であるときのＶＯＵＴ）に維持する。
【０００９】
図４は、電圧発生回路１１２の出力電圧ＶＯＵＴのクロックト待機モードの効果を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値である。これはクロックト待機モードが無効であることを示している。この結果、クロックト待機モード制御部１１４によって生成された信号ＣＳＭ＿ＣＬＫがＬｏｗの論理値に設定され、これによって電圧発生回路１１２が有効にされ、またＶＯＵＴが一定のレベルに維持される。電圧発生回路１１２が有効である間は、ベースクロック信号Ｂａｓｅ＿ＣＬＫは、ＣＳＭ＿ＣＬＫに何らの影響も及ぼさない。
【００１０】
その後のＴ２において、ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理値に引き上げられ、これによってクロックト待機モードが有効になる。ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御部１１４は、ＣＳＭ＿ＣＬＫ信号をＨｉｇｈの論理値にアサートする。これによって電圧生成回路１１２が無効にされ、ＶＯＵＴがフローティングとなる。ＣＳＭ＿ＥＮ信号が引き上げられている間、クロックト待機モード制御部１１４は、Ｂａｓｅ＿ＣＬＫ信号を用いてＣＳＭ＿ＣＬＫを生成する。従って、その後のＴ３において、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジが検出されると、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値に引き下げられる。これによって電圧生成回路１１２が再び有効にされ、そして電圧生成回路１１２によってＶＯＵＴが能動的に生成される。
【００１１】
上述したように、電圧生成回路１１２を有効にするために、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジが用いられる。なぜなら、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジは、メモリデバイス１００への（例えば、読み出しまたは書き込み）アクセスに対応しているからである。各アクセス中には、電圧生成回路１１２によって生成された電圧ＶＯＵＴが制御回路１０２によって用いられる。制御回路１０２は、上記電圧ＶＯＵＴを用いてメモリアレイ１０４へアクセスする。ＶＯＵＴが用いられている期間中は、電圧発生回路は、ＶＯＵＴを能動的に生成および調整する。この結果、メモリデバイス１００の負荷へのＶＯＵＴの出力によって、ＶＯＵＴが臨界値を下回ることはない。
【００１２】
Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジ後に、ＣＳＭ＿ＣＬＫ信号は、パルス幅時間ＴＰＷと称される設定時間においてＬｏｗとされる。時間ＴＰＷが終了した後、ＣＳＭ＿ＣＬＫ信号が再びアサートされ、これによって電圧生成回路１１２が再び無効になる。ＣＳＭ＿ＥＮ信号がアサートされている限りは、Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジに対して、ＣＳＭ＿ＣＬＫをアサートおよびＬｏｗとされるプロセスが継続される。従って、ＣＳＭ＿ＣＬＫのパルス幅ＴＰＷだけでなく、Ｂａｓｅ＿ＣＬＫの周期（ＴＢＡＳＥ）もまた、電圧生成回路１１２が無効にされるタイミングおよび長さを決定する。
【００１３】
電圧生成回路１１２が無効にされてＶＯＵＴがフローティングとなっている間は、ＶＯＵＴは、電圧生成回路１１２が無効にされたことによる初期のフローティングの値そのものを維持するとは限らない。ＶＯＵＴは、たとえスイッチＳ１  ３０２、Ｓ２  ３０８、Ｓ３  ３１８、およびＳ４  ３１２を用いて電気的に絶縁されていたとしても、電圧生成回路１１２が無効にされるたびに、漏れ電流などの副次的効果によって緩やかに劣化していく。このＶＯＵＴの劣化は、図４においてＶＤＲＯＯＰとして示されている。上記劣化は、電圧発生回路１１２が無効にされるたびに始まり、そしてＢａｓｅ＿ＣＬＫの立ち上がりエッジ、および対応するＣＳＭ＿ＣＬＫ信号の低下によって電圧発生回路１１２が有効にされるまで続く。電圧発生回路１１２が有効にされるたびに、電圧発生回路１１２がＶＯＵＴをＶＲＥＦレベルまで引き戻すことによってＶＯＵＴを補正するのに、ある有限の時間がかかる。ＶＤＲＯＯＰが大きいほど、電圧発生回路１１２がＶＯＵＴを修復する時間が長くなる。ＴＢＡＳＥおよびＴＰＷは、電圧発生回路１１２が無効にされている長さを制御するために用いられる。従ってＴＢＡＳＥおよびＴＰＷは、ＶＤＲＯＯＰ、および電圧発生回路１１２がＶＯＵＴを適切なレベルへ引き戻すために必要な対応する時間にも影響を及ぼす。
【００１４】
ＶＯＵＴは、メモリデバイス１００内の別の回路によって用いられるため、臨界値を下回らないことが重要である。ＶＯＵＴが下がりすぎた場合は、ＶＯＵＴを用いる別の回路が正常に機能しなくなる。例えば、メモリアレイ１０４をリフレッシュするためにＶＯＵＴが用いられ、このＶＯＵＴが臨界値を下回った場合は、メモリアレイ１０４は正常にリフレッシュされず、メモリアレイ１０４内のデータが失われる。従ってＴＢＡＳＥおよびＴＰＷは、ＶＤＲＯＯＰが大きくなりすぎないように、そして電圧発生回路１１２が、メモリデバイス１００を動作させるために必要な適切なレベルまでＶＯＵＴを引き戻すことができる十分な長さの時間有効にされるように設計されている。同様に、電圧発生回路１１２が無効にされている時間（ＴＢＡＳＥ−ＴＰＷとして算出される）が、ＶＯＵＴが許容不可能なレベルを下回ることのない短さとなるように、ＴＢＡＳＥおよびＴＰＷは選択される。
【００１５】
場合によっては、デバイスが動作する際の動作特性の変動によって、ＶＯＵＴの電圧低下が大きくなる。例えば、Ｂａｓｅ＿ＣＬＫ信号の周期ＴＢＡＳＥは、メモリデバイス１００の温度によって変わる。メモリデバイス１００の温度によってＴＢＡＳＥが長くなる場合は、電圧発生回路１１２が無効にされる時間が長くなり、またＶＤＲＯＯＰが大きくなる。別の例として、ＶＤＲＯＯＰに影響を及ぼす漏れ電流の大きさは、メモリデバイスの温度によって変わる。例えば、ある一定の温度幅においては漏れ電流が大きくなり、これに対応してＶＤＲＯＯＰが大きくなる。従って、メモリデバイス１００の動作特性の変動によってＶＯＵＴが降下し過ぎて、メモリデバイス１００を動作させるために必要な適切なレベルまで、電圧発生回路１１２がＶＯＵＴを引き戻すことができなくなり、メモリデバイス１００が正常に機能しなくなる。
【００１６】
従って、電圧発生回路を有効および無効にするための改良された方法および装置が必要とされている。
【００１７】
〔本発明の概要〕
本発明は、メモリデバイスの電圧発生器を制御する方法および装置を提供する。本発明の一実施形態では、第１クロック信号および第２クロック信号が供給される。電圧発生器は、第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には、第１クロック信号に応じて選択的に有効になり、第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には、第２クロック信号に応じて選択的に有効になる。一実施形態では、第２クロック信号の周期は、電圧発生器が無効にされている間は、電圧発生器から出力される電圧が閾値レベルよりも低下しないように選択される。
【００１８】
本発明の別の実施形態では、第１クロック信号および第２クロック信号が供給される。第１クロック信号の周期が第２クロック信号の周期以下であるかどうかが決定される。第１クロック信号の周期が第２クロック信号の周期以下である場合には、第１クロック信号に基づいてクロックト待機モード制御信号が生成される。第１クロック信号の周期が第２クロック信号の周期よりも大きい場合には、第２クロック信号に基づいてクロックト待機モード制御信号が生成される。一実施形態では、第２クロック信号の周期は、電圧発生回路が無効にされている間は、電圧発生回路から出力される電圧が閾値レベルよりも低下しないように選択される。他の実施形態では、クロックト待機モード制御信号はクロック信号であり、クロックト待機モード制御信号は、選択されたクロック信号に基づいて生成される。選択されたクロック信号の立ち上がりエッジが検出され、クロックト待機モード制御信号としてのパルスが生成される。
【００１９】
本発明のまた別の実施形態は、メモリデバイスを提供する。ある実施形態では、このメモリデバイスは電圧を発生させる手段と、上記電圧を発生させる手段を選択的に有効にする手段とを含む。上記選択的に有効にする手段は、第１クロック信号および第２クロック信号を受け取る。上記選択的に有効にする手段は、第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には、第１クロック信号に応じて上記電圧を発生させる手段を選択的に有効にする。上記選択的に有効にする手段は、第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には、第２クロック信号に応じて上記電圧を発生させる手段を選択的に有効にする。
【００２０】
〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし添付図面は、本発明の典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。
【００２１】
図１は、クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【００２２】
図２は、１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部を示すブロック図である。
【００２３】
図３は、典型的な電圧発生回路を示す回路図である。
【００２４】
図４は、電圧発生回路の出力電圧ＶＯＵＴのクロックト待機モードの効果を示すタイミング図である。
【００２５】
図５は、本発明の一実施形態に従って、２つのクロック信号を用いてクロックト待機モードクロック信号を生成するように構成されたクロックト待機モード制御部１１４を示すブロック図である。
【００２６】
図６は、本発明の一実施形態に従って、最大周期を有するクロック信号によって生成されたクロックト待機モード制御信号を示すタイミング図である。
【００２７】
図７は、本発明の一実施形態に従って、別のクロック信号の最大周期よりも小さい周期を有するクロック信号によって生成された、クロックト待機モードクロック信号を示すタイミング図である。
【００２８】
図８は、温度に対する出力電圧の電圧降下を示す図である。
【００２９】
図９は、本発明の一実施形態に従って、クロックト待機モードを無効にするための温度信号を用いてクロックト待機モード制御信号を生成するクロックト待機モード制御部を示す図である。
【００３０】
図１０は、本発明の一実施形態に従って、温度信号を用いて電圧発生回路を選択的に有効および無効にするクロックト待機モード制御信号を示すタイミング図である。
【００３１】
図１１は、温度に応じて変化するとともに、クロックト待機モード制御部を不定の状態に至らせるベースクロック信号を示すタイミング図である。
【００３２】
〔好ましい実施形態の詳細な説明〕
本発明は、メモリデバイスの電圧発生器を制御するための方法および装置を提供する。本発明の一実施形態では、第１クロック信号および第２クロック信号が供給される。電圧発生器は、第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には、第１クロック信号に応じて選択的に有効になり、第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には、第２クロック信号に応じて選択的に有効になる。第２クロック信号の周期は、電圧発生器が無効にされている間は、電圧発生器から出力される電圧が閾値レベルよりも低下しないように選択することができる。
【００３３】
本発明の他の実施形態では、メモリデバイスの電圧発生器を制御するための方法および装置が提供される。メモリデバイスの温度が測定される。測定された温度が閾値温度幅外にある場合には、そのメモリデバイスをクロックト待機モード（ＣＳＭ）に置くことができ、電圧発生器はクロック信号によって選択的に有効になる。測定された温度が閾値温度幅内にある場合には、そのメモリデバイスはクロックト待機モード（ＣＳＭ）に置かれることが阻止される。
【００３４】
本明細書に記載の回路は、内部で生成された電圧を利用する任意数のデバイスに利点をもたらすように使用することができる。以下の説明は、分かりやすくするために、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの具体的なメモリデバイスに当てはめているが、これは本明細書に記載の回路を使用したデバイスの実施例を限定するものではない。さらに以下の説明は、Ｈｉｇｈの論理信号へとアサートされた、あるいはＬｏｗの論理信号へと引き下げられた特定の制御信号を参照しているが、これらの信号レベルは単なる典型例であって、本明細書に記載の回路は、任意の極性を有する任意数の信号を用いるように構成できることは当業者であれば理解できるであろう。また、一部の信号は、所定の制御回路またはデバイスから生じたものとして記載されているが、記載されているあらゆる制御信号は、任意の回路またはデバイスから生じることについて理解されたい。同様に、記載されているクロックト待機モード制御部、制御回路、電圧発生器、基準電圧発生器、電圧調整器などの特定の回路の形態は、単なる典型例にすぎない。本発明の実施形態は、このような回路の任意の形態または構成の使用に対して適応可能であることは、当業者であれば理解できるであろう。
【００３５】
〔最大クロック周期を用いたクロックト待機モード〕
まず図１を参照されたい。ベースクロック信号Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが、メモリデバイス１００の動作特性の変動によって大きくなり過ぎた場合は、電圧発生回路１１２を選択的に有効および無効にするために用いられる（かつＢａｓｅ＿ＣＬＫを用いて生成される）クロックト待機モード制御信号ＣＳＭ＿ＣＬＫが、電圧発生回路１１２を、ＶＯＵＴが許容不可能なレベルまで低下するほどの長い時間無効にすると、電圧発生回路１１２が有効にされたときに、ＶＯＵＴを許容可能なレベルへ引き戻すことができなくなる。ＶＯＵＴが許容可能なレベルに維持されなければ、メモリデバイス１００は正常に機能しない。本発明の一実施形態によれば、２つのクロック信号を用いてＣＳＭ＿ＣＬＫ信号を生成するようにクロックト待機モード制御部を修正することによって、ＶＯＵＴの低下を許容可能な閾値レベルに制限することができる。
【００３６】
図５は、本発明の一実施形態に従って、２つのクロック信号を用いてクロックト待機モードクロック信号を生成するように構成されたクロックト待機モード制御部５１４を示すブロック図である。クロックト待機モード制御部５１４への入力は、クロックト待機モード（ＣＳＭ＿ＥＮ）を有効にするための信号、ベースクロック信号（Ｂａｓｅ＿ＣＬＫ）、およびクロック信号（Ｍａｘ＿ＣＬＫと称される）を含んでいる。このＭａｘ＿ＣＬＫは、電圧発生回路１１２が無効にされる時間に最大限度を設ける。上記Ｍａｘ＿ＣＬＫの周期は、ＴＭＡＸと称される。ＴＢＡＳＥがＴＭＡＸよりも小さい場合には、ＣＳＭ＿ＣＬＫを生成するためにＢａｓｅ＿ＣＬＫが用いられる。ＴＢＡＳＥがＴＭＡＸよりも大きい場合には、ＣＳＭ＿ＣＬＫを生成するためにＭａｘ＿ＣＬＫが用いられる。
【００３７】
電圧発生回路１１２が無効にされる時間に上限を設けることによって（ＴＭＡＸ−ＴＰＷ）、ＶＤＲＯＯＰの大きさに上限が設けられる。これによって、許容不可能なレベルまでＶＯＵＴが下がることがなく、また電圧発生回路１１２が有効であるときに、ＶＯＵＴを必要なレベルにすることができる。従って、Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥの変動、およびメモリデバイス１００の動作条件の変化によって生じるＶＤＲＯＯＰの大きさに関わらず、Ｍａｘ＿ＣＬＫの周期ＴＭＡＸによって設けられたＶＤＲＯＯＰの大きさの上限によって、ＶＯＵＴが許容可能なレベルに維持される。
【００３８】
上述したように、Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが大き過ぎて、ＶＯＵＴを許容可能なレベルに維持することができない場合には、クロックト待機制御部５１４は、Ｍａｘ＿ＣＬＫの立ち上がりエッジを用いてＣＳＭ＿ＣＬＫパルスを生成する。
【００３９】
図６は、本発明の一実施形態に従って、最大周期ＴＭＡＸを有するクロック信号Ｍａｘ＿ＣＬＫによって生成されたクロックト待機モード制御信号を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮがＨｉｇｈの論理値にアサートされる。ＣＳＭ＿ＥＮがアサートされると、クロックト待機モードが有効にされ、そしてＣＳＭ＿ＣＬＫがＨｉｇｈの論理値に引き上げられて、電圧発生回路１１２が無効にされる。クロックト待機モードが有効にされると、クロックト待機制御部５１４は、Ｍａｘ＿ＣＬＫの最大周期ＴＭＡＸを、Ｂａｓｅ＿ＣＬＫ信号の周期ＴＢＡＳＥよりも小さく設定する。従って時間Ｔ２、そして時間Ｔ３においても、ＴＭＡＸの立ち上がりエッジによって、ＴＰＷと等しい時間分、ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルへ下げられる。従って、ＣＳＭ＿ＣＬＫのパルスとパルスとの間の時間がＴＭＡＸによって制限され、これに対応してＶＤＲＯＯＰの大きさが許容可能な閾値に制限される。
【００４０】
図７は、本発明の一実施形態に従って、Ｍａｘ＿ＣＬＫの最大周期ＴＭＡＸよりも小さい周期を有するクロック信号Ｂａｓｅ＿ＣＬＫによって生成された、クロックト待機モード制御信号を示すタイミング図である。時間Ｔ１において、ＣＳＭ＿ＥＮがＨｉｇｈの論理値にアサートされる。ＣＳＭ＿ＥＮがアサートされると、クロックト待機モードが有効にされ、そしてＣＳＭ＿ＣＬＫがＨｉｇｈの論理レベルへ引き上げられて、電圧発生回路１１２が無効にされる。
【００４１】
クロックト待機モードが有効にされると、クロックト待機制御部５１４は、Ｍａｘ＿ＣＬＫの最大周期ＴＭＡＸを、Ｂａｓｅ＿ＣＬＫ信号の周期ＴＢＡＳＥよりも大きく設定する。ＴＭＡＸがＴＢＡＳＥよりも大きい場合には、メモリデバイスへのアクセス（Ｂａｓｅ＿ＣＬＫの立ち上がりエッジで行われる）は、Ｍａｘ＿ＣＬＫのクロック周期（ＴＭＡＸ）につき一回以上行われる。従ってクロックト待機モード制御部は、ＶＯＵＴが、各アクセスが行われる直前において、および、メモリデバイス１００の別の回路によって使用されようとしているときに、電圧発生回路１１２によって生成されることを確実にするために、Ｂａｓｅ＿ＣＬＫを用いてＣＳＭ＿ＣＬＫを生成する。従って、図示されているように、時間Ｔ２および時間Ｔ３においても、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジによって、ＴＰＷと等しい時間分、ＣＳＭ＿ＣＬＫがＬｏｗの論理レベルへ下げられる。
【００４２】
メモリデバイス１００の動作条件の変化（例えばメモリデバイス１００の温度変化、または使用頻度増加）によって、Ｂａｓｅ＿ＣＬＫの時間ＴＢＡＳＥが小さくなったとしても、クロックト待機モード制御部５１４は、Ｂａｓｅ＿ＣＬＫからＣＳＭ＿ＣＬＫを生成し続ける。これによって時間Ｔ４では、メモリデバイス１００の動作特性が変化し、ＴＢＡＳＥが小さくなる。ＣＳＭ＿ＣＬＫ信号は、Ｂａｓｅ＿ＣＬＫ信号を用いて生成されるため、ＣＳＭ＿ＣＬＫ信号の周期も同様に小さくなる。従って、図示されているように、時間Ｔ４および時間Ｔ５では、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジによって、クロックト待機制御部５１４によって、ＣＳＭ＿ＣＬＫのＬｏｗのパルス幅ＴＰＷが生成される。（ＴＢＡＳＥがＴＭＡＸより小さい）Ｂａｓｅ＿ＣＬＫを用いてＣＳＭ＿ＣＬＫを生成することによって、電圧発生回路１１２が確実に有効にされ、そしてメモリデバイス１００への各アクセスが行われる直前にＶＯＵＴが確実に生成される。
【００４３】
本発明の一実施形態として、Ｍａｘ＿ＣＬＫおよびＢａｓｅ＿ＣＬＫは同期信号であってよい。Ｍａｘ＿ＣＬＫ信号とＢａｓｅ＿ＣＬＫ信号とが同期している場合には、周期が長い方の信号は、周期が短い方の信号の立ち上がりエッジと時間的に対応する立ち上がりエッジを有している。信号間の同期については、図６の時間Ｔ２およびＴ３、ならびに図７の時間Ｔ２、Ｔ３、Ｔ４、およびＴ５に図示されている。一実施形態として、複数のクロック信号が同期している場合に、これらのクロック信号は互いの整数倍（例えば１、２、３、４等）であってよい（すなわち周期ＴＭＡＸがＴＢＡＳＥの整数倍であり、逆もまた可能である）。ＴＭＡＸがＴＢＡＳＥと等しい場合（すなわち、各クロックエッジが完全に同期している場合）には、同一の効果を有するＭａｘ＿ＣＬＫまたはＢａｓｅ＿ＣＬＫのいずれかによってＣＳＭ＿ＣＬＫが生成される。別の実施形態として、各クロック信号の周期が、互いに２の累乗倍（例えば１、２、４、８等）の関係にあってよい。本発明のさらに別の実施形態として、クロック信号は同期していなくてもよく、その周期（ＴＢＡＳＥ、ＴＭＡＸ）は互いの正確な倍数でなくてもよい。
【００４４】
図１を再び参照されたい。本発明の一実施形態として、クロックト待機モードは、例えば制御回路１０２、メモリアレイ１０４、またはメモリデバイス１００のその他の任意の回路などの、メモリデバイス１００の別の回路と共に用いてもよい。一実施形態として、メモリデバイス１００全体に対して、１組のクロックト待機モード制御部５１４を用いてもよい。別の実施形態として、メモリデバイス１００内の様々な回路に対して、複数組のクロックト待機モード制御部５１４を用いてもよい。例えば、メモリデバイスが複数の電圧発生回路１１２を有している場合は、各電圧発生回路１１２に対して別々のクロックト待機モード制御部５１４を用いてもよい。別の実施形態として、各クロックト待機モード制御部５１４に対して別々の制御信号（ＣＳＭ＿ＥＮ、Ｂａｓｅ＿ＣＬＫ、Ｍａｘ＿ＣＬＫ）を用いてもよい。これによって、メモリデバイスによる各出力電圧Ｖ１、Ｖ２、・・・ＶＸの使用に従って、特別に調整されたＣＳＭ＿ＣＬＫ信号を各電圧発生回路１１２に対して用いることができる。
【００４５】
〔温度センサによって有効／無効にされるクロックト待機モード〕
前述したように、ＶＯＵＴの電圧降下ＶＤＲＯＯＰの大きさは、メモリデバイス１００の温度に応じて変化する。例えばメモリデバイス１００は、温度センサ（例えば、図１に示されている温度センサ）を有している。この温度センサは、メモリデバイス１００の温度に従って、メモリデバイス１００のリフレッシュ周期を調節するために用いられる。メモリデバイス１００のリフレッシュレートが温度測定のために低下した場合は、ベースクロック信号Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが大きくなり、リフレッシュレートが低下する。Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが大きい場合は、前述したように、ＣＳＭ＿ＣＬＫの周期が大きくなり、これに対応してＶＤＲＯＯＰが大きくなる。
【００４６】
図８は、温度に対する出力電圧ＶＯＵＴの電圧降下ＶＤＲＯＯＰを示す図である。図示されているように、ＶＤＲＯＯＰの大きさは、高温（例えばＴＨＩＧＨ）では小さい。しかしＶＤＲＯＯＰの大きさは、低温（例えばＴＬＯＷ）では大きくなり、電圧が許容可能な閾値（図８の破線で示されている）を下回る。ＶＤＲＯＯＰの大きさは、いくつかの理由により、特定の温度において大きくなる。ある場合では、ＶＤＲＯＯＰを引き起こす漏れ電流が、特定の温度において大きくなる。別の場合では、メモリデバイス１００の温度によって、Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが大きくなり過ぎるか、あるいは小さくなり過ぎる。これによって、クロックト待機モード制御部は、ＣＳＭ＿ＣＬＫ信号を適切な周波数に維持できない。
【００４７】
このようにＶＤＲＯＯＰおよびＴＢＡＳＥは、一部の温度幅では許容可能となり、別の温度幅では許容不可能となる。一実施形態として、ＶＤＲＯＯＰまたはＴＢＡＳＥが許容不可能となる温度幅は、特定の温度よりも低い全ての温度を含んでいてもよい。別の実施形態として、この温度幅は、特定の温度よりも高い全ての温度、所定の２つの温度間の全ての温度、または所定の２つの温度間にない全ての温度を含んでいてよい。
【００４８】
いかなる場合においても、ＶＤＲＯＯＰおよび／またはＴＢＡＳＥが許容不可能となる各温度閾値は、メモリデバイス１００の設計、製造、または試験段階において決定される。例えばメモリデバイス１００には、製造後に一連の試験が行われる。メモリデバイス１００の温度は、上記試験中に測定される。（例えば、許容不可能な電圧効果またはＢａｓｅ＿ＣＬＫ周期などの理由により、）クロックト待機モードによって、メモリデバイス１００が特定の温度を下回ることが試験中に発見された場合は、メモリデバイス１００が機能しなくなるこれらの温度は、メモリデバイス１００のクロックト待機モードに対する許容不可能な温度幅の一部として識別される。本発明の一実施形態として、許容不可能な温度幅は、特定のプロセス／バッチによって製造された各デバイス間、あるいは所定のウェハ上の各デバイス間において同じであってよい。本発明の別の実施形態として、許容不可能な温度幅は、メモリデバイス１００毎に異なっていてよく、デバイスがウェハ上にある間、あるいはデバイスがウェハから分離されてパッケージされる間に、各デバイスを個々に試験することによって選択されてよい。さらに別の実施形態として、上記温度幅は、デバイス製造前において、設計およびシミュレーションソフトウェアを用いて決定されてもよい。
【００４９】
メモリデバイス１００の設計段階において閾値温度幅が決定される場合には、例えばメモリデバイスの読み出し専用メモリ（read-only memory; ROM）にこの温度幅を記憶させることによって、設計段階においてデバイス上に記憶される。メモリデバイスの製造または試験段階において上記温度幅が決定される場合には、この温度幅は、メモリデバイス上で１つ以上のヒューズをプログラミングすることによってデバイス上に記憶される。一実施形態として、上記ヒューズは、レーザカットヒューズであってよい。別の実施形態として、上記ヒューズは、電気的にプログラム可能なヒューズ（電気ヒューズ）であってよい。別の温度幅決定および記憶方法、例えばメモリデバイス１００の初期化段階において温度幅を決定し、その幅を１つ以上のレジスタに記憶させるという方法もまた、当業者には容易に理解できるであろう。
【００５０】
本発明の一実施形態として、メモリデバイス１００が不具合を起こす温度幅でクロックト待機モードが動作しないように、温度センサからの制御信号を用いてもよい。従って、一実施形態として、メモリデバイス１００の温度を測定してもよい。メモリデバイス１００の温度は、図１に示されている温度センサ１０８を用いて測定される。測定された温度が閾値温度幅外であった場合は、メモリデバイス１００はクロックト待機モードに置かれる。これによって電圧発生回路１１２が、クロック信号Ｂａｓｅ＿ＣＬＫによって選択的に有効にされる。測定された温度が閾値温度幅内であった場合は、メモリデバイス１００がクロックト待機モードに置かれることが阻止される。温度が閾値温度幅内である場合にクロックト待機モードを無効にすることによって、メモリデバイス１００の機能不全が防止される。
【００５１】
図９は、クロックト待機モードイネーブル信号（ＣＳＭ＿ＥＮ）、ベースクロック信号（Ｂａｓｅ＿ＣＬＫ）、およびクロックト待機モードを無効にするための温度信号（Ｔｅｍｐ＿ＤＩＳと称される）を用いてクロックト待機モード制御信号（ＣＳＭ＿ＣＬＫ）を生成するクロックト待機モード制御部９１４を示している。本発明の一実施形態として、Ｔｅｍｐ＿ＤＩＳ信号は、メモリデバイス１００の制御回路１０２によって生成されるようにしてもよい。例えば制御回路１０２は、メモリデバイス１００の温度を測定するために温度センサ１０８を用いる。メモリデバイスの温度が許容可能な範囲内にある（つまり、ＶＤＲＯＯＰの大きさが許容不可能なほどに大きくはない、あるいはＴＢＡＳＥが適切な範囲内にある）場合は、制御回路１０２がＴｅｍｐ＿ＤＩＳを特定の論理レベル（例えばＬｏｗの論理レベル）に設定する。これによって、上述したように、クロックト待機モードが有効にされ、そしてＢａｓｅ＿ＣＬＫを用いたクロックト待機モード制御部９１４によってＣＳＭ＿ＣＬＫが生成される。メモリデバイスの温度が許容可能な範囲内にない（つまり、ＶＤＲＯＯＰの大きさが許容不可能なほどに大きい、あるいはＴＢＡＳＥが適切な範囲内にない）場合には、制御回路１０２はＴｅｍｐ＿ＤＩＳを特定の論理レベル（例えばＨｉｇｈの論理レベル）に設定しない。これによってクロックト待機モードが無効にされ、そしてＣＳＭ＿ＣＬＫがある論理レベル（例えばＬｏｗの論理レベル）に設定される。この論理レベルによって電圧発生回路１１２が継続的に有効にされるため、メモリデバイス１００の機能不全が防止される。
【００５２】
図１０は、本発明の一実施形態に従って、温度信号を用いて電圧発生回路１１２を選択的に有効および無効にするクロックト待機モード制御信号（ＣＳＭ＿ＣＬＫ）を示すタイミング図である。クロックト待機モードは、ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルに引き上げられる時間Ｔ１において有効にされる。ＣＳＭ＿ＥＮがＨｉｇｈの論理レベルに引き上げられると、クロックト待機モード制御部９１４は、メモリデバイスの動作温度がクロックト待機モードに対して適切な動作閾値内にあることをＴｅｍｐ＿ＤＩＳ信号が示しているか否かについて判別する。Ｔｅｍｐ＿ＤＩＳ信号が、デバイスが適切な温度で動作していることを示した場合（例えば、Ｔｅｍｐ＿ＤＩＳ信号がＬｏｗの論理レベルにある場合）は、クロックト待機モード制御部はＣＳＭ＿ＣＬＫをＨｉｇｈの論理レベルに引き上げ、これによって電圧発生回路１１２が無効にされる。Ｔｅｍｐ＿ＤＩＳ信号がＬｏｗの論理レベルにとどまり、メモリデバイス１００がクロックト待機モードに対して適切な温度で動作していることを示している間に、クロックト待機モード制御部９１４は、Ｂａｓｅ＿ＣＬＫ信号を用いてＣＳＭ＿ＣＬＫ信号を生成する。従って、時間Ｔ２において、クロックト待機モード制御部は、Ｂａｓｅ＿ＣＬＫ信号の立ち上がりエッジを検出し、そしてＣＳＭ＿ＣＬＫ信号としてパルス幅ＴＰＷのＬｏｗの論理レベルを生成する。ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理レベルにあるときは、電圧発生回路１１２は、有効にされ、そして出力電圧ＶＯＵＴを生成している間に電力を消費する。
【００５３】
その後のＴ３において、メモリデバイスの動作温度は、許容不可能な電圧降下ＶＤＲＯＯＰ、または許容不可能なベースクロック周期ＴＢＡＳＥを引き起こす温度幅に入る。メモリデバイス１００の温度は、制御回路１０２内の温度センサ１０８によって検出される。そして制御回路１０２は、上記温度が、クロックト待機モードの動作に対して許容可能な範囲外にあることに対応した設定を行う。従って時間Ｔ３では、制御回路１０２が、Ｔｅｍｐ＿ＤＩＳ信号をＨｉｇｈの論理レベルへ引き上げる。これは、クロックト待機モードが無効にされてはならないことを示している。Ｔｅｍｐ＿ＤＩＳ信号がアサートされると、クロックト待機モード制御部９１４は、ＣＳＭ＿ＣＬＫをＬｏｗの論理レベルへ引き下げる。これによってクロックト待機モードが無効にされ、そして電圧発生回路が継続的に有効にされる。Ｔｅｍｐ＿ＤＩＳがアサートされている間は、ベースクロック信号Ｂａｓｅ＿ＣＬＫは、ＣＳＭ＿ＣＬＫに対して何らの影響も及ぼさない。従って時間Ｔ４では、Ｂａｓｅ＿ＣＬＫ信号の立ち上がりエッジは、ＣＳＭ＿ＣＬＫに対して何らの影響も及ぼさない。測定された温度が、メモリデバイス１００に対して許容不可能な温度幅内にある場合に、クロックト待機モードを無効にすることによって、メモリデバイス１００の機能不全が防止される。
【００５４】
メモリデバイス１００の温度は、許容不可能な範囲に入った後に再び変化して、許容可能な温度幅に入る。従って時間Ｔ５では、制御回路１０２が、メモリデバイス１００の温度の変化を検出する。このときの温度は、メモリデバイス１００が機能不全を起こさずにクロックト待機モードにて動作できる、許容可能な温度幅内にある。従って時間Ｔ５では、制御回路１０２がＴｅｍｐ＿ＤＩＳ信号を引き下げる。これは、クロックト待機モードが再び有効にされたことを示している。クロックト待機モード制御部が、Ｔｅｍｐ＿ＤＩＳ信号を引き下げられたことを検出すると、ＣＳＭ＿ＣＬＫ信号がＨｉｇｈの論理レベルに引き上げられる。これによって電圧発生回路１１２が無効にされ、電力が節約される。Ｔｅｍｐ＿ＤＩＳ信号がＬｏｗの論理レベルにとどまり、かつＣＳＭ＿ＥＮ信号がＨｉｇｈの論理レベルにととまっている間に、クロックト待機モード制御部９１４は、（例えば時間Ｔ６において）Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジを検出し、そしてＣＳＭ＿ＣＬＫ信号として、対応するパルス幅ＴＰＷのＬｏｗの論理レベルを生成する。制御回路１０２は、メモリデバイス１００が動作している間はメモリデバイス１００の温度をモニタし続けて、これに応じてＴｅｍｐ＿ＤＩＳを引き上げるか、あるいは引き下げる。従ってＴｅｍｐ＿ＤＩＳ信号は、ＶＤＲＯＯＰの大きさが許容不可能なほどに大きくならないことを確実にするため、およびＴＢＡＳＥが許容不可能なほどに長くまたは短くならないことを確実にするために用いられる。
【００５５】
場合によっては、メモリデバイス１００の温度に基づいてクロックト待機モードを無効にすることによって、クロックト待機モード制御部９１４が不定の状態に至るほどにベースクロック信号Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥが小さくなりすぎないことを確実にする。図１１は、温度に応じて変化するとともに、場合によってはクロックト待機モード制御部９１４を不定の状態に至らせる、ベースクロック信号Ｂａｓｅ＿ＣＬＫを示すタイミング図である。
【００５６】
前述したように、クロックト待機モード制御部９１４は、一部の温度幅において、Ｂａｓｅ＿ＣＬＫ信号を用いてＣＳＭ＿ＣＬＫ信号を正常に生成する（「正」と書かれた見出しの下に図示されている）。このＣＳＭ＿ＣＬＫ信号は、電圧発生回路１１２を選択的に有効および無効にするために用いられる。しかし場合によっては、メモリデバイス１００の温度は、ベースクロック信号Ｂａｓｅ＿ＣＬＫの周波数がクロックト待機モード制御部９１４を不定の状態に至らせ、そして不定の値または予測不可能な値を有するＣＳＭ＿ＣＬＫを生成するような温度幅に入る（図１１の「誤」と書かれた見出しの下に図示されている）。クロックト待機モード制御部９１４は、ＣＳＭ＿ＣＬＫの不定の値または予測不可能な値を生成することがある。この不定の値または予測不可能な値では、例えばベースクロック信号の周期ＴＢＡＳＥが、クロックト待機モード制御部９１４によってＣＳＭ＿ＣＬＫに対して生成されたパルス幅ＴＰＷより小さいか、あるいは等しい。これは、ＣＳＭ＿ＣＬＫ信号を生成するために用いられるクロックト待機モード制御部９１４の回路内における同期の問題によって発生する。従って時間Ｔ１では、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジによって、ＣＳＭ＿ＣＬＫとしてパルス幅ＴＰＷのＬｏｗの論理値が生成される。その後のＴ２では、パルスが終了する前に、Ｂａｓｅ＿ＣＬＫの別の立ち上がりエッジが起こる。これによって、ＣＳＭ＿ＣＬＫ信号がクロックト待機モード制御部９１４によって不定の状態に置かれる。本発明の一実施形態として、メモリデバイス１００の温度幅が、Ｂａｓｅ＿ＣＬＫの周期ＴＢＡＳＥがパルス幅ＴＰＷより小さくなるものである場合に、クロックト待機モード制御を無効にすることによって、図１１に示されている不定の状態を防止するようにしてもよい。言い換えると、クロックト待機モードが無効にされる温度幅は、クロック周波数が臨界周波数よりも高くなる温度を含むように選択してもよい。
【００５７】
再び図１を参照されたい。本発明の一実施形態として、クロックト待機モードは、例えば制御回路１０２、メモリアレイ１０４、またはメモリデバイス１００のその他の任意の回路など、メモリデバイス１００の別の回路と共に用いてもよい。一実施形態として、メモリデバイス１００全体に対して、１組のクロックト待機モード制御部９１４を用いてもよい。別の実施形態として、メモリデバイス１００内の様々な回路に対して、複数組のクロックト待機モード制御部９１４を用いてもよい。例えば、メモリデバイスが複数の電圧発生回路１１２を有している場合に、各電圧発生回路１１２に対して別々のクロックト待機モード制御部９１４を用いてもよい。別の実施形態として、各クロックト待機モード制御部９１４に対して別々の制御信号（ＣＳＭ＿ＥＮ、Ｂａｓｅ＿ＣＬＫ、Ｔｅｍｐ＿ＤＩＳ）を用いてもよい。これによって、メモリデバイスによる各出力電圧Ｖ１、Ｖ２、・・・ＶＸの使用、および各出力電圧Ｖ１、Ｖ２、・・・ＶＸに対する様々な温度幅に従って、特別に調整されたＣＳＭ＿ＣＬＫ信号を各電圧発生回路１１２に対して用いることができる。
【００５８】
以上の説明は、本発明の実施形態に向けられたものであるが、本発明の基本的な範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって規定される。
【図面の簡単な説明】
【００５９】
【図１】クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図である。
【図２】１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部を示すブロック図である。
【図３】典型的な電圧発生回路を示す回路図である。
【図４】電圧発生回路の出力電圧ＶＯＵＴのクロックト待機モードの効果を示すタイミング図である。
【図５】本発明の一実施形態に従って、２つのクロック信号を用いてクロックト待機モードクロック信号を生成するように構成されたクロックト待機モード制御部１１４を示すブロック図である。
【図６】本発明の一実施形態に従って、最大周期を有するクロック信号によって生成されたクロックト待機モード制御信号を示すタイミング図である。
【図７】本発明の一実施形態に従って、別のクロック信号の最大周期よりも小さい周期を有するクロック信号によって生成された、クロックト待機モードクロック信号を示すタイミング図である。
【図８】温度に対する出力電圧の電圧降下を示す図である。
【図９】本発明の一実施形態に従って、クロックト待機モードを無効にするための温度信号を用いてクロックト待機モード制御信号を生成するクロックト待機モード制御部を示す図である。
【図１０】本発明の一実施形態に従って、温度信号を用いて電圧発生回路を選択的に有効および無効にするクロックト待機モード制御信号を示すタイミング図である。
【図１１】温度に応じて変化するとともに、クロックト待機モード制御部を不定の状態に至らせるベースクロック信号を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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