(57)【要約】【課題】ワード線ドライバの新レイアウトによりチップサイズの縮小を図る。【解決手段】本発明の例に関わる半導体メモリは、メモリセルアレイ１１と、メモリセルアレイ１１上に配置される複数のワード線ＷＬ１１，・・・ＷＬ１Ｃと、複数のワード線ＷＬ１１，・・・ＷＬ１Ｃの各々に１つずつ接続される複数の転送トランジスタ２１とを備え、複数の転送トランジスタ２１のうちの１つは、他の１つの転送トランジスタと向きが異なる。【選択図】図７
2007242700.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイ上に配置される複数のワード線と、前記複数のワード線の各々に１つずつ接続され、転送電圧を転送する複数の転送トランジスタとを具備し、前記複数の転送トランジスタのうちの１つは、他の１つの転送トランジスタと向きが異なることを特徴とする半導体メモリ。
【請求項２】
前記複数の転送トランジスタのうちの１つは、前記他の１つの転送トランジスタと向きが９０°異なることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記複数のワード線は、第１及び第２グループに分けられ、前記第１グループ内のワード線に接続される転送トランジスタと前記第２グループ内のワード線に接続される転送トランジスタとに共通に前記転送電圧を与える導電線をさらに具備することを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記複数のワード線は、第１及び第２グループに分けられ、前記複数の転送トランジスタは、ＭＩＳＦＥＴであり、前記第１グループ内のワード線に接続される転送トランジスタと前記第２グループ内のワード線に接続される転送トランジスタとは、拡散層を共有することを特徴とする請求項１に記載の半導体メモリ。
【請求項５】
前記複数のワード線は、第１及び第２グループに分けられ、前記第１グループ内のワード線に接続される転送トランジスタは、前記メモリセルアレイの一端側に配置され、前記第２グループ内のワード線に接続される転送トランジスタは、前記メモリセルアレイの他端側に配置されることを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記複数のワード線は、前記第１方向に配置される複数のグループに分けられ、前記複数の転送トランジスタは、ＭＩＳＦＥＴであり、各グループの前記第１方向のサイズがＬｎ、前記複数の転送トランジスタのチャネル幅方向のサイズがＬｘ、チャネル長方向のサイズがＬｙである場合に、ｓＬｎ ≧ ｔＬｙ＋ｕＬｘ (ｓ，ｔ及びｕは自然数)を満たし、かつ、前記複数の転送トランジスタ及びこれらと前記複数のワード線とを結線する導電線のパターンは、ｓＬｎごとに、同一パターンを繰り返すことを特徴とする請求項１に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリのワード線ドライバ内の転送トランジスタのレイアウトに関し、特に、ＮＡＮＤ型フラッシュメモリに使用される。
【背景技術】
【０００２】
半導体メモリのメモリ容量の増大にとってメモリセルの微細化は必要不可欠である。例えば、ＮＡＮＤ型フラッシュメモリでは、近年、軽薄短小型の電子機器の主記憶メモリとして使用されるようになり、電子機器の多機能化に伴って、メモリ容量の増大のためにメモリセルの微細化が進行している。
【０００３】
しかし、メモリセルのサイズが縮小(shrink)される一方、ワード線を駆動するワード線ドライバのサイズは、ワード線に転送する電圧の大きさに制限され、メモリセルほど小さくすることはできない。
【０００４】
従って、ワード線ドライバをメモリセルアレイに対してどのようにレイアウトするかが、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小するために重要となる（例えば、特許文献１，２参照）。
【特許文献１】特開２００２−１４１４７７号公報
【特許文献２】特開２００５−３９０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の例では、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小するために有効なワード線ドライバのレイアウトを提案する。
【課題を解決するための手段】
【０００６】
本発明の例に関わる半導体メモリは、メモリセルアレイと、メモリセルアレイ上に配置される複数のワード線と、複数のワード線の各々に１つずつ接続され、転送電圧を転送する複数の転送トランジスタとを備え、複数の転送トランジスタのうちの１つは、他の１つの転送トランジスタと向きが異なる。
【発明の効果】
【０００７】
本発明の例によれば、新規なワード線ドライバのレイアウトにより、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【０００９】
１．  概要  
本発明の例では、複数のワード線の各々に１つずつ接続され、転送電圧を転送する複数の転送トランジスタについて、そのうちの１つの向きと他の１つの向きとが互いに異なるレイアウトを採用する。
【００１０】
即ち、転送電圧の転送経路が第１方向である転送トランジスタと転送電圧の転送経路が第１方向に交差する第２方向である転送トランジスタとを混在させる。
【００１１】
このようなレイアウトによれば、複数の転送トランジスタの向きが全て同じである場合に比べて、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小できる。
【００１２】
本発明の例をＮＡＮＤ型フラッシュメモリに適用した場合には、例えば、向きが９０°異なる２種類の転送トランジスタを用いることで、複数の転送トランジスタ及びこれらと複数のワード線とを結線する導電線のパターンを短い周期で繰り返すことが可能になる。
【００１３】
２．  実施の形態  
ＮＡＮＤ型フラッシュメモリを例に実施の形態を説明する。
【００１４】
(1)   全体図  
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。
【００１５】
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【００１６】
データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
【００１７】
ロウデコーダ１５及びカラムデコーダ１６は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。ワード線ドライバ１７は、選択されたブロック内の選択されたワード線を駆動する。
【００１８】
基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。
【００１９】
例えば、基板電圧制御回路１８は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。
【００２０】
電圧発生回路１９は、転送電圧を発生する。転送電圧は、ワード線ドライバ１７を介して選択されたブロック内のワード線に供給される。
【００２１】
例えば、読み出し時には、電圧発生回路１９は、読み出し電圧と中間電圧を発生する。読み出し電圧は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電圧は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
【００２２】
また、書き込み時には、電圧発生回路１９は、書き込み電圧と中間電圧を発生する。書き込み電圧は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電圧は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
【００２３】
制御回路２０は、例えば、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。
【００２４】
(2)   メモリセルアレイとワード線ドライバ  
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
【００２５】
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
【００２６】
各々のブロックは、ロウ方向に配置される複数のセルユニットを有する。複数のセルユニットの各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
【００２７】
セルユニットは、例えば、図３に示すようなレイアウトを有する。セルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。
【００２８】
セルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。
【００２９】
メモリセルアレイ１１上には、複数のワード線ＷＬ１１，・・・ＷＬ１ｎ，・・・と複数の選択ゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。
【００３０】
例えば、ブロックＢＫ１内には、ｎ本のワード線ＷＬ１１，・・・ＷＬ１ｎと２本の選択ゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１１，・・・ＷＬ１ｎ及び選択ゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１を介して導電線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１に接続される。
【００３１】
転送トランジスタユニット２１は、電源電圧Ｖｃｃよりも高い転送電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。
【００３２】
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１をオフにする。
【００３３】
ここで、ＮＡＮＤ型フラッシュメモリの場合、メモリ容量の増大を図るには、１つのＮＡＮＤストリングを構成するメモリセルの数を増やすのが最も簡単で都合がよい。しかし、ＮＡＮＤストリングを構成するメモリセルの数の増やすことは、１つのブロック内のワード線の数を増やすことを意味する。
【００３４】
一方、１本のワード線には１つの転送トランジスタが接続される。転送トランジスタのサイズは、既に述べたように、ワード線に転送する転送電圧の大きさに制限され、メモリセルのサイズよりも必然的に大きくなる。
【００３５】
従って、１つのブロック内の複数のワード線に対応させて単純に転送トランジスタを並べて配置することは不可能であり、転送トランジスタのレイアウトをどのようにするかが、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小するために重要となる。
【００３６】
(3)   参考例  
まず、参考例について説明する。
【００３７】
図５及び図６は、参考例としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【００３８】
ＮＡＮＤストリング２３は、直列接続された複数のメモリセルから構成される。図５の例では、ＮＡＮＤストリングは、８個のメモリセルから構成され、１つのブロック内には、８本のワード線が存在する。また、図６の例では、ＮＡＮＤストリングは、１２個のメモリセルから構成され、１つのブロック内には、１２本のワード線が存在する。
【００３９】
メモリセルアレイ１１の一端側には、ブロックＢＫ１，ＢＫ２，・・・に対応して転送トランジスタユニット２１が配置される。転送トランジスタユニット２１は、ＭＩＳＦＥＴから構成され、その向きは、全て同じである。即ち、転送トランジスタは、転送電圧の転送経路(チャネル長方向)がカラム方向となるレイアウトで配置される。
【００４０】
図５の例では、転送トランジスタユニット２１は、２行×４列に配置された８個の転送トランジスタから構成される。図６の例では、転送トランジスタユニット２１は、３行×４列に配置された１２個の転送トランジスタから構成される。
【００４１】
このレイアウトの特徴は、例えば、ブロックＢＫ１内のワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４に接続される転送トランジスタと、ブロックＢＫ２内のワード線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４に接続される転送トランジスタとが、拡散層を共有している点にある。
【００４２】
これにより、転送トランジスタ１つ当たりのカラム方向のサイズを小さくし、ワード線ドライバのチップ内における占有面積を小さくする。
【００４３】
ここで、重要な点は、チップサイズの縮小を図るためには、単に、転送トランジスタ１つ当たりのカラム方向のサイズを小さくするだけでなく、さらに、転送トランジスタとワード線とを結線する導電線のパターンを短い周期で繰り返す、ということにある。
【００４４】
そのためには、１つのブロックのカラム方向のサイズをＬｎとし、転送トランジスタのチャネル幅方向のサイズをＬｘとし、チャネル長方向のサイズをＬｙとした場合、(ｔ＋１)Ｌｙ ＞ ｓＬｎ ≧ ｔＬｙ  を満たすことを前提に、ｓＬｎがｔＬｙにできるだけ近く、かつ、できるだけ小さな自然数ｓ，ｔを求めることになる。
【００４５】
即ち、ｓＬｎがｔＬｙに近ければ近いほど、無駄なスペースがなくなり、また、自然数ｓ，ｔが小さければ小さいほど、短い周期で、転送トランジスタとワード線とを結線する導電線のパターンを繰り返すことができ、両者の結線をシンプルにすることができる。
【００４６】
しかし、１つのブロックのカラム方向のサイズＬｎと転送トランジスタのサイズ Ｌｘ×Ｌｙ とは、それぞれ独立に決定されることが多く、また、他の要因、例えば、素子分離絶縁層の幅、電圧発生回路から転送トランジスタに転送電圧を導く導電線のレイアウトなどを考慮しなければならないため、理想的な自然数ｓ，ｔを求めることは困難である。
【００４７】
一般的には、自然数ｓ，ｔの値は、ＮＡＮＤストリング長と転送トランジスタとのサイズの関係により大きくなってしまう場合が多く、転送トランジスタとワード線とを結線する導電線のパターンは、周期が長く、かつ、複雑になる。
【００４８】
(4)   第１実施の形態  
図７は、第１実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【００４９】
ＮＡＮＤストリング２３は、直列接続された１２個のメモリセルから構成され、１つのブロック内には、１２本のワード線が存在する。
【００５０】
メモリセルアレイ１１の一端側には、ブロックＢＫ１，ＢＫ２，・・・に対応して転送トランジスタユニット２１が配置される。転送トランジスタユニット２１は、向きが９０°異なる２種類の転送トランジスタから構成される。
【００５１】
即ち、一つは、転送電圧の転送経路(チャネル長方向)がカラム方向となる転送トランジスタ（縦向き転送トランジスタ）であり、他の一つは、転送電圧の転送経路がロウ方向となる転送トランジスタ（横向き転送トランジスタ）である。
【００５２】
転送トランジスタユニット２１は、ロウ方向に配置された８個の縦向き転送トランジスタと、ロウ方向に配置された４個の横向き転送トランジスタとから構成される。
【００５３】
このレイアウトでは、例えば、ブロックＢＫ１内のワード線ＷＬ１１，・・・ＷＬ１８に接続される縦向き転送トランジスタと、ブロックＢＫ２内のワード線ＷＬ２１，・・・ＷＬ２８に接続される縦向き転送トランジスタとが、拡散層を共有している。
【００５４】
これにより、参考例と同様に、転送トランジスタ１つ当たりのカラム方向のサイズを小さくし、ワード線ドライバのチップ内における占有面積を小さくする。
【００５５】
ここで、第１実施の形態では、１つのブロックのカラム方向のサイズをＬｎとし、横向き転送トランジスタのチャネル幅方向のサイズをＬｘとし、縦向き転送トランジスタのチャネル長方向のサイズをＬｙとした場合、ｓＬｎ ≧ ｔＬｙ＋ｕＬｘ(ｓ，ｔ及びｕは自然数) を満たすことを前提に、ｓＬｎがｔＬｙ＋ｕＬｘにできるだけ近く、かつ、できるだけ小さな自然数ｓ，ｔ，ｕを求めることになる。
【００５６】
この場合、参考例と比べると、パラメータが１つ増加し、その合計数が３つとなるため、理想的な自然数ｓ，ｔ，ｕを求め易くなる。
【００５７】
例えば、同図に示すように、２Ｌｎ ≧ ２Ｌｙ＋２Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンを、２Ｌｎごとに、同一パターンで繰り返すことが可能となる。
【００５８】
従って、転送トランジスタユニット２１と複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【００５９】
また、サイズ２Ｌｎ についても、２Ｌｙ＋２Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【００６０】
さらに、第１実施の形態によれば、図８に示すように、ブロックＢＫ１内のワード線ＷＬ１１，・・・ＷＬ１Ｃに接続される転送トランジスタと、ブロックＢＫ２内のワード線ＷＬ２１，・・・ＷＬ２Ｃに接続される転送トランジスタとに、共通に導電線ＣＧ１，・・・ＣＧＣに接続し、導電線ＣＧ１，・・・ＣＧＣのパターンを単純化できる。
【００６１】
これは、小さな単位、即ち、ブロック２個分(２Ｌｎ)ごとに、ワード線ドライバ(転送トランジスタユニット)のパターンを繰り返すことによる効果である。
【００６２】
ここで、導電線ＣＧ１，・・・ＣＧＣは、電圧発生回路１９で発生した転送電圧(書き込み電圧、読み出し電圧、中間電圧など)を転送トランジスタユニット２１に導くためのものである。
【００６３】
尚、転送トランジスタユニット２１内の全ての転送トランジスタの特性を同一にする必要があるため、例えば、図９乃至図１１に示すように、全ての転送トランジスタのチャネル長ＣＬａ，ＣＬｂ及びチャネル幅ＣＷａ，ＣＷｂについては同じにする。
【００６４】
また、素子分離絶縁層の幅ｄｘ、ｄｙについても、転送トランジスタの特性の差が生じないように、全て同じに設定する。
【００６５】
第１実施の形態では、隣接する２つの縦向き転送トランジスタが拡散層を共有しているが、共有しないタイプでも同様の効果を得ることができる。
【００６６】
(5)   第２実施の形態  
第２実施の形態は、第１実施の形態の変形例である。
【００６７】
図１２は、第２実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【００６８】
ＮＡＮＤストリング２３は、直列接続された２０個のメモリセルから構成され、１つのブロック内には、２０本のワード線が存在する。
【００６９】
メモリセルアレイ１１の一端側には、ブロックＢＫｉに対応して転送トランジスタユニット２１が配置される。
【００７０】
転送トランジスタユニット２１は、第１実施の形態と同様に、向きが９０°異なる２種類の転送トランジスタ、即ち、転送電圧の転送経路(チャネル長方向)がカラム方向となる縦向き転送トランジスタと転送電圧の転送経路がロウ方向となる横向き転送トランジスタとから構成される。
【００７１】
具体的には、転送トランジスタユニット２１は、ロウ方向に配置された８個×２行の縦向き転送トランジスタと、ロウ方向に配置された４個の横向き転送トランジスタとから構成される。
【００７２】
第２実施の形態では、例えば、Ｌｎ ≧ ２Ｌｙ＋１Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬｉ１，・・・ＷＬｉＫとを結線する導電線のパターンを、Ｌｎごとに、同一パターンで繰り返す。
【００７３】
但し、Ｌｎは、１つのブロックのカラム方向のサイズ、Ｌｘは、横向き転送トランジスタのチャネル幅方向のサイズ、Ｌｙは、縦向き転送トランジスタのチャネル長方向のサイズである。
【００７４】
従って、転送トランジスタユニット２１と複数のワード線ＷＬｉ１，・・・ＷＬｉＫとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【００７５】
また、サイズＬｎ についても、２Ｌｙ＋１Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【００７６】
さらに、第１実施の形態と同様に、異なる２つのブロックに接続される転送トランジスタについて、共通に、転送電圧を転送トランジスタに供給する導電線(図８のＣＧ１，・・・ＣＧＣに相当)を接続することができる。
【００７７】
(6)   第３実施の形態  
第３実施の形態も、第１実施の形態の変形例である。
【００７８】
図１３は、第３実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【００７９】
ＮＡＮＤストリング２３は、直列接続された１２個のメモリセルから構成され、１つのブロック内には、１２本のワード線が存在する。
【００８０】
メモリセルアレイ１１の一端側には、ブロックＢＫｉ，ＢＫ(ｉ＋１)に対応して転送トランジスタユニット２１が配置される。
【００８１】
転送トランジスタユニット２１は、第１実施の形態と同様に、向きが９０°異なる２種類の転送トランジスタ、即ち、転送電圧の転送経路(チャネル長方向)がカラム方向となる縦向き転送トランジスタと転送電圧の転送経路がロウ方向となる横向き転送トランジスタとから構成される。
【００８２】
具体的には、転送トランジスタユニット２１は、ロウ方向に配置された９個の縦向き転送トランジスタと、ロウ方向に配置された３個の横向き転送トランジスタとから構成される。
【００８３】
３個の横向き転送トランジスタについては、それぞれ、第１及び第２実施の形態と異なり、他の横向き転送トランジスタと拡散層を共有するタイプとなっている。
【００８４】
第３実施の形態では、例えば、２Ｌｎ ≧ ２Ｌｙ＋２Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬｉ１，・・・ＷＬｉＣ、ＷＬ(ｉ＋１)１，・・・ＷＬ(ｉ＋１)Ｃとを結線する導電線のパターンを、２Ｌｎごとに、同一パターンで繰り返す。
【００８５】
但し、Ｌｎは、１つのブロックのカラム方向のサイズ、Ｌｘは、横向き転送トランジスタのチャネル幅方向のサイズ、Ｌｙは、縦向き転送トランジスタのチャネル長方向のサイズである。
【００８６】
従って、転送トランジスタユニット２１と複数のワード線ＷＬｉ１，・・・ＷＬｉＣ、ＷＬ(ｉ＋１)１，・・・ＷＬ(ｉ＋１)Ｃとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【００８７】
また、サイズ２Ｌｎ についても、２Ｌｙ＋２Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【００８８】
さらに、第１実施の形態と同様に、異なる２つのブロックに接続される転送トランジスタについて、共通に、転送電圧を転送トランジスタに供給する導電線(図８のＣＧ１，・・・ＣＧＣに相当)を接続することができる。
【００８９】
(7)   第４実施の形態  
第４実施の形態は、メモリセルアレイの両端にワード線ドライバを配置するレイアウトに関する。
【００９０】
図１４は、メモリセルアレイとワード線ドライバとの位置関係を示している。
【００９１】
この位置関係によれば、ワード線ドライバ１７（ＤＲＶ１，ＤＲＶ２，・・・）をメモリセルアレイ１１の両端に配置する結果、図２の例に比べ、転送トランジスタユニット２１のレイアウトに余裕ができる。
【００９２】
図１５は、第４実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【００９３】
ＮＡＮＤストリング２３は、直列接続された１２個のメモリセルから構成され、１つのブロック内には、１２本のワード線が存在する。
【００９４】
メモリセルアレイ１１の一端側には、ブロックＢＫ１，ＢＫ２に対応して転送トランジスタユニット２１が配置される。また、メモリセルアレイ１１の他端側には、ブロックＢＫ３，ＢＫ４に対応して転送トランジスタユニット２１が配置される。
【００９５】
転送トランジスタユニット２１は、それぞれ、向きが９０°異なる２種類の転送トランジスタから構成される。
【００９６】
即ち、一つは、転送電圧の転送経路(チャネル長方向)がカラム方向となる転送トランジスタ（縦向き転送トランジスタ）であり、他の一つは、転送電圧の転送経路がロウ方向となる転送トランジスタ（横向き転送トランジスタ）である。
【００９７】
転送トランジスタユニット２１は、ロウ方向に配置された８個の縦向き転送トランジスタと、ロウ方向に配置された４個の横向き転送トランジスタとから構成される。
【００９８】
このレイアウトでは、例えば、ブロックＢＫ１内のワード線ＷＬ１１，・・・ＷＬ１８に接続される縦向き転送トランジスタと、ブロックＢＫ２内のワード線ＷＬ２１，・・・ＷＬ２８に接続される縦向き転送トランジスタとが、拡散層を共有するため、転送トランジスタ１つ当たりのカラム方向のサイズを小さくし、ワード線ドライバのチップ内における占有面積を小さくできる。
【００９９】
ここで、第４実施の形態では、第１実施の形態と同様に、１つのブロックのカラム方向のサイズをＬｎとし、横向き転送トランジスタのチャネル幅方向のサイズをＬｘとし、縦向き転送トランジスタのチャネル長方向のサイズをＬｙとした場合、ｓＬｎ ≧ ｔＬｙ＋ｕＬｘ(ｓ，ｔ及びｕは自然数) を満たすことを前提に、ｓＬｎがｔＬｙ＋ｕＬｘにできるだけ近く、かつ、できるだけ小さな自然数ｓ，ｔ，ｕを求めることになる。
【０１００】
例えば、同図に示すように、４Ｌｎ ≧ ２Ｌｙ＋２Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンを、４Ｌｎごとに、同一パターンで繰り返すことが可能となる。
【０１０１】
従って、転送トランジスタユニット２１と複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【０１０２】
また、サイズ４Ｌｎ についても、２Ｌｙ＋２Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【０１０３】
さらに、第４実施の形態によれば、図１６に示すように、ブロックＢＫ１内のワード線ＷＬ１１，・・・ＷＬ１Ｃに接続される転送トランジスタと、ブロックＢＫ２内のワード線ＷＬ２１，・・・ＷＬ２Ｃに接続される転送トランジスタとに、共通に導電線ＣＧ１，・・・ＣＧＣに接続し、導電線ＣＧ１，・・・ＣＧＣのパターンを単純化できる。
【０１０４】
これは、小さな単位、即ち、ブロック４個分(４Ｌｎ)ごとに、ワード線ドライバ(転送トランジスタユニット)のパターンを繰り返すことによる効果である。
【０１０５】
尚、転送トランジスタユニット２１内の全ての転送トランジスタの特性を同一にする必要があるため、図９乃至図１１に示すように、全ての転送トランジスタのチャネル長ＣＬａ，ＣＬｂ及びチャネル幅ＣＷａ，ＣＷｂについては同じにする。
【０１０６】
また、素子分離絶縁層の幅ｄｘ、ｄｙについても、転送トランジスタの特性の差が生じないように、全て同じに設定する。
【０１０７】
第４実施の形態では、隣接する２つの縦向き転送トランジスタが拡散層を共有しているが、共有しないタイプでも同様の効果を得ることができる。
【０１０８】
(8)   第５実施の形態  
第５実施の形態は、第４実施の形態の変形例である。
【０１０９】
図１７は、第５実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【０１１０】
ＮＡＮＤストリング２３は、直列接続された２０個のメモリセルから構成され、１つのブロック内には、２０本のワード線が存在する。
【０１１１】
メモリセルアレイ１１の一端側には、ブロックＢＫｉに対応して転送トランジスタユニット２１が配置される。メモリセルアレイ１１の他端側には、ブロックＢＫ(ｉ＋１)に対応して転送トランジスタユニット２１が配置される。
【０１１２】
転送トランジスタユニット２１は、第４実施の形態と同様に、向きが９０°異なる２種類の転送トランジスタ、即ち、転送電圧の転送経路(チャネル長方向)がカラム方向となる縦向き転送トランジスタと転送電圧の転送経路がロウ方向となる横向き転送トランジスタとから構成される。
【０１１３】
具体的には、転送トランジスタユニット２１は、ロウ方向に配置された８個×２行の縦向き転送トランジスタと、ロウ方向に配置された４個の横向き転送トランジスタとから構成される。
【０１１４】
第５実施の形態では、例えば、２Ｌｎ ≧ ２Ｌｙ＋１Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬ１１，・・・ＷＬ１Ｋ、ＷＬ２１，・・・ＷＬ２Ｋとを結線する導電線のパターンを、２Ｌｎごとに、同一パターンで繰り返す。
【０１１５】
但し、Ｌｎは、１つのブロックのカラム方向のサイズ、Ｌｘは、横向き転送トランジスタのチャネル幅方向のサイズ、Ｌｙは、縦向き転送トランジスタのチャネル長方向のサイズである。
【０１１６】
従って、転送トランジスタユニット２１と複数のワード線ＷＬ１１，・・・ＷＬ１Ｋ、ＷＬ２１，・・・ＷＬ２Ｋとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【０１１７】
また、サイズ２Ｌｎ についても、２Ｌｙ＋１Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【０１１８】
さらに、第４実施の形態と同様に、異なる２つのブロックに接続される転送トランジスタについて、共通に、転送電圧を転送トランジスタに供給する導電線(図１６のＣＧ１，・・・ＣＧＣに相当)を接続することができる。
【０１１９】
(9)   第６実施の形態  
第６実施の形態も、第４実施の形態の変形例である。
【０１２０】
図１８は、第６実施の形態としてのワード線ドライバ内の転送トランジスタのレイアウトを示している。
【０１２１】
ＮＡＮＤストリング２３は、直列接続された１２個のメモリセルから構成され、１つのブロック内には、１２本のワード線が存在する。
【０１２２】
メモリセルアレイ１１の一端側には、ブロックＢＫｉ，ＢＫ(ｉ＋１)に対応して転送トランジスタユニット２１が配置される。メモリセルアレイ１１の他端側には、ブロックＢＫ(ｉ＋２)，ＢＫ(ｉ＋３)に対応して転送トランジスタユニット２１が配置される。
【０１２３】
転送トランジスタユニット２１は、第４実施の形態と同様に、向きが９０°異なる２種類の転送トランジスタ、即ち、転送電圧の転送経路(チャネル長方向)がカラム方向となる縦向き転送トランジスタと転送電圧の転送経路がロウ方向となる横向き転送トランジスタとから構成される。
【０１２４】
具体的には、転送トランジスタユニット２１は、ロウ方向に配置された９個の縦向き転送トランジスタと、ロウ方向に配置された３個の横向き転送トランジスタとから構成される。
【０１２５】
３個の横向き転送トランジスタについては、それぞれ、第４及び第５実施の形態と異なり、他の横向き転送トランジスタと拡散層を共有するタイプとなっている。
【０１２６】
第６実施の形態では、例えば、４Ｌｎ ≧ ２Ｌｙ＋２Ｌｘ とし、転送トランジスタユニット２１及びこれらと複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンを、４Ｌｎごとに、同一パターンで繰り返す。
【０１２７】
但し、Ｌｎは、１つのブロックのカラム方向のサイズ、Ｌｘは、横向き転送トランジスタのチャネル幅方向のサイズ、Ｌｙは、縦向き転送トランジスタのチャネル長方向のサイズである。
【０１２８】
従って、転送トランジスタユニット２１と複数のワード線ＷＬ１１，・・・ＷＬ１Ｃ、ＷＬ２１，・・・ＷＬ２Ｃとを結線する導電線のパターンをシンプルにし、チップサイズの縮小を図ることができる。
【０１２９】
また、サイズ４Ｌｎ についても、２Ｌｙ＋２Ｌｘにほぼ等しくすることが容易となり、無駄なスペースをなくし、ワード線ドライバのチップ内の占有面積を小さくできる。
【０１３０】
さらに、第４実施の形態と同様に、異なる２つのブロックに接続される転送トランジスタについて、共通に、転送電圧を転送トランジスタに供給する導電線(図１６のＣＧ１，・・・ＣＧＣに相当)を接続することができる。
【０１３１】
(6)   その他
上述の実施の形態は、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、ＤＲＡＭ(dynamic random access memory)、ＳＲＡＭ(static random access memory)などの揮発性メモリ、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ(ferroelectric random access memory)、ＭＲＡＭ(magnetic random access memory)などの不揮発性メモリを含む半導体メモリ全般に適用できる。
【０１３２】
ＮＡＮＤ型フラッシュメモリでは、ブロックに対応させて転送トランジスタユニットを配置するが、ブロック自体は、複数のワード線を含むグループであるため、本発明の例を半導体メモリ一般に適用する場合には、複数のワード線を含むグループに対応させて転送トランジスタユニットを配置すればよい。
【０１３３】
３．  まとめ  
本発明の例によれば、新規なワード線ドライバのレイアウトにより、ワード線とワード線ドライバとの結線をシンプルにし、チップサイズを縮小できる。
【０１３４】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３５】
【図１】ＮＡＮＤ型フラッシュメモリを示すブロック図。
【図２】メモリセルアレイとワード線ドライバの位置関係を示す図。
【図３】セルユニットのレイアウトを示す図。
【図４】セルユニットのカラム方向の断面を示す図。
【図５】参考例としてのレイアウトを示す図。
【図６】参考例としてのレイアウトを示す図。
【図７】第１実施の形態としてのレイアウトを示す図。
【図８】転送電圧を導く導電線のレイアウトを示す図。
【図９】チャネル長、チャネル幅及び素子分離絶縁層の幅を示す図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】図９のＸＩ−ＸＩ線に沿う断面図。
【図１２】第２実施の形態としてのレイアウトを示す図。
【図１３】第３実施の形態としてのレイアウトを示す図。
【図１４】メモリセルアレイとワード線ドライバの位置関係を示す図。
【図１５】第４実施の形態としてのレイアウトを示す図。
【図１６】転送電圧を導く導電線のレイアウトを示す図。
【図１７】第５実施の形態としてのレイアウトを示す図。
【図１８】第６実施の形態としてのレイアウトを示す図。
【符号の説明】
【０１３６】
１１：  メモリセルアレイ、  １２：  データラッチ回路、  １３：  Ｉ／Ｏバッファ、  １４：  アドレスバッファ、  １５：  ロウデコーダ、  １６：  カラムデコーダ、  １７：  ワード線ドライバ、  １８：  基板電圧制御回路、  １９：  電圧発生回路、  ２０：  制御回路、  ２１：  転送トランジスタユニット、  ２２：  ブースタ、  ２３：  ＮＡＮＤストリング、  ＭＣ：  メモリセル、  ＳＴ：  セレクトゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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