(57)【要約】【課題】  低電圧でデータ書き込みができるリード・オンリー・メモリを有する半導体装置およびその製造方法を提供する。【解決手段】  底部４０ａに第１絶縁膜４１と第１絶縁膜４１を貫通する導電材４２とを有する第１ビア４０を介して、ビット線３０とワード線３１との直交部３２ａが電気的に接続された第１メモリセル３３と、底部４４ａに第１絶縁膜４１と第１絶縁膜４１上に積層された第２絶縁膜４３を有する第２ビア４４を介して、ビット線３０とワード線３１との直交部３２ｂが電気的に分離して接続された第２メモリセル３４とを具備する。読み出し電圧より低い絶縁破壊耐圧を有する第１絶縁膜４１をブレークダウンして、データ“１”を書き込み、その後熱処理により読み出し電圧より高い絶縁破壊耐圧を有する第２絶縁膜４３を自己生成してデータ“０”を固定する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
底部に第１絶縁膜と前記第１絶縁膜を貫通する導電材とを有する第１ビアを介して、ビット線とワード線との直交部が電気的に接続された第１メモリセルと、底部に前記第１絶縁膜と前記第１絶縁膜上に積層された第２絶縁膜とを有する第２ビアを介して、前記ビット線と前記ワード線との直交部が電気的に分離して接続された第２メモリセルとを備えたメモリセルアレイと、
前記メモリセルアレイ内のいずれかのメモリセルを選択するための行デコーダおよび列デコーダと、
前記選択されたメモリセルの記憶情報を読み出すための周辺回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜の絶縁破壊耐圧が、前記第２絶縁膜の絶縁破壊耐圧より低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビット線が銅配線であり、前記ワード線がマンガンを含む銅配線であり、前記第１絶縁膜がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の主面に形成された前記行デコーダと前記列デコーダと前記周辺回路とを含む論理回路部の上に、層間絶縁膜を介して前記メモリセルアレイが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板に、底部に第１絶縁膜を有するビアを介して、銅配線を有するビット線とマンガンを含む銅配線を有するワード線との直交部が接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内のいずれかのメモリセルを選択するための行デコーダおよび列デコーダと、前記選択されたメモリセルの記憶情報を読み出すための周辺回路とを形成する工程と、
前記周辺回路を駆動して前記行デコーダおよび前記列デコーダにより前記メモリセルアレイ内のいずれかのメモリセルを選択し、前記選択されたメモリセルに電圧を印加して前記第１絶縁膜を絶縁破壊し、前記第１絶縁膜に前記ビット線の銅の一部を貫通させる工程と、
前記半導体基板に熱処理を施して、前記ワード線の銅に含まれるマンガンを前記第１絶縁膜の表面に拡散させ、前記第１絶縁膜上に前記マンガンと前記第１絶縁膜の構成元素との化合物を主成分とする第２絶縁膜を積層する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リード・オンリー・メモリを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
リード・オンリー・メモリ（Read Only Memory：以下ＲＯＭともいう）として最も知られているものにマスクＲＯＭがある。マスクＲＯＭは、ＩＣ製造工程の途中で記憶する内容に合せた専用のデータ書き込み用マスクを用いて情報を記憶させるメモリである。
【０００３】
然しながら、マスクＲＯＭは、記憶情報を変更する場合は、新たにデータ書き込み用のマスクを作り直さなければならず、多大な手間と時間を要するという問題がある。
【０００４】
これに対して、ＩＣ製造工程終了後に、電気的にデータの書き込みを行うことのできるものにプログラマブル・リード・オンリー・メモリ（Programmable Read Only Memory：以下ＰＲＯＭともいう）がある。
【０００５】
ＰＲＯＭには、電流によってフューズ素子（ポリシリコン）を溶断して情報を記憶するフューズＲＯＭと、電圧によってアンチフューズ素子（絶縁体）をブレークダウンさせて導電体とすることで情報を記憶するアンチフューズＲＯＭがある（例えば、特許文献１参照。）。
【０００６】
特許文献１に開示された半導体装置は、どちらか一方もしくは両方が金属からなる第１及び第２の導電性領域と、第１及び第２の導電性領域の間に設けられた高抵抗半導体領域とを有するアンチフューズ素子を具備している。
【０００７】
第１の導電性領域および第２の導電性領域を通して高抵抗半導体領域に電流を流すことにより、もしくは外部から熱を加えることにより、またはその両方により、第１及び第２の導電性領域の内金属からなる導電性領域と高抵抗半導体領域間で反応を生ぜしめ、低抵抗の金属半導体化合物を形成している。
【０００８】
然しながら、特許文献１に開示された半導体装置は、高抵抗半導体領域がブレークダウンを起こす電圧を印加して高抵抗半導体領域に電流を流し、ジュール熱によりシリサイド化させている。  
そのため、データの書き込みに高電圧・大電流と時間を要し、消費電力が大きいという問題がある。
【０００９】
また、通常用いられているアンチフューズ素子、例えばシリコン窒化膜、シリコン酸化膜は、半導体装置の電源電圧より高い１０Ｖ程度の高電圧でブレークダウンを起こすように設定されており、書き込み専用の高電圧回路が必要になる問題がある。
【特許文献１】特開２００５−４５２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
低電圧でデータ書き込みができるリード・オンリー・メモリを有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体記憶装置は、底部に第１絶縁膜と前記第１絶縁膜を貫通する導電材とを有する第１ビアを介して、ビット線とワード線との直交部が電気的に接続された第１メモリセルと、底部に前記第１絶縁膜と前記第１絶縁膜上に積層された第２絶縁膜とを有する第２ビアを介して、前記ビット線と前記ワード線との直交部が電気的に分離して接続された第２メモリセルとを備えたメモリセルアレイと、前記メモリセルアレイ内のいずれかのメモリセルを選択するための行デコーダおよび列デコーダと、前記選択されたメモリセルの記憶情報を読み出すための周辺回路とを具備することを特徴としている。
【００１２】
また、本発明の一態様の半導体記憶装置の製造方法は、半導体基板に、底部に第１絶縁膜を有するビアを介して、銅配線を有するビット線とマンガンを含む銅配線を有するワード線との直交部が接続されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内のいずれかのメモリセルを選択するための行デコーダおよび列デコーダと、前記選択されたメモリセルの記憶情報を読み出すための周辺回路とを形成する工程と、前記周辺回路を駆動して前記行デコーダおよび前記列デコーダにより前記メモリセルアレイ内のいずれかのメモリセルを選択し、前記選択されたメモリセルに電圧を印加して前記第１絶縁膜を絶縁破壊し、前記第１絶縁膜に前記ビット線の銅の一部を貫通させる工程と、前記半導体基板に熱処理を施して、前記ワード線の銅に含まれるマンガンを前記第１絶縁膜の表面に拡散させ、前記第１絶縁膜上に前記マンガンと前記第１絶縁膜の構成元素との化合物を主成分とする第２絶縁膜を積層する工程とを具備することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、低電圧でデータ書き込みができるリード・オンリー・メモリを有する半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
本発明の実施例１に係るリード・オンリー・メモリを有する半導体装置について、図１乃至図３を用いて説明する。  
図１はリード・オンリー・メモリを有する半導体装置を示す図、図２はメモリセルアレイの要部を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し矢印方向から眺めた断面図、図２（ｃ）は図２（ａ）のB−B線に沿って切断し、矢印方向に眺めた断面図、図３はメモリセルを示す図で、図３（ａ）はデータ“１”が記憶されたメモリセルを示す断面図、図３（ｂ）はデータ“０”が記憶されたメモリセルを示す断面図である。
【００１６】
本明細書では、メモリセルの電気抵抗が十分低い状態をデータ“１”が記憶されているとし、メモリセルの電気抵抗が十分高い状態を、データ“０”が記憶されているとしている。
【００１７】
図１に示すように、本実施例の半導体装置１０は、例えばマイクロコンピュータで、入力端子１１を介して外部からデータを入力する入力回路１２と、入力されたデータに対して所定の演算処理を施すＣＰＵ１３と、出力端子１４を介してＣＰＵ１３の演算結果を外部に出力する出力回路１５と、演算処理に必要な情報等を予め記憶させたＲＯＭ１６と、演算結果等を一時的に記憶するＲＡＭ（Random Access Memory）１７とを具備し、電源端子１８を介して半導体装置１０に駆動電圧が供給されている。
【００１８】
また、入力回路１２、ＣＰＵ１３、出力回路１５、ＲＯＭ１６、ＲＡＭ１７はそれぞれ半導体基板の異なる領域に平面的に配置されている。
【００１９】
ＲＯＭ１６は、メモリセルアレイ２１と、メモリセルアレイ２１内のメモリセルを選択するための行デコーダ２２および列デコーダ２３と、メモリセルアレイ２１内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路２４とを具備している。
【００２０】
図２に示すように、ＲＯＭ１６のメモリセルアレイ２１は、ビット線３０とワード線３１が互いに直交して配置され、直交部３２にメモリセルが形成されている。  
ビット線３０は列デコーダ２３に、ワード線３１は行デコーダ２２にそれぞれ接続されている。
【００２１】
隣接するビット線３０の中心間距離は、例えば２００ｎｍ、ビット線３０の幅は、例えば１００ｎｍで、ラインアンドスペース（Ｌ／Ｓ）がそれぞれ１に設定されている。隣接するワード線３１の中心間距離および幅もビット線３０と等しく設定されている。
【００２２】
ビット線３０とワード線３１の直交部３２ａ、３２ｃ、３２ｅ、３２ｇには、例えばデータ“１”が記憶された第１メモリセル３３が形成されている。  
ビット線３０とワード線３１の直交部３２ｂ、３２ｄ、３２ｆには、例えばデータ“０”が記憶された第２メモリセル３４が形成されている。
【００２３】
図３（ａ）に示すように、メモリセルアレイ２１の第１メモリセル３３は、底部４０ａに第１絶縁膜４１と第１絶縁膜４１を貫通した導電材４２を有する第１ビア４０を介して、ビット線３０とワード線３１が電気的に接続されている。
【００２４】
図３（ｂ）に示すように、第２メモリセル３４は、底部４４ａに第１絶縁膜４１と第１絶縁膜４１上に積層された第２絶縁膜４３を有する第２ビア４４を介して、ビット線３０とワード線３１が電気的に分離して接続されている。
【００２５】
第１および第２ビア４０、４４の直径は、例えば７０ｎｍ程度であり、高さは、例えば５００ｎｍ程度である。
【００２６】
第１絶縁膜４１および第２絶縁膜４３は、第１ビア４０、第２ビア４４、ワード線３１の側面にもそれぞれ形成されている。
【００２７】
ビット線３０は銅（Ｃｕ）配線であり、ワード線３１は、例えばマンガン（Ｍｎ）を１ａｔｏｍ％含む銅（Ｃｕ）配線である。導電材４２は、銅（Ｃｕ）である。
【００２８】
第１絶縁膜４１は、例えばＣＶＤ（Chemical vapor Deposition）法による厚さ１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）であり、第２絶縁膜４３は、例えば厚さ５ｎｍ程度のマンガン（Ｍｎ）を含むシリコン酸化膜（ＳｉｘＭｎｙＯｚ）である。
【００２９】
第１絶縁膜４１は、絶縁破壊耐圧（絶縁破壊電界強度×膜厚）がデータの読み出し時にメモリセルに印加される電圧より低くなるように膜質（酸化膜中の不純物密度、酸化膜・シリコン基板界面の欠陥密度など）、および膜厚が設定されている。  
第２絶縁膜４３は、絶縁破壊耐圧がデータの読み出し時にメモリセルに印加される電圧より高くなるように膜質および膜厚が設定されている。
【００３０】
これにより、第１メモリセル３３は、ビット線３０とワード線３１とが第１絶縁膜４１を貫通する導電材４２により電気的に接続されているので、十分低い抵抗値を得ることが可能である。
【００３１】
第２メモリセル３４は、ビット線３０とワード線３１とが第２絶縁膜４３により電気的に分離して接続されているので、データの読み出し時に印加される電圧により絶縁破壊されることなく、十分高い抵抗値を得ることが可能である。
【００３２】
図４はＲＯＭ１６にデータを書き込む方法を示すフローチャートである。図４に示すように、始めに、ＲＯＭ１６に書き込むデータをセットする（ステップＳ０１）。
【００３３】
次に、周辺回路２４を駆動して行デコーダ２２および列デコーダ２３によりデータ“１”を書き込むメモリセルを選択する（ステップＳ０２）。  
次に、選択されたメモリセルに第１絶縁膜４１をブレークダウンさせるのに十分な電圧を印加する（ステップＳ０３）。
【００３４】
これにより、第１絶縁膜４１がブレークダウンし、ビット線３０とワード線３１が電気的に接続され、データ“１”が書き込まれる。
【００３５】
次に、データ“１”を書き込むメモリセルの全てが選択されたか否を判断し（ステップＳ０４）、未選択のデータ“１”を書き込むメモリセルがある場合に（ステップＳ０４のＮｏ）、ステップＳ０２に戻り、ステップＳ０３を実行する。
【００３６】
一方、データ“１”を書き込むメモリセルが全て選択された場合に（ステップＳ０４のＹｅｓ）、メモリセルアレイ２１に熱処理を施す（ステップＳ０５）。
【００３７】
これにより、第１絶縁膜４１上に第２絶縁膜４３が自己形成し、ビット線３０とワード線３１が確実に電気的に分離される。
【００３８】
具体的には、図５（ａ）に示すように、データ書き込み前のメモリセル５０は、底部５１ａに第１絶縁膜４１を有するビア５１を介して、ビット線３０とワード線３１の直交部が接続されている。従って、全てのメモリセルの初期状態はデータ“０”の状態にある。
【００３９】
次に、図５（ｂ）に示すように、例えばテスターを用いて周辺回路２４を駆動し行デコーダ２２および列デコーダ２３によりデータ“１”を書き込むメモリセル５０を選択し、スイッチ５２を介してビット線３０およびワード線３１を電源５３に接続する。
【００４０】
スイッチ５２を閉じて、選択されたメモリセル５０に第１絶縁膜４１をブレークダウンさせるのに十分な電圧、例えばデータの読み出し時にメモリセルに印加される電圧を印加すると、第１絶縁膜４１はブレークダウンし、第１絶縁膜４１の一部が消失して亀裂５４が走る。
【００４１】
次に、図５（ｃ）に示すように、ブレークダウン時の衝撃エネルギーにより、ビット線３０の銅の一部が溶解して亀裂５４に沿って這い上がり、導電材４２が形成される。
【００４２】
これにより、底部４０ａに第１絶縁膜４１と第１絶縁膜４１を貫通する導電材４２とを有する第１ビア４０を介して、ビット線３０とワード線３１が電気的に接続された第１メモリセル３３が形成される。
【００４３】
図６（ａ）に示すように、データを書き込む前のメモリセル５０を熱処理すると、ワード線３１のＣｕ配線中に含まれるＭｎが第１絶縁膜４１の表面に拡散し、第１絶縁膜４１のＳｉＯ２と固層反応してＭｎを含むシリコン酸化膜（ＳｉｘＭｎｙＯｚ）が生成し、第２絶縁膜４３が自己形成される。
【００４４】
これにより、底部４４ａに第１絶縁膜４１と第１絶縁膜４１上に積層された第２絶縁膜４３を有する第２ビア４４を介して、ビット線３０とワード線３１が電気的に分離して接続された第２メモリセル３４が形成される。
【００４５】
第２絶縁膜４３の絶縁破壊耐圧は第１絶縁膜４１より高いので、第２メモリセル３４はデータの読み出し時にメモリセルに印加される電圧により絶縁破壊することなく、十分高い抵抗が維持される。
【００４６】
一方、図６（ｂ）に示すように、データ“１”が書き込まれた第１メモリセル３３においても、同様に第２絶縁膜４３が自己生成する。  
しかし、導電体４２上には第２絶縁膜４３は自己生成しないので、第１メモリセル３３の抵抗値は変化せず、十分低い抵抗が維持される。
【００４７】
次に、半導体装置１０の製造方法について説明する。図７乃至図１３は、半導体装置１０の製造方法を工程順に示す断面図である。
【００４８】
始に、半導体基板上に、図１に示す入力回路１１、ＣＰＵ１２、出力回路１３、ＲＡＭ１７、行デコーダ２２、列デコーダ２３、周辺回路２４などのトランジスタを有する論理回路部６０が形成され、各論理回路は層間絶縁膜を介した多層配線により接続されている。この多層配線層の一部にメモリセルアレイ部６１を形成する。
【００４９】
即ち、図７に示すように、半導体基板（図示せず）上に第１層間絶縁膜６２として、例えばＣＶＤ法によりＴＥＯＳ（Tetraethyl Ortho Silicate）膜を形成する。  
次に、第１層間絶縁膜６２に、例えばデュアルダマシン（Dual damascene）法により、ワード線３１となる、例えば幅１００ｎｍ程度のＣｕ配線６３ａと、論理回路部６０のＣｕ配線６３ｂを形成する。
【００５０】
具体的には、予め第１層間絶縁膜６２に形成したトレンチにバリアメタル（拡散防止膜）とＣｕシード（電解めっきの下地導電膜）をスパッタリング法で順次形成した後、電解めっき法でＣｕ配線を埋込みながら形成する。
【００５１】
次に、第１層間絶縁膜６２上に第２層間絶縁膜６４を形成し、フォトリソグラフィ法により、メモリセルアレイ部６１に、Ｃｕ配線６３ａに至る、例えば直径７０ｎｍ、高さ５００ｎｍの貫通孔６５ａと、Ｃｕ配線６３ａと直交し、第２層間絶縁膜６４の途中までの、例えば幅１００ｎｍ程度のストライプ状の溝６６ａを形成する。  
同時に、論理回路部６０に、Ｃｕ配線６３ｂに至る貫通孔６５ｂと、第２層間絶縁膜６４の途中までの溝６６ｂを形成する。
【００５２】
貫通孔６５ａはビット線３０とワード線３１を接続するビア５１となり、溝６６ａにはワード線３１が形成される。  
貫通孔６５ｂは論理回路部６０の多層配線を接続するビアとなり、溝６６ｂにはＣｕ配線が形成される。
【００５３】
次に、図８に示すように、貫通孔６５ａ、６５ｂおよび溝６６ａ、６６ｂの内面を含む第２層間絶縁膜６４上に、例えばＣＶＤ法により厚さ１０ｎｍ程度のシリコン酸化膜６７を形成する。シリコン酸化膜６７は、第１絶縁膜４１として機能する。
【００５４】
次に、図９に示すように、メモリセルアレイ部６１上にのみレジスト膜６８を形成し、レジスト膜６８をマスクとして、論理回路部６０のシリコン酸化膜６７を、例えばフッ化アンモニウム（ＮＨ２Ｆ）系のエッチング液により除去し、論理回路部６０のＣｕ配線６３ｂのコンタクト部を露出させる。
【００５５】
次に、図１０に示すように、レジスト膜６８と、シリコン酸化膜６７を除去した後、貫通孔６５ａ、６５ｂおよび溝６６ａ、６６ｂの内面を含む第２層間絶縁膜６４上にＣｕシード（電解めっきの下地導電膜）をスパッタリング法で形成した後、例えば電気メッキ法によりＭｎを１ａｔｏｍ％程度含むＣｕ膜６９を形成し、例えばＣＭＰ（Chemical Mechanical Polishing）法により第２層間絶縁膜６４上のＣｕ膜６９を除去し、Ｍｎを１ａｔｏｍ％程度含むＣｕ膜６９を貫通孔６５ａ、６５ｂおよび溝６６ａ、６６ｂに埋め込こんでＣｕ配線６９ａ〜６９ｄを形成する。
【００５６】
Ｃｕ配線６９ａ〜６９ｃはワード線３１となり、Ｃｕ配線６９ｄは論理回路部６０の配線となる。
【００５７】
次に、図１１に示すように、Ｃｕ配線６９ａ〜６９ｄを含む第２絶縁膜６４上にパッシベーション膜７０として、例えばＣＶＤ法によりＴＥＯＳ膜を形成する。これにより、半導体装置１０の一連のウェーハプロセスが終了する。
【００５８】
次に、図１２に示すように、半導体装置１０の電気特性が検査できるように、ウェーハ７１上に形成された半導体装置１０をテスター７２に接続する。  
テスター７２は、電源端子１８を介して半導体装置１０に電源電圧を供給して半導体装置１０を動作させ、周辺回路２４を駆動して行デコーダ２２および列デコーダ２３によりメモリセルアレイ２１内のデータ“１”を書き込むメモリセルを選択する。なお、ＲＯＭ１６に書き込むデータは、予めテスター７２に用意しておく。
【００５９】
テスター７２により選択されたメモリセルにデータ読み出し時に印加される電圧に等しい電圧を印加し、選択されたメモリセルの第１絶縁膜４１をブレークダウンさせてデータ“１”を書き込む。
【００６０】
次に、図１３に示すように、ウェーハ７１を、ホットプレート７３上に載置して、酸素雰囲気中にて４００℃×１０〜１５分の熱処理を施す。これにより、第１絶縁膜の上に第２絶縁膜４３が自己形成される。
【００６１】
即ち、Ｃｕ配線工程において、Ｍｎを含むＣｕ膜は熱処理によりＣｕが層間絶縁膜中に拡散するのを防止するバリア膜（ＳｉｘＭｎｙＯｚ）を自己形成する。このバリア膜を第２絶縁膜４２として利用している。
【００６２】
次に、ウェーハ７１をダイシングして個々のチップに分割し、チップをパッケージに収納することにより、予め必要な情報が書き込まれたＲＯＭ１６を有する半導体装置１０が完成する。
【００６３】
以上説明したように、本実施例は、底部５１ａに絶縁破壊耐圧が読み出し電圧より低い第１絶縁膜４１を有するビア５１を介してビット線３０とワード線３１との直交部が接続されたメモリセル５０に対して、読み出し電圧と等しい電圧を印加することにより第１絶縁膜４１をブレークダウンしてデータ“１”を書き込み、その後熱処理により読み出し電圧より高い絶縁破壊耐圧を有する第２絶縁膜４３を自己生成してデータ“０”を固定している。
【００６４】
従って、低電圧でデータ書き込みができるリード・オンリー・メモリを有する半導体装置１０およびその製造方法が得られる。  
例えば、３Ｖ程度のバッテリーで駆動される携帯通信端末などに用いられる半導体装置１０では、１．５〜２Ｖ程度の低電圧でデータを書き込むことができる。  
更に、書き込み電圧が低いことにより、書き込み時のメモリセルへのダメージ（ブレークダウン時の残渣の付着やストレス等）を低減することができる。
【００６５】
ここでは、ウェーハ７１の段階で、メモリセル５０にデータを書き込む場合について説明したが、ウェーハ７１をチップに分割して、耐熱性を有するパッケージ、例えばセラミックスパッケージにチップを収納した後、メモリセル５０にデータを書き込むこともできる。  
これによれば、ユーザの要求に応じて半導体装置１０に記憶させたい情報を、その場でＲＯＭ１６に書き込むことができる利点がある。
【００６６】
例えば、半導体装置１０のＣＰＵ１３は入力端子１１を介して、入力回路１２から書き込みデータを受け取り、ＲＯＭ１６に対してデータ“１”を書き込むメモリセル５０のアドレスを指定し、データの読み出し動作を１回だけ行う。  
最初の読み出し動作により、メモリセル５０の第１絶縁膜４１がブレークダウンし、データ“１”が書き込まれる。
【００６７】
次に、半導体装置１０をオーブンに収納して熱処理を施し、第１絶縁膜４１の上に第２絶縁膜４３を自己生成させ、アドレス指定されなかったメモリセルのデータ“０”を固定する。
【００６８】
また、半導体装置１０がＲＯＭ１６を有するマイクロコンピュータである場合について説明したが、ＲＯＭ１６のみであっても構わない。
【００６９】
Ｃｕ配線６９のＭｎ濃度が１ａｔｏｍ％の場合について説明したが、目的が達成される範囲内であれば、Ｍｎ濃度は特に限定されない。Ｍｎの代わりに、ニッケル（Ｎｉ）やマグネシウム（Ｍｇ）などを用いることもできる。
【００７０】
ビット線３０がＣｕ配線である場合について説明したが、Ｃｕが第１層間絶縁膜６２中に拡散するのを防止するために、ワード線３１と同じくＭｎを含むＣｕ配線とすることがより好ましい。
【実施例２】
【００７１】
図１４は本発明の実施例２に係る半導体装置を示す図で、図１４（ａ）はその平面図、図１４（ｂ）は図１４（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図である。
【００７２】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７３】
本実施例が実施例１と異なる点は、メモリセルアレイ部を論理回路部と異なる平面上に配置したことにある。
【００７４】
即ち、図１４に示すように、本実施例の半導体装置８０は、半導体板８１の主面に論理回路部８２が形成され、層間絶縁膜８３を介して論理回路部８２上にメモリセルアレイ部８４が形成されている。
【００７５】
メモリセルアレイ部８４のビット線３０は、配線８５を介して論理回路部８２の行デコーダ８６に接続されている。同じく、メモリセルアレイ部８４のワード線３１は、配線８７を介して論理回路部８２の列デコーダ８８に接続されている。
【００７６】
論理回路部８２の各部は、配線８９により互いに接続されている。メモリセルアレイ部８４上にパッシベーション膜９０、例えばＴＥＯＳ膜が形成されている。
【００７７】
以上説明したように、本実施例の半導体装置８０は、層間絶縁膜８３を介して論理回路部８２上にメモリセルアレイ部８４を形成したので、チップサイズが小さくできる利点がある。  
また、チップサイズが同じであれば、メモリセルアレイ部８４の容量を増やすことができる利点がある。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１に係る半導体装置を示す図。
【図２】本発明の実施例１に係るメモリセルアレイを示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図３】本発明の実施例１に係るメモリセルを示す図で、図３（ａ）は第１メモリセルを示す断面図、図３（ｂ）は第２メモリセルを示す断面図。
【図４】本発明の実施例１に係るメモリセルにデータを書き込む方法を示すフローチャート。
【図５】本発明の実施例１に係るメモリセルにデータを書き込む工程を示す断面図。
【図６】本発明の実施例１に係るメモリセルにデータを書き込む工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を順に示す図。
【図１３】本発明の実施例１に係る半導体装置の製造工程を順に示す図。
【図１４】本発明の実施例２に係る半導体装置を示す図で、図１４（ａ）はその平面図、図１４（ｂ）は図１４（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【符号の説明】
【００７９】
１０、８０  半導体装置
１１  入力端子
１２  入力回路
１３  ＣＰＵ
１４  出力端子
１５  出力回路
１６  リード・オンリー・メモリ（ＲＯＭ）
１７  ランダム・アクセス・メモリ（ＲＡＭ）
１８  電源端子
２１  メモリセルアレイ
２２、８７  行デコーダ
２３、８８  列デコーダ
２４  周辺回路
３０  ビット線
３１  ワード線
３２、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ  直交部
３３  第１メモリセル
３４  第２メモリセル
４０  第１ビア
４０ａ、４４ｂ、５１ａ  底部
４１  第１絶縁膜
４２  導電材
４３第２絶縁膜
４４  第２ビア
５０  メモリセル
５１  ビア
５２  スイッチ
５３  電源
５４  亀裂
６０、８２  論理回路部
６１、８４  メモリセルアレイ部
６２  第１層間絶縁膜
６３ａ、６３ｂ  Ｃｕ配線
６４  第２絶縁膜
６５ａ、６５ｂ  貫通孔
６７  シリコン酸化膜
６８  レジスト膜
６９  Ｃｕ膜
６９ａ、６９ｂ、６９ｃ、６９ｄ  Ｃｕ配線
７０、９０  パッシベーション膜
７１  ウェーハ
７２  テスター
７３  ホットプレート
８１  半導体基板
８３  層間絶縁膜
８５、８７、８９  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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