(57)【要約】【課題】優れたトランジスタ特性を得ると共に、リークの発生を低減する。【解決手段】基板上に、半導体層を形成する工程Ｓ１と、前記半導体層上に絶縁膜及び電極を形成する工程Ｓ７と、チャネル領域、ソース領域及びドレイン領域を形成するために前記半導体層に不純物を注入する工程Ｓ６，Ｓ９，Ｓ１１と、前記半導体層を第１の温度でアニールする第１のアニール工程Ｓ１２と、前記第１のアニール工程後に、前記半導体層及び電極上に層間絶縁膜を形成する工程Ｓ１３と、前記層間絶縁膜上から前記第１の温度よりも高い第２の温度で前記半導体層をアニールする第２のアニール工程Ｓ１４と、を具備したことを特徴とする。【選択図】図１
2007147813.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との交差に対応して画素が設けられた電気光学装置の製
造方法であって、
基板上に、半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
チャネル領域、ソース領域及びドレイン領域を形成するために前記半導体層に不純物を
注入する工程と、
前記半導体層を第１の温度でアニールする第１のアニール工程と、
前記第１のアニール工程後に、前記半導体層及び電極上に層間絶縁膜を形成する工程と
、
前記層間絶縁膜上から前記第１の温度よりも高い第２の温度で前記半導体層をアニール
する第２のアニール工程と、
を具備したことを特徴とする電気光学装置の製造方法。
【請求項２】
前記不純物を注入する工程では、前記ソース領域及びドレイン領域の不純物濃度よりも
低い不純物濃度の低濃度領域を形成するための不純物の注入工程を含むことを特徴とする
請求項１に記載の電気光学装置の製造方法。
【請求項３】
複数の走査線と複数のデータ線との交差に対応して画素が設けられた電気光学装置の製
造方法であって、
基板上に、半導体層を形成する工程と、
前記半導体層上に絶縁膜及び電極を形成する工程と、
前記半導体層中に不純物濃度が相互に異なる複数の領域を形成するために前記半導体層
への不純物注入を複数回行う複数回の不純物注入工程と、
前記複数回の不純物注入工程のうちの最初と最後の不純物注入工程の間において、前記
不純物注入工程毎に、前記半導体層を少なくとも１回以上アニールする１回以上のアニー
ル工程と、
前記最後の不純物注入工程後に行うアニール工程と、
を具備したことを特徴とする電気光学装置の製造方法。
【請求項４】
前記複数回の不純物注入工程は、１回の不純物注入工程によって前記複数の領域に不純
物を注入する工程を含むことを特徴とする請求項３に記載の電気光学装置の製造方法。
【請求項５】
前記複数回の不純物注入工程は、領域毎に不純物注入の回数を変化させることで前記不
純物濃度が相互に異なる複数の領域を形成することを特徴とする請求項３に記載の電気光
学装置の製造方法。
【請求項６】
前記複数回の不純物注入工程は、領域毎に不純物注入の濃度を変化させることで前記不
純物濃度が相互に異なる複数の領域を形成することを特徴とする請求項３に記載の電気光
学装置の製造方法。
【請求項７】
複数の走査線と複数のデータ線との交差に対応して画素が設けられた電気光学装置の製
造方法であって、
基板上に、半導体層を形成する工程と、
前記半導体層上に絶縁膜及び電極を形成する工程と、
チャネル領域を形成するために前記半導体層に不純物を注入する第１の注入工程と、
前記半導体層をアニールする第１のアニール工程と、
前記第１のアニール工程後に、ソース領域及びドレイン領域を形成するために前記半導
体層に不純物を注入する第２の注入工程と、
前記ソース領域及びドレイン領域をアニールする第２のアニール工程と、
を具備したことを特徴とする電気光学装置の製造方法。
【請求項８】
前記第１のアニール工程の後で前記電極の形成後に、低濃度のソース領域及びドレイン
領域を形成するために前記半導体層に不純物を注入する第３の注入工程と、
前記第２の注入工程の前に、前記低濃度のソース領域及びドレイン領域をアニールする
第３のアニール工程と、
を具備したことを特徴とする請求項７に記載の電気光学装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１つに記載の電気光学装置の製造方法を用いて製造したことを
特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層構造の電気光学装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置
は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ
駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦
横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応
して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構
成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとな
り、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。
これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液
晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を
通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定の
パターンを有する半導体薄膜、絶縁性薄膜（層間絶縁膜）又は導電性薄膜を積層すること
によって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによっ
て、ＴＦＴ基板等は形成されている。
【０００５】
例えば、ＴＦＴ素子を構成する半導体層とその上下の成膜層との間にも層間絶縁膜が形
成される。ＴＦＴ素子を構成する半導体層の上の層間絶縁膜としては、特にＴＦＴ素子を
保護する観点から十分な膜厚の層間絶縁膜が用いられる。例えば、成膜レートが高く被覆
性が良好なものとして、減圧又は常圧ＣＶＤによるＴＥＯＳ（テトラ・エチル・オルソ・
シリケート）ガスを用いた膜（以下、ＴＥＯＳ膜という）が多用されている。
【特許文献１】特開平９−２６６３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＴＦＴ素子を構成する半導体層は、イオン注入によって、チャネル領域、ソ
ース領域及びドレイン領域が形成される。イオン注入によって生じた格子欠陥は、アニー
ル処理によって修復する。この場合において、特許文献１においては、アニール処理を層
間絶縁膜形成後に行う技術が開示されている。この技術では、層間絶縁膜の焼き固めのた
めのアニール処理と半導体層の活性化アニール処理とを兼用している。
【０００７】
この場合におけるアニール処理は、約１０００℃以上の高温アニールが採用される。と
ころが、ポリシリコン膜により半導体層を形成する電気光学装置においては、この高温１
回のアニール処理だけでは、半導体層の格子欠陥のダメージ回復としては十分ではなく、
リーク不良が発生しやすいという問題があった。
【０００８】
また、半導体層には、チャネルを形成するためのチャネルドープ、ＬＤＤイオン注入処
理、ソース及びドレイン領域を形成するための２回又は３回のイオン注入処理が行われる
。なお、ＬＤＤイオン注入処理では、ゲート電極形成後において、ソース・ドレイン領域
の注入量より低い不純物濃度でのイオン注入を行う。
【０００９】
チャネルドープでは半導体層の全域にイオン注入が行われるが、ゲート電極形成後に行
われるＬＤＤイオン注入処理では、ゲート電極をマスクにイオン注入が行われる。ソース
及びドレイン領域へのイオン注入では、ＬＤＤ部分を覆ったマスクを用いて半導体層の一
部の領域のみにイオン注入が行われる。
【００１０】
ところが、比較的低濃度のソース及びドレイン領域へのイオン注入による照射損傷によ
って欠陥や島状非晶質層（クラスタ）が発生する。この状態で１０００℃以上の温度でア
ニール処理を実施すると、クラスタ等の欠陥へ不純物の拡散が進み、低い不純物濃度（Ｌ
ＤＤ）領域において部分的に高い不純物濃度（偏析）領域が形成されてしまう。そうする
と、電界強度が変わる事により、隣接画素間のＰＮ接合（ＯＦＦ）リークバラツキが誘発
され、リーク不良となる画素（リークビット）が生じやすくなってしまうという問題があ
った。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、リークビットの発生を抑制する
ことができる電気光学装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る電気光学装置の製造方法は、複数の走査線と複数のデータ線との交差に対
応して画素が設けられた電気光学装置の製造方法であって、基板上に、半導体層を形成す
る工程と、前記半導体層上に絶縁膜を形成する工程と、チャネル領域、ソース領域及びド
レイン領域を形成するために前記半導体層に不純物を注入する工程と、前記半導体層を第
１の温度でアニールする第１のアニール工程と、前記第１のアニール工程後に、前記半導
体層及び電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜上から前記第１の温度よ
りも高い第２の温度で前記半導体層をアニールする第２のアニール工程と、を具備したこ
とを特徴とする。
【００１３】
このような構成によれば、基板上に半導体層を形成し、半導体層上に絶縁膜を形成する
。半導体層に不純物を注入することで、チャネル領域、ソース領域及びドレイン領域を形
成する。そして、半導体層を第１の温度でアニールする。これにより、半導体層の格子欠
陥の修復が行われる。第１のアニール工程後に、半導体層上に層間絶縁膜を形成する。次
に、層間絶縁膜上から第１の温度よりも高い第２の温度で半導体層をアニールする第２の
アニール工程が実施される。第２のアニール工程では、層間絶縁膜の膜質の向上及び注入
された不純物との再結合による半導体層の導電化（活性化）が行われる。第２のアニール
に先立って、層間絶縁膜を介することなく比較的低い温度で第１のアニール工程が実施さ
れており、例えばポリシリコン等への照射損傷によって形成された半導体層の格子欠陥を
効果的に修復することができる。これにより、リークビットの発生を低減させることがで
きる。
【００１４】
また、本発明の一態様によれば、前記不純物を注入する工程では、前記ソース領域及び
ドレイン領域の不純物濃度よりも低い不純物濃度の低濃度領域を形成するための不純物の
注入工程を含むことを特徴とする。
【００１５】
また、本発明に係る電気光学装置の製造方法は、複数の走査線と複数のデータ線との交
差に対応して画素が設けられた電気光学装置の製造方法であって、基板上に、半導体層を
形成する工程と、前記半導体層上に絶縁膜及び電極を形成する工程と、前記半導体層中に
不純物濃度が相互に異なる複数の領域を形成するために前記半導体層への不純物注入を複
数回行う複数回の不純物注入工程と、前記複数回の不純物注入工程のうちの最初と最後の
不純物注入工程の間において、前記不純物注入工程毎に、前記半導体層を少なくとも１回
以上アニールする１回以上のアニール工程と、前記最後の不純物注入工程後に行うアニー
ル工程と、を具備したことを特徴とする。
【００１６】
このような構成によれば、基板上に、半導体層を形成し、半導体層上に絶縁膜及び電極
を形成する。そして、半導体層への不純物注入を複数回（チャネル領域形成、ゲート酸化
膜形成、ゲート電極形成後の低濃度ソース・ドレイン領域形成及び高濃度ソース・ドレイ
ン領域形成）行って、半導体層中に不純物濃度が相互に異なる複数の領域を形成する。例
えば、これらの領域は、チャネル領域、低濃度ソース・ドレイン領域及び高濃度ソース・
ドレイン領域を構成する。複数回の不純物注入工程のうちの最初と最後の不純物注入工程
の間に、少なくとも１回以上不純物注入工程毎に半導体層をアニールする。アニール後に
おいては、不純物は拡散されて安定した状態となっている。アニール後に行った不純物注
入工程では、その不純物注入によって注入された不純物のみが不安定な状態である。従っ
て、アニール後に１回だけ不純物注入が行われた時点では、それ以後のアニール処理によ
って拡散される不純物は、今回の不純物注入において注入された領域のみに存在し、その
領域内における不純物の濃度分布は均一である。従って、この状態では照射損傷による欠
陥や島状非晶質層（クラスタ）が回復されており、不純物の偏析が少なく、アニール処理
を行うと、不純物は均一に拡散し、不純物の拡散制御が容易である。拡散制御が容易とな
ることから、各領域の不純物濃度を所望の濃度に制御することができ、例えば半導体層に
よって構成されるトランジスタのＰＮ接合によるオフリークのばらつきを抑制することが
できる。これにより、リークビットの発生を低減させることができる。
【００１７】
また、本発明の一態様では、前記複数回の不純物注入工程は、１回の不純物注入工程に
よって前記複数の領域に不純物を注入する工程を含むことを特徴とする。
【００１８】
また、本発明の一態様では、前記複数回の不純物注入工程は、領域毎に不純物注入の回
数を変化させることで前記不純物濃度が相互に異なる複数の領域を形成することを特徴と
する。
【００１９】
また、本発明の一態様では、前記複数回の不純物注入工程は、領域毎に不純物注入の濃
度を変化させることで前記不純物濃度が相互に異なる複数の領域を形成することを特徴と
する。
【００２０】
これらの構成によれば、例えば、半導体層の全域に不純物を導入するチャネルドープと
ソース・ドレイン領域形成のための不純物導入との間に、アニール工程を実施する製造方
法に適用することができる。また例えば、低濃度ソース・ドレイン領域形成のための不純
物導入と高濃度ソース・ドレイン領域形成のための不純物導入との間に、アニール工程を
実施する製造方法に適用することができる。これにより、ソース・ドレイン領域形成のた
めに導入した不純物の拡散制御や高濃度ソース・ドレイン領域形成のために導入した不純
物の拡散制御を容易にすることができる。
【００２１】
また、本発明に係る電気光学装置の製造方法は、基板上に、半導体層を形成する工程と
、前記半導体層上に絶縁膜及び電極を形成する工程と、チャネル領域を形成するために前
記半導体層に不純物を注入する第１の注入工程と、前記半導体層をアニールする第１のア
ニール工程と、前記第１のアニール工程後に、ソース領域及びドレイン領域を形成するた
めに前記半導体層に不純物を注入する第２の注入工程と、前記ソース領域及びドレイン領
域をアニールする第２のアニール工程と、を具備したことを特徴とする。
【００２２】
このような構成によれば、半導体層への第１の注入工程と第２の注入工程との間に、半
導体層への第１のアニール工程が設けられている。これにより、第２の注入工程時には、
それ以後のアニール工程によって拡散される不純物は、第２の注入工程によって注入され
た不純物のみであり、その濃度分布は均一である。従って、第２の注入工程によってソー
ス領域及びドレイン領域に注入された不純物をアニール処理によって均一に拡散させるこ
とができ、不純物の拡散制御が容易である。これにより、ソース・ドレイン領域形成のた
めに導入した不純物の拡散制御を均一化することができ、ばらつきを抑制すると共に、リ
ークビットの発生を低減させることができる。
【００２３】
また、本発明に係る電気光学装置の製造方法は、前記第１のアニール工程の後に、低濃
度のソース領域及びドレイン領域を形成するために前記半導体層に不純物を注入する第３
の注入工程と、前記第２の注入工程の前に、前記低濃度のソース領域及びドレイン領域を
アニールする第３のアニール工程と、を具備したことを特徴とする。
【００２４】
このような構成によれば、半導体層への第３の注入工程と第２の注入工程との間に、半
導体層への第３のアニール工程が設けられている。これにより、第２の注入工程時には、
それ以後のアニール工程によって拡散される不純物は、第２の注入工程によって注入され
た不純物のみであり、その濃度分布は均一である。従って、第２の注入工程によってソー
ス領域及びドレイン領域に注入された不純物をアニール処理によって均一に拡散させるこ
とができ、不純物の拡散制御が容易である。これにより、高濃度ソース・ドレイン領域形
成のために導入した不純物の拡散制御を均一化することができ、ばらつきを抑制すると共
に、リークビットの発生を低減させることができる。
【００２５】
また、本発明に係る電気光学装置は、上記電気光学装置の製造方法を用いて製造したこ
とを特徴とする。
【００２６】
このような構成によれば、リークビットが低減されて高画質の画像を得ることができる
。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図６は本
発明の第１の実施の形態に係り、図１は本実施の形態に係る電気光学装置の製造方法を示
すフローチャートである。本実施の形態は電気光学装置としてＴＦＴ基板を用いた液晶装
置の製造に適用したものである。図１は半導体層及び層間絶縁膜の製造方法を示している
。図２は本実施の形態における電気光学装置である液晶装置をその上に形成された各構成
要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせ
て液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す
断面図である。図４は図２及び図３の液晶装置の画素領域を構成する複数の画素における
各種素子、配線等の等価回路図である。図５は図２及び図３の液晶装置の画素構造を詳細
に示す断面図である。図６は基板の製造方法を示すフローチャートである。なお、上記各
図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部
材毎に縮尺を異ならしめてある。
【００２８】
＜第１の実施の形態＞
本実施の形態はＴＦＴ素子を構成する半導体層の上層の層間絶縁膜の成膜前に低温アニ
ールを実施し、層間絶縁膜の堆積後に層間絶縁膜の焼きしめを兼ねた高温の活性化アニー
ルを実施することで、半導体層の結晶欠陥を確実に修復して結晶性を向上させるものであ
る。
【００２９】
先ず、図２乃至図４を参照して本実施の形態の電気光学装置である液晶装置の全体構成
について説明する。  
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基
板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板から
なる対向基板２０との間に液晶５０を封入して構成される。対向配置されたＴＦＴ基板１
０と対向基板２０とは、シール材５２によって貼り合わされている。
【００３０】
ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置
される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。ＴＦＴ
基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。
一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施
された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の
透明な有機膜からなる。
【００３１】
図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。図４に示すよ
うに、画素領域においては、複数本の走査線１１と複数本のデータ線６ａとが交差するよ
うに配線され、走査線１１とデータ線６ａとで区画された領域に画素電極９ａがマトリク
ス状に配置される。そして、走査線１１とデータ線６ａの各交差部分に対応してＴＦＴ３
０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００３２】
ＴＦＴ３０は走査線１１のＯＮ信号によってオンとなり、これにより、データ線６ａに
供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設
けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列
に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース
電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０に
よって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００３３】
図５は一つの画素に着目した液晶装置の模式的断面図である。
【００３４】
画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極
９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１が設けられている。データ線
６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１は、例
えば導電性のポリシリコン膜等によって構成される。また、走査線１１は、半導体層１ａ
のうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわ
ち、走査線１１とデータ線６ａとの交差する箇所にはそれぞれ、走査線１１に接続された
ゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３
０が構成されている。
【００３５】
ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積
層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査
線１１を含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を
含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極
９ａ及び配向膜１６等を含む第６層からなる。また、第１層及び第２層間には層間絶縁膜
である下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第
４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５
層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が
短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４
４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａと
を電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要
素について、下から順に説明を行う。
【００３６】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（
タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単
体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリ
シリコン等からなる走査線１１が設けられている。この走査線１１は、平面的には、スト
ライプ状にパターニングされていると共に、データ線６ａに沿って延びる突出部を有して
いる。なお、隣接する走査線１１から延びる突出部は相互に接続されることはなく、した
がって、該走査線１１は１本１本分断されている。
【００３７】
これにより、走査線１１は、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御
する機能を有することになる。また、走査線１１は、画素電極９ａが形成されない領域を
略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮
る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の
発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００３８】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５
に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素として
は、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界
によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導
体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース
領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領
域１ｅを備えている。
【００３９】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成
されている。この中継電極７１９は、平面的に見て、各画素電極９ａの一辺の略中央に位
置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜とし
て形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、
前者もまた、導電性ポリシリコン膜等からなる。
【００４０】
なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃
度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット
構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整
合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴで
あってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、
高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート
構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュア
ルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びド
レイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単
結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを
単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００４１】
以上説明した走査線１１の上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等を
含む下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１とＴＦＴ３０とを
絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の
表面研磨時における荒れや、洗浄後に残る汚れ等による画素スイッチング用のＴＦＴ３０
の特性変化を防止する機能を有する。
【００４２】
下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿
って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘ら
れており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹
状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲー
ト電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成さ
れた側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａ
は、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入
射が抑制されるようになっている。
【００４３】
また、この側壁部３ｂは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１と
接するように形成されている。従って、同一行の走査線１１とゲート電極３ａとは、同電
位となる。なお、走査線１１に平行するようにして、ゲート電極３ａを含む別の走査線を
形成するような構造を採用してもよい。この場合においては、該走査線１１と該別の走査
線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１の一部
に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査
線１１と同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動
作制御を依然正常に行うことができることになる。
【００４４】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ド
レイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１
と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置さ
れることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位
保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、画素電極９ａの形成
領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮
光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的
大きく維持され、これにより、より明るい画像を表示することが可能である。
【００４５】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容
量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層
膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能の
ほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ
。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００４６】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３０
０を固定電位とするためには、固定電位とされた後述するシールド層４００と電気的接続
が図られることによりなされている。
【００４７】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように
島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するよ
うに形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即
ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得るこ
とになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００４８】
誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴ
Ｏ膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン
膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られ
る限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示
すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造
を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量
７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在するこ
とにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５
を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００４９】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未
然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド
電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお
、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸
化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいは
それ以上の積層構造を有するように構成してもよい。
【００５０】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容
量７０の下には、第１層間絶縁膜４１が形成されている。本実施の形態においては、後述
するように、第１層間絶縁膜４１の形成前に、低温アニールを実施、第１層間絶縁膜４１
の堆積後に、高温の活性化アニールを実施するようになっている。
【００５１】
第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａ
とを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつ
つ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１
ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が
開孔されている。
【００５２】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極と
しての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８
１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する
第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間
絶縁膜４２を貫通しつつ開孔されている。
【００５３】
図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されて
おり、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を
介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場
合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない
。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時に
パターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極
３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させるこ
とが可能である。
【００５４】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを
有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合
において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにま
で容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００５５】
第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導
体層１ａの延在する方向に一致するように、ストライプ状に形成されている。このデータ
線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符
号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜
からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒
化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイ
ズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアル
ミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りな
く実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的
優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることがで
き、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン
膜が望ましい。
【００５６】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び
第２中継電極６ａ２が形成されている。これらは、平面的に見ると、データ線６ａと連続
した平面形状を有するように形成されているのではなく、各者間はパターニング上分断さ
れるように形成されている。すなわち、略四辺形状を有するシールド層用中継層６ａ１、
更にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中
継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、
データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからな
る層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、
プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサ
イズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中
継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け
防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中
継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成さ
れることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現する
ことができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００５７】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、Ｂ
ＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましく
はＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成
されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ
線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シー
ルド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続す
るコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中
継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形
成されている。
【００５８】
第５層には、シールド層４００が形成されている。このシールド層４００は、平面的に
みると、格子状に形成されている。該シールド層４００のうちデータ線６ａ方向に延在す
る部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に
形成されている。また、走査線１１方向に延在する部分については、後述の第３中継電極
４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部
を有している。
【００５９】
さらには、データ線６ａ方向及び走査線１１方向それぞれに延在するシールド層４００
の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられ
ている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦ
Ｔ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体
層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収
されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発
生を抑制して、フリッカ等のない高品質な画像を表示することが可能となる。
【００６０】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲
に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電
位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源
でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００６１】
このように、データ線６ａの全体を覆うように形成されているとともに、固定電位とさ
れたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量
カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応
じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画
像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。
シールド層４００は格子状に形成されていることから、走査線１１が延在する部分につい
ても無用な容量カップリングが生じないように、これを抑制することが可能となっている
。
【００６２】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３
中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール
８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有
する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続し
て形成されているのではなく、両者間はパターニング上分断されるように形成されている
。
【００６３】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからな
る層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２
において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒
化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。
アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい
、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接
続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コン
タクト抵抗が低く良好な接続性が得られる。
【００６４】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現すること
ができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおけ
る電位保持特性を良好に維持することが可能となる。
【００６５】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたア
ルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層
として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射
光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光
機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシー
ルド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１
０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮
る上側遮光膜として機能する。
【００６６】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰ
ＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは
、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されて
いる。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを
電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継
電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されてい
る。
【００６７】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行
わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにして
もよい。
【００６８】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ
上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるい
は好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳか
らなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９
ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔され
ている。
【００６９】
第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chemical Mechanical Polishin
g）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在す
る各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、
このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて
、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３
層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０
等を埋め込むことにより、平坦化処理を行ってもよい。
【００７０】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量
電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００７１】
また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての
遮光膜５３が設けられている。対向基板２０の全面には、上述したように、ＩＴＯ等の透
明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系
の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与する
ように、所定方向にラビング処理されている。
【００７２】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基
板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように
配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基
板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板
２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注
入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するように
なっている。
【００７３】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給す
ることにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続の
ための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に
隣接する二辺に沿って、走査線１１及びゲート電極３ａに走査信号を所定のタイミングで
供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。
走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦ
Ｔ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走
査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５
が、遮光膜５３の３辺に対向して設けられている。
【００７４】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成
される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７
に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通
材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている
。
【００７５】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のよう
な形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００７６】
（製造プロセス）
次に、本実施の形態に係る電気光学装置の製造方法を図１及び図６を参照して説明する
。図１は図６のステップＳ２４〜Ｓ２７のフローを詳細に示している。
【００７７】
まず、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する（図６のステッ
プＳ２１）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００
℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪
が少なくなるように前処理しておく。
【００７８】
次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等
の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ
程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、金属合金膜をフォトリ
ソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１
１を形成する（ステップＳ２２）。
【００７９】
次に、走査線１１上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エ
チル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭ
ＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケー
トガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、Ｂ
ＰＳＧ  （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸
化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ２３）。この下地絶縁膜
１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８０】
次のステップＳ２４（図１のステップＳ１）においては、半導体層１ａが形成される。
即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的
低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を
用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリ
コン膜が形成される（ステップＳ１）。
【００８１】
次に、ステップＳ２において、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時
間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約
５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固
相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等
を用いたレーザアニールでもよい。次のステップＳ３において、フォトリソグラフィ及び
エッチングにより、所定パターンを有する半導体層１ａを形成する。
【００８２】
次に、ステップＳ２５（図１のステップＳ４）においては、ＴＦＴ３０を構成する半導
体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し
て下層ゲート絶縁膜を形成する。更に、ステップＳ５において、減圧ＣＶＤ法等により高
温酸化シリコン膜（ＨＴＯ膜）からなる上層ゲート絶緑膜を形成する。これにより、１層
又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を
含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好
ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ
、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８３】
次に、ステップＳ６において、画素スイッチング用のＴＦＴ３０のスレッシュホールド
電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領
域に、ドーパントを予め設定された所定量だけイオン注入等によりドープする。なお、ｎ
チャネルを構成する場合にはボロンをイオン注入し、ｐチャネルを構成する場合にはリン
をイオン注入する。
【００８４】
次に、下地絶縁膜１２に対して、走査線１１に通ずる溝１２ｃｖを形成する。この溝１
２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチン
グにより形成する。
【００８５】
次に、ステップＳ７において、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリ
ン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオ
ンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポ
リシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度であ
る。そして、ステップＳ８において、フォトリソグラフィ及びエッチングにより、ＴＦＴ
３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ２
６）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形
成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対して
も行われることで形成される。この際、該溝１２ｃｖの底が走査線１１に接していること
により、側壁部３ｂ及び走査線１１は電気的に接続されることになる。更に、このゲート
電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。
【００８６】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ
、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【００８７】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明する
と、具体的にまず、ステップＳ９において、低濃度ソース領域１ｂ及び低濃度ドレイン領
域１ｃを形成するために、ゲート電極３ａをマスクとして、リン（Ｐ）等のＶ族元素のド
ーパントを低濃度で（例えば、Ｐイオンを１．５〜３×１０13個／ｃｍ2のドーズ量にて
）ドープする。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソ
ース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。
【００８８】
次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ステップ
Ｓ１０において、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲー
ト電極３ａ上に形成する。その後、リン（Ｐ）等のＶ族元素のドーパントを高濃度で（例
えば、Ｐイオンを１〜３×１０15個／ｃｍ2のドーズ量にて）ドープする（ステップＳ１
１）。
【００８９】
本実施の形態においては、ソース・ドレイン領域のイオン注入後、第１層間絶縁膜４１
の堆積前に、次のステップＳ１２において、イオン注入による半導体層１ａ及び絶縁膜２
の結晶欠陥を修復させるための低温アニールを実施する。
【００９０】
この低温アニールは、６５０〜９５０℃で、約３０〜９０分程度、例えば、６５０〜７
００℃で約１時間程度行う。この低温アニール処理は、半導体層１ａに注入された不純物
の拡散には不十分な温度であり、主に半導体層１ａの格子欠陥の修復に用いられる。
【００９１】
次のステップＳ２７において、ゲート電極３ａ上に、第１層間絶縁膜４１を形成する。
即ち、ステップＳ１３において、例えば、６５０〜７５０℃の成膜温度で、減圧ＣＶＤ法
等によりＴＥＯＳガスを用いて、ＮＳＧのシリケートガラス膜であるＴＥＯＳ膜を堆積さ
せる。第１層間絶縁膜４１の膜厚は、例えば約４００〜９００ｎｍとする。
【００９２】
次に、ステップＳ１４において、９５０〜１１００℃、例えば１０００℃程度の高温で
、５〜３０分程度アニール処理する。これにより、第１層間絶縁膜４１の膜質を向上させ
ておく。このアニール処理は、第１層間絶縁膜４１の焼き締めの目的だけでなく、半導体
層１ａの活性化及び半導体層１ａに導入した不純物の拡散のために行われる。
【００９３】
本実施の形態においては、半導体層１ａ上に第１層間絶縁膜４１を堆積させる前に、低
温アニールを実施しており、第１層間絶縁膜４１堆積後の高温の活性化アニールとによっ
て、半導体層１ａの結晶性を著しく向上させることができる。特に、ポリ化されている半
導体層１ａの結晶性の向上には、高温アニールの前に十分な時間の低温アニールを実施し
ておくことが有効である。また、第１層間絶縁膜４１を介することなく、低温アニールに
よって半導体層１ａを直接加熱しており、結晶性の向上を一層図ることができる。
【００９４】
次に、ステップＳ２８において、第１層間絶縁膜４１に対する反応性イオンエッチング
、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及
びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領
域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【００９５】
次に、ステップＳ２９においては、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシ
リコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜
して、所定パターンをもつ下部電極７１の金属膜を形成する。この場合の金属膜の成膜は
、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、
これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続
が図られる。
【００９６】
次に、下部電極７１上に、誘電体膜７５の膜を形成する。この誘電体膜７５は、絶縁膜
２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術
により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によっ
て形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。こ
の誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠
陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると
有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属
膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜し
て、容量電極３００の金属膜を形成する。
【００９７】
次に、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングして
、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させ
る。
【００９８】
次に、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラ
ズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化
シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ３０
）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必
要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする
。次に、ステップＳ３１において、第２層間絶縁膜４２に対する反応性イオンエッチング
、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、
８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソ
ース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように
、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される
。
【００９９】
次に、ステップＳ３２において、第２層間絶縁膜４２上の全面に、スパッタリング等に
より、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１０
０〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグ
ラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当
該パターニング時においては、シールド層用中継層６ａ１及び第２中継電極６ａ２もまた
同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように
形成されるとともに、第２中継電極６ａ２は、コンタクトホール８８２を覆うように形成
されることになる。
【０１００】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成
した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する。た
だし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継電極ａ２上にも
残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存する
ように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチ
ングしても良い。
【０１０１】
次に、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧
ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる
第３層間絶縁膜４３を形成する（ステップＳ３３）。この第３層間絶縁膜４３の膜厚は、
例えば約５００〜３５００ｎｍ程度とする。
【０１０２】
次に、ステップＳ３４において、図５に示すように、第３層間絶縁膜４３を例えばＣＭ
Ｐを用いて平坦化する。次に、ステップＳ３５において、第３層間絶縁膜４３に対する反
応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コ
ンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記の
シールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継電
極６ａ２に通ずるように、それぞれ形成されることになる。
【０１０３】
次に、ステップＳ３６において、第３層間絶縁膜４３の上には、スパッタリング法、或
いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第
３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形
成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成す
るＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をと
もにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、
この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１０４】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる
第４層間絶縁膜４４を形成する（ステップＳ３７）。この第４層間絶縁膜４４の膜厚は、
例えば約５００〜１５００ｎｍ程度とする。
【０１０５】
次に、ステップＳ３８において、図５に示すように、第４層間絶縁膜４４を例えばＣＭ
Ｐを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、
反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開
孔する（ステップＳ３９）。この際、コンタクトホール８９は前記の第３中継電極４０２
に通ずるように形成されることになる。
【０１０６】
次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を
、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングに
より、画素電極９ａを形成する（ステップＳ４０）。
【０１０７】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透
明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミ
ド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向
でラビング処理を施すこと等により、配向膜１６が形成される。
【０１０８】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５
３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形
成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等
の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料か
ら形成してもよい。
【０１０９】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５
０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電
極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をも
つように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１１０】
最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０
とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２
の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５
２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０
の上下導通端子１０７に接触し、上端において対向基板２０の対向電極２１に接触する。
【０１１１】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混
合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１１２】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹
脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５
２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で
拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所
定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が
散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型
で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０
中に含まれてよい。
【０１１３】
なお、走査線１１及びゲート電極３ａに供給される走査信号遅延が問題にならないのな
らば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線
駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１１４】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０
４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリン
グ回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して
各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を
検査するための検査回路等を形成してもよい。
【０１１５】
また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０
４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Tape  Automated Bonding）基
板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィ
ルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射
光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（
Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dis
persed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマ
リーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方
向で配置される。
【０１１６】
このように本実施の形態においては、半導体層の上層に層間絶縁膜を堆積させる前に、
半導体層に対して低温アニールを実施し、更に、層間絶縁膜堆積後に、活性化アニールを
実施している。これにより、層間絶縁膜の膜質を向上させるだけでなく、半導体層の格子
欠陥を十分に修復して、結晶性を著しく向上させることができる。これにより、リーク不
良の発生を抑制することができ、リークビットの発生を低減させて、画素間のばらつきが
少ない高品質の電気光学装置を製造することができる。
【０１１７】
＜第２の実施の形態＞
図７は本発明の第２の実施の形態に係る電気光学装置の製造方法を示すフローチャート
である。図７において図１と同一の手順には同一符号を付して説明を省略する。
【０１１８】
第１の実施の形態では、ソース・ドレイン領域形成のためのイオン注入の後であって、
第１層間絶縁膜４１（図５参照）堆積前、及び堆積後にアニール処理を実施している。と
ころで、ＴＦＴ３０は、半導体領域１ａに導入する不純物の型がチャネル領域とソース・
ドレイン領域とでは異なる。例えば、ｎチャネルを構成する場合には、チャネル領域にＢ
イオンを注入し、ソース・ドレイン領域にＰイオンを注入する。チャネルドープ時及びソ
ース・ドレイン領域形成時に注入された不純物は、アニール処理することによって、半導
体領域１ａ内で拡散して安定な状態となる。
【０１１９】
この場合、Ｂイオンはチャネルドープ時に半導体層１ａ全域に注入されるのに対し、Ｐ
イオンはソース・ドレイン領域１ｂ〜１ｄのみに注入される。従って、チャネル領域１ａ
’はＢイオンのみが導入され、ソース・ドレイン領域１ｂ〜１ｄはＢイオンとＰイオンと
が導入されて、これらの領域ではイオン濃度が相互に異なる。この状態で、アニール処理
を実施すると、チャネル領域１ａ’とソース・ドレイン領域１ｂ〜１ｄとで不純物の拡散
速度が異なってしまい、チャネル領域１ａ’とソース・ドレイン領域１ｂ〜１ｄとの拡散
制御が困難である。そうすると、拡散距離にばらつきが生じてしまし、例えば、Ｐイオン
がチャネル領域まで広く拡散すると、リークが生じやすくなってしまう。
【０１２０】
そこで、本実施の形態においては、拡散制御を容易にして、ばらつきの少ない均一な拡
散を可能とするために、チャネルドープによる不純物注入後であって、ソース・ドレイン
領域形成のための不純物注入前に、アニール処理を行って、チャネルドープに使用した不
純物を拡散させて安定な状態にした後、ソース・ドレイン領域を形成するようにしている
。
【０１２１】
即ち、本実施の形態は、図７に示すように、ステップＳ６のチャネルドープ工程とステ
ップＳ７のゲート電極成膜工程との間に、ステップＳ１６のアニール工程を付加した点が
第１の実施の形態と異なる。
【０１２２】
ステップＳ６のチャネルドープ工程においては、例えばＢイオンを、２〜３×１０12個
／ｃｍ2のドーズ量でドープする。そして、ステップＳ１６においては、９００〜１１０
０℃で、約５〜３０分程度のアニール処理を実施する。このアニール処理によって、半導
体層１ａに注入されたＢイオンは半導体層１ａ全域において拡散されて安定な状態となる
。
【０１２３】
次にステップＳ７〜Ｓ９を実施して、ＬＤＤ領域への例えばＰイオンの注入を行い、更
に、ステップＳ１０，Ｓ１１によって、ソース・ドレイン領域へのＰイオンのイオン注入
を行う。
【０１２４】
次のステップＳ１７においては、９００〜１１００℃で、約５〜３０分程度のアニール
処理を実施する。このアニール処理によって、ＬＤＤ領域及びソース・ドレイン領域に導
入したＰイオンがＬＤＤ領域及びソース・ドレイン領域において拡散して、安定した状態
となる。この場合には、ステップＳ１６のアニール工程によって、Ｂイオンについては拡
散して安定した状態となっており、ＬＤＤ領域及びソース・ドレイン領域において安定化
していないイオンはＰイオンのみである。
【０１２５】
即ち、ステップＳ１７におけるアニール処理によって拡散されるＰイオンは、ＬＤＤ領
域及びソース・ドレイン領域のみに存在し、これらの領域内においてその濃度は一定であ
る。濃度分布が均一であるので、アニール処理を行うと、Ｐイオンは均一に拡散する。従
って、ステップＳ１７におけるアニール処理は、適宜の条件を設定することで、Ｐイオン
の拡散制御を容易に行うことが可能である。特に、ＬＤＤ領域とチャネル領域との境界部
分において、Ｐイオンのチャネル領域側への拡散距離を比較的容易に制御することができ
る。これにより、いずれの画素についてもソース・ドレイン領域の不純物の拡散制御を均
一に実施することができ、各ＴＦＴの閾値電圧の変動を抑制すると共に、リークの発生を
防止することができる。
【０１２６】
このように本実施の形態においては、チャネルドープ後にアニール処理を実施し、更に
、ソース・ドレイン領域形成のためのイオン注入後に、アニール処理を実施している。こ
れにより、ソース・ドレイン領域の不純物の拡散制御を高精度且つ均一に実施することを
可能にして、リークの発生を防止することができる。
【０１２７】
なお、ステップＳ１６の半導体層のアニール処理は、チャネルドープ後であって、ＬＤ
Ｄ領域形成のためのイオン注入前であれば、いずれのタイミングで実施してもよい。
【０１２８】
＜第３の実施の形態＞
図８は本発明の第３の実施の形態に係る電気光学装置の製造方法を示すフローチャート
である。図８において図７と同一の手順には同一符号を付して説明を省略する。
【０１２９】
第２の実施の形態では、ステップＳ１７におけるアニール処理は、ＬＤＤ領域形成のた
めのイオン注入及びソース・ドレイン領域形成のためのイオン注入後に行われる。ＬＤＤ
領域とソース・ドレイン領域とでは、イオン濃度が相互に異なる。従って、この状態でア
ニール処理を実施すると、ＬＤＤ領域とソース・ドレイン領域とで不純物の拡散速度が異
なってしまい、ＬＤＤ領域とソース・ドレイン領域との拡散制御が困難である。そうする
と、拡散距離にばらつきが生じてしまし、実質的なＬＤＤ領域の長さが不均一になってし
まうことが考えられる。
【０１３０】
そこで、本実施の形態においては、拡散制御を容易にして、ばらつきの少ない均一な拡
散を可能とするために、ＬＤＤ領域形成のための不純物注入後であって、ソース・ドレイ
ン領域形成のための不純物注入前に、アニール処理を行って、ＬＤＤ領域形成のために使
用した不純物を拡散させて安定な状態にした後、ソース・ドレイン領域を形成するように
している。
【０１３１】
即ち、本実施の形態は、図８に示すように、ステップＳ９のＬＤＤ領域のイオン注入工
程とステップＳ１１のソース・ドレイン領域へのイオン注入工程との間に、ステップＳ１
８のアニール工程を付加した点が第２の実施の形態と異なる。
【０１３２】
ステップＳ１８においては、９００〜１１００℃で、約５〜３０分程度のアニール処理
を実施する。このアニール処理によって、ステップＳ９においてＬＤＤ領域１ｂ，１ｃ及
びソース・ドレイン領域１ｅ，１ｄに注入されたＰイオンは、ＬＤＤ領域１ｂ，１ｃ及び
ソース・ドレイン領域１ｅ，１ｃ全域において拡散されて安定な状態となる。
【０１３３】
次に、ステップＳ１０，Ｓ１１によって、ソース・ドレイン領域１ｅ，１ｄへのＰイオ
ンのイオン注入を行う。次いで、ステップＳ１７において、９００〜１１００℃で、約５
〜３０分程度のアニール処理を実施する。このアニール処理によって、ソース・ドレイン
領域１ｅ，１ｄに導入したＰイオンがソース・ドレイン領域１ｅ，１ｄにおいて拡散して
、安定した状態となる。
【０１３４】
この場合には、ステップＳ１８のアニール工程によって、ＬＤＤ領域のＰイオンについ
ては拡散して安定した状態となっており、安定していないＰイオンは、ソース・ドレイン
領域１ｅ，１ｄにのみ存在する。即ち、ステップＳ１８におけるアニール処理によって拡
散されるＰイオンは、ソース・ドレイン領域１ｅ，１ｄのみに存在し、これらの領域内に
おいてその濃度は一定である。濃度分布が均一であるので、アニール処理を行うと、ソー
ス・ドレイン領域１ｅ，１ｄのＰイオンは均一に拡散する。従って、ステップＳ１８にお
けるアニール処理は、適宜の条件を設定することで、Ｐイオンの拡散制御を容易に行うこ
とが可能である。特に、ソース・ドレイン領域１ｅ，１ｄとＬＤＤ領域１ｂ，１ｃとの境
界部分において、ＰイオンのＬＤＤ領域１ｂ，１ｃ側への拡散距離を比較的容易に制御す
ることができる。これにより、いずれの画素についてもＬＤＤ領域の実質的な長さを均一
にすることができ、各ＴＦＴの閾値電圧の変動を抑制すると共に、リークの発生を防止す
ることができる。
【０１３５】
このように本実施の形態においては、ＬＤＤ領域形成のためのイオン注入後にアニール
処理を実施し、更に、ソース・ドレイン領域形成のためのイオン注入後に、アニール処理
を実施している。これにより、ＬＤＤ領域の実質的な長さを高精度且つ均一に制御するこ
とを可能にして、リークの発生を防止することができる。
【０１３６】
なお、ステップＳ１８のＬＤＤ領域のアニール処理は、ＬＤＤ領域形成のためのイオン
注入後であって、ソース・ドレイン領域形成のためのイオン注入前であれば、いずれのタ
イミングで実施してもよい。
【０１３７】
また、上記第１乃至第３の実施の形態を適宜組み合わせて実施してもよいことは明らか
である。
【０１３８】
なお、本発明は、アクティブマトリクス型の各種液晶パネル（例えば、ＴＦＴ（薄膜ト
ランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネ
ル）に同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロ
ルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、
電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surf
ace-Conduction Electron-Emitter Display 等）などの各種の電気光学装置においても本
発明を同様に適用することが可能である。
【図面の簡単な説明】
【０１３９】
【図１】本実施の形態に係る電気光学装置の製造方法を示すフローチャート。
【図２】本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。
【図４】図２及び図３の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】図２及び図３の液晶装置の画素構造を詳細に示す断面図。
【図６】基板の製造方法を示すフローチャート。
【図７】本発明の第２の実施の形態に係る電気光学装置の製造方法を示すフローチャート。
【図８】本発明の第３の実施の形態に係る電気光学装置の製造方法を示すフローチャート。
【符号の説明】
【０１４０】
Ｓ１…半導体層成膜工程、Ｓ４…ゲート酸化工程、Ｓ６…チャネルドープ工程、Ｓ９
…ＬＤＤイオン注入工程、Ｓ１１…ソース・ドレイン領域のイオン注入工程、Ｓ１２…低
温アニール工程、Ｓ１３…層間絶縁膜堆積工程、Ｓ１４…活性化アニール工程。  
【図１】
2007147813.tif 000003
【図２】
2007147813.tif 000004
【図３】
2007147813.tif 000005
【図４】
2007147813.tif 000006
【図５】
2007147813.tif 000007
【図６】
2007147813.tif 000008
【図７】
2007147813.tif 000009
【図８】
2007147813.tif 000010