(57)【要約】【課題】配線形成時において、エッチングストッパー膜にピンホールが発生することを防止して下層配線層Ｃｕの溶解を抑制できる多層配線形成技術を提供する。【解決手段】基板上に第１絶縁膜２を形成する工程と、第１絶縁膜中に表面が露出するように下層配線層１を形成する工程と、下層配線層上を含む第１絶縁膜上に、少なくとも後の工程によりコンタクトホールが形成される領域に当該領域の周辺部に比べて膜厚が大きい厚膜部１０ａを有する第２絶縁膜１０を形成する工程と、第２絶縁膜上に少なくとも１層からなる第３絶縁膜４を形成する工程と、第３絶縁膜中および第２絶縁膜中に底面が下層配線層に達するようにコンタクトホール８を形成する工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成された第１絶縁膜と、
前記第１絶縁膜中に表面が露出するように形成された下層配線層と、
前記下層配線層上を含む前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された少なくとも１層からなる第３絶縁膜と、
前記第３絶縁膜中および前記第２絶縁膜中に底面が前記下層配線層に達するように形成されたコンタクトホールとを備え、
前記第２絶縁膜は前記コンタクトホールが形成された領域に隣接した周囲領域の少なくとも一部に当該周囲領域外の周辺部に比べて膜厚が大きい厚膜部を有することを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜における厚膜部は、前記コンタクトホールが形成された領域に隣接した全周囲の周囲領域に存在している請求項１に記載の半導体装置。
【請求項３】
基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜中に表面が露出するように下層配線層を形成する工程と、
前記下層配線層上を含む前記第１絶縁膜上に、少なくとも後の工程によりコンタクトホールが形成される領域に当該領域の周辺部に比べて膜厚が大きい厚膜部を有する第２絶縁膜を形成する工程と、
前記第２絶縁膜上に少なくとも１層からなる第３絶縁膜を形成する工程と、
前記第３絶縁膜中および前記第２絶縁膜中に底面が前記下層配線層に達するように前記コンタクトホールを形成する工程とを備える半導体装置の製造方法。
【請求項４】
前記厚膜部を有する第２絶縁膜を形成する工程は、
前記下層配線層上を含む前記第１絶縁膜上に前記第２絶縁膜を形成する第１工程と、
前記第２絶縁膜における前記コンタクトホールを形成する領域上以外が開口されたマスクパターンを形成する第２工程と、
前記第２絶縁膜における前記マスクパターンが形成されていない開口領域を所定膜厚までエッチング除去する第３工程と、
前記マスクパターンを除去する第４工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記厚膜部を有する第２絶縁膜を形成する工程は、
前記下層配線層上を含む前記第１絶縁膜上に下層第２絶縁膜を形成する第１工程と、
前記下層第２絶縁膜における前記コンタクトホールを形成する領域上に開口部を有するマスクパターンを形成する第２工程と、
前記開口部上を含む前記マスクパターン上に上層第２絶縁膜を形成する第３工程と、
前記開口部内に所定膜厚の前記上層第２絶縁膜が残存するように、前記上層第２絶縁膜および前記マスクパターンを全面エッチバックする第４工程と、
残存する前記マスクパターンを除去する第５工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項６】
前記厚膜部を有する第２絶縁膜を形成する工程は、
前記下層配線層上における前記コンタクトホールを形成する領域に開口部を有するマスクパターンを形成する第１工程と、
前記開口部上を含む前記マスクパターン上に下層第２絶縁膜を形成する第２工程と、
前記開口部内に所定膜厚の前記下層第２絶縁膜が残存するように、前記下層第２絶縁膜および前記マスクパターンを全面エッチバックする第３工程と、
残存する前記マスクパターンを除去する第４工程と、
残存する前記下層第２絶縁膜上を含む前記下層配線層上および前記第１絶縁膜上に、上層第２絶縁膜を形成する第５工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項７】
前記厚膜部を有する第２絶縁膜を形成する工程は、
前記下層配線層上における前記コンタクトホールを形成する領域に開口部を有するマスクパターンを形成する第１工程と、
前記マスクパターンを用いて、前記開口部内に前記第２絶縁膜の成長を促進させる元素を注入する第２工程と、
前記マスクパターンを除去する第３工程と、
前記第２絶縁膜の成長を促進させる元素が注入された領域を含む前記下層配線層上および前記第１絶縁膜上に、前記第２絶縁膜を形成する第４工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項８】
前記厚膜部を有する第２絶縁膜を形成する工程は、
前記下層配線層上における前記コンタクトホールを形成する領域上以外が開口されたマスクパターンを形成する第１工程と、
前記マスクパターンを用いて、前記開口部内に前記第２絶縁膜の成長を抑制する元素を注入する第２工程と、
前記マスクパターンを除去する第３工程と、
前記第２絶縁膜の成長を抑制する元素が注入された領域を含む前記下層配線層上および前記第１絶縁膜上に、前記第２絶縁膜を形成する第４工程とを含む請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に絶縁膜中にエッチングストッパー膜を有する配線構造の加工技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速動作化および製造コストの抑制といった課題に対するひとつの解として、多層配線の微細化が進んでいる。しかしながら一方で、多層配線の微細化に伴い、配線の電気抵抗および配線間の電気容量の増大による配線遅延（ＲＣ遅延）の問題が表面化し、これが半導体装置の動作速度を律速するようになった。そこで、配線の電気抵抗を低減するため、配線材料としてＡｌでなくＣｕを用いる、あるいは配線間の電気容量を低減するため絶縁膜に低誘電率材料を用いる、といった対策が広く行なわれるようになった。
【０００３】
ここで、配線材料として用いられるＣｕは反応性イオンエッチングによる加工が困難なため、Ｃｕを配線材料として用いるためにはダマシン（Ｄａｍａｓｃｅｎｅ）法を用いた配線形成がなされる。図１２にダマシン法を用いたＣｕ配線形成工程の一例を示す。ダマシン法としては、配線層とビアプラグとを段階的に形成していくシングルダマシン法と、配線層およびビアプラグを同時に形成するデュアルダマシン法が知られているが、ここではデュアルダマシン法の従来例を示す（例えば特許文献１参照）。
【０００４】
まず、図１２（ａ）に示すように、Ｃｕを含む下層配線層３１および下層絶縁膜３２上に、Ｃｕの拡散防止膜３３として例えばＳｉＮ膜をプラズマＣＶＤ法によって形成し、次いで層間絶縁膜３４を形成する。層間絶縁膜３４としては従来用いられているＳｉＯ2をプラズマＣＶＤ法によって成膜してもよいが、さらなる配線遅延低減のため、上述した低誘電率材料を用いることが好ましい。ここで低誘電率材料とは、ＳｉＯ2の比誘電率、すなわち４．１〜４．２程度より低い比誘電率を有する材料であり、プラズマＣＶＤ法により成膜するＳｉＯＣ系膜、ＳｉＯＦ系膜や、塗布法により成膜する有機ＳＯＧ膜、無機ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜、有機ポリマー膜などが挙げられる。なお、これらの膜は基板上に形成されるものであるが、下層配線層３１および下層絶縁膜３２が最下層とは限らないので、基板の図示は省略した。
【０００５】
次に、エッチング阻止膜３５を形成し、さらに上層絶縁膜３６を形成する。エッチング阻止膜３５としては、例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜など、上層絶縁膜３６に対してエッチング選択比の高い材料を選択する。上層絶縁膜３６はＳｉＯ2膜の他、層間絶縁膜３４と同様に低誘電率の材料を用いてもよい。
【０００６】
次に、図１２（ｂ）に示すように、ホール形状がパターニングされた第１のレジストパターン３７をマスクとして異方性エッチングを行い、ビアホール３８を開口する。次に、図１２（ｃ）に示すように、第１のレジストパターン３７を除去した後、溝形状にパターニングされた第２のレジストパターン３９をマスクとして異方性エッチングを行い、上層配線用溝４０を開口する。このときエッチング阻止膜３５によって層間絶縁膜３４へのエッチング進行が阻止される。
【０００７】
次に、図１２（ｄ）に示すように、ビアホール３８および上層配線用溝４０内面全体をバリアメタル４１で被覆した後、Ｃｕなどの配線金属４２を埋め込む。バリアメタル４１の形成は、Ｃｕの拡散防止や絶縁膜との密着性向上などを目的とし、一般には高融点金属（例えばＴａやＴｉまたはそれらの窒化物）をＰＶＤ法などによって成膜する。また、配線金属４２を形成するＣｕは、めっき法などによってビアホール３８および上層配線用溝４０を埋め込みながら上層絶縁膜３６上を覆うように形成した後、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）を施して、ビアホール３８および上層配線用溝４０を埋め込んだＣｕ以外を除去することによりビアプラグおよび上層配線を形成する。
【０００８】
以上に述べたダマシン法を用いた配線形成プロセスにおいては、エッチング阻止膜３５は、オーバーエッチングによるビアホール３８の変形を防止し、配置の粗密に拘らず同一の寸法を有するビアホール３８および上層配線用溝４０を形成し、結果として信頼性を確保するために重要な役割を果たす。
【特許文献１】特開２０００−０９１４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の従来例においては、ホール形状にパターニングされた第１のレジストパターン３７をマスクとしてドライエッチングを行い、ビアホール３８を開口した際に、下層配線層３１のＣｕの拡散防止膜３３には、それ自身の膜厚バラツキおよび上記のドライエッチングバラツキが原因で局所的にピンホールが形成され、レジストパターン３７及び残渣を除去するための例えば洗浄処理の際に、下層配線層３１のＣｕが洗浄液等によって溶解する場合があり、このことは上層配線の埋め込み特性及び配線信頼性に大きな影響を及ぼす可能性がある。
【００１０】
本発明は上記の課題に鑑みてなされたものであり、配線形成時において、絶縁膜中のエッチングストッパー膜にピンホールが発生することを防止し、その結果、下層配線層Ｃｕの溶解を抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、基板上に形成された第１絶縁膜と、前記第１絶縁膜中に表面が露出するように形成された下層配線層と、前記下層配線層上を含む前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された少なくとも１層からなる第３絶縁膜と、前記第３絶縁膜中および前記第２絶縁膜中に底面が前記下層配線層に達するように形成されたコンタクトホールとを備え、前記第２絶縁膜は前記コンタクトホールが形成された領域に隣接した周囲領域の少なくとも一部に当該周囲領域外の周辺部に比べて膜厚が大きい厚膜部を有することを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜中に表面が露出するように下層配線層を形成する工程と、前記下層配線層上を含む前記第１絶縁膜上に、少なくとも後の工程によりコンタクトホールが形成される領域に当該領域の周辺部に比べて膜厚が大きい厚膜部を有する第２絶縁膜を形成する工程と、前記第２絶縁膜上に少なくとも１層からなる第３絶縁膜を形成する工程と、前記第３絶縁膜中および前記第２絶縁膜中に底面が前記下層配線層に達するように前記コンタクトホールを形成する工程とを備える。
【発明の効果】
【００１３】
本発明に係る半導体装置およびその製造方法によれば、第２絶縁膜はコンタクトホールが形成される領域に当該領域の周辺部に比べて膜厚が大きい厚膜部を有するので、配線形成時において、絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることが抑制される。その結果、下層配線層のＣｕが溶解することを抑制でき、信頼性の高い多層配線形成技術を提供することができる。
【発明を実施するための最良の形態】
【００１４】
上記構成の本発明の半導体装置において、前記第２絶縁膜における厚膜部は、前記コンタクトホールが形成された領域に隣接した全周囲の周囲領域に存在しているしていることが好ましい。
【００１５】
また、上記構成の本発明の半導体装置の製造方法において、前記厚膜部を有する第２絶縁膜を形成する工程は、前記下層配線層上を含む前記第１絶縁膜上に前記第２絶縁膜を形成する第１工程と、前記第２絶縁膜における前記コンタクトホールを形成する領域上以外が開口されたマスクパターンを形成する第２工程と、前記第２絶縁膜における前記マスクパターンが形成されていない開口領域を所定膜厚までエッチング除去する第３工程と、前記マスクパターンを除去する第４工程とを含むことが好ましい。
【００１６】
あるいは、前記厚膜部を有する第２絶縁膜を形成する工程は、前記下層配線層上を含む前記第１絶縁膜上に下層第２絶縁膜を形成する第１工程と、前記下層第２絶縁膜における前記コンタクトホールを形成する領域上に開口部を有するマスクパターンを形成する第２工程と、前記開口部上を含む前記マスクパターン上に上層第２絶縁膜を形成する第３工程と、前記開口部内に所定膜厚の前記上層第２絶縁膜が残存するように、前記上層第２絶縁膜および前記マスクパターンを全面エッチバックする第４工程と、残存する前記マスクパターンを除去する第５工程とを含むことが好ましい。
【００１７】
あるいは、前記厚膜部を有する第２絶縁膜を形成する工程は、前記下層配線層上における前記コンタクトホールを形成する領域に開口部を有するマスクパターンを形成する第１工程と、前記開口部上を含む前記マスクパターン上に下層第２絶縁膜を形成する第２工程と、前記開口部内に所定膜厚の前記下層第２絶縁膜が残存するように、前記下層第２絶縁膜および前記マスクパターンを全面エッチバックする第３工程と、残存する前記マスクパターンを除去する第４工程と、残存する前記下層第２絶縁膜上を含む前記下層配線層上および前記第１絶縁膜上に、上層第２絶縁膜を形成する第５工程とを含むことが好ましい。
【００１８】
あるいは、前記厚膜部を有する第２絶縁膜を形成する工程は、前記下層配線層上における前記コンタクトホールを形成する領域に開口部を有するマスクパターンを形成する第１工程と、前記マスクパターンを用いて、前記開口部内に前記第２絶縁膜の成長を促進させる元素を注入する第２工程と、前記マスクパターンを除去する第３工程と、前記第２絶縁膜の成長を促進させる元素が注入された領域を含む前記下層配線層上および前記第１絶縁膜上に、前記第２絶縁膜を形成する第４工程とを含むことが好ましい。
【００１９】
あるいは、前記厚膜部を有する第２絶縁膜を形成する工程は、前記下層配線層上における前記コンタクトホールを形成する領域上以外が開口されたマスクパターンを形成する第１工程と、前記マスクパターンを用いて、前記開口部内に前記第２絶縁膜の成長を抑制する元素を注入する第２工程と、前記マスクパターンを除去する第３工程と、前記第２絶縁膜の成長を抑制する元素が注入された領域を含む前記下層配線層上および前記第１絶縁膜上に、前記第２絶縁膜を形成する第４工程とを含むことが好ましい。
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照して説明する。
【００２１】
まず、本発明の実施形態の特徴について、図１を参照して説明する。図１（ａ）は、本発明の実施形態における半導体装置の製造方法の工程中、埋め込み配線を形成するためのホールパターンドライエッチ直前の断面図、図１（ｂ）は、ホールパターンドライエッチ直後の断面図である。
【００２２】
図１（ａ）に示す状態では、下層とこれから形成する上層配線を接続するための下層配線層１として銅（Ｃｕ）が、第１絶縁膜２に埋め込まれている。その上層には第２絶縁膜（Ｃｕの拡散防止膜）３、第３絶縁膜（層間絶縁膜）４、第４絶縁膜（エッチング阻止膜）５、及び第５絶縁膜（上層絶縁膜）６が順次形成されている。第２絶縁膜３には、後の工程でホールが開口されるホール開口部に対応して、周辺の領域よりも膜厚が大きい厚膜部３ａが設けられている。第５絶縁膜６上には、通常のリソグラフィ技術を用いてホール形成部が開口されたレジストパターン７が設けられている。
【００２３】
図１（ｂ）に示す状態では、レジストパターン７をマスクとしたドライエッチングによりホールパターン８が形成されている。図１（ｂ）に示す工程以降は、図１２（ｃ）、（ｄ）に示した工程と同様である。
【００２４】
第２絶縁膜３がホール開口部に対応する厚膜部３ａを有するので、図１（ｂ）に示すホールパターン８のエッチングに際しては、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜３にピンホールが形成される可能性は低い。その結果、レジストパターン及び残渣を除去するための、例えば洗浄処理の際に、第２絶縁膜３に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００２５】
以下に説明する各実施形態では、第２絶縁膜に厚膜部を形成するための種々の方法について示す。
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置およびその製造方法について、図２及び図３を参照しながら説明する。図２は、本実施形態における半導体装置の製造方法の工程を示す断面図である。図２（ａ）に示すように、半導体装置を構成する第１絶縁膜２には、これから形成する上層配線と接続される下層配線層１として銅（Ｃｕ）が埋め込まれている。
【００２７】
まず、図２（ｂ）に示すように、ＳｉＮ膜またはＳｉＣ膜等からなる第２絶縁膜１０をプラズマＣＶＤ法により１２０ｎｍの膜厚で成膜する。ここで、ＳｉＮ膜を成膜する場合は、モノシランとアンモニア、またはジクロロシランとアンモニア等の混合ガスを用い、３００℃〜５００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する場合は、トリメチルシランとアンモニアの混合ガス等を用い、３００℃〜５００℃にて成膜を行う。また第２絶縁膜１０を積層構造、例えばＳｉＯ2／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ2／ＳｉＣＮ等の構造にしてもよい。
【００２８】
次に、図２（ｃ）に示すように、フォトレジストを塗布し、通常のリソグラフィ技術を用いて、後にホールを形成する領域のみにフォトレジストを残したレジストパターン１１を形成する。つまり、図１（ｂ）におけるホールパターン８を形成するためのマスクとは逆の反転マスクを用いて、ホールパターン８が形成される箇所のみレジストパターン１１が残るようにする。
【００２９】
次に、図２（ｄ）に示すように、このレジストパターン１１をマスクとして通常のドライエッチング技術を用いて、第２絶縁膜１０の上部のみを選択的に約６０ｎｍエッチングし、通常の酸素プラズマによる灰化処理及びフッ素化合物を含有する洗浄液を用いた洗浄処理を行なう。これにより、第２絶縁膜１０に、後のホールパターン開口部のみが周辺よりも約６０ｎｍ厚くなった厚膜部１０ａが形成される。
【００３０】
なお、ここでは、第２絶縁膜１０における厚膜部１０ａの領域を、後のホールパターン開口部のみに対応させたが、後のホールパターン開口部がマスクずれ等により、設計値よりもずれた位置に開口される場合（マスクマージン）を考慮して、厚膜部１０ａの領域の周縁部が、後のホールパターン開口部よりも外側になるように大きめにしておいてもよい。そのためには、例えばフォトリソ工程における露光時間を調整する等の方法を用いることができる。
【００３１】
また、本実施形態において、第２絶縁膜１０における厚膜部１０ａをホール開口部のみとし、その周囲を薄膜化しているのは、第２絶縁膜１０全体を厚膜化すると、層間絶縁膜による配線容量が変動し、配線特性に影響を及ぼすという問題が発生するためである。
【００３２】
次に、図２（ｅ）に示すように、低誘電率を有するＳｉＯＣ膜からなる第３絶縁膜４をプラズマＣＶＤ法により４００ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜５００℃にて行う。また、ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜を用いることもできる。なお、本実施形態の有効性は低誘電率の材料に限られないので、ＳｉＯ2膜をプラズマＣＶＤ法などにより成膜してもよい。次に、第３絶縁膜４上にエッチング阻止膜である第４絶縁膜５を形成し、さらに第４絶縁膜５上に第５絶縁膜６を形成する。エッチング阻止膜である第４絶縁膜５としては、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜等の、第５絶縁膜６に対してエッチング選択比の高い材料を選択する。第５絶縁膜６としては、ＳｉＯ2膜の他、第３絶縁膜４と同様に低誘電率の材料を用いてもよい。その後、ホールレジストパターン７を形成する。
【００３３】
次に、図２（ｆ）に示すように、ホールレジストパターン７をマスクとして、第３〜第５絶縁膜４〜６を公知のドライエッチング方法を用いてドライエッチングして、ホールパターン８を形成する。このとき、ホール開口部のみ下層の第２絶縁膜１０に厚膜部１０ａが形成されているため、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜１０にピンホールが形成される可能性は低い。その結果、レジストパターン及び残渣を除去するための例えば洗浄処理の際に、第２絶縁膜１０に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００３４】
以降の工程は、図１２（ｃ）、（ｄ）に示した工程と同様であり、説明の繰り返しを省略する。
【００３５】
図３に、本実施形態及び従来例の配線形成方法で各々形成されたＣｕコンタクトチェーンについて、電気的特性（オープン不良率）の比較結果を示す。いづれの配線形成方法についても、３枚の半導体基板上に形成された各Ｃｕコンタクトチェーンについての測定結果の平均値である。この結果より、従来例よりも本実施形態の配線形成方法で形成されたＣｕコンタクトチェーンの方が、オープン不良率が低いことがわかる。これは、第２絶縁膜１０でのピンホール形成が抑制され、第２絶縁膜１０に形成されるピンホールに起因する下層配線層１のＣｕの溶解が抑制されているためと考えられる。
【００３６】
以上のように、本実施形態の半導体装置およびその製造方法を用いることで、配線形成時において、少ない工程数の増加で絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることを抑制し、その結果、下層配線層１のＣｕが溶解することを抑制でき、ひいては信頼性の高い多層配線形成技術を提供することができる。
【００３７】
（第２の実施形態）
本発明の第２の実施形態における半導体装置の製造方法について、図４及び図５を参照しながら説明する。なお、図２に示した要素と同一の要素については同一の参照番号を付して説明する。
【００３８】
図４は、本実施形態における半導体装置の製造方法の工程を示す断面図である。図４（ａ）に示すように、半導体装置を構成する第１絶縁膜２には、これから形成する上層配線と接続される下層配線層１として銅（Ｃｕ）が埋め込まれている。
【００３９】
まず、図４（ｂ）に示すように、ＳｉＮ膜またはＳｉＣ膜等からなる下層第２絶縁膜１２Ａを、プラズマＣＶＤ法により約６０ｎｍの膜厚で成膜する。ここで、ＳｉＮ膜を成膜する場合は、モノシランとアンモニア、またはジクロロシランとアンモニア等の混合ガスを用い、３００℃〜５００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する場合は、トリメチルシランとアンモニアの混合ガス等を用い、３００℃〜５００℃にて成膜を行う。また下層第２絶縁膜１２Ａを積層構造、例えばＳｉＯ2／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ2／ＳｉＣＮなどの構造にしてもよい。
【００４０】
次に、図４（ｃ）に示すように、フォトレジストを塗布し、通常のリソグラフィ技術を用いて、後にホールを形成する領域のみを開口したレジストパターン１３を形成する。つまり、図１（ｂ）におけるホールパターン８を形成するためのマスクと同一マスクを用いて、ホールパターンが形成される箇所のみレジストパターン１３が開口されるようにする。
【００４１】
次に、図４（ｄ）に示すように、このレジストパターン１３上に、先に形成した下層第２絶縁膜１２Ａと同一種の上層第２絶縁膜１２Ｂを約１２０ｎｍ成膜する。これにより、レジストパターン１３の開口部内は上層第２絶縁膜１２Ｂで埋め込まれ、さらにレジストパターン１３上にも上層第２絶縁膜１２Ｂが形成される。
【００４２】
次に、図４（ｅ）に示すように、通常のドライエッチング技術を用いて上層第２絶縁膜１２Ｂを、レジストパターン１３が露出した後所定時間を経過するまで全面エッチバックする。その後、通常の酸素プラズマによる灰化処理及びフッ素化合物を含有する洗浄液を用いた洗浄処理によりレジストパターン１３を除去する。それにより、下層第２絶縁膜１２Ａ上に、ホールパターン開口部のみに周囲よりも約６０ｎｍ厚い厚膜部１４を有する第２絶縁膜１２が形成される。
【００４３】
なお、ここでは、下層第２絶縁膜１２Ａに形成される厚膜部１４の領域を、後のホールパターン開口部のみに対応させたが、後のホールパターン開口部がマスクずれ等により、設計値よりもずれた位置に開口される場合（マスクマージン）を考慮して、厚膜部１４の領域の周縁部が、後のホールパターン開口部よりも外側になるように大きめにしておいてもよい。そのためには、例えばフォトリソ工程における露光時間を調整する等の方法を用いることができる。
【００４４】
また、本実施形態において、ホール開口部のみに厚膜部１４を設け、その周囲を薄膜化しているのは、第１の実施形態において説明したことと同じ理由に基づく。
【００４５】
次に、図４（ｆ）に示すように、低誘電率を有するＳｉＯＣ膜からなる第３絶縁膜４をプラズマＣＶＤ法により４００ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜５００℃にて行う。また、ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜を用いることもできる。なお、本実施形態の有効性は低誘電率の材料に限られないので、ＳｉＯ2膜をプラズマＣＶＤ法などにより成膜してもよい。次に、第３絶縁膜４上にエッチング阻止膜である第４絶縁膜５を形成し、さらに第４絶縁膜５上に第５絶縁膜６を形成する。エッチング阻止膜である第４絶縁膜５としては、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜等の第５絶縁膜６に対してエッチング選択比の高い材料を選択する。第５絶縁膜６としては、ＳｉＯ2膜の他、第３絶縁膜４と同様に低誘電率の材料を用いてもよい。その後、ホールレジストパターン７を形成する。
【００４６】
次に、図４（ｇ）に示すように、ホールレジストパターン７をマスクとして、第３〜第５絶縁膜４〜６を公知のドライエッチング方法を用いてドライエッチングして、ホールパターン８を形成する。このとき、ホール開口部のみ第２絶縁膜１２に厚膜部１４が設けられているため、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜１２にピンホールが形成される可能性は低く、レジストパターン及び残渣を除去するための例えば洗浄処理の際に第２絶縁膜１２に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００４７】
以降の工程は、図１２（ｃ）、（ｄ）に示した工程と同様であり、説明の繰り返しを省略する。
【００４８】
図５に、本実施形態及び従来例の配線形成方法で各々形成されたＣｕコンタクトチェーンについて、電気的特性（オープン不良率）の比較結果を示す。いづれの配線形成方法についても、３枚の半導体基板上に形成された各Ｃｕコンタクトチェーンについての測定結果の平均値である。この結果より、従来例よりも本実施形態の配線形成方法で形成されたＣｕコンタクトチェーンの方が、オープン不良率が低いことがわかる。これは、第２絶縁膜１２でのピンホール形成が抑制され、第２絶縁膜１２に形成されるピンホールに起因する下層配線層１のＣｕの溶解が抑制されているためと考えられる。
【００４９】
以上のように、本実施形態の半導体装置およびその製造方法を用いることで、配線形成時において、少ない工程数の増加で絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることを抑制し、その結果、下層配線層のＣｕが溶解することを抑制でき、ひいては信頼性の高い多層配線形成技術を提供することができる。
【００５０】
なお、本実施形態では、第１の実施形態と比べて工程数は若干増加するものの、ホールパターン形成用マスクと同じマスクを第２絶縁膜に対する部分的な厚膜部形成に利用できるため、コスト削減効果が大きい。
【００５１】
（第３の実施形態）
本発明の第３の実施形態における半導体装置の製造方法について、図６及び図７を参照しながら説明する。なお、図２に示した要素と同一の要素については同一の参照番号を付して説明する。
【００５２】
図６は、本実施形態における半導体装置の製造方法の工程を示す断面図である。図６（ａ）に示すように、半導体装置を構成する第１絶縁膜２には、これから形成する上層配線と接続される下層配線層１として銅（Ｃｕ）が埋め込まれている。
【００５３】
まず、図６（ｂ）に示すように、フォトレジストを塗布し、通常のリソグラフィ技術を用いて、後にホールを形成する領域のみを開口したレジストパターン１５を形成する。この時のパターニングは、図１におけるホールパターン８を形成するためのマスクと同じマスクを用いて行う。
【００５４】
次に、図６（ｃ）に示すように、ＳｉＮ膜またはＳｉＣ膜等からなる下層第２絶縁膜１６ＡをプラズマＣＶＤ法により約１２０ｎｍの膜厚で成膜する。これにより、ホールパターンの開口部内は下層第２絶縁膜１６Ａで埋め込まれ、さらにレジストパターン１５上にも下層第２絶縁膜１６Ａが形成される。ここで、ＳｉＮ膜を成膜する場合は、モノシランとアンモニア、またはジクロロシランとアンモニア等の混合ガスを用い、３００℃〜５００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する場合は、トリメチルシランとアンモニアの混合ガス等を用い、３００℃〜５００℃にて成膜を行う。また下層第２絶縁膜１６Ａを積層構造、例えばＳｉＯ2／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ2／ＳｉＣＮなどの構造にしてもよい。
【００５５】
次に、図６（ｄ）に示すように、通常のドライエッチング技術を用いて下層第２絶縁膜１６Ａを、レジストパターン１５が露出した後所定時間を経過するまで全面エッチバックする。その後、通常の酸素プラズマによる灰化処理及びフッ素化合物を含有する洗浄液を用いた洗浄処理により、レジストパターン１５を除去してホールパターン開口部のみに約６０ｎｍの膜厚の下層第２絶縁膜１６Ａを残す。
【００５６】
次に、図６（ｅ）に示すように、再度、先に形成した下層第２絶縁膜１６Ａと同一種の上層第２絶縁膜１６Ｂを約６０ｎｍ成膜する。これにより、ホールパターン開口部のみ周囲よりも６０ｎｍ厚い厚膜部１７が設けられた第２絶縁膜１６を形成する。
【００５７】
なお、ここでは、第２絶縁膜１６に形成される厚膜部１７の領域を、後のホールパターン開口部のみに対応させたが、後のホールパターン開口部がマスクずれ等により、設計値よりもずれた位置に開口される場合（マスクマージン）を考慮して、厚膜部１７の領域の周縁部が、後のホールパターン開口部よりも外側になるように大きめにしておいてもよい。そのためには、例えばフォトリソ工程における露光時間を調整する等の方法を用いることができる。
【００５８】
また、本実施形態において、ホール開口部のみに厚膜部１７を設け、その周囲を薄膜化しているのは、第１の実施形態において説明したことと同じ理由に基づく。
【００５９】
次に、図６（ｆ）に示すように、低誘電率を有するＳｉＯＣ膜からなる第３絶縁膜４をプラズマＣＶＤ法により４００ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜５００℃にて行う。また、ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜を用いることもできる。なお、本実施形態の有効性は低誘電率の材料に限られないので、ＳｉＯ2膜をプラズマＣＶＤ法などにより成膜してもよい。次に、第３絶縁膜４上にエッチング阻止膜である第４絶縁膜５を形成し、さらに第４絶縁膜５上に第５絶縁膜６を形成する。ここで、エッチング阻止膜である第４絶縁膜５としては、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜等の第５絶縁膜６に対してエッチング選択比の高い材料を選択する。第５絶縁膜６としては、ＳｉＯ2膜の他、第３絶縁膜４と同様に低誘電率の材料を用いてもよい。その後、ホールレジストパターン７を形成する。
【００６０】
次に、図６（ｇ）に示すように、ホールレジストパターン７をマスクとして、第３〜第５絶縁膜４〜６を公知のドライエッチング方法を用いてドライエッチングして、ホールパターン８を形成する。このとき、ホール開口部のみ下層の第２絶縁膜１６に厚膜部１７が設けられているため、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜１６にピンホールが形成される可能性は低い。従って、レジストパターン及び残渣を除去するための例えば洗浄処理の際に第２絶縁膜１６に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００６１】
以降の工程は、図１２（ｃ）、（ｄ）に示した工程と同様であり、説明の繰り返しを省略する。
【００６２】
図７に、本実施形態及び従来例の配線形成方法で各々形成されたＣｕコンタクトチェーンについて、電気的特性（オープン不良率）の比較結果を示す。いづれの配線形成方法についても、３枚の半導体基板上に形成された各Ｃｕコンタクトチェーンについての測定結果の平均値である。この結果より、従来例よりも本実施形態の配線形成方法で形成されたＣｕコンタクトチェーンの方が、オープン不良率が低いことがわかる。これは、第２絶縁膜１６でのピンホール形成が抑制され、第２絶縁膜１６に形成されるピンホールに起因する下層配線層１のＣｕの溶解が抑制されているためと考えられる。
【００６３】
以上のように、本実施形態の半導体装置およびその製造方法を用いることで、配線形成時において、少ない工程数の増加で絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることを抑制し、その結果、下層配線層のＣｕが溶解することを抑制でき、ひいては信頼性の高い多層配線形成技術を提供することができる。
【００６４】
なお、本実施形態では、第１の実施形態と比べて工程数は若干増加するものの、ホールパターン形成用マスクと同じマスクを第２絶縁膜の部分的な厚膜部の形成に利用できるため、コスト削減効果が大きい。
【００６５】
（第４の実施形態）
本発明の第４の実施形態における半導体装置の製造方法について、図８及び図９を参照しながら説明する。なお、図２に示した要素と同一の要素については同一の参照番号を付して説明する。
【００６６】
図８は、本実施形態における半導体装置の製造方法の工程を示す断面図である。図８（ａ）に示すように、半導体装置を構成する第１絶縁膜２には、これから形成する上層配線と接続される下層配線層１として銅（Ｃｕ）が埋め込まれている。
【００６７】
まず、図８（ｂ）に示すように、フォトレジストを塗布し、通常のリソグラフィ技術を用いて、後にホールを形成する領域のみを開口したレジストパターン１８を形成する。この時のパターニングは、図１におけるホールパターン８を形成するためのマスクと同じマスクを用いて行う。
【００６８】
次に、図８（ｃ）に示すように、レジストパターン１８越しにレジスト開口部に例えばボロンを注入し、その後、レジストパターン１８を除去する。このボロンの注入により、半導体基板のレジスト開口部のみ、局所的にフリーホールを増大させ、図８（ｄ）の工程での第２絶縁膜１９の成膜レートを上昇させることができる。
【００６９】
次に、図８（ｄ）に示すように、ＳｉＮ膜またはＳｉＣ膜等からなる第２絶縁膜１９をプラズマＣＶＤ法により成膜する。このとき、図８（ｃ）の工程でフリーホールを増大させていたレジスト開口部のみ、第２絶縁膜１９の成膜レートが上昇するため、レジスト開口部では膜厚が約１２０ｎｍ、周辺部では膜厚が約６０ｎｍに成膜され、厚膜部１９ａが形成される。ここで、ＳｉＮ膜を成膜する場合は、モノシランとアンモニア、またはジクロロシランとアンモニア等の混合ガスを用い、３００℃〜５００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する場合は、トリメチルシランとアンモニアの混合ガス等を用い、３００℃〜５００℃にて成膜を行う。また第２絶縁膜１９を積層構造、例えばＳｉＯ2／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ2／ＳｉＣＮなどの構造にしてもよい。
【００７０】
なお、ここでは、第２絶縁膜１９に形成される厚膜部１９ａの領域を、後のホールパターン開口部のみに対応させたが、後のホールパターン開口部がマスクずれ等により、設計値よりもずれた位置に開口される場合（マスクマージン）を考慮して、厚膜部１９ａの領域の周縁部が、後のホールパターン開口部よりも外側になるように大きめにしておいてもよい。そのためには、例えばフォトリソ工程における露光時間を調整する等の方法を用いることができる。
【００７１】
また、本実施形態において、ホール開口部のみに厚膜部１９ａを設け、その周囲を薄膜化しているのは、第１の実施形態において説明したことと同じ理由に基づく。
【００７２】
次に、図８（ｅ）に示すように、低誘電率を有するＳｉＯＣ膜からなる第３絶縁膜４をプラズマＣＶＤ法により４００ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜５００℃にて行う。また、ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜を用いることもできる。また、本実施形態の有効性は低誘電率の材料に限られないので、ＳｉＯ2膜をプラズマＣＶＤ法などにより成膜してもよい。次に、第３絶縁膜４上にエッチング阻止膜である第４絶縁膜５を形成し、さらに第４絶縁膜５上に第５絶縁膜６を形成する。ここで、エッチング阻止膜である第４絶縁膜５としては、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜等の第５絶縁膜６に対してエッチング選択比の高い材料を選択する。第５絶縁膜６としては、ＳｉＯ2膜の他、第３絶縁膜４と同様に低誘電率の材料を用いてもよい。その後、ホールレジストパターン７を形成する。
【００７３】
次に、図８（ｆ）に示すように、ホールレジストパターン７をマスクとして、第３〜第５絶縁膜４〜６を公知のドライエッチング方法を用いてドライエッチングして、ホールパターン８を形成する。このとき、ホール開口部のみ下層の第２絶縁膜１９が厚く形成されているため、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜１９にピンホールが形成される可能性は低い。従って、レジストパターン及び残渣を除去するための例えば洗浄処理の際に第２絶縁膜１９に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００７４】
以降の工程は、図１２（ｃ）、（ｄ）に示した工程と同様であり、説明の繰り返しを省略する。
【００７５】
図９に、本実施形態及び従来例の配線形成方法で各々形成されたＣｕコンタクトチェーンについて、電気的特性（オープン不良率）の比較結果を示す。いづれの配線形成方法についても、３枚の半導体基板上に形成された各Ｃｕコンタクトチェーンについての測定結果の平均値である。この結果より、従来例よりも本実施形態の配線形成方法で形成されたＣｕコンタクトチェーンの方が、オープン不良率が低いことがわかる。これは、第２絶縁膜１９でのピンホール形成が抑制され、第２絶縁膜１９に形成されるピンホールに起因する下層配線層１のＣｕの溶解が抑制されているためと考えられる。
【００７６】
以上のように、本実施形態の半導体装置およびその製造方法を用いることで、配線形成時において、少ない工程数の増加で絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることを抑制し、その結果、下層配線層のＣｕが溶解することを抑制でき、ひいては信頼性の高い多層配線形成技術を提供することができる。
【００７７】
なお、本実施形態では、第１の実施形態と比べて工程数は変わらず、かつホールパターン形成用マスクと同じマスクを第２絶縁膜の部分的な厚膜部の形成に利用できるため、コスト削減効果が大きい。
【００７８】
（第５の実施形態）
本発明の第５の実施形態における半導体装置の製造方法について、図１０及び図１１を参照しながら説明する。なお、図２に示した要素と同一の要素については同一の参照番号を付して説明する。
【００７９】
図１０は、本実施形態における半導体装置の製造方法の工程を示す断面図である。図１０（ａ）に示すように、半導体装置を構成する第１絶縁膜２には、これから形成する上層配線と接続される下層配線層１として銅（Ｃｕ）が埋め込まれている。
【００８０】
まず、図１０（ｂ）に示すように、フォトレジストを塗布し、通常のリソグラフィ技術を用いて、後にホールを形成する領域のみにフォトレジストを残したレジストパターン２０を形成する。つまり、図１（ｂ）におけるホールパターン８を形成するためのマスクとは逆の反転マスクを用いて、ホールパターンが形成される箇所のみレジストパターン２０が残るようにする。
【００８１】
次に、図１０（ｃ）に示すように、レジストパターン２０越しにレジスト開口部に例えばリンを注入し、その後、レジストパターン２０を除去する。このリンの注入により、レジスト開口部のみ局所的に、図１０（ｄ）の工程で第２絶縁膜２１を成膜する際のガスの吸着を抑制させ、それにより、第２絶縁膜２１の成膜レートを抑制することができる。
【００８２】
次に、図１０（ｄ）に示すように、ＳｉＮ膜またはＳｉＣ膜等からなる第２絶縁膜２１をプラズマＣＶＤ法により成膜する。このとき、図１０（ｃ）の工程で局所的に第２絶縁膜２１を成膜する際のガスの吸着を抑制させたレジスト開口部のみ、第２絶縁膜２１の成膜レートが抑制されるため、レジスト被覆部は膜厚が約１２０ｎｍ、レジスト開口部（周辺部）は膜厚が約６０ｎｍに成膜され、厚膜部２１ａが形成される。ここで、ＳｉＮ膜を成膜する場合は、モノシランとアンモニア、またはジクロロシランとアンモニア等の混合ガスを用い、３００℃〜５００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する場合は、トリメチルシランとアンモニアの混合ガス等を用い、３００℃〜５００℃にて成膜を行う。また第２絶縁膜２１を積層構造、例えばＳｉＯ2／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ2／ＳｉＣＮなどの構造にしてもよい。
【００８３】
なお、ここでは、第２絶縁膜２１に形成される厚膜部２１ａの領域を、後のホールパターン開口部のみに対応させたが、後のホールパターン開口部がマスクずれ等により、設計値よりもずれた位置に開口される場合（マスクマージン）を考慮して、厚膜部２１ａの領域の周縁部が、後のホールパターン開口部よりも外側になるように大きめにしておいてもよい。そのためには、例えばフォトリソ工程における露光時間を調整する等の方法を用いることができる。
【００８４】
また、本実施形態において、ホール開口部のみに厚膜部２１ａを設け、その周囲を薄膜化しているのは、第１の実施形態において説明したことと同じ理由に基づく。
【００８５】
次に、図１０（ｅ）に示すように、低誘電率を有するＳｉＯＣ膜からなる第３絶縁膜４をプラズマＣＶＤ法により４００ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜５００℃にて行う。また、ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜を用いることもできる。また、本実施形態の有効性は低誘電率の材料に限られないので、ＳｉＯ2膜をプラズマＣＶＤ法などにより成膜してもよい。次に、第３絶縁膜４上にエッチング阻止膜である第４絶縁膜５を形成し、さらに第４絶縁膜５上に第５絶縁膜６を形成する。ここで、エッチング阻止膜である第４絶縁膜５としては、ＳｉＮ膜、ＳｉＣ膜、ＳｉＯ2膜等の第５絶縁膜６に対してエッチング選択比の高い材料を選択する。第５絶縁膜６としては、ＳｉＯ2膜の他、第３絶縁膜４と同様に低誘電率の材料を用いてもよい。その後、ホールレジストパターン７を形成する。
【００８６】
次に、図１０（ｆ）に示すように、ホールレジストパターン７をマスクとして、第３〜第５絶縁膜４〜６を公知のドライエッチング方法を用いてドライエッチングして、ホールパターン８を形成する。このとき、ホール開口部のみ下層の第２絶縁膜２１が厚く形成されているため、第３〜第５絶縁膜４〜６の膜厚バラツキおよびそれらのドライエッチングバラツキ、あるいは下層配線層１のＣｕのヒロックが発生したとしても、第２絶縁膜２１にピンホールが形成される可能性は低い。従って、レジストパターン及び残渣を除去するための例えば洗浄処理の際に第２絶縁膜２１に形成されるピンホールに起因する下層配線層１のＣｕの溶解を抑制することができる。
【００８７】
以降の工程は、図１２（ｃ）、（ｄ）に示した工程と同様であり、説明の繰り返しを省略する。
【００８８】
図１１に、本実施形態及び従来例の配線形成方法で各々形成されたＣｕコンタクトチェーンについて、電気的特性（オープン不良率）の比較結果を示す。いづれの配線形成方法についても、３枚の半導体基板上に形成された各Ｃｕコンタクトチェーンについての測定結果の平均値である。この結果より、従来例よりも本実施形態の配線形成方法で形成されたＣｕコンタクトチェーンの方が、オープン不良率が低いことがわかる。これは、第２絶縁膜２１でのピンホール形成が抑制され、第２絶縁膜２１に形成されるピンホールに起因する下層配線層１のＣｕの溶解が抑制されているためと考えられる。
【００８９】
以上のように、本実施形態の半導体装置およびその製造方法を用いることで、配線形成時において、少ない工程数の増加で絶縁膜中のエッチングストッパー膜に局所的なピンホールが形成されることを抑制し、その結果、下層配線層のＣｕが溶解することを抑制でき、ひいては信頼性の高い多層配線形成技術を提供することができる。
【産業上の利用可能性】
【００９０】
本発明の半導体装置およびその製造方法によれば、配線形成時において、絶縁膜中のエッチングストッパー膜にピンホールが発生することを防止し、その結果、下層配線層のＣｕの溶解を抑制できるので、特に、絶縁膜中にエッチングストッパー膜を有する配線構造の加工等において有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施形態における半導体装置の配線形成工程の主要部を示す断面図
【図２】本発明の第１の実施形態における半導体装置の配線形成工程を示す断面図
【図３】本発明の第１の実施形態及び従来例における半導体装置のＣｕコンタクトチェーンのオープン不良率の比較を示す図
【図４】本発明の第２の実施形態における半導体装置の配線形成工程を示す断面図
【図５】本発明の第２の実施形態及び従来例における半導体装置のＣｕコンタクトチェーンのオープン不良率の比較を示す図
【図６】本発明の第３の実施形態における半導体装置の配線形成工程を示す断面図
【図７】本発明の第３の実施形態及び従来例における半導体装置のＣｕコンタクトチェーンのオープン不良率の比較を示す図
【図８】本発明の第４の実施形態における半導体装置の配線形成工程を示す断面図
【図９】本発明の第４の実施形態及び従来例における半導体装置のＣｕコンタクトチェーンのオープン不良率の比較を示す図
【図１０】本発明の第５の実施形態における半導体装置の配線形成工程を示す断面図
【図１１】本発明の第５の実施形態及び従来例における半導体装置のＣｕコンタクトチェーンのオープン不良率の比較を示す図
【図１２】従来技術における半導体装置の配線形成工程を示す断面図
【符号の説明】
【００９２】
１、３１  下層配線層
２、３２  第１絶縁膜
３、１０、１２、１６、１９、２１、３３  第２絶縁膜
４、３４  第３絶縁膜
５、３５  第４絶縁膜
６、３５  第５絶縁膜
７、１１、１３、１５、１８、２０  レジストパターン
８、  ホールパターン
１０ａ、１４、１７、１９ａ、２１ａ  厚膜部
１２Ａ、１６Ａ  下層第２絶縁膜
１２Ｂ、１６Ｂ  上層第２絶縁膜
３０  基板
３７  第１のレジストパターン
３８  ビアホール
３９  第２のレジストパターン
４０  上層配線用溝
４１  バリアメタル
４２  配線金属
【図１】
2007220979.tif 000003
【図２】
2007220979.tif 000004
【図３】
2007220979.tif 000005
【図４】
2007220979.tif 000006
【図５】
2007220979.tif 000007
【図６】
2007220979.tif 000008
【図７】
2007220979.tif 000009
【図８】
2007220979.tif 000010
【図９】
2007220979.tif 000011
【図１０】
2007220979.tif 000012
【図１１】
2007220979.tif 000013
【図１２】
2007220979.tif 000014