(57)【要約】【課題】抑制された短チャンネル効果及び高い動作性能を提供できるワイヤータイプ半導体素子及び経済的なその製造方法を提供する。【解決手段】本体と、本体からそれぞれ上向き突出した一対の支持柱及び本体から上向き突出して一対の支持柱に両端が連結された少なくとも一つ以上のフィンを備える半導体基板と、少なくとも一つ以上のフィン上に離隔して形成され、一対の支持柱に両端が連結された少なくとも一本以上の半導体ワイヤーと、少なくとも一本以上の半導体ワイヤーの外面を取り囲むように形成された共通ゲート電極と、少なくとも一本以上の半導体ワイヤーと共通ゲート電極との間に介在されたゲート絶縁膜と、を備えるワイヤータイプ半導体素子。【選択図】図１
2007311762.tif 000002
【特許請求の範囲】
【請求項１】
本体、前記本体からそれぞれ上向き突出した一対の支持柱及び前記本体から上向き突出して前記一対の支持柱に両端が連結された少なくとも一つ以上のフィンを備える半導体基板と、
前記少なくとも一つ以上のフィン上に離隔して形成され、前記一対の支持柱に両端が連結された少なくとも一本以上の半導体ワイヤーと、
前記少なくとも一本以上の半導体ワイヤーの外面を取り囲むように形成された共通ゲート電極と、
前記少なくとも一本以上の半導体ワイヤーと前記共通ゲート電極との間に介在されたゲート絶縁膜と、を備えることを特徴とするワイヤータイプ半導体素子。
【請求項２】
前記少なくとも一本以上の半導体ワイヤーは、前記半導体基板をエッチングして形成されたことを特徴とする請求項１に記載のワイヤータイプ半導体素子。
【請求項３】
前記半導体基板は、バルクシリコンウェーハ、バルクゲルマニウムウェーハまたはバルクシリコン−ゲルマニウムウェーハを備えることを特徴とする請求項２に記載のワイヤータイプ半導体素子。
【請求項４】
前記半導体ワイヤーは、前記半導体基板の少なくとも一つ以上のフィン上に複数本で形成されたことを特徴とする請求項２に記載のワイヤータイプ半導体素子。
【請求項５】
前記半導体基板のフィンは複数個で形成され、前記少なくとも一本以上の半導体ワイヤーは、前記複数のフィン上に複数本で形成されたことを特徴とする請求項２に記載のワイヤータイプ半導体素子。
【請求項６】
前記一対の支持柱は、陥没領域を備えることを特徴とする請求項２に記載のワイヤータイプ半導体素子。
【請求項７】
前記一対の支持柱は、第１導電型の不純物でドーピングされ、前記少なくとも一本以上の半導体ワイヤーの前記共通ゲート電極で取り囲まれた部分は、前記第１導電型の逆である第２導電型の不純物でドーピングされたことを特徴とする請求項２に記載のワイヤータイプ半導体素子。
【請求項８】
前記少なくとも一本以上の半導体ワイヤーのエッジ部分は、前記共通ゲート電極から露出されて、前記少なくとも一本以上の半導体ワイヤーの露出された部分は、前記第１導電型の不純物でドーピングされたことを特徴とする請求項７に記載のワイヤータイプ半導体素子。
【請求項９】
前記共通ゲート電極は、前記半導体基板のフィンの上部をさらに取り囲み、
前記ゲート絶縁膜は、前記共通ゲート電極と前記半導体基板のフィンとの間にさらに介在されたことを特徴とする請求項１に記載のワイヤータイプ半導体素子。
【請求項１０】
前記半導体基板のフィンの上部を露出するように、前記本体上に形成された素子絶縁膜をさらに備えることを特徴とする請求項９に記載のワイヤータイプ半導体素子。
【請求項１１】
半導体基板を選択的にエッチングして、前記半導体基板の本体からそれぞれ上向き突出した一対の支持柱、及び前記半導体基板の本体から上向き突出して前記一対の支持柱に両端が連結された少なくとも一つ以上のフィンを形成する工程と、
前記少なくとも一つ以上のフィンの上端を露出するように前記半導体基板の本体上に素子絶縁膜を形成する工程と、
前記素子絶縁膜から露出された前記少なくとも一つ以上のフィン部分の側壁にスペーサ絶縁膜を形成する工程と、
前記スペーサ絶縁膜をエッチングマスクとして、前記素子絶縁膜を所定厚さほどエッチングして前記少なくとも一つ以上のフィンの一部分を前記素子絶縁膜から露出させる工程と、
前記少なくとも一つ以上のフィンの露出された一部分を除去してトンネルを形成することによって、前記少なくとも一つ以上のフィンから離隔され、両端が前記一対の支持柱に連結された少なくとも一本以上の半導体ワイヤーを形成する工程と、
前記少なくとも一本以上の半導体ワイヤーの外面上にゲート絶縁膜を形成する工程と、
前記少なくとも一本以上の半導体ワイヤーの外面を取り囲むように、前記ゲート絶縁膜上に共通ゲート電極を形成する工程と、を含むことを特徴とするワイヤータイプの半導体素子の製造方法。
【請求項１２】
前記スペーサ絶縁膜を形成する工程、前記少なくとも一つ以上のフィンの一部分を前記素子絶縁膜から露出する工程、及び前記少なくとも一つ以上のフィンの露出された一部分を除去してトンネルを形成する工程を反復して、
前記少なくとも一つ以上のフィンのそれぞれから離隔され、両端が前記一対の支持柱に連結された複数の半導体ワイヤーを前記少なくとも一つ以上のフィンのそれぞれの上に形成する工程をさらに含むことを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【請求項１３】
前記少なくとも一本以上の半導体ワイヤーの断面を円筒形化する工程をさらに含むことを特徴とする請求項１２に記載のワイヤータイプの半導体素子の製造方法。
【請求項１４】
前記円筒形化は、前記半導体ワイヤーの表面を熱酸化させて行うことを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【請求項１５】
前記素子絶縁膜は、前記半導体基板の一対の支持柱の上端をさらに露出させるように形成され、前記スペーサ絶縁膜は、前記露出された一対の支持柱の側壁にさらに形成され、
前記少なくとも一つ以上のフィンの露出された一部分を除去すると同時に、前記一対の支持柱の露出された一部分をエッチングして陥没領域を形成する工程をさらに含むことを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【請求項１６】
前記トンネルを形成する工程は、
前記スペーサ絶縁膜から露出された少なくとも一つ以上のフィンの一部分を熱酸化させる工程と、
前記少なくとも一つ以上のフィンの酸化された部分を除去する工程と、を含むことを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【請求項１７】
前記少なくとも一つ以上のフィンの酸化された部分を除去する工程は、ウェットエッチングを利用することを特徴とする請求項１６に記載のワイヤータイプの半導体素子の製造方法。
【請求項１８】
前記ゲート絶縁膜は、前記トンネル下の前記少なくとも一つ以上のフィンの上端にさらに形成され、
前記共通ゲート電極は、前記少なくとも一つ以上のフィンの上部をさらに取り囲むことを特徴とする請求項１１に記載のワイヤータイプ半導体素子の製造方法。
【請求項１９】
前記素子絶縁膜は酸化膜を備え、前記スペーサ絶縁膜は、窒化膜または酸化窒化膜を備えることを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【請求項２０】
前記半導体基板は、バルクシリコンウェーハ、バルクゲルマニウムウェーハまたはバルクシリコン−ゲルマニウムウェーハを備えることを特徴とする請求項１１に記載のワイヤータイプの半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、ワイヤータイプ半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高くなるにつれて、半導体素子の構成要素に対するデザインルールが厳しくなっている。特に、多くのトランジスタを必要とする半導体素子において、デザインルールの標準になるゲート長が短縮し、これにより、チャンネル長も短縮する。トランジスタのチャンネル長の短縮は、いわゆる短チャンネル効果を高める。
【０００３】
このような短チャンネル効果によって、トランジスタに対する制御が難しくなり、合せてトランジスタのオフ電流が増加する。その結果、トランジスタの信頼性が悪くなり、例えば、メモリ素子のリフレッシュ特性が悪くなる。最近では、従来平面形トランジスタで問題となる短チャンネル効果を抑制すると同時に、動作電流を増大させるために薄いボディ構造のトランジスタが研究されている。
【０００４】
例えば、特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。しかし、このようなフィン−ＰＥＳ構造は、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板を利用して製造されてコストが高く、フィンの全体をチャンネル領域として利用できないために、動作電流の増加、すなわち、速度増加に限界がある。これにより、フィンの外面全体をチャンネル領域として利用できる構造、例えば、ワイヤータイプチャンネルを持つトランジスタ構造が研究されている。
【特許文献１】米国特許第６，６６４，５８２号明細書（Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄらによる）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明が解決しようとする技術的課題は、抑制された短チャンネル効果及び高い動作性能を提供できる半導体素子を提供するところにある。
【０００６】
本発明が解決しようとする他の技術的課題は、前記半導体素子の経済的な製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一態様によるワイヤータイプ半導体素子は、半導体基板、少なくとも一本以上の半導体ワイヤー、ゲート絶縁膜及び共通ゲート電極を備える。前記半導体基板は、本体、前記本体からそれぞれ上向き突出した一対の支持柱及び前記本体から上向き突出して前記一対の支持柱に両端が連結された少なくとも一つ以上のフィンを備える。前記少なくとも一本以上の半導体ワイヤーは、前記少なくとも一つ以上のフィン上に離隔して形成され、前記一対の支持柱に両端が連結される。前記共通ゲート電極は、前記少なくとも一本以上の半導体ワイヤーの外面を取り囲むように形成される。そして、前記ゲート絶縁膜は、前記少なくとも一本以上の半導体ワイヤーと前記共通ゲート電極との間に介在される。
前記本発明の一側面によれば、前記少なくとも一本以上の半導体ワイヤーは、前記半導体基板をエッチングして形成される。さらに、前記少なくとも一本以上の半導体ワイヤーは、前記半導体基板の少なくとも一つ以上のフィン上に複数本で形成されうる。
【０００８】
前記本発明の他の側面によれば、前記一対の支持柱は、陥没領域を備える。
前記本発明のさらに他の側面によれば、前記共通ゲート電極は、前記半導体基板のフィンの上部をさらに取り囲み、前記ゲート絶縁膜は、前記共通ゲート電極と前記半導体基板のフィンとの間にさらに介在されうる。
【０００９】
前記他の技術的課題を達成するための本発明の一態様による半導体素子の製造方法は、次のように提供される。半導体基板を選択的にエッチングして、前記半導体基板の本体からそれぞれ上向き突出した一対の支持柱、及び前記半導体基板の本体から上向き突出して前記一対の支持柱に両端が連結された少なくとも一つ以上のフィンを形成する。前記少なくとも一つ以上のフィンの上端を露出するように前記半導体基板の本体上に素子絶縁膜を形成する。前記素子絶縁膜から露出された前記少なくとも一つ以上のフィン部分の側壁にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜をエッチングマスクとして、前記素子絶縁膜を所定厚さほどエッチングして前記少なくとも一つ以上のフィンの一部分を前記素子絶縁膜から露出させる。前記少なくとも一つ以上のフィンの露出された一部分を除去してトンネルを形成することによって、前記少なくとも一つ以上のフィンから離隔され、両端が前記一対の支持柱に連結された少なくとも一本以上の半導体ワイヤーを形成する。前記少なくとも一本以上の半導体ワイヤーの外面上にゲート絶縁膜を形成する。前記少なくとも一本以上の半導体ワイヤーの外面を取り囲むように、前記ゲート絶縁膜上に共通ゲート電極を形成する。
【００１０】
前記本発明の一側面によれば、前記スペーサ絶縁膜を形成する工程、前記少なくとも一つ以上のフィンの一部分を前記素子絶縁膜から露出する工程、及び前記少なくとも一つ以上のフィンの露出された一部分を除去してトンネルを形成する工程を反復して、前記少なくとも一つ以上のフィンのそれぞれから離隔され、両端が前記一対の支持柱に連結された複数の半導体ワイヤーを前記少なくとも一つ以上のフィンのそれぞれ上に形成できる。
【００１１】
前記本発明の他の側面によれば、前記製造方法は、前記少なくとも一本以上の半導体ワイヤーの断面を円筒形化する工程をさらに含む。
【発明の効果】
【００１２】
本発明によるワイヤータイプ半導体素子は、フィンの一部領域のみをチャンネルとして利用する従来半導体素子に比べて、並列に連結された複数の半導体ワイヤーを利用して高い性能、例えば、高い動作速度を持つことができる。特に、半導体ワイヤーの数を調節することによって所望の大きさの動作電流を得ることができる。
【００１３】
また、本発明によるワイヤータイプ半導体素子は、小さな断面積の半導体ワイヤーをチャンネルとして利用することによって、短チャンネル効果を抑制させることができる。
【００１４】
本発明によるワイヤータイプ半導体素子は、バルク半導体基板を利用して経済的に製造できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく相異なる多様な形態で具現される。ただし、本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００１６】
本発明の実施形態で、ワイヤータイプ半導体素子とは、ワイヤー構造のチャンネルを持つことを意味する。ワイヤータイプ半導体素子は、そのチャンネルをなす半導体ワイヤーの大きさがナノ−スケールである場合が多いという点でナノワイヤー半導体素子と呼ばれることもある。さらに、本発明の実施形態によるワイヤータイプ半導体素子の構造は、メモリ素子の一部分を形成することもできる。
【００１７】
本発明の実施形態によるワイヤータイプ半導体素子は、少なくとも一つ以上のフィンと少なくとも一本以上の半導体ワイヤーとを備える。フィン及び半導体ワイヤーの数は本発明の範囲を制約しない。図面でフィン及び半導体ワイヤーの数は例示的である。
【００１８】
図１は、本発明の一実施形態によるワイヤータイプ半導体素子を示す斜視図であり、図２は、図１のワイヤータイプ半導体素子のＩＩ−ＩＩ’線の断面図であり、図３は、図１のワイヤータイプ半導体素子のＩＩＩ−ＩＩＩ’線の断面図である。
【００１９】
図１ないし図３を参照すれば、ワイヤータイプ半導体素子は、半導体基板、４本の半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂ、ゲート絶縁膜１５０及び共通ゲート電極１６０を備えることができる。半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、チャンネルとして利用され、共通ゲート電極１６０は、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂを同時に制御できる。ゲート絶縁膜１５０は、共通ゲート電極１６０及び半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂを絶縁させる。以下では、各構成要素をさらに詳細に説明する。
【００２０】
半導体基板は、本体１０５、一対の支持柱１１０、１１５及び一対のフィン１２０、１２５を備えることができる。半導体基板は、バルクウェーハでもあり、この場合、本体１０５、支持柱１１０、１１５及びフィン１２０、１２５は同じ物質で形成できる。例えば、半導体基板は、バルクシリコンウェーハ、バルクゲルマニウムウェーハまたはバルクシリコン−ゲルマニウムウェーハを備えることができる。
【００２１】
本体１０５は、バルク半導体基板の大部分のことを称し、本発明の範囲は、本体１０５の形態に制限されない。例えば、本体１０５は、バルク半導体基板から支持柱１１０、１１５及びフィン１２０、１２５を形成した後の残留構造物でありうる。支持柱１１０、１１５は、本体１０５からそれぞれ上向き突出して形成され、互いに対向するように配置されうる。フィン１２０、１２５は互いに離隔され、両端が支持柱１１０、１１５に連結されて支持されうる。
【００２２】
半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、フィン１２０、１２５上に離隔して配置され、支持柱１１０、１１５に両端が連結されて支持されうる。例えば、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、半導体基板をエッチングして形成され、したがって、本体１０５、支持柱１１０、１１５、及びフィン１２０、１２５と同じ物質で形成される。すなわち、半導体基板がバルク半導体ウェーハである場合、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは別途の半導体エピタキシャル層で形成されず、バルク半導体ウェーハをエッチングして形成されうる。
【００２３】
半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、望ましくは、円柱型、すなわち、円形の断面を持つことができるが、本発明の範囲はこれらの形態に制限されない。したがって、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、四角柱型、楕円柱型または三角柱型を持つこともある。半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、フィン１２０、１２５と同一平面に一列に配置されてもよい。この場合、第１及び第２フィン１２０、１２５上に配置された半導体ワイヤーの数はそれぞれ同一でありえる。例えば、第１対の半導体ワイヤー１２０ａ、１２０ｂは、第１フィン１２０と同一平面に配置され、第２対の半導体ワイヤー１２５ａ、１２５ｂは、第２フィン１２５と同一平面に配置されうる。
共通ゲート電極１６０は、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂの外面を取り囲むように形成される。すなわち、共通ゲート電極１６０は、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂを同時に制御できる。すなわち、共通ゲート電極１６０にターンオン電圧が印加されれば、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂに同時にチャンネルが形成できる。この場合、共通ゲート電極１６０は、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂそれぞれを一回り取り囲んでいるので、チャンネルは、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂの表面またはその内部まで均一に形成されうる。
【００２４】
選択的に、共通ゲート電極１６０は、フィン１２０、１２５の上端をさらに取り囲むように形成されうる。この場合、フィン１２０、１２５の上端表面付近がチャンネルとしてさらに利用されうる。例えば、共通ゲート電極１６０は、例えば、ポリシリコン膜、金属膜、金属シリサイドまたはこれらの複合膜を備えることができる。
【００２５】
素子絶縁膜１３０は、支持柱１１０、１１５の少なくとも一部分を露出させるように本体１０５上に形成されうる。例えば、素子絶縁膜１３０は、酸化膜または窒化膜を備えることができる。フィン１２０、１２５の上端部分はチャンネルとして利用される場合、素子絶縁膜１３０から露出されるように形成されうる。共通ゲート電極１６０は、素子絶縁膜１３０により半導体基板の本体１０５と絶縁されうる。
【００２６】
ゲート絶縁膜１５０は、共通ゲート電極１６０と半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂとの間に介在される。さらに、ゲート絶縁膜１５０は、フィン１２０、１２５の上端と共通ゲート電極１６０との間にさらに介在されうる。ゲート絶縁膜１５０は、共通ゲート電極１６０を半導体基板から絶縁させ、同時に共通ゲート電極１６０が半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂ及び／またはフィン１２０、１２５に形成されるチャンネルを適切に制御できるように選択された厚さを持つことができる。例えば、ゲート絶縁膜１５０は、酸化膜または高誘電率膜を備えることができる。
【００２７】
共通ゲート電極１６０の両側の半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂのエッジ部分は、ソース領域Ｓ及びドレイン領域Ｄとしてそれぞれ利用されるように、第１導電型の不純物でドーピングされうる。ソース領域Ｓ及びドレイン領域Ｄは、支持柱１１０、１１５までさらに拡張されてもよい。すなわち、支持柱１１０、１１５は、ソース領域Ｓ及びドレイン領域Ｄのような第１導電型の不純物でドーピングされうる。半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂのチャンネル部分は、第２導電型の不純物でそれぞれドーピングされうる。例えば、第１導電型はｎ型であり、第２導電型はその反対のｐ型であり、またはその逆でもよい。
【００２８】
前述した本発明の実施形態によるワイヤータイプ半導体素子によれば、複数の半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂは、支持柱１１０、１１５に並列構造で連結されているので、高い動作電流を提供できる。したがって、本発明の実施形態によるワイヤータイプ半導体素子は高い動作性能を持つことができる。また、共通ゲート電極１６０を通じて半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂを高い効率で制御できる。特に、半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂの数を調節することによって、所望の大きさの動作電流を得ることができる。
【００２９】
また、本発明の実施形態によるワイヤータイプ半導体素子は、小さな断面積の半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂをチャンネルとして利用することによって、短チャンネル効果を抑制させうる。このような短チャンネル効果の抑制は、薄いボディ構造で広く知られている。
【００３０】
以下では、本発明の他の実施形態によるワイヤータイプ半導体素子を説明する。図４は、本発明の他の実施形態によるワイヤータイプ半導体素子を示す斜視図であり、図５は、図４のワイヤータイプ半導体素子のＶ−Ｖ’線の断面図であり、図６は、図４のワイヤータイプ半導体素子のＶＩ−ＶＩ’線の断面図である。図４ないし図６のワイヤータイプ半導体素子は、図１ないし図３のワイヤータイプ半導体素子を変形した形態である。したがって、二つの実施形態で同じ参照符号は同一または非常に類似した構成要素を表し、重複する構成要素についての説明は省略する。
【００３１】
図４ないし図６を参照すれば、ワイヤータイプ半導体素子は半導体基板、４本の半導体ワイヤー１２０ａ、１２０ｂ、１２５ａ、１２５ｂ、ゲート絶縁膜１５０及び共通ゲート電極１６０を備えることができる。図１ないし図３とは異なって、半導体基板の支持柱１１０、１１５は陥没領域１１２ａ、１１２ｂ、１１７ａ、１１７ｂを備える。
【００３２】
一対の陥没領域１１２ａ、１１２ｂは、第１支持柱１１０の幅が狭い部分であり、エッジに沿って相異なる深さに形成されうる。他の対の陥没領域１１７ａ、１１７ｂは、第２支持柱１１５の幅が狭い部分であり、エッジに沿ってそれぞれ異なる深さに形成されうる。上部の陥没領域１１２ａ、１１７ａは上部半導体ワイヤー１２０ａ、１２５ａと下部半導体ワイヤー１２０ｂ、１２５ｂとの間に形成されうる。下部の陥没領域１１２ｂ、１１７ｂは、下部半導体ワイヤー１２０ｂ、１２５ｂとフィン１２０、１２５との間に形成されうる。
以下では、図７ないし図１４を参照して、本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を説明する。
【００３３】
図７を参照すれば、半導体基板を選択的にエッチングして、本体１０５から突出した一対の支持柱１１０、１１５及びフィン１２０’、１２５’を形成する。フィン１２０’、１２５’の両端は支持柱１１０、１１５に連結されて支持される。半導体基板は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えることができる。
【００３４】
より具体的にみれば、支持柱１１０、１１５及びフィン１２０’、１２５’を露出するマスクパターン（図示せず）を半導体基板上に形成する。次いで、マスクパターンをエッチングマスクとして半導体基板を所定深さほどエッチングして、支持柱１１０、１１５及びフィン１２０’、１２５’を形成できる。他の例として、フィン１２０’、１２５’の幅を精密に制御するためにスペーサ形態のマスクパターンを利用できる。この場合、支持柱１１０、１１５及びフィン１２０’、１２５’が別途に形成されうる。
【００３５】
次いで、本体１０５上に、支持柱１１０、１１５及びフィン１２０’、１２５’の上部を露出させる素子絶縁膜１３０を形成する。素子絶縁膜１３０から露出されたフィン１２０’、１２５’部分の高さは、以後上部半導体ワイヤー（図１０の１２０ａ、１２５ａ）の大きさを決定できる。例えば、本体１０５上に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して絶縁膜層（図示せず）を形成する。次いで、絶縁膜層を平坦化して所定厚さほどエッチングすることによって素子絶縁膜１３０を形成できる。例えば、素子絶縁膜１３０は、酸化膜または窒化膜を備えることができる。
【００３６】
図８ないし図１０を参照して、上部半導体ワイヤー１２０ａ、１２５ａの形成工程を説明する。
【００３７】
図８を参照すれば、素子絶縁膜１３０から露出された支持柱１１０、１１５及びフィン１２０’、１２５’部分の側壁に、第１バッファ絶縁膜１３５ａ及び第１スペーサ絶縁膜１４０ａを順に形成する。第１バッファ絶縁膜１３５ａは、第１スペーサ絶縁膜１４０ａのストレスを緩和させる役割を行えるが、本発明の変形された実施形態においては省略されてもよい。
【００３８】
例えば、第１バッファ絶縁膜１３５ａは酸化膜を備え、第１スペーサ絶縁膜１４０ａは窒化膜または酸化窒化膜を備えることができる。第１スペーサ絶縁膜１４０ａは絶縁膜層（図示せず）を形成し、これを異方性エッチングすることによって形成されうる。第１スペーサ絶縁膜１４０ａは、素子絶縁膜１３０に対してエッチング選択比を持つことができる。
【００３９】
図９を参照すれば、第１スペーサ絶縁膜１４０ａをエッチングマスクとして、素子絶縁膜１３０を所定厚さほどエッチングする。これにより、第１スペーサ絶縁膜１４０ａと素子絶縁膜１３０との間の支持柱（図８の１１０、１１５）及びフィン（図８の１２０’、１２５’）の部分が露出される。例えば、素子絶縁膜１３０は、等方性ウェットエッチングを利用して所定厚さほどエッチングされうる。
【００４０】
次いで、支持柱１１０、１１５の露出された部分の表面及びフィン１２０’、１２５’の露出された部分を酸化させて第１犠牲酸化膜１４５ａを形成する。この場合、第１スペーサ絶縁膜１４０ａから露出された支持柱１１０、１１５及びフィン１２０’、１２５’の上部表面にも第１犠牲酸化膜１４５ａが同時に形成させることもできる。酸化工程で、フィン１２０’、１２５’の露出された部分は幅全体にわたって酸化される。
【００４１】
支持柱１１０、１１５は、フィン１２０’、１２５’よりは相対的に大きい幅を持つために、表面部分にのみ第１犠牲酸化膜１４５ａが形成される。したがって、酸化時間はフィン１２０’、１２５’の露出された一部分を幅方向にいずれも酸化させ、支持柱１１０、１１５の露出された部分の表面部分のみを酸化させるように制御されうる。
【００４２】
しかし、本発明の他の実施形態では、支持柱１１０、１１５の側壁が酸化されないように制御することもできる。この場合、第１犠牲酸化膜１４５ａはフィン１２０’、１２５’にのみ形成される。
【００４３】
図１０を参照すれば、第１犠牲酸化膜（図９の１４５ａ）、第１バッファ絶縁膜１３５ａ及び第１スペーサ絶縁膜１４０ａを除去して上部トンネル（図示せず）を形成する。これにより、フィン１２０’、１２５’の高さは短くなり、上部半導体ワイヤー１２０ａ、１２５ａが形成される。上部半導体ワイヤー１２０ａ、１２５ａは、上部トンネルによりフィン１２０’、１２５’から離隔され、その両端が支持柱１１０、１１５に連結される。すなわち、上部半導体ワイヤー１２０ａ、１２５ａは、上部トンネルにより分離されたフィン（図９の１２０’、１２５’）のエッジ部分でありうる。また、上部トンネル形成時、残っているフィン１２０’、１２５’の上端が素子絶縁膜１３０から露出されうる。
【００４４】
上部半導体ワイヤー１２０ａ、１２５ａの形成と同時に、支持柱１１０、１１５の側壁には上部陥没領域１１２ａ、１１７ａが形成されうる。しかし、本発明の他の実施形態では、支持柱１１０、１１５に第１犠牲酸化膜（図９の１４５ａ）が形成されない場合、上部陥没領域１１２ａ、１１７ａが形成されないようにもできる。
【００４５】
より具体的にみれば、第１犠牲酸化膜１４５ａ、第１バッファ絶縁膜１３５ａ及び第１スペーサ絶縁膜１４０ａはウェットエッチングにより除去されうる。第１犠牲酸化膜１４５ａ及び第１バッファ絶縁膜１３５ａは、フッ酸を含むウェットエッチング液によって除去され、第１スペーサ絶縁膜１４０ａは、燐酸を含むウェットエッチング液によって除去されうる。
【００４６】
しかし、本発明の他の実施形態では、図９の酸化工程を省略し、エッチングを利用して上部トンネルを形成することもできる。
【００４７】
図１１ないし図１３を参照して、下部半導体ワイヤー１２０ｂ、１２５ｂの形成工程を説明する。例えば、図１１ないし図１３は、図８ないし図１０の工程を、残っていたフィン１２０’、１２５’部分に対して反復して行うものでありうる。したがって、図１１ないし図１３についての説明は図８ないし図１０の説明を参照できる。
【００４８】
図１１を参照すれば、素子絶縁膜１３０から露出された支持柱１１０、１１５及びフィン１２０’、１２５’部分の側壁及び上部半導体ワイヤー１２０ａ、１２５ａを覆うように、第２バッファ絶縁膜１３５ｂ及び第２スペーサ絶縁膜１４０ｂを順に形成する。したがって、第２バッファ絶縁膜１３５ｂ及び第２スペーサ絶縁膜１４０ｂは、図８の第１バッファ絶縁膜１３５ａ及び第１スペーサ絶縁膜１４０ａより高く形成される。
【００４９】
図１２を参照すれば、第２スペーサ絶縁膜１４０ｂをエッチングマスクとして、素子絶縁膜１３０を所定厚さほどエッチングする。これにより、第２スペーサ絶縁膜１４０ｂと素子絶縁膜１３０間の支持柱１１０、１１５及びフィン１２０’、１２５’の部分が露出される。
【００５０】
次いで、支持柱１１０、１１５の露出された部分の表面及びフィン１２０’、１２５’の露出された部分を酸化させて第２犠牲酸化膜１４５ｂを形成する。この場合、第２スペーサ絶縁膜１４０ｂから露出された支持柱１１０、１１５及びフィン１２０’、１２５’の上部表面にも第２犠牲酸化膜１４５ｂが同時に形成させることもできる。
【００５１】
図１３を参照すれば、第２犠牲酸化膜（図１２の１４５ｂ）、第２バッファ絶縁膜１３５ｂ及び第２スペーサ絶縁膜１４０ｂを除去して下部トンネル（図示せず）を形成する。これにより、下部トンネルによりフィン１２０、１２５から離隔された下部半導体ワイヤー１２０ｂ、１２５ｂが形成される。下部半導体ワイヤー１２０ｂ、１２５ｂはその両端が支持柱１１０、１１５に連結される。すなわち、下部半導体ワイヤー１２０ｂ、１２５ｂは、下部トンネルにより分離されたフィン（図１２の１２０’、１２５’）のエッジ部分でありうる。下部トンネルの形成時、フィン１２０、１２５の上端表面は素子絶縁膜１３０から露出されうる。
【００５２】
下部半導体ワイヤー１２０ｂ、１２５ｂの形成と同時に、支持柱１１０、１１５の側壁には下部陥没領域１１２ｂ、１１７ｂが形成されうる。しかし、前述したように、下部陥没領域１１２ｂ、１１７ｂが支持柱１１０、１１５に形成されないようにもできる。
【００５３】
本発明の他の実施形態では、図１１の工程が省略され、図１３の工程で第１犠牲酸化膜（図９の１４５ａ）及び第２犠牲酸化膜（図１２の１４５ｂ）が同時にまたは順に除去されて、上部トンネル及び下部トンネルを同時にまたは順に形成させることもできる。
【００５４】
図１４を参照すれば、ゲート絶縁膜１５０及び共通ゲート電極１６０を形成する。例えば、ゲート絶縁膜１５０は、上部及び下部半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂの表面を熱酸化させて形成できる。一方、ゲート絶縁膜１５０は、残っているフィン１２０、１２５の上端表面にもさらに形成できる。
【００５５】
共通ゲート電極１６０は、上部及び下部半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂの外面を取り囲むようにゲート絶縁膜１５０上に形成される。さらに、共通ゲート電極１６０は、フィン１２０、１２５の上端をさらに取り囲むことができ、素子絶縁膜１３０により本体１０５と絶縁されうる。例えば、共通ゲート電極１６０は、フォトリソグラフィパターニング法またはダマシン法を利用して形成できる。
【００５６】
一方、ゲート絶縁膜１５０の形成前に、上部及び下部半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂの表面を円筒形化させる工程をさらに含むことができる。円筒形化工程は、上部及び下部半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂの表面を熱酸化させて行うことができる。選択的に、このような熱酸化膜はゲート絶縁膜１５０の形成前に除去できる。
【００５７】
さらに、ソース領域及びドレイン領域（図示せず）は、共通ゲート電極１６０の両側の上部及び下部半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂ部分及び支持柱１１０、１１５に不純物をドーピングして形成できる。次いで、当業者に公知の方法によって、金属配線が形成されうる。
【００５８】
前述した本発明の実施形態によるワイヤータイプ半導体素子の製造方法は、バルク半導体基板を利用するので、従来のＳＯＩ基板を利用した場合よりコストダウンできる。
【００５９】
前述した本発明の実施形態による製造方法で、フィン１２０、１２５及び半導体ワイヤー１２０ａ、１２５ａ、１２０ｂ、１２５ｂの数は例示的である。したがって、図１０ないし図１３の工程を省略すれば、下部半導体ワイヤー１２０ｂ、１２５ｂが省略され、また図１０ないし図１３の工程を反復することによって追加の半導体ワイヤー（図示せず）が形成されるようにもできる。また、半導体基板上には支持柱１１０、１１５がアレイ形態に配置されることも可能である。
【００６０】
本発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６１】
本発明は、ワイヤータイプ半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態によるワイヤータイプ半導体素子を示す斜視図である。
【図２】図１のワイヤータイプ半導体素子のＩＩ−ＩＩ’線に沿った断面図である。
【図３】図１のワイヤータイプ半導体のＩＩＩ−ＩＩＩ’線に沿った断面図である。
【図４】本発明の他の実施形態によるワイヤータイプ半導体素子を示す斜視図である。
【図５】図４のワイヤータイプ半導体素子のＶ−Ｖ’線に沿った断面図である。
【図６】図４のワイヤータイプ半導体素子のＶＩ−ＶＩ’線に沿った断面図である。
【図７】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図８】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図９】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【図１４】本発明の一実施形態によるワイヤータイプ半導体素子の製造方法を示す斜視図である。
【符号の説明】
【００６３】
１０５  本体
１１０、１１５  支持柱
１２０、１２５  フィン
１２０ａ、１２０ｂ、１２５ａ、１２５ｂ  半導体ワイヤー
１３０  素子絶縁膜
１５０  ゲート絶縁膜
１６０  共通ゲート電極
【図１】
2007311762.tif 000003
【図２】
2007311762.tif 000004
【図３】
2007311762.tif 000005
【図４】
2007311762.tif 000006
【図５】
2007311762.tif 000007
【図６】
2007311762.tif 000008
【図７】
2007311762.tif 000009
【図８】
2007311762.tif 000010
【図９】
2007311762.tif 000011
【図１０】
2007311762.tif 000012
【図１１】
2007311762.tif 000013
【図１２】
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【図１３】
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【図１４】
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